(57)【要約】      （修正有）【課題】ウェハあるいは複数のウェハにより構成するロット単位での検査を終了し、ロットを回収した後、検査結果に対して再検査要否の判定を行っている場合において、再検査が必要になった際の当該ロットを検査装置への再配置のような生産効率を低下させる工程を必要としない方法の提供。【解決手段】半導体集積回路装置の製造工程におけるウエハに対するプローブ・テストにおいて、単位テスト領域に対して、プローブ針をコンタクトした状態で、順にＯＰＥＮテスト１２１、ＣＫ同期テスト１２２、機能テストＡ１２３〜機能テストＤ１２６、…およびアナログテスト１２７を実行する際に、前記いずれかの機能テストでフェイルした場合には、前記機能テストＡ１２１〜の結果を参照して、再検査判定し、再検査を実行するときは、次の検査位置へ移動することなく、その場で、再コンタクト動作を実行した後、再検査を実行する。【選択図】図３
2010267689.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハ・プローブ装置内のウエハ・ステージ上に被テスト・ウエハをロードする工程；
（ｂ）前記ウエハ・ステージ上にロードされた前記被テスト・ウエハと、前記ウエハ・プローブ装置内にセットされたプローブ・カード間の水平位置をテスト位置に合わせる工程；
（ｃ）前記被テスト・ウエハと前記プローブ・カード間の前記水平位置が前記テスト位置に合わせられた状態で、前記プローブ・カードの複数のプローブ針を前記被テスト・ウエハ上の単位テスト領域にタッチダウンさせる工程；
（ｄ）前記複数のプローブ針が前記単位テスト領域にタッチダウンされた状態で、プローブ・テストを実行する工程；
（ｅ）前記工程（ｄ）の後、前記ウエハ・ステージ上から前記被テスト・ウエハをアンロードする工程、
ここで、前記工程（ｄ）は、以下の下位工程を含む：
（ｄ１）前記複数のプローブ針と前記単位テスト領域の接触状態を確認する予備テストを実行する工程；
（ｄ２）前記予備テストをパスした後、第１の主テストを実行する工程；
（ｄ３）前記第１の主テストをパスした後、第２の主テストを実行する工程、
ここで、前記第１の主テストまたは前記第２の主テストがフェイルした場合には、前記工程（ｃ）から再実行を開始するか、前記単位テスト領域に対する前記プローブ・テストを終了するかを自動的に決定する。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記再実行は、前記前記水平位置を変更することなく実行される。
【請求項３】
前記１項の半導体集積回路装置の製造方法において、前記第１の主テストのパス率は、前記第２の主テストのパス率よりも低い。
【請求項４】
前記１項の半導体集積回路装置の製造方法において、前記再実行の際には、前記複数のプローブ針のコンタクト加重を増加させる。
【請求項５】
前記１項の半導体集積回路装置の製造方法において、前記第１の主テストをパスして、前記第２の主テストでフェイルした場合、前記再実行の際には、前記第１の主テストをスキップする。
【請求項６】
前記１項の半導体集積回路装置の製造方法において、前記単位テスト領域は、複数のチップ領域を含む。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、前記再実行の際には、前記複数のチップ領域の内、前記第１の主テストおよび前記第２の主テストの内の直近のテストをパスしたチップ領域については、そのパスしたテストまでは再テストの対象としない。
【請求項８】
前記１項の半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ａ）の前に、前記被テスト・ウエハに対して、ＤＣパラメトリック・テストを実行する工程。
【請求項９】
前記８項の半導体集積回路装置の製造方法において、前記再実行をするか否かの自動判断は、前記ＤＣパラメトリック・テストの結果を参照して行われる。
【請求項１０】
前記１項の半導体集積回路装置の製造方法において、前記プローブ・テストは、高温ロジック・テストである。
【請求項１１】
前記１０項の半導体集積回路装置の製造方法において、前記再実行をするか否かの自動判断は、先行する低温ロジック・テストの結果を参照して行われる。
【請求項１２】
前記１０項の半導体集積回路装置の製造方法において、前記再実行をするか否かの自動判断は、先行するメモリ・テストの結果を参照して行われる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるウエハ・テスト技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００４−１３４５６５号公報（特許文献１）には、ウエハ・プローブ・テストにおいて、被検査ウエハをウエハ・テスト・ステージにロードした状態で、当該被検査ウエハの各チップ領域に対してプローブ針をコンタクトして順次検査を実行し、最初のテストをウエハ全体に対して完了した後、当該被検査ウエハをアンロードすることなく、先の検査でプローブ針とチップ領域上のパッドとの接触不良の可能性のあり不良カテゴリに分類された不良チップ領域に対して、再テストを実行する技術が開示されている。
【０００３】
日本特開平７−２７３１５６号公報（特許文献２）には、一回のコンタクトで複数のチップ領域をテストする多数チップ同時検査方式のウエハ・プローブ・テストにおいて、被検査ウエハをウエハ・テスト・ステージにロードした状態で、当該被検査ウエハの各チップ領域に対してプローブ針をコンタクトして順次検査を実行し、最初のテストをウエハ全体に対して完了した後、当該被検査ウエハに不良マークを印字することなく、先の検査でプローブ針とチップ領域上のパッドとの接触不良の可能性のあり不良カテゴリに分類された不良チップ領域に対して、プローブ針の位置を先のテストで他のチップにコンタクトした部分にずらせて再テストを実行する技術が開示されている。
【０００４】
日本特開平７−３０２８１９号公報（特許文献３）には、弾性表面波素子の周波数調整工程の前後にウエハ・プローブ・テストを実行する後半のウエハ・プローブ・テストにおいて、前半のテストでショート不良の良否判定結果が否であったチップは、後半のテストをスキップする技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１３４５６５号公報
【特許文献２】特開平７−２７３１５６号公報
【特許文献３】特開平７−３０２８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ボンディング・パッド表面は材料である金属の酸化膜に加えてウェハ・プロセス中で生じた様々な残留物質が付着している。一般的にボンディング・パッド表面のこれら付着物による汚染層は絶縁体である。従って、電気的テストを実行するためには、これを削るなどすることで、新しい金属面同志を接触させて接触信頼性を得る必要がある。このため、プローブ・カードとボンディング・パッドを接触させる際に加える接触圧力を利用して、プローブ・カード針をボンディング・パッド上で滑らせるスクラブが行われている。
【０００７】
一方で、ウェハ・プロセスの微細化に伴い、平面方向でのボンディング・パッド径と間隔の縮小、縦方向での金属層、層間絶縁膜の薄膜化が進み、プローブ検査における接触圧力は低圧化の方向にある。接触圧力の低圧化による接触信頼性の悪化は接触不良の増加を招くことになり、この接触不良を救済する目的で行われる再検査を増加させるため、生産効率が低下すると言う問題を生じさせている。
【０００８】
通常、再検査は、ウェハ上に複数形成・配置された半導体素子部(チップ領域)を順番にプローブ検査した後、あらかじめ規定している接触不良の許容値と検査結果を比較して、接触不良が許容値を超えた場合に再検査要の判定を行って実施している。
【０００９】
一般的な技術では、ウェハあるいは複数のウェハにより構成するロット単位での検査を終了し、ロットを回収した後、検査結果に対して再検査要否の判定を行っている。従って、再検査が必要になった場合にロットの検査装置への再配置が必要となるため、生産効率を低下させる不都合があった。
【００１０】
また、前述の再検査を発生させる主要因である接触不良は、一般的に何らかの理由で新しい金属面同志での接触信頼性が得られていないことに起因するものであり、単に再度のプローブ・カードとボンディング・パッドの接触動作を実施して追加のスクラブを行うことで救済されてしまう場合がほとんどである。
【００１１】
本願発明は、これらの課題を解決するためになされたものである。
【００１２】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
すなわち、本願の一つの発明は、半導体集積回路装置の製造工程におけるウエハに対するプローブ・テストにおいて、単位テスト領域に対して、プローブ針をコンタクトした状態で、順に予備テスト、第１の主テスト、および第２の主テストを実行する際に、前記第２の主テストでフェイルした場合には、前記第１の主テストの結果を参照して、再試験の要否を自動決定し、再試験を実行するときは、次の検査位置へ移動することなく、その場で、再コンタクト動作を実行した後、再試験を実行するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１７】
すなわち、本願の一つの発明は、半導体集積回路装置の製造工程におけるウエハに対するプローブ・テストにおいて、単位テスト領域に対して、プローブ針をコンタクトした状態で、順に予備テスト、第１の主テスト、および第２の主テストを実行する際に、前記第２の主テストでフェイルした場合には、前記第１の主テストの結果を参照して、再試験の要否を自動決定し、再試験を実行するときは、次の検査位置へ移動することなく、その場で、再コンタクト動作を実行した後、再試験を実行することにより、全体としての検査時間を短縮することができる。
【図面の簡単な説明】
【００１８】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・テスト工程全体の流れを示すプロセス・ブロック・フロー図である。
【図２】本願の一実施の形態の半導体集積回路装置の製造方法における個々のプローバによるウエハ・テストの流れを示すプロセス・ブロック・フロー図である。
【図３】本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセスであるプローブ・テストの一例としての高温ロジック・テストの詳細プロセス・ブロック・フロー図である。
【図４】図３の各機能テストの意義を説明するための説明図である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・テスト工程に使用するプローバの一例を示すプローバ上面図である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法によって製造される半導体集積回路装置のチップ・レイアウト全体図である。
【図７】図１のＤＣパラメトリック・テストの内容を例示するテスト内容説明図である。
【図８】図１のメモリ・テストの内容を例示するテスト内容説明図である。
【図９】図１のロジック・テストの内容を例示するテスト内容説明図である。
【図１０】本願の一実施の形態の半導体集積回路装置の製造方法におけるプローブ検査の様子を説明するためのプローブ・テスト状態模式上面図である。
【図１１】図１０の破線Ｐの部分の拡大図である。
【図１２】本願の一実施の形態の半導体集積回路装置の製造方法におけるプローブ検査およびプローブ痕検査の様子を説明するためのプローブ・テスト状態等模式正面図である。
【図１３】本願の一実施の形態の半導体集積回路装置の製造方法における個々のプローバ内でのプローブ・カードとウエハの関係に関してカンチ・レバー型プローブ・カードを例にとり説明するための装置部分模式正面図（プローブ・カード部分）である。
【図１４】本願の一実施の形態の半導体集積回路装置の製造方法における個々のプローバ内でのプローブ・カードとウエハの関係に関してカンチ・レバー型プローブ・カードを例にとり説明するための装置要部模式正面プロセス・フロー図（プローブ待機時）である。
【図１５】本願の一実施の形態の半導体集積回路装置の製造方法における個々のプローバ内でのプローブ・カードとウエハの関係についてカンチ・レバー型プローブ・カードを例にとり説明するための装置要部模式正面プロセス・フロー図（ウエハ・アライメント時）である。
【図１６】本願の一実施の形態の半導体集積回路装置の製造方法における個々のプローバ内でのプローブ・カードとウエハの関係に関してカンチ・レバー型プローブ・カードを例にとり説明するための装置要部模式正面プロセス・フロー図（針位置合わせ時）である。
【図１７】本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・テスト工程に使用するプローバの一例を示すプローバ模式正面図（テスタを含む）である。
【発明を実施するための形態】
【００１９】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００２０】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハ・プローブ装置内のウエハ・ステージ上に被テスト・ウエハをロードする工程；
（ｂ）前記ウエハ・ステージ上にロードされた前記被テスト・ウエハと、前記ウエハ・プローブ装置内にセットされたプローブ・カード間の水平位置をテスト位置に合わせる工程；
（ｃ）前記被テスト・ウエハと前記プローブ・カード間の前記水平位置が前記テスト位置に合わせられた状態で、前記プローブ・カードの複数のプローブ針を前記被テスト・ウエハ上の単位テスト領域にタッチダウンさせる工程；
（ｄ）前記複数のプローブ針が前記単位テスト領域にタッチダウンされた状態で、プローブ・テストを実行する工程；
（ｅ）前記工程（ｄ）の後、前記ウエハ・ステージ上から前記被テスト・ウエハをアンロードする工程、
ここで、前記工程（ｄ）は、以下の下位工程を含む：
（ｄ１）前記複数のプローブ針と前記単位テスト領域の接触状態を確認する予備テストを実行する工程；
（ｄ２）前記予備テストをパスした後、第１の主テストを実行する工程；
（ｄ３）前記第１の主テストをパスした後、第２の主テストを実行する工程、
ここで、前記第１の主テストまたは前記第２の主テストがフェイルした場合には、前記工程（ｃ）から再実行を開始するか、前記単位テスト領域に対する前記プローブ・テストを終了するかを自動的に決定する。
【００２１】
２．前記１項の半導体集積回路装置の製造方法において、前記再実行は、前記前記水平位置を変更することなく実行される。
【００２２】
３．前記１または２項の半導体集積回路装置の製造方法において、前記第１の主テストのパス率は、前記第２の主テストのパス率よりも低い。
【００２３】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記再実行の際には、前記複数のプローブ針のコンタクト加重を増加させる。
【００２４】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記第１の主テストをパスして、前記第２の主テストでフェイルした場合、前記再実行の際には、前記第１の主テストをスキップする。
【００２５】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記単位テスト領域は、複数のチップ領域を含む。
【００２６】
７．前記６項の半導体集積回路装置の製造方法において、前記再実行の際には、前記複数のチップ領域の内、前記第１の主テストおよび前記第２の主テストの内の直近のテストをパスしたチップ領域については、そのパスしたテストまでは再テストの対象としない。
【００２７】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ａ）の前に、前記被テスト・ウエハに対して、ＤＣパラメトリック・テストを実行する工程。
【００２８】
９．前記８項の半導体集積回路装置の製造方法において、前記再実行をするか否かの自動判断は、前記ＤＣパラメトリック・テストの結果を参照して行われる。
【００２９】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記プローブ・テストは、高温ロジック・テストである。
【００３０】
１１．前記１０項の半導体集積回路装置の製造方法において、前記再実行をするか否かの自動判断は、先行する低温ロジック・テストの結果を参照して行われる。
【００３１】
１２．前記１０項の半導体集積回路装置の製造方法において、前記再実行をするか否かの自動判断は、先行するメモリ・テストの結果を参照して行われる。
【００３２】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３３】
更に、本願において、「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）を中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３４】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００３５】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３６】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３７】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３８】
６．「チップ領域」とは、ウエハ上の単位デバイス領域であり、ウエハが個々のデバイスに分割された後は、半導体チップとなる。
【００３９】
７．「ウエハ・テスト」とは、ウエハ工程がほぼ完了したウエハに対して、プローバ、テスタ等を用いてプローブ針を当てて各種の電気的試験をすることを指し、ＤＣパラメトリック・テストとプローブ・テストに大別される。「ＤＣパラメトリック・テスト」は、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）にプローブ針を当てて、たとえばＭＯＳＦＥＴのＶｔｈ（閾値電圧）、Ｉｄｓ（オン電流）、ＢＶｄｓ（接合耐圧）等の素子の基本パラメータを測定するものである。一方、「プローブ・テスト」は、そのデバイスに固有の特性・機能等をテストするもので、主とする対象部分の相違により、メモリ・テストとロジック・テストに大別される。ただ、メモリ・テスト、ロジック・テスト等といっても、メモリ・テストにも一部のロジック・テストが含まれることがあり、ロジック・テストにも一部のメモリ・テストが含まれるので、一般に、どちらを主にしているか、あるいは、メモリ・テスタを使用するか、ロジック・テスタを使用するかで命名される。メモリ・テスト、ロジック・テスト等もその実施温度によって、常温テスト（ウエハ温度が室温、すなわち、摂氏２５度前後で実施）、高温テスト（ウエハ温度が摂氏１００度以上、たとえば摂氏１２７度前後で実施）、低温テスト（ウエハ温度が摂氏マイナス１０度以下、たとえば摂氏マイナス４０度前後で実施）等の区別がある。
【００４０】
８．プローブ・テストに関して「単位テスト領域」とは、一度のコンタクト（プローブ針のタッチダウン）でテストできるチップ領域の範囲を指し、たとえば、チップ１個分、２個分、４個分、１６個分、３２個分、６４個分等の外、数回のコンタクトで全ウエハをカバーするもの、また、１回のコンタクトで全ウエハをカバーするものもある（この場合は、単位テスト領域とウエハ全体は、ほぼ一致する）。
【００４１】
９．プローブ・テストに関して、同一カテゴリのテスト（要素テストまたはテスト項目）が複数あり場合は、パスする確率、すなわち、「パス率」が低いものから実行される。言い換えれば、評価基準が厳しいものから実行するようにされている。これは、条件のゆるいテストを多数パスした後で、厳しい条件のテストでフェイルしたのでは、テスト効率が極めて悪い結果となるからである。
【００４２】
なお、ここで、「パスする」、「フェイルする」という意味は、状況によって異なるので、ここで例示して説明する。
【００４３】
チップ領域について言うときは、そのチップに対する検査の結果が、合格であることを言う。一方、複数のチップ領域を含む（チップ数が比較的少ないとき）単位テスト領域について言うときは、単位テスト領域の全てのチップ領域がパスすることを言う。ただし、単位テスト領域に含まれるチップ数が増大すると、全てパスすることは稀になるので、以下のウエハの場合と同様に、一定の下限パス率以上である場合となる。
【００４４】
また、ウエハについて言うときは、その検査点またはチップ領域の検査結果の集計結果が所定の基準以上であることを言う。すなわち、次のステップに流してもよいと判断されえることを言う。
【００４５】
１０．プローブ・テストにおけるメモリ・テスト、ロジック・テスト等の中身を構成する要素テストは、テストの準備のための基本的な条件をテストする予備テスト（または予備テスト群）と主テスト（主テスト群）に分類できる。予備テストの典型的なものは、針接触確認テスト（オープン・テスト）、クロック同期テスト等である。主テストの典型的な例は、ロジック機能テスト、メモリ・リテンション・テスト、メモリ・書き込み＆読み出しテスト等である。
【００４６】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４７】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４８】
１．本願の一実施の形態の半導体集積回路装置の製造方法によって製造される半導体集積回路装置のチップ・レイアウト等の説明（主に図６）
図６は本願の一実施の形態の半導体集積回路装置の製造方法によって製造される半導体集積回路装置のチップ・レイアウト全体図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法によって製造される半導体集積回路装置のチップ・レイアウト等を説明する。
【００４９】
先ず、チップの全体レイアウトを説明する。図６に示すように、ほぼ正方形又は矩形の半導体チップ１（チップ領域）のデバイス主面１ａの内部には集積回路部７があり、その周りの周辺領域には、インターフェース部が各辺に沿って設けられている。このインターフェース部には、長方形（相互にほぼ同一形状、同一寸法、同一配向、同一材質）のアルミニウム・ボンディング・パッド３が、ほぼ直線状に（間隔は均等とは限らない）配列されている。ボンディング・パッド３は、正方形でもよいが、プロセスの種々の要求を考慮すると、面積的には、長方形の方が有利である。
【００５０】
２．本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・テスト全体のアウトラインの説明（主に図１、および図７から図９）
図１は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・テスト工程全体の流れを示すプロセス・ブロック・フロー図である。図７は図１のＤＣパラメトリック・テストの内容を例示するテスト内容説明図である。図８は図１のメモリ・テストの内容を例示するテスト内容説明図である。図９は図１のロジック・テストの内容を例示するテスト内容説明図である。これらに基づいて、ウエハ検査のプロセス的構造、および、その中でのプローブ検査の意義並びにその内部構造を説明する。
【００５１】
図１に示すように、ウエハ工程がほぼ完了したウエハ１１（図５）に対する電気的試験工程、すなわち、ウエハ・テスト工程は、ＴＥＧに対して実施されるＤＣパラメトリック・テスト１０３とプローブ・テスト工程１０２に大別される。このＤＣパラメトリック・テスト１０３は、図７に例示するように、たとえば、ＭＯＳＦＥＴ等のトランジスタの諸特性（閾値電圧、オン電流、接合耐圧等）、受動素子・要素部分の諸特性（拡散層抵抗、配線層抵抗、静電容量等）、ビア・チェイン等のクリティカルな部分の導通特性等をＤＣパラメトリック・テスト用のプローバを用いて測定するものであり、当該ウエハを後の工程に流す価値があるか否か等のデータを取得するためのものである。この情報は、後のプローブ・テスト工程１０２において、合格（パス）、再試験あるいは、不合格（フェイル）の判定の際、参照される。
【００５２】
ＤＣパラメトリック・テスト１０３が完了して、パス判定されたウエハ１１に対して、プローブ・テスト工程１０２が実行される。プローブ・テスト工程１０２は、主に複数のプローブ・テスト１０４、１０６、１０８，１０９と高温ベーク１０５，１０７から構成されている。図１において、プローブ・テストＡ（１０４）は、たとえば、高温メモリ・テスト（たとえば、保障上限温度が摂氏１２５度の場合は、テスト温度すなわちウエハ温度は摂氏１２７度程度）である。高温ベークＡ（１０５）は、フラッシュ・メモリ等のデータ・リテンション・テスト（データ保持特性の検査）のための高温処理であり、たとえば、摂氏２００度から２５０度程度の範囲で、８時間程度ベーク処理する。プローブ・テストＢ（１０６）は、たとえば、常温メモリ・テスト（通常、摂氏２５度前後、摂氏１５度から摂氏３５度）である。
【００５３】
図８に例示するように、高温メモリ・テスト１０４、常温メモリ・テスト１０６等のメモリ・テストは、通常、主に予備テスト１１１と主テスト１１２から構成されている。予備テスト１１１には、たとえば、プローブ針とウエハ上のバッド間のコンタクト状況を確認する接触確認テスト１２１を含んでいる。主テスト１１２は、保障範囲での各種のメモリ機能テスト、書き込み・読み出し・消去特性のトリミングによる最適化、書き込み・消去サイクル・テスト、電気ヒューズによるビット救済、データ・リテンション・テスト等を含んでいる（一般に複数のメモリ・テストに振り分けられている）。高温ベークＢ（１０７）は、後のプローブ・テストにおいて再度データ・リテンション・テストを実行するための高温処理であり、たとえば、摂氏２００度から２５０度程度の範囲で、８時間程度ベーク処理する。プローブ・テストＣ（１０８）は、たとえば、低温ロジック・テスト（たとえば、摂氏マイナス４０度程度）である。プローブ・テストＤ（１０９）は、高温ロジック・テスト（たとえば、保障上限温度が摂氏１２５度の場合は、テスト温度すなわちウエハ温度は摂氏１２７度程度）である。
【００５４】
図９に例示するように、各ロジック・テスト１０８，１０９も、メモリ・テスト１０４，１０６と同様に、通常、主に予備テスト１１１と主テスト１１２から構成されている。予備テスト１１１には、先に説明した接触確認テスト１２１のほか、通常、クロックの同期を取ってデジタル・ロジック・テストの実施可能性を確認するクロック同期テスト１２２を含む。主テスト１１２は、保障範囲での各種のロジック機能テスト、各種のアナログ・テスト、通常よりも高い電圧を印加するスクリーニング、データ・リテンション・テスト等を含んでいる（一般に複数のロジック・テストに振り分けられている）。
【００５５】
ここで、各種のウエハ・テストの結果は、可能なときはチップ領域単位で、電子情報処理装置の記憶装置に記憶され、電気通信回線を通して後続の各プローブ検査実行時に、それらのデータを参照することができるようにされている。
【００５６】
また、一般に、各プローブ・テスト１０４，１０６，１０８，１０９の順序は、テスト固有の関係のほか、予想されるパス率が低いテストから先行して実行される。これは、不良チップ領域に対する無駄なテスト時間を削減するためである。
【００５７】
３．本願の一実施の形態の半導体集積回路装置の製造方法におけるプローブ検査に使用するプローブ装置、並びに、プローブ・テスト工程の説明（主に図２、図５、図１０から図１６、及び図１７）
図５は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・テスト工程に使用するプローバの一例を示すプローバ上面図である。図１７は本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・テスト工程に使用するプローバの一例を示すプローバ模式正面図（テスタを含む）である。これらに基づいて、プローバの構成および各部の働き（テスタを含む）を説明する。
【００５８】
図５および図１７に示すように、プローバ５１には、ウエハ搬送容器用ポート５３が設けられており、そこに、被検査ウエハ１１をロット単位（通常、１枚、３枚、６枚、１２枚、２５枚等）で収容したウエハ搬送容器（フープ）５２がセットされている。この被検査ウエハ１１は、ウエハ搬送ロボット５４により、プリ・アライメント部５５へ搬送され、そこでプリ・アライメント光学系６２により、プリ・アライメントされる。プリ・アライメントされた被検査ウエハ１１は、ウエハ・ロード＆アンロード部５６でウエハ・ステージ６０上にロードされる。ウエハ・ステージ６０上にロードされた被検査ウエハ１１は、そのままウエハ・アライメント部５７へ移動して、ウエハ・アライメント光学系６３により、ウエハ・アライメントが実行される。ウエハ・アライメントが実行された被検査ウエハ１１は、プローブ部５９に移動する。一方、プローブ・カード５０は、ウエハ・ステージ６０と同一のＸＹテーブル上の針位置合わせ光学系６４により、プローブ・アライメントが実行される。そして、プローブ・カード５０と被検査ウエハ１１のアライメントが完了した後、プローブ針４７と被検査ウエハ１１のコンタクトが実行されて、電気的試験１４７（図２）が実行される。電気的試験１４７（図２）が実行された被検査ウエハ１１は、ウエハ・ロード＆アンロード部５６において、ウエハ・ステージ６０からアンロードされ、ウエハ搬送ロボット５４によってウエハ搬送容器（フープ）に戻される。このようにウエハ・ステージ６０にロードされた被検査ウエハ１１は、ＸＹテーブル４２（Ｘ，Ｙ，Ｚ，Θ駆動機構）の移動に従って水平および垂直移動（必要に応じて回転する）する。ＸＹテーブル４２はプローバ制御系６６によって制御されており、プローバ制御系６６はテスタ４１と連動している。テスタ４１と被検査ウエハ１１との間は、テスト・ヘッド４５、パフォーマンス・ボード６７、ポゴピン（またはコネクタ部）４３、プローブ・カード５０、およびプローブ針４７を経由して電気的に連結されている。
【００５９】
図２は本願の一実施の形態の半導体集積回路装置の製造方法における個々のプローバによるウエハ・テストの流れを示すプロセス・ブロック・フロー図である。図１０は本願の一実施の形態の半導体集積回路装置の製造方法におけるプローブ検査の様子を説明するためのプローブ・テスト状態模式上面図である。図１１は図１０の破線Ｐの部分の拡大図である。図１２は本願の一実施の形態の半導体集積回路装置の製造方法におけるプローブ検査の様子を説明するためのプローブ・テスト状態等模式正面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法のプローブ検査工程におけるプローブ実行（電気的試験実行）１４７（図２）の様子を説明する。
【００６０】
すなわち、図１０から図１２に示すように、ウエハ工程が完了したウエハ１１に対して、プローバ５１によって、電気的試験１４７（図２）を実行する。先に説明したようにプローバ５１は、ウエハ・プローブ部５９とウエハ・アライメント部５７に分かれている。プローブ・テスト１０２（図１）における電気的試験の実行工程１４７（図２）は、プローブ・カード５０の開口部４９を被検査チップ領域１に対向させた状態で、その周辺に設けられたプローブ針４７の先端を対応するボンディング・パッド３にコンタクトさせた状態で、電気的テストを実行するものである。電気的試験の実行工程１４７（図２）においては、ウエハ１１はウエハ・ステージ６０上において、真空吸着されている。図１０の点円Ｐの部分を拡大したのが、図１１である。
【００６１】
図１３は本願の一実施の形態の半導体集積回路装置の製造方法における個々のプローバ内でのプローブ・カードとウエハの関係に関してカンチ・レバー型プローブ・カードを例にとり説明するための装置部分模式正面図（プローブ・カード部分）である。図１４は本願の一実施の形態の半導体集積回路装置の製造方法における個々のプローバ内でのプローブ・カードとウエハの関係に関してカンチ・レバー型プローブ・カードを例にとり説明するための装置要部模式正面プロセス・フロー図（プローブ待機時）である。図１５は本願の一実施の形態の半導体集積回路装置の製造方法における個々のプローバ内でのプローブ・カードとウエハの関係についてカンチ・レバー型プローブ・カードを例にとり説明するための装置要部模式正面プロセス・フロー図（ウエハ・アライメント時）である。図１６は本願の一実施の形態の半導体集積回路装置の製造方法における個々のプローバ内でのプローブ・カードとウエハの関係に関してカンチ・レバー型プローブ・カードを例にとり説明するための装置要部模式正面プロセス・フロー図（針位置合わせ時）である。
【００６２】
以下、本願の一実施の形態の半導体集積回路装置の製造方法におけるプローブ・テスト工程のアウトラインを説明する。以下ではカンチ・レバー型プローブ・カードを例にとり説明するが、アドバンスト・プローブ・カード等によるプローブ・テスト等にも、ほぼそのまま適用できる。また、以下の例では、摂氏１００度以上、２００度以下程度のテスト温度（たとえば摂氏１２７度）で行われる高温ロジック・テスト１０９ｃ（図１）について具体的に説明するが、マイナス摂氏７０度以上、零度以下程度のテスト温度（第１の温度）で行われる低温ロジック・テスト１０８（図１）、摂氏１００度以上、２００度以下程度のテスト温度（たとえば摂氏１２７度）で行われる高温メモリ・テスト１０４（図１）、およびマイナス摂氏７０度以上、零度以下程度のテスト温度（たとえば摂氏マイナス４０度）で行われる低温メモリ・テスト（一般に、非常温ウエハ・プローブ・テスト）にも、ほぼそのまま適用できる。なお、常温（摂氏２５度周辺、すなわち、摂氏１５度から３５度の室温）で行われるロジック・テストおよびメモリ・テスト１０６（図１）にも適用できることは言うまでもない。
【００６３】
以下、主に図１、図２、図５、図１３、図１４、図１５および図１６に基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるウエハ・テスト工程の詳細を説明する。
【００６４】
まず、プローブ・テスト工程１０２（図１）の全体の流れを説明する。フラッシュ・メモリ混在チップに関するプローブ・テスト工程１０２（図１）は、通常、測定温度（たとえば摂氏２５度の常温、摂氏１６０度の高温、摂氏零下４０度の低温）とテスト目的（データ・リテンション・テストその他のメモリ・テスト、ロジック・テスト等）が相違する複数のプローブ・テスト１０４、１０６，１０８，１０９とその間のたとえば摂氏２５０度程度の温度で行われるデータ・リテンション・ベーク等の高温ベーク工程１０５，１０７等から構成されている。量産プロセスでは、温度変更頻度が高いと、プローバの実質稼働時間が低下するので、通常、温度とテスト目的（メモリ・テストかロジック・テストか）の組み合わせの分だけ複数のプローバ５１（図１３）を準備して、個々のプローバ５１は、できるだけ温度一定にしてプローブ・テスト１０４、１０６，１０８，１０９を実行する。もちろん、プローバの実質稼働時間が低下してもよい場合は、同一のプローバを温度の異なるプローブ・テストに使用してもよい。
【００６５】
次に、図２および図５に基づいて、１枚のウエハについて、個々のプローバによるプローブ・テスト（非常温ウエハ・プローブ・テストの一例として高温ロジック・テスト１０９）の流れを説明する。図２に示すように、たとえば、プローバ５１（ここではロジック・テスト）のロード・ポート５３に３００φのウエハ（４５０φ、２００φその他の径のウエハでもよい）をたとえば２５枚（単位ロット）収容したフープ５２（ウエハ搬送容器）を設置する（図２の搬送容器ロード・ステップ１４１）。次に、フープ５２から検査対象である１枚のウエハ１１をウエハ・ロボット５４により、プローバ５１の内部のプリ・アライメント部５５に移送する（図２のウエハ搬入ステップ１４２）。次に、プリ・アライメント部５５において、プリ・アライメント光学系６２により、ウエハ１１の周上の位置認識指標（ノッチ、オリエンテーション・フラットなど）を認識して、ウエハ１１の配向を確認する（図２のプリ・アライメント・ステップ１４３）。このプリ・アライメントに要する時間は通常、３０秒程度である。
【００６６】
次に、プリ・アライメント１４３の結果に基づいて、ウエハ１１を所定の配向で、テスト温度に設定されたウエハ・ステージ６０上に、ウエハ１１のデバイス面１１ａを上にして、セットする（図２のステージ上への移送ステップ１４４）。次に、ウエハ・ステージ６０はウエハ１１を載せたまま、ＸＹテーブル４２の移動に従って、ウエハ・アライメント部５７に移動して、そこで、ウエハ・アライメント光学系６３により、ウエハ・アライメント１４５（図２）が実行される（所要時間は一般に４５秒程度である）。このウエハ・アライメント１４５の際には、図１５に示すように、ウエハ・アライメント光学系６３がウエハ・ステージ６０の直上に来るように、ＸＹテーブル４２が水平方向に移動する。その状態で、必要に応じて、ＸＹテーブル４２が水平移動し、ウエハ・ステージ６０が鉛直方向に移動して、ウエハ１１のデバイス面１１ａを光学的に観測して登録されている基準図形を抽出して、ウエハ上の基準点を認識する。図１５からわかるように、ウエハ・アライメント光学系６３はプローバ５１の本体に固定されている。同様に、プローブ・カード５０もカード・ホルダ４４を介して、プローバ５１の本体に固定されている。一方、針位置合わせ光学系６４およびウエハ・ステージ６０はＸＹテーブル４２上に固定されている。
【００６７】
次に、ＸＹテーブル４２がシフトして、針位置合わせ光学系６４がプローブ・カード５０の下部へ移動して、そこで、針位置合わせ１４６（図２）が実行される（所要時間は一般に１分程度である）。これで、プローバ５１は、ウエハ１１上の回路パターンの位置とプローブ・カード５０上のプローブ針先端部の位置を認識したことになる。針位置合わせ１４６の際には、図１６に示すように、針位置合わせ光学系６４がプローブ・カード５０のプローブ針４６の直下に来るように、ＸＹテーブル４２が水平方向に移動する。その状態で、必要に応じて、ＸＹテーブル４２が水平移動し、ウエハ・ステージ６０が鉛直方向に移動して、基準となるプローブ針４６の針先を光学的に観測して、プローブ針４６の基準点（プローブ・カード５０側の基準点）を認識する。
【００６８】
次に、ウエハ・ステージ６０はウエハ１１を載せたまま、ＸＹテーブル４２の移動に従って、プローブ部５９に移動する。この状態で、プローブ・カード５０の温度とテスト温度の際が大きい場合は、待機する。プローブ・カード５０の温度とテスト温度の差が小さい場合は、プローブ針をウエハ１１上のボンディング・パッドにコンタクトさせた状態で電気的試験を実行する（図２の電気的試験実行ステップ１４７）。電気的試験の実行の際には、図１４に示すように、ウエハ・ステージ６０がプローブ・カード５０の直下に来るように、ＸＹテーブル４２が水平方向に移動する。そして、ＸＹテーブル４２が、通常の移動時よりもプローブ・カード５０に接近する。その状態で、所望の水平相互位置に来ると、プローブ針４７とウエハ１１上のボンディング・パッドとのコンタクトが行われ、電気的試験が実行される。一箇所の測定が完了すると、リリース、近接移動、およびコンタクト動作（単一のコンタクトでウエハ全体をテストすることもある。いわゆるフル・ウエハ・テストである）を繰り返して、ウエハ１１の全体に対して電気的テストを実行する。
【００６９】
プローブ針による電気的試験１４７が完了すると、ウエハ・ステージ６０はウエハ１１を載せたまま、ＸＹテーブル４２の移動に従って、ウエハ・ロード＆アンロード部５６へ移動する。そこで、ウエハ・ロボット５４がウエハ１１をウエハ・ステージ６０上からピック・アップして（図２のウエハ・リリース・ステップ１４８）、装置外に搬出する（図２のウエハ搬出ステップ１４９）。全てのウエハの電気的試験が完了すると、フープ５２がロード・ポート５３からアンロードされる（図２のウエハ搬送容器アンロード・ステップ１５０）。
【００７０】
次に、図１３に基づいて、プローブ針４７によるウエハ１１に対する電気的試験（すなわちプローブ検査）を実施する際のウエハ・ステージ６０とプローブ・カード５０の関係を説明する。図１３に示すように、プローブ針先端からウエハ上面（正確にはボンディング・パッド上面）間の距離、すなわち、プローブ針・ウエハ間クリアランスＤ（プローブ針自体の高さは、種類によって異なるが、一般に３ミリ・メートルから１５ミリ・メートル程度である）は、処理の内容によって以下のように設定するのが好適である。プローブ検査の実行中でプローブ針がボンディング・パッドにコンタクトしているときは、もちろんプローブ針・ウエハ間クリアランスＤはゼロとなる。同一のウエハ上で次の試験サイトに移動する際（ウエハ内移動時）等は、非接触近接状態で移動する。これら以外の通常の移動時（ウエハ・ステージ６０が移動するとき）、たとえば、プローブ部５９からウエハ・ステージ６０が外部（プローバ５１内のプローブ部５９以外の部分）に移動するとき、および、ウエハ・ステージ６０が外部からプローブ部５９へ移動するとき等は、非接触近接状態よりも大きな通常間隔を維持した状態で移動するのが、動作上の安定性または安全性の観点から好適である。なお、非接触近接状態におけるプローブ針・ウエハ間クリアランスＤは、たとえば、２００マイクロ・メートルから７００マイクロ・メートル程度が好適である。また、通常間隔の際のプローブ針・ウエハ間クリアランスＤは、たとえば、１０ミリ・メートルから４０ミリ・メートル程度が好適である。
【００７１】
４．本願の一実施の形態の半導体集積回路装置の製造方法におけるプローブ・テスト工程の要部の説明（主に図３および図４）
図３は本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセスであるプローブ・テストの一例としての高温ロジック・テストの詳細プロセス・ブロック・フロー図である。図４は図３の各機能テストの意義を説明するための説明図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるプローブ・テスト工程の要部を説明する。なお、ここでは、各プローブ・テスト１０４，１０６，１０８，１０９の一例として、高温ロジック・テスト１０９を例にとり具体的に説明したが、その他の各プローブ・テスト１０４，１０６，１０８にも同様に適用できることは言うまでもない。また、以下では主に単位テスト領域に単一のチップ領域が含まれる場合を例にとり説明するが、以下の方法は、以下に説明するように、単位テスト領域に複数のチップ領域が含まれる場合にも同様に適用できることは言うまでもない。
【００７２】
図３及び図４に示すように、たとえば、高温ロジック・テスト１０９の電気的試験実行工程１４７は、以下のような手順で実行される。まず、予備テスト（予備テスト群）１１１として、オープン・テスト（接触確認テスト）１２１が行われ、フェイルした場合は、その場で自動的に再検査の要否が判断される。パスした場合は、次の予備テスト１１１であるクロック同期確認テスト１２２を実行する。フェイルした場合は、その場で自動的に再検査の要否が判断される。これらの予備テスト１１１においては、フェイルした場合は、基本的に少なくとも１回は再検査を実行する。そして、各要素テスト・ステップについて、再検査の上限累積回数をあらかじめ決めておいて、それに従って自動判断する。すなわち、これから実施する再検査の累積回数がそのステップの上限累積回数以下であれば、自動的に再検査を実行する。
【００７３】
通常、ボンディング・パッドにあまりに多数の針跡が付くと、ワイヤ・ボンディング特性が劣化するので、最終的な再検査の上限累積回数は、たとえば、１０回程度が好適と考えられる。もちろん、そのような懸念がない場合は、これ以上にしてもよいし、懸念が大きい場合は、その程度に応じて、より少ない値とすればよい。従って、予備テスト１１１の段階では、上限累積回数は３回から６回程度が好適である。
【００７４】
予備テスト１１１をパスした現在テスト中のチップ領域１（単位テスト領域）に対して、主テスト（主テスト群）１１２を実行する。ここで、一例として示すロジック機能テストは、たとえば、機能テストＡ（１２３）、機能テストＢ（第１の主テスト）１２４、機能テストＣ（１２５）、機能テストＤ（第２の主テスト）１２６等から構成されるが、これらは、たとえば、図４に示すように、同種のカテゴリのロジック機能テストであって動作周波数と動作電圧を独立変数とする２次元平面上の動作保障領域の各頂点の条件に対応する。そして、前に説明したように、一般にパス率が低い順に配列されている。
【００７５】
ここで、アナログ・テスト１２７を含む主テスト１１２の全ての要素ステップをパスした場合には、パス処理１２９、すなわち、当該チップ領域１の検査結果を記憶装置に書き込み、次のチップ領域１に移動するための処理へ進む。
【００７６】
一方、いずれかの要素ステップ１２３，１２４，１２５，１２６，１２７でフェイルした場合には、再検査要否の自動判定１２８を実施する。ここで、再検査要否の自動判定１２８の判定基準を例示するために、二つのフェイル・ルートＲ１，Ｒ２を例にとり説明する。
【００７７】
機能テストＢ（第１の主テスト）１２４でフェイルするということは、より厳しいテストである機能テストＡ（１２３）をパスしているわけであるから、プローブ針の微妙なコンタクト不良に起因する測定不良が機能テストＢ（第１の主テスト）１２４の結果に影響している可能性が高いので、少なくとも１回は再検査を実行する必要がある。このとき当該ステップの上限累積回数とそれまでの累積再検査回数を参照する。このとき、機能テストＢ（１２４）の上限累積回数は、たとえば、６回（６回から１０回程度の範囲）に設定されているとする。ここで、それまでの累積再検査回数が、たとえば７回であれば、再検査要否の自動判定１２８において、再検査否と判断され、フェイル処理１３０へ進み、当該チップ領域１の検査結果を記憶装置に書き込み、次のチップ領域１に移動するための処理へ進む。一方、それまでの累積再検査回数が０回であれば、再検査要否の自動判定１２８において、再検査要と判断され、ウエハ・ステージ６０の上下動による再コンタクト動作１３１が実行される。このとき必要に応じてスクラブ動作を付加してもよい。スクラブ動作により、正常なコンタクトの確率が増大する。一方、スクラブ動作をやりすぎると、ボンディング・パッドのダメージが増加して、ワイヤ・ボンディング特性を劣化させる恐れがある。再コンタクト動作１３１は、たとえば、次のように実施する。まず、図１３に説明したように、接触状態からウエハ・ステージ６０を下げて、プローブ針・ウエハ間クリアランスＤを一旦、非接触近接状態とし、その後、再び、ウエハ・ステージ６０を上昇させて、プローブ針４７の先端をウエハ１１（より正確には、ボンディング・パッドの上面）にコンタクトさせる。このとき、通常、針圧を最初のテスト時と同じにするが、これと比較して増加させてもよい。すなわち、ウエハ・ステージ６０をプローブ針の着地点から更に上昇させて（オーバ・ドライブ）針圧を決定するが、このオーバ・ドライブ量を前回に比して増加させることによって、針圧を増加させることができる。
【００７８】
再コンタクト動作１３１が完了すると、単位検査領域内のチップ領域数が１の場合は、そのまま、オープン・テスト１２１から再検査を再開する。この際、クロック同期テスト１２２でフェイルした場合も、オープン・テスト１２１から再検査を再開することが好適である。なお、主テスト（主テスト群）１１２については、この再検査においては、通常、機能テストＡ（１２３）をスキップする。
【００７９】
一方、単位検査領域内のチップ領域数が２以上のときは、テスト実行・待機選択ステップ１３２において、そのチップ領域数が機能テストＢ（１２４）をパスしたときは、次のテストでは待機（そのチップ領域ではテストを実行しない。すなわち、電圧を印加しない）を選択し、フェイルしたときは、テスト実行を選択する。このようにすることで、機能テストＢ（１２４）に限らず、すでにパスしたテストを実質的にスキップすることで、不測のデバイス破壊を回避することができる。なお、このような選択をしないで、単位検査領域内のチップ領域に対して、再試験を実行してもよい。
【００８０】
次に、フェイル・ルートＲ２について説明する。この場合は、すでに同様なカテゴリのテスト、すなわち機能テストＡ（１２３）、機能テストＢ（第１の主テスト）１２４、および機能テストＣ（１２５）をパスしているので、それらのテスト結果を参照すると、機能テストＤ（第２の主テスト）１２６の結果が、実不良（被検査チップ領域に起因する不良）か、あるいは、プローブ針のコンタクト不良によるものかを判断することは、比較的容易となる。たとえば、先行するテストの結果が、設定された基準の限界点近傍でパスしているものがあれば、実不良の可能性が高く、そのようなものがなければ、コンタクト不良の可能性が高いことになる。この場合も、先と同様に、当該ステップの上限累積回数とそれまでの累積再検査回数を参照して、再検査の要否を決定する。その後の処理は、フェイル・ルートＲ１とまったく同じである。なお、フェイル・ルートＲ１と同様に、この再検査においては、通常、機能テストＡ（１２３）、機能テストＢ（第１の主テスト）１２４、および機能テストＣ（１２５）をスキップする。
【００８１】
このように順次、単位テスト領域を移動することによって、ウエハ1上の全ての検査対象領域をテストする。この際、通常、先行するプローブ・テストで、不良となったチップ領域のテストはスキップする。
【００８２】
なお、フェイル・ルートＲ１においても、先行するテスト結果、すなわち、ＤＣパラメトリック・テスト１０３や機能テストＡ（１２３）の結果を参照して、再検査の要否を判定してもよい。すなわち、ＤＣパラメトリック・テスト１０３や機能テストＡ（１２３）の結果が、設定された基準の限界点近傍でパスしているものがあれば、実不良の可能性が高く、そのようなものがなければ、コンタクト不良の可能性が高いことになる。
【００８３】
ＤＣパラメトリック・テスト１０３の結果の参照については、フェイル・ルートＲ２の場合も同様に有効である。
【００８４】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８５】
例えば、前記実施の形態では、プローバの形式として、主に従来型のカンチ・レバー型プローブ・カードについて、具体的に説明したが、本願はそれに限定されるものではなく、バーチカル型プローブ・カード、スプリング・ピン型プローブ・カード、薄膜プローブ等のフォトリソグラフィやＭＥＭＳ技術を活用したアドバンスト・プローブ・カードまたはＭＥＭＳタイプのプローブ・カード等によるプローブ検査にも適用できることは言うまでもない。
【００８６】
また、前記実施の形態では、２列にボンディング・パッドを配置したチップ・レイアウトを例にとり具体的に説明したが、本願はそれに限定されるものではなく、１列にボンディング・パッドを配置したチップ・レイアウトにも３列以上およびマトリクス状にボンディング・パッドを配置したチップ・レイアウトにも適用できることは言うまでもない。
【符号の説明】
【００８７】
１  チップまたはウエハ上のチップ領域（被検査チップ領域）
１ａ  チップの上面（またはデバイス面）
３  ボンディング・パッド
７  内部回路領域
１１  ウエハ
１１ａ  ウエハの上面（またはデバイス面）
４１  テスタ
４２  ＸＹテーブル（Ｘ，Ｙ，Ｚ，Θ駆動機構）
４３  ポゴピン（またはコネクタ部）
４４  カード・ホルダ
４５  テスト・ヘッド
４７  プローブ針
４９  プローブ・カードの開口
５０  プローブ・カード（またはプローブ・カード本体の配線基板）
５１  プローバ
５２  ウエハ搬送容器（フープ）
５３  ウエハ搬送容器用ポート
５４  ウエハ搬送ロボット
５５  プリ・アライメント部
５６  ウエハ・ロード＆アンロード部
５７  ウエハ・アライメント部
５９  プローブ部
６０  ウエハ・ステージ
６２  プリ・アライメント光学系
６３  ウエハ・アライメント光学系
６４  針位置合わせ光学系
６６  プローバ制御系
６７  パフォーマンス・ボード
１０１  ウエハ・テスト工程
１０２  プローブ・テスト工程
１０３  ＤＣパラメトリック・テスト
１０４  プローブ・テストＡ
１０５  高温ベークＡ
１０６  プローブ・テストＢ
１０７  高温ベークＢ
１０８  プローブ・テストＣ
１０９  プローブ・テストＤ
１１１  予備テスト（予備テスト群）
１１２  主テスト（主テスト群）
１２１  オープン・テスト（接触確認テスト）
１２２  クロック同期確認テスト
１２３  機能テストＡ
１２４  機能テストＢ（第１の主テスト）
１２５  機能テストＣ
１２６  機能テストＤ（第２の主テスト）
１２７  アナログ・テスト
１２８  再検査要否自動判定
１２９  パス結果処理
１３０  フェイル結果処理
１３１  ウエハ・ステージ上下動（再タッチダウン）
１３２  チップ領域毎のテスト再実行・待機選択
１４１  ウエハ搬送容器ロード
１４２  ウエハ搬入
１４３  プリ・アライメント
１４４  ウエハがステージ上に移動
１４５  ウエハ・アライメント
１４６  針位置合わせ
１４７  プローブ実行（電気的試験実行）
１４８  ウエハがステージ上から移動
１４９  ウエハ搬出
１５０  ウエハ搬送容器アンロード
Ｄ  プローブ針とパッド上面とのクリアランス
Ｐ  針先拡大部
Ｒ１  第１のテストの流れ
Ｒ２  第２のテストの流れ
【図１】
2010267689.tif 000003
【図２】
2010267689.tif 000004
【図３】
2010267689.tif 000005
【図４】
2010267689.tif 000006
【図５】
2010267689.tif 000007
【図６】
2010267689.tif 000008
【図７】
2010267689.tif 000009
【図８】
2010267689.tif 000010
【図９】
2010267689.tif 000011
【図１０】
2010267689.tif 000012
【図１１】
2010267689.tif 000013
【図１２】
2010267689.tif 000014
【図１３】
2010267689.tif 000015
【図１４】
2010267689.tif 000016
【図１５】
2010267689.tif 000017
【図１６】
2010267689.tif 000018
【図１７】
2010267689.tif 000019