(57)【要約】【課題】データの読出し動作時に、磁気トンネル接合素子に流れる電流を温度に応じて制御することが可能な半導体メモリ装置を提供する。【解決手段】第１駆動ライン及び第２駆動ラインに流れる電流の方向に対応する論理状態のデータを格納する複数のメモリセルと、所定の大きさの読出し電流を生成して前記複数のメモリセルに供給し、前記データに応じた前記読出し電流の変化量をデータ電流として生成する電流生成手段と、前記読出し電流の電流経路上に接続され、温度情報に応じて前記読出し電流の電流量を制御する電流制御手段と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１駆動ライン及び第２駆動ラインに流れる電流の方向に対応する論理状態のデータを格納する複数のメモリセルと、
所定の大きさの読出し電流を生成して前記複数のメモリセルに供給し、前記データに応じた前記読出し電流の変化量をデータ電流として生成する電流生成手段と、
前記読出し電流の電流経路上に接続され、温度情報に応じて前記読出し電流の電流量を制御する電流制御手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第１駆動ライン及び前記第２駆動ラインを前記データに対応する電圧で駆動する書込み駆動手段をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記電流制御手段が、
前記温度情報に対応する電流制御信号を生成する制御信号生成部と、
前記電流制御信号に応答して前記読出し電流の電流量を調整する電流調整部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記電流制御信号が、前記温度情報に対応する電圧レベルを有することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記制御信号生成部が、
前記温度情報に対応する選択信号を生成する選択信号生成部と、
複数のバイアス電圧を生成する電圧生成部と、
前記選択信号に応じて前記複数のバイアス電圧のいずれか１つを前記電流制御信号として出力する多重化部と、
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記複数のメモリセルの各々が、
アドレス信号に応答してスイッチング動作を行うスイッチング部と、
前記スイッチング部に接続された磁気トンネル接合素子と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
ソースライン及びビットラインに流れる電流の方向に対応する論理状態のデータを格納する複数のメモリセルと、
所定の大きさの読出し電流を生成して前記複数のメモリセルに供給し、前記データに応じた前記読出し電流の変化量をデータ電流として生成するセル電流生成手段と、
前記読出し電流の電流経路上に接続され、温度情報に応じて前記読出し電流の電流量を制御する電流制御手段と、
基準ソースライン及び基準ビットラインに流れる電流の方向に対応する論理状態の基準データを格納する複数の基準メモリセルグループと、
所定の大きさの電流を生成して前記複数の基準メモリセルに供給し、前記基準データに対応する基準電流を生成する基準電流生成手段と、
前記基準電流生成手段から前記複数の基準メモリセルに供給される前記電流を、前記温度情報に応じて制御する基準電流制御手段と、
前記データ電流と前記基準電流とを感知して増幅する感知増幅手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項８】
前記ソースライン及び前記ビットラインを前記データに対応する電圧で駆動する第１書込み駆動手段と、
前記基準ソースライン及び前記基準ビットラインを前記基準データに対応する電圧で駆動する第２書込み駆動手段と、
をさらに備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記電流制御手段及び基準電流制御手段の各々が、
前記温度情報に応じて、前記読出し電流の電流量、もしくは前記複数の基準メモリセルに供給される前記電流の電流量を調整する電流調整部を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記温度情報に対応する電流制御信号を生成して前記電流調整部を制御する制御信号生成部をさらに備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記電流制御信号が、前記温度情報に対応する電圧レベルを有することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記制御信号生成部が、
前記温度情報に対応する選択信号を生成する選択信号生成部と、
複数のバイアス電圧を生成する電圧生成部と、
前記選択信号に応じて前記複数のバイアス電圧のいずれか１つを前記電流制御信号として出力する多重化部と、
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記複数のメモリセルの各々が、
アドレス信号に応答してスイッチング動作を行うスイッチング部と、
前記スイッチング部に接続された磁気トンネル接合素子と、
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１４】
前記複数の基準メモリセルグループの各々が、
アドレス信号に応答してスイッチング動作を行う第１スイッチング部及び第２スイッチング部と、
前記第１スイッチング部に接続された第１磁気トンネル接合素子と、
前記第２スイッチング部に接続された第２磁気トンネル接合素子と、
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１５】
前記第１磁気トンネル接合素子及び前記第２磁気トンネル接合素子には、互いに異なる論理状態のデータが格納されることを特徴とする請求項１４に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、磁気トンネル接合素子（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  ｄｅｖｉｃｅ：ＭＴＪ）を用いた半導体メモリ装置に関する。
【背景技術】
【０００２】
一般的に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置及びＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置は揮発性メモリ装置であって、電源が印加されない場合、メモリセルに格納されたデータを失うという欠点がある。したがって、最近では、不揮発性メモリ装置に関する研究が盛んに行われている。不揮発性メモリ装置の中には、磁気メモリ装置の一種であるＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置があり、特に、ＭＲＡＭ装置は、不揮発性の特性のみならず、高集積化が可能で、かつ、高速動作及び低電力消費特性を有するので、次世代半導体メモリ装置として注目されている。
【０００３】
ＭＲＡＭ装置のメモリセルは、外部から印加されるアドレス信号に対応してスイッチング動作を行う１つのトランジスタと、情報を格納する磁気トンネル接合素子（ＭＴＪ）とから構成される。磁気メモリ素子の一種である磁気トンネル接合素子（ＭＴＪ）は、２つの強磁性体の磁化方向によって磁気抵抗比（Ｍａｇｎｅｔ−ｔｏ−Ｒｅｓｉｓｔａｎｃｅ：ＭＲ）が異なるが、ＭＲＡＭ装置は、この磁気抵抗比の変化に応じた電流を感知することで、磁気トンネル接合素子の内部に格納されたデータの論理状態が「１」なのか「０」なのかを判断する。
【０００４】
図１は、従来の半導体メモリ装置のメモリセル構造を説明する図である。
【０００５】
図１に示すように、メモリセルは、１つのＮＭＯＳトランジスタ１１０と、１つの磁気トンネル接合素子（ＭＴＪ）１３０とから構成される。
【０００６】
ＮＭＯＳトランジスタ１１０は、ソースラインＳＬと磁気トンネル接合素子１３０との間にソース・ドレイン経路が形成され、ワードラインＷＬにゲートが接続され、ワードラインＷＬの活性化の有無によってターンオン／ターンオフされる。このとき、ワードラインＷＬは、ローアドレスによって選択される。
【０００７】
磁気トンネル接合素子１３０は、自由膜（ｆｒｅｅ  ｌａｙｅｒ）１３２と、トンネル絶縁膜１３４と、ピンド膜（ｐｉｎｎｅｄ  ｌａｙｅｒ）１３６とから構成される。ここで、自由膜１３２は、強磁性体からなり、外部刺激（例えば、磁気トンネル接合素子１３０を透過する電流）によって磁化方向が変化するが、ピンド膜１３６は、外部刺激が与えられても磁化方向は変化しない。なお、ピンド膜１３６は、反強磁性体からなるピンニング膜（図示せず）によって磁化方向が固定され、トンネル絶縁膜１３４は、例えば、酸化マグネシウム膜（ＭｇＯ）で形成され得る。
【０００８】
このような磁気トンネル接合素子１３０には、両端にかかる電圧に応じて透過電流（ｔｕｎｎｅｌｉｎｇ  ｃｕｒｒｅｎｔ）が流れるが、この電流の方向によって自由膜１３２の磁化方向が決定される。自由膜１３２の磁化方向がピンド膜１３６の磁化方向と一致する場合には、磁気トンネル接合素子１３０の抵抗値は小さくなり、自由膜１３２の磁化方向がピンド膜１３６の磁化方向と一致しない場合には、磁気トンネル接合素子１３０の抵抗値は大きくなる。一般的に、自由膜１３２の磁化方向とピンド膜１３６の磁化方向とが一致する状態はデータ「０」に相当し、その逆の場合はデータ「１」に相当する。
【０００９】
つまり、ピンド膜１３６と対をなす自由膜１３２に所定の大きさ以上の正の電圧を印加して、自由膜１３２に臨界電流以上の正の電流が流れる場合には、自由膜１３２の磁化方向とピンド膜１３６の磁化方向とは一致する。すなわち、データ「０」の書込み動作が行われ、磁気トンネル接合素子１３０の抵抗値は小さくなる。これとは逆に、ピンド膜１３６と対をなす自由膜１３２に所定の大きさ以上の負の電圧を印加して、自由膜１３２に臨界電流以上の大きさの負の電流が流れる場合には、自由膜１３２の磁化方向とピンド膜１３６の磁化方向とは互いに逆になる。すなわち、データ「１」の書込み動作が行われ、磁気トンネル接合素子１３０の抵抗値は大きくなる。
【００１０】
図２は、図１に示す磁気トンネル接合素子のトンネル磁気抵抗（Ｔｕｎｎｅｌ  Ｍａｇｎｅｔ−ｔｏ−Ｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）特性の温度依存性を示す図である。
【００１１】
図２に示すように、磁気トンネル接合素子１３０は、ヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）を有し、臨界電流以上の大きさの正または負の電流により、抵抗値が小さい状態と、抵抗値が大きい状態との２つの安定した状態を有する。これらの安定した状態は、電圧が印加されなくても維持される。
【００１２】
一方、磁気トンネル接合素子１３０の抵抗値は温度に応じて変化する。特に、磁化方向が互いに逆の状態で温度が上昇すると、抵抗値が低くなることが分かる。すなわち、トンネル磁気抵抗特性は温度に応じて変化する。温度に応じて変化するトンネル磁気抵抗特性の変化は、データ「１」および「０」の抵抗値の差を次第に小さくするので、磁気トンネル接合素子１３０が大きい抵抗値を維持するか小さい抵抗値を維持するかの判断を困難にするという問題を引き起こす。これは、半導体メモリ装置の読出し動作時に、格納されたデータを正確に読出せないという誤動作につながる。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記の問題を解決するためになされたものであって、その目的は、データの読出し動作時に、磁気トンネル接合素子に流れる電流を温度に応じて制御することが可能な半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するための本発明の一形態に係る半導体メモリ装置は、第１駆動ライン及び第２駆動ラインに流れる電流の方向に対応する論理状態のデータを格納する複数のメモリセルと、所定の大きさの読出し電流を生成して前記複数のメモリセルに供給し、前記データに応じた前記読出し電流の変化量をデータ電流として生成する電流生成手段と、前記読出し電流の電流経路上に接続され、温度情報に応じて前記読出し電流の電流量を制御する電流制御手段と、を備える。
【００１５】
上記の目的を達成するための本発明の他の形態に係る半導体メモリ装置は、ソースライン及びビットラインに流れる電流の方向に対応する論理状態のデータを格納する複数のメモリセルと、所定の大きさの読出し電流を生成して前記複数のメモリセルに供給し、前記データに応じた前記読出し電流の変化量をデータ電流として生成するセル電流生成手段と、前記読出し電流の電流経路上に接続され、温度情報に応じて前記読出し電流の電流量を制御する電流制御手段と、基準ソースライン及び基準ビットラインに流れる電流の方向に対応する論理状態の基準データを格納する複数の基準メモリセルグループと、所定の大きさの電流を生成して前記複数の基準メモリセルに供給し、前記基準データに対応する基準電流を生成する基準電流生成手段と、前記基準電流生成手段から前記複数の基準メモリセルに供給される前記電流を、前記温度情報に応じて制御する基準電流制御手段と、前記データ電流と前記基準電流とを感知して増幅する感知増幅手段と、を備える。
【００１６】
本発明は、データの読出し動作時に、磁気トンネル接合素子に流れる読出し電流を温度に応じて制御することにより、半導体メモリ装置に備えられる磁気接合素子のトンネル磁気抵抗特性を改善することができる。
【発明の効果】
【００１７】
本発明によると、磁気接合素子が有するトンネル磁気抵抗特性の温度依存性を改善して、温度が変化しても安定したデータの読出し動作を行うことにより、半導体メモリ装置の信頼性を高めることができる。
【図面の簡単な説明】
【００１８】
【図１】従来の半導体メモリ装置のメモリセル構造を説明する図である。
【図２】図１に示す磁気トンネル接合素子のトンネル磁気抵抗（ＴＭＲ）特性の温度依存性を示す図である。
【図３】本発明に係る半導体メモリ装置のブロック図である。
【図４】図３に示す制御信号生成部のブロック図である。
【図５】本発明に係る半導体メモリ装置の回路図であり、図３に示す制御信号生成部を除く部分の回路に対応する。
【発明を実施するための形態】
【００１９】
以下、添付の図面を参照して、本発明の好ましい実施の形態を、本発明の属する技術分野における通常の知識を有する者が本発明を実施することができる程度に詳細に説明する。
【００２０】
図３は、本発明に係る半導体メモリ装置のブロック図である。
【００２１】
図３に示すように、半導体メモリ装置は、電流生成部３１０と、電流制御部３３０と、メモリセルアレイ３５０とを備える。
【００２２】
電流生成部３１０は、読出し動作用の所定の大きさの読出し電流Ｉ＿ＲＤを生成して、メモリセルアレイ３５０に供給する。また、電流生成部３１０は、読出し電流Ｉ＿ＲＤの変化量を表すデータ電流Ｉ＿ＤＡＴを生成する。ここで、読出し電流Ｉ＿ＲＤの電流量は、メモリセルアレイ３５０に格納されているデータに応じて変化し、データ電流Ｉ＿ＤＡＴの電流量は、メモリセルアレイ３５０に格納されているデータに応じて決定される。なお、後述するように、本発明に係る半導体メモリ装置は、このように生成されたデータ電流Ｉ＿ＤＡＴと基準電流Ｉ＿ＲＥＦ（図参照）とを比較して、メモリセルアレイ３５０に格納されたデータを判断する。
【００２３】
電流制御部３３０は、読出し電流Ｉ＿ＲＤの電流経路上に接続され、温度情報ＩＮＦ＿ＴＭＰに応じて、メモリセルアレイ３５０に供給する読出し電流Ｉ＿ＲＤの電流量を制御する。電流制御部３３０は、温度情報ＩＮＦ＿ＴＭＰに対応する電流制御信号ＣＴＲ＿Ｉを生成する制御信号生成部３３２と、電流制御信号ＣＴＲ＿Ｉに応答して読出し電流Ｉ＿ＲＤの電流量を調整する電流調整部３３４とを備える。ここで、温度情報ＩＮＦ＿ＴＭＰは、半導体メモリ装置の外部または内部で生成される信号である。
【００２４】
メモリセルアレイ３５０は磁気トンネル接合素子を備え、ソースラインＳＬおよびビットラインＢＬに流れる電流の方向に対応する論理状態のデータを、磁気トンネル接合素子に格納する。メモリセルアレイ３５０に関するデータの書込み動作及び読出し動作は、図５で詳細に説明する。
【００２５】
図４は、図３に示す制御信号生成部３３２のブロック図である。
【００２６】
図４に示すように、制御信号生成部３３２は、複数のバイアス電圧Ｖ＿ＢＩＡＳ０、Ｖ＿ＢＩＡＳ１、…Ｖ＿ＢＩＡＳｎを生成する電圧生成部４１０と、温度情報ＩＮＦ＿ＴＭＰに対応する選択信号ＳＥＬ＜０：Ｎ＞（ここで、Ｎは自然数であり、例えばＮ＝ｎ）を生成する選択信号生成部４３０と、選択信号ＳＥＬ＜０：Ｎ＞に応じて複数のバイアス電圧Ｖ＿ＢＩＡＳ０、Ｖ＿ＢＩＡＳ１、…Ｖ＿ＢＩＡＳｎのいずれか１つを電流制御信号ＣＴＲ＿Ｉとして出力する多重化部４５０とを備える。
【００２７】
ここで、複数のバイアス電圧Ｖ＿ＢＩＡＳ０、Ｖ＿ＢＩＡＳ１、…Ｖ＿ＢＩＡＳｎは、それぞれが互いに異なる電圧レベルを有し、選択信号ＳＥＬ＜０：Ｎ＞は、温度情報ＩＮＦ＿ＴＭＰに応じて互いに異なる値を有する。よって、選択信号ＳＥＬ＜０：Ｎ＞には、複数のバイアス電圧Ｖ＿ＢＩＡＳ０、Ｖ＿ＢＩＡＳ１、…Ｖ＿ＢＩＡＳｎのいずれかを選択することが可能である。これにより、制御信号生成部３３２は、温度情報ＩＮＦ＿ＴＭＰに対応するバイアス電圧を電流制御信号ＣＴＲ＿Ｉとして出力することが可能である。
【００２８】
図５は、本発明に係る半導体メモリ装置の回路図である。図５には、図３に示す制御信号生成部３３２を除く部分に対応する回路図が示されている。
【００２９】
図５に示すように、半導体メモリ装置は、複数のメモリセル５１０Ａと、複数の基準メモリセル５１０Ｂと、第１書込み駆動部５３０Ａ及び第２書込み駆動部５３０Ｂと、セル電流生成部５５０Ａと、基準電流生成部５５０Ｂと、第１電流調整部５７０Ａ及び第２電流調整部５７０Ｂと、感知増幅部５９０とを備える。
【００３０】
なお、図３において説明したように、本発明に係る半導体メモリ装置は、温度情報ＩＮＦ＿ＴＭＰに応じて、メモリセルアレイ３５０に供給する読出し電流Ｉ＿ＲＤの電流量を制御する。図５に示す半導体メモリ装置では、このような特徴を複数のメモリセル５１０Ａに適用するだけでなく、複数の基準メモリセル５１０Ｂにも適用している。つまり、図３の電流生成部３１０は、図５のセル電流生成部５５０Ａ及び基準電流生成部５５０Ｂに対応し、図３の電流調整部３３４は、図５の第１電流調整部５７０Ａ及び第２電流調整部５７０Ｂに対応し、メモリセルアレイ３５０は、複数のメモリセル５１０Ａ及び複数の基準メモリセル５１０Ｂに対応する。
【００３１】
以下、図５の各構成要素について説明する。
【００３２】
複数のメモリセル５１０Ａは、データを格納するためのものであり、図１に示すような、それぞれのアドレス信号に対応してスイッチング動作を行うＮＭＯＳトランジスタＮＭと、データを格納する磁気トンネル接合素子ＭＴＪとをそれぞれ備える。複数のメモリセル５１０Ａの各々は、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎに対応し、ソースラインＳＬとビットラインＢＬとの間に接続される。複数のメモリセル５１０Ａに関するデータの書込み動作及び読出し動作については後述する。
【００３３】
第１書込み駆動部５３０Ａは、ソースライン駆動部５３０Ａ＿１及びビットライン駆動部５３０Ａ＿２を備え、データに応じてソースラインＳＬとビットラインＢＬとを駆動する。
【００３４】
ここで、ソースライン駆動部５３０Ａ＿１は、データに応答してソースラインＳＬをコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳで駆動し、ビットライン駆動部５３０Ａ＿２は、データに応答してビットラインＢＬをコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳで駆動する。
【００３５】
以下、複数のメモリセル５１０Ａに関するデータの書込み動作を説明する。説明の便宜上、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎのうち、書込み動作を行うメモリセルに対応するいずれか１つのワードラインが活性化される場合を説明する。ビットライン選択信号ＢＳは書込み動作時に活性化されるので、ビットラインＢＬは、ビットライン駆動部５３０Ａ＿２によって駆動され得る。
【００３６】
まず、データ「１」の書込み動作時には、ソースライン駆動部５３０Ａ＿１は、ソースラインＳＬをコア電圧ＶＣＯＲＥで駆動し、ビットライン駆動部５３０Ａ＿２は、ビットラインＢＬを接地電圧ＶＳＳで駆動する。したがって、電流は、ソースラインＳＬから磁気トンネル接合素子ＭＴＪを経てビットラインＢＬに流れ、図１を参照して説明したように、メモリセルにはデータ「１」が格納される。
【００３７】
次に、データ「０」の書込み動作時には、ソースライン駆動部５３０Ａ＿１は、ソースラインＳＬを接地電圧ＶＳＳで駆動し、ビットライン駆動部５３０Ａ＿２は、ビットラインＢＬをコア電圧ＶＣＯＲＥで駆動する。したがって、電流は、ビットラインＢＬから磁気トンネル接合素子ＭＴＪを経てソースラインＳＬに流れ、メモリセルにはデータ「０」が格納される。
【００３８】
一方、複数の基準メモリセル５１０Ｂは、基準電流Ｉ＿ＲＥＦを生成するためのものであり、複数のメモリセル５１０Ａと類似する構成を有し、１つのワードラインに対応して、２つの基準メモリセルがグループ化されて配置される。説明の便宜上、複数の基準メモリセル５１０Ｂのうち、１つのワードラインに対応する２つの基準メモリセルを「基準メモリセルグループ」と称する。
【００３９】
通常、半導体メモリ装置を製品化する前には、すべての基準メモリセルグループに備えられる２つの基準メモリセルには、データ「１」データとデータ「０」とが格納されていなければならない。すなわち、各基準メモリセルグループに含まれる２つの基準メモリセルのうち、一方の基準メモリセルは、大きい抵抗値を有する磁気トンネル接合素子ＲＨになるべきであり、他方の基準メモリセルは、小さい抵抗値を有する磁気トンネル接合素子ＲＬになるべきである。すべての基準メモリセルグループに互いに異なる論理状態のデータ「０」および「１」を格納しなければならない理由は、磁気トンネル接合素子が図２に示す抵抗値の変化特性を有するからである。複数の基準メモリセル５１０Ｂは、選択されたメモリセルの抵抗値の変化状態に基づいて、この変化状態に対応する基準電流Ｉ＿ＲＥＦを生成できるように、データ「０」とデータ「１」とを格納しなければならない。複数の基準メモリセル５１０Ｂに関するデータの書込み動作及び読出し動作は後述する。
【００４０】
第２書込み駆動部５３０Ｂは、第１ライン駆動部５３０Ｂ＿１及び第２ライン駆動部５３０Ｂ＿２を備え、データ「１」およびデータ「０」を複数の基準メモリセル５１０Ｂに格納する。
【００４１】
ここで、第１ライン駆動部５３０Ｂ＿１は、格納するデータに応じて基準ソースラインＲＥＦ＿ＳＬをコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳで駆動し、第２ライン駆動部５３０Ｂ＿２は、格納するデータに応じて第１基準ビットラインＲＥＦ＿ＢＬ１及び第２基準ビットラインＲＥＦ＿ＢＬ２をコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳで駆動する。
【００４２】
以下、基準メモリセル５１０Ｂに関するデータの書込み動作を説明する。説明の便宜上、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎのうち、いずれか１つのワードラインが活性化される場合を説明する。
【００４３】
まず、データ「１」の書込み動作時には、第１駆動制御信号ＲＥＦ＿Ｈが論理ハイになり、第１ＮＭＯＳトランジスタＮＭ１がターンオンされる。この状態で、第１ライン駆動部５３０Ｂ＿１は、基準ソースラインＲＥＦ＿ＳＬをコア電圧ＶＣＯＲＥで駆動し、第２ライン駆動部５３０Ｂ＿２は、第１基準ビットラインＲＥＦ＿ＢＬ１を接地電圧ＶＳＳで駆動する。したがって、電流は、基準ソースラインＲＥＦ＿ＳＬから磁気トンネル接合素子ＲＨを経て第１基準ビットラインＲＥＦ＿ＢＬ１に流れ、磁気トンネル接合素子ＲＨにはデータ「１」が格納される。すなわち、磁気トンネル接合素子ＲＨは大きい抵抗値を有する。
【００４４】
次に、データ「０」の書込み動作時には、第２駆動制御信号ＲＥＦ＿Ｌが論理ハイになり、第２ＮＭＯＳトランジスタＮＭ２がターンオンされる。この状態で、第１ライン駆動部５３０Ｂ＿１は、基準ソースラインＲＥＦ＿ＳＬを接地電圧ＶＳＳで駆動し、第２ライン駆動部５３０Ｂ＿２は、第２基準ビットラインＲＥＦ＿ＢＬ２をコア電圧ＶＣＯＲＥで駆動する。したがって、電流は、第２基準ビットラインＲＥＦ＿ＢＬ２から磁気トンネル接合素子ＲＬを経て基準ソースラインＲＥＦ＿ＳＬに流れ、磁気トンネル接合素子ＲＬにはデータ「０」が格納される。すなわち、磁気トンネル接合素子ＲＬは小さい抵抗値を有する。
【００４５】
複数の基準メモリセル５１０Ｂは、この動作により、大きい抵抗値を有する磁気トンネル接合素子ＲＨと、小さい抵抗値を有する磁気トンネル接合素子ＲＬとを有する。つまり、１つのワードラインに対応する基準メモリセルグループにデータ「１」および「０」を格納するためには、１つのワードラインが活性化されて、第１駆動制御信号ＲＥＦ＿Ｈ及び第２駆動制御信号ＲＥＦ＿Ｌによって格納先の基準メモリセルを選択した後、第１ライン駆動部５３０Ｂ＿１及び第２ライン駆動部５３０Ｂ＿２が動作しなければならない。その後、他の基準メモリセルグループにデータ「１」および「０」を格納するためには、格納先の基準メモリセルに対応するワードライン毎に上記の動作を繰り返す。
【００４６】
セル電流生成部５５０Ａは、カレントミラー（ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）回路で構成され、複数のメモリセル５１０Ａのうち、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎによって選択されたメモリセルに対応するデータ電流Ｉ＿ＤＡＴを生成する。ここで、セル電流生成部５５０Ａは、データ電流Ｉ＿ＤＡＴのみならず、読出し電流Ｉ＿ＲＤも生成するが、カレントミラー構造により、読出し動作時における読出し電流Ｉ＿ＲＤの変化量はデータ電流Ｉ＿ＤＡＴに反映される。
【００４７】
基準電流生成部５５０Ｂは、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎによって選択された基準メモリセルグループに対応する基準電流Ｉ＿ＲＥＦを生成する。ここで、基準電流Ｉ＿ＲＥＦの電流量は、選択された基準メモリセルグループに流れる電流量の約半分である。すなわち、基準電流Ｉ＿ＲＥＦは、大きい抵抗値を有する磁気トンネル接合素子ＲＨに流れる電流量と、小さい抵抗値を有する磁気トンネル接合素子ＲＬに流れる電流量とを合わせた量の半分の電流量を有する。
【００４８】
なお、セル電流生成部５５０Ａ及び基準電流生成部５５０Ｂは、読出し動作時に活性化される電流供給制御信号ＣＳＥに応答してイネーブルされる。
【００４９】
第１電流調整部５７０Ａは、電流制御信号ＣＴＲ＿Ｉをゲート入力とする第３ＮＭＯＳトランジスタＮＭ３を備え、電流制御信号ＣＴＲ＿Ｉに応答して、セル電流生成部５５０Ａで生成される読出し電流Ｉ＿ＲＤの電流量を調整し、これを複数のメモリセル５１０Ａに伝達する。ここで、第１電流調整部５７０Ａは、セル電流生成部５５０Ａと複数のメモリセル５１０Ａとの間にソース・ドレイン経路を形成する。本発明に係る半導体メモリ装置において、電流制御信号ＣＴＲ＿Ｉの電圧レベルは、温度情報ＩＮＦ＿ＴＭＰに応じて決定される。これはつまり、読出し電流Ｉ＿ＲＤが温度に応じて制御可能であることを意味する。
【００５０】
第２電流調整部５７０Ｂは、基準電流生成部５５０Ｂと複数の基準メモリセル５１０Ｂとの間に接続された第４ＮＭＯＳトランジスタＮＭ４および第５ＮＭＯＳトランジスタＮＭ５を備える。第２電流調整部５７０Ｂは、電流制御信号ＣＴＲ＿Ｉに応答して、基準電流生成部５５０Ｂで生成される電流を調整し、これを複数の基準メモリセル５１０Ｂに伝達する。ここで、第４ＮＭＯＳトランジスタＮＭ４は、基準電流生成部５５０Ｂと第１基準ビットラインＲＥＦ＿ＢＬ１との間にソース・ドレイン経路を形成し、電流制御信号ＣＴＲ＿Ｉをゲート入力とし、第５ＮＭＯＳトランジスタＮＭ５は、基準電流生成部５５０Ｂと第２基準ビットラインＲＥＦ＿ＢＬ２との間にソース・ドレイン経路を形成し、電流制御信号ＣＴＲ＿Ｉをゲート入力とする。第２電流調整部５７０Ｂは、第１電流調整部５７０Ａと同じように、複数の基準メモリセル５１０Ｂに流す電流量を、温度に応じて制御することができる。
【００５１】
感知増幅部５９０は、データ電流Ｉ＿ＤＡＴと基準電流Ｉ＿ＲＥＦとを感知して増幅する。すなわち、感知増幅部５９０は、選択されたワードラインに対応する基準メモリセルグループの基準電流Ｉ＿ＲＥＦと、選択されたワードラインに対応するメモリセルのデータに応じて変化するデータ電流Ｉ＿ＤＡＴとを受信し、これら基準電流Ｉ＿ＲＥＦとデータ電流Ｉ＿ＤＡＴとを比較して、比較結果を出力する。これにより、半導体メモリ装置は、メモリセルに格納されたデータの論理状態を判断することができる。
【００５２】
以下、複数のメモリセル５１０Ａに関するデータの読出し動作を説明する。説明の便宜上、第１ワードラインＷＬ１が活性化される場合を説明する。読出し動作時には、読出し活性化信号ＲＤも活性化される。
【００５３】
まず、第１ワードラインＷＬ１が活性化されると、メモリセル５１０Ａ内の該当するＮＭＯＳトランジスタＮＭがターンオンされ、メモリセル５１０Ａ内の該当する磁気トンネル接合素子ＭＴＪに格納されているデータに応じて、セル電流生成部５５０Ａにおいて生成される読出し電流Ｉ＿ＲＤの電流量が決定される。ここで、磁気トンネル接合素子に格納されているデータが「１」であれば、磁気トンネル接合素子の抵抗値が大きいことを意味し、読出し電流Ｉ＿ＲＤは小さくなる。磁気トンネル接合素子に格納されているデータが「０」であれば、磁気トンネル接合素子の抵抗値が小さいことを意味し、読出し電流Ｉ＿ＲＤは大きくなる。本発明では、このような読出し電流Ｉ＿ＲＤを、温度情報ＩＮＦ＿ＴＭＰに対応する電流制御信号ＣＴＲ＿Ｉの電圧に応じて再調整する。次に、読出し電流Ｉ＿ＲＤの電流量はデータ電流Ｉ＿ＤＡＴに反映され、データ電流Ｉ＿ＤＡＴは、感知増幅部５９０に伝達される。なお、セル選択信号ＹＩは、カラムアドレスに対応して活性化される。
【００５４】
一方、第１ワードラインＷＬ１が活性化されると、基準メモリセルグループ内の該当する２つのＮＭＯＳトランジスタがターンオンされ、大きい抵抗値を有する磁気トンネル接合素子ＲＨと、小さい抵抗値を有する磁気トンネル接合素子ＲＬとを経て、基準ソースラインＲＥＦ＿ＳＬに電流が流れる。これにより、第１ワードラインＷＬ１に対応して配置された、抵抗値の大きい磁気トンネル接合素子ＲＨと抵抗値の小さい磁気トンネル接合素子ＲＬとを介して電流が流れ、基準電流生成部５５０Ｂは、大きい抵抗値を有する磁気トンネル接合素子ＲＨに流れる電流量と、小さい抵抗値を有する磁気トンネル接合素子ＲＬに流れる電流量とを合わせた量の約半分の電流量を有する基準電流Ｉ＿ＲＥＦを生成する。本発明では、複数の基準メモリセル５１０Ｂに供給される電流量を、電流制御信号ＣＴＲ＿Ｉの電圧に応じて制御可能である。なお、基準セル活性化信号ＹＲＥＦは、読出し動作時に活性化されて、基準電流Ｉ＿ＲＥＦを感知増幅部５９０に伝達する。
【００５５】
次に、感知増幅部５９０は、第１ワードラインＷＬ１に対応して選択されたメモリセル５１０Ａのデータ電流Ｉ＿ＤＡＴと、第１ワードラインＷＬ１に対応して選択された抵抗値の大きい磁気トンネル接合素子ＲＨ及び抵抗値の小さい磁気トンネル接合素子ＲＬの基準電流Ｉ＿ＲＥＦとを感知して、それらの差を増幅する。半導体メモリ装置は、上記した動作過程によって読出し動作を行う。
【００５６】
上述のように、本発明に係る半導体メモリ装置は、複数のメモリセル５１０Ａに印加される読出し電流Ｉ＿ＲＤの電流量を、温度に応じて制御することが可能である。したがって、複数のメモリセル５１０Ａに備えられる磁気トンネル接合素子が図２に示すような温度による抵抗値の変化特性を有しても、読出し電流Ｉ＿ＲＤの電流量を制御することにより、読出し電流Ｉ＿ＲＤに温度補償動作が反映され、これにより、データをより明確に判断することが可能である。
【００５７】
また、本発明に係る半導体メモリ装置は、複数の基準メモリセル５１０Ｂに印加される電流量も、温度に応じて制御することが可能である。したがって、これに対応する基準電流Ｉ＿ＲＥＦに温度補償動作を反映することができる。
【００５８】
以上、本発明の技術的思想を上記の実施形態により具体的に説明したが、上記した実施形態は、本発明を説明するためのものであって、本発明を制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術的思想の範囲内で様々な置換、変形及び変更により多様な実施形態が具現可能であることを理解することができる。
【００５９】
それだけでなく、上記の実施形態で例示した論理ゲート及びトランジスタは、入力される信号の論理状態に応じてその位置及び種類が異なるように具現されてもよい。
【符号の説明】
【００６０】
３１０      電流生成部
３３０      電流制御部
３３２      制御信号生成部
３３４      電流調整部
３５０      メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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