(57)【要約】【課題】複数層の半導体装置を製造する工程数を単層の半導体装置を製造する工程ステップ数と同一にする半導体装置と半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置は、同じ方向に延び、所定間隔をおいて平行に配される第１アクティブ領域と、第１アクティブ領域が配されるレイヤより上位レイヤに配され、第１アクティブ領域の伸張方向と同じ方向に延び、所定間隔をおいて平行に配される第２アクティブ領域と、を備え、第１アクティブ領域と第２アクティブ領域の各々は、第１又は第２アクティブ領域の両側エッジに沿って各々形成される第１及び第２不純物ドーピング領域を有する。【選択図】図１
2010067986.tif 000002
【特許請求の範囲】
【請求項１】
同じ方向に延び、所定間隔をおいて平行に配される第１アクティブ領域と、
前記第１アクティブ領域が配されるレイヤより上位レイヤに配され、前記第１アクティブ領域の伸張方向と同じ方向に延び、所定間隔をおいて平行に配される第２アクティブ領域と、を備え、
前記第１アクティブ領域と前記第２アクティブ領域の各々は、
前記第１又は第２アクティブ領域の両側エッジに沿って各々形成される第１及び第２不純物ドーピング領域を有することを特徴とする半導体装置。
【請求項２】
前記第１アクティブ領域の間と前記第２アクティブ領域の間の所定間隔をおいた領域で、前記第１アクティブ領域と前記第２アクティブ領域とを横切って垂直に延びる垂直ゲートパターンと、
前記垂直ゲートパターンと一体に形成され、前記第２アクティブ領域の上側で前記第２アクティブ領域を横切って水平に延びる水平ゲートパターンと、からなるゲートパターンを更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記垂直ゲートパターンは、
前記第１アクティブ領域の間と前記第２アクティブ領域の間ごとに形成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記垂直ゲートパターンは、
前記第１アクティブ領域の間と前記第２アクティブ領域の間で、２個のアクティブ領域ごとに１つずつ形成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１及び第２不純物ドーピング領域は、
前記ゲートパターンとオーバーラップしないように、前記第１又は第２アクティブ領域の両側エッジに沿って狭く形成されることを特徴とする請求項２に記載の半導体装置。
【請求項６】
水平に延びて前記第１アクティブ領域の前記第１不純物ドーピング領域に順次に連結される第１ソースラインと、
水平に延びて前記第２アクティブ領域の前記第１不純物ドーピング領域に順次に連結される第２ソースラインと、を更に備えることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１アクティブ領域の１つと前記第２アクティブ領域の１つとを横切って垂直に延び、前記１つの第１アクティブ領域の第２不純物ドーピング領域と前記１つの第２アクティブ領域の第２不純物ドーピング領域に順次に連結される第１ビットラインと、
前記第１アクティブ領域のうちの他の１つと前記第２アクティブ領域のうちの他の１つとを横切って垂直に延び、前記他の１つの第１アクティブ領域の第２不純物ドーピング領域と前記他の１つの第２アクティブ領域の第２不純物ドーピング領域に順次に連結される第２ビットラインを更に備えることを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記第２アクティブ領域が配されるレイヤより上位レイヤに順次に配される第３〜第ｎ（ｎは３以上の自然数）アクティブ領域を更に備え、
前記第ｊ（ｊは３以上ｎ以下の自然数）アクティブ領域は、
前記第２アクティブ領域の伸張方向と同じ方向に延び、所定間隔をおいて平行に配され、
前記第ｊアクティブ領域の各々は、
前記第ｊアクティブ領域の両側エッジに沿って各々形成される第１及び第２不純物ドーピング領域を有することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１及び第２不純物ドーピング領域は、
水平長さが垂直長さより短いことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１及び第２不純物ドーピング領域は、
垂直方向に沿って下へ行くほど、水平長さが長くなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１及び第２不純物ドーピング領域は、
上端の水平長さが下端の水平長さより短い四角形であるか、
又は垂直方向に沿って下へ行くほど水平長さが長くなる三角形であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第２不純物ドーピング領域は、
垂直方向に沿って不純物濃度が均一であるか、
又は垂直方向に沿って最大不純物濃度と最小不純物濃度との比が１０：１以下であることを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記第１及び第２不純物ドーピング領域間の間隔は、
２．０Ｆ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
複数個のバルク領域と複数個の絶縁領域とを交互に積層する段階と、
前記交互に積層されたバルク領域と絶縁領域とを第１方向にエッチングし、複数個のアクティブパターンに分離する段階と、
前記アクティブパターンの両側を絶縁物質で充填する段階と、
前記アクティブパターンの広い面の一部が表れるように、前記アクティブパターンの両側に充填された絶縁物質の一部を垂直にパターニングする段階と、
前記パターニングされた領域に垂直ゲートパターンを形成し、前記垂直ゲートパターンの上側に水平ゲートパターンを形成する段階と、
前記アクティブパターンの狭い面が表れるように、前記絶縁物質の一部を垂直にパターニングする段階と、
前記アクティブパターンのうち、バルク領域の両側エッジに沿って第１及び第２不純物ドーピング領域を形成する段階と、を有することを特徴とする半導体装置の製造方法。
【請求項１５】
前記第１及び第２不純物ドーピング領域を形成する段階は、低いエネルギーを利用して低い傾斜角（ｌｏｗ  ｔｉｌｔ  ａｎｇｌｅ）に沿って前記アクティブ領域の側面でドーピングし、第１及び第２不純物ドーピング領域を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１及び第２不純物ドーピング領域を形成する段階は、
前記第１及び第２不純物ドーピング領域を形成するに当たって、
前記ゲートパターンとオーバーラップしないように、前記アクティブ領域の両側エッジに沿って狭く形成し、水平長さが垂直長さより短く形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１及び第２不純物ドーピング領域を形成する段階は、
前記第１及び第２不純物ドーピング領域を形成するに当たって、
垂直方向に沿って下へ行くほど水平長を長くすることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１及び第２不純物ドーピング領域を形成する段階は、
前記第１及び第２不純物ドーピング領域を形成するに当たって、
垂直方向に沿って不純物濃度が均一であるか、又は垂直方向に沿って最大不純物濃度と最小不純物濃度との比が１０：１以下になるようにすることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記垂直ゲートパターンは、
前記アクティブパターンの間ごとに形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項２０】
前記垂直ゲートパターンは、
前記アクティブパターン間で、２個のアクティブパターンごとに１つずつ形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項２１】
前記垂直ゲートパターンと前記絶縁物質との間に位置するゲートオキシドを形成する段階を更に有することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項２２】
前記第１及び第２不純物ドーピング領域を形成する段階以後に、
前記アクティブパターンの狭い面が表れるように、垂直にパターニングされた領域に、ソースラインとビットラインとを形成する段階を更に有することを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と半導体装置の製造方法に係り、詳細には、複数層の半導体装置を製造する工程数を単層の半導体装置を製造する工程ステップ数と同一にする半導体装置と半導体装置の製造方法に関する。
【背景技術】
【０００２】
最近、キャパシタを含まず、１つのトランジスタのみで具現される１Ｔ−ＤＲＡＭが利用されている。１Ｔ−ＤＲＡＭは、単純な製造工程によって製作されるだけでなく、より向上したセンシングマージンを有する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上記従来の技術に鑑みてなされたものであって、本発明の目的は、複数層の半導体装置を製造する工程数を単層の半導体装置を製造する工程ステップ数と同一にする半導体装置と半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされた本発明の一特徴による半導体装置は、同じ方向に延び、所定間隔をおいて平行に配される第１アクティブ領域と、前記第１アクティブ領域が配されるレイヤより上位レイヤに配され、前記第１アクティブ領域の伸張方向と同じ方向に延び、所定間隔をおいて平行に配される第２アクティブ領域と、を備える。前記第１アクティブ領域と前記第２アクティブ領域の各々は、前記第１又は第２アクティブ領域の両側エッジに沿って各々形成される第１及び第２不純物ドーピング領域を有する。
本発明の半導体装置は、前記第１アクティブ領域の間と前記第２アクティブ領域の間の所定間隔をおいた領域で、前記第１アクティブ領域と前記第２アクティブ領域とを横切って垂直に延びる垂直ゲートパターンと、前記垂直ゲートパターンと一体に形成され、前記第２アクティブ領域の上側で前記第２アクティブ領域を横切って水平に延びる水平ゲートパターンと、からなるゲートパターンを更に備える。
前記垂直ゲートパターンは、前記第１アクティブ領域の間と前記第２アクティブ領域の間ごとに形成しうる。前記垂直ゲートパターンは、前記第１アクティブ領域の間と前記第２アクティブ領域の間で、２個のアクティブ領域ごとに１つずつ形成できる。
前記第１及び第２不純物ドーピング領域は、前記ゲートパターンとオーバーラップしないように、前記第１又は第２アクティブ領域の両側エッジに沿って狭く形成しうる。
【０００５】
上記目的を達成するためになされた本発明の一特徴による半導体装置の製造方法は、複数個のバルク領域と複数個の絶縁領域とを交互に積層する段階と、前記交互に積層されたバルク領域と絶縁領域とを第１方向にエッチングし、複数個のアクティブパターンに分離する段階と、前記アクティブパターンの両側を絶縁物質で充填する段階と、前記アクティブパターンの広い面の一部が表れるように、前記アクティブパターンの両側に充填された絶縁物質の一部を垂直にパターニングする段階と、前記パターニングされた領域に垂直ゲートパターンを形成し、前記垂直ゲートパターンの上側に水平ゲートパターンを形成する段階と、前記アクティブパターンの狭い面が表れるように、前記絶縁物質の一部を垂直にパターニングする段階と、前記アクティブパターンのうち、バルク領域の両側エッジに沿って第１及び第２不純物ドーピング領域を形成させる段階と、を有する。
【発明の効果】
【０００６】
本発明の半導体装置の製造方法によれば、複数層の半導体装置を製造する工程数を単層の半導体装置を製造する工程ステップ数と同一にすることができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施例と比較するために開示される半導体装置の正面図である。
【図２】本発明の第１実施例による半導体装置の第１内部投影図である。
【図３】本発明の第１実施例による半導体装置の第２内部投影図である。
【図４】本発明の第１実施例による半導体装置の回路図である。
【図５】本発明の第２実施例による半導体装置の第１内部投影図である。
【図６】本発明の第２実施例による半導体装置の第２内部投影図である。
【図７】本発明の第２実施例による半導体装置の回路図である。
【図８】本発明の第１実施例による半導体装置の製造方法を示す図面である。
【図９】本発明の第１実施例による半導体装置の製造方法を示す図面である。
【図１０】本発明の第１実施例による半導体装置の製造方法を示す図面である。
【図１１】本発明の第１実施例による半導体装置の製造方法を示す図面である。
【図１２】本発明の第１実施例による半導体装置の製造方法を示す図面である。
【図１３】本発明の第１実施例による半導体装置の製造方法を示す図面である。
【発明を実施するための形態】
【０００８】
本発明と本発明の動作上の利点及び本発明の実施例によって達成される構成を十分に理解するためには、本発明の実施例で示す図面及び明細書に記載された内容を参照せねばならない。
【０００９】
以下、本発明の半導体装置と半導体装置の製造方法を実施するための形態を、図面を参照しながら詳細に説明する。各図面に示した同じ参照符号は同じ部材を示す。
【００１０】
図１は、本発明の実施例と比較するために開示される半導体装置の正面図である。
【００１１】
図１を参照すると、本発明の実施例と比較するために開示される半導体装置（以下、比較例による半導体装置という）は、３層に配される９個の１Ｔ−ＤＲＡＭセルを備える。図１の比較例による半導体装置の製造工程では、工程ステップ数が層数に比例して増える。また、それぞれの層ごとにジャンクションプロファイル（ｊｕｎｃｔｉｏｎ  ｐｒｏｆｉｌｅ）が変更され、それにより、維持（ｒｅｔｅｎｔｉｏｎ）特性が変化されうる。
【００１２】
図２は、本発明の第１実施例による半導体装置の第１内部投影図である。
【００１３】
図２を参照すると、本発明の第１実施例による半導体装置は、第１アクティブ領域２１１、２１２、２１３、第２アクティブ領域２２１、２２２、２２３、及び第３アクティブ領域２３１、２３２、２３３を備える。
【００１４】
第１アクティブ領域２１１、２１２、２１３、第２アクティブ領域２２１、２２２、２２３、及び第３アクティブ領域２３１、２３２、２３３は、基板領域２５０上で下方から上方に順次に配されうる。
【００１５】
第１アクティブ領域２１１、２１２、２１３は、同じ方向に延びて所定間隔をおいて平行に配される。第２アクティブ領域２２１、２２２、２２３は、第１アクティブ領域２１１、２１２、２１３が配されるレイヤより上位レイヤに配される。第２アクティブ領域２２１、２２２、２２３は、第１アクティブ領域２１１、２１２、２１３の伸張方向と同じ方向に延び、所定間隔をおいて平行に配される。第３アクティブ領域２３１、２３２、２３３は、第２アクティブ領域２２１、２２２、２２３が配されるレイヤより上位レイヤに配される。第３アクティブ領域２３１、２３２、２３３は、第２アクティブ領域２２１、２２２、２２３の伸張方向と同じ方向に延びて、所定間隔をおいて平行に配される。
【００１６】
それぞれの第１アクティブ領域（例えば、２１１）は、第１及び第２不純物ドーピング領域２１１１、２１１２を備える。第１及び第２不純物ドーピング領域２１１１、２１１２は、第１アクティブ領域２１１の両側エッジに沿って各々形成される。他の第１アクティブ領域２１２、２１３の両側エッジにも、第１及び第２不純物ドーピング領域２１２１、２１３１、…が各々形成される。また、第２アクティブ領域２２１、２２２、２２３と第３アクティブ領域２３１、２３２、２３３の両側エッジにも、第１及び第２不純物ドーピング領域２２１１、２２２１、２２３１、２３１１、２３２１、２３３１、…が各々形成される。
【００１７】
第１及び第２不純物ドーピング領域２１１１、２１１２、…は、第１〜第３アクティブ領域２１１、…の両側エッジに沿って狭く形成されうる。例えば、第１及び第２不純物ドーピング領域２１１１、２１１２、…は、第１〜第３アクティブ領域２１１、…の両側エッジにウォール（ｗａｌｌ）形態で製作されうる。第１不純物ドーピング領域２１１１、…は、第１〜第３アクティブ領域２１１、…の右側エッジ側から、第１〜第３アクティブ領域２１１、…の上面の一部、正面の一部、右側側面の全体を覆うことができる。また、第２不純物ドーピング領域２１１２、…は、第１〜第３アクティブ領域２１１、…の左側エッジ側から、第１〜第３アクティブ領域２１１、…の上面の一部、正面の一部、左側側面の全体を覆うことができる。第１及び第２不純物ドーピング領域２１１２、…間の間隔（水平方向の間隔）は、２．０Ｆ以上でありうる。ここで、Ｆはアクティブ領域が配される最小分解ライン幅を表す。
【００１８】
第１及び第２不純物ドーピング領域２１１１、２１１２、…で水平長さは垂直長さより短くありうる。第１及び第２不純物ドーピング領域２１１１、２１１２、…は、第１〜第３アクティブ領域２１１、…の両側エッジに沿って形成されるために、第１及び第２不純物ドーピング領域２１１１、２１１２、…の垂直長さは第１〜第３アクティブ領域２１１、…の垂直長さと実質的に同一である。一方、第１及び第２不純物ドーピング領域２１１１、２１１２、…の水平長さは、第１及び第２不純物ドーピング領域２１１１、２１１２、…の垂直長さ又は第１〜第３アクティブ領域２１１、…の垂直長さより短い。
【００１９】
第１及び第２不純物ドーピング領域２１１１、２１１２、…は、垂直方向に沿って下へ行くほど水平長さが長くなる。即ち、第１及び第２不純物ドーピング領域２１１１、２１１２、…の上側の水平長さは下の方の水平長さより短くありうる。第１及び第２不純物ドーピング領域２１１１、２１１２、…は、垂直方向に沿って不純物濃度が均一であるか、垂直方向に沿って最大不純物濃度と最小不純物濃度との比が１０：１以下でありうる。このように、第１及び第２不純物ドーピング領域２１１１、２１１２、…では、垂直方向に沿って不純物が比較的均一にドーピングされうる。
【００２０】
図２を参照すると、本発明の第１実施例による半導体装置は、ゲートパターン２６０を更に備えうる。ゲートパターン２６０は、水平ゲートパターン２６１と垂直ゲートパターン２６２１、２６２２、２６２３とを備えうる。水平ゲートパターン２６１は、第３アクティブ領域２３１、２３２、２３３の上側で第３アクティブ領域２３１、２３２、２３３を横切って水平に延びる。垂直ゲートパターン２６２１、２６２２、２６２３は、第１アクティブ領域２１１、２１２、２１３と第２アクティブ領域２２１、２２２、２２３との間で、第１アクティブ領域２１１、２１２、２１３と第２アクティブ領域２２１、２２２、２２３とを横切って垂直に延びる。水平ゲートパターン２６１と垂直ゲートパターン２６２１、２６２２、２６２３は、一体に形成されうる。垂直ゲートパターン２６２１、２６２２、２６２３は、第１アクティブ領域２１１、２１２、２１３と第２アクティブ領域２２１、２２２、２２３との間ごとに形成されうる。
【００２１】
図３は、本発明の第１実施例による半導体装置の第２内部投影図である。
【００２２】
図３を参照すると、本発明の第１実施例による半導体装置は、第１〜第３ソースラインＳＬ１、ＳＬ２、ＳＬ３と第１〜第３ビットラインＢＬ１、ＢＬ２、ＢＬ３とを更に備えうる。
【００２３】
第１〜第３ソースラインＳＬ１、ＳＬ２、ＳＬ３は、水平に延びる。第１ソースラインＳＬ１は、第１アクティブ領域２１１、２１２、２１３の側面に形成される第１不純物ドーピング領域に順次に連結され、第２ソースライン及び第３ソースラインＳＬ２、ＳＬ３も第２アクティブ領域２２１、２２２、２２３と第３アクティブ領域２３１、２３２、２３３の側面に形成される第１不純物ドーピング領域に各々順次に連結される。
【００２４】
第１ビットラインＢＬ１は、第１アクティブ領域２１１、２１２、２１３の１つ、第２アクティブ領域２２１、２２２、２２３の１つと第３アクティブ領域２３１、２３２、２３３の１つを横切って垂直に延び、１つの第１アクティブ領域２１１の第２不純物ドーピング領域、１つの第２アクティブ領域２２１の第２不純物ドーピング領域と１つの第３アクティブ領域２３１の第２不純物ドーピング領域に順次に連結される。
【００２５】
第２ビットラインＢＬ２と第３ビットラインＢＬ３も第１ビットラインＢＬ１と同様にアクティブ領域の不純物ドーピング領域に連結される（図３参照）。
【００２６】
図２及び図３には、３層が図示されて、それぞれの層には３個のアクティブ領域が形成されるものとして図示しているが、層数とそれぞれの層に形成されるアクティブ領域の数は、それに限定されない。例えば、本発明の第１実施例による半導体装置は、２個のアクティブ領域を各々備える２個の層を備えうる。この場合、ビットラインとソースラインとの数も２つでありうる。
【００２７】
図４は、本発明の第１実施例による半導体装置の回路図である。
【００２８】
図４には１本のビットラインＢＬ１、複数本のワードラインＷＬ１〜ＷＬ５と複数本のソースラインＳＬ１１〜ＳＬ３３に連結される複数個の半導体素子が示される。
【００２９】
図４に示したワードラインＷＬ１〜ＷＬ５のうちの１つのワードライン（例えば、ＷＬ１）は、図２及び図３に示したゲートパターン２６０に対応しうる。また、図４に示したビットラインＢＬ１は、図３に示したビットラインＢＬ１〜ＢＬ３のうち、１本のビットライン（例えば、ＢＬ１）に対応しうる。この場合、図４に示した３本のソースラインＳＬ１１、ＳＬ２１、ＳＬ３１は、図３に示したソースラインＳＬ１〜ＳＬ３に各々対応しうる。
【００３０】
図２〜図４の半導体素子は、１Ｔ−ＤＲＡＭでありうる。ゲートパターン２６０は、ベース領域であり、第１及び第２不純物ドーピング領域は、エミッタ領域又はソース領域でありうる。
【００３１】
図５は、本発明の第２実施例による半導体装置の第１内部投影図であり、図６は、本発明の第２実施例による半導体装置の第２内部投影図であり、図７は、本発明の第２実施例による半導体装置の回路図である。
【００３２】
図５及び図６を参照すると、本発明の第２実施例による半導体装置は、基板領域５５０、第１アクティブ領域５１１、５１２、５１３、第２アクティブ領域５２１、５２２、５２３、第３アクティブ領域５３１、５３２、５３３、及びゲートパターン５６０を備える。
【００３３】
本発明の第２実施例による半導体装置で第１アクティブ領域５１１、５１２、５１３、第２アクティブ領域５２１、５２２、５２３、第３アクティブ領域５３１、５３２、５３３が配される形態は、図２及び図３に示した本発明の第１実施例による半導体装置で配される形態と同一なので、それに関する詳細な説明は省略する。
【００３４】
ゲートパターン５６０は、水平ゲートパターン５６１と垂直ゲートパターン５６２１、５６２２とを備えうる。
【００３５】
図２〜図４に示した本発明の第１実施例による半導体装置は、３つの垂直ゲートパターン２６２１、２６２２、２６２３を備え、一方、図５〜図７に示した本発明の第２実施例による半導体装置は、２つの垂直ゲートパターン５６２１、５６２２を備える。
【００３６】
図２〜図４に示した本発明の第１実施例による半導体装置で垂直ゲートパターン２６２１、２６２２、２６２３は、アクティブ領域の間ごとに形成される。これに対して、図５〜図７に示した本発明の第２実施例による半導体装置で垂直ゲートパターン５６２１、５６２２は、２個のアクティブ領域ごとに１つずつ形成される。図２〜図４に示した構造をダブルゲート構造、図５〜図７に示した構造をシングルゲート構造と言う。
【００３７】
図１〜図７には、本発明の第１及び第２実施例による半導体装置がゲートパターン２６０、５６０を備えるものとして図示しているが、本発明の更に他の実施例による半導体装置はゲートパターンを備えないこともある。この場合、アクティブ領域、第１及び第２不純物ドーピング領域上にゲートパターン以外の他のパターンが形成され、それにより、多様な半導体素子を製作しうる。
【００３８】
図８〜図１３は、本発明の第１実施例による半導体装置を製造する方法を示す図面である。
【００３９】
図８を参照すると、基板領域２５０、即ち絶縁基板２４０上にボックス領域２５０ａを形成し、ボックス領域２５０ａ上に第１領域（絶縁領域）２１０、２２０、２３０と第２領域（バルク領域）２１５、２２５、２３５とを交互に形成する。以後の段階で、第２領域２１５、２２５、２３５は、アクティブ領域になりうる。マルチ−ＳＯＩレイヤを有するウェーハを利用することによって、図８に示した段階を省略することもできる。
【００４０】
図９を参照すると、第１領域２１０、２２０、２３０と第２領域２１５、２２５、２３５とをパターニングする。図９には、第１領域２１０、２２０、２３０と第２領域２１５、２２５、２３５とが各々３つに分離される３個のアクティブパターンが図示されているが、分離されるアクティブパターンの個数は変わりうる。以下で分離された第２領域２１５、２２５、２３５は、アクティブ領域２１５、２２５、２３５となる。
【００４１】
図１０を参照すると、分離された第１領域２１０、２２０、２３０とアクティブ領域２１５、２２５、２３５との周辺を絶縁物質で埋め込む。絶縁物質は、オキシドでも、他の絶縁物質でもありうる。次いで、分離された第１領域２１０、２２０、２３０とアクティブ領域２１５、２２５、２３５の側面の一部が外部に露出するように、埋込まれた絶縁物質の一部をパターニングしうる。それにより、絶縁物質は、２つの絶縁領域２９１、２９２に分離されうる。
【００４２】
図１１を参照すると、ゲートパターン２６０を形成する。ゲートパターン２６０は、分離された２つの絶縁領域２９１、２９２の間の空間に沿って垂直に形成され、第１領域２１０、２２０、２３０とアクティブ領域２１５、２２５、２３５との上側に沿って水平に形成されうる。
【００４３】
図１２を参照すると、アクティブ領域２１５、２２５、２３５の両側エッジに沿って第１不純物ドーピング領域と第２不純物ドーピング領域とを形成する。第１不純物ドーピング領域と第２不純物ドーピング領域とを形成する段階は、低いエネルギーを利用して低い傾斜角に沿ってアクティブ領域の側面でドーピングして第１不純物ドーピング領域と第２不純物ドーピング領域とを形成する。図１２に示した図面符号８８１と８８２は、低い傾斜角に沿ってアクティブ領域２１５、２２５、２３５の側面でのドーピング経路を示す。
【００４４】
図１２に示したドーピング経路８８１、８８２を適用する場合、第１不純物ドーピング領域と第２不純物ドーピング領域では、垂直方向に沿って下へ行くほど水平長さが長くなる。また、垂直方向に沿って不純物濃度が均一であるか、垂直方向に沿って最大不純物濃度と最小不純物濃度との比が１０：１以下になりうる。
【００４５】
図１３は、図８〜図１２に示した過程を経て製造された本発明の第１実施例による半導体装置の投影図を示す。
【００４６】
このように、本発明の第１実施例による半導体装置の製造方法は、３層のアクティブ領域を一回で形成し、３層のアクティブ領域の不純物ドーピング領域も一回で形成する。それにより、半導体装置の層数が１つである場合の工程ステップと同じ数の工程ステップを利用して、層数が３つである半導体装置を具現しうる。即ち、本発明の第１実施例による半導体装置の製造方法は、層数とは関係なく、工程ステップ数を一定に保持でき、複数層の半導体装置を製造する工程数を単層の半導体装置を製造する工程ステップ数と同一にしうる。
【００４７】
一方、本発明の第１実施例による半導体装置の製造方法は、３層を形成するものとして図示しているが、形成しうる層の数は適宜調節可能である。
【００４８】
本発明の第２実施例による半導体装置は、シングルゲート構造を有する点で、ダブルゲート構造を有する本発明の第１実施例による半導体装置と区別され、残りの部分は類似している。従って、本発明の第２実施例による半導体装置を製造する方法は、図８を参照して説明した本発明の第１実施例による半導体装置の製造方法に基づいて行われる。但し、ゲートパターンを形成する方法が変わりうる。
【００４９】
以上、本発明の実施形態を、図面を参照しながら説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００５０】
２１０、２２０、２３０    第１領域
２１１、２１２、２１３、５１１、５１２、５１３    第１アクティブ領域
２１５、２２５、２３５    第２領域（アクティブ領域）
２２１、２２２、２２３、５２１、５２２、５２３    第２アクティブ領域
２３１、２３２、２３３、５３１、５３２、５３３    第３アクティブ領域
２４０    絶縁基板
２５０、５５０    基板領域
２５０ａ    ボックス領域
２６０、５６０    ゲートパターン
２６１、５６１    水平ゲートパターン
２９１、２９２    絶縁領域
８８１、８８２    ドーピング経路
２１１１、２１２１、２１３１、２１２１、２１３１、２２１１、２２２１、２２３１、２３１１、２３２１、２３３１    第１不純物ドーピング領域
２１１２、２２１２、２３１２    第２不純物ドーピング領域
２６２１、２６２２、２６２３、５６２１、５６２２    垂直ゲートパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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