(57)【要約】【課題】強誘電体膜を薄膜化可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体装置は、ＭＯＳトランジスタ１０１と、層間絶縁膜３０７，３０８，３１６と、強誘電体キャパシタ１０２と、コンタクトプラグ３１１〜３１３と、強誘電体膜３１７ｂとを有する。まず、強誘電体膜３１７を厚く堆積し、その後に、ウエハ全体で膜厚を均一に堆積可能な層間絶縁膜３１６をストッパとして、ＣＭＰ法で強誘電体膜３１７を平坦化して、強誘電体膜３１７ａを形成する。そのため、強誘電体膜３１７ａに膜厚が薄い部分は生じず、リーク電流が流れることはなく、強誘電体膜３１７ａの膜厚がばらつくこともない。よって、半導体装置の強誘電体膜３１７ａを確実に薄膜化できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にトランジスタを形成する工程と、
前記トランジスタ上に第１の層間絶縁膜を堆積する工程と、
前記第１の層間絶縁膜を貫通するように、前記トランジスタのソースまたはドレインと電気的に接続されるコンタクトプラグを形成する工程と、
前記第１の層間絶縁膜上の一部に、前記コンタクトプラグと電気的に接続されるように下部電極を形成する工程と、
前記第１の層間絶縁膜および前記下部電極上に第２の層間絶縁膜を堆積する工程と、
前記第２の層間絶縁膜の一部に孔を形成して、前記下部電極の少なくとも一部を露出させる工程と、
前記孔の内部を含めて、前記第２の層間絶縁膜上に強誘電体膜を堆積する工程と、
前記第２の層間絶縁膜をストッパとして、前記強誘電体膜を平坦化する工程と、
前記平坦化された強誘電体膜上に上部電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の層間絶縁膜上に、前記第２の層間絶縁膜よりも研磨速度が遅いカバー膜を堆積する工程を備え、
前記孔を形成する工程では、前記カバー膜および前記第２の層間絶縁膜を貫通する前記孔を形成して、前記下部電極の少なくとも一部を露出させることを特徴とする請求項１に記載の製造方法。
【請求項３】
前記第２の層間絶縁膜を堆積する工程と前記孔を形成する工程との間、または、前記孔を形成する工程と前記強誘電体膜を堆積する工程との間に、
前記第２の層間絶縁膜内の少なくとも上部を、前記第２の層間絶縁膜の母材よりも研磨速度が遅い窒化物に改質する工程を備えることを特徴とする請求項１に記載の製造方法。
【請求項４】
半導体基板上に設けられたトランジスタと、
前記トランジスタ上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜上の一部に設けられた下部電極と、
前記第１の層間絶縁膜を貫通するように設けられ、前記トランジスタのソースまたはドレインと前記下部電極とを電気的に接続するコンタクトプラグと、
前記下部電極上の一部に設けられた強誘電体膜と、
前記強誘電体膜を取り囲むように前記第１の層間絶縁膜および前記下部電極上に設けられ、前記強誘電体膜よりも研磨速度が遅い第２の層間絶縁膜と、
前記強誘電体膜上に設けられた上部電極と、を備え、
前記下部電極、前記強誘電体膜および前記上部電極を用いて形成されるキャパシタの形成箇所において、前記強誘電体膜の上面と、前記第２の層間絶縁膜の上面とは面一であることを特徴とする半導体装置。
【請求項５】
前記第２の層間絶縁膜の上に設けられ、前記第２の層間絶縁膜よりも研磨速度が遅いカバー膜を備え、
前記キャパシタの形成箇所において、前記強誘電体膜の上面と、前記カバー膜の上面とは面一であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の層間絶縁膜内の少なくとも上部は、前記第２の層間絶縁膜の母材よりも研磨速度が遅い、改質された窒化物であることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜を用いたキャパシタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
低消費電力かつ高速動作が可能な不揮発性半導体記憶装置として、強誘電体キャパシタを用いた強誘電体メモリが注目されている。強誘電体メモリは、例えば１．８Ｖの電源電圧で動作する。これに対し、現在のロジック回路は、強誘電体メモリより低い電源電圧、例えば１．２Ｖの電源電圧で動作する。したがって、強誘電体メモリとロジック回路とを同一チップに混載するためには、強誘電体メモリもロジック回路と同程度に低電圧化することが望ましい。
【０００３】
強誘電体メモリを低電源電圧で動作させるには、強誘電体膜を薄膜化する必要がある。スパッタ法を用いると、強誘電体膜の膜厚を均一に形成できるが、膜質が良い強誘電体膜は得られない。そのため、強誘電体膜をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法を用いて形成する方法が用いられる。
【０００４】
しかしながら、ＭＯＣＶＤ法で形成される強誘電体膜の膜厚は不均一であり、表面に凹凸が生じる。そのため、強誘電体膜を薄膜化すると、膜厚が薄い部分で強誘電体キャパシタの上部電極と下部電極との間でリーク電流が流れるおそれがある。よって、膜厚が薄い部分でもリーク電流が流れない程度に強誘電体膜の膜厚を厚くせざるを得ず、薄膜化が困難という問題がある。
【０００５】
特許文献１には、層間絶縁膜の凹部に強誘電体キャパシタの下部電極、強誘電体膜、および上部電極の各材料を堆積し、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法を用いて強誘電体キャパシタを形成する手法が開示されている。しかしながら、この手法では上部電極のみがＣＭＰ法で平坦化されるため、強誘電体膜の膜厚を均一にできず、上述の問題は解決できない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−５０９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、リーク電流を抑制しつつ強誘電体膜を薄膜化可能な半導体装置の製造方法および半導体装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板上にトランジスタを形成する工程と、前記トランジスタ上に第１の層間絶縁膜を堆積する工程と、前記第１の層間絶縁膜を貫通するように、前記トランジスタのソースまたはドレインと電気的に接続されるコンタクトプラグを形成する工程と、前記第１の層間絶縁膜上の一部に、前記コンタクトプラグと電気的に接続されるように下部電極を形成する工程と、前記第１の層間絶縁膜および前記下部電極上に第２の層間絶縁膜を堆積する工程と、前記第２の層間絶縁膜の一部に孔を形成して、前記下部電極の少なくとも一部を露出させる工程と、前記孔の内部を含めて、前記第２の層間絶縁膜上に強誘電体膜を堆積する工程と、前記第２の層間絶縁膜をストッパとして、前記強誘電体膜を平坦化する工程と、前記平坦化された強誘電体膜上に上部電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明の一態様によれば、半導体基板上に設けられたトランジスタと、前記トランジスタ上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上の一部に設けられた下部電極と、前記第１の層間絶縁膜を貫通するように設けられ、前記トランジスタのソースまたはドレインと前記下部電極とを電気的に接続するコンタクトプラグと、前記下部電極上の一部に設けられた強誘電体膜と、前記強誘電体膜を取り囲むように前記第１の層間絶縁膜および前記下部電極上に設けられ、前記強誘電体膜よりも研磨速度が遅い第２の層間絶縁膜と、前記強誘電体膜上に設けられた上部電極と、を備え、前記下部電極、前記強誘電体膜および前記上部電極を用いて形成されるキャパシタの形成箇所において、前記強誘電体膜の上面と、前記第２の層間絶縁膜の上面とは面一であることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、強誘電体膜を用いたキャパシタを備える半導体装置において、リーク電流を抑制しつつ強誘電体膜を薄膜化できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体装置の断面図。
【図２】図１の半導体装置の製造工程の手順を示す工程図。
【図３】図１の半導体装置の製造工程断面図。
【図４】図３に続く製造工程断面図。
【図５】図４に続く製造工程断面図。
【図６】図５に続く製造工程断面図。
【図７】図６に続く製造工程断面図。
【図８】図７に続く製造工程断面図。
【図９】本発明の第２の実施形態に係る半導体装置の断面図。
【図１０】図９の半導体装置の製造工程の手順を示す工程図。
【図１１】図９の半導体装置の製造工程を示す断面図。
【図１２】本発明の第３の実施形態に係る半導体装置の断面図。
【図１３】図１２の半導体装置の製造工程の手順を示す工程図。
【発明を実施するための形態】
【００１２】
以下、本発明に係る半導体装置およびその製造方法の実施形態について、図面を参照しながら具体的に説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の断面図である。図１の半導体装置は、半導体基板３０１上に設けられるＭＯＳ（Metal Oxide Semiconductor）トランジスタ１０１と、このトランジスタ１０１のソースまたはドレインに接続される強誘電体キャパシタ１０２とを備えている。強誘電体キャパシタ１０２は、下部電極３１５と、強誘電体膜３１７ｂと、上部電極３１８とを有する。下部電極３１５は、層間絶縁膜３０７，３０８および３１０（第１の層間絶縁膜）の上に形成される。下部電極３１５と強誘電体膜３１７ｂとを取り囲むように層間絶縁膜３１６（第２の層間絶縁膜）が形成され、この層間絶縁膜３１６の上に上部電極３１８が形成される。下部電極３１５とトランジスタ１０１のソースまたはドレインとは、コンタクトプラグ３１１〜３１３により電気的に接続される。
【００１４】
ここで、層間絶縁膜３１６は、強誘電体膜３１７ａより研磨速度が遅いことを特徴とする。また、強誘電体キャパシタ１０２の形成箇所において、強誘電体膜３１７ａの上面と層間絶縁膜３１６の上面とは面一にされている。
【００１５】
図１の半導体装置は、いわゆるＣｈａｉｎＦｅＲＡＭ（登録商標）の例を示している。すなわち、トランジスタ１０１および強誘電体キャパシタ１０２は並列に接続されて、半導体記憶装置の１ビットのユニットセルを構成する。このユニットセルが直列に複数個接続されて、ＣｈａｉｎＦｅＲＡＭを構成する。ＣｈａｉｎＦｅＲＡＭでは、強誘電体キャパシタ１０２の下部電極３１５は、隣接するユニットセルと共有される。トランジスタ１０１のゲート３０４，３０５に印加されるワード線電圧に応じて、強誘電体キャパシタ１０２の充放電が切り替え制御される。
【００１６】
図１は、１ビットのユニットセル（上部電極３１８とトランジスタ１０１のドレイン（またはソース）３０２ｂとの接続は不図示）と、隣接するユニットセルの強誘電体キャパシタ１０２とを図示している。
【００１７】
次に、第１の実施形態に係る半導体装置の製造方法を説明する。図２は、図１の半導体装置の製造工程の手順を示す工程図であり、図３〜図８は、図１の半導体装置の各製造工程を示す断面図である。
【００１８】
まず、ｐ型シリコン基板である半導体基板３０１上に、トランジスタ１０１を形成する。次に、このトランジスタ１０１を覆うように層間絶縁膜３０７を堆積する。そして、層間絶縁膜３０７を貫通してトランジスタ１０１のソース３０２ａに達するコンタクトホールを形成する。このコンタクトホール中に例えばポリシリコンを堆積し、ＣＭＰ法で平坦化してコンタクトプラグ３１１を形成する。
【００１９】
続いて、コンタクトプラグ３１１および層間絶縁膜３０７上に層間絶縁膜３０８と、エッチングストッパ層３０９と、層間絶縁膜３１０とを順に堆積する。次に、これらの各層を貫通してコンタクトプラグ３１１に達するコンタクトホールを形成する。このコンタクトホールの内壁をバリア層３１２で覆った後に、その内側に導電材料を充填してコンタクトプラグ３１３を形成する。バリア層３１２は、コンタクトプラグ３１３を取り囲むように形成される拡散防止膜である。
【００２０】
なお、トランジスタ１０１のソース３０２ａから上部電極３１４までの厚さが大きい場合は、上述のようにコンタクトプラグ３１１と、バリア層３１２およびコンタクトプラグ３１３とを２段階に分けて形成するのが望ましいが、層間絶縁膜３０７から層間絶縁膜３１０までを順に堆積した後に、これらすべてを貫通してソース３０２ａに達するコンタクトホールを形成し、その中に単一の材料でコンタクトプラグを形成してもよい。
【００２１】
以上の工程は、公知の手法により形成されるので、図２には示していない。
【００２２】
次に、コンタクトプラグ３１３と層間絶縁膜３１０の上に、バリア層３１４の膜材料と、強誘電体キャパシタ１０２の下部電極３１５の膜材料とを順次スパッタ法を用いて堆積する（ステップＳ１）。バリア層３１４の膜材料は、ＴｉＡｌＮ（窒化チタンアルミニウム），ＴｉＳｉＮ（窒化チタンシリコン），ＴａＳｉＮ（窒化タンタルシリコン）またはＴａＮ（窒化タンタル）などであり、その膜厚は例えば１０ｎｍの膜である。また、下部電極３１５の膜材料は、Ｉｒ（イリジウム），ＩｒＯ２（酸化イリジウム），Ｐｔ（白金），Ｒｕ（ルテニウム）またはＲｈ（ロジウム）などであり、その膜厚は例えば５０ｎｍである。以上により、図３に示す断面構造が得られる。
【００２３】
その後、下部電極３１５の膜材料の上にレジストを塗布し、フォトリソグラフィ法を用いてマスクパターンを形成する。このレジストをマスクとして、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法を用いて下部電極３１５とバリア層３１４の各膜材料をエッチングする（ステップＳ２）。これにより、バリア層３１４および下部電極３１５が形成される。
【００２４】
次に、レジストを剥離した後、層間絶縁膜３１０および下部電極３１５の上に層間絶縁膜３１６をＣＶＤ法を用いて堆積する（ステップＳ３）。層間絶縁膜３１６の材料は、例えばＳｉＯ２（酸化シリコン）である。下部電極３１５の上部に堆積される層間絶縁膜３１６の膜厚は、例えば５０ｎｍである。以上により、図４に示す断面構造が得られる。
【００２５】
このとき、図４に示すように、層間絶縁膜３１６の上面は平坦ではなく、下部電極３１５が存在しない領域の上面には凹部が形成される。一方、下部電極３１５の上方では、層間絶縁膜３１６の上面高さはほぼ均一であり、ウエハ全体にわたって層間絶縁膜３１６の膜厚を極めて均一に形成することができる。後述するように、下部電極３１５の上に堆積された層間絶縁膜３１６の厚さが、強誘電体キャパシタ１０２の強誘電体膜３１７ａの膜厚となる。
【００２６】
続いてフォトリソグラフィ法およびＲＩＥ法を用いて、層間絶縁膜３１６を貫通する孔を形成して、下部電極３１５の少なくとも一部を露出させる（ステップＳ４）。
【００２７】
次に、この孔を埋め込むと共に、層間絶縁膜３１６の上面を覆うように強誘電体膜３１７を形成する。この工程では、強誘電体膜３１７は例えばＭＯＣＶＤ法で堆積される（ステップＳ５）。強誘電体膜の材料は、例えばＰＺＴ（ジルコン酸チタン酸鉛）や、ＳＢＴ（タンタル酸ストロンチウムビスマス）である。以上により、図５に示す断面構造が得られる。なお、強誘電体膜３１７をスパッタ法で堆積することもできるが、ＭＯＣＶＤ法を用いたほうが、より緻密で膜質が良い強誘電体膜３１７を堆積できる。
【００２８】
このとき、図５に示すように、強誘電体膜３１７は、図１に示す最終的な強誘電体キャパシタ１０２の強誘電体膜３１７ａより厚く堆積されている。また、図５の段階では、強誘電体膜３１７の膜厚は、必ずしも均一でなくてもよい。その後、ＣＭＰ法を用いて、層間絶縁膜３１６をストッパとして強誘電体膜３１７を平坦化する（ステップＳ６）。以上により、図６に示す断面構造が得られる。
【００２９】
このとき、図６に示すように、下部電極３１５の上部の強誘電体膜３１７は、強誘電体キャパシタ１０２の強誘電体膜３１７ａとなる。一方、一部の強誘電体膜３１７は層間絶縁膜３１６の凹部に残存している。各図では、これら強誘電体膜３１７ａ，３１７ｂを区別している。
【００３０】
仮に、層間絶縁膜３１６をストッパとして用いずに強誘電体膜３１７を平坦化すると、ウエハ内で強誘電体膜３１７ａの膜厚にばらつきが生じるとともに、膜厚の薄い領域を介してリーク電流が流れることになり、半導体装置の製造歩留まりが低下してしまう。
【００３１】
これに対し、本実施形態では、まず、強誘電体膜３１７を最終的な強誘電体膜３１７ａより厚く堆積する。その後に、層間絶縁膜３１６をストッパとしてＣＭＰ法を用いて強誘電体膜３１７を平坦化して、強誘電体膜３１７ａを形成する。層間絶縁膜３１６は、強誘電体膜３１７より研磨速度が遅いため、層間絶縁膜３１６よりも下側まで研磨されることがない。よって、形成される強誘電体膜３１７ａには膜厚の薄い部分が生じず、上部電極３１８と下部電極３１５との間でリーク電流が流れることはない。
【００３２】
また、層間絶縁膜３１６をストッパとするので、図６に示すように、強誘電体膜３１７ａの膜厚を、下部電極３１５の上部に堆積される層間絶縁膜３１６の膜厚とほぼ等しくできる。すなわち、本実施形態によれば、強誘電体膜３１７ａの膜厚がウエハ内でばらつかなくなる。したがって、層間絶縁膜３１６の膜厚のばらつきを考慮に入れて、予め層間絶縁膜３１６を厚くする必要がなくなり、結果として、強誘電体膜３１７ａの薄膜化を実現できる。
【００３３】
次に、上部電極３１８の膜材料と、上部電極３１８を加工するための第１および第２のマスク膜３１９，３２０の膜材料とを順に堆積する（ステップＳ７）。上部電極３１８の膜材料は、Ｉｒ，ＩｒＯｘ，ＰｔまたはＳｒＲｕＯ３（酸化ストロンチウムルテニウム）などの単層膜あるいはこれらの積層膜であり、その膜厚は例えば５０ｎｍである。第１のマスク膜３１９の膜材料は、例えばＳｉＯ２であり、第２のマスク膜３２０の膜材料は、例えばＡｌ２Ｏ３（酸化アルミニウム）またはＴａ２Ｏ５（酸化タンタル）である。以上により、図７に示す断面構造が得られる。
【００３４】
ここで、図７に示すように、層間絶縁膜３１６中には強誘電体膜３１７ｂが残存して埋め込まれている。強誘電体膜３１７ａが酸化物である場合、ステップＳ２等で用いられるＲＩＥ法や、ステップＳ３等で用いられるＣＶＤ法で発生する水素ガス等の還元性ガスが層間絶縁膜３１６と上部電極３１８との間から侵入して、強誘電体膜３１７ａと反応し、その結果、強誘電体膜３１７ａの一部が還元されて劣化する、あるいは電極界面部分に酸素空孔、その他侵入元素による空間電荷を発生し、分極量を減少させるおそれがある。この場合、強誘電体膜３１７ａの自発分極量が低下してしまう。図７では、層間絶縁膜３１６中に強誘電体膜３１７ｂが埋め込まれているため、水素ガス等が層間絶縁膜３１６と上部電極３１８との間から侵入しても、強誘電体膜３１７ｂにトラップされて、強誘電体膜３１７ａの劣化を防ぐことができる。すなわち、強誘電体膜３１７ｂは水素犠牲層として機能する。
【００３５】
次に、上部電極３１８の膜材料を分断し、２つの強誘電体キャパシタ１０２のそれぞれの上部電極３１８となるよう、フォトリソグラフィ法およびＲＩＥ法を用いて第２および第１のマスク膜３２０，３１９の順にエッチングしてマスクパターンを形成する。このパターニングされた第１および第２のマスク膜３１９，３２０をマスクとして、上部電極３１８の膜材料をＲＩＥ法を用いてパターンニングする（ステップＳ８）。これにより、上部電極３１８の膜材料は分断され、２つの強誘電体キャパシタ１０２のそれぞれの上部電極３１８となる。
【００３６】
なお、上部電極３１８の材料には貴金属を用いており、ステップＳ８では高温でエッチングを行う必要がある。そのため、通常のレジストでなく、上述のパターニングされた第１および第２のマスク３１９，３２０をハードマスクとして用いる。また、第１のマスク膜３１９には上部電極３１８の膜材料との密着性が高い材料を用い、第２のマスク膜３２０にはエッチングレートが上部電極３１８の膜材料より十分に遅い材料を用いる。これにより、上部電極３１８を精度よくパターニングできる。
【００３７】
その後、ＡＬＤ（Atomic Layer Deposition：原子層蒸着）法またはスパッタ法を用いて、還元雰囲気拡散防止膜３２１（ステップＳ９）を堆積する。還元雰囲気拡散防止膜３２１は、Ａｌ２Ｏ３などの材料を用いた例えば１０ｎｍの膜である。以上により、図８に示す断面構造が得られる。この還元雰囲気拡散防止膜３２１は、還元性ガスが強誘電体キャパシタ１０２の上部から侵入するのを防ぎ、強誘電体膜３１７ａを保護する。
【００３８】
このとき図８に示すように、上部電極３１８は強誘電体膜３１７ａより広い面積で形成され、さらに強誘電体膜３１７ａを還元性ガスから保護する。
【００３９】
続いて、還元雰囲気拡散防止膜３２１の上に層間絶縁膜３２２を堆積し、ＣＭＰ法を用いて平坦化する（ステップＳ１０）。層間絶縁膜３２２は、ＳｉＯ２などの材料を用いた例えば１００ｎｍの膜である。次に、層間絶縁膜３２２、還元雰囲気拡散防止膜３２１、第２および第１のマスク膜３２０，３１９を貫通して上部電極３１８に達するコンタクトホールを形成する（ステップＳ１１）。このコンタクトホールに、例えばＷ（タングステン）３２３を埋め込み、その上に配線バリア層および配線膜を堆積し、ＣＭＰ法を用いて平坦化して、配線（不図示）を形成する（ステップＳ１２）。以上により、図１に示す半導体装置が得られる。
【００４０】
このように、第１の実施形態では、下部電極３１５の上に、ウエハ全体で均一な膜厚となるように層間絶縁膜３１６を形成した後、層間絶縁膜３１６を部分的に除去して孔を形成し、その孔の内部を含めて層間絶縁膜３１６上に強誘電体膜３１７を厚く堆積し、その後に、層間絶縁膜３１６をストッパとして、ＣＭＰ法で強誘電体膜３１７を平坦化して、強誘電体キャパシタ１０２用の強誘電体膜３１７ａを形成する。そのため、強誘電体膜３１７ａに膜厚が薄い部分は生じず、リーク電流が流れることはない。また、本実施形態の製法によれば強誘電体膜３１７ａの膜厚がばらつかないため、予め強誘電体膜３１７ａのばらつきを念頭に置いて強誘電体膜３１７ａを必要以上に厚く形成する必要がなくなり、強誘電体膜３１７ａを確実に薄膜化できる。さらに、層間絶縁膜３１６の凹部に強誘電体膜３１７ｂが埋め込まれており、強誘電体膜３１７ａを強誘電体膜３１７ｂで保護する構造となるため、強誘電体膜３１７ａの劣化を防ぐことができる。
【００４１】
（第２の実施形態）
以下に説明する第２の実施形態は、層間絶縁膜３１６上にカバー膜を形成するものである。
【００４２】
図９は、本発明の第２の実施形態に係る半導体装置の断面図である。図９では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図９の半導体装置は、層間絶縁膜３１６の上部にカバー膜４０１を備え、その上に強誘電体膜３１７ｂが堆積されている点が図１と異なっており、その他は図１と同様である。
【００４３】
カバー膜４０１は、ＳｉＮ（窒化シリコン）やＡｌ２Ｏ３などの材料を用いた例えば１０ｎｍの膜である。カバー膜４０１は、ＣＭＰ法を用いて強誘電体膜３１７を平坦化する工程で、ストッパとして機能する。カバー膜４０１の材料を上述したものにすることで、カバー膜４０１がＣＭＰ法で研磨される速度は、ＳｉＯ２からなる層間絶縁膜３１６より遅くなる。そのため、カバー膜４０１が実質的にストッパとして作用し、カバー膜４０１より下側まで研磨されなくなるため、より確実に強誘電体膜３１７ａの膜厚のばらつきを抑えることができる。
【００４４】
さらに、カバー膜４０１は、還元性ガスが強誘電体膜３１７ａへ浸入するのを防止する作用も行うため、製造工程における強誘電体膜４０１の劣化を抑えることもできる。
【００４５】
なお、カバー膜４０１の材料は、ＣＭＰ法で研磨される速度が層間絶縁膜３１６より遅いものであればよく、上述した材料に限られない。
【００４６】
図１０は、図９の半導体装置の製造工程の手順を示す工程図であり、図１１は、図９の半導体装置の製造工程を示す断面図である。第１の実施形態と同様のステップＳ１〜Ｓ３の工程で、図４に示す断面構造が得られる。その後、層間絶縁膜３１６上にカバー膜４０１をＣＶＤ法またはＡＬＤ法を用いて堆積する（ステップＳ２１）。以上により、図１１に示す断面構造が得られる。
【００４７】
続いて、フォトリソグラフィ法およびＲＩＥ法を用いて、カバー膜４０１および層間絶縁膜３１６を貫通する孔を形成して、下部電極３１５の少なくとも一部を露出させる（ステップＳ２２）。次に、その孔の内部を含めて、カバー膜４０１の上面に強誘電体膜３１７を堆積する（ステップＳ５）。その後、カバー膜４０１をストッパとして、ＣＭＰ法を用いて強誘電体膜３１７を平坦化して、強誘電体膜３１７ａを形成する（ステップＳ６）。
【００４８】
上述のように、カバー膜４０１の材料は、ＣＭＰ法によって平坦化される速度がＳｉＯ２より遅いため、カバー膜４０１より下側まで研磨されるおそれがなく、強誘電体膜３１７ａの膜厚をより均一にできる。
【００４９】
その後は、第１の実施形態と同様に、ステップＳ７〜Ｓ１２の工程を行う。これにより、図９に示す半導体装置が得られる。
【００５０】
このように、第２の実施形態では、層間絶縁膜３１６の上に、ＣＭＰ法で研磨される速度が層間絶縁膜３１６より遅いカバー膜４０１を形成する。そのため、実質的にカバー膜４０１がストッパとなり、第１の実施形態より確実に強誘電体膜３１７ａの膜厚を均一にできるとともに、カバー膜４０１は還元性ガスが強誘電体膜３１７ａに侵入するのを防止する作用を行うため、還元性ガスによって強誘電体膜３１７ａが劣化するのを抑えることができる。
【００５１】
（第３の実施形態）
第２の実施形態では、層間絶縁膜３１６上にカバー膜４０１を堆積して、ＣＭＰ法で研磨される速度が層間絶縁膜３１６より遅い膜を形成した。これに対し、以下に説明する第３の実施形態では、層間絶縁膜３１６内の上部を改質して、研磨される速度が層間絶縁膜３１６より遅い膜を形成するものである。
【００５２】
図１２は、本発明の第３の実施形態に係る半導体装置の断面図である。図１２では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図１２の半導体装置は、層間絶縁膜３１６内の少なくとも上部がＳｉＮ膜５０１に改質されている点が図１と異なっており、その他は図１と同様である。
【００５３】
ＳｉＮ膜５０１がＣＭＰ法で研磨される速度は、ＳｉＯ２からなる層間絶縁膜３１６より遅い。そのため、ＳｉＮ膜５０１をストッパとして平坦化することで、より確実に強誘電体膜３１７ａの膜厚のばらつきを抑えることができる。また、ＳｉＮ膜５０１は、還元性ガスによって強誘電体膜３１７ａが劣化するのを抑えることができる。
【００５４】
図１３は、図１２の半導体装置の製造工程の手順を示す工程図である。第１の実施形態と同様のステップＳ１〜Ｓ３の工程で、図４に示す断面構造が得られる。
【００５５】
その後、例えば、窒素雰囲気中でプラズマを発生させることにより、層間絶縁膜３１６内の上部はＳｉＯ２からＳｉＮ膜５０１に改質される。
【００５６】
続いて、フォトリソグラフィ法およびＲＩＥ法を用いて、上部がＳｉＮ膜５０１に改質された層間絶縁膜３１６を貫通する孔を形成して、下部電極３１５の少なくとも一部を露出させる（ステップＳ４）。次に、その孔の内部を含めて、層間絶縁膜３１６上に強誘電体膜３１７を堆積する（ステップＳ５）。その後、ＳｉＮ膜５０１をストッパとして、ＣＭＰ法を用いて強誘電体膜３１７を平坦化して、強誘電体膜３１７ａを形成する（ステップＳ６）。
【００５７】
上述のように、ＳｉＮ膜５０１の材料は、ＣＭＰ法によって平坦化される速度がＳｉＯ２より遅いため、ＳｉＮ膜５０１より下側まで研磨されるおそれがなく、強誘電体膜３１７ａの膜厚をより均一にできる。
【００５８】
その後は、第１の実施形態と同様に、ステップＳ７〜Ｓ１２の工程を行う。これにより、図１２に示す半導体装置が得られる。
【００５９】
なお、ステップＳ４の工程で孔を形成した後に、窒素を注入してもよい。この場合、孔の側面もＳｉＮ膜５０１に改質されるため、ＲＩＥ法やＣＶＤ法で発生する還元性ガスが、層間絶縁膜３１６と上部電極３１８との間から侵入した場合に、強誘電体膜３１７ａを還元性ガスから保護する効果がより高くなる。但し、下部電極３１５にも窒素が注入され、下部電極３１５の表面に欠陥が発生するおそれがある。この場合、ＳｉＮ膜５０１への改質後に加熱処理等を行うことにより、下部電極３１５から窒素を脱離させ、下部電極３１５の欠陥を抑えることができる。
【００６０】
このように、第３の実施形態では、層間絶縁膜３１６内の少なくとも上部を、層間絶縁膜３１６の母材であるＳｉＯ２よりも研磨速度が遅いＳｉＮ膜５０１に改質する。そのため、第２の実施形態と同様に、第１の実施形態より確実に強誘電体膜３１７ａの膜厚を均一にできるとともに、還元性ガスによって強誘電体膜３１７ａが劣化するのを抑えることができる。
【００６１】
図１等ではＣｈａｉｎＦｅＲＡＭの例を示しているが、その他の型の半導体装置、例えば、トランジスタのソースまたはドレインとプレート線との間に強誘電体キャパシタが接続される半導体記憶装置に用いることも可能である。上述した各実施形態における半導体装置における各部の材料や膜厚等は例示であって、これに限られるものではない。
【００６２】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００６３】
１０１  トランジスタ
１０２  強誘電体キャパシタ
３０１  半導体基板
３０７，３０８，３１０，３１６  層間絶縁膜
３１１〜３１３  コンタクトプラグ
３１５  下部電極
３１７，３１７ａ，３１７ｂ  強誘電体膜
３１８  上部電極
４０１  カバー膜
５０１  ＳｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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