(57)【要約】【課題】変調度の小さい搬送波であっても、安定して動作させる復調信号生成回路を有する半導体装置を提供する。【解決手段】半導体装置は、アンテナ回路に接続された第１の復調回路と、アンテナ回路に接続された、第１の復調回路とは逆の極性の電気信号を復調する第２の復調回路と、第１の復調回路の出力部に接続された入力部を有する第１のバイアス回路と、第２の復調回路の出力部に接続された入力部を有する第２のバイアス回路と、第１の入力部と第２の入力部を有するコンパレータと、コンパレータの出力部に接続されたアナログバッファ回路と、アナログバッファ回路の出力部に接続されたパルス検出回路を有し、第１のバイアス回路の出力部は第１の入力部に接続され、第２のバイアス回路の出力部は第２の入力部に接続され、パルス検出回路は第１のバイアス回路及び第２のバイアス回路に接続されている復調信号生成回路を有する。【選択図】図１
2010267253.tif 000002
【特許請求の範囲】
【請求項１】
アンテナ回路に電気的に接続された第１の復調回路と、
前記アンテナ回路に電気的に接続された、前記第１の復調回路とは逆の極性の電気信号を復調する第２の復調回路と、
前記第１の復調回路の出力部に電気的に接続された入力部を有する第１のバイアス回路と、
前記第２の復調回路の出力部に電気的に接続された入力部を有する第２のバイアス回路と、
第１の入力部と第２の入力部を有するコンパレータと、
前記コンパレータの出力部に電気的に接続されたアナログバッファ回路と、
前記アナログバッファ回路の出力部に電気的に接続されたパルス検出回路を有し、
前記第１のバイアス回路の出力部は前記第１の入力部に電気的に接続され、
前記第２のバイアス回路の出力部は前記第２の入力部に電気的に接続され、
前記パルス検出回路は前記第１のバイアス回路及び前記第２のバイアス回路に電気的に接続されていることを特徴とする復調信号生成回路。
【請求項２】
請求項１において、
前記パルス検出回路は、入力部と、第１のインバータ回路と、遅延回路と、バッファ回路と、ＮＯＲ回路と、第１の出力部と、第２のインバータ回路と、第２の出力部と、を有することを特徴とする復調信号生成回路。
【請求項３】
請求項２において、
前記第１の出力部と前記第２の出力部の出力は反転した信号であることを特徴とする復調信号生成回路。
【請求項４】
請求項１乃至３のいずれか一項において、
前記アナログバッファ回路はソースフォロワ回路と、定電流回路と、インバータ回路と、を有することを特徴とする復調信号生成回路。
【請求項５】
請求項１乃至４のいずれか一項において、
前記コンパレータは差動回路、差動増幅器、又はオペアンプのいずれか一を有することを特徴とする復調信号生成回路。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記復調信号生成回路とアンテナを有することを特徴とする半導体装置。
【請求項７】
請求項６において、
前記アンテナは輪状又はらせん状であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、無線通信を利用することにより、非接触で情報の送受信が可能な半導体装置に関する。
【背景技術】
【０００２】
近年、個々の対象物に個体識別情報を与えることで、その対象物の履歴等の情報を明確にする個体認識技術が注目されている。特に、電波を介した無線通信により、非接触でデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置はＩＣタグ又はＲＦＩＤタグ等と呼ばれ、市場における物品の管理等に導入され始めている。
【０００３】
一般に、実用化されているＲＦＩＤタグ等と呼ばれるものの多くは、トランジスタ等から構成される回路を有する素子形成層とアンテナ層とを有する。このような無線通信可能な半導体装置は電磁波を介してリーダ／ライタと無線通信を行うことで、電源電力とデータをリーダ／ライタから受信することにより動作させることができる。リーダ／ライタと半導体装置との無線通信では、一般に、送信側の装置（リーダ／ライタ）が変調した搬送波を送信し、この搬送波を受信側の装置（半導体装置）が復調することでデータを取り出し、情報の送受信を行う。
【０００４】
無線通信可能な半導体装置において、搬送波を変調する方式の一つとして振幅変調方式（ＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調方式）がある。ＡＳＫ変調方式とは、搬送波の振幅に差を生じさせ、この振幅の差を変調信号とすることにより情報を伝達する手法である。ここで、振幅の小さい状態における振幅（信号ライン（振幅のピーク）と基準ライン（振幅の中心）の差分）をａ、振幅の大きい状態における振幅（信号ライン（振幅のピーク）と基準ライン（振幅の中心）の差分）をｂとおくと、変調度ｍはｍ＝（ｂ−ａ）／（ｂ＋ａ）で表すことができる。送信側の装置は、無線通信を行う送信側の装置と受信側の装置の双方に合わせた方式により変調度を決める。受信側の装置は送信側の装置によって決められた変調度の変調信号を受信し、変調信号を復調する。
【０００５】
しかし、無線通信可能な半導体装置は微細な半導体素子が設けられた集積回路を有することから、素子特性のばらつき等の問題が生じ、良好な電気的特性を有する半導体装置を作製することは困難であった。そこで、様々な改良により良好な電気的特性を有する半導体装置が実現可能になりつつある（例えば、特許文献１を参照）。
【０００６】
なお、無線通信可能な半導体装置の通信は様々な規格による通信方式に従って信号の送受信等を行う。近傍型無線ＩＣカードの規格であるＩＳＯ／ＩＥＣ１５６９３で規格している通信方式では、１３．５６ＭＨｚの搬送波に変調度が１００％又は１０％となるように変調をかけて、パルス位置の変調位置を変えることでデータを判別するパルス位置変調方式を用いてデータの符号化を行う。ＩＳＯ／ＩＥＣ１５６９３と同様の規格として、この他にＩＳＯ／ＩＥＣ１４４４３（ＴＹＰＥ−Ａ）及びＩＳＯ／ＩＥＣ１８０００−３がある。ＩＳＯ／ＩＥＣ１４４４３（ＴＹＰＥ−Ａ）では、変調度が１００％の搬送波を、初期振幅（信号の変調がない状態の振幅）の５％以下の振幅で表すことを規定している。なお、これらの通信周波数は、１３．５６ＭＨｚと決められている。そして、変調度が１０％の信号を復調するには様々な手段が考えられる（例えば、特許文献２、特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２６８８３８号公報
【特許文献２】特開２０００−１７２８０６号公報
【特許文献３】特開２００８−１８２６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一般に、受信側の装置は、復調回路と、電源回路と、変調回路等を有するアナログ回路と、アナログ回路に接続されるデジタル回路から構成される。復調信号は復調回路の出力として、アナログ回路から出力されてデジタル回路に入力される。
【０００９】
搬送波を復調する場合の一般的な復調回路の回路構成を図３に示す。図３に示す回路は、第１のダイオードと、第２のダイオードと、第１の抵抗と、第２の抵抗と、第１の容量と、第２の容量と、第３の容量と、を有する。図３に示す回路において、入力部は第１の容量の一端に接続されている。第１の容量の他端は第１のダイオードの陽極（第１の電極）と、第２のダイオードの陰極（第２の電極）に接続されている。第１のダイオードの陰極（第２の電極）は第１の抵抗と、第２の抵抗と、第２の容量の一端に接続されている。第２のダイオードの陽極（第１の電極）は接地されている。第１の抵抗及び第２の容量も接地されている。第２の抵抗の他端は第３の容量の一端と、出力部に接続されている。第３の容量の他端は接地されている。
【００１０】
図３に示す回路は変調度が大きい（例えば、変調度が１００％の）搬送波の復調は可能であるが、変調度が小さい（例えば、変調度が１０％の）搬送波を復調することは困難である。図３に示す回路では、振幅波形に生じる、搬送波起因のノイズの影響が大きく、変調度が小さい場合（例えば、変調度が１０％の場合）にはこれを無視できないからである。このため、復調回路にローパスフィルタ等を採用することでノイズを小さくすることができるが、十分ではない。
【００１１】
そこで、本発明の一態様は、変調度の小さい変調信号（例えば、変調度が１０％の信号）についても問題なく復調信号を生成できる回路（復調信号生成回路）を有する半導体装置を提供する。
【課題を解決するための手段】
【００１２】
上記課題を解決するために本発明の一態様はアンテナ回路に電気的に接続された第１の復調回路と、アンテナ回路に電気的に接続された、第１の復調回路とは逆の極性の電気信号を復調する第２の復調回路と、第１の復調回路の出力部に電気的に接続された入力部を有する第１のバイアス回路と、第２の復調回路の出力部に電気的に接続された入力部を有する第２のバイアス回路と、第１の入力部と第２の入力部を有するコンパレータと、コンパレータの出力部に電気的に接続されたアナログバッファ回路と、アナログバッファ回路の出力部に電気的に接続されたパルス検出回路を有し、第１のバイアス回路の出力部は第１の入力部に電気的に接続され、第２のバイアス回路の出力部は第２の入力部に電気的に接続され、パルス検出回路は第１のバイアス回路及び第２のバイアス回路に電気的に接続されていることを特徴とする復調信号生成回路を有する。
【００１３】
なお、上記構成において、パルス検出回路は、入力部と、第１のインバータ回路と、遅延回路と、バッファ回路と、ＮＯＲ回路と、第１の出力部と、第２のインバータ回路と、第２の出力部を有していてもよい。
【００１４】
上記構成において、第１の出力部と第２の出力部の出力は反転した信号であってもよい。
【００１５】
上記構成において、アナログバッファ回路はソースフォロワ回路と、定電流回路と、インバータ回路と、を有していても良い。
【００１６】
コンパレータは差動回路、差動増幅器、又はオペアンプのいずれか一を有してもよい。
【００１７】
上記構成により作製された半導体装置はアンテナを有していても良い。
【００１８】
上記構成のアンテナは輪状又はらせん状であってもよい。
【００１９】
パルス検出回路は、復調信号がＨＩＧＨからＬＯＷに反転すると、ＬＯＷからＨＩＧＨに反転する。その後、復調信号がＬＯＷからＨＩＧＨさらにＨＩＧＨからＬＯＷに変化しても、パルス検出回路の出力は、ＨＩＧＨのままとなる。パルス検出回路の出力が、ＬＯＷに戻る時は、復調信号がＨＩＧＨに戻り、一定時間ＬＯＷに変化しない場合である。パルス検出回路の信号がＨＩＧＨになると、バイアス回路の出力信号の電圧レベルが変化する。それは、第１のバイアス回路の電圧レベルと第２のバイアス回路の電圧レベルを近づけることにより、復調信号のパルス幅が時間変化するのを防ぐ。もともと近づけられればよいが、最初から近づけておくと、復調信号がノイズに弱くなってしまうので、バイアス回路の出力信号の出力電圧レベルが変化する途中から近づけるようにしている。本発明の一態様では、バイアス回路の出力電圧レベルを変化させることによる復調信号の時間変化を防ぐことが最重要である。
【発明の効果】
【００２０】
本発明の一態様により、変調度の小さい変調信号（例えば、変調度が１０％の変調信号）の復調信号を生成できる。そのため、変調度の小さい変調信号を用いても無線通信可能な半導体装置を動作させることができ、無線信号の受信中に電源電力の供給が継続して行われるため、安定した動作が可能である。
【００２１】
更には、本発明の一態様の半導体装置では、搬送波に起因するノイズの影響を低減することができ、信頼性の高い復調信号を安定して生成することができる。
【００２２】
なお、第１のバイアス回路の出力と第２のバイアス回路の出力に存在するノイズは同位相である。本発明の一態様では、第１のバイアス回路の出力と第２のバイアス回路の出力を比較することで復調信号の生成を行うため、各々のノイズが打ち消され、搬送波に起因するノイズの影響を低減して信号の復調をすることが可能になる。その結果、変調度が小さい（例えば、変調度が１０％の）無線信号についても信号の検出を安定して行うことができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一態様の半導体装置を説明する図。
【図２】本発明の一態様の半導体装置を説明する図。
【図３】従来例の半導体装置を説明する図。
【図４】本発明の一態様の半導体装置を説明する図。
【図５】本発明の一態様の半導体装置を説明する図。
【図６】本発明の一態様の半導体装置を説明する図。
【図７】本発明の一態様の半導体装置を説明する図。
【図８】本発明の一態様の半導体装置を説明する図。
【図９】本発明の一態様の半導体装置を説明する図。
【図１０】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図１１】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図１２】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図１３】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図１４】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図１５】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図１６】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図１７】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図１８】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図１９】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図２０】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図２１】本発明の一態様を適用した半導体装置の作製方法を説明する図。
【図２２】本発明の一態様を適用した半導体装置の使用例を説明する図。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２５】
（実施の形態１）
本実施の形態の一態様では、本発明の一態様の復調信号生成回路を有する半導体装置の構成の一例について、図面を参照して説明する。
【００２６】
図２には本発明の一態様の半導体装置のブロック図を示す。本発明の一態様の半導体装置１００は、リーダ／ライタ１１０と、電磁波により無線でデータの送受信を行う。リーダ／ライタ１１０は、通信回線１１８を介して制御装置１２０に接続されていることが好ましい。制御装置１２０は、リーダ／ライタ１１０と半導体装置１００の間の通信を制御する。
【００２７】
半導体装置１００は、アンテナ回路１０２と、電源回路１１２と、アナログ回路１０４と、デジタル回路１０６（制御回路を含む）と、メモリ回路１０８と、を有する。アナログ回路１０４は、復調信号生成回路１５０と、変調回路１１４と、を有する。半導体装置１００がアンテナを有することなく、外部アンテナに接続するための配線を有し、該配線と外部アンテナが接続されていてもよい。この場合には、別途作製されたアンテナを配線に接続する。配線とアンテナの接続には、配線と電気的に接続された、接続端子（端子電極）を用いればよい。更には、半導体装置１００は上記の構成に限定されず、クロック発生回路又は中央処理演算装置（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ。以下、ＣＰＵという。）等を有していてもよい。
【００２８】
なお、クロック発生回路とは、アンテナ回路１０２に発生した交流の誘導電圧に基づいて、デジタル回路１０６、メモリ回路１０８等の動作に必要な周波数のクロック信号を生成し、各回路に供給する回路をいう。クロック発生回路には、発振回路を用いても良いし、分周回路を用いても良い。
【００２９】
アンテナ回路１０２は、アンテナと整流回路を有することが好ましく、リーダ／ライタ１１０より発信される電磁波を受信し、交流の誘導電圧を発生する。この誘導電圧は半導体装置１００の電源電力となるほか、リーダ／ライタ１１０から送信されるデータを含んでいる。
【００３０】
本発明の一態様に用いることのできるアンテナの形状については特に限定されない。そのため、半導体装置１００におけるアンテナ回路１０２に適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又は電波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適な長さと形状を有するアンテナを設ければよい。本発明の一態様では信号の伝送方式として、通信周波数１３．５６ＭＨｚである、電磁誘導方式を用いることが好ましい。
【００３１】
伝送方式として電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）又はらせん状（例えば、スパイラルアンテナ）に形成する。
【００３２】
伝送方式として電波方式の一種であるマイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）又は２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜設定すればよい。アンテナとして機能する導電膜を例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状又はこれらを組み合わせた形状で設けてもよい。
【００３３】
電源回路１１２はアンテナ回路１０２に発生した誘導電圧をダイオード等により整流し、容量を用いて安定化することで、基準電位（基準ラインの電位）と一定の電位差を有する安定な電位を維持するよう調整する。
【００３４】
デジタル回路１０６は、復調された信号に基づき、命令の解析、メモリ回路１０８の制御、及び外部に送信するデータを変調回路１１４に出力する等の動作を行う。デジタル回路１０６はメモリ制御信号の生成回路のほか、復号化回路や情報判定回路等を含むとよい。また、半導体装置１００からリーダ／ライタ１１０へ送信する、メモリ回路１０８から抽出されたデータの一部又は全部を符号化された信号に変換する回路を有していても良い。
【００３５】
メモリ回路１０８には、少なくとも半導体装置１００に固有のデータ（個体識別情報）が記憶されている。メモリ回路１０８は、デジタル回路１０６に従ってデータの書き込みや読み出しを行う制御回路と、記憶素子を含む回路を有する。メモリ回路１０８は、有機メモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、及びフラッシュメモリから選択された一種又は複数種を有する。記憶内容が半導体装置１００に固有のデータ（個体識別情報等）であれば、電源が供給されずとも記憶の保持が可能な不揮発性メモリを用いることが好ましい。半導体装置１００が行う処理に際して一時的な記憶を保持するのであれば、揮発性メモリを用いてもよい。特に、半導体装置１００が電池を有していない、所謂パッシブ型である場合には、不揮発性メモリを用いることが好ましい。
【００３６】
有機メモリは、一対の導電層間に有機化合物を含む層が挟まれた構造を有する。メモリ回路１０８には有機メモリを用いることもできる。
【００３７】
変調回路１１４は、デジタル回路１０６からの信号に基づき、アンテナ回路１０２に負荷変調を伝える。
【００３８】
復調信号生成回路１５０は、アンテナ回路１０２に発生した誘導電圧に含まれるデータを復調して取り出す。
【００３９】
本実施の形態における半導体装置は、リーダ／ライタからの電磁波を受信して、該電磁波による電力供給を受けて駆動する。そのため、本実施の形態の一態様ではパッシブ型の半導体装置について説明するが、本発明の一態様はこれに限定されるものではない。半導体装置の内部に電池を有する構成として、電池により電力を供給し、駆動する構成としても良い。
【００４０】
リーダ／ライタから発信される電磁波では、規定の周波数の搬送波が副搬送波により変調されている。副搬送波に含まれる信号は、リーダ／ライタから半導体装置に送信する２値化されたデジタル信号である。搬送波の変調方式には、振幅を変えるＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調方式、周波数を変えるＦＳＫ（Ｆｒｅｑｕｅｎｃｙ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調方式、位相を変えるＰＳＫ（Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調方式がある。本実施の形態の一態様ではＡＳＫ変調方式によって変調された電磁波を復調する場合について説明する。
【００４１】
本発明の一態様の半導体装置１００が有する復調信号生成回路１５０について図１を参照して説明する。本実施の形態の一態様に用いることのできる復調信号生成回路１５０のブロック図を図１に示す。復調信号生成回路１５０は第１の復調回路１５４と、第２の復調回路１５６と、第１のバイアス回路１５８と、第２のバイアス回路１６０と、コンパレータ１６２と、アナログバッファ回路１６４と、パルス検出回路１６８と、を有する。復調信号生成回路１５０が有するこれらの回路について以下に説明するが、本発明の一態様はこれに限定されるものではない。
【００４２】
図１に示す復調信号生成回路１５０の入力部１５２は第１の復調回路１５４の入力部６００、及び第２の復調回路１５６の入力部６２０に接続されている。第１の復調回路１５４の出力部６１６は第１のバイアス回路１５８の第１の入力部８００に接続され、第２の復調回路１５６の出力部６３６は第２のバイアス回路１６０の第１の入力部８２０に接続されている。第１のバイアス回路１５８の出力部８１２はコンパレータ１６２の第１の入力部９００Ａに接続され、第２のバイアス回路１６０の出力部８３２はコンパレータ１６２の第２の入力部９００Ｂに接続されている。コンパレータ１６２の出力部９１２はアナログバッファ回路１６４の入力部１０００に接続されている。アナログバッファ回路１６４の出力部１００５は、復調信号生成回路１５０の出力部１６６とパルス検出回路１６８の入力部１１０１に接続されている。パルス検出回路１６８の第１の出力部１１０６は、第２のバイアス回路１６０の第２の入力部８３４に接続され、パルス検出回路１６８の第２の出力部１１０８は第１のバイアス回路１５８の第２の入力部８１４に接続されている。
【００４３】
第１の復調回路１５４及び第２の復調回路１５６の構成の一例を図４（Ａ）及び図４（Ｂ）に示す。図４（Ａ）に示す第１の復調回路１５４は入力部６００と、出力部６１６と、第１のダイオード６０４と、第２のダイオード６０６と、第１の抵抗６０８と、第２の抵抗６１２と、第１の容量６０２と、第２の容量６１０と、第３の容量６１４と、を有する。入力部６００は第１の容量６０２の一端に接続されている。第１の容量６０２の他端は第１のダイオード６０４の陽極及び第２のダイオード６０６の陰極に接続されている。第１のダイオード６０４の陰極は第１の抵抗６０８、第２の容量６１０、及び第２の抵抗６１２の一端にそれぞれ接続されている。第２の抵抗６１２の他端は、第３の容量６１４の一端及び出力部６１６に接続されている。更に、第２のダイオード６０６の陽極、第１の抵抗６０８、第２の容量６１０、及び第３の容量６１４の他端はそれぞれ基準電位（Ｖｓｓ）に接続されている。
【００４４】
図４（Ｂ）に示す第２の復調回路１５６は入力部６２０と、出力部６３６と、第１のダイオード６２４と、第２のダイオード６２６と、第１の抵抗６２８と、第２の抵抗６３２と、第１の容量６２２と、第２の容量６３０と、第３の容量６３４と、を有する。入力部６２０は第１の容量６２２の一端に接続されている。第１の容量６２２の他端は第１のダイオード６２４の陰極及び第２のダイオード６２６の陽極に接続されている。第１のダイオード６２４の陽極は第１の抵抗６２８と、第２の容量６３０と、第２の抵抗６３２の一端にそれぞれ接続されている。第２の抵抗６３２は、第３の容量６３４の一端及び出力部６３６に接続されている。更に、第２のダイオード６２６の陰極、第１の抵抗６２８、第２の容量６３０、及び第３の容量６３４の他端はそれぞれ基準電位（Ｖｓｓ）に接続されている。
【００４５】
図４（Ａ）及び図４（Ｂ）の第１のダイオード６０４、第２のダイオード６０６、第１のダイオード６２４、及び第２のダイオード６２６の各々は、ダイオード接続されたＴＦＴで構成しても良い。図４（Ｃ）の（Ｃ−１）に示すダイオードと、（Ｃ−２）に示すダイオード接続されたｎ型ＴＦＴと、（Ｃ−３）に示すダイオード接続されたｐ型ＴＦＴは回路として等価である。図４（Ａ）に示す第１の復調回路１５４の一部である回路６１８について、図４（Ｃ）の（Ｃ−２）と（Ｃ−３）に示すＴＦＴを用いて構成した例を図５（Ａ−１）及び（Ａ−２）に示す。同様に、図４（Ｂ）に示す第２の復調回路１５６の一部である回路６３８について、図４（Ｃ）に示すＴＦＴを用いて構成した例を図５（Ｂ−１）及び（Ｂ−２）に示す。図５（Ａ−１）に示す回路では、ダイオード接続されたＴＦＴとして、ｎ型ＴＦＴ７００及びｎ型ＴＦＴ７０２を用いる。図５（Ａ−２）に示す回路では、ダイオード接続されたＴＦＴとして、ｐ型ＴＦＴ７０４及びｐ型ＴＦＴ７０６を有する。図５（Ｂ−１）に示す回路では、ダイオード接続されたＴＦＴとして、ｎ型ＴＦＴ７０８及びｎ型ＴＦＴ７１０を用いる。図５（Ｂ−２）に示す回路では、ダイオード接続されたＴＦＴとして、ｐ型ＴＦＴ７１２及びｐ型ＴＦＴ７１４を有する。
【００４６】
第１の復調回路１５４及び第２の復調回路１５６は、図４及び図５に示す回路を組み合わせて構成するとよい。図５（Ａ−１）に示す回路６１８を有する第１の復調回路１５４と、図５（Ｂ−２）に示す回路６３８を有する第２の復調回路１５６を用いてもよいし、図５（Ａ−２）に示す回路６１８を有する第１の復調回路１５４と、図５（Ｂ−１）に示す回路６３８を有する第２の復調回路１５６を用いてもよいし、図５（Ａ−２）に示す回路６１８を有する第１の復調回路１５４と、図５（Ｂ−２）に示す回路６３８を有する第２の復調回路１５６を用いてもよい。好ましくは、第１の復調回路１５４に図５（Ａ−１）に示す回路６１８を用い、第２の復調回路１５６に図５（Ｂ−１）に示す回路６３８を用いる。一般に、ｎ型ＴＦＴはｐ型ＴＦＴよりもキャリアの移動度が高いため、第１の復調回路及び第２の復調回路が有するＴＦＴを、全てｎ型ＴＦＴとすることにより、当該回路の動作性能を向上させることができる。
【００４７】
第１の容量６０２（又は第１の容量６２２）は、波形の振幅の中心（基準ライン）を補正するために設けられている。第１の抵抗６０８（又は第１の抵抗６２８）は、ｂ１点（又はｂ２点）に流れる電流を一定にするために設けられている。また、第２の容量６１０（又は第２の容量６３０）は、波形を平滑にするために設けられている。第１の抵抗６０８（又は第１の抵抗６２８）の抵抗値は、第２の容量６１０（又は第２の容量６３０）の静電容量の大きさに応じて、適宜調整する。第１の抵抗６０８（又は第１の抵抗６２８）の抵抗値が小さい場合には搬送波の振幅が小さくなり、該抵抗値が過大な場合には第２のダイオード６０６（又は第２のダイオード６２６）の降伏現象が生じ、正常に動作しないことになる。また、第２の抵抗６１２（又は第２の抵抗６３２）と、第３の容量６１４（又は第３の容量６３４）は、高周波成分を除去する、ローパスフィルタとして機能する。
【００４８】
第１のバイアス回路１５８及び第２のバイアス回路１６０の構成の一例を図６に示す。図６（Ａ）に示す第１のバイアス回路１５８では、第１の入力部８００が、容量８０２の一端に接続され、容量８０２の他端が第１の抵抗８０４、第２の抵抗８０６のそれぞれの一端、及び出力部８１２に接続されている。第１の抵抗８０４の他端は電源電位（Ｖｄｄ）に接続される。第２の抵抗８０６の他端は第３の抵抗８０８の一端、第１のＴＦＴ８１０のソース電極又はドレイン電極の一方にそれぞれ接続される。第３の抵抗８０８の他端、第１のＴＦＴ８１０のソース電極又はドレイン電極の他方は、基準電位（Ｖｓｓ）にそれぞれ接続される。第１のＴＦＴ８１０のゲート電極が第２の入力部８１４に接続される。
【００４９】
容量８０２は第１の入力部８００を、第１の抵抗８０４が接続されている電源電位から直流的に分離させるために設けられている。
【００５０】
第１の抵抗８０４、第２の抵抗８０６、第３の抵抗８０８、第１のＴＦＴ８１０は、コンパレータ１６２が有する第１の入力部９００Ａに入力される信号の電位に差異を生じさせるために設けられている。
【００５１】
第１のＴＦＴ８１０がオフの場合、第２の抵抗８０６から流れる電流は、第１のＴＦＴ８１０に流れず、第３の抵抗８０８に流れる。出力部８１２の電圧値ＶＡは、第１の抵抗８０４の抵抗値Ｒ１Ａ、第２の抵抗８０６の抵抗値Ｒ２Ａ、第３の抵抗８０８の抵抗値Ｒ３Ａだとすると、
ＶＡ＝Ｖｄｄ×（Ｒ２Ａ＋Ｒ３Ａ）／（Ｒ１Ａ＋Ｒ２Ａ＋Ｒ３Ａ）である。
【００５２】
第１のＴＦＴ８１０がオンの場合、第２の抵抗８０６から流れる電流は、第１のＴＦＴ８１０と第３の抵抗８０８に流れる。第１のＴＦＴ８１０に電流が流れると、第１のＴＦＴ８１０のドレイン電極とソース電極の間の抵抗値Ｒ４Ａは、第１のＴＦＴ８１０のオン抵抗と第３の抵抗８０８が並列接続となり、ＲＴＡ＜＜Ｒ３Ａなら、Ｒ４Ａ＝ＲＴＡとなる。出力部８１２の電圧値ＶＡは、
ＶＡ＝Ｖｄｄ×（Ｒ２Ａ＋Ｒ４Ａ）／（Ｒ１Ａ＋Ｒ２Ａ＋Ｒ４Ａ）
となるが、Ｒ１Ａ＞＞Ｒ４Ａ、Ｒ２Ａ＞＞Ｒ４Ａなら、
ＶＡ＝Ｖｄｄ×Ｒ２Ａ／（Ｒ１Ａ＋Ｒ２Ａ）となる。
【００５３】
第２の入力部８１４から信号で、第１のＴＦＴ８１０をオンとオフすることにより、出力部８１２の電圧値ＶＡを変更することができる。
【００５４】
図６（Ｂ）に示す第２のバイアス回路１６０では、第１の入力部８２０が、容量８２２の一端に接続され、容量８２２の他端が第１の抵抗８２４、第２の抵抗８２６のそれぞれの一端、及び出力部８３２に接続されている。第２の抵抗８２６の他端は基準電位（Ｖｓｓ）に接続される。第１の抵抗８２４の他端は第３の抵抗８２８の一端、第１のＴＦＴ８３０のソース電極又はドレイン電極の一方に接続される。第３の抵抗８２８の他端、第１のＴＦＴ８３０のソース電極又はドレイン電極の他方は、電源電位（Ｖｄｄ）に接続される。第１のＴＦＴ８３０のゲート電極が第２の入力部８３４に接続される。
【００５５】
容量８２２は第１の入力部８２０を、第１の抵抗８２４が接続されている電源電位から直流的に分離させるために設けられている。
【００５６】
第１の抵抗８２４、第２の抵抗８２６、第３の抵抗８２８、第１のＴＦＴ８３０は、コンパレータ１６２が有する第２の入力部９００Ｂに入力される信号の電位に差異を生じさせるために設けられている。
【００５７】
第１のＴＦＴ８３０がオフの場合、第２の抵抗８２６に流れる電流は、第１のＴＦＴ８３０から流れず、第３の抵抗８２８から流れる。出力部８３２の電圧値ＶＢは、第１の抵抗８２４の抵抗値Ｒ１Ｂ、第２の抵抗８２６の抵抗値Ｒ２Ｂ、第３の抵抗８２８の抵抗値Ｒ３Ｂだとすると、
ＶＢ＝Ｖｄｄ×（Ｒ２Ｂ＋Ｒ３Ｂ）／（Ｒ１Ｂ＋Ｒ２Ｂ＋Ｒ３Ｂ）である。
【００５８】
第１のＴＦＴ８３０がオンの場合、第２の抵抗８２６に流れる電流は、第１のＴＦＴ８３０と第３の抵抗８２８から流れる。第１のＴＦＴ８３０に電流が流れると、第１のＴＦＴ８３０のドレイン電極とソース電極の間の抵抗値Ｒ４Ｂは、第１のＴＦＴ８３０のオン抵抗と第３の抵抗８２８が並列接続となり、ＲＴＢ＜＜Ｒ３Ｂなら、Ｒ４Ｂ＝ＲＴＢとなる。出力部８３２の電圧値ＶＢは、
ＶＢ＝Ｖｄｄ×（Ｒ２Ｂ＋Ｒ４Ｂ）／（Ｒ１Ｂ＋Ｒ２Ｂ＋Ｒ４Ｂ）
となるが、Ｒ１Ｂ＞＞Ｒ４Ｂ、Ｒ２Ｂ＞＞Ｒ４Ｂなら、
ＶＢ＝Ｖｄｄ×Ｒ２Ｂ／（Ｒ１Ｂ＋Ｒ２Ｂ）
となる。
【００５９】
第２の入力部８３４から信号で、第１のＴＦＴ８３０をオンとオフすることにより、出力部８３２の電圧値ＶＢを変更することができる。
【００６０】
第１のバイアス回路１５８及び第２のバイアス回路１６０を有することにより、コンパレータ１６２における、誤作動を防止することができる。
【００６１】
コンパレータ１６２の構成の一例を図７に示す。コンパレータ１６２には差動回路、差動増幅器、又はオペアンプ等の、二つの入力部を有し、該入力部に入力される信号を比較する機能を有する回路を用いることができる。コンパレータ１６２は少なくとも第１の入力部９００Ａと、第２の入力部９００Ｂと、第１乃至第５のＴＦＴ９０２〜９１０と、第１の出力部９１２と、を有している。コンパレータ１６２の第１の入力部９００Ａは第１のバイアス回路１５８の出力部８０８Ａに接続され、第２の入力部９００Ｂは第２のバイアス回路１６０の出力部８０８Ｂに接続されている。第１の入力部９００Ａは第１のＴＦＴ９０２のゲート電極に接続され、第２の入力部９００Ｂは第２のＴＦＴ９０４のゲート電極に接続されている。第１のＴＦＴ９０２のソース電極又はドレイン電極の一方は、第５のＴＦＴ９１０のソース電極又はドレイン電極の一方と、第２のＴＦＴ９０４のソース電極又はドレイン電極の一方と、に接続されている。第１のＴＦＴ９０２のソース電極又はドレイン電極の他方は第３のＴＦＴ９０６のソース電極又はドレイン電極の一方と、第３のＴＦＴ９０６のゲート電極と、第４のＴＦＴ９０８のゲート電極と、に接続されている。第３のＴＦＴ９０６のソース電極又はドレイン電極の他方は電源電位（Ｖｄｄ）に接続されている。第４のＴＦＴ９０８のソース電極又はドレイン電極の一方は電源電位（Ｖｄｄ）に接続されている。第４のＴＦＴ９０８のソース電極又はドレイン電極の他方は出力部９１２と、第２のＴＦＴ９０４のソース電極又はドレイン電極の他方と、に接続されている。第５のＴＦＴ９１０のゲート電極は配線９１４を介して定電流回路１００３に接続されている。第５のＴＦＴ９１０のソース電極又はドレイン電極の他方は基準電位（Ｖｓｓ）に接続されている。なお、配線９１４は、定電流回路１００３に接続されている。なお、図７において、本実施の形態の一態様では第６のＴＦＴ９１６は常にオンさせ、または第６のＴＦＴ９１６を設けないものとする。
【００６２】
コンパレータ１６２の第１の入力部９００Ａ及び第２の入力部９００Ｂに、信号が入力されたときの動作について説明する。
【００６３】
コンパレータ１６２の定電流源である第５のＴＦＴ９１０に流れる電流をＩｄとおく。ここで、第３のＴＦＴ９０６と第４のＴＦＴ９０８はカレントミラー回路を構成しているため、第３のＴＦＴ９０６及び第４のＴＦＴ９０８のソース電極とドレイン電極間には各々、Ｉｄ／２の電流が流れることになる。また、図７に示す点ａの電位をＶ５とする。
【００６４】
ここで、差動対を構成している２つのＴＦＴに、異なる電位がかけられるときについて説明する。まず、第１の入力部９００Ａの電位が、第２の入力部９００Ｂの電位よりも高い場合について考える。第１のＴＦＴ９０２及び第２のＴＦＴ９０４に流れる電流は以下の数式（１）で表される。ここで、Ｖｇｓはゲート電圧、Ｖｄｓはドレイン電圧、Ｖｔｈは閾値電圧であり、ｋはトランスコンダクタンス係数、λはチャネル長変調係数である。
【００６５】
【数１】
2010267253.tif 000003
【００６６】
数式（１）において、第１の入力部９００Ａの電位は第２の入力部９００Ｂの電位よりも高いため、第１のＴＦＴ９０２のゲート電圧であるＶｇｓ（９０２）と、第２のＴＦＴ９０４のゲート電圧であるＶｇｓ（９０４）には、Ｖｇｓ（９０２）＞Ｖｇｓ（９０４）の関係が成立する。トランスコンダクタンス係数ｋはＴＦＴにおけるキャリアの移動度、ゲート絶縁膜の容量、チャネル幅、及びチャネル長で決定されるＴＦＴに固有の値（定数）であり、チャネル長変調係数λはＴＦＴの作製工程によって決定される定数である。そのため、第１のＴＦＴ９０２と第２のＴＦＴ９０４について、トランスコンダクタンス係数ｋとチャネル長変調係数λが等しいとすると、第１のＴＦＴ９０２のドレイン電圧Ｖｄｓと第２のＴＦＴ９０４のドレイン電圧ＶｄｓにはＶｄｓ（９０２）＜Ｖｄｓ（９０４）が成立する。次に、第１の入力部９００Ａの電位が、第２の入力部９００Ｂの電位よりも低い場合について上記と同様に考えると、第１のＴＦＴ９０２のドレイン電圧Ｖｄｓと第２のＴＦＴ９０４のドレイン電圧Ｖｄｓには、Ｖｄｓ（９０２）＞Ｖｄｓ（９０４）が成立する。
【００６７】
以上のように、出力部９１２の電圧は、第１の入力部９００Ａと第２の入力部９００Ｂの電位の大小関係により変動する。
【００６８】
次に、アナログバッファ回路１６４の回路構成の例について、図８に示す。図８（Ａ）のアナログバッファ回路は入力部１０００と、配線９１４と、ソースフォロワ回路１００１と、インバータ回路１００２と、定電流回路１００３と、インバータ回路１００４と、出力部１００５と、を有する。配線９１４は、図７に示す第５のＴＦＴ９１０のゲート電極に接続されている。出力部１００５は復調信号生成回路１５０の出力部１６６に接続されている。
【００６９】
図８（Ｂ）のアナログバッファ回路は入力部１０００Ｂと、配線９１４Ｂと、ソースフォロワ回路１００１Ｂと、定電流回路１００３Ｂと、出力部１００５Ｂと、を有する。配線９１４Ｂは、図７に示す第５のＴＦＴ９１０のゲート電極に接続されている。出力部１００５Ｂは復調信号生成回路１５０の出力部１６６に接続されている。
【００７０】
図８（Ａ）又は（Ｂ）に示すようなアナログバッファ回路１６４を設けることで、より効果的にノイズを除去し、復調信号を安定して生成することができる。
【００７１】
パルス検出回路１６８の構成の一例を図９に示す。図９のパルス検出回路は、入力部１１０１と、インバータ回路１１０２と、遅延回路１１０３と、バッファ回路１１０４と、ＮＯＲ回路１１０５と、第１の出力部１１０６と、インバータ回路１１０７と、第２の出力部１１０８と、を有する。第１の出力部１１０６は、図６（Ｂ）に示す第２の入力部８３４に接続されている。第２の出力部１１０８は、図６（Ａ）に示す第２の入力部８１４に接続されている。
【００７２】
パルス検出回路は、復調パルス信号を検出すると、信号を出力する。
【００７３】
復調された信号はデジタル回路１０６に入力され、デジタル回路１０６によってメモリ回路１０８内に記憶されている個体識別情報等が抽出され、抽出された情報はデジタル回路１０６内にてエンコードされ、変調回路１１４に入力される。変調回路１１４は入力された信号に従って変調し、アンテナ回路１０２からリーダ／ライタ１１０に情報を送信する。リーダ／ライタ１１０で受信された情報は通信回線１１８により制御装置１２０に送信される。
【００７４】
以上説明したように、本発明の一態様の半導体装置を用いることで、変調度の小さい変調信号を安定して復調し、情報を受信することができる。具体的には、信号ラインと基準ラインの差分を検出することで復調し、安定してデータを取り出すことが可能である。
【００７５】
また、信号ラインのノイズと基準ラインのノイズは同位相である。本発明の復調方法は、信号ラインと基準ラインを比較することで復調を行うので、それぞれのノイズは同位相であるためにキャンセルされる。以上の理由から、本発明の一態様の半導体装置は搬送波起因のノイズの影響の小さい復調をすることが可能である。
【００７６】
（実施の形態２）
本実施の形態の一態様では、実施の形態１にて説明した半導体装置の作製方法の一例について、図面を参照して説明する。本実施の形態の一態様においては、半導体装置におけるアンテナ、バッテリー、信号処理回路を同一基板上に薄膜トランジスタを用いて設ける構成について説明する。なお、一の基板上にアンテナ、バッテリー、信号処理回路を形成することで、小型化を図ることができる。また、バッテリーとしては薄膜の二次電池を用いた例について説明する。
【００７７】
まず、基板３４０１の一表面に絶縁膜３４０２を介して剥離層３４０３を形成し、続けて下地膜として機能する絶縁膜３４０４と、非晶質半導体膜３４０５（例えば、非晶質シリコンを含む膜）と、を積層して形成する（図１０（Ａ）を参照）。なお、絶縁膜３４０２、剥離層３４０３、絶縁膜３４０４及び非晶質半導体膜３４０５は、連続して形成することができる。なお、剥離層３４０３は、剥離する必要のない場合には形成しなくても良い。
【００７８】
基板３４０１は、ガラス基板、石英基板、金属基板（例えばステンレス基板など）、セラミック基板及びシリコン基板等の半導体基板等から選択されるものである。他にも、プラスチック基板である、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル等の基板を用いても良い。なお、本工程では、剥離層３４０３は、絶縁膜３４０２を介して基板３４０１の全面に設けているが、必要に応じて、基板３４０１の全面に剥離層を設けた後に、フォトリソグラフィ法によりパターンを形成してもよい。
【００７９】
絶縁膜３４０２及び絶縁膜３４０４は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて形成する。例えば、絶縁膜３４０２及び絶縁膜３４０４を２層の積層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜３４０２は、基板３４０１から剥離層３４０３又はその上に形成される素子への不純物元素の混入を防ぐブロッキング層として機能し、絶縁膜３４０４は基板３４０１及び剥離層３４０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜３４０２及び絶縁膜３４０４を形成することによって、基板３４０１に含まれるナトリウム等のアルカリ金属又はアルカリ土類金属、及び剥離層３４０３に含まれる不純物元素がこの上に形成される素子に悪影響を与えることを防ぐことができる。なお、基板３４０１として石英を用いるような場合には絶縁膜３４０２及び絶縁膜３４０４を省略してもよい。石英基板にはアルカリ金属及びアルカリ土類金属が含まれないからである。
【００８０】
剥離層３４０３は、金属膜又は金属膜と金属酸化膜とを積層した積層構造等を用いることができる。金属膜としては、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウムから選択された元素あるいはこれらの元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法又はプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜との積層構造としては、上述した金属膜を形成した後に、酸素雰囲気下またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気下またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を形成することで設けることができる。例えば、金属膜としてスパッタ法又はＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うと、タングステン膜の表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜（例えば、タングステン膜）を形成した後に、当該金属膜上にスパッタリング法により酸化シリコン（ＳｉＯ２）等からなる絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン膜上にタングステン酸化物膜）を形成してもよい。また、プラズマ処理として、例えば高密度プラズマ処理を行ってもよい。また、金属酸化膜の他に、金属窒化物又は金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下又は窒素と酸素の混合雰囲気下でプラズマ処理や加熱処理を行えばよい。
【００８１】
非晶質半導体膜３４０５は、スパッタリング法、ＬＰＣＶＤ法又はプラズマＣＶＤ法等により、１０ｎｍ以上２００ｎｍ以下（好ましくは３０ｎｍ以上１５０ｎｍ以下）の厚さで形成する。
【００８２】
次に、非晶質半導体膜３４０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法と、を組み合わせた方法等により非晶質半導体膜３４０５を結晶化してもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜３４０５ａ〜３４０５ｆを形成し、結晶質半導体膜３４０５ａ〜３４０５ｆを覆うようにゲート絶縁膜３４０６を形成する（図１０（Ｂ）参照）。なお、結晶質半導体膜の端部はテーパーを有するようにエッチングすることが好ましい。端部をテーパーとすることで、ゲート絶縁膜を良好に形成することができるためである。
【００８３】
ゲート絶縁膜３４０６は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料により形成する。例えば、ゲート絶縁膜３４０６を２層の積層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【００８４】
次に、結晶質半導体膜３４０５ａ〜３４０５ｆの作製工程の一例を以下に簡単に説明する。まず、プラズマＣＶＤ法を用いて、膜厚が５０ｎｍ〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）と、を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いてエッチングを行うことよって結晶質半導体膜３４０５ａ〜３４０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。なお、上記で形成される多結晶半導体膜に限定されず、単結晶半導体膜であってもよい。
【００８５】
結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）又はパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザー等の気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち一種又は複数種が添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー又は金蒸気レーザーのうち一種又は複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）又は第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１以上１０ＭＷ／ｃｍ２以下）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち一種又は複数種が添加されているものを媒質とするレーザー、Ａｒイオンレーザー、又はＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期等を行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスのレーザーが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができ、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００８６】
また、ゲート絶縁膜３４０６は、結晶質半導体膜３４０５ａ〜３４０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ又はＸｅ等の希ガスと、酸素、酸化窒素、アンモニア、窒素、又は水素等の混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【００８７】
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下、代表的には５ｎｍ以上１０ｎｍ以下の絶縁膜が半導体膜上に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さについて、理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常な酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００８８】
ゲート絶縁膜３４０６は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン又は窒化シリコン等の絶縁膜を堆積し、積層して形成しても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【００８９】
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた結晶質半導体膜３４０５ａ〜３４０５ｆは、そのレーザービームの走査方向に結晶を成長させることができる。走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁膜を組み合わせることで、特性のばらつきが小さく、且つ電界効果移動度が高い薄膜トランジスタを得ることができる。
【００９０】
次に、ゲート絶縁膜３４０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法又はスパッタリング法等により、２０ｎｍ以上１００ｎｍ以下の厚さで形成する。第２の導電膜は、１００ｎｍ以上４００ｎｍ以下の厚さで形成する。第１の導電膜と第２の導電膜は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングして導電性を付加した多結晶シリコン等の半導体材料により形成してもよい。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、及び窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層の積層構造ではなく、３層の積層構造の場合には、アルミニウム膜をモリブデン膜により挟んだ積層構造を採用するとよい。
【００９１】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、結晶質半導体膜３４０５ａ〜３４０５ｆの上方にゲート電極３４０７を形成する。ここでは、ゲート電極３４０７として、第１の導電膜３４０７ａと第２の導電膜３４０７ｂを積層して設けた例を示している。
【００９２】
次に、ゲート電極３４０７をマスクとして結晶質半導体膜３４０５ａ、３４０５ｂ、３４０５ｄ、及び３４０５ｆに、イオンドープ法又はイオン注入法により、Ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、Ｐ型を付与する不純物元素を高濃度で結晶質半導体膜３４０５ｃ及び３４０５ｅに添加する。Ｎ型を付与する不純物元素としては、リン又はヒ素等を用いることができる。Ｐ型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、Ｎ型を付与する不純物元素としてリンを用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように結晶質半導体膜３４０５ａ、３４０５ｂ、３４０５ｄ、及び３４０５ｆに選択的に導入し、Ｎ型を示す不純物領域３４０８を形成する。また、Ｐ型を付与する不純物元素としてボロンを用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に結晶質半導体膜３４０５ｃ、３４０５ｅに導入し、Ｐ型を示す不純物領域３４０９を形成する（図１０（Ｃ）参照）。
【００９３】
続いて、ゲート絶縁膜３４０６とゲート電極３４０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法又はスパッタリング法等により、シリコン、シリコンの酸化物若しくはシリコンの窒化物等の無機材料を含む膜、又は有機樹脂等の有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極３４０７の側面に接する絶縁膜３４１０（サイドウォールともよばれる）を形成する。絶縁膜３４１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【００９４】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極３４０７及び絶縁膜３４１０をマスクとして用いて、結晶質半導体膜３４０５ａ、結晶質半導体膜３４０５ｂ、結晶質半導体膜３４０５ｄ及び結晶質半導体膜３４０５ｆにＮ型を付与する不純物元素を高濃度に添加し、Ｎ型を示す不純物領域３４１１を形成する。ここでは、Ｎ型を付与する不純物元素としてリンを用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように結晶質半導体膜３４０５ａ、結晶質半導体膜３４０５ｂ、結晶質半導体膜３４０５ｄ及び結晶質半導体膜３４０５ｆに選択的に導入し、不純物領域３４０８より高濃度のＮ型を示す不純物領域３４１１を形成する。
【００９５】
以上の工程により、ｎチャネル型の薄膜トランジスタ３４００ａ、３４００ｂ、３４００ｄ、３４００ｆとｐチャネル型の薄膜トランジスタ３４００ｃ、３４００ｅが形成される（図１０（Ｄ）参照）。
【００９６】
ｎチャネル型の薄膜トランジスタ３４００ａは、ゲート電極３４０７と重なる結晶質半導体膜３４０５ａの領域にチャネル形成領域が形成され、ゲート電極３４０７及び絶縁膜３４１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域３４１１が形成され、絶縁膜３４１０と重なる領域であってチャネル形成領域と不純物領域３４１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型の薄膜トランジスタ３４００ｂ、３４００ｄ、３４００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域３４１１が形成されている。
【００９７】
ｐチャネル型の薄膜トランジスタ３４００ｃは、ゲート電極３４０７と重なる結晶質半導体膜３４０５ｃの領域にチャネル形成領域が形成され、ゲート電極３４０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域３４０９が形成されている。また、ｐチャネル型の薄膜トランジスタ３４００ｅも同様にチャネル形成領域及び不純物領域３４０９が形成されている。なお、ここでは、ｐチャネル型の薄膜トランジスタ３４００ｃ、３４００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型の薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型の薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【００９８】
次に、結晶質半導体膜３４０５ａ〜３４０５ｆ及びゲート電極３４０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ３４００ａ〜３４００ｆのソース領域又はドレイン領域を形成する不純物領域３４０９及び不純物領域３４１１と電気的に接続される導電膜３４１３を形成する（図１１（Ａ）を参照）。絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法又はスクリーン印刷法等により、シリコンの酸化物若しくはシリコンの窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル若しくはエポキシ等の有機材料又はシロキサン材料等により、単層又は積層して形成する。ここでは、当該絶縁膜を２層で設け、第１層目の絶縁膜３４１２ａとして窒化酸化シリコン膜で形成し、第２層目の絶縁膜３４１２ｂとして酸化窒化シリコン膜で形成する。また、導電膜３４１３は、薄膜トランジスタ３４００ａ〜３４００ｆのソース電極又はドレイン電極を形成する。
【００９９】
なお、絶縁膜３４１２ａ及び絶縁膜３４１２ｂを形成する前、または絶縁膜３４１２ａ、３４１２ｂのうちの１つ又は複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理としては、熱アニール法、レーザーアニール法又はＲＴＡ法等を適用するとよい。
【０１００】
導電膜３４１３は、ＣＶＤ法又はスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素若しくはシリコンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層又は積層して形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又はアルミニウムを主成分とし、ニッケルと、炭素及びシリコンの一方又は両方と、を含む合金材料が相当する。積層の導電膜３４１３としては、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜との積層構造を採用するとよい。なお、バリア膜は、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物からなる薄膜により設けられる。アルミニウム及びアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜３４１３の材料として最適である。また、上層と下層にバリア層を設けると、アルミニウム及びアルミニウムシリコンにヒロックが発生することを防止することができる。また、還元性の高い元素であるチタンによりバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元することができるため自然酸化膜が除去され、結晶質半導体膜と良好なコンタクトをとることができる。
【０１０１】
次に、導電膜３４１３を覆うように、絶縁膜３４１４を形成し、当該絶縁膜３４１４上に、薄膜トランジスタ３４００ａ及び薄膜トランジスタ３４００ｆのソース電極又はドレイン電極を形成する導電膜３４１３とそれぞれ電気的に接続される、導電膜３４１５ａ及び導電膜３４１５ｂを形成する。また、薄膜トランジスタ３４００ｂ等のソース電極又はドレイン電極を形成する導電膜３４１３と電気的に接続される導電膜３４１６を形成する。なお、導電膜３４１５ａ、導電膜３４１５ｂ及び導電膜３４１６は同一の材料で同一の工程で形成してもよい。導電膜３４１５ａ、導電膜３４１５ｂ及び導電膜３４１６は、上述した導電膜３４１３の材料として示した、いずれかの材料を用いて形成することができる。
【０１０２】
続いて、導電膜３４１６にアンテナとして機能する導電膜３４１７が電気的に接続されるように形成する（図１１（Ｂ）を参照）。
【０１０３】
絶縁膜３４１４は、ＣＶＤ法又はスパッタリング法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）若しくは窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、又は積層して設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、有機基（例えば、アルキル基又はアリール基）やフルオロ基を用いても良い。有機基は、フルオロ基を有していても良い。
【０１０４】
導電膜３４１７は、ＣＶＤ法、スパッタリング法、スクリーン印刷若しくはグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法又はメッキ法等を用いて、導電性材料により形成する。導電膜３４１７は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル若しくはモリブデンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層で又は積層して形成する。
【０１０５】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜３４１７を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解又は分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデン及びチタン等のいずれか一以上の金属粒子、ハロゲン化銀の微粒子又は分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤及び被覆材として機能する有機樹脂から選ばれた一又は複数を用いることができる。代表的には、エポキシ樹脂及びシリコン樹脂等の有機樹脂が挙げられる。また、導電性のペーストを押し出した後に焼成を行うことが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、約１５０〜３００℃で焼成することにより硬化させて導電膜を得ることができる。また、はんだ又は鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるという利点を有している。
【０１０６】
また、導電膜３４１５ａ及び導電膜３４１５ｂは、後の工程において本発明の一態様の半導体装置に含まれる二次電池と電気的に接続される配線として機能する。また、アンテナとして機能する導電膜３４１７を形成する際に、導電膜３４１５ａ及び導電膜３４１５ｂに電気的に接続するように別途導電膜を形成し、当該導電膜を二次電池に接続する配線として利用してもよい。
【０１０７】
次に、導電膜３４１７を覆うように絶縁膜３４１８を形成し、薄膜トランジスタ３４００ａ〜３４００ｆ及び導電膜３４１７等を含む層（以下、「素子形成層３４１９」という。）を基板３４０１から剥離する。ここでは、レーザー光（例えば、ＵＶ光）を照射することによって、薄膜トランジスタ３４００ａ〜３４００ｆを避けた領域に開口部を形成し（図１１（Ｃ）を参照）、物理的な力を用いて基板３４０１から素子形成層３４１９を剥離することができる。また、基板３４０１から素子形成層３４１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層３４０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲン若しくはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素を使用する。そうすると、素子形成層３４１９は、基板３４０１から剥離された状態となる。なお、剥離層３４０３は全てを除去するのではなく、一部分を残存させてもよい。一部を残存させて除去することによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。そのため、スループットが向上し、コストが低下する。また、剥離層３４０３の除去を行った後にも、基板３４０１上に素子形成層３４１９を保持しておくことが可能となる。また、剥離された基板３４０１を再利用することによって、コストの削減をすることができる。
【０１０８】
絶縁膜３４１８は、ＣＶＤ法又はスパッタリング法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、または積層して設けることができる。
【０１０９】
本実施の形態の一態様では、レーザー光の照射により素子形成層３４１９に開口部を形成した後に、当該素子形成層３４１９の一方の面（絶縁膜３４１８の露出した面）に第１のシート材３４２０を貼り合わせ、基板３４０１から素子形成層３４１９を剥離する（図１２（Ａ）を参照）。
【０１１０】
次に、素子形成層３４１９の他方の面（剥離により露出した面）に、第２のシート材３４２１を貼り合わせ、加熱処理と加圧処理の一方又は両方を行って、第２のシート材３４２１を貼り合わせる（図１２（Ｂ）を参照）。第１のシート材３４２０及び第２のシート材３４２１として、ホットメルトフィルム等を用いることができる。
【０１１１】
また、第１のシート材３４２０及び第２のシート材３４２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム又は帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面にのみ帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。更には、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面又は一部の面に設ければよい。ここで帯電防止可能な材料としては、導電性材料である金属、インジウムと錫の酸化物（ＩＴＯ）又は両性界面活性剤、陽イオン性界面活性剤若しくは非イオン性界面活性剤等の界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基及び４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付け、練り込み、又は塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを防止することができる。
【０１１２】
なお、電源回路の保持容量は、薄膜の二次電池を導電膜３４１５ａ、３４１５ｂに接続して形成されるが、二次電池との接続は、基板３４０１から素子形成層３４１９を剥離する前（図１１（Ｂ）又は図１１（Ｃ）の段階）に行ってもよいし、基板３４０１から素子形成層３４１９を剥離した後（図１２（Ａ）の段階）に行ってもよいし、素子形成層３４１９を第１のシート材及び第２のシート材で封止した後（図１２（Ｂ）の段階）に行ってもよい。以下に、素子形成層３４１９と二次電池とを接続して形成する構成の一例を図１３及び図１４を用いて説明する。
【０１１３】
図１１（Ｂ）において、アンテナとして機能する導電膜３４１７と同時に導電膜３４１５ａ及び導電膜３４１５ｂにそれぞれ電気的に接続される導電膜３４３１ａ及び導電膜３４３１ｂを形成する。続けて、導電膜３４１７、導電膜３４３１ａ、導電膜３４３１ｂを覆うように絶縁膜３４１８を形成した後、導電膜３４３１ａ及び導電膜３４３１ｂの表面が露出するように開口部３４３２ａ及び開口部３４３２ｂを形成する。その後、レーザー光の照射により素子形成層３４１９に開口部を形成し、当該素子形成層３４１９の一方の面（絶縁膜３４１８の露出した面）に第１のシート材３４２０を貼り合わせ、基板３４０１から素子形成層３４１９を剥離する（図１３（Ａ）を参照）。
【０１１４】
次に、素子形成層３４１９の他方の面（剥離により露出した面）に第２のシート材３４２１を貼り合わせ、素子形成層３４１９を第１のシート材３４２０から剥離する。従って、ここでは第１のシート材３４２０として粘着力が弱いものを用いる。続けて、開口部３４３２ａ及び開口部３４３２ｂを介して導電膜３４３１ａ及び導電膜３４３１ｂとそれぞれ電気的に接続される導電膜３４３４ａ及び導電膜３４３４ｂを選択的に形成する（図１３（Ｂ）を参照）。
【０１１５】
導電膜３４３４ａ及び導電膜３４３４ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷若しくはグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法又はメッキ法等を用いて、導電性材料により形成する。導電膜３４３４ａ及び導電膜３４３４ｂは、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル若しくはモリブデンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層で又は積層して形成する。
【０１１６】
なお、ここでは、基板３４０１から素子形成層３４１９を剥離した後に導電膜３４３４ａ及び導電膜３４３４ｂを形成する例を示しているが、導電膜３４３４ａ及び導電膜３４３４ｂを形成した後に基板３４０１から素子形成層３４１９の剥離を行ってもよい。
【０１１７】
次に、基板上に複数の素子を形成している場合には、素子形成層３４１９を素子ごとに分断する（図１４（Ａ）を参照）。分断は、レーザー照射装置、ダイシング装置又はスクライブ装置等を用いることができる。ここでは、レーザー光を照射することによって１枚の基板に形成された複数の素子を各々分断する。
【０１１８】
次に、分断された素子を二次電池と電気的に接続する（図１４（Ｂ）を参照）。本実施の形態の一態様においては、電源回路の保持容量としては薄膜の二次電池が用いられ、集電体薄膜、負極活物質層、固体電解質層、正極活物質層及び集電体薄膜の薄膜層が順次積層される。
【０１１９】
導電膜３４３６ａ及び導電膜３４３６ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷若しくはグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法又はメッキ法等を用いて、導電性材料により形成する。導電膜３４３６ａ及び導電膜３４３６ｂは、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層で、又は積層して形成する。導電性材料には、負極活物質と密着性がよく、抵抗が小さいことが求められ、特にアルミニウム、銅、ニッケル、バナジウム等が好適である。
【０１２０】
薄膜の二次電池の構成について更に詳述すると、導電膜３４３６ａ上に負極活物質層３４８１を形成する。一般には酸化バナジウム（Ｖ２Ｏ５）等が用いられる。次に負極活物質層３４８１上に固体電解質層３４８２を形成する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）等が用いられる。次に、固体電解質層３４８２上に正極活物質層３４８３を形成する。一般には、マンガン酸リチウム（ＬｉＭｎ２Ｏ４）等が用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）又はニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に、正極活物質層３４８３上に電極となる集電体薄膜３４８４を形成する。集電体薄膜３４８４は正極活物質層３４８３と密着性がよく、抵抗が低いことが必要であり、アルミニウム、銅、ニッケル、バナジウム等を用いることができる。
【０１２１】
上述の負極活物質層３４８１、固体電解質層３４８２、正極活物質層３４８３及び集電体薄膜３４８４の各薄膜層はスパッタ技術を用いて形成しても良いし、蒸着技術を用いても良い。各層の厚さは０．１μｍ〜３μｍが望ましい。
【０１２２】
次に、樹脂膜をスピンコート法等により形成する。そして、この樹脂膜をエッチングしてコンタクトホールを形成し、層間膜３４８５を形成する。層間膜３４８５は樹脂膜には限定されず、ＣＶＤ法により形成された酸化膜等の他の膜であっても良いが、平坦性の観点から樹脂膜が望ましい。また、感光性樹脂を用いることで、エッチングを行うことなくコンタクトホールを形成することができる。次に、層間膜３４８５上に配線層３４８６を形成し、導電膜３４３６ｂと接続することにより、二次電池の電気的な接続を確保する。
【０１２３】
ここでは、素子形成層３４１９に設けられた導電膜３４３４ａ及び導電膜３４３４ｂと、予め別に形成した薄膜の二次電池３４８９の接続端子となる導電膜３４３６ａ及び導電膜３４３６ｂと、をそれぞれ接続する。ここで、導電膜３４３４ａと導電膜３４３６ａとの接続、又は導電膜３４３４ｂと導電膜３４３６ｂとの接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ））又は異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ））等の接着性を有する材料を介して圧着させることにより電気的に接続する場合を示している。ここでは、接着性を有する樹脂３４３７に含まれる導電性粒子３４３８を介して接続される例を示している。また、他にも、銀ペースト、銅ペースト若しくはカーボンペースト等の導電性接着剤又は半田接合等を用いて接続を行うことも可能である。
【０１２４】
なお、トランジスタの構成は、様々な形態をとることができる。本実施の形態の一態様で示した特定の構成に限定されない。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続される構成となるため、複数のトランジスタが直列に接続された構成となる。マルチゲート構造にすることによりオフ電流を低減し、トランジスタの耐圧を向上させて信頼性を向上させ、また、飽和領域での動作時にドレイン電極とソース電極との間の電圧が変化しても、ドレイン電極とソース電極との間の電流の変化が小さく、フラットな特性にすること等ができる。また、チャネルの上下にゲート電極が配置されている構成でもよい。チャネルの上下にゲート電極を配置することでチャネル領域が増えるため、電流値を大きくし、空乏層ができやすくなってサブスレッショルド係数（Ｓ値）を小さくすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続された構成となる。
【０１２５】
また、本発明の一態様に用いるトランジスタは、チャネル形成領域上にゲート電極が配置されている構成でもよく、チャネル形成領域下にゲート電極が配置されている構成でもよい。または、正スタガ構造であってもよく、逆スタガ構造でもよい。チャネル形成領域が複数の領域に分かれていてもよく、複数のチャネル領域が並列に接続されていてもよく、直列に接続されていてもよい。また、チャネル形成領域（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。または、チャネル形成領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすると、チャネル形成領域の一部に電荷が蓄積され、動作が不安定になることを防ぐことができる。また、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減し、トランジスタの耐圧を向上させて信頼性を向上させ、飽和領域での動作時に、ドレイン電極とソース電極の間の電圧が変化しても、ドレイン電極とソース電極との間の電流の変化が小さく、フラットな特性にすることができる。
【０１２６】
なお、本実施の形態の一態様の半導体装置の作製方法は、本明細書に記載した半導体装置に適用することができる。すなわち本実施の形態の一態様によれば、信号波形における信号ラインと基準ラインの差分を検出することで復調信号を生成し、変調度の小さい信号であっても安定して復調信号を生成して情報の送受信を可能にする半導体装置を作製することができる。
【０１２７】
更には、各々のノイズが打ち消され、搬送波に起因するノイズの影響を低減して信号の復調をすることが可能な半導体装置を作製することができる。
【０１２８】
更には、変調度が１０％の無線信号についても信号の検出が安定して行うことができ、ＩＳＯ／ＩＥＣ１５６９３に準拠した信号の送受信を安定して行うことができる半導体装置を作製することができる。
【０１２９】
本発明の一態様の半導体装置では、無線信号の受信中に電源電力の供給が継続して行われるため、安定した動作が可能である。また、無線による充電が可能な半導体装置とすることで、電池の経時的な劣化に伴う個体情報の送受信を行うための電力の不足を補うことができる。
【０１３０】
更には、第１のバイアス回路の出力と第２のバイアス回路の出力の差分を検出することで復調信号を生成し、変調度の小さい信号であっても安定して復調信号を生成可能であり、ノイズの影響を低減して信号の復調をすることが可能な半導体装置を作製することができる。
【０１３１】
また、本発明の一態様の半導体装置では、変調度１０％の搬送波の受信中は電源電力の供給が継続して行われるため、安定した動作が可能である。また、無線による充電が可能な半導体装置とすることで、電池の経時的な劣化に伴う個体情報の送受信を行うための電力の不足を補うことができる。
【０１３２】
（実施の形態３）
本実施の形態の一態様では、上記の実施の形態の一態様で示した半導体装置の作製方法の一例に関して、図面を参照して説明する。本実施の形態の一態様においては、半導体装置が有するアンテナ、バッテリー及び信号処理回路を同一基板上に設ける構成について説明する。なお、一の単結晶基板上に、チャネル形成領域が形成されたトランジスタを用いて一度にアンテナ、バッテリー及び信号処理回路を形成する。単結晶基板上にトランジスタを形成することで、電気的特性のばらつきが少ないトランジスタにより半導体装置を構成することができるため好適である。また、バッテリーとしては薄膜二次電池を用いた例について説明する。
【０１３３】
まず、半導体基板３５００に素子領域を分離して、領域３５０４及び領域３５０６を形成する（図１５（Ａ）を参照）。半導体基板３５００に設けられた領域３５０４及び領域３５０６は、それぞれ絶縁膜３５０２（フィールド酸化膜ともいう）によって分離されている。また、ここでは、半導体基板３５００としてＮ型の導電型を有する単結晶シリコン基板を用い、半導体基板３５００の領域３５０６にｐウェル３５０７を設けた例を示している。
【０１３４】
また、半導体基板３５００は、半導体基板であれば特に限定されない。例えば、Ｎ型又はＰ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法又はＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１３５】
領域３５０４及び領域３５０６は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることで形成することができる。
【０１３６】
また、半導体基板３５００の領域３５０６に形成されたｐウェル３５０７は、半導体基板３５００にＰ型を付与する不純物元素を選択的に導入することによって形成することができる。Ｐ型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。
【０１３７】
なお、本実施の形態の一態様では、半導体基板３５００としてＮ型の導電型を有する半導体基板を用いているため、領域３５０４には不純物元素の導入を行っていないが、Ｎ型を付与する不純物元素を導入することにより、領域３５０４にｎウェルを形成してもよい。Ｎ型を付与する不純物元素としては、リン又はヒ素等を用いることができる。一方、Ｐ型の導電型を有する半導体基板を用いる場合には、領域３５０４にＮ型を付与する不純物元素を導入してｎウェルを形成し、領域３５０６には不純物元素の導入を行わない構成としてもよい。
【０１３８】
次に、領域３５０４及び領域３５０６を覆うように絶縁膜３５３２及び絶縁膜３５３４をそれぞれ形成する（図１５（Ｂ）を参照）。
【０１３９】
絶縁膜３５３２及び絶縁膜３５３４は、例えば、熱処理により半導体基板３５００に設けられた領域３５０４及び領域３５０６の表面を酸化させることにより酸化シリコン膜で形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に窒化処理を行うことによって、酸化シリコン膜の表面を窒化させ、酸化シリコン膜と、酸素と窒素を有する膜（酸化窒化シリコン膜）と、を積層して形成してもよい。
【０１４０】
他にも、上述したように、プラズマ処理により絶縁膜３５３２及び絶縁膜３５３４を形成してもよい。例えば、半導体基板３５００に設けられた領域３５０４及び領域３５０６の表面に高密度プラズマ処理を行うことで、表面を酸化又は窒化して、絶縁膜３５３２及び絶縁膜３５３４として酸化シリコン膜又は窒化シリコン膜を形成することができる。また、高密度プラズマ処理により領域３５０４及び領域３５０６の表面に酸化処理を行い、再度高密度プラズマ処理を行うことで窒化してもよい。この場合、領域３５０４及び領域３５０６の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸化窒化シリコン膜が形成され、絶縁膜３５３２及び絶縁膜３５３４は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域３５０４及び領域３５０６の表面に酸化シリコン膜を形成し、高密度プラズマ処理により表面を酸化又は窒化してもよい。
【０１４１】
また、半導体基板３５００の領域３５０４及び領域３５０６に形成された絶縁膜３５３２及び絶縁膜３５３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１４２】
次に、領域３５０４及び領域３５０６の上方に形成された絶縁膜３５３２及び絶縁膜３５３４を覆うように導電膜を形成する（図１５（Ｃ）を参照）。ここでは、導電膜として、導電膜３５３６と導電膜３５３８を順に積層して形成した例を示している。もちろん、導電膜は、単層で又は３層以上を積層して形成してもよい。
【０１４３】
導電膜３５３６及び導電膜３５３８としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、若しくはニオブ等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
【０１４４】
ここでは、導電膜３５３６として窒化タンタル膜を形成し、その上に導電膜３５３８としてタングステン膜を形成して積層構造で設ける。また、導電膜３５３６として、窒化タンタル、窒化タングステン、窒化モリブデン若しくは窒化チタンから選ばれた材料からなる膜を単層で、又は積層して形成し、導電膜３５３８として、タングステン、タンタル、モリブデン若しくはチタンから選ばれた材料からなる膜を単層で、又は積層して形成することができる。
【０１４５】
次に、積層して設けられた導電膜３５３６及び導電膜３５３８を選択的にエッチングして除去することで、領域３５０４及び領域３５０６上の所望の位置に導電膜３５３６及び導電膜３５３８を残存させ、ゲート電極３５４０及びゲート電極３５４２を形成する（図１６（Ａ）を参照）。
【０１４６】
次に、領域３５０４を覆うようにレジストマスク３５４８を選択的に形成し、レジストマスク３５４８及びゲート電極３５４２をマスクとして領域３５０６の所望の位置に不純物元素を導入し、不純物領域を形成する（図１６（Ｂ）を参照）。不純物元素としては、Ｎ型を付与する不純物元素又はＰ型を付与する不純物元素を用いる。Ｎ型を付与する不純物元素としては、リン又はヒ素等を用いることができる。Ｐ型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、不純物元素として、リンを用いる。
【０１４７】
図１６（Ｂ）においては、不純物元素を導入することで、領域３５０６にソース領域及びドレイン領域を形成する不純物領域３５５２と、チャネル形成領域３５５０と、が形成される。
【０１４８】
次に、領域３５０６を覆うようにレジストマスク３５６６を選択的に形成し、レジストマスク３５６６及びゲート電極３５４０をマスクとして領域３５０４に不純物元素を導入し、不純物領域を形成する（図１６（Ｃ）を参照）。不純物元素としては、Ｎ型を付与する不純物元素又はＰ型を付与する不純物元素を用いる。Ｎ型を付与する不純物元素としては、リン又はヒ素等を用いることができる。Ｐ型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、図１６（Ｂ）で領域３５０６に導入した不純物元素と異なる導電型を付与する不純物元素（例えば、ボロン）を導入する。その結果、領域３５０４にソース領域及びドレイン領域を形成する不純物領域３５７０と、チャネル形成領域３５６８と、が形成される。
【０１４９】
次に、絶縁膜３５３２、絶縁膜３５３４、ゲート電極３５４０及びゲート電極３５４２を覆って絶縁膜３５７２を形成し、絶縁膜３５７２上に領域３５０４及び領域３５０６にそれぞれ形成された不純物領域３５５２及び不純物領域３５７０と電気的に接続される配線３５７４を形成する（図１７（Ａ）を参照）。
【０１５０】
第２の絶縁膜３５７２は、ＣＶＤ法又はスパッタリング法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、又は積層して設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、有機基（例えばアルキル基又はアリール基）やフルオロ基を用いても良い。有機基は、フルオロ基を有していても良い。
【０１５１】
配線３５７４は、ＣＶＤ法又はスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、シリコンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料の膜を、単層で、又は積層して形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分とし、ニッケルを含む材料、またはアルミニウムを主成分とし、ニッケルと、炭素及びシリコンの一方又は両方と、を含む合金材料に相当する。積層の配線３５７４としては、例えば、バリア膜とアルミニウムシリコン膜とバリア膜との積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜との積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物からなる薄膜により設けられる。アルミニウム及びアルミニウムシリコンは低抵抗であり、且つ安価であるため、配線３５７４の材料として最適である。また、上層と下層にバリア膜を設けると、アルミニウム及びアルミニウムシリコンにヒロックが発生することを防止できる。また、還元性の高い元素であるチタンによりバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元することができるため自然酸化膜が除去され、結晶質半導体膜と良好なコンタクトをとることができる。
【０１５２】
なお、本発明の一態様にて適用するトランジスタの構造は図示した構造に限定されない。例えば、逆スタガ構造、フィンＦＥＴ構造等であってもよい。フィンＦＥＴ構造とすることで、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１５３】
また、本発明の一態様の半導体装置においては、信号処理回路に電力を供給する、電力を蓄積できるバッテリーを具備することを特徴とする。バッテリーとしては、電気二重層コンデンサ等のコンデンサ又は薄膜の二次電池を用いることが好ましい。そこで本実施の形態の一態様においては、トランジスタと薄膜の二次電池との接続について説明する。
【０１５４】
本実施の形態の一態様において二次電池は、トランジスタに接続された配線３５７４上に積層して形成される。二次電池は、集電体薄膜、負極活物質層、固体電解質層、正極活物質層及び集電体薄膜の薄膜層が順次積層される（図１７（Ｂ）を参照）。そのため、二次電池の集電体薄膜と兼用される配線３５７４の材料には、負極活物質と密着性がよく、抵抗が低いものが求められ、特にアルミニウム、銅、ニッケル及びバナジウム等が好適である。
【０１５５】
次に、薄膜二次電池の構成について詳述する。まず、配線３５７４上に負極活物質層３５９１を形成する。一般には酸化バナジウム（Ｖ２Ｏ５）等が用いられる。次に、負極活物質層３５９１上に固体電解質層３５９２を形成する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）等が用いられる。次に、固体電解質層３５９２上に正極活物質層３５９３を形成する。一般にはマンガン酸リチウム（ＬｉＭｎ２Ｏ４）等が用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）又はニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に、正極活物質層３５９３上に電極となる集電体薄膜３５９４を形成する。集電体薄膜３５９４には正極活物質層３５９３と密着性がよく、抵抗が低いものが求められ、アルミニウム、銅、ニッケル、バナジウム等を用いることができる。
【０１５６】
上述の負極活物質層３５９１、固体電解質層３５９２、正極活物質層３５９３及び集電体薄膜３５９４の各薄膜層はスパッタリング技術を用いて形成しても良いし、蒸着技術を用いて形成しても良い。また、それぞれの層の厚さは０．１μｍ〜３μｍが望ましい。
【０１５７】
次に、樹脂膜をスピンコート法等により形成する。そして、この樹脂膜をエッチングしてコンタクトホールを形成し、層間膜３５９６を形成する。層間膜３５９６は樹脂膜には限定されず、ＣＶＤ法により形成した酸化膜等の他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いると、エッチングを行うことなくコンタクトホールを形成することができる。次に、層間膜３５９６上に配線層３５９５を形成し、配線３５９７と接続させることで、二次電池の電気的な接続を確保する。
【０１５８】
以上のような構成にすることにより、本発明の一態様の半導体装置においては、単結晶基板上にトランジスタを形成し、その上に薄膜二次電池を有する構成を採ることができる。従って、本実施の形態の一態様においては、極薄であり、且つ小型の半導体装置を作製することができる。
【０１５９】
なお、本実施の形態の一態様の半導体装置の作製方法は、本明細書に記載した半導体装置に適用することができる。すなわち本実施の形態の一態様によれば、信号波形における信号ラインと基準ラインの差分を検出することで復調信号を生成し、変調度の小さい信号であっても安定して復調信号を生成して情報の送受信を可能にする半導体装置を作製することができる。
【０１６０】
更には、各々のノイズが打ち消され、搬送波に起因するノイズの影響を低減して信号の復調をすることが可能な半導体装置を作製することができる。
【０１６１】
更には、変調度が１０％の無線信号についても信号の検出が安定して行うことができ、ＩＳＯ／ＩＥＣ１５６９３に準拠した信号の送受信を安定して行うことができる半導体装置を作製することができる。
【０１６２】
本発明の一態様の半導体装置では、無線信号の受信中に電源電力の供給が継続して行われるため、安定した動作が可能である。また、無線による充電が可能な半導体装置とすることで、電池の経時的な劣化に伴う個体情報の送受信を行うための電力の不足を補うことができる。
【０１６３】
更には、第１のバイアス回路の出力と第２のバイアス回路の出力の差分を検出することで復調信号を生成し、変調度の小さい信号であっても安定して復調信号を生成可能であり、ノイズの影響を低減して信号の復調をすることが可能な半導体装置を作製することができる。
【０１６４】
また、本発明の一態様の半導体装置では、変調度１０％の搬送波の受信中は電源電力の供給が継続して行われるため、安定した動作が可能である。また、無線による充電が可能な半導体装置とすることで、電池の経時的な劣化に伴う個体情報の送受信を行うための電力の不足を補うことができる。
【０１６５】
（実施の形態４）
本実施の形態の一態様では、上記の実施の形態の一態様とは異なる半導体装置の作製方法の一例に関して、図面を参照して説明する。
【０１６６】
まず、基板３６００上に絶縁膜を形成する。ここでは、Ｎ型の導電型を有する単結晶シリコン基板を基板３６００として用いて、基板３６００上に絶縁膜３６０２及び絶縁膜３６０４を形成する（図１８（Ａ）を参照）。例えば、基板３６００に熱処理を行うことにより絶縁膜３６０２として酸化シリコン膜を形成し、絶縁膜３６０２上にＣＶＤ法を用いて窒化シリコン膜を形成する。
【０１６７】
また、基板３６００は、半導体基板であればシリコン基板に限定されない。例えば、Ｎ型又はＰ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板若しくはＺｎＳｅ基板等）又は貼り合わせ法若しくはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１６８】
また、絶縁膜３６０４は、絶縁膜３６０２を形成した後に高密度プラズマ処理により絶縁膜３６０２を窒化することにより設けてもよい。なお、基板３６００上に設ける絶縁膜は単層で、又は３層以上に積層して設けてもよい。
【０１６９】
次に、絶縁膜３６０４上に選択的にレジストマスク３６０６のパターンを形成し、レジストマスク３６０６をマスクとして選択的にエッチングを行うことによって、基板３６００に選択的に凹部３６０８を形成する（図１８（Ｂ）を参照）。基板３６００の一部、絶縁膜３６０２及び絶縁膜３６０４のエッチングは、プラズマを利用したドライエッチングにより行うことができる。
【０１７０】
次に、レジストマスク３６０６のパターンを除去した後、基板３６００に形成された凹部３６０８を充填するように絶縁膜３６１０を形成する（図１８（Ｃ）を参照）。
【０１７１】
絶縁膜３６１０は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて形成する。ここでは、絶縁膜３６１０として、常圧ＣＶＤ法又は減圧ＣＶＤ法を用いて、ＴＥＯＳ（テトラエチルオルソシリケート）ガスにより酸化シリコン膜を形成する。
【０１７２】
次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板３６００の表面を露出させる。ここでは、基板３６００の表面を露出させることにより、基板３６００の凹部３６０８に形成された絶縁膜３６１１間に領域３６１２及び領域３６１３が設けられる。なお、絶縁膜３６１１は、基板３６００の表面に形成された絶縁膜３６１０が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、Ｐ型の導電型を付与する不純物元素を選択的に導入することによって、基板３６００の領域３６１３にｐウェル３６１５を形成する（図１９（Ａ）を参照）。
【０１７３】
Ｐ型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、不純物元素として、ボロンを領域３６１３に導入する。
【０１７４】
なお、本実施の形態の一態様では、基板３６００としてＮ型の導電型を有する半導体基板を用いているため、領域３６１２には不純物元素の導入を行っていないが、Ｎ型を付与する不純物元素を導入することにより領域３６１２にｎウェルを形成してもよい。Ｎ型を付与する不純物元素としては、リン又はヒ素等を用いることができる。
【０１７５】
一方、Ｐ型の導電型を有する半導体基板を用いる場合には、領域３６１２にＮ型を付与する不純物元素を導入してｎウェルを形成し、領域３６１３には不純物元素の導入を行わない構成としてもよい。
【０１７６】
次に、基板３６００の領域３６１２及び領域３６１３の表面に絶縁膜３６３２及び絶縁膜３６３４をそれぞれ形成する（図１９（Ｂ）を参照）。
【０１７７】
絶縁膜３６３２及び絶縁膜３６３４は、例えば、熱処理を行って基板３６００に設けられた領域３６１２及び領域３６１３の表面を酸化させることにより、酸化シリコン膜で形成することができる。また、熱酸化法により酸化シリコン膜を形成し、窒化処理を行うことによって酸化シリコン膜の表面を窒化させ、酸化シリコン膜と、酸素及び窒素を有する膜（酸窒化シリコン膜）と、を積層して形成してもよい。
【０１７８】
他にも、上述したように、プラズマ処理により絶縁膜３６３２及び絶縁膜３６３４を形成してもよい。例えば、基板３６００に設けられた領域３６１２及び領域３６１３の表面に高密度プラズマ処理を行って、表面を酸化又は窒化することにより、絶縁膜３６３２及び絶縁膜３６３４として酸化シリコン膜又は窒化シリコン膜を形成することができる。また、高密度プラズマ処理により領域３６１２及び領域３６１３の表面に酸化処理を行い、再度高密度プラズマ処理を行うことによって窒化してもよい。この場合、領域３６１２及び領域３６１３の表面に接して酸化シリコン膜が形成され、この酸化シリコン膜上に酸化窒化シリコン膜が形成され、絶縁膜３６３２及び絶縁膜３６３４は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域３６１２及び領域３６１３の表面に酸化シリコン膜を形成した後に高密度プラズマ処理を行って、表面を酸化又は窒化してもよい。
【０１７９】
なお、基板３６００の領域３６１２及び領域３６１３に形成された絶縁膜３６３２及び絶縁膜３６３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１８０】
次に、基板３６００に設けられた領域３６１２及び領域３６１３上に形成された絶縁膜３６３２及び絶縁膜３６３４を覆うように導電膜を形成する（図１９（Ｃ）を参照）。ここでは、導電膜として、導電膜３６３６と導電膜３６３８とを順に積層して形成した例を示している。もちろん、導電膜は、単層で、又は３層以上に積層して形成してもよい。
【０１８１】
導電膜３６３６及び導電膜３６３８としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、若しくはニオブ等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
【０１８２】
ここでは、導電膜３６３６として窒化タンタル膜を形成し、その上に導電膜３６３８としてタングステン膜を形成して積層構造で設ける。また、導電膜３６３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた材料からなる膜を単層で、又は積層し、導電膜３６３８として、タングステン、タンタル、モリブデン、チタンから選ばれた材料からなる膜を単層で、又は積層して形成することができる。
【０１８３】
次に、積層して設けられた導電膜３６３６及び導電膜３６３８を選択的にエッチングして除去することによって、基板３６００の領域３６１２及び領域３６１３上の一部に導電膜３６３６及び導電膜３６３８を残存させ、それぞれゲート電極として機能する導電膜３６４０及び導電膜３６４２を形成する（図２０（Ａ）を参照）。また、ここでは、基板３６００において、導電膜３６４０及び導電膜３６４２と重ならない領域３６１２及び領域３６１３の表面を露出させる。
【０１８４】
具体的には、基板３６００の領域３６１２において、導電膜３６４０の下方に形成された絶縁膜３６３２のうち導電膜３６４０と重ならない部分を選択的に除去し、導電膜３６４０と絶縁膜３６３２の端部が概ね一致するように形成する。また、基板３６００の領域３６１３において、導電膜３６４２の下方に形成された絶縁膜３６３４のうち導電膜３６４２と重ならない部分を選択的に除去し、導電膜３６４２と絶縁膜３６３４の端部が概ね一致するように形成する。
【０１８５】
この場合、導電膜３６４０及び導電膜３６４２の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜３６４０及び導電膜３６４２を形成後残存したレジストマスク又は導電膜３６４０及び導電膜３６４２をマスクとして重ならない部分の絶縁膜等を除去してもよい。
【０１８６】
次に、基板３６００の領域３６１２及び領域３６１３に不純物元素を選択的に導入する（図２０（Ｂ）を参照）。ここでは、領域３６１３に導電膜３６４２をマスクとしてＮ型を付与する不純物元素を選択的に導入し、不純物領域３６５０を形成する。また、領域３６１２に導電膜３６４０をマスクとしてＰ型を付与する不純物元素を選択的に導入し、不純物領域３６４８を形成する。Ｎ型を付与する不純物元素としては、リン又はヒ素等を用いることができる。Ｐ型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。
【０１８７】
次に、導電膜３６４０及び導電膜３６４２の側面に接するサイドウォール３６５４を形成する。具体的には、プラズマＣＶＤ法又はスパッタリング法等により、シリコン、シリコンの酸化物若しくはシリコンの窒化物等の無機材料を含む膜又は有機樹脂等の有機材料を含む膜を、単層で、又は積層して形成する。そして、この絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることで、導電膜３６４０及び導電膜３６４２の側面に接するように形成することができる。なお、サイドウォール３６５４は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール３６５４は、導電膜３６４０及び導電膜３６４２の下方に形成された絶縁膜の側面にも接するように形成される。
【０１８８】
続いて、サイドウォール３６５４、導電膜３６４０及び導電膜３６４２をマスクとして基板３６００の領域３６１２及び領域３６１３に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図２０（Ｃ）を参照）。ここでは、基板３６００の領域３６１３にサイドウォール３６５４と導電膜３６４２をマスクとしてＬＤＤ領域よりも高濃度にＮ型を付与する不純物元素を導入し、領域３６１２にサイドウォール３６５４と導電膜３６４０をマスクとしてＬＤＤ領域よりも高濃度にＰ型を付与する不純物元素を導入する。
【０１８９】
その結果、基板３６００の領域３６１２には、ソース領域及びドレイン領域を形成する不純物領域３６５８と、ＬＤＤ領域を形成する低濃度不純物領域３６６０と、チャネル形成領域３６５６と、が形成される。また、基板３６００の領域３６１３には、ソース領域及びドレイン領域を形成する不純物領域３６６４と、ＬＤＤ領域を形成する低濃度不純物領域３６６６と、チャネル形成領域３６６２と、が形成される。
【０１９０】
なお、本実施の形態の一態様では、導電膜３６４０及び導電膜３６４２と重ならない基板３６００の領域３６１２及び領域３６１３を露出させた状態で不純物元素の導入を行っている。従って、基板３６００の領域３６１２及び領域３６１３にそれぞれ形成されるチャネル形成領域３６５６及びチャネル形成領域３６６２は導電膜３６４０及び導電膜３６４２と自己整合的に形成することができる。
【０１９１】
次に、基板３６００の領域３６１２及び領域３６１３上に設けられた絶縁膜及び導電膜等を覆うように絶縁膜を形成し、この絶縁膜に開口部３６７８を形成することで、絶縁膜３６７７を形成する（図２１（Ａ）を参照）。
【０１９２】
絶縁膜３６７７は、ＣＶＤ法又はスパッタリング法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン若しくはアクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、または積層して設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、有機基（例えばアルキル基、アリール基）やフルオロ基を用いても良い。有機基は、フルオロ基を有していても良い。
【０１９３】
次に、ＣＶＤ法等を用いて開口部３６７８に導電膜３６８０を形成し、当該導電膜３６８０と電気的に接続されるように絶縁膜３６７７上に導電膜３６８２ａ〜３６８２ｄを選択的に形成する（図２１（Ｂ）を参照）。
【０１９４】
導電膜３６８０及び導電膜３６８２ａ〜３６８２ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素若しくはシリコンから選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層で、又は積層して形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素及びシリコンの一方又は両方と、を含む合金材料に相当する。積層の導電膜３６８０及び導電膜３６８２ａ〜３６８２ｄとしては、例えば、バリア膜とアルミニウムシリコン膜とバリア膜との積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜との積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物からなる薄膜により設けられる。アルミニウム及びアルミニウムシリコンは低抵抗値であり、且つ安価であるため、導電膜３６８０及び導電膜３６８２ａ〜３６８２ｄの材料として最適である。また、上層と下層にバリア膜を設けると、アルミニウム及びアルミニウムシリコンにヒロックが発生することを防止することができる。また、還元性の高い元素であるチタンによりバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元することができるため自然酸化膜が除去され、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜３６８０及び導電膜３６８２ａ〜３６８２ｄはＣＶＤ法によりタングステンを選択成長することにより形成することができる。
【０１９５】
以上の工程により、基板３６００の領域３６１２に形成されたＰ型のトランジスタと、領域３６１３に形成されたＮ型のトランジスタとを得ることができる。
【０１９６】
なお、本発明の一態様にて適用するトランジスタの構造は図示した構造に限定されない。例えば、逆スタガ構造又はフィンＦＥＴ構造等であってもよい。フィンＦＥＴ構造とすることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１９７】
また、本発明の一態様における半導体装置においては、信号処理回路に電力を供給する、電力を蓄積できるバッテリーを具備することを特徴とする。バッテリーとしては、電気二重層コンデンサ又は薄膜の二次電池を用いることが好ましい。そこで本実施の形態の一態様においては、トランジスタと、薄膜の二次電池との接続について説明する。
【０１９８】
本実施の形態の一態様において二次電池は、トランジスタに接続された導電膜３６８２ｄ上に積層して形成される。二次電池は、集電体薄膜、負極活物質層、固体電解質層、正極活物質層及び集電体薄膜の薄膜層が順次積層される（図２１（Ｂ）を参照）。そのため、二次電池の集電体薄膜と兼用される導電膜３６８２ｄの材料には、負極活物質と密着性がよく、抵抗が低いことが求められ、特にアルミニウム、銅、ニッケル、バナジウム等が好適である。
【０１９９】
薄膜二次電池の構成について詳述する。導電膜３６８２ｄ上に負極活物質層３６９１を形成する。一般には酸化バナジウム（Ｖ２Ｏ５）等が用いられる。次に、負極活物質層３６９１上に固体電解質層３６９２を形成する。一般には、リン酸リチウム（Ｌｉ３ＰＯ４）等が用いられる。次に、固体電解質層３６９２上に正極活物質層３６９３を形成する。一般には、マンガン酸リチウム（ＬｉＭｎ２Ｏ４）等が用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）又はニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に、正極活物質層３６９３上に電極となる集電体薄膜３６９４を形成する。集電体薄膜３６９４は正極活物質層３６９３と密着性がよく、抵抗が低いことが求められ、アルミニウム、銅、ニッケルバナジウム等を用いることができる。
【０２００】
上述の負極活物質層３６９１、固体電解質層３６９２、正極活物質層３６９３及び集電体薄膜３６９４の各薄膜層はスパッタリング技術を用いて形成しても良いし、蒸着技術を用いても良い。また、それぞれの層の厚さは０．１μｍ〜３μｍが望ましい。
【０２０１】
次に樹脂膜をスピンコート法等により形成する。そして、この樹脂膜をエッチングしてコンタクトホールを形成し、層間膜３６９６を形成する。層間膜３６９６は樹脂膜には限定されず、ＣＶＤ法により形成された酸化膜等であっても良いが、平坦性の観点から樹脂膜であることが望ましい。また、感光性樹脂を用いると、エッチングを行うことなくコンタクトホールを形成することができる。次に、層間膜３６９６上に配線層３６９５を形成し、配線３６９７と接続させることにより、薄膜二次電池の電気的な接続を確保する。
【０２０２】
以上のような構成にすることにより、本発明の一態様の半導体装置においては、単結晶基板上にトランジスタを形成し、その上に薄膜二次電池を有する構成を採りうる。従って、本実施の形態の一態様においては、極薄及び小型の半導体装置を作製することができる。
【０２０３】
なお、本実施の形態の一態様の半導体装置の作製方法は、本明細書に記載した半導体装置に適用することができる。すなわち本実施の形態の一態様によれば、信号波形における信号ラインと基準ラインの差分を検出することで復調信号を生成し、変調度の小さい信号であっても安定して復調信号を生成して情報の送受信を可能にする半導体装置を作製することができる。
【０２０４】
更には、各々のノイズが打ち消され、搬送波のノイズの影響を低減して信号の復調をすることが可能な半導体装置を作製することができる。
【０２０５】
更には、変調度が１０％の無線信号についても信号の検出が安定して行うことができ、ＩＳＯ／ＩＥＣ１５６９３に準拠した信号の送受信を安定して行うことができる半導体装置を作製することができる。
【０２０６】
本発明の一態様の半導体装置では、無線信号の受信中に電源電力の供給が継続して行われるため、安定した動作が可能である。また、無線による充電が可能な半導体装置とすることで、電池の経時的な劣化に伴う個体情報の送受信を行うための電力の不足を補うことができる。
【０２０７】
更には、第１のバイアス回路の出力と第２のバイアス回路の出力の差分を検出することで復調信号を生成し、変調度の小さい信号であっても安定して復調信号を生成可能であり、ノイズの影響を低減して信号の復調をすることが可能な半導体装置を作製することができる。
【０２０８】
また、本発明の一態様の半導体装置では、変調度１０％の搬送波の受信中は電源電力の供給が継続して行われるため、安定した動作が可能である。また、無線による充電が可能な半導体装置とすることで、電池の経時的な劣化に伴う個体情報の送受信を行うための電力の不足を補うことができる。
【０２０９】
（実施の形態５）
本発明の一態様を適用した半導体装置２０００は、電磁波の送信と受信ができるという機能を活用して、様々な物品やシステムに用いることができる。物品とは、例えば、鍵（図２２（Ａ）参照）、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２２（Ｂ）参照）、書籍類、容器類（シャーレ等、図２２（Ｃ）参照）、包装用容器類（包装紙やボトル等、図２２（Ｅ）（Ｆ）参照）、記録媒体（ディスクやビデオテープ等）、乗物類（自転車等）、装身具（鞄や眼鏡等、図２２（Ｄ）参照）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等である。本発明の一態様の半導体装置は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込んだりして、固定される。また、システムとは、物品管理システム、認証機能システム、流通システム等である。
【０２１０】
本発明の一態様の半導体装置を用いることにより、無線通信によって継続的に電力を供給しながら動作させることができる。また、搬送波のノイズを低減することができる。
【０２１１】
本発明の一態様の半導体装置を用い、変調度１０％の搬送波の受信中は継続的に電源電力を供給しながら動作させることができる。また、搬送波のノイズを低減することができる。本実施の形態の一態様は、他の実施の形態の一態様と自由に組み合わせることができる。
【符号の説明】
【０２１２】
１００    半導体装置
１０２    アンテナ回路
１０４    アナログ回路
１０６    デジタル回路
１０８    メモリ回路
１１２    電源回路
１１４    変調回路
１１６    リーダ／ライタ
１１８    通信回線
１２０    制御装置
１５０    復調信号生成回路
１５２    入力部
１５４    復調回路
１５６    復調回路
１５８    バイアス回路
１６０    バイアス回路
１６２    コンパレータ
１６４    アナログバッファ回路
１６６    出力部
１６８    パルス検出回路
６００    入力部
６０２    容量
６０４    ダイオード
６０６    ダイオード
６０８    抵抗
６１０    容量
６１２    抵抗
６１４    容量
６１６    出力部
６１８    回路
６２０    入力部
６２２    容量
６２４    ダイオード
６２６    ダイオード
６２８    抵抗
６３０    容量
６３２    抵抗
６３４    容量
６３６    出力部
６３８    回路
７００    ｎ型ＴＦＴ
７０２    ｎ型ＴＦＴ
７０４    ｐ型ＴＦＴ
７０６    ｐ型ＴＦＴ
７０８    ｎ型ＴＦＴ
７１０    ｎ型ＴＦＴ
７１２    ｐ型ＴＦＴ
７１４    ｐ型ＴＦＴ
８００    入力部
８０２    容量
８０４    抵抗
８０６    抵抗
８０８    抵抗
８１０    ＴＦＴ
８１２    出力部
８１４    入力部
８２０    入力部
８２２    容量
８２２      容量
８２４    抵抗
８２６    抵抗
８２８    抵抗
８３０    ＴＦＴ
８３２    出力部
８３４    入力部
９０２    ＴＦＴ
９０４    ＴＦＴ
９０６    ＴＦＴ
９０８    ＴＦＴ
９１０    ＴＦＴ
９１２    出力部
９１４    配線
９１６    ＴＦＴ
１０００    入力部
１００１    ソースフォロワ回路
１００２    インバータ回路
１００３    定電流回路
１００４    インバータ回路
１００５    出力部
１１０１    入力部
１１０２    インバータ回路
１１０３    遅延回路
１１０４    バッファ回路
１１０５    ＮＯＲ回路
１１０６    出力部
１１０７    インバータ回路
１１０８    出力部
２０００    半導体装置
３４０１    基板
３４０２    絶縁膜
３４０３    剥離層
３４０４    絶縁膜
３４０５    非晶質半導体膜
３４０６    ゲート絶縁膜
３４０７    ゲート電極
３４０８    不純物領域
３４０９    不純物領域
３４１０    絶縁膜
３４１１    不純物領域
３４１３    導電膜
３４１４    絶縁膜
３４１６    導電膜
３４１７    導電膜
３４１８    絶縁膜
３４１９    素子形成層
３４２０    シート材
３４２１    シート材
３４３７    樹脂
３４３８    導電性粒子
３４８１    負極活物質層
３４８２    固体電解質層
３４８３    正極活物質層
３４８４    集電体薄膜
３４８５    層間膜
３４８６    配線層
３４８９    二次電池
３５００    半導体基板
３５０２    絶縁膜
３５０４    領域
３５０６    領域
３５０７    ｐウェル
３５３２    絶縁膜
３５３２      絶縁膜
３５３４    絶縁膜
３５３６    導電膜
３５３８    導電膜
３５４０    ゲート電極
３５４２    ゲート電極
３５４８    レジストマスク
３５５０    チャネル形成領域
３５５２    不純物領域
３５６６    レジストマスク
３５６８    チャネル形成領域
３５７０    不純物領域
３５７２    絶縁膜
３５７４    配線
３５９１    負極活物質層
３５９２    固体電解質層
３５９３    正極活物質層
３５９４    集電体薄膜
３５９５    配線層
３５９６    層間膜
３５９７    配線
３６００    基板
３６０２    絶縁膜
３６０４    絶縁膜
３６０６    レジストマスク
３６０８    凹部
３６１０    絶縁膜
３６１１    絶縁膜
３６１２    領域
３６１３    領域
３６１４    領域
３６１５    ｐウェル
３６３２    絶縁膜
３６３４    絶縁膜
３６３６    導電膜
３６３８    導電膜
３６４０    導電膜
３６４２    導電膜
３６５４    サイドウォール
３６５６    チャネル形成領域
３６５８    不純物領域
３６６０    低濃度不純物領域
３６６２    チャネル形成領域
３６６４    不純物領域
３６６６    低濃度不純物領域
３６７７    絶縁膜
３６７８    開口部
３６８０    導電膜
３６９１    負極活物質層
３６９２    固体電解質層
３６９３    正極活物質層
３６９４    集電体薄膜
３６９５    配線層
３６９６    層間膜
３６９７    配線
８０８Ａ    出力部
８０８Ｂ    出力部
９００Ａ    入力部
９００Ｂ    入力部
９１４Ｂ    配線
１０００Ｂ    入力部
１００１Ｂ    ソースフォロワ回路
１００３Ｂ    定電流回路
１００５Ｂ    出力部
３４００ａ    薄膜トランジスタ
３４００ｂ    薄膜トランジスタ
３４００ｃ    薄膜トランジスタ
３４００ｅ    薄膜トランジスタ
３４００ｆ    薄膜トランジスタ
３４０５ａ    結晶質半導体膜
３４０５ｂ    結晶質半導体膜
３４０５ｃ    結晶質半導体膜
３４０５ｄ    結晶質半導体膜
３４０５ｆ    結晶質半導体膜
３４０７ａ    導電膜
３４０７ｂ    導電膜
３４１２ａ    絶縁膜
３４１２ｂ    絶縁膜
３４１５ａ    導電膜
３４１５ｂ    導電膜
３４３１ａ    導電膜
３４３１ｂ    導電膜
３４３２ａ    開口部
３４３２ｂ    開口部
３４３４ａ    導電膜
３４３４ｂ    導電膜
３４３６ａ    導電膜
３４３６ｂ    導電膜
３６８２ａ    導電膜
３６８２ｄ    導電膜
【図１】
2010267253.tif 000004
【図２】
2010267253.tif 000005
【図３】
2010267253.tif 000006
【図４】
2010267253.tif 000007
【図５】
2010267253.tif 000008
【図６】
2010267253.tif 000009
【図７】
2010267253.tif 000010
【図８】
2010267253.tif 000011
【図９】
2010267253.tif 000012
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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