(57)【要約】【課題】周辺回路領域の電界効果トランジスタのゲート電極の角部の形状を改善する。【解決手段】本発明の例に係わる不揮発性半導体記憶装置は、メモリセルアレイ領域と、メモリセルアレイ領域の周辺に形成される周辺回路領域とを具備し、周辺回路領域は、素子領域ＡＡと、素子領域ＡＡを取り囲む素子分離領域１０と、素子領域ＡＡ上に形成され、チャネル幅方向のゲート電極１３の端部及び角部が素子分離領域１０上に形成される電界効果トランジスタとを有し、ゲート電極１３の角部の曲率半径ｒは、チャネル幅方向の素子領域ＡＡの端部からチャネル幅方向のゲート電極１３の端部までの幅よりも小さく、かつ、８５ｎｍよりも小さい。【選択図】図２
2010258224.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺に形成される周辺回路領域とを具備し、
前記周辺回路領域は、素子領域と、前記素子領域を取り囲む素子分離領域と、前記素子領域上に形成され、チャネル幅方向のゲート電極の端部及び角部が前記素子分離領域上に形成される電界効果トランジスタとを有し、
前記ゲート電極の角部の曲率半径は、前記チャネル幅方向の前記素子領域の端部から前記チャネル幅方向の前記ゲート電極の端部までの幅よりも小さく、かつ、８５ｎｍよりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記素子分離領域上に前記ゲート電極と分断されて形成され、前記素子領域を取り囲む導電層を更に有する請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
メモリセルアレイ領域の一端から他端まで延びるループ形状のワード線を形成すると共に周辺回路領域内の複数の素子領域に跨ってチャネル幅方向に延びるゲート電極を形成する工程と、前記メモリセルアレイ領域の一端及び他端において前記ループ形状のワード線を分断すると同時に前記ゲート電極を前記複数の素子領域に対応させて複数に分断する工程とを具備する不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ゲート電極が分断されて出来る開口部は、順テーパ形状になることを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ゲート電極が分断される領域は、素子分離領域であり、前記ゲート電極を分断する工程の後、前記ゲート電極が分断された素子分離領域に露出した素子分離絶縁膜の下部にイオンを注入する工程を更に具備することを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、様々な電子機器に搭載されている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、記憶容量の増大のため、メモリセルトランジスタの微細化が推し進められている。
【０００４】
微細なメモリセルトランジスタを形成するための方法として、例えば、側壁をマスクとして下地層を加工する微細加工技術（側壁加工技術）が提案されている（例えば、特許文献１参照）。
【０００５】
また、周辺回路領域に形成される電界効果トランジスタの微細化は難しいが周辺回路領域の面積を縮小したいという要求がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３３５７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、周辺回路領域の電界効果トランジスタのゲート電極の角部の形状を改善し、周辺回路領域の面積を縮小するための技術を提案する。
【課題を解決するための手段】
【０００８】
本発明の例に係る不揮発性半導体記憶装置は、メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺に形成される周辺回路領域とを具備し、前記周辺回路領域は、素子領域と、前記素子領域を取り囲む素子分離領域と、前記素子領域上に形成され、チャネル幅方向のゲート電極の端部及び角部が前記素子分離領域上に形成される電界効果トランジスタとを有し、前記ゲート電極の角部の曲率半径は、前記チャネル幅方向の前記素子領域の端部からチャネル幅方向の前記ゲート電極の端部までの幅よりも小さく、かつ、８５ｎｍよりも小さい。
【０００９】
本発明の例に係る不揮発性半導体記憶装置の製造方法は、メモリセルアレイ領域の一端から他端まで延びるループ形状のワード線を形成すると共に周辺回路領域内の複数の素子領域に跨ってチャネル幅方向に延びるゲート電極を形成する工程と、前記メモリセルアレイ領域の一端及び他端において前記ループ形状のワード線を分断すると同時に前記ゲート電極を前記複数の素子領域に対応させて複数に分断する工程とを具備する。
【発明の効果】
【００１０】
本発明によれば、周辺回路領域の電界効果トランジスタのゲート電極の角部の形状を改善し、周辺回路領域の面積を縮小できる。
【図面の簡単な説明】
【００１１】
【図１】電界効果トランジスタを模式的に示した平面図。
【図２】電界効果トランジスタのゲート電極の端部及び角部の拡大図。
【図３】電界効果トランジスタを模式的に示した平面図。
【図４】メモリセルアレイ領域の平面図。
【図５】電界効果トランジスタの変形例を模式的に示した平面図。
【図６】本発明の製造工程に係るチャネル長方向に沿った断面図。
【図７】本発明の製造工程に係るチャネル幅方向に沿った断面図。
【図８】本発明の製造工程に係るチャネル長方向に沿った断面図。
【図９】本発明の製造工程に係るチャネル幅方向に沿った断面図。
【図１０】本発明の製造工程に係るメモリセルアレイ領域の平面図。
【図１１】本発明の製造工程に係るチャネル長方向に沿った断面図。
【図１２】本発明の製造工程に係るチャネル長方向に沿った断面図。
【図１３】本発明の製造工程に係るチャネル長方向に沿った断面図。
【図１４】本発明の製造工程に係るチャネル幅方向に沿った断面図。
【図１５】本発明の製造工程に係るメモリセルアレイ領域の平面図。
【図１６】本発明の製造工程に係る周辺回路領域の平面図。
【図１７】本発明の変形例の製造工程に係る周辺回路領域の平面図。
【図１８】本発明の製造工程に係るチャネル長方向に沿った断面図。
【図１９】本発明の製造工程に係るチャネル幅方向に沿った断面図。
【図２０】本発明の製造工程に係るチャネル幅方向に沿った断面図。
【図２１】本発明の製造工程に係るメモリセルアレイ領域の平面図。
【図２２】本発明の製造工程に係る周辺回路領域の平面図。
【図２３】センスアンプ内に形成された低耐圧電界効果トランジスタのチャネル幅方向に沿った断面図。
【図２４】ワード線ドライバ内に形成された転送トランジスタのチャネル幅方向に沿った断面図。
【図２５】ワード線ドライバ内に形成された転送トランジスタのチャネル幅方向に沿った断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１３】
１．  概要
周辺回路領域の面積を縮小するため、周辺回路領域に形成される電界効果トランジスタにおいて、チャネル幅方向の素子領域の端部から、チャネル幅方向のゲート電極の端部までの幅を小さくしたいという要求がある。
【００１４】
しかし、電界効果トランジスタのゲート電極の角部は、フォトリソグラフィ及びＲＩＥの影響により、丸まってしまうことがよく知られている。ゲート電極の角部の丸まっている領域が素子領域に掛かってしまうと、トランジスタの特性は、変化してしまう。
【００１５】
そのため、周辺回路領域の電界効果トランジスタにおいて、チャネル幅方向の素子領域の端部からチャネル幅方向のゲート電極の端部までの幅は、ゲート電極の角部の丸まっている領域が素子領域に掛からない程度の余裕をもって形成しなければならない。
【００１６】
また、この余裕には、リソグラフィの合わせ誤差も含めなければならないため、上述の周辺回路領域の面積を縮小したいという要求を十分に満たすことが出来ない。
【００１７】
しかしながら、本発明の例において、周辺回路領域に配置される電界効果トランジスタは、ゲート電極の角部の曲率半径が８５ｎｍ以下である。そのため、ゲートフリンジ長を縮小してもゲート電極の角部の丸まりが素子領域に掛かることがない。その結果、電界効果トランジスタの間隔を縮小して周辺回路領域の面積を縮小できる。
【００１８】
このような構造は、ゲート電極を２回のエッチングにより加工することにより実現できる。
【００１９】
具体的には、１回目のエッチングにより周辺回路領域内の複数の素子領域に跨ってチャネル幅方向に延びるゲート電極を形成する。
【００２０】
次に、２回目のエッチングにより、ゲート電極を複数の素子領域に対応させて複数に分断する。
【００２１】
また、いわゆる側壁加工によりメモリセルアレイ領域のワード線の加工を行う場合、メモリセルアレイ領域のワード線端部の加工を行う必要がある。すなわち、メモリセルアレイ領域のワード線端部の加工は２回のエッチングにより行われる。そこで、前記ゲート電極の加工をメモリセルアレイ領域のワード線の加工と同時に行えば、工程数の増加もない。
【００２２】
２．  実施形態  
(1)   デバイス構造
図１は、高耐圧電界効果トランジスタを模式的に示す平面図である。
【００２３】
素子分離領域１０に取り囲まれた複数の素子領域ＡＡそれぞれに高耐圧電界効果トランジスタ１１ａが形成されている。ここで素子領域ＡＡはマトリクス状に配置され、素子領域ＡＡを分断するようにゲート電極１３がチャネル幅方向に延びている。このゲート電極１３を挟んで素子領域ＡＡ上にソース／ドレイン領域が形成されている。
【００２４】
また、高耐圧電界効果トランジスタ１１ａのソース／ドレイン領域それぞれに配線層とコンタクトを取るためのコンタクト部１２が形成される。
【００２５】
また、チャネル幅方向のゲート電極１３の端部及び角部は、素子分離領域１０上に形成され、ゲート電極１３は、それぞれの高耐圧電界効果トランジスタ１１ａで分離されている。すなわち、ゲート電極１３は、チャネル幅方向に延びており、高耐圧電界効果トランジスタ１１ａ間の素子分離領域１０上で分断されることにより、それぞれの高耐圧電界効果トランジスタ１１ａは、チャネル幅方向に延びる１つのゲート電極１３を有している。
【００２６】
図２は、図１の高耐圧電界効果トランジスタのゲート電極の端部及び角部の拡大図を示している。
【００２７】
チャネル幅方向の素子領域ＡＡの端部からチャネル幅方向のゲート電極１３の端部までの幅をゲートフリンジ長Ｌで表し、ゲート電極１３の角部の丸まりの度合いを曲率半径ｒで表す。
【００２８】
ここで、ゲートフリンジ長Ｌは、ゲート電極１３の角部の丸まりが素子領域に掛からないような十分な長さとする。この十分な長さは、少なくともゲート電極１３の角部の丸まりの度合いを表す曲率半径ｒ以上である。更に、この十分な長さには、リソグラフィの合わせずれや加工時のサイズ縮小などを考慮することも必要である。
【００２９】
また、ゲート電極の角部の曲率半径ｒは、８５ｎｍ以下である。
【００３０】
ゲートフリンジ長Ｌと曲率半径ｒとの関係は、Ｌ＝ｒ＋α（但し、αは、リソグラフィの合わせずれや加工時のサイズ縮小を考慮して決められる値）で表される。
【００３１】
曲率半径ｒが小さくなればゲートフリンジ長Ｌも小さくなるため、周辺回路領域の面積が縮小される。
【００３２】
図３は、低耐圧電界効果トランジスタを模式的に示す平面図である。
【００３３】
素子分離領域１０に取り囲まれた複数の素子領域ＡＡに４つの低耐圧電界効果トランジスタ１１ｂが形成されている。２つの低耐圧電界効果トランジスタ１１ｂ＿１を挟むように、外側に低耐圧電界効果トランジスタ１１ｂ＿２が配置されている。低耐圧電界効果トランジスタ１１ｂ＿２は、ゲート電極１３＿２が共有化されている。一方、低耐圧電界効果トランジスタ１１ｂ＿１は、ゲート電極１３＿１が独立となっている。低耐圧電界効果トランジスタ１１ｂ＿２の外側（低耐圧電界効果トランジスタ１１ｂ＿１と反対側）には、コンタクト部１２が形成されている。この構成により低耐圧電界効果トランジスタ１１ｂはＡＮＤ回路を構成している。
【００３４】
また、２つの低耐圧電界効果トランジスタ１１ｂ＿２のゲート電極１３＿２が共有化された部分とゲート電極１３＿１の端部にはスペースＳＰが形成されている。
【００３５】
低耐圧電界効果トランジスタ１１ｂは、ゲート絶縁膜材の厚さが高耐圧電界効果トランジスタ１１ａと異なる。低耐圧電界効果トランジスタ１１ｂのゲート絶縁膜材の膜厚は、高耐圧電界効果トランジスタ１１ａのゲート絶縁材の膜厚よりも薄くなっている。
【００３６】
図４は、メモリセルアレイ領域の平面図である。図４に示すように、チャネル長方向に沿って延びるストライプ形状の素子領域ＡＡが、第１方向に交差するチャネル幅方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。複数の素子領域ＡＡを跨ぐようにして、チャネル幅方向に沿って延びるストライプ形状のワード線１４及び選択ゲート線ＳＬが形成されている。ワード線１４と素子領域ＡＡとが交差する領域には、メモリセルトランジスタが設けられ、選択ゲート線ＳＬと素子領域ＡＡとが交差する領域には、選択ゲートトランジスタが設けられている。チャネル長方向で隣接するワード線１４間、選択ゲート線ＳＬ間、及びワード線１４と選択ゲート線ＳＬとの間の素子領域ＡＡには、メモリセルトランジスタ及び選択トランジスタのソース領域又はドレイン領域となる不純物拡散層が形成されている。
【００３７】
また、ワード線１４は、最外周のワード線１４＿１と、その内側に配置されるワード線１４＿２・・・ワード線１４＿ｎ−１と、その内側に配置されるワード線１４＿ｎというように複数のループ形状から構成されている。この複数のワード線１４は、選択ゲート線ＳＬ間からチャネル幅方向に伸びる位置において分断されている。すなわち、それぞれのワード線１４のチャネル幅方向の端部において、チャネル長方向に折れ曲がっている。さらにワード線１４のチャネル長方向に折れ曲がった端部は選択ゲート線ＳＬ間からチャネル幅方向に伸びる位置において分断されている。
【００３８】
図５は、図１の高耐圧電界効果トランジスタの変形例である。
【００３９】
図１と異なる点は、素子分離領域１０上に高耐圧電界効果トランジスタ１１ａを囲むようにシールド用導電層１７が設けられている点である。また、シールド用導電層１７は、各高耐圧電界効果トランジスタ１１ａのゲート電極１３のチャネル幅方向における間に形成され、各高耐圧電界効果トランジスタ１１ａのゲート電極１３とは電気的に分離されている。このシールド用導電層１７は、接地されて０Ｖが印加されるか、又は、所定の負のバイアスが印加される。このような構造は、ワード線に高電圧を転送する転送トランジスタに有効である。なぜなら、転送トランジスタ間の素子分離領域の幅は、転送トランジスタ間の耐圧を向上させるために、例えば、１μｍと広い。そのため、シールド用導電層１７を容易に配置できると共に、シールド用導電層１７は、転送トランジスタ間のフィールド反転リーク電流を防止する効果があるためである。
【００４０】
(2)   製造方法
本発明に係る製造方法について説明する。
【００４１】
図６（ａ）は、図４のＡ−Ａ線に沿った断面図であり、図６（ｂ）は、図３のＢ−Ｂ線に沿った断面図であり、図６（ｃ）は、図１のＣ−Ｃ線に沿った断面図である。図７（ａ）は、図４のＤ−Ｄ線に沿った断面図であり、図７（ｂ）は、図４のＥ−Ｅ線に沿った断面図であり、図７（ｃ）は、図１のＦ−Ｆ線に沿った断面図である。
【００４２】
また、今後、製造方法を説明する際に参照する図において、チャネル長方向に沿った断面図は、図６と同様の領域に沿った断面図を示しており、チャネル幅方向に沿った断面図は、図７と同様の領域に沿った断面図である。
【００４３】
まず、図６及び図７に示すように、メモリセルアレイ領域２０及び周辺回路領域２１において、半導体基板１８上にゲート絶縁膜材２２が形成される。また、高耐圧電界効果トランジスタ形成領域において、ゲート絶縁膜材２２は、低耐圧電界効果トランジスタ形成領域及びメモリセルアレイ領域２０と比較して厚く堆積させる。ゲート絶縁膜材２２は、例えば、酸化シリコン又はこれを含む積層構造である。
【００４４】
続いて、フローティングゲート電極材２３が、例えば、ＣＶＤ法により、ゲート絶縁膜材２２上に形成される。その後、メモリセルアレイ領域２０において、半導体基板１８内にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁膜１９が形成される。この工程により、素子分離絶縁膜１９により囲まれた素子領域が形成される。そして、ゲート間絶縁膜材２４及びワード線材（導電材）２５が、例えば、ＣＶＤ法により、フローティングゲート電極材２３及び素子分離絶縁膜１９上に、順次形成される。
【００４５】
周辺回路領域２１においては、ゲート絶縁膜材２２が形成に続いて、ゲート絶縁膜材２２上にフローティングゲート電極材２３が形成され、メモリセルアレイ領域２０と同様に、半導体基板１８内にＳＴＩ構造の素子分離絶縁膜１９が形成される。
【００４６】
尚、選択ゲートトランジスタ、低耐圧電界効果トランジスタ及び高耐圧電界効果トランジスタ形成予定領域においては、フローティングゲート電極材２３と、ワード線材２５との間のゲート間絶縁膜材２４が形成された後、このゲート間絶縁膜材２４の一部が除去され開口を形成する。その後、フローティングゲート電極材２３を堆積させることにより、開口を通じてフローティングゲート電極材２３とワード線材２５が互いに電気的に接続される。
【００４７】
フローティングゲート電極材２３は、例えば、導電性ポリシリコンが用いられる。ゲート間絶縁膜材２４は、例えば、酸化シリコン、窒化シリコン、これらの積層構造、Ａｌ２Ｏ３やＨＦＳｉＯＮなどの高誘電体材料の単層構造またはこれらを含む積層構造である。ワード線材２５も導電材料であり、例えば、導電性ポリシリコンが用いられる。尚、ワード線材２５は、導電性ポリシリコンとシリサイドとの積層構造でもよい。
【００４８】
次に、図８及び図９で示すように、メモリセルアレイ領域２０及び周辺回路領域２１において、第１のマスク材２６が、例えば、ＣＶＤ法によりワード線材２５及びゲート電極材２５´上に形成され、更に、側壁芯材２７Ａが、例えば、ＣＶＤ法により第１のマスク材２６上に形成される。
【００４９】
側壁芯材２７Ａが、例えば、転写パターンによりパターニングされた後、所定のパターンとなるように、例えば、ＲＩＥ法により加工される。
【００５０】
具体的には、メモリセルアレイ領域上の側壁芯材２７Ａは、図１０で示すような平面図になる。つまり、側壁芯材２７Ａは、メモリセルアレイ領域の端部において、最外周の側壁芯材２７Ａ＿１と、その内側に配置される側壁芯材２７Ａ＿２・・・側壁芯材２７Ａ＿ｎ−１と、その内側に配置される側壁芯材２７Ａ＿ｎというように複数の閉ループ形状から構成される。さらに、選択ゲートトランジスタ形成予定領域ＳＡと相対する領域においては、ラインアンドスペースのパターンとなるよう加工される。また、側壁芯材２７Ａ＿ｎは、選択ゲートトランジスタ形成予定領域ＳＡを取り囲むよう形成される。
【００５１】
更に、周辺回路領域において、側壁芯材２７Ａは、ゲート電極が形成される予定の箇所にラインアンドスペースのパターンとなるよう加工される。次に、図１１で示すように、側壁芯材２７Ａは、スリミング技術により更に加工され、側壁芯材２７Ａの幅が、フォトリソグラフィの解像度限界よりも小さくなるよう形成される。
【００５２】
側壁芯材２７Ａのスリミングの後、側壁マスク材２７Ｂが全面に形成される。その後、側壁マスク材２７Ｂに対して異方性ＲＩＥにてエッチバックを行うと、側壁芯材２７Ａの側面上に側壁マスク材２７Ｂは残存し、後の工程で、微細なラインアンドスペースパターンに加工するための側壁マスク２７が形成される。
【００５３】
次に、図１２で示すように、メモリセルアレイ領域２０の選択ゲートトランジスタ形成予定領域及び周辺回路領域２１に形成されている側壁芯材２７Ａ及び側壁マスク材２７Ｂにレジストを塗布する。
【００５４】
メモリセルアレイ領域２０上の側壁芯材２７Ａが選択的に除去された後、選択ゲートトランジスタ形成予定領域のレジスト及び周辺回路領域２１のレジストが除去される。
【００５５】
その後、メモリセルアレイ領域２０のメモリセルトランジスタを形成する領域において、側壁マスク材２７Ｂをマスクとし、メモリセルアレイ領域２０の選択トランジスタを形成する領域及び周辺回路領域において、側壁芯材２７Ａ及び側壁マスク材２７Ｂをマスクとして第１のマスク材２６が、例えば、ＲＩＥ法により、エッチングされる。
【００５６】
次に、図１３及び図１４で示すように、側壁芯材２７Ａ及び側壁マスク材２７Ｂを除去した後、第１のマスク材２６をマスクとして、メモリセルアレイ領域２０は、ワード線材２５、ゲート間絶縁膜材２４、フローティングゲート電極材２３及びゲート絶縁膜材２２が順次エッチングされ、メモリセルトランジスタが形成される領域及び選択ゲートトランジスタ形成予定領域に切り分けられる。その後、第１のマスク材２６が除去される。
【００５７】
周辺回路領域２１も同様に、側壁芯材２７Ａ及び側壁マスク材２７Ｂを除去した後、第１のマスク材２６をマスクとして、ゲート電極材２５´、ゲート間絶縁膜材２４、フローティングゲート電極材２３及びゲート絶縁膜材２２が順次エッチングされ、低耐圧電界効果トランジスタＬＶＴｒ及び高耐圧電界効果トランジスタＨＶＴｒのゲート電極が形成される領域に切り分けられる。その後、第１のマスク材が除去される。
【００５８】
ここで、図１５に示すメモリセルアレイ領域２０の平面図において、側壁マスク材の下部に形成されたワード線材２５が残存するよう形成される。そのため、選択ゲートトランジスタ形成予定領域ＳＡと相対する領域において、ゲート電極材２５は、フォトリソグラフィの解像度限界より微細なラインアンドスペースパターンに加工される。
【００５９】
更に、図１６（ａ）で示す高耐圧電界効果トランジスタが形成される周辺回路領域の平面図において、周辺回路領域内の高耐圧電界効果トランジスタのゲート電極材２５´は、１回目のエッチングにより複数の素子領域ＡＡに跨りチャネル幅方向に延びるよう形成される。つまり、チャネル幅方向に隣接するトランジスタのゲート電極が互いに電気的に接続された状態で形成される。
【００６０】
また、図１６（ｂ）に示す低耐圧電界効果トランジスタが形成される周辺回路領域の平面図において、周辺回路領域内の低耐圧電界効果トランジスタのゲート電極材２５´は、１回目のエッチングによりチャネル幅方向に延びる３つの開口が形成される。つまり、それぞれの低耐圧電界効果トランジスタのゲート電極材２５´は互いに電気的に接続された状態で形成される。
【００６１】
また、図５に示した、シールド用導電層１７を形成する場合においては、図１７に示すように、高耐圧電界効果トランジスタのゲート電極材２５´に素子領域ＡＡのコンタクト部１２が開口されるような開口Ｐ１を形成すればよい。
【００６２】
次に、図１８，１９で示されるように、メモリセルアレイ領域２０及び周辺回路領域２１において、第２のマスク材２８が形成される。メモリセルアレイ領域２０において、ループ状に形成されたワード線材２５を半分に分断する、いわゆる側壁ループカットプロセスを行う。具体的には、図１５に示すように、選択ゲートトランジスタ形成予定領域ＳＡ間において、チャネル幅方向にのびる直線状の開口Ｐ２を有する第２のマスク材２８を形成する。同様に、高耐圧電界効果トランジスタが形成される周辺回路領域においては、図１６（ａ）に示すように、素子領域ＡＡ間に、チャネル長方向に延びる直線状の開口Ｐ２を有する第２のマスク材２８を形成する。また、低耐圧電界効果トランジスタが形成される周辺回路領域においては、図１６（ｂ）に示すように、それぞれの低耐圧電界効果トランジスタのゲート電極材２５´のパターンが形成されるように開口Ｐ２を有する第２のマスク材２８を形成する。
【００６３】
また、図５に示した、シールド用導電層１７を形成する場合においては、図１７に示すように、高耐圧電界効果トランジスタのゲート電極材２５´と、シールド用導電層１７とに切り離すような開口Ｐ２を形成すればよい。具体的には、高耐圧電界効果トランジスタのゲート電極材２５´とシールド用導電層１７との接続部分を含むような直線状の開口Ｐ２を有する第２のマスク材２８を形成すればよい。また、リソグラフィマージン向上のため、開口Ｐ２はシールド用導電層１７の一部も包含するように形成することが好ましい。
【００６４】
次に、図２０に示すように、第２のマスク材２８をマスクにして、例えば、ＲＩＥ法によって第３のマスク材の開口部のワード線材２５及びゲート電極材２５´を分断する。その結果、図２１で示すメモリセルアレイ領域の平面図において、それぞれのワード線材２５は、チャネル幅方向の端部において、チャネル長方向に折れ曲がり、ワード線材２５のチャネル長方向に折れ曲がった端部は、選択ゲートトランジスタＳＴ間からチャネル幅方向に延びる位置において分断された形状となる。また、ゲート電極材２５´は、それぞれフォトリソグラフィの解像度限界より微細なラインアンドスペースパターンに加工される。
【００６５】
更に、分断されたワード線材２５及びゲート電極材２５´の下に形成されている素子分離絶縁膜１９において、側壁ループカットプロセスの跡である窪みが形成されるという特徴を有する。
【００６６】
また、図２２（ａ）で示す高耐圧電界効果トランジスタが形成される周辺回路領域の平面図において、周辺回路領域内の高耐圧電界効果トランジスタのゲート電極材２５´は、２回目のエッチングである側壁ループカットプロセスによって、それぞれの素子領域ＡＡに形成される高耐圧電界効果トランジスタに対応させて複数に分断される。
【００６７】
更に、図２２（ｂ）で示す低耐圧電界効果トランジスタが形成される周辺回路領域の平面図において、周辺回路領域内の低耐圧電界効果トランジスタのゲート電極材２５´は、２回目のエッチングである側壁ループカットプロセスによって、素子領域ＡＡに４つの低耐圧電界効果トランジスタが形成されるように分断される。
【００６８】
このように、周辺回路領域に形成される低耐圧電界効果トランジスタ及び高耐圧電界効果トランジスタのゲート電極は、側壁ループカットプロセスによって２回目のエッチング行うため、新たな工程を追加しなくて良いという特徴を有する。
【００６９】
また、センスアンプに形成される低耐圧電界効果トランジスタのチャネル幅方向のピッチは非常に狭いため、素子分離絶縁膜のチャネル幅方向の幅も非常に狭い。そのため、リソグラフィの解像度に従い、ＲＩＥ法によってゲート電極を分断し、素子分離絶縁膜の上面にリソグラフィの解像度と同じ大きさの窪みを形成してしまうと、素子分離が不十分になる場合がある。従って、リソグラフィの解像度の限界より小さい窪みを素子分離絶縁膜の上面に形成しなくてはならない場合がある。
【００７０】
そこで、図２３で示されるように、ＲＩＥ法の条件を変化させ、ゲート電極が分断されることによって出来る開口部を順テーパ形状に形成することも可能である。その結果、リソグラフィの解像度の限界より小さな窪みが素子分離絶縁膜の上面に形成され、周辺回路領域を微細化することが出来る。
【００７１】
また、メモリセルアレイ領域２０及び周辺回路領域に形成される開口Ｐ２の形状は、ともに直線状である。その結果、リソグラフィマージンが向上される。
【００７２】
また、ワード線ドライバ内に形成される転送トランジスタにおいて、フィールド反転リーク電流が生じる場合がある。
【００７３】
そこで、図２４に示すように、ワード線ドライバ内の転送トランジスタにおいて、ゲート電極を２回エッチングした後に形成される開口部において、素子分離絶縁膜１９の下部に、例えば、ボロンイオンを打ち込み、不純物層２９を形成するフィールドスルーインプラを行う工程を増やし、フィールド反転リーク電流を抑制しても良い。
【００７４】
フィールドスルーインプラを行う工程を追加せず、フィールド反転リーク電流を抑制する方法として、素子分離絶縁膜上にシールド用導電層を形成する方法がある。
【００７５】
図２５で示すように、ワード線ドライバ内の転送トランジスタにおいて、素子分離絶縁膜上にもゲート電極材が残るようパターニングを変えることで、素子分離絶縁膜上にシールド用導電層１７を形成する。このシールド用導電層１７を接地し０Ｖを印加するか、又は、所定の負のバイアスを印加する事で、フィールド反転リーク電流を抑制しても良い。
【００７６】
その後、メモリセルアレイ領域において、通常の工程によって、ワード線材をワード線にし、ゲート間絶縁膜材をゲート間絶縁膜にし、フローティングゲート電極材をフローティングゲート電極にし、ゲート絶縁膜材をゲート絶縁膜に加工することで、メモリセルトランジスタ及び選択ゲートトランジスタが形成される。
【００７７】
周辺回路領域についても同様に、通常の工程によって、ゲート電極材をゲート電極にし、ゲート間絶縁膜材をゲート間絶縁膜にし、フローティングゲート電極材をフローティングゲート電極にし、ゲート絶縁膜材をゲート絶縁膜に加工することで、低耐圧電界効果トランジスタ及び高耐圧電界効果トランジスタが形成される。
【００７８】
また、いわゆる側壁加工プロセスを用いるとスリミング工程が入ることにより図２に示すゲート電極の端部における曲率半径ｒの値が大きくなる傾向にある。例えば、側壁ループカットプロセスによって加工されていないゲート電極端部の曲率半径は９０ｎｍ以上になってしまう。すなわち、側壁ループカットプロセスによってゲート加工されたゲート電極端部の曲率半径は、側壁ループカットプロセスによってゲート加工されていないゲート電極端部の曲率半径よりも小さくなる。すなわち、側壁ループカットプロセスによって、ゲート電極１３を切り離すことにより、この曲率半径ｒの値を小さくすることができ、周辺回路領域の微細化が可能となる。
【００７９】
特に、図３に示すゲート電極１３＿２に対向する低耐圧電界効果トランジスタ１１ｂ＿１ゲート電極１３＿１の端部の曲率半径ｒの値を小さくすることができる。その結果、低耐圧電界効果トランジスタ１１ｂ＿１のゲートフリンジ長Ｌが短くなり、周辺回路領域の微細化が可能となる。
【００８０】
また、本発明を用いると、例えば、図４の側壁ループカットによってゲート加工されていないＡ地点と、側壁ループカットによってゲート加工されたＢ地点では曲率半径が異なってくる。すなわち、Ａ地点の曲率半径は、Ｂ地点の曲率半径より小さくなっている。
【００８１】
３．  適用例
本発明の実施形態において、メモリセルトランジスタは、フローティングゲート電極を有するスタックゲート構造のメモリセルトランジスタに限定されない。例えば、ＭＯＮＯＳ構造のメモリセルトランジスタでもよい。
【００８２】
４．  むすび  
本発明によれば、周辺回路領域の電界効果トランジスタのゲート電極の角部の形状を改善し、周辺回路領域の面積を縮小することができる。
【００８３】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００８４】
１０：  素子分離領域、  １１ａ：  高耐圧電界効果トランジスタ、  １１ｂ：  低耐圧電界効果トランジスタ、  １２：  コンタクト部、  １３：  ゲート電極、  １４：  ワード線、  １５：  ゲート絶縁膜、  １６：  フローティングゲート電極、  １７：  シールドゲート電極、  １８：  半導体基板、  １９：  素子分離絶縁膜、  ２０：  メモリセルアレイ領域、  ２１：  周辺回路領域、  ２２：  ゲート絶縁膜材、  ２３：  フローティングゲート電極材、  ２４：  ゲート間絶縁膜材、  ２５：  ワード線材、  ２５´：  ゲート電極材、  ２６：  第１のマスク材、  ２７Ａ：  側壁芯材、  ２７Ｂ：  側壁マスク材、  ２８：  第２のマスク材、  ２９：  不純物層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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