(57)【要約】【課題】内部回路領域に複数の電源系統を持つ半導体集積回路に関してチップ面積の小さいレイアウトを生成することを可能にする。【解決手段】内部領域に第１電源の電源供給線の配線を生成する。その電源供給線に接続されるように複数のプリミティブセルの各々の配置を生成する。第１電源の電源供給線から複数のプリミティブセルの各々に供給される信号のタイミングが所定の基準を満たすか否かの確認を行う。その所定の基準を満たすことが確認された後に、複数のプリミティブセルの中の少なくとも一つの電源分離対象セルに対して、第１電源が供給する第１電位に替えて第２電源が生成する第２電位を供給するために配線する。【選択図】図１３
2010258234.tif 000002
【特許請求の範囲】
【請求項１】
内部領域のレイアウトに第１電源の電源供給線の配線を生成する工程と、
前記電源供給線に接続されるように複数のプリミティブセルの各々の配置を生成する工程と、
前記第１電源の電源供給線から前記複数のプリミティブセルの各々に供給される信号のタイミングが所定の基準を満たすか否かの確認を行う工程と、
前記所定の基準を満たすことが確認された後に、前記複数のプリミティブセルの中の少なくとも一つの電源分離対象セルに対して、前記第１電源が供給する第１電位に替えて第２電源が生成する第２電位を供給するために配線する工程
とを具備するレイアウト設計方法。
【請求項２】
請求項１に記載されたレイアウト設計方法であって、
前記第２電位を供給するために配線する工程は、
前記少なくとも一つの電源分離対象セルの各々に供給する電位を認識する工程と、
前記配線を生成する工程において生成された前記第１電源の電源供給線の中で前記少なくとも一つの電源分離対象セルの各々に前記第２電位を供給するために使用される電源分離用電源配線を認識する工程と、
前記第１電源と前記少なくとも一つの電源分離対象セルの各々との間において前記電源分離用電源配線を切断する工程と、
前記切断する工程の後に、前記少なくとも一つの電源分離対象セルの各々に前記第２電位以外の電位を供給するスルーホールを削除する工程と、
前記電源分離用電源配線に前記第２電源を接続する工程とを備える
レイアウト設計方法。
【請求項３】
内部領域に第１電源の電源供給線の配線を生成する工程と、
前記電源供給線に接続されるように複数のプリミティブセルの各々の配置を生成する工程と、
前記第１電源の電源供給線から前記複数のプリミティブセルの各々に供給される信号のタイミングが所定の基準を満たすか否かの確認を行う工程と、
前記所定の基準を満たすことが確認された後に、前記複数のプリミティブセルの中の少なくとも一つの電源分離対象セルに対して、前記第１電源が供給する第１電位に替えて第２電源が生成する第２電位を供給するために配線する工程
とをコンピュータに実行させるためのレイアウト設計プログラム。
【請求項４】
請求項３に記載されたレイアウト設計プログラムであって、
前記第２電位を供給するために配線する工程は、
前記少なくとも一つの電源分離対象セルの各々に供給する電位を認識する工程と、
前記配線を生成する工程において生成された前記第１電源の電源供給線の中で前記少なくとも一つの電源分離対象セルの各々に前記第２電位を供給するために使用される電源分離用電源配線を認識する工程と、
前記第１電源と前記少なくとも一つの電源分離対象セルの各々との間において前記電源分離用電源配線を切断する工程と、
前記切断する工程の後に、前記少なくとも一つの電源分離対象セルの各々に前記第２電位以外の電位を供給するスルーホールを削除する工程と、
前記電源分離用電源配線に前記第２電源を接続する工程とを備える
レイアウト設計プログラム。
【請求項５】
内部領域のレイアウトに第１電源の電源供給線の配線を生成する単一電源配線部と、
前記電源供給線に接続されるように複数のプリミティブセルの各々の配置を生成するプリミティブセル生成部と、
前記第１電源の電源供給線から前記複数のプリミティブセルの各々に供給される信号のタイミングが所定の基準を満たすか否かの確認を行うタイミング確認部と、
前記所定の基準を満たすことが確認された後に、前記複数のプリミティブセルの中の少なくとも一つの電源分離対象セルに対して、前記第１電源が供給する第１電位に替えて第２電源が生成する第２電位を供給するために配線する電位入れ替え部
とを具備するレイアウト設計装置。
【請求項６】
請求項５に記載されたレイアウト設計装置であって、
前記電位入れ替え部は、
前記少なくとも一つの電源分離対象セルの各々に供給する電位を認識する電位認識部と、
前記配線を生成する工程において生成された前記第１電源の電源供給線の中で前記少なくとも一つの電源分離対象セルの各々に前記第２電位を供給するために使用される電源分離用電源配線を認識する電源分離用電源配線認識部と、
前記第１電源と前記少なくとも一つの電源分離対象セルの各々との間において前記電源分離用電源配線を切断する切断部と、
前記切断する工程の後に、前記少なくとも一つの電源分離対象セルの各々に前記第２電位以外の電位を供給するスルーホールを削除する削除部と、
前記電源分離用電源配線に前記第２電源を接続する接続部とを備える
レイアウト設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト設計に関する。本発明は特に、複数の電源系統を有する半導体集積回路のレイアウト設計に関する。
【背景技術】
【０００２】
半導体集積回路において、その構成素子の動作によって電源電圧の揺らぎなどの電源ノイズが発生する。電源ノイズに起因して、信号の遅延変動量であるジッタが発生する。近年、半導体集積回路の高速化、低電圧化が進んできており、ジッタの増加が無視できなくなってきている。
【０００３】
通常、半導体集積回路は、内部回路領域と入出力バッファ回路領域にそれぞれ電力を供給する複数の電源系統を持っている。更に、内部回路領域に複数系統の電源を有する半導体集積回路が知られている。内部回路領域に複数系統の電源を用意することにより、電源ノイズを小さくし、その結果ジッタの増加を抑制することができる。
【０００４】
しかし、内部回路領域に複数の電源系統を有する半導体集積回路のレイアウト設計においては、素子配置可能領域を電源系統毎に確保する必要がある。更に、高速化や低電圧化が進む中で、電源配線や素子間のタイミングを考慮したレイアウト設計を行う必要がある。これらの要因により、回路面積の拡大は避けられない。よって、内部回路領域に複数の電源系統を持つ半導体集積回路のレイアウト設計手法において、面積の増加を抑制する電源分離を実現する技術が求められている。
【０００５】
図１は、特許文献１におけるレイアウト設計方法のフローチャートを示したものである。図１を参照すると、このレイアウト設計方法は、電源系を識別する工程と、電源系統別にフロアプランを行う工程と、プリミティブ・セルに電源を供給するための電源ラインを配線する工程と、前記の電源ラインのネット名に対して、プリミティブ・セルを配置させる工程と、前記プリミティブ・セル同士の配線を行う工程と、を含む。なお、前述したように、プリミティブ・セルに電源を供給するために電源ラインを配線する方法については、公知の方法が用いられる。
【０００６】
プリミティブ・セルに電源を供給する電源ラインの配線工程（図１のステップＡ５）を、フロアプラン工程とプリミティブ・セル配置工程との間で行う。プリミティブ・セル配置工程では、電源ラインに付加された配線名とプリミティブ・セルが有する電源情報とが一致する領域を探索してセルを配置する（図１のステップＡ６−Ａ９）。このように配置することで、電源分離を実現している。
【０００７】
以下では、ＶＤＤ１、ＶＤＤ２の２電源を有する回路に対して従来技術を適用した一実施例の動作について図１の流れ図に即して詳細に説明する。まず、複数電源で構成される半導体集積回路において、図３に示すようにＶＤＤ１系の回路とＶＤＤ２系の回路を電源系統別に分類する（図１のステップＡ１）。
【０００８】
次に、図１のステップＡ４では、ステップＡ１で分類した電源系統別に配置領域を指定する。配置領域は、後述の電源ライン配線（ステップＡ５）で配線の自由度を高める為に、図５に示すように、異なる配置領域が互いに重なりを持つように指定されている。図５に示す例では、図４に示すプリミティブ・セル１２１、１２２が一の電源系統側の配置領域１２３側に配置されており、別の電源系統側の配置領域１２４と配置領域１２３とはその一部が互いに重なりを有する。
【０００９】
次に、電源ラインの配線が行われる（図１のステップＡ５）。図２に示すように、プリミティブ・セル１０１が有する電源端子１０３、１０４と、プリミティブ・セル１０２が有する電源端子１０５、１０６に、電源を供給する電源ライン１０７、１０８の配線を行う。電源ラインの配線は、ステップＡ４で指定したフロアプランに基づいて行われる。図６に示すように、縦パスなどを使用することで、電源ラインの切り分けが行われる。
【００１０】
次にプリミティブ・セルの配置工程について説明する。回路接続情報に基づいてステップＡ５で配線した電源ラインの配線名と、プリミティブ・セルが有する電源情報とが一致する領域を探索し、プリミティブ・セルの配置領域を確定する（図１のステップＡ６〜Ａ９）。
【００１１】
プリミティブ・セルの電源情報として、プリミティブ・セルが有する電源端子を使用した場合を例に、その配置工程について説明する。図６に示すように、ＶＤＤ１端子１３５と、ＧＮＤ端子１３６を有するプリミティブ・セル１３４の配置を行う場合、回路情報を基づいて、プリミティブ・セル１３４が有す各電源端子の端子名と、ステップＡ５で配線された電源ラインのライン名が一致する領域を探索する（図１のステップＡ６）。
【００１２】
次に図１のステップＡ７では、探索によって決まったプリミティブ・セルの配置位置に対し、電源ライン名とプリミティブ・セルが有する電源端子名が一致しているか確認を行う。確認した結果、図７に示すように、プリミティブ・セル１４１が有するＶＤＤ１の電源端子１４２が、ＶＤＤ２の電源ライン１４４上に配置されている場合、プリミティブ・セル１４１の配置位置の再探索が行われる（ステップＡ６へ戻る）。
【００１３】
また、図８に示すように、プリミティブ・セル１５１が有する電源端子１５２、１５３が、それぞれ、電源ライン１５６、１５５上に配置され、電源系統が一致している場合には、配置位置を確定し（図１のステップＡ８）、次のステップを実行する。次のステップＡ９では、未配置セルの有無を確認し、未配置セルがなくなるまでステップＡ６からステップＡ９を繰り返す。全てのセルの配置が完了した後で、概略配線として、回路接続情報に基づいて配線計画をたてる（図１のステップＡ１０）。
【００１４】
図１のステップＡ１１では、概略配線（ステップＡ１０）の結果に対して、配線可能か否かを判断する。ここで、もし配線不可能と判断した場合には、次に記す状況によって、フローの戻り先が異なる。第１の状況として、チップ全体に対して配線が厳しく、チップサイズの根本的な見直しが必要な場合には、戻り先がステップＡ２となり、チップサイズを調整する。第２の状況として、図９に示すように、電源分離を行った領域１６１、もしくはその近傍に対して配線が厳しく、領域の拡張などといった見直しが必要となった場合には、戻り先が図１のステップＡ５となり、電源ラインの配線を調整する。図９の電源ラインＶＤＤ２の配線の調整を行ってプリミティブ・セルの配置を行って結果の一例を図１０に示す。なお、図１のステップＡ１１において、配線可能と判断した場合は、最後の詳細配線を行い、レイアウトを完了させる。以上の方法により、複数電源で構成された半導体集積回路の電源分離を実現している。
【００１５】
特許文献２は、電源分離レイアウト設計方法の一例である。この文献には、上記の同一配線層内での電源分離とは異なり、電源系統の数だけ電源配線層を持つ半導体集積回路において電源分離を行う技術が記載されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平１１−２９７８４４号公報
【特許文献２】特開２００６−２７８４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
特許文献１の技術では、図１のフロアプラン工程であるステップＡ４にてプリミティブ・セルの配置領域指定を実施している。よって、内部回路領域に複数電源系統を持つ半導体集積回路の電源分離を行う場合、フロアプラン工程にて電源系統別にプリミティブ・セル配置領域を確保する必要がある。このようなレイアウト設計方法においては、回路の機能上必要な配置領域に加えて余裕を持たせた配置領域が必要となるため、配置領域が拡大するという問題がある。この問題が発生するメカニズムについて、図１１および図１２を用いて以下に説明する。
【００１８】
図１１は、内部回路に第１電位と第２電位の２つの電源系統をもつ半導体集積回路の電源分離を実施したレイアウト設計の概略図である。一例としてクロック供給ブロック１６５からメモリインターフェース制御ブロック１６３、１６４にクロックを分配し、信号入力端子１６６からチップ配置領域１６７に配置されたＲＡＭ１７６へチップ外部からの信号を入力する場合を示している。
【００１９】
図１１において、チップ配置領域１６７にはチップのメイン電源である第１電源が生成する第１電位が供給される。メモリインターフェース制御ブロック１６３、１６４とクロック供給ブロック１６５には専用電源として第２電位を生成する第２電源が接続されている。プリミティブ・セル領域１６２は、チップ配置領域１６７と電源分離されている。プリミティブ・セル領域１６２には、クロック供給ブロック１６５からメモリインターフェース制御ブロック１６３、１６４へクロック分配する際の波形鈍りを考慮した中継用のプリミティブ・セル１６８、１６９、１７０が配置されるため、第２電位が供給される。信号入力端子１６６からの外部信号をＲＡＭ１７６へ入力する際には、ＲＡＭ１７６には第１電位が供給されている。そのため、波形鈍りを考慮した中継用のプリミティブ・セル１７１、１７２、１７３はチップ配置領域１６７に配置されている。
【００２０】
図１２は、図１１の概略図におけるプリミティブ・セル領域１６２の電源分離の詳細を示す拡大図である。第２電位が供給されるプリミティブ・セル領域１６２は、第１電位が供給されるチップ配置領域１６７から電源分離されている。
【００２１】
プリミティブ・セル配置領域１６２へは、第２電位の上層の電源供給線１７５ａと下層の電源供給線１７５ｂを格子状に配線した電源供給線より第２電位を供給する。チップ配置領域１６７へは、第１電位の上層の電源供給線１７４ａと下層の電源供給線１７４ｂを格子状に配線した電源供給線で第１電位を供給する。プリミティブ・セル配置領域１６２には第２電位のプリミティブ・セル１６８、１６９、１７０が配置される。チップ配置領域１６７には第１電位のプリミティブ・セル１７１、１７２、１７３が配置される。
【００２２】
この技術では、図３における第１電位のプリミティブ・セル１７１、１７２、１７３が配置可能なチップ配置領域１６７と第２電位のプリミティブ・セル１６８、１６９、１７０が配置可能なプリミティブ・セル領域１６２は、図１のフロアプラン工程のステップＡ４で確定される。電源／ＧＮＤ配線工程のステップＡ５で、プリミティブ・セル領域１６２とチップ配置領域１６７に、それぞれ第１電位の電源供給線１７４ａ、１７４ｂと第２電位の電源供給線１７５ａ、１７５ｂの電源配線が行われる。
【００２３】
ところで、詳細配線工程以降に回路の修正やタイミング調整を行うために、プリミティブ・セルを追加したり、プリミティブ・セルサイズの変更をする場合がある。フロアプラン工程でプリミティブ・セル領域１６２の配置を確定するときには、こうした追加や変更を行うための余裕を持つようにプリミティブ・セル領域１６２を確保する必要がある。
【００２４】
その理由は、以下の通りである。図１の詳細配線工程ステップＡ１２以降で回路修正やタイミング調整等により、追加プリミティブ・セルやプリミティブ・セルサイズの変更が必要になり、その結果、プリミティブ・セル領域１６２内に追加プリミティブ・セルやプリミティブ・セルサイズの変更が納まらなくなる可能性がある。そうした場合、フロアプラン工程のステップＡ４まで後戻りする事になり、設計のやり直しが発生してしまう。
【００２５】
フロアプラン工程の段階では、詳細配線工程以降にプリミティブ・セルの追加や修正が発生するかどうかは不確定である。しかし、設計のやり直しを避けるために、フロアプラン工程の段階で、プリミティブ・セルの追加や修正を予測して、それらの余裕を含めてプリミティブ・セルの配置領域を確保する必要がある。例えば図１２に示すように、プリミティブ・セル配置領域１６２は、プリミティブ・セル１６８、１６９、１７０の３個のセル以外にどの程度のプリミティブ・セルを追加するのかを予測して確保する必要がある。よって、このようなレイアウト設計方法では、電源分離対象のプリミティブ・セルの配置領域が拡大するという問題が発生する。
【課題を解決するための手段】
【００２６】
以下に、［発明を実施するための形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２７】
本発明の一側面によるレイアウト設計方法は、内部領域のレイアウトに第１電源の電源供給線の配線を生成する工程（Ｓ４）と、電源供給線に接続されるように複数のプリミティブセル（６、７、８、９、１０、１１）の各々の配置を生成する工程（Ｓ５〜Ｓ９）と、第１電源の電源供給線から複数のプリミティブセルの各々に供給される信号のタイミングが所定の基準を満たすか否かの確認を行う工程（Ｓ１０）と、所定の基準を満たすことが確認された後に、複数のプリミティブセルの中の少なくとも一つの電源分離対象セル（６、７、８）に対して、第１電源が供給する第１電位に替えて第２電源が生成する第２電位を供給するために配線する工程（Ｓ１１）とを備える。
【００２８】
本発明の一側面によるレイアウト設計プログラムは、本発明の一側面によるレイアウト設計方法が備える各工程をコンピュータに実行させる。
【００２９】
本発明の一側面によるレイアウト設計装置（４０）は、内部領域のレイアウトに第１電源の電源供給線の配線を生成する配線部（４１）と、電源供給線に接続されるように複数のプリミティブセル（６、７、８、９、１０、１１）の各々の配置を生成するプリミティブセル生成部（４２）と、第１電源の電源供給線から複数のプリミティブセルの各々に供給される信号のタイミングが所定の基準を満たすか否かの確認を行うタイミング確認部（４３）と、所定の基準を満たすことが確認された後に、複数のプリミティブセルの中の少なくとも一つの電源分離対象セル（６、７、８）に対して、第１電源が供給する第１電位に替えて第２電源が生成する第２電位を供給するために配線する電位入れ替え部（４４）とを備える。
【発明の効果】
【００３０】
本発明により、内部回路領域に複数の電源系統を持つ半導体集積回路に関してチップ面積の小さいレイアウトを生成することが可能となる。
【図面の簡単な説明】
【００３１】
【図１】図１は、背景技術のレイアウト設計方法のフローチャート。
【図２】図２は、背景技術を説明する為のレイアウト図。
【図３】図３は、背景技術を説明する為のレイアウト図。
【図４】図４は、背景技術を説明する為のレイアウト図。
【図５】図５は、背景技術を説明する為のレイアウト図。
【図６】図６は、背景技術を説明する為のレイアウト図。
【図７】図７は、背景技術を説明する為のレイアウト図。
【図８】図８は、背景技術を説明する為のレイアウト図。
【図９】図９は、背景技術を説明する為のレイアウト図。
【図１０】図１０は、背景技術を説明する為のレイアウト図。
【図１１】図１１は、背景技術を説明する為のレイアウト図。
【図１２】図１２は、背景技術を説明する為のレイアウト図。
【図１３】図１３は、実施形態における半導体集積回路のレイアウト設計手法のフローチャート。
【図１４】図１４は、本発明の一実施形態を説明する為のレイアウト図。
【図１５】図１５は、本発明の一実施形態を説明する為のレイアウト図。
【図１６】図１６は、本発明の実施をするためのシステム構成図。
【図１７】図１７は、本発明の一実施形態を説明する為のレイアウト図。
【図１８】図１８は、本発明の一実施形態を説明する為のレイアウト図。
【図１９】図１９は、本発明の一実施形態を説明する為のレイアウト図。
【図２０】図２０は、本発明の一実施形態における電位入れ替え工程の詳細フローチャート。
【図２１】図２１は、本発明の一実施形態を説明する為のレイアウト図。
【図２２】図２２は、本発明の一実施形態におけるレイアウト設計装置のブロック図。
【発明を実施するための形態】
【００３２】
本発明の一実施形態について、図１６を用いて説明する。図１６は、本実施形態におけるレイアウト設計方法を実施するためのシステム構成図である。本システムは、コンピュータ装置１６とサーバ１７とネットワーク１９とで構成される。サーバ１７は記憶媒体１８を備える。記憶媒体１８には、レイアウト設計方法をコンピュータに実行させるための実行プログラムが格納される。サーバ１７はインターネットなどのネットワーク１９を介してエンジニアリングワークステーションなどのコンピュータ装置１６に接続される。記録媒体１８に格納されている実行プログラムはネットワーク１９を介してコンピュータ装置１６にダウンロードされる。ダウンロードされたプログラムはコンピュータ装置１６のローカルなハードディスクあるいはメモリなどにストアされて、コンピュータ装置１６によってその実行処理が行われる。
【００３３】
本実施形態の動作について、図１３と図１４および図１５を用いて説明する。図１３は、本実施形態の半導体集積回路のレイアウト設計方法のフローチャートである。内部回路に複数の電源系統をもつ半導体集積回路における電源分離の手順が示されている。
【００３４】
図１４は、本実施形態の図１３のフローチャートを用いて内部回路に第１電位と第２電位の２つの電源系統をもつ半導体集積回路の電源分離を実施したレイアウト設計の概略図である。この例では、クロック供給ブロック３からメモリインターフェースブロック１、２にクロック信号が分配され、チップ外部からの信号が信号入力端子４を介してチップ配置領域５に配置されたＲＡＭ３１へ入力される場合が示されている。
【００３５】
図１４において、チップ配置領域５にはチップのメイン電源である第１電位が供給される。メモリインターフェース制御ブロック１、２とクロック供給ブロック３には専用電源として第２電位が供給される。クロック供給ブロック３からメモリインターフェース制御ブロック１、２へクロック分配する際の波形鈍りを考慮して、中継用のプリミティブ・セル６、７、８がチップ配置領域５に配置される。プリミティブ・セル６、７、８はメイン電源から分離され、第２電位が供給される。信号入力端子４からの外部信号がＲＡＭ３１へ入力する際の波形鈍りを考慮して、中継用のプリミティブ・セル９、１０、１１がチップ配置領域５に配置される。プリミティブ・セル９、１０、１１には第１電位が供給される。
【００３６】
図１５は、図１４の概略図における電源分離の詳細を示す図である。第１電位が供給されるチップ配置領域５に第１電位が供給されるプリミティブ・セル９、１０、１１が配置される。第２電位が供給されるプリミティブ・セル６、７、８が電源分離されてチップ配置領域５に配置される。プリミティブ・セル９、１０、１１には、上層の電源供給線１５ａと下層の電源供給線１５ｂを格子状に配線した電源供給線にて第１電位が供給される。プリミティブ・セル６、７、８には、電源供給線１２、１３、１４にて第２電位が供給される。
【００３７】
設計担当者は、図１６に示すコンピュータ装置１６にサーバ１７より実行プログラムをダウンロードしてレイアウト設計を開始する。以下、説明する全ての処理ステップはコンピュータ装置１６にて実施される工程であり、処理ステップに入力するデータや出力されるデータ等は記憶媒体１８とのやり取りを行うものとする。
【００３８】
次にステップＳ１にて、複数の電源によって駆動される半導体集積回路の各部位を電源系統別に分類する。例えば図１７に示すようにチップのメイン電源である第１電位の回路グループ２０と第２電位の回路グループ２１を電源系統別に分類する。図１７は、図１４の概略図における半導体集積回路の分類結果である。この半導体集積回路は、第１電位と第２電位の２種類の電源系統をもつ。第１電位にプリミティブ・セル９、１０、１１が属し、第２電位にプリミティブ・セル６、７、８が属している。
【００３９】
次にフロアプラン工程として、ステップＳ２にてチップサイズの見積もり、ステップＳ３にてＲＡＭなどのメモリブロックや機能ブロックなどのハードマクロの配置を行う。
【００４０】
次にステップＳ４にて、電源供給線の配線を行い、ステップＳ５にて、チップ上の全てのプリミティブ・セルの配置を行う。ステップＳ４とステップＳ５の実行結果を図１８に示す。図１８はステップＳ４で配線した電源供給線１５ａ、１５ｂ上に、ステップＳ５で配置したプリミティブ・セル６、７、８、９、１０、１１が配置されている事を示している。ステップＳ４では、図１７に示す第１電位の回路グループ２０と第２電位の回路グループ２１を切り分ける事無く、第１電位の回路グループ２０を駆動するための単一の電源のみが電力を供給するものとして電源供給線を配線する。ステップＳ５では、プリミティブ・セル６、７、８、９、１０、１１がどちらの電源系統に属するプリミティブ・セルであるかによって配置箇所を制限されることなく配置を行う。
【００４１】
図１９は、ステップＳ４で単一電源として配線された図１８のプリミティブ・セル８への電源供給線の詳細を示す。プリミティブ・セル８は図１７の第２電位の回路グループに属するセルであるが、設計のこの段階では第１電位が供給されるように配線される。具体的には、電源供給線１５ａからスルーホール２５と電源供給線１５ｂを経由してプリミティブ・セル８に第１電位が供給される。プリミティブ・セル８には更に、ＧＮＤ供給線２２によりＧＮＤ電位が供給される。
【００４２】
次に、ステップＳ６にて、チップ上に未配置のプリミティブ・セルが無いかを確認する。全てのプリミティブ・セルの配置が完了するまで、ステップＳ５〜ステップＳ６の処理を繰り返す。全てのプリミティブ・セルの配置が完了したら、ステップＳ７にて概略配線を行う。ステップＳ８にて概略配線の結果を基に詳細配線可能か否かを判断する。配線可能と判断された場合はステップＳ９にて詳細配線を行う。詳細配線が不可能と判断された場合は、チップサイズの見積もり工程ステップＳ２に戻り、チップサイズの再調整を行う。
【００４３】
次にステップＳ１０にて、各プリミティブ・セルに供給される信号のタイミングが所定の基準を満たすか否かをプログラムが判定するタイミング確認を行う。タイミングが問題ないと判断した場合には、ステップＳ１１にて電源分離の対象のプリミティブ・セルへ該当する電源から電力を供給するための配線工程（以下「電位入れ替え」と称す）へ進む。タイミングに問題があると判断し、再配線が必要な場合は、ＡのループでステップＳ７に戻り、再度概略配線を行う。タイミングに問題があると判断し、チップサイズの根本的な見直しは要しないが回路修正やプリミティブ・セルの追加／変更が必要であるとプログラムが判断した場合は、ＢのループでステップＳ５に戻り、再配置を行う。タイミングに問題があると判断し、且つプログラムに既述された所定の手順によってチップサイズの根本的な見直しが必要であると自動判定された場合にはＣのループでチップサイズの見積もり工程ステップＳ２に戻り、チップサイズの再調整を行う。
【００４４】
次にステップＳ１１にて、電位入れ替えを行う。図２０に電位入れ替え工程であるステップＳ１１の詳細フローチャートを示す。まずステップＳ１２にて、電位認識を行う。ステップＳ１２では、予め入力されたネットリストを参照することにより、電源分離対象のプリミティブ・セルへ電源分離後に供給される電位を認識する。例えば図１９において、電源分離後に第２電位が供給されるプリミティブ・セル８を認識する。
【００４５】
次にステップＳ１３にて、上位接続層選択を行う。ステップＳ１２では、電源分離対象のプリミティブ・セルへ電源分離後に電源供給するための電源配線を認識する。この認識は、この工程までに予め生成されるプリミティブ・セル及び電源配線のそれぞれの配置位置を示すデータに基づいて行われる。ここで電源配線の認識と選択は、電源分離対象のプリミティブ・セルに電源供給するための最下層の電源配線から順に最上層の電源配線まで行われる。例えば図１９において、プリミティブ・セル８に対して電源供給するための配線として、まずプリミティブ・セル８へ接続される最下層の電源供給線１５ｂが認識され、選択される。次いで、スルーホール２５を経由して接続される最上層の電源供給線１５ａが認識され、選択される。ここで図１９は配線層が２層である場合の例であるが、２層以上の多層においても同様に最下層から最上層へ順に認識し、選択する。
【００４６】
次にステップＳ１４にて、ステップＳ１３で選択された電源配線の切断を行う。ステップＳ１５にて、ステップＳ１４で切断された電源配線に対して電源分離後に供給する電位と、電源分離前に供給されていた電位とが短絡しないようにスルーホール削除を行う。
【００４７】
図２１は、図１９に示されたプリミティブ・セル８にステップＳ１４、ステップＳ１５の工程を実施した結果を示した図である。ステップＳ１４にて切断された電源供給線１４、２６、２８、２９とステップＳ１５にて削除されたスルーホール２７が示されている。
【００４８】
ステップＳ１４では、ステップＳ１３で選択した図１９の最下層の電源供給線１５ｂをプリミティブ・セル８の境界部で切断して電源供給線２８、２９、３０と分割する。更に、図１９の最上層の電源供給線１５ａの一端を電源分離後に第２電位と接続するため、電源分離後に第２電位と接続されない一端側をプリミティブ・セル８の境界部で切断して電源供給線１４と電源供給線２６とに分割する。
【００４９】
ステップＳ１５では、ステップＳ１４にて分割された電源供給線１４とメイン電源の電源供給線とを接続するスルーホール２７を削除することにより、メイン電源から電源供給線１４を電源分離する。
【００５０】
次にステップＳ１６にて、電源供給元接続を行う。ステップＳ１６では、図２１の電源供給線１４に、第２電位を生成する第２電源を接続する。これにより、第２電位が電源供給線１４からスルーホール２５を経由し電源供給線２８よりプリミティブ・セル８へ供給される。
【００５１】
以上、ステップＳ１６の完了にて図１３のステップＳ１１の電位入替を完了し、電源分離の手順を完了する。
【００５２】
本実施形態のレイアウト設計方法においては、内部領域に複数の電源系統を有する半導体集積回路の電源分離が行われる。内部領域を単一の電源として電源供給線を配線する工程（ステップＳ４）と、全てのプリミティブ・セルの配置と配線を行う工程と、タイミングを確認する工程と、タイミングが問題ない場合に、単一の電源として配線された電源と電源系統が異なるプリミティブ・セルへ他の電源からの電位を供給する工程（ステップＳ１１）が行われる。
【００５３】
以上の工程においては、単一電源化電源／ＧＮＤ配線工程であるステップＳ４にて、複数電源を単一電源として電源配線が行われる。そのため電源系統毎にプリミティブ・セルの配置領域を確保する必要がない。更に、単一電源にて全てのプリミティブ・セルの配置と配線とタイミング確認を行い、タイミングに問題が無くなるまでタイミング調整を繰り返し実施した後に、電位入れ替えが行われる。タイミングが問題ない事を確認した後に、電源分離対象のプリミティブ・セルの電位入れ替えを行う事となるため、図１１、図１２を参照して例示した技術のように電源分離対象のプリミティブ・セル配置領域に対し詳細配線工程以降に発生する回路修正やタイミング調整等の追加プリミティブ・セル配置に対応する為の余分な領域を確保する必要が無くなり、配置領域が拡大するという問題を解決することが出来る。
【００５４】
本実施形態によって得られる第１の効果は、チップ面積を縮小できる事である。その理由は以下の通りである。プリミティブ・セルの配置後に電位の入れ替えを行うことにより、異なる電源系統のプリミティブ・セルのみに別電位を供給する事が出来る。そのため、詳細配線工程以降に発生する回路修正やタイミング調整等の追加プリミティブ・セル配置に対応する為のプリミティブ・セル領域を確保する必要が無くなり、配置領域が拡大するという従来技術の問題を解決することが出来る。
【００５５】
第２の効果は、設計期間が短縮できる事である。その理由は以下の通りである。電位入替工程が配置・配線後に行われる事によって、電源分離による配線性への影響がなくなる。そのため、図１１、図１２で説明した技術のように、電位を入れ替えた領域が配線するための十分な領域を持たず、領域見直しが必要という後戻りフローが不要である。
【００５６】
第３の効果は、従来技術に比べて、高速化が可能となる事である。その理由は以下の通りである。単一電源化電源／ＧＮＤ配線工程（ステップＳ４）と電位入替工程（ステップＳ１１）を行う事によって、電源系統が異なる回路グループのプリミティブ・セル領域を確保する必要が無くなる。そのため、チップのメイン電源が供給される回路グループのプリミティブ・セルが電源系統の異なるプリミティブ・セル領域を迂回するように配置する必要が無い。その結果、プリミティブ・セル間の遅延を短くすることが出来る。
【００５７】
図２２は、本実施形態におけるレイアウト設計方法を実行するためのレイアウト設計装置を示す。レイアウト設計装置４０は、単一電源配線部４１、プリミティブセル生成部４２、タイミング確認部４３及び電位入れ替え部４４を備える。これら各部は、パーソナルコンピュータ等のコンピュータのＣＰＵが記憶装置に格納されたプログラムを読み出し、そのプログラムの記述に従ってデータ処理を行うことによって実現される機能ブロックである。
【００５８】
単一電源配線部４１は、予め入力されたネットリストに基づいて、図１３のステップＳ４の単一電源による配線を実行する。プリミティブセル生成部４２は、ステップＳ５〜Ｓ９の動作を実行して、単一電源の電源供給線に接続されるようにプリミティブセルの配置と配線とを行う。タイミング確認部４３は、ステップＳ１０の動作を実行してタイミング確認を行う。電位入れ替え部４４は、ステップＳ１１の電位入れ替え動作を実行する。
【００５９】
電位入れ替え部４４は、電位認識部４５、電源分離用配線認識部４６、切断部４７、削除部４８及び接続部４９を備える。電位認識部４５は、ステップＳ１２の電位認識動作を行う。電源分離用配線認識部４６は、単一電源配線部４１が生成した配線のうち、電源分離後に電源分離対象セルに第２電位を供給するために使用される電源分離用電源配線を認識することにより、ステップＳ１３の上位接続層選択を実行する。切断部４７は、ステップＳ１４の電源配線を切断する動作を行う。削除部４８は、切断の後に、電源分離対象セルの各々にメイン電源が生成する第１電位などの第２電位以外の電位を供給するスルーホールを削除することにより、ステップＳ１５の動作を実行する。接続部４９は、ステップＳ１６の動作を実行する。以上の動作により、レイアウト設計装置は、本実施形態におけるレイアウト設計方法を実行することができる。
【符号の説明】
【００６０】
１    メモリインターフェース制御ブロック
２    メモリインターフェース制御ブロック
３    クロック供給ブロック
４    信号入力端子
５    チップ配置領域
６    プリミティブ・セル
７    プリミティブ・セル
８    プリミティブ・セル
９    プリミティブ・セル
１０  プリミティブ・セル
１１  プリミティブ・セル
１２  電源供給線
１３  電源供給線
１４  電源供給線
１５ａ  電源供給線
１５ｂ  電源供給線
１６  コンピュータ装置
１７  サーバ
１８  記録媒体
１９  ネットワーク
２０  回路グループ
２１  回路グループ
２２  ＧＮＤ供給線
２５  スルーホール
２６  電源供給線
２７  スルーホール
２８  電源供給線
２９  電源供給線
３０  電源供給線
３１  ＲＡＭ
４０  レイアウト設計装置
４１  単一電源配線部
４２  プリミティブセル生成部
４３  タイミング確認部
４４  電位入れ替え部
４５  電位認識部
４６  電源分離用電源配線認識部
４７  切断部
４８  削除部
４９  接続部
１０１  プリミティブ・セル
１０２  プリミティブ・セル
１０３  電源端子
１０４  電源端子
１０５  電源端子
１０６  電源端子
１０７  電源ライン
１０８  電源ライン
１２１  プリミティブ・セル
１２２  プリミティブ・セル
１２３  配置領域
１２４  配置領域
１３４  プリミティブ・セル
１３５  ＶＤＤ１端子
１３６  ＧＮＤ端子
１４１  プリミティブ・セル
１４２  ＶＤＤ１の電源端子
１４４  電源ライン
１５１  プリミティブ・セル
１５２  電源端子
１５３  電源端子
１５５  電源ライン
１５６  電源ライン
１６１  電源分離領域
１６２  プリミティブ・セル領域
１６３  メモリインターフェース制御ブロック
１６４  メモリインターフェース制御ブロック
１６５  クロック供給ブロック
１６６  信号入力端子
１６７  チップ配置領域
１６８  プリミティブ・セル
１６９  プリミティブ・セル
１７０  プリミティブ・セル
１７１  プリミティブ・セル
１７２  プリミティブ・セル
１７３  プリミティブ・セル
１７４ａ  電源供給線
１７４ｂ  電源供給線
１７５ａ  電源供給線
１７５ｂ  電源供給線
１７６  ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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