(57)【要約】【課題】本発明は、ＲＦデバイスの低抵抗化による高効率化と信頼性の向上を図ることが可能な化合物半導体装置とその製造方法を提供する。【解決手段】化合物半導体基板に形成されたメサ２２と、メサ２２の壁面に形成された曲率表面を有する側壁１６と、メサ２２上に形成されるゲート電極と、ゲート電極と一体化され、側壁１６の表面に形成されるゲートメタル１８と、を備える。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
化合物半導体基板に形成されたメサと、
前記メサの壁面に形成された曲率表面を有する側壁と、
前記メサ上に形成されるゲート電極と、
前記ゲート電極と一体化され、前記側壁の表面に形成されるゲートメタルと、を備えることを特徴とする化合物半導体装置。
【請求項２】
前記メサの壁面に露出した二次元キャリア層が、前記側壁により被覆されることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
化合物半導体基板にメサを形成し、
前記メサの頭部に、ゲート領域を露出させたマスクを形成し、
前記ゲート領域、前記マスク上および前記メサの底部に、連続した絶縁膜を形成し、
前記絶縁膜を異方性エッチングすることにより、前記ゲート領域、前記マスクおよび前記メサの底部を露出するとともに、前記マスクおよび前記メサの壁面に曲率表面を有する側壁を形成し、
前記ゲート領域および前記側壁上にゲートメタルを形成することを特徴とする化合物半導体装置の製造方法。
【請求項４】
前記メサの壁面に露出した二次元キャリア層が、前記側壁により被覆されることを特徴とする請求項３に記載の化合物半導体装置の製造方法。
【請求項５】
前記側壁は、自己整合的に形成されることを特徴とする請求項３または請求項４に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高周波パワーデバイス（以下ＲＦデバイスと記す）などに用いられる化合物半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、インバータ回路やスイッチング素子の高機能化に伴い、ＲＦデバイスとして用いられる電界効果型トランジスタ（以下ＦＥＴと記す）において、さらなる特性の向上が要求されている。
【０００３】
このようなＦＥＴにおいて、通常、化合物半導体基板にメサを形成することにより、素子分離が行われる。そして、メサ上にゲート電極が形成され、メサの段差を介してメサ外部のゲートパッドと接続されるように、ゲートメタルが堆積される。このとき、ゲートメタルは、ＤＣ（直流）スパッタリングや、ＥＢ（Ｅｌｅｃｔｏｒｏｎ  Ｂｅａｍ）蒸着により形成されるが、メサの段差により、段切れする恐れがある。また、段差により、ゲートメタルが伸び、相対的に膜厚が薄い領域ができるため、電流狭窄により高抵抗となる。さらに、特にメサ中にヘテロ接合を有し、電子濃度が高い二次元電子層が形成されている場合、メサ壁面に露出した二次元電子層がゲートメタルと接触し、ゲートからのリーク電流が増大することが考えられる。そこで、段部を埋め戻してステップ状不連続部を形成する手法が提案されている（例えば特許文献１など参照）。
【０００４】
しかしながら、段部のみにＳｉＮ膜などを充填するためには、メサ上部をマスクして充填した後、剥離する必要があり、工程が増加するとともに、アライメント誤差により段差が残るという問題がある。
【特許文献１】特願２００７−２５１１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＲＦデバイスの低抵抗化による高効率化と信頼性の向上を図ることが可能な化合物半導体装置とその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、化合物半導体基板に形成されたメサと、メサの壁面に形成された曲率表面を有する側壁と、メサ上に形成されるゲート電極と、ゲート電極と一体化され、側壁の表面に形成されるゲートメタルと、を備えることを特徴とする化合物半導体装置が提供される。
【０００７】
本発明の一態様によれば、化合物半導体基板にメサを形成し、メサの頭部に、ゲート領域を露出させたマスクを形成し、ゲート領域、マスク上およびメサの底部に、連続した絶縁膜を形成し、絶縁膜を異方性エッチングすることにより、ゲート領域、マスクおよびメサの底部を露出するとともに、マスクおよびメサの壁面に曲率表面を有する側壁を形成し、ゲート領域および側壁上にゲートメタルを形成することを特徴とする化合物半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明の一態様の化合物半導体装置およびその製造方法によれば、ＲＦデバイスの低抵抗化による高効率化と信頼性の向上を図ることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施形態について、図を参照して説明する。
【００１０】
図１Ａに本実施形態により形成される化合物半導体装置に用いられるＨＥＭＴ素子の断面図を示す。図に示すように、ＧａＮなどの化合物半導体基板（図示せず）上に、ノンドープのＧａＮ層１１、ＡｌＧａＮ層１２が順次形成されており、メサ構造を有している。メサ頭部には、ソース電極１３、ドレイン電極１４が形成されており、ソース電極１３、ドレイン電極１４間にゲート電極１５が形成されている。
【００１１】
図１Ｂに図１ＡのＡ−Ａ’断面を示すように、メサ２２側面には、曲率を有する側壁１６ｂが形成されており、ＧａＮ層１１、ＡｌＧａＮ層１２およびこれらの界面に形成される二次元電子層１７の断面が被覆されている。側壁１６上には、ゲート電極１５と一体化されたゲートメタル１８が形成されており、外部に形成されるゲートパッド（図示せず）と接続されている。
【００１２】
このようなＨＥＭＴ素子は、例えば以下のようにして形成される。先ず、図２ＡおよびそのＡ−Ａ’断面である図２Ｂに示すように、ＧａＮ層１１、ＡｌＧａＮ層１２が順次形成されたＡｌＧａＮ／ＧａＮウェハ上に、フォトレジストを塗布し、通常のリソグラフィによりパターニングすることにより、マスク２１を形成する。このとき、ＡｌＧａＮ層１２上に表面保護膜としてＳｉＮ膜、ＧａＮキャップ層などが形成されていてもよい。
【００１３】
次いで、図３ＡおよびそのＡ−Ａ’断面である図３Ｂに示すように、例えばＣｌ系ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性ドライエッチングにより、メサ２２を形成する。メサ形成により、メサ側面に、ＧａＮ層１１、ＡｌＧａＮ層１２およびこれらの界面に形成される二次元電子層１７の断面が露出する。
【００１４】
そして、ソース電極１４、ドレイン電極１５を形成した後、図４ＡおよびそのＡ−Ａ’断面である図４Ｂに示すように、メサ２２頭部に、ＳｉＮ膜、ＳｉＯ２膜などからなり、ゲート電極を形成するための開口部２３を有するマスク２４を形成する。
【００１５】
次いで、図５Ａ、およびに示すように、開口部２３、マスク２４、メサ２２側面、メサ２２底部を被覆するように、ＳｉＮ膜などの絶縁膜２５を形成する。
【００１６】
そして、図６Ａ、およびそのＡ−Ａ’断面である図６Ｂに示すように、絶縁膜２５をＲＩＥなど異方性ドライエッチングによりエッチングし、開口部２３のＡｌＧａＮ層１２およびメサ２２底部を露出させるとともに、開口部２３およびメサ２２側面に、表面に曲率を有する側壁１６ａ、１６ｂを形成する。
【００１７】
さらに、開口部２３および側壁１６上の所定領域に、ＤＣスパッタリング、あるいはＥＢ蒸着により、ゲート電極１６およびこれと一体化したゲートメタル１８を形成する。このとき、側壁１６は曲率を有しているため、メサ頭部からメサ底部になめらかに連続するゲートメタル１８が形成される。このとき、側壁１６上のゲートメタル１８の膜厚は、基板面との角度が約９０°でエッチングされたメサ壁面に形成される膜厚より、明らかに多くなる。このようにして、図１、図２に示すようなＨＥＭＴ素子が形成される。
【００１８】
このようにして、ゲートメタル１８の下層に、曲率を有する側壁１６を形成することにより、メサ壁面におけるゲートメタル１８の膜厚を増大させることができ、ゲートメタル１８の段切れや、伸びによる電流狭窄を抑えることができる。また、側壁１６により、二次元電子層１７とゲートメタル１８が絶縁されるため、ゲートからのリーク電流の増大を抑えることができる。
【００１９】
本実施形態において、基板としては、ＧａＮ基板を用いたが、ＳｉＣ、ダイヤモンドなどの基板を用いることができる。さらに、ＧａＮ層、ＡｌＧａＮ層はそれぞれ複数の化合物半導体層から構成されていてもよい。また、ヘテロ接合を有さないＦＥＴ素子においても、適用することが可能である。また、キャリアも電子に限定されず、正孔でもよい。
【００２０】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２１】
【図１Ａ】本発明の一態様により形成されるＨＥＭＴ素子を示す断面図。
【図１Ｂ】図１ＡのＡ−Ａ’断面図。
【図２Ａ】本発明の一態様におけるＨＥＭＴ素子の製造工程を示す断面図。
【図２Ｂ】図２ＡのＡ−Ａ’断面図。
【図３Ａ】本発明の一態様におけるＨＥＭＴ素子の製造工程を示す断面図。
【図３Ｂ】図３ＡのＡ−Ａ’断面図。
【図４Ａ】本発明の一態様におけるＨＥＭＴ素子の製造工程を示す断面図。
【図４Ｂ】図４ＡのＡ−Ａ’断面図。
【図５Ａ】本発明の一態様におけるＨＥＭＴ素子の製造工程を示す断面図。
【図５Ｂ】図５ＡのＡ−Ａ’断面図。
【図６Ａ】本発明の一態様におけるＨＥＭＴ素子の製造工程を示す断面図。
【図６Ｂ】図６ＡのＡ−Ａ’断面図。
【符号の説明】
【００２２】
１１…ＧａＮ層
１２…ＡｌＧａＮ層
１３…ソース電極
１４…ドレイン電極
１５…ゲート電極
１６…側壁
１７…二次元電子層
１８…ゲートメタル
２１、２４…マスク
２２…メサ
２３…開口部
２５…絶縁膜
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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