(57)【要約】【課題】ＭＯＮＯＳ型の不揮発性半導体記憶装置において、ＯＮＯ端部に発生する加工ダメージの影響を緩和し、電荷保持特性の劣化を抑制する。【解決手段】不揮発性半導体記憶装置の製造方法は、半導体基板上にＯＮＯ積層膜１０４及び犠牲窒化膜１０５をこの順に形成する。次に、犠牲窒化膜１０５及びＯＮＯ積層膜１０４を選択的に除去して、列方向に延伸する複数のビット線形成領域を開口する開口部を形成する。次に、開口部を介して不純物を導入することにより、半導体基板１００の表層部に、列方向に延伸する複数のビット線拡散層１０８を形成する。次に、犠牲窒化膜１０５の上面を露出させる一方で開口部の内部を埋め込むビット線絶縁膜１１０を形成する。次に、犠牲窒化膜１０５を除去する。次に、少なくともビット線上絶縁膜１１０の側面上に、ＨＴＯ膜１１１を形成する。行方向に延伸する複数のワード線１１４を形成する。【選択図】図７
2010267858.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、電荷保持特性を有するゲート絶縁膜及び犠牲絶縁膜をこの順に形成する工程（ａ）と、
前記犠牲絶縁膜及び前記ゲート絶縁膜を選択的に除去して、列方向に延伸する複数のビット線形成領域を開口する開口部を形成する工程（ｂ）と、
前記半導体基板に対し、前記開口部を介して不純物を導入することにより、前記半導体基板の表層部に、列方向に延伸する複数のビット線拡散層を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記犠牲絶縁膜の上面を露出させる一方で前記開口部の内部を埋め込むビット線絶縁膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記犠牲絶縁膜を除去する工程（ｅ）と、
前記工程（ｅ）の後に、前記犠牲絶縁膜が除去された領域における、少なくとも前記ビット線上絶縁膜の側面上に、第１の側壁絶縁膜を形成する工程（ｆ）と、
前記工程（ｆ）の後に、ゲート電極として機能し、行方向に延伸する複数のワード線を形成する工程（ｇ）とを備える、不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｂ）よりも後であって且つ前記工程（ｄ）よりも前に、
前記開口部における前記犠牲絶縁膜及び前記ゲート絶縁膜の側面上に、第２の側壁絶縁膜を形成する工程をさらに備え、
前記工程（ｆ）は、前記犠牲絶縁膜が除去された領域における、少なくとも前記第２の側壁絶縁膜の側面上に、第１の側壁絶縁膜を形成する工程である、不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置の製造方法において、
前記第１の側壁絶縁膜は、シリコン酸化膜からなる、不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法において、
前記ワード線は、単層構造である、不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法において、
前記犠牲絶縁膜は、シリコン窒化膜である、不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項１〜４のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法において、
前記ゲート絶縁膜は、下層絶縁膜、電荷保持特性を有する中層の絶縁膜、及び上層絶縁膜が下から順に配置されてなる積層膜からなる、不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置の製造方法において、
前記下層絶縁膜は、シリコン酸化膜からなり、
前記電荷保持特性を有する中層の絶縁膜は、シリコン窒化膜からなり、
前記上層絶縁膜は、シリコン酸化膜からなる、不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に開示の技術は、不揮発性半導体記憶装置及びその製造方法に関し、特に、拡散層で形成されたビット線を備えたＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来から、不揮発性半導体記憶装置として、半導体基板の表層に形成された不純物拡散層をビット線（ビット線拡散層）とし、電荷をトラップしてデータを記憶するゲート絶縁膜を介して該ビット線と直交するように半導体基板上にワード線が形成されてなる不揮発性半導体記憶装置が知られている。
【０００３】
一方、近年、不揮発性半導体記憶装置の微細化に伴って、隣り合うセルの蓄積電荷同士の影響による電荷保持特性の劣化が懸念されている。そこで、ビット線上に存在するＯＮＯ膜を除去して、ＯＮＯ膜を不連続に配置することにより、隣り合うセルの蓄積電荷同士の影響を緩和して、不揮発性半導体記憶装置の微細化を図る技術が提案されている。
【０００４】
以下、電荷保持特性の向上を目的とする対策を講じた従来の不揮発性半導体記憶装置の製造方法について、図１１（ａ）〜（ｄ）〜図１７（ａ）〜（ｄ）を参照しながら説明する（例えば、特許文献１参照）。
【０００５】
まず、図１１（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXIb-XIb線の断面図、（ｃ）は、（ａ）のXIc-XIc線の断面図、（ｄ）は、（ａ）のXId-XId線の断面図を示している。
【０００６】
図１１（ａ）〜（ｄ）に示すように、半導体基板１０上に、下部酸化膜１１、電荷保持特性を有する中層の窒化膜１２、及び上部酸化膜１３が下から順に配置されてなるＯＮＯ積層膜１４を形成する。続いて、ＯＮＯ積層膜１４上に、第１のゲート電極膜１５を形成した後、該第１のゲート電極膜１５の上に、ビット線領域上に開口を有する第１のレジストマスク１６を形成する。
【０００７】
次に、図１２（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXIIb-XIIb線の断面図、（ｃ）は、（ａ）のXIIc-XIIc線の断面図、（ｄ）は、（ａ）のXIId-XIId線の断面図を示している。
【０００８】
図１２（ａ）〜（ｄ）に示すように、第１のレジストマスク１６をマスクとして、半導体基板１０が露出するまで選択的にエッチング加工することにより、パターニングされたＯＮＯ積層膜１４及び第１のゲート電極膜１５を形成する。続いて、第１のレジストマスク１６を除去する。
【０００９】
次に、図１３（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXIIIb-XIIIb線の断面図、（ｃ）は、（ａ）のXIIIc-XIIIc線の断面図、（ｄ）は、（ａ）のXIIId-XIIId線の断面図を示している。
【００１０】
図１３（ａ）〜（ｄ）に示すように、パターニング形成されたＯＮＯ積層膜１４及び第１のゲート電極膜１５の側面にサイドウォール１７を形成する。続いて、露出した半導体基板１０の表層に、イオン注入し、その後不純物活性化アニールを行うことにより、ビット線拡散層１８を形成する。
【００１１】
次に、図１４（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXIVb-XIVb線の断面図、（ｃ）は、（ａ）のXIVc-XIVc線の断面図、（ｄ）は、（ａ）のXIVd-XIVd線の断面図を示している。
【００１２】
図１４（ａ）〜（ｄ）に示すように、隣り合う第１のゲート電極膜１５間に露出する半導体基板１０上を埋め込むように、埋め込み絶縁膜１９を形成する。
【００１３】
次に、図１５（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXVb-XVb線の断面図、（ｃ）は、（ａ）のXVc-XVc線の断面図、（ｄ）は、（ａ）のXVd-XVd線の断面図を示している。
【００１４】
図１５（ａ）〜（ｄ）に示すように、第１のゲート電極膜１５が露出するまで埋め込み絶縁膜１９を研磨除去することにより、隣り合う第１のゲート電極膜１５間にビット線上絶縁膜２０を形成する。
【００１５】
次に、図１６（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXVIb-XVIb線の断面図、（ｃ）は、（ａ）のXVIc-XVIc線の断面図、（ｄ）は、（ａ）のXVId-XVId線の断面図を示している。
【００１６】
図１６（ａ）〜（ｄ）に示すように、ウエハ全面に第２のゲート電極膜２１を堆積した後、該第２のゲート電極膜２１の上に、ワード線形成領域を除く領域に開口を有する第２のレジストマスク２２を形成する。
【００１７】
次に、図１７（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXVIIb-XVIIb線の断面図、（ｃ）は、（ａ）のXVIIc-XVIIc線の断面図、（ｄ）は、（ａ）のXVIId-XVIId線の断面図を示している。
【００１８】
次に、図１７（ａ）〜（ｄ）に示すように、第２のレジストマスク２２をマスクとして、第１のゲート電極膜１５及び第２のゲート電極膜２１における所定の領域をエッチング除去することにより、ビット線上絶縁膜２０を介してビット線拡散層１８と交差するように、ゲート電極として機能するワード線２３を形成する。
【００１９】
その後、金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程を行うが、これらの工程は周知技術であるからその説明は省略する。
【００２０】
以上の製造方法により、ビット線（ビット線拡散層１８）上の少なくとも一部に存在しているＯＮＯ膜を除去することにより、微細化に適した不揮発性半導体記憶装置を製造することができる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００３−１６３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
ところで、上記従来の不揮発性半導体記憶装置の製造方法では、ビット線上のＯＮＯ膜を除去する際に、ゲート電極の端部及びＯＮＯ膜の端部に加工ダメージが入る。このため、膜中トラップ準位又は界面準位が形成される。特に、ＯＮＯ膜においては、この膜中トラップ準位又は界面準位が電荷保持特性を劣化させることが分かっており、信頼性上の大きな問題となっている。
【００２３】
前記に鑑み、本発明の目的は、ＯＮＯ膜の端部に加工ダメージを受けても、電荷保持特性、ひいては信頼性に影響を与えない不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２４】
上記の目的を達成するために、本発明の一側面に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、電荷保持特性を有するゲート絶縁膜及び犠牲絶縁膜をこの順に形成する工程（ａ）と、犠牲絶縁膜及びゲート絶縁膜を選択的に除去して、列方向に延伸する複数のビット線形成領域を開口する開口部を形成する工程（ｂ）と、半導体基板に対し、開口部を介して不純物を導入することにより、半導体基板の表層部に、列方向に延伸する複数のビット線拡散層を形成する工程（ｃ）と、工程（ｃ）の後に、犠牲絶縁膜の上面を露出させる一方で開口部の内部を埋め込むビット線絶縁膜を形成する工程（ｄ）と、工程（ｄ）の後に、犠牲絶縁膜を除去する工程（ｅ）と、工程（ｅ）の後に、犠牲絶縁膜が除去された領域における、少なくともビット線上絶縁膜の側面上に、第１の側壁絶縁膜を形成する工程（ｆ）と、工程（ｆ）の後に、ゲート電極として機能し、行方向に延伸する複数のワード線を形成する工程（ｇ）とを備える。
【００２５】
本発明の一側面の不揮発性半導体記憶装置の製造方法において、開口部における犠牲絶縁膜及びゲート絶縁膜の側面上に、第２の側壁絶縁膜を形成する工程をさらに備え、工程（ｆ）は、犠牲絶縁膜が除去された領域における、少なくとも第２の側壁絶縁膜の側面上に、第１の側壁絶縁膜を形成する工程であることが好ましい。
【００２６】
本発明の一側面の不揮発性半導体記憶装置の製造方法において、第１の側壁絶縁膜は、シリコン酸化膜からなることが好ましい。
【００２７】
本発明の一側面の不揮発性半導体記憶装置の製造方法において、ワード線は、単層構造であることが好ましい。
【００２８】
本発明の一側面の不揮発性半導体記憶装置の製造方法において、犠牲絶縁膜は、シリコン窒化膜であることが好ましい。
【００２９】
本発明の一側面の不揮発性半導体記憶装置の製造方法において、ゲート絶縁膜は、下層絶縁膜、電荷保持特性を有する中層の絶縁膜、及び上層絶縁膜が下から順に配置されてなる積層膜からなることが好ましい。
【００３０】
本発明の一側面の不揮発性半導体記憶装置の製造方法において、下層絶縁膜は、シリコン酸化膜からなり、電荷保持特性を有する中層の絶縁膜は、シリコン窒化膜からなり、上層絶縁膜は、シリコン酸化膜からなることが好ましい。
【発明の効果】
【００３１】
本発明の一側面によると、ＯＮＯ膜の端部に加工ダメージが発生しても、側壁酸化膜の存在により、ＯＮＯ膜における電荷蓄積領域とダメージ領域とのオーバーラップを制御することができる。このため、ＯＮＯ膜におけるダメージ領域による影響を緩和して、電荷保持特性の向上など、信頼性に優れた不揮発性半導体記憶装置が実現される。
【図面の簡単な説明】
【００３２】
【図１】図１（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のIb-Ib線の断面図、（ｃ）は、（ａ）のIc-Ic線の断面図、（ｄ）は、（ａ）のId-Id線の断面図を示している。
【図２】図２（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のIIb-IIb線の断面図、（ｃ）は、（ａ）のIIc-IIc線の断面図、（ｄ）は、（ａ）のIId-IId線の断面図を示している。
【図３】図３（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のIIIb-IIIb線の断面図、（ｃ）は、（ａ）のIIIc-IIIc線の断面図、（ｄ）は、（ａ）のIIId-IIId線の断面図を示している。
【図４】図４（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のIVb-IVb線の断面図、（ｃ）は、（ａ）のIVc-IVc線の断面図、（ｄ）は、（ａ）のIVd-IVd線の断面図を示している。
【図５】図５（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のVb-Vb線の断面図、（ｃ）は、（ａ）のVc-Vc線の断面図、（ｄ）は、（ａ）のVd-Vd線の断面図を示している。
【図６】図６（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のVIb-VIb線の断面図、（ｃ）は、（ａ）のVIc-VIc線の断面図、（ｄ）は、（ａ）のVId-VId線の断面図を示している。
【図７】図７（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のVIIb-VIIb線の断面図、（ｃ）は、（ａ）のVIIc-VIIc線の断面図、（ｄ）は、（ａ）のVIId-VIId線の断面図を示している。
【図８】図８（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のVIIIb-VIIIb線の断面図、（ｃ）は、（ａ）のVIIIc-VIIIc線の断面図、（ｄ）は、（ａ）のVIIId-VIIId線の断面図を示している。
【図９】図９（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のIXb-IXb線の断面図、（ｃ）は、（ａ）のIXc-IXc線の断面図、（ｄ）は、（ａ）のIXd-IXd線の断面図を示している。
【図１０】図１０は、本実施形態に係る不揮発性半導体記憶装置の製造方法によって製造された不揮発性半導体記憶装置の構造の一部を取り出して拡大した断面図である。
【図１１】図１１（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXIb-XIb線の断面図、（ｃ）は、（ａ）のXIc-XIc線の断面図、（ｄ）は、（ａ）のXId-XId線の断面図を示している。
【図１２】図１２（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXIIb-XIIb線の断面図、（ｃ）は、（ａ）のXIIc-XIIc線の断面図、（ｄ）は、（ａ）のXIId-XIId線の断面図を示している。
【図１３】図１３（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXIIIb-XIIIb線の断面図、（ｃ）は、（ａ）のXIIIc-XIIIc線の断面図、（ｄ）は、（ａ）のXIIId-XIIId線の断面図を示している。
【図１４】図１４（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXIVb-XIVb線の断面図、（ｃ）は、（ａ）のXIVc-XIVc線の断面図、（ｄ）は、（ａ）のXIVd-XIVd線の断面図を示している。
【図１５】図１５（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXVb-XVb線の断面図、（ｃ）は、（ａ）のXVc-XVc線の断面図、（ｄ）は、（ａ）のXVd-XVd線の断面図を示している。
【図１６】図１６（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXVIb-XVIb線の断面図、（ｃ）は、（ａ）のXVIc-XVIc線の断面図、（ｄ）は、（ａ）のXVId-XVId線の断面図を示している。
【図１７】図１７（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のXVIIb-XVIIb線の断面図、（ｃ）は、（ａ）のXVIIc-XVIIc線の断面図、（ｄ）は、（ａ）のXVIId-XVIId線の断面図を示している。
【発明を実施するための形態】
【００３３】
以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
【００３４】
以下、本発明の一実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図１（ａ）〜図１０を参照しながら説明する。
【００３５】
まず、図１（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のIb-Ib線の断面図、（ｃ）は、（ａ）のIc-Ic線の断面図、（ｄ）は、（ａ）のId-Id線の断面図を示している。
【００３６】
図１（ａ）〜（ｄ）に示すように、半導体基板１００上に、公知の熱酸化法を用いて、例えばシリコン酸化膜からなる膜厚４．０ｎｍの下部酸化膜１０１を形成する。続いて、下部酸化膜１０１の上に、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、例えばシリコン窒化膜からなる電荷保持特性を有する膜厚１３ｎｍの中層の窒化膜１０２を形成する。続いて、中層の窒化膜１０２の上に、１０５０℃のパイロ酸化法を用いて、例えばシリコン酸化膜からなる膜厚８ｎｍの上部酸化膜１０３を形成する。このようにして、下部酸化膜１０１、中層の窒化膜１０２、及び上部酸化膜１０３が下から順に配置されてなるＯＮＯ積層膜１０４が形成される。続いて、ＯＮＯ積層膜１０４上に、例えばシリコン窒化膜からなる膜厚５０ｎｍの犠牲窒化膜（犠牲絶縁膜）１０５を形成する。続いて、犠牲窒化膜１０５の上に、公知のフォトリソグラフィ技術を用いて、ビット線形成領域に開口部を有する第１のレジストマスク１０６を順次形成する。
【００３７】
ここでは、犠牲窒化膜１０５を用いたが、これに限定されるものではなく、酸化膜でなければ他の材料からなる膜も用いることができ、例えばゲート電極材料を用いてもよい。
【００３８】
次に、図２（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のIIb-IIb線の断面図、（ｃ）は、（ａ）のIIc-IIc線の断面図、（ｄ）は、（ａ）のIId-IId線の断面図を示している。
【００３９】
図２（ａ）〜（ｄ）に示すように、ビット線形成領域に開口部を有する第１のレジストマスク１０６をマスクとして、その開口部内に半導体基板１００が露出するまでエッチング加工して、ＯＮＯ積層膜１０４及び犠牲窒化膜１０５をパターニングする。続いて、公知の灰化技術等を用いて、第１のレジストマスク１０６を除去する。
【００４０】
次に、図３（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のIIIb-IIIb線の断面図、（ｃ）は、（ａ）のIIIc-IIIc線の断面図、（ｄ）は、（ａ）のIIId-IIId線の断面図を示している。
【００４１】
図３（ａ）〜（ｄ）に示すように、ＣＶＤ法を用いて、パターニングされたＯＮＯ積層膜１０４及び犠牲窒化膜１０５の側壁上に、膜厚５〜１５ｎｍの幅を有するサイドウォール１０７を形成する。続いて、露出した半導体基板１００の表層に、公知のイオン注入法を用いて不純物注入を行った後、不純物活性化アニールを行うことにより、列方法に延伸するビット線拡散層１０８（ビット線）を形成する。ここで、サイドウォール１０７を形成するのは、イオン注入ダメージから半導体基板１００、特にＯＮＯ積層膜１０４の端部を保護するためである。但し、サイドウォール１０７は必ずしも形成する必要はなく、ビット線拡散層１０８を形成する不純物注入はサイドウォール１０７形成の前後のいずれでもよい。また、不純物注入はイオン注入法に限定されず、固層拡散法等を用いても構わない。
【００４２】
次に、図４（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のIVb-IVb線の断面図、（ｃ）は、（ａ）のIVc-IVc線の断面図、（ｄ）は、（ａ）のIVd-IVd線の断面図を示している。
【００４３】
図４（ａ）〜（ｄ）に示すように、パターニングされたＯＮＯ積層膜１０４及び犠牲窒化膜１０５間を埋め込むように、露出した半導体基板１００上に、例えば公知のＨＤＰ（High Density Plasma）酸化膜１０９を埋め込み絶縁膜として形成する。
【００４４】
次に、図５（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のVb-Vb線の断面図、（ｃ）は、（ａ）のVc-Vc線の断面図、（ｄ）は、（ａ）のVd-Vd線の断面図を示している。
【００４５】
図５（ａ）〜（ｄ）に示すように、公知のＣＭＰ法（Chemical Mechanical Polishing）などを用いて、犠牲窒化膜１０５が露出するまでＨＤＰ酸化膜１０９を平坦化し除去することにより、パターニングされたＯＮＯ積層膜１０４及び犠牲窒化膜１０５間に埋め込まれたビット線上絶縁膜１１０を形成する。
【００４６】
次に、図６（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のVIb-VIb線の断面図、（ｃ）は、（ａ）のVIc-VIc線の断面図、（ｄ）は、（ａ）のVId-VId線の断面図を示している。
【００４７】
図６（ａ）〜（ｄ）に示すように、公知のウェットエッチング技術を用いて、犠牲窒化膜１０５を除去して、ＯＮＯ積層膜１０４の上部酸化膜１０３を露出する。
【００４８】
次に、図７（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のVIIb-VIIb線の断面図、（ｃ）は、（ａ）のVIIc-VIIc線の断面図、（ｄ）は、（ａ）のVIId-VIId線の断面図を示している。
【００４９】
図７（ａ）〜（ｄ）に示すように、ウエハ全面上に、膜厚３〜１０ｎｍのＨＴＯ (High Temperature Oxide)膜１１１を堆積する。ここで、ＨＴＯ膜１１１の膜厚は、ＯＮＯ積層膜１０４とビット線拡散層１０８とのオーバーラップの程度（平面的に見て重なり合う領域の大きさ）と上部酸化膜１０３の膜厚との整合性よって決定する。なお、ＨＴＯ膜１１１は、ここでは犠牲窒化膜１０５が除去された領域の側面及び底面に形成されているが、この場合に限定されるものではなく、少なくともその領域の側面に形成されていればよい。
【００５０】
図１０を用いて具体的に説明する。図１０は、本実施形態に係る不揮発性半導体記憶装置の製造方法によって製造された不揮発性半導体記憶装置の構造（後述の図９（ａ）〜（ｄ）参照）の一部を取り出して拡大した断面図である。但し、同図では、サイドウォール１０７が形成されていない構造を例として示している。
【００５１】
図１０に示すように、例えばビット線上絶縁膜１１０の側壁保護膜（ＨＴＯ膜１１１）の膜厚として、３ｎｍのものから、５ｎｍのものへと置き換えると、図中の左向き矢印に示すように、破線ｔの位置からワード線（ゲート電極）１１４の側面位置である実線位置まで膜厚ｓ１が増加することになる。このとき、ＯＮＯ積層膜１０４の上部酸化膜の膜厚ｒとしては、もともとの上部酸化膜１０３の膜厚にＨＴＯ膜１１１の膜厚を足した膜厚であって、図中の上向き矢印に示すように、左向きの増加分と同じ、側壁保護膜（ＨＴＯ膜１１１）の膜厚の増加分ｓ１の膜厚２ｎｍだけ増加する。このため、ゲート電極とビット線（ビット線拡散層１０８）との重複領域は、ＨＴＯ膜１１１の膜厚が３ｎｍであるときは、図中の距離ｋ１であるが、ＨＴＯ膜１１１の膜厚が５ｎｍとなると、その重複領域も、図中の距離ｋ２となって、距離ｋ１と比較して２ｎｍ分減少することになる。ここで、図中の上向き矢印に示す膜厚の増加分は、セルの閾値を決定し、図中の左向き矢印に示す膜厚の増加は、ゲート電極とビット線（ビット線拡散層１０８）との重複領域の減少を通してメモリの書き込み特性に影響を及ぼすものである。
【００５２】
次に、図８（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のVIIIb-VIIIb線の断面図、（ｃ）は、（ａ）のVIIIc-VIIIc線の断面図、（ｄ）は、（ａ）のVIIId-VIIId線の断面図を示している。
【００５３】
図８（ａ）〜（ｄ）に示すように、ＨＴＯ膜１１１の上に、膜厚１５０ｎｍのゲート電極形成膜１１２を堆積した後、該ゲート電極形成膜１１２の上に、ワード線形成領域以外の領域を開口する第２のレジストマスク１１３を形成する。
【００５４】
次に、図９（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す図であって、（ａ）は、その平面図、（ｂ）は、（ａ）のIXb-IXb線の断面図、（ｃ）は、（ａ）のIXc-IXc線の断面図、（ｄ）は、（ａ）のIXd-IXd線の断面図を示している。
【００５５】
図９（ａ）〜（ｄ）に示すように、第２のレジストマスク１１３をマスクとして、ゲート電極形成膜１１２を選択的にエッチング除去することにより、ビット線上絶縁膜１１０を覆うと共に、ビット線拡散層（ビット線）１０８と交差する（行方向に延伸する）、ゲート電極として機能するワード線１１４を形成する。
【００５６】
その後の工程としては、金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程を行うが、これらの工程は周知技術であるからその説明は省略する。
【００５７】
以上の本実施形態に係る不揮発性半導体記憶装置及びその製造方法によると、ビット線上絶縁膜１１０の側壁にはＨＴＯ膜１１１が形成されるため、ワード線１１４を構成するゲート電極１１４の端部は、ＯＮＯ積層膜１０４の端部よりもチャネル領域の中央側に位置するように形成される。したがって、ＯＮＯ積層膜１０４における加工ダメージが入る端部とＯＮＯ積層膜１０４におけるメモリ機能を発揮する電荷蓄積領域とは、ＨＴＯ膜１１１の膜厚相当分だけ隔てられる。その結果、加工ダメージによるメモリ動作への影響は抑制され、加工ダメージによる電荷保持特性への影響を緩和することができる。また、ＨＴＯ膜１１１の膜厚を制御することにより、ビット線拡散層（ビット線）１０８の端部とワード線１１４を構成するゲート電極の端部とが、平面的に見て重なり合う領域（オーバーラップ領域）を制御できるため、微細化に伴ってトランジスタ特性への影響が大きくなる短チャネル効果の制御性を安定させることができる。
【００５８】
なお、以上では、不揮発性半導体記憶装置及びその製造方法の例として、特に、拡散層で形成されたビット線を備えたＭＯＮＯＳ型の不揮発性半導体記憶装置及びその製造方法を例にして説明したが、本発明はこの場合に限定されるものではない。
【産業上の利用可能性】
【００５９】
本発明は、ＯＮＯ膜の端部が加工ダメージの影響を受けても、電荷保持特性、ひいては信頼性に影響を与えない不揮発性半導体記憶装置を実現できるものであるから、特に、拡散層で形成されたビット線を備えたＭＯＮＯＳ型の不揮発性半導体記憶装置及びその製造方法にとって有用である。
【符号の説明】
【００６０】
１００  半導体基板
１０１  下部酸化膜
１０２  中層の窒化膜
１０３  上部酸化膜
１０４  ＯＮＯ積層膜
１０５  犠牲窒化膜（犠牲絶縁膜）
１０６  第１のレジストマスク
１０７  サイドウォール（第２の側壁絶縁膜）
１０８  ビット線拡散層（ビット線）
１０９  ＨＤＰ酸化膜
１１１  ＨＤＰ膜（第１の側壁保護膜）
１１２  ゲート電極形成膜
１１３  第２のレジストマスク  
１１４  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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