(57)【要約】      （修正有）【課題】非読み出し画素のブルーミング発生を確実に抑制する。【解決手段】固体撮像素子１００は、画素部１１０と、画素部の信号電荷のリセット、蓄積、転送および出力を行うように制御線を通して駆動可能な画素駆動部１２０と、画素部から画素の信号の読み出しを行う画素信号読み出し部１３０と、を有し、画素部１１０は、１つの選択制御線、１つのリセット制御線、および複数の転送制御線が配置された画素共有構造を有し、全体が読み出し画素部と非読み出し画素-部とを含み、画素駆動部１２０は、非読み出し画素は通常リセット状態に固定しておき、共有関係にある読み出し画素を読み出す際に、そのアドレスが選択された場合、または選択信号がアクティブになった場合に、非読み出しの画素リセット状態を解除し、非読み出し状態にする画素制御部を有する。【選択図】図４
2010171637.tif 000002
【特許請求の範囲】
【請求項１】
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機能を有する複数の画素回路が行列状に配列された画素部と、
上記画素部の信号電荷のリセット、蓄積、転送および出力を行うように制御線を通して駆動可能な画素駆動部と、を有し、
上記画素部は、
１つの選択制御線、１つのリセット制御線、および複数の転送制御線が配置された画素共有構造を有し、全体が読み出し画素部と非読み出し画素部とを含み、
上記画素駆動部は、
非読み出し画素は通常リセット状態に固定しておき、共有関係にある読み出し画素を読み出す際に、そのアドレスが選択された場合、または選択信号がアクティブになった場合に、非読み出し画素のリセット状態を解除し、非読み出し状態にする画素制御部を有する
固体撮像素子。
【請求項２】
上記画素駆動部の画素制御部は、
非読み出し画素をリセット状態に固定し、共有関係にある読み出し画素を読み出す際にそのアドレスが選択された場合、または選択信号がアクティブになった場合に、非読み出し画素のリセット状態を解除する論理回路を含み、
上記論理回路は、
論理ゲートが、共有画素の周期と同一の周期により繰り返され、当該論理ゲートの接続関係のみによって、読み出し画素と非読み出し画素の制御を変更する機能を含む
請求項１記載の固体撮像素子。
【請求項３】
上記画素制御部は、
上記転送制御線に接続され、読み出し、非読み出しを可能にする論理ゲートが複数の論理回路の組み合わせにより形成されている
請求項１または２記載の固体撮像素子。
【請求項４】
上記画素制御部は、
複数の上記転送制御線のそれぞれに配置された論理回路がＯＲゲートを含み、
上記読み出し画素の転送制御線に配置されたＯＲゲートの一方の入力部が接地され、他方の入力部の入力状態を出力に反映させて読み出し状態とし、
上記非読み出し画素の転送制御線に配置されたＯＲゲートの一方の入力部に配置された組み合わせ論理ゲートがＮＯＲゲートおよびＮＡＮＤゲートを含み、
上記ＮＡＮＤゲートは上記選択制御線とリセット制御線を入力部に有し、選択制御線に接続された入力部は、上記ＮＯＲゲートの一方の入力部を形成し、他方の入力部は間引き信号線に接続され、
上記ＮＯＲゲートの出力部は上記非読み出し転送制御線に配置された、上記ＯＲゲートの一方の入力部を形成し、上記ＯＲゲートの出力部が非読み出し状態を提供する
請求項３記載の固体撮像素子。
【請求項５】
上記画素制御部は、
非読み出し画素の転送制御線のリセット解除期間および非読み出し期間は、上記選択制御線の信号期間により定められ、読み出し画素の転送制御線の読み出し期間は、上記選択制御線の信号期間内となるように定められている
請求項１から４のいずれか一に記載の固体撮像素子。
【請求項６】
上記画素制御部は、
読み出し画素のアドレスを選択した場合に、論理ゲートにより、共有関係にある他の画素のリセット状態を解除し、非読み出し状態にする
請求項２記載の固体撮像素子。
【請求項７】
上記画素制御部は、
クロックに同期してラッチデータを順次にシフトする複数のラッチにより形成されたラッチチェーン部と、
上記各ラッチのラッチデータと対応する行の転送制御線を伝播される転送信号との論理演算を行う複数の論理ゲート部と、を含み、
上記ラッチチェーン部は、
あらかじめシリアルに読み出しまたは非読み出しを決めるデータ系列がシフト入力されて設定されている
請求項１または２記載の固体撮像素子。
【請求項８】
上記各論理ゲート部は、
間引き信号とラッチデータとの論理演算を行う第１論理ゲートと、
上記第１論理ゲートの出力と対応する行の転送制御線を伝播される転送信号との論理演算を行う第２論理ゲートと、を含み、
上記画素制御部は、
通常動作時は、クロックによる上記複数のラッチにおけるデータシフトを停止させ、
上記各ラッチへの上記データ系列の書き込み時には、非アクティブの間引き信号を受けた状態で、上記ラッチチェーン部に対してシリアルに読み出しまたは非読み出しを決めるデータ系列をシフト入力させる
請求項７記載の固体撮像素子。
【請求項９】
上記画素制御部は、
各行にそれぞれ配置され、対応する行の画素が読み出しか非読み出しを示す値が書き込まれる複数のメモリと、
上記各メモリの記憶値と対応する行の転送制御線を伝播される転送信号との論理演算を行う複数の論理ゲート部と、を含む
請求項１または２記載の固体撮像素子。
【請求項１０】
上記各論理ゲート部は、
間引き信号と上記メモリの記憶値との論理演算を行う第１論理ゲートと、
上記第１論理ゲートの出力と対応する行の転送制御線を伝播される転送信号との論理演算を行う第２論理ゲートと、を含む
請求項９記載の固体撮像素子。
【請求項１１】
上記各メモリは、
書き込みイネーブル信号がアクティブで、対応する行の転送制御線を伝播される転送信号がアクティブのときに書き込み可能である
請求項９または１０記載の固体撮像素子。
【請求項１２】
上記組み合わせ論理ゲートが上記画素部と共に同一チップ上に配置されている
請求項３記載の固体撮像素子。
【請求項１３】
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部を有し、
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、当該判定信号を出力する複数の比較器と、
上記比較器の出力に動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含む
請求項１から１２のいずれか一に記載の固体撮像素子。
【請求項１４】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機能を有する複数の画素回路が行列状に配列された画素部と、
上記画素部の信号電荷のリセット、蓄積、転送および出力を行うように制御線を通して駆動可能な画素駆動部と、を有し、
上記画素部は、
１つの選択制御線、１つのリセット制御線、および複数の転送制御線が配置された画素共有構造を有し、全体が読み出し画素部と非読み出し画素部とを含み、
上記画素駆動部は、
非読み出し画素は通常リセット状態に固定しておき、共有関係にある読み出し画素を読み出す際に、そのアドレスが選択された場合、または選択信号がアクティブになった場合に、非読み出し画素のリセット状態を解除し、非読み出し状態にする画素制御部を有する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが注目を集めている。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
これに対して、ＣＭＯＳイメージセンサは、このようなＣＣＤにおいてシステムが非常に複雑化するといった処々の問題を克服していることから、上述したように、注目を集めている。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
このようなＣＭＯＳイメージセンサは、デジタルカメラやカムコーダー、監視カメラ、車載カメラなどの撮像装置において、撮像素子として広く用いられている。
【０００６】
図１は、画素を２次元アレイ状に配置したＣＭＯＳイメージセンサの一般的な構成例を示す図である。
【０００７】
図１のＣＭＯＳイメージセンサ１０は、画素アレイ部１１、垂直走査回路（Ｖｄｅｃ：画素駆動回路）１２、および読み出し回路（列処理回路：ＡＦＥ）１３により構成されている。
【０００８】
画素アレイ部１１は、画素回路がＭ行×Ｎ列のマトリクス状に配置されている。
垂直走査回路１２は、画素アレイ部１１の中の任意の行に配置された画素の動作を制御する。垂直走査回路１２は、制御線ＬＲＳＴ、ＬＴＸ、ＬＳＥＬを通して画素を制御する。
【０００９】
読み出し回路１３は、垂直走査回路１２により読み出し制御された画素行のデータを出力信号線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
読み出し回路１３は、相関二重アンプリング回路(CDS: Correlated Double Sampling)）やアナログデジタルコンバータ（ＡＤＣ）を含む。
【００１０】
図２は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路例を示す図である。
【００１１】
この画素回路２０は、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１を有する。
画素回路２０は、この１個の光電変換素子２１に対して、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および選択トランジスタ２５の４つのトランジスタを能動素子として有する。
【００１２】
光電変換素子２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ２２は、光電変換素子２１とフローティングディフュージョンＦＤ以下、単にＦＤというときもある）との間に接続され、転送制御線ＬＴＸを通じてそのゲート（転送ゲート）に転送信号（駆動信号）ＴＸが与えられる。
これにより、光電変換素子２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００１３】
リセットトランジスタ２３は、電源ラインＬＶＲＥＦとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ２３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１４】
フローティングディフュージョンＦＤには、増幅トランジスタ２４のゲートが接続されている。増幅トランジスタ２４は、選択トランジスタ２５を介して信号線２６（図１のＬＳＧＮ）に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（選択信号）ＳＥＬが選択トランジスタ２５のゲートに与えられ、選択トランジスタ２５がオンする。
選択トランジスタ２５がオンすると、増幅トランジスタ２４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線２６に出カする。信号線２６を通じて、各画素から出力された電圧は、読み出し回路１３に出カされる。
【００１５】
この画素のリセット動作とは、光電変換素子２１に蓄積されている電荷を、転送トランジスタ２２をオンし、光電変換素子２１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子２１の電荷を受け取れるように、リセットトランジスタ２３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ２２をオンしている間、これと並行としてリセットトランジスタ２３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」あるいは「シャッター動作」と呼ぶ。
【００１６】
一方、読み出し動作では、まずリセットトランジスタ２３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ２５を通じて出力信号線２６に出力する。これをＰ相出力と呼ぶ。
次に、転送トランジスタ２２をオンにして光電変換素子２１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を信号線２６に出力する。これをＤ相出力と呼ぶ。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」と呼ぶ。
【００１７】
転送制御線ＬＴＸ、リセット制御線ＬＲＳＴ、および選択制御線ＬＳＥＬは、垂直走査回路１２により選択的に駆動される。
【００１８】
画素回路の構成として、４トランジスタ構成（４Ｔｒ型）画素回路のほかに、３トランジスタ構成（３Ｔｒ型）、５トランジスタ構成（５Ｔｒ型）等を採用することが可能である。
以上の回路は、光電変換素子をそれぞれの画素で有する基本的な構成である。
その他に、１つの選択制御線、１つのリセット制御線、および複数の転送制御線が配置された画素共有構造を有し、全体が読み出し画素部と非読み出し画素部とを含む画素部を有するＣＭＯＳイメージセンサも知られている。
【００１９】
このような構成を有するＣＭＯＳイメージセンサの特徴の一つとして、画素アレイ部へのランダムアクセス機能が挙げられる。
これにより、必要な画素を間引いて読み出すことでフレームレートを上げた高速動画や、決められた領域のみを切り出して読み出す機能等が実現されている（たとえば特許文献１参照）。
【００２０】
図３は、間引き読み出し方式を採用したＣＭＯＳイメージセンサの２画素共有の場合の構成を示す概念図である。
【００２１】
この画素部１１Ａは、図３に示すように、選択制御線ＬＳＥＬ、リセット制御線ＬＲＳＴは共有されており、２つの光電変換素子２１−１(ＰＤ１)，２１−２（ＰＤ２）に対応して転送制御線ＬＴＸ１およびＬＴＸ２が２つ配線されている。
【００２２】
読み出しに入る前に、一度リセット状態にして光電変換素子２１−１，２１−２に残っている電荷を空にしてから次の読み出し動作に入る。
【００２３】
しかしながら、間引いて読み出した際、非読み出し画素をそのまま放置しておくと、画素にたまった電荷が周囲に漏れ出し、読み出し画素の信号に混ざってしまう、ブルーミング現象が発生する懸念がある。
この信号の混入を防ぐには、非読み出し画素も画素から電荷を排出する必要がある。
【００２４】
このブルーミング現象の発生を抑止する技術が種々提案されている（たとえば特許文献１参照）。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開２００６‐３１０９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
特許文献１では、画素アレイ部の任意の領域の画素情報を部分的に切り出して読み出し可能なＣＭＯＳイメージセンサにおいて、読み出し領域以外の上方および下方の非読み出し行において、アクセス制御が行われない。
このため、画素内の光電変換素子にて光電変換され、蓄積された電荷が光電変換素子の蓄積容量を越えて周辺の画素に漏れ出す、いわゆるブルーミングが発生する問題点が指摘されている。
【００２７】
その解決策として、部分読み出し領域を任意に設定しながら、当該任意の設定領域以外の非アクセス行を一斉にリセット制御する制御方法が考えられるが、制御回路を構成することは困難である。
また、一斉リセットに伴う消費電力や雑音の増加も懸念されることが言及されている。
【００２８】
そこで、その解決策として、任意の部分読み出し領域の上方および下方の非アクセス行について、読み出し領域の任意の行読み出しと同時に１行ずつ順次リセット制御して行くなどの方法が開示されている。
【００２９】
この場合、ブルーミング抑制のために、読み出さない行をリセット固定にすれば良い。
しかし、リセット固定のままにしておくと、転送制御線ＬＴＸ１はハイレベル“Ｈ”である。
このため、転送制御線ＬＴＸ２をハイレベル“Ｈ”にして光電変換素子２１−２の信号を読み出そうとすると、図３中破線＜１＞で示すように、電気的にダイオードＰＤ１が見えてしまい、非常に都合が悪かった。
【００３０】
本発明は、非読み出し画素のブルーミング発生を確実に抑制することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００３１】
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機能を有する複数の画素回路が行列状に配列された画素部と、上記画素部の信号電荷のリセット、蓄積、転送および出力を行うように制御線を通して駆動可能な画素駆動部と、を有し、上記画素部は、１つの選択制御線、１つのリセット制御線、および複数の転送制御線が配置された画素共有構造を有し、全体が読み出し画素部と非読み出し画素部とを含み、上記画素駆動部は、非読み出し画素は通常リセット状態に固定しておき、共有関係にある読み出し画素を読み出す際に、そのアドレスが選択された場合、または選択信号がアクティブになった場合に、非読み出し画素のリセット状態を解除し、非読み出し状態にする画素制御部を有する。
【００３２】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機能を有する複数の画素回路が行列状に配列された画素部と、上記画素部の信号電荷のリセット、蓄積、転送および出力を行うように制御線を通して駆動可能な画素駆動部と、を有し、上記画素部は、１つの選択制御線、１つのリセット制御線、および複数の転送制御線が配置された画素共有構造を有し、全体が読み出し画素部と非読み出し画素部とを含み、上記画素駆動部は、非読み出し画素は通常リセット状態に固定しておき、共有関係にある読み出し画素を読み出す際に、そのアドレスが選択された場合、または選択信号がアクティブになった場合に、非読み出し画素のリセット状態を解除し、非読み出し状態にする画素制御部を有する。
【００３３】
本発明によれば、画素制御部において、非読み出し画素は通常リセット状態に固定しておき、共有関係にある読み出し画素を読み出す際に、そのアドレスが選択された場合、または選択信号がアクティブになった場合に、非読み出しの画素リセット状態が解除されて、非読み出し状態となる。
【発明の効果】
【００３４】
本発明によれば、非読み出し画素のブルーミング発生を確実に抑制することができる。
【図面の簡単な説明】
【００３５】
【図１】画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
【図２】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
【図３】間引き読み出し方式を採用したＣＭＯＳイメージセンサの２画素共有の場合の構成を示す概念図である。
【図４】本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図５】本実施形態に係る２つの画素で共有構造を有するＣＭＯＳイメージセンサの画素の一例を示す図である。
【図６】本発明の実施形態に係る垂直走査回路の画素制御部の第１の構成例を示す回路図である。
【図７】図６の画素制御部の動作を説明するための図である。
【図８】本発明の実施形態に係る垂直走査回路の画素制御部の第２の構成例を示す回路図である。
【図９】図８のＲＡＭおよびその書き込み回路の構成例を示す回路図である。
【図１０】図８および図９の画素制御部の動作を説明するためのタイミングチャートである。
【図１１】本発明の実施形態に係る垂直走査回路の画素制御部の第３の構成例を示す回路図である。
【図１２】図１１に関連したＭＩＬ論理記号表示による回路と動作機能をまとめて示している。
【図１３】図１１の回路のタイミングチャートを示す図である。
【図１４】４画素共有の構成例を示す図である。
【図１５】４画素共有の場合の画素配列例を示す図である。
【図１６】本発明の実施形態に係る垂直走査回路の画素制御部の第４の構成例を示す回路図である。
【図１７】図１６に関連したＭＩＬ論理記号表示による回路と動作機能をまとめて示している。
【図１８】本発明の第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１９】本発明の第３の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（固体撮像素子の構成例）
２．第２の実施形態（列並列ＡＤＣ搭載固体撮像素子の構成例）
３．第３の実施形態（カメラシステムの構成例）
【００３７】
＜１．第１の実施形態＞
図４は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００３８】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての垂直走査回路（Ｖｄｅｃ）１２０、および画素信号読み出し部としてのカラム読み出し回路（ＡＦＥ）１３０を有する。
【００３９】
画素アレイ部１１０は、複数の画素が２次元状（マトリクス状）に配列されている。
【００４０】
図５は、本実施形態に係る２つの画素で共有構造を有するＣＭＯＳイメージセンサの画素の一例を示す図である。
【００４１】
この画素部１１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）１１１−１，１１１−２を有する。
そして、画素部１１０Ａは、各光電変換素子１１１−１，１１１−２に対して、転送トランジスタ１１２−１，１１２−２を有する。
そして、画素部１１０Ａにおいて、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５が２つの画素で共有されている。
【００４２】
光電変換素子１１１−１，１１１−２は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２−１，１１２−２は、光電変換素子１１１−１，１１１−２と出力ノードとしてのフローティングディフュージョンＦＤ（以下、単にＦＤというときもある）との間に接続されている。
転送トランジスタ１１２−１，１１２−２は、転送制御線ＬＴＸ１１１，ＬＴＸ１１２を通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＸ１，ＴＸ２が与えられる。
これにより、転送トランジスタ１１２−１，１１２−２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００４３】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位ＶＤＤにリセットする。
【００４４】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出カする。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路１３０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００４５】
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＸ１１１，ＬＴＸ１１２、および選択制御線ＬＳＥＬが画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＸ、および選択制御線ＬＳＥＬは、垂直走査回路１２０により駆動される。
このように、画素部１１０Ａは、１つの選択制御線ＬＳＥＬ、１つのリセット制御線ＬＲＳＴ、および複数の転送制御線ＬＴＸ１１１，ＬＴＸ１１２が配置された画素共有構造を有し、全体が読み出し画素部と非読み出し画素部とを含む。
【００４６】
垂直走査回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。垂直走査回路１２０は、リセット制御線ＬＲＳＴ、転送制御線ＬＴＸ（１１１，１１２）、および選択制御線ＬＳＥＬを通して画素を制御する。
【００４７】
垂直走査回路１２０は、図５に示すように、画素制御部１２０Ａを有する。
画素制御部１２０Ａは、非読み出し画素は通常リセット状態に固定しておき、共有関係にある読み出し画素を読み出す際に、そのアドレスが選択された場合または選択信号がアクティブになった場合に非読み出し画素のリセット状態を解除し非読み出し状態にする。
【００４８】
画素制御部１２０Ａは、非読み出し画素をリセット状態に固定し、共有関係にある読み出し画素を読み出す際にそのアドレスが選択された場合、または選択信号がアクティブになった場合に、非読み出し画素のリセット状態を解除する論理回路を含む。
論理回路は、論理ゲートが、共有画素の周期と同一の周期により繰り返され、当該論理ゲートの接続関係のみによって、読み出し画素と非読み出し画素の制御を変更する機能を含む。
画素制御部１２０Ａは、転送制御線ＬＴＸに接続され、読み出し非読み出しを可能にする論理ゲートが複数の論理回路の組み合わせより形成されている。
【００４９】
画素制御部１２０Ａは、非読み出し画素の転送線のリセット解除期間および非読み出し期間は、選択制御線ＬＳＥＬの信号期間により定められ、読み出し画素の転送線の読み出し期間は、選択制御線ＬＳＥＬの選択信号ＳＥＬ期間内となるように定められている。
【００５０】
画素制御部１２０Ａは、読み出し画素のアドレスを選択した場合に、論理ゲートにより、共有関係にある他の画素のリセット状態を解除し、非読み出し状態にする機能を有する。
また、組み合わせ論理ゲートが画素部共に同一チップ上に配置される。
この垂直走査回路１２０の画素制御部１２０Ａの構成および機能については後で詳述する。
【００５１】
画素制御部１２０Ａは、たとえば図５に示すように、垂直（Ｖ）デコーダ１２１、レベルシフタ１２２、論理回路１２３、および垂直駆動回路１２４を含んで構成される。
画素制御部１２０Ａにおいて、Ｖデコーダ１２１でアドレスがデコードされ、デコードされた信号がレベルシフタ１２２のレベルシフト作用を受けて、論理ゲートを含む論理回路１２３に供給される。
論理回路１２３は、非読み出し画素をリセット状態に固定し、共有関係にある読み出し画素を読み出す際にそのアドレスが選択された場合、または選択信号がアクティブになった場合に、非読み出し画素のリセット状態を解除するように構成されている。
そして、垂直駆動回路１２４は、論理回路１２３の論理演算の結果に従って、動作状態に応じて、リセット制御線ＬＲＳＴ、転送制御線ＬＴＸ、および選択制御線ＬＳＥＬを駆動制御する。
【００５２】
カラム読み出し回路１３０は、垂直走査回路１２０により読み出し制御された画素行のデータを、信号線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
読み出し回路１３０は、ＣＤＳ回路やＡＤＣ（アナログデジタルコンバータ）を含む。
【００５３】
以下、本実施形態に係る垂直走査回路１２０の画素制御部の具体的な構成および機能について説明する。
【００５４】
［画素制御部の第１の構成例］
図６は、本発明の実施形態に係る垂直走査回路の画素制御部の第１の構成例を示す回路図である。
【００５５】
図６の画素制御部１２０Ｂは、複数のラッチとしてのＤ型フリップフロップＤＦＦ１〜ＤＦＦ４、第１論理ゲートとしての３入力ＡＮＤゲートＡＤ１〜ＡＤ４、および第２論理ゲートとしてのＯＲゲートＯＧ１〜ＯＧ４を有する。
そして、第１論理ゲートと第２論理ゲートとにより論理ゲート部が形成される。
【００５６】
一般的にフレームレートなど動画モードの要求仕様によって決められた間引きアドレスに応じて、ハードワイヤードで固定された間引き対応回路（ブルーミング抑制回路）をそのアドレス行ごとに構成されている。
これに対して、図６の画素制御部１２０Ｂは、間引き動作のアドレス行を、ラッチチェーン部であるＤＦＦチェーンを用いてプログラマブルにすることで、任意の間引きアドレスに対応し、かつリアルタイムに変更できるように構成されている。
【００５７】
ＤＦＦ１〜ＤＦＦ４のクロック端子には書き込みクロックφが供給される。ＤＦＦ１のデータ入力ＤにデータＤＴが供給され、ＤＦＦ１の出力Ｑが次段のＤＦＦ２のデータ入力Ｄに接続されている。
同様に、ＤＦＦ２の出力Ｑが次段のＤＦＦ３のデータ入力Ｄに接続され、ＤＦＦ３の出力Ｑが次段のＤＦＦ４のデータ入力Ｄに接続され、ＤＦＦ４の出力Ｑが次段の図示しないＤＦＦ（５）のデータ入力Ｄに接続されている。
【００５８】
ＡＮＤゲートＡＤ１〜ＡＤ４の第１入力に間引き信号ＳＩＧ［ｍ］が供給される。ＡＮＤゲートＡＤ１〜ＡＤ４の第２入力は負入力となっている。
ＡＮＤゲートＡＤ１およびＡＤ２の第２入力は選択信号ＳＥＬ［ｎ］の供給ラインである選択制御線ＬＳＥＬ［ｎ］に接続されている。
ＡＮＤゲートＡＤ３およびＡＤ４の第２入力は選択信号ＳＥＬ［ｎ＋１］の供給ラインである選択制御線ＬＳＥＬ［ｎ＋１］に接続されている。
ＡＮＤゲートＡＤ１の第３入力がフリップフロップＤＦＦ１の出力端子Ｑに接続されている。ＡＮＤゲートＡＤ２の第３入力がフリップフロップＤＦＦ２の出力端子Ｑに接続されている。ＡＮＤゲートＡＤ３の第３入力がフリップフロップＤＦＦ３の出力端子Ｑに接続されている。ＡＮＤゲートＡＤ４の第３入力がフリップフロップＤＦＦ４の出力端子Ｑに接続されている。
【００５９】
ＯＲゲートＯＧ１の第１入力がＡＮＤゲートＡＤ１の出力に接続され、第２入力が転送信号ＴＸ［ｎ］の供給ラインである転送制御線ＬＴＸ［２ｎ］に接続されている。
ＯＲゲートＯＧ２の第１入力がＡＮＤゲートＡＤ２の出力に接続され、第２入力が転送信号ＴＸ［２ｎ＋１］の供給ラインである転送制御線ＬＴＸ［２ｎ＋１］に接続されている。
ＯＲゲートＯＧ３の第１入力がＡＮＤゲートＡＤ３の出力に接続され、第２入力が転送信号ＴＸ［２ｎ＋２］の供給ラインである転送制御線ＬＴＸ［２ｎ＋２］に接続されている。
ＯＲゲートＯＧ４の第１入力がＡＮＤゲートＡＤ４の出力に接続され、第２入力が転送信号ＴＸ［２ｎ＋３］の供給ラインである転送制御線ＬＴＸ［２ｎ＋３］に接続されている。
【００６０】
図７（Ａ）および（Ｂ）は、図６の画素制御部１２０Ｂの動作を説明するための図であって、図７（Ａ）は通常時の動作を、図７（Ｂ）は書き込み時の動作を説明するための図である。
【００６１】
図７（Ａ）に示すように、読み出しまたは非読し出し画素かはＤＦＦ１〜ＤＦＦ４に記憶させた値(０または１)で決定する。
これにより任意の行を読み出しまたは非読み出しの動作に切り替えることができる。
フリップフロップＤＦＦ１〜ＤＦＦ４にはチェーン構造を持たせており、事前にＤＦＦチェーンにシリアルに読み出しまたは非読み出し画素を決める０１系列を流し込むことで、任意の間引きアドレスに応じた動作が可能となる。
【００６２】
図７（Ａ）のように通常動作時は、書き込みクロックφは停止(ローレベルに固定)しておりフリップフロップＤＦＦ１〜ＤＦＦ４は記憶している値を出力端子Ｑから出力する。
この場合、書き込みクロックφは停止していることから、次段のフリップフロップＤＦＦの記憶値が伝播することはない。
【００６３】
図７（Ｂ）のように書き込み動作時は、間引き信号ＳＩＧ「ｍ」はローレベルに固定させておき、クロックφを動作させ間引き仕様に応じた読み出しまたは非読み出しのための０１系列をＤＦＦ１〜ＤＦＦ４に順に転送していく。
したがって、１つの系列をフリップフロップＤＦＦに格納するには、Ｖサイズのクロック数だけ時間を要する。書き込みクロックφはカウンタによって制御される。
【００６４】
図６の画素制御部１２０Ｂによれば、ハードウェアを変更することなく任意の間引きモードに、しかもリアルタイムに変更が可能である。
また、間引きモードの種類はＤＦＦチェーンに記憶させる系列次第で、ハードウェアを増加させることなく原理的に無限に拡張可能である。
リアルタイム性を活かして、セット側の様々な動作に対して細かく間引き動作を変更可能である。
そもそも要求仕様を決定する必要がなくなり、設計の自由度がハードからソフトの階層に上げることができる。
設計自由度の階層があがることで、仕様決定の自由度も広がる。
【００６５】
［画素制御部の第２の構成例］
図８は、本発明の実施形態に係る垂直走査回路の画素制御部の第２の構成例を示す回路図である。
【００６６】
図８の画素制御部１２０Ｃは、複数のメモリとしてのＲＡＭ１２１〜１２４、第１論理ゲートとしての３入力ＡＮＤゲートＡＤ１１〜ＡＤ１４、２入力ＡＮＤゲートＡＤ２１〜ＡＤ２４、および第２論理ゲートとしてのＯＲゲートＯＧ１１〜ＯＧ１４を有する。
そして、第１論理ゲートと第２論理ゲートとにより論理ゲート部が形成される。
【００６７】
前述したように、一般的にフレームレートなど動画モードの要求仕様によって決められた間引きアドレスに応じて、ハードワイヤードで固定された間引き対応回路（ブルーミング抑制回路）をそのアドレス行ごとに構成されている。
これに対して、図８の画素制御部１２０Ｃは、間引き動作のアドレス行を、ＲＡＭ１２１〜１２４に記憶させプログラマブルにすることで、任意の間引きアドレスに対応し、かつリアルタイムに変更できるように構成されている。
【００６８】
画素制御部１２０Ｃは、読み出しであるか非読み出し画素であるかは各行に配置されたＲＡＭ１２１〜１２４に記憶させた値（０または１）で決定する。
これにより、画素制御部１２０Ｃは、任意の行を読み出しまたは非読み出しの動作に切り替えができる。
ＲＡＭ１２１〜１２４は、ワード線ＷＬとの接続部Ｗ、ビット線ＢＬとの接続部Ｂ、反転ビット線／ＢＬ（／は反転を示す）との接続部／Ｂ、および出力端子Ｑを有する。
【００６９】
ＡＮＤゲートＡＤ２１〜ＡＤ２４の第１入力に書き込みイネーブル信号ＷＲＴ ＥＮの供給ラインに接続されている。
ＡＮＤゲートＡＤ２１の第２入力が転送信号ＴＸ［２ｎ］の供給ラインである転送制御線ＬＴＸ［２ｎ］に接続され、ＡＮＤゲートＡＤ２１の出力がワード線ＷＬ１１に接続されている。ワード線ＷＬＬ１１はＲＡＭ１２１の接続部Ｗに接続されている。
ワード線ＷＬ１１は、転送信号ＴＸ［２ｎ］がハイレベルで、書き込みイネーブル信号ＷＲＴ ＥＮがアクティブのハイレベルのときにハイレベルに駆動される。
【００７０】
ＡＮＤゲートＡＤ２２の第２入力が転送信号ＴＸ［２ｎ＋１］の供給ラインである転送制御線ＬＴＸ［２ｎ＋１］に接続され、ＡＮＤゲートＡＤ２２の出力がワード線ＷＬ１２に接続されている。ワード線ＷＬＬ１２はＲＡＭ１２２の接続部Ｗに接続されている。
ワード線ＷＬ１２は、転送信号ＴＸ［２ｎ＋１］がハイレベルで、書き込みイネーブル信号ＷＲＴ ＥＮがアクティブのハイレベルのときにハイレベルに駆動される。
【００７１】
ＡＮＤゲートＡＤ２３の第２入力が転送信号ＴＸ［２ｎ＋２］の供給ラインである転送制御線ＬＴＸ［２ｎ＋２］に接続され、ＡＮＤゲートＡＤ２３の出力がワード線ＷＬ１３に接続されている。ワード線ＷＬＬ１３はＲＡＭ１２３の接続部Ｗに接続されている。
ワード線ＷＬ１３は、転送信号ＴＸ［２ｎ＋２］がハイレベルで、書き込みイネーブル信号ＷＲＴ ＥＮがアクティブのハイレベルのときにハイレベルに駆動される。
【００７２】
ＡＮＤゲートＡＤ２４の第２入力が転送信号ＴＸ［２ｎ＋３］の供給ラインである転送制御線ＬＴＸ［２ｎ＋３］に接続され、ＡＮＤゲートＡＤ２４の出力がワード線ＷＬ１４に接続されている。ワード線ＷＬＬ１４はＲＡＭ１２４の接続部Ｗに接続されている。
ワード線ＷＬ１４は、転送信号ＴＸ［２ｎ＋３］がハイレベルで、書き込みイネーブル信号ＷＲＴ ＥＮがアクティブのハイレベルのときにハイレベルに駆動される。
【００７３】
このように、画素制御部１２０Ｃでは、ＲＡＭ１２１〜１２４にアクセスする際のワード線ＷＬ１１〜ＷＬ１４は、画素読み出しの際にアクセスする転送制御線ＬＴＸ［２ｎ］〜ＬＴＸ［２ｎ＋３］をそのまま活用可能に構成されている。
すなわち、画素制御部１２０Ｃは、転送信号ＴＸ［２ｎ］〜ＴＸ［２ｎ＋３］がアクティブのハイレベルのときに、ＲＡＭ１２１〜１２４への書き込みが有効となるよう、書き込みイネーブル信号ＷＲＴ＿ＥＮとのＡＮＤをとる構成になっている。
【００７４】
ＡＮＤゲートＡＤ１１〜ＡＤ１４の第１入力に間引き信号ＳＩＧ［ｍ］が供給される。ＡＮＤゲートＡＤ１１〜ＡＤ１４の第２入力は負入力となっている。
ＡＮＤゲートＡＤ１１およびＡＤ１２の第２入力は選択信号ＳＥＬ［ｎ］の供給ラインである選択制御線ＬＳＥＬ［ｎ］に接続されている。
ＡＮＤゲートＡＤ１３およびＡＤ１４の第２入力は選択信号ＳＥＬ［ｎ＋１］の供給ラインである選択制御線ＬＳＥＬ［ｎ＋１］に接続されている。
ＡＮＤゲートＡＤ１１の第３入力がＲＡＭ１２１の出力端子Ｑに接続されている。ＡＮＤゲートＡＤ１２の第３入力がＲＡＭ１２２の出力端子Ｑに接続されている。ＡＮＤゲートＡＤ１３の第３入力がＲＡＭ１２３の出力端子Ｑに接続されている。ＡＮＤゲートＡＤ１４の第３入力がＲＡＭ１２４の出力端子Ｑに接続されている。
【００７５】
ＯＲゲートＯＧ１１の第１入力がＡＮＤゲートＡＤ１１の出力に接続され、第２入力が転送信号ＴＸ［ｎ］の供給ラインである転送制御線ＬＴＸ［２ｎ］に接続されている。
ＯＲゲートＯＧ１２の第１入力がＡＮＤゲートＡＤ１２の出力に接続され、第２入力が転送信号ＴＸ［２ｎ＋１］の供給ラインである転送制御線ＬＴＸ［２ｎ＋１］に接続されている。
ＯＲゲートＯＧ１３の第１入力がＡＮＤゲートＡＤ１３の出力に接続され、第２入力が転送信号ＴＸ［２ｎ＋２］の供給ラインである転送制御線ＬＴＸ［２ｎ＋２］に接続されている。
ＯＲゲートＯＧ１４の第１入力がＡＮＤゲートＡＤ１４の出力に接続され、第２入力が転送信号ＴＸ［２ｎ＋３］の供給ラインである転送制御線ＬＴＸ［２ｎ＋３］に接続されている。
【００７６】
ここで、ＲＡＭおよびその書き込み回路の構成例について説明する。
図９は、図８のＲＡＭおよびその書き込み回路の構成例を示す回路図である。
【００７７】
［ＲＡＭの構成例］
ＲＡＭ（１２１〜１２４）は、たとえばスタティックＲＡＭ（ＳＲＡＭ）により構成される。
図９のＲＡＭは、インバータＩＶ１２１，ＩＶ１２２、アクセストランジスタＭ１２１，Ｍ１２２、ノードＮＤ１２１、ＮＤ１２２、接続部Ｗ，Ｂ，／Ｂ、および出力端子Ｑを有する。
【００７８】
インバータＩＶ１２１の出力とインバータＩＶ１２２の入力が接続され、その接続点によりノードＮＤ１２１が形成されている。インバータＩＶ１２２の出力とインバータＩＶ１２１の入力が接続され、その接続点によりノードＮＤ１２２が形成されている。
このノードＮＤ１２２は出力端子Ｑに接続されている。
アクセストランジスタＭ１２１，Ｍ１２２は、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタにより形成される。
アクセストランジスタＭ１２１のソース、ドレインがノードＮＤ１２１および反転ビット線／ＢＬに接続されている。アクセストランジスタＭ１２１と反転ビット線／ＢＬとの接続点により接続部／Ｂが形成されている。
アクセストランジスタＭ１２２のソース、ドレインがノードＮＤ１２２およびビット線ＢＬに接続されている。アクセストランジスタＭ１２２とビット線ＢＬとの接続点により接続部Ｂが形成されている。
そして、アクセストランジスタＭ１２１，Ｍ１２２のゲートが接続部Ｗを介してワード線ＷＬに接続されている。
【００７９】
このような構成を有するＲＡＭは、通常動作時は書き込みイネーブル信号ＷＲＴ ＥＮが非アクティブのローレベルであることから、アクセストランジスタＭ１２１，Ｍ１２２はオフ状態にあり、記憶値を出力端子Ｑから出力し続ける。
【００８０】
［ＲＡＭの書き込み回路の構成例］
次に、ＲＡＭの書き込み回路について説明する。
【００８１】
ＲＡＭの書き込み回路は、図９に示すように、ＮＭＯＳトランジスタＮＴ１２１，ＮＴ１２２、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１２１，ＰＴ１２２、および３入力ＡＮＤゲートＡＤ１２１，ＡＤ１２２を有する。
【００８２】
ＮＭＯＳトランジスタＮＴ１２１のソースが接地され、ドレインが反転ビット線／ＢＬの一端側に接続されている。反転ビット線／ＢＬの他端側にＰＭＯＳトランジスタＰＴ１２１のドレインが接続され、ＰＭＯＳトランジスタＰＴ１２１のソースが電源電圧ＶＤＤンの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ１２２のソースが接地され、ドレインがビット線ＢＬの一端側に接続されている。ビット線ＢＬの他端側にＰＭＯＳトランジスタＰＴ１２２のドレインが接続され、ＰＭＯＳトランジスタＰＴ１２２のソースが電源電圧ＶＤＤの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ１２１のゲートがＡＮＤゲートＡＤ１２１の出力に接続されている。ＮＭＯＳトランジスタＮＴ１２２のゲートがＡＮＤゲートＡＤ１２２の出力に接続されている。
また、ＰＭＯＳトランジスタＰＴ１２１およびＰＴ１２２のゲートがクロック信号φ２の反転信号／φ２の供給ラインに接続されている。
【００８３】
３入力のＡＮＤゲートＡＤ１２１の第１入力はＲＡＭに書き込むべき記憶値データ（０または１）ＤＡＴＡの供給ラインに接続されている。ＡＮＤゲートＡＤ１２１の第２入力はライトイネーブル信号ＷＲＴ ＥＮの供給ラインに接続され、第３入力がクロック信号φ１の供給ラインに接続されている。
３入力のＡＮＤゲートＡＤ１２２の負入力である第１入力はＲＡＭに書き込むべき記憶値データ（０または１）ＤＡＴＡの供給ラインに接続されている。ＡＮＤゲートＡＤ１２２の第２入力はライトイネーブル信号ＷＲＴ ＥＮの供給ラインに接続され、第３入力がクロック信号φ１の供給ラインに接続されている。
【００８４】
図１０（Ａ）〜（Ｉ）は、図８および図９の画素制御部１２０Ｃの動作を説明するためのタイミングチャートである。
ここでは、ＲＡＭ１２１にアクセスする場合を例に説明する。
図１０（Ａ）はライトイネーブル信号ＷＲＴ ＥＮを、図１０（Ｂ）はクロック信号φ１を、図１０（Ｃ）はクロック信号φ２を、図１０（Ｄ）はビット線ＢＬの電位を、図１０（Ｅ）は反転ビット線／ＢＬの電位を、それぞれ示している。
図１０（Ｆ）は転送制御部ＬＴＸ［２ｎ］を伝播される転送信号ＴＸ［２ｎ］を、図１０（Ｇ）は記憶値データＤＡＴＡを、図１０（Ｈ）はノードＮＤ１２１のレベルを、図１０（Ｉ）はノードＮＤ１２２のレベル（出力値）を、それぞれ示している。
【００８５】
通常動作時、ライトイネーブル信号ＷＲＴ ＥＮがローレベル（論理０）に設定され、ＡＮＤゲート２１によりワード線ＷＬＬ１１はローレベルとなる。
その結果、ＲＡＭ１２１のアクセストランジスタＭ１２１，Ｍ１２２はオフ状態にあることから、ＲＡＭ１２１はインバータループのノードＮＤ１２２に記憶されている値を出力端子Ｑから出力し続ける。
【００８６】
書き込み時に、ライトイネーブル信号ＷＲＴ ＥＮがハイレベル（論理１）に設定される。
まず、クロック信号φ２が所定期間ハイレベルに設定され、その反転信号／φ２がローレベルとなりＰＭＯＳトランジスタＰＴ１２１，ＰＴ１２２がオンする。これにより、ビット線ＢＬおよび反転ビット線・ＢＬが一旦ハイレベル（ＶＤＤレベル）にプリチャージされる。
次に、クロック信号φ１に同期して、アクセスしたい行の転送制御線ＬＴＸ「２ｎ」にハイレベルの転送信号ＴＸ［２ｎ］が転送され、ＡＮＤゲート２１によりワード線ＷＬＬ１１はハイレベルとなる。
その結果、ＲＡＭ１２１のアクセストランジスタＭ１２１，Ｍ１２２はオン状態となる。
このとき、書き込む記憶値データＤＡＴＡの値、具体的には論理０か１であるかによって、ＮＭＯＳトランジスタＮＴ１２１およびＮＴ１２２のいずれかがオンとなる。これにより、オンしたトランジスタが接続しているビット線ＢＬまたは反転ビット線／ＢＬがディスチャージされローレベルに落ちる。
ローレベルに落ちたビット線ＢＬまたは反転ビット線／ＢＬのデータレベルがアクセストランジスタＭ１２２、Ｍ１２１を通してノードＮＤ１２２またはＮＤ１２１に伝達され、その値によりＲＡＭ１２１の値が書き換えられる。
【００８７】
ここでは、図１０（Ｇ）に示すように、記憶値データＤＡＴＡは「１」であることから、書き込み回路のＮＭＯＳトランジスタＮＴ１２１がオンして、反転ビット線／ＢＬがディスチャージされ、ローレベルとなる。
この反転ビット線／ＢＬがローレベルとなってことに伴い、反転ビット線／ＢＬ、ＲＡＭ１２１のアクセストランジスタＭ１２１を通してノードＮＤ１２１がディスチャージされ、ノードＮＤ１２１がローレベルとなる。結果としてノードＮＤ１２２がハイレベルとなり、データ１が書き込まれる。
クロック信号φ１に同期して、転送信号ＴＸ［２ｎ］がローレベルとなり、ＡＮＤゲート２１によりワード線ＷＬＬ１１はローレベルとなる。
その結果、ＲＡＭ１２１のアクセストランジスタＭ１２１，Ｍ１２２がオフとなり、書き込みが完了し、以後別の行を書き込むプリチャージ動作と続いていく。
【００８８】
図８および図９の画素制御部１２０Ｃによれば、図６の画素制御部１２０Ｂと同様に、ハードウェアを変更することなく任意の間引きモードに、しかもリアルタイムに変更が可能である。
また、間引きモードの種類はＤＦＦチェーンに記憶させる系列次第で、ハードウェアを増加させることなく原理的に無限に拡張可能である。
リアルタイム性を活かして、セット側の様々な動作に対して細かく間引き動作を変更可能である。
そもそも要求仕様を決定する必要がなくなり、設計の自由度がハードからソフトの階層に上げることができる。
設計自由度の階層があがることで、仕様決定の自由度も広がる。
特に、図８および図９の画素制御部１２０Ｃによれば、Ｖデコーダでアドレスを指定する機能をそのままＲＡＭへの書き込みアクセスに活用しているので、追加ハードが少なくて済む。
【００８９】
本第２の構成例においては、ＲＡＭを用いているが、ＲＡＭに特に限定されず、記憶素子であればよい。たとえば、ラッチ等でもよい。
また、間引き対象行を記憶させていく場合もあれば、逆に読み出し対象行を記憶させていく場合もある。
記憶動作を行う対象の記憶素子の指定を、読み出し動作あるいはリセット動作を行う行を指定する回路の出力信号あるいはその回路の出力から生成される信号によって行う。
【００９０】
［画素制御部の第３の構成例］
図１１は、本発明の実施形態に係る垂直走査回路の画素制御部の第３の構成例を示す回路図である。
【００９１】
図１１には、回路構成の主要部分で、アドレスが選択された場合、または選択信号が能動になった場合、複雑な回路構成をとらずに非読み出し画素のリセット状態を解除できるように、読み出し行と非読み出し行の間に論理ゲートを配置した構成例が示されている。
換言すれば、図１１には、ブルーミング抑制のためのシャッター駆動の構成例が示されている。
【００９２】
図１１の画素制御部１２０Ｄは、ＮＡＮＤゲートＮＡ１，ＮＡ２、ＮＯＲゲートＮＧ１，ＮＧ２、ＯＲゲートＯＧ２０，ＯＧ２１、およびＯＲゲートＯＧ３０，ＯＲ３１を有している。
【００９３】
ＮＡＮＤゲートＮＡ１の第１入力がリセット信号ＲＳＴ［ｎ］の供給ラインであるリセット制御線ＬＲＳＴ［ｎ］に接続され、第２入力が選択信号ＳＥＬ［ｎ］の供給ラインである選択制御線ＬＳＥＬ［ｎ］に接続されている。
ＮＡＮＤゲートＮＡ２の第１入力がリセット信号ＲＳＴ［ｎ＋１］の供給ラインであるリセット制御線ＬＲＳＴ［ｎ＋１］に接続され、第２入力が選択信号ＳＥＬ［ｎ＋１］の供給ラインである選択制御線ＬＳＥＬ［ｎ＋１］に接続されている。
【００９４】
ＮＯＲゲートＮＧ１およびＮＧ２の第１入力が間引き信号ＳＩＧ［ｍ］の供給ラインに接続されている。
ＮＯＲゲートＮＧ１の第２入力が選択信号ＳＥＬ［ｎ］の供給ラインである選択制御線ＬＳＥＬ［ｎ］に接続されている。
ＮＯＲゲートＮＧ２の第２入力が選択信号ＳＥＬ［ｎ＋１］の供給ラインである選択制御線ＬＳＥＬ［ｎ＋１］に接続されている。
【００９５】
ＯＲゲートＯＧ２０の第１入力が転送信号ＴＸ［２ｎ＋１］の供給ラインである転送制御線ＬＴＸ［２ｎ＋１］に接続され、第２入力がＮＯＲゲートＮＧ１の出力に接続されている。
ＯＲゲートＯＧ２１の第１入力が転送信号ＴＸ［２ｎ］の供給ラインである転送制御線ＬＴＸ［２ｎ］に接続され、第２入力が接地されている。
【００９６】
ＯＲゲートＯＧ３０の第１入力が転送信号ＴＸ［２ｎ＋２］の供給ラインである転送制御線ＬＴＸ［２ｎ＋２］に接続され、第２入力がＮＯＲゲートＮＧ２の出力に接続されている。
ＯＲゲートＯＧ３１の第１入力が転送信号ＴＸ［２ｎ＋３］の供給ラインである転送制御線ＬＴＸ［２ｎ＋３］に接続され、第２入力が接地されている。
【００９７】
図１２に、図１１に関連したＭＩＬ論理記号表示による回路と動作機能の一部をまとめて示している。
【００９８】
ここでは、間引き方法があらかじめ定められており、図に示すように一番下のＴＸ’［２ｎ］行および一番上のＴＸ’［２ｎ＋３］行は読み出す行として定められている。
これに対し、ＴＸ’［２ｎ＋１］行およびＴＸ’［２ｎ＋２］行は非読み出し行になるように、上側は上側どうしの２画素、下側は下側どうしの２画素で共有をとる２画素共有構造の構成になっている。
【００９９】
今、論理回路をＭＩＬ記号で表すことにすると、図中、一番下の読み出し行２ｎにはＯＲゲートＯＧ２１が、また一番上の読み出し行ＴＸ［２ｎ＋３］行にはＯＲゲートＯＧ３１が接続されている。
非読み出し行となるＴＸ［２ｎ＋１］行およびＴＸ［２ｎ＋２］行にはＯＲゲートＯＧ２０およびＯＧ３０がそれぞれ接続されている。
ＯＲゲートＯＧ２１の一方の入力は転送信号ＴＸ［２ｎ］であり、他方の入力を接地すると、転送信号ＴＸ［２ｎ］がハイレベル“Ｈ（能動）”のとき、“ＯＲゲートＴＧ２１”で接地しているので何も起こらず、そのまま抜けてくる。このため、出力ＴＸ’［２ｎ］もハイレベル“Ｈ（能動）”となり、読み出し状態となる。
この行の転送制御線は普通に制御されることになる。
【０１００】
これに対して、ＯＲゲートＯＧ２０の一方の入力は転送信号ＴＸ［２ｎ＋１］であり、他方の入力はＮＯＲゲートＮＧ１の出力Ｖ１が供給される。
そして、ＮＯＲゲートＮＧ１の一方の入力はさらに間引き信号ＳＩＧ［ｍ］の供給ラインに接続されており、選択制御線ＬＳＥＬ［ｎ］に接続された他方の入力部と共に負論理入力部を形成している。
後者はさらに、ＳＥＬ［ｎ］とＴＸ［２ｎ］との間に設けられ、ＲＳＴ’［ｎ］を出力部に持つＮＡＮＤゲートＮＡ１の一方の入力部を形成し、ＮＡＮＤゲートＮＡ１の他方の入力ＲＳＴ［ｎ］と共に負論理入力部を形成している。
リセット信号ＲＳＴ［ｎ］がハイレベル“Ｈ”のとき、選択信号ＳＥＬ［ｎ］をハイレベル“Ｈ”にすると、出力リセット信号ＲＳＴ’［ｎ］はローレベル“Ｌ”になり、リセット固定が解除される。
このとき、ＮＯＲゲートＮＧ１の一方の入力には、ハイレベル“Ｈ”の選択信号ＳＥＬ［ｎ］が入力されており、他方の入力は間引き信号ＳＩＧ［ｍ］が入力される。
このため、間引き信号ＳＩＧ［ｍ］がハイレベル“Ｈ”のとき、出力Ｖ１はローレベル“Ｌ”であり、ＯＲゲートＯＧ２０の入力ＴＸ［２ｎ＋１］がローレベル“Ｌ”の場合には、出力ＴＸ’［２ｎ＋１］はローレベル“Ｌ”になる。
すなわち、ＴＸ’［２ｎ＋１］行は非読み出し状態となる。
【０１０１】
同様に、ＯＲゲートＯＧ３１の一方の入力は転送信号ＴＸ［２ｎ＋３］であり、他方の入力が接地されていると、転送信号ＴＸ［２ｎ＋３］が常にハイレベル“Ｈ（能動）”のとき、出力ＴＸ’［２ｎ＋３］はハイレベル“Ｈ”となり、読み出し状態となる。
これに対して、ＯＲゲートＯＧ３０の一方の入力は転送信号ＴＸ［２ｎ＋２］であり、他方の入力はＮＯＲゲートＮＧ２の出力Ｖ２が供給される。
ＮＯＲゲートＮＧ２の一方の入力はさらに間引き信号ＳＩＧ［ｍ］が供給されており、選択制御線ＬＳＥＬ［ｎ＋１］に接続された他方の入力部と共に負論理入力部を形成している。
後者はさらに、リセット制御線ＬＲＳＴ’［ｎ＋１］との間に設けられたＮＡＮＤゲートＮＡ２の一方の入力部を形成し、ＮＡＮＤゲートＮＡ２の他方の入力ＲＳＴ［ｎ＋１］と共に負論理入力部を形成している。
リセット信号ＲＳＴ［ｎ＋１］がハイレベル“Ｈ”のとき、選択信号ＳＥＬ［ｎ＋１］をハイレベル“Ｈ”にすると、出力リセット信号ＲＳＴ’［ｎ＋１］はローレベル“Ｌ”になり、リセット固定が解除される。
このとき、ＮＯＲゲートＮＧ２の一方の入力にはハイレベル“Ｈ”の選択信号ＳＥＬ［ｎ＋１］が入力されており、他方の入力は間引き信号ＳＩＧ［ｍ］が入力されるため、信号がハイレベル“Ｈ”のとき、出力Ｖ２はローレベル“Ｌ”である。
ＯＲゲートＯＧ３０の入力ＴＸ［２ｎ＋２］がローレベル“Ｌ”の場合には、出力ＴＸ’［２ｎ＋２］はローレベル“Ｌ”になる。
したがって、ＴＸ’［２ｎ＋２］行は非読み出し状態となる。
【０１０２】
なお、本発明の実施形態では、論理ゲートを構成する組み合わせ論理回路をＯＲ回路、ＮＯＲ回路およびＮＡＮＤ回路としたが、前述した動作を実現する回路であれば、これらに限る必要はない。
【０１０３】
図１３（Ａ）〜（Ｇ）は、図１１の回路のタイミングチャートを示す図である。
図１３（Ａ）〜（Ｇ）は、図２の下側の読み出し行と非読み出し行の組についてのタイミングチャートが示されている。
図１３（Ａ）は選択信号ＳＥＬ［ｎ］を、図１３（Ｂ）はリセット信号ＲＳＴ［ｎ］を、図１３（Ｃ）は転送信号ＴＸ［２ｎ］を、図１３（Ｄ）は転送信号ＴＸ［２ｎ＋１］を、をそれぞれ示している。
図１３（Ｅ）はリセット信号ＲＳＴ’［ｎ］を、図１３（Ｆ）は転送信号［２ｎ］を、図１３（Ｇ）は転送信号ＴＸ［２ｎ＋１］を、それぞれ示している。
【０１０４】
ＴＸ［２ｎ］行については、ＯＲゲートＯＧ２１の一方の入力部が接地されているので、左側の入力信号がそのまま右側に抜けて転送信号ＴＸ’［２ｎ］になる。
選択信号ＳＥＬ［ｎ］がハイレベル“Ｈ”の期間では、リセット信号ＲＳＴ［ｎ］のハイレベル“Ｈ”は解除され、ＴＸ’［２ｎ］行はハイレベル“Ｈ”となり、読み出し行となる。
一方、ＴＸ’［２ｎ＋１］行もリセット固定が解除され、この期間ではローレベル“Ｌ”となり、ＴＸ’［２ｎ＋１］行はローレベル“Ｌ”固定で、非読み出し状態となる。
【０１０５】
次に、４画素共有の場合のブルーミング抑制シャッター駆動の構成例について説明する。
【０１０６】
図１４は、４画素共有の構成例を示す図である。
図１４においては、理解を容易にするため、図５と同一構成部分は同一符号をもって表している。
【０１０７】
図１５は、４画素共有の場合の画素配列例を示す図である。
【０１０８】
図１５の例は、列方向にジグザクに画素ａ、画素ｄの繰り返しとなるように、また隣の列では列方向に画素ｂ、画素ｃの繰り返しとなるようにそれぞれ縦方向に４画素共有されている。
各共有単位が水平方向に連なり、１つの共有単位が水平方向に選択制御線ＬＳＥＬ［ｎ］、リセット制御線ＬＲＳＴ［ｎ］が共有されている。
単位内のそれぞれの画素に対応して４本の転送制御線ＴＸ’［４ｎ］、ＴＸ’［４ｎ＋１］、ＴＸ’［４ｎ＋２］、ＴＸ’［４ｎ＋３］が配置された状態が示されている。
【０１０９】
［画素制御部の第４の構成例］
図１６は、本発明の実施形態に係る垂直走査回路の画素制御部の第４の構成例を示す回路図である。
【０１１０】
図１６には、４画素供給に対応し、複数の転送線にそれぞれに対して、“読み出し”、“非読み出し”を実行するために複数の論理回路からなる論理ゲートが適用された様子が示されている。
【０１１１】
図１６の画素制御部１２０Ｅは、ＮＡＮＤゲートＮＡ３、ＮＯＲゲートＮＧ１１，ＮＧ１２、ＯＲゲートＯＧ４０，ＯＧ４１、およびＯＲゲートＯＧ５０，ＯＲ５１を有している。
【０１１２】
ＮＡＮＤゲートＮＡ３の第１入力がリセット信号ＲＳＴ［ｎ］の供給ラインであるリセット制御線ＬＲＳＴ［ｎ］に接続され、第２入力が選択信号ＳＥＬ［ｎ］の供給ラインである選択制御線ＬＳＥＬ［ｎ］に接続されている。
【０１１３】
ＮＯＲゲートＮＧ１１およびＮＧ１２の第１入力が間引き信号ＳＩＧ［ｍ’］の供給ラインに接続されている。
ＮＯＲゲートＮＧ１１およびＮＧ１２の第２入力が選択信号ＳＥＬ［ｎ］の供給ラインである選択制御線ＬＳＥＬ［ｎ］に接続されている。
【０１１４】
ＯＲゲートＯＧ４０の第１入力が転送信号ＴＸ［４ｎ＋１］の供給ラインである転送制御線ＬＴＸ［４ｎ＋１］に接続され、第２入力がＮＯＲゲートＮＧ１１の出力に接続されている。
ＯＲゲートＯＧ４１の第１入力が転送信号ＴＸ［４ｎ］の供給ラインである転送制御線ＬＴＸ［４ｎ］に接続され、第２入力が接地されている。
【０１１５】
ＯＲゲートＯＧ５０の第１入力が転送信号ＴＸ［４ｎ＋２］の供給ラインである転送制御線ＬＴＸ［４ｎ＋２］に接続され、第２入力がＮＯＲゲートＮＧ１２の出力に接続されている。
ＯＲゲートＯＧ５１の第１入力が転送信号ＴＸ［４ｎ＋３］の供給ラインである転送制御線ＬＴＸ［４ｎ＋３］に接続され、第２入力が接地されている。
【０１１６】
図１６の構成において、読み出し行となる転送制御線ＬＴＸ［４ｎ］とＬＴＸ［４ｎ＋３］にはＯＲゲートＯＧ４１，ＯＧ５１がそれぞれ接続され、それぞれのＯＲゲートＯＧ４１，ＯＧ５１の一方の入力部が形成されている。
この場合、ＯＲゲートＯＧ４１，ＯＧ５１の他方の入力部は共に接地されている。
【０１１７】
今、転送信号ＴＸ[４ｎ]がハイレベル“Ｈ”のとき、ＯＲゲートＯＧ４１の他方の入力は接地されているため、出力はハイレベル“Ｈ”となり、ＴＸ’[４ｎ]行は読み出し状態となる。
同様に、転送信号ＴＸ[４ｎ+３]がハイレベル“Ｈ”のとき、ＯＲゲートＯＧ５１の他方の入力は接地されているため、出力はハイレベル“Ｈ”となり、ＴＸ’[４ｎ+３]行も読み出し状態となる。
一方、非読み出し行となる転送制御線ＬＴＸ［４ｎ＋１］およびＬＴＸ［４ｎ＋２］にもＯＲゲートＯＧ４０，ＯＧ５０がそれぞれ配置され、ＯＲゲートＯＧ４０，ＯＧ５０の一方の入力部が形成されている。
ＯＲゲートＯＧ４０，ＯＧ５０の他方の入力部には、ＮＯＲゲートＮＧ１１およびＮＯＲゲートＮＧ１２の出力Ｖ１’およびＶ２’がそれぞれ供給される。
ＮＯＲゲートＮＧ１１およびＮＯＲゲートＮＧ１２の一方の入力部は間引き信号ＳＩＧ［ｍ’］が供給され、他方の入力部は共に選択制御線ＳＥＬ［ｎ］に接続される。
【０１１８】
選択制御線ＳＥＬ［ｎ］とリセット制御線ＲＳＴ［ｎ］の間にはそれぞれを入力部とし、出力がＲＳＴ’［ｎ］となるようなＮＡＮＤゲートＮＡ３が配置されている。
読み出し画素と共有関係にある他の二つの画素について、リセット固定のハイレベル“Ｈ”を解除して非読み出し状態にするには、リセット信号ＲＳＴ［ｎ］と選択信号ＳＥＬ［ｎ］を共にハイレベル“Ｈ”にして出力ＲＳＴ’［ｎ］をローレベル“Ｌ”にする。
このとき、間引き信号ＳＩＧ［ｍ’］をハイレベル“Ｈ”にすると、ＮＯＲゲートＮＧ１１およびＮＯＲゲートＮＧ１２の出力Ｖ１’およびＶ２’はローレベル“Ｌ”となる。
転送信号ＴＸ［４ｎ＋１］およびＴＸ[４ｎ＋２]がローレベル“Ｌ”のとき、ＯＲゲートＯＧ４０およびＯＧ５０の出力はローレベル“Ｌ”となるため、ＴＸ’［４ｎ＋１］およびＴＸ’[４ｎ＋２]の各行は非読み出し状態となる。
【０１１９】
図１７に、図１６に関連したＭＩＬ論理記号表示による回路と動作機能をまとめて示している。
【０１２０】
以上説明した画素制御部においては、レイアウト時に、Ａ１、またＡ２を所定の接続部にそれぞれ繋ぎ、Ｇ１およびＧ２をＧＮＤにそれぞれ落とすようにすると、以下の２つの効果が期待できる。
【０１２１】
全行に同じ組み合わせ論理ゲートを挿入すればよい。
コンタクトを打ち分けるだけで済むので、製造プロセスが非常に簡単になる。並べるゲートは全行全く同じで、コンタクトだけ読む／読まない／読まない／読む ・・・という具合に、ＧＮＤに繋ぐかゲートに繋ぐかを振り分ければ良い。
間引き間隔の変更に対応可能であり、回路設計が平易になる。
タイミングを計って共有画素をこのタイミングで吐き出してという細かいタイミング制御が全く不要になる。
２画素共有だけではなく、４画素共有など、多様な画素共有構造の間引き読み出しに適用できる。
全画素読み出し、間引き読み出しの切り替えが簡単になり、容易に行える。
【０１２２】
以上説明したように、本実施形態によれば、共有画素構造の転送線に複数の論理回路の組み合わせからなる論理ゲートを配置する。
非読み出し画素は通常リセット状態に固定しておき、共有関係にある読み出し画素を読み出す際にそのアドレスが選択された場合、または選択信号がアクティブになった場合に、論理ゲートにより、非読み出しの画素リセット状態を解除し、非読み出し状態にする。
さらに、非読み出し画素リセット状態を解除する論理回路を構成する上記の論理ゲートが、共有画素の周期と同一の周期により繰り返され、その論理ゲートの接続関係のみによって、読み出し画素と非読み出し画素の制御を変えることができる。
したがって、本実施形態によれば、以下の効果を得ることができる。
制御線選択ドライバのドライブ能力を、グローバルシャッター時のみ低減させる。
【０１２３】
これにより、ローリングシャッター時およびデータ読み出し時に十分な速さでリセット信号ＲＳＴ、転送信号ＴＸをスイッチングすると同時並列的に、グローバルシャッターのＰＤリセット時のピーク電流を低減することができる。
その結果、画質の劣化やラッチアップによる素子の破壊を防ぐことができる。
また、図１６の構成によれば、ドライバの面積を縮小し、コストを低減することができる。
【０１２４】
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【０１２５】
＜２．第２の実施形態＞
図１８は、本発明の第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【０１２６】
この固体撮像素子２００は、図１８に示すように、撮像部としての画素アレイ部２１０、画素駆動部としての垂直走査回路２２０、水平転送走査回路２３０、タイミング制御回路２４０を有する。
さらに、固体撮像素子２００は、ＡＤＣ群２５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog Converter)と略す）２６０、アンプ回路（Ｓ／Ａ）２７０、および信号処理回路２８０を有する。
【０１２７】
画素アレイ部２１０は、フォトダイオードと画素内アンプとを含む、たとえば図４に示すような画素がマトリクス状（行列状）に配置されて構成される。
また、固体撮像素子２００においては、画素アレイ部２１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子２００においては、制御回路として内部クロックを生成するタイミング制御回路２４０、行アドレスや行走査を制御する垂直走査回路２２０、そして列アドレスや列走査を制御する水平転送走査回路２３０が配置される。
【０１２８】
そして、垂直走査回路２２０は、上述した図４〜図１７に関連付けて説明した垂直走査回路が適用される。
【０１２９】
ＡＤＣ群２５０は、比較器２５１、カウンタ２５２、およびラッチ２５３を有するＡＤＣが複数列配列されている。
比較器２５１は、ＤＡＣ２６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ２５２は、比較器２５１の比較時間をカウントする。
ＡＤＣ群２５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５３の出力は、たとえば２ｎビット幅の水平転送線２９０に接続されている。
そして、水平転送線２９０に対応した２ｎ個のアンプ回路２７０、および信号処理回路２８０が配置される。
【０１３０】
ＡＤＣ群２５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器２５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５１と同様に列毎に配置されたカウンタ２５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５１の出力が反転し、カウンタ２５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３０により、ラッチ２５３に保持されたデータが、水平転送線２９０、アンプ回路２７０を経て信号処理回路２８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【０１３１】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１３２】
＜３．第３の実施形態＞
図１９は、本発明の第３の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１３３】
本カメラシステム３００は、図１９に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，２００が適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【０１３４】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【０１３５】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１３６】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した撮像素子１００，２００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【符号の説明】
【０１３７】
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素部、１２０・・・垂直走査回路、１２０Ａ〜１２０Ｅ・・・画素制御部、１３０・・・カラム読み出し回路、１１１・・・光電変換素子、１１２−１〜１１２−４・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、２００・・・固体撮像素子、２１０・・・画素アレイ部、２２０・・・垂直走査回路、２３０・・・水平転送走査回路、２４０・・・タイミング制御回路、２５０・・・ＡＤＣ群、２６０・・・ＤＡＣ、２７０・・・アンプ回路（Ｓ／Ａ）、２８０・・・信号処理回路、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
2010171637.tif 000003
【図２】
2010171637.tif 000004
【図３】
2010171637.tif 000005
【図４】
2010171637.tif 000006
【図５】
2010171637.tif 000007
【図６】
2010171637.tif 000008
【図７】
2010171637.tif 000009
【図８】
2010171637.tif 000010
【図９】
2010171637.tif 000011
【図１０】
2010171637.tif 000012
【図１１】
2010171637.tif 000013
【図１２】
2010171637.tif 000014
【図１３】
2010171637.tif 000015
【図１４】
2010171637.tif 000016
【図１５】
2010171637.tif 000017
【図１６】
2010171637.tif 000018
【図１７】
2010171637.tif 000019
【図１８】
2010171637.tif 000020
【図１９】
2010171637.tif 000021