(57)【要約】【課題】動作速度を低下させたり、回路設計を煩雑にさせたりすることなく、消費電力とリーク電流とを低減することができる、半導体集積回路を提供する。【解決手段】クロックＬに同期して動作する同期回路を備えたモジュール２Ｌと、モジュール２Ｌに入力されるクロックＬの動作を予測する低速・高速判定回路５１と、モジュール２Ｌに供給する電圧の値を調整するレギュレータ６と、低速・高速判定回路５１の予測に基づき、モジュール２Ｌに供給する供給電圧を、所定の動作電圧、もしくは同期回路においてデータが保持される最低電圧のいずれかに切り替えるよう、レギュレータ６に指示する電圧切替信号発生器５と、を備えたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロックに同期して動作する同期回路を備えたモジュールと、
前記モジュールに入力される前記クロックの動作を予測する予測部と、
前記モジュールに供給する電圧の値を調整するレギュレータと、
前記予測部の予測に基づき、前記モジュールに供給する電源電圧を、所定の動作電圧、もしくは前記同期回路においてデータが保持される最低電圧のいずれかに切り替えるよう、前記レギュレータに指示する電圧切替指示部と、
を備えたことを特徴とする、半導体集積回路。
【請求項２】
更に、前記モジュールに入力される前記クロックを発生させるクロック発生器を備えており、前記クロック発生器は、前記クロックを予測するための予測クロックも発生させ、前記予測クロックを前記予測部に出力することを特徴とする、請求項１に記載の半導体集積回路。
【請求項３】
前記予測クロックは、前記モジュールに入力される前記クロックと同周期、かつ、前記クロックに対して位相が進められていることを特徴とする、請求項２に記載の半導体集積回路。
【請求項４】
前記モジュールに入力される前記クロックは、動作速度の速い高速クロックと、動作速度の遅い低速クロックとの二種類のクロックから構成されており、前記予測部は、前記予測クロックを参照して、前記モジュールに入力される前記クロックにおいて、前記低速クロックにおけるクロックの立ち上がりタイミングである第１のタイミング、前記低速クロックにおけるクロックの休止期間に入るタイミングである第２のタイミング、及び、前記低速クロックから前記高速クロックに切り替わる第３のタイミングを予測することを特徴とする、請求項２又は請求項３に記載の半導体集積回路。
【請求項５】
前記電圧切替指示部は、前記予測部において予測された、第１のタイミングと第３のタイミングとにおいて前記電源電圧が所定の動作電圧に保持されるよう、電圧の切り替えを前記レギュレータに指示し、また、前記第２のタイミングにおいて前記電源電圧が前記同期回路においてデータが保持される最低電圧まで下降するよう、電圧の切り替えを前記レギュレータに指示することを特徴とする、請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、ＳｏＣなど低速クロックと高速クロックとを混在させて使用する、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、急速に微細化・高集積化されている。高集積化に伴い、半導体集積回路の消費電力は増加する。一方、情報機器、特に、携帯型情報機器では、バッテリ使用下での動作時間や発熱などの制約により、搭載される半導体集積回路に対する低消費電力化が厳しく要求されるようになってきている。
【０００３】
半導体集積回路が消費する電力を低減する手法の一つとして、クロック周波数の制御があげられる。すなわち、クロックに同期して動作する同期回路において、制御処理など高速処理が必要な場合は従来どおり周波数の高い高速クロックを使用するが、時計機能や割り込み処理など、高速処理が不必要な場合は周波数の低い低速クロックを使用することにより、消費電力を低減する手法である。
【０００４】
上述のクロック周波数を制御する手法に更に改良を加えた手法として、クロック周波数が低い期間では、回路に入力する電源電圧をクロック周波数が高い期間よりも低い電圧、すなわち、低速動作時に論理回路が動作可能な最低電圧まで低下させる手法が開発されており、この手法を用いた半導体集積回路が提案されている（例えば、特許文献１参照）。
【０００５】
特許文献１に記載された提案によれば、高速クロック・低速クロックを処理内容に応じて変化させ、低速クロック時には電源電圧を低下させることにより、半導体集積回路のダイナミック消費電力を低減し、更に、リーク電流の低減を図っている。
【０００６】
特許文献１に記載された提案においては、電源電圧を低下させることにより、消費電力の低減は期待できる。ところが、低速クロックを使用することにより、Ｆ／Ｆ（フリップ・フロップ）や論理回路の動作が遅くなり、論理信号の変化に時間がかかるため、論理回路に発生する貫通電流が増加してしまうという問題があった。
【０００７】
また、低速クロックから高速クロックに切り替わる時点において、高速クロックの立ち上がりエッジにおいては電源電圧が低いため、所定の電源電圧時の動作速度を実現できない。この問題を改善するためには、高速クロックで用いる通常電源電圧と、低速クロックで用いる低電源電圧の２つの異なる電源電圧に対応した回路設計が必要となり、回路設計が煩雑になってしまう。
【０００８】
更に、低速クロック使用時において、論理回路が動作するのに必要な電圧が電源電圧として印加されているため、論理回路のリーク電流が改善されないという問題があった。この問題を改善する手法として、低速クロック使用中においてクロックが止まっている期間、すなわち、回路が動作していない期間においては、電源電圧の供給を停止する手法が提案されている。
【０００９】
しかしながら、この手法では、クロックの立ち上がり時において、電源電圧が０Ｖから所望の電圧に上がって論理が所定の値になるまでに多大な時間を要するため、極めて低速なクロックにしか用いることができない。従って、従来の半導体集積回路においては、クロック単位で電源電圧を切り替えることはせず、ＩＰブロックの機能単位で電源電圧を切り替えていた。すなわち、ＩＰブロックの機能を使用する場合は、所望の値の電源電圧を定常的に印加したままであり、結果としてリーク電流が低減されないという問題があった。
【００１０】
また、再チャージアップ（印加する電源電圧を０Ｖから所望の電圧に上げて論理を所定の値にする）による電圧の安定化には、相応の消費電力を必要とするため、消費電力の低減を阻害してしまうという問題があった。
【特許文献１】特開２００６−１７８８５４号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、以上の点に鑑みてなされたもので、動作速度を低下させたり、回路設計を煩雑にさせたりすることなく、消費電力とリーク電流とを低減することができる、半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一形態に係る半導体集積回路は、クロックに同期して動作する同期回路を備えたモジュールと、前記モジュールに入力される前記クロックの動作を予測する予測部と、前記モジュールに供給する電圧の値を調整するレギュレータと、前記予測部の予測に基づき、前記モジュールに供給する供給電圧を、所定の動作電圧、もしくは前記同期回路においてデータが保持される最低電圧のいずれかに切り替えるよう、前記レギュレータに指示する電圧切替指示部と、を備えたことを特徴とする。
【発明の効果】
【００１３】
動作速度を低下させたり、回路設計を煩雑にさせたりすることなく、消費電力とリーク電流とを低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施の形態を説明する。
【００１５】
始めに、本発明の実施の形態に係わる半導体集積回路１の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係わる半導体集積回路１の構成を説明するブロック図である。
【００１６】
本実施の形態の半導体集積回路１は、図１に示すように、クロックに同期して動作する同期回路２と、外部から入力される基本クロックに基づき同期回路２に供給するクロックを生成するクロック発生器３と、同期回路２の各モジュールの動作を制御する制御信号発生器４と、同期回路２のモジュール２Ｌに供給する電源の電圧値を制御する、電圧切替指示部としての電圧切替信号発生器５と、同期回路２のモジュール２Ｌに供給する電源の電圧値を調整するレギュレータ６と、を備えている。
【００１７】
同期回路２は、ＩＰブロック単位に複数のモジュール２ａ，…，２ｎ，２Ｌに分割されている。モジュール２ａ〜２ｎでは、高速クロック、もしくは低速クロックのいずれか一方のクロックのみが使用されるが、モジュール２Ｌでは、高速クロックと低速クロックとが混在して使用される。
【００１８】
クロック発生器３には、制御信号発生器４から同期回路２の各モジュールの動作を制御する制御信号が入力される。クロック発生器３では、入力された制御信号と基本クロックとを用いて、各モジュール２ａ〜２ｎ，２Ｌを動作させるクロックａ，…，クロックｎ，クロックＬが生成され、各モジュール２ａ〜２ｎ，２Ｌに供給される。
【００１９】
また、クロック発生器３では、クロックＬに対して位相を進めたクロックＭが生成され、電圧切替信号発生器５に供給される。電圧切替信号発生器５は、予測部としての低速・高速判定回路５１を有している。低速・高速判定回路５１では、入力されたクロックＭを用い、モジュール２Lを動作させるクロックが高速であるか低速であるかが判定される。
【００２０】
電圧切替信号発生器５は、低速・高速判定回路５１の判定結果に従い、レギュレータ６に対して電圧切替信号を出力する。ここで、電圧切替信号とは、モジュール２Lを動作させるクロックが低速クロックであるか高速クロックであるか、また、クロックの速度が切り替わるタイミングに応じて、モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）の値を制御する信号である。なお、電圧切替信号による具体的な電圧ＶＤＤ（Ｌ）の制御については、後に詳述する。
【００２１】
レギュレータ６は、入力された電圧切替信号に従い、外部電源１０から供給された電圧を高い値のままモジュール２Lに入力するか、あるいは、外部電源１０から供給された電圧を所定の電圧値まで降下させてモジュール２Lに入力する。なお、モジュールａ〜ｎには、外部電源から供給された電圧が、電源ａ〜ｎとしてそのままの値で夫々入力される。
【００２２】
次に、上述した半導体集積回路１の動作について、図２及び図３を用いて説明する。図２は、モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）とクロックＬとの関係を説明するタイムチャートであり、図３は、モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）の制御を説明するタイムチャートである。
【００２３】
図２に示すように、モジュール２Lの動作を制御するクロックＬとして、高速動作時に用いられる高速クロックには基本クロックがそのまま供給され、低速動作時に用いられる低速クロックには、高速クロックを間歇的に間引いて生成されたクロックが供給される。本実施の形態においては、高速クロックの４周期分を低速クロックの1周期とし、高速クロックの連続した４クロックのうち、２クロック目〜４クロック目の連続した３クロックを間歇的に間引くことで低速クロックを生成している。
【００２４】
なお、低速クロックにおいて、間引かれたクロックの期間をクロック抜けが起きた期間と呼ぶことができる。この期間は、モジュール２Lの動作が休止している期間とみなすことができるためモジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）をデータ（論理）が保持できる最低限の電圧値にまで下げることができる。一方、高速クロックで動作している期間、及び、低速クロックの立ち上がりエッジにおいては、モジュール２Lが動作するために必要な所望の電圧（＝高い電圧）を供給する必要がある。
【００２５】
従って、本実施の形態においては、図２に示すように、低速クロック供給時におけるクロック抜けの期間では、電圧ＶＤＤ（Ｌ）の値はデータ（論理）が保持できる最低限の電圧値（＝Ｖｈ）に下げている。そして、クロックが立ち上がる少し前から電圧値を上昇させ、クロックの立ち上がりエッジにおいて、電圧ＶＤＤ（Ｌ）の値はモジュール２Lが動作するために必要な所望の電圧（＝ＶＨ）まで回復させている。
【００２６】
上述のような電圧ＶＤＤ（Ｌ）の制御を実現する方法を、図３を用いて具体的に説明する。
【００２７】
図３において、クロックＭはクロックＬの位相を進めることで生成したものである。より具体的には、クロック発生器３において、制御信号発生器４から入力されるモジュール２Ｌの制御信号に基づきクロックＬが生成され、続いてクロックＬの位相を進めてクロックMが生成される。図３に示す本実施の形態においては、クロックMは、クロックLの位相を基本クロックＣＬＫの２周期分進めて生成されている。なお、以下の説明において、基本クロックＣＬＫのクロック周期を、単に”周期”と示す。
【００２８】
電圧切替信号Sは、電源Ｌの電圧ＶＤＤ（Ｌ）の切替が必要なタイミングにおいて、電圧切替信号発生器３から出力する。すなわち、電圧切替信号発生器３は、低速・高速判定回路５１において、入力されるクロックMに基づき、低速クロックにおいてクロック抜けが予想されるタイミングや、クロック抜けからクロックが再開するタイミング（低速動作時においてクロックが立ち上がるタイミング、及び、低速動作から高速動作に切り替わるタイミング）を推測して、これらのタイミングにレギュレータ６に対して電圧切替信号Sを出力する。
【００２９】
電源Ｌの電圧ＶＤＤ（Ｌ）は、電圧切替信号Sに基づき、レギュレータ６において制御される。すなわち、レギュレータ６は、電圧切替信号Sを受信する都度、電源Ｌの電圧ＶＤＤ（Ｌ）を、データ（論理）が保持できる最低限の電圧値（＝Ｖｈ）に下げたり、モジュール２Lが動作するために必要な所望の電圧（＝ＶＨ）に上げたりする。
【００３０】
次に、タイムチャートに従って、電源Ｌの電圧ＶＤＤ（Ｌ）の制御方法について具体的に説明する。まず、クロックＭが立ち上がると、電圧切替信号発生器３では、クロックＬにおいて、２周期先にクロックが開始されると予測し、レギュレータ６に対して電圧切替信号Ｓを出力する。レギュレータ６は、電圧切替信号Ｓを受信すると、モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）をＶＨまで回復させる。具体的には、電圧切替信号Ｓの受信時から１周期先の時点から電圧ＶＤＤ（Ｌ）の上昇を開始させ、半周期で所望の電圧値（＝ＶＨ）に到達させる。つまり、クロックＭが立ち上がってから１周期半後に、電源Ｌの電圧ＶＤＤ（Ｌ）が所定の電圧値（＝ＶＨ）に到達する。
【００３１】
クロックＬとクロックＭの位相差は２周期なので、クロックＭが立ち上がってから２周期後にクロックＬが立ち上がる。従って、クロックＬの立ち上がりエッジにおいては、電源Ｌの電圧ＶＤＤ（Ｌ）が所望の電圧値（＝ＶＨ）になっているので、所望の動作速度を確保することができる。
【００３２】
クロックMは、最初の３クロック連続して立ち上がり、次のクロックは休止している。電圧切替信号発生器３の低速・高速判定回路５１では、このクロックMの動作に基づき、クロックLは高速クロックが３クロック続いた後、次のクロックから低速クロック（クロック抜け期間）に入ると予想される。従って、クロックMが休止した時点から２周期先にクロック抜け期間に入ると予測し、レギュレータ６に対して２回目の電圧切替信号Ｓを出力する。
【００３３】
レギュレータ６は、２回目の電圧切替信号Ｓを受信すると、モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）をＶｈまで下降させる。具体的には、２回目の電圧切替信号Ｓの受信時から１周期先の時点から電圧ＶＤＤ（Ｌ）の下降を開始させ、１周期でデータ（論理）が保持できる最低限の電圧値（＝Ｖｈ）に到達させる。つまり、クロックＭが立ち上がってから２周期後に、電源Ｌの電圧ＶＤＤ（Ｌ）が所定の電圧値（＝Ｖｈ）に到達する。
【００３４】
クロックＬとクロックＭの位相差は２周期なので、クロックＭが休止してから２周期後にクロックＬがクロック抜け期間に入る。従って、クロックMが休止してから１周期後、すなわち、クロックＬにおける高速クロックの最後のクロックの立ち上がりエッジにおいては、電源Ｌの電圧ＶＤＤ（Ｌ）は所望の電圧値（＝ＶＨ）を保持しており、所望の動作速度を確保することができる。また、クロックMが休止してから２周期後のクロックLのクロック抜け期間は、電源Ｌの電圧ＶＤＤ（Ｌ）はデータ（論理）が保持できる最低限の電圧値（＝Ｖｈ）に下降しており、リーク電流を低減することができる。
【００３５】
ここで、クロック抜けの期間における電源Ｌの電圧ＶＤＤ（Ｌ）である、データ（論理）が保持できる最低限の電圧値（＝Ｖｈ）は、従来の低電圧化による低速クロック動作時の動作電圧値（＝ＶＬ）よりも低くなされている。図４に示す通り、電源Ｌの電圧ＶＤＤ（Ｌ）の値を小さくするほど論理回路のリーク電流を低減することができるため、本実施の形態の半導体集積回路では、従来の回路に比べて、低速クロック動作時のリーク電流をより低減することができる。図４は、回路に供給する電源電圧と回路に流れるリーク電流との関係を説明する概略図である。
【００３６】
クロックLのクロック抜け期間は基本クロックＣＬＫの３クロック分であるので、クロックMは、基本クロックＣＬＫの３クロック分休止した後に、１クロック立ち上がる。電圧切替信号発生器３では、クロックMが再び立ち上がった時点から２周期先にクロックが立ち上がると予測し、レギュレータ６に対して３回目の電圧切替信号Ｓを出力する。
【００３７】
レギュレータ６は、電圧切替信号Ｓを受信すると、モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）をＶＨまで回復させる。具体的には、電圧切替信号Ｓを受信時から１周期先の時点から電圧ＶＤＤ（Ｌ）の上昇を開始させ、半周期で所望の電圧値（＝ＶＨ）に到達させる。つまり、クロックＭが立ち上がってから１周期半後に、電源Ｌの電圧ＶＤＤ（Ｌ）が所定の電圧値（＝ＶＨ）に到達する。
【００３８】
クロックＬとクロックＭの位相差は２周期なので、クロックＭが立ち上がってから２周期後にクロックＬが立ち上がる。従って、低速動作時においても、クロックＬの立ち上がりエッジにおいては電源Ｌの電圧ＶＤＤ（Ｌ）が所望の電圧値（＝ＶＨ）になっているので、所望の動作速度を確保することができる。
【００３９】
クロックMは、１クロック立ち上がった後、次のクロックから再び基本クロックＣＬＫの３クロック分休止している。電圧切替信号発生器３の低速・高速判定回路５１では、このクロックMの動作（１クロック立ち上がった後、再び休止する）に基づき、クロックLは引き続き低速クロックであり、再びクロック抜け期間に入ると予想される。従って、クロックMが再び休止した時点から２周期先にクロック抜け期間に入ると予測し、レギュレータ６に対して４回目の電圧切替信号Ｓを出力する。すなわち、電圧切替信号発生器３は、３回目の電圧切替信号Ｓと４回目の電圧切替信号Ｓを連続して出力する。
【００４０】
レギュレータ６は、４回目の電圧切替信号Ｓを受信すると、モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）をＶｈまで下降させる。具体的には、４回目の電圧切替信号Ｓの受信時から１周期先の時点から電圧ＶＤＤ（Ｌ）の下降を開始させ、１周期でデータ（論理）が保持できる最低限の電圧値（＝Ｖｈ）に到達させる。つまり、クロックＭが立ち上がってから２周期後に、電源Ｌの電圧ＶＤＤ（Ｌ）が所定の電圧値（＝Ｖｈ）に到達する。
【００４１】
クロックＬとクロックＭの位相差は２周期なので、クロックＭが休止してから２周期後にクロックＬがクロック抜け期間に入る。従って、クロックMが休止してから１周期後、すなわち、クロックＬにおける低速クロックの立ち上がりエッジにおいては、電源Ｌの電圧ＶＤＤ（Ｌ）は所望の電圧値（＝ＶＨ）を保持しており、所望の動作速度を確保することができる。また、クロックMが休止してから２周期後のクロックLのクロック抜け期間は、電源Ｌの電圧ＶＤＤ（Ｌ）はデータ（論理）が保持できる最低限の電圧値（＝Ｖｈ）に下降しており、リーク電流を低減することができる。
【００４２】
低速クロックの間、クロックＭは、基本クロックＣＬＫの３クロック分休止（クロック抜け期間）→１クロックカウント（クロック再開）→基本クロックＣＬＫの３クロック分休止（クロック抜け期間）の動作を繰り返す。上述の通り、電圧切替信号発生器３は、クロックＭの動作に基づき、クロックが立ち上がったタイミング、及び、クロックが休止したタイミングに、レギュレータ６に対して電圧切替信号Ｓを出力する。レギュレータ６は、電圧切替信号Ｓを受信する都度、電源Ｌの電圧ＶＤＤ（Ｌ）の上昇・下降制御を繰り返し行う。
【００４３】
クロックＭは、クロック抜け期間を３回繰り返した後、再び３クロック連続で立ち上がる。電圧切替信号発生器３では、クロックＬにおいて、２周期先にクロック抜け期間が終了してクロックが立ち上がると予測し、レギュレータ６に対して７回目の電圧切替信号Ｓを出力する。レギュレータ６は、電圧切替信号Ｓを受信すると、モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）をＶＨまで回復させる。
【００４４】
クロックＭが連続して立ち上がっている間、電圧切替信号発生器３の低速・高速判定回路５１では、クロックLは高速クロック期間が続くと予測し、モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）をＶＨで保持すべく、電圧切替信号Ｓを出力しない。
【００４５】
クロックMが再び休止すると、電圧切替信号発生器３の低速・高速判定回路５１では、クロックLは低速クロック（クロック抜け期間）に入る（クロックMが休止した時点から２周期先にクロック抜け期間に入る）と予測し、レギュレータ６に対して８回目の電圧切替信号Ｓを出力する。レギュレータ６は、８回目の電圧切替信号Ｓを受信すると、モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）をＶｈまで下降させる。
【００４６】
このように、本実施の形態においては、高速クロックと低速クロックとの両方を用いて動作させるモジュール２Ｌについて、モジュール２Ｌに供給するクロックＬの位相を早めたクロックＭを用い、低速クロック時のクロック抜け期間を予測し、クロックＬの立ち上がりエッジにはモジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）を所望の電圧値（＝ＶＨ）まで回復させるようにしたので、所望の動作速度を保持することができる。これにより、論理信号の変化が迅速に行われるため、論理回路に発生する貫通電流を低減することができる。
【００４７】
また、低速クロック時のクロック抜け期間、すなわち、当該回路の動作が休止状態にある場合は、電源Ｌの電圧ＶＤＤ（Ｌ）を、従来の低速クロック動作時の動作電圧（＝ＶＬ）よりも低い、データ（論理）が保持できる最低限の電圧値（＝Ｖｈ）まで下降するようにしたので、リーク電流を低減することができる。
【００４８】
更に、クロック抜け期間においても論理回路の論理が保持されているので、クロックの立ち上がりにおける再チャージアップに要する電力は僅かであり、かつ、短期間での動作再開が可能であるため、消費電力を低減することができる。
【００４９】
また更に、低速クロック時における動作電圧を低電圧化することなく、高速クロック時における動作電圧（＝ＶＨ）を用いることで、低電圧化による低速動作に対応した回路設計が不要となり、通常電源電圧に対応した設計のみを行えばよいため、回路設計を煩雑にすることなく、工数の短縮を図ることが可能となる。
【００５０】
なお、本実施の形態においては、高速クロックを間歇的に間引いて低速クロックを生成しているが、例えば高速クロックを分周して生成するなど、他の方法で生成した低速クロックにも適用することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態に係わる半導体集積回路１の構成を説明するブロック図。
【図２】モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）とクロックＬとの関係を説明するタイムチャート。
【図３】モジュール２Lに供給する電源Ｌの電圧ＶＤＤ（Ｌ）の制御を説明するタイムチャート。
【図４】回路に供給する電源電圧と回路に流れるリーク電流との関係を説明する概略図。
【符号の説明】
【００５２】
１…半導体集積回路、２…同期回路、３…クロック発生器、４…制御信号発生器、５…電圧切替信号発生器、６…レギュレータ、１０…外部電源、５１…低速・高速判定回路、２ａ，２ｎ，２Ｌ…モジュール
【図１】
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【図２】
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【図３】
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【図４】
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