(57)【要約】【課題】絶縁耐圧を向上し、かつオン抵抗を低減すること。【解決手段】ｎ+型４Ｈ−ＳｉＣ基板１の上に、ｎ型バッファー層２と、ｎ-型ドリフト層３とが、この順に積層され、第１主面から垂直で、平面形状がストライプ状になるように、第１トレンチ４が設けられている。さらに、ｐ型ベース層５と、ｎ型ソース層６とが、この順に積層され、第１主面側から垂直で、平面形状がストライプ状になり、第１主面の表面において第１トレンチ４と交差するように、第２トレンチ７が設けられている。第２トレンチ７には、ゲート酸化膜８を介して、ゲート電極９が設けられている。ソース電極１１は、層間絶縁膜１０によってゲート電極９と分離されている。ドレイン電極１２は、エピタキシャルウエハーの第２主面上の全面に設けられている。【選択図】図１
2010258385.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型炭化珪素半導体基板のおもて面側の上に設けられた第１導電型ドリフト層と、
平面形状がストライプ状で、前記第１導電型ドリフト層の表面から前記第１導電型炭化珪素半導体基板に達しないように設けられた第１トレンチと、
前記第１トレンチを有する前記第１導電型ドリフト層の全面に設けられた第２導電型ベース層と、
前記第２導電型ベース層の全面に設けられた第１導電型ソース層と、
平面形状が前記第１トレンチと交差するようなストライプ状で、前記第１導電型ソース層の表面から前記第１導電型ドリフト層に達するように設けられた第２トレンチと、
前記第２トレンチの内部に、ゲート酸化膜を介して埋め込まれたゲート電極と、
前記第１導電型ソース層に接するように設けられたソース電極と、
前記ゲート電極と前記ソース電極の間に設けられた絶縁膜と、
前記第１導電型炭化珪素半導体基板の裏面側に設けられたドレイン電極と、
を備えることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第１導電型ドリフト層の表面層に、前記第１トレンチの側壁の底部を覆うように設けられた、当該第１導電型ドリフト層より不純物濃度の高い第１導電型不純物層をさらに備えたことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
第１導電型炭化珪素半導体基板のおもて面側の全面に第１導電型ドリフト層を積層する工程と、
平面形状がストライプ状で、前記第１導電型ドリフト層の表面から前記第１導電型炭化珪素半導体基板に達しないように第１トレンチを形成する工程と、
前記第１トレンチを形成した後に、前記第１導電型ドリフト層の全面に第２導電型ベース層を積層する工程と、
前記第２導電型ベース層の全面に第１導電型ソース層を積層する工程と、
平面形状が前記第１トレンチと交差するようなストライプ状で、前記第１導電型ソース層の表面から前記第１導電型ドリフト層に達するように第２トレンチを形成する工程と、
前記第２トレンチの内部に、ゲート酸化膜を介してゲート電極を埋め込む工程と、
前記ゲート電極を覆うように絶縁膜を形成する工程と、
前記第１導電型ソース層に接するようにソース電極を形成する工程と、
前記第１導電型炭化珪素半導体基板の裏面側にドレイン電極を形成する工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項４】
第１導電型炭化珪素半導体基板のおもて面側の全面に第１導電型ドリフト層を積層する工程と、
前記第１導電型ドリフト層の全面に、当該第１導電型ドリフト層よりも不純物濃度の高い第１導電型不純物層を形成する工程と、
平面形状がストライプ状で、前記第１導電型不純物層の表面から前記第１導電型ドリフト層に達しないように第１トレンチを形成する工程と、
前記第１トレンチを形成した後に、前記第１導電型不純物層の全面に第２導電型ベース層を積層する工程と、
前記第２導電型ベース層の全面に第１導電型ソース層を積層する工程と、
平面形状が前記第１トレンチと交差するようなストライプ状で、前記第１導電型ソース層の表面から前記第１導電型ドリフト層に達するように第２トレンチを形成する工程と、
前記第２トレンチの内部に、ゲート酸化膜を介してゲート電極を埋め込む工程と、
前記ゲート電極を覆うように絶縁膜を形成する工程と、
前記第１導電型ソース層に接するようにソース電極を形成する工程と、
前記第１導電型炭化珪素半導体基板の裏面側にドレイン電極を形成する工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体材料として炭化珪素（ＳｉＣ）を用いた炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、炭化珪素半導体材料は、シリコン半導体材料よりも大きなバンドギャップを有しているため、シリコン半導体材料よりも絶縁破壊電界強度が高いことが知られている。ここで、オン抵抗は、導通状態における抵抗であり、絶縁破壊電界強度の３乗に反比例する。このため、例えば広く用いられている４Ｈ型と呼ばれる炭化珪素半導体においては、オン抵抗をシリコン半導体の１００分の１に抑制することができる。また、炭化珪素半導体は、熱伝導度が大きいため、放熱が容易である。これらの理由から、炭化珪素半導体を用いて作製される次世代の低損失な電力用半導体装置が期待されている。
【０００３】
近年、炭化珪素半導体材料を用いた炭化珪素ウエハ（半導体基板）の品質向上や大口径化の進展にともなって、シリコン半導体材料を用いたシリコン半導体装置の特性を大きく上回る金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ、接合型電界効果型トランジスタ（ＪＦＥＴ）などの開発が盛んである。特にＭＯＳＦＥＴは、電圧駆動型素子であるため、ゲート駆動回路を低コストに抑えることができる。また、ＭＯＳＦＥＴは、電子あるいは正孔のみの多数キャリア素子であって導通時の素子内にキャリアの蓄積がないため、ターンオフ時にそれらのキャリアを素子外に掃き出す時間を必要としない。したがって、例えば電子および正孔の両方が伝導に寄与するバイポーラ型素子と比較して高速スイッチングが可能となる。
【０００４】
なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
【０００５】
図１１は、従来の一般的な縦型ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）の断面構造について示す断面図である。図１１に示すように、ＤＩＭＯＳＦＥＴは、ｎ+型ドレイン層２１の上に、ｎ-型ドリフト層２２が設けられており、ｎ-型ドリフト層２２の表面層に、選択的にｐ型ベース層２３が設けられている。すなわち、おもて面側の表面付近において、ｎ-型ドリフト層２２がｐ型ベース層２３に挟まれた構造となっている。そして、ｐ型ベース層２３の表面層に、ｎ-型ドリフト層２２と離れてｎ+型ソース領域２４が設けられている。また、ｐ型ベース層２３のｎ-型ドリフト層２２とｎ+型ソース領域２４に挟まれた領域と、ｎ-型ドリフト層２２との上に、ゲート酸化膜２６を介してゲート電極２７が設けられている。さらに、おもて面側にソース／ベース電極２８が設けられ、裏面側にドレイン電極２９が設けられている。
【０００６】
図１１に示すＤＩＭＯＳＦＥＴにおいては、ｎ-型ドリフト層２２においてゲート酸化膜２６との界面近傍を電子が移動するときに蓄積層抵抗が生じる。また、ｎ-型ドリフト層２２内のゲート酸化膜２６との界面近傍から裏面側のドレインに向かって電流が流れるときに、ｎ-型ドリフト層２２がｐ型ベース層２３に挟まれているために、ＪＦＥＴ抵抗が発生しやすい。
【０００７】
上述した蓄積層抵抗やＪＦＥＴ抵抗を生じさせないために、トレンチゲート構造を有するＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）が提案されている。図１２は、従来の一般的なＵＭＯＳＦＥＴの断面構造を示す断面図である。ＵＭＯＳＦＥＴは、主面に対して側壁が垂直なトレンチゲートを有するＭＯＳＦＥＴである。図１２においては、ＵＭＯＳＦＥＴの１セルピッチの断面構造を示している。
【０００８】
図１２に示すように、ＵＭＯＳＦＥＴを作製する際には、ｎ+型ドレイン層３１となる比較的低い抵抗率のｎ+型炭化珪素基板の上に、比較的高い抵抗率のｎ-型ドリフト層３２と、ｐ型ベース層３３とを、この順にエピタキシャルＳｉＣ成長により形成する。そして、ｐ型ベース層３３の表面からイオン注入を行うことでｎ+型ソース領域３４を形成する。このような炭化珪素ウェハに、ｎ-型ドリフト層３２に達するようなゲートトレンチ３５を形成し、ゲートトレンチ３５内部に、ゲート酸化膜３６を介してゲート電極３７を形成する。さらに、炭化珪素ウェハ３０のおもて面側にソース／ベース電極３８を形成し、裏面側にドレイン電極３９を形成することで、ＵＭＯＳＦＥＴが完成する。
【０００９】
図１２に示すＵＭＯＳＦＥＴにおいては、オフ状態時に、ソース／ベース電極３８をアース電位にしておき、ゲート電極３７に十分に大きな負バイアスを印加することで、電流が流れなくなる。その理由は、ｐ型ベース層３３のｎ+型ソース領域３４とｎ-型ドリフト層３２に挟まれた領域と、ゲート酸化膜３６との界面近傍において、正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるためである。また、ドレイン電極３９に正の高電圧を印加するとｐ型ベース層３３とｎ-型ドリフト層３２間の接合が逆バイアス状態になるので、空乏層がｐ型ベース層３３内とｎ-型ドリフト層３２内に広がり、電流を低く抑えたまま高電圧が維持される。
【００１０】
また、オン状態時に、ゲート電極３７に十分に大きな正バイアスを印加することで、ｐ型ベース層３３のｎ+型ソース領域３４とｎ-型ドリフト層３２に挟まれた領域と、ゲート酸化膜３６との界面近傍において、電子が誘起された反転状態となる。そして、ソース／ベース電極３８、ｎ+型ソース領域３４、ｐ型ベース領域３３のゲート酸化膜３６に接する反転層（不図示）、ｎ-型ドリフト層３２、ｎ+型ドレイン層３１、ドレイン電極３９の順にキャリアが流れる。
【００１１】
このように、図１１に示すＤＩＭＯＳＦＥＴではセルピッチを小さくしていくと、所定のセルピッチ距離からＪＦＥＴ抵抗が現れて、オン抵抗が増加するのに対し、図１２に示すＵＭＯＳＦＥＴではセルピッチを小さくすればするほどオン抵抗が単調に減少する。特に、約３ｋＶ以下の耐圧を持つＭＯＳＦＥＴにおいては、ＭＯＳチャネル抵抗が無視できないために微細化によるセルピッチの縮小が必須であり、この場合ＵＭＯＳＦＥＴの方が適している。
【００１２】
ここで、ＵＭＯＳＦＥＴを小型化する方法としては、例えばゲート電極を埋め込むためのゲートトレンチと交差するように、ソース電極とｎ+型ソース領域およびｐ型ベース領域とが接する面積を広くするためのソーストレンチを形成する方法が提案されている（例えば、下記特許文献１、下記特許文献２参照。）。
【００１３】
また、図１３は、従来のＵＭＯＳＦＥＴの構造を示す要部断面図と、電界強度分布とを示す説明図である。電界強度分布は、要部断面図に対応するように、破線の枠で示すｐｎ接合部４１およびＭＯＳ構造部４２について、基板の厚さ方向に縦軸を合わせ、横軸にオフ状態における電界強度を表している。
【００１４】
図１３に示すように、ゲートトレンチ３５底部においてゲート酸化膜３６（ＳｉＯ2膜）に印加される電界強度が非常に大きくなる。その理由は、炭化珪素の比誘電率（４Ｈ−ＳｉＣの場合、例えば９．７）と、ＳｉＯ2の比誘電率（例えば３．８）とが異なるためである。また、図示は省略したが、ゲートトレンチ３５の角部の酸化膜に印加される電界強度は、電界集中のためにさらに大きくなる。
【００１５】
図１３に示すように、ＵＭＯＳＦＥＴにおいては、ｐ型ベース領域３３とｎ-型ドリフト層３２との間のｐｎ接合部４１における電界強度のピークが炭化珪素の絶縁破壊電界強度（例えば、約２ＭＶ／ｃｍ）に達する前に、ゲートトレンチ３５底部のゲート酸化膜３６が酸化膜の絶縁破壊電界強度（例えば、約１０ＭＶ／ｃｍ）に先に達してしまい、理論耐圧よりも低い電圧で絶縁破壊を起こしてしまうという問題がある。
【００１６】
ここで、シリコン半導体を用いた場合、シリコンの絶縁破壊電界強度は約０．２ＭＶ／ｃｍであり、酸化膜の絶縁破壊電界強度（例えば、約１０ＭＶ／ｃｍ）より２桁低いため、ほとんどの場合、ｐｎ接合部４１で先に絶縁破壊が起きる。しかしながら、炭化珪素（例えば、４Ｈ）を用いた場合、炭化珪素の絶縁破壊電界強度が２ＭＶ／ｃｍと比較的大きく、酸化膜の絶縁破壊電界強度（例えば、約１０ＭＶ／ｃｍ）と１桁しか違わないので、酸化膜で先に絶縁破壊が起きる可能性がシリコン半導体に比べて高くなる。
【００１７】
このような問題を解決する方法としては、ゲートトレンチ３５底部にｐ+層（電界緩和層）を形成する方法が挙げられる（例えば、非特許文献１参照。）。図１４は、従来のＵＭＯＳＦＥＴの他の構造を示す要部断面図と、電界強度分布とを示す説明図である。図１４に示すように、例えばＵＭＯＳＦＥＴを作製する際、ゲートトレンチ３５形成後に素子全面にアルミニウム（Ａｌ）やボロン（Ｂ）のイオン注入を行い、さらにゲートトレンチ３５底部のみに不純物濃度が１×１０18ｃｍ-3程度で、厚さが０．５μｍ程度のｐ+層（電界緩和層）４３が形成されている。
【００１８】
したがって、図１４の炭化珪素基板のおもて面側から裏面側にかけて、ゲートトレンチ３５底部の位置で切断する断面における電界強度分布に示すように、非特許文献１に記載されたＵＭＯＳＦＥＴにおいては、ゲートトレンチ３５底部の電界緩和層４３により電界が吸収される。このため、ゲートトレンチ３５底部のゲート酸化膜３６に電界が印加されず、ゲート酸化膜３６の絶縁破壊を防ぐことができるので、素子の耐圧が向上する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特許第３６４７６７６号公報
【特許文献２】特開２００３−３０３９６７号公報
【非特許文献】
【００２０】
【非特許文献１】タン（Ｊ．Ｔａｎ）、外２名、「ハイボルテージ  アキュムレイション−−レイヤー  ＵＭＯＳＦＥＴ'ｓ  イン  ４Ｈ−ＳｉＣ（Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ａｃｃｕｍｕｌａｔｉｏｎ−Ｌａｙｅｒ  ＵＭＯＳＦＥＴ'ｓ  ｉｎ  ４Ｈ−ＳｉＣ）」、アイトリプルイー  エレクトロン  デバイス  レターズ（ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ）、１９９８年１２月、１９巻、１２号、ｐ．４８７−４８９
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、上述した技術では、ゲートトレンチ３５を形成した後に、ｐ型ベース層３３を形成するためのイオン注入を行うことで、ゲートトレンチ３５側壁にイオン注入によるダメージが生じる。したがって、ｐ型ベース層３３と、その後の工程で形成されるゲート酸化膜３６との界面の状態が劣悪となり、ＭＯＳチャネル抵抗が増加するという問題がある。
【００２２】
また、ゲートトレンチ３５側壁の下端と接するｎ-型ドリフト層３２が、ゲートトレンチ３５底部に形成されたｐ+層（電界緩和層）４３とｐ型ベース層３３に挟まれていることにより生じるＪＦＥＴ抵抗を低減させるために、ゲートトレンチ３５側壁の下端と接する領域に、ｎ-型ドリフト層３２より低抵抗のｎ型電流拡散層を形成することが考えられる。ここで、ｎ型電流拡散層の不純物濃度と膜厚には、最適値があり、最適値より不純物濃度が低いまたは膜厚が薄い場合、ＪＦＥＴ抵抗が生じるという問題がある。また、最適値より不純物濃度が高いまたは膜厚が厚い場合、ＪＦＥＴ抵抗を抑制することはできるが、逆方向バイアス時の絶縁耐圧が低下してしまうという問題がある。ｎ型電流拡散層は、エピタキシャル成長により形成されるが、ｎ型電流拡散層の不純物濃度および膜厚を制御することが難しく、歩留まりが低下するという問題がある。
【００２３】
この発明は、上述した従来技術による問題点を解消するため、絶縁耐圧を向上し、かつオン抵抗を低減することができる炭化珪素半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる炭化珪素半導体装置は、第１導電型炭化珪素半導体基板のおもて面側の上に設けられた第１導電型ドリフト層と、平面形状がストライプ状で、前記第１導電型ドリフト層の表面から前記第１導電型炭化珪素半導体基板に達しないように設けられた第１トレンチと、前記第１トレンチを有する前記第１導電型ドリフト層の全面に設けられた第２導電型ベース層と、前記第２導電型ベース層の全面に設けられた第１導電型ソース層と、平面形状が前記第１トレンチと交差するようなストライプ状で、前記第１導電型ソース層の表面から前記第１導電型ドリフト層に達するように設けられた第２トレンチと、前記第２トレンチの内部に、ゲート酸化膜を介して埋め込まれたゲート電極と、前記第１導電型ソース層に接するように設けられたソース電極と、前記ゲート電極と前記ソース電極の間に設けられた絶縁膜と、前記第１導電型炭化珪素半導体基板の裏面側に設けられたドレイン電極と、を備えることを特徴とする。
【００２５】
また、請求項２の発明にかかる炭化珪素半導体装置は、請求項１に記載の発明において、前記第１導電型ドリフト層の表面層に、前記第１トレンチの側壁の底部を覆うように設けられた、当該第１導電型ドリフト層より不純物濃度の高い第１導電型不純物層をさらに備えたことを特徴とする。
【００２６】
また、請求項３の発明にかかる炭化珪素半導体装置の製造方法は、第１導電型炭化珪素半導体基板のおもて面側の全面に第１導電型ドリフト層を積層する工程と、平面形状がストライプ状で、前記第１導電型ドリフト層の表面から前記第１導電型炭化珪素半導体基板に達しないように第１トレンチを形成する工程と、前記第１トレンチを形成した後に、前記第１導電型ドリフト層の全面に第２導電型ベース層を積層する工程と、前記第２導電型ベース層の全面に第１導電型ソース層を積層する工程と、平面形状が前記第１トレンチと交差するようなストライプ状で、前記第１導電型ソース層の表面から前記第１導電型ドリフト層に達するように第２トレンチを形成する工程と、前記第２トレンチの内部に、ゲート酸化膜を介してゲート電極を埋め込む工程と、前記ゲート電極を覆うように絶縁膜を形成する工程と、前記第１導電型ソース層に接するようにソース電極を形成する工程と、前記第１導電型炭化珪素半導体基板の裏面側にドレイン電極を形成する工程と、を含むことを特徴とする。
【００２７】
また、請求項４の発明にかかる炭化珪素半導体装置の製造方法は、第１導電型炭化珪素半導体基板のおもて面側の全面に第１導電型ドリフト層を積層する工程と、前記第１導電型ドリフト層の全面に、当該第１導電型ドリフト層よりも不純物濃度の高い第１導電型不純物層を形成する工程と、平面形状がストライプ状で、前記第１導電型不純物層の表面から前記第１導電型ドリフト層に達しないように第１トレンチを形成する工程と、前記第１トレンチを形成した後に、前記第１導電型不純物層の全面に第２導電型ベース層を積層する工程と、前記第２導電型ベース層の全面に第１導電型ソース層を積層する工程と、平面形状が前記第１トレンチと交差するようなストライプ状で、前記第１導電型ソース層の表面から前記第１導電型ドリフト層に達するように第２トレンチを形成する工程と、前記第２トレンチの内部に、ゲート酸化膜を介してゲート電極を埋め込む工程と、前記ゲート電極を覆うように絶縁膜を形成する工程と、前記第１導電型ソース層に接するようにソース電極を形成する工程と、前記第１導電型炭化珪素半導体基板の裏面側にドレイン電極を形成する工程と、を含むことを特徴とする。
【００２８】
上述した請求項１または３の発明によれば、第２導電型ベース層および第１導電型ソース層をエピタキシャル成長によって形成するため、第２トレンチの側壁にイオン注入によるダメージが生じない。すなわち、第２トレンチの側壁に形成されたゲート酸化膜と、第２導電型ベース層との界面が良好となる。このため、チャネル移動度が向上し、チャネル密度が向上する。
【００２９】
この請求項２または４の発明によれば、第２トレンチの側壁の底部に、第１導電型ドリフト層よりも不純物濃度の高い第１導電型不純物層が設けられている。このため、第２トレンチの側壁の底部において生じるＪＦＥＴ抵抗を低減することができる。
【発明の効果】
【００３０】
本発明にかかる炭化珪素半導体装置およびその製造方法によれば、絶縁耐圧を向上し、かつオン抵抗を低減することができるという効果を奏する。
【図面の簡単な説明】
【００３１】
【図１】実施の形態１にかかる半導体装置の断面構造について示す斜視断面図である。
【図２】実施の形態１にかかる半導体装置の製造方法を示す斜視断面図である。
【図３】実施の形態１にかかる半導体装置の製造方法を示す斜視断面図である。
【図４】実施の形態１にかかる半導体装置の製造方法を示す斜視断面図である。
【図５】実施例１の半導体装置の構造について示す斜視断面図である。
【図６】実施例１と比較例１について、オン抵抗と、第１トレンチのセルピッチと、の関係について示す説明図である。
【図７】実施の形態２にかかる半導体装置の断面構造について示す斜視断面図である。
【図８】実施例２の半導体装置の構造について示す斜視断面図である。
【図９】実施例２と比較例２について、オン抵抗と、第１トレンチのセルピッチと、の関係について示す説明図である。
【図１０】実施例１、実施例２、比較例１および比較例２における、オン抵抗と絶縁耐圧の関係を示す特性図である。
【図１１】従来の一般的な縦型ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）の断面構造について示す断面図である。
【図１２】従来の一般的なＵＭＯＳＦＥＴの断面構造を示す断面図である。
【図１３】従来のＵＭＯＳＦＥＴの構造を示す要部断面図と、電界強度分布とを示す説明図である。
【図１４】従来のＵＭＯＳＦＥＴの他の構造を示す要部断面図と、電界強度分布とを示す説明図である。
【発明を実施するための形態】
【００３２】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、各実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３３】
（実施の形態１）
まず、実施の形態１にかかる半導体装置について説明する。図１は、実施の形態１にかかる半導体装置の断面構造について示す斜視断面図である。実施の形態１にかかる半導体装置は、エピタキシャルウエハーを用いて作製される。エピタキシャルウエハーは、ｎ+型４Ｈ−ＳｉＣ基板１の上に、ｎ型バッファー層２と、ｎ-型ドリフト層３とが、この順に積層されている。
【００３４】
エピタキシャルウエハーには、第１主面から垂直で、平面形状がストライプ状になるように、第１トレンチ４が設けられている。そして、第１トレンチ４を有するエピタキシャルウエハーの全面にｐ型ベース層５と、ｎ+型ソース層６とが、この順に積層されている。したがって、第１トレンチ４には、ｐ型ベース層５と、ｎ+型ソース層６とが、埋め込まれている。
【００３５】
また、ｐ型ベース層５と、ｎ+型ソース層６とが積層されたエピタキシャルウエハーの第１主面側から垂直で、平面形状がストライプ状になり、第１主面の表面において第１トレンチ４と交差するように、ゲートトレンチ（第２トレンチ）７が設けられている。第２トレンチ７には、ゲート酸化膜８を介して、ゲート電極９が設けられている。また、第１トレンチ４同士および第２トレンチ７同士に挟まれたｎ+型ソース層６には、ｐ型ベース層５に達するコンタクト孔１６が選択的に設けられている。
【００３６】
層間絶縁膜１０は、ゲート電極９を覆うように設けられている。ソース電極１１は、層間絶縁膜１０およびｎ+型ソース層６の上に設けられている。したがって、ソース電極１１は、コンタクト孔１６によってｐ型ベース層５と電気的に接続される。ドレイン電極１２は、エピタキシャルウエハーの第２主面上の全面に設けられている。さらに、ソース電極１１の上には、アルミニウム等のメタル１３が順次積層されている。
【００３７】
つぎに、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜図４は、実施の形態１にかかる半導体装置の製造方法を順に示す斜視断面図である。まず、図２に示すように、厚さが例えば約４００μｍであり、不純物濃度が例えば１×１０18ｃｍ-3であるｎ+型４Ｈ−ＳｉＣ基板１を用意する。ｎ+型４Ｈ−ＳｉＣ基板１は、主面が例えば＜１１−２０＞方向に８度のオフ角を有する（０００１）Ｓｉ面または（０００−１）Ｃ面である。
【００３８】
そして、ｎ+型４Ｈ−ＳｉＣ基板１に、膜厚が例えば１μｍであり、不純物濃度が例えば１×１０17ｃｍ-3であるｎ型バッファー層２と、膜厚が例えば１μｍであり、不純物濃度が例えば９×１０15ｃｍ-3であるｎ-型ドリフト層３をこの順にエピタキシャル成長により形成する。これにより、エピタキシャルウエハーが生成される。
【００３９】
つぎに、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によって、エピタキシャルウエハーの第１主面側から、第１主面と垂直で、平面形状がストライプ状となるように、幅が例えば約５μｍの第１トレンチ４を形成する。第１トレンチ４は、側壁が例えば＜１１−２０＞方向と平行な方向となるように形成する。
【００４０】
ついで、図３に示すように、第１トレンチ４の形成されたエピタキシャルウエハーの第１主面側の全面に、不純物濃度が例えば２×１０17ｃｍ-3であり、膜厚が例えば２μｍであるｐ型ベース層５を積層し、ｐ型ベース層５の上に、不純物濃度が例えば１×１０19ｃｍ-3であり、膜厚が例えば２μｍであるｎ+型ソース層６を積層する。これによって、第１トレンチ４の内部には、ｐ型ベース層５およびｎ+型ソース層６が埋め込まれ、エピタキシャルウエハーの第１主面側の表面が平坦となる。
【００４１】
なお、図３においては、第１トレンチ４の内部がｐ型ベース層５およびｎ+型ソース層６によって埋め込まれた構造としているが、これに限ることなく、ｎ+型ソース層６内に空隙が形成されていてもよい。また、エピタキシャルウエハーの第１主面側の表面が平坦となっていなくてもよい。
【００４２】
ついで、図４に示すように、ｐ型ベース層５およびｎ+型ソース層６が積層されたエピタキシャルウエハーの第１主面側から、第１主面と垂直で、平面形状がストライプ状となり、第１主面の表面において第１トレンチ４と交差するように、幅が例えば約１μｍの第２トレンチ７を形成する。第２トレンチ７は、側壁が例えば＜１−１００＞方向と平行な方向となるように形成する。なお、第２トレンチ７の幅は、１μｍに限るものではなく、微細化するほどよい。
【００４３】
そして、通常のトレンチゲート型ＭＯＳＦＥＴを形成するように、ゲート酸化膜８、ゲート電極９、層間絶縁膜１０、ソース電極１１、ドレイン電極１２およびメタル１３を順次形成して、図１に示す半導体装置が完成する。
【００４４】
（実施例１）
つぎに、実施の形態１にかかる半導体装置のセル１個分（実施例１の半導体装置）の構造および特性について検証する。図５は、実施例１の半導体装置の構造について示す斜視断面図である。また、図６は、実施例１と比較例１について、オン抵抗と、第１トレンチのセルピッチと、の関係について示す説明図である。図６において、縦軸はオン抵抗であり、横軸は第１トレンチ４のセルピッチＬTR4である。
【００４５】
実施例１においては、例えば、図５に示すチャネル長ＬCHが２μｍ、第２トレンチ７間のセルピッチＬTR7が２４μｍ、ソースの埋込部分の幅ＬNSが１μｍ、第２トレンチ７の幅ＬTR71が６μｍ、ソース深さＤNSが２μｍ、第１トレンチ４の深さＤTR4が１０μｍである。また、ゲート酸化膜８に３ＭＶ／ｃｍの電界強度を印加したときのチャネル移動度が４０ｃｍ2／Ｖｓである。
【００４６】
また、図６において、比較例１は、図１４に示すゲートトレンチ３５底辺にイオン注入によってｐ+層４３が形成された従来の半導体装置である。比較例１の半導体装置において、チャネル長ＬCH、ゲートトレンチ３５間のセルピッチＬTR7、ソースの埋込部分の幅ＬNS、ゲートトレンチ３５の幅、ソース深さＤNSは、実施例１と同様である。比較例１の半導体装置は、ゲートトレンチ３５の側壁にイオン注入によるダメージが生じており、ゲート酸化膜３６に３ＭＶ／ｃｍの電界強度を印加したときのチャネル移動度が２０ｃｍ2／Ｖｓである。
【００４７】
ここで、第１トレンチ４のセルピッチＬTR4が比較的小さいと、ＭＯＳチャネル密度が増加するためにチャネル抵抗が減少するが、ＪＦＥＴ抵抗が増加する。また、第１トレンチ４のセルピッチＬTR4が比較的大きいと、ＪＦＥＴ抵抗が減少するが、ＭＯＳチャネル密度が減少するためにチャネル抵抗が増加する。
【００４８】
図６に示すように、比較例１は、オン抵抗が第１トレンチ４のセルピッチＬTR4に依存せず、１２．９ｍΩｃｍ2である。これに対し、実施例１は、第１トレンチ４のセルピッチＬTR4が大きくなるにつれてオン抵抗が減少し、第１トレンチ４のセルピッチＬTR4が１８μｍのときに、オン抵抗が６．１ｍΩｃｍ2となり最小の値を示した。
【００４９】
なお、図示は省略するが、実施例１において、第１トレンチ４のセルピッチＬTR4を増加させると、ゲート酸化膜８中の電界強度が増加し、絶縁破壊電界強度に達してしまう。ゲート酸化膜８の厚さが５０ｎｍであり、ゲート酸化膜８に印加することのできる許容電界強度が３ＭＶ／ｃｍであり、ソース電極１１およびゲート電極９が接地されている場合に、ドレイン電極１２に正のバイアスを印加させると、第１トレンチ４のセルピッチＬTR4が約１９μｍまでは、ゲート酸化膜８が絶縁破壊電界強度に達しない。したがって、第１トレンチ４のセルピッチＬTR4が１９μｍより小さければ、実施例１のオン抵抗が比較例１のオン抵抗より小さくなる。
【００５０】
さらに、セルの各部の寸法を上述した寸法よりも微細化し、移動度を向上させていくと、実施例１および比較例１ともにオン抵抗が低減していく。しかしながら、さらに微細化を進めると、実施例１と比較例１とのオン抵抗が同様となり、さらには実施例１のオン抵抗よりも比較例１のオン抵抗が小さくなってしまう。
【００５１】
具体的には、図５に示すように、ドリフト層の不純物濃度を９×１０15ｃｍ-3、第１トレンチ４の深さＤTR4を１０μｍ、ゲート酸化膜８に３ＭＶ／ｃｍの電界強度を印加したときのチャネル移動度を４０ｃｍ2／Ｖｓとしたまま、第２トレンチ７（３５）間のセルピッチＬTR7および第２トレンチ７（３５）の幅ＬTR71を微細化する。この場合、第２トレンチ７（３５）間のセルピッチＬTR7が７μｍ、第２トレンチ７（３５）の幅ＬTR71が１．７５μｍおよび第１トレンチ４のセルピッチＬTR4が約１９μｍのときに、実施例１のオン抵抗が４．３ｍΩｃｍ2となり、比較例１のオン抵抗（４．５ｍΩｃｍ2）と同程度になる。したがって、第２トレンチ７（３５）間のセルピッチＬTR7が７μｍ以上、第２トレンチ７（３５）の幅ＬTR71が１．７５μｍ以上であれば、実施例１のオン抵抗が比較例１のオン抵抗より小さくなる。
【００５２】
実施の形態１によれば、第２トレンチ７の側壁に露出するｐ型ベース層５およびｎ+型ソース層６がエピタキシャル成長によって形成されるため、第２トレンチ７の側壁にイオン注入によるダメージが生じない。したがって、第２トレンチ７の側壁に形成されるゲート酸化膜８とｐ型ベース層５との界面が良好となり、チャネル移動度が向上し、チャネル密度が増加する。このため、絶縁耐圧を維持しつつ、オン抵抗を低減することができる。このように、絶縁耐圧とオン抵抗との関係を示す特性を、４Ｈ−ＳｉＣのユニポーラリミットに極めて近い特性とすることができる。
【００５３】
（実施の形態２）
つぎに、実施の形態２にかかる半導体装置について説明する。図７は、実施の形態２にかかる半導体装置の断面構造について示す斜視断面図である。実施の形態２にかかる半導体装置は、ｎ-型ドリフト層３の上にｎ-型ドリフト層３より不純物濃度が高いｎ+型層１７が積層されたエピタキシャルウエハーを用いて作製される。ｎ+型層１７は、例えば第１主面側からの深さが、第１トレンチ４よりも浅く、第２トレンチ７よりも深い。その他の構成は、実施の形態１と同様のため説明を省略する。
【００５４】
つぎに、実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態２にかかる半導体装置は、まず、実施の形態１にかかる半導体装置と同様に、ｎ+型４Ｈ−ＳｉＣ基板１に、膜厚が例えば１μｍであり、不純物濃度が例えば１×１０17ｃｍ-3であるｎ型バッファー層２と、膜厚が例えば１μｍであり、不純物濃度が例えば９×１０15ｃｍ-3であるｎ-型ドリフト層３をこの順にエピタキシャル成長により形成する。そして、さらに、ｎ-型ドリフト層３の上に、不純物濃度が例えば１×１０17ｃｍ-3であるｎ+型層１７を堆積する。これにより、エピタキシャルウエハーが生成される。
【００５５】
つぎに、例えばＲＩＥによって、ｎ+型層１７の堆積されたエピタキシャルウエハーの第１主面側から、第１主面と垂直で、平面形状がストライプ状となるように、幅が例えば約５μｍの第１トレンチ４を形成する。以降の処理は、実施の形態１と同様のため説明を省略する。
【００５６】
（実施例２）
つぎに、実施の形態２にかかる半導体装置のセル１個分（実施例２の半導体装置）の構造および特性について検証する。図８は、実施例２の半導体装置の構造について示す斜視断面図である。また、図９は、実施例２と比較例２について、オン抵抗と、第１トレンチのセルピッチと、の関係について示す説明図である。図９において、縦軸はオン抵抗であり、横軸は第１トレンチ４のセルピッチＬTR4である。
【００５７】
実施例２においては、各部の寸法を、実施例１のオン抵抗が比較例１のオン抵抗より小さく、かつ実施例１のオン抵抗と比較例１のオン抵抗の差が最も小さくなる条件とする。すなわち、実施例２の半導体装置は、図８に示すチャネル長ＬCHが２μｍ、第２トレンチ７間のセルピッチＬTR7が７μｍ、ソースの埋込部分の幅ＬNSが１μｍ、第２トレンチ７の幅ＬTR71が１．７５μｍ、ソース深さＤNSが２μｍ、第１トレンチ４の深さＤTR4が１０μｍである。また、ゲート酸化膜８に３ＭＶ／ｃｍの電界強度を印加したときのチャネル移動度が４０ｃｍ2／Ｖｓである。
【００５８】
また、図８において、比較例２は、比較例１と同様の構造および同様のチャネル移動度であり、チャネル長ＬCH、ゲートトレンチ３５間のセルピッチＬTR7、ソースの埋込部分の幅ＬNS、ゲートトレンチ３５の幅、ソース深さＤNSは、実施例２と同様である。
【００５９】
図９に示すように、比較例２は、オン抵抗が第１トレンチ４のセルピッチＬTR4に依存しないが、実施例２は、オン抵抗が第１トレンチ４のセルピッチＬTR4に依存する。また、実施例２においては、第１トレンチ４のセルピッチＬTR4が約１０μｍまでは、ゲート酸化膜８が絶縁破壊電界強度に達しない。したがって、実施例２のオン抵抗の最小値は、３．３ｍΩｃｍ2となり、実施例１よりもオン抵抗が低くなった。その理由は、ｎ+型層１７の部分で、ＪＦＥＴ抵抗をほとんど無視することができるためである。
【００６０】
さらに、セルの各部の寸法を上述した寸法よりも微細化し、移動度を向上させる。すなわち、第１トレンチ４の深さＤTR4を１０μｍとしたまま、第２トレンチ７（３５）間のセルピッチＬTR7および第２トレンチ７（３５）の幅ＬTR71を微細化する。この場合、第２トレンチ７（３５）間のセルピッチＬTR7が４．５μｍ、第２トレンチ７（３５）の幅ＬTR71が１．１３μｍおよび第１トレンチ４のセルピッチＬTR4が約１０μｍのときに、実施例２のオン抵抗が３．１ｍΩｃｍ2となり、比較例２のオン抵抗（３．２ｍΩｃｍ2）と同程度になる。したがって、第２トレンチ７（３５）間のセルピッチＬTR7が４．５μｍ以上、第２トレンチ７（３５）の幅ＬTR71が１．１３μｍ以上であれば、実施例２のオン抵抗が比較例２のオン抵抗より小さくなる。
【００６１】
図１０は、実施例１、実施例２、比較例１および比較例２における、オン抵抗と絶縁耐圧の関係を示す特性図である。図１０に示すように、実施例２の構成とすることで、オン抵抗と絶縁耐圧の関係を、４Ｈ−ＳｉＣのユニポーラリミットにより近づけることができる。
【００６２】
実施の形態２によれば、第２トレンチ７の側壁の底部に、ｎ-型ドリフト層３よりも不純物濃度の高いｎ+型層１７が形成されているため、ＪＦＥＴ抵抗を抑えることができる。したがって、絶縁耐圧を維持しつつ、オン抵抗を実施の形態１より低減することができる。
【００６３】
なお、本実施の形態においては、第１導電型をｎ型とし、第２導電型をｐ型としたが、これに限るものではない。例えば、第２導電型をｐ型とし、第１導電型をｎ型としてもよい。
【産業上の利用可能性】
【００６４】
以上のように、本発明にかかる炭化珪素半導体装置は、トレンチゲート構造を有するＭＯＳＦＥＴやＩＧＢＴなどの炭化珪素半導体装置に有用であり、特に、ＭＯＳ型電力用炭化珪素半導体装置に適している。
【符号の説明】
【００６５】
１  ｎ+型４Ｈ−ＳｉＣ基板
２  ｎ型バッファー層
３  ｎ-型ドリフト層
４  第１トレンチ
５  ｐ型ベース層
６  ｎ+型ソース層
７  第２トレンチ
８  ゲート酸化膜
９  ゲート電極
１０  層間絶縁膜
１１  ソース電極
１２  ドレイン電極
１３  メタル
１６  コンタクト孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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