(57)【要約】【課題】オフセットキャンセル動作の判定をより高精度に行うことができる演算増幅器を提供する。【解決手段】本発明に係る演算増幅器１００は、ペアトランジスタとして機能する第1の差動トランジスタＰ１、及び第２の差動トランジスタＰ２を備える差動段１０と、極性切り替え部５１，５２と、ペアトランジスタのいずれか一方、又はペアトランジスタそれぞれに接続することによって、第１の差動トランジスタＰ１と第２の差動トランジスタＰ２のサイズバランスを異ならしめるオフセット付加部２０とを備える。オフセット付加部２０は、ペアトランジスタのいずれか一方、若しくはそれぞれに並列に接続され、ペアトランジスタと同じ入力を受ける第１付加トランジスタＴ１と、第１付加トランジスタＴ１と直列に接続され、テスト信号によりオン、オフが制御される第２付加トランジスタＴ２とを備える。【選択図】図１
2010171490.tif 000002
【特許請求の範囲】
【請求項１】
ペアトランジスタとして機能する第1の差動トランジスタ、及び第２の差動トランジスタを備える差動段と、
前記第１の差動トランジスタの制御端子に接続される端子を反転端子、及び非反転端子のいずれか一方に切り替える第１の極性切り替え部と、
前記第２の差動トランジスタの制御端子に接続される端子を前記反転端子、及び前記非反転端子のいずれか一方に切り替える第２の極性切り替え部と、
前記ペアトランジスタのいずれか一方、又は前記ペアトランジスタそれぞれと接続することによって、前記第１の差動トランジスタと前記第２の差動トランジスタのサイズバランスを異ならしめるオフセット付加部と、を備え、
前記オフセット付加部は、前記ペアトランジスタのいずれか一方、若しくは前記ペアトランジスタそれぞれに並列に接続され、接続された当該ペアトランジスタと同じ入力を受ける第１付加トランジスタと、
前記第１付加トランジスタと直列に接続され、テスト信号によりオン、オフが制御される第２付加トランジスタと、を備える演算増幅器。
【請求項２】
前記ペアトランジスタ、及び前記第１付加トランジスタは、第1導電型のＭＯＳトランジスタであり、
前記第２付加トランジスタは、第２導電型のＭＯＳトランジスタであることを特徴とする請求項１に記載の演算増幅器。
【請求項３】
請求項１又は２に記載の演算増幅器において、
前記差動段に接続され、能動負荷部として機能するカレントミラー回路と、
前記差動段と前記カレントミラー回路の間の接続点に接続される出力部と、
前記カレントミラー回路を構成するトランジスタのゲートの接続先を切り替える第３の極性切り替え部と、
前記出力部の接続先を、前記第１の差動トランジスタ、又は前記第２の差動トランジスタに切り替える第４の極性切り替え部と、を有することを特徴とする演算増幅器。
【請求項４】
請求項１〜３のいずれか1項に記載の演算増幅器を備える半導体装置。
【請求項５】
請求項４に記載の半導体装置を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動対を有する演算増幅器に関する。また、前記演算増幅器を備える半導体装置、並びに前記半導体装置を搭載した表示装置に関する。
【背景技術】
【０００２】
薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ（Liquid Crystal Display））は、携帯電話機（モバイルフォン、セルラフォン）、ＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されている。最近では、液晶表示装置の大画面化や動画対応の技術も高まり、据置型の大画面表示装置や大画面液晶テレビにも適用されてきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。
【０００３】
アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について図５を参照しつつ概説する。同図においては、液晶表示部の１画素に接続される主要な構成を等価回路によって模式的に図示する。
【０００４】
アクティブマトリクス駆動方式の液晶表示装置は、一対の基板間に液晶層が挟持された構造となっている。一対の基板は、通常、表示領域８０に透明な画素電極８１及び薄膜トランジスタ（以降、「ＴＦＴ（Thin Film Transistor）」と云う）８２がマトリックス状に配置された半導体基板と、対向基板により構成される。対向基板には、面全体に１つの透明な対向基板電極８３が配設されている。液晶は容量性を有し、画素電極８１と対向基板電極８３との間に液晶容量８４をなす。液晶の容量性を補助するために、補助容量８５をさらに備えることが多い。
【０００５】
ＴＦＴ８２のオン・オフは、走査信号により制御される。ＴＦＴ８２がオンのとき、映像データ信号に対応した階調信号電圧が画素電極８１に印加され、各画素電極８１と対向基板電極８３との間の電位差により液晶の透過率が変化する。液晶容量８４及び補助容量８５により、ＴＦＴ８２のオフ後も前記電位差を一定期間保持することにより画像が表示される。
【０００６】
半導体基板上には、各画素電極８１に印加する複数のレベル電圧（階調信号電圧）を送るデータ線９２と、走査信号を送る走査線９１とが格子状に配設されている。走査線９１及びデータ線９２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量９４等により、大きな容量性負荷となっている。表示領域８０の外側に区画される額縁領域においては、ＬＣＤドライバーＬＳＩ(Large Scale Integration)であるゲートドライバ９３やデータドライバ９４が配設されている
【０００７】
ゲートドライバ９３より走査信号が走査線９１に供給される。各画素電極８１への階調信号電圧の供給は、データドライバ９４よりデータ線９２を介して行われる。ゲートドライバ９３及びデータドライバ９４には、表示コントローラー（不図示）よりそれぞれ必要なクロックＣＬＫ、制御信号、電源電圧等が供給される。また、データドライバ９４には、表示コントローラーより映像データが供給される。
【０００８】
１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）に行われる。各走査線において、１画素行毎（ライン毎）に順次選択され、選択期間内に各データ線より階調信号電圧が供給される。
【０００９】
ゲートドライバ９３は、少なくとも２値の走査信号を供給すればよい。これに対して、データドライバ９４は、データ線９２を階調数に応じた多値レベルの階調信号電圧で駆動する必要がある。このため、データドライバ９４は、映像データを階調信号電圧に変換するデコーダと、その階調信号電圧をデータ線９２に増幅出力する演算増幅器よりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。
【００１０】
近時、ＴＦＴ方式の液晶表示モジュール等を備える液晶表示装置においては、大型化、高解像度化が急速に進展し、２５６階調表示等の多階調表示が主流となってきている。このため、ＬＣＤドライバーＬＳＩに内蔵された多階調電圧生成回路によって生成する、多階調電圧の１階調当たりの電圧幅（すなわち、隣接する階調電圧間の電位差）が小さくなってきている。
【００１１】
一方、ドライバーＬＳＩに内蔵されたアンプ回路である演算増幅器は、演算増幅器を構成する能動素子の特性のばらつきにより、オフセット電圧が生じる。これにより、演算増幅器の出力電圧に誤差が生じ、その出力電圧は目標値（正規の階調電圧）と異なる電圧となってしまう。その結果、液晶表示パネル（ＴＦＴ−ＬＣＤ）を用いて画面を表示させる際に、表示品質が著しく低下してしまうという問題点があった。より具体的には、例えば、隣接出力が同じ階調（アンプ出力電圧）を選択した場合などに、輝度むらによる黒、又は白の縦筋が発生するという問題があった。
【００１２】
そこで、特許文献１において、各映像信号線に対応した各演算増幅器から、所定周期毎に、オフセット電圧の向きを交互に逆にして出力することにより、表示装置の輝度を理想値から同じ電圧だけ交互にオフセットさせ、人間の目でこれを時間積分させることにより、あたかもオフセットがないように感じさせる方法が提案されている。
【００１３】
図６に、ＬＣＤドライバーＬＳＩで使用されている差動入力対を有する従来例に係る演算増幅器２００の一例を示す回路図を、図７に、特許文献１に開示された演算増幅器３００の回路図を示す。一般に、ＴＦＴ方式の液晶表示モジュールにおいては、液晶層に印加する電圧を所定時間毎に交流化している。換言すると、いわゆるコモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に高電圧側／低電圧側に変化させるようにしている。ここでは、低電圧側を分担する低電圧用の演算増幅器を例として説明する。
【００１４】
図６に記載の従来例に係る演算増幅器２００は、差動入力対を構成する２つの差動トランジスタ（第１の差動トランジスタ、第２の差動トランジスタ）を有する差動段２１０を備える。具体的には、Ｐチャネル（Ｐ型）のＭＯＳトランジスタＰ１１（以降、「第１の差動トランジスタＰ１１」と云う）、Ｐ型のＭＯＳトランジスタＰ１２（以降、「第２の差動トランジスタＰ１２」と云う）を備える。
【００１５】
また、演算増幅器２００は、差動段２１０と接続される中間段であり、能動負荷部として機能するカレントミラー回路２３０を備える。カレントミラー回路２３０には、Ｎチャネル（Ｎ型）のＭＯＳトランジスタＮ１１（以降、「第１の中間トランジスタＮ１１」と云う）、Ｎ型のＭＯＳトランジスタＮ１２（以降、「第１の中間トランジスタＮ１１」と云う）を備える。さらに、演算増幅器２００は、ＮＭＯＳトランジスタＮ１３、電源１、電源２、バイアス１、バイアス２等を具備する。
【００１６】
第１の差動トランジスタＰ１１、及び第２の差動トランジスタＰ１２の共通接続されたソースは、電源２に接続される。第１の差動トランジスタＰ１１のゲートは、反転入力端子（−）に接続されて（−）入力信号を受ける。同様にして、第２の差動トランジスタＰ１２のゲートは、非反転入力端子（＋）に接続され、（＋）入力信号を受ける。第１の差動トランジスタＰ１１のドレインは、第１の中間トランジスタＮ１１のドレインに接続されている。同様にして、第２の差動トランジスタＰ１２のドレインは、第２の中間トランジスタＮ１２のドレインに接続されている。第１の中間トランジスタＮ１１、及び第２の中間トランジスタＮ１２のソースはそれぞれ電源１に接続されている。また、第１の中間トランジスタＮ１１のドレインは、第１の中間トランジスタＮ１１、及び第２の中間トランジスタＮ１２のゲートに接続されている。
【００１７】
第２の差動トランジスタＰ１２のドレインと、第２の中間トランジスタＮ１２のドレイン間にあるノードＩは、ＮＭＯＳトランジスタＮ１３のゲートに接続される。ＮＭＯＳトランジスタＮ１３のソースは電源１に接続され、ドレインは出力端子にそれぞれ接続されている。
【００１８】
図７に記載の特許文献１に開示された演算増幅器３００は、図６に示す差動増幅回路に、（−）入力信号及び（＋）入力信号を切り替えるスイッチングトランジスタを付加したものである。具体的には、スイッチングトランジスタＮＡ１１〜ＮＡ１４、ＮＢ１１〜ＮＢ１４を付加している。スイッチングトランジスタＮＡ１１〜ＮＡ１４のゲート電極には、制御信号Ａが印加され、スイッチングトランジスタＮＢ１１〜ＮＢ１４のゲート電極には、制御信号Ｂが印加されるように構成されている。
【００１９】
スイッチングトランジスタＮＡ１１，ＮＢ１１は、第１の差動トランジスタＰ１１のゲート電極（制御端子）を、非反転入力端子（＋）あるいは反転入力端子（−）に接続する役割を担う。同様にして、スイッチングトランジスタＮＡ１２，ＮＢ１２は、第２の差動トランジスタＰ１２のゲート電極（制御端子）を、非反転入力端子（＋）あるいは反転入力端子（−）に接続する役割を担う。
【００２０】
スイッチングトランジスタＮＡ１３，ＮＢ１３は、能動負荷回路を構成する第１の中間トランジスタＮ１１、及び第２の中間トランジスタＮ１２のゲート電極を、第１の差動トランジスタＰ１１のドレイン電極、あるいは第２の差動トランジスタＰ１２のドレイン電極に接続する役割を担う。スイッチングトランジスタＮＡ１４，ＮＢ１４は、ＮＭＯＳトランジスタＮ１３のゲート電極を、第１の差動トランジスタＰ１１のドレイン電極、あるいは第２の差動トランジスタＰ１２のドレイン電極に接続する役割を担う。
【００２１】
演算増幅器３００において、制御信号ＡがＨレベル、制御信号ＢがＬレベルの場合の回路構成を図８に、制御信号ＡがＬレベル、制御信号ＢがＨレベルの場合の回路構成を図９に示す。これらの図には、それぞれの図に示す演算増幅器を、一般のオペアンプ記号を使用して表現した場合の回路構成も合わせて図示する。
【００２２】
演算増幅器３００は、図８及び図９より明らかなように、入力電圧（Ｖｉｎ）が印加される差動段のＭＯＳトランジスタと、出力電圧（Ｖｏｕｔ）が帰還される差動段のＭＯＳトランジスタとを交互に切り替えるようにしたものである。図８の回路構成では、出力電圧（Ｖｏｕｔ）は、下記＜数１＞式に示すように入力電圧（Ｖｉｎ）にオフセット電圧（Ｖｏｆｆ）が加算されたものとなる。
＜数１＞  Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ・・・・・・・・・・・・・・（１）
【００２３】
一方、図９の回路構成では、出力電圧（Ｖｏｕｔ）は、下記＜数２＞式に示すように入力電圧（Ｖｉｎ）からオフセット電圧（Ｖｏｆｆ）が減算されたものとなる。
＜数２＞  Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｆ・・・・・・・・・・・・・・（２）
【００２４】
制御信号Ａ及び制御信号Ｂにより所定周期毎にその位相が反転され、Ｖｏｆｆのオフセット電圧を持つ演算増幅器に接続されるデータ線（ドレイン信号線）に（Ｖｉｎ＋Ｖｏｆf），及び（Ｖｉｎ−Ｖｏｆｆ）の電圧が出力される。従って、対応する画素において、演算増幅器のオフセット電圧（Ｖｏｆｆ）により生じる輝度の差が目立たなくなる。これにより、出力電圧が印加される画素の輝度は、階調電圧に対応する輝度との違いが目立たなくなる。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開平１１−２４９６２３号公報  第９、１４、１６、１７図
【発明の概要】
【発明が解決しようとする課題】
【００２６】
人間の目に平均化された電圧として認識される（オフセット電圧が零として認識される）いわゆるオフセットキャンセル機能は、ＬＣＤドライバーＬＳＩにおいて必要不可欠な技術である。従って、オフセットキャンセル機能を有する演算増幅器の検査においては、必ずオフセットキャンセル動作を行うアンプ出力のロジック動作確認を実施する。具体的には、オフセットキャンセル切り替え前後の出力電圧差（＝オフセット電圧差）を測定し、オフセットキャンセル機能の動作確認を実施する。
【００２７】
ところで、オフセットキャンセル動作確認時の測定条件において、偶然的にアンプ出力のオフセット量が小さい特性を有する製品の場合、オフセットキャンセル切り替え前後の出力電圧差がほとんど生じない。一方、オフセットキャンセル機能が働かない製造不良製品であった場合、オフセットキャンセル動作をさせる得る信号を入力してもその動作を行わない。この場合においても、オフセットキャンセル切り替え前後の出力電圧差がほとんど生じない。従って、前述のオフセット量が小さい製品と区別することができなかった。
【課題を解決するための手段】
【００２８】
本発明に係る演算増幅器は、ペアトランジスタとして機能する第1の差動トランジスタ、及び第２の差動トランジスタを備える差動段と、前記第１の差動トランジスタの制御端子に接続される端子を反転端子、及び非反転端子のいずれか一方に切り替える第１の極性切り替え部と、前記第２の差動トランジスタの制御端子に接続される端子を前記反転端子、及び前記非反転端子のいずれか一方に切り替える第２の極性切り替え部と、前記ペアトランジスタのいずれか一方、又は前記ペアトランジスタそれぞれと接続することによって、前記第１の差動トランジスタと前記第２の差動トランジスタのサイズバランスを異ならしめるオフセット付加部と、を備える。前記オフセット付加部は、前記ペアトランジスタのいずれか一方、若しくは前記ペアトランジスタそれぞれに並列に接続され、接続された当該ペアトランジスタと同じ入力を受ける第１付加トランジスタと、前記第１付加トランジスタと直列に接続され、テスト信号によりオン、オフが制御される第２付加トランジスタとを備える。
【００２９】
本発明に係る演算増幅器によれば、演算増幅器の差動対を構成するペアトランジスタのサイズバランスを、異ならしめるモードとしてオフセット付加部を有しているので、実際のペアトランジスタのオフセット電圧量の如何にかかわらず、オフセットキャンセル動作のロジック動作確認を行うことができる。従来、判別が困難であったオフセットキャンセル機能が働かない製造不良製品と、オフセットキャンセル動作確認時の測定条件において、アンプ出力のオフセット量が小さい製品も区別することができる。従って、オフセットキャンセル動作の判定をより高精度に行うことができる。
【発明の効果】
【００３０】
本発明によれば、オフセットキャンセル動作の判定をより高精度に行うことができる演算増幅器を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００３１】
【図１】実施形態１に係る演算増幅器の回路構成を示す回路図。
【図２】実施形態１に係る演算増幅器において、制御信号ＡがＨレベルの場合の回路構成を示す回路図。
【図３】実施形態１に係る演算増幅器において、制御信号ＢがＨレベルの場合の回路構成を示す回路図。
【図４】実施形体２に係る演算増幅器の回路構成を示す回路図。
【図５】液晶表示装置の構成を示す説明図。
【図６】従来例に係る演算増幅器の一例を示す回路図。
【図７】特許文献１に記載の演算増幅器の回路構成を示す回路図。
【図８】特許文献１に記載の演算増幅器において、制御信号ＡがＨレベルの場合の回路構成を示す回路図。
【図９】特許文献１に記載の演算増幅器において、制御信号ＢがＨレベルの場合の回路構成を示す回路図。
【発明を実施するための形態】
【００３２】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
【００３３】
［実施形態１］
図１に、本実施形態１に係る演算増幅器（アンプ回路）の回路構成の一例を説明する回路図を示す。この演算増幅器１００は、オフセット電圧を入れ替えてオフセットをキャンセルする機能を有するものである。演算増幅器１００は、例えば、液晶表示装置、ＥＬ表示装置等の各種表示装置等に搭載するドライバーＬＳＩ等の半導体装置の演算増幅器として好適に適用することができる。
【００３４】
演算増幅器１００は、差動段として機能する入力差動段１０、オフセット付加部２０、カレントミラー回路３０、出力部４０を備える。また、第１の極性切り替え部５１、第２の極性切り替え部５２、第３の極性切り替え部５３、第４の極性切り替え部５４、電流源６０、電源電圧ＶＣＣ１、ＶＣＣ２等を具備する。
【００３５】
入力差動段１０には、ペアトランジスタとして機能する第１導電型の第１の差動トランジスタ、及び第２の差動トランジスタが配置されている。本実施形態１においては、第１の差動トランジスタとしてＰ型のＭＯＳトランジスタ（以降、「第１の差動トランジスタＰ１」と云う）、第２の差動トランジスタとしてＰ型のＭＯＳトランジスタ（以降、「第２の差動トランジスタＰ２」と云う）を配置した。ペアトランジスタは、Ｐ型に限定されるものではなくＮ型としてもよい。
【００３６】
オフセット付加部２０は、ペアトランジスタ（第１の差動トランジスタＰ１、第２の差動トランジスタＰ２）のいずれか一方、若しくはペアトランジスタのそれぞれと接続され、接続された差動トランジスタのオフセット量を大きくする役割を担う。本実施形態１に係るオフセット付加部２０は、第１の差動トランジスタＰ１に接続されている。
【００３７】
オフセット付加部２０には、第１付加トランジスタＴ１、第２付加トランジスタＴ２が配設されている。第１付加トランジスタＴ１は、第１の差動トランジスタＰ１に並列に接続され、第１の差動トランジスタＰ１と同じ入力を受ける。第２付加トランジスタＴ２は、第１付加トランジスタＴ１と直列に接続され、テスト信号によりオン、オフが制御される。本実施形態１においては、第１付加トランジスタＴ１をＰ型ＭＯＳトランジスタにより構成し、第２付加トランジスタＴ２をＮ型ＭＯＳトランジスタにより構成した。
【００３８】
カレントミラー回路３０は、入力差動段１０と接続される中間段であり、能動負荷部として機能する。カレントミラー回路３０には、第２導電型の第１の中間トランジスタ、及び第２の中間トランジスタが配置されている。本実施形態１２においては、第１の中間トランジスタとしてＮ型のＭＯＳトランジスタ（以降、「第１の中間トランジスタＮ１」と云う）、第２の中間トランジスタとしてＮ型のＭＯＳトランジスタ（以降、「第２の中間トランジスタＮ２」と云う）を配置した。カレントミラー構成の第１の中間トランジスタＮ１、第２の中間トランジスタＮ２は、差動対の能動負荷として機能し、入力される作動信号をシングルエンド信号に変換する。
【００３９】
出力部４０は、入力差動段１０とカレントミラー回路３０の間の接続点に接続されており、出力段４１と、位相補償容量Ｃ１を備える。位相補償容量Ｃ１は、出力段４１の前後に接続されている。
【００４０】
第１の極性切り替え部５１にはスイッチングトランジスタＮＡ１、ＮＢ１が配設されている。同様にして、第２の極性切り替え部５２にはスイッチングトランジスタＮＡ２,ＮＢ２が配置され、第３の極性切り替え部５３にはスイッチングトランジスタＮＡ３、ＮＢ３が、第４の極性切り替え部５４にはスイッチングトランジスタＮＡ４、ＮＢ４が配置されている。本実施形態１に係るスイッチングトランジスタＮＡ１〜ＮＡ４、ＮＢ１〜ＮＢ４は、Ｎ型のＭＯＳトランジスタにより構成した。
【００４１】
スイッチングトランジスタＮＡ１〜ＮＡ４のゲート電極（制御端子）には、制御信号Ａが印加され、スイッチングトランジスタＮＢ１〜ＮＢ４のゲート電極（制御端子）には、制御信号Ｂが印加されるように設定されている。換言すると、スイッチングトランジスタＮＡ１〜ＮＡ４は、制御信号Ａによりそのオン、オフが制御され、スイッチングトランジスタＮＢ１〜ＮＢ４は、制御信号Ｂによりそのオン，オフが制御されるようになっている。
【００４２】
第１の差動トランジスタＰ１、第２の差動トランジスタＰ２、及び第１付加トランジスタＴ１は、ソースが共通接続されている。そして、この共通接続されたソースは、電源電位ＶＣＣ１に接続された電流源６０に接続されている。第１の差動トランジスタＰ１のドレインは、第１の中間トランジスタＮ１のドレインに接続されている。同様にして、第２の差動トランジスタＰ２のドレインは、第２の中間トランジスタＮ２のドレインに接続されている。
【００４３】
第１の差動トランジスタＰ１のゲート電極（制御端子）、及び第１付加トランジスタＴ１のゲートは、スイッチングトランジスタＮＡ１のドレイン，及びスイッチングトランジスタＮＢ１のソースに接続されている。一方、第２の差動トランジスタＰ２のゲート電極（制御端子）は、スイッチングトランジスタＮＡ２のソース，及びスイッチングトランジスタＮＢ２のドレインに接続されている。
【００４４】
スイッチングトランジスタＮＡ１，ＮＢ１は、第１の差動トランジスタＰ１のゲート電極を、非反転入力端子（＋）あるいは反転入力端子（−）に接続する役割を担う。同様にして、スイッチングトランジスタＮＡ２，ＮＢ２は、第２の差動トランジスタＰ２のゲート電極を、非反転入力端子（＋）あるいは反転入力端子（−）に接続する役割を担う。
【００４５】
第１付加トランジスタＴ１のドレインは、第２付加トランジスタＴ２のドレインに接続されている。第２付加トランジスタＴ２のゲートは、テスト信号端子に接続され、テスト信号を受ける。そして、第２付加トランジスタＴ２のソースは、第１の差動トランジスタＰ１のドレインと第１の中間トランジスタＮ１のドレイン間にあるノードａと接続されている。
【００４６】
第１の中間トランジスタＮ１、及び第２の中間トランジスタＮ２のソースはそれぞれ電源電位ＶＣＣ２に接続されている。また、第１の中間トランジスタＮ１、及び第２の中間トランジスタＮ２のゲートは、ノードｂにより共通接続され、ノードｂは、スイッチングトランジスタＮＡ３のドレイン，及びスイッチングトランジスタＮＢ３のドレインに接続されている。また、スイッチングトランジスタＮＡ３のソースは、第１の差動トランジスタＰ１のドレインと第１の中間トランジスタＮ１のドレイン間にあるノードｃと接続されている。同様にして、スイッチングトランジスタＮＢ３のソースは、第２の差動トランジスタＰ２のドレインと第２の中間トランジスタＮ２のドレイン間にあるノードｄと接続されている。
【００４７】
スイッチングトランジスタＮＡ３，ＮＢ３は、カレントミラー回路３０を構成する第１の中間トランジスタＮ１、及び第２の中間トランジスタＮ２のゲート電極の接続先を、第１の差動トランジスタＰ１のドレイン電極、あるいは第２の差動トランジスタＰ２のドレイン電極に切り替える役割を担う。換言すると、カレントミラー回路３０を構成する第１の中間トランジスタＮ１、及び第２の中間トランジスタＮ２のゲート電極の接続先は、制御信号ＡがＨレベルの際には、第１の差動トランジスタＰ１のドレイン電極となり、制御信号ＢがＨレベルの際には、第２の差動トランジスタＰ２のドレイン電極となる。
【００４８】
スイッチングトランジスタＮＡ４，ＮＢ４は、出力段４１を第１の差動トランジスタＰ１のドレイン電極、あるいは第２の差動トランジスタＰ２のドレイン電極に接続する役割を担う。具体的には、スイッチングトランジスタＮＢ４のソースは、第１の差動トランジスタＰ１のドレインと第１の中間トランジスタＮ１のドレイン間であって、ノードａとノードｃの間にあるノードｅに接続されている。そして、スイッチングトランジスタＮＢ４のドレインは、出力部４０の出力段４１に接続されている。
【００４９】
スイッチングトランジスタＮＡ４のソースは、第２の差動トランジスタＰ２のドレインと第２の中間トランジスタＮ２のドレイン間であって、ノードｄよりも第２の差動トランジスタＰ２よりにあるノードｆに接続されている。また、スイッチングトランジスタＮＢ４のドレインは、出力段４１に接続されている。
【００５０】
演算増幅器１００は、互いに逆相信号である制御信号Ａ、制御信号Ｂの２つの制御信号によりオフセットキャンセルを制御する。図１に示す演算増幅器において、制御信号ＡがＨレベル、制御信号ＢがＬレベルの場合の回路構成を図２に、制御信号ＡがＬレベル、制御信号ＢがＨレベルの場合の回路構成を図３に示す。演算増幅器１００は、入力電圧（Ｖｉｎ）が印加される入力差動段のＭＯＳトランジスタと、出力電圧（Ｖｏｕｔ）が帰還される入力差動段のＭＯＳトランジスタとを交互に切り替えるように構成されている。これにより、制御信号Ａ及び制御信号Ｂにより、所定周期毎にその位相が反転され、Ｖｏｆｆのオフセット電圧を持つ演算増幅器のオフセット電圧（Ｖｏｆｆ）により生じる輝度の差が目立たなくなる。これにより、出力電圧が印加される画素の輝度は、階調電圧に対応する輝度との違いが目立たなくなる。
【００５１】
オフセット付加部２０は、入力差動段１０を構成するペアトランジスタのサイズバランスを異にするように配設している。本実施形態１においては、第１付加トランジスタＴ１のゲートは、第１の差動トランジスタＰ１のゲートと同じ入力を受ける。また、前述したように、第１付加トランジスタＴ１のソースは、第１の差動トランジスタＰ１のソースと共通接続されている。さらに、第１付加トランジスタＴ１のドレインは、第２付加トランジスタＴ２のドレインに接続されている。第２付加トランジスタＴ２のゲートは、前述したとおり、テスト端子に接続され、テスト信号を受ける。さらに、第２付加トランジスタＴ２のソースは、ノードａに接続されている。
【００５２】
テスト信号がＨレベルのときにオフセット付加部２０を構成する第２付加トランジスタＴ２がアクティブとなる。そして、第１の差動トランジスタＰ１の実効サイズが変わり、ペアトランジスタとしてのバランスが崩れる。これにより、オフセット量が極端に大きくなり、アンプ出力に大きなオフセット電圧が生じる。このため、アンプ出力電圧を測定することにより、オフセットキャンセル機能のロジック検証を確実に行うことができる。すなわち、オフセットキャンセル動作確認時に、テスト信号を変化させることにより、オフセット電圧を大きく変化させることにより、ロジック動作の確認を確実に行うことができる。
【００５３】
本実施形態１に係る演算増幅器によれば、演算増幅器の差動対を構成するペアトランジスタのサイズバランスを、オフセット付加部により異ならしめるモードを有しているので、実際のペアトランジスタのオフセット電圧量の如何にかかわらず、オフセットキャンセル動作のロジック動作確認を行うことができる。従来、判別が困難であったオフセットキャンセル機能が働かない製造不良製品と、オフセットキャンセル動作確認時の測定条件において、アンプ出力のオフセット量が小さい製品も区別することができる。従って、オフセットキャンセル動作の判定をより高精度に行うことができる。
【００５４】
［実施形態２］
次に、上記実施形体１とは異なる演算増幅器の一例について説明する。なお、以降の図において、上記実施形体１と同一の要素は同一の符号を付し、適宜その説明を省略する。
【００５５】
本実施形態２に係る演算増幅器１０１は、下記の点を除く基本的な構成は、上記実施形態１に係る演算増幅器１００と同様である。すなわち、上記実施形態１に係る演算増幅器１００は、入力差動段１０を構成するペアトランジスタの一方のトランジスタ（第１の差動トランジスタＰ１）にオフセット付加部２０が接続されていたのに対し、本実施形態２に係る演算増幅器は、入力差動段１０を構成するペアトランジスタの両方のトランジスタ（第１の差動トランジスタＰ１、第２の差動トランジスタＰ２）にオフセット付加部がそれぞれ接続されている点において相違する。
【００５６】
図４に、本実施形態２に係る演算増幅器１０１の回路図を示す。同図に示すように、本実施形態２においては、オフセット付加部が２つ配設されている。具体的には、上記実施形体１と同様に設置された第１の差動トランジスタＰ１に接続されたオフセット付加部２０と、本実施形態２において新たに設置された第２の差動トランジスタＰ２に接続されたオフセット付加部２０ａである。
【００５７】
２つのオフセット付加部２０、２０ａの基本的な構成は同様である。オフセット付加部２０ａには、第１付加トランジスタＴ１ａ、第２付加トランジスタＴ２ａが配設されている。第１付加トランジスタＴ１ａは、第２の差動トランジスタＰ２に並列に接続され、第２の差動トランジスタＰ２と同じ入力を受ける。第２付加トランジスタＴ２ａは、第１付加トランジスタＴ１ａと直列に接続され、テスト信号（ａ）によりオン、オフが制御される。オフセット付加部２０ａを構成する第１付加トランジスタＴ１ａをＰ型ＭＯＳトランジスタにより構成し、第２付加トランジスタＴ２ａをＮ型ＭＯＳトランジスタにより構成した。第２の差動トランジスタＰ２と接続されるオフセット付加部２０ａの第１付加トランジスタ１ａ、第２付加トランジスタＴ２ａの接続は、上記実施形体１で説明したオフセット付加部２０と同様であるので、ここでは説明を割愛する。
【００５８】
第１の差動トランジスタＰ１側の第２付加トランジスタＴ２は、テスト信号によりそのオン、オフが制御されるのに対し、第２の差動トランジスタＰ２側の第２付加トランジスタＴ２ａは、テスト信号（ａ）によりそのオン、オフが制御される。従って、どちらか一方の信号をアクティブにすることにより、第１の差動トランジスタＰ１、第２の差動トランジスタＰ２のサイズバランスを異ならせることができる。なお、２つの第２付加トランジスタＴ２，Ｔ２ａを一のテスト信号に接続させ、第１の差動トランジスタＰ１、第２の差動トランジスタＰ２それぞれに接続するオフセット付加部２０、２０ａのサイズバランスを異なるものとしてもよい。
【００５９】
本実施形態２に係る演算増幅器によれば、演算増幅器の差動対を構成するペアトランジスタのサイズバランスを、オフセット付加部により異なるものとしているので、実際のペアトランジスタのオフセット電圧量の如何にかかわらず、オフセットキャンセル動作のロジック動作確認を行うことができる。従来、判別が困難であった、オフセットキャンセル機能が働かない製造不良製品と、オフセットキャンセル動作確認時の測定条件において、アンプ出力のオフセット量が小さい製品も区別することができる。従って、オフセットキャンセル動作の判定をより高精度に行うことができる。
【００６０】
なお、上記実施形態１及び２においては、入力差動段１０を構成するペアトランジスタ（第１の差動トランジスタ、第２の差動トランジスタ）、及び第１付加トランジスタＴ１をＰ型のＭＯＳトランジスタにより構成し、第２付加トランジスタＴ２、カレントミラー回路３０、及びスイッチングトランジスタをＮ型のＭＯＳトランジスタにより構成する例について説明したが、これに限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することができる。例えば、入力差動段１０を構成するペアトランジスタ（第１の差動トランジスタ、第２の差動トランジスタ）、及び第１付加トランジスタＴ１をＮ型のＭＯＳトランジスタにより構成し、第２付加トランジスタＴ２及びカレントミラー回路３０をＰ型のＭＯＳトランジスタにより構成してもよい。
【００６１】
また、上記実施形態１においては、オフセット付加部２０を第１の差動トランジスタＰ１に接続する例について説明したが、第１の差動トランジスタＰ１と第２の差動トランジスタＰ２のサイズバランスが異なるようにオフセット付加部２０を接続するものであればよい。従って、オフセット付加部２０の接続先として、第１の差動トランジスタＰ１に代えて、第２の差動トランジスタＰ２としてもよい。
【符号の説明】
【００６２】
Ｐ１    第1の差動トランジスタ
Ｐ２    第２の差動トランジスタ
Ｎ１    第１の中間トランジスタ
Ｎ２    第２の中間トランジスタ
Ｔ１    第1付加トランジスタ
Ｔ２    第２付加トランジスタ
ＮＡ１〜ＮＡ４    スイッチングトランジスタ
ＮＢ１〜ＮＢ４    スイッチングトランジスタ
１０    入力差動段
２０    オフセット付加部
３０    カレントミラー回路
４０    出力部
４１    出力段
５１    第１の極性切り替え部
５２    第２の極性切り替え部
５３    第３の極性切り替え部
５４    第４の極性切り替え部
６０    電流源
１００  演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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