(57)【要約】【課題】入力クロック信号に正のノイズパルスおよび負のノイズパルスの両方がのっている場合や回路の途中にノイズが飛び込んだ場合にも、誤動作を起こすことのないウォッチドッグタイマ回路を提供する。【解決手段】入力信号の立ち上がりに不感応時間を有し所定周期のクロック信号が入力される第１の遅延感応回路（１１）と、入力信号の立ち下がりに不感応時間を有し前記第１の遅延感応回路の出力信号が入力される第２の遅延感応回路（１２）と、該第２の遅延感応回路の出力信号と前記クロック信号の論理の一致を検出し、一致した場合に所定の論理の信号を出力する一致検出回路（１３）とを、ウォッチドッグロジック（１５）の前段に設け、第２の遅延感応回路（１２）の不感応時間Ｔｄ２を第１の遅延感応回路（１１）の不感応時間Ｔｄ１よりも長く設定するようにした。【選択図】図１
2010067130.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の立ち上がりに不感応時間を有し所定周期のクロック信号が入力される第１の遅延感応回路と、
入力信号の立ち下がりに不感応時間を有し前記第１の遅延感応回路の出力信号が入力される第２の遅延感応回路と、
該第２の遅延感応回路の出力信号と前記クロック信号の論理の一致を検出し、一致した場合に所定の論理の信号を出力する一致検出回路と、
周期的な入力によって内部が周期的にリセットされ、周期的な入力がなくなるとアラーム信号を出力するウォッチドッグロジックと、
を備え、前記第２の遅延感応回路の不感応時間が前記第１の遅延感応回路の不感応時間よりも長く設定され、前記一致検出回路の出力に応じた信号が前記ウォッチドッグロジックに周期的な入力として供給されることを特徴とするウォッチドッグタイマ回路。
【請求項２】
前記一致検出回路の後段に、該一致検出回路の出力からノイズを除去するノイズ除去回路が設けられ、該ノイズ除去回路を通して前記一致検出回路の出力が前記ウォッチドッグロジックに入力されていることを特徴とする請求項１に記載のウォッチドッグタイマ回路。
【請求項３】
前記第２の遅延感応回路は、前記第１の遅延感応回路の出力を反転するインバータと、入力信号の立ち上がりに不感応時間を有する前記第１の遅延感応回路と同一構成を有し前記インバータの出力が入力される回路とからなることを特徴とする請求項１または２に記載のウォッチドッグタイマ回路。
【請求項４】
前記遅延感応回路は、入力信号を反転するインバータと、電源電圧端子と接地点との間に直列に接続された定電流源および容量素子と、前記インバータの出力信号をベース端子に受けるエミッタ接地のトランジスタと、を備え、前記トランジスタのコレクタが前記定電流源と容量素子との接続ノードに結合されていることを特徴とする請求項１〜３のいずれかに記載のウォッチドッグタイマ回路。
【請求項５】
請求項１〜４のいずれかに記載のウォッチドッグタイマ回路と、前記クロック信号をウォッチドッグタイマ回路へ与えるマイクロコンピュータを有し、前記ウォッチドッグタイマ回路の出力が所定の状態でなくなることによってガス制御弁を閉じるフェールセーフ機能が働くことを特徴とするガスコンロの電子制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号を監視するウォッチドッグタイマ回路に関し、例えばガスコンロなど比較的大きな電磁ノイズが発生する機器の電子制御装置に適用して好適なウォッチドッグタイマ回路に関する。
【背景技術】
【０００２】
従来より、マイクロコンピュータを利用した電子制御システムにおいては、マイクロコンピュータの動作を監視し、異常発生時にフェールセーフ機能を働かせるために、ウォッチドッグタイマ回路が設けられている。ウォッチドッグタイマ回路は、正常な状態では監視期間よりも短い周期でプログラムにより繰り返しリセットされるが、プログラムの暴走等によりマイクロコンピュータの動作に異常が生じた場合にリセットされないことにより、警報（アラーム信号）を発生するように構成される。
【０００３】
このようなウォッチドッグタイマ回路を備えた電子制御システムの一例としてガスコンロの制御装置がある。ガスコンロは点火回路（イグナイタ）を備えており、イグナイタによる放電の際に比較的大きな電磁ノイズが発生しそれによってマイクロコンピュータのプログラムの暴走するおそれがあり、それを防止するためである。ガスコンロの制御装置に設けるウォッチドッグタイマ回路において、入力信号（クロック信号）にノイズが入ったとしても誤動作を起こさないように工夫した発明として、特許文献１に記載されている発明がある。
【特許文献１】特開２０００−２７６３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されているウォッチドッグタイマ回路は、マイクロコンピュータから供給される周期的なクロック信号を監視するように構成されたもので、入力クロック信号にノイズパルスがのった場合に、誤動作を起こさないようにノイズを除去する積分回路を設けている。しかしながら、上記回路は、クロック信号に正のノイズパルスのった場合にはノイズを除去することができるが、入力信号がハイレベルのときに負のノイズパルスがのった場合や回路の途中にノイズが飛び込んだ場合には、誤動作を防止することができないという課題があることが分かった。
【０００５】
この発明は上記のような課題に着目してなされたもので、その目的とするところは、入力クロック信号に正のノイズパルスがのっている場合にも負のノイズパルスがのっている場合にも、誤動作を起こすことのないウォッチドッグタイマ回路を提供することにある。
【０００６】
この発明の他の目的は、回路の途中にノイズが飛び込んでも、誤動作を起こすことのないウォッチドッグタイマ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するため、入力信号の立ち上がりに不感応時間を有し所定周期のクロック信号が入力される第１の遅延感応回路と、入力信号の立ち下がりに不感応時間を有し前記第１の遅延感応回路の出力信号が入力される第２の遅延感応回路と、該第２の遅延感応回路の出力信号と前記クロック信号の論理の一致を検出し、一致した場合に所定の論理の信号を出力する一致検出回路と、周期的な入力によって内部が周期的にリセットされ、周期的な入力がなくなるとアラーム信号を出力するウォッチドッグロジックと、を設け、前記第２の遅延感応回路の不感応時間は前記第１の遅延感応回路の不感応時間よりも長く設定し、前記一致検出回路の出力に応じた信号を前記ウォッチドッグロジックに周期的な入力として供給するように構成したものである。
【０００８】
上記のような構成によれば、入力クロック信号に正のノイズパルスがのっている場合には立ち上がりに不感応時間を有する第１の遅延感応回路によってノイズが除去され、入力クロック信号に負のノイズパルスがのっている場合には立ち下がりに不感応時間を有する第２の遅延感応回路によってノイズが除去されて、出力信号にはノイズが現われなくなる。
【０００９】
また、望ましくは、前記一致検出回路の後段に、該一致検出回路の出力からノイズを除去するノイズ除去回路を設け、該ノイズ除去回路を通して前記一致検出回路の出力が前記ウォッチドッグロジックに入力されるように構成する。これにより、回路の途中に飛び込んだノイズを除去することができる。
【００１０】
さらに、望ましくは、前記第２の遅延感応回路は、前記第１の遅延感応回路の出力を反転するインバータと、入力信号の立ち上がりに不感応時間を有する前記第１の遅延感応回路と同一構成を有し前記インバータの出力が入力される回路とから構成する。これにより回路設計が容易となる。
【００１１】
また、前記遅延感応回路には、入力信号を反転するインバータと、電源電圧端子と接地点との間に直列に接続された定電流源および容量素子と、前記インバータの出力信号をベース端子に受けるエミッタ接地のトランジスタと、を備え、前記トランジスタのコレクタが前記定電流源と容量素子との接続ノードに結合されている回路を用いる。これにより、比較的簡素な回路で不感応時間を有する遅延感応回路を実現することができる。
【発明の効果】
【００１２】
本発明に従うと、入力クロック信号に正のノイズパルスおよび負のノイズパルスの両方がのっている場合や回路の途中にノイズが飛び込んだ場合にも、誤動作を起こすことのないウォッチドッグタイマ回路を実現することができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００１４】
図１は、本発明に係るウォッチドッグタイマ回路の一実施形態の概略構成を示す。
【００１５】
本実施形態のウォッチドッグタイマ回路は、入力端子ＩＮにマイクロコンピュータなどから供給される例えば１ｋＨｚのような周期的なクロック信号ＣＬＫが入力される第１の遅延感応回路１１と、第１の遅延感応回路１１の出力信号が入力される第２の遅延感応回路１２と、第２の遅延感応回路１２の出力信号と入力端子ＩＮに入力されるクロック信号ＣＬＫとの論理の一致を検出し、一致した場合に所定の論理の信号を出力する一致検出回路１３と、ノイズ除去回路１４と、ウォッチドッグロジック１５とから構成されている。特に限定されるものではないが、これらの各回路は、一つの半導体チップ上に半導体集積回路として形成される。
【００１６】
上記第１の遅延感応回路１１は、入力信号の立ち下がりには直ちに感応し、入力信号の立ち上がりには所定の時間Ｔｄ１（例えば１００μｓ）だけ遅れて感応するように構成された回路である。上記第２の遅延感応回路１２は、入力信号（第１の遅延感応回路の出力）の立ち上がりには直ちに感応し、入力信号の立ち下がりには所定の時間Ｔｄ２（例えば２００μｓ）だけ遅れて感応するように構成された回路である。本実施形態では、上記不感応遅延時間Ｔｄ１，Ｔｄ２は、Ｔｄ２＞Ｔｄ１となるように設定される。第１の遅延感応回路１１と第２の遅延感応回路１２との間にインバータを介在させることで、第２の遅延感応回路１２に、入力信号の立ち上がりに遅れて感応する第１の遅延感応回路１１と同一構成の回路を用いることができる。
【００１７】
図２には、上記実施形態のウォッチドッグタイマ回路の具体的な回路構成例が示されている。
【００１８】
図２に示されているように、上記第１の遅延感応回路１１は、入力信号（クロック信号ＣＬＫ）を反転するインバータＩＮＶ１と、該インバータＩＮＶ１の出力がベース端子に入力されるエミッタ接地のバイポーラ・トランジスタＱ１と、電源電圧端子ＶＣＣと接地点との間に直列に接続された定電流源ＣＳ１および容量Ｃ１とを備え、トランジスタＱ１のコレクタ端子が定電流源ＣＳ１と容量Ｃ１との接続ノードＮ１に結合されている。遅延時間Ｔｄ１は、定電流源ＣＳ１の電流値と容量Ｃ１の容量値とによって決定される。
【００１９】
上記第２の遅延感応回路１２は、第１の遅延感応回路１１の出力信号を反転するインバータＩＮＶ２，ＩＮＶ３と、該インバータＩＮＶ３の出力がベース端子に入力されるエミッタ接地のｎｐｎバイポーラ・トランジスタＱ２と、電源電圧端子ＶＣＣと接地点との間に直列に接続された定電流源ＣＳ２および容量Ｃ２とを備え、トランジスタＱ２のコレクタ端子が定電流源ＣＳ２と容量Ｃ２との接続ノードＮ２に結合されている。インバータＩＮＶ３とバイポーラ・トランジスタＱ２と定電流源ＣＳ２および容量Ｃ２からなる回路部分は第１の遅延感応回路１１と同一構成である。
【００２０】
このように、入力信号の立ち上がりに遅れて感応する第１の遅延感応回路１１と同一構成の回路の前段に、インバータＩＮＶ２を設けることで入力信号の立ち下がりに遅れて感応する第２の遅延感応回路１２が実現される。インバータＩＮＶ２を設ける代わりに、第１の遅延感応回路１１を上下逆転した構成を有しｎｐｎトランジスタの代わりにｐｎｐトランジスタを使用した回路を、入力信号の立ち下がりに遅れて感応する第２の遅延感応回路として使用しても良い。
【００２１】
第２の遅延感応回路１２の不感応時間Ｔｄ２は、定電流源ＣＳ２の電流値と容量Ｃ２の容量値とによって決定される。従って、Ｔｄ２＞Ｔｄ１の条件は、定電流源の電流値と容量の容量値のいずれか一方、あるいは両方を適宜設定することで満たすことができる。例えば、Ｃ１＝Ｃ２とする場合には、Ｉ１＞Ｉ２となるように設定し、Ｉ１＝Ｉ２とする場合には、Ｃ１＜Ｃ２となるように設定すればよい。
【００２２】
一致検出回路１３は例えばＮＯＲ論理ゲート回路により構成され、ノイズ除去回路１４は容量素子Ｃ３によって構成されている。トランジスタとしてバイポーラ・トランジスタを使用した論理ゲート回路としては、例えば図３に示すように差動トランジスタＱ３，Ｑ４と出力トランジスタＱ５、定電流源ＣＳ３などで構成された回路を使用することができる。
【００２３】
また、ウォッチドッグロジック１５は、図４に示すように、Ｄ型フリップフロップＦＦ１と、ＦＦ１の出力がベース端子に入力されるエミッタ接地のｎｐｎバイポーラ・トランジスタＱ６と、電源電圧端子ＶＣＣと接地点との間に直列に接続された定電流源ＣＳ５および容量Ｃ４と、定電流源ＣＳ５と容量Ｃ４との接続ノードＮ３の電位Ｖ３が入力されるコンパレータＣＭＰとを備え、ノードＮ３と接地点との間に抵抗Ｒ１とトランジスタＱ６が直列に接続されている。
【００２４】
コンパレータＣＭＰは、２つの比較値Ｖｔｈ１，Ｖｔｈ２（Ｖｔｈ１＜Ｖｔｈ２）を有しており、入力電圧がＶｔｈ１よりも下がると上記フリップフロップＦＦ１をリセットさせる信号を出力し、入力電圧がＶｔｈ２を越えるとアラーム信号ＡＬＭを出力するように構成されている。
【００２５】
次に、図２の回路の作用について説明する。
【００２６】
図５（Ａ）に示すように、入力信号として方形波のクロック信号ＣＬＫが入力されると、第１の遅延感応回路１１内のノードＮ１の電位Ｖ１は、図５（Ｂ）のようにクロックＣＬＫとほぼ同相で、立ち下がりは急峻に、立ち上がりは緩やかに変化する。一方、第２の遅延感応回路１２内のノードＮ２の電位Ｖ２は、図５（Ｃ）のようにクロックＣＬＫと逆相で、ＣＫＬの立ち上がりよりもＴｄ１だけ遅れて急峻に立ち下がるとともに、ＣＫＬが立ち下がるとＶ１の立ち上がりよりもさらに緩やかに立ち上がるように変化する。
【００２７】
その結果、クロックＣＬＫとノードＮ２の電位Ｖ２のロウレベルが重なる期間Ｔ３だけ論理ゲート回路１３の出力がハイレベルとなり、フリップフロップＦＦ１がセットされてＱ６がオンされてノードＮ３の電位Ｖ３が下がり始め、コンパレータＣＭＰの比較値Ｖｔｈ１よりも低くなるとフリップフロップＦＦ１がリセットされる。すると、Ｑ６がオフされてノードＮ３の電位Ｖ３が上がり始める（Ｔ４の期間）。
【００２８】
クロックＣＬＫの周期が正常であると、Ｖ３がコンパレータＣＭＰの比較値Ｖｔｈ２に達する前に、論理ゲート回路１３の出力（図３（Ｄ））がハイレベルとなってノードＮ３の電位Ｖ３が下がるが、クロックＣＬＫが入って来なくなると、ノードＮ３の電位Ｖ３が図５（Ｅ）に破線で示すように、上がり続けて比較値Ｖｔｈ２に達する。すると、コンパレータＣＭＰがアラーム信号ＡＬＭを出力してマイクロコンピュータをリセットしたり、ガスコンロの制御ではガス制御弁を開閉するためのアクチュエータをオフして、バネの復帰力等によって弁が閉じられてフェールセーフが働くように機能する。
【００２９】
入力信号であるクロックＣＬＫ（ロウレベルのとき）に、図６（Ａ）にように、正のノイズパルスがのっていた場合、そのノイズのパルス幅が第１の遅延感応回路１１の感応遅延時間Ｔｄ１よりも小さいと、図６（Ｂ）にように、第１の遅延感応回路１１内のノードＮ１の電位Ｖ１にはノイズの影響が出ない。そのため、図６（Ｄ）にように、論理ゲート回路１３の出力にもノイズの影響が出ないので、後段のウォッチドッグロジック１５が誤動作することもない。
【００３０】
また、入力信号であるクロックＣＬＫ（ハイレベルのとき）に、図７（Ａ）にように、負のノイズパルスがのっていた場合、そのノイズは第１の遅延感応回路１１で増幅されて第２の遅延感応回路１２へ伝達されるが、そのパルス幅が第２の遅延感応回路１２の感応遅延時間Ｔｄ２よりも小さいと、図７（Ｃ）にように、第２の遅延感応回路１２内のノードＮ２の電位Ｖ２にはノイズの影響が出ない。そのため、図７（Ｄ）にように、論理ゲート回路１３の出力にもノイズの影響が出ないので、後段のウォッチドッグロジック１５が誤動作することもない。また、Ｔｄ１＜ｔｄ２に設定されているため、第１の遅延感応回路１１で除去されず増幅された負のパルスノイズが第２の遅延感応回路１２で除去されるため、入力に含まれる正のパルスノイズと負のパルスノイズに対する感度が大きく異なることがない。
【００３１】
さらに、入力信号であるクロックＣＬＫがロウレベルの期間に、図８（Ｂ）にように、第２の遅延感応回路１２内のトランジスタＱ２のベースにノイズが飛び込んだ場合、図８（Ｃ）のように、第２の遅延感応回路１２内のノードＮ２の電位Ｖ２に増大されたノイズが現われるが、後段の論理ゲート回路１３がＶ２と入力信号との論理積をとるためノイズが吸収され、図８（Ｄ）にように、論理ゲート回路１３の出力に飛び込みノイズの影響が出なくなる。
【００３２】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではない。例えば、前記実施形態では、一致検出回路１３の後段にノイズ除去回路１４を設けたものを示したが、このノイズ除去回路１４は省略することも可能である。回路の途中に飛び込むノイズは、例えば回路の周囲に電磁シールドなどを設けて遮断することが可能である一方、入力信号にのるノイズは電磁シールドでは充分に遮断することが困難であるためである。
【産業上の利用可能性】
【００３３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるガスコンロの電子制御装置に設けられるウォッチドッグタイマに適用した場合を説明したが、この発明はそれに限定されるものでなく、食材を調理するレンジなどノイズが発生し易い電子機器の制御システムや車載用のエンジン制御システムなどに利用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係るウォッチドッグタイマ回路の一実施形態の概略構成を示すブロック図である。
【図２】実施形態のウォッチドッグタイマ回路の具体的な回路構成例を示す回路図である。
【図３】一致検出回路としての論理ゲート回路の具体例を示す回路図である。
【図４】ウォッチドッグロジックの具体例を示す回路構成図である。
【図５】入力信号として方形波のクロック信号が入力された場合におけるウォッチドッグタイマ回路内部のノードの電位の変化を示すタイムチャートである。
【図６】入力信号に正のノイズがのっている場合におけるウォッチドッグタイマ回路内部のノードの電位の変化を示すタイムチャートである。
【図７】入力信号に負のノイズがのっている場合におけるウォッチドッグタイマ回路内部のノードの電位の変化を示すタイムチャートである。
【図８】第２の遅延感応回路にノイズが飛び込んだ場合におけるウォッチドッグタイマ回路内部のノードの電位の変化を示すタイムチャートである。
【符号の説明】
【００３５】
１１  第１の遅延感応回路
１２  第２の遅延感応回路
１３  一致検出回路（論理ゲート回路）
１４  ノイズ除去回路
１５  ウォッチドッグロジック
【図１】
2010067130.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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