(57)【要約】 【課題】液晶表示装置の残像および視認性を改善する。【解決手段】マトリクス形態に配置された複数の単位画素と、行方向に延びてそれぞれ単位画素に接続され一側端部にゲート電圧入力パッド部が形成された複数のゲートラインと、列方向に延びてそれぞれ単位画素に接続された複数の第１および第２データラインと、行方向に延びてそれぞれ単位画素に接続され一側端部に充電制御ゲート電圧入力パッド部が形成された複数の充電制御ラインとを含む液晶表示装置を提供する。【選択図】      図１
2010044348.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス形態に配置された複数の単位画素と、
行方向に延びて一側端部にゲート電圧入力パッド部が形成された複数のゲートラインと、
列方向に延びてそれぞれ前記単位画素に接続された複数の第１および第２データラインと、
前記行方向に延びて一側端部に充電制御ゲート電圧入力パッド部が形成された複数の充電制御ラインと
を含み、
前記複数のゲートラインは、奇数番目の単位画素列の単位画素に接続された第１ゲートラインと、偶数番目の単位画素列の単位画素に接続された第２ゲートラインとを含み、前記第１ゲートライン及び前記第２ゲートラインには同一のゲート電圧が印加されることを特徴とする液晶表示装置。
【請求項２】
前記複数の単位画素のうち奇数番目の単位画素列の単位画素は前記第１又は第２データラインのうちいずれか１つのデータラインに接続され、偶数番目の単位画素列の単位画素は、前記奇数番目の単位画素列の単位画素が接続されていないデータラインに接続されることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記単位画素は第１および第２サブ画素を備え、
前記ゲートラインは前記第１および第２サブ画素に電気的に接続され、
前記充電制御ラインは前記第１および第２サブ画素のうちの少なくとも１つのサブ画素に電気的に接続されることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記第１サブ画素は第１画素電極を含み、前記ゲートラインのゲートターンオン電圧により前記第１又は第２データラインのうちいずれか１つのデータラインの信号を前記第１画素電極に印加する第１薄膜トランジスタを含むことを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記第２サブ画素は、
第２画素電極と、
前記ゲートラインのゲートターンオン電圧により、前記第１又は第２データラインのうちいずれか１つのデータラインの信号を前記第２画素電極に印加する第２薄膜トランジスタと、
充電制御電極と、
前記充電制御ラインの充電制御ゲートターンオン電圧により、前記第２画素電極と前記充電制御電極間をターンオンさせる充電制御薄膜トランジスタとを含むことを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記複数の充電制御ラインは前記奇数番目の単位画素列の単位画素に接続された第１充電制御ラインと、前記偶数番目の単位画素列の単位画素に接続された第２充電制御ラインとを含み、前記第１充電制御ライン及び前記第２充電制御ラインに互いに同一の前記充電制御ゲートターンオン電圧が印加されることを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記充電制御薄膜トランジスタは、前記単位画素内に形成され、前記充電制御電極を一電極として形成されたチャージダウンキャパシタに接続され、
前記チャージダウンキャパシタにより前記第１サブ画素および第２サブ画素が互いに異なる電圧を有するようになることを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記単位画素は前記列方向に延長されたストレージラインを含み、
前記ストレージラインは前記充電制御電極と重なる突出部を含む請求項７に記載の液晶表示装置。
【請求項９】
前記第１ゲートラインは前記単位画素領域を貫通する請求項５に記載の液晶表示装置。
【請求項１０】
前記第１ゲートラインと前記第１画素電極とが重なる部分の面積と、前記第１ゲートラインと前記第２画素電極とが重なる部分の面積が同一であることを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
前記第１および第２サブ画素は、配向が互いに異なる液晶を有する複数のドメイン領域を含むことを特徴とする請求項３に記載の液晶表示装置。
【請求項１２】
前記単位画素は、ゲート電極、前記ゲート電極上に形成されたゲート絶縁膜および半導体層、ならびに前記半導体層上に形成されたソースおよびドレイン電極を含む薄膜トランジスタを備え、前記データラインと前記半導体層は、前記ソース電極とドレイン電極の間の部分を除いた残りの部分が同一の平面形状を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項１３】
第１サブ画素および第２サブ画素を含む複数の単位画素、行方向に延びて一側端部にゲート電圧入力パッド部が形成された複数のゲートライン、列方向に延びてそれぞれ前記単位画素に接続された複数の第１および第２データライン、並びに前記行方向に延びて一側端部に充電制御ゲート電圧入力パッド部が形成された複数の充電制御ラインを含む液晶表示装置の駆動方法において、
互いに隣接した複数のゲートラインに同時にゲートターンオン電圧を印加し、
前記第１データライン又は前記第２データラインを介して外部から印加される階調電圧を前記単位画素に充電し、
前記互いに隣接した複数のゲートラインに同時にゲートターンオフ電圧を印加し、
互いに隣接した複数の充電制御ラインに同時に充電制御ゲートターンオン電圧を印加し、前記第２サブ画素に充電された階調電圧を変化させることを含むことを特徴とする液晶表示装置の駆動方法。
【請求項１４】
前記複数のゲートラインにゲートターンオフ電圧を印加し、前記複数の充電制御ラインに充電制御ゲートターンオン電圧を印加することが同時に行われることを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
【請求項１５】
前記複数のゲートラインにゲートターンオフ電圧を印加し、一定時間後に、前記複数の充電制御ラインに充電制御ゲートターンオン電圧を印加することを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
【請求項１６】
前記第１データライン又は前記第２データラインを介して外部から印加される階調電圧を前記単位画素に充電するにあたり、前記第１サブ画素および前記第２サブ画素に同一の階調電圧が充電されることを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
【請求項１７】
前記互いに隣接した複数の充電制御ラインに同時に充電制御ゲートターンオン電圧を印加して、前記第２サブ画素に充電された階調電圧を変化させることは、
前記充電制御ラインに接続された充電制御薄膜トランジスタをターンオンさせ、前記第２サブ画素とチャージダウンキャパシタとを電気的に接続させることを含むことを特徴とする請求項１６に記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、残像および視認性を改善できる液晶表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ：ＬＣＤ）は、従来の表示装置のＣＲＴ（Ｃａｔｈｏｄｅ−Ｒａｙ−Ｔｕｂｅ）と比べて、小型、軽量および大画面であるという点からその開発が盛んに行われている。液晶表示装置は薄膜トランジスタと液晶キャパシタを含む複数の単位画素を用いて画像を表示する。
【０００３】
液晶キャパシタは、画素電極と、共通電極と、画素電極と共通電極との間に形成される液晶とを備える。液晶表示装置は、外部電荷（即ち階調信号）を、薄膜トランジスタを介して画素電極に提供し、画素電極と共通電極との間の電界を変化させる。前記電界の変化を通して、液晶分子の配向が変化するようになり、これによって液晶分子を透過する光量が変化して画像を表示するようになる。このような液晶表示装置は、液晶の固有特性により視認性（ｖｉｓｉｂｉｌｉｔｙ）が低く、残像が発生するという問題がある。
【０００４】
また、液晶表示装置の解像度は単位面積内に形成された単位画素の個数に比例する。即ち、単位面積内に形成された単位画素の個数が増加するほど解像度が増加する。しかし、解像度が増加するほど走査線（即ち、ゲートライン）の個数が増加するようになり、一つの画素電極に外部電荷（即ち、階調信号）を充電する時間が減少する。これによって表示装置は、円滑に画像を表現することができないという問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、複数のゲートラインに同一のゲート電圧を印加して、同時に複数の画素列に電荷を充填することができ、解像度（Ｆｕｌｌ  ＨＤ；１９２０×１０８０以上）を向上すると同時に、電荷充填のための十分な時間を確保できる表示装置を提供することである。
【０００６】
また、本発明は、単位画素を複数のサブ画素に分離し、サブ画素に充電される電荷量を異なるようにして視認性を向上させる表示装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施例に係る表示装置は、マトリクス形態に配置された複数の単位画素と、行方向に延びて一側端部にゲート電圧入力パッド部が形成された複数のゲートラインと、列方向に延びてそれぞれ単位画素に接続された複数の第１および第２データラインと、並びに、行方向に延びて一側端部に充電制御ゲート電圧入力パッド部が形成された複数の充電制御ラインとを含み、複数のゲートラインは、奇数番目の単位画素列の単位画素に接続された第１ゲートライン、及び偶数番目の単位画素列の単位画素に接続された第２ゲートラインを含み、第１ゲートラインと第２ゲートラインには同一のゲート電圧が印加されることを特徴とする。
【０００８】
複数の単位画素において奇数番目の単位画素列の単位画素は、第１および第２データラインのうちいずれか１つのデータラインに接続され、偶数番目の単位画素列の単位画素は、前記奇数番目の単位画素列の単位画素が接続されていないデータラインに接続される。
【０００９】
単位画素は、第１および第２サブ画素を具備し、ゲートラインは、第１および第２サブ画素に電気的に接続され、充電制御ラインは、第１および第２サブ画素のうちの少なくとも１つのサブ画素に電気的に接続される。
【００１０】
第１サブ画素は第１画素電極を含み、ゲートラインのゲートターンオン電圧により、第１又は第２データラインのうちいずれか１つのデータラインの信号を第１画素電極に印加する第１薄膜トランジスタを含んでもよい。
【００１１】
第２サブ画素は、第２画素電極と、ゲートラインのゲートターンオン電圧により、第１又は第２データラインのうちいずれか１つのデータラインの信号を第２画素電極に印加する第２薄膜トランジスタと、充電制御電極と、および充電制御ラインの充電制御ゲートターンオン電圧により、第２画素電極と充電制御電極間をターンオンさせる充電制御薄膜トランジスタとを含んでもよい。
【００１２】
複数の充電制御ラインは、奇数番目の単位画素列の単位画素に接続された第１充電制御ラインと、偶数番目の単位画素列の単位画素に接続された第２充電制御ラインとを含み、第１充電制御ラインと第２充電制御ラインには同一の充電制御ゲートターンオン電圧が印加されてもよい。
【００１３】
充電制御薄膜トランジスタは単位画素内に形成され、充電制御電極を一電極にして形成されたチャージダウンキャパシタに接続され、チャージダウンキャパシタによって第１サブ画素および第２サブ画素が互いに異なる電圧を有してもよい。
【００１４】
単位画素は列方向に延長されたストレージラインを含み、ストレージラインは充電制御電極と重なる突出部を含んでもよい。
【００１５】
第１ゲートラインは単位画素領域を貫通し、第１ゲートラインと第１画素電極とが重なる部分の面積と、第１ゲートラインと第２画素電極とが重なる部分の面積が同じであってもよい。
【００１６】
第１サブ画素および第２サブ画素は、配向が互いに異なる液晶を備える複数のドメイン領域を含んでもよい。
【００１７】
また、本発明による表示装置の単位画素は、ゲート電極と、ゲート電極上に形成されたゲート絶縁膜および半導体層と、半導体層上に形成されたソースおよびドレイン電極とを含む薄膜トランジスタを具備し、前記データラインと前記半導体層は、前記ソース電極とドレイン電極間の部分を除いた残りの部分で同一の平面形状を有してもよい。
【００１８】
本発明の実施例による表示装置の駆動方法は、列方向に隣接した複数のゲートラインを介して同時にゲートターンオン電圧を印加し、列方向に延長された第１データライン又は第２データラインを介して、外部から印加される階調電圧を単位画素に充電し、列方向に隣接した複数のゲートラインを介して、同時にゲートターンオフ電圧を印加し、並びに、列方向に隣接した複数の充電制御ラインを介して、同時に充電制御ゲートターンオン電圧を印加し、単位画素内の一サブ画素に充電された階調電圧を変化させることを含むことを特徴とする。
【００１９】
この際、表示装置の駆動方法は、ゲートターンオフ電圧の印加と同時に充電制御ゲートターンオン電圧を印加することもでき、ゲートターンオフ電圧が印加されて一定時間が経過した後に、充電制御ゲートターンオン電圧を印加することもできる。
【００２０】
第１データライン又は第２データラインを介して外部から印加される階調電圧を単位画素に充電するにあたっては、単位画素内の第１サブ画素および第２サブ画素に同一の階調電圧が充電されてもよい。
【００２１】
また、列方向に隣接した複数の充電制御ラインを介して、同時に充電制御ゲートターンオン電圧を印加し、第２サブ画素に充電された階調電圧を変化させることは、充電制御ラインに接続された充電制御薄膜トランジスタをターンオンさせ、第２サブ画素とチャージダウンキャパシタとを電気的に接続することを含んでもよい。
【発明の効果】
【００２２】
上記のように、本発明の実施例によれば、２つのゲートラインを同時に駆動してゲートラインの数が増加しても、ゲートターンオン電圧をゲートラインに印加する十分な時間を確保できる。
【００２３】
また、本発明の実施例によれば、充電制御薄膜トランジスタを使用して、単位画素の第１および第２サブ画素間に充電された電荷量を調節することにより、視認性を向上させることができる。
【００２４】
また、本発明の実施例によれば、複数のゲートラインが単位画素の中心領域を貫通するように形成することにより、複数のゲートラインと画素電極との間で発生する寄生キャパシタンス値を均一にすることができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面を参照して本発明の好ましい実施例を詳細に説明する。
【００２６】
しかし、本発明は、多様な形態で実現することができ、ここで説明する実施形態に限定されない。添付した図面を用いながら、本発明の実施形態を、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。
【００２７】
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一の参照符号を付けている。層、膜、領域、板等の部分が、他の部分の「上に」あるとするとき、これは他の部分の「すぐ上に」ある場合に限らず、その中間に更に他の部分がある場合も含む。
【００２８】
図１は本発明の第１実施例に係る液晶表示装置の概念図である。図２は第１実施例に係る液晶表示装置の回路図である。
【００２９】
図１および図２を参照すれば、本実施例に係る液晶表示装置は、画素マトリクスと複数のゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）、複数の第１および第２データライン（２００−１ａ、２００−２ａ、２００−３ａ、２００−４ａ、２００−５ａ、２００−６ａ、２００−１ｂ、２００−２ｂ、２００−３ｂ、２００−４ｂ、２００−５ｂ、２００−６ｂ）、複数の充電制御ライン（３００−１ａ、３００−２ａ、３００−１ｂ、３００−２ｂ）を含む。
【００３０】
画素マトリクスは、マトリクス形態に配置された複数の単位画素５００を備える。画素マトリクスは、複数の画素列と複数の画素行を備える。本実施例では画素行方向に赤色、緑色および青色を発光する単位画素５００が順に配置される。各単位画素５００は、第１サブ画素５０１と第２サブ画素５０２とを備える。第１サブ画素５０１は、第１薄膜トランジスタ６０１、第１液晶キャパシタＣｌｃ１および第１ストレージキャパシタＣｓｔ１を備える。第１薄膜トランジスタ６０１のゲート端子は、ゲートライン（１００−Ｇａ;１００−１ａ、１００−２ａ、１００−３ａ、１００−Ｇｂ;１００−１ｂ、１００−２ｂ、１００−３ｂ）に接続され、ソース端子は、第１データライン（２００−Ｄａ;２００−１ａ、２００−２ａ、２００−３ａ、２００−４ａ、２００−５ａ、２００−６ａ）又は第２データライン（２００−Ｄｂ;２００−１ｂ、２００−２ｂ、２００−３ｂ、２００−４ｂ、２００−５ｂ、２００−６ｂ）に接続され、ドレイン端子は、第１液晶キャパシタＣｌｃ１および第１ストレージキャパシタＣｓｔ１に接続される。第２サブ画素５０２は、第２薄膜トランジスタ６０２、充電制御トランジスタ７０１、第２液晶キャパシタＣｌｃ２、第２ストレージキャパシタＣｓｔ２およびチャージダウン（ｃｈａｒｇｅ ｄｏｗｎ）キャパシタＣｄｏｗｎを備える。第２薄膜トランジスタ６０２のゲート端子は、ゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）に接続され、ソース端子は、第１又は第２データライン（２００−１ａ、２００−２ａ、２００−３ａ、２００−４ａ、２００−５ａ、２００−６ａ、２００−１ｂ、２００−２ｂ、２００−３ｂ、２００−４ｂ、２００−５ｂ、２００−６ｂ）に接続され、ドレイン端子は、第２液晶キャパシタＣｌｃ２および第２ストレージキャパシタＣｓｔ２に接続される。充電制御トランジスタ７０１のゲート端子は、充電制御ライン（３００−Ｃａ;３００−１ａ、３００−２ａ、３００−Ｃｂ;３００−１ｂ、３００−２ｂ）に接続され、ソース端子は第２液晶キャパシタＣｃｌ２に接続され、ドレイン端子はチャージダウンキャパシタＣｄｏｗｎに接続される。なお、図示されていないが、単位画素５００は、チャージアップ（ｃｈａｒｇｅ ｕｐ）キャパシタＣｕｐをさらに備えてもよい。この際、充電制御トランジスタ７０１のドレイン端子は、チャージアップキャパシタＣｕｐの一電極に接続されてもよい。この場合、チャージアップキャパシタＣｕｐの他電極は、第１薄膜トランジスタ６０１のドレイン端子に接続されてもよい。
【００３１】
複数のゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）は、画素マトリクスの行方向に延長される。複数のゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）の各々は、画素マトリクスの複数の画素行にそれぞれ接続される。即ち、１つのゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）は、１つの画素行に接続される。複数のゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）の各々は、図１に示すように単位画素領域を横切って貫通する。即ち、ゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）は、単位画素領域とその一部とが重なる。勿論これに限定されず、ゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）は単位画素領域の周辺部に形成されてもよい。
【００３２】
複数の第１および第２データライン（２００−１ａ、２００−２ａ、２００−３ａ、２００−４ａ、２００−５ａ、２００−６ａ、２００−１ｂ、２００−２ｂ、２００−３ｂ、２００−４ｂ、２００−５ｂ、２００−６ｂ）は画素マトリクスの列方向に延長される。図１に示すように、第１データライン（２００−１ａ、２００−２ａ、２００−３ａ、２００−４ａ、２００−５ａ、２００−６ａ）は画素列左側に位置し、第２データライン（２００−１ｂ、２００−２ｂ、２００−３ｂ、２００−４ｂ、２００−５ｂ、２００−６ｂ）は画素列の右側に位置する。この際、画素列の奇数番目に位置する単位画素は、第１データライン（２００−１ａ、２００−２ａ、２００−３ａ、２００−４ａ、２００−５ａ、２００−６ａ）に接続され、画素列の偶数番目に位置する単位画素は、第２データライン（２００−１ｂ、２００−２ｂ、２００−３ｂ、２００−４ｂ、２００−５ｂ、２００−６ｂ）に接続される。逆に、画素列の偶数番目に位置する単位画素が第１データライン（２００−１ａ、２００−２ａ、２００−３ａ、２００−４ａ、２００−５ａ、２００−６ａ）に接続され、画素列の奇数番目に位置する単位画素は第２データライン（２００−１ｂ、２００−２ｂ、２００−３ｂ、２００−４ｂ、２００−５ｂ、２００−６ｂ）に接続されてもよい。即ち、１つの画素列に含まれている単位画素は、画素列の左右に配置されている第１データライン（２００−１ａ、２００−２ａ、２００−３ａ、２００−４ａ、２００−５ａ、２００−６ａ）または第２データライン（２００−１ｂ、２００−２ｂ、２００−３ｂ、２００−４ｂ、２００−５ｂ、２００−６ｂ）のいずれかに交互に接続されている。
【００３３】
本発明の第１実施例に係る液晶表示装置は、隣接する複数の単位画素５００に接続される複数のゲートライン（１００−Ｇａ、１００−Ｇｂ）に同一のゲート電圧を印加する。即ち、互いに同期されたゲートターンオン電圧を印加する。
【００３４】
これにより、解像度向上のためにゲートライン数が増大される場合にも、１つのゲートラインにゲートターンオン電圧が印加される時間を増加することができる。例えば１９２０×１０８０の解像度から４０９６×２１６０の解像度に向上される場合、１９２０×１０８０の解像度では１０８０個のゲートラインが存在し、４０９６×２１６０の解像度では２１６０個のゲートラインが存在する。なお、二つの解像度を有する液晶表示装置が１つの画像フレームを表現するための時間は同一である。即ち、１つの画像フレームを表現するための時間が１秒であると仮定すれば下記のとおりである。１０８０個のゲートラインを有する場合、１秒間に１０８０個のゲートラインに全てゲートターンオン電圧を印加しなければならない。よって、１つのゲートラインにゲートターンオン電圧が印加される時間が１／１０８０秒となる。しかし、２１６０個のゲートラインを有する場合は、１秒間に２１６０個のゲートラインに全てゲートターンオン電圧を印加しなければならない。よって、１つのゲートラインにゲートターンオン電圧が印加される時間は１／２１６０秒となる。このように解像度向上のためにゲートラインの数が２倍になれば、１つのゲートラインにゲートターンオン電圧が印加される時間は１／２倍になる。
【００３５】
しかし、本実施例のように隣接する２個のゲートライン（１００−１ａおよび１００−１ｂ、１００−２ａおよび１００−２ｂ）に同時にゲートターンオン電圧を印加する場合、１つのゲートラインにゲートターンオン電圧が印加される時間を２倍に増加させることができる。即ち、２個のゲートライン（１００−１ａおよび１００−１ｂ、１００−２ａおよび１００−２ｂ）に同時にゲートターンオン電圧を印加することによって１つのゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）にゲートターンオン電圧が印加される時間が減少するのを防止できる。
【００３６】
隣接した２個のゲートライン（１００−１ａおよび１００−１ｂ、１００−２ａおよび１００−２ｂ）にゲートターンオン電圧が同時に提供されるため、２個のゲートライン（１００−１ａおよび１００−１ｂ、１００−２ａおよび１００−２ｂ）にそれぞれ接続された二つの画素行が同時に動作する。即ち、上下に位置した２個の単位画素内の第１および第２薄膜トランジスタ（６０１、６０２）が同時にターンオンする。よって、上下に位置した第１および第２薄膜トランジスタ（６０１、６０２）が同一のデータラインに接続される場合、上下に位置した２個の単位画素が同一の画像を表現することによって解像度を向上させることができない。このため本実施例では、上部に位置した第１および第２薄膜トランジスタ（６０１、６０２）を第１データライン（２００−１ａ、２００−２ａ、２００−３ａ、２００−４ａ、２００−５ａ、２００−６ａ）に接続させ、下部に位置した第１および第２薄膜トランジスタ（６０１、６０２）を第２データライン（２００−１ｂ、２００−２ｂ、２００−３ｂ、２００−４ｂ、２００−５ｂ、２００−６ｂ）に接続させる。このような接続状態では、第１および第２データライン（２００−１ａ、２００−２ａ、２００−３ａ、２００−４ａ、２００−５ａ、２００−６ａ、２００−１ｂ、２００−２ｂ、２００−３ｂ、２００−４ｂ、２００−５ｂ、２００−６ｂ）にそれぞれ異なる階調信号を提供して、上下に位置した２個の単位画素５００がそれぞれ独立した画像を表現できるようにする。
【００３７】
そして、本実施例では、単位画素５００内の第１および第２サブ画素（５０１、５０２）の電荷充電量を制御するための充電制御ライン（３００−１ａ、３００−２ａ、３００−１ｂ、３００−２ｂ）を含む。複数の充電制御ライン（３００−１ａ、３００−２ａ、３００−１ｂ、３００−２ｂ）は画素マトリクスの行方向に延長され、複数の画素行にそれぞれ接続される。複数の充電制御ライン（３００−１ａ、３００−２ａ、３００−１ｂ、３００−２ｂ）は、複数のゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）と電気的に絶縁されている。
【００３８】
本実施例による液晶表示装置は、ゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）にゲートターンオン電圧を印加して、単位画素の第１および第２サブ画素（５０１、５０２）に同一の電荷をチャージさせる。次いで、前記ゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）にゲートターンオフ電圧が印加されるのと同時に、複数の充電制御ライン（３００−１ａ、３００−２ａ、３００−１ｂ、３００−２ｂ）に充電制御トランジスタ７０１をターンオンする充電制御ゲートターンオン電圧が印加されて、第１又は第２サブ画素（５０１、５０２）のうちの少なくともいずれか１つのサブ画素の電荷量を変化させる。本実施例では、第２サブ画素５０２の電荷充電量を減少させて視認性を向上させる。前記充電制御ライン（３００−１ａ、３００−２ａ、３００−１ｂ、３００−２ｂ）に印加される充電制御トランジスタ７０１をターンオンする充電制御ゲートターンオン電圧は、ゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）にゲートターンオフ電圧が印加されると同時に印加されるが、これに限定されず、ゲートターンオフ電圧が印加された後、一定の水平周期以降に充電制御トランジスタ７０１に充電制御ゲートターンオン電圧が印加されてもよい。
【００３９】
行方向に延長されたゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）および充電制御ライン（３００−１ａ、３００−２ａ、３００−１ｂ、３００−２ｂ）の一側端部には、それぞれゲート電圧入力パッド部が形成される。これによってゲートライン（１００−１ａ、１００−２ａ、１００−３ａ、１００−１ｂ、１００−２ｂ、１００−３ｂ）に入力されるゲート電圧および充電制御ライン（３００−１ａ、３００−２ａ、３００−１ｂ、３００−２ｂ）を介して入力されるゲート電圧は各々独立駆動する。
【００４０】
次に、図面を参照して本実施例に係る液晶表示装置について詳細に説明する。
【００４１】
図３は第１実施例に係る液晶表示装置の配置図である。図４は図３のＩＶ−ＩＶ’線に沿った断面図である。
【００４２】
図３および図４を参照すれば、本実施例に係る液晶表示装置は、下部基板の薄膜トランジスタ基板１０００、これと対向して配置される上部基板の共通電極基板２０００、およびこれら両基板（１０００、２０００）の間に挟まれた液晶３０を含む。
【００４３】
上部および下部基板の表面には、液晶３０の配向のために配向膜（図示せず）を設けて液晶分子を配向させてもよい。この際、液晶３０の分子配向は、各基板に対して垂直になる垂直配向モードであってもよいが、特にこれに制限されない。
【００４４】
薄膜トランジスタ基板１０００は、透光性絶縁基板１０を備える。透光性絶縁基板１０としては、ガラス又は透光性プラスチックを用いることが好ましい。
【００４５】
薄膜トランジスタ基板１０００は、絶縁基板１０上に行方向に延長された複数のゲートライン（１００−Ｇａ、１００−Ｇｂ）を備える。複数のゲートライン（１００−Ｇａ、１００−Ｇｂ）の一部が上部又は下部に突出し、もしくは上下部両側に突出して、第１および第２薄膜トランジスタ（６０１、６０２）の第１および第２ゲート端子を形成する。ゲートライン（１００−Ｇａ、１００−Ｇｂ）は単一層に形成されても、二重層以上の多重層に形成されてもよい。二重層以上を有する場合、１つの層は抵抗の小さい物質で形成し、他の層はその他の物質との接触特性の良い物質で形成することが良い。例えば、Ｃｒ/Ａｌ（又はＡｌ合金）の二重層、又はＡｌ（又はＡｌ合金）／Ｍｏの二重層があり、その他にも種々の金属又は導電体によりゲートライン（１００−Ｇａ、１００−Ｇｂ）を形成してもよい。
【００４６】
薄膜トランジスタ基板１０００は、複数のゲートライン（１００−Ｇａ、１００−Ｇｂ）と同一方向に延長された複数の充電制御ライン（３００−Ｃａ、３００−Ｃｂ）とを備える。充電制御ライン（３００−Ｃａ、３００−Ｃｂ）の一部が上部又は下部に突出して、充電制御トランジスタ７０１のゲート端子７１１を形成する。充電制御ライン（３００−Ｃａ、３００−Ｃｂ）は、ゲートライン（１００−Ｇａ、１００−Ｇｂ）と同一平面上に同一物質で形成される。
【００４７】
前記複数のゲートライン（１００−Ｇａ、１００−Ｇｂ）および複数の充電制御ライン（３００−Ｃａ、３００−Ｃｂ）の一側端部には、各々ゲート電圧入力パッド部（１１０−Ｇａ、１１０−Ｇｂ）および充電制御ゲート電圧入力パッド部（３１０−Ｃａ、３１０−Ｃｂ）が形成される。前記ゲート電圧入力パッド部（１１０−Ｇａ、１１０−Ｇｂ）および充電制御ゲート電圧入力パッド部（３１０−Ｃａ、３１０−Ｃｂ）は、薄膜トランジスタ基板１０００の周辺領域に形成され、外部から印加されるゲート電圧を、前記複数のゲートライン（１００−Ｇａ、１００−Ｇｂ）および複数の充電制御ライン（３００−Ｃａ、３００−Ｃｂ）に印加する。上記のように外部から印加されるゲート電圧は、隣接する二つの単位画素に接続された２本のゲートライン（１００−Ｇａ、１００−Ｇｂ）にゲートオン電圧が印加され、その後、前記単位画素に接続された２本の充電制御ライン（３００−Ｃａ、３００−Ｃｂ）に充電制御薄膜トランジスタ７０１をターンオンさせる充電制御ゲートターンオン電圧が印加されることを特徴とする。
【００４８】
薄膜トランジスタ基板１０００は、複数のゲートライン（１００−Ｇａ、１００−Ｇｂ）と交差する複数の第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）を備える。第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）は、一画素列の左側と右側に隣接して位置する。第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）の一部が突出して、第１および第２薄膜トランジスタ（６０１、６０２）の第１および第２ソース端子（６３１、６４１）を形成する。第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）は単一層に形成されてもよく、物理的性質が異なる二重層以上の多重層に形成されてもよい。二重層以上である場合、１つの層はデータ信号の遅延や電圧降下を減少できる抵抗の小さい物質で形成し、他の層は、他の物質との接触特性の良い物質で形成することが良い。図では直線状の第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）が示されているが、これに限定されず、折曲直線又は曲線状に形成されてもよい。
【００４９】
薄膜トランジスタ基板１０００は、第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）間の領域に延長された複数のストレージライン４００を備える。即ち、複数のストレージライン４００は、第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）と平行に延長される。ストレージライン４００は、第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）と同一平面上に同一物質で形成されてもよい。ストレージライン４００は、第１および第２ストレージキャパシタ（Ｃｓｔ１、Ｃｓｔ２）の一電極端子として使用される。そして、図３に示すようにストレージライン４００の一部が突出して突出部４１０を形成する。この際、突出部４１０領域はチャージダウンキャパシタ（Ｃｄｏｗｎ）の一電極端子として使用される。ストレージライン４００は、単位画素の中心領域を列方向に貫通する。列方向に配置された複数の単位画素内の第１および第２薄膜トランジスタ（６０１、６０２）は、ストレージライン４００を基準にストレージライン４００の左側と右側で交互に配置される。即ち、図３に示すように一画素列のうちの２個の単位画素において、上側単位画素の第１および第２薄膜トランジスタ（６０１、６０２）はストレージライン４００の右側に位置し、下側単位画素の第１および第２薄膜トランジスタ（６０１、６０２）はストレージライン４００の左側に位置する。
【００５０】
薄膜トランジスタ基板１０００は、第１および第２液晶キャパシタ（Ｃｌｃ１、Ｃｌｃ２）と、第１および第２ストレージキャパシタ（Ｃｓｔ１、Ｃｓｔ２）の一電極端子として使用される第１および第２画素電極（５１０、５２０）を備える。第１および第２画素電極（５１０、５２０）は、ＩＴＯ又はＩＺＯのように透明な導電物質で形成される。第１および第２画素電極（５１０、５２０）は単位画素領域内に形成される。第１および第２画素電極（５１０、５２０）は切開部によって離隔する。図３に示すように、切開部は逆Ｖ字状に形成される。第１画素電極５１０は、単位画素領域の上側に位置し、第２画素電極５２０は、単位画素領域の下側に位置する。第１および第２画素電極（５１０、５２０）は複数のドメインを含む。ドメイン分割手段は切開パターンや突起等が用いられる。第１および第２画素電極（５１０、５２０）は、ストレージライン４００を基準に左右が鏡対称（反転対称性）をなしてもよい。前記第１および第２画素電極（５１０、５２０）と下部構造物（例えば、第１および第２薄膜トランジスタ６０１、６０２、ゲートライン１００−Ｇａ、１００−Ｇｂ、第１および第２データライン２００−Ｄａ、２００−Ｄｂおよびストレージライン４００）の間に絶縁のための絶縁膜が設けられる。絶縁膜としては有機膜又は無機膜を用いるか、もしくは有機膜および無機膜を一緒に用いてもよい。本実施例では図３に示すように、ゲートライン（１００−Ｇａ、１００−Ｇｂ）が第１および第２画素電極（５１０、５２０）間の領域（即ち、切開部領域）を行方向に貫通する。このようにゲートライン（１００−Ｇａ、１００−Ｇｂ）を単位画素領域の内部に配置させることにより、ゲートライン（１００−Ｇａ、１００−Ｇｂ）と、第１および第２画素電極（５１０、５２０）との間の重畳面積を均一にする。これによって重畳領域で発生する寄生キャパシタンスによる問題を解決することができる。
【００５１】
薄膜トランジスタ基板１０００は、第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）のうちいずれかの１つのデータラインと、１つのゲートライン（１００−Ｇａ、１００−Ｇｂ）とに接続された第１および第２薄膜トランジスタ（６０１、６０２）を備える。
【００５２】
第１および第２薄膜トランジスタ（６０１、６０２）は、第１および第２ゲート端子（６１１、６２１）、第１および第２ソース端子（６３１、６４１）そして、第１および第２ドレイン端子（６５１、６６１）を備える。また、第１および第２薄膜トランジスタ（６０１、６０２）は、第１および第２ゲート端子（６１１、６２１）の上に設けられたゲート絶縁膜（６１２、６２２）、ゲート絶縁膜（６１２、６２２）の上に設けられた半導体層（６１３、６２３）およびオーミックコンタクト層（６１４、６２４）をさらに備える。図３および図４に示すように、第１および第２ゲート端子（６１１、６２１）は単一ボディーに形成される。ゲート絶縁膜（６１２、６２２）は、シリコン窒化膜又はシリコン酸化膜で形成される。半導体層（６１３、６２３）は、第１および第２ゲート端子（６１１、６２１）上部に位置する。第１および第２ソース端子（６３１、６４１）および第１および第２ドレイン端子（６５１、６６１）は前記半導体層（６１３、６２３）の上に形成される。前記第１ドレイン端子６５１は、第１画素コンタクトホール６５２を介して第１画素電極５１０に接続され、第２ドレイン端子６６１は、第２画素コンタクトホール６６２を介して第２画素電極５２０に接続される。
【００５３】
ここで、図示していないが、前記半導体層（６１３、６２３）が第１および第２ゲート端子（６１１、６２１）上部にのみ位置するのではなく、延長された第１および第２ドレイン端子（６５１、６６１）の下側領域に位置することも、第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）の下側領域に位置することも可能である。即ち、半導体層（６１３、６２３）は、第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）、第１および第２ソース端子（６３１、６４１）、ならびに第１および第２ドレイン端子（６５１、６６１）と、ゲート絶縁膜（６１２、６２２）との間の領域に位置される。
【００５４】
充電制御トランジスタ７０１は、充電制御ライン（３００−Ｃａ、３００−Ｃｂ）に接続されたゲート端子７１１、ゲート端子７１１の上に形成されたゲート絶縁膜７１２、ゲート端子７１２上部領域のゲート絶縁膜７１２の上に形成された半導体層７１３、ならびに半導体層７１３の上に形成されたソース端子７２１およびドレイン端子７３１を備える。ソース端子７２１は、ソースコンタクトホール７２２を介して第２画素電極５２０に接続される。ドレイン端子７３１は、ドレインコンタクトホール７３２を介して充電制御電極８００に接続される。充電制御電極８００は、チャージダウンキャパシタ（Ｃｄｏｗｎ）の一電極端子として使用される。即ち、充電制御電極８００の一部がストレージライン４００の突出部４１０と重なる。充電制御トランジスタ７０１がターンオンする場合、充電制御トランジスタ７０１によって第２画素電極５２０に充電された電荷のうちの一部が充電制御電極８００に移動する。ここで、充電制御電極８００は第１および第２画素電極（５１０、５２０）と同時に形成される。充電制御電極８００を第２画素電極５２０下側の切開領域に位置させ、第２画素電極５２０の切開領域と隣接した領域に充電制御トランジスタを位置させることにより、コンタクト接続のための配線の長さを最少化できる。これによって開口率の減少を防止する。
【００５５】
次に、共通電極基板２０００は、透光性絶縁基板２０と、光漏れおよび隣接した単位画素領域間の光干渉を防止するための遮光パターン９１０と、赤色、緑色および青色のカラーフィルタ９２０と、遮光パターン９１０およびカラーフィルタ９２０の上に設けられたオーバーコート膜９３０と、オーバーコート膜９３０の上に設けられた共通電極９４０とを含む。遮光パターン９１０はブラックマトリクスを使用してもよく、オーバーコート膜９３０は有機物質を使用してもよい。共通電極９４０は、ＩＴＯ又はＩＺＯ等の透明な導電物質を使用する。そして、共通電極９４０にはドメイン形成のための複数の切開パターン９４１が具備される。また、ドメイン形成のための手段としては、切開パターン９４１の代わりに、又は切開パターン９４１と共に、突起等の他の手段を使用してもよい。
【００５６】
ここで、共通電極９４０は第１および第２液晶キャパシタ（Ｃｌｃ１、Ｃｌｃ２）の一電極端子として使用される。即ち、第１液晶キャパシタＣｌｃ１は第１画素電極５１０と共通電極９４０とをそれぞれ上下部電極として使用し、誘電体として液晶３０を使用する。第２液晶キャパシタＣｌｃ２は、第２画素電極５２０と共通電極９４０とをそれぞれ上下部電極として使用し、誘電体として液晶３０を使用する。
【００５７】
上記の薄膜トランジスタ基板１０００と共通電極基板２０００とを結合し、その間に液晶３０を介在させて、本発明の一実施例に係る液晶表示装置の基本パネルが製造される。液晶表示装置は、このような基本パネルの両側に、図示してはいないが、偏光板、バックライト、および光学シート等を配置してもよい。
【００５８】
このように本実施例では、二つのゲートライン（１００−Ｇａ、１００−Ｇｂ）を同時に駆動することによって、解像度を向上させる場合に発生し得る充電時間（即ち、薄膜トランジスタのゲートターンオン時間）の減少を防止する。なお、単位画素領域内に、第１および第２サブ画素と、次回ゲートターンオン電圧信号によって駆動し、第２サブ画素の電荷量を制御する制御部とをさらに有する単位画素を製造してもよい。この場合、第１サブ画素は高階調を表すメイン画素であり、第２サブ画素は低階調を表すサブ画素である。これによって液晶表示装置の視認性を向上させることができる。
【００５９】
以下、上記の構造を有する液晶表示装置の製作方法について、特に薄膜トランジスタ基板を例として詳細に説明する。
【００６０】
図５乃至図７は本発明の第１実施例に係る薄膜トランジスタ基板の製造工程を説明するための図である。図８は図５のＶＩＩＩ−ＶＩＩＩ’線に沿った断面図である。図９は図６のＩＸ−ＩＸ’線に沿った断面図である。図１０は図７のＸ−Ｘ’線に沿った断面図である。
【００６１】
図５および図８を参照すると、基板１０上に第１導電性膜が形成される。第１導電性膜をパターニングして、複数のゲートライン（１００−Ｇａ、１００−Ｇｂ）および充電制御ライン（３００−Ｃａ、３００−Ｃｂ）を形成する。複数のゲートライン（１００−Ｇａ、１００−Ｇｂ）および複数の充電制御ライン（３００−Ｃａ、３００−Ｃｂ）の一側端部には、ゲート電圧入力パッド部および充電制御ゲート電圧入力パッド部が形成される。この場合、第１および第２薄膜トランジスタ用ゲート端子（６１１、６２１）および充電制御トランジスタ用ゲート端子７１１も共に形成される。
【００６２】
前記第１導電性膜にはＣｒ、ＭｏＷ、Ｃｒ／Ａｌ、Ｃｕ、Ａｌ（Ｎｄ）、Ｍｏ／Ａｌ、Ｍｏ／Ａｌ（Ｎｄ）、Ｃｒ／Ａｌ（Ｎｄ）およびＭｏ／Ａｌ／Ｍｏのうちの少なくともいずれか１つを用いることが好ましい。勿論これに限定されず、上記のとおり第１導電性膜は、Ａｌ、Ｎｄ、Ａｇ、Ｃｒ、Ｔｉ、ＴａおよびＭｏのうちの少なくともいずれか１つの金属、又はこれらを含む合金で製造し、単一層および多重層に形成してもよい。即ち、物理的もしくは化学的特性に優れたＣｒ、Ｔｉ、Ｔａ、Ｍｏ等の金属層と、比抵抗の小さいＡｌ系又はＡｇ系の金属層を含む二重層又は三重層に形成してもよい。上記の第１導電性膜を基板全体の上に形成した後、感光膜を塗布し、マスクを用いたリソグラフィ工程を行い、感光膜マスクパターンを形成する。次に、感光膜マスクパターンをエッチングマスクとするエッチング工程を行う。これによって図５および図８に示すように、第１および第２ゲートライン（１００−Ｇａ、１００−Ｇｂ）と複数のゲート端子（６１１、６２１）とを形成する。さらに、第１および第２充電制御ライン（３００−Ｃａ、３００−Ｃｂ）を形成し、第１および第２充電制御ライン（３００−Ｃａ、３００−Ｃｂ）に充電制御薄膜トランジスタのゲート端子７１１を形成する。
【００６３】
図６および図９を参照すると、ゲートライン（１００−Ｇａ、１００−Ｇｂ）が形成された基板１０上に、ゲート絶縁膜（６１２、６２２）、半導体層用薄膜およびオーミックコンタクト層用薄膜を順に形成した後、半導体層用薄膜およびオーミックコンタクト層用薄膜をパターニングし、半導体層（６１３、６２３、７１３）およびオーミックコンタクト層（６１４、６２４）が形成される。
【００６４】
ゲート絶縁膜（６１２、６２２）は、酸化シリコン又は窒化シリコンを含む無機絶縁物質を用いて形成してもよい。半導体層用薄膜としては、アモルファスシリコン層を使用してもよく、オーミックコンタクト層用薄膜としては、シリサイド又はＮ型不純物が高濃度にドーピングされたアモルファスシリコン層を使用してもよい。
【００６５】
次に、第２導電性膜を形成し、これをパターニングして、第１および第２データライン（２００−Ｄａ、２００−Ｄｂ）、ソース端子（６３１、６４１、７２１）、ドレイン端子（６５１、６６１、７３１）ならびにストレージライン４００を形成する。第２導電性膜としてＭｏ、Ａｌ、Ｃｒ、Ｔｉのうちの少なくとも１つの金属単一層又は多重層を用いて形成してもよい。勿論、第２導電性膜として第１導電性膜と同一物質を用いても形成してもよい。これによってゲート端子（６１１、６２１、７１１）、ソース端子（６３１、６４１、７２１）およびドレイン端子（６５１、６６１、７３１）を備える第１および第２薄膜トランジスタ（６０１、６０２）ならびに充電制御トランジスタ７０１が形成される。
【００６６】
図７および図１０を参照すると、第１および第２薄膜トランジスタ（６０１、６０２）と充電制御トランジスタ７０１とを備えた基板１０上に保護膜５３０を形成し、感光膜マスクパターンを用いたエッチング工程によって保護膜５３０の一部を除去し、第１および第２薄膜トランジスタ（６０１、６０２）のドレイン端子（６５１、６６１）の一部を露出させる第１および第２画素コンタクトホール（６５２、６６２）を形成し、充電制御トランジスタ７０１のソース端子７２１の一部を露出させるソースコンタクトホール７２２およびドレイン端子７３１の一部を露出させるドレインコンタクトホール７３２を形成する。また、ゲート電圧入力パッド部および充電制御ゲート電圧入力パッド部を露出させるコンタクトホールをさらに形成する。上記のコンタクトホールを備えた保護膜５３０上に第３導電性膜を形成する。感光膜マスクパターン（図示せず）を用いて第３導電性膜をパターニングし、切開パターンを備えた第１および第２画素電極（５１０、５２０）を形成し、充電制御電極８００を形成する。そして、ゲート電圧入力パッド部（１１０−Ｇａ、１１０−Ｇｂ）の上にゲート電圧入力電極と、充電制御ゲート電圧入力パッド部（３１０−Ｃａ、３１０−Ｃｂ）の上に充電制御ゲート電圧入力電極とを形成する。前記ゲート電圧入力電極と充電制御ゲート電圧入力電極とは、ゲート駆動回路の出力端に接続され、ゲート電圧入力パッド部を介して複数のゲートライン（１００−Ｇａ、１００−Ｇｂ）および充電制御ゲート電圧入力パッド部を介して複数の充電制御ライン（３００−Ｃａ、３００−Ｃｂ）に独立したゲート駆動電圧を印加する。
【００６７】
ここで、第３導電性膜としてインジウム錫酸化物（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ:ＩＴＯ）やインジウム亜鉛酸化物（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ:ＩＺＯ）を含む透明導電膜を用いることが好ましい。第１画素電極５１０は、第１画素コンタクトホール６５２を介して第１薄膜トランジスタ６０１のドレイン端子６５１に接続される。第２画素電極５２０は、第２画素コンタクトホール６６２を介して第２薄膜トランジスタ６０２のドレイン端子６６１に接続され、ソースコンタクトホール７２２を介して充電制御トランジスタ７０１のソース端子７２１に接続される。充電制御電極８００は、ドレインコンタクトホール７３２を介して充電制御トランジスタ７０１のドレイン端子７３１に接続される。
【００６８】
上記の工程により、第１および第２サブ画素を有し、第１および第２サブ画素内の充電量を調節できる単位画素を製造でき、上側と下側に位置した単位画素を各々同時に駆動させることができる。
【００６９】
上記のように第１および第２画素電極（５１０、５２０）を形成した後、全体構造上に第１配向膜（図示せず）が形成される。これによって下部基板、即ち薄膜トランジスタ基板が製造される。
【００７０】
一方、図示されていないが、共通電極基板は、透明絶縁基板上にブラックマトリクス、カラーフィルタ、オーバーコート膜、突起パターン、透明共通電極および第２配向膜（図示せず）を順に形成して製造される。その後、上記のように製造された薄膜トランジスタ基板と共通電極基板の間にスペーサ（図示せず）を介在させて両基板を貼り合わせる。次いで、真空注入法を利用して、スペーサにより形成された所定の空間に液晶物質を注入して液晶層を形成し、本実施例による液晶表示装置を製造する。
【００７１】
本実施例の薄膜トランジスタ基板は５枚のマスク工程で形成しているが、これに限定されず、６枚以上のマスク工程又は４枚以下のマスク工程でも形成できる。
【００７２】
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も本発明の権利範囲に属するものである。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１実施例に係る液晶表示装置の概念図である。
【図２】本発明の第１実施例に係る液晶表示装置の回路図である。
【図３】本発明の第１実施例に係る液晶表示装置の配置図である。
【図４】図３のＩＶ−ＩＶ’線に沿った断面図である。
【図５】本発明の第１実施例に係る薄膜トランジスタ基板の製造工程を説明するための図である。
【図６】本発明の第１実施例に係る薄膜トランジスタ基板の製造工程を説明するための図である。
【図７】本発明の第１実施例に係る薄膜トランジスタ基板の製造工程を説明するための図である。
【図８】図５のＶＩＩＩ−ＶＩＩＩ’線に沿った断面図である。
【図９】図６のＩＸ−ＩＸ’線に沿った断面図である。
【図１０】図７のＸ−Ｘ’線に沿った断面図である。
【符号の説明】
【００７４】
１０、２０    基板
３０    液晶
１００−Ｇａ、１００−Ｇｂ    ゲートライン
１１０−Ｇa、１１０−Ｇｂ    ゲート電圧入力パッド部
２００−Ｄａ    第１データライン
２００−Ｄｂ    第２データライン
３００−Ｃａ、３００−Ｃｂ    充電制御ライン
３１０−Ｃa、３１０−Ｃｂ    充電制御ゲート電圧入力パッド部
４００    ストレージライン
４１０    突出部
５００    単位画素
５０１、５０２    サブ画素
５１０、５２０    画素電極
５３０    保護膜
６０１、６０２    薄膜トランジスタ
６１１、６２１、７１１    ゲート端子
６１２、６２２    ゲート絶縁膜
６１３、６２３、７１３    半導体層
６１４、６２４    オーミックコンタクト層
６３１、６４１、７２１    ソース端子
７２２    ソースコンタクトホール
６５１、６６１、７３１    ドレイン端子
７３２    ドレインコンタクトホール
６５２、６６２    コンタクトホール
７０１    充電制御トランジスタ
８００    充電制御電極
９１０    遮光パターン
９２０    カラーフィルタ
９３０    オーバーコート膜
９４０    共通電極
９４１    切開パターン
１０００    薄膜トランジスタ基板
２０００    共通電極基板
Ｃｌｃ１、Ｃｌｃ２    液晶キャパシタ
Ｃｓｔ１、Ｃｓｔ２    ストレージキャパシタ
Ｃｄｏｗｎ    チャージダウンキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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