(57)【要約】【課題】Ｃａｃｈｅ ＳＲＡＭの容量を大きくすることなく、複数の波形を発生出力できる任意波形発生器を実現すること。【解決手段】外部から入力される複数のトリガ信号に基づき、それぞれのトリガ信号に割り当てられた所定の波形データをメモリから読み出して出力するように構成された任意波形発生器において、前記波形データの出力系統に２個のＦＩＦＯ形式のキャッシュメモリが並列接続され、これらキャッシュメモリは相補的に読み出しと書き込みを行うことを特徴とするもの。  【選択図】                    図１
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【特許請求の範囲】
【請求項１】
外部から入力される複数のトリガ信号に基づき、それぞれのトリガ信号に割り当てられた所定の波形データをメモリから読み出して出力するように構成された任意波形発生器において、
前記波形データの出力系統に２個のＦＩＦＯ形式のキャッシュメモリが並列接続され、
これらキャッシュメモリは相補的に読み出しと書き込みを行うことを特徴とする任意波形発生器。
【請求項２】
前記トリガ信号は、波形切り替え時点から各キャッシュメモリに波形データを十分書き込むのに要する時間よりも前に出力されることを特徴とする請求項１記載の任意波形発生器。
【請求項３】
前記キャッシュメモリの相補的な読み出しと書き込みは、波形切り替えタイマにより制御されることを特徴とする請求項１または２記載の任意波形発生器。
【請求項４】
前記キャッシュメモリへの波形データの書き込み中に他のトリガ信号の入力を検出することにより警報フラグを出力する波形切り替え制御部を設けたことを特徴とする請求項１から３のいずれかに記載の任意波形発生器。
【請求項５】
前記波形切り替え制御部は、書き込み中のキャッシュメモリに他のトリガ信号に対応した波形データを改めて書き込むように制御することを特徴とする請求項４記載の任意波形発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意波形発生器に関し、詳しくは、トリガ信号に応じて出力波形を切り替えるように構成された装置の改良に関するものである。
【背景技術】
【０００２】
図５は、アナログＬＳＩの試験を行う半導体試験装置の概念構成例を示すブロック図である。図５において、半導体試験装置１００には、パターン発生器として機能するデジタルピンモジュール１１０、任意波形発生器１２０、波形取り込み器として機能するデジタイザ１３０が設けられている。
【０００３】
任意波形発生器１２０は、任意波形発生器１２０の外部から入力されるトリガ信号Ｔｒｇに基づいて、任意の波形を発生する。任意波形発生器１２０のトリガ源としては、半導体試験装置１００内では、デジタルピンモジュール１１０からのパターン同期信号やデジタイザ１３０からの取り込み開始/終了信号などがある。半導体試験装置１００外では、被測定物（ＤＵＴ）２００からのステータス信号や、その他の測定器３００やハンドラー/プローバー４００からの信号などがある。任意波形発生器１２０では、各トリガ信号に対して発生させる任意波形をあらかじめ定義することができる。
【０００４】
図６は４本のトリガ入力の例を示している。トリガ信号Ｔｒｇ１には波形１を割り当てることができ、同様にトリガ信号Ｔｒｇ２、３、４にそれぞれ波形２、３、４を割り当てることができる。
【０００５】
これにより、任意波形発生器１２０は、前述のいずれかのトリガ源からトリガ信号Ｔｒｇが入力されると、図６のようにあらかじめ設定された定義に従って、ＤＵＴ２００に所定の任意波形を発生出力する。たとえばトリガ信号Ｔｒｇ１が入力されると、波形１が出力される。
【０００６】
ところで、最近のＤＵＴ２００は多種多様の複雑な機能を持つので、テストに要求される任意波形も多種多様であり、図７に示すように複数種類の波形１〜波形ｎを定義することが一般的に行われている。なお、これら波形１〜波形ｎはデータ量が大きいことから、通常、ＳＲＡＭではなくＳＤＲＡＭなどの大容量メモリに格納される。
【０００７】
そして、半導体試験装置１０は、ＤＵＴ２００の高速化とも相まって、ＤＵＴ２００のテストを非常に高速に実行することが求められている。
【０００８】
また、ＤＵＴ２００のテスト仕様によっては波形を途切れさせることができず、定義した波形を連続的に切り替えなければならない。たとえばＤＵＴ２００にＰＬＬが組み込まれているときに波形が一旦とまると、ＰＬＬが再びＬｏｃｋされるまでに相当の時間がかかることになり、テスト時間が増加するという問題が発生する。
【０００９】
さらに、ＤＵＴ２００のテスト仕様がたとえば入力される正弦波信号を１ＭＨｚから１．１ＭＨｚのように一定の範囲で連続的に変化させるように規定されている場合は、高速化ではなく途切れるとテストができないことになる。
【００１０】
したがって、任意波形発生器１２０は、入力されるトリガ信号Ｔｒｇに応じて、出力波形を途切れさせることなく切り替えなければならない。
【００１１】
図８は、従来の任意波形発生器１２０の一例を示すブロック図である。複数種類１〜ｎの波形データは、メモリ制御部１２１から出力されるトリガ信号Ｔｒｇにしたがって、各波形データに対応するように個別に設けられた複数系統の波形データ格納部１２２１〜１２２ｎからそれぞれ読み出される。
【００１２】
これら波形データ格納部１２２１〜１２２ｎは、ＳＤＲＡＭに格納されている波形データがrefreshやpre-chargeなどのコマンドで一定の時間内には読み出せないことを考慮し、波形データを格納するＳＤＲＡＭと、ＳＤＲＡＭに格納されている波形データの先頭の数百データを蓄えるＦＩＦＯ形式のキャッシュメモリ（以下Ｃａｃｈｅ ＳＲＡＭ）とで構成されている。
【００１３】
このような構成において、メモリ制御部１２１からトリガ信号Ｔｒｇが入力された直後はＣａｃｈｅ ＳＲＡＭに蓄えられた波形データがＤＵＴ２００に出力されるとともに、その間に続く波形データがＳＤＲＡＭからＣａｃｈｅ ＳＲＡＭに吸い上げられる。このしくみによって、波形を途切れさせることなく連続的に切り替えることが可能となる。
【００１４】
図９は図８の構成におけるトリガ信号Ｔｒｇと波形データの割り当て例を示すトリガ割り当てテーブルであり、メモリ制御部１２１に設けられている。図１０は図９の波形データ割り当てに基づく図８の動作説明図である。
【００１５】
トリガ信号Ｔｒｇ１が入力されると、まず波形１用のＣａｃｈｅ ＳＲＡＭに蓄えられた波形データ（ここではsine）が出力される。Ｃａｃｈｅ ＳＲＡＭに蓄えられた波形データ(sine)が出力されている間にメモリ制御部１２１はＣａｃｈｅ ＳＲＡＭに蓄えられた波形データに続く波形データをＳＤＲＡＭから読み込む。Ｃａｃｈｅ ＳＲＡＭはＦＩＦＯ構造となっているため、Ｃａｃｈｅ ＳＲＡＭにあらかじめ蓄えられた波形データと連続するようにＳＤＲＡＭから読み出した波形データを書き込むことができる。よって、あらかじめ蓄えられたＣａｃｈｅ ＳＲＡＭの波形データがなくなると、あらかじめ蓄えられた波形データの出力中にＳＤＲＡＭから読み出されたデータが続いて出力される。
【００１６】
次に、トリガ信号Ｔｒｇ２が入力される。トリガ信号Ｔｒｇ２の入力直後は波形２用のＣａｃｈｅ ＳＲＡＭに蓄えられた波形データ（ここではramp up）が出力される。Ｃａｃｈｅ ＳＲＡＭに蓄えられた波形データ(ramp up)が出力されている間にメモリ制御部１２１はＣａｃｈｅ ＳＲＡＭに蓄えられた波形データに続く波形データをＳＤＲＡＭから読み込む。Ｃａｃｈｅ ＳＲＡＭはＦＩＦＯ構造となっているため、Ｃａｃｈｅ ＳＲＡＭにあらかじめ蓄えられた波形データと連続するようにＳＤＲＡＭから読み出した波形データを書き込むことができる。よって、あらかじめ蓄えられたＣａｃｈｅ ＳＲＡＭの波形データがなくなると、あらかじめ蓄えられた波形データの出力中にＳＤＲＡＭから読み出されたデータが続いて出力される。
【００１７】
トリガ信号Ｔｒｇ３が入力されると、トリガ信号Ｔｒｇ３の入力直後は波形３用のＣａｃｈｅ ＳＲＡＭに蓄えられた波形データ（ここではramp down）が出力され、以下同様のメモリ制御が行われることになる。
【００１８】
図８の構成では、Ｃａｃｈｅ ＳＲＡＭにはトリガ信号Ｔｒｇ後に出力される波形データが蓄えられるので、トリガ信号Ｔｒｇの種類分だけ必要となる。
【００１９】
特許文献１には、波形メモリまたはシーケンサメモリのサイズを増大することなく、変更可能な信号波形を生成できる任意波形発生器の構成が記載されている。
【００２０】
【特許文献１】特開２００７−８６０７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
波形データが格納されるＳＤＲＡＭはユーザーの波形定義用として使われるので、容量が大きくなればそれだけ多くの波形が定義できることになり、ユーザーに対してメリットがあるが、Ｃａｃｈｅ ＳＲＡＭは基本的にはハードウェアの必要に基づき存在するものであり、容量が大きくなってもユーザーには直接的なメリットはない。
【００２２】
最近の複雑な機能を持つＤＵＴ２００に対するテストを効率よく行うためには、一連のテスト中にトリガ信号毎に波形を切り替えのために用意するＣａｃｈｅ ＳＲＡＭの容量を大きくしなければならない。
【００２３】
しかしながら、Ｃａｃｈｅ ＳＲＡＭが大きくなれば、コスト高となり、実装面積、部品点数も増大することになる。
【００２４】
本発明は、これらの問題点に鑑みてなされたものであり、その目的は、Ｃａｃｈｅ ＳＲＡＭの容量を大きくすることなく、複数の波形を発生出力できる任意波形発生器を実現することにある。
【課題を解決するための手段】
【００２５】
このような問題を解決するため、請求項１記載の発明は、
外部から入力される複数のトリガ信号に基づき、それぞれのトリガ信号に割り当てられた所定の波形データをメモリから読み出して出力するように構成された任意波形発生器において、
前記波形データの出力系統に２個のＦＩＦＯ形式のキャッシュメモリが並列接続され、
これらキャッシュメモリは相補的に読み出しと書き込みを行うことを特徴とする。
【００２６】
請求項２記載の発明は、請求項１に記載の任意波形発生器において、
前記トリガ信号は、波形切り替え時点から各キャッシュメモリに波形データを十分書き込むのに要する時間よりも前に出力されることを特徴とする。
【００２７】
請求項３記載の発明は、請求項１または２に記載の任意波形発生器において、
前記キャッシュメモリの相補的な読み出しと書き込みは、波形切り替えタイマにより制御されることを特徴とする。
【００２８】
請求項４記載の発明は、請求項１から３のいずれかに記載の任意波形発生器において、
前記キャッシュメモリへの波形データの書き込み中に他のトリガ信号の入力を検出することにより警報フラグを出力する波形切り替え制御部を設けたことを特徴とする。
【００２９】
請求項５記載の発明は、請求項４に記載の任意波形発生器において、
前記波形切り替え制御部は、書き込み中のキャッシュメモリに他のトリガ信号に対応した波形データを改めて書き込むように制御することを特徴とする。
【発明の効果】
【００３０】
これらの任意波形発生器によれば、Ｃａｃｈｅ ＳＲＡＭの容量を大きくすることなく、複数の波形を発生出力することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明について図面を参照して説明する。図１は本発明の一実施例を示すブロック図であり、図８と共通する部分には同一符号を付けている。図１において、波形データ格納部１２２１〜１２２ｎは波形データを格納するＳＤＲＡＭのみで構成され、図８の波形データ格納部１２２１〜１２２ｎで用いられているＦＩＦＯ形式のＣａｃｈｅ ＳＲＡＭは削除されている。
【００３２】
これら図８の波形データ格納部１２２１〜１２２ｎで用いられているＦＩＦＯ形式のＣａｃｈｅ ＳＲＡＭに代えて、波形切り替えタイマ１２３と、２個のＦＩＦＯ形式のＣａｃｈｅ ＳＲＡＭ１２４１、１２４2が設けられている。なお、これらＣａｃｈｅ ＳＲＡＭ１２４１、１２４2の容量は、従来のＣａｃｈｅ ＳＲＡＭと同様に、数百データが蓄えられる程度とする。
【００３３】
すなわち、波形切り替えタイマ１２３には制御信号としてメモリ制御部１２１の出力信号が入力され、波形切り替えタイマ１２３からＣａｃｈｅ ＳＲＡＭ１２４１、１２４2に対して書き込み動作と読み出し動作を相補的に切り替える書き込み選択信号ｗ＿ｓｅｌおよび読み出し選択信号ｒ＿ｓｅｌが出力されている。
【００３４】
これらＣａｃｈｅ ＳＲＡＭ１２４１、１２４2の入力端子には各波形データ格納部１２２１〜１２２ｎにおいて波形データを格納するＳＤＲＡＭの出力端子が接続され、Ｃａｃｈｅ ＳＲＡＭ１２４１、１２４2の出力端子はＤＵＴ２００に接続されている。
【００３５】
図２は図１の構成におけるトリガ信号Ｔｒｇと波形データの割り当て例を示すトリガ割り当てテーブルであり、メモリ制御部１２１に設けられている。トリガ信号Ｔｒｇ１〜４にはそれぞれsine波形、ramp up波形、ramp down波形、方形波形が割り当てられているものとする。
【００３６】
図３は図２の波形データ割り当てに基づく図１の動作説明図である。最初にトリガ信号Ｔｒｇ１が入力される。波形データ格納部１２２１からＣａｃｈｅ ＳＲＡＭを取り除いているので、波形１の波形データ(sine)が格納されているＳＤＲＡＭからＤＵＴ２００に与える波形データを読み出す必要がある。ＳＤＲＡＭはrefresh cycleなどが発生することから波形データを一定の間隔で直接ＤＵＴ２００に出すことができないため、一方のＣａｃｈｅ ＳＲＡＭ１２４１に一旦蓄える。
【００３７】
波形切り替えタイマ１２３から相補的に出力される書き込み選択信号ｗ＿ｓｅｌおよび読み出し選択信号ｒ＿ｓｅｌに基づき、波形１の波形データ(sine)が一方のＣａｃｈｅ ＳＲＡＭ１２４１に十分蓄えられる時間(Tdelay)待った後、一方のＣａｃｈｅ ＳＲＡＭ１２４１から波形１の波形データ(sine)をＤＵＴ２００に出力する。
【００３８】
次に、トリガ信号Ｔｒｇ２が入力される。現在、波形１の波形データ(sine)が一方のＣａｃｈｅ ＳＲＡＭ１２４１を使って出力されているので、トリガ信号Ｔｒｇ２入力後、他方のＣａｃｈｅ ＳＲＡＭ１２４2に波形２の波形データ(ramp up)を波形データ格納部１２２2のＳＤＲＡＭから読み出して蓄える。このときＤＵＴ２００へは一方のＣａｃｈｅ ＳＲＡＭ１２４１を使って波形１の波形データ(sine)が出力され続けるので波形が途切れることはない。
【００３９】
波形切り替えタイマ１２３から相補的に出力される書き込み選択信号ｗ＿ｓｅｌおよび読み出し選択信号ｒ＿ｓｅｌに基づき、波形２の波形データ(ramp up)が他方のＣａｃｈｅ ＳＲＡＭ１２４2に十分蓄えられる時間(Tdelay)待った後、波形データの読み出し先を一方のＣａｃｈｅ ＳＲＡＭ１２４１から他方のＣａｃｈｅ ＳＲＡＭ１２４2に切り替えることにより、波形はsineからramp upに切り替わる。
【００４０】
ここで、トリガ信号Ｔｒｇ入力からＤＵＴ２００への波形データ出力に切り替わるのには一定時間Tdelayだけかかるので、実際にはユーザーが切り替えたい時点よりも一定時間Tdelayだけ前にトリガ信号Ｔｒｇを出せばよいことになる。
【００４１】
次に、トリガ信号Ｔｒｇ３が入力される。現在、波形２の波形データ(ramp up)が他方のＣａｃｈｅ ＳＲＡＭ１２４2を使って出力されているが、一方のＣａｃｈｅ ＳＲＡＭ１２４１はトリガ信号Ｔｒｇ１に基づく波形１の波形データ(sine)の出力が終了しているので、波形３の波形データ(ramp down)はＳＤＲＡＭから読み出された後、一方のＣａｃｈｅ ＳＲＡＭ１２４１に蓄えられる。このときＤＵＴ２００へは他方のＣａｃｈｅ ＳＲＡＭ１２４2を使って波形データ(ramp up)が出力され続けるので波形が途切れることはない。
【００４２】
波形切り替えタイマ１２３から相補的に出力される書き込み選択信号ｗ＿ｓｅｌおよび読み出し選択信号ｒ＿ｓｅｌに基づき、波形３の波形データ(ramp down)が一方のＣａｃｈｅ ＳＲＡＭ１２４１に十分蓄えられる時間(Tdelay)待った後、波形データの読み出し先を他方のＣａｃｈｅ ＳＲＡＭ１２４2から一方のＣａｃｈｅ ＳＲＡＭ１２４１に切り替えることにより、波形はramp upからramp downに切り替わる。
【００４３】
以下、同様にして、トリガ信号Ｔｒｇ４で他方のＣａｃｈｅ ＳＲＡＭ１２４2を使うことにより、波形が途切れることなくユーザーが指定したタイミングでramp downから方形波形に切り替えることが可能になる。
【００４４】
このような構成によれば、従来の構成では切り替える波形の種類の数すなわちトリガ信号Ｔｒｇの数だけ必要だったＣａｃｈｅ ＳＲＡＭをトリガ信号Ｔｒｇの数には関係なく２つだけにすることが可能になった。
【００４５】
これにより、波形を切り替えるために必要なＣａｃｈｅ ＳＲＡＭの容量を小さくすることができるので実装面積や部品点数を削減できて空いたスペースに他の回路を入れることが可能になり、任意波形発生器の１カードあたりのチャンネル数を増やしたり、ＤＳＰチップなどの付加機能を増設することができる。
【００４６】
なお、図１の実施例によれば、波形切り替えタイマ１２３を使ってＣａｃｈｅ ＳＲＡＭの数を大幅に削減できたが、トリガ信号Ｔｒｇが入力された後における波形切り替えタイマ１２３の動作中に次のトリガ信号Ｔｒｇが入ってきた場合、前後のトリガ信号Ｔｒｇが重なることになり、再度、一方のＣａｃｈｅ ＳＲＡＭ１２４１と他方のＣａｃｈｅ ＳＲＡＭ１２４2との切り替えを行おうとすると問題となる。
【００４７】
ユーザーがトリガ設定を行う場合はトリガ信号Ｔｒｇが重ならないようにすることができるが、プログラムミスやユーザーが設定しないたとえばＤＵＴ２００からのトリガ信号Ｔｒｇなどによりタイマ動作中に次のトリガ信号Ｔｒｇが入力され、トリガ信号Ｔｒｇが重なってしまうことが考えられる。
【００４８】
このような問題は、図４のように構成することで解決できる。図４は本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図４において、波形切り替え制御部１２４にはメモリ制御部１２１からトリガ信号Ｔｒｇ１〜ｎの論理和に基づくタイミング信号が入力されている。そして、波形切り替え制御部１２４からメモリ制御部１２１にリロード信号が出力され、波形切り替えタイマ１２３に切り替え制御信号が出力され、外部に警報フラグが出力されている。
【００４９】
波形切り替え制御部１２４は、波形切り替えタイマ１２３の動作中に、続いて別のトリガ信号Ｔｒｇが入ってきた場合、次の二つの動作（Ａ）と（Ｂ）を選択できる。
【００５０】
動作（Ａ）
先に入力されたトリガ信号Ｔｒｇを優先させる場合は、トリガ信号Ｔｒｇが重なったときに警報フラグを立てるとともに、２発目以降のトリガ信号Ｔｒｇを無視する。
【００５１】
動作（Ｂ）
これに対し、後に入力されたトリガ信号Ｔｒｇを優先させる場合は、トリガ信号Ｔｒｇが重なったときに警報フラグを立てて、後に入力されたトリガ信号Ｔｒｇに対する波形データをＳＤＲＡＭからＣａｃｈｅへ再読み込みする。波形切り替えタイマ１２３は、後に入力されたトリガ信号Ｔｒｇのタイミングで再スタートさせればよい。
【００５２】
図４の構成に基づき以上の処理を行うことで、波形切り替えタイマ１２３の動作中に間違えて入ってきたトリガ信号Ｔｒｇを適切に処理できる。
【００５３】
なお、上記実施例では、半導体試験装置に用いる任意波形発生器について説明したが、単体で用いるものであってもよい。
【００５４】
以上説明したように、本発明によれば、Ｃａｃｈｅ ＳＲＡＭの容量を大きくすることなく、複数の波形を発生出力できる任意波形発生器が実現できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の構成におけるトリガ信号Ｔｒｇと波形データの割り当て例を示すトリガ割り当てテーブル例図である。
【図３】図２の波形データ割り当てに基づく図１の動作説明図である。
【図４】本発明の他の実施例を示すブロック図である。
【図５】アナログＬＳＩの試験を行う半導体試験装置の概念構成例を示すブロック図である。
【図６】４本のトリガ入力の説明図である。
【図７】複数ｎ本のトリガ入力の説明図である。
【図８】従来の任意波形発生器１２０の一例を示すブロック図である。
【図９】図８の構成におけるトリガ信号Ｔｒｇと波形データの割り当て例を示すトリガ割り当てテーブル例図である。
【図１０】図９の波形データ割り当てに基づく図８の動作説明図である。
【符号の説明】
【００５６】
１２０  任意波形発生器
１２１  メモリ制御部
１２２  波形データ格納部
１２３  波形切り替えタイマ
１２４  Ｃａｃｈｅ ＳＲＡＭ
２００  ＤＵＴ
【図１】
2010139414.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010139414.tif 000012