(57)【要約】【課題】出力回路における各トランジスタのゲート・ソース間に印加される電圧を制限するための構成や単位回路へ入力される制御信号の振幅を小さくするための構成を簡素化する。【解決手段】単位回路Ｊは、電源線１０１と接地線１０３との間に直列に接続された第１のＰチャネルトランジスタ、第２のＰチャネルトランジスタ、第１のＮチャネルトランジスタ、および第２のＮチャネルトランジスタとを備える。そして、第１のＰチャネルトランジスタがオン状態のときにその電位がＶＤＤとなり、第１のＰチャネルトランジスタがオフ状態のときにその電位がＶＲＥＦ＋Ｖtp2となる第１出力信号Ｖ１を第１出力端子から出力し、第２のＮチャネルトランジスタがオン状態のときにその電位がＧＮＤとなり、第２のＮチャネルトランジスタがオフ状態のときにその電位がＶＲＥＦ−Ｖtn1となる第２出力信号Ｖ２を第２出力端子から出力する。【選択図】図１
2010258860.tif 000002
【特許請求の範囲】
【請求項１】
第１電位が供給される第１電源線と、
前記第１電位より低電位である第２電位が供給される第２電源線と、
前記第１電源線と前記第２電源線との間に直列に接続された第１のＰチャネルトランジスタ、第２のＰチャネルトランジスタ、第１のＮチャネルトランジスタ、および第２のＮチャネルトランジスタと、
前記第１のＰチャネルトランジスタのゲートに接続され、第１制御信号が供給される第１入力端子と、
前記第２のＮチャネルトランジスタのゲートに接続され、第２制御信号が供給される第２入力端子と、
前記第１のＰチャネルトランジスタと前記第２のＰチャネルトランジスタとの接続点に設けられ、第１出力信号が取り出される第１出力端子と、
前記第１のＮチャネルトランジスタと前記第２のＮチャネルトランジスタとの接続点に設けられ、第２出力信号が取り出される第２出力端子とを備え、
前記第２のＰチャネルトランジスタのゲートには、前記第１電位よりも低電位であり且つ前記第２電位よりも高電位である第１基準電位が供給され、
前記第１のＮチャネルトランジスタのゲートには前記第１基準電位と同電位、あるいは前記第１基準電位よりも低電位であり且つ前記第２電位よりも高電位である、第２基準電位が供給され、
前記第１入力端子および前記第２入力端子には、前記第１のＰチャネルトランジスタおよび前記第２のＮチャネルトランジスタの一方がオン状態のときに他方がオフ状態となるように前記第１制御信号および前記第２制御信号が各々供給され、
前記第１基準電位より前記第２のＰチャネルトランジスタの閾値電圧だけ高い電位を第３電位、前記第２基準電位より前記第１のＮチャネルトランジスタの閾値電圧だけ低い電位を第４電位としたとき、
前記第１のＰチャネルトランジスタがオン状態のときに前記第１電位となり、前記第１のＰチャネルトランジスタがオフ状態のときに前記第３電位となる前記第１出力信号を前記第１出力端子から出力し、
前記第２のＮチャネルトランジスタがオン状態のときに前記第２電位となり、前記第２のＮチャネルトランジスタがオフ状態のときに前記第４電位となる前記第２出力信号を前記第２出力端子から出力する、
ことを特徴とする単位回路。
【請求項２】
請求項１に記載の単位回路と、
前記第１電源線と前記第２電源線との間に直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタと、前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの接続点と接続される第３出力端子とを備えた出力回路と、を具備し、
前記単位回路の前記第１出力端子が前記出力回路のＰチャネルトランジスタのゲートに接続され、
前記単位回路の前記第２出力端子が前記出力回路のＮチャネルトランジスタのゲートに接続される、
ことを特徴とする電子回路。
【請求項３】
請求項１に記載の単位回路を複数備え、
前記第１電源線と前記第２電源線との間に直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタと、前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの接続点と接続される第３出力端子とを備えた出力回路をさらに具備し、
前記複数の単位回路において、前段の単位回路の前記第１出力端子が後段の単位回路の前記第１入力端子に接続され、前段の単位回路の前記第２出力端子が後段の単位回路の前記第２入力端子に接続され、
最終段の単位回路の前記第１出力端子が前記出力回路のＰチャネルトランジスタのゲートに接続され、
最終段の単位回路の前記第２出力端子が前記出力回路のＮチャネルトランジスタのゲートに接続される、
ことを特徴とする電子回路。
【請求項４】
請求項１に記載の単位回路を２つ備え、
前記第１電源線と前記第２電源線との間に直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタと、前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの接続点と接続される第３出力端子とを備えた出力回路をさらに具備し、
一方の前記単位回路の前記第１出力端子が前記出力回路のＰチャネルトランジスタのゲートに接続され、
他方の前記単位回路の前記第２出力端子が前記出力回路のＮチャネルトランジスタのゲートに接続される、
ことを特徴とする電子回路。
【請求項５】
各々が、請求項１に記載の単位回路を複数備える第１単位回路群および第２単位回路群と、
前記第１電源線と前記第２電源線との間に直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタと、前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの接続点と接続される第３出力端子とを備えた出力回路と、を具備し、
前記第１単位回路群において、
前段の単位回路の前記第１出力端子が後段の単位回路の前記第１入力端子に接続され、前段の単位回路の前記第２出力端子が後段の単位回路の前記第２入力端子に接続され、最終段の単位回路の前記第１出力端子が前記出力回路のＰチャネルトランジスタのゲートに接続され、
前記第２単位回路群において、
前段の単位回路の前記第１出力端子が後段の単位回路の前記第１入力端子に接続され、前段の単位回路の前記第２出力端子が後段の単位回路の前記第２入力端子に接続され、最終段の単位回路の前記第２出力端子が前記出力回路のＮチャネルトランジスタのゲートに接続される、
ことを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰチャネルトランジスタおよびＮチャネルトランジスタを備えた単位回路、および、そのような単位回路を具備する電子回路に関する。
【背景技術】
【０００２】
図１７は、特許文献１の図１に示される回路を変形して得られる図である。図１７に示すように、電子回路Ｘは、出力回路Ａ、単位回路Ｂ〜Ｅ、レギュレータＲＨおよびＲＬを備える。出力回路Ａは、電源電位ＶＤＤが供給される電源線１１と接地電位ＧＮＤが供給される接地線１３との間に直列に接続されるＰチャネルトランジスタＰaおよびＮチャネルトランジスタＮaを含み、ＰチャネルトランジスタＰaとＮチャネルトランジスタＮaとの接続点は出力端子Ｓ１と接続される。
【０００３】
単位回路Ｂ〜Ｅの各々は、互いに直列に接続されるＰチャネルトランジスタ（Ｐb，Ｐc，Ｐd，Ｐe）およびＮチャネルトランジスタ（Ｎb，Ｎc，Ｎd，Ｎe）を備える。単位回路ＢおよびＣは、電源線１１と、電源電位ＶＤＤよりもＶＨだけ低い電位ＶＤＤ−ＶＨが供給される低位側電位供給線１５との間に配置される。低位側電位供給線１５に供給される電位ＶＤＤ−ＶＨは、レギュレータＲＨによって設定される。単位回路ＢのＰチャネルトランジスタＰbおよびＮチャネルトランジスタＮbの各々のゲートは、制御信号ＮＨが供給される入力端子Ｉ１に接続される。ＰチャネルトランジスタＰbとＮチャネルトランジスタＮbとの接続点は出力端子Ｓ２と接続され、当該出力端子Ｓ２は入力端子Ｉ２に接続される。入力端子Ｉ２は、単位回路ＣのＰチャネルトランジスタＰcおよびＮチャネルトランジスタＮcの各々のゲートに接続される。そして、ＰチャネルトランジスタＰcとＮチャネルトランジスタＮcとの接続点は出力端子Ｓ３と接続され、当該出力端子Ｓ３は出力回路ＡのＰチャネルトランジスタＰaのゲートに接続される。
【０００４】
単位回路ＤおよびＥは、接地線１３と、接地電位ＧＮＤよりもＶＬだけ高い電位ＧＮＤ＋ＶＬが供給される高位側電位供給線１７との間に配置される。高位側電位供給線１７に供給される電位ＧＮＤ＋ＶＬは、レギュレータＲＬによって設定される。単位回路ＤのＰチャネルトランジスタＰdおよびＮチャネルトランジスタＮdの各々のゲートは、制御信号ＮLが供給される入力端子Ｉ３に接続される。ＰチャネルトランジスタＰdとＮチャネルトランジスタＮdとの接続点は出力端子Ｓ４と接続され、当該出力端子Ｓ４は入力端子Ｉ４に接続される。入力端子Ｉ４は、単位回路ＥのＰチャネルトランジスタＰeおよびＮチャネルトランジスタＮeの各々のゲートに接続される。そして、ＰチャネルトランジスタＰeとＮチャネルトランジスタＮeとの接続点は出力端子Ｓ５と接続され、当該出力端子Ｓ５は出力回路ＡのＮチャネルトランジスタＮaのゲートに接続される。
【０００５】
次に、電子回路Ｘの動作について説明する。図１８は、電子回路Ｘの動作を示すタイミングチャートである。図１８に示すように、制御信号ＮＨおよびＮＬは、同じタイミングでハイレベルとローレベルとを交互に繰り返す。ハイレベルのときの制御信号ＮＨの電位はＶＤＤに設定され、ローレベルのときの制御信号ＮＨの電位はＶＤＤ−ＶＨ（＞ＧＮＤ）に設定される。また、ハイレベルのときの制御信号ＮＬの電位はＧＮＤ＋ＶＬ（＜ＶＤＤ）に設定され、ローレベルのときの制御信号ＮＬの電位はＧＮＤに設定される。
制御信号ＮＨおよびＮＬがハイレベルのときは、単位回路Ｂ〜Ｅの各々における各トランジスタは、図１９のように動作する。このとき、単位回路Ｃにおける出力端子Ｓ３の電位は電源電位ＶＤＤに設定されるから、出力回路ＡのＰチャネルトランジスタＰaはオフ状態になる。また、単位回路Ｅにおける出力端子Ｓ５の電位は高位側電位供給線１７に供給される電位ＧＮＤ＋ＶＬに設定されるから、出力回路ＡのＮチャネルトランジスタＮaはオン状態になる。したがって、図１８に示すように、第１出力端子Ｓ１の電位は接地電位ＧＮＤとなる（ローレベル）。
一方、制御信号ＮＨおよびＮＬがローレベルのときは、単位回路Ｂ〜Ｅの各々における各トランジスタは、図２０のように動作する。このとき、単位回路Ｃにおける出力端子Ｓ３の電位は低位側電位供給線１５に供給される電位ＶＤＤ−ＶＨに設定されるから、出力回路ＡのＰチャネルトランジスタＰaはオン状態になる。また、単位回路Ｅにおける出力端子Ｓ５の電位は接地電位ＧＮＤに設定されるから、出力回路ＡのＮチャネルトランジスタはオフ状態になる。したがって、図１８に示すように、第１出力端子Ｓ１の電位は電源電位ＶＤＤとなる（ハイレベル）。
【０００６】
以上の態様では、レギュレータＲＨを設けて、単位回路Ｃにおける出力端子Ｓ３の電位の変化幅をＶＤＤ〜（ＶＤＤ−ＶＨ）に制限している。これにより、出力回路ＡのＰチャネルトランジスタＰaのゲート・ソース間に印加される電圧の値をＶＨ以下に制限することができる。同様に、レギュレータＲＬを設けることで、出力回路ＡのＮチャネルトランジスタＮaのゲート・ソース間に印加される電圧の値をＶＬ以下に制限することができる。
【０００７】
図２１は、従来の電子回路Ｘの他の態様を示す図である。図２１に示す態様では、レギュレータの代わりにツェナーダイオードが設けられている点で図１７に示す態様と相違する。図２１に示すように、単位回路Ｂ〜Ｅは電源線１１と接地線１３との間に配置される。単位回路ＢおよびＣの各々にはＮチャネルトランジスタの代わりに定電流源（Ｑb，Ｑc）が設けられ、単位回路ＤおよびＥの各々にはＰチャネルトランジスタの代わりに定電流源（Ｑd，Ｑe）が設けられる。単位回路ＣのＰチャネルトランジスタＰcのゲートとソースとの間にはツェナーダイオードＺ1が設けられ、出力回路ＡのＰチャネルトランジスタＰaのゲートとソースとの間には、ツェナーダイオードＺ2が設けられる。ツェナーダイオードＺ1およびＺ2の各々のツェナー電圧はＶＨに設定される。単位回路ＥのＮチャネルトランジスタＮeのゲートとソースとの間にはツェナーダイオードＺ3が設けられ、出力回路ＡのＮチャネルトランジスタＮaのゲートとソースとの間には、ツェナーダイオードＺ4が設けられる。ツェナーダイオードＺ3およびＺ4の各々のツェナー電圧はＶＬに設定される。
図２１に示す態様によれば、ツェナーダイオードを用いることで、出力回路ＡのＰチャネルトランジスタＰaのゲート・ソース間にはＶＨ以上の電圧がかからないようにするとともに、ＮチャネルトランジスタＮaのゲート・ソース間にはＶＬ以上の電圧がかからないようにすることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０８−１０７３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の従来技術においては、レギュレータやツェナーダイオードを必要とするため、これによって構成が複雑になるという問題があった。
以上の事情に鑑みて、本発明は、出力回路における各トランジスタのゲート・ソース間に印加される電圧を制限するための構成や単位回路の出力端子の電位の変化幅を制限するための構成を簡素化するという問題の解決を目的としている。
【課題を解決するための手段】
【００１０】
以上の課題を解決するために、本発明に係る単位回路は、第１電位（例えば図１に示すＶＤＤ）が供給される第１電源線と、第１電位より低電位である第２電位（例えば図１に示すＧＮＤ）が供給される第２電源線と、第１電源線と第２電源線との間に直列に接続された第１のＰチャネルトランジスタ、第２のＰチャネルトランジスタ、第１のＮチャネルトランジスタ、および第２のＮチャネルトランジスタと、第１のＰチャネルトランジスタのゲートに接続され、第１制御信号が供給される第１入力端子と、第２のＮチャネルトランジスタのゲートに接続され、第２制御信号が供給される第２入力端子と、第１のＰチャネルトランジスタと第２のＰチャネルトランジスタとの接続点に設けられ、第１出力信号が取り出される第１出力端子と、第１のＮチャネルトランジスタと第２のＮチャネルトランジスタとの接続点に設けられ、第２出力信号が取り出される第２出力端子とを備え、第２のＰチャネルトランジスタのゲートには、第１電位よりも低電位であり且つ第２電位よりも高電位である第１基準電位が供給され、第１のＮチャネルトランジスタのゲートには第１基準電位と同電位、あるいは第１基準電位よりも低電位であり且つ第２電位よりも高電位である、第２基準電位が供給され、第１入力端子および第２入力端子には、第１のＰチャネルトランジスタおよび第２のＮチャネルトランジスタの一方がオン状態のときに他方がオフ状態となるように第１制御信号および第２制御信号が各々供給され、第１基準電位より第２のＰチャネルトランジスタの閾値電圧だけ高い電位を第３電位（例えば図２に示すＶＲＥＦ＋Ｖtp2）、第２基準電位より第１のＮチャネルトランジスタの閾値電圧だけ低い電位を第４電位（例えば図２に示すＶＲＥＦ−Ｖtn1）としたとき、第１のＰチャネルトランジスタがオン状態のときに第１電位となり、第１のＰチャネルトランジスタがオフ状態のときに第３電位となる第１出力信号を第１出力端子から出力し、第２のＮチャネルトランジスタがオン状態のときに第２電位となり、第２のＮチャネルトランジスタがオフ状態のときに第４電位となる第２出力信号を第２出力端子から出力することを特徴とする。
【００１１】
この態様によれば、第１のＰチャネルトランジスタがオフ状態のとき第１出力端子から取り出される第１出力信号は第３電位となるから、第１出力信号（第１出力端子の電位）の変化幅は第１電位〜第３電位に制限される。同様に、第２のＮチャネルトランジスタがオフ状態のとき第２出力端子から取り出される第２出力信号は第４電位となるから、第２出力信号（第２出力端子の電位）の変化幅は第２電位〜第４電位に制限される。よって、本発明では、レギュレータ等を不要として、単位回路の出力端子の電位の変化幅を制限できるという利点がある。
【００１２】
また、本発明に係る電子回路は、上述の単位回路と、第１電源線と第２電源線との間に直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタと、ＰチャネルトランジスタとＮチャネルトランジスタとの接続点と接続される第３出力端子とを備えた出力回路と、を具備し、単位回路の第１出力端子が出力回路のＰチャネルトランジスタのゲートに接続され、単位回路の第２出力端子が出力回路のＮチャネルトランジスタのゲートに接続されることを特徴とする。
【００１３】
この態様においては、第１のＰチャネルトランジスタがオン状態のときに第１電位（例えば図２に示す電位ＶＤＤ）となり、第１のＰチャネルトランジスタがオフ状態のときに第３電位（例えば図２に示す電位ＶＲＥＦ＋Ｖtp2）となる第１出力信号が第１出力端子から取り出されるから、出力回路のＰチャネルトランジスタのゲート・ソース間に印加される電圧を所定値（｜第１電位−第３電位｜）以下に制限することができる。また、第２のＮチャネルトランジスタがオン状態のときに第２電位（例えば図２に示す電位ＧＮＤ）となり、第２のＮチャネルトランジスタがオフ状態のときに第４電位（例えば図２に示す電位ＶＲＥＦ−Ｖtn1）となる第２出力信号が第２出力端子から取り出されるから、出力回路のＮチャネルトランジスタのゲート・ソース間に印加される電圧を所定値（｜第２電位−第４電位｜）以下に制限することができる。このため、この態様によれば、レギュレータ等を不要として、出力回路における各トランジスタのゲート・ソース間に印加される電圧を制限できるという利点がある。
【００１４】
また、本発明に係る電子回路は、上述の単位回路を複数備え、第１電源線と第２電源線との間に直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタと、ＰチャネルトランジスタとＮチャネルトランジスタとの接続点と接続される第３出力端子とを備えた出力回路をさらに具備し、複数の単位回路（例えば図５に示すＪ１およびＪ２）において、前段の単位回路（例えば図５に示すＪ１）の第１出力端子が後段の単位回路（例えば図５に示すＪ２）の第１入力端子に接続され、前段の単位回路の第２出力端子が後段の単位回路の第２入力端子に接続され、最終段の単位回路（例えば図５に示すＪ２）の第１出力端子が出力回路のＰチャネルトランジスタのゲートに接続され、最終段の単位回路の第２出力端子が出力回路のＮチャネルトランジスタのゲートに接続されるという態様とすることもできる。
【００１５】
また、本発明に係る電子回路は、上述の単位回路を２つ（例えば図９に示すＪhおよびＪl）備え、第１電源線と第２電源線との間に直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタと、ＰチャネルトランジスタとＮチャネルトランジスタとの接続点と接続される第３出力端子とを備えた出力回路をさらに具備し、一方の単位回路（例えば図９に示すＪh）の第１出力端子が出力回路のＰチャネルトランジスタのゲートに接続され、他方の単位回路（例えば図９に示すＪl）の第２出力端子が出力回路のＮチャネルトランジスタのゲートに接続されるという態様とすることもできる。
【００１６】
また、本発明に係る電子回路は、各々が、上述の単位回路を複数備える第１単位回路群および第２単位回路群と、第１電源線と第２電源線との間に直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタと、ＰチャネルトランジスタとＮチャネルトランジスタとの接続点と接続される第３出力端子とを備えた出力回路と、を具備し、第１単位回路群において、前段の単位回路（例えば図１２に示すＪh1）の第１出力端子が後段の単位回路（例えば図１２に示すＪh2）の第１入力端子に接続され、前段の単位回路の第２出力端子が後段の単位回路の第２入力端子に接続され、最終段の単位回路（例えば図１２に示すＪh2）の第１出力端子が出力回路のＰチャネルトランジスタのゲートに接続され、第２単位回路群において、前段の単位回路（例えば図１２に示すＪl1）の第１出力端子が後段の単位回路（例えば図１２に示すＪl2）の第１入力端子に接続され、前段の単位回路の第２出力端子が後段の単位回路の第２入力端子に接続され、最終段の単位回路（例えば図１２に示すＪl2）の第２出力端子が出力回路のＮチャネルトランジスタのゲートに接続されるという態様とすることもできる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態に係る電子回路の概略構成図である。
【図２】同実施形態に係る電子回路の動作を示すタイミングチャートである。
【図３】制御信号がハイレベルのときの動作を示す図である。
【図４】制御信号がローレベルのときの動作を示す図である。
【図５】第２実施形態に係る電子回路の概略構成を示す図である。
【図６】同実施形態に係る電子回路の動作を示すタイミングチャートである。
【図７】制御信号がハイレベルのときの動作を示す図である。
【図８】制御信号がローレベルのときの動作を示す図である。
【図９】第３実施形態に係る電子回路の概略構成図である。
【図１０】制御信号がハイレベルのときの動作を示す図である。
【図１１】制御信号がローレベルのときの動作を示す図である。
【図１２】第４実施形態に係る電子回路の概略構成図である。
【図１３】制御信号がハイレベルのときの動作を示す図である。
【図１４】制御信号がローレベルのときの動作を示す図である。
【図１５】本発明の変形例に係る電子回路の概略構成図である。
【図１６】本発明の変形例に係る単位回路の概略構成図である。
【図１７】従来の電子回路の概略構成図である。
【図１８】従来の電子回路の動作を示すタイミングチャートである。
【図１９】従来の電子回路の制御信号がハイレベルのときの動作を示す図である。
【図２０】従来の電子回路の制御信号がローレベルのときの動作を示す図である。
【図２１】従来の電子回路の他の態様の概略構成図である。
【発明を実施するための形態】
【００１８】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電子回路Ｙの概略構成を示す図面である。図１に示すように、電子回路Ｙは、単位回路Ｊと出力回路Ｋとを備える。単位回路Ｊは、電源電位ＶＤＤが供給される電源線１０１と、接地電位ＧＮＤが供給される接地線１０３との間に直列に接続された第１のＰチャネルトランジスタＰj1、第２のＰチャネルトランジスタＰj2、第１のＮチャネルトランジスタＮj1、および第２のＮチャネルトランジスタＮj2とを含む。
【００１９】
第１のＰチャネルトランジスタＰj1のゲートには第１入力端子Ｉ11が接続され、第２のＮチャネルトランジスタＮj2のゲートには第２入力端子Ｉ12が接続される。第１入力端子Ｉ11および第２入力端子Ｉ12には、第１のＰチャネルトランジスタＰj1および第２のＮチャネルトランジスタＮj2の一方がオン状態のときに他方がオフ状態となるように第１制御信号ＮＨおよび第２制御信号ＮＬが各々供給される。
【００２０】
第１のＰチャネルトランジスタＰj1と第２のＰチャネルトランジスタＰj2との接続点には第１出力信号Ｖ１が取り出される第１出力端子Ｓ11が設けられ、第１のＮチャネルトランジスタＮj1と第２のＮチャネルトランジスタとの接続点には第２出力信号Ｖ２が取り出される第２出力端子Ｓ12が設けられる。また、第２のＰチャネルトランジスタＰj2および第１のＮチャネルトランジスタＮj1の各々のゲートには、基準電位ＶＲＥＦ（ＧＮＤ＜ＶＲＥＦ＜ＶＤＤ）が共通に供給される。例えば、基準電位ＶＲＥＦはＶＤＤ／２に設定することもできる。
【００２１】
出力回路Ｋは、電源線１０１と接地線１０３との間に直列に接続されたＰチャネルトランジスタＰkおよびＮチャネルトランジスタＮkを含む。出力回路ＫのＰチャネルトランジスタＰkのゲートは単位回路Ｊの第１出力端子Ｓ11に接続され、出力回路ＫのＮチャネルトランジスタのゲートは単位回路Ｊの第２出力端子Ｓ12に接続される。ＰチャネルトランジスタＰkとＮチャネルトランジスタＮkとの接続点には第３出力端子Ｓ30が設けられる。
【００２２】
次に、図２から図４を参照しながら、本実施形態に係る電子回路Ｙの動作について説明する。図２は、電子回路Ｙの動作を示すタイミングチャートである。図２に示すように、第１制御信号ＮＨおよび第２制御信号ＮＬは、同じタイミングでハイレベルとローレベルとを交互に繰り返す。ハイレベルのときの第１制御信号ＮＨの電位はＶＤＤに設定され、ローレベルのときの第１制御信号ＮＨの電位は、電位ＶＤＤよりもＶtp1だけ低い電位ＶＤＤ−Ｖtp1（＞ＧＮＤ）に設定される。一方、ハイレベルのときの第２制御信号ＮＬの電位は、ＧＮＤよりもＶtn2だけ高い電位ＧＮＤ＋Ｖtn2（＜ＶＤＤ）に設定され、ローレベルのときの第２制御信号ＮＬの電位はＧＮＤに設定される。
【００２３】
第１制御信号ＮＨおよび第２制御信号ＮＬがハイレベルに設定されると、図３に示すように、単位回路Ｊにおける第１のＰチャネルトランジスタＰj1はオフ状態になる一方、第２のＮチャネルトランジスタＮj2はオン状態になる。このとき、第１のＮチャネルトランジスタＮj1のゲート・ソース間の電圧は｜ＶＲＥＦ−ＧＮＤ｜となる。本実施形態では、第１のＮチャネルトランジスタＮj1の閾値電圧の値は、当該｜ＶＲＥＦ−ＧＮＤ｜を下回る（＜｜ＶＲＥＦ−ＧＮＤ｜）から、第１のＮチャネルトランジスタＮj1はオン状態になる。
【００２４】
このとき、第１出力端子Ｓ11の電位は、第１のＰチャネルトランジスタＰj1がオフすることによって低下するが、第２のＰチャネルトランジスタＰj2に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、第１出力端子Ｓ11の電位は、第２のＰチャネルトランジスタＰj2のゲートに供給される基準電位ＶＲＥＦよりも当該第２のＰチャネルトランジスタＰj2の閾値電圧Ｖtp2だけ高い電位ＶＲＥＦ＋Ｖtp2に設定され、当該電位ＶＲＥＦ＋Ｖtp2が第１出力信号Ｖ１として取り出される（図２参照）。
また、第２のＮチャネルトランジスタＮj2がオン状態となることで、第２出力端子Ｓ12の電位はＧＮＤとなり、当該電位ＧＮＤが第２出力信号Ｖ２として取り出される（図２参照）。
【００２５】
したがって、出力回路ＫのＰチャネルトランジスタＰkのゲートには第１出力信号Ｖ１として電位ＶＲＥＦ＋Ｖtp2が供給される一方、出力回路ＫのＮチャネルトランジスタＮkのゲートには第２出力信号Ｖ２として電位ＧＮＤが供給される。本実施形態では、出力回路ＫのＰチャネルトランジスタＰkの閾値電圧の値は｜ＶＤＤ−（ＶＲＥＦ＋Ｖtp2）｜を下回るから、図３に示すように、このときのＰチャネルトランジスタＰkはオン状態になる。一方、出力回路ＫのＮチャネルトランジスタＮkはオフ状態になる。これにより、図２に示すように、出力回路Ｋにおける第３出力端子Ｓ30の電位はＶＤＤとなる（ハイレベル）。
【００２６】
一方、第１制御信号ＮＨおよび第２制御信号ＮＬがローレベルに設定されると、図４に示すように、単位回路Ｊにおける第１のＰチャネルトランジスタＰj1はオン状態になる一方、第２のＮチャネルトランジスタＮj2はオフ状態になる。これにより、第１出力端子Ｓ11の電位はＶＤＤとなり、当該電位ＶＤＤが第１出力信号Ｖ１として取り出される（図２参照）。また、このとき、第２のＰチャネルトランジスタＰj2のゲート・ソース間の電圧は｜ＶＤＤ−ＶＲＥＦ｜となる。本実施形態では、第２のＰチャネルトランジスタＰj2の閾値電圧の値は、当該｜ＶＤＤ−ＶＲＥＦ｜を下回るから、第２のＰチャネルトランジスタＰj2はオン状態になる。
【００２７】
このとき、第２出力端子Ｓ12の電位は、第２のＮチャネルトランジスタＮj2がオフすることによって上昇するが、第１のＮチャネルトランジスタＮj1に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、第２出力端子Ｓ12の電位は、第１のＮチャネルトランジスタＮj1のゲートに供給される基準電位ＶＲＥＦよりも当該第１のＮチャネルトランジスタＮj1の閾値電圧Ｖtn1だけ低い電位ＶＲＥＦ−Ｖtn1に設定され、当該電位ＶＲＥＦ−Ｖtn1が第２出力信号Ｖ２として取り出される（図２参照）。
【００２８】
したがって、出力回路ＫのＰチャネルトランジスタＰkのゲートには第１出力信号Ｖ１として電位ＶＤＤが供給される一方、出力回路ＫのＮチャネルトランジスタＮkのゲートには第２出力信号Ｖ２として電位ＶＲＥＦ−Ｖtn1が供給される。本実施形態では、出力回路ＫのＮチャネルトランジスタＮkの閾値電圧の値は｜（ＶＲＥＦ−Ｖtn1）−ＧＮＤ｜を下回るから、図４に示すように、このときのＮチャネルトランジスタＮkはオン状態になる。一方、出力回路ＫのＰチャネルトランジスタＰkはオフ状態になる。これにより、図２に示すように、出力回路Ｋにおける第３出力端子Ｓ30の電位はＧＮＤとなる（ローレベル）。
【００２９】
以上に説明したように、本実施形態においては、第１のＰチャネルトランジスタＰj1がオン状態のときに電位ＶＤＤとなり、第１のＰチャネルトランジスタＰj1がオフ状態のときに電位ＶＲＥＦ＋Ｖtp2となる第１出力信号Ｖ１が第１出力端子Ｓ11から取り出される。すなわち、第１出力端子Ｓ11の電位（第１出力信号Ｖ１）の変化幅はＶＤＤ〜（ＶＲＥＦ＋Ｖtp2）に制限される。これにより、出力回路ＫのＰチャネルトランジスタＰkのゲート・ソース間に印加される電圧の値は、｜ＶＤＤ−（ＶＲＥＦ＋Ｖtp2）｜以下に制限される。
また、本実施形態においては、第２のＮチャネルトランジスタＮj2がオン状態のときに電位ＧＮＤとなり、第２のＮチャネルトランジスタＮj2がオフ状態のときに電位ＶＲＥＦ−Ｖtn1となる第２出力信号Ｖ２が第２出力端子Ｓ12から取り出される。すなわち、第２出力端子Ｓ12の電位（第２出力信号Ｖ２）の変化幅は（ＶＲＥＦ−Ｖtn1）〜ＧＮＤに制限される。これにより、出力回路ＫのＮチャネルトランジスタＮkのゲート・ソース間に印加される電圧の値は、｜（ＶＲＥＦ−Ｖtn1）−ＧＮＤ｜以下に制限される。
【００３０】
本実施形態においては、レギュレータ等は不要であるから、出力回路における各トランジスタのゲート・ソース間に印加される電圧を制限するための構成や単位回路の出力端子の電位の変化幅を制限する構成を簡素化できるという利点がある。
【００３１】
＜Ｂ：第２実施形態＞
図５は、本発明の第２実施形態に係る電子回路Ｙの概略構成を示す図である。本実施形態では、単位回路Ｊが複数設けられている点で上述の第１実施形態と相違する。その他の構成は上述の第１実施形態と同じであり、図５に示す単位回路Ｊ１およびＪ２の各々の構成は、第１実施形態における単位回路Ｊの構成と同じである。
【００３２】
単位回路Ｊ１およびＪ２において、前段の単位回路Ｊ１の第１出力端子Ｓ11が後段の単位回路Ｊ２の第１入力端子Ｉ21に接続され、前段の単位回路Ｊ１の第２出力端子Ｓ12が後段の単位回路Ｊ２の第２入力端子Ｉ22に接続される。そして、最終段である単位回路Ｊ２の第１出力端子Ｓ21が出力回路ＫのＰチャネルトランジスタＰkのゲートに接続され、単位回路Ｊ２の第２出力端子Ｓ22が出力回路ＫのＮチャネルトランジスタＮkのゲートに接続される。
【００３３】
次に、図６から図８を参照しながら、本実施形態に係る電子回路Ｙの動作について説明する。図６は、電子回路Ｙの動作を示すタイミングチャートである。第１制御信号ＮＨおよび第２制御信号ＮＬがハイレベルに設定されると、図７に示すように、前段の単位回路Ｊ１においては、第１のＰチャネルトランジスタＰj11はオフ状態になる一方、第２のＮチャネルトランジスタＮj12はオン状態になる。このとき、単位回路Ｊ１における第１出力端子Ｓ11の電位は、第１のＰチャネルトランジスタＰj11がオフすることによって低下するが、第２のＰチャネルトランジスタＰj12に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、単位回路Ｊ１における第１出力端子Ｓ11の電位はＶＲＥＦ＋Ｖtp2となり、当該電位ＶＲＥＦ＋Ｖtp2が後段の単位回路Ｊ２における第１入力端子Ｉ21に供給される。
また、第２のＮチャネルトランジスタＮj2がオン状態となることで、単位回路Ｊ１における第２出力端子Ｓ12の電位はＧＮＤとなり、当該電位ＧＮＤが後段の単位回路Ｊ２の第２入力端子Ｉ22に供給される。
【００３４】
そうすると、後段の単位回路Ｊ２の第１のＰチャネルトランジスタＰj21のゲートには電位ＶＲＥＦ＋Ｖtp2が供給される一方、第２のＮチャネルトランジスタＮj22のゲートには電位ＧＮＤが供給される。本実施形態では、第１のＰチャネルトランジスタＰj21の閾値電圧の値は｜ＶＤＤ−（ＶＲＥＦ＋Ｖtp2）｜を下回るから、このときの第１のＰチャネルトランジスタＰj21はオン状態になる。したがって、単位回路Ｊ２における第１出力端子Ｓ21の電位はＶＤＤとなり、当該電位ＶＤＤが第１出力信号Ｖ１として取り出される（図６参照）。
また、単位回路Ｊ２の第２のＮチャネルトランジスタＮj22はオフ状態となる。このとき、単位回路Ｊ２における第２出力端子Ｓ22の電位は、第２のＮチャネルトランジスタＮj22がオフすることによって上昇するが、第１のＮチャネルトランジスタＮj21に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、単位回路Ｊ２における第２出力端子Ｓ22の電位はＶＲＥＦ−Ｖtn1となり、当該電位ＶＲＥＦ−Ｖtn1が第２出力信号Ｖ２として取り出される（図６参照）。
【００３５】
以上より、出力回路ＫのＰチャネルトランジスタＰkのゲートには第１出力信号Ｖ１として電位ＶＤＤが供給される一方、出力回路ＫのＮチャネルトランジスタＮkのゲートには第２出力信号Ｖ２として電位ＶＲＥＦ−Ｖtn1が供給される。そうすると、出力回路ＫのＰチャネルトランジスタＰkはオフ状態になる一方、出力回路ＫのＮチャネルトランジスタＮkはオン状態になる。したがって、図６に示すように、出力回路Ｋにおける第３出力端子Ｓ30の電位はＧＮＤとなる（ローレベル）。
【００３６】
一方、第１制御信号ＮＨおよび第２制御信号ＮＬがローレベルに設定されると、図８に示すように、前段の単位回路Ｊ１においては、第１のＰチャネルトランジスタＰj11はオン状態になる一方、第２のＮチャネルトランジスタＮj12はオフ状態になる。このとき、単位回路Ｊ１における第２出力端子Ｓ12の電位は、第２のＮチャネルトランジスタＮj12がオフすることによって上昇するが、第１のＮチャネルトランジスタＮj11に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、単位回路Ｊ１における第２出力端子Ｓ12の電位はＶＲＥＦ−Ｖtn1となり、当該電位ＶＲＥＦ−Ｖtn1が後段の単位回路Ｊ２の入力端子Ｉ22に供給される。
また、第１のＰチャネルトランジスタＰj11がオン状態となることで、単位回路Ｊ１における第１出力端子Ｓ11の電位はＶＤＤとなり、当該電位ＶＤＤが後段の単位回路Ｊ２の第１入力端子Ｉ21に供給される。
【００３７】
そうすると、後段の単位回路Ｊ２の第１のＰチャネルトランジスタＰj21のゲートには電位ＶＤＤが供給される一方、第２のＮチャネルトランジスタＮj22のゲートには電位ＶＲＥＦ−Ｖtn1が供給される。本実施形態では、第２のＮチャネルトランジスタＮj22の閾値電圧の値は｜（ＶＲＥＦ−Ｖtn1）−ＧＮＤ｜を下回るから、このときの第２のＮチャネルトランジスタＮj22はオン状態になる。したがって、単位回路Ｊ２における第２出力端子Ｓ22の電位はＧＮＤとなり、当該電位ＧＮＤが第２出力信号Ｖ２として取り出される（図６参照）。
また、単位回路Ｊ２の第１のＮチャネルトランジスタＮj21もオン状態になる。そして、単位回路Ｊ２の第１のＰチャネルトランジスタＰj21はオフ状態になる。このとき、単位回路Ｊ２における第１出力端子Ｓ21の電位は、第１のＰチャネルトランジスタＰj21がオフすることによって低下するが、第２のＰチャネルトランジスタＰj22に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、単位回路Ｊ２における第１出力端子Ｓ21の電位はＶＲＥＦ＋Ｖtp2となり、当該電位ＶＲＥＦ＋Ｖtp2が第１出力信号Ｖ１として取り出される（図６参照）。
【００３８】
以上より、出力回路ＫのＰチャネルトランジスタＰkのゲートには第１出力信号Ｖ１として電位ＶＲＥＦ＋Ｖtp2が供給される一方、出力回路ＫのＮチャネルトランジスタＮkのゲートには第２出力信号Ｖ２として電位ＧＮＤが供給される。そうすると、出力回路ＫのＰチャネルトランジスタＰkはオン状態になる一方、出力回路ＫのＮチャネルトランジスタＮkはオフ状態になる。したがって、図６に示すように、出力回路Ｋにおける第３出力端子Ｓ30の電位はＶＤＤとなる（ハイレベル）。
【００３９】
本実施形態における電子回路Ｙは、出力回路Ｋの前段に複数の単位回路Ｊを直列に接続して構成しているが、各単位回路Ｊ内にレギュレータ等を設ける必要はないから、出力回路における各トランジスタのゲート・ソース間に印加される電圧を制限するための構成や単位回路の出力端子の電位の変化幅を制限する構成を簡素化できるという利点がある。
【００４０】
＜Ｃ：第３実施形態＞
図９は、本発明の第３実施形態に係る電子回路Ｙの概略構成を示す図である。図９に示すように、本実施形態では、２つの単位回路（Ｊh，Ｊl）が設けられ、一方の単位回路Ｊhの第１出力端子Ｓh1が出力回路ＫのＰチャネルトランジスタＰkのゲートに接続され、他方の単位回路Ｊlの第２出力端子Ｓl2が出力回路ＫのＮチャネルトランジスタＮkのゲートに接続される点で上述の第１実施形態と相違する。その他の構成は上述の第１実施形態と同じであり、図９に示す単位回路ＪhおよびＪlの各々の構成は、第１実施形態における単位回路Ｊの構成と同じである。
【００４１】
次に、本実施形態に係る電子回路Ｙの動作について簡単に説明する。本実施形態に係る電子回路Ｙの動作は上述の第１実施形態と同じであり、そのタイミングチャートは図２と同じである。制御信号（ＮＨ，ＮＬ）がハイレベルに設定されると、図１０に示すように、単位回路Ｊhにおいては、第１のＰチャネルトランジスタＰh1はオフ状態になる一方、第２のＮチャネルトランジスタＮh2はオン状態になる。このとき、単位回路Ｊhにおける第１出力端子Ｓh1の電位は、第１のＰチャネルトランジスタＰh1がオフすることによって低下するが、第２のＰチャネルトランジスタＰh2に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、第１出力端子Ｓh1の電位はＶＲＥＦ＋Ｖtp2となり、当該電位ＶＲＥＦ＋Ｖtp2が第１出力信号Ｖ１として取り出される（図２参照）。
また、単位回路Ｊlにおいては、第２のＮチャネルトランジスタＮl2がオン状態になり、単位回路Ｊlにおける第２出力端子Ｓl2の電位はＧＮＤとなる。そして、当該電位ＧＮＤが第２出力信号Ｖ２として取り出される（図２参照）。
【００４２】
したがって、出力回路ＫのＰチャネルトランジスタＰkのゲートには第１出力信号Ｖ１として電位ＶＲＥＦ＋Ｖtp2が供給される一方、出力回路ＫのＮチャネルトランジスタＮkのゲートには第２出力信号Ｖ２として電位ＧＮＤが供給される。これにより、出力回路ＫのＰチャネルトランジスタＰkはオン状態になる一方、出力回路ＫのＮチャネルトランジスタＮkはオフ状態になる。このため、図２に示すように、出力回路Ｋにおける第３出力端子Ｓ30の電位はＶＤＤとなる（ハイレベル）。
【００４３】
一方、制御信号（ＮＨ，ＮＬ）がローレベルに設定されると、図１１に示すように、単位回路Ｊhにおいては、第１のＰチャネルトランジスタＰh1はオン状態になり、単位回路Ｊhにおける第１出力端子Ｓh1の電位はＶＤＤとなる。そして、当該電位ＶＤＤが第１出力信号Ｖ１として取り出される（図２参照）。
また、単位回路Jlにおいては、第１のＰチャネルトランジスタＰl1はオン状態になる一方、第２のＮチャネルトランジスタＮl2はオフ状態になる。このとき、単位回路Ｊlにおける第２出力端子Ｓl2の電位は、第２のＮチャネルトランジスタＮl2がオフすることによって上昇するが、第１のＮチャネルトランジスタＮl1に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、第２出力端子Ｓl2の電位はＶＲＥＦ−Ｖtn1となり、当該電位ＶＲＥＦ−Ｖtn1が第２出力信号Ｖ２として取り出される（図２参照）。
【００４４】
したがって、出力回路ＫのＰチャネルトランジスタＰkのゲートには第１出力信号Ｖ１として電位ＶＤＤが供給される一方、出力回路ＫのＮチャネルトランジスタＮkのゲートには第２出力信号Ｖ２として電位ＶＲＥＦ−Ｖtn1が供給される。これにより、出力回路ＫのＰチャネルトランジスタＰkはオフ状態になる一方、出力回路ＫのＮチャネルトランジスタＮkはオン状態になる。このため、図２に示すように、出力回路Ｋにおける第３出力端子Ｓ30の電位はＧＮＤとなる（ローレベル）。
【００４５】
本実施形態においても、レギュレータ等は不要であるから、各トランジスタのゲート・ソース間に印加される電圧を制限するための構成や単位回路の出力端子の電位の変化幅を制限する構成を簡素化できるという利点がある。
【００４６】
＜Ｄ：第４実施形態＞
図１２は、本発明の第４実施形態に係る電子回路Ｙの概略構成を示す図である。図１２に示すように、本実施形態では、単位回路Ｊh1およびＪh2を含む第１単位回路群Ｇ１と、単位回路Ｊl1およびＪl2を含む第２単位回路群Ｇ２とを備える点で上述の第１実施形態と相違する。その他の構成は上述の第１実施形態と同じであり、各単位回路（Ｊh1，Ｊh2，Ｊl1，Ｊl2）の構成は第１実施形態における単位回路Ｊの構成と同じである。
【００４７】
第１単位回路群Ｇ１において、前段の単位回路Ｊh1の第１出力端子Ｓh11は後段の単位回路Ｊh2の第１入力端子Ｉh21に接続され、前段の単位回路Ｊh1の第２出力端子Ｓh12は後段の単位回路Ｊh2の第２入力端子Ｉh22に接続される。そして、最終段である単位回路Ｊh2の第１出力端子Ｓh21は出力回路ＫのＰチャネルトランジスタＰkのゲートに接続される。
【００４８】
また、第２単位回路群Ｇ２において、前段の単位回路Ｊl1の第１出力端子Ｓl11は後段の単位回路Ｊl2の第１入力端子Ｉl21に接続され、前段の単位回路Ｊl1の第２出力端子Ｓl12は後段の単位回路Ｊl2の第２入力端子Ｉl22に接続される。そして、最終段である単位回路Ｊl2の第２出力端子Ｓl22は出力回路ＫのＮチャネルトランジスタＮkのゲートに接続される。
【００４９】
次に、本実施形態に係る電子回路Ｙの動作について簡単に説明する。本実施形態に係る電子回路Ｙの動作は上述の第２実施形態と同じであり、そのタイミングチャートは図６と同じである。制御信号（ＮＨ，ＮＬ）がハイレベルに設定されると、図１３に示すように、第１単位回路群Ｇ１の前段の単位回路Ｊh1においては、第１のＰチャネルトランジスタＰh11はオフ状態になる一方、第２のＮチャネルトランジスタＮh12はオン状態になる。このとき、単位回路Ｊh1における第１出力端子Ｓh11の電位は、第１のＰチャネルトランジスタＰh11がオフすることによって低下するが、第２のＰチャネルトランジスタＰh12に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、単位回路Ｊh1における第１出力端子Ｓh11の電位はＶＲＥＦ＋Ｖtp2となり、当該電位ＶＲＥＦ＋Ｖtp2が後段の単位回路Ｊh2の第１入力端子Ｉh21に供給される。これにより、後段の単位回路Ｊh2の第１のＰチャネルトランジスタＰh21はオン状態になり、単位回路Ｊh2における第１出力端子Ｓh21の電位はＶＤＤとなる。そして、当該電位ＶＤＤが第１出力信号Ｖ１として取り出される（図６参照）。
【００５０】
また、図１３に示すように、第２単位回路群Ｇ２の前段の単位回路Ｊl1においては、第１のＰチャネルトランジスタＰl11はオフ状態となる一方、第２のＮチャネルトランジスタＮl12はオン状態になる。このとき、単位回路Ｊl1における第１の出力端子Ｓl11の電位は、第１のＰチャネルトランジスタＰl11がオフすることによって低下するが、第２のＰチャネルトランジスタＰl12に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、単位回路Ｊl1における第１の出力端子Ｓl11の電位はＶＲＥＦ＋Ｖtp2となり、当該電位ＶＲＥＦ＋Ｖtp2が後段の単位回路Ｊl2の第１入力端子Ｉl21に供給される。
また、第２のＮチャネルトランジスタＮl12がオン状態となることで、単位回路Ｊl1における第２出力端子Ｓl12の電位はＧＮＤとなり、当該電位ＧＮＤが後段の単位回路Ｊl2の第２入力端子Ｉl22に供給される。
【００５１】
したがって、後段の単位回路Ｊl2においては、第１のＰチャネルトランジスタＰl21がオン状態となる一方、第２のＮチャネルトランジスタＮl22がオフ状態となる。このとき、単位回路Ｊl2における第２出力端子Ｓl22の電位は、第２のＮチャネルトランジスタＮl22がオフすることによって上昇するが、第１のＮチャネルトランジスタＮl21に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、単位回路Ｊl2における第２出力端子Ｓl22の電位はＶＲＥＦ−Ｖtn1となり、当該電位ＶＲＥＦ−Ｖtn1が第２出力信号Ｖ２として取り出される（図６参照）。
【００５２】
以上より、出力回路ＫのＰチャネルトランジスタＰkのゲートには第１出力信号Ｖ１として電位ＶＤＤが供給される一方、出力回路ＫのＮチャネルトランジスタＮkのゲートには第２出力信号Ｖ２として電位ＶＲＥＦ−Ｖtn1が供給される。そうすると、出力回路ＫのＰチャネルトランジスタＰkはオフ状態になる一方、出力回路ＫのＮチャネルトランジスタＮkはオン状態になる。したがって、図６に示すように、出力回路Ｋにおける第３出力端子Ｓ30の電位はＧＮＤとなる（ローレベル）。
【００５３】
一方、制御信号（ＮＨ，ＮＬ）がローレベルに設定されると、図１４に示すように、第１単位回路群Ｇ１の前段の単位回路Ｊh1においては、第１のＰチャネルトランジスタＰh11はオン状態になる一方、第２のＮチャネルトランジスタＮh12はオフ状態になる。このとき、単位回路Ｊh1における第２出力端子Ｓh12の電位は、第２のＮチャネルトランジスタＮh12がオフすることによって上昇するが、第１のＮチャネルトランジスタＮh11に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、単位回路Ｊh1における第２出力端子Ｓh12の電位はＶＲＥＦ−Ｖtn1となり、当該電位ＶＲＥＦ−Ｖtn1が後段の単位回路Ｊh2の第２入力端子Ｉh22に供給される。
また、第１のＰチャネルトランジスタＰh11がオン状態になることで、単位回路Ｊh1における第１出力端子Ｓh11の電位はＶＤＤとなり、当該電位ＶＤＤが後段の単位回路Ｊh2の第１入力端子Ｉh21に供給される。
【００５４】
したがって、後段の単位回路Ｊh2においては、第１のＰチャネルトランジスタＰh21がオフ状態となる一方、第２のＮチャネルトランジスタＮh22がオン状態となる。このとき、単位回路Ｊh2における第１出力端子Ｓh21の電位は、第１のＰチャネルトランジスタＰh21がオフすることによって低下するが、第２のＰチャネルトランジスタＰh22に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、単位回路Ｊh2における第１出力端子Ｓh21の電位はＶＲＥＦ＋Ｖtp2となり、当該電位ＶＲＥＦ＋Ｖtp2が第１出力信号Ｖ１として取り出される（図６参照）
【００５５】
また、図１４に示すように、第２単位回路群Ｇ２の前段の単位回路Ｊl1においては、第１のＰチャネルトランジスタＰl11はオン状態になる一方、第２のＮチャネルトランジスタＮl12はオフ状態になる。このとき、単位回路Ｊl1における第２出力端子Ｓl12の電位は、第２のＮチャネルトランジスタＮl12がオフすることによって上昇するが、第１のＮチャネルトランジスタＮl11に流れる電流がオフする時点のゲート・ソース間電位に制限される。すなわち、単位回路Ｊl1における第２出力端子Ｓl12の電位はＶＲＥＦ−Ｖtn1となり、当該電位ＶＲＥＦ−Ｖtn1が後段の単位回路Ｊl2の第２入力端子Ｉl22に供給される。これにより、後段の単位回路Ｊl2の第２のＮチャネルトランジスタＮl22はオン状態になり、単位回路Ｊl2における第２出力端子Ｓl22の電位はＧＮＤとなる。そして、当該電位ＧＮＤが第２出力信号Ｖ２として取り出される（図６参照）。
【００５６】
以上より、出力回路ＫのＰチャネルトランジスタＰkのゲートには第１出力信号Ｖ１として電位ＶＲＥＦ＋Ｖtp2が供給される一方、出力回路ＫのＮチャネルトランジスタＮkのゲートには第２出力信号Ｖ２として電位ＧＮＤが供給される。そうすると、出力回路ＫのＰチャネルトランジスタＰkはオン状態になる一方、出力回路ＫのＮチャネルトランジスタＮkはオフ状態になる。したがって、図６に示すように、出力回路Ｋにおける第３出力端子Ｓ30の電位はＶＤＤとなる（ハイレベル）。
【００５７】
本実施形態における電子回路Ｙは、第１単位回路群Ｇ１に含まれる複数の単位回路Ｊhを直列に接続して構成した。この構成によれば、単位回路Ｊhのトランジスタサイズを次第に大きくすることによって、各単位回路Ｊhから出力される電流を次第に大きくして、出力回路Ｋから大電流を取り出すことが可能となる。同様に、第２単位回路群Ｇ２に含まれる複数の単位回路Ｊlを直列に接続して構成しているから、単位回路Ｊlのトランジスタサイズを次第に大きくすることによって、各単位回路Ｊlから出力される電流を次第に大きくして、出力回路Ｋから大電流を取り出すことが可能となる。
また、本実施形態においても、レギュレータ等は不要であるから、出力回路における各トランジスタのゲート・ソース間に印加される電圧を制限するための構成や単位回路の出力端子の電位の変化幅を制限する構成を簡素化できるという利点がある。
【００５８】
＜Ｅ：変形例＞
本発明は上述の各実施形態に限定されるものではなく、例えば、以下の変形が可能である。また、以下に示す変形例のうちの２以上の変形例を組み合わせることもできる。
【００５９】
（１）変形例１
上述の第１実施形態では、単位回路Ｊにおける第１のＰチャネルトランジスタＰj1がオフ状態のとき、第１出力端子Ｓ11の電位は、第１のＰチャネルトランジスタＰj1のオフ抵抗によってバイアスされるという構成が例示されているが、例えば、図１５に示すように、電源線１０１と第１出力端子Ｓ11との間に抵抗Ｒ1が設けられ、当該抵抗Ｒ１によって第１出力端子Ｓ11の電位がバイアスされるという構成を採用することもできる。
また、上述の第１実施形態では、単位回路Ｊにおける第２のＮチャネルトランジスタＮj2がオフ状態のとき、第２出力端子Ｓ12の電位は、第２のＮチャネルトランジスタＮj2のオフ抵抗によってバイアスされるという構成が例示されているが、例えば、図１５に示すように、接地線１０３と第２出力端子Ｓ12との間に抵抗Ｒ2が設けられ、当該抵抗Ｒ2によって第２出力端子Ｓ12の電位がバイアスされるという構成を採用することもできる。
なお、他の実施形態においても、図１５に示す単位回路Ｊを採用することができることは勿論である。
【００６０】
（２）変形例２
上述の第２実施形態においては、２つの単位回路（Ｊ１，Ｊ２）が設けられる構成が例示されているが、これに限らず、単位回路Ｊの数は任意である。要するに、電子回路Ｙが複数の単位回路Ｊを備え、当該複数の単位回路Ｊにおいては、前段の単位回路Ｊの第１出力端子が後段の単位回路Ｊの第１入力端子に接続され、前段の単位回路Ｊの第２出力端子が後段の単位回路Ｊの第２入力端子に接続され、最終段の単位回路Ｊの第１出力端子が出力回路ＫのＰチャネルトランジスタＰkのゲートに接続され、最終段の単位回路Ｊの第２出力端子が出力回路ＫのＮチャネルトランジスタＮkのゲートに接続されるという態様であればよい。
【００６１】
（３）変形例３
上述の第４実施形態においては、第１単位回路群Ｇ１および第２単位回路群Ｇ２の各々は、２つの単位回路Ｊを備えるという構成が例示されているが、これに限らず、第１単位回路群Ｇ１および第２単位回路群Ｇ２の各々に含まれる単位回路Ｊの数は任意である。
要するに、電子回路Ｙは、各々が、複数の単位回路Ｊを備える第１単位回路群Ｇ１および第２単位回路群Ｇ２を具備し、第１単位回路群Ｇ１においては、前段の単位回路Ｊの第１出力端子が後段の単位回路Ｊの第１入力端子に接続され、前段の単位回路Ｊの第２出力端子が後段の単位回路Ｊの第２入力端子に接続され、最終段の単位回路Ｊの第１出力端子が出力回路ＫのＰチャネルトランジスタＰkのゲートに接続される一方、第２単位回路群Ｇ２においては、前段の単位回路Ｊの第１出力端子が後段の単位回路Ｊの第１入力端子に接続され、前段の単位回路Ｊの第２出力端子が後段の単位回路Ｊの第２入力端子に接続され、最終段の単位回路Ｊの第２出力端子が出力回路ＫのＮチャネルトランジスタＮkのゲートに接続されるという態様であればよい。
【００６２】
（４）変形例４
上述の第１実施形態の単位回路Ｊにおいては、第２のＰチャネルトランジスタＰj2および第１のＮチャネルトランジスタＮj1の各々のゲートには、基準電位ＶＲＥＦが共通に供給される構成が例示されているが、これに限らず、例えば、図１６に示すように、第２のＰチャネルトランジスタＰj2のゲートには第１基準電位ＶＲＥＦ１（ＧＮＤ＜ＶＲＥＦ１＜ＶＤＤ）が供給され、第１のＮチャネルトランジスタＮj2のゲートには第２基準電位ＶＲＥＦ２（ＧＮＤ＜ＶＲＥＦ２＜ＶＲＥＦ１）が供給されるという態様とすることもできる。この態様において、第１基準電位ＶＲＥＦ１は、第１のＰチャネルトランジスタＰj1がオン状態のときに第２のＰチャネルトランジスタＰj2がオン状態となるような値に設定され、第２基準電位ＶＲＥＦ２は、第２のＮチャネルトランジスタＮj2がオン状態のときに第１のＮチャネルトランジスタＮj2がオン状態となるような値に設定される。
【００６３】
そして、この態様においては、第１出力端子Ｓ11から取り出される第１出力信号Ｖ１の電位は、第１のＰチャネルトランジスタＰj1がオン状態のときにＶＤＤとなり、第１のＰチャネルトランジスタＰj1がオフ状態のときにＶＲＥＦ１＋Ｖtp2となる。これにより、出力回路ＫのＰチャネルトランジスタＰkのゲート・ソース間に印加される電圧の値を｜ＶＤＤ−（ＶＲＥＦ１＋Ｖtp2）｜以下に制限することができる。
一方、第２出力端子Ｓ12から取り出される第２出力信号Ｖ２の電位は、第２のＮチャネルトランジスタＮj2がオン状態のときにＧＮＤとなり、第２のＮチャネルトランジスタＮj2がオフ状態のときにＶＲＥＦ２−Ｖtn1となる。これにより、出力回路ＫのＮチャネルトランジスタＮkのゲート・ソース間に印加される電圧の値を｜（ＶＲＥＦ２−Ｖtn1）−ＧＮＤ｜以下に制限することができる。
なお、他の実施形態においても、図１６に示す単位回路Ｊを採用することができることは勿論である。
【符号の説明】
【００６４】
１０１……電源線、１０３……接地線、Ｊ……単位回路、Ｋ……出力回路、ＮＨ……第１制御信号、ＮＬ……第２制御信号、Ｖ１……第１出力信号、Ｖ２……第２出力信号、ＶＲＥＦ……基準電位、Ｘ，Ｙ……電子回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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