(57)【要約】【課題】極浅接合の深さが精密制御された半導体装置およびその製造方法を提供する。【解決手段】主面が第１面方位である第１導電型の第１半導体層１１と、第１半導体層１１上に直接接合され、主面が第１面方位と異なる第２面方位である第１導電型の第２半導体層１２と、第２半導体層１２に連接して第１半導体層１１上に形成され、主面が第１面方位である第３半導体層１３ａ、１３ｂと、第２半導体層１２上にゲート絶縁膜を介して形成されたゲート電極１５と、ゲート電極１５をゲート長方向に挟むように第２半導体層１２に形成され、第１半導体層１１と第２半導体層１２との接合面１６に至る第２導電型の第１不純物拡散領域１７ａ、１７ｂと、第１不純物拡散領域１７ａ、１７ｂをゲート長方向に挟むように第３半導体層１３ａ、１３ｂから第１半導体層１１の上部にかけて形成された第２導電型の第２不純物拡散領域１８ａ、１８ｂと、を具備する。【選択図】図１
2010067930.tif 000002
【特許請求の範囲】
【請求項１】
主面が第１面方位である第１導電型の第１半導体層と、
前記第１半導体層上に直接接合され、主面が前記第１面方位と異なる第２面方位である第１導電型の第２半導体層と、
前記第２半導体層に連接して前記第１半導体層上に形成され、主面が前記第１面方位である第３半導体層と、
前記第２半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極をゲート長方向に挟むように前記第２半導体層に形成され、前記第１半導体層と前記第２半導体層との接合面に至る第２導電型の第１不純物拡散領域と、
前記第１不純物拡散領域をゲート長方向に挟むように前記第３半導体層から前記第１半導体層の上部にかけて形成された第２導電型の第２不純物拡散領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１面方位は、前記第２面方位よりイオン注入された不純物がチャネリングしやすい面方位であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１面方位が（１００）であり、前記第２面方位が（１１０）であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
主面が第１面方位である第１導電型の第１半導体層上に直接接合され、主面が前記第１面方位と異なる第２面方位である第１導電型の第２半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極に側壁膜を形成し、前記側壁膜をマスクとして、前記側壁膜より外側の前記第２半導体層を、主面が前記第１面方位である第３半導体層に置換する工程と、
前記側壁膜を除去した後、前記ゲート電極をマスクとして第２導電型の不純物をイオン注入し、前記ゲート電極をゲート長方向に挟むように前記第２半導体層に前記第１半導体層と前記第２半導体層との接合面に至る第２導電型の第１不純物拡散領域を形成し、前記第１不純物拡散領域をゲート長方向に挟むように前記第３半導体層から前記第１半導体層の上部にかけて第２導電型の第２不純物拡散領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記側壁膜をマスクとして、前記側壁膜より外側の前記第２半導体層を、主面が前記第１面方位である第３半導体層に置換する工程は、前記第２半導体層を異方性エッチングにより除去し、前記第１半導体層上に選択的に単結晶層をエピタキシャル成長させることにより行い、または前記第２半導体層に不純物をイオン注入して前記第２半導体層をアモルファス層に変成し、前記第１半導体層上に単結晶層を固相エピタキシャル成長させることにより行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
４５ｎｍノード以降のＭＯＳトランジスタでは、不純物拡散領域、特にゲート電極下に延びたソース・ドレインの極浅接合（エクステンション）領域の不純物分布がＭＯＳトランジスタの性能、例えばショートチャネル効果に大きな影響を与える。  
ノードの世代に応じて極浅接合の深さはより浅くなるので、従来の低加速電圧で不純物をイオン注入し、低温アニールで活性化して極浅接合を形成するプロセスでは、プロセスのバラツキなどにより各世代に要求される極浅接合の深さを精密に制御するのが難しくなるという問題がある。
【０００３】
一方、ＣＭＯＳトランジスタの高性能化を目的に、ハイブリッド面方位を有するシリコン基板を用いた半導体装置が知られている（例えば、非特許文献１参照。）。  
非特許文献１に開示された半導体装置は、電子の移動度が（１００）面で最大であり、ホールの移動度が（１１０）面で最大であることを利用して、面方位が（１００）の第１領域および面方位が（１１０）の第２領域を有するシリコン基板を用い、第１領域にＮ型ＭＯＳトランジスタを形成し、第２領域にＰ型ＭＯＳトランジスタを形成している。  
これにより、Ｐ型ＭＯＳトランジスタの電流駆動能力を向上させ、高性能のＣＭＯＳトランジスタを得ている。
【０００４】
然しながら、非特許文献１に開示された半導体装置は、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタとも、チャネル領域、エクステンション領域、およびソース・ドレインを第１、第２領域内にそれぞれ形成しているので、従来と同様に極浅接合の深さ制御が難しいという問題がある。
【非特許文献１】H. Yin et al., "Direct Silicon Bonded (DSB) Substrate Solid Phase Epitaxy (SPE) Integration Scheme Study for High Performance Bulk CMOS", IEDM Tech. Dig., pp. 75-78, 2006
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、極浅接合の深さが精密制御された半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体装置は、主面が第１面方位である第１導電型の第１半導体層と、前記第１半導体層上に直接接合され、主面が前記第１面方位と異なる第２面方位である第１導電型の第２半導体層と、前記第２半導体層に連接して前記第１半導体層上に形成され、主面が前記第１面方位である第３半導体層と、前記第２半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をゲート長方向に挟むように前記第２半導体層に形成され、前記第１半導体層と前記第２半導体層との接合面に至る第２導電型の第１不純物拡散領域と、前記第１不純物拡散領域をゲート長方向に挟むように前記第３半導体層から前記第１半導体層の上部にかけて形成された第２導電型の第２不純物拡散領域と、を具備することを特徴としている。
【０００７】
本発明の一態様の半導体装置の製造方法は、主面が第１面方位である第１導電型の第１半導体層上に直接接合され、主面が前記第１面方位と異なる第２面方位である第１導電型の第２半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極に側壁膜を形成し、前記側壁膜をマスクとして、前記側壁膜より外側の前記第２半導体層を、主面が前記第１面方位である第３半導体層に置換する工程と、前記側壁膜を除去した後、前記ゲート電極をマスクとして第２導電型の不純物をイオン注入し、前記ゲート電極をゲート長方向に挟むように前記第２半導体層に前記第１半導体層と前記第２半導体層との接合面に至る第２導電型の第１不純物拡散領域を形成し、前記第１不純物拡散領域をゲート長方向に挟むように前記第３半導体層から前記第１半導体層の上部にかけて第２導電型の第２不純物拡散領域を形成する工程と、を具備することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、極浅接合の深さが精密制御された半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１０】
本発明の実施例に係る半導体装置および製造方法について図１乃至図７を用いて説明する。図１は半導体装置を示す断面図、図２および図３は半導体装置の特性を示す図、図４乃至図７は半導体装置の製造工程を順に示す断面図である。
【００１１】
図１に示すように、本実施例の半導体装置１０は、主面が第１面方位である（以後、第１面方位を有するという）第１導電型の第１半導体層１１と、第１半導体層１１上に直接接合され、第１面方位と異なる第２面方位を有する第１導電型の第２半導体層１２と、第２半導体層１２の両側に連接して第１半導体層１１上に形成され、第１面方位を有する第３半導体層１３ａ、１３ｂと、を具備している。
【００１２】
更に、半導体装置１０は、第２半導体層１２上にゲート絶縁膜（図示せず）を介して形成されたゲート電極１５と、ゲート電極１５をゲート長方向に挟むように第２半導体層１２に形成され、第１半導体層１１と第２半導体層１２との接合面１６に至る第２導電型の第１不純物拡散領域１７ａ、１７ｂと、第１不純物拡散領域１７ａ、１７ｂをゲート長方向に挟むように第３半導体層１３ａ、１３ｂから第１半導体層１１の上部にかけて形成された第２導電型の第２不純物拡散領域１８ａ、１８ｂと、を具備している。
【００１３】
更に、半導体装置１０は、第３半導体層１３ａ、１３ｂの上部がシリサイド化されたシリサイド層１９ａ、１９ｂ、例えばニッケルシリサイド層と、ゲート電極１５の上部がシリサイド化されたシリサイド層２０と、ゲート絶縁膜１５の側面およびシリサイド層２０の側面に絶縁膜２１を介して形成され、下端部が第２半導体層１２と第３半導体層１３ａ、１３ｂとの連接面２２ａ、２２ｂに位置する側壁膜２３と、を具備している。
【００１４】
更に、半導体装置１０は、シリサイド層１９ａ、１９ｂ、２０および側壁膜２３をコンフォーカルに覆うように形成された窒化膜２４と、窒化膜２４上に形成された層間絶縁膜２５と、層間絶縁膜２５を貫通するビア２６ａ、２６ｂを介してしてシリサイド層１９ａ、１９ｂに電気的に接続され配線２７ａ、２７ｂと、を具備している。
【００１５】
第１半導体層１１は、例えば面方位が（１００）のＰ型シリコン基板（図示せず）に形成された面方位が（１００）のＮ型半導体層（Ｎ型ウェル層）である。  
第２半導体層１２は、第１半導体層１１に直接接合された面方位が（１１０）のＮ型半導体層である。  
第３半導体層１３ａ、１３ｂは、第２半導体層１２に連接して第１半導体層１１上に形成された面方位が（１００）の半導体層である。第３半導体層１３ａ、１３ｂの導電型はＰ型でもＮ型でもよく、特に限定されない。  
これは、後述するように第３半導体層１３ａ、１３ｂにＢのイオン注入により、Ｐ型の第２不純物拡散領域１８ａ、１８ｂが形成されるためである。
【００１６】
第２半導体層１２および第３半導体層１３ａ、１３ｂの厚さはほぼ等しく、ノードの世代に応じて５〜３０ｎｍ程度に設定される。
【００１７】
第１不純物拡散領域１７ａ、１７ｂは、Ｐ型不純物の硼素（Ｂ）がイオン注入され、横方向はゲート電極下に延びるとともに連接面２２ａ、２２ｂに至り、深さ方向は接合面１６に至る極浅接合（エクステンション）領域である。  
従って、極浅接合の深さは第２半導体層１２の厚さに等しくなっている。以後、第１不純物拡散領域１７ａ、１７ｂをエクステンション領域１７ａ、１７ｂとも記す。
【００１８】
第２不純物領域１８ａ、１８ｂは、第３半導体層１３ａ、１３ｂから第１半導体層１１の上部にかけてＰ型不純物のＢがイオン注入されたソース・ドレイン領域である。エクステンション領域１７ａ、１７ｂはソース・ドレインの一部になっている。以後、第２不純物領域１８ａ、１８ｂをソース・ドレイン領域１８ａ、１８ｂとも記す。
【００１９】
シリサイド層１９ａ、１９ｂは、ソース・ドレイン領域１８ａ、１８ｂとビア２６ａ、２６ｂとのコンタクト抵抗を下げるために形成されている。  
シリサイド層２０は、ゲート電極１５と図示されないゲート配線とのコンタクト抵抗を下げるために形成されている。
【００２０】
シリサイド層１９ａ、１９ｂは、エクステンション領域１７ａ、１７ｂ側の端部が第２半導体層１２と第３半導体層１３ａ、１３ｂとの連接面２２ａ、２２ｂに位置し、後述するように、連接面２２ａ、２２ｂに偏析するＰ型不純物を取り込んでシリサイド／シリコン界面抵抗を低減している。
【００２１】
図２は半導体装置１０の特性を示す図で、図２（ａ）は半導体装置１０の断面ＴＥＭ（Transmitting Electron Microscope）像を示す図、図２（ｂ）は半導体装置１０の深さ方向の不純物プロファイルを示す図、図３は半導体装置１０の横方向のＰＮ接合プロファイルを示す図である。
【００２２】
図２（ａ）に示すように、第１サンプルおよび第２サンプルは、第２半導体層１２の厚さの設計値が異なる２つのサンプルの断面ＴＥＭ像である。第１サンプルは第２半導体層１２の厚さの設計値が１６０ｎｍ、第２サンプルは第２半導体層１２の厚さの設計値が１００ｎｍである。  
断面ＴＥＭ像から求められた第２半導体層１２の厚さは、第１サンプルが〜１４０ｎｍ、第２サンプルが〜９０ｎｍであることを示している。  
尚、第１、第２サンプルの第２半導体層１２の厚さは、試験目的のため上述した厚さより大きく設定されている。
【００２３】
図２（ｂ）に示すように、第２半導体層１２にＰ型不純物としてイオン注入され、活性化熱処理が施された後の硼素（Ｂ）のプロファイルは、第１サンプルおよび第２サンプルとも、表面で最大濃度（〜１Ｅ２１ｃｍ−３、）を示し、表面から内部に向かって指数関数的に減少していることは同様である。
【００２４】
一方、第１サンプルは、表面からの深さが〜８５ｎｍ付近にＢのピークが見られ、ピークを過ぎるとＢ濃度が急激に減少している。  
第２サンプルは、〜１３０ｎｍ付近にＢのピークが見られ、ピークを過ぎるとＢ濃度が急激に減少している。
【００２５】
ここでのＢのイオン注入条件は、加速電圧が１．５ｋｅＶ、ドース量が３Ｅ１５ｃｍ−２である。Ｂのプロファイルの測定は、ＳＩＭＳ（Secondary Ion Mass Spectrometry）により行った。
【００２６】
これから、Ｂは第１半導体層１１と第２半導体層１２の接合面１６まではイオン注入されるが、接合面１６を超えて第１半導体層１１内には殆ど注入されないとともに、Ｂは接合面１６の近傍に偏析していることが判明した。  
これは、シリコンの（１１０）面と（１００）面のチャネリング効果の違いと、接合面１６における格子歪みの影響によるものと推定された。
【００２７】
即ち、シリコンの（１００）面は、シリコン原子が整然と配列しているので、（１００）面から４５°傾いた（１１０）面よりイオン注入された不純物がチャネリングしやすい面方位であり、注入されたＢイオンが原子配列の隙間を通してシリコン基板の深い位置まで達することができる。  
一方、シリコンの（１１０）面は、格子間隔がシリコン（１００）面の格子間隔より狭く原子配列の隙間が少なくなるので、（１００）面よりイオン注入された不純物がチャネリングしにくい面方位であり、注入されたＢイオンがシリコン基板の深い位置まで達することができなくなる。
【００２８】
更に、シリコン（１１０）面とシリコン（１００）面との接合面１６には、（１１０）面と（１００）面との格子間隔の違いによる格子歪みが蓄積しているので、格子歪みを緩和するようにイオン注入されたＢが接合面１６の近傍にトラップされ、熱処理によりＢが接合面１６の近傍に偏析する。
【００２９】
図３は半導体装置１０の特性を示す図で、図３（ａ）は半導体装置の横方向のＰＮ接合プロファイルを示す図、図３（ｂ）は半導体装置の横方向のＢ濃度プロファイルを示す図、図３（ｃ）はシリサイド／シリコン界面抵抗を説明するための図である。
【００３０】
図３（ａ）に示すように、半導体装置１０の横方向のＰＮ接合プロファイル３０は、上述したように第２半導体層１２においてはＢが接合面１６を超えて注入されず、第３半導体層１３ａ、１３ｂにおいては第３半導体層１３ａ、１３ｂを超えて第１半導体層１１まで深く注入されるので、２段形状のプロファイルが得られる。
【００３１】
従って、第２半導体層１２の厚さを、エクステンション領域１７ａ、１７ｂの厚さの設計値に合せておくことにより、イオン注入の低加速電圧および低温アニール条件のバラツキに左右されることなく、自動的に設計通りの極浅接合を有するエクステンション領域１７ａ、１７ｂを形成することが可能である。
【００３２】
更に、イオン注入の加速電圧を目的のソース・ドレインが得られるように調整しておくことにより、ソース・ドレイン領域１８ａ、１８ｂをエクステンション領域１７ａ、１７ｂと同時に形成することが可能である。
【００３３】
図３（ｂ）に示すように、横方向のＢ濃度プロファイルは第２半導体層１２と第３半導体層１３ａとの連接面２２ａにおいてピークを有している。  
これは、第１半導体層１１と第２半導体層１２との接合面１６と同様に、連接面２２ａには（１１０）面と（１００）面との格子間隔の違いによる格子歪みが蓄積しているので、格子歪みを緩和するようにイオン注入されたＢが連接面２２ａの近傍にトラップされ、熱処理によりＢが接合面１６の近傍に偏析するためである。
【００３４】
図３（ｃ）に示すように、連接面２２ａにおいてＢ濃度がピークを有しているので、シリサイド層１９ａとエクステンション領域１７ａとのシリサイド／シリコン界面を連接面２２ａに位置させることにより、シリサイド／シリコン界面抵抗ρＣを低減することができる。
【００３５】
周知のように、シリサイド／シリコン界面抵抗ρＣは、ショットキーバリア高さφＢが一定のとき、界面不純物濃度ＮＤの平方根に反比例して指数関数的に減少するためである。連接面２２ｂにおいても同様であり、その説明は省略する。
【００３６】
次に、半導体装置１０の製造方法について説明する。図４乃至図７は半導体装置１０の製造工程を順に示す断面図である。  
図４（ａ）に示すように、Ｎ型ウェル層として第１半導体層１１が形成された（１００）Ｐ型シリコン基板（図示せず）と所定の厚さのＮ型（１１０）シリコン基板４０とが直接接合された基板を用意する。
【００３７】
周知のように、直接接合は、２枚のシリコン基板の表面を平坦化し、ブラズマ照射などにより表面を清浄化し、両者を基板の中心から外周部に向かって重ね合わせ、熱処理を施すことにより行う。  
直接接合された基板の一方を、始めは研磨により薄くしていき、次に熱酸化とエッチングを繰り返して、所定の厚さに仕上げる。
【００３８】
次に、図４（ｂ）に示すように、Ｎ型（１１０）シリコン基板４０を熱酸化してゲート酸化膜（図示せず）を形成し、ゲート酸化膜上に、ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜４１を形成し、ポリシリコン膜４１上に、ＣＶＤ法によりシリコン酸化膜４２を形成する。
【００３９】
次に、図４（ｃ）に示すように、リソグラフィ法および異方性エッチングにより、シリコン酸化膜４２をパターニングし、シリコン酸化膜４２をマスクとしてポリシリコン膜４１を異方性エッチングし、ゲート電極１５を形成する。
【００４０】
次に、図５（ａ）に示すように、ゲート電極１５のダメージを除去する目的でゲート後酸化を行い、例えばＣＶＤ法によりゲート電極１５を含むＮ型（１１０）シリコン基板４０上にコンフォーマルに酸化膜を１０ｎｍ程度形成し、異方性エッチングにより酸化膜を除去し、ゲート電極１５の側面に酸化膜を残置することにより、ゲート電極１５の側面に絶縁膜２１を形成する。
【００４１】
次に、図５（ｂ）に示すように、例えばプラズマＣＶＤ法によりゲート電極１５を含むＮ型（１１０）シリコン基板４０上にコンフォーマルに窒化膜を形成し、ＲＩＥ（Reactive Ion Etching）法により窒化膜を異方性エッチングして、側壁膜４３を形成する。
【００４２】
次に、図５（ｃ）に示すように、側壁膜４３をマスクとして、ＲＩＥ法によりＮ型（１１０）シリコン基板４０を異方性エッチングし、側壁膜４３の外側の領域を掘り込み、第１半導体層１１を露出させる。これにより、第２半導体層１２が形成される。
【００４３】
次に、図６（ａ）に示すように、露出した第１半導体層１１上に、選択的にシリコン単結晶をエピタキシャル成長させる。これにより、第２半導体層１２に連接した第３半導体層１３ａ、１３ｂが形成される。
【００４４】
次に、図６（ｂ）に示すように、例えば熱リン酸を用いたウェットエッチングにより、シリコン窒化膜である側壁膜４３を除去する。  
次に、図６（ｃ）に示すように、ゲート電極１５をマスクとして、Ｂをイオン注入する。これにより、第２領域１２には、自動的に接合界面１６までの深を有するエクステンション領域１７ａ、１７ｂが形成される。  
同時に、第３半導体層１３ａ、１３ｂから第１半導体層１１の上部にかけてソース・ドレイン領域１８ａ、１８ｂが形成される。
【００４５】
次に、図７（ａ）に示すように、例えばプラズマＣＶＤ法により、ゲート電極１５を含む第３半導体層１３ａ、１３ｂ上にコンフォーマルに窒化膜を形成し、ＲＩＥ法により窒化膜を異方性エッチングして、側壁膜２３を形成する。  
このとき、側壁膜２３の下端部が第２半導体層１２と第３半導体層１３の連接面２２ａ、２２ｂに対応する位置に形成されるように窒化膜の厚さを調整しておく。  
次に、ゲート電極１５上のシリコン酸化膜３２を除去し、ゲート電極１５の上面を露出させる。
【００４６】
次に、図７（ｂ）に示すように、第３半導体層１３ａ、１３ｂ上、およびゲート電極１５上に、例えばスパッタリング法によりシリサイド材としてニッケルを堆積し、熱処理を施して、第３半導体層１３ａ、１３ｂの上部をシリサイド層１９ａ、１９ｂに変成し、ゲート電極１５の上部をシリサイド層２０に変成する。
【００４７】
これにより、シリサイド層１９ａ、１９ｂのエクステンション領域１７ａ、１７ｂ側の端部が、第２半導体層１２と第３半導体層１３との連接面２２ａ、２２ｂに位置するので、シリサイド／シリコン界面抵抗を低減することが可能である。
【００４８】
次に、側壁膜２３を含むシリサイド層１９ａ、１９ｂ、２０上にコンフォーマルに保護膜としてシリコン窒化膜２４を形成する。  
次に、シリコン窒化膜２４上に層間絶縁膜２５として、例えばＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を形成する。
【００４９】
次に、層間絶縁膜２５にシリコン窒化膜２４をストッパーとしてコンタクトホールを形成し、コンタクトホール底のシリコン窒化膜２４を除去し、コンタクトホールに導電材、例えば銅（Ｃｕ）を埋め込む。これにより、シリサイド層１９ａ、１９ｂに接続されたビア２６ａ、２６ｂが形成される。  
次に、層間絶縁膜２５上にビア２６ａ、２６ｂに接続された配線２７ａ、２７ｂを形成する。これにより、図１に示す半導体装置１０が得られる。
【００５０】
以上説明したように、本実施例では、第１面方位を有する第１半導体層１１と、第１半導体層１１に直接接合された第２面方位を有する第２半導体層１２と、第２半導体層１２に連接して第１半導体層上に形成された第１面方位を有する第３半導体層１３ａ、１３ｂとを具備し、第２半導体層１２にゲート電極１５と、エクステンション領域１７ａ、１７ｂを形成し、第３半導体層１３ａ、１３ｂと第１半導体層１１の上部にかけてソース・ドレイン領域１８ａ、１８ｂを形成している。
【００５１】
その結果、第１半導体層１１と第２半導体層１２とのチャネリング効果の違いを利用して、極浅接合の深さを接合面１６の近傍に位置させることができる。  
これにより、第２半導体層１２の厚さを変えることにより、エクステンション領域１７ａ、１７ｂの深さを制御することができる。  
尚、第２半導体層１２の厚さを変えても、ソース・ドレイン領域１８ａ、１８ｂには影響を及ぼさない。従って、極浅接合の深さが精密制御された半導体装置およびその製造方法が得られる。
【００５２】
ここでは、第２半導体層１２を第３半導体層１３ａ、１３ｂに置換する工程は、第２半導体層１２を除去し、第１半導体層１１上に選択的に単結晶層をエピタキシャル成長させる場合について説明したが、その他の方法、例えば第２半導体層１２をアモルファス層に変成し、第１半導体層上に単結晶層を固相エピタキシャル成長させる方法によっても構わない。
【００５３】
図８は固相エピタキシャル成長により第２半導体層１２を第３半導体層１３ａ、１３ｂに置換する工程を順に示す断面図である。  
図８（ａ）に示すように、側壁膜４３をマスクとして、第２半導体層１２に不純物をイオン注入し、第２半導体層１２をアモルファス層５０ａ、５０ｂに変成する。  
イオン注入する不純物としては、質量数が大きく、且つ電気的特性に影響を与えない不純物、例えばキセノン（Ｘｅ）、ゲルマニウム（Ｇｅ）などが適している。
【００５４】
第２半導体層１２は下端部まで完全にアモルファス化することが必要なので、プロセスのバラツキを考慮すると、第１半導体層１１の上端部までアモルファス化しておくことが望ましい。  
これは、固相エピタキシャル成長においてシードとなる（１００）面の情報を確実に伝播させるためである。
【００５５】
次に、図８（ｂ）に示すように、熱処理、例えばランプ５１を用いたアニールによりアモルファス層５０ａ、５０ｂを再結晶化し、第１半導体層１１と同じ第１面方位を有する第１導電型の第３半導体層１３ａ、１３ｂを形成する。
【００５６】
半導体装置１０がＰ型ＭＯＳトランジスタである場合について説明したが、Ｎ型ＭＯＳトランジスタとすることも可能である。  
Ｎ型ＭＯＳトランジスタとする場合は、電子の移動度が（１００）面よりも低下するので、電流駆動能力の観点からは不利であるが、極浅接合の深さの制御性が優先される場合に適している。
【００５７】
第２面方位が（１００）である場合について説明したが、目的の極浅接合の深さが得られる範囲内においては（１００）と（１１０）との間の面方位とすることも可能である。また、特定の面方位でなくても（１００）と（１１０）との間のオフアングル面とすることも可能である。
【００５８】
オフアングルが（１１０）面のオフアングルよりも小さい場合には、（１００）引き上げ単結晶インゴットを斜め切りしてオフアングル基板を製造する際に、材料効率が向上する利点がある。
【００５９】
シリサイド層１９ａ、１９ｂ、２０がニッケルシリサイドである場合について説明したが、コバルトシリサイド、イリジウムシリサイド、白金シリサイド、パラジウムシリサイドなどでも構わない。
【００６０】
本発明は、以下の付記に記載されているような構成が考えられる。
【００６１】
（付記１）  請求項１において、前記第３半導体層の少なくとも上部が、シリサイド層に変成されている半導体装置。
【００６２】
（付記２）  付記１において、前記シリサイド層の前記第１不純物領域側の端部が、前記第２半導体層と前記第３半導体層との連接面に位置している半導体装置。
【００６３】
（付記３）  請求項４において、前記第１不純物拡散領域および前記第２不純物拡散領域を形成した後に、前記ゲート電極に側壁膜を形成し、前記側壁膜をマスクとして前記第３半導体層上にシリサイド材を堆積し、熱処理を施して、前記第３半導体層の少なくとも上部をシリサイド層に変成する工程を具備する半導体装置の製造方法。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例に係る半導体装置を示す断面図。
【図２】本発明の実施例に係る半導体装置の特性を示す図で、図２（ａ）は半導体装置の断面ＴＥＭ像を示す図、図２（ｂ）は半導体装置の深さ方向の不純物プロファイルを示す図、図２（ｃ）は半導体装置の横方向のＰＮ接合プロファイルを示す図。
【図３】本発明の実施例に係る半導体装置の特性を示す図で、図３（ａ）は半導体装置の横方向のＰＮ接合プロファイルを示す図、図３（ｂ）は半導体装置の横方向のＢ濃度プロファイルを示す図、図３（ｃ）はシリサイド／シリコン界面抵抗を説明するための図。
【図４】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図５】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図６】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図７】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図８】本発明の実施例に係る半導体装置の別の製造工程の要部を順に示す断面図。
【符号の説明】
【００６５】
１０  半導体装置
１１  第１半導体層
１２  第２半導体層
１３ａ、１３ｂ  第３半導体層
１５  ゲート電極
１６  接合面
１７ａ、１７ｂ  第１不純物拡散領域
１８ａ、１８ｂ  第２不純物拡散領域
１９ａ、１９ｂ、２０  シリサイド層
２１  絶縁膜
２２ａ、２２ｂ  連接面
２３、４３  側壁膜
２４  シリコン窒化膜
２５  層間絶縁膜
２６ａ、２６ｂ  ビア
２７ａ、２７ｂ  配線
３０  ＰＮ接合プロファイル
４０  Ｎ型（１１０）シリコン基板
４１  ポリシリコン膜
４２  シリコン酸化膜
５０ａ、５０ｂ  アモルファス層
５１  ランプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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