(57)【要約】【課題】複数のゲート長を有するトランジスタを形成することができる半導体装置の製造方法を提供する。【解決手段】半導体基板上に、第１の柱状体と第２の柱状体とを形成する工程と、前記第１及び第２の柱状体と前記半導体基板とを覆う半導体膜であって、前記第１の柱状体を覆う第１の部分と前記第２の柱状体を覆う第２の部分との導電型及び不純物の濃度の少なくとも一方が互いに異なるように半導体膜を形成する工程と、前記半導体膜をエッチバックして、前記第１及び第２の柱状体のそれぞれの側壁に、互いに異なる高さを有する第１の半導体膜柱状部と第２の半導体膜柱状部とを形成する工程と、を備えることを特徴とする半導体装置の製造方法を採用する。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板上に、第１の柱状体と第２の柱状体とを形成する工程と、
前記第１及び第２の柱状体と前記半導体基板とを覆う半導体膜であって、前記第１の柱状体を覆う第１の部分と前記第２の柱状体を覆う第２の部分との導電型及び不純物の濃度の少なくとも一方が互いに異なるように半導体膜を形成する工程と、
前記半導体膜をエッチバックして、前記第１及び第２の柱状体のそれぞれの側壁に、互いに異なる高さを有する第１の半導体膜柱状部と第２の半導体膜柱状部とを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２の半導体膜柱状部を形成する工程は、塩素系ガスを用いてエッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１及び第２の部分の導電型又は不純物の濃度が、
前記第１の部分はＰ型であって、前記第２の部分はＮ型である、
前記第１の部分はＰ型であって、前記第２の部分はノンドープ型である、
前記第１の部分はノンドープ型であって、前記第２の部分はＮ型である、
前記第１及び第２の部分はＰ型であって、前記第１の部分の正味のＰ型不純物濃度が前記第２の部分の正味のＰ型不純物濃度よりも高い、
前記第１及び第２の部分はＮ型であって、前記第１の部分の正味のＮ型不純物濃度が前記第２の部分の正味のＮ型不純物濃度よりも低い、の中のいずれかであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の半導体膜柱状部の高さは、前記第２の半導体膜柱状部の高さよりも高いことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２の柱状体は、それぞれその側面部にゲート絶縁膜を含んでおり、
前記第１及び第２半導体膜柱状部の形成位置に相当する前記半導体基板の表面部分に、それぞれ第１及び第２のソース（又はドレイン）領域を形成する工程と、
前記第１及び第２の柱状体の上部に、それぞれ第１及び第２のドレイン（又はソース）領域を形成する工程と、をさらに有し、
前記第１の柱状体の一部をチャネル領域とし、前記第１の半導体膜柱状部をゲート電極とする第１の柱状型ＭＯＳトランジスタと、
前記第２の柱状体の一部をチャネル領域とし、前記第２の半導体膜柱状部をゲート電極とする第２の柱状型ＭＯＳトランジスタと、を形成することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１及び第２のドレイン（又はソース）領域を形成する工程は、
前記第１の柱状体の上部に第１の不純物を導入すると共に、前記第１の半導体膜柱状部に前記第１の不純物を導入する工程と、
前記第２の柱状体の上部に第２の不純物を導入すると共に、前記第２の半導体膜柱状部に前記第２の不純物を導入する工程と、を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２の不純物は互いに同じ導電型の不純物であり、前記第１及び第２の柱状型ＭＯＳトランジスタは、互いに同じ導電型であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２の不純物は互いに異なる導電型の不純物であり、前記第１及び第２の柱状型ＭＯＳトランジスタは、互いに異なる導電型であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
それぞれが半導体基板上に形成されると共に側面にゲート絶縁膜を備える第１の柱状体及び第２の柱状体と、
前記第１及び第２の柱状体のそれぞれの側壁に、前記ゲート絶縁膜を介して形成され、互いに異なる高さを有する第１の半導体ゲート電極及び第２の半導体ゲート電極と、を備えることを特徴とする半導体装置。
【請求項１０】
前記半導体装置は、
前記第１及び第２の半導体ゲート電極の下に位置する前記半導体基板の表面に、それぞれ設けられた第１のソース（又はドレイン）領域と第２のソース（又はドレイン）領域と、
前記第１及び第２の柱状体の上部に、それぞれ設けられた第１のドレイン（又はソース）領域と第２のドレイン（又はソース）領域と、をさらに備え、
前記第１の柱状体の側壁をチャネル領域とし、前記第１の半導体ゲート電極をゲート電極とする第１の柱状型ＭＯＳトランジスタと、
前記第２の柱状体の側壁をチャネル領域とし、前記第２の半導体ゲート電極をゲート電極とする第２の柱状型ＭＯＳトランジスタと、が構成され、
前記第１及び第２の柱状型ＭＯＳトランジスタは、互いに同じ導電型のトランジスタであり、
前記第１の半導体ゲート電極と前記第２の半導体ゲート電極とは、導電型及び不純物の濃度の少なくとも一方が互いに異なることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１及び第２の半導体ゲート電極の導電型及び不純物の濃度が、
前記第１及び第２の半導体ゲート電極はＰ型であって、前記第１の半導体ゲート電極の正味のＰ型不純物濃度は前記第２の半導体ゲート電極の正味のＰ型不純物濃度よりも高い、
前記第１及び第２の半導体ゲート電極はＮ型であって、前記第１の半導体ゲート電極の正味のＮ型不純物濃度は前記第２の半導体ゲート電極の正味のＮ型不純物濃度よりも低い、
前記第１の半導体ゲート電極はＰ型であって、第２の半導体ゲート電極はＮ型である、の中のいずれかであることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の半導体ゲート電極は、前記第２の半導体ゲート電極よりも高さが高いことを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第１及び第２の柱状体は互いに略同じ高さを有し、
前記第１の柱状体の上面から前記第１の半導体ゲート電極の上面までの距離は、その第１の半導体ゲート電極の高さに依存した高さを有し、
前記第２の柱状体の上面から前記第２の半導体ゲート電極の上面までの距離は、その第２の半導体ゲート電極の高さに依存した高さを有することを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路は、高集積化、高性能化の一途を辿っている。高集積化が進むに伴い、トランジスタの占有面積は縮小されゲート長は縮小された。ところが、ゲート長の縮小と共に、短チャネル効果の発生が問題となり、縮小が難しくなってきた。この問題を解決するために、柱状半導体層の側壁にゲート絶縁膜とゲート電極を形成し、その柱状半導体層の上部と下部にソース・ドレインを形成する柱状型ＭＯＳトランジスタが開発された。この構造では、トランジスタのチャネル領域を基板垂直方向に形成するため、占有面積を大きくすることなくゲート長を確保することができるので、短チャネル効果に強くかつ占有面積の縮小が可能なトランジスタを形成することができる。
【０００３】
このような柱状型ＭＯＳトランジスタの製造方法が、非特許文献１に開示されている。具体的には、非特許文献１に開示された製造方法は下記のように行われる。
【０００４】
シリコン基板をエッチングしてシリコン柱状体を形成する。シリコン柱状体の側壁にゲート絶縁膜を形成する。ゲート絶縁膜上にｎ＋型ポリシリコン膜を成長する。ポリシリコン膜をエッチバックして、前記シリコン柱状体の側壁にポリシリコン膜から成るゲート電極を形成する。ＮＭＯＳ部分にＡｓを、ＰＭＯＳ部分にＢを注入して、柱状体の上部と下部にソース・ドレイン領域を形成する。非特許文献１に開示された方法で製造された柱状型ＭＯＳトランジスタは、柱状体半導体層の側面にチャネルが形成され、柱状体半導体層を囲んでゲート電極が形成され、柱状体半導体層の上下にソース・ドレイン領域を有するトランジスタ構造を有する。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】ＩＥＤＭ１９８８（Ｈ．ＴａｋａｔｏＰ２２２）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで半導体集積回路は、ゲート長の短いＭＯＳトランジスタを用いることにより高速化を図ることができる。しかしながら、ゲート長の短いＭＯＳトランジスタは、駆動能力が大きくできる一方でリーク電流が大きく、特性のばらつきが大きいという問題を有する。そのため、その半導体集積回路に配置されたそれぞれのトランジスタについて、高速動作の必要性、消費電力の低減化の必要性、ばらつき精度の必要性に応じて半導体集積回路に搭載されるトランジスタについてそれぞれのゲート長を選択することが必要となることがある。
【０００７】
しかしながら、上記非特許文献１の製造方法では、ポリシリコンをエッチバックした状態では、ゲート電極となるポリシリコン膜部分は各トランジスタで同一の高さ、すなわち同一のゲート長となってしまうこととなる。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板上に、第１の柱状体と第２の柱状体とを形成する工程と、前記第１及び第２の柱状体と前記半導体基板とを覆う半導体膜であって、前記第１の柱状体を覆う第１の部分と前記第２の柱状体を覆う第２の部分との導電型及び不純物の濃度の少なくとも一方が互いに異なるように半導体膜を形成する工程と、前記半導体膜をエッチバックして、前記第１及び第２の柱状体のそれぞれの側壁に、互いに異なる高さを有する第１の半導体膜柱状部と第２の半導体膜柱状部とを形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明の製造方法によれば、半導体基板上に形成された複数の柱状体を覆うように半導体膜を形成し、この半導体膜の各柱状体を覆うそれぞれの部分に、その部分に形成されるゲート長に対応した濃度及び導電型を有する不純物の導入を行い、この不純物が導入された半導体膜をエッチバックしてゲート電極を形成する方法をとっている。これにより、前記複数の柱状体のそれぞれの側壁にそれぞれのゲート長を有するゲート電極を形成することができる。したがって半導体装置上に複数のゲート長を有するトランジスタを形成することができる。
なお、本発明において、不純物の濃度には、所謂ノンドープと称される不純物が実質的にドープされていない場合（すなわち、不純物の濃度がゼロの場合）が含まれる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態である半導体装置を示す平面図である。
【図２】図１に示すＡ−Ａ’線及びＢ−Ｂ’線に沿った断面模式図である。
【図３】（ａ）〜（ｇ）は、第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図４】（ａ）〜（ｅ）は、第２の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図５】（ａ）〜（ｆ）は、第３の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図６】（ａ）〜（ｅ）は、第４の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図７】（ａ），（ｂ）は、第５の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図８】（ａ）〜（ｇ）は、第６の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図９】（ａ）〜（ｃ）は、第７の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図１０】第８の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【発明を実施するための形態】
【００１１】
＜第１の実施形態＞
以下、本発明を適用した第１の実施形態である半導体装置について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
図１及び図２に示すように、本実施形態の半導体装置５０は、第１の柱状型ＭＯＳトランジスタ１０と第２の柱状型ＭＯＳトランジスタ（以下、単にトランジスタと称する）２０とを備えて概略構成されている。第１のトランジスタ１０及び第２のトランジスタ２０は、Ｐ型であり、互いに同じ導電型である。具体的には、第１のトランジスタ１０は、シリコン基板（半導体基板）１上に形成された第１の柱状体１１ａと、この第１の柱状体１１ａの側面に設けられたゲート絶縁膜１４と、第１の柱状体１１ａの側壁にゲート絶縁膜１４を介して設けられた第１のゲート電極（半導体ゲート電極）１５ａと、第１のゲート電極１５ａの下方に位置するシリコン基板１の表面に設けられた第１の下部拡散領域（ソース又はドレイン領域）１６ａと、第１の柱状体１１ａの上部に設けられた第１の上部拡散領域（ドレイン又はソース領域）１７ａとを有し、第１の柱状体１１ａの側壁をチャネル領域としている。また、第２のトランジスタ２０は、シリコン基板（半導体基板）１上に形成された第２の柱状体２１ａと、この第２の柱状体２１ａの側面に設けられたゲート絶縁膜２４と、第２の柱状体２１ａの側壁にゲート絶縁膜２４を介して設けられた第２のゲート電極（半導体ゲート電極）２５ａと、第２のゲート電極２５ａの下方に位置するシリコン基板１の表面に設けられた第２の下部拡散領域（ソース又はドレイン領域）２６ａと、第２の柱状体２１ａの上部に設けられた第２の上部拡散領域（ドレイン又はソース領域）２７ａとを有し、第２の柱状体２１ａの側壁をチャネル領域としている。そして、半導体装置５０は、第１のゲート電極１５ａと第２のゲート電極２５ａとが互いに異なる高さを有することを特徴としている。
【００１３】
シリコン基板１は、素子分離領域２によって複数の活性領域に区画されており、一方の活性領域には第１の柱状体１１ａが、他方の活性領域には第２の柱状体２１ａがそれぞれ設けられている。また、図２に示すように、第１の柱状体１１ａと第２の柱状体２１ａとは、互いに略同じ高さ（Ｈ０）を有している。
【００１４】
シリコン基板１、第１の柱状体１１ａ及び第２の柱状体２１ａは、シリコン材料から構成されており、それぞれにＮ型ウエル領域が形成されている。すなわち、図１及び図２に示すように、一方の活性領域が第１のＮ型ウエル領域１１であり、他方の活性領域が第２のＮ型ウエル領域２１である。また、シリコン基板１には、他の半導体基板を用いることができる。具体的には、例えば、ゲルマニウム材料、シリコンゲルマニウム材料等から成る基板を用いることができる。また、ＳＯＩ基板等を用いることもできる。
【００１５】
ゲート絶縁膜１４は、シリコン基板１（第１のＮ型ウエル領域１１）の表面及び第１の柱状体１１ａの側面を覆うように設けられている。同様に、ゲート絶縁膜２４は、シリコン基板１（第２のＮ型ウエル領域２１）の表面及び第２の柱状体２１ａの側面を覆うように設けられている。ゲート絶縁膜１４，２４の材質としては、特に限定されるものではないが、例えば、熱酸化法により膜厚６ｎｍに形成されたシリコン酸化膜を用いることができる。また、ゲート絶縁膜１４，２４の材質には、シリコン酸窒化膜（ＳｉＯＮ）を用いても良い。さらに窒化ハフニウムシリケート膜（ＨｆＳｉＯＮ）などのシリケート膜や、ハフニウム酸化膜（ＨｆＯ２）などの高融点金属酸化物などを用いることもできる。
【００１６】
第１のゲート電極１５ａは、図１に示すように、第１の柱状体１１ａを筒状に取り囲むように、第１の柱状体１１ａの側壁にゲート絶縁膜１４を介して設けられている。第１のゲート電極１５ａには、ゲート配線１５ｂが接続され、素子分離領域２部分に引き出されている。また、第２のゲート電極２５ａは、第２の柱状体２１ａを筒状に取り囲むように、第２の柱状体２１ａの側壁にゲート絶縁膜２４を介して設けられている。第２のゲート電極２５ａには、ゲート配線２５ｂが接続され、素子分離領域２部分に引き出されている。
【００１７】
第１及び第２のゲート電極１５ａ，２５ａの材質は、後述するようにＣＶＤ法での成膜時又はソース・ドレイン注入時に不純物を導入されたドープト多結晶シリコン膜である。また、第１及び第２のゲート電極１５ａ，２５ａの膜厚は、特に限定されるものではないが、例えば約２０ｎｍとすることができる。
【００１８】
ここで、第１のゲート電極１５ａと第２のゲート電極２５ａとを比較すると、導電型及び不純物の濃度の少なくとも一方が互いに異なることを特徴としている。すなわち、導電型及び不純物の濃度の少なくとも一方が互いに異なる場合とは、具体的には、第１のゲート電極１５ａ及び第２のゲート電極２５ａが互いにＰ型であって、第１のゲート電極１５ａの正味のＰ型不純物濃度が第２のゲート電極２５ａの正味のＰ型不純物濃度よりも高い又は低い場合、第１及び第２の半導体ゲート電極１５ａ，２５ａが互いにＮ型であって、第１のゲート電極１５ａの正味のＮ型不純物濃度が第２のゲート電極２５ａの正味のＮ型不純物濃度よりも高い又は低い場合、第１のゲート電極１５ａ及び第２のゲート電極２５ａのうち、一方がＰ型であって、他方がＮ型である場合、のいずれかである。
本実施形態は、上記類型のうち、第１のゲート電極１５ａ及び第２のゲート電極２５ａが互いにＰ型であって、第１のゲート電極１５ａの正味のＰ型不純物濃度が第２のゲート電極２５ａの正味のＰ型不純物濃度よりも低い場合に該当する。
【００１９】
また、図２に示すように、第１のゲート電極１５ａのゲート高さ（Ｈ１）と第２のデート電極２５ａのゲート高さ（Ｈ２）とを比較すると、ゲート高さが異なっている。すなわち、本実施形態では、第１のゲート電極１５ａのゲート高さは、第２のゲート電極２５ａのゲート高さよりも低く設けられている。
【００２０】
また、第１の柱状体１１ａの上面から第１のゲート電極１５ａの上面までの距離は、その第１のゲート電極１５ａのゲート高さに依存した高さ、すなわち、Ｈ０−Ｈ１である。一方、第２の柱状体２１ａの上面から第２のゲート電極２５ａの上面までの距離は、その第２のゲート電極２５ａのゲート高さに依存した高さ、すなわちＨ０−Ｈ２である。
【００２１】
第１の下部拡散層１６ａは、図１及び図２に示すように、第１のゲート電極１５ａの下方に位置するシリコン基板１（第１のＮ型ウエル領域１１）の表面に設けられている。また、第１の上部拡散層１７ａは、第１の柱状体１１ａの上部に設けられている。第１の下部及び上部拡散層１６ａ，１７ａは、いずれもＰ型の拡散領域である。
【００２２】
第２の下部拡散層２６ａは、図１及び図２に示すように、第２のゲート電極２５ａの下方に位置するシリコン基板１（第２のＮ型ウエル領域２１）の表面に設けられている。また、第２の上部拡散層２７ａは、第２の柱状体２１ａの上部に設けられている。第２の下部及び上部拡散層２６ａ，２７ａは、いずれもＰ型の拡散領域である。
【００２３】
第１のトランジスタ１０は、第１の下部及び上部拡散層１６ａ，１７ａをソース・ドレイン領域とするとともに、第１の柱状体１１ａの側面縦方向をチャネル領域とする。同様に、第２のトランジスタ２０は、第２の下部及び上部拡散層２６ａ，２７ａをソース・ドレイン領域とするとともに、第２の柱状体２１ａの側面縦方向をチャネル領域とする。
【００２４】
続いて、上記構成を有する半導体装置５０の製造方法について、図１、図２及び図３（ａ）〜図３（ｆ）を適宜参照しながら説明する。なお、図２及び図３（ａ）〜図３（ｆ）は、図１中に示すＡ−Ａ’線に沿った断面図を左側に、図１中に示すＢ−Ｂ’線に沿った断面図を右側に、それぞれ示している。
【００２５】
本実施形態の半導体装置５０の製造方法は、シリコン基板（半導体基板）上に、第１の柱状体１１ａと第２の柱状体２１ａとを形成する工程（柱状体の形成工程）と、第１の柱状体を覆う第１の部分と第２の柱状体を覆う第２の部分との導電型及び不純物の濃度の少なくとも一方が互いに異なるようにゲートシリコン膜（半導体膜）を形成する工程（ゲートシリコン膜の形成工程）と、ゲートシリコン膜をエッチバックして、第１及び第２の柱状体のそれぞれの側壁に、互いに異なる高さを有する第１のゲート電極（半導体膜柱状部）及び第２のゲート電極（半導体膜柱状部）を形成する工程（ゲート電極の形成工程）と、を備えて概略構成されている。さらに、第１及び第２のゲート電極の形成位置に相当するシリコン基板の表面部分に、それぞれ第１及び第２の下部拡散領域（第１及び第２のソース又はドレイン領域）を形成する工程（下部拡散領域の形成工程）と、第１及び第２の柱状体の上部に、それぞれ第１及び第２の上部拡散領域（第１及び第２のドレイン又はソース領域）を形成する工程（上部拡散領域の形成工程）と、をさらに有している。
【００２６】
（柱状体の形成工程）
先ず、半導体基板上に、第１の柱状体と第２の柱状体とを形成する。具体的には、先ず、半導体基板としてシリコン基板１を用い、このシリコン基板１に素子分離領域２を形成する（図１を参照）。次に、素子分離領域２によって区切られたシリコン基板の領域に、例えばリン（Ｐ）等のＮ型の不純物を導入して、第１及び第２のＮ型ウエル領域１１，２１をそれぞれ形成する。
【００２７】
次に、シリコン基板１上にシリコン窒化膜からなるマスク膜１３，２３を例えば膜厚が約２０μｍとなるように形成する。なお、マスク膜の材料としては、シリコン基板１の材料であるシリコンに対してエッチングの選択比がとれる材料であれば特に限定されるものではなく、シリコン窒化膜の他には例えばシリコン酸化膜などを用いることができる。
【００２８】
次に、図３（ａ）に示すように、リソグラフィー技術とドライエッチ技術とを用いて、第１及び第２のＮ型ウエル領域１１，２１にマスク膜１３，２３をそれぞれ形成する。次いで、このマスク膜１３，２３をマスクとしてシリコン基板１をエッチングすることにより、第１及び第２の柱状体１１ａ及び２１ａをそれぞれ形成する。このように、マスク膜とシリコン基板１とを順次エッチングすることにより、上部にマスク膜１３，２３が形成されると共に下部にシリコンから成る第１及び第２の柱状体１１ａ，２１ａが形成された構造体を形成する。
【００２９】
この構造体を平面視したパターンは、図１に示すように、第１及び第２柱状体１１ａ，２１ａの平面パターンであり、ここでは島状の平面形状を有している。また、第１及び第２の柱状体１１ａ，２１ａの高さ（Ｈ０）は、特に限定されるものではないが、図３（ａ）に示すように、第１及び第２の柱状体１１ａ，２１ａ共に例えば約Ｈ０＝１６０ｎｍとなるように形成することができる。
【００３０】
（ゲートシリコン膜の形成工程）
次に、第１及び第２の柱状体１１ａ，２１ａとシリコン基板１とを覆う半導体膜を形成する。具体的には、先ず、図３（ｂ）に示すように、第１及び第２の柱状体１１ａ，２１ａの側面及び半導体基板１の表面に、シリコン酸化膜からなるゲート絶縁膜１４，２４を熱酸化法によってそれぞれ形成する。ゲート絶縁膜１４，２４の膜厚は、例えば約６ｎｍとすることができる。また、ゲート絶縁膜１４，２４は、ＣＶＤ法等を用いて形成しても良い。
【００３１】
次に、図３（ｂ）に示すように、マスク膜１３，２３及びゲート絶縁膜１４，２４を介して第１及び第２の柱状体１１ａ，２１ａと半導体基板１とを覆うように、ノンドープのシリコン膜からなるゲートシリコン膜（半導体膜）５をＣＶＤ法によって成膜する。ゲートシリコン膜５の膜厚は、例えば約２０ｎｍとすることができる。
【００３２】
次に、第１の柱状体１１ａを覆うゲートシリコン膜５の第１の部分１５と第２の柱状体２１ａを覆うゲートシリコン膜５の第２の部分２５との導電型及び不純物の濃度の少なくとも一方が互いに異なるようにゲートシリコン膜５を形成する。本実施形態では、例えば、第１の部分１５がノンドープ型であって、第２の部分２５がＰ型である場合について説明する。
【００３３】
具体的には、先ず、図３（ｃ）に示すように、第１の柱状体１１ａに形成されたゲートシリコン膜５を被覆すると共に第２の柱状体２１ａに形成されたゲートシリコン膜５の表面を露出するレジストマスク３１を、リソグラフィー技術を用いて形成する。次に、このレジストマスク３１によって第１の柱状体１１ａに形成されたゲートシリコン膜５を保護した状態で、第２の柱状体２１ａのゲートシリコン膜５にホウ素（Ｂ）を、ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー５ＫｅＶの条件で注入する（これを、ゲートシリコン膜注入と呼ぶ）。次いで、ゲートシリコン膜注入後、レジストマスク３１を剥離して除去する。このようにして、第１の部分１５がノンドープ型であって、第２の部分２５がＰ型であるゲートシリコン膜をそれぞれ形成することができる。
【００３４】
なお、このゲートシリコン膜注入後に、ゲートシリコン膜５（１５，２５）中の不純物濃度を均一にするためにアニール処理を行ってもよい。アニール処理を行うことにより、後述するゲートシリコン膜をエッチバックする際に、ウエハ面内のエッチング量の均一性を向上させることができる。
【００３５】
（ゲート電極の形成工程）
次に、図３（ｄ）に示すように、塩素系ガスとして例えば塩素ガス（Ｃｌ２）を用いてゲートシリコン膜５をエッチバック（エッチング）する。これにより、第１の柱状体１１ａ及び第２の柱状体２１ａのそれぞれの側壁に、互いに異なる高さを有する第１のゲート電極（半導体膜柱状部）１５ａと第２のゲート電極（半導体膜柱状部）２５ａとを形成する。具体的には、シリコン基板１上及びマスク膜１３，２３上のゲートシリコン膜５（１５，２５）をエッチング除去する。これにより、第１の柱状体１１ａの側壁にゲートシリコン酸化膜の第１の部分１５からなる第１のゲート電極１５ａと、第２の柱状体２１ａの側壁にゲートシリコン膜の第２の部分２５からなる第２のゲート電極２５ａとを形成することができる。
【００３６】
ゲートシリコン膜の第１及び第２の部分１５，２５をエッチバックする際のエッチング条件としては、例えば、ＩＣＰエッチャーを用い、真空度を６ｍＴｏｒｒ、ＢｉａｓＰｏｗｅｒを７５Ｗとし、塩素ガス（Ｃｌ２）の流量を３０ｓｃｃｍとする。この条件を用いてエッチング時間５０秒間でエッチングを行う。このエッチングにより、図３（ｄ）に示すように、第１のゲート電極１５ａの高さ（Ｈ１）がＨ１＝１００ｎｍであり、第２のゲート電極２５ａの高さ（Ｈ２）がＨ２＝１４０ｎｍである、高さが異なるゲート電極が得られる。すなわち、上記ゲートシリコン膜注入時にホウ素を注入した第１のゲート電極１５ａを高く形成し、ホウ素を注入していない第２ゲート電極２５ａを低く形成することができる。
【００３７】
なお、エッチバックする際のエッチング装置は、特にＩＣＰエッチャーに限定されるものではなく、例えばＥＣＲエッチャー、平行平板型当のプラズマエッチング装置を用いることもできる。
【００３８】
また、ゲートシリコン膜のエッチバックの際に、ゲートシリコン膜５（１５，２５）とゲート絶縁膜１４，２４との選択比を向上させたい場合には、酸素（Ｏ２）ガス又は臭化水素ガス（ＨＢｒ）を添加して、上記ゲートシリコン膜のエッチバックを行うことができる。
【００３９】
また、ゲートシリコン膜のエッチバックの際には、少なくとも第１及び第２の柱状体１１ａ，２１ａの少なくともいずれか一方において、シリコンからなる柱状体上部の側面部分が露出されるように行なうことが好ましい。例えば、高いゲート電極高さを有する第２ゲート電極２５ａの上面の位置がマスク膜２３にかかる位置にあり、短いゲート電極高さを有する第１ゲート電極１５ａの上面の位置がマスク膜１３の位置よりも低い第２の柱状体２１ａの側壁の途中の位置にあるように形成してもよい。
【００４０】
また、図１に示すように、第１及び第２のゲート電極１５ａ，２５ａには、ゲート配線１５ｂ、２５ｂがそれぞれ接続される。このゲート配線１５ｂ、２５ｂの形成は、リソグラフィー技術を用いてゲート配線となるパターンを有するレジストマスクを形成しておいて、第１及び第２の柱状体１１ａ，２１ａの側壁に第１及び第２のゲート電極１５ａ，２５ａをそれぞれ形成するエッチングの際に、同時にゲート配線１５ｂ、２５ｂを形成する。また、ゲート配線１５ｂ、２５ｂを形成しないで、トランジスタ上に層間膜を形成した後、ゲート電極の側壁にコンタクトを形成する方法などを用いてゲート電極を外部配線と接続することも可能である。
【００４１】
（下部拡散領域及び上部拡散領域の形成工程）
次に、第１及び第２のゲート電極１５ａ，２５ａの形成位置に相当するシリコン基板１（１１，２１）の表面部分に、ソース（又はドレイン）となる第１及び第２の下部拡散領域１６，２６を形成し、第１及び第２の柱状体１１ａ，２１ａの上部に、ドレイン（又はソース）となる第１及び第２の上部拡散領域１７，２７を形成する。
【００４２】
具体的には、先ず、図３（ｅ）に示すように、マスク膜１３，２３を除去する。マスク膜１３，２３の除去方法としては、ゲートシリコン膜からなる第１及び第２のゲート電極１５ａ，２５ａ、シリコン基板１、シリコン酸化膜からなるゲート絶縁膜１４，２４に対してエッチング選択比を有するエッチング方法を用いることができる。これにより、シリコン窒化膜からなるマスク膜１３，２３を選択的に除去することができる。上述のエッチング選択比を有するエッチング液としては、例えば、湿式の燐酸液を用いることができる。
【００４３】
次に、図３（ｆ）に示すように、イオン注入法を用いて、不純物としてフッ化ホウ素（ＢＦ２）を第１及び第２の柱状体１１ａ，２１ａの上面、第１及び第２のゲート電極１５ａ，２５ａ、シリコン基板１（第１及び第２のＮ型ウエル領域１１，２１）に注入する（以下、ソース・ドレイン注入と呼ぶ）。ソース・ドレイン注入の条件は、特に限定されるものではないが、例えば、ドーズ量を５×１０１５ａｔｏｍｓ／ｃｍ２、エネルギーを１５ＫｅＶの条件を用いることができる。このソース・ドレイン注入によれば、第１及び第２のゲート電極１５ａ，２５ａに対して自己整合的に、第１及び第２のＮ型ウエル領域１１，２１にそれぞれＰ型の第１及び第２の下部拡散領域１６，２６を、第１及び第２の柱状体１１ａ，２１ａの上部から上面にかけてそれぞれＰ型の第１及び第２の上部拡散領域１７，２７を形成することができる。これらの上部及び下部拡散領域は、トランジスタのソース・ドレイン領域を構成する。また、このソース・ドレイン注入によれば、第１及び第２のゲート電極１５ａ，２５ａにもホウ素が注入されてＰ型のゲート電極が形成される。
【００４４】
次に、第１及び第２の下部拡散領域１６，２６と第１及び第２の上部拡散領域１７，２７とに注入された不純物を活性化するために熱処理を行う。熱処理は、例えば、急速熱処理装置を用いて、９００℃、５分の条件を用いることができる。また、上記熱処理は、拡散炉などの装置を用いて行っても良い。
【００４５】
これら工程を経て、図２に示すように、第１の柱状体１１ａの一部をチャネル領域とし、第１のＰ型の下部拡散層１６ａ及び第１のＰ型の上部拡散層１７ａをソース・ドレイン領域とし、第１の柱状体１１ａの側面に第１のゲート電極１５ａが形成された第１の柱状型ＭＯＳトランジスタ１０と、第２の柱状体２１ａの一部をチャネル領域とし、第２のＰ型の下部拡散層２６ａ及び第２のＰ型の上部拡散層２７ａをソース・ドレイン領域とし、第２の柱状体２１ａの側面に第２のゲート電極２５ａが形成された第２の柱状型ＭＯＳトランジスタ（以下、単にトランジスタと称する）２０と、を形成する。なお、第１の上部及び下部拡散領域１６，１７及び第２の上部及び下部拡散領域２６，２７にソース・ドレイン注入する際の不純物は互いに同じ導電型の不純物（フッ化ホウ素）であるため、第１のトランジスタ１０及び第２のトランジスタ２０は、互いに同じ導電型、すなわちＰ型である。
【００４６】
トランジスタのゲート長とは、ゲート電極の高さと、ゲート電極のサイドウォール幅とを合わせた長さである。ここで、第１のトランジスタ１０のゲート長と第２のトランジスタ２０のゲート長とを比較すると、第１のゲート電極１５ａのサイドウォール幅と第２のゲート電極２５ａのサイドウォール幅とは略等しいが、第１のトランジスタ１０のゲート高さがＨ１＝１００ｎｍであるのに対して第２のトランジスタ２０のゲート高さがＨ２＝１４０ｎｍと異なっている。すなわち、第１のトランジスタ１０のゲート長と第２のトランジスタ２０のゲート長とは、この第１のゲート電極１５ａの高さと第２のゲート電極２５ａの高さとの差分だけゲート長が異なる。
【００４７】
また、第１及び第２のトランジスタ１０，２０のような柱状型のＭＯＳトランジスタでは、第１の柱状体１１ａの側面及び第２の柱状体２１ａの側面にチャネルがそれぞれ形成される。本実施形態では、図２に示すように、第１の下部拡散領域１６ａ及び第２の下部拡散領域２６ａが第１及び第２のゲート電極１５ａ，２５ａの下に拡散してそれぞれ拡散領域を形成する構造になっており、第１のゲート電極１５ａ及び第２のゲート電極２５ａの下方にはチャネルが形成されずに、第１の柱状体１１ａの側面及び第２の柱状体２１ａの側面にチャネルがそれぞれ形成されることとなる。なお、第１及び第２のトランジスタ１０，２０において、チャネルをゲート電極の下方にも作るには、第１のゲート電極１５ａ及び第２のゲート電極２５ａのサイドウォール膜厚をそれぞれ厚くする方法や、不純物を活性化するために熱処理の条件を低減させる方法が挙げられる。
【００４８】
次に、図３（ｇ）に示すように、シリコン基板１の上に第１のトランジスタ１０及び第２のトランジスタ２０を覆うようにして層間膜４１を形成する。次いで、第１の柱状体１１ａ及び第２の柱状体２１ａの上部と接続するようにコンタクトプラグ４２をそれぞれ形成する。次に、層間膜４１の上にコンタクトプラグ４２と接続する第２配線４３を形成する。このようにして、本実施形態の半導体装置５０を製造する。
【００４９】
本実施形態の半導体装置５０によれば、第１の柱状体１１ａの側面に設けられた第１のゲート電極１５ａの高さと第２の柱状体２１ａの側面に設けられた第２のゲート電極２５ａの高さとが互いに異なっている。このため、各柱状体の上面から各ゲート電極の上面までの距離は、各柱状体のゲート電極の高さに依存して異なる距離を有するが、ソース・ドレインイオン注入によりＰ型の第１及び第２の上部拡散層１７ａ，２７ａがそれぞれ形成されていることにより、コンタクトプラグ４２が形成される第１及び第２の柱状体１１ａ，２１ａの上面と第１及び第２のトランジスタ１０，２０のチャネルとは、このＰ型の第１及び第２の上部拡散層１７ａ，２７ａによりそれぞれ接続されている。
【００５０】
また、本実施形態の半導体装置の製造方法によれば、ゲートシリコン膜（半導体膜）にホウ素を導入する部分（Ｐ型領域）と、ホウ素を導入しない部分（ノンドープ型領域）を形成し、塩素系のガスを用いてエッチバックして柱状体の側壁にゲート電極を形成することにより、ホウ素を導入した部分のゲート電極を高く、ホウ素を導入しないゲート電極を低くなる柱状型のＭＯＳトランジスタを形成することができる。このように、高さの異なるゲート電極が得られるメカニズムとしては、今回用いたエッチングにおいて、ホウ素をドーズ１×１０１５ａｔｏｍｓ／ｃｍ導入したシリコン膜及びノンドープシリコン膜のエッチング速度は、それぞれ８５ｎｍ／ｍｉｎ、１４０ｎｍ／ｍｉｎであり、ホウ素を注入した領域はホウ素注入していない領域に比べてエッチング速度が遅くなることが理由として推察される。このエッチング速度の差が、ゲート電極の高さの差になると考えられる。
【００５１】
また、本実施形態では、第１のゲート電極１５ａの高さ（Ｈ１）がＨ１＝１００ｎｍ、第２のゲート電極２５ａの高さ（Ｈ２）がＨ２＝１４０ｎｍである２つの高さの異なるゲート電極高さを有する第１及び第２の柱状型ＭＯＳトランジスタ１０，２０の形成する例を示したが、ゲート電極の高さＨ１、Ｈ２は上記の高さに限定されず、任意の高さを得ることができる。具体的には、半導体からなる柱状体の高さをＨ０、マスク絶縁膜の厚さをＨｍ，ゲートシリコン膜の厚さをＨｆとし、半導体基板面からゲートシリコン膜上面までの距離をＨとした場合に、Ｈ＝Ｈ０＋Ｈｍ＋Ｈｆとなる。また、エッチング時間をｔとし、ノンドープシリコン膜及びホウ素をドープしたシリコン膜のゲート高さをそれぞれＨ１、Ｈ２とし、エッチング速度をそれぞれＲ１、Ｒ２とすると、Ｈ１及びＨ２はそれぞれ、Ｈ１＝Ｈ−Ｒ１×ｔ、Ｈ２＝Ｈ−Ｒ２×ｔと表される。Ｒ１とＲ２は固定値とした場合においても、Ｈ０、Ｈｍ、Ｈｆ、ｔを適宜変化させることにより、任意のＨ１及びＨ２のゲート高さを得ることができる。
【００５２】
また、第１のゲート電極１５ａには、ゲートシリコン膜注入におけるホウ素の注入（図３（ｃ）参照）と、ソース・ドレイン注入におけるホウ素の注入（図３（ｆ）参照）とにより、計６×１０１５ａｔｏｍｓ／ｃｍ２のホウ素が導入される。これに対して、第２のゲート電極２５ａには、ソース・ドレイン注入におけるホウ素の注入（図３（ｆ）参照）により、計５×１０１５ａｔｏｍｓ／ｃｍ２のホウ素が導入される。すなわち、第１のゲート電極１５ａと比べて第２のゲート電極２５ａのホウ素濃度は高く形成される。このように、完成したトランジスタのゲート電極に含まれるホウ素濃度はゲート電極の高さごとに異なる濃度を有するが、トランジスタの特性上において問題はない。但し、ホウ素濃度が高くなる第２のゲート電極２５ａについては、ホウ素のゲート絶縁膜突き抜けによる閾値の変動に注意することが好ましい。なお、ホウ素のつき抜けが問題となる場合には、トランジスタ形成以降の熱処理を低減したり、ゲート絶縁膜２４にシリコン酸窒化膜を用いたりして対策することが好ましい。
【００５３】
以上説明したように、本実施形態の半導体装置５０によれば、複数の柱状型ＭＯＳトランジスタ１０，２０において、ゲート電極の高さが異なる第１及び第２のゲート電極１５ａ，２５ａを備えた構成をとるので、異なるゲート長を有する柱状型ＭＯＳトランジスタ１０，２０を有する半導体装置５０を提供することができる。
【００５４】
また、本実施形態の製造方法によれば、ゲートシリコン膜５に領域別にホウ素を導入する領域（第２の部分２５）と導入しない領域（第１の部分１５）とを形成して塩素ガスでエッチバックしてサイドウォール形状のゲート電極を形成することにより、ゲートシリコン膜にホウ素を導入した第２のゲート電極２５ａのゲート長を長く、ゲートシリコン膜にホウ素を導入しない第１のゲート電極１５ａのゲート長を短くすることができる。すなわち、領域別にゲート長が異なる柱状型ＭＯＳトランジスタ１０，２０を形成することができる。
【００５５】
＜第２の実施形態＞
次に、本発明を適用した第２の実施形態である半導体装置の製造方法について、図４（ａ）〜図４（ｅ）を参照して詳細に説明する。第２の実施形態は、前述した第１の実施形態とは異なる方法で、異なるゲート長を形成する方法に関するものである。
図４（ｂ）に示すように、本実施形態の半導体装置の製造方法は、ゲートシリコン膜の形成工程の構成が、前述の第１の実施形態のゲートシリコン膜の形成工程の構成と異なるものであり、その他の構成については第１の実施形態と同一である。したがって、本実施形態の半導体装置の製造方法については、第１の実施形態の半導体装置方法と同一の構成部分については同じ符号を付すると共に説明を省略する。
【００５６】
先ず、前述した第１の実施形態の柱状体の形成工程と同様にして、第１及び第２の柱状体１１ａ，２１ａを形成する。ここで、シリコン基板１及び第１及び第２の柱状体１１ａ，２１ａには、Ｎウエルが形成される。
【００５７】
次に、第１の柱状体１１ａを覆うゲートシリコン膜の第１の部分２１５と第２の柱状体２１ａを覆うゲートシリコン膜の第２の部分２２５との導電型及び不純物の濃度の少なくとも一方が互いに異なるようにゲートシリコン膜を形成する。本実施形態では、第１の部分２１５及び第２の部分２２５がＰ型であって、第１の部分２１５の正味のＰ型不純物濃度が第２の部分２２５の正味のＰ型不純物濃度よりも低い場合について説明する。
【００５８】
具体的には、先ず、前述した第１の実施形態のゲートシリコン膜の形成工程と同様に、ゲート絶縁膜１４，２４、ノンドープゲートシリコン膜から成るゲートシリコン膜５を形成する。次に、図４（ａ）に示すように、リソグラフィー技術を用いて、第２の柱状体２１ａのゲートシリコン膜（第２の部分２２５）の表面を露出し、第１の柱状体１１ａを覆う、レジスト膜から成るマスク２３１を形成する。次に、不純物としてホウ素（Ｂ）をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー５ＫｅＶの条件で注入する（ゲートシリコン膜注入）。次に、不純物の注入後にマスク２３１を除去する。
【００５９】
次に、図４（ｂ）に示すように、リソグラフィー技術を用いて、第１の柱状体１１ａのゲートシリコン膜（第１の部分２１５）の表面を露出し、第２の柱状体２１ａを覆う、レジスト膜から成るマスク２３２を形成する。次に、不純物としてホウ素を、ドーズ量１×１０１４ａｔｏｍｓ／ｃｍ２、エネルギー５ＫｅＶの条件で注入する（ゲートシリコン膜注入）。次に、不純物の注入後にマスク２３２を除去する。
【００６０】
次に、図４（ｃ）に示すように、前述した第１の実施形態のゲート電極の形成工程と同様に、ゲートシリコン膜をエッチングする。すなわち、第１の柱状体１１ａの側壁に第１のゲート電極２１５ａを、第２の柱状体２１ａの側壁に第２のゲート電極２２５ａをそれぞれ形成する。
【００６１】
第１及び第２のゲート電極２１５ａ，２２５ａのゲート電極の高さを、それぞれＨ１及びＨ２とすると、Ｈ１＝１２０ｎｍ、Ｈ２＝１４０ｎｍと異なる高さを有するゲート電極が得られる。すなわち、ゲート電極の高さとゲートシリコン膜注入でのホウ素濃度との関係について、ホウ素濃度が高いゲート電極は、ホウ素濃度が低いゲート電極よりもゲート電極高さが高いゲート電極が得られる。
【００６２】
次に、図４（ｄ）に示すように、上述した第１の実施形態と同様の方法でマスク膜１３，２３を除去する。次に、上述した第１の実施形態の下部拡散領域及び上部拡散領域の形成工程と同様の方法で、フッ化ホウ素（ＢＦ２）を、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー５ｋｅＶの条件でイオン注入して（ソース・ドレイン注入）、各柱状体１１ａ，２１ａの下部のシリコン基板１側にＰ型の下部拡散領域１６，２６と、各柱状体１１ａ，２１ａの上部にＰ型の上部拡散領域１７，２７を形成する。また、各ゲート電極２１５ａ，２２５ａにはホウ素が導入されて、Ｐ型のゲート電極となる。
【００６３】
次に、図４（ｅ）に示すように、上述した第１の実施形態と同様に、導入した不純物の活性化を行う。これにより、２種類の異なるゲート長を備える柱状型ＭＯＳトランジスタ２１０，２２０が形成される。
【００６４】
本実施形態では、相対的にホウ素の注入量が多いゲート電極（第２のゲート電極２２５）はゲート長が高く、相対的にホウ素の注入量が少ないゲート電極（第１のゲート電極２１５）はゲート長が低くなる柱状型ＭＯＳトランジスタを形成することができる。このように、高さの異なるゲート電極が得られるメカニズムとしては、今回用いたエッチングにおいて、相対的にホウ素の注入量が多いい領域は、相対的に少ない領域と比較してエッチング速度が遅くなることが理由として推察される。すなわち、ホウ素の注入をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２で行ったシリコン膜と、ドーズ量１×１０１４ａｔｏｍｓ／ｃｍ２で行ったシリコン膜の、本エッチングでのエッチング速度は、それぞれ８５ｎｍ／ｍｉｎ、１２０ｎｍ／ｍｉｎである。このエッチング速度の差が、ゲート電極の高さの差になると推察される。
【００６５】
本実施形態の製造方法によれば、ゲートシリコン膜に、領域別にホウ素の注入量の違う領域を形成し、塩素系のガスでエッチバックしてゲート電極を形成することにより、相対的にホウ素濃度が高い領域のゲート長を、相対的にホウ素濃度が低い領域のゲート長よりも長く形成することができる。また、ホウ素の注入量は、ここで示したドーズ量に限定されることはなく、ドーズ量を変えることにより、ゲート長を制御することができる。
【００６６】
＜第３の実施形態＞
次に、本発明を適用した第３の実施形態である半導体装置の製造方法について、図５（ａ）〜図５（ｆ）を参照して詳細に説明する。第３の実施形態は、さらに多くの異なるゲート長を形成する方法に関するものである。
図５（ｂ），図５（ｃ）に示すように、本実施形態の半導体装置の製造方法は、ゲートシリコン膜の形成工程の構成が、前述の第１及び第２の実施形態のゲートシリコン膜の形成工程の構成と異なるものであり、その他の構成については第１の実施形態と同一である。したがって、本実施形態の半導体装置の製造方法については、第１の実施形態の半導体装置方法と同一の構成部分については同じ符号を付すると共に説明を省略する。
【００６７】
先ず、前述した第１の実施形態の柱状体の形成工程と同様にして、第１、第２及び第３の柱状体１１ａ，２１ａ，３１ａを形成する。ここで、シリコン基板１及び第１、第２及び第３の柱状体１１ａ，２１ａ，３１ａには、Ｎウエルが形成される。
【００６８】
次に、第１の柱状体１１ａを覆うゲートシリコン膜の第１の部分３１５と第２の柱状体２１ａを覆うゲートシリコン膜の第２の部分３２５と第３の柱状体３１ａを覆うゲートシリコン膜の第３の部分３３５の導電型及び不純物の濃度の少なくとも一方が互いに異なるようにゲートシリコン膜を形成する。本実施形態では、第１の部分３１５がノンドープであり、第２の部分３２５及び第３の部分３３５がＰ型であって、第２の部分３２５の正味のＰ型不純物濃度が第３の部分３３５の正味のＰ型不純物濃度よりも低い場合について説明する。
【００６９】
具体的には、先ず、図５（ａ）に示すように、前述した第１の実施形態のゲートシリコン膜の形成工程と同様に、ゲート絶縁膜１４，２４，３４、ノンドープゲートシリコン膜から成るゲートシリコン膜５を形成する。
【００７０】
次に、図５（ｂ）に示すように、リソグラフィー技術を用いて、第３の柱状体３１ａのゲートシリコン膜（第３の部分３３５）の表面を露出し、第１及び第２の柱状体１１ａ，２１ａを覆う、レジスト膜から成るマスク３４１を形成する。次に、不純物としてホウ素（Ｂ）をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー５ＫｅＶの条件で注入する（ゲートシリコン膜注入）。次に、不純物の注入後にマスク３４１を除去する。
【００７１】
次に、図５（ｃ）に示すように、リソグラフィー技術を用いて、第２の柱状体２１ａのゲートシリコン膜（第２の部分３２５）の表面を露出し、第１及び第３の柱状体１１ａ，３１ａを覆う、レジスト膜から成るマスク３４２を形成する。次に、不純物としてホウ素を、ドーズ量１×１０１４ａｔｏｍｓ／ｃｍ２、エネルギー５ＫｅＶの条件で注入する（ゲートシリコン膜注入）。次に、不純物の注入後にマスク３４２を除去する。
【００７２】
次に、図５（ｄ）に示すように、前述した第１の実施形態のゲート電極の形成工程と同様に、ゲートシリコン膜をエッチングする。すなわち、第１の柱状体１１ａの側壁に第１のゲート電極３１５ａを、第２の柱状体２１ａの側壁に第２のゲート電極３２５ａを、第３の柱状体３１ａの側壁に第３のゲート電極３３５ａをそれぞれ形成する。
【００７３】
第１、第２及び第３のゲート電極３１５ａ，３２５ａ，３３５ａのゲート電極の高さを、それぞれＨ１，Ｈ２及びＨ３とすると、Ｈ１＝１００ｎｍ、Ｈ２＝１２０ｎｍ、Ｈ３＝１４０ｎｍと異なる高さを有するゲート電極が得られる。
【００７４】
次に、図５（ｅ）に示すように、上述した第１の実施形態と同様の方法でマスク膜１３，２３，３３を除去する。次に、上述した第１の実施形態の下部拡散領域及び上部拡散領域の形成工程と同様の方法で、フッ化ホウ素（ＢＦ２）を、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー１５ｋｅＶの条件でイオン注入して（ソース・ドレイン注入）、各柱状体１１ａ，２１ａ，３１ａの下部のシリコン基板１側にＰ型の下部拡散領域１６，２６，３６と、各柱状体１１ａ，２１ａ，３１ａの上部にＰ型の上部拡散領域１７，２７，３７を形成する。また、各ゲート電極３１５ａ，３２５ａ，３３５ａにはホウ素が導入されて、Ｐ型のゲート電極となる。
【００７５】
次に、図５（ｆ）に示すように、上述した第１の実施形態と同様に、導入した不純物の活性化を行う。これにより、３種類の異なるゲート長を備える柱状型ＭＯＳトランジスタ３１０，３２０，３３０が形成される。
【００７６】
本実施形態では、３種類の異なるゲート長を形成する例を示したが、これらで用いた注入量と異なる注入量でホウ素を注入する領域を形成することにより、さらに異なるゲート長を持つゲート電極を形成することが可能である。
【００７７】
本実施形態の製造方法によれば、ゲートシリコン膜に領域別にホウ素の注入量が異なる領域、ノンドープの領域をそれぞれ形成し、塩素系のガスでエッチバックしてゲート電極を形成することにより、相対的にホウ素濃度が最も高い領域のゲート長を最も長く形成でき、相対的にホウ素濃度が高い領域のゲート長、相対的にホウ素濃度が少ない領域のゲート長、ノンドープ領域のゲート長の順に短いゲート長を有するゲート電極を形成することができる。また、ホウ素の注入量を制御することにより、ゲート長を調整することが可能となる。
【００７８】
＜第４の実施形態＞
次に、本発明を適用した第４の実施形態である半導体装置の製造方法について、図６（ａ）〜図６（ｅ）を参照して詳細に説明する。第４の実施形態は、上述した第１乃至第３の実施形態と異なる方法で異なるゲート長の柱状型ＭＯＳトランジスタを形成するものである。
図６（ａ），図６（ｂ）に示すように、本実施形態の半導体装置の製造方法は、ゲートシリコン膜の形成工程の構成が、前述の第１乃至第３の実施形態のゲートシリコン膜の形成工程の構成と異なるものであり、その他の構成については第１乃至第３の実施形態と同一である。したがって、本実施形態の半導体装置の製造方法については、第１乃至第３の実施形態の半導体装置方法と同一の構成部分については同じ符号を付すると共に説明を省略する。
【００７９】
先ず、前述した第１乃至第３の実施形態の柱状体の形成工程と同様にして、第１、第２及び第３の柱状体１１ａ，２１ａ，３１ａを形成する。ここで、シリコン基板１及び第１、第２及び第３の柱状体１１ａ，２１ａ，３１ａには、Ｎウエルが形成される。
【００８０】
次に、第１の柱状体１１ａを覆うゲートシリコン膜の第１の部分４１５と第２の柱状体２１ａを覆うゲートシリコン膜の第２の部分４２５と第３の柱状体３１ａを覆うゲートシリコン膜の第３の部分４３５の導電型及び不純物の濃度の少なくとも一方が互いに異なるようにゲートシリコン膜を形成する。本実施形態では、第３の部分４３５がノンドープであり、第１の部分４１５及び第２の部分４２５がＮ型であって、第１の部分４１５の正味のＮ型不純物濃度が第２の部分４２５の正味のＮ型不純物濃度よりも低い場合について説明する。
【００８１】
具体的には、先ず、前述した第１乃至第３の実施形態のゲートシリコン膜の形成工程と同様に、ゲート絶縁膜１４，２４，３４、ノンドープゲートシリコン膜から成るゲートシリコン膜５を形成する。
【００８２】
次に、図６（ａ）に示すように、リソグラフィー技術を用いて、第２の柱状体２１ａのゲートシリコン膜（第２の部分４２５）の表面を露出し、第１乃至第３の柱状体１１ａ，３１ａを覆う、レジスト膜から成るマスク４４１を形成する。次に、不純物としてリン（Ｐ）をドーズ量１×１０１４ａｔｏｍｓ／ｃｍ２、エネルギー１０ＫｅＶの条件で注入する（ゲートシリコン膜注入）。次に、不純物の注入後にマスク４４１を除去する。
【００８３】
次に、図６（ｂ）に示すように、リソグラフィー技術を用いて、第１の柱状体１１ａのゲートシリコン膜（第１の部分４１５）の表面を露出し、第２及び第３の柱状体２１ａ，３１ａを覆う、レジスト膜から成るマスク４４２を形成する。次に、不純物としてリンを、ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー１０ＫｅＶの条件で注入する（ゲートシリコン膜注入）。次に、不純物の注入後にマスク４４２を除去する。
【００８４】
次に、図６（ｃ）に示すように、前述した第１乃至第３の実施形態のゲート電極の形成工程と同様に、ゲートシリコン膜をエッチングする。すなわち、第１の柱状体１１ａの側壁に第１のゲート電極４１５ａを、第２の柱状体２１ａの側壁に第２のゲート電極４２５ａを、第３の柱状体３１ａの側壁に第３のゲート電極４３５ａをそれぞれ形成する。
【００８５】
第１、第２及び第３のゲート電極４１５ａ，４２５ａ，４３５ａのゲート電極の高さを、それぞれＨ１，Ｈ２及びＨ３とすると、Ｈ１＝８０ｎｍ、Ｈ２＝９０ｎｍ、Ｈ３＝１００ｎｍと異なる高さを有するゲート電極が得られる。すなわち、ゲート電極の高さとゲートシリコン膜注入でのリン濃度との関係については、相対的にリン濃度が高いゲート電極、相対的にリン濃度が低いゲート電極、ノンドープのゲート電極の順に、ゲート電極の高さが低いゲート電極が得られる。
【００８６】
次に、図６（ｄ）に示すように、上述した第３の実施形態と同様の方法でマスク膜１３，２３，３３を除去する。次に、上述した第１乃至第３の実施形態の下部拡散領域及び上部拡散領域の形成工程と同様の方法で、フッ化ホウ素（ＢＦ２＋）を、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー１５ｋｅＶの条件でイオン注入して（ソース・ドレイン注入）、各柱状体１１ａ，２１ａ，３１ａの下部のシリコン基板１側にＰ型の下部拡散領域４１６，４２６，４３６と、各柱状体１１ａ，２１ａ，３１ａの上部にＰ型の上部拡散領域４１７，４２７，４３７を形成する。
【００８７】
それぞれの異なるゲート長のゲート電極に対して、自己整合的に下部及び上部拡散領域が形成される。また、各ゲート電極４１５ａ，４２５ａ，４３５ａには、ホウ素がドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２導入されて、Ｐ型のゲート電極となる。ここで、第１及び第２のゲート電極４１５ａ，４２５ａには、リンを導入しているが、これらのリンの濃度よりも高い濃度のホウ素を導入することによりＰ型ゲート電極を形成する。
【００８８】
次に、図６（ｅ）に示すように、上述した第１乃至第３の実施形態と同様に、導入した不純物の活性化を行う。これにより、３種類の異なるゲート長を備える柱状型ＭＯＳトランジスタ４１０，４２０，４３０が形成される。
【００８９】
第１、第２及び第３のゲート電極４１５ａ，４２５ａ，４３５ａのゲート電極の高さを、それぞれＨ１，Ｈ２及びＨ３とすると、Ｈ１＝８０ｎｍ、Ｈ２＝９０ｎｍ、Ｈ３＝１００ｎｍと異なる高さを有するゲート電極を形成することができる。ゲート電極の高さとゲートシリコンに注入したリンの注入量との関係について、相対的にリン注入量が少ないゲート電極を最も高さが高いゲート電極が形成でき、相対的にリン注入量が多いゲート電極、相対的にリン注入が少ないゲート電極、ノンドープのゲート電極の順に、高さが高いゲート電極が得られる。これらゲート高さと不純物注入量の関係は、ホウ素を注入する場合とリンを注入する場合は逆の相間関係を示す。このように、高さの異なるゲート電極が得られるメカニズムとしては、今回用いたエッチングにおいて、相対的にリン注入量が多い領域は、相対的に少ない領域と比較してエッチング速度が速くなることが理由として推察される。リンの注入をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２を行ったシリコン膜、リンの注入をドーズ量１×１０１４ａｔｏｍｓ／ｃｍ２を行ったシリコン膜、ノンドープシリコン膜での、本エッチングでのエッチング速度は、それぞれ１６０ｎｍ／ｍｉｎ、１５０ｎｍ／ｍｉｎ、１４０ｎｍ／ｍｉｎである。このエッチング速度の差が、ゲート電極の高さの差になると推察される。
【００９０】
本実施形態では、３種類の異なるゲート長を形成する例を示しが、これらで用いた注入量と異なる注入量のリンを導入する領域を形成することにより、さらに異なるゲート長を有するゲート電極を形成することができる。
【００９１】
本実施形態の製造方法によれば、ゲートシリコン膜に領域別にリンの注入量が異なる領域を複数形成し、塩素系のガスでエッチバックしてサイドウォール形状のゲート電極を形成することにより、相対的にリン注入量が多いゲート電極、相対的にリン注入量が少ないゲート電極、ノンドープのゲート電極の順に、ゲート電極のゲート高さを高く形成することができる。また、リンの注入量を制御することにより、ゲート長を調整することが可能となる。
【００９２】
第３の実施形態の製造方法と第４の実施形態の製造方法とを組み合わせることにより、ゲートシリコン膜に領域別にホウ素またはリンの注入量が異なる領域、或いはノンドープの領域を形成して塩素系のガスでエッチバックし、相対的にホウ素注入量を多いゲート電極を最も長いゲート長を形成でき、相対的にホウ素注入量を多いゲート電極、相対的にホウ素注入量が少ないゲート電極、ノンドープのゲート電極、相対的にリン濃度が少ないゲート電極、相対的にリン濃度が多いゲート電極の順に、ゲート電極のゲート長を短く形成することができる。
【００９３】
また、第３の実施形態の製造方法と第４の実施形態の製造方法とを組み合わせることにより、ゲートシリコン膜注入において、ホウ素をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２で注入する領域と、リンをドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２で注入する領域とを形成すると、これらのシリコン膜のエッチング速度はそれぞれ８５ｎｍ／ｍｉｎ、１６０ｎｍ／ｍｉｎとなり、エッチング速度の差を大きくすることができる。このようにエッチング速度差を大きくすることにより、第１の実施形態で示した関係式より、あるＨ１、Ｈ２を得るために必要なＨを低くできる、あるいは時間ｔを短くできる。また、Ｈが低くできるので、シリコン基板の掘り込み量Ｈ０が小さくて済む、時間ｔが短いのでスループットが向上するなどの効果を持つ。
【００９４】
＜第５の実施形態＞
次に、本発明を適用した第５の実施形態である半導体装置の製造方法について、図７（ａ），図７（ｂ）を参照して詳細に説明する。上述した第１乃至第４の実施形態では、Ｐチャネル型の柱状型ＭＯＳトランジスタの形成で説明した。第５の実施形態は、Ｎチャネル型の柱状型ＭＯＳトランジスタの形成方法に関するものである。
図７（ａ）に示すように、本実施形態の半導体装置の製造方法は、シリコン基板１及び第１及び第２の柱状体１１ａ，２１ａに、Ｐウエルが形成される構成が、前述の第１乃至第４の実施形態の構成と異なるものであり、その他の構成については第１乃至第４の実施形態と同一である。したがって、本実施形態の半導体装置の製造方法については、第１乃至第４の実施形態の半導体装置方法と同一の構成部分については同じ符号を付すると共に説明を省略する。
【００９５】
先ず、前述した第１の実施形態の柱状体の形成工程において、素子分離領域２によって区切られたシリコン基板１の領域に、例えばホウ素（Ｂ）等のＰ型の不純物を導入して、第１及び第２のＰ型ウエル領域５１１，５２１をそれぞれ形成する。次に、第１及び第２の柱状体５１１ａ，５２１ａを形成する。ここで、シリコン基板１及び第１及び第２の柱状体５１１ａ，５２１ａには、Ｐウエルが形成される。
【００９６】
次に、上述した第１の実施形態と同様にして、ゲートシリコン膜の形成工程及びゲート電極の形成工程を行う。次に、図７（ａ）に示すように、上述した第１の実施形態の下部拡散領域及び上部拡散領域の形成工程において、不純物としてＢＦ２＋を注入する代わりにＡｓ＋を、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー１５ＫｅＶの条件で注入する。ここで、第１のゲート電極５１５ａがノンドープ、第２のゲート電極５２５ａには１×１０１５ａｔｏｍｓ／ｃｍ２のホウ素が導入されているが、Ａｓ＋の注入により、両ゲート電極５１５ａ，５２５ａともにゲートシリコン膜はＮ型のゲート電極になる。
【００９７】
次に、図７（ｂ）に示すように、上述した第１乃至第４の実施形態と同様に、導入した不純物の活性化を行う。これにより、２種類の異なるゲート長を有するＮ型チャネルの柱状型ＭＯＳトランジスタ５１０，５２０が形成される。
【００９８】
また、ゲート長を変える方法は、ここで示した方法に限定されるものではなく、第４の実施形態で述べた方法を用いることができ、ゲートシリコン膜にホウ素又はリンの濃度が異なる領域或いはノンドープの領域を複数形成してゲート長が異なるＮ型チャネルの柱状型ＭＯＳトランジスタを形成することができる。
【００９９】
＜第６の実施形態＞
次に、本発明を適用した第６の実施形態である半導体装置の製造方法について、図８（ａ）〜図８（ｇ）を参照して詳細に説明する。第６の実施形態では、Ｐ型チャネルの柱状型ＭＯＳトランジスタとＮ型チャネルの柱状型ＭＯＳトランジスタとを形成するようにしたものである。
本実施形態の半導体装置の製造方法は、Ｐ型チャネルの柱状型ＭＯＳトランジスタとＮ型チャネルの柱状型ＭＯＳトランジスタとを形成する構成が、前述の第１乃至第４の実施形態の構成と異なるものであり、その他の構成については第１乃至第５の実施形態と同一である。したがって、本実施形態の半導体装置の製造方法については、第１乃至第５の実施形態の半導体装置方法と同一の構成部分については同じ符号を付すると共に説明を省略する。
【０１００】
先ず、前述した第１の実施形態の柱状体の形成工程に変えて、素子分離領域２によって区切られたシリコン基板１の一方の領域に、例えばホウ素（Ｂ）等のＰ型の不純物を導入して、Ｐ型ウエル領域６１１を形成し、他方の領域に、例えばリン（Ｐ）等のＮ型の不純物を導入してＮ型ウエル領域６２１をそれぞれ形成する。次に、第１及び第２の柱状体６１１ａ，６２１ａを形成する。ここで、第１の柱状体６１１ａにはＰウエルが形成され、第２の柱状体６２１ａにはＮウエルが形成される。次に、図８（ａ）に示すように、上述した第１の実施形態と同様にして、ゲートシリコン膜の形成工程を行う。
【０１０１】
次に、第１の柱状体６１１ａを覆うゲートシリコン膜の第１の部分６１５と第２の柱状体６２１ａを覆うゲートシリコン膜の第２の部分６２５との導電型及び不純物の濃度の少なくとも一方が互いに異なるようにゲートシリコン膜を形成する。本実施形態では、第１の部分６１５がＮ型であり、第２の部分６２５がＰ型であって、第１及び第２の部分に注入される不純物が互いに異なる導電型の不純物である場合について説明する。
【０１０２】
具体的には、先ず、前述した第１の実施形態のゲートシリコン膜の形成工程と同様に、ゲート絶縁膜１４，２４、ノンドープゲートシリコン膜から成るゲートシリコン膜５を形成する。
【０１０３】
次に、図８（ｂ）に示すように、リソグラフィー技術を用いて、第２の柱状体６２１ａのゲートシリコン膜（第２の部分６２５）の表面を露出し、第１の柱状体６１１ａを覆う、レジスト膜から成るマスク６３１を形成する。次に、不純物としてホウ素（Ｂ）をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー５ＫｅＶの条件で注入する（ゲートシリコン膜注入）。次に、不純物の注入後にマスク６３１を除去する。
【０１０４】
次に、図８（ｃ）に示すように、リソグラフィー技術を用いて、第１の柱状体６１１ａのゲートシリコン膜（第１の部分６１５）の表面を露出し、第２の柱状体６２１ａを覆う、レジスト膜から成るマスク６３２を形成する。次に、不純物としてリン（Ｐ）をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー１０ＫｅＶの条件で注入する（ゲートシリコン膜注入）。次に、不純物の注入後にマスク６３２を除去する。
【０１０５】
次に、図８（ｄ）に示すように、前述した第１の実施形態のゲート電極の形成工程と同様に、ゲートシリコン膜をエッチングする。すなわち、第１の柱状体６１１ａの側壁に第１のゲート電極６１５ａを、第２の柱状体６２１ａの側壁に第２のゲート電極６２５ａをそれぞれ形成する。次に、上述した第１の実施形態と同様の方法でマスク膜１３，２３を除去する。
【０１０６】
これにより、第１及び第２のゲート電極６１５ａ，６２５ａのゲート電極の高さを、それぞれＨ１及びＨ２とすると、Ｈ１＝８０ｎｍ、Ｈ２＝１４０ｎｍと、異なる高さを有するゲート電極を形成することができる。
【０１０７】
次に、上述した第１の実施形態の下部拡散領域及び上部拡散領域の形成工程を以下のように変更して、下部及び上部拡散領域を形成する。先ず、図８（ｅ）に示すように、リソグラフィー技術を用いて、第２の柱状体６２１ａの第２のゲート電極６２５ａを露出し、第１の柱状体６１１ａを覆う、レジスト膜から成るマスク６３３を形成する。次に、不純物としてフッ化ホウ素（ＢＦ２）をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー１５ＫｅＶの条件で注入する。次に、不純物の注入後にマスク６３３を除去する。これにより、第２の柱状体６２１ａの下部のシリコン基板１側にＰ型の下部拡散領域６２６と、第２の柱状体６２１ａの上部にＰ型の上部拡散領域６２７を形成する。また、Ｐ型のゲート電極である第２のゲート電極６２５ａには、ゲート電極の導電化に必要な量のホウ素がすでに導入されているため、このソース・ドレイン領域を形成するためのＢＦ２の注入は、ソース・ドレイン形成に最適な量を注入すればよい。
【０１０８】
次に、図８（ｆ）に示すように、リソグラフィー技術を用いて、第１の柱状体６１１ａの第１のゲート電極６１５ａを露出し、第２の柱状体６２１ａを覆う、レジスト膜から成るマスク６３４を形成する。次に、不純物としてヒ素（Ａｓ）をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー１５ＫｅＶの条件で注入する。次に、不純物の注入後にマスク６３４を除去する。これにより、第１の柱状体６１１ａの下部のシリコン基板１側にＮ型の下部拡散領域６１６と、第１の柱状体６１１ａの上部にＮ型の上部拡散領域６１７を形成する。また、Ｎ型のゲート電極である第１のゲート電極６１５ａには、ゲート電極の導電化に必要な量のリンがすでに導入されているため、このソース・ドレイン領域を形成するためのヒ素の注入は、ソース・ドレイン形成に最適な量を注入すればよい。
【０１０９】
次に、図８（ｇ）に示すように、上述した第１の実施形態と同様に、導入した不純物の活性化を行う。これにより、本実施形態の製造法では、短いゲート長Ｈ１＝８０ｎｍを有するＮ型の柱状型ＭＯＳトランジスタ６１０と、長いゲート長Ｈ２＝１４０ｎｍを有するＰ型のＭＯＳトランジスタ６２０とを形成することができる。
【０１１０】
Ｐ型の柱状型ＭＯＳトランジスタ６２０のソース・ドレイン領域の拡散層に用いたホウ素は、Ｎ型の柱状型ＭＯＳトランジスタ６１０で用いられるヒ素に比べて熱拡散係数が大きいため、不純物活性化のための熱処理後において、Ｐ型の柱状型ＭＯＳトランジスタ６２０のソース・ドレイン領域の拡散層は、Ｎ型の柱状型ＭＯＳトランジスタ６１０のソース・ドレイン領域の拡散層と比較して不純物の広がりが大きい。これが原因となり、同じゲート長を有するＰ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとを形成すると、Ｐ型のＭＯＳトランジスタの実行チャネル長が短いので、Ｐ型のＭＯＳトランジスタにおいて短チャネル効果による電流増加、ソース・ドレイン間の耐圧低下などの問題が発生することがある。従来の構造では、Ｐ型のＭＯＳトランジスタのこれら問題を防止するには長いゲート長を用いなければならず、Ｐ型のＭＯＳトランジスタと同じゲート長を用いるＮ型のＭＯＳトランジスタのゲート長も長くなり、Ｎ型のＭＯＳトランジスタの駆動能力が低下するという問題があった。本実施形態では、Ｎ型の柱状型ＭＯＳトランジスタ６１０は相対的に短いゲート長を用い、Ｐ型のＭＯＳトランジスタ６２０は相対的に長いゲート長を用いることにより、Ｎ型のＭＯＳトランジスタ及びＰ型のＭＯＳトランジスタのそれぞれに最適なゲート長を用いることが可能となり、高性能化が可能となる。
【０１１１】
また、本実施形態のように、ゲートシリコン膜注入の際に、ゲート電極の導電化に十分な濃度で不純物を導入することにより、ソース・ドレイン注入はトランジスタのソース・ドレイン形成に最適な条件に適宜設定することができる。例えば、ソース・ドレイン注入のドーズ量を低減化しても駆動能力、信頼性に影響がない場合、ドーズ量を低減化して、トランジスタ短チャネル問題の抑制、耐圧の向上、更なる微細化が可能となる。
【０１１２】
本実施形態の製造方法を用いれば、Ｎ型の柱状型ＭＯＳトランジスタとＰ型の柱状型ＭＯＳトランジスタとを、それぞれ最適なゲート長で形成でき、特性の優れたＣＭＯＳを形成することが可能となる。
【０１１３】
＜第７の実施形態＞
次に、本発明を適用した第７の実施形態である半導体装置の製造方法について、図９（ａ）〜図９（ｃ）を参照して詳細に説明する。上述した第１乃至第６の実施形態では、ゲート電極のゲートシリコン膜に、ノンドープシリコンを用いていた。これに対して、第７の実施形態では、インサイチュ（ｉｎ  ｓｉｔｕ）に不純物を導入したゲートシリコン膜を用いるものである。
本実施形態の半導体装置の製造方法は、ゲートシリコン膜の形成工程の構成が、前述の第１乃至第６の実施形態の構成と異なるものであり、その他の構成については第１乃至第６の実施形態と同一である。したがって、本実施形態の半導体装置の製造方法については、第１乃至第６の実施形態の半導体装置方法と同一の構成部分については同じ符号を付すると共に説明を省略する。
【０１１４】
先ず、図９（ａ）に示すように、前述した第６の実施形態の柱状体の形成工程と同様にして、第１及び第２の柱状体７１１ａ，７２１ａを形成する。ここで、シリコン基板１及び第１及び第２の柱状体７１１ａ，７２１ａには、Ｐウエルが形成される。
【０１１５】
次に、第１の柱状体７１１ａを覆うゲートシリコン膜の第１の部分７１５と第２の柱状体７２１ａを覆うゲートシリコン膜の第２の部分７２５との導電型及び不純物の濃度の少なくとも一方が互いに異なるようにゲートシリコン膜を形成する。本実施形態では、第２の部分７２５がノンドープであり、第１の部分７１５がＮ型であって、第１の部分７１５の正味のＮ型不純物濃度が第２の部分７２５の正味のＮ型不純物濃度よりも高い場合について説明する。
【０１１６】
具体的には、図９（ａ）に示すように、先ず、前述した第１の実施形態のゲートシリコン膜の形成工程と同様に、ゲート絶縁膜１４，２４を形成する。次に、リンドープシリコン膜からなるゲートシリコン膜７０５を形成する。ここで、前述した第１乃至第６の実施形態のゲートシリコン膜の形成工程では、ゲートシリコン膜としてノンドープのシリコン膜を用いているが、本実施形態では、不純物としてリンをドープしたリンドープシリコン膜を用いることを特徴としている。リンドープシリコン膜は、ＣＶＤ法での成膜時にリン濃度が５×１０１９ａｔｏｍｓ／ｃｍ３となるように成長させて形成する。
【０１１７】
次に、図９（ｂ）に示すように、リソグラフィー技術を用いて、第１の柱状体７１１ａのゲートシリコン膜（第１の部分７１５）の表面を露出し、第２の柱状体７２１ａを覆う、レジスト膜から成るマスク７３１を形成する。次に、不純物としてリン（Ｐ）をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー１０ＫｅＶの条件で注入する（ゲートシリコン膜注入）。次に、不純物の注入後にマスク７３１を除去する。
【０１１８】
次に、図９（ｃ）に示すように、前述した第１乃至第６の実施形態のゲート電極の形成工程と同様に、ゲートシリコン膜をエッチングする。すなわち、第１の柱状体７１１ａの側壁に第１のゲート電極７１５ａを、第２の柱状体７２１ａの側壁に第２のゲート電極７２５ａをそれぞれ形成する。
【０１１９】
第１及び第２のゲート電極７１５ａ，７２５ａのゲート電極の高さを、それぞれＨ１及びＨ２とすると、Ｈ１＝８０ｎｍ、Ｈ２＝９０ｎｍと異なる高さを有するゲート電極を形成することができる。すなわち、第１の柱状体７１１ａにはゲート長８０ｎｍの第１のゲート電極７１５ａが、第２の柱状体７２１ａにはゲート長９０ｎｍの第２のゲート電極７２５ａがそれぞれ形成される。
【０１２０】
次に、上述した第１の実施形態と同様の方法でマスク膜１３，２３を除去する。次に、上述した第５及び第６の実施形態の下部拡散領域及び上部拡散領域の形成工程と同様の方法で、ヒ素（Ａｓ）を、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２、エネルギー１５ｋｅＶの条件でイオン注入して（ソース・ドレイン注入）、各柱状体７１１ａ，７２１ａの下部のシリコン基板１側にＮ型の下部拡散領域と、各柱状体７１１ａ，７２１ａの上部にＮ型の上部拡散領域を形成する。また、各ゲート電極７１５ａ，７２５ａは、リンがドープされたＮ型のゲート電極となる。これにより、２種類の異なるゲート長を備えるＮ型の柱状型ＭＯＳトランジスタ（図示略）が形成される。
【０１２１】
本実施形態では、インサイチュのリンドープシリコンのリン濃度として１×１０２０ａｔｏｍｓ／ｃｍ３を用いたが、リン濃度を高くすると第１ゲート電極及び第２ゲート電極共に短く、リン濃度を低くすれば両ゲート長共に長く形成することができる。
【０１２２】
本実施形態では、ゲートシリコン膜としてリンドープシリコンを用いたが、ホウ素ドープシリコンや、砒素ドープシリコン等の他のドープトシリコンを用いることも可能である。
【０１２３】
＜第８の実施形態＞
次に、本発明を適用した第８の実施形態である半導体装置の製造方法について、図１０を参照して詳細に説明する。第８の実施形態では、ソース・ドレイン拡散層にシリサイド拡散層を形成するものである。
本実施形態の半導体装置の製造方法は、下部拡散領域及び上部拡散領域の形成工程の後、層間膜４１を形成前にシリサイド拡散層の形成工程が設けられている点が前述の第１の実施形態の構成と異なるものであり、その他の構成については第１の実施形態と同一である。したがって、本実施形態の半導体装置の製造方法については、第１の実施形態の半導体装置方法と同一の構成部分については同じ符号を付すると共に説明を省略する。
【０１２４】
先ず、上述した第１の実施形態の柱状体の形成工程から下部拡散領域及び上部拡散領域の形成工程を行う。次に、図１０に示すように、第１及び第２の柱状体１１ａ，２１ａ並びにシリコン基板１（第１及び第２のＮ型ウエル領域１１，２１）の表面に設けられて露出しているゲート絶縁膜１４，２４を除去する。次に、露出した第１及び第２の下部拡散領域１６ａ，２６ａ並びに、第１及び第２の上部拡散領域１７ａ，２７ａの上にチタン（Ｔｉ）を成膜する。次に、熱処理を行うことにより、第１及び第２の下部拡散領域１６ａ，２６ａ並びに、第１及び第２の上部拡散領域１７ａ，２７ａの表面に、チタンシリサイドから成るシリサイド層１８，２８をそれぞれ形成することができる。これにより、下部及び上部拡散領域がシリサイド層によって被覆されたＰ型の第１及び第２の柱状型ＭＯＳトランジスタ８１０，８２０を形成することができる。この後、上述した第１の実施形態の製造方法と同様にして、層間膜４１を形成する。
【０１２５】
ところで、各柱状体の上面からの各ゲート電極上面までの距離は、各柱状体のゲート電極の高さに依存した距離を持つため、ゲート電極の高さによりＰ型の上部拡散領域の抵抗の大きさが変化する。このように、ゲート高さに依存したＰ型の上部拡散領域の抵抗の依存性の影響などを低減化したい場合等には、本実施形態の製造方法は有効である。
【０１２６】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上述した第１乃至第８の実施形態では、ゲート電極に注入する不純物としてホウ素又はリンの濃度を変えることにより、ゲート長を変えることを示したが、本発明はこれらの不純物に限定されるものではなく、ホウ素の代わりにインジウムなどのＰ型不純物を、リンの代わりに砒素、アンチモンなどのＮ型不純物を適用することができる。
【０１２７】
また、上述した第１乃至第８の実施形態では、柱状型ＭＯＳトランジスタのゲート電極への応用を示したが、本発明はこの構造に特に限定されるものではなく、溝部の側壁に形成するゲート電極など、半導体膜をエッチバックして形成する電極の形成に応用することができる。
【０１２８】
さらに、上述した第１乃至第８の実施形態では、Ｎ型のＭＯＳトランジスタにはＮ型のゲート電極を、Ｐ型のＭＯＳトランジスタにはＰ型のゲート電極を採用した構成を示したが、本発明はこれらに限定されるものではなく、Ｐ型のゲート電極を有するＮ型のＭＯＳトランジスタや、Ｎ型のゲート電極を有するＰ型のＭＯＳトランジスタを用いることも可能である。
【０１２９】
以上説明したように、本発明の半導体装置の製造方法によれば、半導体基板上に形成された複数の柱状体を覆って半導体膜を形成し、この半導体膜の各柱状体を覆うそれぞれの部分に、その部分に形成されるゲート長に対応した濃度及び導電型を有する不純物の導入を行い、この不純物が導入された半導体膜をエッチバックしてゲート電極を形成する方法をとっている。これにより、前記複数の柱状体のそれぞれの側壁にそれぞれのゲート長を有するゲート電極を形成することができる。したがって、半導体装置上に複数のゲート長を有するトランジスタを形成することができる。
【０１３０】
また、本発明の半導体装置の構造によれば、複数の柱状型ＭＯＳトランジスタを形成する半導体装置において、高さが異なるゲート電極を有する柱状型ＭＯＳトランジスタを備えた構成となっている。これにより、異なるゲート長を有する柱状型ＭＯＳトランジスタを有する半導体装置を提供することができる。
【符号の説明】
【０１３１】
１・・・シリコン基板（半導体基板）
２・・・素子分離領域
５・・・ゲートシリコン膜（半導体膜）
１０・・・第１の柱状型ＭＯＳトランジスタ
１１・・・第１のＮ型ウエル領域
１１ａ・・・第１の柱状体
１３，２３・・・マスク膜
１４，２４・・・ゲート絶縁膜
１５・・・第１の部分
１５ａ・・・第１のゲート電極（半導体ゲート電極、半導体膜柱状部）
１６・・・第１の下部拡散領域（ソース（又はドレイン））
１７・・・第１の上部拡散領域（ドレイン（又はソース））
２０・・・第２の柱状型ＭＯＳトランジスタ
２１・・・第２のＮ型ウエル領域
２１ａ・・・第２の柱状体
２５・・・第２の部分
２５ａ・・・第２のゲート電極（半導体ゲート電極、半導体膜柱状部）
２６・・・第２の下部拡散領域（ソース（又はドレイン））
２７・・・第２の上部拡散領域（ドレイン（又はソース））
４１・・・層間膜
４２・・・コンタクトプラグ
４３・・・第２配線
５０・・・半導体装置
【図１】
2010267814.tif 000002
【図２】
2010267814.tif 000003
【図３】
2010267814.tif 000004
【図４】
2010267814.tif 000005
【図５】
2010267814.tif 000006
【図６】
2010267814.tif 000007
【図７】
2010267814.tif 000008
【図８】
2010267814.tif 000009
【図９】
2010267814.tif 000010
【図１０】
2010267814.tif 000011