(57)【要約】【課題】直列接続された複数個の蓄電素子の電圧を低損失で均等化させる際に、半導体スイッチング素子およびダイオードの個数を削減してバランス回路の小型化を図ることができる蓄電素子のバランス回路を提供することを目的とする。【解決手段】蓄電素子Ｃ１〜Ｃ４と並列に半導体スイッチング素子ＳＷ１〜ＳＷ４および半導体スイッチング素子ＳＷ１〜ＳＷ４と逆並列に接続されるダイオードＤ１〜Ｄ４を接続するとともに、蓄電素子Ｃ１〜Ｃ４の接続点と半導体スイッチング素子ＳＷ１〜ＳＷ４の接続点との間にインダクターＬ１〜Ｌ３を接続し、直列接続された蓄電素子Ｃ１〜Ｃ４全体の平均電圧Ｖaveと各蓄電素子の電圧とを比較し、平均電圧Ｖaveよりも高い電圧の蓄電素子に並列に接続された半導体スイッチング素子をオンする。【選択図】図１２
2010220373.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数個の蓄電素子の電圧を均等化させる蓄電素子のバランス回路において、前記直列接続された複数個の蓄電素子と前記蓄電素子と同数個のダイオードを逆並列接続した半導体スイッチング素子の直列接続回路とを並列接続し、前記蓄電素子の接続点と前記半導体スイッチング素子の接続点との間に各々インダクターを接続し、直列接続された前記蓄電素子全体の平均電圧と各蓄電素子の電圧とを比較して前記半導体スイッチング素子を制御することを特徴とする蓄電素子のバランス回路。
【請求項２】
請求項１に記載の蓄電素子のバランス回路において、前記平均電圧よりも高い電圧の蓄電素子にインダクターを介して並列接続された半導体スイッチング素子をオンすることを特徴とする蓄電素子のバランス回路。
【請求項３】
直列接続された複数個の蓄電素子の電圧を均等化させる蓄電素子のバランス回路において、前記直列接続された複数個の蓄電素子と前記蓄電素子と同数個のダイオードを逆並列接続した半導体スイッチング素子の直列接続回路とを並列接続し、前記蓄電素子の接続点と前記半導体スイッチング素子の接続点との間に各々インダクターを接続し、予め定めた固定電圧と各蓄電素子の電圧とを比較して前記半導体スイッチング素子を制御することを特徴とする蓄電素子のバランス回路。
【請求項４】
請求項３に記載の蓄電素子のバランス回路において、前記固定電圧よりも高い電圧の蓄電素子にインダクターを介して並列接続された半導体スイッチング素子をオンすることを特徴とする蓄電素子のバランス回路。
【請求項５】
直列接続された複数個の蓄電素子の電圧を均等化させる蓄電素子のバランス回路において、前記直列接続された複数個の蓄電素子と前記蓄電素子と同数個のダイオードを逆並列接続した半導体スイッチング素子の直列接続回路とを並列接続し、前記蓄電素子の接続点と前記半導体スイッチング素子の接続点との間に各々インダクターを接続し、直列接続された複数個の前記蓄電素子の最上段の前記蓄電素子の正極と半導体スイッチング素子の正極との間にインダクターを設けるとともに、該最上段の前記蓄電素子の正極と半導体スイッチング素子の正極との間に設けたインダクターを短絡するジャンパーピンを設け、直列接続された複数個の前記蓄電素子の最下段の前記蓄電素子の負極と半導体スイッチング素子の負極との間にジャンパーピンを設けて蓄電モジュールを構成することを特徴とする蓄電素子のバランス回路。
【請求項６】
請求項５に記載の蓄電素子のバランス回路において、複数個の前記蓄電モジュールを直列に接続し、前記各蓄電モジュールの全体電圧を第１の絶縁アンプを介して送出し、前記各蓄電モジュールの絶縁アンプの出力を抵抗で分圧して前記各蓄電モジュールの全体電圧の平均電圧を求め、該平均電圧を第２の絶縁アンプを介して前記各蓄電モジュールに返送することを特徴とする蓄電素子のバランス回路。
【請求項７】
請求項６に記載の蓄電素子のバランス回路において、前記平均電圧よりも高い電圧の蓄電モジュール内の蓄電素子にインダクターを介して並列に接続された半導体スイッチング素子をオンすることを特徴とする蓄電素子のバランス回路。
【請求項８】
請求項１から７のいずれかに記載の蓄電素子のバランス回路において、高周波パルス信号により前記半導体スイッチング素子を制御することを特徴とする蓄電素子のバランス回路。
【請求項９】
請求項１から８のいずれかに記載の蓄電素子のバランス回路において、前記半導体スイッチング素子がオンするタイミングを少なくとも２つ以上に分配することを特徴とする蓄電素子のバランス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一括で充放電される直列接続された複数個のキャパシタ，電池等の蓄電素子の電圧を均等化させるための蓄電素子のバランス回路に関する。
【背景技術】
【０００２】
複数個の蓄電素子を直列接続した電源では、電力の有効利用や長寿命化を図るために各蓄電素子の電圧を均等化する必要がある。通常、直列接続された各蓄電素子の電圧を均等化するために各蓄電素子と並列にバランス抵抗を接続することが採用されるが、この場合、高電位の蓄電素子の電荷を抵抗で消費させるために発生損失が大きくなるという問題がある。そこで、複数個の蓄電素子の各電圧を低損失で均等化させる技術として、例えば、特許文献１に記載された回路が提案されている。
【０００３】
図１６は、蓄電素子のバランス回路の従来例を示すものである。図１６において、Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４はキャパシタ，電池等の蓄電素子、Ｌ２１，Ｌ２２，Ｌ３２はインダクター、ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ３１，ＳＷ３２は半導体スイッチング素子、Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４，Ｄ３１，Ｄ３２はそれぞれ半導体スイッチング素子に逆並列に接続されたダイオードである。
【０００４】
図１６において、４個の同一容量の蓄電素子Ｃ２１〜Ｃ２４を直列に接続し、この直列回路と並列に半導体スイッチング素子ＳＷ２１〜ＳＷ２４の直列回路が接続されている。そして、インダクターＬ２１の一端が蓄電素子Ｃ２１，Ｃ２２の接続点に接続されるとともに、インダクターＬ２１の他端が半導体スイッチング素子ＳＷ２１，ＳＷ２２の接続点に接続されている。同様に、インダクターＬ２２の一端が蓄電素子Ｃ２３，Ｃ２４の接続点に接続されるとともに、インダクターＬ２２の他端が半導体スイッチング素子ＳＷ２３，ＳＷ２４の接続点に接続されている。さらに、蓄電素子Ｃ２２，Ｃ２３の直列回路には、半導体スイッチング素子ＳＷ３１，ＳＷ３２の直列回路が並列に接続され、インダクターＬ３２の一端が蓄電素子Ｃ２２，Ｃ２３の接続点に接続されるとともに、インダクターＬ３２の他端が半導体スイッチング素子ＳＷ３１，ＳＷ３２の接続点に接続されている。
【０００５】
このような構成において、２個ずつの蓄電素子Ｃ２１とＣ２２、Ｃ２２とＣ２３、Ｃ２３とＣ２４により構成される３組の直列回路に着目し、これら各組ごとに２個の蓄電素子の電圧を比較して電圧が高い蓄電素子に対応する半導体スイッチング素子をオン／オフ制御することにより、各組ごとに蓄電素子の電圧を均等化する。
例えば、蓄電素子Ｃ２１と蓄電素子Ｃ２２との組において、蓄電素子Ｃ２１の電圧が蓄電素子Ｃ２２と比較して高電位であるとすると、半導体スイッチング素子ＳＷ２１をオンさせる。半導体スイッチング素子ＳＷ２１がオンすると、蓄電素子Ｃ２１→半導体スイッチング素子ＳＷ２１→インダクターＬ２１→蓄電素子Ｃ２１の閉ループを形成し、蓄電素子Ｃ２１からインダクターＬ２１にエネルギーを移行する。その後、半導体スイッチング素子ＳＷ２１がオフすると、インダクターＬ２１に蓄積されたエネルギーはダイオードＤ２２を通して蓄電素子Ｃ２２に移行される。このように動作することにより、高電位の蓄電素子Ｃ２１から蓄電素子Ｃ２２に電荷が移動して蓄電素子Ｃ２１の電圧と蓄電素子Ｃ２２の電圧とが均等化する。
【０００６】
逆に、蓄電素子Ｃ２１と蓄電素子Ｃ２２との組において、蓄電素子Ｃ２２の電圧が高く、蓄電素子Ｃ２１の電圧が低い場合には、半導体スイッチング素子ＳＷ２２をオン／オフさせて、蓄電素子Ｃ２２から蓄電素子Ｃ２１に電荷が移動して蓄電素子Ｃ２１の電圧と蓄電素子Ｃ２２の電圧とが均等化する。また、蓄電素子Ｃ２２と蓄電素子Ｃ２３との組、蓄電素子Ｃ２３と蓄電素子Ｃ２４との組においても、それぞれ上記と同様に動作して各組ごとに２個の蓄電素子の電圧が均等化するようになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−３２２５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記従来技術によれば、複数個の蓄電素子の電圧を低損失で均等化させることが可能ではあるが、４個の蓄電素子Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４の電圧を均等化させるためには、６個の半導体スイッチング素子ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ３１，ＳＷ３２および６個のダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４，Ｄ３１，Ｄ３２が必要になる。このような従来技術では、蓄電素子の個数以上の半導体スイッチング素子およびダイオードが必要になるため、回路構成が複雑かつ大型化するという問題があった。
【０００９】
この発明は、直列接続された複数個の蓄電素子の電圧を低損失で均等化させる際に、半導体スイッチング素子およびダイオードの個数を削減してバランス回路の小型化を図ることができる蓄電素子のバランス回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、この発明は、直列接続された複数個の蓄電素子の電圧を均等化させる蓄電素子のバランス回路において、前記直列接続された複数個の蓄電素子と前記蓄電素子と同数個のダイオードを逆並列接続した半導体スイッチング素子の直列接続回路とを並列接続し、前記蓄電素子の接続点と前記半導体スイッチング素子の接続点との間に各々インダクターを接続し、直列接続された前記蓄電素子全体の平均電圧あるいは予め定めた固定電圧と各蓄電素子の電圧とを比較して前記半導体スイッチング素子を制御する。
【００１１】
また、直列接続された複数個の蓄電素子の電圧を均等化させる蓄電素子のバランス回路において、前記直列接続された複数個の蓄電素子と前記蓄電素子と同数個のダイオードを逆並列接続した半導体スイッチング素子の直列接続回路とを並列接続し、前記蓄電素子の接続点と前記半導体スイッチング素子の接続点との間に各々インダクターを接続し、直列接続された複数個の前記蓄電素子の最上段の前記蓄電素子の正極と半導体スイッチング素子の正極との間にインダクターを設けるとともに、該インダクターを短絡するジャンパーピンを設け、直列接続された複数個の前記蓄電素子の最下段の前記蓄電素子の負極と半導体スイッチング素子の負極との間にジャンパーピンを設けて蓄電モジュールを構成する。
【発明の効果】
【００１２】
この発明によれば、直列接続された複数個の蓄電素子と前記蓄電素子と同数個のダイオードを逆並列接続した半導体スイッチング素子の直列接続回路とを並列接続し、前記蓄電素子の接続点と前記半導体スイッチング素子の接続点との間に各々インダクターを接続し、直列接続された前記蓄電素子全体の平均電圧あるいは予め定めた固定電圧と各蓄電素子の電圧とを比較して前記半導体スイッチング素子を制御することにより、バランス回路の発生損失を低減できるとともに、バランス回路の小型化を図ることができる。
【００１３】
このように各蓄電素子の電圧を均等化して蓄電素子の電圧バラツキを抑制することにより、各蓄電素子はほぼ同一の減少率で残容量が減少し、全ての蓄電池がほぼ同時に放電終止電圧に達することになるので、各蓄電素子に蓄積された放電可能なエネルギーを有効利用することができ、蓄電素子の放電持続時間の低下を抑制できる。
また、直列接続された複数個の蓄電素子と前記蓄電素子と同数個のダイオードを逆並列接続した半導体スイッチング素子の直列接続回路とを並列接続し、前記蓄電素子の接続点と前記半導体スイッチング素子の接続点との間に各々インダクターを接続し、直列接続された複数個の前記蓄電素子の最上段の前記蓄電素子の正極と半導体スイッチング素子の正極との間にインダクターを設けるとともに、該インダクターを短絡するジャンパーピンを設け、直列接続された複数個の前記蓄電素子の最下段の前記蓄電素子の負極と半導体スイッチング素子の負極との間にジャンパーピンを設けて蓄電モジュールを構成することにより、複数個の蓄電素子を直列接続して使用する場合に、所望する容量の電源を容易に構成することができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態を示す回路図
【図２】この発明の第１の動作を示す動作説明図
【図３】図２の動作における各部の波形を示すタイミング図
【図４】この発明の第２の動作を示す動作説明図
【図５】図４の動作における各部の波形を示すタイミング図
【図６】この発明の第３の動作を示す動作説明図
【図７】図６の動作における各部の波形を示すタイミング図
【図８】この発明の第４の動作を示す動作説明図
【図９】図８の動作における各部の波形を示すタイミング図
【図１０】この発明の第５の動作を示す動作説明図
【図１１】図１０の動作における各部の波形を示すタイミング図
【図１２】この発明の制御の具体例を示すブロック図
【図１３】この発明の別の実施の形態を示す回路図
【図１４】図１３を直列接続して使用する場合の回路図
【図１５】図１４の制御の具体例を示すブロック図
【図１６】従来のバランス回路を示す回路図
【発明を実施するための形態】
【００１５】
図１はこの発明の実施の形態を示す回路図である。図１において、Ｃ１，Ｃ２，Ｃ３，Ｃ４はキャパシタ，電池等の蓄電素子、Ｌ１，Ｌ２，Ｌ３はインダクター、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は半導体スイッチング素子、Ｄ１，Ｄ２，Ｄ３，Ｄ４はそれぞれ半導体スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４に逆並列に接続されたダイオードである。
【００１６】
この図において、４個の同一容量の蓄電素子Ｃ１〜Ｃ４を直列に接続し、この蓄電素子Ｃ１〜Ｃ４の直列接続回路と、蓄電素子と同数個の半導体スイッチング素子ＳＷ１〜ＳＷ４の直列接続回路とが並列接続されている。そして、インダクターＬ１の一端が蓄電素子Ｃ１，Ｃ２の接続点に接続されるとともに、インダクターＬ１の他端が半導体スイッチング素子ＳＷ１，ＳＷ２の接続点に接続されている。同様に、インダクターＬ２の一端が蓄電素子Ｃ２，Ｃ３の接続点に接続されるとともに、インダクターＬ２の他端が半導体スイッチング素子ＳＷ２，ＳＷ３の接続点に接続され、インダクターＬ３の一端が蓄電素子Ｃ３，Ｃ４の接続点に接続されるとともに、インダクターＬ３の他端が半導体スイッチング素子ＳＷ３，ＳＷ４の接続点に接続されている。
【００１７】
この発明は、上記構成において、直列接続された蓄電素子の全体の電圧より１つの蓄電素子当たりの平均電圧Ｖaveを演算し、その平均電圧Ｖaveよりも高い電圧の蓄電素子にインダクターを介して並列に接続された半導体スイッチング素子をスイッチングさせることにより、直列接続された各蓄電素子の電圧を均等化するものである。以下、図２〜１１に従ってこの発明の実施の形態を説明する。なお、この実施の形態では、蓄電素子が４直列の場合を示しているが、直列数に制約があるわけではなく、３直列以上であればよい。
【００１８】
図２は第１の動作を示す動作説明図であり、蓄電素子Ｃ１の電圧が他の蓄電素子Ｃ２〜４に比較して高い場合を示すものである。また、図３はこのときの各部の波形を示すタイミング図であり、(ａ）（ｂ）（ｃ）（ｄ）はそれぞれ半導体スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のゲート信号を示すものであり、(ｅ）（ｆ）（ｇ）（ｈ）はそれぞれ半導体スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４またはダイオードＤ１，Ｄ２，Ｄ３，Ｄ４に流れる電流ｉ(SW1)，ｉ(SW2)，ｉ(SW3)，ｉ(SW4)を示すものであ
り、（ｉ）（ｊ）（ｋ）はそれぞれインダクターＬ１，Ｌ２，Ｌ３に流れる電流ｉ(L1)，ｉ(L2)，ｉ(L3)を示すものである。
【００１９】
図２および３において、ｔ１時点で蓄電素子Ｃ１に並列に接続された半導体スイッチング素子ＳＷ１をオンすると、図２（ａ）の矢印で示すように、蓄電素子Ｃ１→半導体スイッチング素子ＳＷ１→インダクターＬ１→蓄電素子Ｃ１の閉ループを形成し、蓄電素子Ｃ１からインダクターＬ１にエネルギーを移行する。その後、ｔ２時点で半導体スイッチング素子ＳＷ１がオフすると、図２（ｂ）の矢印で示すように、インダクターＬ１に蓄積されたエネルギーはダイオードＤ２，Ｄ３，Ｄ４を通して蓄電素子Ｃ２，Ｃ３，Ｃ４に移行される。このように動作することにより、高電位の蓄電素子Ｃ１から蓄電素子Ｃ２，Ｃ３，Ｃ４に電荷が移動して蓄電素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の電圧が均等化する。
【００２０】
図４は第２の動作を示す動作説明図であり、蓄電素子Ｃ２の電圧が他の蓄電素子Ｃ１，Ｃ３，Ｃ４に比較して高い場合を示すものである。また、図５はこのときの各部の波形を示すタイミング図である。
図４および５において、ｔ１時点で蓄電素子Ｃ２に並列に接続された半導体スイッチング素子ＳＷ２をオンすると、図４（ａ）の矢印で示すように、蓄電素子Ｃ２→インダクターＬ１→半導体スイッチング素子ＳＷ２→インダクターＬ２→蓄電素子Ｃ２の閉ループを形成し、蓄電素子Ｃ２からインダクターＬ１，Ｌ２にエネルギーを移行する。その後、ｔ２時点で半導体スイッチング素子ＳＷ２がオフすると、図４（ｂ）の矢印で示すように、インダクターＬ１に蓄積されたエネルギーはダイオードＤ１を通して蓄電素子Ｃ１に移行されるとともに、インダクターＬ２に蓄積されたエネルギーはダイオードＤ３，Ｄ４を通して蓄電素子Ｃ３，Ｃ４に移行される。このように動作することにより、高電位の蓄電素子Ｃ２から蓄電素子Ｃ１，Ｃ３，Ｃ４に電荷が移動して蓄電素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の電圧が均等化する。
【００２１】
図６は第３の動作を示す動作説明図であり、蓄電素子Ｃ１，Ｃ３の電圧が他の蓄電素子Ｃ２，Ｃ４に比較して高い場合を示すものである。また、図７はこのときの各部の波形を示すタイミング図である。
図６および７において、ｔ１時点で蓄電素子Ｃ１に並列に接続された半導体スイッチング素子ＳＷ１および蓄電素子Ｃ３に並列に接続された半導体スイッチング素子ＳＷ３をそれぞれオンすると、図４（ａ）の矢印で示すように、蓄電素子Ｃ１→半導体スイッチング素子ＳＷ１→インダクターＬ１→蓄電素子Ｃ１の閉ループ、および蓄電素子Ｃ３→インダクターＬ２→半導体スイッチング素子ＳＷ３→インダクターＬ３→蓄電素子Ｃ３の閉ループを形成し、蓄電素子Ｃ１からインダクターＬ１にエネルギーを移行するとともに、蓄電素子Ｃ３からインダクターＬ２，Ｌ３にエネルギーを移行する。その後、ｔ２時点で半導体スイッチング素子ＳＷ１，ＳＷ３がオフすると、図６（ｂ）の矢印で示すように、インダクターＬ１，Ｌ２に蓄積されたエネルギーはダイオードＤ２を通して蓄電素子Ｃ２に移行されるとともに、インダクターＬ３に蓄積されたエネルギーはダイオードＤ４を通して蓄電素子Ｃ４に移行される。このように動作することにより、高電位の蓄電素子Ｃ１，Ｃ３から蓄電素子Ｃ２，Ｃ４に電荷が移動して蓄電素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の電圧が均等化する。
【００２２】
図８は第４の動作を示す動作説明図であり、蓄電素子Ｃ１，Ｃ２の電圧が他の蓄電素子Ｃ３，Ｃ４に比較して高い場合を示すものである。また、図９はこのときの各部の波形を示すタイミング図である。
図８および９において、ｔ１時点で蓄電素子Ｃ１に並列に接続された半導体スイッチング素子ＳＷ１および蓄電素子Ｃ２に並列に接続された半導体スイッチング素子ＳＷ２をそれぞれオンすると、図８（ａ）の矢印で示すように、蓄電素子Ｃ１，Ｃ２からインダクターＬ１，Ｌ２にエネルギーを移行する。その後、ｔ２時点で半導体スイッチング素子ＳＷ１，ＳＷ２がオフすると、図８（ｂ）の矢印で示すように、インダクターＬ１，Ｌ２に蓄積されたエネルギーはダイオードＤ２，Ｄ３，Ｄ４を通して蓄電素子Ｃ３，Ｃ４に移行される。このように動作することにより、高電位の蓄電素子Ｃ１，Ｃ２から蓄電素子Ｃ３，Ｃ４に電荷が移動して蓄電素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の電圧が均等化する。
【００２３】
図１０は第５の動作を示す動作説明図であり、蓄電素子Ｃ１，Ｃ２，Ｃ３の電圧が蓄電素子Ｃ４に比較して高い場合を示すものである。また、図１１はこのときの各部の波形を示すタイミング図である。
図１０および１１において、ｔ１時点で蓄電素子Ｃ１に並列に接続された半導体スイッチング素子ＳＷ１、蓄電素子Ｃ２に並列に接続された半導体スイッチング素子ＳＷ２、および蓄電素子Ｃ３に並列に接続された半導体スイッチング素子ＳＷ３をそれぞれオンすると、図１０（ａ）の矢印で示すように、蓄電素子Ｃ１，Ｃ２，Ｃ３からインダクターＬ１，Ｌ２，Ｌ３にエネルギーを移行する。その後、ｔ２時点で半導体スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３がオフすると、図１０（ｂ）の矢印で示すように、インダクターＬ１，Ｌ２，Ｌ３に蓄積されたエネルギーはダイオードＤ２，Ｄ３，Ｄ４を通して蓄電素子Ｃ４に移行される。このように動作することにより、高電位の蓄電素子Ｃ１，Ｃ２，Ｃ３から蓄電素子Ｃ４に電荷が移動して蓄電素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の電圧が均等化する。
【００２４】
次に、図１２はこの発明の制御回路の具体例を示すブロック図であり、１１，２１，３１，４１は各半導体スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４をそれぞれ制御する制御回路であり、２１，２２，３２，４２は乗算器、３１，３２，３３，４３は比較器、４１，４２，４３，４４はパルス発生器、５１，５２，５３，５４はアンド回路である。また、図１２において、図１と同一部材については同一の符号を付してその説明を省略する。
【００２５】
半導体スイッチング素子ＳＷ１を制御する制御回路１１において、直列接続された蓄電素子Ｃ１〜Ｃ４全体の電圧の検出値ＶC1-4を乗算器２１で１／４倍し、蓄電素子全体の電圧の検出値ＶC1-4から１つの蓄電素子当たりの平均電圧Ｖaveを演算し、この平均電圧Ｖaveと蓄電素子Ｃ１の端子電圧の検出値ＶC1とを比較器３１により比較し、蓄電素子Ｃ１の電圧ＶC1が平均電圧Ｖaveよりも高い場合にアクティブ信号（この例ではＶC1＞１／４×ＶC1-4のときＨ）を出力する。比較器３１の出力信号とパルス発生器４１の出力信号とがアンド回路５１に入力され、アンド回路５１が半導体スイッチング素子ＳＷ１のゲート信号Ｇ１を出力する。
【００２６】
ここで、半導体スイッチング素子ＳＷ１のオンパルス幅が長いとインダクターＬ１が飽和するので、パルス発生器４１のパルス信号は高周波パルス信号ＰｕｌｓｅＡとし、この高周波パルス信号ＰｕｌｓｅＡと比較器３１の出力信号とのアンド条件により半導体スイッチング素子ＳＷ１のゲート信号Ｇ１を形成している。
制御回路１２，１３，１４も制御回路１１と同様の構成であるが、全ての半導体スイッチング素子ＳＷ１〜ＳＷ４が同時にオンすると、蓄電素子Ｃ１〜Ｃ４を半導体スイッチング素子ＳＷ１〜ＳＷ４で短絡することになるので、高周波パルス信号は全ての半導体スイッチング素子ＳＷ１〜ＳＷ４が同時にオンしないように、各半導体スイッチング素子ＳＷ１〜ＳＷ４がスイッチングするタイミングを少なくとも２つ以上に分配する。このとき、直列接続された蓄電素子Ｃ１〜Ｃ４のうち、隣り合う複数個の蓄電素子の電圧が平均電圧Ｖaveよりも高い場合は、この蓄電素子に対応する半導体スイッチング素子を同時にオンさせるほうが効率がよいので、パルス分配は最小になるように構成することが望ましい。図１２の場合には制御回路１４のパルス発生器４４の高周波パルス信号ＰｕｌｓｅＢのみを分配している。
【００２７】
なお、上記では、全ての蓄電素子Ｃ１〜Ｃ４の電圧を均等化させるために、蓄電素子の端子電圧と比較する指令値に平均電圧Ｖaveを用いているが、蓄電素子の過充電保護のみを目的とする場合には、蓄電素子の電圧が過電圧にならないように、一定電圧を超えた場合に、蓄電素子とインダクターを介して並列接続される半導体スイッチング素子をオンし、蓄電素子の電圧を低下させることになる。この場合は、蓄電素子の端子電圧と比較する指令値として、蓄電素子全体の平均電圧Ｖaveに代えて予め定めた過電圧レベル（固定電圧）を用いる。
【００２８】
図１３はこの発明の別の実施の形態を示す回路図であり、図１と同一部材については同一の符号を付してその説明を省略する。図１３において、６１は直列に接続された複数個の蓄電素子Ｃ１〜Ｃ４をモジュール化した蓄電モジュールであり、最上段の蓄電素子Ｃ１の正極と半導体スイッチング素子ＳＷ１の正極との間にインダクターＬ０を設けるとともに、このインダクターＬ０を短絡するジャンパーピンＪＰ１を設け、最下段の蓄電素子Ｃ４の負極と半導体スイッチング素子ＳＷ４の負極との間にジャンパーピンＪＰ２を設けている。なお、この実施の形態では、蓄電素子が４直列の蓄電モジュール６１を示しているが、蓄電素子の直列数に制約があるわけではない。
【００２９】
図１３は、蓄電モジュール６１を単体で使用する例であり、ジャンパーピンＪＰ１，ＪＰ２をともに短絡させることにより、図１と同等の回路となる。また、図１４は複数個の蓄電モジュール６１を直列に接続して使用する具体例を示すものであり、最上段の蓄電モジュール６１はジャンパーピンＪＰ１を短絡させるとともに、ジャンパーピンＪＰ２を開放させる。また、最下段の蓄電モジュール６１はジャンパーピンＪＰ１を開放させるとともに、ジャンパーピンＪＰ２を短絡させる。なお、図示していないが、中段の蓄電モジュール６１はジャンパーピンＪＰ１，ＪＰ２をともに開放させる。このように、直列に接続された複数個の蓄電素子をモジュール化することにより、複数個の蓄電素子を直列接続して使用する場合に、所望する容量の電源を容易に構成することができる。
【００３０】
次に、図１５は図１４の制御の具体例を示すブロック図であり、絶縁アンプ７１，７２を設けるとともに、抵抗Ｒ１〜Ｒ４を設けている。なお、同一の符号を付した部材についてはその説明を省略する。また、図１５では蓄電モジュール６１を４直列した場合を示しているが、蓄電モジュールの直列数に制約があるわけではない。
直列に接続された蓄電モジュール６１において、各蓄電モジュール６１の全体電圧を絶縁アンプ７１で送出し、各蓄電モジュール６１の絶縁アンプ７１の出力を抵抗Ｒ１〜Ｒ４で分圧することにより、各蓄電モジュール６１の全体電圧の平均電圧Ｖaveを求める。求めた平均電圧Ｖaveを絶縁アンプ７２で各蓄電モジュール６１に返送することにより、直列に接続された蓄電モジュール６１全体の電圧から求めた各蓄電素子の平均電圧Ｖaveを蓄電モジュール６１内の各蓄電素子の端子電圧と比較する指令値にすることにより、各蓄電モジュール６１内のバランス制御回路が得ることを可能となる。このときのバランス制御は図１２で説明した制御と同様であるので、ここではその説明を省略する。
【００３１】
このように、蓄電モジュール６１全体の電圧から求めた各蓄電素子の平均電圧Ｖaveを指令としてバランス制御を行うことにより、充電モジュール６１の直列数に関係なく蓄電素子の電圧バラツキを直列に接続された蓄電素子の全てで抑制することが可能となる。
【符号の説明】
【００３２】
Ｃ１，Ｃ２，Ｃ３，Ｃ４・・・蓄電素子
Ｌ０，Ｌ１，Ｌ２，Ｌ３・・・インダクター
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４・・・半導体スイッチング素子
Ｄ１，Ｄ２，Ｄ３，Ｄ４・・・ダイオード
１１，２１，３１，４１・・・制御回路
２１，２２，３２，４２・・・乗算器
３１，３２，３３，４３・・・比較器
４１，４２，４３，４４・・・パルス発生器
５１，５２，５３，５４・・・アンド回路
ＪＰ１，ＪＰ２・・・ジャンパーピン
６１・・・蓄電モジュール
７１，７２・・・絶縁アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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