(57)【要約】      （修正有）【課題】シングル・イベント・アップセット（ＳＥＵｓ）により影響されにくいチャージポンプ回路を提供する。【解決手段】第１のチャージポンプ出力を備えた第１のチャージポンプ３０と、第２のチャージポンプ出力を備えた第２のチャージポンプ３２と、前記第１のチャージポンプ出力及び前記第２のチャージポンプ出力を入力するように受け取り、第１の一致信号を出力するように生成する第１の一致検出器３４と、第１の一致信号に基づいて、前記第１のチャージポンプ出力、または、前記第２のチャージポンプ出力のいずれかを選択するためのアナログ２：１マルチプレクサ３６とを有する。【選択図】図２
2010246116.tif 000002
【特許請求の範囲】
【請求項１】
第1のチャージポンプ出力を備えた第1のチャージポンプと、
第２のチャージポンプ出力を備えた第２のチャージポンプと、
前記第１のチャージポンプ出力及び前記第２のチャージポンプ出力を入力するように受け取り、第１の一致信号を出力するように生成する第１の一致検出器と、
第１の一致信号に基づいて、前記第１のチャージポンプ出力、または、前記第２のチャージポンプ出力のいずれかを選択するためのアナログ２：１マルチプレクサと、
を有することを特徴とする放射線硬化チャージポンプ回路。
【請求項２】
第3のチャージポンプ出力を備える第3のチャージポンプと、
前記第２のチャージポンプ出力及び前記第３のチャージポンプ出力を入力するように受け取り、第２の一致信号を出力するように生成する第２の一致検出器と、
前記第１の一致信号と前記第２の一致信号とを入力として受け取り、前記第１の一致信号および前記第２の一致信号に基づいて選択信号を出力するように生成する決定ロジックと、
を更に有し、
前記アナログ２：１マルチプレクサが、前記第１の一致信号ではなく前記選択信号に基づいて、前記第１のチャージポンプ出力か前記第２のチャージポンプ出力のいずれかを選択することを特徴とする、請求項１に記載の回路。
【請求項３】
第１のフィードバック・クロック信号を生成する第１の電圧制御発振器と、
第２のフィードバック・クロック信号を生成する第２の電圧制御発振器と、
基準クロック信号および前記第１のフィードバック・クロック信号を入力するように受信し、前記第１のチャージポンプに出力するように生成する第１の位相周波数ディテクタと、
前記基準クロック信号及び第２のフィードバック・クロック信号を入力するように受信し、前記第２のチャージポンプに出力するように生成する第２の位相周波数ディテクタと、
前記第１のチャージポンプ出力をフィルタリングするための第１のループ・フィルタと、
前記第２のチャージポンプ出力をフィルタリングし、それにより、放射線硬化位相ロック・ループを生じさせる第２のループ・フィルタと、
を更に有することを特徴とする請求項１に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、放射線硬化に関し、より詳しくは、放射線硬化チャージポンプ・トポロジに関する。
【背景技術】
【０００２】
チャージポンプは、ソース電圧より高いか又は低い電圧レベルを提供するために、位相ロック・ループ（PLL）、遅延ロック・ループ（DLL）、電圧調整器および他の用途に用いられる。これを行うため、チャージポンプは典型的には、交流電源と組み合わせた一つ以上のコンデンサと、一つ以上コンデンサにストアした電荷を加算（又は減算）するためのスイッチング機構とを組み込み、かくして、結果として容量および格納された電荷の量に関連したカスタマイズされた出力電圧となる。
【０００３】
しかし、チャージポンプはシングル・イベント・アップセット（SEUs）のような放射線イベントに影響されやすい。これらのイベントは、チャージポンプ出力を大きく崩壊させることができ、順番にチャージポンプが存在するシステムを崩壊させることができる。例えば、図1は、チャージポンプが放射線イベントを経験するときに、位相ロック・ループにおいて、観察されるかもしれない一種の妨害12を例示している差動出力電圧グラフ10である。間隔を隔てたベースの電子機器のようなアプリケーションおよびその他の高い信頼性を必要としているものに関して、SEUsにより影響されやすくないチャージポンプ・トポロジが望ましい。
【発明の概要】
【課題を解決するための手段】
【０００４】
放射線硬化チャージポンプ回路を提供する。該回路は、第1のチャージポンプ出力を備えた第1のチャージポンプと、第２のチャージポンプ出力を備えた第２のチャージポンプと、前記第１のチャージポンプ出力及び前記第２のチャージポンプ出力を入力するように受け取り、第１の一致信号を出力するように生成する第１の一致検出器と、第１の一致信号に基づいて、前記第１のチャージポンプ出力、または、前記第２のチャージポンプ出力のいずれかを選択するためのアナログ２：１マルチプレクサと、を有することを特徴とする。別の実施形態では、回路は、少なくとも３つのチャージポンプと、少なくとも２つの一致検出器と、決定ロジックと、対応する大きさのアナログ・マルチプレクサとを含む。
【０００５】
このチャージポンプ・トポロジは、SEUsに対してより影響されにくく、また、回路の活動寿命中または最初のいずれかで、（後述するように）位相周波数ディテクタ／チャージポンプ回路の失敗を比較するのに用いられ得る。
【図面の簡単な説明】
【０００６】
【図１】図1は、位相ロック・ループにおいて、観察されうる一種の妨害を例示するグラフである。
【図２】図2は、本発明の第１実施形態による、位相ロック・ループ回路において実装されるような、例示の放射線硬化チャージポンプ・トポロジを図示する簡略ブロック図である。
【図３】図３は、本発明の第２の実施形態による、別の位相ロック・ループ回路において、実装されるような、例示の放射線硬化チャージポンプ・トポロジを図示する簡略ブロック図である。
【図４】図４は、可調閾値を有する信号一致検出回路の簡略ブロック図である。
【図５】図５は、可調閾値を有する信号一致検出回路の更に詳細に、簡略化したスキーム/ブロック線図である。
【発明を実施するための形態】
【０００７】
図２は、本発明の第１実施形態による、位相ロック・ループ（PLL）回路において、実装されるような、放射線硬化チャージポンプ・トポロジ28を例示する簡略ブロック図である。トポロジ28は、一致探知器34およびアナログ２：１マルチプレクサ36への出力を各々提供している第１および第２のチャージポンプ30および32を含む。一致探知器34は、チャージポンプ30および32の出力が一致するか（すなわち、互いの規定済みの許容範囲内か）どうか、対応するアナログ・マルチプレクサ36への出力を提供するアナログ・コンパレータである。一致探知器34から出るこの出力に基づいて、アナログ・マルチプレクサ36は、の出力一つは、電圧制御発振器（VCO）38および40に2の信号のうちの１つを出力する。これらのVCO 38および40は、出力（例えば、OUTCLK0およびOUTCLK1）として役立ち、更に、位相周波数ディテクタ（PFD）46および48にフィードバック・クロック信号（FBKCLK0およびFBKCLK1）を提供し、基準クロック信号REFCLKと一緒に、クロック信号が同調しているかどうか判断するためにPFD 46および48によって用いられる。ノイズを取り除くためのループ・フィルタ42および44は、第１および第２のチャージポンプ30および32の出力にそれぞれ接続している。
【０００８】
チャージポンプ・トポロジ28は、放射線イベントにより影響されやすくないように設計されている。例えば、SEUストライキがチャージポンプ30または32の一つで起こる場合、イベントの効果が減弱するまで、チャージポンプ・トポロジ28は、そのSEUストライキを検出して、チャージポンプ30および32とループ・フィルタ42および44との間の結合を不能にすることが可能である。一致探知器34は、SEUストライキが、お互いの規定済みの許容（一致バンド）にあるかどうか判断するために、チャージポンプ30および32の出力を比較することによって、チャージポンプ30および32の一つで起こりやすいかどうか判断する。チャージポンプ30および32の出力が一致バンドの範囲内でない場合、一致探知器はその出来事にフラグを立てる。対応するループ・フィルタに送られたチャージは、シャント・オフされる。SEUイベントが消える（1ナノ秒未満のオーダー）まで、ループ・フィルタ42および44の各々は、少なくともその電圧を維持でき、チャージポンプ30および32の出力は、再び一致バンドの範囲内にある。したがって、ループは解錠されないかまたは中断せず、あたかも何も起こらないかのように、システムは作動し続ける。別の実施形態では、SEUストライキが静まるまで、ループ・フィルタの電圧は、変化せずにチャージポンプにインテリジェンスに続くたようにループ・フィルタ電圧を利用することができる。
【０００９】
PLLアプリケーションに関する好ましい実施形態では、各々のチャージポンプ30および32は、約3uAのスイッチ交流源として実装され、コンデンサは、コンデンサ（例えば、0.5pF）と並列の組合せで、レジスタ（例えば、150pFコンデンサおよび20ｋΩレジスタ）と直列である。
別の位相ロック・ループ回路の実施
本発明の第２の実施形態によれば、図3は、別の位相ロック・ループ回路において実装されるような、放射線硬化チャージポンプ・トポロジを例示するブロック図である。
【００１０】
この別の実施形態における放射線硬化チャージポンプ・トポロジ58では、回路デザインは、第1のチャージポンプ60、第２のチャージポンプ62および第3チャージポンプ64を含む。チャージポンプ60、62、64の出力は、ノイズ信号干渉を減らすのに役立つ第1のループ・フィルタ80、第２のループ・フィルタ82および第3のループ・フィルタ84にそれぞれ接続している。この第２の実施形態は、チャージポンプ60、62、64から出力を受け取るための第２の一致探知器68と同様に、第1の一致探知器66を含む。第1の一致探知器66は、第1のチャージポンプ60からの信号が、第２のチャージポンプ62から信号と一致するとき、高い信号を出力するアナログ・コンパレータである。第２の一致探知器68は、第２のチャージポンプ62からの信号が、第3のチャージポンプ64からの信号と一致するとき、高い信号を出力するアナログ・コンパレータである。第１および第２の一致探知器66および68からの出力信号C0およびC1は、決定ロジック70へ送られ、該決定ロジック70は、ハードウェア、ソフトウェア、または、ハードウェアとソフトウェアとの組合せとして実行されうる。決定ロジック70から、出力信号SELは、アナログ2:1マルチプレクサ72に送信される。SELに関する信号の値を判断するロジックテーブルが表１に見うけられる。
【００１１】
【表１】
2010246116.tif 000003
【００１２】
アナログ2:1マルチプレクサ72は、第1のチャージポンプ60および第２のチャージポンプ62の出力信号からその2つの入力信号を受信する。アナログの2:1マルチプレクサ72は、2つのチャージポンプ60、62からの信号がその出力であるように選択するのにSEL信号を使用する。アナログ2:1マルチプレクサ72からの出力が、信号値がVCO 74および76に送られたと決定する。第１および第２のVCO 74、76と異なって、第3のVCO 78は、第3のチャージポンプ64の出力から、常にその信号を受信する。VCO 74、76、78の各々は、対応する第１のPFD86、第２のPFD 88および第3のPFD 90に戻るようなループであるそれぞれのフィードバック・クロック信号FBKCLK0、FBKCLK1, FBKCLK2を提供する。各々のフィードバック・クロック信号FBKCLK0、FBKCLK1、FBKCLK2は、2つのクロック信号が同調しているかどうかを判断するように、PFD 86、88、90で、基準クロックREFCLKと比較される。
【００１３】
第２のチャージポンプ62および第3のチャージポンプ64からの出力は、目的を投票するように用いられるように設計されている。上の表１に示すように、SEL信号は、大部分の状況における、アナログ2:1マルチプレクサの出力として第1のチャージポンプ60信号を選択する。SEL信号が、アナログ2:1マルチプレクサ72に関する異なる出力を選択する唯一の時は、SEUストライキが第3のチャージポンプ64で起こる時である。このシナリオでは、SEUストライキによって、第3のチャージポンプ64で電圧妨害が生じ、第1の一致探知器66は電圧妨害を感知せず、第２の一致探知器68も同様である。このシナリオだけで、決定ロジック70は、SEL信号高さをセットし、アナログ2:1マルチプレクサ72によって、その出力として第２のチャージポンプ62信号を選択させる。
【００１４】
チャージポンプ・トポロジ58は、ループ回路に干渉することから電圧妨害が生じることがありえる放射線イベントに、より影響されやすくないように設計されている。チャージポンプからの入力が一致のままの限り、一致探知器66および68から出る出力は高いままである。しかし、SEUストライキのような放射線イベントが、チャージポンプ60、62、64のうちの1つに起こるときに、電圧障害はそのチャージポンプで引き起こされる。対応する一致探知器66、68は、互いに一致しないチャージポンプ入力を検出することによって、SEUストライキの発生のフラグを立てる。チャージポンプ・トポロジ58が、SEUストライキを検出するとき、それはチャージポンプ60、62、64およびその対応するループ・フィルタ80、82、84との間の結合を不能にする。少なくともSEUイベントが消える（1ナノ秒未満のオーダー）まで、各々のループ・フィルタ80、82、84は、その電圧を維持でき、チャージポンプ60、62、64の出力はもう一度一致バンドの範囲内にある。この方法では、ループが解錠されないか、または、回路周辺の電圧妨害によって中断せず、あたかも何も起こらないかのように、システムは作動し続ける。別の実施形態では、SEUストライキが静まるまで、ループ・フィルタの電圧は、ごく自然なチャージポンプ信号にインテリジェンスに続くようにループ・フィルタ電圧を利用することができる。
【００１５】
PLLアプリケーションに関する好ましい実施形態では、各々のチャージポンプ30および32は、約3uAのスイッチ交流源として実装され、コンデンサ（例えば、0.5pF）と並列に組合せ、レジスタ（例えば、150pFコンデンサおよび20ｋΩレジスタ）と直列のコンデンサである。
【００１６】
可調閾値を有する信号一回路
図4を参照すると、例示の信号一致検出回路100を図示するブロック図が示されている。この回路は、ハネウェル・インターナショナル社に譲受されている米国特許第7,279,909号の更なる詳細に記載されている。回路100は、第1の入力信号端子105および第２の入力信号端子110を含む。入力信号端子105,110は、第1の差動のトランジスタ対115、第２の差動のトランジスタ対120および第3の差動のトランジスタ対125に連結する。作動中、第1の入力信号端末105は第1の入力信号を受信する。そして、第２の入力信号端末110は第２の入力信号を受信する。信号一致検出回路100は、第１および第２の入力信号が一致するか否かを判断する。
【００１７】
第１および第２の入力信号が一致するかどうか判断するために、第１および第２の入力信号は、入力信号端子105,110から第1、第２、第3の差動対115,120,125に伝達される。一致に関して第１および第２の入力信号を比較する際に、第1のテール電流は、電流源130によって、第1の差動対115に提供される。次に、第1の差動対115は、第3の差動のトランジスタ対125（例えば、第二トランジスタを介して）に、第２の差動のトランジスタ対120（例えば、第1のトランジスタを介して）および第3のテール電流に第２のテール電流を提供する。第２および第3のテール電流は、第１および第２の入力信号に基づく。
【００１８】
第２および第3の差動対120,125は、第１および第２の入力信号に基づく複数の電流を（第２および第3のテール電流から）生成する。回路100に関して、第２および第3の差動のトランジスタ対120,125によって、生成された電流は、2つの結合された電流を生成するように結合される。結合された電流を生成させるために、第２および第3の差動のトランジスタ対120,125のトランジスタのそれぞれのドレイン端子は、お互いに連結する。
【００１９】
第1の結合された電流は、電流ミラー135に伝えられる。電流ミラー135は、回路100のプルアップ装置として作動する。第２の結合された電流は、電流ミラー140に伝えられる。電流ミラー140は、第２の結合された電流を反映させ、他の電流ミラー145にその反映する電流を伝える。電流ミラー145は、回路100のプルダウン装置として作動する。第１および第２の結合された電流は、次いで、信号バッファ150に（電流ミラー135,140,145を介して）連通される。
【００２０】
信号バッファ150は、第１および第２の結合された電流に基づいてデジタル信号を生成し、信号バッファ150によって生成されたデジタル信号は、第１および第２の入力信号が一致するか（例えば、一致のバンドの範囲内で）否かを示す。たとえば、信号バッファ150は、第１および第２の入力信号が一致することを示すロジック「1」信号を生成することができ、第１および第２の入力信号が一致しないことを示すためにロジック「0」信号を生成できる。もちろん、反対の場合もあってよく、ロジック「0」は入力信号が一致することを示し、ロジック「1」は入力信号が一致しないことを示してもよい。いうまでもなく、信号バッファ150は、いかなる数の形式になることもできる。例えば、信号バッファ150は、インバータとして、あるいは、１６進法バッファとして実装されることができる。信号バッファ150によって生成されたデジタル信号は、次いで、出力信号端子155を介して通信された他の回路であってもよい。
【００２１】
信号一致検出回路100は、更に、閾値調整装置160含む。閾値調整装置160は、第２および第3の差動対および電流ミラー135に連結する。回路100において、閾値調整装置160は、電流「ステアリング（steering）」装置として作用する。電流は、閾値電圧を閾値調整装置160に印加することによって、（差動のトランジスタ対115,120,125を介して）電流源115から「進められる」。
【００２２】
この種のアプローチにおいて、閾値調整装置160は、差動のトランジスタ対115,120,125と並列に連結されるｎ型電界効果トランジスタ（FET）という形態をとることができ、FETのソース端子は電流源に連結し、FETのドレイン端子は第２および第3の差動対および電流ミラー135に連結する。更に、閾値電圧は、FETのゲート端子に印加される。
【００２３】
この種の回路において、第１および第２の入力信号が閾値調整装置160に印加される閾値電圧で、または、下にある電圧振幅を有するときに、（そして、差動のトランジスタ対115,120,125で通信した）電流源130によって、生成された電流は（そして、電流ミラー135から間隔をおいて配置される）閾値調整装置160を介して「進められる」。しかし、印加閾値電圧より大きい電圧振幅を有する入力信号に関して、電流の比較的少ない分だけは、閾値調整装置160を介して「進められる」。閾値調整装置160を介して「進められ」ない電流の一部は、電流ミラー135に、そして、次に、信号バッファ150に伝えられる。それらの入力信号の電圧振幅が、閾値電圧を上回る第１および第２の入力信号の一致を示しているだけの回路100のこの電流「進行（steering）」結果は、閾値調整装置160（例えば閾値調整手段160を実装するために用いるｎ型FETの入口に印加される電圧）にあてはまる。
【００２４】
図5を参照すると、更に詳細に、信号一致検出回路200を例示しているブロック線図が示される。回路200は、回路200の構成要素に、適当な電力供給電圧を通信するのに使われる電力供給端末202を含む。同様に、回路200も回路200の構成要素の地上参照を提供する電気アース端子204を含む。回路200において、第1の差動トランジスタ対115は、第1のｎ型FET 205および第２のｎ型FET 210を含む。FET 205,210のソース端子は、互いに連結する。第２の差動対120は、第1のｎ型FET 215および第２のｎ型FET 220を含み、FET 215,220のソース端子は、互いに連結する。同様に、第3の差動トランジスタ対125は、第1のｎ型FET 225および第２のｎ型FET 230を含み、FET 225,230のソース端子は、互いに連結する。
【００２５】
第1の差動対115のFET 205のドレイン端子は、第２の差動対120のFET215,220のソース端子に連結して、上述したように、第２の差動対120に、テール電流を印加する。同様に、第1の差動対115のFET 210のドレイン端子は、第3の差動対125のFET 225,230のソース端子に連結して、第3の差動対125に、テール電流を印加する。
【００２６】
図5に示すように、差動対115,120,125のそれぞれのFETのソース端子は、直接互いに連結する。かかる実施形態では、（上述したような）回路200に関する一致のバンドは、差動対115,120,125のFETのサイズを調整することによって決められる。他の実施形態では、一致バンドは、また、抵抗減衰（resistive degeneration）と呼ばれうる技術を使用して決められることが可能である。かかるアプローチでは、各々に直接各々の差動対115,120,125のそれぞれのFETのソース端子を連結するよりはむしろ、レジスタはソース端子の間に挿入される。かかるアプローチは、一致バンドの「チューニング」を許容し、更に信号一致検出回路の線形を増大させる。しかしながら、抵抗減衰は、かかる信号一致検出回路のゲインの減少となる。したがって、一致バンドを確立するために使用される特定の方法は、特定の信号一致検出回路の意図された使用に依存する。
【００２７】
回路200の電流源130は、第1のｎ型FET 235および第２のｎ型FET 240を含む。FET 235,240が、差動対115のFET 205および210のソース端子に連結しているFET 235のドレインとスタックされた配置に連結される。FET 235のソース端子は、FET 240のドレイン端子に連結し、FET 240のソース端子はグランドリファレンス端末204に連結する。電流源130のFET 235,240のゲート端子は、バイアス発生器245に連結し、それは電流源130に2本の直流電圧バイアスを提供する。電流源130は、バイアス発生器245に提供される「ミラー」電流リファレンスに、これらの電圧バイアスを使用する。バイアス発生器245は、いかなる数の形式をとることができうる。たとえば、バイアス発生装置は、カスコードされたバイアス発生器として実装されることができる。
【００２８】
図5に示されるように、そして、上述したように、信号バッファ150はインバータ247として実装されることができる。別の実施形態では、信号バッファ150は、１６進法バッファ249として実装され得る。他の可能性も、存在する。たとえば、信号バッファ150は、一連のインバータまたは１６進法バッファとして実装されることができる。かかるアプローチが、単一のインバータまたは１６進法バッファの使用と比較して、更なるノイズ免除を提供できることはいうまでもない。
【００２９】
回路200において、第２の差動対120の第２のFET 220および第3の差動対の第1のFET 225のドレイン端子は、互いに連結する。FET 220,225のドレイン端子は更に、電流ミラー135に連結し、それは回路200のプルアップ装置として作用する。FET 220,225のドレイン端子が互いに連結するので、FET 220,225によって生成された電流は結合され、電流ミラー135へ通信される（閾値可調装置160がオフである仮定する）。
【００３０】
電流ミラー135は、第1のｐ型FET 250および第２のｐ型FET 255を含む。FET 220,225からの結合された電流は、FET 250に伝えられる。結合された電流は、次いで、FET 255によってミラーリングされ、ミラーリングされた電流は信号バッファ150に通信される。
【００３１】
また、回路200で、第２の差動対120の第1のFET 215、および、第3の差動対125の第２のFET 230のドレイン端子は、FET 215,230が第２の結合された電流を生成するように互いにに連結する。第２の結合された電流は、電流ミラー140に伝えられる。電流ミラー140は、第1のｐ型FET 260および第２のｐ型FET 265を含む。第２の結合された電流は、FET 260に伝えられる。第２の結合された電流は次いで、FET 265によって、ミラーリングされ、電流ミラー145へ通信し、それは回路200のプルダウン装置として作用する。
【００３２】
電流ミラー145は、第1のｎ型FET 270および第２のｎ型FET 275を含む。電流ミラー140からミラーリングされた電流は、回路200のダイオードとして作動するトランジスタ270に連通される。次いで、電流は、FET 275によってミラーリングされ、信号バッファ150へ通信される。信号バッファ150は、FET 255,275によって、それに伝えられる電流に基づいて、デジタル信号を生成する。このデジタル信号は、回路200の入力信号端子105,110に適用される第１および第２の入力信号が一致するか否か、指し示す。回路200の信号バッファ150がインバータとして実装される場合、第１および第２の入力信号が一致するときに、回路200によって、生成されたデジタル信号はロジック「1」であり、入力信号が一致しないとき、デジタル信号はロジック「0」である。
【００３３】
図5に示すように、回路200に関する閾値電圧を確立するとき、閾値調整手段160は、ｎ型FET 280として実装され、それは、電流ステアリング装置として作用する。閾値電圧は、閾値電圧入力ターミナル285介してFET 280のゲート端子に印加される。0V以外の閾値電圧が、閾値電圧入力ターミナル285に印加されるとき、入力信号端子105,110に適用される入力信号の振幅が閾値電圧以下であるとき、FET 235,240によって生成された結合された電流は、上述したようにFET 280で「進められる（ステアリングされる）」。上述したように、入力信号の振幅が閾値電圧よりも大きいとき、FET 235,240の結合された電流の比較的小さい部分だけが、FET 280を介して「進められる（ステアリングされる）」。残りの部分は、電流ミラー135を介して信号バッファ150に伝えられ、第１および第２の入力信号の一致を示すためにデジタル信号を生成するのに用いられる。
【００３４】
まとめ
上記したチャージポンプ・トポロジは、例えば位相ロック・ループのコンテキストにあり、トポロジはまた、SEUsに影響されやすいアプリケーションのためのチャージポンプを使用する他の回路において利用され得る。例えば、チャージポンプ・トポロジはまた、遅延ロック・ループ（DLL）、電圧調整器、および、さもなければSEUsによって崩壊するかもしれない他のアプリケーションにおいて用いられうる。
【図１】
2010246116.tif 000004
【図２】
2010246116.tif 000005
【図３】
2010246116.tif 000006
【図４】
2010246116.tif 000007
【図５】
2010246116.tif 000008
【外国語明細書】
2010246116000001.pdf