(57)【要約】【課題】活性層と半導体層との接触面をホモ接合、あるいはホモ接合に限りなく近づけて、界面のバンド障壁を防止して大きなオン／オフ比を得ることができ、かつ製造コスト及び作業工数を低減できる。【解決手段】薄膜半導体デバイスが、基板１と、基板１上に積層されたソース及びドレイン電極層３と、ソース及びドレイン電極層３上に積層された結晶性シリコンからなる不純物含有半導体層４と、不純物含有半導体層４上に積層された結晶性シリコンからなる活性層５と、活性層５上に積層されたゲート絶縁膜６と、ゲート絶縁膜６の上に積層されたゲート電極７と、を備え、不純物含有半導体層４と活性層５の接合面において、これらの結晶性を連続にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に積層されたソース及びドレイン電極層と、
前記ソース及びドレイン電極層の上に積層された結晶性の不純物含有半導体層と、
前記不純物含有半導体層の上に積層された結晶性の活性層と、
前記活性層の上に積層されたゲート絶縁膜と、
前記ゲート絶縁膜の上に積層されたゲート電極と、
を備え、
前記不純物含有半導体層と前記活性層の接合面において、これらの層の結晶性が連続であることを特徴とする薄膜半導体デバイス。
【請求項２】
前記不純物含有半導体層と前記活性層が結晶性シリコンであることを特徴とする請求項１に記載の薄膜半導体デバイス。
【請求項３】
前記不純物含有半導体層の不純物濃度は厚さ方向に変化し、前記ソース及びドレイン電極層に近づくほど高濃度であることを特徴とする請求項１または２に記載の薄膜半導体デバイス。
【請求項４】
前記不純物含有半導体層が不純物濃度の異なる複数の層から形成されていることを特徴とする請求項３に記載の薄膜半導体デバイス。
【請求項５】
前記不純物含有半導体層の厚みが１０〜１００ｎｍであることを特徴とする請求項１から４のいずれか１項に記載の薄膜半導体デバイス。
【請求項６】
基板の上にソース及びドレイン電極層を形成する工程と、
前記ソース及びドレイン電極層の上に不純物含有半導体層を形成する工程と、
前記不純物含有半導体層の上に、前記不純物含有半導体層と結晶性が連続するように活性層を形成する工程と、
前記活性層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
を有し、
不純物含有半導体層を形成する工程において、前記不純物含有半導体層のパタンニングの後にその半導体層の表面処理を行なって酸化膜を除去した後、前記活性層を形成する工程を行なうことを特徴とする薄膜半導体デバイスの製造方法。
【請求項７】
前記不純物含有半導体層を形成する工程及び前記活性層を形成する工程において、
前記不純物含有半導体層と前記活性層との不純物ガス以外の成膜条件を合わせることを特徴とする請求項６に記載の薄膜半導体デバイスの製造方法。
【請求項８】
前記不純物含有半導体層を形成する工程において、
前記不純物含有半導体層の不純物濃度を、前記ソース及びドレイン電極層に近づくほど高濃度となるように厚さ方向に変化させることを特徴とする請求項６または７に記載の薄膜半導体デバイスの製造方法。
【請求項９】
前記不純物含有半導体層を形成する工程において、不純物濃度の異なる複数の不純物含有半導体層を形成することを特徴とする請求項８に記載の薄膜半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置やエレクトロルミネッセンス（ＥＬ）表示装置などの駆動素子やスイッチング素子として用いられる薄膜半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
一般に、液晶表示装置やＥＬ表示装置の駆動素子やスイッチング素子として用いられる薄膜半導体デバイスとして、活性層に非晶質シリコンや結晶性シリコンを用いた薄膜トランジスタが用いられている。
【０００３】
近年、表示装置の大型化、高精細化及び高フレームレート化が進んでいるが、活性層に非晶質シリコンを用いると移動度に限界があるため、高精細化及び高フレームレート化に向いていない。また、低温ポリシリコン（ＬＴＰＳ）−ＴＦＴは、エキシマレーザでアニ−ルを施しており、装置が大掛かりで操作が煩雑であり、製造コストが増大する。
【０００４】
そこで現在、これらの表示装置用バックプレーン技術として、微結晶シリコンＴＦＴが注目されている。微結晶シリコンＴＦＴの作成法としては、直接堆積法（ａｓ−ｄｅｐｏ）と結晶化法があるが、プロセスの簡易化や製造コストを考えると熱処理前の膜状態であるａｓ−ｄｅｐｏの生産技術を確立することが重要である。
【０００５】
また、駆動素子やスイッチング素子として薄膜トランジスタを用いる場合、ＯＮ／ＯＦＦ比が非常に重要となる。微結晶シリコンＴＦＴは膜中の欠陥が多く、リーク電流が発生しやすい。大きなＯＮ／ＯＦＦ比を得るためには、ＯＮ電流を大きく、またはＯＦＦ電流を小さくする対策が必要である。
【０００６】
その関連する技術として、ソース及びドレイン電極と活性層の接合部分に、気相成長法で不純物含有半導体層を形成し、ソース及びドレイン電極に近づくほど半導体層の不純物濃度が高濃度になるように作成する方法が提案されている（例えば、特許文献１参照）。この技術によれば、ソース及びドレイン電極に接触する部分の半導体層の不純物濃度を高濃度にしているので、コンタクト抵抗を低減できる。さらに、活性層に接続する半導体層の不純物濃度を低濃度にしているので、ドレイン近傍の電界強度が小さくなり、ＯＦＦ電流を低減できる。
【０００７】
また、ソース及びドレイン領域と活性層の間に、不純物が添加された微結晶半導体からなるコンタクト領域を備えた薄膜トランジスタが提案されている（例えば、特許文献２参照）。この技術によれば、コンタクト領域は低抵抗な微結晶半導体であるので、非晶質半導体に比して、コンタクト領域の導電率が高くなる。したがって、コンタクト領域の抵抗を低下させ、ソース及びドレイン電極のリーク電流を減少させることができる。さらに、リーク電流の減少によって薄膜トランジスタのＯＮ電流を増加でき、特性のよい薄膜トランジスタを得られる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−２２４２１９号公報（実施例１３）
【特許文献２】特開平９−１５３６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、特許文献１の技術では、スタガ型の薄膜トランジスタにおいて、活性層と不純物含有半導体層との成膜条件が異なるため、これらの接合面において結晶性に違いが生じる。その結果、活性層と不純物含有半導体層との界面がヘテロ接合となり、電位障壁が生じ、それが抵抗となってＯＮ電流が低下するという問題がある。
【００１０】
例え成膜条件が同じであったとしても、不純物含有半導体層のパタンニング後に表面処理を施していないため、パタンニングの際の大気暴露により自然酸化膜が形成され、結晶の連続性を妨げてしまうという問題がある。
【００１１】
また、特許文献２の技術では、ソース及びドレインコンタクト領域が半導体層とほぼ同じバンドギャップをもつ微結晶半導体であれば、半導体領域とソース及びドレインコンタクト領域との界面でオーミックコンタクトを取り易くできるとある。しかし、バンドギャップを揃える手法として、シリコンに別の元素を加えることでバンドギャップを制御している。即ち、バンドギャップを揃えるために別の元素を含むガスを用いることになり、製造コスト及び作業工数が増大するという問題がある。
【００１２】
そこで本発明は、活性層と半導体層との接触面のバンド障壁を防止して大きなＯＮ／ＯＦＦ比を得ることができ、かつ製造コスト及び作業工数を低減することができる薄膜半導体デバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成すべく成された本発明の構成は以下の通りである。
【００１４】
即ち、本発明に係る薄膜半導体デバイスは、基板と、上記基板の上に積層されたソース及びドレイン電極層と、上記ソース及びドレイン電極層の上に積層された結晶性の不純物含有半導体層と、上記不純物含有半導体層の上に積層された結晶性の活性層と、上記活性層の上に積層されたゲート絶縁膜と、上記ゲート絶縁膜の上に積層されたゲート電極と、を備え、
上記不純物含有半導体層と前記活性層の接合面において、これらの層の結晶性が連続であることを特徴とする薄膜半導体デバイスである。
【００１５】
また、本発明に係る薄膜半導体デバイスの製造方法は、基板の上にソース及びドレイン電極層を形成する工程と、上記ソース及びドレイン電極層の上に不純物含有半導体層を形成する工程と、上記不純物含有半導体層の上に、上記不純物含有半導体層と結晶性が連続するように活性層を形成する工程と、上記活性層の上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜の上にゲート電極を形成する工程と、
を有し、
上記不純物含有半導体層を形成する工程において、上記不純物含有半導体層のパタンニング後にその半導体層表面の表面処理を行なって酸化膜を除去した後、上記活性層を形成する工程を行なうことを特徴とする薄膜半導体デバイスの製造方法である。
【発明の効果】
【００１６】
本発明によれば、不純物含有半導体層と活性層の接合面において、それぞれの結晶性がほぼ同じで連続している。したがって、活性層と半導体層との接触面をホモ接合、あるいはホモ接合に限りなく近づけて界面のバンド障壁を防止し、大きなＯＮ／ＯＦＦ比を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態の薄膜半導体デバイスの断面を模式的に示す概略図である。
【図２】第１の実施形態の薄膜半導体デバイスの製造方法を説明する概略図である。
【図３】第２の実施形態の薄膜半導体デバイスの製造方法を説明する概略図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、本発明の実施の形態を説明するが、本発明は本実施形態に限定されるものではない。
【００１９】
〔第１の実施形態〕
図１を参照して、本発明に係る薄膜半導体装置の第１の実施形態の層構成について説明する。図１は、本実施形態の薄膜半導体デバイスの代表的な例として、トップゲートスタガ型ＴＦＴの断面を模式的に例示する概略図である。
【００２０】
図１において、１は基板、２は下地層、３（３ａ，３ｂ）はソース、ドレイン電極、４（４ａ，４ｂ）は不純物含有半導体層、５は活性層、６はゲート絶縁膜及び７はゲート電極、８（８ａ，８ｂ）はコンタクトホールである。
【００２１】
基板１には、例えば、高融点ガラスや石英ガラス等が使用できる。基板１上には下地層２が積層され、例えば、プラズマＣＶＤ法によりＳｉＮ等が積層される。本実施形態では、ソース及びドレイン電極層３の下地としてアモルファスシリコンが好適に用いられる。アモルファスシリコン層は、多くの領域で不規則な構造をとっているものの、短距離的には結晶性シリコンと同じ構造である領域もある。
【００２２】
なお、アモルファスシリコン層の表面を改質することによって、シリコンからなる結晶成長核表面（「結晶性シリコン成長核」と記載することもある）を有していてもよい。ここで、結晶成長核表面は、構造的に弱いアモルファスシリコン部分が除去された後にアモルファスシリコン層の表面上に残る結晶性の高いシリコン部分である。
【００２３】
なお、本発明の実施形態において、ラマン分光法により、５２０ｃｍ-1にラマンシフトが観察されても結晶の体積分率が２０％以下のシリコン及び５２０ｃｍ-1にラマンシフトが観察されないシリコンをアモルファスシリコンという。
【００２４】
ソース及びドレイン電極層３は下地層２上に積層され、例えば、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ、あるいはそれらの合金、それらの積層構造体等からなる。ソース、ドレイン電極層３は、例えば、スパッタリング法によって形成される。
【００２５】
不純物含有半導体層４は、ソース及びドレイン電極３上に積層され、例えば、プラズマＣＶＤ法を用いて、平均結晶粒径が１〜６０ｎｍの結晶性シリコンとして形成される。この不純物含有半導体層４は、ソース及びドレイン電極層３とオーミックコンタクトをとるために、成膜時にＰやＡｓなどの５族元素、またはＢなどの３族元素の不純物を多く混入して抵抗値を下げている。また、活性層５に近いほど不純物濃度を低くすることで抵抗値を上げ、ＯＮ時のドレイン近傍に集中する電界を緩和する役目も担っている。
【００２６】
不純物含有半導体層４の積層の後、この半導体層４とソース及びドレイン電極層３は、活性層５を形成するため、フォトリソグラフィ技術を用いてパタンニングされる。このとき、大気に暴露されるため、不純物含有半導体層４の表面には薄い自然酸化膜が形成される。自然酸化膜は絶縁物なので電流の流れを妨げる。その影響を最小限にするために、不純物含有半導体層４の表面をフッ酸で洗浄した後、ＣＶＤチャンバ内で水素プラズマ処理を施し、不純物含有半導体層４の表面に形成された自然酸化膜が除去される。
【００２７】
活性層５は、下地層２、ソース及びドレイン電極層３並びに不純物含有半導体層４を覆うようにプラズマＣＶＤ法により積層される。不純物含有半導体層４の表面の自然酸化膜を除去しているため、活性層５は不純物含有半導体層４から連続性のある結晶が成長する。活性層５は、積層後フォトリソグラフィ技術により島状にパタンニングされる。
【００２８】
このように本実施形態では、不純物含有半導体層４と活性層５の接合面の結晶性が連続であるため、接合面がホモ接合、あるいはホモ接合に限りなく近くなり、スムーズなキャリアの流れを形成でき、ＯＮ電流が増加する。
【００２９】
ここで、「結晶性が連続」とは、多結晶、単結晶の結晶が連続性を有することをいい活性層５と不純物含有半導体層４の接合面において、接合面付近の断面ＴＥＭ顕微鏡写真で観察すると、結晶性が連続であるがゆえに、その境界の識別が困難であることをいう。
【００３０】
また、不純物含有半導体層４は、ソース及びドレイン電極３に近いほど不純物濃度が高く、活性層５に近づくに連れて、不純物濃度が段階的、または線形的に低下していく構造であってもよい。これによりＯＦＦ時にドレイン近傍にかかる電界を緩和でき、ＯＦＦ電流を下げる。
【００３１】
ゲート絶縁膜６は、ソース及びドレイン電極層３及び不純物含有半導体層４上に形成され、例えば、ＳｉＯ2やＳｉＮ等を使用することができ、窒化シリコン（ＳｉＮx）が好適に用いられる。ゲート絶縁膜６は、積層表面の全体を覆うようにプラズマＣＶＤ法により積層され、フォトリソグラフィ技術により島状にパタンニングされる。このゲート絶縁膜６は、ゲート電極７と活性層５との間で電気的な絶縁を保っているが、活性層５の側面を絶縁するために、ゲート絶縁膜６を２層構成とすることもある。
【００３２】
ゲート電極７は、ゲート絶縁膜６上に形成され、例えば、Ａｌ、Ｃｒ、Ｔｉ、Ｍｏ、Ｔａやそれらの積層膜等を使用することができる。
【００３３】
なお、本発明に係る薄膜半導体デバイスは、図１に例示した薄膜トランジスタの構成に限定されるものではない。
【００３４】
次に、図２を参照して、上記構成の薄膜半導体デバイスの製造方法について説明する。図２は、第１の実施形態の薄膜半導体デバイスの製造方法を説明する概略図である。
【００３５】
なお、第１の実施形態の製造方法では、上記構成のスタガ型ＴＦＴの製造工程を説明するので、図１と同一の符号を付して説明する。
【００３６】
まず、図２（ａ）に示すように、ガラス基板１上に、例えば、プラズマＣＶＤ法により、下地層２としてアモルファスシリコンのＳｉＮを１００ｎｍ積層する。なお、下地層１０１の厚みは、一般には５０〜３００ｎｍ、望ましくは１００〜２００ｎｍである。
【００３７】
ここで、下地層２の成膜条件は、相対的に低パワー密度、高反応圧力、低水素希釈であることが望ましい。
【００３８】
また、原料ガスとしては、例えば、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＦ4、ＳｉＨ2Ｆ2等を用いることが望ましく、希釈ガスとしては、例えば、Ｈ2や不活性ガス等を用いることが望ましい。なお、シリコン系原料ガスのＨ2希釈率は、一般には０〜２０倍希釈、望ましくは０〜１５倍希釈である。
【００３９】
アモルファスシリコン層２にはドーパントとしてホウ素を混合してもよく、ドーピングガスとしては、例えば、ＢＦ3、Ｂ2Ｈ6等が適用可能である。なお、ホウ素のドーピングはアモルファスシリコン層２の電気特性を制御するために用いるものである。
【００４０】
次に、下地層２上に、例えば、スパッタリング法等によってソース及びドレイン電極層３としてＭｏを積層する。本実施形態では、ソース及びドレイン電極層３の厚みは３０ｎｍであるが、これに限定されず、１０〜３００ｎｍであることが望ましい。
【００４１】
さらに、ソース及びドレイン電極層３上に、不純物含有半導体層４として、例えば、プラズマＣＶＤ法等によりリン（Ｐ）をドープした微結晶シリコンを２０ｎｍ成膜する。不純物含有半導体層４の厚みは、１０〜１００ｎｍであることが望ましい。
【００４２】
不純物含有半導体層４の成膜条件は、例えば、プラズマＣＶＤ装置のチャンバ内に、流量１０ｓｃｃｍでＳｉＨ4、流量３０００ｓｃｃｍでＨ2、流量２００ｓｃｃｍでＰＨ3を導入すると共に、基板温度を２００℃に設定する。また、チャンバ内の圧力を２Ｔｏｒｒ、放電電力を５００Ｗに設定して成膜する。このとき、成膜時間に応じてＰＨ3の流量を段階的に減らし、成膜終了時の流量は２０ｓｃｃｍとする。
【００４３】
次に、図２（ｂ）に示すように、ソース及びドレイン部をパタンニングした後、不純物含有半導体層４の表面をフッ酸で洗浄し、さらにＣＶＤチャンバ内で水素プラズマ処理を施して、不純物含有半導体層４の表面にできた数ｎｍの自然酸化膜を除去する。
【００４４】
水素プラズマ処理を施した後、例えば、プラズマＣＶＤ法等により、微結晶シリコンの活性層５を５０ｎｍ成膜する。活性層５の厚みは、一般には２０〜２００ｎｍ、望ましくは４０〜１００ｎｍである。この活性層５は、不純物含有半導体層４の最表面に、結晶性を連続させて成膜する。このとき、自然酸化膜を除去せずに活性層５を成膜すると、自然酸化膜があるため結晶の連続性が得られない。
【００４５】
活性層５の成膜条件は、不純物含有半導体層４と同様に、例えば、プラズマＣＶＤ装置のチャンバ内に、流量１０ｓｃｃｍでＳｉＨ4、流量３０００ｓｃｃｍでＨ2を導入すると共に、基板温度を２００℃に設定する。また、チャンバ内の圧力を２Ｔｏｒｒ、放電電力を５００Ｗに設定して成膜する。
【００４６】
このとき、上記接合面の結晶性を連続にするためには、活性層と不純物含有半導体層の不純物ガス以外の成膜条件を合わせることが望ましい。しかし、結晶性は温度や圧力、希釈率など、複数のパラメータで変化するので、例えば、温度を上げる代わりに、希釈率を下げることでほぼ同じ結晶性が得られるのであれば、成膜条件は同じでなくてもよい。即ち、活性層５と不純物含有半導体層４との接合面（界面）において、互いの結晶性が連続になるならば、それぞれの成膜条件は、不純物ガスＰＨ3を除き、同じでなくてもよい。
【００４７】
そして、活性層５のパタンニングを行なった後、図２（ｃ）に示すように、不純物含有半導体層４及び活性層５上に、ゲート絶縁膜６として、例えば、プラズマＣＶＤ法により、ＳｉＮを２００ｎｍの厚みで成膜する。好ましいゲート絶縁膜６の厚みは、５０〜３００ｎｍである。ゲート絶縁膜６となるＳｉＮやＳｉＯ2は、例えば、ＴＥＯＳとＯ2の混合ガス、ＳｉＨ4、ＮＨ3とＮ2の混合ガス等からプラズマＣＶＤ法で積層される。
【００４８】
次に、パタンニング形成されたゲート絶縁膜６上に、ゲート電極７として、例えば、スパッタリング法等により、Ｍｏ／Ａｌを５０／５００ｎｍの厚みで積層する。好ましいゲート電極７の厚みは、１００〜６００ｎｍである。
【００４９】
最後に、図２（ｄ）に示すように、例えば、フォトリソグラフィ技術のエッチングによりソース及びドレイン電極３ａ，３ｂのコンタクトホール８ａ，８ｂを開けてゲート電極７を形成し、薄膜トランジスタを完成する。
【００５０】
以上説明したように、本実施形態によれば、活性層５と不純物含有半導体層４との接合面において、結晶性が連続となっている。このように接合面の結晶性が連続であるがゆえに、それぞれのバンドギャップの大きさがほぼ同じであり、接合面がホモ接合、あるいはホモ接合に限りなく近くなり、界面にバンド障壁が生じにくい。その結果、ＯＮ電流が増加する。
【００５１】
また、不純物含有半導体層４ａ，４ｂの不純物濃度は層の厚方向に変化しており、ソース及びドレイン電極層３ａ，３ｂに近づくほど高濃度になっているので、ＯＦＦ時にドレイン近傍にかかる電界が緩和でき、ＯＦＦ電流を下げる効果も得られる。この場合、ソース及びドレイン電極３ａ，３ｂと不純物含有半導体層４ａ，４ｂの接触面は、不純物含有半導体層４ａ，４ｂの不純物濃度が高いため、コンタクト抵抗を低減することができる。
【００５２】
さらに、活性層５に接続される不純物含有半導体層４ａ，４ｂの不純物濃度が低いため、トランジスタがＯＦＦの時、ドレイン近傍の電界が緩和されＯＦＦ電流を低減することができる。
【００５３】
そして、不純物含有半導体層４ａ，４ｂと活性層５との接合面の結晶の連続性により、バンドギャップが揃うので、製造コスト及び作業工数を低減することができる。
【００５４】
〔第２の実施形態〕
次に、図３を参照して、第２の実施形態の薄膜半導体デバイス及びその製造方法について説明する。図３は、第２の実施形態の薄膜半導体デバイスの製造方法を説明する概略図である。
【００５５】
図３において、１１は基板、１２は下地層、１３（１３ａ，１３ｂ）はソース及びドレイン電極層、１４（１４ａ，１４ｂ）は第一の不純物含有半導体層、１５（１５ａ，１５ｂ）は第二の不純物含有半導体層である。また、１６は活性層、１７はゲート絶縁膜及び１８はゲート電極である。
【００５６】
図３（ｄ）に示すように、第２の実施形態の薄膜半導体デバイスは、不純物含有半導体層が第一の不純物含有半導体層１４、及び第二の不純物含有半導体層１５により形成されている点以外は、第１の実施形態と同様である。
【００５７】
第２の実施形態の薄膜半導体デバイスの製造方法は、図３（ａ）に示すように、まず、ガラス基板１１上に、例えば、プラズマＣＶＤ法により、下地層１２としてアモルファスシリコンのＳｉＮを１００ｎｍの厚みで積層する。なお、下地層１２の厚みや成膜条件は第１の実施形態と同様である。
【００５８】
次に、下地層１２上に、例えば、スパッタリング法等によってソース及びドレイン電極層１３としてＭｏを３０ｎｍの厚みで積層する。ソース及びドレイン電極層１３の好ましい厚みの範囲は第１の実施形態と同様である。
【００５９】
さらに、ソース及びドレイン電極層１３上に、第一の不純物含有半導体層４として、例えば、プラズマＣＶＤ法等によりリン（Ｐ）を高濃度ドープした微結晶シリコンを１５ｎｍの厚みで成膜する。
【００６０】
第一の不純物含有半導体層１４の成膜条件は、例えば、プラズマＣＶＤ装置のチャンバ内に、流量１０ｓｃｃｍでＳｉＨ4、流量３０００ｓｃｃｍでＨ2、流量１５０ｓｃｃｍでＰＨ3を導入すると共に、基板温度を２００℃に設定する。また、チャンバ内の圧力を２Ｔｏｒｒ、放電電力を５００Ｗに設定して成膜する。
【００６１】
次に、ソース及びドレイン電極１３と第一の不純物含有半導体層１４をパタンニングし、ソース及びドレイン部を形成する。そして、第一の不純物含有半導体層１４ａ，１４ｂの表面をフッ酸で洗浄する。さらに、ＣＶＤチャンバ内にて第一の不純物含有半導体層１４ａ，１４ｂの表面に水素プラズマ処理を施した後、例えば、プラズマＣＶＤ法等により、リンを低濃度ドープした微結晶シリコン第二の不純物含有半導体層１５を１５ｎｍの厚みで積層する。
【００６２】
このとき、フッ酸洗浄、水素プラズマ処理をしたことで、第一の不純物含有半導体層１４ａ，１４ｂの表面にできた数ｎｍの自然酸化膜が除去されている。その結果、第一の不純物含有半導体層１４ａ，１４ｂ上に成膜される第二の不純物含有半導体層１５が、第一の不純物含有半導体層１４ａ，１４ｂの最表面に連続して成膜される。
【００６３】
第二の不純物含有半導体層１５の成膜条件は、例えば、プラズマＣＶＤ装置のチャンバ内に、流量１０ｓｃｃｍでＳｉＨ4、流量３０００ｓｃｃｍでＨ2、流量３０ｓｃｃｍでＰＨ3を導入すると共に、基板温度を２００℃に設定する。また、チャンバ内の圧力を２Ｔｏｒｒ、放電電力を５００Ｗに設定して成膜する。
【００６４】
このように第一の不純物含有半導体層１４ａ，１４ｂと第二の不純物含有半導体層１５とは不純物濃度が異なり、活性層１６との接触側が低濃度となっている。第一の不純物含有半導体層１４ａ，１４ｂ及び第二の不純物含有半導体層１５の合計厚みは、１０〜１００ｎｍであることが望ましい。
【００６５】
次に、図３（ｂ）に示すように、ソース、ドレイン部のパタンニングの後、第二の不純物含有半導体層１５の表面をフッ酸で洗浄し、ＣＶＤチャンバ内で水素プラズマ処理を施して、第二の不純物含有半導体層１５ａ，１５ｂの表面の数ｎｍの自然酸化膜を除去する。
【００６６】
水素プラズマ処理を施した後、図３（ｃ）に示すように、例えば、プラズマＣＶＤ法等により、微結晶シリコンの活性層１６を５０ｎｍの厚みで成膜する。活性層１６の厚み範囲は、第１の実施形態と同様である。この活性層１６は、第二の不純物含有半導体層１５ａ，１５ｂの最表面に、結晶性を連続させて成膜する。第二の不純物含有半導体層１５を表面処理しているので、その表面の自然酸化膜が除去されており、第二の不純物含有半導体層１５と活性層１６との結晶の連続性が得られる。
【００６７】
活性層１６の成膜条件は、例えば、プラズマＣＶＤ装置のチャンバ内に、流量１０ｓｃｃｍでＳｉＨ4、流量３０００ｓｃｃｍでＨ2を導入すると共に、基板温度を２００℃に設定する。また、チャンバ内の圧力を２Ｔｏｒｒ、放電電力を５００Ｗに設定して成膜する。
【００６８】
このとき、第１の実施形態と同様に、上記接合面の結晶性を連続にするためには、活性層と不純物含有半導体層の不純物ガス以外の成膜条件を合わせることが望ましい。また、活性層１６と第二の不純物含有半導体層１５ａ，１５ｂとの接合面（界面）において、互いの結晶性が連続になるならば、それぞれの成膜条件は、不純物ガスＰＨ3を除き、同じでなくてもよい。
【００６９】
そして、活性層１６のパタンニングを行なった後、図３（ｄ）に示すように、第二の不純物含有半導体層１５ａ，１５ｂ及び活性層１６上に、ゲート絶縁膜１７として、例えば、プラズマＣＶＤ法により、ＳｉＮを２００ｎｍの厚みで成膜する。好ましいゲート絶縁膜６の厚み範囲及び成膜条件は、第１の実施形態と同様である。
【００７０】
次に、パタンニング形成されたゲート絶縁膜１７上に、ゲート電極１８として、例えば、スパッタリング法等により、Ｍｏ／Ａｌを５０／５００ｎｍの厚みで積層する。好ましいゲート電極１８の厚み範囲は、第１の実施形態と同様である。
【００７１】
最後に、図３（ｅ）に示すように、例えば、フォトリソグラフィ技術を用いてエッチングにてソース及びドレイン電極層１３ａ，１３ｂのコンタクトホール１９ａ，１９ｂを開けてゲート電極１８を形成し、薄膜トランジスタが完成する。
【００７２】
第２の実施形態の薄膜半導体デバイスの製造方法によれば、基本的に第１の実施形態と同様の作用効果を奏する。特に、第２の実施形態では、不純物含有半導体層が第一の不純物含有半導体層１４及び第二の不純物含有半導体層１５から形成されているので、不純物濃度の制御が容易であるという特有の効果がある。
【００７３】
以上、本発明の好適な実施形態を説明したが、これは本発明の説明のための例示であり、本発明の範囲をこの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない範囲で、上記実施形態とは異なる種々の態様で実施することができる。
【００７４】
例えば、第２の実施形態では、不純物含有半導体層が第一の不純物含有半導体層１４及び第二の不純物含有半導体層１５から形成されているが、これに限定されず、３以上の複数の層から構成して、段階的に不純物濃度を異ならせてもよい。この場合も、不純物含有半導体層の不純物濃度はソース及びドレイン電極層１３に近づくほど高濃度になり、活性層１６に近づくほど低濃度になっている。
【００７５】
また本発明は、トップゲートスタガ型ＴＦＴ以外の構成の薄膜半導体デバイスにも適用可能である。
【符号の説明】
【００７６】
１、１１  基板、３、１３  ソース及びドレイン層、４  不純物含有半導体層、５、１６  活性層、６、１７  ゲート絶縁膜、７、１８  ゲート電極層
【図１】
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【図２】
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【図３】
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