(57)【要約】【課題】リフレッシュモードの切り替え時に誤動作を抑制することができる半導体記憶装置を実現する。【解決手段】本発明の半導体記憶装置は、入力されるコマンドを検知し、リフレッシュ動作のトリガ信号ＳＬＦＰＬＳを制御するためのリフレッシュ内部信号ＥＸＴＲＥＦ、ＥＸＴＤＴＣ、およびＳＬＦＤＴＣを生成するコマンド検知回路１５と、ＥＸＴＲＥＦおよびＳＬＦＤＴＣに基づいてカウント動作をリセットする機能を備え、セルフリフレッシュモードにおけるセルフリフレッシュ間隔を決める内部タイマー信号ＲＥＦＴＲＩＧを生成する内部タイマー１６と、リフレッシュ内部信号およびＲＥＦＴＲＩＧに基づいて、リフレッシュ動作が起動されるトリガ信号ＳＬＦＰＬＳを生成するトリガパルス発生回路１１を有する。【選択図】図１
2010044806.tif 000002
【特許請求の範囲】
【請求項１】
入力されるコマンドを検知し、リフレッシュ動作のトリガ信号を制御するためのリフレッシュ内部信号を生成するコマンド検知手段と、
前記コマンド検知手段からの前記リフレッシュ内部信号に基づいてカウント動作をリセットする機能を備え、セルフリフレッシュモードにおけるセルフリフレッシュ間隔を決める内部タイマー信号を生成する内部タイマー手段と、
前記コマンド検知手段からの前記リフレッシュ内部信号および前記内部タイマー手段からの前記内部タイマー信号に基づいて、リフレッシュ動作が起動されるトリガ信号を生成するトリガパルス発生手段を有することを特徴とする半導体記憶装置。
【請求項２】
前記内部タイマー手段におけるカウント動作のリセットは、外部リフレッシュモードからセルフリフレッシュモードへの切り替え時に実行されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記内部タイマー手段は、
基本となる周期を決める基本タイマー信号を生成する基本タイマー手段と、
セルフリフレッシュモードにおいては前記基本タイマー信号をカウントしあらかじめ定められたカウント数で前記カウント動作がリセットされ、外部リフレッシュモードにおいては前記コマンド検知手段からの前記リフレッシュ内部信号に従い前記カウント動作がリセットされる分周手段を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記分周手段は、
前記基本タイマー手段からの前記基本タイマー信号をカウントするカスケード接続された複数のカウンタと、
前記複数のカウンタのそれぞれの出力を受けて演算する演算手段と、
セルフリフレッシュモード時には前記演算手段からの演算結果と前記基本タイマー手段からの前記基本タイマー信号との論理合成結果に従い前記複数のカウンタをリセットするリセット信号を生成し、外部リフレッシュモード時には前記コマンド検知手段からの前記リフレッシュ内部信号に従い前記複数のカウンタをリセットするリセット信号を生成するリセット手段を有することを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルフリフレッシュモードを有する半導体記憶装置に係わり、特に、外部リフレッシュモードとの切り替え機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年の携帯電話の発達に伴い製品グレードやチップセットメーカーの要望が多様化し、それに従い、そこに搭載される半導体記憶装置の仕様も多様化している。擬似ＳＲＡＭ（以下、「ＰＳＲＡＭ」ともいう。）においては、メモリセルの特性上不可欠なリフレッシュ動作の制御方法が、これまでの外部からの制御を必要としないリフレッシュ制御(セルフリフレッシュ：例えば、「特許文献１」を参照。)に加え、ユーザー自らが制御を行うリフレッシュ制御(外部リフレッシュ)が新たに加わるようになってきた。外部リフレッシュ仕様はリフレッシュを行うタイミングをユーザーが決められるため、セルフリフレッシュ仕様のように、“メモリセルへのアクセス開始直前にリフレッシュ動作が割り込み、アクセス遅れが生じる”といったことがなく、容易にアクセスの高速化を図れることが利点である。このような仕様は、特に、ハイエンドの携帯電話向けに注目されている仕様である。一方で、外部リフレッシュ仕様では、アクセス間隔が大きく空く場合にも一定間隔毎にユーザーがリフレッシュ命令を入力する必要があり、手間が増えるという欠点がある。そうした事情を鑑み、最近のＰＳＲＡＭでは、ユーザーの都合に従って、同一チップでありながら逐次外部リフレッシュモードとセルフリフレッシュモードを切替えることが出来るようにリフレッシュの制御モードを切替えるコマンドが備えられている。
【０００３】
しかしながら、従来の半導体記憶装置では、外部リフレッシュモードからセルフリフレッシュモードへ切替える場合に、その変わり目でのリフレッシュ間隔に着目すると、セルフリフレッシュでは内部に設けられた自動タイマー（内部タイマー）からのリクエストによってリフレッシュ動作が起動されるため、切替えコマンドによるリフレッシュ動作直後にさらに内部タイマーからのリクエストが出てセルフリフレッシュが起動されることが起こり得る。こうした連続したリフレッシュ動作時には、リフレッシュ用アドレスカウンタのカウントアップ動作が追いつかない懸念があり、その結果として極まれにカウントアップ後の番地がリフレッシュされない誤動作が引き起こされる可能性があるという問題があった。
【特許文献１】特開２００３−１９６９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、リフレッシュモードの切り替え時に誤動作を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、入力されるコマンドを検知し、リフレッシュ動作のトリガ信号を制御するためのリフレッシュ内部信号を生成するコマンド検知手段と、前記コマンド検知手段からの前記リフレッシュ内部信号に基づいてカウント動作をリセットする機能を備え、セルフリフレッシュモードにおけるセルフリフレッシュ間隔を決める内部タイマー信号を生成する内部タイマー手段と、前記コマンド検知手段からの前記リフレッシュ内部信号および前記内部タイマー手段からの前記内部タイマー信号に基づいて、リフレッシュ動作が起動されるトリガ信号を生成するトリガパルス発生手段を有することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００６】
本発明によれば、信頼性を低下させることなくセルフリフレッシュモードと外部リフレッシュモードとを切り替えることができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【０００８】
図１は、本発明の実施例１に係わる半導体記憶装置を示す回路ブロック図である。ここでは、主に、リフレッシュ動作のトリガ信号（ＳＬＦＰＬＳ）の生成にかかわる部分を示した。
【０００９】
本発明の実施例１に係わる半導体記憶装置は、トリガパルス発生回路１１、基本タイマー１２と分周回路１３からなる内部タイマー１６、入力バッファ回路１４、およびコマンド検知回路１５を備えている。
【００１０】
基本タイマー１２の出力ＳＯＳＣは分周回路１３の第１の入力に供給され、分周回路１３の出力ＲＥＦＴＲＩＧは内部タイマー１６の出力としてトリガパルス発生回路１１の第１の入力に接続されている。入力バッファ回路１４の入力には外部からの信号ＣＬＫ、/ＣＥ１、/ＡＤＶ、/ＷＥ、/ＵＢ、/ＬＢ、および/ＲＦ（以下、外部信号名先頭の“/”は、それが負論理の信号であることを示す。）が入力され、入力バッファ回路１４の出力はコマンド検知回路１５の入力に供給され、コマンド検知回路１５の第１の出力ＥＸＴＲＥＦは分周回路１３の第２の入力およびトリガパルス発生回路１１の第２の入力に供給され、コマンド検知回路１５の第２の出力ＥＸＴＤＴＣはトリガパルス発生回路１１の第２の入力に供給され、コマンド検知回路１５の第３の出力ＳＬＦＤＴＣは分周回路１３の第３の入力およびトリガパルス発生回路１１の第４の入力に供給され、トリガパルス発生回路１１の出力ＳＬＦＰＬＳはリフレッシュ動作を起動するトリガ信号としてリフレッシュ制御回路（図示していない。）へ供給されている。
【００１１】
基本タイマー１２は、セルフリフレッシュ間隔の基本となる基本周期を決める基本タイマー信号ＳＯＳＣを生成し、分周回路１３へ出力する。
【００１２】
分周回路１３は、基本タイマー１２からのＳＯＳＣを分周し、あらかじめ定められた周期の内部タイマー１６信号ＲＥＦＴＲＩＧを生成しトリガパルス発生回路１１へ出力する。そして、分周回路１３は、セルフリフレッシュモードにおいて、ＳＯＳＣのカウント値がそのあらかじめ設定されたカウント数に達するとカウント動作をリセットする。また、分周回路１３は、外部リフレッシュモードにおいて、コマンド検知回路１５からのリフレッシュ内部信号ＥＸＴＲＥＦおよびＳＬＦＤＴＣに従い、ＳＯＳＣのカウント動作をリセットする。
【００１３】
入力バッファ回路１４は、外部から入力される信号（ＣＬＫ、/ＣＥ１など）の電圧を内部信号レベルに変換しコマンド検知回路１５へ出力する。
【００１４】
コマンド検知回路１５は、入力バッファ回路１４から受け取った内部信号に基づいて、入力されたコマンドを認識し、それがリフレッシュ関連のコマンドであれば、リフレッシュ内部信号ＥＸＴＲＥＦ、ＥＸＴＤＴＣ、およびＳＬＦＤＴＣを生成し出力する。
【００１５】
トリガパルス発生回路１１は、コマンド検知回路１５からのＥＸＴＲＥＦ、ＥＸＴＤＴＣ、ＳＬＦＤＴＣ、および内部タイマー１６からのＲＥＦＴＲＩＧに基づいて、リフレッシュ動作を起動するトリガ信号ＳＬＦＰＬＳを生成し出力する。
【００１６】
図２は、本発明の実施例１に係わる半導体記憶装置のトリガパルス発生回路１１の一例を示す回路図である。  
本発明の実施例１に係わる半導体記憶装置のトリガパルス発生回路１１は、３つの２入力ＡＮＤ回路２１〜２３（以下、「Ａｎｄ２１〜２３」という。）、３つの２入力ＮＯＲ回路２１、２２、および２４（以下、「Ｎｏｒ２１、２２、および２４」という。）、１つの３入力ＮＯＲ回路２３（以下、「Ｎｏｒ２３」という。）、１つの２入力ＮＡＮＤ回路２１（以下、「Ｎａｎｄ２１」という。）、３つのディレイ素子２１〜２３（以下、「Ｄｌｙ２１〜２３」という。）、および６つのインバータ２１〜２６（以下、「Ｉｎｖ２１〜２６」という。）を備えている。
【００１７】
Ａｎｄ２１の第１の入力には内部信号ＴＲＣＴＭＲが接続され、Ａｎｄ２１の第２の入力には内部信号ＴＭＴＡＣＣ２が接続され、Ａｎｄ２１の出力はＮｏｒ２１の第１の入力に接続され、Ａｎｄ２２の第１の入力には内部タイマー１６からのＲＥＦＴＧＩＧが接続されている。
【００１８】
Ｉｎｖ２１の入力にはＴＭＴＡＣＣ２が接続され、Ｉｎｖ２１の出力はＡｎｄ２２の第２の入力に接続され、Ａｎｄ２２の出力はＮｏｒ２１の第２の入力に接続され、Ｎｏｒ２１の出力はＩｎｖ２２の入力に接続され、Ｉｎｖ２２の出力はＮｏｒ２２の第１の入力およびＤｌｙ２１の入力に接続されている。
【００１９】
Ｄｌｙ２１の出力はＤｌｙ２２の入力に接続され、Ｄｌｙ２２の出力はＤｌｙ２３の入力に接続され、Ｄｌｙ２３の出力はＩｎｖ２３の入力に接続され、Ｉｎｖ２３の出力はＩｎｖ２４の入力に接続され、Ｉｎｖ２４の出力はＮａｎｄ２１の第１の入力に接続されている。
【００２０】
Ｉｎｖ２６の入力には内部信号ＰＲＥＦが接続され、Ｉｎｖ２６の出力はＡｎｄ２３の第１の入力に接続され、Ａｎｄ２３の第２の入力にはコマンド検知回路１５からのＥＸＴＲＥＦが接続され、Ａｎｄ２３の出力はＮｏｒ２４の第１の入力に接続され、Ｎｏｒ２４の第２の入力には内部信号ＳＬＦＤＩＳが接続され、Ｎｏｒ２４の出力はＮａｎｄ２１の第２の入力に接続され、Ｎａｎｄ２１の出力はＮｏｒ２２の第２の入力に接続され、Ｎｏｒ２２の出力はＮｏｒ２３の第１の入力に接続されている。
【００２１】
Ｎｏｒ２３の第２の入力にはコマンド検知回路１５からのＥＸＴＤＴＣが接続され、Ｎｏｒ２３の第３の入力にはコマンド検知回路１５からのＳＬＦＤＴＣが接続され、Ｎｏｒ２３の出力はＩｎｖ２５の入力に接続され、Ｉｎｖ２５の出力はトリガ信号ＳＬＦＰＬＳとしてリフレッシュ制御回路（図示していない。）へ出力されている。
【００２２】
トリガパルス発生回路１１は、セルフリフレッシュモード時に、ＳＯＳＣを分周したＲＥＦＴＲＩＧを内部タイマー１６から受け取るたびにＳＬＦＰＬＳを出力し、メモリセルを１回リフレッシュする。一方、外部リフレッシュモード時には、コマンド検知回路１５が外部リフレッシュコマンドを検知するたびに、コマンド検知回路１５からのＥＸＴＤＴＣを受け取り、これに基づいてＳＬＦＰＬＳを出力しメモリセルを１回リフレッシュする。
【００２３】
セルフリフレッシュモードと外部リフレッシュモードとの切り替わり時など動作の詳細は図１０および図１１を用いて後述する。
【００２４】
図３は、本発明の実施例１に係わる半導体記憶装置の分周回路１３の一例を示す回路ブロック図である。  
本発明の実施例１に係わる半導体記憶装置の分周回路１３は、４つのカウンタ３１〜３４（以下、「ＳＣＮＴ３１〜３４」という。）、演算回路３５（以下、「ＳＦＤＩＶ３５」という。）、およびリセット信号生成回路３６（以下、「ＳＯＣＬＫ３６」という。）を備えている。
【００２５】
ＳＣＮＴ３１の入力ＩＮには基本タイマー１２からのＳＯＳＣが入力され、ＳＣＮＴ３１の出力ＯＵＴはＳＣＮＴ３２の入力ＩＮおよびＳＦＤＩＶ３５の第１の入力ＲＯＵＴ＜０＞に供給され、ＳＣＮＴ３２の出力ＯＵＴはＳＣＮＴ３３の入力ＩＮおよびＳＦＤＩＶ３５の第２の入力ＲＯＵＴ＜１＞に供給され、ＳＣＮＴ３３の出力ＯＵＴはＳＣＮＴ３４の入力ＩＮおよびＳＦＤＩＶ３５の第３の入力ＲＯＵＴ＜２＞に供給され、ＳＣＮＴ３４の出力ＯＵＴはＳＦＤＩＶ３５の第４の入力ＲＯＵＴ＜３＞に供給されている。
【００２６】
ＳＦＤＩＶ３５の出力はＲＥＦＴＲＩＧとしてトリガパルス発生回路１１へ出力されるとともにＳＯＣＬＫ３６の第１の入力に供給され、ＳＯＣＬＫ３６の第２の入力には基本タイマー１２からのＳＯＳＣが入力され、ＳＯＣＬＫ３６の第３の入力にはコマンド検知回路１５からのＥＸＴＲＥＦが入力され、ＳＯＣＬＫ３６の第４の入力にはコマンド検知回路１５からのＳＬＦＤＴＣが入力され、ＳＯＣＬＫ３６の出力ｂＣＮＴＲＳＴ（以下、内部信号名先頭の“ｂ”は、それが負論理の信号であることを示す。）はＳＣＮＴ３１〜３４のリセット入力ＲＳＴにそれぞれ供給されている。
【００２７】
分周回路１３は、基本タイマー１２からのＳＯＳＣをカスケード接続された４つのＳＣＮＴ３１〜３４で１６分周し、周期がＳＯＳＣの１６倍の内部タイマー信号ＲＥＦＴＲＩＧを生成しトリガパルス発生回路１１へ出力する。
【００２８】
また、分周回路１３は、セルフリフレッシュモード（ＥＸＴＲＥＦ＝“Ｌ”）において、ＳＯＳＣのカウント値が１６に達すると、つまり、ＲＥＦＴＲＩＧが“Ｈ”になると、次のＳＯＳＣでＳＣＮＴ３１〜３４をすべてリセットし、ＳＯＳＣのカウント動作をリセットする。
【００２９】
さらに、分周回路１３は、外部リフレッシュモード（ＥＸＴＲＥＦ＝“Ｈ”）において、コマンド検知回路１５からのリフレッシュ内部信号ＳＬＦＤＴＣに従い、ＳＣＮＴ３１〜３４をすべてリセットし、ＳＯＳＣのカウント動作をリセットする。
【００３０】
図４は、本発明の実施例１に係わる半導体記憶装置のカウンタ（ＳＣＮＴ３１〜３４）の一例を示す回路図である。  
本発明の実施例１に係わる半導体記憶装置のＳＣＮＴ３１〜３４は、それぞれ、４つのクロックトインバータ４１〜４４（以下、「Ｃｉｎｖ４１〜４４」という。）、１つの２入力ＮＡＮＤ回路４１（以下、「Ｎａｎｄ４１」という。）、および６つのインバータ４１〜４６（以下、「Ｉｎｖ４１〜４６」という。）を備えている。
【００３１】
Ｉｎｖ４１の入力にはＩＮが接続され、Ｉｎｖ４１の出力はＣｉｎｖ４２、４４の第１のクロック入力およびＣｉｎｖ４１、４３の第２のクロック入力にそれぞれ接続され、Ｃｉｎｖ４１、４３の第１の入力およびＣｉｎｖ４２、４４の第２の入力にはＩＮが接続されている。
【００３２】
Ｃｉｎｖ４１の出力はＣｉｎｖ４２の出力、Ｉｎｖ４２の入力、およびＮａｎｄ４１の第１の入力に接続され、Ｎａｎｄ４１の第２の入力にはＲＳＴが接続され、Ｎａｎｄ４１の出力はＣｉｎｖ４２の入力に接続されている。
【００３３】
Ｉｎｖ４２の出力はＩｎｖ４３の入力に接続され、Ｉｎｖ４３の出力はＣｉｎｖ４４の入力に接続され、Ｃｉｎｖ４４の出力はＣｉｎｖ４３の出力およびＩｎｖ４４の入力に接続され、Ｉｎｖ４４の出力はＣｉｎｖ４１の入力、Ｃｉｎｖ４３の入力、およびＩｎｖ４５の入力に接続され、Ｉｎｖ４５の出力はＩｎｖ４６の入力に接続され、Ｉｎｖ４６の出力はＯＵＴに接続されている。
【００３４】
ＳＣＮＴ３１〜３４は、ＩＮからの周期信号を２分周してＯＵＴへ出力する。また、ＳＣＮＴ３１〜３４は、ＲＳＴからのリセット信号によって、その保持する値がリセットされる。
【００３５】
図５は、本発明の実施例１に係わる半導体記憶装置の演算回路３５（ＳＦＤＩＶ３５）の一例を示す回路図である。  
本発明の実施例１に係わる半導体記憶装置のＳＦＤＩＶ３５は、２つの２入力ＮＡＮＤ回路５１、５２（以下、「Ｎａｎｄ５１、５２」という。）、１つの２入力ＮＯＲ回路５１（以下、「Ｎｏｒ５１」という。）、および２つのインバータ５１、５２（以下、「Ｉｎｖ５１、５２」という。）を備えている。
【００３６】
Ｎａｎｄ５１の第１の入力にはＲＯＵＴ＜０＞（ＳＣＮＴ３１の出力ＯＵＴ）が接続され、Ｎａｎｄ５１の第２の入力にはＲＯＵＴ＜１＞（ＳＣＮＴ３２の出力ＯＵＴ）が接続され、Ｎａｎｄ５２の第１の入力にはＲＯＵＴ＜２＞（ＳＣＮＴ３３の出力ＯＵＴ）が接続され、Ｎａｎｄ５２の第２の入力にはＲＯＵＴ＜３＞（ＳＣＮＴ３４の出力ＯＵＴ）が接続され、Ｎｏｒ５１の第１の入力にはＮａｎｄ５１の出力が接続され、Ｎｏｒ５１の第２の入力にはＮａｎｄ５２の出力が接続され、Ｎｏｒ５１の出力はＩｎｖ５１の入力に接続され、Ｉｎｖ５１の出力はＩｎｖ５２の入力に接続され、Ｉｎｖ５２の出力はＲＥＦＴＲＩＧとして出力されている。
【００３７】
ＳＦＤＩＶ３５は、ＳＣＮＴ３１〜３４の出力（ＲＯＵＴ＜０〜３＞）を演算し、これらがすべて“Ｈ”の時に“Ｈ”を出力する。
【００３８】
図６は、本発明の実施例１に係わる半導体記憶装置のリセット信号生成回路３６（ＳＯＣＬＫ３６）の一例を示す回路図である。  
本発明の実施例１に係わる半導体記憶装置のＳＯＣＬＫ３６は、２つの２入力ＮＡＮＤ回路６１、６２（以下、「Ｎａｎｄ６１、６２」という。）、２つの２入力ＡＮＤ回路６１、６２（以下、「Ａｎｄ６１、６２」という。）、１つの２入力ＮＯＲ回路６１（以下、「Ｎｏｒ６１」という。）、２つのディレイ素子６１、６２（以下、「Ｄｌｙ６１、６２」という。）、および５つのインバータ６１〜６５（以下、「Ｉｎｖ６１〜６６」という。）を備えている。
【００３９】
Ｎａｎｄ６１の第１の入力にはＳＦＤＩＶ３５からのＲＥＦＴＲＩＧが接続され、Ｎａｎｄ６１の第２の入力には基本タイマー１２からのＳＯＳＣが接続され、Ｎａｎｄ６１の出力はＩｎｖ６１の入力に接続され、Ｉｎｖ６１の出力はＡｎｄ６２の第１の入力に接続されている。
【００４０】
Ｉｎｖ６２の入力にはコマンド検知回路１５からのＥＸＴＲＥＦが接続され、Ｉｎｖ６２の出力はＡｎｄ６２の第２の入力に接続され、Ａｎｄ６２の出力はＮｏｒ６１の第１の入力に接続されている。
【００４１】
Ａｎｄ６１の第１の入力にはコマンド検知回路１５からのＳＬＦＤＴＣが接続され、Ａｎｄ６１の第２の入力にはコマンド検知回路１５からのＥＸＴＲＥＦが接続され、Ａｎｄ６１の出力はＮｏｒ６１の第２の入力に接続され、Ｎｏｒ６１の出力はＮａｎｄ６２の第１の入力およびＤｌｙ６１の入力に接続されている。
【００４２】
Ｄｌｙ６１の出力はＤｌｙ６２の入力に接続され、Ｄｌｙ６２の出力はＩｎｖ６３の入力に接続され、Ｉｎｖ６３の出力はＮａｎｄ６２の第２の入力に接続され、Ｎａｎｄ６２の出力はＩｎｖ６４の入力に接続され、Ｉｎｖ６４の出力はＩｎｖ６５の入力に接続され、Ｉｎｖ６５の出力はリセット信号ｂＣＮＴＲＳＴとしてＳＣＮＴ３１〜３４のそれぞれのリセット入力ＲＳＴへ出力されている。
【００４３】
ＳＯＣＬＫ３６は、セルフリフレッシュモード（ＥＸＴＲＥＦ＝“Ｌ”）において、ＲＥＦＴＲＩＧが“Ｈ”になるとＳＯＳＣの立ち下がりでＤｌｙ６１および６２で規定されるバルス幅のｂＣＮＴＲＳＴを出力し、ＳＣＮＴ３１〜３４をすべてリセットする。
【００４４】
また、ＳＯＣＬＫ３６は、外部リフレッシュモード（ＥＸＴＲＥＦ＝“Ｈ”）において、ＳＬＦＤＴＣの立ち下がりでＤｌｙ６１および６２で規定されるバルス幅のｂＣＮＴＲＳＴを出力し、ＳＣＮＴ３１〜３４をすべてリセットする。
【００４５】
図７は、本発明の実施例１に係わる半導体記憶装置のコマンド検知回路１５におけるリフレッシュ内部信号ＳＬＦＤＴＣの生成方法の一例を示す回路図である。  
本発明の実施例１に係わる半導体記憶装置のＳＬＦＤＴＣ生成回路は、４つの２入力ＮＯＲ回路７１〜７４（以下、「Ｎｏｒ７１〜７４」という。）、１つの３入力ＮＯＲ回路７５（以下、「Ｎｏｒ７５」という。）、１つの４入力ＮＡＮＤ回路７１（以下、「Ｎａｎｄ７１」という。）、１つの２入力ＮＡＮＤ回路７２（以下、「Ｎａｎｄ７２」という。）、２つのディレイ素子７１、７２（以下、「Ｄｌｙ７１、７２」という。）、および７つのインバータ７１〜７７（以下、「Ｉｎｖ７１〜７７」という。）を備えている。
【００４６】
Ｉｎｖ７１の入力にはＥＸＴＲＥＦが接続され、Ｉｎｖ７１の出力はＮｏｒ７５の第１の入力およびＮｏｒ７２の第１の入力に接続され、Ｉｎｖ７２の入力には入力バッファ回路１４からのｂＡＤＶが接続され、Ｉｎｖ７２の出力はＮｏｒ７２の第２の入力に接続され、Ｎｏｒ７２の出力はＮａｎｄ７１の第１の入力に接続されている。
【００４７】
Ｎａｎｄ７１の第２の入力には入力バッファ回路１４からのｂＬＢが接続され、Ｎａｎｄ７１の第３の入力には入力バッファ回路１４からのｂＵＢが接続され、Ｎｏｒ７１の第１の入力には入力バッファ回路１４からのｂＲＦが接続され、Ｎｏｒ７１の第２の入力には入力バッファ回路１４からのＷＥが接続され、Ｎｏｒ７１の出力はＮａｎｄ７１の第４の入力に接続され、Ｎａｎｄ７１の出力はＤｌｙ７１の入力に接続されている。
【００４８】
Ｄｌｙ７１の出力はＮｏｒ７３の第１の入力に接続され、Ｉｎｖ７３の入力には入力バッファ回路１４からのＣＰが接続され、Ｉｎｖ７３の出力はＮｏｒ７３の第２の入力に接続され、Ｎｏｒ７３の出力はＮｏｒ７４の第１の入力に接続されている。
【００４９】
Ｉｎｖ７４の入力にはｂＲＳＴが接続され、Ｉｎｖ７４の出力はＮｏｒ７５の第２の入力に接続され、Ｎｏｒ７５の出力はＮｏｒ７４の第２の入力に接続され、Ｎｏｒ７４の出力はＮｏｒ７５の第３の入力およびＩｎｖ７５の入力に接続され、Ｉｎｖ７５の出力はＮａｎｄ７２の第１の入力およびＤｌｙ７２の入力に接続されている。
【００５０】
Ｄｌｙ７２の出力はＩｎｖ７６の入力に接続され、Ｉｎｖ７６の出力はＮａｎｄ７２の第２の入力に接続され、Ｎａｎｄ７２の出力はＩｎｖ７７の入力に接続され、Ｉｎｖ７７の出力はＳＬＦＤＴＣとしてトリガパルス発生回路１１および分周回路１３へ出力されている。
【００５１】
図８は、本発明の実施例１に係わる半導体記憶装置のコマンド検知回路１５におけるリフレッシュ内部信号ＥＸＴＤＴＣの生成方法の一例を示す回路図である。  
本発明の実施例１に係わる半導体記憶装置のＥＸＴＤＴＣ生成回路は、４つの２入力ＮＯＲ回路８１〜８４（以下、「Ｎｏｒ８１〜８４」という。）、１つの３入力ＮＯＲ回路８５（以下、「Ｎｏｒ８５」という。）、１つの４入力ＮＡＮＤ回路８１（以下、「Ｎａｎｄ８１」という。）、１つの２入力ＮＡＮＤ回路８２（以下、「Ｎａｎｄ８２」という。）、２つのディレイ素子８１、８２（以下、「Ｄｌｙ８１、８２」という。）、および８つのインバータ８１〜８８（以下、「Ｉｎｖ８１〜８８」という。）を備えている。
【００５２】
Ｉｎｖ８１の入力にはＥＸＴＲＥＦが接続され、Ｉｎｖ８１の出力はＮｏｒ８５の第１の入力に接続され、Ｉｎｖ８２の入力には入力バッファ回路１４からのｂＡＤＶが接続され、Ｉｎｖ８２の出力はＮｏｒ８２の第１の入力に接続され、Ｎｏｒ８２の第２の入力は接地電位に接続され、Ｎｏｒ８２の出力はＮａｎｄ８１の第１の入力に接続されている。
【００５３】
Ｎａｎｄ８１の第２の入力には入力バッファ回路１４からのｂＬＢが接続され、Ｎａｎｄ８１の第３の入力には入力バッファ回路１４からのｂＵＢが接続され、Ｎｏｒ８１の第１の入力には入力バッファ回路１４からのｂＲＦが接続され、Ｉｎｖ８８の入力には入力バッファ回路１４からのＷＥが接続され、Ｉｎｖ８８の出力はＮｏｒ８１の第２の入力に接続され、Ｎｏｒ８１の出力はＮａｎｄ８１の第４の入力に接続され、Ｎａｎｄ８１の出力はＤｌｙ８１の入力に接続されている。
【００５４】
Ｄｌｙ８１の出力はＮｏｒ８３の第１の入力に接続され、Ｉｎｖ８３の入力には入力バッファ回路１４からのＣＰが接続され、Ｉｎｖ８３の出力はＮｏｒ８３の第２の入力に接続され、Ｎｏｒ８３の出力はＮｏｒ８４の第１の入力に接続されている。
【００５５】
Ｉｎｖ８４の入力にはｂＲＳＴが接続され、Ｉｎｖ８４の出力はＮｏｒ８５の第２の入力に接続され、Ｎｏｒ８５の出力はＮｏｒ８４の第２の入力に接続され、Ｎｏｒ８４の出力はＮｏｒ８５の第３の入力およびＩｎｖ８５の入力に接続され、Ｉｎｖ８５の出力はＮａｎｄ８２の第１の入力およびＤｌｙ８２の入力に接続されている。
【００５６】
Ｄｌｙ８２の出力はＩｎｖ８６の入力に接続され、Ｉｎｖ８６の出力はＮａｎｄ８２の第２の入力に接続され、Ｎａｎｄ８２の出力はＩｎｖ８７の入力に接続され、Ｉｎｖ８７の出力はＥＸＴＤＴＣとしてトリガパルス発生回路１１へ出力されている。
【００５７】
図９は、本発明の実施例１に係わる半導体記憶装置のコマンド検知回路１５におけるリフレッシュ内部信号ＥＸＴＲＥＦの生成方法の一例を示す回路図である。  
本発明の実施例１に係わる半導体記憶装置のＥＸＴＲＥＦ生成回路は、１つの３入力Ｎａｎｄ回路９１（以下、「Ｎａｎｄ９１」という。）、１つの２入力Ｎａｎｄ回路９２（以下、「Ｎａｎｄ９２」という。）、および５つのインバータ９１〜９５（以下、「Ｉｎｖ９１〜９５」という。）を備えている。
【００５８】
Ｉｎｖ９１の入力にはＳＬＦＤＴＣが接続され、Ｉｎｖ９１の出力はＮａｎｄ９１の第１の入力に接続され、Ｉｎｖ９２の入力にはＥＸＴＤＴＣが接続され、Ｉｎｖ９２の出力はＮａｎｄ９２の第１の入力に接続され、Ｎａｎｄ９１の第２の入力にはｂＲＳＴが接続されている。
【００５９】
Ｎａｎｄ９１の出力はＩｎｖ９３の入力およびＮａｎｄ９２の第２の入力に接続され、Ｎａｎｄ９２の出力はＮａｎｄ９１の第３に入力に接続され、Ｉｎｖ９３の出力はＩｎｖ９４の入力に接続され、Ｉｎｖ９４の出力はＩｎｖ９５の入力に接続され、Ｉｎｖ９５の出力はリフレッシュ内部信号ＥＸＴＲＥＦとしてトリガパルス発生回路１１および分周回路１３へ出力されている。
【００６０】
次に、上述した構成を持つ半導体記憶装置におけるリフレッシュ動作について説明する。  
図１０は、本発明の実施例１に係わる半導体記憶装置のリフレッシュ動作の一例を示す波形図である。ここでは、主に、セルフリフレッシュモードから外部リフレッシュモードへの切り替えにかかわる部分を示した。
【００６１】
ＥＸＴｃｍｄは、入力バッファ回路１４に入力されるＣＬＫ、/ＡＤＶ、/ＷＥ、/ＵＢ、/ＬＢ、および/ＲＦによって構成されるコマンド入力を表しており、図１０では/ＣＥ１＝“Ｌ”に同期して外部リフレッシュコマンドが入力されている。
【００６２】
電源投入直後の初期状態はセルフリフレッシュモード（ＥＸＴＲＥＦ＝“Ｌ”）であり、図１０に（１）で示したように、自動的に基本タイマー１２が動き出してＳＯＳＣを出力し、これにより生成される内部タイマー１６からのＲＥＦＴＲＩＧに従ってトリガパルス発生回路１１からＳＬＦＰＬＳが定期的に出力され、メモリセルのリフレッシュが行わる。
【００６３】
この状態で外部リフレッシュコマンドが入力されると、図１０に（２）で示したように、コマンド検知回路１５でＥＸＴＤＴＣが生成され、これによりトリガパルス発生回路１１からＳＬＦＰＬＳが出力されメモリセルが１回リフレッシュされる。また、この時、図９に示したＥＸＴＲＥＦ生成回路でＥＸＴＲＥＦ＝“Ｈ”となり、外部リフレッシュモードに切り替わる。
【００６４】
以降は、図１０に（３）で示したように、内部タイマー１６からのＲＥＦＴＲＩＧによるトリガパルス発生回路１１でのＳＬＦＰＬＳの生成は行われない。これはＥＸＴＲＥＦ＝“Ｈ”となっているためである。
【００６５】
一方、外部リフレッシュモードでは、図１０に（４）で示したように、/ＣＥ１に同期して外部リフレッシュコマンドが入力されるたびに、コマンド検知回路１５で生成されるＥＸＴＤＴＣに従ってトリガパルス発生回路１１からＳＬＦＰＬＳが出力され、メモリセルのリフレッシュが行われる。
【００６６】
図１１は、本発明の実施例１に係わる半導体記憶装置におけるリフレッシュ動作の別の一例を示す波形図である。ここでは、主に、外部リフレッシュモードからセルフリフレッシュモードへの切り替えにかかわる部分を示した。
【００６７】
ＥＸＴｃｍｄは、図１０と同様にコマンド入力を表しているが、図１１では/ＣＥ１＝“Ｌ”に同期してセルフリフレッシュコマンドが入力されている。
【００６８】
また、図１１に（１）および（３）で示した動作は図１０で説明したものと同様であるので詳しい説明は省略する。
【００６９】
セルフリフレッシュコマンドが入力されると、図１１に（５）で示したように、コマンド検知回路１５でＳＬＦＤＴＣが生成され、これによりトリガパルス発生回路１１からＳＬＦＰＬＳが出力されてメモリセルが１回リフレッシュされる。また、同時に、分周回路１３のリセット信号生成回路（ＳＯＣＬＫ３６）でＳＬＦＤＴＣによりリセット信号（ｂＣＮＴＲＳＴ）が生成され、ＳＣＮＴ３１〜３４がリセットされる。さらに、ＳＬＦＤＴＣによりＥＸＴＲＥＦ生成回路でＥＸＴＲＥＦ＝“Ｌ”となり、セルフリフレッシュモードに切り替わる。
【００７０】
このように外部リフレッシュモードからセルフリフレッシュモードへの切り替わり時にＳＣＮＴ３１〜３４をリセットすることで、ＳＬＦＰＬＳの出力直後に起こりうるＲＥＦＴＲＩＧによる不要なＳＬＦＰＬＳの生成を抑止している。このため、ＳＬＦＰＬＳは十分な間隔で出力されるので、リフレッシュアドレスカウンタの誤動作などを引き起こすことはない。
【００７１】
上記実施例１によれば、外部リフレッシュモードとセルフリフレッシュモードとの切り替わり時に内部タイマー１６がリセットされるので、アドレスカウンタなどの誤動作を引き起こすことなくセルフリフレッシュモードと外部リフレッシュモードとを切り替えることができる。
【００７２】
上述した実施例１の説明では、分周回路１３は４つのカウンタ（ＳＣＮＴ３１〜３４）を有し基本タイマー１２からのＳＯＳＣを１６分周するとしたが、本発明はこれに限られるものではなく、原理的には任意数のカウンタを有する分周回路に適用可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例１に係わる半導体記憶装置を示す回路ブロック図。
【図２】本発明の実施例１に係わる半導体記憶装置のトリガパルス発生回路の一例を示す回路図。
【図３】本発明の実施例１に係わる半導体記憶装置の分周回路の一例を示す回路ブロック図。
【図４】本発明の実施例１に係わる半導体記憶装置のカウンタ（ＳＣＮＴ）の一例を示す回路図。
【図５】本発明の実施例１に係わる半導体記憶装置の演算回路（ＳＦＤＩＶ）の一例を示す回路図。
【図６】本発明の実施例１に係わる半導体記憶装置のリセット信号生成回路（ＳＯＣＬＫ）の一例を示す回路図。
【図７】本発明の実施例１に係わる半導体記憶装置のコマンド検知回路におけるリフレッシュ内部信号ＳＬＦＤＴＣの生成方法の一例を示す回路図。
【図８】本発明の実施例１に係わる半導体記憶装置のコマンド検知回路におけるリフレッシュ内部信号ＥＸＴＤＴＣの生成方法の一例を示す回路図。
【図９】本発明の実施例１に係わる半導体記憶装置のコマンド検知回路におけるリフレッシュ内部信号ＥＸＴＲＥＦの生成方法の一例を示す回路図。
【図１０】本発明の実施例１に係わる半導体記憶装置のリフレッシュ動作の一例を示す波形図。
【図１１】本発明の実施例１に係わる半導体記憶装置におけるリフレッシュ動作の別の一例を示す波形図。
【符号の説明】
【００７４】
１１  トリガパルス発生回路
１２  基本タイマー
１３  分周回路
１４  入力バッファ回路
１５  コマンド検知回路
１６  内部タイマー
３１〜３４ カウンタ（ＳＣＮＴ）
３５  演算回路（ＳＦＤＩＶ）
３６  リセット信号生成回路（ＳＯＣＬＫ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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