(57)【要約】【課題】メモリに記憶されているデータの更新を頻繁に行う場合であっても処理能力の低下を防止するとができる記憶装置、及び当該記憶装置を備える半導体試験装置を提供する。【解決手段】記憶装置１は、複数のデータを記憶することができるＤＲＡＭ１４、ＤＲＡＭ１４に書き込まれるデータを記憶するＦＩＦＯメモリ２６、ＤＲＡＭ１４から読み出されるデータを記憶するＦＩＦＯメモリ２７、及びＤＲＡＭ１４に記憶されたデータを更新する場合に、更新されるべきデータがＦＩＦＯメモリ２６又はＦＩＦＯメモリ２７にも記憶されているときにＦＩＦＯメモリ２６又はＦＩＦＯメモリ２７に記憶されたデータを用いて更新すべきデータを生成するライトデータ生成部２２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のデータを記憶することができる記憶部を備える記憶装置において、
前記記憶部に書き込まれるデータを記憶する第１メモリと、
前記記憶部から読み出されるデータを記憶する第２メモリと、
前記記憶部に記憶されたデータを更新する場合に、更新されるべきデータが前記第１メモリ又は前記第２メモリにも記憶されているときに前記第１メモリ又は前記第２メモリに記憶されたデータを用いて更新すべきデータを生成する生成部と
を備えることを特徴とする記憶装置。
【請求項２】
前記第１メモリは、前記生成部で生成されて前記記憶部に書き込まれるデータも記憶することを特徴とする請求項１記載の記憶装置。
【請求項３】
前記生成部は、前記更新されるべきデータが前記第１メモリに記憶されていない場合に、前記第２メモリに記憶されたデータを用いて前記更新すべきデータを生成することを特徴とする請求項１又は請求項２記載の記憶装置。
【請求項４】
前記更新されるべきデータが前記第１メモリに記憶されていない場合に、前記更新されるべきデータを前記記憶部から前記第２メモリに読み出す制御を行う制御部を備えることを特徴とする請求項３記載の記憶装置。
【請求項５】
前記制御部は、前記記憶部に記憶された更新されるべきデータが連続して更新されるように、前記記憶装置に対する書き込み制御及び前記記憶装置からの読み出し制御を行うことを特徴とする請求項１から請求項４の何れか一項に記載の記憶装置。
【請求項６】
半導体デバイスに試験信号を印加して得られる信号を用いて前記半導体デバイスの試験を行う半導体試験装置において、
前記半導体デバイスから得られる信号、及び、前記半導体デバイスから得られる信号と所定の期待値とのパス／フェイルの判定結果の少なくとも一方を記憶する請求項１から請求項５の何れか一項に記載の記憶装置を備えることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを記憶する記憶装置、及び当該装置を備える半導体試験装置に関する。
【背景技術】
【０００２】
一般的に、記憶装置は、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリと、メモリに対するデータの書き込み及び読み出しを制御するメモリコントローラとを備えており、データを一時的又は長期的に記憶するために様々な装置で用いられる。例えば、半導体デバイスの試験を行う半導体試験装置では、被試験対象である半導体デバイスから出力される生のデータを一時的に記憶し、或いは、半導体デバイスから出力されるデータと所定の期待値との比較結果であるフェイルデータを記憶するための記憶装置が設けられている。
【０００３】
かかる記憶装置の動作は、（１）リード動作、（２）ライト動作、及び（３）更新動作（リード・モディファイ・ライト動作）に大別される。上記の（１）リード動作は、メモリに対してアドレスを指定し、そのアドレスで特定される記憶領域に記憶されているデータを読み出す動作である。上記の（２）ライト動作は、メモリに対してアドレスを指定し、そのアドレスで特定される記憶領域にデータを書き込む動作である。上記の（３）リード・モディファイ・ライト動作は、メモリに対してアドレスを指定し、そのアドレスで特定される記憶領域に記憶されているデータを読み出して変更するとともに、変更したデータを同記憶領域に書き戻す動作である。
【０００４】
以下の特許文献１には、不要なウェイトサイクルを省略することで、ＤＲＡＭのアクセス速度を向上させる技術が開示されている。具体的には、ＣＰＵ（中央処理装置）とＤＲＡＭとの間に介在されるＤＲＡＭコントローラから出力されるＤＲＡＭ制御信号を保持する信号保持部を設け、この信号保持部に保持されているＤＲＡＭ制御信号をＤＲＡＭコントローラに供給することで、不要なウェイトサイクルを省略することとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−３３２７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、メモリに記憶されるデータの内容が頻繁に変更される場合には、上述した（３）リード・モディファイ・ライト動作が頻繁に行われることとなる。ここで、上記のメモリとしてＤＲＡＭを用いている場合には、上記の（１）リード動作から（２）ライト動作に切り替わるとき、及び上記の（２）ライト動作から（１）リード動作に切り替わるときの何れにおいても、ある程度の待ち時間が必要になる。このため、上記の（３）リード・モディファイ・ライト動作が頻繁に行われる場合には、待ち時間が長くなって単位時間当たりに処理することができるデータ量の減少（処理能力の低下）が生じてしまうという問題がある。
【０００７】
本発明は上記事情に鑑みてなされたものであり、メモリに記憶されているデータの更新を頻繁に行う場合であっても処理能力の低下を防止するとができる記憶装置、及び当該記憶装置を備える半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の記憶装置は、複数のデータを記憶することができる記憶部（１４）を備える記憶装置（１）において、前記記憶部に書き込まれるデータを記憶する第１メモリ（２６）と、前記記憶部から読み出されるデータを記憶する第２メモリ（２７）と、前記記憶部に記憶されたデータを更新する場合に、更新されるべきデータが前記第１メモリ又は前記第２メモリにも記憶されているときに前記第１メモリ又は前記第２メモリに記憶されたデータを用いて更新すべきデータを生成する生成部（２２）とを備えることを特徴としている。
この発明によると、記憶部に記憶されたデータが更新される場合には、更新されるべきデータが第１メモリ又は第２メモリにも記憶されているときに、記憶部に記憶された更新されるべきデータの読み出しが行われることなく、第１メモリ又は第２メモリに記憶されたデータを用いて更新すべきデータが生成部によって生成される。
また、本発明の記憶装置は、前記第１メモリが、前記生成部で生成されて前記記憶部に書き込まれるデータも記憶することを特徴としている。
また、本発明の記憶装置は、前記生成部が、前記更新されるべきデータが前記第１メモリに記憶されていない場合に、前記第２メモリに記憶されたデータを用いて前記更新すべきデータを生成することを特徴としている。
また、本発明の記憶装置は、前記更新されるべきデータが前記第１メモリに記憶されていない場合に、前記更新されるべきデータを前記記憶部から前記第２メモリに読み出す制御を行う制御部（１２）を備えることを特徴としている。
また、本発明の記憶装置は、前記制御部が、前記記憶部に記憶された更新されるべきデータが連続して更新されるように、前記記憶装置に対する書き込み制御及び前記記憶装置からの読み出し制御を行うことを特徴としている。
また、本発明の半導体試験装置は、半導体デバイスに試験信号を印加して得られる信号を用いて前記半導体デバイスの試験を行う半導体試験装置において、前記半導体デバイスから得られる信号、及び、前記半導体デバイスから得られる信号と所定の期待値とのパス／フェイルの判定結果の少なくとも一方を記憶する上記の何れかに記載の記憶装置を備えることを特徴としている。
【発明の効果】
【０００９】
本発明によれば、記憶部に記憶されたデータを更新する場合に、更新されるべきデータが第１メモリ又は第２メモリにも記憶されているときには、記憶部に記憶された更新されるべきデータの読み出しを行うことなく、第１メモリ又は第２メモリに記憶されたデータを用いて更新すべきデータを生成部で生成しているため、記憶部に記憶されているデータの更新を頻繁に行う場合であっても処理能力の低下を防止するとができるという効果がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による記憶装置の要部構成を示すブロック図である。
【図２】ライト動作によってＤＲＡＭ１４及びＦＩＦＯメモリ２６に記憶されたデータの一例を示す図である。
【図３】リード・モディファイ・ライト動作によってＤＲＡＭ１４及びＦＩＦＯメモリ２６に記憶されたデータの一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の一実施形態による記憶装置及び半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による記憶装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の記憶装置１は、メモリ１１、ＤＲＡＭコントローラ１２（制御部）、信号変換部１３、及びＤＲＡＭ１４（記憶部）を備えており、外部から入力されるライトデータＷＤ０の書き込み（ＤＲＡＭ１４への記憶）、ＤＲＡＭ１４に記憶されたデータの読み出し、及びＤＲＡＭ１４に記憶されたデータの更新（リード・モディファイ・ライト）が可能である。
【００１２】
メモリ１１は、ＦＩＦＯ（First-In First-Out：先入れ先出し）メモリ等のメモリであり、外部から入力されてＤＲＡＭ１４に記憶されるライトデータＷＤ０を一時的に記憶する。このメモリ１１は、主として外部から入力されるライトデータＷＤ１の転送速度と記憶装置１内部における処理速度（例えば、ＤＲＡＭ１４への書き込み速度）との速度差を吸収するために設けられる。
【００１３】
メモリ１１には、上記のライトデータＷＤ０以外に、ライトイネーブル信号ＷＥ、ライトクロックＣＬＫ１、リードイネーブル信号ＲＥ、及びリードクロックＣＬＫ２が入力されている。ライトイネーブル信号ＷＥがアサートされた場合には、ライトデータＷＤ０がライトクロックＣＬＫ１に同期してメモリ１１に書き込まれる。また、リードイネーブル信号ＲＥがアサートされた場合には、ライトデータＷＤ１がリードクロックＣＬＫ２に同期してメモリ１１から読み出される。尚、メモリ１１は、書き込みと読み出しとを同時に行うことができるデュアルポートメモリであることが望ましい。
【００１４】
ＤＲＡＭコントローラ１２は、メモリ制御部２１、ライトデータ生成部２２（生成部）、制御信号生成部２３、及びアドレス生成部２４を備えており、メモリ１１からのライトデータＷＤ１の読み出し制御、ＤＲＡＭ１４に対するライトデータＷＤ３の書き込み制御、及びＤＲＡＭ１４に記憶されたデータの更新制御を行う。尚、ＤＲＡＭコントローラ１２は、例えばＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）で実現される。
【００１５】
メモリ制御部２１は、ＤＲＡＭ１４に対するライトデータＷＤ３の書き込み又はＤＲＡＭ１４に記憶されたデータの更新が行われる場合に、メモリ１１からライトデータＷＤ１を読み出すためのリードイネーブル信号ＲＥを出力する。また、後述するＦＩＦＯメモリ２７を制御するための制御信号Ｃ１１を出力する。尚、メモリ制御部２１は、メモリ１１から読み出したライトデータＷＤ１を、ライトデータＷＤ２としてライトデータ生成部２２に出力する。
【００１６】
ライトデータ生成部２２は、演算処理部２５、ＦＩＦＯメモリ２６（第１メモリ）、及びＦＩＦＯメモリ２７（第２メモリ）を備えており、ＤＲＡＭ１４に記憶されたデータの更新が行われる場合に更新すべきデータを生成する。尚、ＤＲＡＭ１４に記憶されたデータの更新を行わずに、ＤＲＡＭ１４に対するライトデータＷＤ３の書き込みを行う場合には、メモリ制御部２１から読み出されたライトデータＷＤ２をそのまま（内容を変更せずに）ライトデータＷＤ３として出力する。
【００１７】
演算処理部２５は、メモリ制御部２１から出力されるライトデータＷＤ２、ＦＩＦＯメモリ２６から読み出されるライトデータＷＤ１１、及びＦＩＦＯメモリ２７から読み出されるライトデータＷＤ１２を入力としている。そして、ＤＲＡＭ１４に記憶されたデータの更新が行われる場合には、ライトデータＷＤ２とライトデータＷＤ１１，ＷＤ１２の何れか一方とを用いて更新すべきデータを生成する。
【００１８】
具体的には、ＤＲＡＭ１４に記憶された更新されるべきデータがＦＩＦＯメモリ２６にも記憶されている場合には、ライトデータＷＤ２とライトデータＷＤ１１とを用いて更新すべきデータを生成する。これに対し、上記の更新されるべきデータがＦＩＦＯメモリ２６に記憶されていない場合には、ライトデータＷＤ２とライトデータＷＤ１２とを用いて更新すべきデータを生成する。
【００１９】
ＦＩＦＯメモリ２６は、演算処理部２５から出力されるライトデータＷＤ３を一時的に記憶する。ここで、ＦＩＦＯメモリ２６には、ＤＲＡＭ１４に対する書き込みのみが行われる場合に演算処理部２５から出力されるライトデータＷＤ３（ライトデータＷＤ２）と、ＤＲＡＭ１４に記憶されたデータの更新が行われる場合に演算処理部２５で作成されるライトデータＷＤ３との双方が記憶される。ＦＩＦＯメモリ２７は、ＤＲＡＭコントローラ１２（メモリ制御部２１）の制御によってＤＲＡＭ１４から読み出されるリードデータＲＤを記憶する。
【００２０】
制御信号生成部２３は、ＤＲＡＭ１４に対するデータの書き込み、及びＤＲＡＭ１４からのデータの読み出しを行う上で必要な制御信号Ｃ１を生成する。具体的に、制御信号生成部２３は、ＤＲＡＭ１４からのデータの読み出しを実行させるリードコマンドや、ＤＲＡＭ１４に対するデータの書き込みを実行させるライトコマンド等を上記の制御信号Ｃ１として生成する。アドレス生成部２４は、データの書き込み又はデータの読み出しを行うＤＲＡＭ１４の記憶領域を特定するアドレスＡ１を生成する。
【００２１】
信号変換部１３は、ＤＲＡＭコントローラ１２から出力される各種信号（ライトデータＷＤ３、制御信号Ｃ１、及びアドレスＡ１）を、ＤＲＡＭ１４に対するデータの書き込みを行うために必要となる形式の信号に変換する。また、信号変換部１３は、必要があればＤＲＡＭ１４から読み出されるデータの形式の変換も行う。ＤＲＡＭ１４は、アドレス生成部１４で生成されるアドレスＡ１によって特定される複数の記憶領域を備えており、ＤＲＡＭコントローラ１２によって書き込まれるライトデータＷＤ３を記憶するとともに、ＤＲＡＭコントローラ１２の制御の下で記憶しているデータの読み出しを行う。
【００２２】
次に、上記構成における記憶装置１の動作について説明する。尚、以下では説明を簡単にするために、ＤＲＡＭ１４に対するデータの書き込み動作（リード動作）、ＤＲＡＭ１４からのデータの読み出し動作（ライト動作）、及びＤＲＡＭ１４に記憶されたデータの更新動作（リード・モディファイ・ライト動作）は、ＤＲＡＭ１４の先頭アドレスから順に行われるものとする。また、以下では、ライト動作を行った後にリード・モディファイ・ライト動作が行われる場合を例に挙げて説明する。
【００２３】
〔ライト動作〕
まず、外部からライトデータＷＤ０が入力され、ライトイネーブル信号ＷＥがアサートされると、ライトクロックＣＬＫ１に同期してライトデータＷＤ０がメモリ１１に書き込まれる。ライトデータＷＤ０が入力される度に以上の動作が繰り返し行われ、これにより、複数のライトデータがメモリ１１に書き込まれる。
【００２４】
メモリ１１に対するライトデータＷＤ０の書き込みが開始された後に、ＤＲＡＭコントローラ１２に設けられたメモリ制御部２１によってリードイネーブル信号ＲＥがアサートされると、メモリ１１に記憶されたライトデータがリードクロックＣＬＫ２に同期してライトデータＷＤ１として読み出される。メモリ１１から読み出されるライトデータＷＤ１は、メモリ制御部２１からライトデータＷＤ２として出力される。
【００２５】
メモリ制御部２１から出力されたライトデータＷＤ２はライトデータ生成部２２に入力され、ライトデータ生成部２２に設けられた演算処理部２５を介してライトデータＷＤ３として出力される。尚、ライト動作時においては、演算処理部２５に入力されたライトデータＷＤ２は演算処理部２５で値が変更されることはない。このため、ライトデータＷＤ２がそのままライトデータＷＤ３として出力されることになる。
【００２６】
ライトデータ生成部２２からライトデータＷＤ３が出力されるのと並行して、制御信号生成部２３で制御信号Ｃ１（ライトコマンド）が生成されて出力されるとともに、アドレス生成部２４でアドレスＡ１（ＤＲＡＭ１４の先頭アドレスを示すアドレス）が生成されて出力される。ＤＲＡＭコントローラ１２から出力されるこれら制御信号Ｃ１、アドレスＡ１、及びライトデータＷＤ３は信号変換部１３でＤＲＡＭ１４に対するデータの書き込みを行うために必要となる形式の信号に変換された後にＤＲＡＭ１４に入力され、これによってＤＲＡＭ１４の先頭アドレスにライトデータＷＤ３が書き込まれる。
【００２７】
ここで、演算処理部２５から出力されたライトデータＷＤ３は、ライトデータ生成部２２に設けられたＦＩＦＯメモリ２６にも格納される。このため、ＤＲＡＭ１４の先頭アドレスに書き込まれたライトデータＷＤ３と同じデータがＦＩＦＯメモリ２６の先頭アドレスに格納されることになる。メモリ１１から次のライトデータＷＤ１が読み出されると、同様の動作によって、ＤＲＡＭ１４及びＦＩＦＯメモリ２６の次のアドレス「１」にライトデータが書き込まれる。以下同様の動作が行われ、最終的にはＤＲＡＭ１４に記憶されるデータの数の分だけ以上の動作が連続して繰り返される。
【００２８】
図２は、ライト動作によってＤＲＡＭ１４及びＦＩＦＯメモリ２６に記憶されたデータの一例を示す図である。尚、ここでは、ＤＲＡＭ１４の容量がｎ（ｎは２以上の整数）バイトよりも大であって、ＦＩＦＯメモリ２６の容量がｍ（ｍは１≦ｍ＜ｎを満たす整数）バイトであるとし、ｎバイトのライトデータＷＤ３がＤＲＡＭ１４に記憶されたとする。図２に示す通り、ＤＲＡＭ１４にはｎバイトのデータ（「Ｄ１」〜「Ｄｎ」）が先頭アドレス「０」からアドレス「ｎ−１」まで順に記憶されている。また、ＦＩＦＯメモリ２６には、ＤＲＡＭ１４の先頭アドレスからアドレス「ｍ−１」までに記憶されたｍバイト分のデータ（「Ｄ１」〜「Ｄｍ」）と等しいデータが、先頭アドレス「０」から最終アドレス「ｍ−１」まで順に記憶されている。
【００２９】
〔リード・モディファイ・ライト動作〕
まず、上述したライト動作と同様に、外部からライトデータＷＤ０が入力されるとともにライトイネーブル信号ＷＥがアサートされて、ライトクロックＣＬＫ１に同期してライトデータＷＤ０がメモリ１１に書き込まれる。次に、メモリ制御部２１によってリードイネーブル信号ＲＥがアサートされ、メモリ１１に記憶されたライトデータがリードクロックＣＬＫ２に同期してライトデータＷＤ１として読み出される。メモリ１１から読み出されるライトデータＷＤ１は、メモリ制御部２１からライトデータＷＤ２として出力される。
【００３０】
メモリ制御部２１から出力されたライトデータＷＤ２はライトデータ生成部２２に入力される。すると、演算処理部２５は、ＦＩＦＯメモリ２６の先頭アドレス「０」に格納されたライトデータ「Ｄ１」（ＤＲＡＭ１４の先頭アドレス「０」に記憶されているライトデータと同じデータ）を読み出し、入力されるライトデータＷＤ２とＦＩＦＯメモリ２６から読み出したライトデータ「Ｄ１」とを演算する。入力されるライトデータＷＤ２が「Ｄ１′」であるとすると、更新すべきデータとして例えば「Ｄ１＋Ｄ１′」が生成されてライトデータＷＤ３として出力される。
【００３１】
ライトデータ生成部２２でライトデータＷＤ３が生成されるのと並行して、制御信号生成部２３で制御信号Ｃ１（ライトコマンド）が生成されて出力されるとともに、アドレス生成部２４でアドレスＡ１（ＤＲＡＭ１４の先頭アドレスを示すアドレス）が生成されて出力される。ＤＲＡＭコントローラ１２から出力されるこれら制御信号Ｃ１、アドレスＡ１、及びライトデータＷＤ３は信号変換部１３でＤＲＡＭ１４に対するデータの書き込みを行うために必要となる形式の信号に変換された後にＤＲＡＭ１４に入力され、ＤＲＡＭ１４の先頭アドレスにライトデータＷＤ３が書き込まれる。これによって、ＤＲＡＭ１４の先頭アドレス「０」に記憶されたデータが更新される。
【００３２】
ここで、演算処理部２５で生成されたライトデータＷＤ３は、ライトデータ生成部２２に設けられたＦＩＦＯメモリ２６にも格納される。このため、ＤＲＡＭ１４の先頭アドレスに書き込まれたデータ（更新されたデータ）と同じデータがＦＩＦＯメモリ２６の先頭アドレスに格納されることになる。メモリ１１から次のライトデータＷＤ１が読み出されると、同様の動作によって、ＤＲＡＭ１４の次のアドレス「１」に記憶されたデータが更新されるとともに、ＤＲＡＭ１４のアドレス「１」に書き込まれたデータ（更新されたデータ）と同じデータがＦＩＦＯメモリ２６のアドレス「１」に格納されることになる。以上の動作と同様の動作が、ＦＩＦＯメモリ２６に記憶されているデータの数だけ（即ち、ｍ回）連続して繰り返される。
【００３３】
以上の動作が終了し、メモリ１１から読み出された次のライトデータＷＤ１がライトデータＷＤ２としてライトデータ生成部２２に入力されると、ＦＩＦＯメモリ２６の次の読み出しアドレスがＦＩＦＯメモリ２６の最大アドレス「ｍ−１」よりも大きな「ｍ」になるため、ＦＩＦＯメモリ２６から読み出すデータが存在しないことになる。すると、ＤＲＡＭコントローラ１２は、メモリ制御部２１、制御信号生成部２３、及びアドレス生成部２４を制御して、ＤＲＡＭ１４に記憶されたデータをＦＩＦＯメモリ２７に読み出させる。
【００３４】
具体的に、ＤＲＡＭコントローラ１２は、ＤＲＡＭ１４のアドレス「ｍ」から連続するＬ（Ｌは２以上の整数）アドレス分のライトデータをＦＩＦＯメモリ２７に連続して読み出させる。ここで、Ｌアドレス分のライトデータをＤＲＡＭ１４から連続して読み出させるのは、リード・モディファイ・ライト動作に要する時間を短縮するためである。
【００３５】
つまり、記憶装置１においては、リード動作からライト動作に切り替わるとき、及びライト動作からリード動作に切り替わるときにはある程度の待ち時間が必要になるため、ＤＲＡＭ１４データを読み出して新たなデータを書き込む動作をアドレス毎に行っていたのでは待ち時間が長くなる。この待ち時間を極力削減して、リード・モディファイ・ライト動作に要する時間を短縮するために、Ｌアドレス分のライトデータをＤＲＡＭ１４から連続して読み出させることにしている。
【００３６】
ＤＲＡＭ１４からのデータの読み出しが終了すると、演算処理部２５は、ＦＩＦＯメモリ２７に格納されたライトデータ（ＤＲＡＭ１４の先頭アドレス「ｍ」に記憶されているライトデータと同じデータ）を読み出し、入力されるライトデータＷＤ２とＦＩＦＯメモリ２６から読み出したライトデータとを演算する。これにより、更新すべきデータが生成されてライトデータＷＤ３として出力される。
【００３７】
ライトデータ生成部２２でライトデータＷＤ３が生成されるのと並行して、制御信号生成部２３で制御信号Ｃ１（ライトコマンド）が生成されて出力されるとともに、アドレス生成部２４でアドレスＡ１（ＤＲＡＭ１４のアドレス「ｍ」を特定するアドレス）が生成されて出力される。ＤＲＡＭコントローラ１２から出力されるこれら制御信号Ｃ１、アドレスＡ１、及びライトデータＷＤ３は信号変換部１３でＤＲＡＭ１４に対するデータの書き込みを行うために必要となる形式の信号に変換された後にＤＲＡＭ１４に入力されてＤＲＡＭ１４のアドレス「ｍ」にライトデータＷＤ３が書き込まれる。これによって、ＤＲＡＭ１４のアドレス「ｍ」に記憶されたデータが更新される。
【００３８】
メモリ１１から次のライトデータＷＤ１が読み出されると、同様の動作によって、ＤＲＡＭ１４の次のアドレス「ｍ＋１」に記憶されたデータが更新される。以下同様に、以上の動作と同様の動作が、ＤＲＡＭ１４に記憶されたデータのうち更新がされてないデータの数だけ連続して繰り返される。図３は、リード・モディファイ・ライト動作によってＤＲＡＭ１４及びＦＩＦＯメモリ２６に記憶されたデータの一例を示す図である。
【００３９】
図３に示す通り、ＤＲＡＭ１４には更新されたｎバイトのデータ（「Ｄ１＋Ｄ１′」〜「Ｄｎ＋Ｄｎ′」）が先頭アドレス「０」からアドレス「ｎ−１」まで順に記憶されている。また、ＦＩＦＯメモリ２６には、ＤＲＡＭ１４の先頭アドレスからアドレス「ｍ−１」までに記憶されたｍバイト分のデータ（「Ｄ１＋Ｄ１′」〜「Ｄｍ＋Ｄｍ′」）と等しいデータが、先頭アドレス「０」から最終アドレス「ｍ−１」まで順に記憶されていることが分かる。
【００４０】
このため、リード・モディファイ・ライト動作を再び行って、更にＤＲＡＭ１４に記憶されているデータの内容を更新する場合にも、上述したライト動作後に最初にリード・モディファイ・ライト動作を行う場合と同様に、ＤＲＡＭ１４に記憶されたデータの読み出しを行うことなくリード・モディファイ・ライト動作を開始することができる。リード・モディファイ・ライト動作が３回以上繰り返される場合であっても同様である。
【００４１】
以上説明した通り、本実施形態では、ＤＲＡＭ１４に書き込まれるライトデータＷＤ３を記憶するＦＩＦＯメモリ２６と、ＤＲＡＭ１４から読み出されるデータを記憶するＦＩＦＯメモリ２７とを設け、ＤＲＡＭ１４に記憶されたデータを更新する場合に、更新されるべきデータがＦＩＦＯメモリ２６又はＦＩＦＯメモリ２７にも記憶されているときに、ＦＩＦＯメモリ２６又はＦＩＦＯメモリ２７に記憶されたデータを用いて更新すべきデータを演算処理部２５で生成している。このため、ＤＲＡＭ１４に記憶されたデータを更新する際にＤＲＡＭ１４からのデータの読み出しを省略することができ、ＤＲＡＭ１４に記憶されているデータの更新を頻繁に行う場合であっても処理能力の低下を防止するとができる。
【００４２】
以上、本発明の一実施形態による記憶装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ＦＩＦＯメモリ２６，２７がライトデータ生成部２２に内蔵されている例について説明したが、ＦＩＦＯメモリ２６，２７は必ずしもライトデータ生成部２２に内蔵されている必要はなく、ライトデータ生成部２２外に設けられていても良い。
【００４３】
また、本発明の記憶装置は、メモリの試験を行うメモリテスタといわれる半導体試験装置、半導体論理回路を試験するロジックテスタといわれる半導体試験装置、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するトライバテスタといわれる半導体試験装置、その他の各種の半導体試験装置に適用することが可能である。特に、被試験対象（メモリ、半導体論理回路、ＬＣＤの駆動ドライバ等）に試験信号を印加して得られる信号を記憶するため、或いは被試験対象に試験信号を印加して得られる信号と期待値とのパス／フェイルの判定結果を記憶するために前述した記憶装置１を用いることが好適である。
【符号の説明】
【００４４】
１      記憶装置
１２    ＤＲＡＭコントローラ
１４    ＤＲＡＭ
２２    ライトデータ生成部
２６    ＦＩＦＯメモリ
２７    ＦＩＦＯメモリ
【図１】
2010267312.tif 000003
【図２】
2010267312.tif 000004
【図３】
2010267312.tif 000005