(57)【要約】【課題】  設計値に近似の抵抗値を有するポリシリコン抵抗素子を備えた半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置では、半導体基板の主面を含む内部にＭＯＳトランジスタが形成され、このＭＯＳトランジスタを取り囲んで素子分離絶縁膜３が形成されている。この素子分離絶縁膜３上方には、端子部１１とこの端子１１間に形成された抵抗部１２とを備えたポリシリコン抵抗素子１０が形成されている。そして、ポリシリコン抵抗素子１０の抵抗部１２は、同一形状、および同一寸法の複数の網目１３を有する網構造に構成されており、かつ隣接する網目１３の間隔が全て同一に形成されている。【選択図】  図２
2010267902.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面を含む内部に形成された能動素子と、
前記半導体基板の主面を含む内部に、前記能動素子を取り囲むように形成された素子分離絶縁膜と、
前記素子分離絶縁膜上方に形成され、離間形成された端子部と前記端子部間に形成された抵抗部とを備えたポリシリコン抵抗素子と、
を具備し、
前記ポリシリコン抵抗素子の前記抵抗部が、同一形状、および同一寸法の複数の網目を有する網構造に構成されており、かつ隣接する前記網目の間隔が全て同一であることを特徴とする半導体装置。
【請求項２】
前記能動素子が、ＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記抵抗部の前記網目の形状が、下記式を満たす正多角形であることを特徴とする請求項１または２記載の半導体装置。
記
ｎＥＡ＊ＩＮ＝３６０°
但し、ｎＥＡは、正多角形を正ｎ角形とした場合の外角の角度、ＩＮは整数。
【請求項４】
前記抵抗部の前記網目の形状が、正三角形、正方形、正六角形のいずれかであることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
前記端子部は、前記ポリシリコン抵抗素子の両端のポリシリコンをシリサイド化してなることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【請求項６】
前記抵抗部が直線状に形成されていることを特徴とする請求項１乃至５のいずれか１項記載の半導体装置。
【請求項７】
前記抵抗部が非直線状に形成されていることを特徴とする請求項１乃至５のいずれか１項記載の半導体装置。
【請求項８】
半導体基板の主面を含む内部に、素子形成予定領域を囲む素子分離絶縁膜を形成する工程と、
前記半導体基板上にゲート酸化膜を形成する工程と、
前記半導体基板および前記ゲート酸化膜上方にポリシリコン膜を形成する工程と、
前記ポリシリコン膜をパターニングすることにより、前記素子分離絶縁膜上方に両端部間に抵抗部を有するポリシリコン抵抗素子を形成し、かつ前記素子形成予定領域に前記ゲート酸化膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記素子形成予定領域にソース・ドレイン拡散層を形成する工程と、
前記半導体基板、前記ポリシリコン抵抗素子、および前記ゲート電極上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記ポリシリコン抵抗素子の両端部に接続されるコンタクト電極を形成する工程と、
を具備し、
前記ポリシリコン抵抗素子の形成工程では、前記抵抗部が、同一形状、および同一寸法の複数の網目を有する網構造に形成され、かつ隣接する前記網目の間隔が全て同一に形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特にポリシリコン抵抗素子を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、ポリシリコン抵抗素子は、アナログＬＳＩ等の半導体装置に一般的に用いられている。例えば、特許文献１には、半導体基板を覆う絶縁膜上にポリシリコン膜を成膜してパターニングしてなるポリシリコン抵抗素子を有する半導体装置が記載されている。
【０００３】
一般に、ポリシリコン抵抗素子は、半導体装置の製造工程において、製造バラツキを生じる。例えば、設計値のポリシリコン抵抗素子の幅をＷおよび長さをＬとすると、幅方向の製造バラツキΔＷ、長さ方向の製造バラツキΔＬを生じる。そのため、ポリシリコン抵抗素子の実際の抵抗値Ωは、設計値と比較して誤差ΔΩをもたらす。（但し、一般に、ポリシリコン抵抗素子は、長さＬ方向に十分長いため、ΔＬがΔΩに及ぼす影響を無視することができる。）そして、このポリシリコン抵抗素子の抵抗値の誤差ΔΩが、高精度が要求されるアナログＬＳＩ等の半導体装置において、回路の精度を低下させる一原因となっている。
【０００４】
ここで、上述の特許文献１に記載されるポリシリコン抵抗素子は、通常、平面矩形状のべた構造に形成されているため、幅Ｗ方向の製造バラツキΔＷの影響を受けやすく、抵抗値の誤差ΔΩの値が大きくなりやすい。
【０００５】
従って、設計値（製造バラツキを含めない。以下、同様。）の抵抗値を有するポリシリコン抵抗素子をバラツキなく得ることは極めて困難であるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００５／００８２６３９  Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題点を解決するためになされたもので、設計値に近似の抵抗値を有するポリシリコン抵抗素子を備えた、半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明による一形態の半導体装置は、半導体基板と、前記半導体基板の主面を含む内部に形成された能動素子と、前記半導体基板の主面を含む内部に、前記能動素子を取り囲むように形成された素子分離絶縁膜と、前記素子分離絶縁膜上方に形成され、端子部と前記端子部間に形成された抵抗部とを備えたポリシリコン抵抗素子と、を具備し、前記ポリシリコン抵抗素子の前記抵抗部が、同一形状、および同一寸法の複数の網目を有する網構造に構成されており、かつ隣接する前記網目の間隔が全て同一であることを特徴とする。
【０００９】
また、本発明による他の形態の半導体装置の製造方法は、半導体基板の主面を含む内部に、素子形成予定領域を囲む素子分離絶縁膜を形成する工程と、前記半導体基板上にゲート酸化膜を形成する工程と、前記半導体基板および前記ゲート酸化膜上方にポリシリコン膜を形成する工程と、前記ポリシリコン膜をパターニングすることにより、前記素子分離絶縁膜上方に両端部間に抵抗部を有するポリシリコン抵抗素子を形成し、かつ前記素子形成予定領域に前記ゲート酸化膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記素子形成予定領域にソース・ドレイン拡散層を形成する工程と、前記半導体基板、前記ポリシリコン抵抗素子、および前記ゲート電極上方に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記ポリシリコン抵抗素子の前記両端部に接続されるコンタクト電極を形成する工程と、を具備し、前記ポリシリコン抵抗素子の形成工程では、前記抵抗部が、同一形状、および同一寸法の複数の網目を有する網構造に形成され、かつ隣接する前記網目の間隔が全て同一に形成されることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、設計値に近似の抵抗値を有するポリシリコン抵抗素子を備えた、半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体装置を示す模式的断面図。
【図２】図１のＡ１−Ａ２線に沿うポリシリコン抵抗素子の模式的平面図。
【図３】図２のＢ１−Ｂ２線に沿うポリシリコン抵抗素子の模式的断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の各段階を示す模式的断面図（その１）。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程の各段階を示す模式的断面図（その２）。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程の各段階を示す模式的断面図（その３）。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程の各段階を示す模式的断面図（その４）。
【図８】本発明の第１の実施形態に係るポリシリコン抵抗素子の変形例を示す模式的平面図。
【図９】本発明の第１の実施形態に係るポリシリコン抵抗素子の他の変形例を示す模式的平面図。
【図１０】本発明の第２の実施形態に係る半導体装置のポリシリコン抵抗素子を示す模式的平面図。
【図１１】本発明の第２の実施形態に係るポリシリコン抵抗素子の変形例を示す模式的平面図。
【図１２】本発明の第３の実施形態に係る半導体装置のポリシリコン抵抗素子を示す模式的平面図。
【図１３】本発明の第３の実施形態に係るポリシリコン抵抗素子の変形例を示す模式的平面図。
【図１４】本発明に係るポリシリコン抵抗素子の変形例を示す模式的平面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照しながら説明する。
【実施例１】
【００１３】
図１は、本発明の第１の実施形態による半導体装置の断面図である。
【００１４】
図１に示すように、第１の実施形態の半導体装置は、半導体基板としてのシリコン基板１、ウェル２、素子分離絶縁膜３、ゲート絶縁膜４、ゲート電極５、ソース・ドレイン拡散層６、ポリシリコン抵抗素子１０、第１の層間絶縁膜２０、コンタクト電極２１、２２、ソース・ドレイン配線２３、抵抗配線２４、第２の層間絶縁膜２５を有する。
【００１５】
ここで、ウェル２、ゲート絶縁膜４、ゲート電極５、ソース・ドレイン拡散層６、コンタクト電極２１、ソース・ドレイン配線２３が能動素子であるＭＯＳトランジスタＴｒを構成し、ポリシリコン抵抗素子１０、コンタクト電極２２、抵抗配線２４が抵抗体ＲＥを構成する。
【００１６】
トランジスタＴｒに設けられたコンタクト電極２１は、ソース・ドレイン配線２３とゲート電極５との間を電気的に接続し、抵抗体ＲＥに設けられたコンタクト電極２２は、抵抗配線２４とポリシリコン抵抗素子１０との間を電気的に接続している。
【００１７】
ＭＯＳトランジスタＴｒは、素子分離絶縁膜３で取り囲まれたシリコン基板１の主面部分、ここではウェル２の部分に形成されている。ＭＯＳトランジスタＴｒのゲート電極５は、ウェル２上にゲート絶縁膜４を介して形成され、ソース・ドレイン拡散層６は、ゲート電極５の両側のウェル２内に形成されている。
【００１８】
図２は、図１のＡ１−Ａ２線におけるポリシリコン抵抗素子の模式的平面図で、図３は図２のＢ１−Ｂ２線に沿うポリシリコン抵抗素子の模式的断面図である。
【００１９】
図２および図３に示すように、ポリシリコン抵抗素子１０は、素子分離絶縁膜３の上方に形成されている。このポリシリコン抵抗素子１０は、平面矩形状のポリシリコン膜からなり、このポリシリコン膜の両端に設けられた端子部１１と、この端子部１１間のポリシリコン膜からなる抵抗部１２とを有する。
【００２０】
抵抗部１２は、両端子部１１間に直線状に設けられ、複数の網目１３を有する網構造に形成されている。複数の網目１３は、両端子部１１間にＭ行×Ｎ列、ここでは２行×５列の格子状に配列されている。すなわち、本実施形態では、従来の幅Ｗ、長さＬのべた構造のポリシリコン抵抗素子を、幅Ｗ方向においてＭ分割、長さＬ方向においてＮ分割した構造となる。
【００２１】
また、網目１３は、同一寸法の正方形に形成され、かつ隣接する網目１３の間隔は、全て同一寸法に形成されている。すなわち、幅Ｗ方向において隣接する網目１３の間隔ａおよび長さＬ方向において隣接する網目１３の間隔ｂは、全て同一寸法に形成され、また間隔ａと間隔ｂとは、同一寸法に形成されている。そして、この網目１３内には、第１の層間絶縁膜２０が埋め込まれている。
【００２２】
また、端子部１１は、ここでは、ポリシリコン膜とシリサイド化された金属層で構成されている。なお、端子部１１は、ポリシリコン膜の両端部に導電型不純物を高濃度に添加して低抵抗に形成することにより構成しても良い。
【００２３】
そして、本実施形態のポリシリコン抵抗素子１０では、両端子部１１間に電圧を印加した際、電流は矢印で示すように、長さ方向に沿って配列された網目１３間の直線状のポリシリコン膜部分を主に流れることになる。
【００２４】
次に、上記構造の半導体装置の製造方法について、図４乃至図７を参照して説明する。
【００２５】
図４（ａ）に示すように、まず、半導体基板としてのシリコン基板１の主面を含む内部にウェル２、およびウェル２の素子形成予定領域を取り囲む素子分離絶縁膜３を形成した後、図４（ｂ）に示すように、シリコン基板１の主面上に酸化膜からなるゲート絶縁膜４を形成し、シリコン基板１の主面、およびゲート絶縁膜４上に、後にゲート電極５およびポリシリコン抵抗素子１０となるポリシリコン膜３０を形成する。
【００２６】
次に、図５（ａ）に示すように、リソグラフィ法によりゲート電極５およびポリシリコン抵抗素子１０を形成するためのレジストパターン（図示略）を形成し、このレジストパターンをマスクとしてエッチングによりゲート電極５およびポリシリコン抵抗素子１０となるポリシリコン膜１０ａを形成する。このポリシリコン抵抗素子１０となるポリシリコン膜１０ａの加工は、図２および図３に示すように、複数の網目１３を有する網構造で、しかもその複数の網目１３が、ポリシリコン膜１０ａの両端部間においてＭ行×Ｎ列の格子状をなすように行う。また、網目１３が、同一寸法の正方形を有し、かつ隣接する網目１３の幅方向および長さ方向の間隔ａ、ｂが全て同一寸法となるように行う。
【００２７】
次に、レジストパターンを剥離した後、図５（ｂ）に示すように、ゲート電極５をマスクとしてウェル２の主面を含む内部に、ウェル２の導電型と反対の導電型の不純物注入を行い、注入不純物の活性化アニールを行うことで、ゲート電極５の両側にソース・ドレイン拡散層６を形成する。この時、同時にポリシリコン抵抗素子１０の抵抗値を決定する不純物の導入も行うことができる。
【００２８】
次に、図５（ｃ）に示すように、シリコン基板１の主面、ゲート電極５、およびポリシリコン膜１０ａ上に、シリサイド化を阻止するための酸化膜３１を形成した後、リソグラフィ法によりポリシリコン抵抗素子１０の抵抗部１２となる部分にレジストパターン３２を形成する。次にこのレジストパターン３２を用いて、図６（ａ）に示すように、ポリシリコン抵抗素子１０の抵抗部１２となる部分上の酸化膜３１のみを残し、それ以外の酸化膜３１をエッチングにより除去する。
【００２９】
その後、図６（ｂ）に示すように、シリコン基板１の主面、ゲート電極５、ポリシリコン抵抗素子１０となるポリシリコン膜１０ａ、および酸化膜３１上に、Ｔｉ、Ｃｏ等からなる金属層３３を形成し、熱処理によりポリシリコン抵抗素子１０の両端部、およびゲート電極５の上面のポリシリコン膜等と金属層３３とのシリサイド化を行う。これにより、ポリシリコン膜１０ａ側壁にはサイドウォール（図示略）が形成されているため、ポリシリコン抵抗素子１０の両端部上面にのみシリサイド化された金属層からなる端子部１１が形成される。同様に、トランジスタＴｒ部分のゲート電極５側壁にはサイドウォール（図示略）が形成されているため、ゲート電極５上面にのみシリサイド化された金属層が形成される。また、ソース・ドレイン拡散層上にもシリサイド化された金属層が形成される。そして、端子部１１以外の金属層３３および酸化膜３１を除去する。
【００３０】
次に、図６（ｃ）に示すように、シリコン基板１の主面、ゲート電極５、およびポリシリコン抵抗素子１０上に、第１の層間絶縁膜２０を形成した後、図７（ａ）に示すように、リソグラフィ法によりコンタクト電極２１、２２を形成するためのレジストパターン（図示略）を形成し、レジストパターンをマスクとして第１の層間絶縁膜２０にソース・ドレイン拡散層６およびポリシリコン抵抗素子１０の端子部１１のそれぞれに達するコンタクトホールを形成する。そして、このコンタクトホール内にタングステン等の導電体を埋め込み、コンタクト電極２１、２２を形成する。
【００３１】
その後、図７（ｂ）に示すように、ソース・ドレイン拡散層６に接続されるコンタクト電極２１上にソース・ドレイン配線２３を形成し、ポリシリコン抵抗素子１０の端子部１１に接続されるコンタクト電極２２上に抵抗配線２４を形成する。また、ソース・ドレイン配線２３、抵抗配線２４、および第１の層間絶縁膜２０上に第２の層間絶縁膜２５を形成する。
【００３２】
上記構造の半導体装置においては、次のような効果が得られる。
【００３３】
従来の半導体装置における、平面矩形状で、且つべた構造のポリシリコン抵抗素子に対して、本実施形態のポリシリコン抵抗素子１０では、抵抗部１２は、同一寸法の正方形を呈する複数の網目１３を有する網構造に形成されている。すなわち、幅Ｗ方向に、例えばＭ分割されてなり、ポリシリコン抵抗素子１０全体としてのΔＷは、統計学上１／√Ｍ倍となると考えられる。
【００３４】
従って、幅Ｗ方向の製造バラツキΔＷに起因する設計値の抵抗値と実際の抵抗値の誤差ΔΩの値を、従来の半導体装置におけるポリシリコン抵抗素子と比較して減殺することが可能となる。そのため、設計値に近似の抵抗値を有するポリシリコン抵抗素子を容易に得ることが可能となる。
【００３５】
（第１の実施形態の変形例）
図８は、第１の実施形態の半導体装置によるポリシリコン抵抗素子の変形例を示す模式的平面図である。
【００３６】
図８に示すように、上記第１の実施形態の半導体装置におけるポリシリコン抵抗素子１０は、各網目１３の寸法を増減させて幅Ｗ方向の網目１３の間隔ａおよび長さＬ方向の網目１３間の間隔ｂを一様に増減させることも可能である。この変形例においては、ポリシリコン抵抗素子１０−１は、各網目１３の幅Ｗ方向の間隔ａおよび長さＬ方向の間隔ｂ、ならびに間隔ａと間隔ｂとを同一寸法で、一様に減少させている。
【００３７】
このように、各網目１３の幅Ｗ方向の間隔ａおよび長さＬ方向の間隔ｂを一様に変化させた場合、上記第１の実施の形態の場合と同様の効果に加えて、ポリシリコン抵抗素子の面積を増減させることなく、抵抗値Ωを変更することができる。この変形例においては、第１の実施形態と比較して抵抗値Ωが大きくなっている。
【００３８】
（第１の実施形態の他の変形例）
図９は、第１の実施形態の半導体装置によるポリシリコン抵抗素子の他の変形例を示す模式的平面図である。
【００３９】
図９に示すように、上記第１の実施形態の半導体装置におけるポリシリコン抵抗素子１０は、非直線型に形成することも可能である。この変形例では、ポリシリコン抵抗素子１０−２は、ポリシリコン膜をＬ字型に形成し、ポリシリコン膜の両端に端子部１１を設け、両端子１１間の抵抗部１２−２に正方形の網目１３をＬ字状に配列している。
【００４０】
このように、ポリシリコン抵抗素子１０−２を非直線型に形成した場合においても、直線型に形成した場合と同様の効果が得られる。なお、網目１３の形状が正方形の場合、屈曲角度は、最大９０度である。
【実施例２】
【００４１】
図１０は、本発明の第２の実施形態の半導体装置におけるポリシリコン抵抗素子の模式的平面図である。以下、第２の実施形態においては、ポリシリコン抵抗素子以外の構成は、上記第１の実施形態の半導体装置と同じであるので、上記第１の実施形態と異なるポリシリコン抵抗素子の部分についてのみ説明する。
【００４２】
図１０に示すように、第２の実施形態のポリシリコン抵抗素子１０−３では、抵抗部１２−３は、両端子部１１間に直線状に設けられ、複数の網目１３−３を有する網構造に形成されている。複数の網目１３−３は、両端子部１１間にＭ行×Ｎ列、ここでは３行×４列のマトリックス状に配列されている。また、網目１３−３は、同一寸法の正三角形に形成され、かつ隣接する網目１３−３の間隔が全て同一になるように形成されている。すなわち、幅Ｗ方向において隣接する網目１３−３の間隔ａおよび長さＬ方向において隣接する網目１３−３の間隔ｂは、全て同一の寸法に形成され、また間隔ａと間隔ｂとは、同一寸法に形成されている。そして、行および列方向における網目１３−３は、交互に正三角形の向きを逆にして配列している。
【００４３】
上記第２の実施形態の半導体装置においても、第１の実施形態の半導体装置と同様の効果が得られる。
【００４４】
（第２の実施形態の変形例）
図１１は、第２の実施形態の半導体装置によるポリシリコン抵抗素子の変形例を示す模式的平面図である。
【００４５】
図１１に示すように、第２の実施形態のポリシリコン抵抗素子１０−４は、非直線型、例えば、卍字型に形成することも可能である。すなわち、ポリシリコン抵抗素子１０−４は、第１のポリシリコン抵抗素子１０−４ａと第２のポリシリコン抵抗素子１０−４ｂとで構成されている。第１のポリシリコン抵抗素子１０−４ａは、正三角形の網目１３を有する抵抗部１２−４ａとこの抵抗部１２−４ａの両端部に抵抗部１２−４ａと交差し、互いに逆方向に設けられた端子部１１−４ａとを有し、第２のポリシリコン抵抗素子１０−４ｂは、正三角形の網目１３を有する抵抗部１２−４ｂとこの抵抗部１２−４ｂの両端部に抵抗部１２−４ｂと交差し、互いに逆方向に設けられた端子部１１−４ｂとを有する。
【００４６】
上記変形例のように、ポリシリコン抵抗素子１０−４を非直線型に形成した場合においても、直線型に形成した場合と同様の効果が得られる。網目１３の形状が正三角形の場合、屈曲角度は、最大１２０度、６０度である。
【００４７】
また、上記第２の実施形態および変形例の半導体装置におけるポリシリコン抵抗素子１０−４は、第１の実施形態と同様に、各網目の幅Ｗ方向の間隔ａおよび長さＬ方向の間隔ｂを一様に増減させることも可能である。
【実施例３】
【００４８】
図１２は、本発明の第３の実施形態の半導体装置におけるポリシリコン抵抗素子を示す模式的平面図である。以下、第３の実施形態においては、ポリシリコン抵抗素子以外の構成は、上記第１の実施形態の半導体装置と同じであるので、上記第１の実施形態と異なるポリシリコン抵抗素子の部分についてのみ説明する。
【００４９】
図１２に示すように、第３の実施形態のポリシリコン抵抗素子１０−５では、抵抗部１２−５は、両端子部１１間に直線状に設けられ、複数の網目１３−５を有する網構造に形成されている。複数の網目１３−５は、両端子部１１間にＭ行×Ｎ列、ここでは３行×５列に配列されている。また、網目１３−５は、同一寸法の正六角形に形成され、かつ隣接する網目１３−５の間隔が全て同一になるように形成されている。すなわち、幅Ｗ方向において隣接する網目１３−５の間隔ａおよび長さＬ方向において隣接する網目１３−５の間隔ｂは、全て同一の寸法に形成され、また間隔ａと間隔ｂとは、同一寸法に形成されている。そして、列方向における網目１３−５は、千鳥状に配列している。
【００５０】
上記第３の実施形態においても、第１の実施形態の半導体装置と同様の効果が得られる。
【００５１】
（第３の実施形態の変形例）
図１３は、第３の実施形態の半導体装置によるポリシリコン抵抗素子の他の変形例を示す模式的平面図である。
【００５２】
図１３に示すように、第３の実施形態の半導体装置におけるポリシリコン抵抗素子１０−５を非直線型に形成することも可能である。この変形例では、ポリシリコン抵抗素子１０−６は、ポリシリコン膜を水平方向（長さＬ方向）から見てト字型に形成し、ポリシリコン膜の３つの端部にそれぞれ端子部１１を設け、３つの端子１１間のト字型の抵抗部１２−６に正六角形の網目１３−５を配列している。
【００５３】
上記変形例のように、ポリシリコン抵抗素子１０−６を非直線型に形成した場合においても、直線型に形成した場合と同様の効果が得られる。
【００５４】
なお、網目の形状が正六角形の場合、屈曲角度は、最大１２０度、９０度または３０度である。
【００５５】
また、上記第３の実施形態および変形例の半導体装置におけるポリシリコン抵抗素子１０−５、１０−６は、第１の実施形態と同様に、各網目の幅Ｗ方向および長さＬ方向の間隔ａ、ｂを、一様に増減させることも可能である。
【００５６】
なお、本発明は、上記実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施してもよいことは勿論である。
【００５７】
また、本発明の副次的効果として、以下の様な効果も期待できる。
【００５８】
一般的に、形成されたポリシリコン抵抗素子のグレインは、その後の熱処理工程（例えば、ソース・ドレイン拡散層形成のための注入不純物の活性化アニール等）の過程において成長し、グレインサイズが大きくなることが知られている。この熱処理工程でのグレイン成長を決定する要因としては、熱処理工程時の雰囲気や温度の上昇・下降レートの他に、ポリシリコン抵抗素子の膜厚および幅Ｗの比率等が挙げられる。そのため、熱処理工程でのグレイン成長は、ポリシリコン抵抗素子の幅Ｗに依存することとなり、例えば、幅Ｗを二倍にしたとすると、幅Ｗの場合のポリシリコン抵抗素子と比較して、グレイン成長の態様にも変化が生じることとなる。そして、ポリシリコン抵抗素子においては、電流がグレイン境界にも流れるため、ポリシリコン抵抗素子の抵抗率は、グレインサイズ、つまりポリシリコン抵抗素子の幅Ｗに依存することとなる。
【００５９】
しかし、本発明においては、ポリシリコン抵抗素子が網目を有し、更に網目が、同一寸法の多角形、例えば正方形を有し、かつ隣接する網目の幅方向および長さ方向の間隔ａ、ｂが全て同一寸法となるように形成されているため、同じ幅のポリシリコンで所望の抵抗を実現することになり、ポリシリコン抵抗素子の全体の幅Ｗを広げた場合に発生する、グレインサイズに起因する抵抗値の誤差ΔΩの値を低減することが可能となる。従って、設計値に近似の抵抗値を有するポリシリコン抵抗素子を容易に得ることが可能となる。
【００６０】
また、例えば、図１４に示すように、網目１３の数を増減させることにより、抵抗値の調整を行うことが可能である。図１４に示したポリシリコン抵抗素子１０−７では、図２のポリシリコン抵抗素子１０と比較して、網目１３の数が増加する。このとき、幅ａが図２と図１４で同じであれば、図１４では図２の３／４倍の抵抗値を、同じ幅の抵抗体の束（図２では３本、図１４では４本）で実現できることになり、ポリシリコン抵抗素子の抵抗率のＷ依存性を低減できる。
【００６１】
この様に、本発明を用いることによって、網目の数の異なるポリシリコン抵抗素子を配置することで、同一チップ上に様々な抵抗値を有するポリシリコン抵抗素子を形成することが可能となる。
【符号の説明】
【００６２】
１  シリコン基板（半導体基板）
２  ウェル
３  素子分離絶縁膜
４  ゲート絶縁膜
５  ゲート電極
６  ソース・ドレイン拡散層
１０、１０−１、１０−２、１０−３、１０−４ａ、１０−４ｂ、１０−５、１０−６、１０−７  ポリシリコン抵抗素子
１０ａ  ポリシリコン抵抗素子となるポリシリコン膜
１１  端子部
１２、１２−１、１２−２、１２−３、１２−４ａ、１２−４ｂ、１２−５、１２−６、１２−７  抵抗部
１３、１３−３、１３−５  網目
２０  第一の層間絶縁膜
２１、２２  コンタクト電極
２３  ソース・ドレイン配線
２４  抵抗配線
２５  第二の層間絶縁膜
３０  ポリシリコン膜
３１  酸化膜
３２  レジストパターン
３３  金属層
Ｔｒ  ＭＯＳトランジスタ
ＲＥ  抵抗体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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