(57)【要約】【課題】  薄膜トランジスタの特性を良好にすると同時に、蓄積容量部に形成される金属−絶縁体−半導体構造（ＭＩＳ構造）を解消しキャパシタの値を安定化させることで、フォトマスク工程数を削減しても高い性能を維持できる薄膜トランジスタ及びそれを用いた表示装置を提供する。【解決手段】  ４回以下のフォトマスク工程数で作製される薄膜トランジスタ部２１６と、蓄積容量部２１７とを有する薄膜トランジスタアレイ基板において、チャンネルの形成に寄与しない活性半導体層をシリサイド化する。【選択図】  図２
2010067740.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、非単結晶シリコンからなる活性半導体層、ソース電極、ドレイン電極、ゲート電極を具備する薄膜トランジスタにおいて，
前記非単結晶シリコンからなる活性半導体層の表面から電界効果により形成されるチャンネルまでの間にシリサイドを主成分とするシリサイド層を形成したことを特徴とする薄膜トランジスタ。
【請求項２】
前記シリサイド層は，
前記ソース電極及び前記ドレイン電極側から前記チャンネル側に、少なくとも５ｎｍ以上形成したものであることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記活性半導体層の厚さは，
３０ｎｍ以上２００ｎｍ以下であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記シリサイド層は，
前記チャンネルにダイレクトに接しているものであることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
前記シリサイド層の構成物質は，
Ｍｇ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎから１つ以上、周期表第１３属から第１５属までの元素を１つ以上含んで構成したものであることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項６】
基板上に、少なくとも、ゲート配線及びゲート電極及び蓄積容量電極と、ゲート絶縁膜と、活性半導体層と、ソース配線及びソース電極及びドレイン電極と、保護膜と、画素電極を具備する薄膜トランジスタアレイにおいて，
前記蓄積容量電極の上に形成される半導体層の一部をシリサイドを主成分とするシリサイド層によって形成したことを特徴とする薄膜トランジスタアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、および薄膜トランジスタアレイに係り、特に液晶表示装置や有機ＥＬ表示装置に用いられる薄膜トランジスタ、および薄膜トランジスタアレイに関するものである。
【背景技術】
【０００２】
薄膜トランジスタは、スイッチング素子として多くの機器に利用されている。この薄膜トランジスタは、例えば、マトリクス状に並んだ各画素を駆動するために、液晶表示装置や有機ＥＬ表示装置などに組み込まれている。
近年、このような液晶表示装置や有機ＥＬ表示装置などの表示装置においては、低消費電力、高コントラスト比、低コストの実現のため、薄膜トランジスタ素子の高性能化や微細化、安価なプロセス手法の開発が求められている。
【０００３】
一般に、薄膜トランジスタ素子の性能を向上させるためには、電流経路の中途にある寄生抵抗を減らす必要がある。この寄生抵抗は、大きく二つに分離することができる。
一つは、活性半導体層とソース電極及びドレイン電極の界面に存在する抵抗（接触抵抗）であり、もう一つは、ソース電極及びドレイン電極とチャンネルとの間に存在する活性半導体層自体の抵抗（横断抵抗）である。
ここでチャンネルというのは、活性半導体層中に電界効果によって形成される導電層のことであり、以下、本明細書においては、チャンネルをこの意味で用いている。
【０００４】
接触抵抗を減らし、印加電圧を効率的に利用するために、薄膜トランジスタの一般的な製法には、ソース電極及びドレイン電極と活性半導体膜との間に導電性のオーミック接触膜を形成する工程が含まれている。
これは、ソース電極及びドレイン電極の金属と活性半導体層がダイレクトに接触する際に形成されるショットキー障壁を低減させるためである。
オーミック接触膜はいくつか種類があるが、例えば、ホスフィン（ＰＨ３）ガスを利用して半導体膜にＰ（リン）をドープしたｎ＋膜は汎用されているオーミック接触膜の一つである。
【０００５】
ｎ＋膜など、オーミック接触膜を有した薄膜トランジスタは、エッチングによりｎ＋膜を除去する際の構造によって２種類に分けられることが開示されている（例えば、非特許文献１、参照）。
この非特許文献１によると、１つは、チャンネルを形成する活性半導体層の一部もオーバーエッチングすることでｎ＋膜を除去するチャンネルエッチ型の薄膜トランジスタであり、もう一つは、チャンネルを形成する活性半導体層の直上に新たに保護膜を形成し、ｎ＋膜除去の際に起こる活性半導体層のオーバーエッチングを防いだチャンネル保護型の薄膜トランジスタであることが示されている。
【０００６】
近年、大面積化が急速に進む表示装置用薄膜トランジスタアレイ基板においては、低コスト化と製造工程の簡略化が重要な課題になっている。特に、フォトマスクを使用するマスク工程数を減らすことは上記問題の解決に直接繋がるため、５回のマスク工程を４回、強いては３回に減らす研究が意欲的に行われている。
【０００７】
そのため、チャンネル保護型に比べマスク工程数やプロセス数が少ないチャンネルエッチ型の薄膜トランジスタは、４回マスク工程や３回マスク工程で作製される薄膜トランジスタアレイ基板に多く採用されている。
【非特許文献１】鵜飼育弘著「薄膜トランジスタ技術のすべて」  第３章  薄膜トランジスタのデバイス構造と特性  １．ａ−ＳｉＴＦＴのデバイス構造と電気的特性  ３４項
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術として上記したチャンネルエッチ型の薄膜トランジスタにおいては、オーミック膜形成の際、有毒ガスを使用する、製造設備が複雑になる、また、オーミック接触膜を除去するためのエッチング工程により活性半導体層を厚く積層する必要がある、といった問題を有している。
特に、活性半導体層を厚く積層する工程は、コストが増えるばかりでなく、横断抵抗の増加、光漏れ電流増加による表示性能の劣化などを引き起こすという問題を有している。
【０００９】
チャンネルエッチ型の薄膜トランジスタにとって、活性半導体層の厚さに起因した横断抵抗の減少は特性改善のために重要な課題である。電流値を稼ぐためチャンネル長を短く設定すると、薄膜トランジスタ素子全体の抵抗に対する横断抵抗の割合が増加し移動度を減少させ、スイッチング特性を大きく劣化させることが問題になっている。
【００１０】
この横断抵抗の解決策として、活性半導体層の上に保護膜を堆積させた、公知のチャンネル保護型の薄膜トランジスタを用いることも考えられる。保護膜の形成は、オーミック接触膜をエッチングする際に起こる活性半導体層のオーバーエッチングを防ぎ、活性半導体層を薄くすることを可能にする。
【００１１】
しかしながら、一般的に、上記のようなチャンネル保護型の薄膜トランジスタは、チャンネルエッチ型に比べフォトマスク数が１枚多く製造コストが増大するという点が問題になっている。そのため、フォトマスク数の使用を減らし、低コスト化や製造工程の簡略化を狙った４回マスク工程や３回マスク工程で作製される薄膜トランジスタアレイ基板には適さない。
【００１２】
また、４回マスク工程や３回マスク工程で作製される薄膜トランジスタアレイ基板においては、新たな問題が生まれている。
それは、電圧を保持するために設けられた蓄積容量部に活性半導体層を含み、金属―絶縁体―（活性）半導体構造（ＭＩＳ構造）を形成してしまうという問題である。
これにより、キャパシタンスが電圧に依存してしまい、表示性能に悪影響を及ぼす。また、チャンネルエッチ型の薄膜トランジスタアレイ基板においては、活性半導体層を厚く積層するため、キャパシタンスは、電圧により大きく変動してしまう。
【００１３】
本発明は、製造工程を簡略化しつつ、高い性能を有する薄膜トランジスタ及びそれを用いた表示装置の作製方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記課題を解決するため、本発明の薄膜トランジスタは、基板上に、非単結晶シリコンからなる活性半導体層、ソース電極、ドレイン電極、ゲート電極を具備する薄膜トランジスタにおいて，前記非単結晶シリコンからなる活性半導体層の表面から電界効果により形成されるチャンネルまでの間にシリサイドを主成分とするシリサイド層を形成したことを特徴としている。
【００１５】
すなわち、この薄膜トランジスタは、基板上に少なくとも、ゲート電極と、ゲート絶縁膜と、活性半導体層と、ソース電極及びドレイン電極と、電界効果によって形成されるチャンネルと、前記ソース電極及び前記ドレイン電極と前記チャンネルとの間に存在するオーミック接触膜から構成される薄膜トランジスタにおいて、前記オーミック接触膜を前記チャンネルにより近づける構造をとることによって形成したものである。
【００１６】
より好ましい構成は、前記オーミック接触膜と前記チャンネルはダイレクトに接続することによって形成される。
【００１７】
前記オーミック接触膜は、前記活性半導体層と前記ソース電極及び前記ドレイン電極の構成材料を反応させて形成される。
または、別個に反応させるための物質を含んだ層を前記活性半導体層の上に設けた後、前記活性半導体層と反応を行ってもよい。ここでは、その前記活性半導体との反応物質をシリサイドと称している。
【００１８】
前記シリサイド層は、活性半導体層中に少なくとも５ｎｍ以上形成されている。好ましくは、前記ソース電極及び前記ドレイン電極と前記チャンネルは、前記シリサイド層を介してダイレクトに接続しているのが望ましい。
【００１９】
好ましくは、前記活性半導体層の膜厚は、３０ｎｍ以上２００ｎｍ以下によって形成される。
【００２０】
前記課題を解決するため、本発明の薄膜トランジスタアレイは、基板上に、少なくとも、ゲート配線及びゲート電極及び蓄積容量電極と、ゲート絶縁膜と、活性半導体層と、ソース配線及びソース電極及びドレイン電極と、保護膜と、画素電極を具備する薄膜トランジスタアレイにおいて，前記蓄積容量電極の上に形成される半導体層の一部をシリサイドを主成分とするシリサイド層によって形成したことを特徴としている。
【発明の効果】
【００２１】
本発明により、従来型のオーミック接触膜の作製工程を省くことで、製造工程を簡略化でき、低コストで薄膜トランジスタを作製することができる。
【００２２】
また、本発明により、活性半導体層は厚く成膜する必要がなくなり、成膜時間を短縮できる。これにより、低速成膜で良質な活性半導体層を形成することが可能になり、薄膜トランジスタの性能を向上することも可能になる。
【００２３】
更に、本発明により、活性半導体層の厚みに起因する横断抵抗を減少させることができ、薄膜トランジスタの特性を改善することができる。
【００２４】
また、更には、このような薄膜トランジスタを液晶表示装置や有機ＥＬ表示装置などの表示装置に用いた場合、活性半導体層が薄いために発光部からの光による光漏れ電流を低減することができる。
また、フォトマスク数削減を検討した際に、蓄積容量部に形成されるＭＩＳ構造を解消することができる。これらによって、作製コストを削減したまま高い表示性能を保持することができる。
【発明を実施するための最良の形態】
【００２５】
詳細な実施例の説明に先立ち、本発明に係る薄膜トランジスタおよび薄膜トランジスタアレイの構成について、表示装置に用いるものとして説明する。ここにおける表示装置というのは、例えば、液晶表示装置や有機ＥＬ表示装置などのフラットパネルディスプレイを指している。
【００２６】
図１は、本発明にかかる薄膜トランジスタアレイ基板上の画素を示したものである。
図１において、画素というのは、隣接するゲート配線１及びソース配線２に囲まれた領域を指している。基板上には、多くのゲート配線１とソース配線２が平行に並んでいるため、画素は、マトリクス状に配列される。画素内には少なくとも１つの薄膜トランジスタ３、画素電極４、蓄積容量５が設けられている。
【００２７】
薄膜トランジスタ３は、ゲート配線１から接続されたゲート電極６と、ソース配線２から接続されたソース電極７、画素電極４へ接続されたドレイン電極８から構成される。
なお、画素内の薄膜トランジスタ３は表示電圧を表示部位に受け渡すスイッチング素子として利用されるが、必要に応じて複数設けても構わない。
【００２８】
薄膜トランジスタ３のゲート電極６はゲート配線１に接続され、ゲート配線１の端部にあるゲート端子電極９を介して駆動回路に接続される。同様に、ソース電極７もソース配線２に接続され、ソース配線２の端部にあるソース端子電極１０を介して別の駆動回路に接続される。
【００２９】
薄膜トランジスタ３のスイッチング方法は、簡単に説明すると次の通りとなる。
ゲート端子電極９から入力されたゲート信号はゲート配線１を経由しゲート電極６に電圧を印加する。これにより薄膜トランジスタ３がＯＮ状態になると、ソース電極７から電流が流れるようになり、ソース電極７からドレイン電極８に表示電圧が印加される。
蓄積容量５は、薄膜トランジスタ３がオフ時に信号電圧を保持するために用いられる。図示した蓄積容量５は、他のゲート配線１の一部を用いて形成されてあるが、別個に専用の配線を用いて形成されていても構わない。
【００３０】
《第１の実施形態》
以下、本発明を実施するための最良の形態の第１の実施形態について、図２を用いて詳細に説明する。
図２は、本発明にかかる薄膜トランジスタの主要構成部位を見やすくするために、一般的に用いられている方法で示した断面図である。
【００３１】
図２において、１００は、基板、６は、前記基板上に形成されたゲート電極、１０１は、前記ゲート電極上に形成されたゲート絶縁膜、１０６は、ゲート電圧印加時に電界効果により形成されるチャンネル層、１０２は、前記チャンネルを形成するために設けられた活性半導体層、１０５は、オーミック接触膜として働くシリサイド層、７と８は、シリサイド層１０５を介して活性半導体層もしくはチャンネルと接続しているソース電極及びドレイン電極である。
また、薄膜トランジスタを覆うように設けられた１０３は、保護膜である。１０４は、外部の装置との電気的な接触をとるために設けられたコンタクトホールである。
【００３２】
ここで、シリサイド層１０５は、活性半導体層１０２の表面から少なくとも５ｎｍ以上、チャンネル層１０６側に向かって進行している。
また、活性半導体層１０２の厚さは、３０ｎｍ以上２００ｎｍ以下が望ましい。
【００３３】
次に、薄膜トランジスタの製造例について説明する。
まず、基板１００を用意し、状況に応じて適切な溶液などを用い洗浄する。基板としては、ガラス基板などが挙げられる。
次いで、基板１００にゲート電極６となる金属性薄膜をスパッタリング法などにより成膜する。
その後、金属性薄膜上に、感光性樹脂からなるレジストをスピンコートによって均一に塗布し露光と現像を行う。これにより、所望の形状にフォトレジストがパターニングされる（フォトリソグラフィ工程）。
その後、金属性薄膜をドライエッチング法もしくはウェットエッチング法を用いてエッチングし、次いでフォトレジストを除去する。これにより、ゲート電極６が形成される（図２ａ）。
【００３４】
次に、ゲート電極６を形成した基板上にプラズマＣＶＤなどの成膜手法を用いてゲート絶縁膜１０１、活性半導体膜１０２を連続成膜する。
従来のｎ＋膜のエッチング工程を除き、チャンネルエッチ型と同様の工程を経て形成される本実施例の薄膜トランジスタでは、活性半導体層１０２が薄過ぎる場合にバックチャンネル効果が起こり性能の劣化を起こす。
このため、活性半導体層１０２の厚さは、３０ｎｍ以上成膜するのが望ましい。
【００３５】
また、この後に、シリサイドを形成するための熱処理工程が控えているため、活性半導体層１０２の形成温度は、十分に高いことが望ましい。これは、シリサイド形成時の熱処理で活性半導体層１０２が劣化するのを防ぐ目的がある。
本実施例においては、活性半導体層１０２にアモルファスシリコンを用いているため、基板温度を２８０度に設定して成膜を行った。
その後、フォトリソグラフィ工程を施し、ドライエッチング法もしくはウェットエッチング法を用いてエッチング処理を行う。
次いで、フォトレジストを除去すると活性半導体層１０２の島パターンが形成される（図２ｂ）。
【００３６】
次に、スパッタなどによりソース・ドレイン電極の構成部位となる金属性薄膜を成膜する。この金属性薄膜の中にはシリサイド層を形成するための材料が含まれている。
その後、フォトリソグラフィ工程を施し、エッチング処理を行い、フォトレジストを除去し、パターンを形成する。これにより、ソース電極７及びドレイン電極８が形成される（図２ｃ）。
【００３７】
次に、保護膜１０３をプラズマＣＶＤなどで成膜する。保護膜１０３の成膜温度は、シリサイド形成時の熱処理で劣化しないために、十分高く設定する必要がある。本実施例においては、２７０度で成膜を行った。
その後、フォトリソグラフィ工程を施し、エッチング処理を行い、フォトレジストを除去する。これにより、ソース・ドレイン電極と外部の装置との電気的接触を可能にするコンタクトホール１０４を形成する（図２ｄ）。
【００３８】
最後の工程として窒素雰囲気中または真空中で熱処理を行う。これによりソース・ドレイン電極と活性半導体層１０２の界面からシリサイド層１０５を形成することができる。
この時、熱処理を加える温度は２３０度以上、好ましくは２５０度以上で１０分以上加熱することが望ましい（図２ｅ）。
【００３９】
シリサイド層１０５の厚さは、同一の基板に作製された金属−絶縁膜−活性半導体膜を持つＭＩＳ構造素子のキャパシタンスを測定することで得られた。
その結果、薄膜トランジスタの伝達特性はシリサイドをおよそ５ｎｍ以上形成させると、従来の方法で形成したｎ＋膜を挟んだ薄膜トランジスタと同等の移動度が実現できることが分かった。
【００４０】
また、チャンネル長が１０μｍ以下の薄膜トランジスタでも従来のｎ＋膜がないにも関わらず、十分な移動度を得ることができた。
その値はチャンネル長（Ｌ）が１０μｍ、チャンネル幅（Ｗ）が８０μｍの素子で０．４ｃｍ２／Ｖｓ。Ｌが４μｍ、Ｗが５０μｍの素子で０．３ｃｍ２／Ｖｓを得た。
オン・オフ比は、共に７桁であった。このように、Ｌが１０μｍを切るような短い領域でも十分な移動度が得られた理由は、活性半導体層１０２を薄くすることにより横断抵抗が減少したことによる寄与が大きい。
また、ｎ＋膜のエッチング工程を含まないために、バックチャンネル効果が押さえられたことも寄与していると思われる。
【００４１】
本実施例においては、保護膜を成膜後、熱処理によりシリサイドを形成したが、熱処理は、活性半導体層１０２を成膜し、ソース電極７、ドレイン電極８の構成部位となる金属性薄膜を活性半導体層１０２の上に堆積させた状態の後ならばいつ行っても構わない。
例えば、保護膜１０３を上記の適切な温度で成膜することで、同時にシリサイド層１０５を形成することも可能である。
また、例えば、ソース電極７、ドレイン電極８をエッチングにより形成した後に熱処理を加えても良い。さらに、また、例えば、金属性薄膜を活性半導体層１０２の上に堆積させた直後の工程で熱処理を行っても良い。ただし、その場合は後にチャンネル上部に形成されたシリサイドを適切な方法にて軽く除去する工程が必要になる。
【００４２】
《第２の実施形態》
以下、本発明を実施するための最良の形態の第２の実施形態について、図３を用いて詳細に説明する。
図３は、本発明にかかる薄膜トランジスタの第２の実施形態の構造を示す図である。
【００４３】
図３（ａ）に図示の通り、ゲート電極６の幅に対し、活性半導体層１０２の島の幅を小さく形成する構造を採用している。
これにより、シリサイド層１０５を介してソース電極７、ドレイン電極８の金属構成部とチャンネル層１０６がダイレクトに接続され、横断抵抗を限りなく小さくし短いチャンネル長でも十分高い移動度を実現することが可能になる。
【００４４】
また、この構造を採用することで、活性半導体層１０２を厚く成膜しても横断抵抗は増えることがない。これにより、活性半導体層１０２を厚くしバックチャンネル効果を限りなく小さくすることが可能になり、薄膜トランジスタの性能を向上させることができる。
【００４５】
図３（ｂ）に図示の構造においても、図３（ａ）に図示の構造と同様の効果を得ることができる。ソース電極７、ドレイン電極８とチャンネル層１０６の間の活性半導体層１０２をシリサイド化によって潰すことにより、横断抵抗を限りなく小さくすることが可能である。
この構造を採用する場合、活性半導体層１０２は特性に影響を与えない程度に十分薄く積層することが必要である。
【００４６】
《第３の実施形態》
以下、本発明を実施するための最良の形態の第３の実施形態について、図４を用いて詳細に説明する。
図４は、本発明にかかる薄膜トランジスタの第３の実施の形態の構造を示す図である。
【００４７】
第３の実施形態において示す薄膜トランジスタは、第１の実施形態及び第２の実施形態と同様の構造から形成されるが、その製造工程が一部変化したものである。
すなわち、活性半導体層１０２を成膜する工程と、ソース電極７、ドレイン電極８を形成するための金属性薄膜を成膜する工程との間に、シリサイド層１０５を形成するための物質を薄く成膜する工程がある点に違いがある。
【００４８】
まず、第１の実施形態に図示の方法と同様に、ゲート電極６を形成し、ゲート絶縁膜１０１と活性半導体層１０２を順に成膜する。
このとき活性半導体層１０２の厚さは、特性に悪影響を及ぼさない範囲で十分に薄いことが望ましい。例えば、３０ｎｍ以上２００ｎｍ程度以下が良い（図４ａ）。
【００４９】
次に、シリサイド層１０５  を形成する材料となるシリサイド材料層１０７を活性半導体層１０２の上にＣＶＤ法やスパッタ法などにより成膜する。
好ましい簡略な製造工程として、例えば、ホスフィン（ＰＨ３）ガスをＣＶＤ法にて分解させ、Ｐ（リン）を含んだシリサイド材料を活性半導体層１０２の上に堆積させるという方法がある。
その後、さらにその上に、スパッタなどによりソース電極７、ドレイン電極８の構成部位となる金属性薄膜を成膜する。この時点で、ゲート電極６上に、ゲート絶縁膜１０１、活性半導体層１０２、シリサイド材料層１０７、ソース電極７、ドレイン電極８を形成する金属性薄膜１０８の４層が形成されたことになる（図４ｂ）。
【００５０】
次に、第１の実施形態に図示の方法と同様に、フォトリソグラフィ工程を施し、ドライエッチング法もしくはウェットエッチング法を用いてエッチング処理を行い、まず金属性薄膜をエッチングする。
これにより、ソース電極７、ドレイン電極８が形成される。その後、シリサイド材料層１０７をドライエッチング法もしくはウェットエッチング法、またはその他の適切な方法にて除去する。
例えば、本実施の形態で用いたＰ（リン）を含んだシリサイド材料層１０７の場合、ＣＶＤにより水素プラズマ処理を行う方法が考えられる。これにより、Ｐ（リン）を水素と結びつけ再びガスの状態に戻し除去することが可能である。（図４ｃ）
【００５１】
次に、保護膜１０３をプラズマＣＶＤなどで成膜する。保護膜１０３の成膜温度は、シリサイド形成時の熱処理で劣化しないために、十分高く設定する必要がある。その後、フォトリソグラフィ工程を施し、エッチング処理を行い、フォトレジストを除去する。これにより、ソース・ドレイン電極と外部の装置との電気的接触を可能にするコンタクトホール１０４を形成する（図４ｄ）。
【００５２】
最後の工程として窒素雰囲気中または真空中で熱処理を行う。これによりソース電極７、ドレイン電極８と活性半導体層１０２の界面からシリサイド層１０５を形成することができる。
この時の熱処理の温度は、２３０度以上、好ましくは２５０度以上で１０分以上加熱することが望ましい。
また、第２の実施形態のように、チャンネル層１０６とソース電極７、ドレイン電極８の間に存在する活性半導体層１０５を全てシリサイド化するのが望ましい（図４ｅ）。
【００５３】
なお、本第３の実施形態においては、保護膜１０３の成膜後、熱処理によりシリサイド層１０５を形成したが、熱処理は、活性半導体層１０２を成膜し、シリサイド材料層１０７を活性半導体層１０２の上に堆積させた状態の後ならばいつ行っても構わない。
例えば、保護膜１０３を上記の適切な温度で成膜することで、同時にシリサイド層１０５を形成することも可能である。また、例えば、ソース電極７、ドレイン電極８をエッチングにより形成し、チャンネル上部にあるシリサイド材料層１０７を上記の方法などで除去した直後の工程に熱処理を加えても良い。
さらにまた、例えば、金属性薄膜を活性半導体層１０２の上に堆積させた直後の工程で熱処理を行っても良い。ただし、その場合は、後にチャンネル層１０６上部に形成されたシリサイド層１０５を適切な方法にて軽くエッチングする工程が必要になる。
【００５４】
《第４の実施形態》
以下、本発明を実施するための最良の形態の第４の実施形態について、図５を用いて詳細に説明する。
図５は、第４の実施の形態として本発明にかかる薄膜トランジスタアレイ基板の３フォトマスク工程によって作製される薄膜トランジスタアレイ基板の構造を示す図である。
【００５５】
第４の実施形態において示す薄膜トランジスタアレイ基板は、第１の実施形態、第２の実施形態、及び第３の実施形態を利用して、フォトマスク工程数を削減しても、高い性能を維持できる表示装置向け薄膜トランジスタアレイ基板の作製方法を示すものである。
すなわち、第４の実施形態においては、図６に示すように、４フォトマスク工程、特に３フォトマスク工程で作製される薄膜トランジスタアレイ基板において、薄膜トランジスタの特性を良好にすると同時に蓄積容量部に形成されてしまう金属−絶縁体―半導体（ＭＩＳ）構造を解消する方法を提供している。
【００５６】
以下、３フォトマスク工程によって作製される薄膜トランジスタアレイ基板を例にとって、第４の実施形態の薄膜トランジスタアレイ基板の構造を説明する。
なお、３フォトマスク工程で作製する方法は、以下に示す例以外にも多く存在するが、いずれの場合も蓄積容量部にＭＩＳ構造を含んでいるため、本発明の第４の実施形態がその対処に有効である。
【００５７】
まず、透明な絶縁性基板２００上にスパッタ法などを用いて、第一の金属性薄膜を成膜する。
次いで、基板１００の上にレジストをスピンコートなどにより塗布し、マスクを通して露光し、現像する第１回目のフォトマスク工程を施す。
これにより、フォトレジストをパターニングする。
その後、金属性薄膜をドライエッチング法もしくはウェットエッチング法を用いてエッチングし、次いでフォトレジストを除去する。
これにより、ゲート電極６、ゲート配線２０１、前記ゲート配線と共用される蓄積容量電極２０１、ゲート端子電極９が形成される（図５ａ）。
【００５８】
次に、ＣＶＤ法などを用いてゲート絶縁膜１０１と活性半導体層１０２を、次いでスパッタ法などを用いてシリサイド材料を構成に含んだ第２の金属性薄膜２０２を順に成膜する（図５ｂ）。
このとき、第２の金属性薄膜２０２にシリサイド材料を多く含んでいない場合は、第３の実施形態のように活性半導体層１０２を成膜する工程と、第２の金属性薄膜を成膜する工程との間に、シリサイド層１０５を形成するための物質を薄く成膜する工程を含める必要がある。
【００５９】
その後、第２回目のフォトマスク工程を施す。このとき、チャンネル形成領域の上部に置かれるマスクは、半透過部からなり、レジストをハーフ露光する。これにより、図５ｃに示す形状にレジスト２０３、２０４、２０５がパターニングされる。
次いで、パターニングされたレジスト２０３、２０４，２０５をマスクとして、第２の金属性薄膜２０２、活性半導体層１０２、ゲート絶縁膜１０１をエッチングする。シリサイド材料層１０７を成膜した場合は、第２の金属性薄膜と活性半導体層１０２を除去する工程の間に、シリサイド材料層１０７を除去する工程を含む必要があるが、十分に薄ければ活性半導体層１０２を除去する工程でシリサイド材料層１０７も除去することは可能である（図５ｄ）。
【００６０】
ここで注視すべきは、蓄積容量電極２０２上に活性半導体層１０２を含み、金属−絶縁体―半導体（ＭＩＳ）構造が形成されてしまう点である。
公知のｎ＋膜を用いたチャンネルエッチ型薄膜トランジスタを本第４の実施形態に採用する場合、後の工程でｎ＋膜をエッチングする際に起こるオーバーエッチングを考慮し、活性半導体層１０２を厚く成膜しなければならない。
そのため、キャパシタンスが電圧に依存し、表示性能に悪影響を及ぼす。本第４の実施形態においては、活性半導体層１０２を厚く成膜する必要はなく、また後の工程により活性半導体層１０２をシリサイド化しＭＩＳ構造を解消することができる。
【００６１】
次に、チャンネル形成領域上部のレジスト２０３の低い部分が完全に除去されるまでアッシングを行う。
その後、このレジストパターンを用いて薄膜トランジスタ構成部の第２の金属性薄膜２０２をエッチングし、ソース電極７及びドレイン電極８を形成する。
シリサイド材料層１０７を成膜した場合は、第２の金属性薄膜をエッチングした後にシリサイド材料層１０７をエッチングまたは適切な手法にて除去する。
例えば、第３の実施形態に示すように、Ｐ（リン）を含んだシリサイド材料層１０７の場合、ＣＶＤにより水素プラズマ処理を行う方法が考えられる。
これにより、Ｐ（リン）の化合物と水素を結びつけ再びガスの状態に戻し除去することが可能である（図５ｅ）。
【００６２】
次に、印刷技術を用いてゲート端子電極９にレジスト２０６を形成する。これにより、フォトマスク工程数を１回減らすことができる。
【００６３】
次に、前面に保護膜１０３を成膜する。このとき、成膜時の温度を２３０度以上、より好ましくは２５０度以上に設定することで、薄膜トランジスタ部２０７と蓄積容量部２０８にシリサイド層１０５を形成することができる。
または、保護膜１０３を成膜する前後にシリサイド層１０５を形成するための熱処理工程を適宜入れても構わない。このとき、より好ましい形態として、トランジスタ特性や表示性能に悪影響を及ぼす活性半導体層１０２を全層シリサイド化するのが望ましい（図５ｆ）。
【００６４】
次に、レジスト剥離剤を用いて保護膜が上部についたレジストをリフトオフし除去する。これにより、基板上の全てのレジストが除去されたことになる。
【００６５】
最後に、透明な導電性薄膜を全面に成膜し、第３のフォトマスク工程を施しパターニングする。その後、レジストを除去し画素電極４が形成される。
このようにして、３フォトマスク工程で薄膜トランジスタアレイ基板は完成する（図５ｇ）。
【００６６】
図６に図示するように、薄膜トランジスタ部２０７では活性半導体層１０２をシリサイド化する方法をとることで、公知のｎ＋膜を除去する際に起こる活性半導体層１０２のオーバーエッチングを防ぐことができる。
これにより、活性半導体層１０２を厚く成膜する必要がなくなり横断抵抗を減少でき、またシリサイド層を介してチャンネルにダイレクトに接続することも可能となり良好な特性を得ることが可能になる。
【００６７】
また、同時に蓄積容量部２０８に形成された金属−絶縁体−半導体構造（ＭＩＳ）は、活性半導体層１０２をシリサイド層１０５に変化させることで解消することができる。これにより、キャパシタンスが安定化し信号電圧を良好に保持することが可能となる。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る薄膜トランジスタアレイ基板の画素を示す図である。
【図２】本実施の形態１に係る薄膜トランジスタの製造工程を示す図である。
【図３】本実施の形態２に係る薄膜トランジスタの構造を示す図である。
【図４】本実施の形態３に係る薄膜トランジスタの製造工程を示す図である。
【図５】本実施の形態４に係る薄膜トランジスタアレイ基板の製造工程を示す図である。
【図６】本実施の形態４に係る薄膜トランジスタアレイ基板の構造を示す図である。
【符号の説明】
【００６９】
１……………………………………ゲート配線
２……………………………………ソース配線
３……………………………………薄膜トランジスタ
４……………………………………画素電極
５……………………………………蓄積容量
６……………………………………ゲート電極
７……………………………………ソース電極
８……………………………………ドレイン電極、
９……………………………………ゲート端子電極
１０…………………………………ソース端子電極、
１００………………………………基板
１０１………………………………ゲート絶縁膜
１０２………………………………活性半導体層
１０３………………………………保護膜
１０４………………………………コンタクトホール
１０５………………………………シリサイド層
１０６………………………………チャンネル層
１０７………………………………シリサイド材料層
１０８………………………………ソース・ドレイン電極を形成する金属性薄膜
２００………………………………絶縁性基板
２０１………………………………ゲート配線及び蓄積容量電極
２０２………………………………第２の金属性薄膜
２０３，２０４，２０５…………レジスト
２０６………………………………レジスト（印刷）
２０７………………………………薄膜トランジスタ部
２０８………………………………蓄積容量部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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