(57)【要約】【課題】半導体装置の製造方法における新規な平坦化処理を提供する。【解決手段】半導体装置の製造方法は、半導体基板を有する半導体装置の製造方法であって、前記半導体基板の上に絶縁膜を形成する第１の工程と、前記絶縁膜に第１の穴を形成する第２の工程と、前記絶縁膜に前記第１の穴より浅い第２の穴を形成する第３の工程と、前記第１の穴に導電部材を埋め込むことにより導電部を形成するとともに、前記第２の穴に前記導電部材を埋め込むことにより平坦化補助部を形成する第４の工程と、前記導電部、前記絶縁膜、及び前記平坦化補助部を前記平坦化補助部が除去されるまで研磨することにより、前記導電部及び前記絶縁膜のそれぞれの上面を平坦化する第５の工程とを備えている。【選択図】図１
2010267681.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を有する半導体装置の製造方法であって、
前記半導体基板の上に絶縁膜を形成する第１の工程と、
前記絶縁膜に第１の穴を形成する第２の工程と、
前記絶縁膜に前記第１の穴より浅い第２の穴を形成する第３の工程と、
前記第１の穴に導電部材を埋め込むことにより導電部を形成するとともに、前記第２の穴に前記導電部材を埋め込むことにより平坦化補助部を形成する第４の工程と、
前記導電部、前記絶縁膜、及び前記平坦化補助部を前記平坦化補助部が除去されるまで研磨することにより、前記導電部及び前記絶縁膜のそれぞれの上面を平坦化する第５の工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の工程及び前記第３の工程では、複数の前記第１の穴と複数の前記第２の穴とを含む複数の穴の配列における配列ピッチが均等になるように、前記絶縁膜に複数の前記第１の穴と複数の前記第２の穴とを形成し、
前記第４の工程では、複数の前記導電部と複数の前記平坦化補助部とを含む複数の部材の配列における配列ピッチが均等になるように、複数の前記導電部と複数の前記平坦化補助部とが形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電部は、ビアプラグ及び配線の少なくとも一方を含む
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は、複数の画素が配列された画素配列領域と前記画素配列領域の周辺に配された周辺領域とを有した光電変換装置を含み、
前記第３の工程では、前記画素配列領域に前記第２の穴を形成し、
前記第４の工程では、前記画素配列領域に前記平坦化補助部を形成する
ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記複数の画素はそれぞれ光電変換部を有し、
前記第３の工程では、前記第２の穴は前記光電変換部の上方に形成され
前記第４の工程では、前記平坦化補助部が前記光電変換部の上方に形成される
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第３の工程では、前記周辺領域に前記第２の穴を形成せず、
前記第４の工程では、前記周辺領域に前記平坦化補助部を形成しない
ことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置において、ダマシン構造の配線を形成する工程において化学的機械的研磨法（ＣＭＰ法）が広く用いられている。一般に、ＣＭＰ法では、スラリーと呼ばれる研磨剤を用いて研磨を行うが、金属配線の研磨レートが絶縁膜の研磨レートよりも高い。この研磨レートの違いが、研磨された面（金属配線及び絶縁膜の上面）における平坦性の悪化を発生させることがある。具体的には、ＣＭＰ法により研磨する工程において、局所的に金属配線のパターン密度の高い領域の研磨が金属配線のパターン密度の低い領域の研磨に比べて進む。これにより、エロージョンと呼ばれる平坦性の悪化が発生する傾向にある。この対策として、パターン密度の低い領域に、電気的接続には用いないダミー配線を設けた状態でＣＭＰ法による研磨を行う方法が広く用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−０７１７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、研磨が完了した後もダミー配線を残しておくと、電気的接続を目的としないダミー配線を避けて配線のレイアウトを行わなければければならず、配線のレイアウトの自由度が制限される可能性がある。ダミー配線による配線間容量の増大により、配線遅延が発生する可能性もある。また、固体撮像素子では、ダミー配線を光電変換部の上方に残しておくと、光電変換部へ入射すべき光がダミー配線により遮光されてしまい、光電変換部の感度が低下してしまう。それに対して、特許文献１では、ＣＭＰ法による研磨が完了した後に、ダミー配線を除去することが提案されている。具体的には、撮像素子部１２９の最上の層間絶縁膜１２７のエッチングによってダミー配線１２６Ａを露出する凹部１２８を形成し、さらに、ダミー配線１２６Ａをエッチングにより除去している。特許文献１には、凹部の底面をさらにエッチングで平坦化し、凹部に充填材を注入して周辺回路部１３０との高さを揃え、その後全体的な平坦化を行ってもよいことが記載されている。そのような製造方法では、最上の層間絶縁膜１２７の上面における平坦性を向上するための処理が全体として複雑になっている。本発明の目的は、半導体装置の製造方法における新規な平坦化処理を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の１つの側面に係る半導体装置の製造方法は、半導体基板を有する半導体装置の製造方法であって、前記半導体基板の上に絶縁膜を形成する第１の工程と、前記絶縁膜に第１の穴を形成する第２の工程と、前記絶縁膜に前記第１の穴より浅い第２の穴を形成する第３の工程と、前記第１の穴に導電部材を埋め込むことにより導電部を形成するとともに、前記第２の穴に前記導電部材を埋め込むことにより平坦化補助部を形成する第４の工程と、前記導電部、前記絶縁膜、及び前記平坦化補助部を前記平坦化補助部が除去されるまで研磨することにより、前記導電部及び前記絶縁膜のそれぞれの上面を平坦化する第５の工程とを備えたことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、半導体装置の製造方法における新規な平坦化処理を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る光電変換装置の製造方法を示す工程断面図。
【図２】第１実施形態に係る光電変換装置を適用した撮像システムの構成図。
【図３】第２実施形態に係る光電変換装置の製造方法を示す工程断面図。
【図４】第３実施形態に係る光電変換装置の製造方法を示す工程断面図。
【図５】第４実施形態に係る光電変換装置の製造方法を示す平面図。
【発明を実施するための形態】
【０００８】
本明細書において、第１の層の「上に」第２の層を形成するとは、第１の層の直上に第２の層を形成する場合だけでなく、第１の層の上に第３の層を形成しその第３の層の上に第２の層を形成する場合も含むものとする。また、第１の層の「下に」第２の層を形成するとは、第１の層の直下に第２の層を形成する場合だけでなく、第１の層の下に第３の層を形成しその第３の層の下に第２の層を形成する場合も含むものとする。
【０００９】
本発明の第１実施形態に係る半導体装置２０の製造方法を、図１を用いて説明する。半導体装置２０は、例えば、ＤＲＡＭなどのメモリ装置を含む。あるいは、半導体装置２０は、例えば、光電変換装置１００（図２参照）を含む。光電変換装置１００は、例えば、ＣＭＯＳイメージセンサ、又は、測光センサ・オートフォーカスセンサなどのラインセンサを含む。図１（ａ）に示す工程では、半導体基板１に所定の半導体領域を形成する。所定の半導体領域は、例えば、トランジスタのソース領域やドレイン領域となるべき半導体領域を含む。あるいは、半導体装置２０が光電変換装置１００を含む場合、所定の半導体領域は、例えば、光に応じた電荷を蓄積すべき電荷蓄積領域と電荷蓄積領域が表面に露出することを防止する保護領域とを有した光電変換部を含む。光電変換部は、例えば、フォトダイオードである。さらに、半導体装置２０が光電変換装置１００を含む場合、所定の半導体領域は、例えば、光電変換部で発生した電荷が転送された際にその転送された電荷を電圧に変換する電荷電圧変換部を含む。電荷電圧変換部は、例えば、フローティングディフュージョンである。そして、半導体基板１の上に下層配線２を形成した後、半導体基板１及び下層配線２を覆うように層間絶縁膜３ｉを堆積（形成）する（第１の工程）。層間絶縁膜３ｉは、例えば、ＢＰＳＧ、Ｐ−ＳｉＯ（プラズマＣＶＤ法で形成されたシリコン酸化膜）を用いることができる。次に、第２の穴４を形成すべき領域に開口を有する第１のレジストパターンを層間絶縁膜３ｉの上に形成する。第１のレジストパターンをマスクとして層間絶縁膜３ｉの表面３ｉａから深さＤ４までエッチング（例えば、ドライエッチング）を行うことにより、層間絶縁膜３ｉに第２の穴４を形成する（第３の工程）。第２の穴４は、電気的接続に用いない後述の平坦化補助部７２を配すべき穴であり、後述の第１の穴５より浅くなる（Ｄ４＜Ｄ５）ように形成される。第２の穴４の深さは、例えば、下層配線２又は半導体基板１に到達しない深さであり、その穴に埋め込まれる後述の第２の導電部材７２を化学的機械的研磨（ＣＭＰ）により容易に除去できる深さである。その後、第１のレジストパターンを剥離（除去）する。次に、第１の穴５を形成すべき領域に開口を有する第２のレジストパターンを層間絶縁膜３ｉの上に形成する。第２のレジストパターンをマスクとして層間絶縁膜３ｉの表面３ｉａから深さＤ５までエッチング（例えば、ドライエッチング）を行うことにより、層間絶縁膜３ｉに第１の穴５を形成する（第２の工程）。第１の穴５は、電気的接続に用いる後述の導電部７１ｉを配すべき穴であり、第２の穴４より深くなる（Ｄ５＞Ｄ４）ように形成される。第１の穴５の深さは、例えば、下層配線２又は半導体基板１に到達する深さである。第１の穴５は、例えば、下層配線２の上面２ａの一部を露出するビアホールを含む。第１の穴５は、例えば、（表面１ａにおける）上記の半導体領域の上面の一部又は電荷電圧変換部の上面の一部を露出するビアホールを含む。ここで、第３の工程の次に第２の工程が行われる代わりに、第２の工程の次に第３の工程が行われても良い。第２の工程及び第３の工程では、複数の第１の穴５と複数の第２の穴４とを含む複数の穴の配列における配列ピッチが均等（等密度）になるように、層間絶縁膜３ｉに複数の第１の穴５と複数の第２の穴４とを形成することができる。図１（ｂ）に示す工程では、絶縁膜３ｉの上面、第１の穴５の側面及び底面、第２の穴４の側面及び底面をそれぞれ覆うように、バリアメタル６ｉを堆積（形成）する。バリアメタル６ｉは、例えば、ＴｉＮの単層構造、又はＴｉ／ＴｉＮの２層構造を含む。次に、絶縁膜３ｉの上面、第１の穴５の側面及び底面、第２の穴４の側面及び底面のそれぞれをさらに覆うように、導電部材７０を堆積する。導電部材７０は、例えば、Ｃｕ、Ｗ、Ａｌ、ＴｉＮ、Ｔｉ、Ｔａ、及びＴａＮの少なくとも１つを主成分とする金属又は金属間化合物で形成する。すなわち、第１の穴５に導電部材７０を埋め込むことにより導電部７１ｉを形成するとともに、第２の穴４に導電部材７０を埋め込むことにより平坦化補助部７２を形成する（第４の工程）。これにより、導電部７１ｉ及び平坦化補助部７２を同時に形成することが容易なので、導電部７１ｉを形成する処理と平坦化補助部７２を形成する処理とを別の工程で行う場合に比べて、工程を簡略化できる。図１（ｃ）に示す工程では、研磨材（スラリー）を用いて、層間絶縁膜３ｉの上面３ｉａが露出するまで導電部材７０の化学的機械的研磨（ＣＭＰ）を行う。さらに、研磨材（スラリー）を用いて、導電部７１、層間絶縁膜３、及び平坦化補助部７２を平坦化補助部７２が除去されるまで研磨することにより、導電部７１及び層間絶縁膜３のそれぞれの上面７１ａ，３ａを平坦化する（第５の工程）。すなわち、第５の工程の平坦化処理とは、導電部材７０の不要な部分の除去を含む。「平坦化補助部７２が除去されるまで」とは、層間絶縁膜３ｉの上面３ｉａからＤ７２以上（Ｄ７２＋Ｄｔｈ）以下の深さまで化学的機械的研磨を行うことを意味している。Ｄｔｈは、平坦化補助部７２がない状態で導電部７１及び層間絶縁膜３の上面を平坦化した際における平坦性の悪化をもたらさない閾値となる研磨厚さである。言い換えると、Ｄｔｈは、平坦化補助部７２がない状態で導電部７１及び層間絶縁膜３の上面を平坦化した際における半導体基板の表面に対する研磨面の傾斜角度が許容範囲内に収まるような研磨厚さである。また、平坦化補助部７２が除去されるまで研磨を行うことにより、バリアメタル６ｉにおける導電部７１の側面及び底面以外の部分が除去されて、導電部７１の側面及び底面を覆ったバリアメタル６が残される。導電部７１は、例えば、その上に配される配線と下層配線２とを接続するためのビアプラグを含む。あるいは、導電部７１は、例えば、その上に配される配線と上記の半導体領域又は電荷電圧変換部とを接続するためのビアプラグを含む。
【００１０】
ここで、仮に、平坦化補助部７２を形成しない場合を考える。この場合、導電部７１の研磨レートが層間絶縁膜３の研磨レートよりも高いので、局所的に導電部７１のパターン密度が高い領域の研磨が導電部７１のパターン密度が低い領域に比べて進む。これにより、導電部７１ｉ及び層間絶縁膜３ｉの上面におけるエロージョンと呼ばれる平坦性の悪化が発生する傾向にある。それに対して、本実施形態では、導電部７１ｉに加えて平坦化補助部７２を形成するので、研磨する際における研磨装置から受ける応力が導電部７１ｉと（導電部７１のパターン密度が低い領域に配された）平坦化補助部７２とへ分散する。これにより、局所的に導電部７１のパターン密度が高い領域と導電部７１のパターン密度が低い領域との間における研磨量の不均一性が低減されるので、導電部７１ｉ及び層間絶縁膜３ｉの上面におけるエロージョンと呼ばれる平坦性の悪化も低減される。特に、本実施形態では、複数の第１の穴５と複数の第２の穴４とを含む複数の穴の配列における配列ピッチが均等（等密度）になっていることに応じて、複数の導電部７１ｉと複数の平坦化補助部７２とを含む複数の部材の配列における配列ピッチが均等な間隔（等密度）になっている。これにより、半導体基板１の表面１ａに沿った平面方向における複数の導電部７１ｉと複数の平坦化補助部７２とへ研磨の際に加えられる応力を均等にすることができるので、その平面方向における研磨量のばらつきを低減できる。この結果、エロージョンを効果的に抑制できる。あるいは、ここで、仮に、平坦化補助部７２を残した状態で研磨を終了し、その後も平坦化補助部７２を除去しない場合を考える。この場合、配線をレイアウトする際に平坦化補助部を避けてレイアウトしなければならず、配線のレイアウトの自由度が制限される。また、平坦化補助部による寄生容量の増大により配線遅延が発生することに伴い、回路動作が遅くなる可能性がある。また、半導体装置が光電変換装置である場合、光電変換部の上方に平坦化補助部を残したままにすると、光電変換部が平坦化補助部により遮光されてしまい、光電変換部の感度が低下してしまう可能性がある。それに対して、本実施形態によれば、最終的に平坦化補助部が化学的機械的研磨により除去されるので、平坦化補助部による半導体装置への電気的及び光学的な悪影響を低減できる。あるいは、ここで、仮に、平坦化補助部７２を残した状態で研磨を終了し、その後の工程で平坦化補助部７２を除去する場合を考える。この場合、平坦化補助部７２上の層間絶縁膜３のエッチングによって平坦化補助部７２を露出する凹部を形成し、さらに、平坦化補助部７２をエッチングにより除去することになる。そして、凹部の底面をさらにエッチングで平坦化し、凹部に充填材を注入して凹部の周辺との高さを揃え、その後全体的な平坦化を行うことになる。このような製造方法では、層間絶縁膜３の上面における平坦性を向上するための処理が全体として複雑になっている。それに対して、本実施形態では、導電部７１、層間絶縁膜３、及び平坦化補助部７２を平坦化補助部７２が除去されるまで研磨することにより、導電部７１及び層間絶縁膜３のそれぞれの上面７１ａ，３ａを平坦化する。すなわち、第２の穴４が第１の穴５より浅い（Ｄ４＜Ｄ５）ことに応じて、層間絶縁膜３ｉの上面３ｉａからの平坦化補助部７２の深さが導電部７１ｉの深さより浅い（Ｄ７２＜Ｄ７１ｉ）。これにより、平坦化補助部７２が除去されるまで研磨を行う処理が完了した際に、導電部７１ｉの上面が平坦化した状態になっているようにすることが容易である。この結果、平坦化補助部７２を残した状態で研磨を終了しその後の工程で平坦化補助部７２を除去する場合に比べて、層間絶縁膜３の上面における平坦性を向上するための処理が全体として簡略化されている。このように、本実施形態によれば、半導体装置の製造方法における新規な平坦化処理を提供することができる。なお、導電部は、ビアプラグに代えて配線を含んでいても良く、ビアプラグに加えて配線を含んでいても良い。すなわち、導電部は、ビアプラグ及び配線の少なくとも一方を含んでいても良い。
【００１１】
次に、上記の光電変換装置１００を適用した撮像システムの一例を図２に示す。撮像システム９０は、図２に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。撮像装置８６は、光電変換装置１００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。レンズ９２は、入射した光を屈折させて、撮像装置８６の光電変換装置１００の撮像面に被写体の像を形成する。絞り９３は、光路上においてレンズ９２と光電変換装置１００との間に設けられ、レンズ９２を通過後に光電変換装置１００へ導かれる光の量を調節する。撮像装置８６の光電変換装置１００は、光電変換装置１００の撮像面に形成された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置１００から読み出して出力する。撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号を処理する。Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）を画像信号（デジタル信号）へ変換する。画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。以上の構成により、光電変換装置１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００１２】
本発明の第２実施形態に係る半導体装置２０の製造方法を、図３を用いて説明する。以下では、第１実施形態と異なる点を中心に説明する。第２実施形態に係る半導体装置２２０の製造方法は、シングルダマシン構造の配線を形成する点で第１実施形態と異なる。具体的には、図３（ａ）に示す工程は、図１（ｃ）に示す工程の次に行われる。図３（ａ）に示す工程では、導電部７１及び絶縁層３のそれぞれにおける平坦化された上面７１ａ，３ａの上に、低誘電率膜２０９を堆積（形成）する。低誘電率膜２０９の上に、絶縁膜２０３ｉを堆積（形成）する。すなわち、導電部７１及び絶縁層３の上に、低誘電率膜２０９及び絶縁膜２０３ｉを含む層間絶縁膜（第２の絶縁膜）２１０ｉを形成する（第６の工程）。次に、電気的接続に用いない後述の第２の平坦化補助部２７２を形成すべき領域に開口を有する第３のレジストパターンを層間絶縁膜２１０ｉの上に形成する。第３のレジストパターンをマスクとして層間絶縁膜２１０ｉの表面２１０ｉａから深さＤ２０４までエッチングを行うことにより、層間絶縁膜２１０ｉに第４の穴２０４を形成する（第８の工程）。第４の穴２０４は、電気的接続に用いない後述の平坦化補助部２７２を配すべき穴であり、後述の第３の穴２１２より浅くなる（Ｄ２０４＜Ｄ２１２）ように形成される。第４の穴２０４の深さは、例えば、低誘電率膜２０９に到達しない深さであり、その穴に埋め込まれる後述の第２の平坦化補助部２７２を化学的機械的研磨（ＣＭＰ）により容易に除去できる深さである。その後、第３のレジストパターンを剥離（除去）する。図３（ｂ）に示す工程では、層間絶縁膜２１０ｉの上面と第４の穴２０４の側面及び底面とを覆うように絶縁膜を形成する。電気的接続に用いる後述の第１の配線（導電部）２７３を形成すべき領域に開口を有する第４のレジストパターンをその絶縁膜の上に形成する。第４のレジストパターンをマスクとして絶縁膜をエッチングすることにより、その絶縁膜を、第１の配線２７３を形成すべき領域に開口２１３ａを有した絶縁膜パターン２１３とする。絶縁膜パターン２１３をハードマスクとして層間絶縁膜２１０ｉの表面２１０ｉａから深さＤ２１２までエッチング（例えば、ドライエッチング）を行うことにより、層間絶縁膜２１０ｉに第３の穴２１２を形成する（第７の工程）。第３の穴２１２は、電気的接続に用いる後述の第１の配線２７３ｉを配すべき穴であり、第４の穴２０４より深くなる（Ｄ２１２＞Ｄ２０４）ように形成される。第３の穴２１２の深さは、例えば、導電部７１又は層間絶縁膜３に到達する深さである。ここで、第８の工程の次に第７の工程が行われる代わりに、第７の工程の次に第８の工程が行われても良い。第７の工程及び第８の工程では、複数の第３の穴２１２と複数の第４の穴２０４とを含む複数の穴の配列における配列ピッチが均等（等密度）になるように、層間絶縁膜２１０ｉに複数の第３の穴２１２と複数の第４の穴２０４とを形成する。図３（ｃ）に示す工程では、絶縁膜パターン２１３をドライエッチングで除去する。その後、層間絶縁膜２１０ｉの上面、第３の穴２１２の側面及び底面、第４の穴２０４の側面及び底面をそれぞれ覆うように、バリアメタル２０６ｉを堆積（形成）する。バリアメタル２０６ｉは、例えば、Ｔａ／ＴａＮの２層構造で形成する。次に、層間絶縁膜２１０ｉの上面２１０ｉａ、第３の穴２１２の側面及び底面、第４の穴２０４の側面及び底面のそれぞれをさらに覆うように、第２の導電部材２７０を堆積する。第２の導電部材２７０は、例えば、Ｃｕ、Ｗ、Ａｌ、ＴｉＮ、Ｔｉ、Ｔａ、及びＴａＮの少なくとも１つを主成分とする金属又は金属間化合物で形成する。第２の導電部材２７０をＣｕで形成する場合、例えば、電界メッキ法などにより第２の導電部材２７０を堆積する。すなわち、第３の穴２１２に第２の導電部材を埋め込むことにより第１の配線（導電部）２７３ｉを形成するとともに、第４の穴２０４に第２の導電部材２７０を埋め込むことにより第２の平坦化補助部２７２を形成する（第９の工程）。これにより、第１の配線２７３ｉ及び第２の平坦化補助部２７２を同時に形成することが容易なので、第１の配線２７３ｉを形成する処理と第２の平坦化補助部２７２を形成する処理とを別の工程で行う場合に比べて、工程を簡略化できる。図３（ｄ）に示す工程では、研磨材（スラリー）を用いて、層間絶縁膜２１０ｉの上面２１０ｉａが露出するまで第２の導電部材２７０の化学的機械的研磨（ＣＭＰ）を行う。さらに、研磨材（スラリー）を用いて、第１の配線２７３、層間絶縁膜２１０（絶縁膜２０３）、及び第２の平坦化補助部２７２を第２の平坦化補助部２７２が除去されるまで研磨する。これにより、第１の配線２７３及び層間絶縁膜２１０（絶縁膜２０３）のそれぞれの上面２７３ａ，２１０ａを平坦化する（第１０の工程）。「第２の平坦化補助部２７２が除去されるまで」とは、層間絶縁膜２１０ｉの上面２１０ｉａからＤ２７２以上（Ｄ２７２＋Ｄｔｈ）以下の深さまで化学的機械的研磨を行うことを意味している。Ｄｔｈは、第２の平坦化補助部２７２がない状態で第１の配線２７３及び層間絶縁膜２１０の上面を平坦化した際における平坦性の悪化をもたらさない閾値となる研磨厚さである。言い換えると、Ｄｔｈは、第２の平坦化補助部２７２がない状態で第１の配線２７３及び層間絶縁膜２１０の上面を平坦化した際における半導体基板１の表面に対する研磨面の傾斜角度が許容範囲内に収まるような研磨厚さである。また、第２の平坦化補助部２７２が除去されるまで研磨を行うことにより、バリアメタル２０６ｉにおける第１の配線２７３ｉの側面及び底面以外の部分が除去されて、第１の配線２７３ｉの側面及び底面を覆ったバリアメタル２０６が残される。第１の配線２７３は、例えば、電荷電圧変換部の電圧に応じた信号を伝達するための信号線を含む。あるいは、第１の配線２７３は、例えば、所定のトランジスタ（例えば、画素の増幅トランジスタ）に電源を供給するための電源線を含む。次に、第１の配線２７３の上面２７３ａと第２の絶縁層２１０の上面２１０ａとを覆うように拡散防止膜２１６を形成する。拡散防止膜２１６は、第１の配線２７３の上面２７３ａと第２の絶縁層２１０の上面２１０ａにおける上面２７３ａの近傍部分とを覆っているとともに上面２１０ａにおける上面２７３ａから離れた部分を覆っていなくても良い。これにより、拡散防止膜２１６は、第１の配線２７３の材料（例えば、金属）の拡散を防止することができる。拡散防止膜２１６は、例えば、ＳｉＮで形成される。このように、第１０の工程では、シングルダマシンプロセスの平坦化処理におけるエロージョン（平坦性の悪化）を抑制することができる。特に、複数の第３の穴２１２と複数の第４の穴２０４とを含む複数の穴の配列における配列ピッチが均等（等密度）になっていてもよい。これに応じて、複数の第１の配線２７３ｉと複数の第２の平坦化補助部２７２とを含む複数の部材の配列における配列ピッチが均等な間隔（等密度）になっている。これにより、半導体基板１の表面１ａに沿った平面方向における複数の第１の配線２７３ｉと複数の第２の平坦化補助部２７２とへ研磨の際に加えられる応力を均等にすることができるので、その平面方向における研磨量のばらつきを低減できる。この結果、エロージョンを効果的に抑制できる。ここで、均等な配列ピッチとは、平坦化処理を行った後に許容できる平坦性を確保できる程度の配列のことである。また、第１の配線２７３、層間絶縁膜２１０、及び第２の平坦化補助部２７２を第２の平坦化補助部２７２が除去されるまで研磨することにより、第１の配線２７３及び層間絶縁膜２１０のそれぞれの上面２７３ａ，２１０ａを平坦化する。すなわち、第４の穴２０４が第３の穴２１２より浅い（Ｄ２０４＜Ｄ２１２）ことに応じて、層間絶縁膜２１０ｉの上面２１０ｉａからの第２の平坦化補助部２７２の深さが第１の配線２７３ｉの深さより浅い（Ｄ２７２＜Ｄ２７３ｉ）。これにより、第２の平坦化補助部２７２が除去されるまで研磨を行う処理が完了した際に、第１の配線２７３の上面が平坦化した状態になっているようにすることが容易である。この結果、第２の平坦化補助部２７２を残した状態で研磨を終了しその後の工程で第２の平坦化補助部２７２を除去する場合に比べて、層間絶縁膜２１０の上面における平坦性を向上するための処理が全体として簡略化されている。
【００１３】
本発明の第３実施形態に係る半導体装置２０の製造方法を、図４を用いて説明する。以下では、第１実施形態及び第２実施形態と異なる点を中心に説明する。第３実施形態に係る半導体装置２２０の製造方法は、デュアルダマシン構造の配線を形成する点で第１実施形態と異なる。具体的には、図４（ａ）に示す工程は、図３（ｄ）に示す工程の次に行われる。図４（ａ）に示す工程では、図３（ａ）に示す工程と同様の処理が行われる。図４（ｂ）に示す工程では、図３（ｂ）に示す工程における絶縁膜パターン２１３と同様にして、第２の配線（導電部）３７３を形成すべき領域に開口３２２ａを有した絶縁膜パターン３２２を得る。図４（ｃ）に示す工程では、導電部３７１（図４（ｆ）参照）を形成すべき領域に開口を有する第５のレジストパターン（図示せず）を層間絶縁膜３１０ｉの上に形成する。層間絶縁膜３１０ｉは、絶縁膜３１７、低誘電率膜３１８、及び絶縁膜３１９ｉを含む。第５のレジストパターンをマスクとして層間絶縁膜３１０ｉの表面３１０ｉａから深さＤ３０５ｉまでエッチングを行うことにより、層間絶縁膜３１０ｉに第２の開口３０５ｉを形成する。第２の開口３０５ｉは、層間絶縁膜３１０ｉの上面における開口３２２ａにより露出された領域の一部から半導体基板１へ向かうように延びた開口である。第２の開口３０５ｉの深さＤ３０５ｉは、例えば、絶縁膜３１７まで到達し拡散防止膜２１６まで到達しない深さである。図４（ｄ）に示す工程では、第５のレジストパターンを除去した後、絶縁膜パターン３２２をハードマスクとして、層間絶縁膜３１０ｉａの表面から深さＤ３１２まで開口３２２ａをエッチングするとともに深さＤ３０５まで第２の開口３０５ｉをエッチングする。これにより、層間絶縁膜３１０ｉａに第１の穴３０５を形成するとともに層間絶縁膜３１０ｉａにおける第１の穴３０５に重なる位置に第５の穴３１２を形成する。第５の穴３１２は、第１の穴３０５より浅くかつ第２の穴３０４より深い（Ｄ３０４＜Ｄ３１２＜Ｄ３０５）。第１の穴３０５と第５の穴３１２とは、両者が重なる位置における破線で示した部分を共有している。図４（ｅ）に示す工程では、絶縁膜パターン３２２を除去した後に、第５の穴３１２に導電部材３７０を埋め込むことにより第２の配線（導電部）３７３ｉを形成する。それ以外の点は、図１（ｂ）に示す工程と同様の処理が行われる。第５の穴３１２が第１の穴３０５より浅くかつ第２の穴３０４より深い（Ｄ３０４＜Ｄ３１２＜Ｄ３０５）ことに応じて、第２の配線３７３ｉは導電部３７１ｉより浅くかつ第２の平坦化補助部３７２より深い（Ｄ３７２＜Ｄ３７３ｉ＜Ｄ３７１ｉ）。図４（ｆ）に示す工程では、第２の配線３７３の上面３７３ａを平坦化する。それ以外の点は、図３（ｄ）に示す工程と同様の処理が行われる。
【００１４】
なお、以上の第１実施形態〜第３実施形態において、半導体装置が画素配列領域と周辺領域とを有した光電変換装置を含む場合、平坦化補助部（又は第２の平坦化補助部）を画素配列領域に形成するが周辺領域に形成しないように構成しても良い。このような実施形態が可能であるのは、一般の光電変換装置において、周辺領域の配線やビアの配列ピッチが画素配列領域に比べて密度が高いためである。具体的には、画素配列領域に第２の穴（又は第４の穴）を形成し、周辺領域に第２の穴（又は第４の穴）を形成しない。それに応じて、画素配列領域に平坦化補助部（又は第２の平坦化補助部）を形成し、周辺領域に平坦化補助部（又は第２の平坦化補助部）を形成しない。画素配列領域における平坦化補助部（又は第２の平坦化補助部）のレイアウトは、例えば、図５（ａ）に示すように構成しても良い。図５（ａ）は、光電変換装置の画素配列領域における１画素に相当する部分のレイアウト構成を示す平面図（半導体基板１の表面１ａに垂直な方向から見た図）である。図５（ａ）に示すように、２つの配線２９が光電変換部３１に対する開口領域を規定している。光電変換部３１は、素子分離部３５により規定された活性領域３２内に配されている。光電変換部３１は、例えば、フォトダイオードである。光電変換部３１は、光に応じた電荷を発生させて蓄積する。転送トランジスタは、ゲート電極３３にアクティブレベルの転送制御信号を受けた際にオンすることにより、光電変換部３１で発生した電荷を電荷電圧変換部３６へ転送する。電荷電圧変換部３６は、転送された電荷を電圧に変換する。電荷電圧変換部３６は、例えば、フローティングディフュージョンである。電荷電圧変換部３６の電圧は、コンタクトプラグ３４及び配線（図示せず）を介して増幅トランジスタのゲート電極３７へ入力される。増幅トランジスタは、電荷電圧変換部３６の電圧に応じた信号を信号線（例えば、配線２９）へ出力する。ここで、平坦化補助部３０ａは、光電変換部３１の上方に配されている。平坦化補助部３０ｂは、光電変換部３１の斜め上方に配されている。この場合でも、最終的に平坦化補助部３０ａ，３０ｂが除去されて図５（ｂ）に示す状態になる。このため、平坦化補助部３０ａ，３０ｂが光電変換装置の光学的及び電気的特性に悪影響を与えることを低減できる。また、半導体基板１の表面１ａに垂直な方向から見た場合に、平坦化補助部３０ａ及び平坦化補助部３０ｂのそれぞれが光電変換部３１に重ならないようにかつ光電変換部３１からの距離が大きくなるようにレイアウトを変更できる。この場合、平坦化補助部（又は第２の平坦化補助部）を形成するための第２の穴（又は第４の穴）を形成する際における光電変換部へのエッチングダメージを低減することができる。本実施形態においては、周辺領域に平坦化補助部を設けない構成を用いたが、もちろん周辺領域に平坦化補助部を設けてもよい。
【図１】
2010267681.tif 000003
【図２】
2010267681.tif 000004
【図３】
2010267681.tif 000005
【図４】
2010267681.tif 000006
【図５】
2010267681.tif 000007