(57)【要約】      （修正有）【課題】従来に比べて更に保護能力を高めた保護素子を含む半導体装置を提供する。【解決手段】Ｐ型ウェル２内にはＰ型領域４，Ｎ型領域５ａが、Ｎ型ウェル３内にはＰ型領域７ａ，Ｎ型領域８がそれぞれ形成され、両ウェル２及び３にまたがってＮ型領域６が形成されている。Ｎ型領域５ａはＮ型ウェル３より不純物濃度が高く、Ｎ型領域６，８はそれよりも更に高い。Ｐ型領域７ａはＰ型ウェル２より不純物濃度が高く、Ｐ型領域４はそれよりも更に高い。Ｎ型領域５ａの上層には、不純物濃度がＮ型領域５ａより高く、Ｎ型領域６，８と同程度のＮ型ドープトポリシリコン膜１１がＮ型領域５ａに接触して形成されている。Ｐ型領域７ａの上層には、不純物濃度はＰ型領域７ａより高く、Ｐ型領域４と同程度のＰ型ドープトポリシリコン膜１２がＰ型領域７ａに接触して形成されている。【選択図】図２
2010267923.tif 000002
【特許請求の範囲】
【請求項１】
基板面と平行な第１方向に隣接して形成されたＰ型ウェル及びＮ型ウェルと、
前記Ｐ型ウェル内において、前記第１方向に素子分離領域で離隔して形成された第１Ｐ型領域及び第１Ｎ型領域と、
前記Ｎ型ウェル内において、前記第１方向に素子分離領域で離隔して形成された第２Ｐ型領域及び第２Ｎ型領域と、
前記Ｐ型ウェルの一部と前記Ｎ型ウェルの一部にまたがって形成された第３Ｎ型領域と、を有し、
前記第１〜第３Ｎ型領域は、前記Ｎ型ウェルより不純物濃度が高く、
前記第１及び第２Ｐ型領域は、前記Ｐ型ウェルより不純物濃度が高く、
前記第１Ｐ型領域は、前記第１Ｎ型領域を介して前記Ｎ型ウェルと対向する位置に形成され、
前記第２Ｎ型領域は、前記第２Ｐ型領域を介して前記Ｐ型ウェルと対向する位置に形成され、
前記第３Ｎ型領域は、前記第１Ｎ型領域と前記第２Ｐ型領域に挟まれる位置において、前記両領域と素子分離領域で分離して形成され、
前記第１Ｎ型領域と前記第２Ｐ型領域のうちの少なくとも一方の領域の上層には、当該領域に接触して、下層領域と同じ導電型で且つ同領域よりも不純物濃度が高いドープトポリシリコン膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記第１Ｐ型領域と前記第１Ｎ型領域が電気的に接続され、
前記第２Ｐ型領域と前記第２Ｎ型領域が電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２Ｐ型領域の上層に、前記第２Ｐ型領域よりも高濃度にドープされたＰ型ドープトポリシリコン膜が同領域に接触して形成され、
前記第１Ｎ型領域の上層に、前記第１Ｎ型領域よりも高濃度にドープされたＮ型ドープトポリシリコン膜が同領域に接触して形成され、
前記第１Ｐ型領域の不純物濃度は、前記第２Ｐ型領域よりも高濃度で、前記Ｐ型ドープトポリシリコン膜と同程度であり、
前記第２Ｎ型領域の不純物濃度は、前記第１Ｎ型領域よりも高濃度で、前記Ｎ型ドープトポリシリコン膜と同程度であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記Ｐ型ウェル内において前記第１Ｎ型領域と前記第３Ｎ型領域にオーバーラップするようにトリガ用ゲート電極を有し、前記第１Ｎ型領域と前記第３Ｎ型領域をそれぞれソース／ドレインとするトリガ用ＭＯＳトランジスタが前記Ｐ型ウェル内に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第３Ｎ型領域の上層に、前記第３Ｎ型領域よりも高濃度にドープされたＮ型ドープトポリシリコン膜が同領域に接触して形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
基板上に形成されたＰ型ウェルと、
前記Ｐ型ウェル内において、基板面と平行な第１方向に離間して形成されたＰ型領域、第１Ｎ型領域、及び第２Ｎ型領域と、を有し、
前記Ｐ型領域は前記Ｐ型ウェルより不純物濃度が高く、
前記第１Ｎ型領域は、前記Ｐ型領域と前記第２Ｎ型領域に挟まれる位置に形成され、その上層には当該第１Ｎ型領域よりも不純物濃度が高いＮ型ドープトポリシリコン膜が当該領域に接触して形成されていることを特徴とする半導体装置。
【請求項７】
前記第２Ｎ型領域の上層に、当該第２Ｎ型領域よりも不純物濃度が高いＮ型ドープトポリシリコン膜が当該領域に接触して形成されていることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細にはＥＳＤ（ElectroStatic Discharge：静電気放電）保護回路を構成する素子を含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置では外部からの静電気で内部回路が破壊してしまうことがある。このため、半導体装置内に保護素子を設け、この保護素子で入力された静電気を逃がしてやることで内部回路を保護することが行われる（例えば図１３参照）。
【０００３】
図１３によれば、内部回路Ｚの前段に電源電圧Ｖｃｃと接地線ＧＮＤの間に保護素子ＰＥ１、及び入力Ｖｉｎと接地線ＧＮＤの間に保護素子ＰＥ２を備えている。これによって、静電気が入力された場合には保護素子ＰＥ１或いはＰＥ２を介して接地線へと電流が流出するため、内部回路Ｚが保護される。
【０００４】
保護素子ＰＥ１，ＰＥ２としては、サイリスタやラテラル（横型）トランジスタが用いられる。例えば、下記特許文献１によれば、基板上に素子分離領域を挟んでＰＮＰＮ構造を形成している。図１４は、このサイリスタ構造の保護素子の模式的断面図である。また、図１５は図１４の保護素子を等価的に表わした回路図であり、図１４内にも、対応する等価抵抗並びに等価トランジスタの回路記号を併記している。
【０００５】
図１４の構造を説明する。Ｎ型基板１上に、Ｐ型ウェル２とＮ型ウェル３が形成されている。Ｐ型ウェル２内には、素子分離領域１０を介して基板面と平行な方向に隔てられたＰ型不純物拡散領域４とＮ型不純物拡散領域５が形成されている。また、Ｎ型ウェル３内には、素子分離領域１０を介して基板面と平行な方向に隔てられたＰ型不純物拡散領域７とＮ型不純物拡散領域８が形成されている。更に、Ｐ型ウェル２とＮ型ウェル３にまたがるように、Ｎ型不純物拡散領域６が形成されている。
【０００６】
以下では、Ｐ型不純物拡散領域，Ｎ型不純物拡散領域をそれぞれ「Ｐ型領域」，「Ｎ型領域」と略記する。
【０００７】
Ｐ型領域４，７はＰ型ウェル２より高濃度の不純物拡散領域である。同様に、Ｎ型領域５，６，８はＮ型ウェル３より高濃度の不純物拡散領域である。これにより、Ｐ型領域７をエミッタ、Ｎ型ウェル３及びＮ型基板１をベース、Ｐ型ウェル２及びＰ型領域４をコレクタとするＰＮＰトランジスタ、並びに、Ｎ型領域８及びＮ型ウェル３をコレクタ、Ｐ型ウェル２及びＰ型領域４をベース、Ｎ型領域５をエミッタとするＮＰＮトランジスタが形成され、これによってＰＮＰＮ構造のサイリスタが実現されている。
【０００８】
図１５は、図１４の構造のサイリスタに対し、端子ｄ，ｅには電源電圧Ｖｃｃ又は入力電圧Ｖｉｎが与えられ、端子ａ，ｂは接地されている状態における等価回路を示している。
【０００９】
この場合において、端子ｃよりトリガ電流が流れ出すと、上段に位置するＰＮＰトランジスタのベース−エミッタ間に電流が流れ、このＰＮＰトランジスタの特性によって決定される電流増幅率ｈＦＥ倍のコレクタ電流が流れる。このＰＮＰトランジスタのコレクタ電流は下段のＮＰＮトランジスタのベース電流となり、このＮＰＮトランジスタの特性によって決定される電流増幅率ｈＦＥ倍のコレクタ電流が流れる。このＮＰＮトランジスタのコレクタ電流は、上段のＰＮＰトランジスタのベース電流となるため、再びｈＦＥ倍のコレクタ電流が流れる。また、ＮＰＮトランジスタのエミッタ電流は接地線へと抜け出す。
【００１０】
以下同様の原理により、このサイリスタ内に電流が流れ続けることとなる。このようなサイリスタを図１３の保護素子ＰＥ１，ＰＥ２として用いることで、内部回路Ｚは保護される。
【００１１】
特許文献１では、トリガ用の素子としてＮＭＯＳトランジスタが用いられ、このＮＭＯＳトランジスタからのトリガによってサイリスタの動作が開始するように構成されている。また、この文献には、低い電圧でトリガが掛かる工夫が述べられている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平９−２１３８１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、上記特許文献１は、サイリスタの動作そのものは従来のままである。このため、同じトリガに対してサイリスタがより早く動作を開始し、より多くの静電電流を流すことができれば、効果的に内部回路Ｚの保護に資する。本発明は、従来に比べて更に保護能力を高めた保護素子を含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の半導体装置は以下の構成を備えることを特徴とする。
【００１５】
すなわち、
基板面と平行な第１方向に隣接して形成されたＰ型ウェル及びＮ型ウェルと、
前記Ｐ型ウェル内において、前記第１方向に素子分離領域で離隔して形成された第１Ｐ型領域及び第１Ｎ型領域と、
前記Ｎ型ウェル内において、前記第１方向に素子分離領域で離隔して形成された第２Ｐ型領域及び第２Ｎ型領域と、
前記Ｐ型ウェルの一部と前記Ｎ型ウェルの一部にまたがって形成された第３Ｎ型領域と、を有し、
前記第１〜第３Ｎ型領域は、前記Ｎ型ウェルより不純物濃度が高く、
前記第１及び第２Ｐ型領域は、前記Ｐ型ウェルより不純物濃度が高く、
前記第１Ｐ型領域は、前記第１Ｎ型領域を介して前記Ｎ型ウェルと対向する位置に形成され、
前記第２Ｎ型領域は、前記第２Ｐ型領域を介して前記Ｐ型ウェルと対向する位置に形成され、
前記第３Ｎ型領域は、前記第１Ｎ型領域と前記第２Ｐ型領域に挟まれる位置において、前記両領域と素子分離領域で分離して形成され、
前記第１Ｎ型領域と前記第２Ｐ型領域のうちの少なくとも一方の領域の上層には、当該領域に接触して、下層領域と同じ導電型で且つ同領域よりも不純物濃度が高いドープトポリシリコン膜が形成されている。
【００１６】
上記構成によれば、第１Ｎ型領域をエミッタとするＮＰＮトランジスタ、第２Ｐ型領域をエミッタとするＰＮＰトランジスタを含むサイリスタ構造が形成される。そして、この両トランジスタのエミッタのうち、少なくとも一方には、不純物拡散領域に接触して同じ導電型の高濃度ドープトポリシリコン膜が形成される。これにより、高濃度ドープトポリシリコンが形成されたトランジスタのｈＦＥが上昇する。
【００１７】
よって、静電気等の外部電圧が印加されてトリガが生じると、少なくとも一方のトランジスタのコレクタ電流は大きく上昇する。言い換えれば、コレクタ電流の上昇する速度を速めることができる。
【００１８】
ＰＮＰトランジスタのコレクタ電流はＮＰＮトランジスタのベース電流となり、ＮＰＮトランジスタのコレクタ電流はＰＮＰトランジスタのベース電流となる。このため、少なくともいずれか一方のトランジスタのコレクタ電流の上昇速度が速まると、サイリスタ内部を流れる電流の上昇速度が高まる。従って、ＮＰＮトランジスタのエミッタ電流の上昇速度を高めることができるため、このエミッタ電流を外部に流出させるような構成としておくことで、静電気等の電荷が外部から入力された場合にも、入力された初期段階において早期にＮＰＮトランジスタのエミッタ電流として逃がすことができる。
【００１９】
従って、このような本発明の半導体装置を、内部回路の前段に設けておくことにより、
静電気等が入力された場合においても、当該静電気由来の電圧（電荷）を早期に半導体装置から逃がすことができ、内部回路を保護することができる。
【００２０】
本発明の構成によれば、前記第１Ｎ型領域と前記第２Ｐ型領域のうちの少なくとも一方の領域の上層にドープトポリシリコン膜を形成するのみで実現できるため、素子の占有面積の増大を招くこともない。つまり、同一の素子占有面積で保護能力を高めることができ、同一の保護能力であればその素子占有面積を縮小することができる。
【００２１】
更に、本発明の半導体装置は、不純物拡散領域の上層にドープトポリシリコン膜を形成するのみで実現できるため、追加的に複雑な工程を必要としない。このため、従来の製法との親和性が高く、追加的なコストも最小限に抑制できる。
【００２２】
特に、ドープトポリシリコン膜の下層に位置する不純物拡散領域を周辺のＭＯＳトランジスタにおけるＬＤＤ領域形成工程と同時に形成し、ドープトポリシリコン膜を形成するためにポリシリコン膜に対して高濃度不純物イオンを注入する工程を周辺のＭＯＳトランジスタにおけるソース／ドレイン形成工程と同時に形成することで、周辺のＭＯＳトランジスタ製造工程と並行して製造することができる。
を保護する
【００２３】
本発明の半導体装置は、上記特徴に加えて、
前記第１Ｐ型領域と前記第１Ｎ型領域が電気的に接続され、
前記第２Ｐ型領域と前記第２Ｎ型領域が電気的に接続されていることを別の特徴とする。
【００２４】
例えば、第１Ｐ型領域と第１Ｎ型領域を接地線に接続し、第２Ｐ型領域と第２Ｎ型領域を電源電圧線或いは入力電圧線に接続することができる。このとき、静電気等の外部電圧が印加された場合に当該電圧を接地線に素早く逃がすことができ、内部回路が保護される。
【００２５】
本発明の半導体装置は、上記特徴に加えて、
前記第２Ｐ型領域の上層に、前記第２Ｐ型領域よりも高濃度にドープされたＰ型ドープトポリシリコン膜が同領域に接触して形成され、
前記第１Ｎ型領域の上層に、前記第１Ｎ型領域よりも高濃度にドープされたＮ型ドープトポリシリコン膜が同領域に接触して形成され、
前記第１Ｐ型領域の不純物濃度は、前記第２Ｐ型領域よりも高濃度で、前記Ｐ型ドープトポリシリコン膜と同程度であり、
前記第２Ｎ型領域の不純物濃度は、前記第１Ｎ型領域よりも高濃度で、前記Ｎ型ドープトポリシリコン膜と同程度であることを特徴とする。
【００２６】
このように第１Ｎ型領域と第２Ｐ型領域の双方の上層に、ドープトポリシリコン膜を形成することで、サイリスタを構成するＰＮＰトランジスタ及びＮＰＮトランジスタの双方のｈＦＥの値を増大指せることができる。これによって、サイリスタ内を流れる電流の上昇速度が更に高まり、より早期に入力された静電気等の外部電圧を逃がすことが可能となる。
【００２７】
本発明の半導体装置は、上記特徴に加えて、
前記Ｐ型ウェル内において前記第１Ｎ型領域と前記第３Ｎ型領域にオーバーラップするようにトリガ用ゲート電極を有し、前記第１Ｎ型領域と前記第３Ｎ型領域をそれぞれソース／ドレインとするトリガ用ＭＯＳトランジスタが前記Ｐ型ウェル内に形成されていることを別の特徴とする。
【００２８】
本発明は、上記の特徴に加えて、
前記第３Ｎ型領域の上層に、前記第３Ｎ型領域よりも高濃度にドープされたＮ型ドープトポリシリコン膜が同領域に接触して形成されていることを特徴とする。
【００２９】
このように構成することで、特に第１Ｎ型領域と前記第３Ｎ型領域にオーバーラップするようにトリガ用ゲート電極が形成されている場合に、当該トリガ用ゲート電極の耐圧を高めることができる。このため、保護対象たる内部回路の耐圧が高い場合や、内部回路に入力される電源電圧や入力電圧が高い場合において有用である。
【００３０】
また、本発明の半導体装置は、以下の構成を備えることを特徴とする。
【００３１】
すなわち、
基板上に形成されたＰ型ウェルと、
前記Ｐ型ウェル内において、基板面と平行な第１方向に離間して形成されたＰ型領域、第１Ｎ型領域、及び第２Ｎ型領域と、を有し、
前記Ｐ型領域は前記Ｐ型ウェルより不純物濃度が高く、
前記第１Ｎ型領域は、前記Ｐ型領域と前記第２Ｎ型領域に挟まれる位置に形成され、その上層には当該第１Ｎ型領域よりも不純物濃度が高いＮ型ドープトポリシリコン膜が当該領域に接触して形成されている。
【００３２】
上記構成によれば、Ｐ型ウェルをベース、第１Ｎ型領域，第２Ｎ型領域をエミッタ／コレクタとするラテラルＮＰＮトランジスタが形成される。この場合において、第２Ｎ型領域の上層に高濃度Ｎ型ドープトポリシリコン膜が形成されていることより、同トランジスタのｈＦＥの値が上昇する。このため、静電気等の外部電圧が印加されてトリガが生じた場合、より大きなコレクタ電流が流れ、これによってエミッタ電流の上昇速度を高めることができる。従って、このエミッタ電流を外部に流出させるような構成としておくことで、静電気等の電荷が外部から入力された場合にも、入力された初期段階において早期にＮＰＮトランジスタのエミッタ電流として逃がすことができる。
【００３３】
本発明の半導体装置は、上記の特徴に加えて、
前記第２Ｎ型領域の上層に、当該第２Ｎ型領域よりも不純物濃度が高いＮ型ドープトポリシリコン膜が当該領域に接触して形成されていることを特徴とする。
【００３４】
第２Ｎ型領域とＰ型ウェルは逆方向接続のダイオードを形成しており、これがトリガ用素子を構成する。この第２Ｎ型領域の上層に高濃度Ｎ型ドープトポリシリコン膜を形成することで、当該トリガ用素子の耐圧を高めることができる。このため、保護対象たる内部回路の耐圧が高い場合や、内部回路に入力される電源電圧や入力電圧が高い場合において有用である。
【発明の効果】
【００３５】
本発明の半導体装置によれば、占有面積の増大を抑制しながら、従来の保護素子よりも保護能力を更に高めることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の半導体装置の模式的平面図
【図２】本発明の半導体装置の模式的断面図
【図３】本発明と従来のＰＮＰトランジスタのｈＦＥを比較したグラフ
【図４】本発明と従来のＮＰＮトランジスタのｈＦＥを比較したグラフ
【図５】本発明の半導体装置の工程断面図
【図６】本発明の半導体装置の工程断面図
【図７】本発明の半導体装置の別の模式的平面図
【図８】本発明の半導体装置の別の模式的断面図
【図９】本発明の半導体装置の第２実施形態の模式的平面図
【図１０】本発明の半導体装置の第２実施形態の模式的断面図
【図１１】保護素子としてラテラルトランジスタを利用する場合の等価回路図
【図１２】本発明の半導体装置の第２実施形態の別の模式的断面図
【図１３】保護素子によって内部回路を保護する場合の回路例
【図１４】保護素子としてサイリスタを利用する場合の従来の模式的断面図
【図１５】保護素子としてサイリスタを利用する場合の等価回路図
【発明を実施するための形態】
【００３７】
以下、本発明の実施の形態につき、図面を参照して詳細に説明する。なお、図１３〜Ｂ３と同一の構成要素については同一の符号を付し、その説明を省略又は簡略化する。
【００３８】
［第１実施形態］
本発明の半導体装置の第１実施形態の模式的平面図を図１に、模式的断面図を図２に示す。なお、図２において、（ａ）は、図１内のＬ１−Ｌ１’線での断面、（ｂ）はＬ２−Ｌ２’線での断面をそれぞれ表わしている。
【００３９】
Ｎ型基板１上において、基板面と平行な方向（第１方向）に隣接してＰ型ウェル２，Ｎ型ウェル３が形成され、Ｐ型ウェル２内にはＰ型領域４，Ｎ型領域５ａが、Ｎ型ウェル３内にはＰ型領域７ａ，Ｎ型領域８がそれぞれ形成されている。また、Ｐ型ウェル２とＮ型ウェル３にまたがってＮ型領域６が形成されている。
【００４０】
Ｐ型領域４は「第１Ｐ型領域」に相当し、Ｎ型領域５ａは「第１Ｎ型領域」に相当し、Ｐ型領域７ａは「第２Ｐ型領域」に相当し、Ｎ型領域８は「第２Ｎ型領域」に相当し、Ｎ型領域６は「第３Ｎ型領域」に相当する。
【００４１】
Ｎ型領域５ａはＮ型ウェル３より高濃度の不純物拡散領域であり、Ｎ型領域６，８はそれよりも更に不純物濃度が高い。Ｐ型領域７ａはＰ型ウェル２より高濃度の不純物拡散領域であり、Ｐ型領域４はそれよりも更に不純物濃度が高い。
【００４２】
Ｎ型領域５ａの上層には、Ｎ型不純物イオンをドープしたＮ型ドープトポリシリコン膜１１がＮ型領域５ａに接触して形成されている。このＮ型ドープトポリシリコン膜１１の不純物濃度はＮ型領域５ａより高く、Ｎ型領域６，８と同程度である。
【００４３】
Ｐ型領域７ａの上層には、Ｐ型不純物イオンをドープしたＰ型ドープトポリシリコン膜１２がＰ型領域７ａに接触して形成されている。このＰ型ドープトポリシリコン膜１２の不純物濃度はＰ型領域７ａより高く、Ｐ型領域４と同程度である。
【００４４】
Ｎ型領域５ａとＮ型領域６は、一部においてその間隔が狭くなっており、当該箇所において、両領域５ａ，６にまたがるようにゲート電極１３がゲート酸化膜１４を介して形成されている。当該領域には、ゲート電極１３下方に位置するＰ型ウェル２をチャネルとし、Ｎ型領域５ａとＮ型領域をソース／ドレインとするＮＭＯＳトランジスタが形成される。このＮＭＯＳトランジスタはトリガ用素子を構成し、ゲート電極１３はトリガ電極を構成する。
【００４５】
なお、トリガとして機能する入力電圧の下限値は、ゲート酸化膜１４の膜厚、及びゲート電極１３のゲート長によって適宜調整することができる。また、ゲート電極１３は、通常時には接地電位に設定され、Ｎ型領域５ａとＮ型領域６が導通していない。
【００４６】
本発明の半導体装置は、図１４に示す従来構成と比較して、Ｐ型ウェル２内のＮ型領域５ａ上にＮ型ドープトポリシリコン膜１１を、Ｎ型ウェル３内のＰ型領域７ａ上にＰ型ドープトポリシリコン膜１２を備える点が異なっており、等価回路は図１５と同様である。
【００４７】
このような構成の下、静電気等の外部電圧が印加されることで、トリガ用ゲート電極１３がブレークしたとする。このとき、トリガ用素子となるＮＭＯＳトランジスタのソース／ドレインを形成するＮ型領域５ａとＮ型領域６が導通する。これにより、Ｎ型領域６によって形成されていた上段のＰＮＰトランジスタのベースに対し、Ｎ型領域５ａからの電子が流入し、これによってベース電流が流れる。
【００４８】
このとき、ＰＮＰトランジスタには、ベース電流のｈＦＥ倍のコレクタ電流が流れることとなる。しかし、本発明の半導体装置の場合、従来と異なりＰ型領域７ａの上層に高濃度Ｐ型のドープトポリシリコン膜１２を形成している。
【００４９】
図３は、本発明構成と従来構成のＰＮＰトランジスタのｈＦＥとコレクタ電流Ｉｃとの関係を示すグラフである。図３を見れば、本発明のように高濃度ドープトポリシリコンを形成することでｈＦＥ値が大幅に上昇することが分かる。
【００５０】
従って、本発明構成によれば、図１３に示す従来構成よりもｈＦＥの値が大きいため、ベース電流の値が同一であっても従来構成より大きなコレクタ電流がＰＮＰトランジスタに流れる。
【００５１】
そして、この従来よりも大きなコレクタ電流はＮＰＮトランジスタのベース電流となるため、ＮＰＮトランジスタのベース電流も大きい値を示す。
【００５２】
そして、図１，図２に示したように、本発明の半導体装置は、Ｎ型領域５ａの上層にも高濃度Ｎ型ドープトポリシリコン膜１１を形成している。このため、ＰＮＰ型と同様の理由により、従来よりもｈＦＥの値が大きい。図４は、本発明構成と従来構成のＮＰＮトランジスタのｈＦＥとコレクタ電流Ｉｃとの関係を示すグラフであるが、ＰＮＰトランジスタの場合と同様、従来より本発明の半導体装置がｈＦＥの値が大きくなっていることが見て取れる。
【００５３】
ＮＰＮトランジスタのベース電流がそもそも大きい上、ｈＦＥの値も大きいため、ＮＰＮトランジスタのコレクタ電流は、従来よりも著しく大きい値を示す。そしてこのコレクタ電流がＰＮＰトランジスタのベース電流として寄与する。
【００５４】
本発明の構成によれば、ＮＰＮトランジスタ及びＰＮＰトランジスタの双方においてｈＦＥの値を大きくすることができるため、従来構成に比べ、サイリスタ内を流れる電流が上昇する速度を増すことができる。これにより、従来よりも短時間で多くの電流を逃がすことができ、保護素子としての機能を向上させることができる。また、本発明の構成によれば、Ｎ型領域５ａ及びＰ型領域７ａの上層にドープトポリシリコン膜を形成するのみで実現できるため、素子の占有面積の増大を招くこともない。つまり、同一の素子占有面積で保護能力を高めることができ、同一の保護能力であればその素子占有面積を縮小することができる。
【００５５】
以下、図５〜図６を参照して、本発明の半導体装置の製法につき説明する。図５及び図６は、本発明の半導体装置の概略工程断面図であり、紙面の都合上２図面に分けて図示している。
【００５６】
まず、公知の技術を用いて、図５（ａ）に示すように、Ｎ型基板１上にＰ型ウェル２，Ｎ型ウェル３，素子分離領域１０をそれぞれ形成する。
【００５７】
ウェルの形成は、イオン注入機を使って不純物を注入して拡散炉でアニールして形成する。Ｎ型ウェル３を形成するときは、Ｐ型ウェル２の形成（予定）領域をレジストでマスクして、注入エネルギー１２０ｋｅＶ〜２ＭｅＶの範囲、ドーズ量１×１０１２〜２×１０１３ｃｍ−２の範囲でリン（Ｐ）イオンを２段或いは３段で注入する。Ｐ型ウェル２を形成するときは、Ｎ型ウェル３の形成（予定）領域をレジストでマスクして、注入エネルギー２０ｋｅＶ〜１ＭｅＶの範囲、ドーズ量１×１０１２〜２×１０１３ｃｍ−２の範囲でボロン（Ｂ）イオンを２段或いは３段で注入する。
【００５８】
素子分離領域１０は、公知のＬＯＣＯＳ（LOCal Oxidation of Silicon）法、又はＳＴＩ（Shallow Trench Isolation）法を用いて形成する。
【００５９】
次に、ゲート酸化膜の成膜、ゲート電極の形成及び加工を行った後、図５（ｂ）に示すように、Ｎ型領域５ａ，７ａ，及び８の形成予定領域をレジスト２１でマスクして、注入エネルギー１０〜２０ｋｅＶの範囲、ドーズ量５×１０１２〜３×１０１４ｃｍ−２の範囲でＢＦ２イオンを注入する。或いは、注入エネルギー２０〜６０ｋｅＶの範囲、ドーズ量５×１０１２〜３×１０１４ｃｍ−２の範囲でホウ素（Ｂ）イオンを注入する。このイオン注入により、Ｐ型ウェル２内にＰ型領域４ａ、Ｎ型ウェル３内にＰ型領域７ａが形成される。このイオン注入は、周辺に形成されるＰＭＯＳトランジスタのＬＤＤ（Lightly Doped Drain）形成、或いはドリフト注入と兼用することができる。
【００６０】
なお、前記ゲート酸化膜及びゲート電極の成膜，加工工程によって、図２（ｂ）に示すトリガ用ＭＯＳトランジスタのゲート酸化膜１４及びゲート電極１３が形成される。
【００６１】
次に、図５（ｃ）に示すように、Ｐ型領域４ａ，７ａの上方をレジストでマスクして、注入エネルギー１５〜１２０ｋｅＶの範囲、ドーズ量５×１０１２〜１×１０１４ｃｍ−２の範囲でＰイオンを注入する。このイオン注入により、Ｐ型ウェル２内にＮ型領域５ａ，Ｎ型ウェル３内にＮ型領域８ａが形成され、更にＰ型ウェル２とＮ型ウェル３にまたがるようにＮ型領域６ａが形成される。このイオン注入は、周辺に形成されるＮＭＯＳトランジスタのＬＤＤ形成、或いはドリフト注入と兼用することができる。
【００６２】
次に、図５（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法によって絶縁膜１８を堆積した後、加工処理を施す。一例としては、膜厚８０〜１２０ｎｍでＳｉＯ２を堆積する。その後、公知のフォトリソグラフィ技術及びエッチング技術により、Ｎ型領域５ａ及びＰ型領域７ａの上方を開口する。この開口部は、後に成膜するポリシリコン膜と基板上の拡散領域とを接触させるために形成される。
【００６３】
次に、図６（ａ）に示すように、ポリシリコン膜を成膜した後、公知のフォトリソグラフィ技術及びエッチング技術により、Ｎ型領域５ａ及びＰ型領域７ａの上方に選択的にポリシリコン膜を残す（ポリシリコン膜１１ａ，１２ａ）。
【００６４】
次に、図６（ｂ）に示すように、Ｐ型領域４ａ及びポリシリコン膜１２ａの上方以外をレジストでマスクして、例えば注入エネルギー１５〜３０ｋｅＶの範囲、ドーズ量２×１０１５〜４×１０１５ｃｍ−２の範囲で、Ｐ型領域４ａ及びポリシリコン膜１２ａに対して選択的にＢＦ２イオンを注入する。このイオン注入により、Ｐ型領域４ａは不純物濃度が高濃度のＰ型領域４となり、ポリシリコン膜１２ａは、高濃度Ｐ型にドープされたドープトポリシリコン膜１２となる。なお、このイオン注入は、周辺に形成されるＰＭＯＳトランジスタのソース／ドレイン形成工程と兼用することができる。
【００６５】
次に、図６（ｃ）に示すように、Ｎ型領域６ａ，８ａ，及びポリシリコン膜１１ａの上方以外をレジストでマスクして、例えば注入エネルギー２０〜３０ｋｅＶの範囲、ドーズ量２×１０１５〜４×１０１５ｃｍ−２の範囲で、Ｎ型領域６ａ，８ａ，及びポリシリコン膜１１ａに対して選択的に砒素（Ａｓ）イオンを注入する。このイオン注入により、Ｎ型領域６ａ，８ａは、それぞれ不純物濃度が高濃度のＮ型領域６，８となり、ポリシリコン膜１１ａは、高濃度Ｎ型にドープされたドープトポリシリコン膜１１となる。なお、このイオン注入は、周辺に形成されるＮＭＯＳトランジスタのソース／ドレイン形成工程と兼用することができる。
【００６６】
その後は、既知の配線工程を行い、Ｎ型領域４、ドープトポリシコン膜１１、及びゲート電極１３をＧＮＤ線に、ドープトポリシリコン膜１２及びＰ型領域８を電源電圧（Ｖｃｃ）線又は入力電圧（Ｖｉｎ）線に接続する。これにより、図２に示す本発明の半導体装置が形成される。なお、Ｐ型ウェル２領域内へのイオン注入とＮ型ウェル３領域内へのイオン注入の順序は、適宜逆転して良い。
【００６７】
このように、本発明の半導体装置は、周辺のＭＯＳトランジスタ製造工程と並行して製造することができる。従って、新たに専用の工程を追加する必要なく、静電保護能力を高めることができるという効果も有している。
【００６８】
なお、上記実施形態では、Ｎ型領域６の上方にはドープトポリシリコン膜を形成しなかったが、Ｎ型領域６の上方にもＮ型ドープトポリシリコン膜１６を形成するものとしても良い。図７にその模式的平面図を、図８にその模式的断面図を示す。なお、図８において、（ａ）は図７のＬ１−Ｌ１’線の断面、（ｂ）はＬ２−Ｌ２’線の断面を示している。
【００６９】
図７の構成では、トリガ用ＮＭＯＳのソース／ドレイン上方にまでドープトポリシリコン膜１６（及び１１）が形成されている。この構成により、基板１上（ウェル２，３上）に形成された活性領域は、不純物濃度の低いドリフト領域のみとなる。そして、高濃度の不純物拡散領域をドープトポリシリコン側（１１，１２，１６）に形成したため、ドリフト領域中に広がる空乏層の距離が伸び、これによって、トリガ用ＭＯＳトランジスタの耐圧を上げることができる。従って、内部回路Ｚの耐圧が高い場合や、電源電圧Ｖｃｃ，入力電圧Ｖｉｎが高い場合にはこのような構成は好適である。
【００７０】
なお、図７，図８の構成は、成膜した膜のパターニング形状が異なるのみであり、図１，図２の構成と同様の製法で実現できるため、製法についての説明は省略する。
【００７１】
また、図７では、トリガ用ＮＭＯＳのソース／ドレイン上方にまでドープトポリシリコン膜を形成する場合を採り上げたが、Ｎ型領域６の上方にもＮ型ドープトポリシリコン膜１６を形成する場合であっても、図１のようにトリガ用ＮＭＯＳのソース／ドレイン上方にはドープトポリシリコン膜を形成しない形態も採用することができる。
【００７２】
更に、上記実施形態では、Ｐ型領域７ａ，及びＮ型領域５ａの双方の上層にそれぞれドープトポリシリコン膜を形成したが、いずれか一方の領域の上層にのみドープトポリシリコン膜を形成した場合でも、図１５におけるＰＮＰトランジスタ或いはＮＰＮトランジスタのうちの一方のｈＦＥを上昇させることができるため、従来構成よりは保護能力を向上させることができる。ただし、上記実施形態のように両領域上層にドープトポリシリコン膜を設けた方が、更に保護能力を高めることができる点でより好適である。
【００７３】
［第２実施形態］
本発明の半導体装置の第２実施形態の模式的平面図を図９に、模式的断面図を図１０に示す。なお、図１０は、図９内のＬ３−Ｌ３’線での断面を表わしている。なお、第１実施形態と同一の構成要素については同一の符号を付してその説明を省略する。また、本実施形態の半導体装置においても、第１実施形態と同様の方法を用いることで製造可能であるため、製法についての説明を省略する。
【００７４】
本実施形態は、保護素子としてサイリスタを用いる第１実施形態と異なり、ラテラルトランジスタを保護素子に使用する形態である。図１０では、Ｎ型領域８をコレクタ、Ｐ型ウェル２をベース、Ｎ型領域５ａをエミッタとするラテラルＮＰＮトランジスタが形成されている。
【００７５】
なお、図１０では、Ｎ型領域５ａの上層に、Ｎ型領域５ａに接触して高濃度Ｎ型にドープされたドープトポリシリコン膜１１が形成されている。このドープトポリシリコン膜１１は、Ｎ型領域５ａと共にラテラルＮＰＮトランジスタのエミッタを構成する。従って、このＮＰＮトランジスタは、第１実施形態と同様、ドープトポリシリコン膜１１がない場合と比べてｈＦＥの値が大きい。
【００７６】
また、Ｎ型領域８はＰ型ウェル２との間で逆方向に接続されたダイオードを構成している。
【００７７】
このような構成の元、静電気等の外部電圧がＮ型領域８に印加されることで、逆方向接続となっている前記ダイオードがブレークダウンする。このときに流れる電流は、ラテラルＮＰＮトランジスタのベース電流として与えられる（図１１の等価回路参照）。
【００７８】
このとき、ラテラルＮＰＮトランジスタには、ベース電流のｈＦＥ倍のコレクタ電流がＮ型領域８からＰ型ウェル２に向かって流れる。そして、同トランジスタのエミッタ電流が接地線へと抜け出す。トリガとなっている逆方向接続のダイオードの両端間電圧がブレークダウン電圧を下回るまで、同トランジスタを介してＮ型領域８から接地線へと向かって電流の流出が連続する。
【００７９】
そして、図１０のようにドープトポリシリコン膜１１がＮ型領域５ａの上層に形成されることで、ｈＦＥの値が大きくなり、ドープトポリシリコン膜１１がない場合に比べてコレクタ電流の値が大きくなる。この結果、より早くエミッタ電流が流れ始め、接地線へ抜ける電流路を確保することができ、内部回路Ｚの保護機能を高めることができる。
【００８０】
なお、本実施形態においても、Ｎ型領域８の上層に、同領域８に接触するようにＮ型ドープトポリシリコン膜１７を形成するものとしても良い（図１２参照）。このようにすることで、第１実施形態の図７の場合と同様に、トリガとなる逆接合ダイオードの耐圧を上げることができる。内部回路Ｚの耐圧が高い場合や、電源電圧Ｖｃｃ，入力電圧Ｖｉｎが高い場合にこのような構成は好適である。
【００８１】
以上説明したように、本発明によれば、保護素子としてサイリスタを用いる場合も、ラテラルトランジスタを用いる場合も、いずれも構成要素たるバイポーラトランジスタのｈＦＥの値を高めることで、トリガが与えられた時点で多くのコレクタ電流を流すことができる。これにより、外部から静電気が加わった初期の段階で、大きく増幅されたエミッタ電流を接地線へ向かって流すことができる。言い換えれば、入力された電荷（電圧）を早期に逃がすことができることとなり、内部回路の保護機能を高めることができる。
【００８２】
［別実施形態］
以下に別実施形態につき説明する。
【００８３】
〈１〉  上記の各実施形態では、基板１としてＮ型基板を用いたが、基板の導電型はＮ型でもＰ型でも構わない。
【００８４】
〈２〉  第１実施形態ではトリガ用の電流を流出させるためのトリガ用素子としてＭＯＳトランジスタを用い、第２実施形態ではトリガ用の電流を流入させるためのトリガ用素子として逆方向接続のダイオードを用いた。これらのトリガ用素子としては、一定の閾値を超える入力電圧が与えられたときにブレークが起こり、内部に形成された保護素子（サイリスタ、ラテラルトランジスタ）の動作を開始させることが可能なものであれば、その他の素子を用いることも可能である。
【００８５】
〈３〉  上記の各実施形態では、入力された静電気を接地線へと流出させることを前提に説明した。すなわち、Ｐ型領域４及びＮ型ドープトポリシリコン膜１１が接地線に接続されていることを前提に説明したが、少なくとも電源電圧Ｖｃｃ或いは入力電圧Ｖｉｎよりも低い電圧線に接続されていれば良い。
【００８６】
〈４〉  上記の各実施形態では、ポリシリコン膜を成膜後、高濃度領域形成のためのイオン注入の際、併せてポリシリコン膜にもイオン注入を行うことでドープトポリシリコン膜を形成するものとしたが、成膜時に、予めドープされたポリシリコン膜を成膜するものとしても良い。
【符号の説明】
【００８７】
１：  半導体基板
２：  Ｐ型ウェル
３：  Ｎ型ウェル
４，４ａ：  Ｐ型不純物拡散領域
５，５ａ：  Ｎ型不純物拡散領域
６，６ａ：  Ｎ型不純物拡散領域
７，７ａ：  Ｐ型不純物拡散領域
８，８ａ：  Ｎ型不純物拡散領域
１０：  素子分離領域
１１：  Ｎ型ドープトポリシリコン膜
１１ａ：  ポリシリコン膜
１２：  Ｐ型ドープトポリシリコン膜
１２ａ：  ポリシリコン膜
１３：  ゲート電極
１４：  ゲート酸化膜
１６：  Ｎ型ドープトポリシリコン膜
１７：  Ｎ型ドープトポリシリコン膜
１８：  絶縁膜
２１：  レジスト
２２：  レジスト
２３：  レジスト
２４：  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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