(57)【要約】【課題】受光素子と回路素子領域との素子分離領域でのリーク電流の低減を図ること。【解決手段】本発明は、半導体基板に形成されるフォトダイオードＰＤと、半導体基板のフォトダイオードＰＤに隣接して形成されるトランジスタ（回路素子領域）と、半導体基板におけるフォトダイオードＰＤとトランジスタ（回路素子領域）との間に形成され、中央に関して一方側より他方側が深く形成されている素子分離部ＩＳＬとを有する固体撮像装置である。また、この固体撮像装置を備えた電子機器でもある。【選択図】図１
2010267827.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成される受光部と、
前記基板の前記受光部に隣接して形成される回路素子領域と、
前記基板における前記受光部と前記回路素子領域との間に形成され、中央に関して一方側より他方側が深く形成されている素子分離部と
を有する固体撮像装置。
【請求項２】
前記素子分離部は、中央に関して前記受光部側より前記回路素子領域側が深く形成されている
請求項１記載の固体撮像装置。
【請求項３】
前記素子分離部は、前記一方側の深さが前記受光部のｐｎ接合位置より浅く、前記他方側の深さが前記回路素子領域のｐｎ接合位置より深く形成されている
請求項１または２記載の固体撮像装置。
【請求項４】
基板に第１の凹部を形成する工程と、
前記第１の凹部の底の一部に第２の凹部を形成する工程と、
前記第１の凹部および前記第２の凹部に絶縁材料を埋め込み素子分離部を形成する工程と、
前記素子分離部を間として一方側に受光部、他方側に回路素子領域を形成する工程と
を有する固体撮像装置の製造方法。
【請求項５】
取り込んだ光を電気信号に変換する固体撮像装置と、
前記固体撮像装置で得た電気信号を処理する信号処理部とを備え、
前記固体撮像装置として、
基板に形成される受光部と、
前記基板の前記受光部に隣接して形成される回路素子領域と、
前記基板における前記受光部と前記回路素子領域との間に形成され、中央に関して一方側より他方側が深く形成されている素子分離部と
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の製造方法および電子機器に関する。詳しくは、素子分離部での応力の緩和を図る構造を備えた固体撮像装置、固体撮像装置の製造方法および電子機器に関する。
【背景技術】
【０００２】
半導体を用いた固体撮像装置の受光部（イメージセンサ）としては、半導体のｐｎ接合を利用したフォトダイオードが知られている。このような固体撮像装置は、デジタルカメラ、ビデオカメラ、監視用カメラ、複写機、ファクシミリなど多くの機器に搭載されている。また多画素化や低価格化の要求に応えるために微細化が進み、２μｍを切る画素ピッチを有する固体撮像装置も可能となっている。
【０００３】
固体撮像装置では、周辺回路も含めてＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで製造される、いわゆるＣＭＯＳ型固体撮像素子が多く用いられている。ＣＭＯＳ型固体撮像素子は低電圧、低消費電力というのみでなく、画像信号処理などの周辺回路とワンチップ化できるシステムオンチップを実現することができる。
【０００４】
ＣＭＯＳ型固体撮像素子は、同一の半導体基板上にマトリックス状に配置された光電変換を行う複数の画素、この画素から信号を取り出す垂直信号線、垂直選択回路、水平選択/信号処理回路、出力回路を備えている。
【０００５】
マトリックス状に配置される各画素は、光電変換を行うフォトダイオード、転送用トランジスタ、リセット用トランジスタ、増幅トランジスタ、選択トランジスタ、フォトダイオードから転送された電荷を蓄えておく容量ＣFD（フローティングディフュージョン）を備えている。
【０００６】
このような画素構成では、１つの画素の中にフォトダイオード領域とリセットトランジスタ、増幅トランジスタ、選択トランジスタなどの回路素子領域とが存在するため、これらの領域を分離する素子分離部が形成されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３４７３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の構造においては、半導体基板内に矩形に掘り込んだ溝の内部に酸化膜を埋め込み素子分離部を作成していたため、溝を形成する際のダメージや、半導体基板と埋めこみ酸化膜層との熱膨脹係数の違いなどから、特に素子分離部の端部でひずみや欠陥が発生する。このような酸化膜端部ではひずみや欠陥量が増大するにつれてリーク電流の増加が発生する。フォトダイオード部での分離領域においてこのようなリーク電流が発生すると、フォトダイオードに不要な電荷が流れ込み、出力信号にノイズとなって現れるという問題が生じる。
【０００９】
本発明は、受光素子と回路素子領域との素子分離領域でのリーク電流の低減を図ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、基板に形成される受光部と、基板の受光部に隣接して形成される回路素子領域と、基板における受光部と回路素子領域との間に形成され、中央に関して一方側より他方側が深く形成されている素子分離部とを有する固体撮像装置である。また、この固体撮像装置を備えた電子機器でもある。
【００１１】
このような本発明では、素子分離部の深さとして、中央に関して一方側より他方側の方が深く形成されているため、素子分離部の底部の深い側の端部に応力を集め、浅い側の端部での応力を低減することができるようになる。
【００１２】
また、本発明では、素子分離部の深さとして、中央に関して受光部側より回路素子領域側の方が深く設けられていたり、一方側の深さが受光部のｐｎ接合位置より浅く、他方側の深さが回路素子領域のｐｎ接合位置より深く形成されているものでもある。
【００１３】
また、本発明は、基板に第１の凹部を形成する工程と、第１の凹部の底の一部に第２の凹部を形成する工程と、第１の凹部および第２の凹部に絶縁材料を埋め込み素子分離部を形成する工程と、素子分離部を間として一方側に受光部、他方側に回路素子領域を形成する工程とを有する固体撮像装置の製造方法である。
【００１４】
このような本発明では、基板に形成する素子分離部が、第１の凹部での深さとなる部分と、第１の凹部より深い第２の凹部での深さとなる部分とによって構成される。これにより、素子分離部の底部の深い側の端部に応力を集め、浅い側の端部での応力を低減することができるようになる。
【発明の効果】
【００１５】
本発明によれば、素子分離部の浅い側の域端での応力を深い側の端部での応力より低減させることができ、浅い側の端部で発生するリーク電流を減少させることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本実施形態に係る固体撮像装置の全体構成の一例を説明する概略平面図である。
【図２】画素の回路構成の一例を示す回路図である。
【図３】画素レイアウトの一例を示す模式平面図である。
【図４】本実施形態に係る固体撮像装置の素子分離部の構造を説明する模式断面図である。
【図５】比較例の構造を説明する模式断面図である。
【図６】本実施形態および比較例の各構造でのせん断応力成分のシミュレーション結果を示す図（その１）である。
【図７】本実施形態および比較例の各構造でのせん断応力成分のシミュレーション結果を示す図（その２）である。
【図８】本実施形態に係る固体撮像装置の製造方法を説明する模式断面図（その１）である。
【図９】本実施形態に係る固体撮像装置の製造方法を説明する模式断面図（その２）である。
【図１０】本実施形態に係る固体撮像装置の製造方法を説明する模式断面図（その３）である。
【図１１】比較例に係る固体撮像装置の製造方法を説明する模式断面図（その１）である。
【図１２】比較例に係る固体撮像装置の製造方法を説明する模式断面図（その２）である。
【図１３】比較例に係る固体撮像装置の製造方法を説明する模式断面図（その３）である。
【図１４】本実施形態に係る電子機器の一例である撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本発明を実施するための形態（以下、「実施形態」という。）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の構造（平面構造、画素の回路構成、画素レイアウト、素子分離部の例）
２．固体撮像装置の製造方法（本実施形態および比較例の製造方法の例）
３．電子機器
【００１８】
＜１．固体撮像装置の構造＞
［本実施形態に係る固体撮像装置の平面構造］
図１は、本実施形態に係る固体撮像装置の全体構成の一例を説明する概略平面図である。固体撮像装置１は、複数の画素１０、垂直信号線ＶＤＬ、垂直選択回路１１、水平選択／信号処理回路１２、出力回路１３を備えている。
【００１９】
複数の画素１０は、半導体基板上にマトリクス状に配置されている。各画素１０は、受光光量に応じた電荷を生成する受光部（フォトダイオード）と各種トランジスタを含む回路素子領域とを各々有している。
【００２０】
垂直信号線ＶＤＬは、各画素１０で取り込んだ電荷に応じた信号を水平選択／信号処理回路１２へ送る配線であり、画素１０の並びの垂直方向に沿って配線されている。垂直選択回路１１は、行単位で画素１０を選択し、垂直方向に沿って順次走査する回路である。
【００２１】
水平選択／信号処理回路１２は、列単位で画素１０を選択し、水平方向に沿って順次走査する回路および垂直信号線ＶＤＬを介して送られてきた信号を処理する回路である。水平選択／信号処理回路１２は、垂直選択回路１１による走査に同期して水平方向に沿った画素１０を順次選択する。選択の順に応じて画素１０の信号が垂直信号線ＶＤＬを介して順次水平選択／信号処理回路１２へ送られる。水平選択／信号処理回路１２は、順次送られてきた画素１０の信号を出力回路１３へ送る。
【００２２】
出力回路１３は、水平選択／信号処理回路１２から順に送られる画素１０の信号に対して種々の信号処理を施して出力する。
【００２３】
［画素の回路構成］
図２は、画素の回路構成の一例を示す回路図である。本回路例に係る画素１０は、受光部であるフォトダイオードＰＤ、転送トランジスタＴｒ−ｔｘ、リセットトランジスタＴｒ−ｒｓｔ、増幅トランジスタＴｒ−ａｍｐおよび選択トランジスタＴｒ−ｓｅｌの４つのトランジスタを有する構成となっている。各トランジスタは、例えばＮチャネルのＭＯＳトランジスタが用いられる。
【００２４】
画素１０には、転送線ＴＸ、リセット線ＲＳＴおよび選択線ＳＥＬの３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線ＴＸ、リセット線ＲＳＴおよび選択線ＳＥＬの各一端は、垂直選択回路１１（図１参照）の各画素行に対応した出力端に、画素行単位で接続されている。
【００２５】
フォトダイオードＰＤは、アノードが負側電源、例えばグランドに接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオードＰＤのカソード電極は、転送トランジスタＴｒ−ｔｘを介して増幅トランジスタＴｒ−ａｍｐのゲート電極と電気的に接続されている。この増幅トランジスタＴｒ−ａｍｐのゲート電極と電気的に繋がった容量ＣFDがフローティングディフュージョンとなる。
【００２６】
転送トランジスタＴｒ−ｔｘは、フォトダイオードＰＤのカソード電極と容量ＣFDとの間に接続され、高レベル（例えば、Ｖｄｄレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスが転送線ＴＸを介してゲート電極に与えられることによってオン状態となる。これにより、フォトダイオードＰＤで光電変換された光電荷を容量ＣFDに転送する。
【００２７】
リセットトランジスタＴｒ−ｒｓｔは、ドレイン電極が電源電位ＶＤＤに、ソース電極が容量ＣFDにそれぞれ接続され、Ｈｉｇｈアクティブのリセットパルスがリセット線ＲＳＴを介してゲート電極に与えられることによってオン状態となる。これにより、フォトダイオードＰＤから容量ＣFDへの信号電荷の転送に先立って、容量ＣFDの電荷を電源電位ＶＤＤに捨てることによって容量ＣFDをリセットする。
【００２８】
増幅トランジスタＴｒ−ａｍｐは、ゲート電極が容量ＣFDに、ドレイン電極が電源電位ＶＤＤにそれぞれ接続され、リセットトランジスタＴｒ−ｒｓｔによってリセットした後の容量ＣFDの電位をリセットレベルとして出力する。さらに、増幅トランジスタＴｒ−ａｍｐは、転送トランジスタＴｒ−ｔｘによって信号電荷を転送した後の容量ＣFDの電位を信号レベルとして出力する。
【００２９】
選択トランジスタＴｒ−ｓｅｌは、例えば、ドレイン電極が増幅トランジスタＴｒ−ａｍｐのソースに、ソース電極が垂直信号線ＶＤＬにそれぞれ接続され、Ｈｉｇｈアクティブの選択パルスが選択線ＳＥＬを介してゲートに与えられることによってオン状態となる。これにより、画素１０を選択状態として増幅トランジスタＴｒ−ａｍｐから出力される信号を垂直信号線ＶＤＬに中継する。
【００３０】
なお、画素１０としては、上記構成の４つのトランジスタからなる回路素子領域の構成に限られるものではなく、増幅トランジスタＴｒ−ａｍｐと選択トランジスタＴｒ−ｓｅｌとを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。
【００３１】
［画素レイアウトの一例］
図３は、画素レイアウトの一例を示す模式平面図である。画素は、フォトダイオードＰＤを配置する領域と、転送トランジスタＴｒ−ｔｘ、フローティングディフュージョンＦＤ、リセットトランジスタＴｒ−ｒｓｔ、増幅トランジスタＴｒ−ａｍｐおよび選択トランジスタＴｒ−ｓｅｌから成る回路素子領域とを備えている。これらの領域は、素子分離部ＩＳＬによって分離されている。
【００３２】
素子分離部ＩＳＬとしては、ＳＴＩ（Shallow Trench Isolation）構造が適用される。ＳＴＩ構造は、半導体基板に素子分離溝を形成し、溝内にシリコン酸化膜等の絶縁膜を埋め込んだものである。ＳＴＩ構造は、ＬＯＣＯＳ（Local Oxidation of Silicon）構造に比べて微細な分離帯を形成することができる。
【００３３】
［本実施形態に係る固体撮像装置の素子分離部の構造］
図４は、本実施形態に係る固体撮像装置の素子分離部の構造を説明する模式断面図である。この模式断面図は、図３における画素レイアウトの模式平面図におけるＡ−Ａ線断面となっている。上記画素レイアウトの一例で説明したように、画素は、フォトダイオードＰＤを配置する領域と、周辺回路となる素子を配置する回路素子領域とを備えており、両者間に素子分離部ＩＳＬが設けられている。
【００３４】
ここで、回路素子領域にはｎ＋導電型の半導体層がｐ導電型の分離層を伴って構成され、フォトダイオード領域にはｐ＋導電型とｎ導電型との接合による半導体層が構成されている。両者間となる素子分離部ＩＳＬは、ｐ＋導電型を介してシリコン酸化膜等の絶縁膜が埋め込まれた構成となっている。
【００３５】
このような構造において、本実施形態に係る固体撮像装置は、素子分離部ＩＳＬの深さとして、中央に関して一方側の深さｄ１より他方側の深さｄ２が深くなるよう形成されている。
【００３６】
より具体的には、素子分離部のうち中央に関してフォトダイオードＰＤ側より回路素子領域側の方が深く形成されたものである。ここで、素子分離部の一方側であるフォトダイオードＰＤ側の深さｄ１は、フォトダイオードＰＤのｐｎ接合位置より浅く、他方側である回路素子領域側の深さｄ２は回路素子領域のｐｎ接合位置より深く形成されている。
【００３７】
このように、素子分離部ＩＳＬの深さが中央に関して一方側より他方側の方が深く形成されていることによって、素子分離部ＩＳＬの底部の深い側の端部に応力を集め、浅い側の端部での応力を低減することができるようになる。
【００３８】
つまり、素子分離部ＩＳＬの深さとして、中央に関して一方側より他方側の方を深く形成し、深い側を回路素子領域側、浅い側をフォトダイオードＰＤ側にすることで、フォトダイオードＰＤから遠い位置に応力集中する端部が配置されることになる。これにより、応力による欠陥で生じるリーク電流がフォトダイオードＰＤや回路素子領域に流れ込むことを抑制する。
【００３９】
また、素子分離部ＩＳＬのフォトダイオードＰＤ側の深さｄ１がフォトダイオードＰＤのｐｎ接合位置より浅く、回路素子領域側の深さｄ２が回路素子領域のｐｎ接合位置より深く形成されていることで、段差によって構成される端部（隅部）がフォトダイオードＰＤと回路素子領域のそれぞれのｐｎ接合位置から離れることになる。これにより、素子分離部ＩＳＬの端部で発生しやすい応力による欠陥で生じるリーク電流がフォトダイオードＰＤや回路素子領域のｐｎ接合部分（より詳細には、ｐｎ接合のｎ側領域）に入り込むことを効果的に抑制する。
【００４０】
［比較例の構造］
図５は、比較例の構造を説明する模式断面図である。図５（ａ）に示す比較例（その１）では、画素１０を構成するフォトダイオード領域と、回路素子領域との間に素子分離部ＩＳＬが設けられている。ここで、回路素子領域にはｎ＋導電型の半導体層がｐ導電型の分離層を伴って構成され、フォトダイオード領域にはｐ＋導電型とｎ導電型との接合による半導体層が構成されている。両者間となる素子分離部ＩＳＬは、ｐ＋導電型を介してシリコン酸化膜等の絶縁膜が埋め込まれた構成となっている。比較例（その１）では、素子分離部ＩＳＬが一定の同じ深さまで形成されている。
【００４１】
図５（ｂ）に示す比較例（その２）では、上記と同様、画素１０を構成するフォトダイオード領域と、回路素子領域との間に素子分離部ＩＳＬが設けられているが、素子分離部ＩＳＬの中央部に凸部が設けられたものとなっている。
【００４２】
すなわち、回路素子領域にはｎ＋導電型の半導体層がｐ導電型の分離層を伴って構成され、フォトダイオード領域にはｐ＋導電型とｎ＋導電型との接合による半導体層が構成されている。両者間となる素子分離部ＩＳＬは、ｐ＋導電型を介してシリコン酸化膜等の絶縁膜が埋め込まれた構成となっているが、中央部分に凸部が設けられ、両脇の部分に比べて深く構成されている。
【００４３】
図５（ｂ）に示す比較例（その２）の構造では、フォトダイオード領域に近い部分での応力は低減するものの、回路素子領域も素子分離部ＩＳＬが浅くなり、回路素子領域のｎ＋導電型と素子分離部下のp＋導電型あるいはｐ導電型の分離層との境界が素子分離部ＩＳＬの隅部に近くなり、別のリーク電流が発生する。
【００４４】
［せん断応力成分について］
図６、図７は、本実施形態および比較例の各構造でのせん断応力成分（Sxy）のシミュレーション結果を示す図である。各図は画素構造に対応したせん断応力の分布を計算したもので、数値は相対値であって数値が大きいほど応力が大きいことを表している。
【００４５】
図６は比較例（その１）の構造に対応したせん断応力の分布であり、（ａ）は素子分離部の深さ（基板表面からの深さ。以下同じ。）が５０ｎｍ、（ｂ）は素子分離部の深さが１５０ｎｍの場合を示している。フォトダイオード領域側での素子分離部の端部の応力を各々見ると、図５（ａ）に示す素子分離部領域の深さが５０ｎｍのときと８．９、図５（ｂ）に示す素子分離部領域の深さが１５０ｎｍのときでそれぞれ１２．０となっている。
【００４６】
図７（ａ）は、比較例（その２）の構造に対応したせん断応力の分布、図７（ｂ）は、本実施形態の構造に対応したせん断応力の分布を示している。図７（ａ）に示す比較例（その２）の構造では、素子分離部の深さの深い部分が１５０ｎｍ、浅い部分が５０ｎｍとなっている。上記比較例（その１）の場合と同じ条件で応力を求めると、素子分離部の浅い部分の隅部において応力は７．５となっている。この値は、図６（ａ）、（ｂ）に示す比較例（その１）の構造での応力より小さくなっている。
【００４７】
図７（ｂ）に示す本実施形態の構造では、素子分離部の深さの深い部分が１５０ｎｍ、浅い部分が５０ｎｍとなっている。上記比較例（その１）、比較例（その２）の場合と同じ条件で応力を求めると、素子分離部の浅い部分の隅部において応力は７．２であり、比較例（その１）、比較例（その２）の場合に比べて応力が低減していることが分かる。
【００４８】
さらに、本実施形態の構造では、素子分離部におけるｐｎ接合付近での応力は１．７となっており、比較例（その２）の構造でのｐｎ接合付近での応力７．５に比べて大幅な低減効果を発揮している。これにより、この部分でのリーク電流の発生も防ぐことができる。
【００４９】
＜２．固体撮像装置の製造方法＞
［本実施形態に係る固体撮像装置の製造方法］
図８〜図１０は、本実施形態に係る固体撮像装置の製造方法を説明する模式断面図である。先ず、図８（ａ）に示すように、半導体基板２０、例えばシリコン基板を酸化して、５〜２０ｎｍ厚程度のシリコン酸化膜２１を形成する。次いで、ＣＶＤ（Chemical Vapor Deposition）法などによって、５０〜２００ｎｍ程度のシリコン窒化膜２２を形成する。
【００５０】
次に、図８（ｂ）に示すように、表面のシリコン窒化膜２２とシリコン酸化膜２１とを通常のフォトリソグラフィー工程とエッチング工程とを用いてパターニングする。このとき、エッチングされた領域は後に素子分離部となる。
【００５１】
次いで、図８（ｃ）に示すように、このシリコン窒化膜２２をマスクとして半導体基板２０を５０〜１００ｎｍ程度エッチングし、溝（第１の凹部３１）を作成する。次に、図９（ａ）に示すように、フォトリソグラフィー工程を用いて溝（第１の凹部３１）の約半分（フォトダイオードを形成する側の約半分）を覆うような形でフォトレジストＲをパターニングする。そして、図９（ｂ）に示すように、パターニングしたフォトレジストＲをマスクとして、さらに半導体基板２０を５０〜１００ｎｍ程度エッチングする。これにより、第１の凹部３１の一部である中央から略半分に、第１の凹部３１より深い第２の凹部３２が形成される。
【００５２】
フォトレジストＲを除去後、図９（ｃ）に示すように、半導体基板の表面を酸化し、２〜１０ｎｍ程度のシリコン酸化膜２３を形成する。さらに、チャネルストップ層として、第１の凹部３１および第２の凹部３２の下にｐ＋導電型不純物、例えばボロンを注入エネルギー１０〜５０ｋｅＶ程度、ドーズ量１×１０12〜１×１０13個／ｃｍ2程度でイオン注入する。
【００５３】
次に、図１０（ａ）に示すように、埋め込み酸化膜２５をＣＶＤ工程などを用いて形成する。このとき、埋め込み酸化膜２５は、前述したシリコン窒化膜２２を完全に覆うような膜厚で形成するものとする。
【００５４】
次いで、シリコン窒化膜２２上部の埋め込み酸化膜２５をＣＭＰ（Chemical Mechanical Polishing）プロセスを用いて除去し、図１０（ｂ）に示すような表面が平坦化された構造を作成する。その後、上部のシリコン窒化膜２２を除去し、フォトダイオード領域、回路素子領域に所望の不純物を注入することで、フォトダイオードＰＤおよびトランジスタを形成し、図１０（ｃ）に示す本実施形態の固体撮像装置の構造が完成する。
【００５５】
本実施形態の製造方法によれば、作成された非対称な深さ構造を有する素子分離部ＩＳＬの下に凸な部分の効果によってフォトダイオード側の素子分離部端での応力を緩和する。これにより、フォトダイオードＰＤに流れ込むリーク電流の発生を抑制できる。また、回路素子領域においてもリーク電流の発生を抑えることができる。
【００５６】
［比較例に係る固体撮像装置の製造方法］
図１１〜図１３は、比較例に係る固体撮像装置の製造方法を説明する模式断面図である。先ず、図１１（ａ）に示すように、半導体基板２０、例えばシリコン基板を酸化して、５〜２０ｎｍ厚程度のシリコン酸化膜２１を形成する。次いで、ＣＶＤ法などによって、５０〜２００ｎｍ程度のシリコン窒化膜２２を形成する。
【００５７】
次に、図１１（ｂ）に示すように、表面のシリコン窒化膜２２とシリコン酸化膜２１とを通常のフォトリソグラフィー工程とエッチング工程とを用いてパターニングする。このとき、エッチングされた領域は後に素子分離部となる。
【００５８】
次いで、図１１（ｃ）に示すように、このシリコン窒化膜２２をマスクとして半導体基板２０を５０〜１００ｎｍ程度エッチングし、溝を作成する。次いで、図１２（ａ）に示すように、エッチングをした表面に熱酸化膜２４を形成し、さらにこの部分にｐ＋導電型の不純物領域を形成する。
【００５９】
その後、図１２（ｂ）に示すように、埋め込み酸化膜２５を形成した後、シリコン窒化膜２２が露出するまで上部をＣＭＰプロセスによって除去し、図１２（ｃ）に示すような表面が平坦化された構造を作成する。
【００６０】
次いで、図１３（ａ）に示すように、シリコン窒化膜を除去した後、フォトダイオード領域にｐｎ接合からなるフォトダイオードＰＤを、回路素子領域にｎ＋導電型のトランジスタを形成し、図１３（ｂ）に示すような比較例の構造が完成する。
【００６１】
＜３．電子機器＞
図１４は、本実施形態に係る電子機器の一例である撮像装置の構成例を示すブロック図である。図１４に示すように、撮像装置９０は、レンズ群９１を含む光学系、固体撮像装置９２、カメラ信号処理回路であるＤＳＰ（Digital Signal Processor）回路９３、フレームメモリ９４、表示装置９５、記録装置９６、操作系９７および電源系９８等を有している。これらのうち、ＤＳＰ回路９３、フレームメモリ９４、表示装置９５、記録装置９６、操作系９７および電源系９８がバスライン９９を介して相互に接続された構成となっている。
【００６２】
レンズ群９１は、被写体からの入射光（像光）を取り込んで固体撮像装置９２の撮像面上に結像する。固体撮像装置９２は、レンズ群９１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置９２として、先述した本実施形態の固体撮像装置が用いられる。
【００６３】
表示装置９５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、固体撮像装置９２で撮像された動画または静止画を表示する。記録装置９６は、固体撮像装置９２で撮像された動画または静止画を、不揮発性メモリやビデオテープ、ＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【００６４】
操作系９７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系９８は、ＤＳＰ回路９３、フレームメモリ９４、表示装置９５、記録装置９６および操作系９７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【００６５】
このような撮像装置９０は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールに適用される。この固体撮像装置９２として先述した本実施形態に係る固体撮像装置を用いることで、ノイズの抑制された高画質の撮像装置を提供できることになる。
【符号の説明】
【００６６】
１…固体撮像装置、１０…画素、１１…垂直選択回路、１２…水平選択／信号処理回路、１３…出力回路、ＩＳＬ…素子分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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