(57)【要約】【課題】酸化雰囲気での熱処理によるＳｉ−ＳｉＧｅ積層体の表面からの酸化速度の位置による差異を抑えつつ、歪緩和ＳｉＧｅ層の主表面に設けられた歪みＳｉ層の主表面の表面粗さを小さくできる半導体基板の製造方法を提供する。【解決手段】半導体基板の製造方法は、基板に第１Ｓｉ層を形成する第１シリコン層形成工程Ｓ１と、その上に第１ＳｉＧｅ層を形成する第１シリコンゲルマニウム層形成工程Ｓ２と、その上に第２Ｓｉ層を形成する第２シリコン層形成工程Ｓ３と、その上に第２ＳｉＧｅ層を形成する第２シリコンゲルマニウム層形成工程Ｓ４と、その上にＳｉキャップ層を形成するシリコンキャップ層形成工程Ｓ５と、酸化雰囲気でこれらＳｉ−ＳｉＧｅ積層体を熱処理する改質工程Ｓ６と、熱処理で形成された酸化物を除去する酸化物除去工程Ｓ７と、露出した歪緩和ＳｉＧｅ層に第３Ｓｉ層（歪みＳｉ層）を形成する第３シリコン層形成工程Ｓ８と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン単結晶層を主表面に有する基板における前記主表面に、Ｓｉからなる第１シリコン層を形成する第１シリコン層形成工程と、
前記第１シリコン層形成工程により形成された前記第１シリコン層の主表面に、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）からなる第１シリコンゲルマニウム層を形成する第１シリコンゲルマニウム層形成工程と、
前記第１シリコンゲルマニウム層形成工程により形成された前記第１シリコンゲルマニウム層の主表面に、Ｓｉからなる第２シリコン層を形成する第２シリコン層形成工程と、
前記第２シリコン層形成工程により形成された前記第２シリコン層の主表面に、Ｓｉ１−ｙＧｅｙ（０＜ｘ≦ｙ＜１）からなる第２シリコンゲルマニウム層を形成する第２シリコンゲルマニウム層形成工程と、
前記シリコン単結晶層、前記第１シリコン層、前記第１シリコンゲルマニウム層、前記第２シリコン層及び前記第２シリコンゲルマニウム層を有するＳｉ−ＳｉＧｅ積層体に対して、酸化雰囲気中での熱処理を行い、前記Ｓｉ−ＳｉＧｅ積層体を改質させて歪緩和シリコンゲルマニウム層を形成する改質工程と、
前記改質工程による前記歪緩和シリコンゲルマニウム層の形成に伴って前記歪緩和シリコンゲルマニウム層の主表面側に形成された酸化物を除去する酸化物除去工程と、
前記酸化物除去工程により露出した前記歪緩和シリコンゲルマニウム層の主表面に、Ｓｉからなる第３シリコン層を形成する第３シリコン層形成工程と、を備える半導体基板の製造方法。
【請求項２】
前記第１シリコン層形成工程により形成される前記第１シリコン層の厚さ、及び前記第２シリコン層形成工程により形成される前記第２シリコン層の厚さは、各々１ｎｍ以上５ｎｍ以下である請求項１に記載の半導体基板の製造方法。
【請求項３】
前記第１シリコン層形成工程における前記第１シリコン層を形成する際の前記基板の主表面の温度、及び前記第２シリコン層形成工程における前記第２シリコン層を形成する際の前記第１シリコンゲルマニウム層の主表面の温度は、各々４５０℃以上６５０℃以下である請求項１又は２に記載の半導体基板の製造方法。
【請求項４】
前記第１シリコンゲルマニウム層形成工程により形成される前記第１シリコンゲルマニウム層はＳｉ１−ｘＧｅｘ（０．１０＜ｘ＜０．２５）からなる請求項１から３のいずれかに記載の半導体基板の製造方法。
【請求項５】
前記基板は、シリコンウェーハの主表面又は内部に酸化層を備え、前記酸化層の主表面に前記シリコン単結晶層を備えた構造を有するＳＯＩ基板である請求項１から４のいずれかに記載の半導体基板の製造方法。
【請求項６】
前記第２シリコンゲルマニウム層形成工程により形成された前記第２シリコンゲルマニウム層の主表面に、Ｓｉからなるシリコンキャップ層を形成するシリコンキャップ層形成工程をさらに備え、
前記改質工程は、前記シリコンキャップ層をさらに有する前記Ｓｉ−ＳｉＧｅ積層体に対して熱処理を行う請求項１から５のいずれかに記載の半導体基板の製造方法。
【請求項７】
前記第２シリコン層形成工程と前記第２シリコンゲルマニウム層形成工程とを順に複数回繰り返して行う請求項１から６のいずれかに記載の半導体基板の製造方法。
【請求項８】
歪緩和シリコンゲルマニウム層の主表面に設けられたシリコン層の主表面の表面粗さ（ＲＭＳ）が３ｎｍ以下である半導体基板。
【請求項９】
シリコン単結晶層を主表面に有する基板における前記主表面に設けられたＳｉからなる第１シリコン層と、
前記第１シリコン層の主表面に設けられたＳｉ１−ｘＧｅｘ（０＜ｘ＜１）からなる第１シリコンゲルマニウム層と、
前記第１シリコンゲルマニウム層の主表面に設けられたＳｉからなる第２シリコン層と、
前記第２シリコン層の主表面に設けられたＳｉ１−ｙＧｅｙ（０＜ｘ≦ｙ＜１）からなる第２シリコンゲルマニウム層と、を備えるＳｉ−ＳｉＧｅ積層体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪緩和シリコンゲルマニウム層を有する半導体基板及びその製造方法、並びにＳｉ−ＳｉＧｅ積層体に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体デバイスの高速化は、かつては素子全体のダウンスケーリングによって行われることが一般的であった。しかし、半導体プロセスの微細化が進む中で、ダウンスケーリングによる高速化も限界に達しつつあった。半導体デバイスのさらなる高速化を図るものとして、シリコンの結晶格子を歪ませた歪みシリコン層を有する歪みシリコン基板が知られている。この歪みシリコン基板は、結晶格子の歪みにより、電子や正孔の移動度を増大させたものである。歪みシリコン基板の中でも特に、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と組み合わせた歪みＳＯＩ基板は、半導体デバイスの高速化と省電力化が期待できることから有望視されている。
【０００３】
歪みＳＯＩ基板は、ＳＧＯＩ（ＳｉＧｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層上に歪みシリコン層を形成した構造を有している。歪みシリコン層における歪みは、ＳＧＯＩ層とシリコン単結晶との格子間隔の差から生じるので、ＳＧＯＩ層はＧｅ濃度に対応した格子定数を有する必要があり、そのためにはＧｅ濃度を調整してＳＧＯＩ層を作製する必要がある。ここで、ＳＧＯＩ層を作製する方法としては、シリコン単結晶層と、その主表面の内部に埋め込まれた酸化層（ＢＯＸ層）とを有するＳＯＩ基板を用い、このＳＯＩ基板の主表面にシリコンゲルマニウム層が形成されたＳｉ−ＳｉＧｅ積層体を、高温の酸化雰囲気で熱処理するＧｅ酸化濃縮法がよく知られている。この方法では、シリコンゲルマニウム層に含まれるＧｅ原子が、熱処理中にＳＯＩ基板上のシリコン単結晶層に拡散することで、ＢＯＸ層上にＳＧＯＩ層が形成される。このとき、Ｇｅ原子の拡散は、Ｓｉ−ＳｉＧｅ積層体の最外層から形成される酸化物の膜とＢＯＸ層とによりブロックされるので、Ｓｉ−ＳｉＧｅ積層体の最外層の表面からの酸化が進行してＳＧＯＩ層の厚さが薄くなり、Ｇｅ原子がしだいに濃縮されて、Ｇｅ濃度の高いＳＧＯＩ層が形成される。
【０００４】
このＧｅ酸化濃縮法では、一般に、ＳＯＩ基板上に成長した、Ｇｅ濃度が低く歪みが大きく厚いシリコンゲルマニウム層が用いられる。このため、熱処理で形成されるＳＧＯＩ層の歪みの緩和が不十分であったり、急激に高密度の格子欠陥が発生してＳＧＯＩ層の表面が荒れたりするため、この方法は実用化に至っていない。
【０００５】
一方で、歪緩和シリコンゲルマニウム層（結晶格子の歪みが緩和されたシリコンゲルマニウム層）を形成する方法としては、傾斜組成法、イオン注入を用いた方法、及び低温シリコン層を介する方法が知られている。
【０００６】
このうち、傾斜組成法は、シリコンゲルマニウム層のゲルマニウム濃度を徐々に高めながらシリコンゲルマニウム層を基板に形成する方法である（例えば、下記非特許文献１参照）。非特許文献１には、シリコンゲルマニウム層のゲルマニウム濃度を１０％Ｇｅ／μｍの傾斜で徐々に高めていく方法が開示されている。
【０００７】
また、イオン注入を用いた方法は、ＨｅやＡｒ等のイオンを基板やシリコンゲルマニウム層に注入し、基板とシリコンゲルマニウム層との間に格子欠陥の発生源をもたらす方法である（例えば、下記非特許文献２、３参照）。非特許文献２には、シリコンゲルマニウム擬似層を形成したシリコン基板にＨｅ＋イオンを注入する方法が開示されている。また、非特許文献３には、シリコン基板にＡｒ＋イオンを注入する方法が開示されている。
【０００８】
また、低温シリコン層を介する方法は、基板上に６００℃以下の低温でシリコン層を成膜し、その後にシリコンゲルマニウム層を成長させる方法である（例えば、下記非特許文献４、５参照）。低温でシリコン層を成膜することにより、シリコン層の点欠陥密度が高められるとともに、シリコン層に格子欠陥の発生源がもたらされて格子欠陥が発生し易くなる。非特許文献４及び５には、シリコン基板に８００℃でシリコン層を形成した後に４００℃でシリコン層を成膜し、その後にシリコンゲルマニウム層を成長する方法が開示されている。
【０００９】
一方で、基板上に形成されたシリコンゲルマニウム層の格子緩和を促すための方法も知られている（例えば、下記特許文献１及び非特許文献６参照）。特許文献１には、基板上にゲルマニウム濃度の高いシリコンゲルマニウム層を成長させた後で、ゲルマニウム濃度の低いシリコンゲルマニウム層を成長させる方法が開示されている。また、非特許文献６には、複数のシリコンゲルマニウム層の間に厚いシリコン層を形成する方法が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第２００６／０３３２９２号パンフレット
【非特許文献】
【００１１】
【非特許文献１】Ｆｉｔｓｇｅｒａｌｄ，  Ｅ．  Ａ．  ｅｔ  ａｌ，  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ，  ５９，  （１９９１）  ｐ．８１１
【非特許文献２】Ｃａｉ，  Ｊ．  ｅｔ  ａｌ，  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  ９５，  （２００４）  ｐ．５３４７
【非特許文献３】Ｓａｗａｎｏ，  Ｋ．  ｅｔ  ａｌ，  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ，  ８５，  （２００４）  ｐ．２５１４
【非特許文献４】Ｃｈｅｎ，  Ｈ．  ｅｔ  ａｌ，  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  ７９，  （１９９６）  ｐ．１１６７
【非特許文献５】Ｌｉ，  Ｊ．  Ｈ．  ｅｔ  ａｌ，  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ，  ７１，  （１９９７）  ｐ．３１３２
【非特許文献６】Ｓ．  Ｗ．  Ｌｅｅ  ｅｔ  ａｌ，  Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ，  ４４７−４４８，  （２００４）  ｐ．３０２−３０５
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＳＯＩ基板上に成長したシリコンゲルマニウム層を用いてＧｅ酸化濃縮法を行ったときの問題点を解決するため、上述の歪緩和シリコンゲルマニウム層をＳＧＯＩ層の作製に用いることも考えられる。
【００１３】
しかし、特許文献１及び非特許文献１〜６に記載されたいずれの技術において作成した歪緩和シリコンゲルマニウム層は、結晶構造における歪みが緩和されているものの、酸化雰囲気での熱処理を行う前に既に高密度の欠陥が発生していた。この熱処理によるＳｉ−ＳｉＧｅ積層体の表面からの酸化速度は、欠陥の局在に影響され易い。そのため、この酸化速度は歪緩和シリコンゲルマニウム層内の位置によって大きく異なり、熱処理によって形成されるＳＧＯＩ層の表面粗さを小さくすることは困難であった。
【００１４】
従って、本発明は、酸化雰囲気での熱処理によるＳｉ−ＳｉＧｅ積層体の表面からの酸化速度の位置による差異を抑えつつ、歪緩和シリコンゲルマニウム層の主表面に設けられた歪みシリコン層の主表面の表面粗さを小さくすることができる半導体基板の製造方法、並びに半導体基板及びＳｉ−ＳｉＧｅ積層体を提供することを目的とする。
【課題を解決するための手段】
【００１５】
（１）  本発明の半導体基板の製造方法は、シリコン単結晶層を主表面に有する基板における前記主表面に、Ｓｉからなる第１シリコン層を形成する第１シリコン層形成工程と、前記第１シリコン層形成工程により形成された前記第１シリコン層の主表面に、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）からなる第１シリコンゲルマニウム層を形成する第１シリコンゲルマニウム層形成工程と、前記第１シリコンゲルマニウム層形成工程により形成された前記第１シリコンゲルマニウム層の主表面に、Ｓｉからなる第２シリコン層を形成する第２シリコン層形成工程と、前記第２シリコン層形成工程により形成された前記第２シリコン層の主表面に、Ｓｉ１−ｙＧｅｙ（０＜ｘ≦ｙ＜１）からなる第２シリコンゲルマニウム層を形成する第２シリコンゲルマニウム層形成工程と、前記シリコン単結晶層、前記第１シリコン層、前記第１シリコンゲルマニウム層、前記第２シリコン層及び前記第２シリコンゲルマニウム層を有するＳｉ−ＳｉＧｅ積層体に対して、酸化雰囲気中での熱処理を行い、前記Ｓｉ−ＳｉＧｅ積層体を改質させて歪緩和シリコンゲルマニウム層を形成する改質工程と、前記改質工程による前記歪緩和シリコンゲルマニウム層の形成に伴って前記歪緩和シリコンゲルマニウム層の主表面側に形成された酸化物を除去する酸化物除去工程と、前記酸化物除去工程により露出した前記歪緩和シリコンゲルマニウム層の主表面に、Ｓｉからなる第３シリコン層を形成する第３シリコン層形成工程と、を備える。
【００１６】
（２）  前記第１シリコン層形成工程により形成される前記第１シリコン層の厚さ、及び前記第２シリコン層形成工程により形成される前記第２シリコン層の厚さは、各々１ｎｍ以上５ｎｍ以下であることが好ましい。
【００１７】
（３）  前記第１シリコン層形成工程における前記第１シリコン層を形成する際の前記基板の主表面の温度、及び前記第２シリコン層形成工程における前記第２シリコン層を形成する際の前記第１シリコンゲルマニウム層の主表面の温度は、各々４５０℃以上６５０℃以下であることが好ましい。
【００１８】
（４）  前記第１シリコンゲルマニウム層形成工程により形成される前記第１シリコンゲルマニウム層はＳｉ１−ｘＧｅｘ（０．１０＜ｘ＜０．２５）からなることが好ましい。
【００１９】
（５）  前記基板は、シリコンウェーハの主表面又は内部に酸化層を備え、前記酸化層の主表面に前記シリコン単結晶層を備えた構造を有するＳＯＩ基板であることが好ましい。
【００２０】
（６）  前記第２シリコンゲルマニウム層形成工程により形成された前記第２シリコンゲルマニウム層の主表面に、Ｓｉからなるシリコンキャップ層を形成するシリコンキャップ層形成工程をさらに備え、
前記改質工程は、前記シリコンキャップ層をさらに有する前記Ｓｉ−ＳｉＧｅ積層体に対して熱処理を行うことが好ましい。
【００２１】
（７）  前記第２シリコン層形成工程と前記第２シリコンゲルマニウム層形成工程とを順に複数回繰り返して行うことが好ましい。
【００２２】
（８）  本発明の半導体基板は、歪緩和シリコンゲルマニウム層の主表面に設けられたシリコン層の主表面の表面粗さ（ＲＭＳ）が３ｎｍ以下である。
【００２３】
（９）  本発明のＳｉ−ＳｉＧｅ積層体は、シリコン単結晶層を主表面に有する基板における前記主表面に設けられたＳｉからなる第１シリコン層と、前記第１シリコン層の主表面に設けられたＳｉ１−ｘＧｅｘ（０＜ｘ＜１）からなる第１シリコンゲルマニウム層と、前記第１シリコンゲルマニウム層の主表面に設けられたＳｉからなる第２シリコン層と、前記第２シリコン層の主表面に設けられたＳｉ１−ｙＧｅｙ（０＜ｘ≦ｙ＜１）からなる第２シリコンゲルマニウム層と、を備える。
【発明の効果】
【００２４】
本発明によれば、酸化雰囲気での熱処理によるＳｉ−ＳｉＧｅ積層体の表面からの酸化速度の位置による差異を抑えつつ、歪緩和シリコンゲルマニウム層の主表面に設けられた歪みシリコン層の主表面の表面粗さを小さくすることができる半導体基板の製造方法、並びに半導体基板及びＳｉ−ＳｉＧｅ積層体を提供できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の半導体基板の製造方法の第１実施態様を示すフローチャートである。
【図２】（ａ）〜（ｄ）は、第１実施態様の半導体基板の製造方法による基板１１の主表面近傍の変化を順次示す部分断面図である。
【図３】第１シリコンゲルマニウム層におけるゲルマニウム濃度と、第３シリコン層の表面粗さ（ＲＭＳ）との関係を示すグラフである。
【図４】本発明の実施例及び比較例で得られる半導体基板の表面状態を示すＡＦＭ像である。
【発明を実施するための形態】
【００２６】
次に、本発明の半導体ウェーハの製造方法の第１実施態様について図面を参照しながら説明する。図１は、本発明の半導体基板の製造方法の第１実施態様を示すフローチャートである。図２の（ａ）〜（ｄ）は、第１実施態様の半導体基板の製造方法による基板１１の主表面近傍の変化を順次示す部分断面図である。
【００２７】
〔第１実施態様〕
図１に示すように、第１実施態様の半導体基板の製造方法は、第１シリコン層形成工程Ｓ１と、第１シリコンゲルマニウム層形成工程Ｓ２と、第２シリコン層形成工程Ｓ３と、第２シリコンゲルマニウム層形成工程Ｓ４と、シリコンキャップ層形成工程Ｓ５と、改質工程Ｓ６と、酸化物除去工程Ｓ７と、第３シリコン層形成工程Ｓ８とを備える。
【００２８】
第１シリコン層形成工程Ｓ１は、シリコン単結晶層１１３を主表面に有する基板１１の主表面に第１シリコン層１０１を形成する工程である。第１シリコンゲルマニウム層形成工程Ｓ２は、第１シリコン層１０１の主表面に第１シリコンゲルマニウム層１０２を形成する工程である。第２シリコン層形成工程Ｓ３は、第１シリコンゲルマニウム層１０２の主表面に第２シリコン層１０３を形成する工程である。第２シリコンゲルマニウム層形成工程Ｓ４は、第２シリコン層１０３の主表面に第２シリコンゲルマニウム層１０４を形成する工程である。シリコンキャップ層形成工程Ｓ５は、第２シリコンゲルマニウム層１０４の主表面にシリコンキャップ層１０５を形成する工程である。改質工程Ｓ６は、シリコン単結晶層１１３、第１シリコン層１０１、第１シリコンゲルマニウム層１０２、第２シリコン層１０３、第２シリコンゲルマニウム層１０４及びシリコンキャップ層１０５を備えたＳｉ−ＳｉＧｅ積層体１０に対して酸化雰囲気中での熱処理を行って歪緩和シリコンゲルマニウム層１２を形成する工程である。酸化物除去工程Ｓ７は、歪緩和シリコンゲルマニウム層１２の形成に伴って歪緩和シリコンゲルマニウム層１２の主表面側に形成された酸化物２０を除去する工程である。第３シリコン層形成工程Ｓ８は、露出した歪緩和シリコンゲルマニウム層１２の主表面に第３シリコン層１３を形成する工程である。各工程の詳細については、後述する。
【００２９】
ここで、第１シリコン層１０１、第２シリコン層１０３及びシリコンキャップ層１０５は、Ｓｉからなる。また、第１シリコンゲルマニウム層１０２は、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）からなる。また、第２シリコンゲルマニウム層１０４は、Ｓｉ１−ｙＧｅｙ（０＜ｘ≦ｙ＜１）からなる。
【００３０】
第１シリコン層１０１、第１シリコンゲルマニウム層１０２、第２シリコン層１０３、第２シリコンゲルマニウム層１０４及びシリコンキャップ層１０５を形成する手段は、特に限定されないが、各層の膜厚をｎｍ単位で制御することが容易になる点で、分子線エピタキシー（ＭＢＥ）や化学気相成長法（ＣＶＤ）が好ましい。化学気相成長法（ＣＶＤ）を用いる場合、特に言及しない限り、気相成長温度及び成長時間は、各層の結晶状態や厚さに応じて適宜選択される。
【００３１】
第１実施態様の半導体基板の製造方法により、図２（ｄ）に示す半導体基板１が得られる。半導体基板１は、シリコンウェーハ１１１に形成された酸化層１１２の上に歪緩和シリコンゲルマニウム層１２が形成され、歪緩和シリコンゲルマニウム層１２の上に第３シリコン層１３が形成されたものである。
【００３２】
半導体基板１の製造方法で用いられる基板１１は、表面にシリコン単結晶層１１３を有するものを用いる。これにより、以下に述べる第１シリコン層形成工程Ｓ１においてシリコンと略等しい格子間隔を有する第１シリコン層１０１が形成される。そのため、第１シリコンゲルマニウム層１０２を成長し易くすることができる。その中でも特に、シリコンウェーハ１１１の主表面又は内部に酸化層１１２を備え、酸化層１１２の主表面にシリコン単結晶層１１３を備えた構造を有するＳＯＩ基板を用いることが好ましい。これにより、歪緩和シリコンゲルマニウム層１２を形成する際に、酸化層１１２とＳｉ−ＳｉＧｅ積層体１０の表面に形成される酸化物２０とによってＧｅ原子の拡散がブロックされる。そのため、Ｓｉ−ＳｉＧｅ積層体１０中にゲルマニウム原子を濃縮し、半導体基板１の第３シリコン層１３における結晶格子の歪みを大きくすることができる。
【００３３】
ここで、シリコン単結晶層１１３の主表面の結晶面は、（００１）面であることが好ましいが、シリコンゲルマニウム層を形成できる結晶面であれば、これに限定されない。また、酸化層１１２の材質は、シリコンウェーハ１１１へのゲルマニウム原子の拡散を抑制できる材料であれば特に限定されず、例えばＳｉＯ２等を用いることができる。また、酸化層１１２を形成する手段も、特に限定されず、表面に酸化膜を形成したシリコンウェーハ１１１及びシリコン単結晶層１１３を貼り合わせて熱処理してもよい。また、イオン注入法を用いて酸素をシリコンウェーハ１１１に注入して熱処理を行い、シリコンウェーハ１１１の内部の深いところに、シリコン酸化物からなるＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ、埋め込み酸化物）層を酸化層１１２として形成してもよい。
【００３４】
なお、基板１１は、表面にシリコン単結晶を有するものであれば限定されず、例えばシリコンウェーハ１１１のみから形成されていてもよく、この場合には、シリコンウェーハ１１１の全体がシリコン単結晶層１１３となる。
【００３５】
次に、第１実施態様の半導体基板１の製造方法における各工程（Ｓ１〜Ｓ８）について説明する。
【００３６】
（Ｓ１）第１シリコン層形成工程
基板１１のシリコン単結晶層１１３からなる主表面に、Ｓｉからなる第１シリコン層１０１を形成する。これにより、格子欠陥の発生し易い第１シリコン層１０１が基板１１の表面に形成される。そのため、第１シリコンゲルマニウム層形成工程Ｓ２で第１シリコンゲルマニウム層１０２を形成する際に、第１シリコン層１０１に発生する格子欠陥が、第１シリコン層１０１と第１シリコンゲルマニウム層１０２との格子不整合に起因する歪み応力を緩和して、第１シリコンゲルマニウム層１０２への格子欠陥の形成を低減することができる。
【００３７】
ここで、第１シリコン層１０１を形成する際の基板１１の主表面の温度は、４５０℃以上６５０℃以下であることが好ましい。特に、基板１１の主表面の温度を４５０℃以上にすることにより、第１シリコン層１０１の単結晶性が保たれる。そのため、基板１１からの第１シリコンゲルマニウム層１０２の単結晶を成長し易くすることができる。一方、基板１１の主表面の温度を６５０℃以下にすることにより、第１シリコン層１０１に格子欠陥が発生し易くなる。そのため、第１シリコンゲルマニウム層１０２の歪み緩和が進行する。
【００３８】
第１シリコン層形成工程Ｓ１で形成される第１シリコン層１０１の厚さは、第１シリコン層１０１の結晶状態によって適宜選択されるが、例えば１ｎｍ以上５ｎｍ以下であることが好ましい。特に、第１シリコン層１０１の厚さを１ｎｍ以上にすることにより、第１シリコン層１０１による応力の緩和作用が確保される。そのため、第１シリコンゲルマニウム層１０２の歪み緩和をより確実に進めることができる。一方、第１シリコン層１０１の厚さを５ｎｍ以下とすることにより、ゲルマニウム原子が含まれていない第１シリコン層１０１の体積が低減される。そのため、改質工程Ｓ６を行ったときに形成される、歪緩和シリコンゲルマニウム層１２が所望のゲルマニウム濃度及び厚さを得るために必要な表面酸化膜２０の厚さを低減することができ、改質工程Ｓ６における酸化処理時間を短縮できる。
【００３９】
（Ｓ２）第１シリコンゲルマニウム層形成工程
第１シリコン層形成工程Ｓ１により形成された第１シリコン層１０１の主表面に、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）からなる第１シリコンゲルマニウム層１０２を形成する。これにより、第１シリコン層１０１と第１シリコンゲルマニウム層１０２との格子不整合によって、第１シリコン層１０１に格子欠陥が発生し、第１シリコンゲルマニウム層１０２の歪み緩和が進行する。そのため、第１シリコンゲルマニウム層１０２と略等しい格子間隔の第２シリコン層１０３と、第２シリコンゲルマニウム層１０４との格子不整合によって生じる歪み応力を低減し、第２シリコン層１０３に発生する格子欠陥を相対的に少なくすることができる。従って、第１シリコン層１０１と第２シリコン層１０３に格子欠陥の発生を分散でき、Ｓｉ−ＳｉＧｅ積層体１０の格子欠陥の局在を少なくすることができる。また、第１シリコン層１０１と第２シリコン層１０３に格子欠陥が発生することにより、第１シリコンゲルマニウム層１０２の歪み緩和量を高め、ひいては第２シリコンゲルマニウム層１０４の歪み緩和量も高めることができる。
【００４０】
ここで形成される第１シリコンゲルマニウム層１０２におけるゲルマニウム濃度は、１０ｍｏｌ％以上２５ｍｏｌ％以下であることが好ましい。特に、第１シリコンゲルマニウム層１０２のゲルマニウム濃度を１０ｍｏｌ％以上にすることで、第１シリコンゲルマニウム層１０２の格子間隔と第１シリコン層１０１の格子間隔との差が大きくなり、第１シリコンゲルマニウム層１０２と第１シリコン層１０１との格子不整合によって第１シリコン層１０１に適度な格子欠陥が発生する。そのため、第１シリコンゲルマニウム層１０２の歪み緩和を進行させ、第２シリコン層１０３への格子欠陥をより確実に少なくできる。一方、第１シリコンゲルマニウム層１０２のゲルマニウム濃度を２５ｍｏｌ％以下にすることで、第１シリコン層１０１と第１シリコンゲルマニウム層１０２との格子不整合が過度に大きくならず、第１シリコン層１０１に発生する格子欠陥の密度を適度に抑えることができる。
【００４１】
第１シリコンゲルマニウム層形成工程Ｓ２で形成される第１シリコンゲルマニウム層１０２の厚さは、例えば１５ｎｍ以上３０ｎｍ以下であることが好ましい。第１シリコンゲルマニウム層１０２の厚さを１５ｎｍ以上にすることにより、第１シリコンゲルマニウム層１０２が第１シリコン層１０１に与える歪み応力が大きくなり、第１シリコン層１０１に格子欠陥が形成され易くなり、第１シリコンゲルマニウム層１０２の歪緩和が進み易くなる。そのため、第２シリコン層１０３の格子欠陥の密度を相対的に低減できる。一方、第１シリコンゲルマニウム層１０２の厚さを３０ｎｍ以下にすることにより、第２シリコンゲルマニウム層１０４に比べて相対的にゲルマニウム濃度が低い第１シリコンゲルマニウム層１０２が必要以上に形成されなくなる。そのため、改質工程Ｓ６を行ったときに形成される歪緩和シリコンゲルマニウム層１２におけるゲルマニウム濃度の低下を抑制して、歪緩和シリコンゲルマニウム層１２が所望のゲルマニウム濃度を得るために必要な第２シリコンゲルマニウム層１０４の厚さを低減することができる。
【００４２】
（Ｓ３）第２シリコン層形成工程
第１シリコンゲルマニウム層形成工程Ｓ２により形成された第１シリコンゲルマニウム層１０２の主表面に、Ｓｉからなる第２シリコン層１０３を形成する。これにより、適度に歪みが緩和された第１シリコンゲルマニウム層１０２の表面に第２シリコン層１０３が形成される。この第２シリコン層１０３は、その表面に平行な方向の格子間隔が第１シリコンゲルマニウム層１０２と略等しく（すなわち第１シリコン層１０１よりも大きく）、かつ応力を緩和し易い性質を有する。そのため、第２シリコンゲルマニウム層形成工程Ｓ４で第２シリコンゲルマニウム層１０４を形成する際に、第２シリコン層１０３に発生する格子欠陥が、第２シリコン層１０３と第２シリコンゲルマニウム層１０４との格子不整合に起因する歪み応力を緩和して、第２シリコンゲルマニウム層１０４の歪み緩和をより進めることができる。従って、ゲルマニウム濃度がより高く格子間隔の大きな第２シリコンゲルマニウム層１０４を、第２シリコン層１０３の主表面に形成することも可能である。
【００４３】
ここで、第２シリコン層１０３を形成する際の第１シリコンゲルマニウム層１０２の主表面の温度は、４５０℃以上６５０℃以下であることが好ましい。特に、第１シリコンゲルマニウム層１０２の主表面の温度を４５０℃以上にすることにより、第２シリコン層１０３の単結晶性が保たれる。そのため、第２シリコンゲルマニウム層１０４の単結晶を成長し易くすることができる。一方、第１シリコンゲルマニウム層１０２の主表面の温度を６５０℃以下にすることにより、第２シリコン層１０３に格子欠陥が発生し易くなる。そのため、第２シリコンゲルマニウム層１０４の歪み緩和が進行する。
【００４４】
第２シリコン層形成工程Ｓ３で形成される第２シリコン層１０３の厚さは、第２シリコン層１０３の結晶状態によって適宜選択されるが、例えば１ｎｍ以上５ｎｍ以下であることが好ましい。特に、第２シリコン層１０３の厚さを１ｎｍ以上にすることにより、第２シリコン層１０３による応力の緩和作用が確保される。そのため、第２シリコンゲルマニウム層１０４の歪み緩和をより確実に進めることができる。また、第２シリコン層１０３の厚さを１ｎｍ以上にすることにより、第２シリコン層１０３の形成された主表面におけるゲルマニウム原子の濃度が、より確実に低減される。そのため、第２シリコン層１０３に、より確実に格子欠陥をもたらすことができる。一方、第２シリコン層１０３の厚さを５ｎｍ以下とすることにより、ゲルマニウム原子が含まれていない第２シリコン層１０３の体積が低減される。そのため、改質工程Ｓ６によって形成される、歪緩和シリコンゲルマニウム層１２が所望のゲルマニウム濃度及び厚さを得るために必要な表面酸化膜２０の厚さを低減することができ、後の改質工程Ｓ６における酸化処理時間を短縮できる。
【００４５】
（Ｓ４）第２シリコンゲルマニウム層形成工程
第２シリコン層形成工程Ｓ３により形成された第２シリコン層１０３の主表面に、Ｓｉ１−ｙＧｅｙ（０＜ｘ≦ｙ＜１）からなる第２シリコンゲルマニウム層１０４を形成する。これにより、第２シリコン層１０３と第２シリコンゲルマニウム層１０４との格子不整合によって第２シリコン層１０３に格子欠陥が発生する。そのため、歪緩和シリコンゲルマニウム層１２の形成に必要な結晶状態を確保しつつ、第２シリコンゲルマニウム層１０４の歪み緩和量を高めることができる。
【００４６】
ここで形成される第２シリコンゲルマニウム層１０４におけるゲルマニウム濃度（ｙ）は、第１シリコンゲルマニウム層１０２のゲルマニウム濃度（ｘ）以上であることが好ましい（ｘ≦ｙ）。これにより、Ｓｉ−ＳｉＧｅ積層体１０における平均のゲルマニウム濃度が高められる。そのため、歪緩和シリコンゲルマニウム層１２が所望のゲルマニウム濃度を得るために必要なシリコンゲルマニウム層１０２及び１０４の厚さを低減し、シリコンゲルマニウム層１０２及び１０４の形成時間を短縮することができる。一方、第２シリコンゲルマニウム層１０４のゲルマニウム濃度は、第１シリコンゲルマニウム層１０２の３倍以下であることが好ましい。これにより、第２シリコンゲルマニウム層１０４と、第１シリコンゲルマニウム層１０２や第２シリコン層１０３との間の格子不整合が過度に大きくならず、第２シリコンゲルマニウム層１０４における高密度の格子欠陥の発生が抑制される。そのため、歪緩和シリコンゲルマニウム層１２における表面の荒れを防ぐことができる。特に、第２シリコンゲルマニウム層１０４のゲルマニウム濃度は、第１シリコンゲルマニウム層１０２の１倍以上２．５倍以下であることが好ましい。これにより、第１シリコン層１０１と第２シリコン層１０３とに格子欠陥の発生が分散される。そのため、格子欠陥の局在を防ぎつつ、第１シリコンゲルマニウム層１０２と第２シリコンゲルマニウム層１０４の歪み緩和量を高めることができる。
【００４７】
第２シリコンゲルマニウム層形成工程Ｓ４で形成される第２シリコンゲルマニウム層１０４の厚さは、第２シリコンゲルマニウム層１０４のゲルマニウム濃度や改質後の歪緩和シリコンゲルマニウム層１２のゲルマニウム濃度及び厚さに応じて適宜設定されるが、例えば、第２シリコンゲルマニウム層１０４が第２シリコン層１０３に与える歪み応力が大きくなり、第２シリコン層１０３に格子欠陥が形成され易くなり、第２シリコンゲルマニウム層１０４の歪緩和が進み易くなる点で、３０ｎｍ以上であることが好ましい。また、半導体基板１の作製に要する時間が短縮できる点で、６０ｎｍ以下であることが好ましい。
【００４８】
図２（ａ）に示すように、第２シリコンゲルマニウム層形成工程Ｓ４までの各工程を行うことにより、シリコン単結晶層１１３、第１シリコン層１０１、第１シリコンゲルマニウム層１０２、第２シリコン層１０３及び第２シリコンゲルマニウム層１０４が形成される。そのため、本発明のＳｉ−ＳｉＧｅ積層体の一例である、Ｓｉ−ＳｉＧｅ積層体１０を作製できる。
【００４９】
なお、第２シリコン層形成工程Ｓ３と第２シリコンゲルマニウム層形成工程Ｓ４とを順に複数回繰り返して行うことも好ましい。これにより、第１シリコン層１０１及び第２シリコン層１０３の各々に格子欠陥が分散される。そのため、Ｓｉ−ＳｉＧｅ積層体１０における格子欠陥の局在をより低減でき、クロスハッチ状の凹凸をより低減できる。
【００５０】
（Ｓ５）シリコンキャップ層形成工程
図２（ａ）に示すように、第２シリコンゲルマニウム層形成工程Ｓ４により形成された第２シリコンゲルマニウム層１０４の主表面に、Ｓｉからなるシリコンキャップ層１０５を形成することが好ましい。これにより、第２シリコンゲルマニウム層１０４に含まれていたゲルマニウム原子が主表面に偏析し難くなるため、改質工程Ｓ６での酸化物２０の形成をスムーズに行える。
【００５１】
なお、形成されるシリコンキャップ層１０５の厚さは、シリコンゲルマニウム層１０２及び１０４のゲルマニウム濃度や、シリコン単結晶層１１３、第１シリコン層１０１、第１シリコンゲルマニウム層１０２、第２シリコン層１０３及び第２シリコンゲルマニウム層１０４の厚さに応じて適宜設定される。
【００５２】
（Ｓ６）改質工程
シリコンキャップ層形成工程Ｓ５までに形成されたＳｉ−ＳｉＧｅ積層体１０に対して、酸化雰囲気中での熱処理を行う。これにより、図２（ｂ）に示すように、Ｓｉ−ＳｉＧｅ積層体１０が改質され、歪緩和シリコンゲルマニウム層１２が形成されるとともに、Ｓｉ−ＳｉＧｅ積層体１０の最外層となるシリコンキャップ層１０５の主表面側が酸化される。そのため、歪緩和シリコンゲルマニウム層１２の主表面に酸化物２０が形成される。このとき、Ｓｉ−ＳｉＧｅ積層体１０は、格子欠陥の局在が低減されており、格子欠陥が分散しているので、Ｓｉ−ＳｉＧｅ積層体１０の格子欠陥に起因して生じていた、酸化物２０におけるミクロな厚さ分布の変動が低減される。そのため、酸化物除去工程Ｓ７により酸化物２０が除去されたとき、より表面粗さの小さい歪緩和シリコンゲルマニウム層１２を得ることができる。
【００５３】
改質工程Ｓ６で用いられる酸化雰囲気は、Ｓｉ−ＳｉＧｅ積層体１０を酸化できる雰囲気であれば特に限定されないが、例えば酸素を含有する雰囲気であることが好ましい。酸素を含有する雰囲気を酸化雰囲気として用いる場合、雰囲気における酸素濃度及び雰囲気の温度は、形成される歪緩和シリコンゲルマニウム層１２の厚さに応じて適宜設定される。
【００５４】
（Ｓ７）酸化物除去工程
改質工程Ｓ６による歪緩和シリコンゲルマニウム層１２の形成に伴って歪緩和シリコンゲルマニウム層１２の主表面側に形成された酸化物２０を除去する。これにより、図２（ｃ）に示すように、歪緩和シリコンゲルマニウム層１２の主表面が露出される。
【００５５】
ここで、酸化物２０を除去する手段としては、例えばウエットエッチングが挙げられる。このウエットエッチングに用いられるエッチング液としては、例えばフッ化水素酸水溶液が挙げられる。ただし、酸化物２０を除去する手段及びエッチング液の組成は、これに限定されない。また、エッチング液に酸化物２０を浸して酸化物２０を除去する時間は、酸化物２０が完全に除去される時間よりも長ければよく、改質工程Ｓ６で行われる熱処理の温度及び時間、並びに熱処理で用いられる酸化雰囲気の種類によって適宜選択される。ウエットエッチングを行って酸化物２０を除去する場合、歪緩和シリコンゲルマニウム層１２の表面の一部が、酸化物２０とともに除去されてもよい。
【００５６】
（Ｓ８）第３シリコン層形成工程
酸化物除去工程Ｓ７により露出した歪緩和シリコンゲルマニウム層１２の主表面に、Ｓｉからなる第３シリコン層１３を形成する。これにより、図２（ｄ）に示すように、第３シリコン層１３の格子間隔は、歪緩和シリコンゲルマニウム層１２の格子間隔の影響を受ける。そのため、歪みを有する第３シリコン層１３（歪みシリコン層）を備えた半導体基板１を形成できる。
【００５７】
第３シリコン層１３を形成する手段は、特に限定されないが、第３シリコン層１３の膜厚をｎｍ単位で制御することが容易になる点で、分子線エピタキシー（ＭＢＥ）や化学気相成長法（ＣＶＤ）が好ましい。ここで、第３シリコン層１３を形成する際の歪緩和シリコンゲルマニウム層１２の主表面の温度は、６００℃以上８００℃以下であることが好ましい。特に、歪緩和シリコンゲルマニウム層１２の主表面の温度を６００℃以上にすることにより、第３シリコン層１３の結晶性が高められる。そのため、半導体基板１における電子あるいは正孔の移動度を増大して、半導体デバイスの高速化を図ることができる。一方、歪緩和シリコンゲルマニウム層１２の主表面の温度を８００℃以下にすることにより、歪緩和シリコンゲルマニウム層１２と第３シリコン層１３との界面における格子欠陥の発生が抑制される。そのため、第３シリコン層１３における結晶格子の歪みが保持され、半導体基板１の性能の劣化を抑制できる。
【００５８】
第３シリコン層形成工程Ｓ８で形成される第３シリコン層１３の厚さは、歪緩和シリコンゲルマニウム層１２の格子定数によって決まる臨界膜厚以下であることが好ましい。これにより、歪緩和シリコンゲルマニウム層１２と第３シリコン層１３との界面における格子欠陥の発生が抑制され、第３シリコン層１３における結晶格子の歪みが保持される。そのため、第３シリコン層１３における電子あるいは正孔の移動度を高めることができる。
【００５９】
第１実施態様の半導体基板の製造方法によれば、例えば以下の効果が奏される。
第１実施態様の半導体基板の製造方法は、基板１１に第１シリコン層１０１を形成する第１シリコン層形成工程Ｓ１と、第１シリコン層１０１に第１シリコンゲルマニウム層１０２を形成する第１シリコンゲルマニウム層形成工程Ｓ２と、第１シリコンゲルマニウム層１０２に第２シリコン層１０３を形成する第２シリコン層形成工程Ｓ３と、第２シリコン層１０３に第２シリコンゲルマニウム層１０４を形成する第２シリコンゲルマニウム層形成工程Ｓ４と、酸化雰囲気中でこれらの熱処理を行う改質工程Ｓ６と、熱処理に伴い形成された酸化物２０を除去する酸化物除去工程Ｓ７と、露出した歪緩和シリコンゲルマニウム層１２に第３シリコン層１３を形成する第３シリコン層形成工程Ｓ８と、を備えている。
【００６０】
これにより、第１シリコン層１０１と第２シリコン層１０３の各々に分散して格子欠陥が生じ、第２シリコンゲルマニウム層１０４に生じる格子欠陥が相対的に少なくなる。このとき、第２シリコンゲルマニウム層１０４の格子欠陥によるすべり変形が減少して、すべり変形によって生じる主表面上のクロスハッチ状の凹凸が減少し、この凹凸が交差する部分の近傍にある格子欠陥の密度の高い部分が少なくなる。そのため、酸化雰囲気中で熱処理を行ったとしても、Ｓｉ−ＳｉＧｅ積層体１０に対して改質工程Ｓ６を行う際における、Ｓｉ−ＳｉＧｅ積層体１０の最外層からの酸化速度に生じるミクロな場所的変動を低減でき、酸化物除去工程Ｓ７の後における歪緩和シリコンゲルマニウム層１２への突起の形成を低減できる。従って、酸化雰囲気での熱処理によるＳｉ−ＳｉＧｅ積層体１０の表面からの酸化速度の位置による差異を抑えつつ、歪緩和シリコンゲルマニウム層１２に形成される第３シリコン層１３の表面粗さ（ＲＭＳ）が小さい（例えば３ｎｍ以下）半導体基板１を得ることができる。この半導体基板１は、表面粗さが小さいため、後処理の研磨工程における研磨時間を短縮でき、又は研磨工程を省略できる。
【００６１】
また、第１シリコン層１０１と第２シリコン層１０３の各々に歪みが生じて格子欠陥が入るようになる。そのため、改質工程Ｓ６を行ったときに、第１シリコン層１０１の格子欠陥の導入によって第１シリコンゲルマニウム層１０２の歪みが緩和されるとともに、第１シリコンゲルマニウム層１０２の歪みの緩和によって第２シリコンゲルマニウム層１０４の歪みがさらに緩和される。従って、改質工程Ｓ６によって形成されるシリコンゲルマニウム層１２の歪み緩和が十分に進み、歪緩和シリコンゲルマニウム層１２に形成される第３シリコン層１３の結晶格子の歪みが大きく、半導体デバイスのさらなる高速化を図ることが可能な半導体基板１を作製できる。
【００６２】
また、第２シリコン層１０３の結晶格子が第１シリコンゲルマニウム層１０２の影響を受けて歪みを有することで、第２シリコンゲルマニウム層１０４においてゲルマニウム濃度を高めたとしても、第２シリコンゲルマニウム層１０４の結晶状態が高められる。そのため、第２シリコンゲルマニウム層１０４の厚さを薄くしても所望のゲルマニウム濃度を有する歪緩和シリコンゲルマニウム層１２を得ることができ、より短い時間で半導体基板１を作製できる。
【００６３】
また、シリコン単結晶層１１３、第１シリコン層１０１、第１シリコンゲルマニウム層１０２、第２シリコン層１０３、第２シリコンゲルマニウム層１０４及びシリコンキャップ層１０５からなるＳｉ−ＳｉＧｅ積層体１０は、いずれも同一の手段、例えばＣＶＤ装置によって形成されるものである。そのため、特別な装置を必要とせずに、これらの効果を有する半導体基板１を作製できる。
【００６４】
特に、基板１１が酸化層１１２を有するＳＯＩ基板であることにより、歪緩和シリコンゲルマニウム層１２を形成する際に、酸化層１１２によってゲルマニウム原子のシリコンウェーハ１１１への拡散がブロックされてＳｉ−ＳｉＧｅ積層体１０にゲルマニウム原子が濃縮され、歪緩和シリコンゲルマニウム層１２の濃度が高められる。そのため、半導体基板１の第３シリコン層１３における結晶格子の歪みを大きくすることができる。
【００６５】
また、特に第２シリコンゲルマニウム層１０４の主表面にシリコンキャップ層１０５を形成することにより、Ｓｉ−ＳｉＧｅ積層体１０の表面へのゲルマニウム原子の偏析を防ぐことができ、また、改質工程Ｓ６では、第２シリコンゲルマニウム層１０４の主表面に形成されたシリコンキャップ層１０５が最初に酸化されるため、組成及び膜質の面で均一な酸化物２０を形成することができる。
【００６６】
以上、本発明の半導体基板及びその製造方法について説明したが、本発明は、前述した実施形態及び実施態様に制限されるものではない。
例えば、半導体基板１においては、第３シリコン層１３の上にさらに１以上の層が形成されていてもよい。また、シリコンキャップ層形成工程Ｓ５を行わずに、第２シリコンゲルマニウム層１０４を最外層に有するＳｉ−ＳｉＧｅ積層体に対して、改質工程Ｓ６を行ってもよい。
【実施例】
【００６７】
以下、実施例により本発明をさらに詳細に説明するが、本発明はこれらに限定されるものではない。図３は、第１シリコンゲルマニウム層におけるゲルマニウム濃度と、第３シリコン層の表面粗さ（ＲＭＳ）との関係を示すグラフである。図４は、本発明の実施例及び比較例で得られる半導体基板の表面状態を示すＡＦＭ像である。
【００６８】
〔実施例１〕
第１実施態様に示されるＳ１〜Ｓ８の各工程を行い、図２に示す半導体基板１を製造した。半導体基板１は、シリコンウェーハ１１１に酸化層（ＢＯＸ層）１１２が形成され、酸化層１１２の上に歪緩和シリコンゲルマニウム層１２が形成され、歪緩和シリコンゲルマニウム層１２の上に第３シリコン層１３が形成されたものである。以下に詳述する。
【００６９】
基板１１として、主表面が（００１）面である直径３００ｍｍのシリコンウェーハ１１１の内部にシリコン酸化物からなる酸化層１１２が形成されたものを用い、基板１１をシリコン単結晶層１１３が主表面として露出するようにＣＶＤ装置の所定の位置に載せた。
【００７０】
半導体ソースガスのＳｉＨ４ガス（流量：３．３×１０−７ｍ３／ｓ、２０ｓｃｃｍ）と、キャリアガスのＨ２ガス（流量：４．２×１０−４ｍ３／ｓ、約２５，０００ｓｃｃｍ）を混合してＣＶＤ装置に１０分間供給しつつ、基板１１の主表面を６００℃に加熱して、基板１１の主表面にＳｉからなる厚さが２ｎｍの第１シリコン層１０１を形成させた。
【００７１】
次いで、上述の流量のＳｉＨ４ガス及びＧｅＨ４ガスに、半導体ソースガスとしてＧｅＨ４ガス（流量：２．５×１０−８ｍ３／ｓ、１．５ｓｃｃｍ）をさらに混合してＣＶＤ装置に１．５分間供給しつつ、第１シリコン層１０１の主表面を６００℃に加熱して、第１シリコン層１０１の主表面にゲルマニウム濃度が２５ｍｏｌ％のＳｉＧｅ（Ｓｉ７．５Ｇｅ２．５）からなる厚さが１５ｎｍの第１シリコンゲルマニウム層１０２を形成させた。
【００７２】
次いで、半導体ソースガスのうちＧｅＨ４ガスの供給を止め、上述の流量のＳｉＨ４ガス及びＨ２ガスを混合してＣＶＤ装置に１０分間供給しつつ、第１シリコンゲルマニウム層１０２の主表面を６００℃に加熱して、第１シリコンゲルマニウム層１０２の主表面にＳｉからなる厚さが２ｎｍの第２シリコン層１０３を形成させた。
【００７３】
次いで、上述の流量のＳｉＨ４ガス及びＧｅＨ４ガスに、半導体ソースガスとしてＧｅＨ４ガス（流量：２．５×１０−８ｍ３／ｓ、１．５ｓｃｃｍ）をさらに混合してＣＶＤ装置に３分間供給しつつ、第２シリコン層１０３の主表面を６００℃に加熱して、第２シリコン層１０３の主表面にゲルマニウム濃度が２５ｍｏｌ％のＳｉＧｅ（Ｓｉ７．５Ｇｅ２．５）からなる厚さが３０ｎｍの第２シリコンゲルマニウム層１０４を形成させた。
【００７４】
次いで、半導体ソースガスのうちＧｅＨ４ガスの供給を止め、上述の流量のＳｉＨ４ガス及びＨ２ガスを混合してＣＶＤ装置に３０分間供給しつつ、第２シリコンゲルマニウム層１０４の主表面を６００℃に加熱して、第２シリコンゲルマニウム層１０４の主表面にＳｉからなる厚さが５ｎｍのシリコンキャップ層１０５を形成させ、ＣＶＤ装置から取り出した。
【００７５】
シリコン単結晶層１１３、第１シリコン層１０１、第１シリコンゲルマニウム層１０２、第２シリコン層１０３、第２シリコンゲルマニウム層１０４及びシリコンキャップ層１０５を備えたＳｉ−ＳｉＧｅ積層体１０に対して、１１００℃に加熱された酸素濃度１００％の酸化雰囲気中で熱処理を８５分間行い、歪緩和シリコンゲルマニウム層１２を形成させた。
【００７６】
熱処理を行った後のＳｉ−ＳｉＧｅ積層体１０を、１．５ｖｏｌ％のフッ化水素酸水溶液からなるエッチング液に浸し、歪緩和シリコンゲルマニウム層１２の形成に伴って歪緩和シリコンゲルマニウム層１２の主表面側に形成された酸化物２０を除去した。
【００７７】
エッチング液から取り出されたＳｉ−ＳｉＧｅ積層体１０を再度ＣＶＤ装置の所定の位置に載せ、半導体ソースガスのＳｉＨ４ガス（流量：３．３×１０−７ｍ３／ｓ、２０ｓｃｃｍ）と、キャリアガスのＨ２ガス（流量：４．２×１０−４ｍ３／ｓ、約２５，０００ｓｃｃｍ）を混合してＣＶＤ装置に３０分間供給しつつ、歪緩和シリコンゲルマニウム層１２の主表面を６２５℃に加熱して、歪緩和シリコンゲルマニウム層１２の主表面にＳｉからなる厚さが１５ｎｍの第３シリコン層１３を形成させ、半導体基板１を作製した。
【００７８】
得られた半導体基板１の主表面の表面粗さ（ＲＭＳ）は、原子間力顕微鏡（ＡＦＭ：デジタルインスツルメント社製・型番Ｎａｎｏｓｃｏｐｅ  ＩＩＩ）により、第３シリコン層１３の主表面上の１０μｍ四方の領域について表面状態を読み取って算出することで評価した。また、得られた半導体基板１の第３シリコン層１３の歪みの大きさは、Ｘ線回折装置（ＸＲＤ：リガク製・ＡＴＸ−Ｇ）により、波長０．１５４０５６ｎｍのＸ線を用いて第３シリコン層１３の表面に水平な方向についての格子間隔を測定することで評価した。
実施例１において第３シリコン層１３の表面粗さ（ＲＭＳ）は１．５ｎｍであった（図３の多層ＳｉＧｅのプロット）。また、実施例１で得られた第３シリコン層１３のＡＦＭ像は、図４（ａ）のようになった。
さらに、実施例１で得られた第３シリコン層１３の格子間隔は、シリコン単結晶の格子定数（０．５４３１ｎｍ）よりも約１％大きい０．５４８６９ｎｍであった。
【００７９】
〔実施例２〕
実施例１に比して、第１シリコンゲルマニウム層形成工程Ｓ２における半導体ソースガスのＧｅＨ４ガスの流量を８．３×１０−９ｍ３／ｓ（０．５ｓｃｃｍ）にして、形成される第１シリコンゲルマニウム層１０２のゲルマニウム濃度を１５ｍｏｌ％にした。それ以外は実施例１と同様である。
実施例２において第３シリコン層１３の表面粗さ（ＲＭＳ）は１．１ｎｍであった。
【００８０】
〔実施例３〕
実施例１に比して、第１シリコンゲルマニウム層形成工程Ｓ２における半導体ソースガスのＧｅＨ４ガスの流量を１．７×１０−８ｍ３／ｓ（１．０ｓｃｃｍ）にして、形成される第１シリコンゲルマニウム層１０２のゲルマニウム濃度を２０ｍｏｌ％にした。それ以外は実施例１と同様である。
実施例３において第３シリコン層１３の表面粗さ（ＲＭＳ）は１．７ｎｍであった。
【００８１】
〔参考例１〕
実施例１に比して、第１シリコンゲルマニウム層形成工程Ｓ２における半導体ソースガスのＧｅＨ４ガスの流量を３．３×１０−８ｍ３／ｓ（２．０ｓｃｃｍ）にして、形成される第１シリコンゲルマニウム層１０２のゲルマニウム濃度を３０ｍｏｌ％にした。それ以外は実施例１と同様である。
参考例１において第３シリコン層１３の表面粗さ（ＲＭＳ）は８．２ｎｍであった。
【００８２】
〔比較例１〕
実施例１に比して、第２シリコン層形成工程Ｓ３を省略した。すなわち、第１シリコンゲルマニウム層１０２が形成された後、直ちに第２シリコンゲルマニウム層１０４を形成させた。それ以外は実施例１と同様である。
比較例１において第３シリコン層１３の表面粗さ（ＲＭＳ）は７．０ｎｍであった（図３の単層ＳｉＧｅのプロット）。また、比較例１で得られた第３シリコン層１３のＡＦＭ像は図４（ｂ）のようになった。
【００８３】
前記各実施例及び比較例の結果から、例えば以下のことがわかる。
第２シリコン層形成工程Ｓ３を省略した比較例１に比して、第２シリコン層形成工程Ｓ３を行った各実施例は、第３シリコン層１３の表面粗さ（ＲＭＳ）の値が小さい半導体基板１が得られることがわかる。
また、実施例１で得られた第３シリコン層１３は、結晶格子の歪みが大きく、電子移動度が高いこともわかる。
【符号の説明】
【００８４】
１      半導体基板
１０    Ｓｉ−ＳｉＧｅ積層体
１０１    第１シリコン層
１０２    第１シリコンゲルマニウム層
１０３    第２シリコン層
１０４    第２シリコンゲルマニウム層
１０５    シリコンキャップ層
１１    基板
１１１    シリコンウェーハ
１１２    酸化層
１１３    シリコン単結晶層
１２    歪緩和シリコンゲルマニウム層
１３    第３シリコン層
２０    酸化物
Ｓ１    第１シリコン層形成工程
Ｓ２    第１シリコンゲルマニウム層形成工程
Ｓ３    第２シリコン層形成工程
Ｓ４    第２シリコンゲルマニウム層形成工程
Ｓ５    シリコンキャップ層形成工程
Ｓ６    改質工程
Ｓ７    酸化物除去工程
Ｓ８    第３シリコン層形成工程
【図１】
2010171282.tif 000003
【図２】
2010171282.tif 000004
【図３】
2010171282.tif 000005
【図４】
2010171282.tif 000006