(57)【要約】      （修正有）【課題】従来のゲート発振器のゲート発振器と入力信号間に内在する周波数オフセットの効果的な校正技術を提供する。【解決手段】発振回路２００は、ゲート発振器２０１と較正回路２０２とを備える。ゲート発振器２０１は、制御信号Ｓｃｔｒｌに従って発振信号を生成し、ゲート信号ＳＧを受信して、発振信号のエッジとゲート信号ＳＧのエッジを配列させる。較正回路２０２は、ゲート発振器２０１に結合されて、第一クロック信号と第二クロック信号を受信し、第一クロック信号と第二クロック信号に従って、ゲート発振器２０１の配列操作を検出し、検出された配列操作に従って、制御信号Ｓｃｔｒｌを生成する。【選択図】図２
2010171944.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に従って発振信号を生成し、ゲート信号を受信して、前記発振信号のエッジと前記ゲート信号のエッジを配列させるゲート発振器と、
前記ゲート発振器に結合されて、第一クロック信号と第二クロック信号を受信し、前記第一クロック信号と前記第二クロック信号に従って前記ゲート発振器の配列操作を検出し、検出された配列操作に従って制御信号を生成する較正回路とを備えることを特徴とする発振回路。
【請求項２】
制御信号に従って発振信号を生成するゲート発振器と、
前記ゲート発振器に結合され、第一クロック信号と第二クロック信号を受信し、前記第一、第二クロック信号に従って前記発振信号の周波数又は期間の変化を検出し、検出された変化に従って前記制御信号を生成する較正回路とを備え、
少なくとも一つの前記第一、第二クロック信号は前記発振信号から派生し、前記第二クロック信号は前記第一クロック信号の遅延バージョンであることを特徴とする発振回路。
【請求項３】
制御信号に従って操作するゲート発振器と、
前記ゲート発振器に結合され、前記ゲート発振器から第一クロック信号と第二クロック信号を受信し、前記第一、第二クロック信号に従って前記制御信号を生成する較正回路とを備えることを特徴とする発振回路。
【請求項４】
制御信号に従って操作するゲート発振器と、
前記ゲート発振器に結合され、前記ゲート発振器から第一クロック信号と前記第一クロック信号の遅延バージョンである第二クロック信号を受信し、前記第一、第二クロック信号に従って前記制御信号を生成する較正回路とを備えることを特徴とする発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート発振器の較正技術に関するものであって、特に、ゲート発振器の背景較正技術に関するものである。
【背景技術】
【０００２】
ゲート発振器は瞬間的な位相配列を実行して信号を入力することができるので、近年、需要が増加している（例えば、非特許文献１−３参照）。ゲート発振器の応用は、バーストモードクロックとデータリカバリー（ＢＭＣＤＲ）、低ノイズクロック生成器等を含む。バーストモードＣＤＲ回路は、ＣＤＲ回路に適用、又は、入力されるフォーマット化データのバーストからの時間情報を同期化、又は、再生する回路か、回路素子である。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】”A 2.5 Gb／s Run−Length−Tolerant Burst−Mode CDR Based on a 1／8th−Rate Dual Pulse Ring Oscillatro”， IEEE JOURNAL OF SOLID−STATE CIRCUITS，Vol.43，No.8; August 2008
【非特許文献２】”10−Gb／s Inductorless CDRs With Digital Frequency Calibration”， IEEE TRANSACTION ON CIRCUITS AND SYSTEMS−I ：regular papers， Vol.55， No.9; October 2008
【非特許文献３】”A 10.3125Gb／s Burst−Mode CDR Circuit using a ΔΣ DAC”， ISSCC 2008 ／ SESSION 11 ／ OPTICAL COMMUNICATION ／ 11.4， pages 226−228
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ゲート発振器の欠点は、ゲート発振器と入力信号間に内在する周波数オフセットがＢＥＲ低下や不要な刺激を生じることである。通常、複製のゲート発振器を有する位相ロックループ（ＰＬＬ）がトラックオンプロセス、電圧、及び、温度（ＰＶＴ）変化に用いられる。しかし、このアプローチは、複製用に別に回路領域を必要とし、ゲート発振器間の不適合と複製不可避が生じる。
【０００５】
もう一つの公知のアプローチで、ローカル参考周波数が含まれ、ゲート発振器と入力信号間の周波数オフセットを調整する。しかし、ローカル参考クロックと入力データ速度間の不適合が依然として存在し、これは、回路コストを非常に増加させる高精度のローカルクロックソースが要求されることを意味する。よって、効果的な較正技術が必要である。
【０００６】
上述の問題を解決するため、本発明は、ゲート発振器の較正方法とそれを用いた発振回路を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、ゲート発振器の周波数オフセットを較正する発振回路と方法を提供する。発振回路の実施の形態は、ゲート発振器と較正回路とを備える。ゲート発振器は、制御信号に従って、発振信号を生成し、ゲート信号を受信して、発振信号のエッジとゲート信号のエッジを配列させる。較正回路はゲート発振器に結合されて、第一クロック信号と第二クロック信号を受信し、第一クロック信号と第二クロック信号に従って、ゲート発振器の配列操作を検出し、検出された配列操作に従って、制御信号を生成する。
【０００８】
本発明のもう一つの実施の形態にかかると、発振回路は、ゲート発振器と較正回路とを備える。ゲート発振器は、制御信号に従って、発振信号を生成する。較正回路は、ゲート発振器に結合され、第一クロック信号と第二クロック信号を受信し、第一、第二クロック信号に従って、発振信号の周波数又は期間の変化を検出し、検出された変化に従って、制御信号を生成する。少なくとも一つの第一、第二クロック信号は発振信号から派生し、第二クロック信号は、第一クロック信号の遅延バージョンである。
【０００９】
ゲート発振器を較正する方法の実施の形態が提供され、ゲート発振器により生成される発振信号の複数の位相に従って、ゲート発振器の配列操作を検出するステップと、検出された配列操作に従って、制御信号を生成し、ゲート発振器を調整するステップと、を備える。
【００１０】
ゲート発振器を較正する方法のもう一つの実施の形態が提供され、制御信号に従って、発振信号を生成するステップと、第一クロック信号と第二クロック信号を受信し、第一、第二クロック信号に従って、発振信号の周波数又は期間の変化を検出するステップと、検出された変化に従って、制御信号を生成するステップと、を備える。少なくとも一つの第一、第二クロック信号が発振信号から派生し、第二クロック信号は第一クロック信号の遅延バージョンである。
【００１１】
発振回路のもう一つの実施の形態は、ゲート発振器と較正回路とを備える。ゲート発振器は、制御信号に従って操作する。較正回路はゲート発振器に結合され、ゲート発振器から第一クロック信号と第二クロック信号を受信し、第一、第二クロック信号に従って、制御信号を生成する。
【００１２】
発振回路のもう一つの実施の形態は、ゲート発振器と較正回路とを備える。ゲート発振器は、制御信号に従って操作する。較正回路はゲート発振器に結合され、ゲート発振器から第一クロック信号と第一クロック信号の遅延バージョンである第二クロック信号を受信し、第一、第二クロック信号に従って、制御信号を生成する。
【００１３】
ゲート発振器を較正するもう一つの方法が提供され、制御信号に従って、ゲート発振器の操作を制御するステップと、ゲート発振器から、第一クロック信号と第二クロック信号を受信するステップと、第一、第二クロック信号に従って、制御信号を生成するステップと、を備える。
【００１４】
ゲート発振器を較正するもう一つの方法が提供され、制御信号に従って、ゲート発振器の操作を制御するステップと、ゲート発振器から、第一クロック信号と第一クロック信号の遅延バージョンである第二クロック信号を受信するステップと、第一、第二クロック信号に従って、制御信号を生成するステップと、を備える。
【発明の効果】
【００１５】
ゲート発振器の較正により、ゲート発振器の自然な共振周波数と受信された入力データ間の周波数オフセットが減少、又は、消滅し、これにより、ＢＥＲとジッターパフォーマンスを改善する。公知の較正技術と比較すると、複製発振器とローカル参考クロックは本発明の較正メカニズムにおいて必要とされない。回路領域と製造コストが減少し、高い精密度が達成される。
【図面の簡単な説明】
【００１６】
【図１Ａ】ゲート発振器を示す図である。
【図１Ｂ】本発明の実施の形態にかかるターゲット周波数、発振クロック信号、ゲート信号を有するターゲットクロック信号のタイミングを示す図である。
【図２】本発明の実施の形態にかかる発振回路を示す図である。
【図３】本発明の実施の形態にかかる発振回路を示す図である。
【図４】本発明の実施の形態にかかる発振回路を示す図である。
【図５】本発明の実施の形態にかかる提案された較正技術を備えるバーストモードクロックとデータリカバリー回路を示す図である。
【図６Ａ】本発明の実施の形態にかかるクロック信号ＣＫ１とＣＫ２の遷移波長を示す図である。
【図６Ｂ】本発明の実施の形態にかかるクロック信号ＣＫ１とＣＫ２の遷移波長を示す図である。
【図７】本発明の実施の形態にかかる位相再配列検出器を示す図である。
【発明を実施するための形態】
【００１７】
図１Ａは、本発明の実施の形態にかかるゲート発振器１０１を示す図で、図１Ｂはターゲット周波数を有するターゲットクロック信号、発振クロック信号、及び、ゲート信号を示す図である。図１Ｂで示されるように、発振器はターゲット周波数と少し違う共振周波数（又は、自走周波数）を有する。発振クロックの平均周波数をターゲット周波数に近くするため、ターゲットクロック信号に対応する波長のゲート信号が用いられる。ゲート信号のパルスが時間インスタンスｔ１で発振器に入力されるとき、発振クロック信号をゲート信号と配列させる（例えば、発振クロック信号のエッジとゲート信号のエッジを揃える）。しかし、発振器の自走周波数とターゲット周波数間の内在的な周波数オフセットのせいで、発振クロック信号は徐々に逸脱し、発振クロック信号のクロックエッジがターゲットクロック信号のクロックエッジから逸脱する。周波数偏差を修正するために、他のゲート信号のパルスが時間インスタンスｔ２で発振器に入力されて、発振クロック信号とゲート信号を再配列し、発振クロック信号の平均周波数がターゲット周波数と等しいように維持する。このような発振器はゲート発振器と称される。ゲート信号はデータ推移があるときすぐ生成される。しかし、配列操作は出力ジッターを生じ、ビット誤り率（ＢＥＲ）を悪化させる。パフォーマンスを増加させるため、図２の本発明の実施の形態にかかる発振回路により、配列操作による影響を減少させる。
【００１８】
発振回路２００は、ゲート発振器２０１と較正回路２０２を備える。本発明の実施の形態では、ゲート発振器２０１はゲート電圧制御発振器（ＧＶＣＯ）、ゲート電流制御発振器（ＧＩＣＯ）、ゲートデジタル制御発振器（ＧＤＣＯ）等である。ゲート発振器２０１は共振周波数で発振信号を生成し、共振周波数は制御信号Ｓｃｔｒｌにより調整される。ゲート発振器２０１は、更に、ゲート信号ＳＧを受信して、発振信号のエッジとゲート信号のエッジを配列させる。較正装置２０２はゲート発振器２０１か発振クロック信号の作用を検出し、ゲート発振器２０１の共振周波数が調整されるべきか決定する。例えば、配列操作が生じるか、発振クロック信号の期間／周波数上で過渡変化が生じる場合、較正回路２０２は制御信号Ｓｃｔｒｌを生成し、共振周波数とターゲット周波数間の周波数オフセットを減少させる（一般に、ターゲット周波数は複数の入力データ速度か入力データ周波数に対応する）。周波数オフセットが小さくなる時、配列操作により生じる発振クロック信号上の擾乱は極めて小さくなり、これにより、出力ジッターパフォーマンスが改善される。
【００１９】
本発明の実施の形態では、較正回路２０２は、発振信号の位相に従って、発振クロック信号の期間／周波数上の配列操作か過渡変化を検出する。図３は、本発明の実施の形態にかかる発振回路を示す図である。較正回路３０２はモニター３０３（時間測定回路か位相検出器により実行される）とフィードバックコントローラー３０４を有する。モニター３０３は第一クロック信号ＣＫ１と第二クロック信号ＣＫ２を受信する。本発明の実施の形態では、第一クロック信号ＣＫ１はゲート発振器２０１から派生し、第二クロック信号ＣＫ２は第一クロック信号ＣＫ１の遅延バージョンである。例えば、第一クロック信号ＣＫ１は、ゲート発振器３０１の出力ノードからの出力信号か、ゲート発振器３０１の出力ノードからの出力信号を修正、又は、処理することにより生成される信号である。第二クロック信号ＣＫ２は遅延ユニット３０５の出力信号で、第一クロック信号ＣＫ１を受信する。遅延ユニット３０５は遅延セル、遅延線、又は、遅延を生成することができるあらゆる回路により実行される。モニター３０３は二クロック信号ＣＫ１、ＣＫ２の位相か、二クロック信号ＣＫ１、ＣＫ２間の位相差を検出し、検出結果に基づいて、表示信号ＳＩｎｄを生成する。検出結果は、ゲート発振器と入力データ間の正か負の周波数オフセットを示し（ゲート発振器の共振周波数がターゲット周波数より高いか低いか）、表示信号ＳＩｎｄは共振周波数を調整する。モニター３０３は、第二クロック信号ＣＫ２に従って、第一クロック信号ＣＫ１をサンプリングするか、第一クロック信号ＣＫ１に従って、第二クロック信号ＣＫ２をサンプリングし、ゲート発振器と入力データ間の正、負周波数オフセットを検出し、表示信号ＳＩｎｄを生成する。詳細は後の段落で説明する。フィードバックコントローラー３０４は表示信号ＳＩｎｄを受信し、表示信号に従って、制御信号Ｓｃｔｒｌを生成する。ゲート発振器３０１は、更に、共振周波数を変化させ、例えば、フィードバック信号Ｓｃｔｒｌに従って、各発振ノード上のバラクターを変化させることにより、周波数オフセットを調整する。注意すべきことは、図３で示されるゲート発振器３０１はＮＡＮＤ型ゲート電圧制御発振器であるが、本発明はこれに限定されない。当業者なら既知のように、ゲート発振器３０１は、本発明の実施の形態中と同じ機能か結果を達成できるあらゆるタイプのゲート発振器である。ゲート発振器３０１が電圧制御型である場合、制御信号は電圧形式である。ゲート発振器３０１が電流制御型である場合、制御信号は電流形式である。ゲート発振器がデジタル制御型の場合、制御信号はデジタル形式である。更に、本実施の形態で、フィードバックコントローラー３０４がモニター３０３の表示信号ＳＩｎｄを制御信号Ｓｃｔｒｌに転換しているが、他の実施の形態で、フィードバックコントローラー３０４は、表示信号ＳＩｎｄが直接、制御信号Ｓｃｔｒｌとして用いられるか、フィードバックコントローラー３０４がゲート発振器３０１中に整合される場合は省略される。
【００２０】
図６Ａと図６Ｂを参照すると、モニター３０３がどのように、第一、第二クロック信号ＣＫ１、ＣＫ２に従って配列操作を検出するかを示す。図のように、第一クロック信号ＣＫ１は、第二クロック信号ＣＫ２に従ってサンプリングされる。クロック信号ＣＫ１とＣＫ２間に所定遅延（時間差）があるので（この実施の形態中、所定遅延は１８０°）、エッジをシフトさせる配列操作が、まず、第一クロック信号ＣＫ１上で観察され、所定のタイミング遅延の後、第二クロック信号ＣＫ２上で観察される。これにより、第一クロック信号ＣＫ１がすでに配列している期間があるが、第二クロック信号ＣＫ２はまだ配列していない。モニター３０３が、ＣＫ１の現在のサンプリング値が所望値、例えば、前のサンプリング値と異なることを検出した時、モニター３０３はサンプリング値の推移に従って、表示信号を生成し、共振周波数を調整する。例えば、図６Ａ中、配列操作が時間インスタンスＴ１で発生し、第一クロック信号ＣＫ１のエッジが遅延する。値“０”はモニター３０３によりサンプリングされ、ゲート発振器の共振周波数がターゲット周波数より速いことを意味し、モニター３０３は表示信号を生成するので、共振周波数が減少する。一方、図６Ｂ中、時間インスタンスＴ２で生じる配列操作が第一クロック信号ＣＫ１のエッジを導く場合、値“１”がサンプリングされる。モニター３０３は表示信号を生成するので、共振周波数が増加する。僅かなサンプリングオフセットが割り当てられ、準安定を回避する。
【００２１】
本発明のもう一つの実施の形態にかかると、ゲート発振器３０１の配列操作は、第一クロック信号ＣＫ１と第二クロック信号ＣＫ２間の位相差の変化に従って検出される。第一クロック信号ＣＫ１と第二クロック信号ＣＫ２間に所定の位相差があるので、ゲート発振器３０１の配列操作は、第一クロック信号ＣＫ１と第二クロック信号ＣＫ２が所定の位相差により派生した時に検出される。一例として、ＣＫ１とＣＫ２間の所定の位相差が１８０°であると仮定する。モニター５０３が、例えば、第二クロック信号と対応する第一クロック信号の追加位相リードを検出する時、現在の位相差は１２０°になり、モニター５０３は表示信号ＳＩｎｄを生成し、共振周波数が増加する。一方、モニター５０３が、例えば、第二クロック信号と対応する第一クロック信号の追加位相遅延を検出する時、現在の位相差は２４０°になり、モニター５０３は表示信号ＳＩｎｄを生成し、共振周波数が減少する。
【００２２】
図４は、本発明のもう一つの実施の形態にかかる発振回路を示す図である。本発明の実施の形態では、較正回路４０２は、モニター４０３とフィードバックコントローラー４０４と、を備える。モニター４０３は、第一クロック信号ＣＫ１と第二クロック信号ＣＫ２を受信する。図３の実施の形態と比較すると、第一クロック信号ＣＫ１と第二クロック信号ＣＫ２は、本実施の形態中で、ゲート発振器４０１の異なる二個のノードから派生し、第二クロック信号ＣＫ２は第一クロック信号ＣＫ１の遅延バージョンである。二クロック信号ＣＫ１とＣＫ２間の遅延は、ゲート発振器４０１の内在する遅延により生成される。例えば、第一クロック信号ＣＫ１と第二クロック信号ＣＫ２はゲート発振器３０１の出力ノードからの出力信号か、ゲート発振器３０１の出力ノードからの出力信号を修正、又は、処理することにより生成される信号であり、所定時間差が、第一クロック信号ＣＫ１と第二クロック信号ＣＫ２間に存在する。モニター４０３は、第一クロック信号ＣＫ１と第二クロック信号ＣＫ２間の位相、又は、位相差を検出し、検出結果に従って、表示信号ＳＩｎｄを生成する。フィードバックコントローラー４０４は表示信号ＳＩｎｄを受信して、表示信号に従って制御信号Ｓｃｔｒｌを生成する。ゲート発振器４０１は更に、共振周波数を変化させ、例えば、フィードバック制御信号Ｓｃｔｒｌに従って、各発振ノード上のバラクターを変化させることにより、周波数オフセットを調整する。注意すべきことは、図４のゲート発振器４０１はゲート電圧制御発振器であるが、本発明はこれに限定されない。当業者なら既知のように、ゲート発振器４０１は、本発明の実施の形態中と同じ機能か結果を達成できるあらゆるタイプのゲート発振器である。同様に、フィードバックコントローラー４０４は、表示信号ＳＩｎｄが直接、制御信号Ｓｃｔｒｌとして用いられるか、又は、ゲート発振器４０１中に整合される場合は省略される。
【００２３】
図５は、本発明の実施の形態にかかる提案された較正技術を備えるバーストモードクロックとデータリカバリー（ＢＭＣＤＲ）回路を示す図である。ＢＭＣＤＲ５００は、エッジ検出器５０６を有するゲート発振器５０１からなり、ゲート発振器５０１のエッジと入力データのエッジを即座に配列させる。エッジ検出器５０６は、データ推移があるときすぐ、Ｔ／２のパルスを生成し、Ｔは一ビット期間に対応する。ＤＦＦ５０８は、ゲート発振器５０１からの再生クロックを受信し、再生クロックに従って、入力データからデータを再生する。本発明の実施の形態では、較正回路５０２は、モニター５０３、カウンター５０４、コンバータ５０５を備える。モニター５０３は、ゲート発振器５０１の異なる二つのノードから二つのクロック信号ＣＫ１、ＣＫ２を受信し、第二クロック信号ＣＫ２は第一クロック信号ＣＫ１の遅延バージョンである。例えば、第一クロック信号ＣＫ１と第二クロック信号ＣＫ２間の所定遅延は１８０°である。注意すべきことは、第二クロック信号ＣＫ２も、図３の遅延ユニットにより得られるが、本発明はこれに限定されない。更に、注意すべきことは、図５のゲート発振器５０１はゲート電圧制御発振器であるが、本発明はこれに限定されない。
【００２４】
本発明の実施の形態では、モニター５０３は、第二クロック信号ＣＫ２に従って、第一クロック信号ＣＫ１をサンプリングする、及び／又は、第一クロック信号ＣＫ１に従って、第二クロック信号ＣＫ２をサンプリングし、配列操作を検出する。例として、一ゲート遅延時の各データ推移ごとに、位相配列／再配列が、第一クロック信号ＣＫ１を出力するノードで発生する。Ｔ／２の遅延時、位相配列／再配列は、第二クロック信号ＣＫ２を出力するノードで発生する。モニター５０３は、検出された配列操作に従って、表示信号ＳＩｎｄを生成する。カウンター５０４とコンバータ５０５は、共に、上述のフィードバックコントローラーと同じ機能を提供する。例えば、表示信号ＳＩｎｄは、検出された配列操作に対応するデジタル番号を含む。正か負の配列操作が検出される時、デジタル番号は“１”、又は、“０”である。カウンター５０４はカウント値を維持し、コンバータ５０５は、カウント値を制御信号Ｓｃｔｒｌに変換し、ゲート発振器５０１の共振周波数を調整する。実施の形態中、コンバータ５０５は、デジタルーアナログコンバータ（ＤＡＣ）により実行され、デジタルカウント値をアナログ制御電圧か制御電流に変換する。この方法で、ゲート発振器と入力データ速度間の周波数オフセットが減少し、これにより、ＢＥＲか、ＢＭＣＤＲ５００の出力ジッターを減少させる。ＢＭＣＤＲ５００はローカル参考クロックやレプリカ発振器を用いないように設計され、背景較正となる。更に、図５の入力データが周期的なスイッチ信号により代替されるとき（つまり、検出器５０６が周期的なスイッチ信号に従ってゲート信号ＳＧを生成する）、回路５００はクロック生成器として用いられる。
【００２５】
本発明の実施の形態では、モニターは位相検出器、例えば、位相再配置検出器、バングバング位相検出器か、又は、本発明の実施の形態中で記述されるモニターと同じ機能を実行するか、同じ結果を達成することができるあらゆるタイプのモニターである。注意すべきことは、モニターは、位相差／周波数オフセットの極性（正か負）を決定するよりはむしろ、位相差／周波数オフセットの量を検出することができるとき、カウンターが省略できる。図７は、本発明の実施の形態にかかる位相再配列検出器を示す図である。位相再配列検出器７００は、二組のＤフリップフロップ（ＤＥＦ）７０１と７０２を有する。ＤＥＦ７０１はクロック信号ＣＫ２＿Ａにより測定され、クロック信号ＣＫ１＿Ａをサンプリングし、クロック信号ＣＫ１＿ＡとＣＫ２＿Ａはそれぞれ、クロック信号ＣＫ１とＣＫ２の反転バージョンである。ＤＥＦ７０１は、発振信号の速度（共振周波数）が入力データ速度よりも遅いかどうかを検出する。一方、ＤＥＦ７０２はクロック信号ＣＫ１＿Ｂにより測定され、クロック信号ＣＫ２＿Ｂをサンプリングし、クロック信号ＣＫ１＿ＢとＣＫ２＿Ｂは、それぞれ、クロック信号ＣＫ１＿ＡとＣＫ２＿Ａの反転バージョンである。ＤＥＦ７０２は、発振信号の速度（共振周波数）が入力データ速度よりも速いかどうかを検出する。注意すべきことは、本発明の実施の形態では、少しのサンプリングオフセットが、位相再配列検出器７００中のＤＥＦをサンプリングするように割り当てられて、準安定問題を回避しているが、本発明はこれに限定されない。
【００２６】
本発明の実施の形態では、ゲート発振器の背景較正技術が提案される。このアプローチは、ゲート発振器と入力データ／参考クロック間の周波数オフセットを減少、消去して、ビット誤り率や出力ジッターを減少させる。（２３１−１）疑似ランダム二進シーケンス（ＰＲＢＳ）のエラーフリー操作と２５３以上の連続同符号長（ＣＩＤｓ）に耐えることを証明する。
【００２７】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００２８】
ゲート発振器１０１
発振回路２００
ゲート発振器２０１
較正回路２０２
発振回路３００
ゲート発振器３０１
較正回路３０２
モニター３０３
フィードバックコントローラー３０４
遅延ユニット３０５
発振回路４００
ゲート発振器４０１
較正回路４０２
モニター４０３
フィードバックコントローラー４０４
ＢＭＣＤＲ５００
ゲート発振器５０１
較正回路５０２
モニター５０３
カウンター５０４
コンバータ５０５
エッジ検出器５０６
ＤＦＦ５０８
位相再配列検出器７００
Ｄフリップフロップ（ＤＥＦ）７０１と７０２
クロック信号ＣＫ１＿ＡとＣＫ２＿Ａ
第一クロック信号ＣＫ１
第二クロック信号ＣＫ２
表示信号ＳＩｎｄ
制御信号Ｓｃｔｒｌ
フィードバック信号Ｓｃｔｒｌ
【図１Ａ】
2010171944.tif 000003
【図１Ｂ】
2010171944.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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