(57)【要約】【課題】テスト時に、ヒューズの状態を検出するのに基準となる臨界電圧を調整できるヒューズ回路を提供すること。【解決手段】ヒューズイネーブル信号に応じて、ヒューズを備える電流経路を介して出力端を駆動するヒューズ部と、テストモード信号に応じて調整される臨界電圧を基準として、前記出力端の電圧レベルを検出してヒューズ状態信号を生成する電圧検出部とを備える。【選択図】図１０
2010267365.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズイネーブル信号に応じて、ヒューズを備える電流経路を介して出力端を駆動するヒューズ部と、
テストモード信号に応じて調整される臨界電圧を基準として、前記出力端の電圧レベルを検出してヒューズ状態信号を生成する電圧検出部と、
を備えることを特徴とするヒューズ回路。
【請求項２】
前記電圧検出部は、前記ヒューズ部の出力信号をラッチすることを特徴とする請求項１に記載のヒューズ回路。
【請求項３】
ヒューズイネーブル信号に応じて、ヒューズを備える電流経路を介して出力端を駆動するヒューズ部と、
前記出力端の電圧レベルを検出してヒューズ状態信号を生成する出力部と、
テストモード信号に応じて前記出力部の遷移しきい値電圧を調整する調整部と、
を備えることを特徴とするヒューズ回路。
【請求項４】
前記ヒューズ状態信号がフィードバックされて、前記出力部がラッチ動作を行うようにするフィードバック部をさらに備えることを特徴とする請求項３に記載のヒューズ回路。
【請求項５】
前記調整部は、ソースとなる電源電圧端と前記出力部との間に接続され、前記テストモード信号に対応して前記電源電圧端及び前記出力部に流れる駆動電流を調整することを特徴とする請求項３に記載のヒューズ回路。
【請求項６】
前記調整部は、複数のテストモード信号にそれぞれ対応して前記駆動電流を調整することを特徴とする請求項５に記載のヒューズ回路。
【請求項７】
前記遷移しきい値電圧は、前記駆動電流に対応する値を有することを特徴とする請求項５に記載のヒューズ回路。
【請求項８】
複数のメモリセルに対応するアドレス情報に応じて、前記複数のメモリセルのうちのリペア対象メモリセルに対応するアドレス情報がプログラミングされる複数のヒューズのうち、いずれか１つの前記ヒューズを含む電流経路を介して出力端を駆動するヒューズ部と、
テストモード信号に応じて調整される臨界電圧を基準として、前記出力端の電圧レベルを検出してリペア情報信号を生成する電圧検出部と、
を備えることを特徴とするリダンダンシ回路。
【請求項９】
前記電圧検出部は、前記ヒューズ部の出力信号をラッチすることを特徴とする請求項８に記載のリダンダンシ回路。
【請求項１０】
アクティブ動作に応じて前記出力端をプリチャージさせるプリチャージ部をさらに備えることを特徴とする請求項８に記載のリダンダンシ回路。
【請求項１１】
複数のメモリセルに対応するアドレス情報に応じて、前記複数のメモリセルのうちのリペア対象メモリセルに対応するアドレス情報がプログラミングされる複数のヒューズのうち、いずれか１つの前記ヒューズを含む電流経路を介して出力端を駆動するヒューズ部と、
前記出力端の電圧レベルを検出してリペア情報信号を出力する出力部と、
テストモード信号に応じて前記出力部の遷移しきい値電圧を調整する調整部と、
を備えることを特徴とするリダンダンシ回路。
【請求項１２】
前記リペア情報信号がフィードバックされて前記出力部がラッチ動作を行うようにするフィードバック部をさらに備えることを特徴とする請求項１１に記載のリダンダンシ回路。
【請求項１３】
アクティブ動作に応じて前記出力端をプリチャージさせるプリチャージ部をさらに備えることを特徴とする請求項１１に記載のリダンダンシ回路。
【請求項１４】
前記調整部は、ソースとなる電源電圧端と前記出力部との間に接続され、前記テストモード信号に対応して前記電源電圧端及び前記出力部に流れる駆動電流を調整することを特徴とする請求項１１に記載のリダンダンシ回路。
【請求項１５】
前記調整部は、複数のテストモード信号にそれぞれ対応して前記駆動電流を調整することを特徴とする請求項１４に記載のリダンダンシ回路。
【請求項１６】
前記遷移しきい値電圧は、前記駆動電流に対応する値を有することを特徴とする請求項１４に記載のリダンダンシ回路。
【請求項１７】
前記調整部は、テストモード信号に応じて前記遷移しきい値電圧の大きさを減らすことを特徴とする請求項１４に記載のリダンダンシ回路。
【請求項１８】
前記調整部は、前記電源電圧端と前記出力部との間に並列接続された複数のトランジスタを備え、
前記トランジスタは、前記テストモード信号に応じてターンオン・ターンオフされることを特徴とする請求項１４に記載のリダンダンシ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、ヒューズを用いて様々な回路動作を行うヒューズ回路及びリダンダンシ（ｒｅｄｕｎｄａｎｃｙ）回路に関する。
【背景技術】
【０００２】
一般に、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）をはじめとする半導体メモリ装置の集積度が急速に増加するにつれて、１つの半導体メモリ装置内には、数千万個以上のメモリセルが備えられている。このようなメモリセルのうち１個でも不良が発生すると、当該半導体メモリ装置は、所望の動作を行うことができなくなる。しかし、半導体メモリ装置の工程技術が発展するにしたがって、確率的に少量のメモリセルのみに不良が発生し、このように、いくつかのメモリセルに発生した不良によって半導体メモリ装置を不良品として廃棄処理するには、製品の歩留まり（ｙｉｅｌｄ）を考慮してみるとき、非常に非効率的である。これを補完するために、半導体メモリ装置内にはノーマルメモリセルだけでなく、リダンダンシメモリセルをさらに備えており、仮りに、ノーマルメモリセルに不良が発生した場合、これをリダンダンシメモリセルで代替して用いている。以下、ノーマルメモリセルのうち、不良が発生してリダンダンシメモリセルで代替しなければならないメモリセルを「リペア対象メモリセル」と称する。
【０００３】
ここで、リペア対象メモリセルに対応するアドレス情報はリダンダンシ回路から提供され、リダンダンシ回路は、リペア対象メモリセルのアドレス情報をプログラミングするための複数のヒューズを備える。そのため、リダンダンシ回路は、ヒューズにプログラミングされたアドレス情報、すなわち、リペア情報信号を生成し、半導体メモリ装置は、リペア情報信号と読み出し動作及び書き込み動作時に印加されるアドレス情報とを比較して、仮りに、リペア対象メモリセルがアクセスされた場合、リペア対象メモリセルの代わりにリダンダンシメモリセルがアクセスされるように動作を行う。
【０００４】
リダンダンシ回路に備えられる複数のヒューズをプログラミングするには、電気カット方式またはレーザーカット方式などがある。ここで、電気カット方式は、カット対象ヒューズに過電流を印加して、これを溶かすことにより断線する方式であり、レーザーカット方式は、レーザービームを用いてカット対象ヒューズをブローする（ｂｌｏｗｉｎｇ）ことにより断線する方式である。一般的に、レーザーカット方式は、電気カット方式より簡単なので、電気カット方式より広く利用されている。
【０００５】
一方、ヒューズは、上記で説明したリダンダンシ回路だけでなく、半導体メモリ装置において全般的に用いられる。例えば、ヒューズは、工程に対して敏感に動作する定電圧発生回路において、電圧をチューニング（ｔｕｎｉｎｇ）するのに用いられるか、または微細な制御を要する回路で用いられる。
【０００６】
図１は、従来の一般的なヒューズ回路を説明する回路図である。
【０００７】
同図に示すように、ヒューズ回路は、ヒューズ部１１０と電圧検出部１３０とを備える。
【０００８】
ヒューズ部１１０は、第０のＰＭＯＳトランジスタＰ０と、ヒューズＦと、第０のＮＭＯＳトランジスタＮ０とが外部電源電圧ＶＤＤ端と接地電源電圧ＶＳＳ端との間に直列接続されており、第０のＰＭＯＳトランジスタＰ０及び第０のＮＭＯＳトランジスタＮ０のゲートにはヒューズイネーブル信号ＦＳＥが印加される。ここで、ヒューズイネーブル信号ＦＳＥは、半導体メモリ装置のパワーアップ動作が終了して、内部及び外部のリセット動作が完了すると、論理「ハイ」から論理「ロー」に遷移する信号である。後で説明するが、ヒューズ部１１０の出力端は、プルアップ経路に流れる電流及びプルダウン経路に流れる電流によって駆動される。
【０００９】
電圧検出部１３０は、ヒューズＦのカットの有無に対応する論理レベル値をラッチするためのものであって、第１のＮＭＯＳトランジスタＮ１と、第１のＰＭＯＳトランジスタＰ１と、第２のＮＭＯＳトランジスタＮ２とを備える。ここで、第１のＰＭＯＳトランジスタＰ１及び第２のＮＭＯＳトランジスタＮ２は、外部電源電圧ＶＤＤ端と接地電源電圧ＶＳＳ端との間に直列接続され、それぞれのゲートにはヒューズ部１１０の出力信号ＦＳＥＢが印加される。また、第１のＮＭＯＳトランジスタＮ１は、ヒューズ部１１０の出力端と接地電源電圧ＶＳＳ端との間にソース・ドレイン経路が形成され、電圧検出部１３０の出力信号であるヒューズ状態信号ＦＳＯＰがゲートに印加される。
【００１０】
図２は、図１のヒューズ回路の動作タイミングを説明するタイミング図である。
【００１１】
図１及び図２を参照すると、ヒューズイネーブル信号ＦＳＥは、上記で説明したように、内部及び外部のリセット動作が完了した後、論理「ハイ」から論理「ロー」に遷移する。
【００１２】
ヒューズ部１１０の出力信号ＦＳＥＢは、ヒューズＦのカットの有無によって互いに異なる論理レベル値を有するようになる。すなわち、ヒューズ部１１０の出力信号ＦＳＥＢは、カットされていない場合、論理「ハイ」になり、カットされている場合、論理「ロー」を維持する。
【００１３】
電圧検出部１３０から出力されるヒューズ状態信号ＦＳＯＰは、ヒューズ部１１０の出力信号ＦＳＥＢを反転した信号を出力する。言い替えれば、ヒューズ状態信号ＦＳＯＰは、カットされた場合、論理「ハイ」になり、カットされなかった場合、論理「ロー」になる。
【００１４】
図３は、従来のリダンダンシ回路を説明する回路図である。
【００１５】
同図に示すように、リダンダンシ回路は、複数のヒューズ３１０と、複数のＮＭＯＳトランジスタ３３０と、ラッチ部３５０と、プリチャージ部３７０と、リペア情報出力部３９０とを備える。
【００１６】
複数のヒューズ３１０は、リペア対象メモリセルに対応するアドレス情報をプログラミングするためのものであって、第０のヒューズ〜第１５のヒューズＦ０、Ｆ１、．．．、Ｆ１５を備える。
【００１７】
複数のＮＭＯＳトランジスタ３３０は、第０のヒューズ〜第１５のヒューズＦ０、Ｆ１、．．．、Ｆ１５のそれぞれと接地電源電圧ＶＳＳ端との間にソース・ドレイン経路が形成され、アドレス情報ＩＮＦ＿ＡＤＤ＜０：１５＞がそれぞれのゲートに印加される第０のＮＭＯＳトランジスタ〜第１５のＮＭＯＳトランジスタＮ０、Ｎ１、．．．、Ｎ１５を備える。ここで、アドレス情報ＩＮＦ＿ＡＤＤ＜０：１５＞は外部から印加されるアドレスをデコードした信号であり、該当するメモリセルマット（ｍｅｍｏｒｙ  ｃｅｌｌ  ｍａｔ）に対応してイネーブルされる。メモリセルマットは、複数のメモリセルのうち、一部のメモリセルをグループ化したことを意味し、第０のアドレス情報〜第１５のアドレス情報ＩＮＦ＿ＡＤＤ＜０：１５＞は、アクセスしようとするメモリセルを備えているメモリセルマットに対応して活性化される。
【００１８】
ラッチ部３５０は、第０のアドレス情報〜第１５のアドレス情報ＩＮＦ＿ＡＤＤ＜０：１５＞とプログラミングされた複数のヒューズ３１０とに対応して駆動されるＡノードに応じて論理レベル値をラッチするためのものであって、第０のインバータＩＮＶ０及び第１のインバータＩＮＶ１を備える。
【００１９】
プリチャージ部３７０は、ラッチ部３５０に初期論理レベル値を設定するためのものであって、外部電源電圧ＶＤＤ端とＡノードとの間にソース・ドレイン経路が形成され、アクティブ動作時、論理「ロー」から論理「ハイ」に遷移するＷＬＥＮ信号がゲートに印加される第０のＰＭＯＳトランジスタＰ０を備える。
【００２０】
リペア情報出力部３９０は、ラッチ部３５０の出力信号を受信してリペア情報信号ＩＮＦ＿ＲＥＮを出力するためのものであって、第２のインバータＩＮＶ２を備える。半導体メモリ装置は、リペア情報信号ＩＮＦ＿ＲＥＮに応じてアクセスされるメモリセルがリペア対象メモリセルであるか否かを判断する。
【００２１】
図４は、図３の回路動作を説明するタイミング図である。説明の便宜のために、第９のヒューズＦ９のみカットされたと仮定し、半導体メモリ装置の最初のアクティブ命令ＡＣＴ１に応じて第３のアドレス情報ＩＮＦ＿ＡＤＤ＜３＞が活性化され、２番目のアクティブ命令ＡＣＴ２に応じて第９のアドレス情報ＩＮＦ＿ＡＤＤ＜９＞が活性化されると仮定する。
【００２２】
同図に示すように、最初のアクティブ命令ＡＣＴ１が印加される前に、論理「ロー」のＷＬＥＮ信号に応じて、Ａノードは論理「ハイ」にプリチャージされた状態となる。その後、最初のアクティブ命令ＡＣＴ１に応じてＷＬＥＮ信号が論理「ハイ」に遷移され、第３のアドレス情報ＩＮＦ＿ＡＤＤ＜３＞に対応する第３のＮＭＯＳトランジスタＮ３がターンオンされる。第３のヒューズＦ３がカットされていないため、Ａノードと接地電源電圧ＶＳＳ端との間に電流経路が形成される。したがって、Ａノード及びリペア情報信号ＩＮＦ＿ＲＥＮ は論理「ロー」になる。
【００２３】
次に、２番目のアクティブ命令ＡＣＴ２に応じてＷＬＥＮ信号が論理「ハイ」に遷移され、第９のアドレス情報ＩＮＦ＿ＡＤＤ＜９＞に対応する第９のＮＭＯＳトランジスタＮ９がターンオンされる。第９のヒューズＦ９がカットされているため、Ａノードと接地電源電圧ＶＳＳ端との間に電流経路が形成されず、Ａノードは論理「ハイ」を維持する。
【００２４】
論理「ロー」または論理「ハイ」のリペア情報信号ＩＮＦ＿ＲＥＮは、リペア対象メモリセルのアドレス情報を意味する。
【００２５】
一方、半導体メモリ装置は、工程技術の発達により集積度が増加するにしたがって、小型化かつ大容量化されている。しかし、このような集積度の増加により、半導体メモリ装置内の各回路間の間隔や各ライン間の間隔が非常に近接して設計されており、これによる種々の問題が発生している。そのうちの１つがヒューズカット動作によってヒューズに発生するクラック（ｃｒａｃｋ）である。
【００２６】
図５は、ヒューズに発生するクラックについて説明する図であって、カット対象のヒューズＢとカット対象ではないヒューズＡ、Ｃとが示されている。
【００２７】
同図に示すように、カット対象のヒューズＢは、ブロー工程によってカットされる。このとき、隣接したヒューズＡ、Ｃには、ブロー工程時に発生する衝撃及び導電性副産物によって損傷、例えば、クラックが発生する。もちろん、クラックは、ブロー工程時にのみ発生するものではなく、ヒューズとヒューズを覆う絶縁膜間の応力とか工程上のエラーによって発生することもある。図６は、クラックが発生したヒューズの形状を示した図である。
【００２８】
ヒューズにクラックが発生した場合、最も深刻な問題点は、カットされてはならないヒューズがカットされたような状況に置かれる可能性があるいうことである。そのため、半導体メモリ装置は、カット対象のヒューズではないヒューズをカットされたように認識し、これに対応する誤動作を起こす。
【００２９】
一般的に、ヒューズに発生するクラックは、３種類に分類される。１番目は、クラック自体がヒューズの不良を起こす不良クラックであり、２番目は、クラックが発生したヒューズが環境及び時間に応じて不良を起こす進行性クラックであり、３番目は、ヒューズに発生したクラックの程度が弱くて、環境の変化や時間の経過にも半導体装置が不良を起こさないフリークラック（ｆｒｅｅ  ｃｒａｃｋ）である。１番目の場合は、半導体メモリ装置が製品として出荷される前に誤動作を誘発して、プローブテスト（ｐｒｏｂｅ  ｔｅｓｔ）やパッケージテスト（ｐａｃｋａｇｅ  ｔｅｓｔ）によって検出されるため、これを補完処理するか、または不良処理することが可能である。しかし、２番目の場合は、製品が出荷される前に行われるテストにおいては検出されず、出荷された後に誤動作を誘発するため、この製品を使用する消費者から問題点が提起される可能性がある。
【００３０】
図７は、図１のヒューズ回路のヒューズＦにクラックが発生して生じる問題を説明するタイミング図である。図７では、図１のヒューズＦがカット対象のヒューズではなく、上記で説明した進行性クラックが発生した場合を示している。図２において説明したように、ヒューズＦにカットがなされなかった 場合、すなわち、カットされていない場合、ヒューズ部１１０の出力信号ＦＳＥＢは論理「ハイ」になり、ヒューズ状態信号ＦＳＯＰは論理「ロー」になる。クラックが発生したヒューズＦは、ヒューズ部１１０の出力信号ＦＳＥＢが正常な状態より低くなり、その後、環境及び時間に応じてさらに低くなる。
【００３１】
図１及び図７に示すように、半導体メモリ装置の出荷前のテスト時には、ヒューズ部１１０の出力信号ＦＳＥＢ及びヒューズ状態信号ＦＳＯＰにカットされていないヒューズＦの状態が反映される。すなわち、出荷前のヒューズＦは、クラックのみが発生し、カットされていない状態であるため、第０のＰＭＯＳトランジスタＰ０及びヒューズＦを備えるプルアップ電流経路Ｉ＿ＰＵに流れる電流が第１のＮＭＯＳトランジスタＮ１を備えるプルダウン電流経路Ｉ＿ＰＤに流れる電流より大きくなり、ヒューズ部１１０の出力端は論理「ハイ」になり、これにより、ヒューズ状態信号ＦＳＯＰは論理「ロー」になる。そのため、半導体メモリ装置は、ヒューズＦがカットされていない、すなわち、意図した正常状態で動作を行う。
【００３２】
しかし、半導体メモリ装置が出荷された後、クラックが発生したヒューズＦは環境及び時間に応じて次第に劣化し、ヒューズＦはまるでカットされたような状態となる。ヒューズＦがカットされたような状態に変化するため、プルアップ電流経路Ｉ＿ＰＵを介して流れる電流の量は次第に小さくなり、これにより、ヒューズ部１１０の出力端の電圧レベル値は次第に低くなる。つまり、ヒューズ部１１０の出力端の電圧レベル値が第１のＰＭＯＳトランジスタＰ１及び第２のＮＭＯＳトランジスタＮ２によるしきい電圧値Ｖｔｈより低くなることにより、ヒューズ部１１０の出力端は論理「ロー」になり、ヒューズ状態信号ＦＳＯＰは論理「ハイ」になる。すなわち、半導体メモリ装置は、クラックが発生したヒューズＦによって意図しなかった誤動作を行う。従来のテストでは、このようにクラックが発生したヒューズＦを不良として検出することが不可能である。図面から分かるように、しきい電圧値Ｖｔｈは、ヒューズ状態信号ＦＳＯＰの遷移時点を決定する重要な要素である。
【００３３】
図８は、図３のリダンダンシ回路の第１０のヒューズＦ１０にクラックが発生して生じる問題点を説明する回路図である。説明の便宜のために、図３の一部回路を図示し、図３と同じ構成に対しては、同じ図面符号を使用した。ただし、ラッチ部３５０を構成する第０のインバータＩＮＶ０及び第１のインバータＩＮＶ１の詳細回路は、図８に対応して新たな図面符号を付した。また、図８では、図３の第９のヒューズＦ９（図３を参照）をカットしたことを一例に挙げ、このため、第１０のヒューズＦ１０にクラックが発生したことと仮定する。すなわち、第１０のヒューズＦ１０はカット対象のヒューズではなく、進行性クラックが発生した状態である。
【００３４】
ここで、第０のインバータＩＮＶ０は、外部電源電圧ＶＤＤ端と接地電源電圧ＶＳＳ端との間に接続された第１のＮＭＯＳトランジスタＮ１及び第１のＰＭＯＳトランジスタＰ１を備え、第１のインバータＩＮＶ１は、外部電源電圧ＶＤＤ端と接地電源電圧ＶＳＳ端との間に接続された第２のＮＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタＮ２、Ｎ３と第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタＰ２、Ｐ３とを備える。
【００３５】
図９は、図８のリダンダンシ回路の第１０のヒューズＦ１０にクラックが発生して生じる問題点を説明するタイミング図である。第１０のヒューズＦ１０に対してカットがなされなかった場合、Ａノードは第１０のアドレス情報ＩＮＦ＿ＡＤＤ＜１０＞に応じて、図４における第３のアドレス情報ＩＮＦ＿ＡＤＤ＜３＞に対応する論理「ロー」の波形を有しなければならない。
【００３６】
図８及び図９に示すように、半導体メモリ装置が出荷される前のテスト時にはカットされていない状態の第１０のヒューズＦ１０状態がＡノードに反映される。すなわち、出荷される前のテスト時は、第１０のヒューズＦ１０がカットされていない状態であるため、ＷＬＥＮ信号が論理「ハイ」になった後、第１０のヒューズＦ１０及び第１０のＮＭＯＳトランジスタＮ１０を備えるプルダウン電流経路Ｉ＿ＰＤに流れる電流が第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタＰ２、Ｐ３を備えるプルアップ電流経路Ｉ＿ＰＵに流れる電流より大きくなる。したがって、Ａノード及びリペア情報信号ＩＮＦ＿ＲＥＮは論理「ロー」になる。言い替えれば、リダンダンシ回路は、第１０のヒューズＦ１０がカットされていない、すなわち、意図した正常状態で動作を行う。
【００３７】
しかし、半導体メモリ装置が出荷された後には、クラックが発生した第１０のヒューズＦ１０が環境及び時間に応じて次第に劣化し、第１０のヒューズＦ１０は、まるでカットされたような状態となる。第１０のヒューズＦ１０がカットされたような状態に変化するため、プルダウン電流経路Ｉ＿ＰＤを介して流れる電流は、プルアップ電流経路Ｉ＿ＰＵを介して流れる電流より次第に小さくなり、Ａノードの電圧レベル値は次第に高くなる。つまり、Ａノードの電圧レベル値が第０のインバータＩＮＶ０のしきい電圧値Ｖｔｈより高くなり、リペア情報信号ＩＮＦ＿ＲＥＮは論理「ハイ」になる。すなわち、リダンダンシ回路は、クラックが発生した第１０のヒューズＦ１０によって意図しなかった状態で誤動作を行い、このように生成された誤ったリペア情報信号ＩＮＦ＿ＲＥＮは、半導体メモリ装置が正常メモリセルをリダンダンシメモリセルで代替する誤動作を誘発する。
【００３８】
今まで説明したように、ヒューズには、隣接したヒューズのカットと、工程のエラーと、環境及び時間とによってクラックが発生するおそれがあり、これは、一般的なヒューズ回路及びリダンダンシ回路において誤動作を誘発する問題がある。クラックが発生したヒューズは、製品出荷前にテストによって検出されることが好ましいが、クラックの程度が大きくない進行性クラックが発生したヒューズは、製品出荷前にテストにおいて検出されず、製品出荷後に、種々の誤動作を誘発する可能性があり、これに対して消費者から問題点が提起される可能性がある。これは、製品に対する消費者の信頼性を落とす問題を起こす。
【発明の概要】
【発明が解決しようとする課題】
【００３９】
本発明は、上記のような従来技術の問題点を解決するために提案されたものであって、その目的は、テスト時に、ヒューズの状態を検出するのに基準となる臨界電圧を調整できるヒューズ回路を提供することにある。
【００４０】
本発明の他の目的は、リペア情報信号を生成するにあたり、クラックが発生する可能性があるヒューズを検出できるリダンダンシ回路を提供することにある。
【００４１】
本発明のさらに他の目的は、クラックの程度が大きいヒューズだけでなく、クラックの程度が小さいヒューズに対しても検出が可能なヒューズ回路及びリダンダンシ回路を提供することにある。
【課題を解決するための手段】
【００４２】
そこで、上記の目的を達成するための本発明によるヒューズ回路は、ヒューズイネーブル信号に応じて、ヒューズを備える電流経路を介して出力端を駆動するヒューズ部と、テストモード信号に応じて調整される臨界電圧を基準として、前記出力端の電圧レベルを検出してヒューズ状態信号を生成する電圧検出部とを備える。
【００４３】
また、上記の目的を達成するための本発明によるヒューズ回路は、ヒューズイネーブル信号に応じて、ヒューズを備える電流経路を介して出力端を駆動するヒューズ部と、前記出力端の電圧レベルを検出してヒューズ状態信号を生成する出力部と、テストモード信号に応じて前記出力部の遷移しきい値電圧を調整する調整部とを備える。
【００４４】
なお、上記の目的を達成するための本発明によるリダンダンシ回路は、複数のメモリセルに対応するアドレス情報に応じて、前記複数のメモリセルのうちのリペア対象メモリセルに対応するアドレス情報がプログラミングされる複数のヒューズのうち、いずれか１つの前記ヒューズを 含む電流経路を介して出力端を駆動するヒューズ部と、テストモード信号に応じて調整される臨界電圧を基準として、前記出力端の電圧レベルを検出してリペア情報信号を生成する電圧検出部とを備える。
【００４５】
さらに、上記の目的を達成するための本発明によるリダンダンシ回路は、複数のメモリセルに対応するアドレス情報に応じて、前記複数のメモリセルのうちのリペア対象メモリセルに対応するアドレス情報がプログラミングされる複数のヒューズのうち、いずれか１つの前記ヒューズを 含む電流経路を介して出力端を駆動するヒューズ部と、前記出力端の電圧レベルを検出してリペア情報信号を出力する出力部と、テストモード信号に応じて前記出力部の遷移しきい値電圧を調整する調整部とを備える。
【００４６】
本発明は、製品出荷前、テストにおいてヒューズの状態を検出するのに基準となる臨界電圧を調整することにより、クラックの程度が大きいヒューズだけでなく、クラックの程度が小さいヒューズも検出することができる。このように検出された結果は、クラックが発生したヒューズに対して補完が可能なので、ヒューズのクラックによる半導体メモリ装置の誤動作を防止することができる。
【発明の効果】
【００４７】
本発明によれば、テスト時において、クラックの程度が大きいヒューズだけでなく、クラックの程度が小さいヒューズも検出することにより、出荷された半導体メモリ装置の信頼性を高めることができる効果を得ることができる。
【００４８】
また、本発明によれば、ヒューズのクラックによる誤動作を防止して正確なリペア情報信号を生成することにより、半導体メモリ装置の安定したリペア動作を保障できる効果を得ることができる。
【図面の簡単な説明】
【００４９】
【図１】従来の一般的なヒューズ回路を説明する回路図である。
【図２】図１のヒューズ回路の動作タイミングを説明するタイミング図である。
【図３】従来のリダンダンシ回路を説明する回路図である。
【図４】図３の回路動作を説明するタイミング図である。
【図５】ヒューズに発生するクラックについて説明する図である。
【図６】クラックが発生したヒューズの形状を示した図である。
【図７】図１のヒューズ回路のヒューズＦにクラックが発生して生じる問題点を説明するタイミング図である。
【図８】図３のリダンダンシ回路の第１０のヒューズＦ１０にクラックが発生して生じる問題点を説明する回路図である。
【図９】図８のリダンダンシ回路の第１０のヒューズＦ１０にクラックが発生して生じる問題点を説明するタイミング図である。
【図１０】本発明に係るヒューズ回路を説明する回路図である。
【図１１】図１０のヒューズ回路の動作タイミングを説明するタイミング図である。
【図１２】本発明に係るリダンダンシ回路を説明する回路図である。
【図１３】図１０のヒューズ回路の他の実施形態を説明する回路図である。
【発明を実施するための形態】
【００５０】
以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。
【００５１】
図１０は、本発明に係るヒューズ回路を説明する回路図である。
【００５２】
同図に示すように、ヒューズ回路は、ヒューズ部１０１０と、電圧検出部１０３０とを備えることができる。
【００５３】
ヒューズ部１０１０は、ヒューズＦが備えられる部分であって、第０のＰＭＯＳトランジスタＰ０と、ヒューズＦと、第０のＮＭＯＳトランジスタＮ０とが外部電源電圧ＶＤＤ端と接地電源電圧ＶＳＳ端との間に直列接続されており、第０のＰＭＯＳトランジスタＰ０及び第０のＮＭＯＳトランジスタＮ０のゲートにはヒューズイネーブル信号ＦＳＥが印加される。ここで、ヒューズイネーブル信号ＦＳＥは、半導体メモリ装置のパワーアップ動作が終了して、内部及び外部のリセット動作が完了すると、論理「ハイ」から論理「ロー」に遷移する信号である。したがって、ヒューズ部１０１０は、ヒューズイネーブル信号ＦＳＥに応じて、ヒューズＦを備えるプルアップ・プルダウン電流経路Ｉ＿ＰＵ、Ｉ＿ＰＤを介して出力端を駆動することができる。ここで、出力端は、ヒューズ部１０１０の出力信号ＦＳＥＢが出力されるノードを意味する。
【００５４】
本発明では、ヒューズＦにクラックが発生したものと仮定し、このヒューズＦは、図１０に示すように点線で示した。
【００５５】
電圧検出部１０３０は、ヒューズＦのカットの有無に対応するヒューズ部１０１０の出力信号ＦＳＥＢをラッチする。また、本発明に係る電圧検出部１０３０は、テストモード信号ＴＭＥＮＢに対応する臨界電圧を基準として、ヒューズ部１０１０の出力信号ＦＳＥＢを検出してヒューズ状態信号ＦＳＯＰを生成することができる。第１のＮＭＯＳトランジスタＮ１は、ヒューズイネーブル信号ＦＳＥが論理「ハイ」である区間で電圧検出部１０３０がラッチ動作を行えるように、ヒューズ状態信号ＦＳＯＰがフィードバックされて動作し、ヒューズイネーブル信号ＦＳＥが論理「ロー」である区間でカットされていないヒューズに対してプルダウン電流経路Ｉ＿ＰＤとして使用され得る。臨界電圧は、出力部１０３２のしきい電圧値になり得る。
【００５６】
電圧検出部１０３０に備えられる出力部１０３２は、ヒューズ部１０１０の出力信号ＦＳＥＢの電圧レベル値を検出してヒューズ状態信号ＦＳＯＰを出力するためのものであって、第１のＰＭＯＳトランジスタＰ１及び第２のＮＭＯＳトランジスタＮ２を備えることができる。ここで、第１のＰＭＯＳトランジスタＰ１及び第２のＮＭＯＳトランジスタＮ２は、外部電源電圧ＶＤＤ端と調整部１０３４との間に直列接続され、それぞれのゲートにはヒューズ部１０１０の出力信号ＦＳＥＢが印加される。
【００５７】
調整部１０３４は、テストモード信号ＴＭＥＮＢに応じて出力部１０３２のしきい電圧値を調整するためのものであって、出力部１０３２と、ソースとなる接地電源電圧ＶＳＳ端との間にソース・ドレイン経路が形成され、外部電源電圧ＶＤＤがゲートに印加される第３のＮＭＯＳトランジスタＮ３と、テストモード信号ＴＭＥＮＢがゲートに印加される第４のＮＭＯＳトランジスタＮ４とを備えることができる。したがって、本発明に係る調整部１０３４は、テストモード信号ＴＭＥＮＢに対応して出力部１０３２から接地電源電圧ＶＳＳ端に流れる駆動電流を調整することが可能である。
【００５８】
図１１は、図１０のヒューズ回路の動作タイミングを説明するタイミング図である。
【００５９】
図１０及び図１１を参照すると、ヒューズイネーブル信号ＦＳＥは上記で説明したように、内部及び外部のリセット動作が完了した後、論理「ハイ」から論理「ロー」に遷移する。
【００６０】
まず、テストモード信号ＴＭＥＮＢが論理「ハイ」になり、第４のＮＭＯＳトランジスタＮ４がターンオンされた状態でヒューズイネーブル信号ＦＳＥが論理「ハイ」である場合、電圧検出部１０３０は、ヒューズ部１０１０の出力信号ＦＳＥＢである論理「ロー」をラッチして論理「ハイ」であるヒューズ状態信号ＦＳＯＰを出力する。
【００６１】
その後、ヒューズイネーブル信号ＦＳＥが論理「ロー」に遷移すると、ヒューズ部１０１０の出力信号ＦＳＥＢは論理「ハイ」になるが、クラックが発生していない正常ヒューズに対して、ヒューズ部１０１０の出力信号ＦＳＥＢは出力部１０３２のしきい電圧値Ｖｔｈより十分高いため、カットされていないヒューズ状態を検出するのに特に問題はない。しかし、クラックが発生したヒューズＦの場合、ヒューズＦがカットされていないとしてもヒューズ部１０１０の出力信号ＦＳＥＢは出力部１０３２のしきい電圧値Ｖｔｈより少し高い状態となる。そのため、ヒューズ状態信号ＦＳＯＰは、ヒューズＦがカットされることに対応する論理「ロー」が出力されるか、またはヒューズＦがカットされていないことに対応する論理「ハイ」が出力され得る。すなわち、ヒューズＦの状態を正しく検出できなくなる。
【００６２】
したがって、本発明では、テストモード信号ＴＭＥＮＢを用いて第４のＮＭＯＳトランジスタＮ４をターンオフさせることにより、出力部１０３２のしきい電圧値Ｖｔｈを外部電源電圧ＶＤＤ側に移動させることが可能である。すなわち、テストモード信号ＴＭＥＮＢが論理「ハイ」である区間で検出できなかったクラックが発生したヒューズＦをテストモード信号ＴＭＥＮＢが論理「ロー」である区間では検出できる。
【００６３】
クラックが発生したヒューズＦは、元々どおりならカットされてはならず、これにより、ヒューズ状態信号ＦＳＯＰは論理「ロー」になり、正常判定されなければならない。しかし、従来には、クラックが発生したヒューズＦを検出することができず、このため、回路の誤動作を誘発した。本発明に係るヒューズ回路は、テストモード信号ＴＭＥＮＢに応じて、クラックが発生したヒューズＦに対して論理「ハイ」の不良状態を検出することができる。言い替えれば、クラックが発生したヒューズＦに対応するヒューズ部１０１０の出力信号ＦＳＥＢの電圧レベル値より出力部１０３２のしきい電圧値Ｖｔｈを高めることにより、クラックが発生したヒューズＦを検出することができる。
【００６４】
図１２は、本発明に係るリダンダンシ回路を説明する回路図である。
【００６５】
同図に示すように、リダンダンシ回路は、複数のヒューズ１１１０と、複数のＮＭＯＳトランジスタ１１３０と、電圧検出部１１５０と、プリチャージ部１１７０と、リペア情報出力部１１９０とを備えることができる。
【００６６】
複数のヒューズ１１１０は、リペア対象メモリセルに対応するアドレス情報をプログラミングするためのものであって、第０のヒューズ〜第１５のヒューズＦ０、Ｆ１、．．．、Ｆ１５を備えることができる。
【００６７】
複数のＮＭＯＳトランジスタ１１３０は、第０のヒューズ〜第１５のヒューズＦ０、Ｆ１、．．．、Ｆ１５のそれぞれと接地電源電圧ＶＳＳ端との間にソース・ドレイン経路が形成され、アドレス情報ＩＮＦ＿ＡＤＤ＜０：１５＞がそれぞれのゲートに印加される第０のＮＭＯＳトランジスタ〜第１５のＮＭＯＳトランジスタＮ０、Ｎ１、．．．、Ｎ１５を備えることができる。ここで、アドレス情報ＩＮＦ＿ＡＤＤ＜０：１５＞は、外部から印加されるアドレスをデコードして、該当するメモリセルマットをイネーブルさせるための信号でありうる。複数のヒューズ１１１０及び複数のＮＭＯＳトランジスタ１１３０のそれぞれは、互いに対応して接続されており、カットされていないヒューズに対応してプルダウン電流経路が形成され得る。
【００６８】
電圧検出部１１５０は、複数のヒューズ１１１０にプログラミングされた情報及び第０のアドレス情報〜第１５のアドレス情報ＩＮＦ＿ＡＤＤ＜０：１５＞に応じて、該当する論理レベル値をラッチするためのものであって、出力部１１５２と、調整部１１５４と、フィードバック部１１５６とを備えることができる。次いで、本発明に係る電圧検出部１１５０は、テストモード信号ＴＭＥＮに応じて出力部１１５２のしきい電圧値を調整し、これを基準として、Ａノードの電圧レベル値を検出してリペア情報信号ＩＮＦ＿ＲＥＮを生成することができる。フィードバック部１１５６である第１のインバータＩＮＶ１は、ＷＬＥＮ信号が論理「ロー」である区間で電圧検出部１１５０がラッチ動作を行えるように、電圧検出部１１５０の出力信号がフィードバックされて動作し、ＷＬＥＮ信号が論理「ハイ」である区間でプルアップ電流経路Ｉ＿ＰＵ（図８を参照）として使用され得る。図１２は、図８と比較して調整部１１５４が追加された。
【００６９】
一方、出力部１１５２は、Ａノードの電圧レベル値を検出してリペア情報信号ＩＮＦ＿ＲＥＮを出力するためのものであって、第１のＰＭＯＳトランジスタＰ２１及び第１のＮＭＯＳトランジスタＮ２１を備えることができる。ここで、第１のＰＭＯＳトランジスタＰ２１及び第１のＮＭＯＳトランジスタＮ２１は、調整部１１５４と接地電源電圧ＶＳＳ端との間に直列接続され、それぞれＡノードにゲートが接続され得る。
【００７０】
調整部１１５４は、テストモード信号ＴＭＥＮに応じて出力部１１５２のしきい電圧値を調整するためのものであって、外部電源電圧ＶＤＤ端と出力部１１５２との間にソース・ドレイン経路が形成され、接地電源電圧ＶＳＳがゲートに印加される第２のＰＭＯＳトランジスタＰ２２と、テストモード信号ＴＭＥＮがゲートに印加される第３のＰＭＯＳトランジスタＭ２３とを備えることができる。ここで、テストモード信号ＴＭＥＮは、ノーマルモードで論理「ロー」になり、テストモードで論理「ハイ」になり得る。
【００７１】
プリチャージ部１１７０は、電圧検出部１１５０の初期論理レベル値を設定するためのものであって、外部電源電圧ＶＤＤ端とＡノードとの間にソース・ドレイン経路が形成され、アクティブ動作時、論理「ロー」から論理「ハイ」に遷移するＷＬＥＮ信号がゲートに印加される第０のＰＭＯＳトランジスタＰ０を備える。
【００７２】
リペア情報出力部１１９０は、電圧検出部１１５０の出力信号を受信して、リペア情報信号ＩＮＦ＿ＲＥＮを出力するためのものであって、第２のインバータＩＮＶ２を備えることができる。半導体メモリ装置は、リペア情報信号ＩＮＦ＿ＲＥＮに応じて該当メモリセルがリペア対象メモリセルであるか否かを判断する。
【００７３】
説明の便宜のために、図１２では第９のヒューズＦ９をカットし、このため、第１０のヒューズＦ１０にクラックが発生した例を挙げた。ここで、クラックが発生した第１０のヒューズＦ１０を点線で示した。
【００７４】
まず、第９のアドレス情報ＩＮＦ＿ＡＤＤ＜９＞が活性化されると、第９のヒューズＦ９がカットされているので、図４のように、Ａノードが第９のアドレス情報ＩＮＦ＿ＡＤＤ＜９＞に対応して論理「ハイ」を維持する。
【００７５】
そして、第１０のアドレス情報ＩＮＦ＿ＡＤＤ＜１０＞が活性化されると、第１０のヒューズＦ１０はカットされてはならないため、Ａノードが論理「ロー」にならなければならない。しかし、第１０のヒューズＦ１０に発生したクラックは、プルダウン電流経路Ｉ＿ＰＤ（図８を参照）に流れる電流よりプルアップ電流経路Ｉ＿ＰＵに流れる電流を大きくすることができる。すなわち、クラックが発生した第１０のヒューズＦ１０のため、Ａノードの電圧レベルが上がるので、リダンダンシ回路がまるで第１０のヒューズＦ１０をカットしたような誤動作を行うようにする。
【００７６】
したがって、本発明では、テストモード信号ＴＭＥＮに応じて電圧検出部１１５０の臨界電圧を調整することにより、クラックが発生した第１０のヒューズＦ１０によって出力部１１５２のしきい電圧値より少し小さなＡノードの電圧レベル値を検出することが可能である。言い替えれば、テスト時、テストモード信号ＴＭＥＮが論理「ハイ」になって、第３のＰＭＯＳトランジスタＰＭ２３をターンオフさせることにより、出力部１１５２のしきい電圧値を外部接地電圧ＶＳＳ側に移動させることが可能である。すなわち、テストモード信号ＴＭＥＮが論理「ロー」である区間で検出できなかったクラックが発生した第１０のヒューズＦ１０を、テストモード信号ＴＭＥＮが論理「ハイ」である区間で検出することができる。つまり、本発明では、クラックが発生した第１０のヒューズＦ１０を不良として検出することが可能である。
【００７７】
図１３は、図１０のヒューズ回路の他の実施形態を説明する回路図であって、図１０と同じ構成に対しては、同じ図面符号を付した。本発明に係る図１３では、図１０の調整部１０３４を構成する第４のＮＭＯＳトランジスタＮ４を複数個で構成し、各々のＮＭＯＳトランジスタには、該当する複数のテストモード信号ＴＭＥＮＢ＜１＞、ＴＭＥＮＢ＜２＞、．．．、ＴＭＥＮＢ＜ｎ＞（ここで、ｎは自然数）が入力され得る。したがって、複数のＮＭＯＳトランジスタＮ４＿１、Ｎ４＿２、．．．Ｎ４＿ｎを備える図１３の調整部１３１０は、複数のテストモード信号ＴＭＥＮＢ＜１＞、ＴＭＥＮＢ＜２＞、．．．、ＴＭＥＮＢ＜ｎ＞に対応して出力部１０３２（図１０を参照）から接地電源電圧ＶＳＳ端に流れる駆動電流を調整することが可能である。すなわち、本発明に係る図１３の構成では、複数のテストモード信号ＴＭＥＮＢ＜１＞、ＴＭＥＮＢ＜２＞、．．．、ＴＭＥＮＢ＜ｎ＞に応じて、第１のＰＭＯＳトランジスタＰ１及び第２のＮＭＯＳトランジスタＮ２に対応するしきい電圧値を図１０でさらに一層細かく調整することができ、テスト時、これを利用すればヒューズＦに発生したクラックの程度までも検出することが可能である。
【００７８】
前述したように、本発明ではクラックの程度が大きいヒューズだけでなく、クラックの程度が小さいヒューズを検出することができるので、半導体メモリ装置の回路動作の信頼性を高めることが可能である。また、リダンダンシ回路の場合、ヒューズのクラックによる誤動作を防止して、正確なリペア情報信号を生成することにより、半導体メモリ装置の安定したリペア動作を保障することができる。
【００７９】
本発明の技術思想は、上記好ましい実施形態によって具体的に記述されたが、上記の実施形態はその説明のためのものであり、その制限のためのものではないということに注意すべきである。また、この技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な置換、変形、及び変更により様々な実施形態が可能であることが理解できるであろう。
【００８０】
また、前述した図１０の実施形態は、調整部１０３４を出力部１０３２と接地電圧ＶＳＳ端との間に配置する場合を一例として説明したが、本発明は、調整部１０３４を電源電圧ＶＤＤ端と出力部１０３２との間に配置する場合にも可能であり、これにより、調整部１０３４を制御する信号は変わるべきである。次いで、このような回路変化は、図１２及び図１３にも適用することができる。
【００８１】
さらに、前述した実施形態において例示した論理ゲート及びトランジスタは、入力される信号の極性によってその位置及び種類が異なるように実現されるべきであろう。
【符号の説明】
【００８２】
１０１０      ヒューズ部
１０３０      電圧検出部
【図１】
2010267365.tif 000003
【図２】
2010267365.tif 000004
【図３】
2010267365.tif 000005
【図４】
2010267365.tif 000006
【図５】
2010267365.tif 000007
【図７】
2010267365.tif 000008
【図８】
2010267365.tif 000009
【図９】
2010267365.tif 000010
【図１０】
2010267365.tif 000011
【図１１】
2010267365.tif 000012
【図１２】
2010267365.tif 000013
【図１３】
2010267365.tif 000014
【図６】
2010267365.tif 000015