(57)【要約】【課題】微小解像度かつ高ダイナミックレンジで小占有面積かつ低消費電力の送信信号増幅用半導体装置を実現する。【解決手段】ラダーネットワーク（４０）により入力信号振幅を１／２倍ずつ低減し、このラダーネットワークそれぞれに対応してトランスコンダクタンスアンプステージ（４３）を配置する。トランスコンダクタンスアンプステージ４３の出力は共通に出力信号線（４８）に結合する。制御ワードＷＣ＜２１：０＞に従って選択的にトランスコンダクタンスアンプステージをイネーブルし、出力信号線に現われる出力電流を加算する。【選択図】図４
2010213222.tif 000002
【特許請求の範囲】
【請求項１】
入力ノードに与えられた入力信号が伝達される複数の縦続接続されるノードを有するラダーネットワークを備え、前記ラダーネットワークの各ノードは、ネットワーク内の位置に応じて重み付けがされており、各前記ノードに前記入力信号に対応の重みが付された電圧が生成され、
前記ラダーネットワークの各ノードに対応して配置され、各々が、対応のノードの電圧を電流に変換して、出力信号線に伝達する複数の第１トランスコンダクタンスアンプステージをを備え、前記出力信号線は、前記複数の第１トランスコンダクタンスアンプステージに共通に配置され、および
前記複数の第１トランスコンダクタンスアンプステージを制御ワードに従って選択的にイネーブル状態に設定する論理制御回路を備える、信号増幅用半導体装置。
【請求項２】
温度に対して一定の定電流を生成して前記第１トランスコンダクタンスアンプステージに供給する電流源回路をさらに備え、各前記第１トランスコンダクタンスアンプステージの動作電流が、前記定電流により規定され、
制御信号に従って利得が調整され、ベースバンド信号を変調して前記ラダーネットワークへ前記入力信号として該変調信号を与える変調回路をさらに備え、
前記変調回路と同一構造を有し、前記スイッチ段の接続経路が固定的に接続されるとともに前記制御信号に従って利得が調整されて、固定された電圧レベルの第１の電圧を模擬的に変調するレプリカ変調回路と、
前記第１トランスコンダクタンスアンプステージと同一構造を有し、前記レプリカ変調回路の出力信号に応じた信号を生成する少なくとも１個のレプリカアンプと、
前記レプリカアンプの出力信号と第２の固定電圧とを差動的に増幅して前記制御信号を生成する差動増幅回路をさらに備える、請求項１記載の信号増幅用半導体装置。
【請求項３】
前記変調回路は、
前記ベースバンド信号を受けるベースバンド信号入力段と、
前記ベースバンド信号入力段に結合され、前記ベースバンド信号入力段の出力信号の伝達経路を切換えるスイッチ段と、
前記スイッチ段に結合され、前記スイッチ段から伝達される信号の利得を制御信号に従って調整して出力ノードに伝達する利得制御段とを備え、前記利得制御段、前記スイッチ段および前記ベースバンド信号入力段は、出力ノードと電流源との間に縦構造にスタックされるように接続される、請求項２記載の信号増幅用半導体装置。
【請求項４】
前記少なくとも１個のレプリカアンプは、各前記第１トランスコンダクタンスアンプステージに対応して配置される複数のレプリカアンプを含み、
前記論理制御回路は、前記第１トランスコンダクタンスアンプステージのイネーブル状態の第１トランスコンダクタンスアンプステージのうちの最大振幅の電流信号を生成する第１トランスコンダクタンスアンプステージに対応して配置されるレプリカアンプをイネーブルする、請求項３記載の信号増幅用半導体装置。
【請求項５】
前記ラダーネットワークは、前記入力信号を受ける入力ノードに対して直列に接続される複数の第１インピーダンス素子と、前記第１インピーダンス素子に対応して配置され、対応の第１インピーダンス素子と並列に接続される複数の第２インピーダンス素子とを備え、各前記第２のインピーダンス素子は、直列に接続される第１および第２のサブインピーダンス素子を備え、
各前記トランスコンダクタンスアンプステージは、対応の第１および第２のサブインピーダンス素子の間の接続ノードの信号を受ける、請求項１記載の信号増幅用半導体装置。
【請求項６】
前記入力ノードに結合され、前記制御ワードに従って選択的にイネーブル化され、イネーブル時、前記入力ノードの入力信号に応じた電流を前記出力信号線に伝達する少なくとも１個の第２のトランスコンダクタンスステージをさらに備え、前記第２のトランスコンダクタンスアンプステージのトランスコンダクタンスは、前記第１トランスコンダクタンスアンプステージと異なる、請求項１記載の信号増幅用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、信号増幅用半導体装置に関し、特に、移動体通信機器における送信部の送信信号の利得を制御する送信増幅装置の構成に関する。
【背景技術】
【０００２】
移動体通信分野において携帯端末などに対する通信方式として現在ＵＭＴＳ（ユニバーサル・モビール・テレコミュニケーションズ・システム；欧州標準通信方式：日本ではＷ−ＣＤＭＡが対応）があり、第３世代デジタル方式携帯電話の通信方式として広く普及している。
【０００３】
このＵＭＴＳ送信系においては、電力制御範囲は８６ｄＢであり、高ダイナミックレンジが要求される。このような高ダイナミックレンジに対応するためには、通常、複数段のアンプで利得を制御する。しかしながら、アンプの段数が増加すると、各アンプのノイズが増幅され、ノイズが増大する。また、携帯端末においては、装置搭載面積削減のため、パッケージの小型化を求められており、ノイズ除去用のＳＡＷ（表面弾性波）フィルタを除去することが要求される。このような構成では、アンプについて、ノイズの仕様が厳しい特性が要求される。
【０００４】
また、基地局から要求される利得可変解像度は、アンテナ端で１ｄＢである。この要求を満足するためには、高周波信号を生成するＲＦ−ＩＣ内部では、解像度として、０．２５ｄＢと非常に細かい利得のステップが要求される。また、ＵＭＴＳ送信系では、受信系に比べて電力消費が大きく、Ｌ０漏洩（高周波信号無入力時に直流電源から消費されるリーク電流）を抑制することが要求される。低電力出力時におけるＬ０漏洩を抑制する対策としては、通常、高周波部の利得を制御することによりＬ０漏洩を抑制することが行なわれる。
【０００５】
可変利得増幅器の構成の一例が、特許文献１（特開平１０−７０４２４号公報）に示されている。この特許文献１に示される可変利得増幅器においては、複数のトランスコンダクタンスアンプが直列に配置され、これらの複数のトランスコンダクタンスアンプが、共通に入力端子に結合される。これらの複数のトランスコンダクタンスアンプは、それぞれ、スイッチング素子を介してＲ−２Ｒラダー抵抗網の分圧ノードにその出力端子が接続される。スイッチング素子は、制御ワードＣ＜Ｎ−１：０＞の対応のビットによりオン／オフが設定される。隣接するトランスコンダクタンスアンプの出力端子は、Ｒ−２Ｒラダー抵抗網の直列抵抗Ｒを介して接続される。トランスコンダクタンスアンプは、それぞれ定電流源に結合されており、トランスコンダクタンスアンプから出力される電流は、このＲ−２Ｒラダー抵抗網により分流されて、増幅器の出力端子に供給される。この直列接続される抵抗Ｒの分流効果により、トランスコンダクタンスアンプの出力電流に対し、（１／２）の重み付けを行ない、制御ワードＣ（０）、Ｃ（１）、…、Ｃ（Ｎ−１）＝Ｃ＜Ｎ−１：０＞の２進数のバイナリデジタルコードによる合計電流により利得を直接制御することを図る。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−７０４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１は、制御ワードに従って増幅器の出力電圧レベルを制御することにより、制御ワードをアナログ信号に変換する必要性をなくし、応じて増幅器の出力電圧に制御ワード変換時の誤差が重畳されるのを抑制することを図る。
【０００８】
しかしながら、この特許文献１の構成の場合、制御ワードビットＣ（０）−Ｃ（Ｎ−１）が、すべて“１”（Ｈレベル）の場合、すべてのトランスコンダクタンスアンプが出力負荷を介して電流を流し、消費電流が非常に大きくなる。また、回路出力端に対し、分流抵抗（直列抵抗Ｒ）を介して電源が流れて、出力電圧が生成される。従って、その出力信号においては、上位制御ワードビットで制御されるトランスコンダクタンスアンプの信号電流の影響が大きく、下位制御ワードビットで制御されるトランスコンダクタンスアンプの供給する電流の出力電圧に対する寄与は小さい。したがって、電力効率が悪く、また、高出力電圧生成時において利得の制御性が劣化するという問題が生じる。
【０００９】
また、携帯端末機器においては、このような利得可変増幅器は、送信系において高周波電力増幅器として利用される。この高周波電力増幅器に対しては、通常、オープンドレイン出力構成が用いられ、外部でインピーダンスマッチング回路を構成する。このインピーダンスマッチング回路により、理想的には、電力増幅器で生成された出力電力は保存される。したがって、特許文献１のように、抵抗ネットワークを負荷として利用して出力電圧を生成する構成は、このようなオープンドレイン構成の増幅器に適用することはできない。
【００１０】
それゆえ、この発明の目的は、高ダイナミックレンジかつ微解像度で小占有面積および低消費電力の信号増幅用半導体装置を提供することである。
【００１１】
この発明の他の目的は、携帯電話などの携帯端末に適用することのできる高周波電力増幅器を備える送信信号増幅用半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る信号増幅用半導体装置は、複数の縦続接続されるノードを有するラダーネットワークと、このラダーネットワークの各ノードに対応して配置される複数の第１トランスコンダクタンスステージと、これら複数の第１トランスコンダクタンスステージを制御ワードに従って選択的にイネーブル状態に設定する論理制御回路を備える。
【００１３】
ラダーネットワークにおいては、入力ノードに与えられた入力信号が各ノードに伝達される。このラダーネットワークの各ノードは、その位置に応じて重み付けがされ、重みに応じた振幅の信号を生成する。第１トランスコンダクタンスステージは、イネーブル時、対応のラダーネットワークノードの電圧を電流に変換して共通に配置される出力信号線に伝達する。論理制御回路は、制御ワードに従って選択的に第１トランスコンダクタンスステージをイネーブル状態に設定する。
【発明の効果】
【００１４】
ラダーネットワークの各ノードの電圧レベルが異なり、応じて、第１のトランスコンダクタンスステージそれぞれに対して与えられる電圧レベルが異なる。出力信号線は、これらの第１トランスコンダクタンスステージに共通に設けられる。この第１トランスコンダクタンスステージを制御ワードに従って選択的にイネーブルする。出力信号線に表われる電流ステップを、任意の値に設定することができ、微解像度の利得を実現することができる。また、第１トランスコンダクタンスステージの数を増大させることにより、ダイナミックレンジを高くすることができる。さらに、一度にイネーブルされる第１トランスコンダクタンスの数は、低減され、消費電流を低減することができる。
【図面の簡単な説明】
【００１５】
【図１】この発明が適用される通信端末の全体の構成を概略的に示す図である。
【図２】この発明の実施の形態１に従う利得制御と制御ワードの対応を一覧にして示す図である。
【図３】図２に示す計算値を理想値に変換する態様を模式的に示す図である。
【図４】この発明の実施の形態１に従う利得可変ドライバの構成を概略的に示す図である。
【図５】図４に示すＲ−２Ｒラダーネットワークのノードの抵抗値を説明するための図である。
【図６】図４に示すトランスコンダクタンスアンプステージの構成を概略的に示す図である。
【図７】この発明の実施の形態１に従う利得可変ドライバの出力電流と制御ワードの関係を示す図である。
【図８】Ｒ−２Ｒラダーネットワークの各ノードの寄生成分を概略的に示す図である。
【図９】図８に示すラダーネットワークにおける伝搬信号の位相歪みを示す図である。
【図１０】この発明の実施の形態２に従う利得可変ドライバの要部の構成を概略的に示す図である。
【図１１】この発明の実施の形態２に従う利得可変ドライバの構成を概略的に示す図である。
【図１２】この発明の実施の形態３に従う利得可変ドライバの構成を概略的に示す図である。
【図１３】図１２に示す利得可変ドライバおよび実施の形態１に従う利得可変ドライバの消費電流量を示す図である。
【図１４】この発明の実施の形態３に従う利得可変ドライバの消費電流と出力利得との対応を概略的に示す図である。
【図１５】この発明の実施の形態３の変更例の利得可変ドライバの構成を概略的に示す図である。
【図１６】図１５に示す利得可変ドライバの利得制御態様を示す図である。
【図１７】図１５に示す利得可変ドライバの制御態様を概略的に示す図である。
【図１８】図１５に示す利得可変ドライバの利得制御態様を概略的に示す図である。
【図１９】この発明の実施の形態３におけるロジックメモリの構成を概略的に示す図である。
【図２０】この発明の実施の形態３の変更例２の前提となる利得可変ドライバの構成を概略的に示す図である。
【図２１】図２０に示す利得可変ドライバのトランスコンダクタンスアンプステージの構成を概略的に示す図である。
【図２２】（Ａ）は、図２０に示す利得可変ドライバの出力利得特性を示す図であり、（Ｂ）は、利得可変ドライバの入力ノードの並列アンプステージの数と送信時平均電流および占有面積の関係を示す図であり、（Ｃ）は、利得可変ドライバの入力ノードの並列アンプステージの数と受信帯域ノイズとの関係を示す図である。
【図２３】この発明の実施の形態３の変更例２の利得可変ドライバの構成を概略的に示す図である。
【図２４】この発明の実施の形態４に従う通信端末の全体の構成を概略的に示す図である。
【図２５】図２４に示すマスタ回路およびスレーブ回路の構成を概略的に示す図である。
【図２６】図２５に示す直交変調器の構成を示す図である。
【図２７】図２５に示すレプリカ変調器の構成を概略的に示す図である。
【図２８】図２４に示す定電流回路の構成を概略的に示す図である。
【図２９】図２５に示す利得可変ドライバおよびレプリカアンプステージの構成を概略的に示す図である。
【図３０】図２９に示すアンプステージの動作電流の温度依存性を示す図である。
【図３１】図２９に示すアンプステージの入出力特性の温度依存性を示す図である。
【図３２】この発明の実施の形態５に従うマスタ回路およびスレーブ回路の構成を概略的に示す図である。
【図３３】図３２に示すコントロールロジックの構成を概略的に示す図である。
【図３４】この発明の実施の形態６に従う利得可変アンプに含まれるラダーネットワークの構成を概略的に示す図である。
【図３５】この発明の実施の形態６の変更例のラダーネットワークの構成を概略的に示す図である。
【発明を実施するための形態】
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１に従う信号増幅用半導体装置を含む携帯端末の全体の構成を概略的に示す図である。図１において、この携帯端末は、アンテナ１を介して与えられる信号を受信して再生する受信パスＲＸと、アンテナ１を介して信号／データを送信する送信パスＴＸと、この送信パスＴＸおよび受信パスＲＸをアンテナ１に結合する送受信デュプレックス回路２を含む。この携帯端末は、ＵＭＴＳに従って通信を行なう装置であり、通信方式はＦＤＤ方式であり、送信と受信に対して異なる周波数帯を割当て、全二重通信方式で送信および受信を並行して行う。この周波数送受信デュプレックス回路２により、アンテナ１に対して異なる周波数帯を用いて送信および受信を並行して行なう。
【００１７】
この送受信デュプレックス回路２においては、デュプレクサが含まれており、送信信号と受信信号とを分離し、送信信号が受信信号に混信するのを防止する。
【００１８】
受信パスＲＸは、高周波信号（ＲＦ信号）を処理する受信ＲＦ信号処理部４と、ベースバンド信号を処理する受信ベースバンド処理部６と、受信信号を再生する受信信号再生部８を含む。受信ＲＦ信号処理４は、送受信デュプレックス回路２から与えられた高周波信号の復調処理を行ない、アナログベースバンド信号を生成する。
【００１９】
受信ベースバンド処理部６は、受信ＲＦ信号処理部４から与えられたアナログベースバンド信号をデジタル信号に変換した後、再生に必要な処理を行なう。受信信号再生部８は、この受信ベースバンド処理部６により生成された受信信号に従って、スピーカ、表示部等を介して受信信号を再生する。
【００２０】
送信パスＴＸは、送信信号生成部１０と、送信用のベースバンド信号を生成する送信ベースバンド処理部１２と、送信用の高周波信号（ＲＦ信号）を生成する送信ＲＦ信号処理部１４とを含む。送信信号生成部１０は、キーパッドまたはタッチパネルから入力される制御情報に従って送信モードを選択し、マイクから入力される音声信号またはパッドから入力されるテキスト情報などの送信信号／データを生成する。
【００２１】
送信ベースバンド処理部１２は、送信信号生成部１０により生成された送信ベースバンド信号をデジタル的に処理する送信ベースバンド信号処理部２０と、送信ベースバンド信号処理部２０からのデジタル信号をアナログ信号に変換するＤ／Ａコンバータ２２と、Ｄ／Ａコンバータ２２の高域成分（ノイズ成分）を除去するローパスフィルタ２４を含む。
【００２２】
送信ベースバンド信号処理部２０は、送信信号生成部１０により生成された送信信号／データを指定された送信に適した形式に変換してデジタルベースバンド信号を生成する。Ｄ／Ａコンバータ２２は、送信ベースバンド信号処理部２０からのデジタルベースバンド信号をアナログ信号に変換し、ローパスフィルタ２４により、Ｄ／Ａコンバータ２２において生じる高域ノイズ成分を除去して波形整形を行なってアナログベースバンド信号を生成する。
【００２３】
送信ＲＦ信号処理部１４は、局所発振器３２からの発振信号に従って送信ベースバンド処理部１２のローパスフィルタ２４から与えられたベースバンド信号を直交変調する直交変調器３０と、直交変調器３０の生成する変調信号を増幅する利得可変ドライバ３４と、利得可変ドライバ３４が生成する信号をさらに増幅する送信パワーアンプ３６を含む。
【００２４】
局所発振器３２は、一定の周波数を有する搬送波となる発振信号（ＬＯＩおよびＬＯＱ）を生成する。直交変調器３０は、一例として、ＩＱ変調を行ない、ローパスフィルタ２４からのベースバンド信号からＩ成分（同相成分）およびＱ成分（直交位相成分）の変調信号を生成する。
【００２５】
利得可変ドライバ３４は、利得制御部３８からの制御に従ってその利得が送信に応じたレベルに設定され、直交変調器３０の出力変調信号を増幅する。送信パワーアンプ３６は、この利得可変ドライバ３４において利得が調整されて増幅された信号を、固定された利得で増幅して送受信デュプレックス回路２を介してアンテナ１へ送信する。
【００２６】
利得制御部３８は、受信ＲＦ信号処理部４からの受信信号のレベルおよび基地局から与えられる制御ワードに含まれる利得制御ビットに従って、利得可変ドライバ３４の利得を調整し、応じて、基地局と携帯端末との距離に応じて送信レベルを調整する。
【００２７】
図１に示す携帯端末においては、ダイレクトコンバージョン方式が利用され、中間周波数（ＩＦ）成分を用いた変換は行なわれず、直交変調器３０により生成された変調信号を利得可変ドライバ３４で増幅して、送信する。従って、局所発振器３２の発振信号が、アンテナ１を介して与えられる受信信号の周波数と同一であり、この発振信号が、送信用の搬送波として利用される。本発明においては、送信パワーアンプ３６の前段の利得可変ドライバ３４において送信電力制御を行なうことにより、アンプの段数を低減し、ノイズを低減する。
【００２８】
図２は、図１に示す利得可変ドライバ３４の利得制御を行なう制御ワードと利得の関係を一覧にして示す図である。図２において、利得制御のために、２２ビットの制御ワードｗｃ＜２１＞−ｗｃ＜０＞が、利用される。各ビットに対し−３６ｄＢから９０ｄＢまで、６ｄＢ単位で重みが割当てられる。図２においては、各ビットに対して割当てられる利得をあわせて示す。たとえば−３６ｄＢは、利得が、（１／２）＾６である。ここで“＾”は、べき乗を示す。利得の最小ステップは０．１２５ｄＢである。
【００２９】
図２においては、制御ワードビット９６ｄＢが示されているものの、９６ｄＢは、９０ｄＢに対応する制御ワードビットｗｃ＜２１＞から下位６ビットの制御ワードを利用して指定する。従って、以下の実施の形態においては、利得制御には、２２ビットの制御ワードｗｃ＜２１：０＞が利用される。しかしながら、要求されるダイナミックレンジが拡大されれば、利用される制御ワードビットの数も応じて増大する。
【００３０】
この６ｄＢステップの制御ワードビットが指定する利得を複数個加算して（後に説明するように電流加算を行う）、必要とされる利得を指定する。すなわち、図２に示す制御ワードビットｗｃ＜２１＞−ｗｃ＜０＞において“１”で示される利得が加算される。０ｄＢから−３６ｄＢの利得に対しては、７ビットの制御ワードｗｃ＜６＞−ｗｃ＜０＞が利用される。０ｄＢに対する制御ワードビットｗｃ＜６＞を“１”に設定し、−６ｄＢから−３６ｄＢに割当てられる制御ワードビットｗｃ＜５＞−ｗｃ＜０＞を、選択的に“１”に設定して、０ｄＢから１６ｄＢの間を０．１２５ｄＢステップで表現する。
【００３１】
たとえば、出力利得を０．１２５ｄＢに指定する場合には、制御ワードビットｗｃ＜６＞およびｗｃ＜０＞をともに“１”に設定し、残りの制御ワードビットｗｃ＜５＞−ｗｃ＜１＞をすべて“０”に設定する。この場合、各ｄＢで表わされる電流値の加算が実行されるため、０ｄＢと−３６ｄＢの利得の電流加算により、利得が、１＋１／６４＝６５／６４となり、２０ｌｏｇ（６５／６４）から０．１３７ｄＢが得られ、近似的に理想値の０．１２５ｄＢを得ることができる。
【００３２】
同様に、出力利得として０．３７５ｄＢを得るためには、制御ワードビットｗｃ＜６＞、ｗｃ＜１＞およびｗｃ＜０＞を“１”に設定する。各指定された利得が加算され、０ｄＢに−３０ｄＢおよび−３６ｄＢを加算することにより、２０ｌｏｇ＜６７／６４＞＝０．４０３ｄＢとなり、近似的に０．３７５ｄＢを得ることができる。
【００３３】
したがって、利得０ｄＢから−３６ｄＢまでの６ｄＢステップの７値を、制御ワードビットｗｃ＜６＞−ｗｃ＜０＞のバイナリ表現で組合せることにより、０．１２５ｄＢステップで、近似的に、５．８７５ｄＢまでの利得の近似値が生成される。
【００３４】
６ｄＢから１２ｄＢの利得に対しては、１ビット上位方向にシフトして（算術左シフトして）、制御ワードビットｗｃ＜７＞−ｗｃ＜１＞を利用する。この場合においても、制御ワードビットｗｃ＜７＞を“１”に固定して、残りの制御ワードビットをバイナリ表現で１づつ増分することにより、同様、０．１２５ｄＢステップで利得を調整することができる。さらに利得が大きくされる場合には、応じて、制御ワードのビット位置を上位方向にシフトさせて、７ビットの制御ワードを用いて、同様、バイナリ表現で１づつ増分することにより、最小利得ステップで利得を増大させて、必要とされる利得を表現することができる。
【００３５】
ここで、０から６ｄＢの範囲を、０．１２５ｄＢステップで表現する構成の場合、最小利得０ｄＢに相当する最上位制御ワードビットｗｃ＜６＞を“１”に固定し、利得の増分値を、下位の制御ワードビットｗｃ＜５＞−ｗｃ＜０＞で表現する。この場合、６ビットの制御ワードビットが利用可能であり、０．１２５ｄＢステップの場合、４７（＝６／０．１２５）ステップを表現可能である（理想値ｉｄｅａｌの場合）。しかしながら、計算値は、理想値０．１２５ｄＢよりも大きく、利得ステップが０．１２５ｄＢと異なる。従って、バイナリコードで１ずつ増分される表現の場合、すべての制御ワードビットの組合せが用いられず、図２に示すように、例えば、計算値５．９０２ｄＢの利得を与える制御ワードビットは、ｗｃ＜６：０＞＝（１１１１１１０）となる。
【００３６】
利用する制御ワードビットの数を調整することにより、任意のステップで利得を表現することができる。例えば、０．５ｄＢステップで利得を表現する場合には、制御ワードビットｗｃ＜６＞−ｗｃ＜２＞を利用する。この場合も、バイナリコード表現で利得が増分されるため、上述の制御ワードビットｗｃ＜６＞−ｗｃ＜０＞を利用する場合と同様、下位のビットｗｃ＜５＞−ｗｃ＜２＞を、バイナリコード表現で１づつ増分することにより、同じ、０．５ｄＢステップの利得変化を得ることができる。
【００３７】
最終的に、９０ｄＢから９６ｄＢまでの表現には、制御ワードビットｗｃ＜２１＞−ｗｃ＜１５＞（図示せず）の７ビットの制御ワードビットを利用する。制御ワードビットｗｃ＜２１＞を“１”に指定して利得９０ｄＢを指定し、残りの制御ワードビットｗｃ＜２０＞−ｗｃ＜１５＞の６ビットを順次、バイナリコード表現で変化させることにより、９０ｄＢから０．１２５ｄＢステップで９６ｄＢまで利得を増分させることができる。
【００３８】
利得を制御ワードビットで表現して、所定のステップで順次変更することにより、利得可変ドライバ３４の利得を、利得制御部３８からの制御に従って変化させる。
【００３９】
この表現の場合、図２において示すように、計算値ｃａｌと理想値ｉｄｅａｌとの誤差ｃａｌ−ｉｄｅａｌが存在し、その誤差を解消する必要がある。また、図２に示すように、制御ワードビットｗｃ＜６＞−ｗｃ＜０＞は、バイナリ表示で１ずつ増分しており、また、計算値ｃａｌと理想値ｉｄｅａｌの間の誤差（ｃａｌ−ｉｄｅａｌ）が存在し、ｄＢを表示する片対数グラフにおいては、制御ワードに応じてｄＢ値は線形的に変化しない。したがって、バイナリコードの制御ワードビットｗｃ＜２１＞−ｗｃ＜０＞と対数表示のｄＢの線形表示との間の整合性を取るため、すなわち、制御ワードの値が、直線的に変化する利得（ｄＢ）を指定するように、制御ワードとｄＢ値の対応を変更するようにコード変換を行なう必要がある。
【００４０】
図３は、この発明の実施の形態１に従う利得可変ドライバの利得を制御する制御ワードの変換態様を概略的に示す図である。図２において横軸に制御ワードｗｃ＜６：０＞を１０進値で示し、縦軸に利得（ｄＢ）を示す。直線Ｉは理想値であり、曲線ＩＩは、計算値を示す。
【００４１】
図３において、制御ワードＷＣＡを、バイナリコードで表示した場合、直線ＩＩ上の値が対応の利得として指定される。この場合、曲線Ｉで示される理想値と異なっており、誤差を含めて理想値曲線Ｉの値に変換する必要がある。この変換において、制御ワードＷＣＡが指定する曲線ＩＩ上の利得に対応する理想値曲線Ｉ上の利得を指定するように、制御ワードＷＣＡを、制御ワードＴＬＷＡに変換する。これにより、制御ワードＷＣＡをバイナリコードで順次１ずつ増分させて記述し、このバイナリコードを０．１２５ｄＢステップでリニアに利得を変更する制御ワードに変換して、利得をリニアに変換させる。
【００４２】
このコード変換には、たとえばテーブルメモリを利用する。すなわち、一例として、バイナリコード制御ワードをテーブルメモリのアドレスとして、各アドレスに対応の利得指定するバイナリコードを格納する。バイナリコードの制御ワードｗｃ＜２１：０＞をレジスタファイルなどのメモリに格納し、このメモリから読出されたバイナリコード制御ワードをアドレスとして、テーブルメモリへアクセスして対応のコードを読出し、この読出したコードを変換制御ワードＴＬＷＡとして用いる。これにより、図２に示すバイナリコード表現の制御ワードを利用して、利得可変ドライバの利得をリニアに変化させることができる。
【００４３】
図４は、図１に示す利得可変ドライバ３４および利得制御部３８の構成を概略的に示す図である。図４においては、利得可変ドライバ３４と送信パワーアンプ３６との間に設けられるインピーダンス整合部の構成も合わせて示す。
【００４４】
図４において、利得可変ドライバ３４は、入力信号Ｖｉｎを抵抗分圧するＲ−２Ｒラダーネットワーク４０と、制御ワードＷＣ＜２１：０＞に従ってラダーネットワーク４０の各ノードの電圧を電流に変換して出力信号線４８に供給する電圧／電流変換部４２を含む。この電圧／電流変換部４２は、Ｒ−２Ｒラダーネットワーク４０の各ノードに対応して設けられるトランスコンダクタンスアンプステージ４３を含む。
【００４５】
Ｒ−２Ｒラダーネットワーク４０は、ノードＮａおよびＮｂの間に直列に接続される抵抗素子Ｒと、ノードＮａおよびＮｂと入力ノードＮｎおよび分圧ノードＮ（ｎ−１）−Ｎ０各々と交流的接地線４１の間に並列に接続されるシャント抵抗素子２Ｒを含む。この抵抗素子Ｒおよびシャント抵抗素子２Ｒは、それぞれ、抵抗値Ｒおよび２Ｒを含む。ここで、抵抗素子とその抵抗値を同一参照番号で示す。
【００４６】
Ｒ−２Ｒラダーネットワーク４０は、交流的接地線４１を基準として、交流入力信号Ｖｉｎ（入力電流Ｉｎ）を抵抗分圧した電圧を各ノードに生成する。
【００４７】
電圧／電流変換部４２は、入力ノードＮｎおよび分圧ノードＮ（ｎ−１）−Ｎ０に対して設けられるトランスコンダクタンスアンプ４３を、利得制御部３８からの制御ワードＷＣ＜２１：０＞に従って選択的にイネーブル状態として、出力信号線４８上に電流信号を生成する。トランスコンダクタンスアンプステージ４３は、対応の制御ワードビットが“１”のときにイネーブルされ、ラダーネットワーク４０の対応のノードの電圧を電流に変換する。
【００４８】
利得制御部３８は、制御ワードｗｃ＜２１：０＞を格納する制御ワードメモリ４４と、変換後の制御ワードＷＣ＜２１：０＞を生成するコントロールロジック４６とを含む。コントロールロジック４６は、受信ＲＦ信号処理部４からの受信信号レベル検出信号または受信信号に含まれる利得制御ビットに従って、制御ワードメモリ４４から対応の制御ワードを読出して変換し、変換後の制御ワードＷＣ＜２１：０＞を生成する。図４においては、変換後の制御ワードをＷＣ＜２１：０＞で示すが、この変換後の制御ワードは、たとえば図３に示す変換後の制御ワードＴＬＷＡに相当する。コントロールロジック４６からの制御ワードＷＣ＜２１：０＞に従って７ビットの制御ワードの単位でトランスコンダクタンスアンプステージ４３を選択的にオン状態（イネーブル状態）に設定し、出力信号線４８上に、入力信号Ｖｉｎまたは入力電流Ｉｎを増幅した信号に対応する電流信号を生成する。出力信号線４８を、トランスコンダクタンスアンプ４３に対して共通に配置することにより、イネーブル常態とされたトランスコンダクタンスアンプ４３の生成する電流を加算することができ、制御ワードが指定する利得の信号を生成することができる。各トランスコンダクタンスアンプステージ４３を構成するトランスコンダクタンスアンプは、同じトランスコンダクタンスｇｍを有し、同一構成である。
【００４９】
利得可変ドライバ３４の出力信号は、整合回路５０および高周波トランス回路５２を介して次段の送信パワーアンプへ伝達される。整合回路５０は、利得可変ドライバ３４の出力インピーダンスとトランス回路５２の入力インピーダンスの整合を取る。高周波トランス回路５２は、  の高周波送信パワーアンプと利得可変ドライバ３４の  直流成分を分離するとともに、インピーダンス変換を行なう。整合回路５０および高周波トランス回路５２により、利得可変ドライバ３４の出力インピーダンスと送信パワーアンプの入力インピーダンスのマッチングが取られる。
【００５０】
Ｒ−２Ｒラダーネットワーク４０においては、各ノードＮｎ−Ｎ０には、合成抵抗Ｒが接続する。今、各ノードの合成抵抗すべてがＲであることを、図５に示す簡略化された抵抗ラダーネットワークを用いて説明する。
【００５１】
図５は、図４に示すＲ／Ｒ２ラダーネットワークの抵抗分圧態様を説明する図である。図５において、ノードＮＤａ−ＮＤｂの間に、５つの抵抗素子Ｒが直列に接続され、ノードＮＤ０−ＮＤ３と交流的接地線４１の間にシャント抵抗素子２Ｒが接続され、また、ノードＮＤａおよびＮＤｂ各々と交流的接地線４１の間に抵抗素子Ｒが接続される。ノードＮＤ０に入力電圧Ｖｉｎａ（入力電流Ｉｉｎａ）が与えられた状態を考える。この場合、ノードＮＤ３については、抵抗２Ｒおよび２Ｒが並列に接続され、その合成抵抗は、Ｒである。したがって、ノードＮＤ２についても、ノードＮＤ３に抵抗Ｒが接続されるため、抵抗２Ｒおよび２Ｒの並列抵抗が接続され、その合成抵抗値はＲである。また、ノードＮＤ１についても、ノードＮＤ２の抵抗がＲであるため、抵抗２Ｒおよび２Ｒの並列抵抗が接続され、その合成抵抗はＲとなる。
【００５２】
したがって、ノードＮＤ１からノードＮＤ３において、図示の矢印方向を見たときの合成抵抗は、すべてＲとなる。ノードＮＤ０に電圧信号Ｖｉｎａが供給されると、ノードＮＤ１においては、ノードＮＤ１とノードＮＤｂとの間に抵抗Ｒが接続された状態と等価となり、ノードＮＤ１には、Ｖｉｎａ／２の電圧が表われる。ノードＮＤ２についても、合成抵抗ＲがノードＮＤｂとの間に接続されるため、ノードＮＤ２には、ノードＮＤ１の電圧の１／２倍の電圧、すなわちＶｉｎａ／４が表われる。同様、ノードＮＤ３についても、ノードＮＤ２の電圧の１／２倍の電圧、すなわちＶｉｎａ／８の電圧が表われる。
【００５３】
ノードＮＤ０については、抵抗２Ｒが３方向に接続されており、その合成抵抗は２Ｒ／３となる。したがって、ノードＮＤ０については、入力電流がＩｉｎとすると、入力電圧Ｖｉｎａは、（２Ｒ／３）・Ｉｉｎａとなる。
【００５４】
この抵抗の分布の関係は、図４に示すラダーネットワーク４０においても同様であり、図４に示すＲ−２Ｒラダーネットワーク４０において、入力ノードＮｎに表われる電圧Ｖｉｎは、入力電流をＩｎとすると、Ｉｎ・２Ｒ／３で表わされ、ノードＮｎからノードＮ０に向かってその電圧は、１／２倍ずつ低減される。したがって、各ノードについて、ノードＮ０の電圧を基準とすると、２の重み付けをされた電圧が表われる。
【００５５】
トランスコンダクタンスアンプステージ４３は、対応のノードの電圧を電流信号に変換して、その電流信号を共通の出力線４８上に伝達する。従って、トランスコンダクタンスアンプステージ４３が供給する電流は、２の重み付けがされた電流量となり、各制御ワードビットに割当てられた振幅の電流信号が出力信号線４８に供給され、応じて、制御ワードＷＣ＜２１：０＞のビット値を調整することにより、たとえば０．１２５ｄＢステップの利得調整を実現することができる。なお、入力電圧信号Ｖｉｎは、高周波交流信号であり、抵抗ラダーネットワーク４０において上側の抵抗パスおよび下側の抵抗パスにより分圧され、上側の抵抗パスおよび下側の抵抗パスの間の電圧差が対応のトランスコンダクタンスアンプステージに対する入力電圧となる。
【００５６】
以上のように、Ｒ−２Ｒラダーネットワーク４０において、ノードＮｉの電圧振幅は、ノードＮ（ｉ＋１）の電圧振幅の１／２倍となる。したがって、対応のトランスコンダクタンスアンプステージ４３のトランスコンダクタンスが、右側に配置されるトランスコンダクタンスアンプステージ４３のそれに比べて２倍となり、逆に、左側のトランスコンダクタンスアンプステージ４３のトランスコンダクタンスは、左側に配置されるトランスコンダクタンスアンプステージのトランスコンダクタンスの１／２倍（−６ｄＢ）となる。
【００５７】
したがって、電圧／電流変換部４２において、Ｒ−２Ｒラダーネットワーク４０の各ノードに対応して配置されるトランスコンダクタンスアンプステージ４３の利得ステップは、６ｄＢステップと等価となり、各対応の制御ワードビットＷＣ＜ｎ＞−ＷＣ＜０＞のビット値を調整して、対応のトランスコンダクタンスアンプステージを選択的にイネーブル／ディスエーブルすることにより、共通の出力信号線４８において、各トランスコンダクタンスアンプステージのトランスコンダクタンスの加算を実現することができる。複数のトランスコンダクタンスアンプステージ４３を同時にイネーブルすることにより、微解像度かつ高ダイナミックレンジの電力制御を実現することができる。
【００５８】
図６は、図４に示すトランスコンダクタンスアンプステージ（ｇｍ段）の構成の一例を示す図である。図６において、トランスコンダクタンスアンプステージ４３は、出力ノード６０ａと交流的接地ノード６１の間に直列に接続されるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＮＱ１およびＮＱ２と、出力ノード６０ｂと交流的接地ノード６１の間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４を含む。
【００５９】
ＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ４のゲートへは、それぞれ、容量素子６５ａおよび６５ｂを介して入力信号Ｖｉｎが与えられる。これらの容量素子６５ａおよび６５ｂによ入力電圧Ｖｉｎの高周波成分がＭＯＳトランジスタＮＱ２およびＮＱ４のゲートへ伝達される。ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３のゲートへは、ＣＭＯＳトランスミッションゲートＴＧ１を介してバイアス電源ＶＢからのバイアス電圧ＶＢが与えられる。ここで、バイアス電源とバイアス電圧とを同一参照符号ＶＢで示す。
【００６０】
トランスミッションゲートＴＧ１は、制御ワードビットＷＣ＜ｉ＞とインバータＩＶ１を介して与えられる制御ワードビットＷＣ＜ｉ＞の反転信号とに従って選択的に導通する。従って、制御ワードビットＷＣ＜ｉ＞が“１”のときにトランスミッションゲートＴＧ１が導通し、ＭＯＳトランジスタＮＱ１およびＮＱ３が、電流制限素子として機能する。
【００６１】
トランスコンダクタンスアンプステージ４３は、さらに、ＭＯＳトランジスタＮＱ１およびＮＱ２の間の接続ノード６６ａとＭＯＳトランジスタＮＱ３およびＮＱ４の間の接続ノード６６ｂの間に接続されるＮチャネルＭＯＳトランジスタＮＱ５を含む。このＮチャネルＭＯＳトランジスタＮＱ５は、ゲートにインバータＩＶ１を介して制御ワードビットＷＣ＜ｉ＞の反転信号を受ける。出力ノード６０ａおよび６０ｂはそれぞれ、図４に示す出力信号線４８に結合される。
【００６２】
ＭＯＳトランジスタＮＱ２およびＮＱ４のゲートを直流バイアスするために、定電流源６２と、ＮチャネルＭＯＳトランジスタ６３と、バイアス抵抗素子６７ａおよび６７ｂとが設けられる。ＭＯＳトランジスタ６３は、ゲートおよびドレインが相互接続され、定電流源６２から供給される電流を電圧に変換する。バイアス抵抗素子６７ａおよび６７ｂは、スイッチ６４ａを介してＭＯＳトランジスタ６３の生成する電圧をＭＯＳトランジスタＮＱ２およびＮＱ４のゲートに伝達するとともに、高周波成分がＭＯＳトランジスタ６３のゲート・ドレインへ漏洩するのを防止する高周波分離の機能を有する。ＭＯＳトランジスタＮＱ２およびＮＱ４のゲート電圧がＭＯＳトランジスタ６３の生成する電圧により直流バイアスされる。
【００６３】
バイアス抵抗素子６７ａおよび６７ｂと接地ノードとの間に、さらにスイッチ６４ｂが設けられる。スイッチ６４ａは、図示しない動作モード制御信号に従って選択的に導通し、導通時に、ＭＯＳトランジスタ６３が生成する電圧を伝達する。スイッチ６４ｂは、同様、図示しない動作モード制御信号に従って選択的に導通し、導通時に、バイアス抵抗素子６７ａおよび６７ｂを接地ノードに結合し、応じてＭＯＳトランジスタＮＱ２およびＮＱ４のゲートを接地電圧レベルに設定してＭＯＳトランジスタＮＱ２およびＮＱ４をオフ状態に設定する。
【００６４】
この図６に示すトランスコンダクタンスアンプステージ４３において、制御ワードビットＷＣ＜ｉ＞が“１”のときにトランスミッションゲートＴＧ１が導通し、ＮチャネルＭＯＳトランジスタＮＱ５がオフ状態、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３がオン状態となる。ＭＯＳトランジスタＮＱ１およびＮＱ３はゲートにバイアス電圧ＶＢを受け、このバイアス電圧ＶＢに従ってコンダクタンスが設定され、一定の大きさの電流を流す。
【００６５】
一方、ＭＯＳトランジスタＮＱ２およびＮＱ４は、容量素子６５ａおよび６５ｂを介して与えられる入力信号（電圧）Ｖｉｎに従って電流を交流接地ノード６１へ放電する。入力信号Ｖｉｎの振幅が大きいとき、ＭＯＳトランジスタＮＱ２およびＮＱ４を流れる電流の差が大きくなり、出力電流Ｉｏｕｔが大きくなる。入力信号電圧Ｖｉｎの振幅が小さい場合、ＭＯＳトランジスタＮＱ２およびＮＱ４を介して流れる電流差が小さくなり、応じて出力電流Ｉｏｕｔが小さくなる。したがって、出力電流Ｉｏｕｔは、入力信号電圧Ｖｉｎの振幅に応じた大きさとなり、その変換係数（利得）は、ＭＯＳトランジスタＮＱ２およびＮＱ４のトランスコンダクタンスｇｍに応じて設定される。
【００６６】
したがって、制御ワードビットＷＣ＜ｉ＞が“１”であり、トランスコンダクタンスアンプステージ４３が選択状態のときには、出力信号線４８に対し、入力信号電圧Ｖｉｎの振幅に応じた電流Ｉｏｕｔが供給される。
【００６７】
一方、制御ワードビットＷＣ＜Ｉ＞が“０”であり、トランスコンダクタンスアンプステージ４３が非選択状態のときには、ＭＯＳトランジスタＮＱ５がオン状態となり、一方、トランスミッションゲートＴＧ１が遮断状態となる。この場合、内部ノード６６ａおよび６６ｂが、ＭＯＳトランジスタＮＱ５により短絡され、内部ノード６６ａおよび６６ｂの電圧がイコライズされる。したがって、非選択状態のトランスコンダクタンスアンプステージ４３は、出力ノード６０ａおよび６０ｂにおいて電流差を生じさせず、出力電流Ｉｏｕｔは０となる。これにより、非選択状態のトランスコンダクタンスアンプステージのリーク電流が、出力信号線４８上の電流に対し影響を及ぼすのを防止する。このリーク電流の影響を防止するのは、具体的に、以下の理由による。
【００６８】
ＵＭＴＳ送信系においては、電力制御を、８６ｄＢ以上の範囲にわたって行うことが必要とされており、０．２５ｍＷから２．５ｍＷまでその出力電力を変化させる。低出力電流の場合、イネーブル状態（選択状態）のトランスコンダクタンスアンプステージの出力電流は小さい。このとき、ディスエーブル状態（非選択状態）のトランスコンダクタンスアンプステージのリーク電流が、出力端子６０ａおよび６０ｂを介して出力信号線４８に供給される。この状態において、リーク電流の総和が、イネーブル状態のトランスコンダクタンスアンプステージから供給されるオン電流よりも大きい場合、利得を変化させて出力信号線４３に流れるオン電流を増加させても、リーク電流も応じて出力信号線に流れるため、総信号電流はそれほど増加せず、応じて、利得精度が悪くなる。この問題を解消するために、リーク電流を、イコライズ用のＮチャネルＭＯＳトランジスタＮＱ５を用いて低減する。
【００６９】
図７は、この発明の実施の形態１に従う利得可変ドライバの動作態様を概略的に示す図である。図７において、７段のトランスコンダクタンスアンプステージ４３ａ−４３ｇが利用される。残りのトランスコンダクタンスアンプステージは、ディスエーブル状態（非選択状態）に維持される。これらのトランスコンダクタンスアンプステージ４３ａ−４３ｇに対し、制御ワードビットＷＣ＜ｋ＞、ＷＣ＜ｋ−１＞、…、ＷＣ＜ｋ−６＞が、それぞれ、与えられる。トランスコンダクタンスアンプステージ４３ａ−４３ｇは、イネーブル時、その出力信号線４８に対しそれぞれ、重み付けされた電流Ｉｋ、Ｉｋ・（１／２）、Ｉｋ・（１／２）＾２、…、Ｉｋ・（１／２）＾６を供給する。したがって、この出力信号線４８に表われる出力電流Ｉｏｕｔは、最上位制御ワードビットＷＣ＜ｋ＞が“１”に設定されるため、次式で表わされる：
【００７０】
【数１】
2010213222.tif 000003
【００７１】
上式から明らかなように、制御ワードビットＷＣ＜ｋ＞−ＷＣ＜ｋ−１＞のビット値を調整することにより、ステップ０．１２５ｄＢで出力電流Ｉｏｕｔの振幅を調整することができる。この場合、電圧／電流変換段４２においては、７個のトランスコンダクタンスアンプステージ４３ａ−４３ｇが選択的にイネーブル状態に設定されて電流を消費し、残りのトランスコンダクタンスアンプステージはディスエーブル状態であり、出力信号線４８に対しては、電流を供給しない（無視することのできるリーク電流が生じるだけである）。したがって、すべての段のトランスコンダクタンスアンプがイネーブル状態とされて電流を消費する構成に比べて、消費電流を低減することができる。
【００７２】
以上のように、この発明の実施の形態１に従えば、入力電圧を抵抗ラダーネットワークを用いて順次分圧して伝達し、各分圧電圧を、同一構成のトランスコンダクタンスアンプステージを用いて電流に変換して共通の出力信号線に伝達している。したがって、任意のステップで出力利得を調整することができ、また、抵抗ラダーネットワークおよびトランスコンダクタンスアンプステージの段数を増加させることにより、ダイナミックレンジを広くすることができる。
【００７３】
また、利得可変ドライバ１段で利得を調整して、微解像度ステップおよび高ダイナミックレンジの信号増幅を実現でき、付加的なアンプを必要としていない。したがって、アンプ段数が低減され、複数段のアンプを縦続接続して各利得を調整する構成に比べてノイズ劣化を軽減ことができる。また、送信系において大電流を消費する利得可変ドライバの消費電流を低減することができ、送信系の消費電力を低減することができる。
【００７４】
［実施の形態２］
図８は、トランスコンダクタンスアンプステージ４３とＲ−２Ｒラダーネットワークの遅延回路のモデルを示す図である。図８においては、３つのトランスコンダクタンスアンプステージ４３とそれらに対応するノードを有するＲ−２Ｒラダーネットワークの構成を一例として示す。この図８に示す構成において、トランスコンダクタンスアンプステージ４３の両入力各々には、抵抗Ｒと寄生容量Ｃｐが接続される。したがって、入力信号の各電圧がＲ−２Ｒラダーネットワークの抵抗素子Ｒを介して順次伝達される場合、信号伝播遅延が生じる。このような入力信号の伝播遅延が生じた場合、トランスコンダクタンスアンプステージを切換えた場合、信号の位相変動が生じる可能性がある。
【００７５】
図９は、図８に示す遅延モデルにおける源信号と遅延信号とを合成（加算）した結果の波形を示す図である。遅延回路における電圧利得は１としている。図９において、横軸に時間を示し、縦軸に補正信号の振幅（単位任意）を示す。
【００７６】
曲線Ｓ１は、源信号であり、ｓｉｎ（ωｔ）で表わされる。曲線Ｓ２は、源信号の遅延信号であり、ｓｉｎ（ωｔ＋θ）で表わされる。
【００７７】
曲線Ｓ３は、位相変動（遅延）がない場合のｓｉｎ波の合成信号の波形を示し、２・ｓｉｎ（ωｔ）で表わされる。曲線Ｓ４は、位相変動が生じた場合の合成信号波形を示し、ｓｉｎ（ωｔ）＋ｓｉｎ（ωｔ＋θ）で表わされる。
【００７８】
図８における遅延モデルにおいて遅延が存在しない場合、源信号が加算され、曲線Ｓ１で示されるｓｉｎ（ωｔ）が重畳される。この場合、合成波形は、ｓｉｎ（ωｔ）＋ｓｉｎ（ωｔ）＝２ｓｉｎ（ωｔ）となり、曲線Ｓ３で表われる信号波形が得られる。
【００７９】
一方、位相変動が生じている場合、曲線Ｓ１およびＳ２で表わされる波形、ｓｉｎ（ωｔ）およびｓｉｎ（ωｔ＋θ）を合成（加算）した場合、次式で示される信号波形が得られる：
ｓｉｎ（ωｔ）＋ｓｉｎ（ωｔ＋θ）
＝２・ｓｉｎ（２・ωｔ＋θ）・ｃｏｓ（θ／２）。
【００８０】
この合成信号波形は、曲線Ｓ４で表わされる信号波形となり、その振幅は、遅延が存在しない場合よりも小さくなり、したがって、電圧利得が小さくなる。
【００８１】
すなわち、図８に示すように、Ｒ−２Ｒラダー抵抗を用いた場合、抵抗Ｒおよび容量Ｃｐで形成されるＲＣ遅延段がＮ段接続される構成となり、時定数Ｒ・Ｃｐの遅延回路により、位相変動が生じる原因となる。この位相変動要因を削除することにより、より正確な電圧利得調整を実現することができる。
【００８２】
図１０は、この発明の実施の形態２に従う利得可変ドライバの構成を簡略化して示す図である。図１０においては、トランスコンダクタンスアンプステージ４３ａ−４３ｃと４段のＲ−２Ｒラダーネットワークの構成を一例として示す。図１０に示すように、トランスコンダクタンスアンプステージ４３ａ−４３ｃは、抵抗値２Ｒのシャント抵抗素子が２分割され、抵抗値Ｒのサブ抵抗素子７１および７０が直列に接続される。サブ抵抗素子７１および７０の間の接続ノード７６ａ−７６ｃが、それぞれ対応のトランスコンダクタンスアンプステージ４３ａ−４３ｃの入力ノードに結合される。この接続態様は、トランスコンダクタンスアンプ４３ａ−４３ｃの正および負入力いずれについても同様である。
【００８３】
この接続態様の場合、トランスコンダクタンスアンプステージ４３ａ−４３ｃそれぞれにおいては、入力ノードに対しシャント抵抗（サブ抵抗素子）７０と容量素子Ｃｐ７４の並列体に直列にサブ抵抗素子７１が接続される。したがって、このトランスコンダクタンスアンプステージ４３ａ−４３ｃの各々の入力ノードの抵抗値は、３Ｒ／４となる。しかしながら、抵抗素子７２の接続ノード７５ａ−７５ｃにおいて、ノード７５ｂおよび７５ｃそれぞれの右側方向に接続される抵抗値はＲであり、ノード７５ｂおよび７５ｃには、それぞれの左側のノードの電圧の１／２倍の電圧が伝達される。
【００８４】
ノード７５ａにおける電圧は、入力電流をＩｉｎとすると、実施の形態１と同様、Ｖｉｎ＝Ｉｉｎ・２・Ｒ／３である。したがって、トランスコンダクタンスアンプステージ４３ａ−４３ｃの入力ノード７６ａ−７６ｃについて見ると、それぞれ、ノード７５ａ−７５ｃの電圧の１／２倍の電圧が伝達されるため、ノード７６ｂおよび７６ｃには、それぞれ入力ノード７６ａの電圧の１／２倍および１／４倍の電圧が表われる。したがって、実施の形態１と同様の、６ｄＢのステップで電圧振幅が変化する。
【００８５】
この接続態様において、ノード７５ａ−７５ｃに対しては、サブ抵抗素子７１により、容量７４が分離され、したがって、直列抵抗７２を介して伝達される信号に対する容量素子７４の影響を低減することができ、位相変動θを小さくすることができる。
【００８６】
この接続態様は、交流的接地線７７に関して上側および下側の抵抗網において同じである。したがって、トランスコンダクタンスアンプステージ４３ａ−４３ｃの両入力の寄生容量Ｃｐの影響を抑制して、位相変動抑制により、電圧利得を、ほぼ理論値（理想値）に近づけることができ、電力制御の線形性に優れた利得可変ドライバを実現することができる。
【００８７】
図１１は、この発明の実施の形態２に従う利得可変ドライバ３４の構成を概略的に示す図である。この図１１に示す利得可変ドライバは、以下の点で、図４に示す実施の形態１に従う利得可変ドライバとその構成が異なる。すなわち、Ｒ−２Ｒラダーネットワーク４０において、内部分圧ノードと交流的接地線４１の間のシャント抵抗が、抵抗値Ｒのサブ抵抗素子７０および７１に分割される。トランスコンダクタンスアンプステージ４３は、最上位のトランスアンプコンダクタンスステージを除いて、それぞれの入力ノードが、図４に示す構成に比べて１ビット上位方向の内部ノードＮ１−Ｎ２０および入力ノードＮｎに対応する接続ノード７６に結合される。例えば、入力ノードＮｎに対して設けられるサブ抵抗素子７１ｎおよび７２ｎの接続ノード７６ｎに、２番目の最上位の制御ワードビットＷＣ＜２０＞を受けるトランスコンダクタンスアンプステージ４３が結合される。その右隣の（１ビット下位側の）トランスコンダクタンスアンプステージ４３は、その入力ノードが、入力ノードＮｎに接続されるサブシャント抵抗素子７１ｎおよび７０ｎの間の接続ノード７６ｎに結合される。制御ワードビットＷＣＶ＜ｉ＞を受けるトランスコンダクタンスアンプステージ４３は、内部ノードＮ（ｉ＋１）に対応するサブ抵抗素子７１および７２の間の接続ノード７６に結合される。図１１のもっとも右側に示す内部分圧ノードＮ０に対しては、トランスコンダクタンスアンプステージは接続されない。
【００８８】
図１１に示す構成の他の構成要素は、図４に示す構成の要素と同じであり、対応する部分に対しては、同一参照符号を付して、その詳細説明は省略する。
【００８９】
制御ワードビットＷＣ＜２１＞を受ける最上位のトランスコンダクタンスアンプステージ４３は、入力ノードＮｎに結合される。すなわち、サブ抵抗素子７０および７１の抵抗分割により、内部ノードＮ１−Ｎ２０および入力ノードＮｎの電圧が、各々１／２倍される。最上位ビットのトランスコンダクタンスアンプステージ４３は、入力ノードＮｎに結合される。したがって、実施の形態１と同様、制御ワードビットＷＣ＜２１＞−ＷＣ＜０＞を受けるトランスコンダクタンスアンプステージ４３は、それぞれ１ビット上位の制御ワードビットを受けるトランスコンダクタンスアンプに対する入力電圧の１／２倍の電圧を受けている。従って、実施の形態１と同様、トランスコンダクタンスアンプステージ４３の入力電圧の電圧振幅が、（１／２）倍ずつ低減されており、先の図４に示す実施の形態１のＲ−２Ｒラダーネットワークにおける接続と同様の利得制御を実現することができる。
【００９０】
図１１に示す利得可変ドライバに対する制御ワードＷＣ＜２１：０＞の制御態様は、先の実施の形態１（図４参照）における利得可変ドライバの制御ワードビットの調整と同じ態様で行われる。
【００９１】
以上のように、この発明の実施の形態２に従えば、Ｒ−２Ｒラダーネットワークにおいて、電圧伝搬ノードと交流的接地線の間に接続されるシャント抵抗素子２Ｒを２分割し、入力ノードを除いて、その２分割されたサブ抵抗素子間の接続ノードを１ビット下位のノードに対応して配置されるトランスコンダクタンスアンプの入力ノードに結合している。これにより、トランスコンダクタンスアンプの入力ノードに付随する寄生容量と、ラダーネットワークの電圧伝搬ノード（分圧ノード）とを分離（アイソレート）することができる。応じて、抵抗ラダーネットワークにおける信号伝搬遅延によるトランスアンプコンダクタンスアンプステージ切換時の位相変動を抑制することができ、正確な電圧利得制御を行なうことができる。また、実施の形態１と同様の効果を得ることができる。
【００９２】
［実施の形態３］
図１２は、この発明の実施の形態３に従う利得可変ドライバの構成を概略的に示す図である。図１２において、利得可変ドライバ３４は、以下の点で、図１１に示す利得可変ドライバとその構成が異なる。すなわち、入力ノードＮｎに並列に、トランスコンダクタンスｇｍが２倍づつ大きくされるトランスコンダクタンスアンプ８０、８１および８２が設けられる。トランスコンダクタンスアンプ８０は、トランスコンダクタンスアンプステージ４３の２倍の電流供給力を有し、等価的に、２段の並列に接続されるトランスコンダクタンスアンプステージ４３で構成される。トランスコンダクタンスアンプ８１は、トランスコンダクタンスアンプステージ４３の４倍の電流供給力を有し、等価的に、４つの並列に接続されるトランスコンダクタンスアンプステージ４３で構成される。トランスコンダクタンスアンプ８２は、トランスコンダクタンスアンプステージ４３の８倍の電流供給力を有し、等価的に８個の並列に接続されるトランスコンダクタンスアンプステージ４３で構成される。トランスコンダクタンスアンプ８０、８１および８２は、それぞれ、制御ワードビットＷＣ＜２１＞、ＷＣ＜２０＞、およびＷＣ＜１９＞を受ける。
【００９３】
この構成においては、トランスコンダクタンスアンプ８０、８１および８２は、入力信号Ｖｉｎ（入力電流Ｉｉｎ）を共通に受けており、それぞれの出力電流は、入力ノードＮｎに接続されるトランスコンダクタンスアンプステージ４３の２倍、４倍、および８倍となる。したがって、トランスコンダクタンスアンプ８０、８１および８２により、利得６ｄＢ単位の電流変化を生じさせることができる。
【００９４】
この図１２に示す利得可変ドライバ３４の他の構成は、図１１に示す利得可変ドライバ３４の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９５】
この図１２に示す利得可変ドライバ３４の構成においては、入力ノードＮｎに、トランスコンダクタンスｇｍが２の重み付けで大きくされたトランスコンダクタンスアンプ８０、８１および８２が並列接続される。したがって、利得制御範囲が、実施の形態１および２と同様０ｄＢから９６ｄＢであり、制御ワードビットＷＣ＜６＞を受けるトランスコンダクタンスアンプステージ４３の出力電流の利得が０ｄＢの場合、Ｒ−２Ｒラダーネットワーク４０において、直列接続される抵抗素子７２の数が、３段低減される。内部ノード（分圧ノード）Ｎ１からノードＮ１６にそれぞれ接続されるトランスコンダクタンスアンプステージ４３に供給される電圧の振幅は、図１１に示す利得可変ドライバの構成に比べて、８倍（２の３乗）だけ大きくなる（３段の抵抗分上位ビット方向（左側）にシフトした構成と等価であるため）。したがって、このトランスコンダクタンスアンプステージ４３のトランスコンダクタンスｇｍを、図１１に示す構成に比べて小さくすることができ、応じて占有面積を低減することができる。また、以下に説明するように、低電力出力時の消費電流を低減することができる。
【００９６】
図１３は、図１２に示す利得可変ドライバ３４と図１１に示す利得可変ドライバの電流消費を示す図である。図１３において、横軸に制御ワードＷＣ＜２１：０＞を１０進数で示し、縦軸に消費電流を単位ｄＢで示す。
【００９７】
曲線ＩＡは、図１１に示す利得可変ドライバの消費電流を示し、曲線ＩＢは、図１２に示す実施の形態３に従う利得可変ドライバの消費電流を示す。
【００９８】
曲線ＩＡに示すように、図１１に示す利得可変ドライバの構成の場合、制御ワードＷＣ＜２１：０＞に従って、制御ワードの７ビットで表現する６ｄＢの周期で、制御ワードの値に応じて電流消費量が増減する。この曲線ＩＡにおける消費電流量の増減は、同時にイネーブル状態とされるトランスコンダクタンスアンプステージの数の増減に応じて生じる。この図１１に示す構成の場合、消費電流量は、制御ワードＷＣ＜２１：０＞の全範囲にわたって、１ｄＢから６ｄＢの間で大きく変化する。
【００９９】
一方、曲線ＩＢに示すように、図１２に示す利得可変ドライバの構成の場合、その消費電流量は、低電力出力時においては、１ｄＢと２ｄＢの間で、制御ワードＷＣ＜２１：０＞の表現する６ｄＢの周期で変化する。高利得出力時においては、入力ノードに接続されるトランスコンダクタンスアンプ８０−８２が電流を消費するため、消費電流は増大し、最終的に、図１１に示す利得可変ドライバの消費電流と同程度となる。
【０１００】
図１２に示す構成の場合、抵抗ラダーネットワークを介して各トランスコンダクタンスアンプステージ４３に伝達される入力電圧振幅は、図１１に示す利得可変ドライバの構成に比べて小さくなる。入力電圧振幅が小さいため、応じて出力信号線に供給される電流は同一利得の場合、小さくすることができ、応じて、以下に詳細に説明するように、低電力出力時の消費電流を図１１に示す構成に比べて低減することができる。
【０１０１】
図１４は、この発明の実施の形態３に従う利得可変ドライバにおける各トランスコンダクタンスアンプに対する入力電圧振幅を模式的に示す図である。図１４に示すように、入力ノードＮｎに接続されるトランスコンダクタンスアンプステージ４３ｎおよびトランスコンダクタンスアンプ８０−８２に対し、制御ワードビットＷＣ＜１８＞−ＷＣ＜２１＞がそれぞれ与えられる。Ｒ−２Ｒラダーネットワーク４０においても、同様、トランスコンダクタンスアンプステージ４３が接続される。入力ノードＮｎに接続されるトランスコンダクタンスアンプステージ４３ｎおよびトランスコンダクタンスアンプ８０、８１および８２に対し、入力電圧Ｖｉｎが共通に与えられる。一方、制御ワードビットＷＣ＜０＞−ＷＣ＜１７＞によりイネーブル／ディスエーブルが制御されるトランスコンダクタンスアンプステージ４３に対し、その入力電圧振幅は、それぞれ（１／２）倍ずつ順次低減される。利得制御範囲は、図１１に示す構成と同様、０ｄＢから９６ｄＢであり、各アンプステージに対して６ｄＢステップで変化する−３６ｄｂから９０ｄＢの利得が割当てられる。
【０１０２】
一方、図１１に示す利得可変ドライバの構成の場合、図１４において各アンプステージに対応して示すように、制御ワードビットＷＣ＜２１＞から制御ワードビットＷＣ＜０＞を受けるトランスコンダクタンスアンプステージ４３において、入力電圧振幅が、順次１／２倍ずつ低減される。
【０１０３】
図１４に示すように、図１１に示す利得可変ドライバに対する制御ワードＷＣ＜２１：０＞による利得制御と同様の利得制御を行なった場合、（基本）トランスコンダクタンスｇｍを有するトランスコンダクタンスアンプステージ４３のトランスコンダクタンスｇｍを小さくすることができる。すなわち、図１４に示すように、Ｒ−２Ｒラダーネットワーク４０の内部ノードの分圧電圧を受けるトランスコンダクタンスアンプステージ４３に対して、トランスコンダクタンスを、図１１に示す構成に比べて、１／８倍の大きさに設定することができる。したがって、低電力出力時において、下位ビットの制御ワードにより制御されるトランスコンダクタンスアンプステージの入力電圧振幅が大きく、応じて、駆動電流量を図１１に示す構成に比べて低減することができ、消費電流を低減することができる。また、Ｒ−２Ｒラダーネットワーク４０における直列抵抗素子およびシャント抵抗の数が低減され、応じて、ラダーネットワーク４０において抵抗素子により消費される電流を低減することができる。
【０１０４】
［変更例］
図１５は、この発明の実施の形態３の変更例の利得可変ドライバ３４の構成を概略的に示す図である。図１５において、利得可変ドライバ３４は、Ｒ−２Ｒラダーネットワーク４０の各ノードに対応して設けられるトランスコンダクタンスアンプステージＳＴ０−ＳＴ１２と、入力ノードＮｎに並列に接続されるトランスコンダクタンスアンプステージＳＧ０−ＳＧ１２７を含む。トランスコンダクタンスステージアンプＳＴ０−ＳＴ１２およびＳＧ０−ＳＧ１２７は、同じ基本トランスコンダクタンスｇｍを有する。
【０１０５】
Ｒ−２Ｒラダーネットワーク４０に対して設けられるトランスコンダクタンスアンプステージＳＴ０−ＳＴ１２に対しては、制御ワードビットＷＣ＜０＞−ＷＣ＜１２＞がそれぞれ与えられる。
【０１０６】
トランスコンダクタンスステージＳＧ０には、制御ワードビットＷＣ＜１３＞が与えられ、トランスコンダクタンスステージＳＧ１−ＳＧ１２７に対し制御ワードビットＷＤ＜１＞−ＷＤ＜１２７＞が与えられる。制御ワードビットＷＤ＜１＞−ＷＤ＜１２７＞およびＷＣ＜１３＞は、サーモメータコードで表現され、トランスコンダクタンスアンプステージＳＧ０−ＳＧ１２７が、順次１個ずつイネーブル状態とされ、イネーブル状態のトランスコンダクタンスアンプの数が、単調増加される。
【０１０７】
トランスコンダクタンスアンプステージＳＧ０は、４２ｄＢの利得が割り当てられるアンプに対応する。したがって、Ｒ−２Ｒラダーネットワーク４０においては、入力信号電圧Ｖｉｎ（入力電流Ｉｉｎ）の振幅の（１／２）倍から１／（２）倍の電圧がそれぞれ生成される。
【０１０８】
これらのトランスコンダクタンスアンプステージＳＴ０−ＳＴ１２およびＳＧ０の制御ワードＷＣ＜１３：０＞による制御態様は、先の実施の形態１の場合と同じである。図１５に示すように、Ｒ−２Ｒラダーネットワーク４０の分圧ノードに対応して設けられるトランスコンダクタンスアンプステージＳＴ０−ＳＴ１２の数が低減され、また、これらのトランスコンダクタンスアンプステージＳＴ０−ＳＴ１２へ与えられる電圧振幅は、実施の形態１の場合の構成に比べて、２の８乗倍大きくされており、基本トランスコンダクタンスｇｍは小さくでき、図１４に示す構成と同様、低電力出力時の消費電流を低減することができる。
【０１０９】
図１５に示す利得可変ドライバ３４の他の制御ワードメモリのコントロールロジックおよび出力部の制御回路および出力信号線の構成は、図１１に示す利得可変ドライバの構成と同じである。以下、図１６から図１８を参照して、図１５に示す利得可変ドライバ３４の利得制御態様について説明する。
【０１１０】
図１６に示すように、Ｒ−２Ｒラダーネットワーク４０において、制御ワードビットＷＣ＜１３＞−ＷＣ＜０＞の制御態様は、先の実施の形態１と同様であり、７ビット単位でトランスコンダクタンスアンプステージＳＴ０−ＳＴ１２が、制御ワードのバイナリコード表示に従って選択的にイネーブルされて出力電流を生成する。今、制御ワードビットＷＣ＜１３＞−ＷＣ＜７＞でトランスコンダクタンスアンプステージＳＧ０（＝ＳＴ１３）およびＳＴ１２−ＳＴ７による出力電流の制御が行なわれる状態を考える。最上位の制御ワードビットＷＣ＜１３＞が“１”に設定され、残りの制御ワードビットＷＣ＜１２＞−ＷＣ＜７＞がバイナリ表現に応じて更新される（利得制御の線形性を維持するため、制御ワードの変換は行われる）。この場合、出力利得は、４２ｄＢから４８ｄＢの間で変化する。出力電流Ｉｏは、トランスコンダクタンスアンプステージＳＧ０の駆動電流をＩｕとすると、次式で表わされる：
Ｉｕ≦Ｉｏ≦Ｉｕ＋６３Ｉｕ／６４
図１６に示す状態から、制御利得範囲を６ｄＢ上位側にシフトさせる場合、図１７に示すように、制御ワードビットＷＤ＜１＞およびＷＣ＜１３＞を“１”に設定し、トランスコンダクタンスアンプステージＳＧ０およびＳＧ１をともにイネーブルする。このとき、トランスコンダクタンスアンプステージＳＴ１２−ＳＴ８に対し、制御ワードビットＷＣ＜１２＞−ＷＣ＜８＞を、バイナリコード表現で順次下位ビット側から増分させる。この場合、出力信号線（図示せず）における電流が、２・Ｉｕから２・Ｉｕ＋６３・Ｉｕ／６４と２・Ｉｕの間で最小ステップ（０．１２５ｄＢ）で変化する。
【０１１１】
入力ノードＮｎに接続されるトランスコンダクタンスアンプステージＳＧ０およびＳＧ１をともにイネーブル状態に設定した場合、その電流値は、２・Ｉｕからほぼ３・Ｉｕにまで変化するだけであり、利得増分は、６ｄＢにまでは到達しない。従って、制御ワードビットＷＣ＜１２＞−ＷＣ＜７＞が最大値に到達すると、次いで、図１８に示すように、制御ワードビットＷＤ＜２＞−ＷＤ＜１＞およびＷＣ＜１３＞を“１”に設定し、トランスコンダクタンスアンプステージＳＧ０−ＳＧ２をイネーブル状態に設定する。制御ワードビットＷＣ＜１２＞−ＷＣ＜７＞を用いて再び、トランスコンダクタンスアンプステージＳＴ１２−ＳＴ７を選択的にイネーブル状態に設定する。この場合、出力電流Ｉｏの変化範囲は、３・Ｉｕ＋６３・Ｉｕ／６４と３・Ｉｕの間となる。したがって、図１７および図１８に示すように、トランスコンダクタンスアンプＳＧ０およびＳＧ１がイネーブル状態からトランスコンダクタンスアンプＳＧ０−ＳＧ２をすべてイネーブル状態に設定して、トランスコンダクタンスアンプステージＳＴ１２−ＳＴ７をバイナリコードに応じて順次選択的にイネーブルすることにより（制御ワードビットＷＣ＜１２＞−ＷＣ＜７＞に従って）、出力電流値を２倍から４倍の間に設定することができ、６ｄＢの利得範囲を実現することができる。
【０１１２】
制御ワードビットＷＣ＜１２＞−ＷＣ＜７＞が最大値に到達するごとに、トランスコンダクタンスアンプステージＳＴ３−ＳＴ１２７においてイネーブルされるアンプステージの数を順次１つずつ増分することにより、実施の形態１および２と同様、０．１２５ｄＢステップで利得を制御することができる。
【０１１３】
このとき、また、Ｒ−２Ｒラダーネットワーク４０において、その抵抗段数は小さく、Ｒ−２Ｒラダーネットワーク４０における消費電流を低減することができ、また、各トランスコンダクタンスアンプＳＴ０−ＳＴ１２およびＳＴ０−ＳＴ１２７の基本トランスコンダクタンスｇｍを小さくでき、低電力出力時の消費電流を低減することができる。
【０１１４】
図１９は、この発明の実施の形態３の変更例における利得制御回路３８の構成の一例を概略的に示す図である。図１９において、コントロールロジック４６は、制御ワードメモリ４４から読出された制御ワードｗｃ＜２１：０＞を変換する変換テーブルメモリ９０と、変換テーブルメモリ９０に対する読出を制御する制御回路９２と、制御ワードメモリ４４の現アドレスを格納するレジスタ９４を含む。
【０１１５】
レジスタ９４は、制御ワードメモリ４４から読出される制御ワードｗｃ＜２１：０＞のアドレスまたはまたは現在指定される利得を格納する。制御回路９２は、受信ＲＦ信号処理部４からの利得制御ビットまたは受信信号レベルに従って、レジスタ９４に格納される値を参照して制御ワードメモリ４４に対するアドレスＡＤを算出する。このアドレスＡＤにより、指定された利得に対応する制御ワードがアクセスされる。この制御回路９２は、、この算出したアドレスＡＤを読出制御信号とともに制御ワードメモリ４４へ与え、対応の制御ワードを読出す。変換テーブルメモリ９０は、制御回路９０の制御の下に、制御ワードメモリ４４から読出された制御ワードｗｃ＜２１：０＞を変換し、制御ワードＷＣ＜１３：０＞およびＷＤ＜１２７：１＞を生成する。変換テーブルメモリ９０を利用して、高速で、利得調整に必要な制御ワードＷＣ＜１３：０＞およびＷＤ＜１２７：１＞を生成する。
【０１１６】
なお、制御ワードＷＤ＜１２７：１＞は、以下のようにして生成されてもよい。すなわち、制御ワードビットＷＣ＜１２＞−ＷＣ＜７＞の値をモニタし、この制御ワードビットＷＣ＜１２＞−ＷＣ＜７＞が、最大値に到達する毎にフリップフロップをセットする。一方、入力部が電源ノードに結合される１２７出力のシフトレジスタを配置する。利得増分指示が与えられると、セット状態のフリップフロップに従って、シフトレジスタに１ビット上位方向にシフト動作させる。これにより、サーモメータコード表示の制御ワードＷＤ＜１２７：１＞を生成することができる。このとき、利得減分指示が与えられるとフリップフロップをリセットして、シフトレジスタのシフト動作を停止させる。
【０１１７】
［変更例２］
図２０は、この発明の実施の形態３の変更例２で考察対象とする利得可変ドライバの構成を概略的に示す図である。図２０に示す利得可変ドライバにおいては、入力ノードＮｎに並列に、トランスコンダクタンスアンプステージＳＳ０−ＳＳ（ｋ＋１）が接続され、これらのアンプステージＳＳ０−ＳＳ（ｋ＋１）の出力ノードが共通に出力信号線４８に結合される。トランスコンダクタンスアンプステージＳＳ０−ＳＳ（ｋ＋１）は、そのトランスコンダクタンスが２倍ずつ順次大きくされ、トランスコンダクタンスアンプステージＳＳｉは、トランスコンダクタンスアンプステージＳＳ０のトランスコンダクタンスの２＾ｉ倍のトランスコンダクタンスを有する。
【０１１８】
今、図２０に示すように、入力ノードＮｎに並列に、トランスコンダクタンスアンプステージＳＳ０−ＳＳ（ｋ＋１）を配置し、これらのトランスコンダクタンスアンプステージＳＳ０−ＳＳ（ｋ＋１）を、制御ワードに従って選択的にイネーブルして出力信号線４８に現われる電流量を調整することを考える。この構成の場合、トランスコンダクタンスアンプステージＳＳｉは、トランスコンダクタンスアンプステージＳＳ０が２＾ｉ個並列に接続された構成を有する。したがって、たとえば制御ワードとして、２２ビットの制御ワードを用いた場合、最上位ビットに対応するトランスコンダクタンスアンプステージＳＳ（ｋ＋１）においては、２の２１乗個の単位トランスコンダクタンスアンプＳＳ０を並列に配置する必要があり、レイアウト面積が大幅に増大する。また、この図２０に示す構成を用いる場合、以下のような問題が生じる。
【０１１９】
図２１は、図２０に示すトランスコンダクタンスアンプステージＳＳｉの構成の一例を示す図である。この図２１に示すトランスコンダクタンスアンプステージＳＳｉは、図６に示すトランスコンダクタンスアンプステージ４３に比べて、ＭＯＳトランジスタＮＱ２およびＮＱ４およびＮＱ１およびＮＱ３のサイズ（チャネル幅とチャネル長の比，Ｗ／Ｌ）が２のｉ乗倍されている点を除いて同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２０】
ＭＯＳトランジスタＮＱ２およびＮＱ４のゲートおよびドレイン間には、寄生容量Ｃｇが存在する。したがって、制御ワードビットＷＣ＜ｉ＞が“０”であり、イコライズ用のＭＯＳトランジスタＮＱ５がオン状態であっても、入力信号Ｖｉｎは、高周波信号であり、寄生容量Ｃｇを介してノード６６ａおよび６６ｂに入力信号Ｖｉｎに応じた信号が伝達され、出力ノード６０ａおよび６０ｂにリーク電流が流れる。
【０１２１】
この場合、図２２（Ａ）に示すように、ディスエーブル状態のトランスコンダクタンスアンプステージにおけるリーク電流の総和Ｉｓｌが、イネーブル状態のトランスコンダクタンスアンプステージの供給電流量Ｉｏと同程度となると、利得制御を行なうことができず、低出力電力時において、利得を制御することができなくなる。したがって、この図２２において破線で示すように低出力利得時においても制御性よく利得を調整するためには、この図２２に示す利得可変ドライバの構成は不適当である。このようなリーク電流を低減するためにイコライズ用のＭＯＳトランジスタＮＱ５が設けられているものの、トランスコダクタンスアンプの数が増大すると、容量結合による内部ノード６６ａおよび６６ｂへの入力信号の伝達によるリーク電流の影響は、無視することができなくなる。
【０１２２】
また、この図２１に示す構成の場合、基本トランスコンダクタンスｇｍを有するトランスコンダクタンスアンプを数多く配置する必要があり、占有面積が増大する。
【０１２３】
図２２（Ａ）において破線の直線で示すように、利得特性としては、広範囲にわたって直線的に変化するような利得特性の線形性が求められ、この利得特性の線形性を消費電流を増大することなく実現するためには、Ｒ−２Ｒラダーネットワークの抵抗段数と入力ノードＮｎに並列に接続されるトランスコンダクタンスアンプの数にある条件が存在する。この入力ノードＮｎに並列に接続されるトランスコンダクタンスアンプの段数の決定要因としては、その他の要因として受信帯域ノイズおよび消費電流があり、これらの要因を考慮して入力ノードに並列に接続されるアンプ段数を決定する。
【０１２４】
図２２（Ｂ）は、入力ノードに並列に接続されるトランスコンダクタンスアンプステージの数Ｋと、利得可変ドライバの占有面積および送信時の平均電流の関係を示す図である。図２２（Ｂ）において、横軸にアンプステージの数Ｋを示し、縦軸に送信時平均電流Ｉａｒｖおよび全占有面積Ｔｏａを示す。入力ノードに並列に接続されるトランスコンダクタンスアンプステージは、利得が２倍ずつ増加される。すなわち、利得可変ドライバの構成としては、図１２に示す構成が用いられる。
【０１２５】
この図２２（Ｂ）に示すように、送信時平均電流Ｉａｒｖは、入力ノードに接続されるトランスコンダクタンスアンプステージの数Ｋが増大するにつれて減少し、一方、全占有面積Ｔｏａは、Ｋが４のときに最小となり、アンプステージ数Ｋが増大するにつれて増大する。
【０１２６】
図２２（Ｃ）は、入力ノードに接続されるトランスコンダクタンスアンプステージ数と受信帯域ノイズの関係を示す図である。図２２（Ｃ）において、横軸に、図２２（Ｂ）と同様、入力ノードに並列に接続されるアンプステージ数Ｋを示し、縦軸に規格化受信帯域ノイズを単位ｄＢで示す。受信帯域ノイズは、アンテナに伝達される送信信号に含まれる受信信号周波数帯域のノイズを示す。この受信帯域ノイズが増大すると、受信感度が低下する。この図２２（Ｃ）においても、利得可変ドライバの構成としては、図１２に示す構成が用いられ、入力ノードに接続されるトランスコダクタンスアンプステージは、利得が２倍ずつ大きくされる。
【０１２７】
図２２（Ｃ）に示すように、受信帯域ノイズは、アンプステージ数Ｋが増大すると増大し、ステージ数Ｋが６に到達すると、受信帯域ノイズがほぼ飽和する。この場合、入力ノードＮｎに接続されるアンプステージ数Ｋが１のときから６にまで増加すると、受信帯域ノイズは、約１０ｄＢ程度劣化する。この図２２（Ｂ）および（Ｃ）のグラフに示す平均電流、占有面積および受信帯域ノイズ特性から、受信帯域ノイズが０．７ｄＢ程度劣化するものの、入力ノードに並列に接続されるトランスアンプコンダクタンスステージの数Ｋを、４に設定する。
【０１２８】
図２３は、この発明の実施の形態３の変更例２の利得可変ドライバの要部の構成を概略的に示す図である。図２３においては、入力ノードＮｎに並列に、トランスコンダクタンスアンプＳＧ０−ＳＧｍが設けられる。この入力ノードＮｎに接続されるＲ−２Ｒラダーネットワーク４０に対し、各ノードに対応して、トランスコンダクタンスアンプステージＳＳ０−ＳＳｎが設けられる。トランスコンダクタンスアンプステージＳＧ０−ＳＧｍは、そのトランスコンダクタンスｇｍが、２倍ずつ大きくされる。したがって、トランスコンダクタンスアンプステージＳＧｉは、利得２のｉ乗の大きさを有する。
【０１２９】
図２２（Ａ）−図２２（Ｃ）を参照して上で説明したように、図２３に示す利得可変ドライバにおいては、利得特性の線形性を実現するためには、低出力電力時におけるオン電流Ｉｏｎが、ディスエーブル状態のトランスコンダクタンスアンプステージのリーク電流の総和Ｉｓｌよりも大きくする必要がある。また、出力ノードＮｎに接続されるトランスコンダクタンスアンプステージＳＧ０−ＳＧｍにおいては、入力信号の振幅が大きく容量結合によるリーク電流の影響が大きく、またＲ−２Ｒラダーネットワーク４０に対して設けられるトランスコンダクタンスアンプステージＳＳ０−ＳＳｎにおいて、入力電圧振幅が小さく、そのリーク電流量は小さい。したがって、消費電流量、送信時平均電流、占有面積および受信帯域ノイズを考慮して、最大利得が９６ｄＢのとき、ｍ＝３に設定して、トランスコンダクタンスアンプステージＳＧ０−ＳＧ３を入力ノードに並列に接続する。この場合、Ｒ−２Ｒに対して設けられるトランスコンダクタンスアンプステージは、制御ワードＷＣ＜２１：０＞であり、ｎ＝１８に設定され、トランスコンダクタンスアンプステージＳＳ０−ＳＳ１８が設けられる。これにより、低消費電力、小占有面積、かつ低受信帯域ノイズで線形性の利得特性を有する利得可変ドライバを実現することができる。
【０１３０】
以上のように、この発明の実施の形態３に従えば、Ｒ−２Ｒラダーネットワークの入力ノードに並列に、トランスコンダクタンスアンプを接続し、Ｒ−２Ｒラダーネットワークの抵抗段数を低減している。これにより、低消費電力で線形性の優れた利得特性を有する利得可変ドライバを実現することができる。
【０１３１】
［実施の形態４］
図２４は、この発明の実施の形態４に従う携帯端末の全体の構成を概略的に示す図である。この図２４に示す携帯端末は、以下の点で、図１に示す携帯端末とその構成が異なる。すなわち、送信ＲＦ信号処理部１４において、直交変調器３０および利得可変ドライバ３４に対してレプリカ回路１００が設けられる。直交変調器３０および利得可変ドライバ３４がスレーブ回路１１０を構成する。このレプリカ回路１００は、直交変調器３０および利得可変ドライバ３４の１段のトランスコンダクタンスアンプのレプリカ回路であり、スレーブ回路１１０と直交変調器３０および１段のトランスコンダクタンスアンプステージと同一構成を有し、その素子サイズおよび電流が同一比率で縮小される。
【０１３２】
このマスタ回路１００の出力信号を差動差分増幅器１０４により増幅して制御信号Ｖｃｎｔが生成される。この制御信号Ｖｃｎｔに従って直交変調器３０およびマスタ回路１００に含まれ直交変調器３０のレプリカ回路の利得が調整される。定電流回路１０２は、温度に依存しない一定の電流ＩＣＴＡＴを生成して、利得可変ドライバ３４のトランスコンダクタンスアンプおよびマスタ回路のレプリカアンプステージの動作電流を規定する。
【０１３３】
この図２４に示す携帯端末の他の構成は、図１に示す携帯端末の構成と同じであり、図２４において図１に示す構成と対応する部分に対しては、同一参照符号を付して、その詳細説明は省略する。
【０１３４】
この発明の実施の形態４においては、マスタ回路１００に含まれるレプリカアンプステージの出力信号に従って制御信号Ｖｃｎｔを生成して直交変調器３０の利得を調整して、スレーブ回路１１０の出力利得を調整して、利得の温度依存性を抑制する。
【０１３５】
図２５は、図２４に示すマスタ回路１００およびスレーブ回路１１０の構成をより具体的に示す図である。スレーブ回路１１０において、直交変調器３０に対して局所発振器３２からの発振信号ＬＯＩ、ＬＯＩＢ、ＬＯＱ、およびＬＯＱＢが搬送波信号（被変調信号）として与えられる。
【０１３６】
一方、ローパスフィルタ２４からベースバンド信号ＢＢＩ、ＢＢＩＢ、ＢＢＱ、およびＢＢＱＢが生成され、直交変調器３０へ与えられる。直交変調器３０の利得が、差動差分増幅器１０４の出力する制御信号Ｖｃｎｔに従って調整される。直交変調器３０は、局所発振器３２からの発振信号を、ローパスフィルタ２４から与えられるベースバンド信号で変調する。
【０１３７】
利得可変ドライバ３４は、その動作電流が、定電流回路１０２の生成する電流ＩＣＴＡＴに従って設定される。この利得可変ドライバ３４は、実施の形態１から３のいずれかにおいて示した構成を有する。
【０１３８】
マスタ回路１００は、この直交変調器３０のレプリカ回路であるレプリカ変調器１２０と、レプリカ変調器１２０の出力信号を増幅するレプリカドライバ１２２を含む。レプリカ変調器１２０は、スレーブ回路１１０の直交変調器３０の素子の寸法および駆動電流が同じ割合で縮小される。このレプリカ変調器１２０は、直交変調器３０にできるだけ近接して配置され、その動作特性を、直交変調器３０およびレプリカ変調器１２０において同一とする。
【０１３９】
レプリカドライバ１２２は、１段のトランスコンダクタンスアンプ（Ｇｍ；以下、レプリカアンプと称す）１２３と、レプリカアンプ１２３の出力に設けられる負荷抵抗１２４ａおよび１２４ｂを有する。レプリカドライバ１２２のトランスコンダクタンスアンプ１２３は、利得可変ドライバ３４に含まれる１段のトランスコンダクタンスアンプステージと同一構成を有し、その素子サイズおよび駆動電流が同一割合で縮小される。このレプリカアンプ１２３は、利得可変ドライバ３４のトランスコンダクタンスアンプにできるだけ近接して配置され、レプリカアンプ１２３およびトランスコンダクタンスアンプステージの動作特性を同一とする。
【０１４０】
レプリカ変調器１２４に対しては、レジスタ１２５からのＬＯ固定値が与えられ、またベースバンド信号に代えて、一定の大きさの直流電圧Ｖ１が与えられる。この直流電圧Ｖ１は、後に説明するように定電流回路０２の定電流を利用して生成され、ベースバンド信号の差分値ＢＢＩ−ＢＢＩＢおよびＢＢＱ−ＢＢＱＢに代えて用いられる。
【０１４１】
レジスタ１２５からのＬＯ固定値においては、局所発振器３２からの発振信号ＬＯＩおよびＬＯＱがＨレベル、ＬＯＩＢおよびＬＯＱＢがＬレベル、または発振信号ＬＯＩおよびＬＯＱがＬレベルかつＬＯＩＢおよびＬＯＱＢがＨレベルと固定的に設定される。
【０１４２】
差動差分増幅器１０４は、周知の構成を用いて形成され、レプリカドライバ１２２の出力信号の増幅値と入力直流電圧Ｖ２の増幅信号をさらに差動的に増幅しかつ反転する。この差動差分増幅器１０４の出力する制御信号Ｖｃｎｔが、またレプリカ変調器１２０へ制御信号としてフィードバックされる。直流電圧Ｖ２も、一定の大きさの直流電圧であり、定電流回路１０２の定電流を利用して生成される。
【０１４３】
図２６は、図２５に示す直交変調器３０およびレプリカ変調器１２０の構成の一例を示す図である。この直交変調器３０は、ギルバートセル回路（アクティブミキサ）で構成され、ベースバンド入力段１２６、出力切換段１２７、および利得制御段１２９が、電源ノードと接地ノード（定電流源）の間に縦積みされる。
【０１４４】
ベースバンド入力段１２６は、それぞれのソースが定電流源ＣＳ１に結合されるＮチャネルＭＯＳトランジスタＱＴ１およびＱＴ２と、それぞれのソースが定電流源ＣＳ２に結合されるＮチャネルＭＯＳトランジスタＱＴ３およびＱＴ４を含む。ＭＯＳトランジスタＱＴ１およびＱＴ２のゲートには、ベースバンド信号ＢＢＩおよびＢＢＩＢが与えられ、ＭＯＳトランジスタＱＴ３およびＱＴ４のゲートには、ベースバンド信号ＢＢＱおよびＢＢＱＢがそれぞれ与えられる。
【０１４５】
出力切換段１２３は、それぞれのソースがＭＯＳトランジスタＱＴ１のドレインに結合されるＮチャネルＭＯＳトランジスタＱＴ５およびＱＴ６と、それぞれのソースがＭＯＳトランジスタＱＴ２のドレインに結合されるＮチャネルＭＯＳトランジスタＱＴ７およびＱＴ８と、それぞれのソースが、ＭＯＳトランジスタＱＴ３のドレインに結合されるＮチャネルＭＯＳトランジスタＱＴ９およびＱＴ１０と、それぞれのソースが、ＭＯＳトランジスタＱＴ４のドレインに結合されるＮチャネルＭＯＳトランジスタＱＴ１１およびＱＴ１２とを含む。
【０１４６】
ＭＯＳトランジスタＱＴ５およびＱＴ６は、それぞれのゲートに局所発振器３２からの発振信号ＬＯＩおよびＬＯＩＢを受ける。ＭＯＳトランジスタＱＴ７およびＱＴ８は、それぞれのゲートに、発振信号ＬＯＩＢおよびＬＯＩを受ける。ＭＯＳトランジスタＱＴ９およびＱＴ１０は、それぞれのゲートに、発振信号ＬＯＱＢおよびＬＯＱを受け、ＭＯＳトランジスタＱＴ１１およびＱＴ１２は、それぞれのゲートに、発振信号ＬＯＱおよびＬＯＱＢを受ける。ＭＯＳトランジスタＱＴ５、ＱＴ８、ＱＴ９およびＱＴ１１のドレインが、内部ノード１３０ａに結合される。ＭＯＳトランジスタＱＴ６、ＱＴ８、ＱＴ１０およびＱＴ１２のドレインが内部ノード１３０ｂに結合される。
【０１４７】
利得制御段１２９は、内部ノード１３０ａにそれぞれのソースが接続されるＮチャネルＭＯＳトランジスタＱＴ１３およびＱＴ１４と、それぞれのソースが内部ノード１３０ｂに結合されるＮチャネルＭＯＳトランジスタＱＴ１５およびＱＴ１６を含む。
【０１４８】
ＭＯＳトランジスタＱＴ１３およびＱＴ１４のゲートの間に制御信号Ｖｃｎｔが与えられ、ＭＯＳトランジスタＱＴ１６およびＱ１５のゲートの間に制御信号Ｖｃｎｔが与えられる。ＭＯＳトランジスタＱＴ１４およびＱＴ１５のドレインは電源ノードに結合され電源電圧ＶＤＤを受ける。ＭＯＳトランジスタＱＴ１３およびＱＴ１６が、それぞれ出力ノード１３２ｂおよび１３２ａに結合され、次段の利得可変ドライバ３４に対する入力電流を生成する。
【０１４９】
直交変調器３０として特に要求されるのは、入力振幅および出力振幅をできるだけ大きく取ることである。これは、出力雑音の搬送波／ノイズ比ＣＮＲを大きくするためである。大きな搬送波／ノイズ比ＣＮＲが好まれる理由は、第三世代携帯電話規格ＷＣＤＭＡのようなＦＤＤ（周波数分割複信）において送信信号出力系の出力雑音が、受信系に回り込むことによる受信感度劣化を防止することである。ここで、ＦＤＤ方式においては、送信および受信に異なる周波数帯域を割当て、送信および受信を同時に実行する。
【０１５０】
定電流源ＣＳ１およびＣＳ２は、入力振幅拡大のために省略されてもよい。ベースバンド入力段１２６におけるＭＯＳトランジスタＱＴ１−ＱＴ４としては、大入力を受けるため、高耐圧トランジスタが一般に選択される。出力切換段１２７に含まれるＭＯＳトランジスタＱＴ５−ＱＴ１２は、高速で切換を行なう必要があり、選択されるプロセス方式のうち、一番高速なトランジスタ（ゲート絶縁膜の薄いＭＯＳトランジスタか低しきい値電圧のＭＯＳトランジスタ）が用いられ、その耐圧はベースバンド信号入力段１２５のＭＯＳトランジスタＱＴ１−ＱＴ４に比べて低下する。
【０１５１】
利得制御段１２９は、出力切換段１２７に含まれる高速低耐圧のＭＯＳトランジスタＱＴ５−ＱＴ１２に対し高電圧が印加されるのを防止するとともに、制御信号Ｖｃｎｔに従って利得調整を行なう。この利得制御段１２９のＭＯＳトランジスタＱＴ１３−ＱＴ１６としては、大出力を生成するため、高耐圧のＭＯＳトランジスタが用いられる。
【０１５２】
図２６に示す直交変調器３０においては、ＭＯＳトランジスタＱＴ１、ＱＴ２およびＱＴ５−ＱＴ８により、ベースバンド信号ＢＢＩ−ＢＢＩＢと局所発振信号ＬＯＩ−ＬＯＩＢの乗算信号が、内部ノード１３０ａおよび１３０ｂの間に生成される。同様、ＭＯＳトランジスタＱＴ３、ＱＴ４およびＱＴ９−ＱＴ１２により、ベースバンド信号ＢＢＱ−ＢＢＱＢと局所発振信号ＬＯＱ−ＬＯＱＢの乗算信号が、内部ノード１３０ｂおよび１３０ａの間に生成される。これにより、内部ノード１３０ａおよび１３０ｂにおいて局部発振信号ＬＯＩ、ＬＯＩＢ、ＬＯＱＢおよびＬＯＱである搬送波をベースバンド信号で直交変調した信号が、内部ノード１３０ａおよび１３０ｂに生成される。
【０１５３】
利得制御段１２９において、利得制御信号Ｖｃｎｔに従って利得を調整して、出力ノード１３２ａおよび１３２ｂに伝達される出力信号振幅を調整する。
【０１５４】
図２７は、この図２５に示すレプリカ変調器１２０の構成を概略的に示す図である。このレプリカ変調器１２０は、図２６に示す直交変調器３０の構成と同じであり、単にトランジスタ素子の寸法および駆動電流量が縮小されるだけである。従って、図２７に示すレプリカ変調器において図２６に示す直交変調器３０の構成要素と対応する構成要素には同一参照番号を付し、その詳細説明は省略する。
【０１５５】
レプリカ変調器１２０においては、ベースバンド信号入力段１２６において、ＭＯＳトランジスタＱＴ１およびＱＴ２のゲート間に直流電圧Ｖ１が与えられ、また、ＭＯＳトランジスタＱＴ３およびＱＴ４のゲート間にも直流電圧Ｖ１が与えられる。
【０１５６】
また、出力切換段１２７において、ＭＯＳトランジスタＱＴ５、ＱＴ８、ＱＴ１０およびＱＴ１１のゲートにＨレベルの信号を与え、ＭＯＳトランジスタＱＴ６、ＱＴ７、ＱＴ９およびＱＴ１２のゲートにＬレベルの信号を与える。この出力切換段１２７においては、各ＭＯＳトランジスタのゲートに与えられる信号のＨレベルおよびＬレベルは逆とされてもよい。
【０１５７】
利得制御段１２９においては、利得制御信号Ｖｃｎｔに従って出力信号の利得が調整される。
【０１５８】
このレプリカ変調器１２０からは、直流電圧Ｖ１と利得制御信号Ｖｃｎｔに応じて変調された電圧が出力ノード１３２ａおよび１３２ｂに与えられる。すなわち、図示の構成においては、ＭＯＳトランジスタＱＴ５、ＱＴ８、ＱＴ１０、およびＱＴ１１がオン状態に維持され、ノード１３０ａおよび１３０ｂにおいては、直流電圧Ｖ１と定電流源ＣＳ１およびＣＳ２を流れる電流に応じた電圧が生成される。この場合、ノード１３０ａおよび１３０ｂの電圧レベルは同一となる。
【０１５９】
ＭＯＳトランジスタＱＴ１４およびＱＴ１５が電源ノードから電流をノード１３０ａおよび１３０ｂにそれぞれ供給し、ＭＯＳトランジスタＱＴ１３およびＱＴ１６が流す電流量が利得制御信号Ｖｃｎｔに従って設定され、応じて出力ノード１３２ａおよび１３２ｂを流れる電流量が設定される。従って、定電流源ＣＳ１およびＣＳ２を流れる電流量は同一であり、出力ノード１３２ａおよび１３２ｂには、同じ大きさの電流が流れる（同じ大きさの電圧が現れる）。
【０１６０】
レプリカ変調器１２０の出力信号が、レプリカドライバ１２２に与えられ、さらに増幅されて差動差分増幅器１０４の第１の差動入力に供給される。この差動差分増幅器１０４の他方の差動入力には、直流電圧Ｖ２が与えられる。
【０１６１】
差動差分増幅器１０４は、このレプリカドライバ１２２の出力信号と差動信号Ｖ２と差動増幅して利得制御信号Ｖｃｎｔを生成し、負帰還によりレプリカ変調器１２０の利得調整を行なう。したがって、レプリカ変調器１２０およびレプリカドライバ１２２の利得をＧａｉｎ（レプリカ）として表わすと、安定化後には次式で表わされる関係が成立する：
Ｖ１・Ｇａｉｎ（レプリカ）＝Ｖ２。
【０１６２】
すなわち、このマスタ回路１００におけるレプリカ変調器１２０およびレプリカドライバ１２２の合計の利得は、上式から、次式で表わされる：
Ｇａｉｎ（レプリカ）＝Ｖ２／Ｖ１。
【０１６３】
直流電圧Ｖ１およびＶ２が、ともに固定電圧であり、マスタ回路１００の利得は一定となる。
【０１６４】
差動差分増幅器１０４からの利得制御信号Ｖｃｎｔは、また、スレーブ回路１１０の直交変調器３０へ与えられる。このレプリカ変調器１２０およびレプリカドライバ１２２は、直交変調器３０および利得可変ドライバ３４のトランスコンダクタンスアンプステージのレプリカ回路であり、動作特性は同じである。したがって、直交変調器３０および利得可変ドライバ３４の１段のイネーブル状態のトランスコンダクタンスアンプステージの合計の利得は、一定の利得となる。利得可変ドライバ３４の最大出力レベルを保持するために、定電流回路１０２からの温度一定電流ＩＣＴＡＴでバイアスする。以下、直交変調器３０および１段のトランスコンダクタンスステージの合計の利得を一定とする理由について説明する。
【０１６５】
図２８は、図２５に示す定電流回路１０２の構成の一例を概略的に示す図である。図２８において、定電流回路１０２は、バンドギャップリファレンス回路１４０と、このバンドギャップリファレンス回路１４０の出力電圧をバッファ処理するボルテージフォロア１４２と、電源ノードに結合されるＰチャネルＭＯＳトランジスタＰＱ１−ＰＱ４と、ＭＯＳトランジスタＰＱ１−ＰＱ３と接地ノードの間に直列に接続される抵抗素子ＺＲ１−ＺＲ３を含む。
【０１６６】
バンドギャップリファレンス回路１４０は、公知の構成を用いて実現され、温度に依存しない一定の電圧を生成する。ボルテージフォロア１４２は、バンドギャップリファレンシャル回路１４０のインピーダンス変換を行ない、大きな電流駆動力で、ＭＯＳトランジスタＰＱ１と抵抗素子ＺＲ１の接続ノードの電圧レベルを、バンドギャップリファレンス回路１４０が生成する一定の電圧レベルに維持する。
【０１６７】
ＰチャネルＭＯＳトランジスタＰＱ１はゲートおよびドレインが相互接続され、ＰチャネルＭＯＳトランジスタＰＱ１−ＰＱ４のゲートが相互接続される。したがって、ＭＯＳトランジスタＰＱ１−ＰＱ４はカレントミラー回路を構成し、ＭＯＳトランジスタＰＱ１を介して流れる電流のミラー電流が、ＰチャネルＭＯＳトランジスタＰＱ２−ＰＱ４に流れる。ＭＯＳトランジスタＰＱ１のゲート−ソース間電圧は、一定であり、応じて、ＭＯＳトランジスタＰＱ１は、一定の電流を供給する。
【０１６８】
抵抗素子ＺＲ２の両端に、ＭＯＳトランジスタＰＱ２からの電流と抵抗素子ＺＲ２の抵抗値に応じた電圧Ｖ１が生成され、抵抗素子ＺＲ３の両端に、ＭＯＳトランジスタＰＱ３からの電流と抵抗素子ＺＲ３の抵抗値に応じた電圧Ｖ２が生成される。したがって、この電圧Ｖ１およびＶ２の比、Ｖ／Ｖ２は、ＭＯＳトランジスタＰＱ２およびＰＱ３が同一特性を有し、抵抗素子ＺＲ３およびＺＲ２は同一特性を有するため、温度に依存しない一定の値となる。ＭＯＳトランジスタＰＱ４から、温度に依存しない定電流ＩＣＴＡＴが出力される。
【０１６９】
図２９は、レプリカドライバ１２０および利得可変ドライバ３４に含まれるトランスコンダクタンスアンプステージ４３および１２３の具体的構成を示す図である。図２９に示す構成においては、図６に示すトランスコンダクタンスアンプステージ４３の構成において、定電流回路１０２からの定電流ＩＣＴＡＴが、ＮチャネルＭＯＳトランジスタ６３へ供給される。図２９に示すトランスコンダクタンスアンプステージ（またはレプリカアンプ）と図６に示すアンプステージ４３の構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７０】
このＭＯＳトランジスタ６３へ供給される電流ＩＣＡＴは、温度に依存しない一定の電流である。ＭＯＳトランジスタＮＱ２およびＮＱ４のゲートに直交変調器３０またはレプリ変調器１２０の出力信号（電圧または電流）が与えられる。図２９においては、電圧Ｖｉｎを入力信号として示す。
【０１７１】
ＭＯＳトランジスタ６３を介して流れる定電流ＩＣＴＡＴとバイアス抵抗素子６７ａおよび６７ｂの抵抗値により決定される電圧により、ＭＯＳトランジスタＮＱ２およびＮＱ４のゲートバイアス電圧が設定される。このゲートバイアス電圧に入力信号Ｖｉｎが重畳される。ＭＯＳトランジスタＮＱ２およびＮＱ４を流れる電流の合計電流ＩＳＳは、ＭＯＳトランジスタＮＱ２およびＮＱ４のゲートバイアスに比例し（出力ノード６０ａおよび６０ｂにおいて一方を流れる電流量が入力信号Ｖｉｎの振幅および符号に応じて増大する）、従って、定電流ＩＣＡＴに比例する。
【０１７２】
従って、図３０に示すように、このトランスコンダクタンスアンプステージ（またはレプリカアンプ）を介して流れる動作電流ＩＳＳは、低温領域ＴＬ、中間温度領域ＴＭおよび高温領域ＴＨに渡って、定電流ＩＣＴＡＴに比例した、温度に依存しない一定の電流となる。なお、図３０において、横軸に温度を示し、縦軸に動作電流ＩＳＳを示す。
【０１７３】
図３１は、図２９に示すトランスコンダクタンスアンプステージ４３またはレプリカアンプ１２３の入出力特性の温度依存性を示す図である。図３１において横軸に入力電圧Ｖｉｎを示し、縦軸に出力電圧Ｖｏｕｔを示す。出力電圧Ｖｏｕｔは、次式で表わされる：
Ｖｏｕｔ＝Ｖｍｏｄ・ｇｍ・｜ＺＬ｜。
【０１７４】
ここで、Ｖｍｏｄは、直交変調器またはレプリカ変調器の出力電圧であり、ｇｍは、トランスコンダクタンスアンプステージ４３またはレプリカアンプ１２３のトランスコンダクタンスを示し、ＺＬは、トランスコンダクタンスアンプまたはレプリカアンプの出力負荷を示す。直線ＴＬは、低温領域での動作特性を示し、直線ＴＭは、中間温度領域での動作特性を示し、直線ＴＨは、高温領域での動作特性を示す。各温度領域は、図３０に示す温度領域に対応する。
【０１７５】
図３１に示すように、電流ＩＳＳが一定の場合、トランスコンダクタンスｇｍは、温度上昇とともに低下する。トランスコンダクタンスｇｍは、キャリアの移動度に比例し、この移動度は、負の温度特性を有するためである。したがって、トランスコンダクタンスアンプステージまたはレプリカアンプの利得は、直線ＴＨで示すように高温時に利得が低下し、低温時に、直線ＴＬで示すように、利得が増大する。中間温度時の場合には、直線ＴＭで示すように、この高温時および低温時の間の特性となる。
【０１７６】
高温時にトランスコンダクタンスアンプステージの利得が低下する場合、利得制御信号Ｖｃｎｔに従って直交変調器および利得可変ドライバまたはレプリカ変調器およびレプリカアンプの合計の利得を一定値に保つように、前段の直交変調器の利得を増大させる。次段のドライバ（利得可変ドライバまたはレプリカドライバ）の利得の温度依存性を、前段の直交変調器の利得を調整して補償することにより、直交変調器および利得可変ドライバ全体の利得を温度に対し一定に設定することができる。これにより、トランスコンダクタンスアンプの利得の温度依存性を考慮してアンプステージに対する動作電流を生成する必要がなく、定電流を供給する回路として、簡易な回路構成を利用することができ、消費電流を低減することができ、また電流の温度制御も容易となる。
【０１７７】
また、アンプの飽和出力Ｖｏｓａｔは、ＩＳＳ・｜ＺＬ｜で与えられる。電流ＩＳＳおよび出力負荷ＺＬは温度依存性が極めて小さく、飽和出力Ｖｏｓａｔを、温度に対し一定に維持することができ、最大出力レベルを一定とでき、また、利得を温度に対し一定に維持することができる。
【０１７８】
以上のように、この発明の実施の形態４に従えば、直交変調器および利得可変ドライバのレプリカ回路を利用し、一定の直流電圧および温度依存性のない定電流を用いてレプリカ回路の変調器およびドライバの全体の利得が一定となるように、利得制御信号Ｖｃｎｔで利得を調整し、また、この利得制御信号に従って直交変調器および利得可変ドライバの合計の利得を調整している。これにより、最大出力レベルが温度に対して一定、利得変動の温度依存性のない送信系を得ることができる。
【０１７９】
［実施の形態５］
図３２は、この発明の実施の形態５に従う利得可変ドライバおよびマスタ回路の構成を概略的に示す図である。この図３２に示す構成においても、マスタ回路１５０およびスレーブ回路１５５が設けられる。スレーブ回路１５５は、直交変調器３０と、電圧／電流変換部４２と、Ｒ−２Ｒラダーネットワーク４０とを含む。電圧／電流変換部４２においては、Ｒ−２Ｒラダーネットワーク４０の各接続ノードに対応してトランスコンダクタンスアンプステージ４３が設けられる。直交変調器３０に対しては、局所発振器３２からの発振信号およびローパスフィルタ２４からのベースバンド信号が与えられる。
【０１８０】
マスタ回路１５０においては、レプリカ変調器１２０および負荷抵抗１２４ａおよび１２４ｂが設けられる。レプリカ変調器１２０は、レジスタ１２５に格納されるＬＯ固定値と直流バイアス電圧Ｖ１とに従って模擬的に変調動作を行なう。レプリカ変調器１２０は、先の実施の形態４と同様、直交変調器３０に近接して配置され、また、直交変調器３０のレプリカ回路であり、素子寸法および電流駆動力が比例縮小される。
【０１８１】
マスタ回路１５０におけるレプリカドライバとして、電圧／電流変換部４２におけるトランスコンダクタンスアンプステージ４３それぞれに対応してレプリカアンプ１６０が設けられる。このレプリカアンプ１６０は、トランスコンダクタンスアンプステージ４３のレプリカ回路であり、同一構成を有し、その素子サイズおよび電流駆動力が小さくされる。これらのトランスコンダクタンスアンプステージ４３およびレプリカアンプ１６０へは定電流回路１０２からの定電流ＩＣＴＡＴが供給される。レプリカアンプ１６０に対しては信号線１３２（１３２ａ、１３２Ｂ）を介してレプリカ変調器１２０の出力信号が共通に与えられる。また、レプリカアンプ１６０の出力は共通に信号線１６２に結合される。この信号線１６２は、実施の形態４の場合と同様、差動差分増幅器１０４の第１の差動入力に結合され、この信号線１６２には、電流／電圧変換用負荷抵抗１２４ａおよび１２４ｂが設けられる。
【０１８２】
このトランスコンダクタンスアンプステージ４３およびレプリカアンプ１６０の動作を制御するためコントロールロジック４６から制御ワードＷＣ＜２１：０＞およびレプリカ制御ワードＷＲ＜２１：０＞が生成される。コントロールロジック４６は、制御ワードメモリ４４に格納される制御ワードｗｃ＜２１：０＞を変換して、これらの制御ワードＷＣ＜２１：０＞およびＷＲ＜２１：０＞を生成する。制御ワードＷＲ＜２１：０＞において、制御ワードＷＲ＜５：０＞は、後に説明するように、並行して選択されるトランスコンダクタンスアンプステージ４３のうち、最も利得の大きなトランスコンダクタンスアンプステージ４３に対応して配置されるレプリカアンプがイネーブルされるため、“０”に固定される。
【０１８３】
スレーブ回路１５５およびマスタ回路１５０における利得制御は、先の実施の形態４の構成における利得制御と同じである。レプリカドライバとして、レプリカアンプ１６０がトランスコンダクタンスアンプステージ４３各々に近接して配置されており、“１”の制御ワードビットを受けるトランスコンダクタンスアンプステージのうち最上位ビットの制御ワードを受けるトランスコンダクタンスアンプステージに対応して配置される１つのレプリカアンプ１６０をイネーブル状態に設定する。たとえば、今、図３２において、トランスコンダクタンスアンプステージ４３Ａ、４３Ｂおよび４３Ｃがイネーブル状態であるとする。この場合、供給電流量は、トランスコンダクタンスアンプステージ４３Ｃが最も大きい。したがって、この場合、トランスコンダクタンスアンプステージ４３Ｃに最も近接して配置されるレプリカアンプ１６０Ａをイネーブル状態に設定する。
【０１８４】
この“１”となる制御ワードビットＷＣ＜ｉ＞のうち最も上位の制御ワードビットを受けるトランスコンダクタンスアンプステージは、利得に最も寄与するアンプステージである。トランスコンダクタンスアンプステージ４３およびレプリカアンプ１６０を互いに近接して配置することにより、プロセス変動の影響は、近接して配置されるトランスコンダクタンスアンプステージ４３およびレプリカアンプ１６０において同じとなる。したがって、利得に対し最も支配的なトランスコンダクタンスアンプステージの特性ばらつきを、それに近接して配置されるレプリカアンプを利用してその利得を調整することにより、プロセスに起因する利得制御ばらつきを効果的に抑制することができる。また、実施の形態４と同様の効果をも併せて得ることができる。
【０１８５】
図３３は、図３２に示すコントロールロジック４６の構成の一例を概略的に示す図である。図３３において、コントロールロジック４６は、制御回路９２、現アドレス格納用のレジスタ９４、および制御ワードを変換する変換テーブルメモリ１７０および１７２を含む。
【０１８６】
制御回路９２は、先の図１９に示す構成と同様、受信ＲＦ信号処理部４から与えられる受信信号のレベルを検出するかまたは基地局から送信されるコントロールビットに従って、レジスタ９４に格納される現アドレス（現在利用されるデシベル値）を参照して、指定された送信信号の利得に対応する制御ワードを指定するアドレスＡＤを生成する。制御ワードメモリ４４から読出された制御ワードｗｃ＜２１：０＞が、変換テーブルメモリ１７０および１７２に与えられる。変換テーブルメモリ１７０は、実施の形態１の場合と同様、制御ワードメモリ４４からの制御ワードｗｃ＜２１：０＞を、線形出力を示す制御ワードＷＣ＜２１：０＞に変換し、トランスコンダクタンスアンプステージ４３へ供給する。一方、変換テーブルメモリ１７２は、制御ワードメモリ４４からの制御ワードｗｃ＜２１：０＞に従って、レプリカアンプ制御ワードＷＲ＜２１：０＞を生成する。
【０１８７】
変換テーブルメモリ１７２は、制御ワードメモリ４４から与えられる制御ワードｗｃ＜２１：０＞のうち最上位ビットの“１”に対応するビットのみを“１”に設定する。また、変換テーブルメモリ１７２からの制御ワードＷＲ＜２１：０＞のうち最下位６ビットＷＲ＜５：０＞が”０”に固定されるのは、利得０ｄＢのときに、制御ワードＷＣ＜２１：０＞は、ビットＷＣ＜６＞が“１”に設定され、応じてレプリカアンプ制御ワードＷＲ＜６＞が“１”に設定され、それより下位の利得は利用されないため、制御ワードビットＷＣ＜６＞よりも上位のレプリカアンプのイネーブル／ディスエーブルを制御することを要求されるだけであるためである。
【０１８８】
変換テーブルメモリ１７２は、制御ワードメモリ４４からの制御ワードｗｃ＜２１：０＞に代えて変換テーブルメモリ１７０からの制御ワードＷＣ＜２１：０＞をアドレス信号として受けてレプリカアンプ制御ワードＷＲ＜２１：６＞を生成してもよい。また、この変換テーブルメモリ１７２に代えて、変換テーブルメモリ１７０からの制御ワードＷＣ＜２１：０＞の最上位ビットの“１”の位置を検出するハードウェア構成が利用されてもよい。この場合、内容参照メモリ（ＣＡＭ）の出力から、最も優先度の高い出力を選択するプライオリティエンコーダの構成を利用することができる。
【０１８９】
また、トランスコンダクタンスアンプステージが、入力ノードに並列に接続される構成であっても、この並列トランスコンダクタンスアンプステージに対応してレプリカアンプを配置することにより、正確な利得制御ができる。この場合には、入力ノードに並列に接続されるトランスコンダクタンスアンプステージに対応するレプリカアンプは、利得が順次倍増される。
【０１９０】
以上のように、この発明の実施の形態５に従えば、電圧／電流変換部のトランスコンダクタンスアンプステージに近接してかつ対応してレプリカアンプを配置し、利得に最も寄与の大きいトランスコンダクタンスアンプステージに対応して近傍に配置されるレプリカアンプをイネーブル状態に設定している。これにより、利得に最も寄与の大きいトランスコンダクタンスアンプと性能の近いレプリカアンプをイネーブル状態に設定することができ、各アンプステージの製造工程のばらつきに起因する利得制御のばらつきを抑制することができ、正確な利得制御を行なうことができる。また、この正確な利得制御の実現により、利得可変ドライバに要求される利得可変範囲のマージンを低減することができ、応じて利得可変ドライバのトランスコンダクタンスアンプの段数を低減することができ、面積および消費電流を低減することができる。また、実施の形態４と同様の効果を得ることができる。
【０１９１】
［実施の形態６］
図３４は、この発明の実施の形態６に従う利得可変ドライバの要部の構成を概略的に示す図である。図３４において、分圧電圧を生成するラダーネットワークとして、２Ｃ−Ｃラダーネットワーク２００が設けられる。このラダーネットワーク２００においては、容量２Ｃの容量素子２０２が入力ノードに対して直列に接続され、各分圧ノードと交流的接地線２０５との間に容量Ｃの容量素子２０４が接続される。各分圧ノードに対応してトランスコンダクタンスアンプステージ（ｇｍ）４３が接続される。この図３４に示す利得可変ドライバの他の構成は、先の実施の形態１および３から５において示した構成のいずれかと同じである。
【０１９２】
図３４に示す構成においては、Ｒ−２Ｒラダーネットワークの抵抗素子Ｒおよび２Ｒに代えて、容量素子２０２および２０４が用いられる。各分圧ノードの合成容量は、２Ｃである。従って、容量分割により、各分圧ノードの電圧振幅は、入力ノードから最下位制御ワードビットを受けるアンプステージに向かって、１／２倍ずつ低減される。従って、これまでの実施の形態１、および３から５と同様の作用効果を奏する利得可変ドライバを得ることができる。
【０１９３】
［変更例］
図３５は、この発明の実施の形態６の変更例の利得可変ドライバの要部の構成を概略的に示す図である。この図３５に示す構成においては、容量Ｃの容量素子２０４に代えて、容量２Ｃの容量素子２０６ａおよび２０６ｂの直列体が用いられる。これらの容量素子２０６ａおよび２０６ｂの間の接続ノードが対応のトランスコンダクタンスアンプステージ４３の入力に結合される。図３５に示す利得可変ドライバの他の構成は図３４に示す構成と同様であり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
【０１９４】
この図３５に示す構成の場合、容量素子２０６ａおよび２０６ｂの直列体の合成容量は、Ｃであり、図３４に示す構成と同様、内部分圧ノードには、振幅が１／２倍ずつ低減される信号が伝達される。容量素子２０６ａおよび２０６ｂの容量分割により、接続ノード２０７には、対応の分圧ノードの電圧振幅の１／２倍の電圧が伝達される。従って、接続ノード２０７において、同様、電圧振幅は１／２倍ずつ低減される電圧が伝達される。従って、トランスコンダクタンスアンプステージを、図８に示す実施の形態２の場合と同様の態様で接続する。
【０１９５】
この図３５に示す構成においては、トランスコンダクタンスアンプステージの入力部の抵抗を、分圧ノードに対して容量素子２０６ａにより隠すことができる。応じて、トランスコンダクタンスアンプステージの入力部の寄生抵抗および容量素子２０２のＲＣ遅延回路による信号伝播遅延を低減することができ、アンプステージ切換時の位相変動を抑制することができる。この図３４に示す構成は、実施の形態２から５のいずれかと組合わせて用いられる。
【０１９６】
以上のように、この発明の実施の形態６に従えば、信号振幅を低減するラダーネットワークを２Ｃ−Ｃラダーネットワークで構成しており、実施の形態１から５と同様の効果を得ることができる。
【産業上の利用可能性】
【０１９７】
この発明に係る半導体装置は、中間周波数（ＩＦ信号）を生成することなくダイレクトコンバージョン方式に従って送信信号を生成して送信する携帯端末に適用することにより、利得制御の線形性に優れた小占有面積かつ低消費電力の高ダイナミックレンジの通信端末を実現することができる。
【符号の説明】
【０１９８】
１  アンテナ、２  送受信切換スイッチ、４  受信ＲＦ信号処理部、１４  送信ＲＦ信号処理部、１２  送信ベースバンド信号処理部、３０  直交変調器、３２  局所発振器、３４  利得可変ドライバ、３６  送信パワーアンプ、３８  利得制御部、４０  Ｒ−２Ｒラダーネットワーク、４２  電圧／電流変換部、４３  トランスコンダクタンスアンプステージ、４８  出力信号線、５０  整合回路、５２  トランス回路、４４  制御ワードメモリ、４６  コントロールロジック、７０，７１，７２  抵抗素子、７６  接続ノード、４１  交流接地線、８０，８１，８２  入力トランスコンダクタンスアンプ、９０  変換テーブルメモリ、１００  マスタ回路、１０２  定電流回路、１０４  差動差分増幅器、１１０  スレーブ回路、１２０  レプリカ変調器、１２２  レプリカドライバ、１２３  レプリカアンプ、１２６  ベースバンド入力段、１２７  出力切換段、１２９  利得制御段、１４０  バンドギャップリファレンス回路、１４２  ボルテージフォロア、１５０  マスタ回路、１５５  スレーブ回路、１６０  レプリカアンプ，１７０，１７２  変換テーブルメモリ、２０２，２０４，２０６ａ，２０６ｂ  容量素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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