(57)【要約】【課題】入力信号を遅延させ出力する遅延回路において、動作時の消費電流低減をはかる。【解決手段】遅延回路１００の端子２０２に、Ｐチャネル型ＭＯＳトランジスタ１０５を介して容量素子１０７を接続する。ＮＡＮＤ回路１０４は、入力端子が、遅延回路１００の入力端子２０１とインバータ１０３へ接続され、出力端子がＰチャネル型ＭＯＳトランジスタ１０５のゲート端子へ接続される。インバータ１０３は、入力端子が遅延回路１００の出力端子へ接続される。Ｐチャネル型ＭＯＳトランジスタ１０５は、遅延回路１００の出力信号がＬレベルからＨレベルに遷移することに応答して、端子２０２と容量素子１０７を電気的に非接続とする。【選択図】図１
2010171946.tif 000002
【特許請求の範囲】
【請求項１】
制御回路と、前記制御回路を介して信号線に接続される容量回路とを有し、入力端子の電位レベルが第１の電位レベルから第２の電位レベルへと遷移する変化のタイミングを受けて、出力端子の電位レベルを遅延させて第１の電位レベルから第２の電位レベルへと遷移させる遅延回路であって、
前記制御回路は、前記出力端子が第１の電位レベルから第２の電位レベルへと遷移することに応答して前記信号線と前記容量回路とを電気的に非接続とすることを特徴とする遅延回路。
【請求項２】
前記制御回路は、前記容量回路を前記信号線に接続するスイッチ素子と、入力端子の電位レベルと出力端子の電位レベルの論理により前記スイッチ素子のオンオフを制御するスイッチ素子制御部を有することを特徴とする請求項１記載の遅延回路。
【請求項３】
前記遅延回路の入力端子に接続された第１の論理反転回路と、
入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記遅延回路の出力端子に接続された第２の論理反転回路とを有し、
前記スイッチ素子制御部は、入力端子が前記遅延回路の出力端子に接続された第３の論理反転回路と、入力端子が前記遅延回路の入力端子と前記第３の論理回路の出力端子に接続された否定論理積回路とを有し、
前記容量回路は、容量素子であって、
前記スイッチ素子は、ゲート端子が前記否定論理積回路の出力端子へ接続され、ソース端子が前記第１の論理反転回路の出力端子へ接続され、ドレイン端子が前記容量素子の一端へ接続されるＰ型トランジスタであり、
前記容量素子の他端は接地電位へと固定されていることを特徴とする請求項２記載の遅延回路。
【請求項４】
前記遅延回路の入力端子に接続された第１の論理反転回路と、
入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記遅延回路の出力端子に接続された第２の論理反転回路とを有し、
前記スイッチ素子制御部は、入力端子が前記遅延回路の出力端子に接続された第３の論理反転回路と、入力端子が前記遅延回路の入力端子と前記第３の論理回路の出力端子に接続された否定論理積回路とを有し、
前記容量回路は、
ドレイン端子が第１の回路ノードへ接続され、ゲート端子が接地電位に固定され、基板端子が電源電位に固定された第１のＰ型トランジスタと、
一端が前記第１の回路ノードに接続され、他端が接地電位に固定された第１の容量素子と、
一端が、それぞれ前記第１の回路ノードに接続された第１の複数の容量素子と、
複数の第１出力端から、前記第１の複数の容量素子各々の他端へ、０または１の論理レベルの信号を出力する遅延制御部と、を備え、
前記スイッチ素子は、ゲート端子が前記否定論理積回路の出力端子へ接続され、ソース端子が前記第１の論理反転回路の出力端子へ接続され、ドレイン端子が前記第１のＰ型トランジスタのソース端子へ接続されるＰ型トランジスタであることを特徴とする請求項２記載の遅延回路。
【請求項５】
前記遅延回路の入力端子に接続された第１の論理反転回路と、
入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記遅延回路の出力端子に接続された第２の論理反転回路とを有し、
前記スイッチ素子制御部は、入力端子が前記遅延回路の出力端子に接続された第３の論理反転回路と、入力端子が前記遅延回路の入力端子と前記第３の論理回路の出力端子に接続された否定論理積回路とを有し、
前記容量回路は、
ソース端子が第１の回路ノードへ接続され、ドレイン端子が第２の回路ノードへ接続され、ゲート端子が接地電位に固定され、基板端子が電源電位に固定された第１のＰ型トランジスタと、
一端が前記第１の回路ノードに接続され、他端が接地電位に固定された第１の容量素子と、
一端が前記第２の回路ノードに接続され、他端が接地電位に固定された第２の容量素子と、
一端が、それぞれ前記第１の回路ノードに接続された第１の複数の容量素子と、
一端が、それぞれ前記第２の回路ノードに接続された第２の複数の容量素子と、
複数の第１出力端から、前記第１の複数の容量素子各々の他端へ、０または１の論理レベルの信号を出力し、複数の第２出力端から、前記第２の複数の容量素子各々の他端へ、０または１の論理レベルの信号を出力する遅延制御部と、を備え、
前記スイッチ素子は、ゲート端子が前記否定論理積回路の出力端子へ接続され、ソース端子が前記第１の論理反転回路の出力端子へ接続され、ドレイン端子が前記第１の回路ノードへ接続されるＰ型トランジスタであることを特徴とする請求項２記載の遅延回路。
【請求項６】
前記スイッチ素子制御部は、前記スイッチ素子に並列に接続される第２のＰ型トランジスタを有し、前記第２のＰ型トランジスタのゲート端子は前記第１の論理反転回路の入力端子へ接続されることを特徴とする請求項３から請求項５いずれか１項に記載の遅延回路。
【請求項７】
前記遅延回路の入力端子に接続された第１の論理反転回路と、
入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記遅延回路の出力端子に接続された第２の論理反転回路とを有し、
前記スイッチ素子制御部は、入力端子が前記遅延回路の出力端子に接続された第３の論理反転回路と、入力端子が前記遅延回路の入力端子と前記第３の論理回路の出力端子に接続された否定論理和回路とを有し、
前記容量回路は、容量素子であって、
前記スイッチ素子は、ゲート端子が前記否定論理和回路の出力端子へ接続され、ドレイン端子が前記第１の論理反転回路の出力端子へ接続され、ソース端子が前記容量素子の一端へ接続されるＮ型トランジスタであり、
前記容量素子の他端は電源電位へと固定されていることを特徴とする請求項２記載の遅延回路。
【請求項８】
前記遅延回路の入力端子に接続された第１の論理反転回路と、
入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記遅延回路の出力端子に接続された第２の論理反転回路とを有し、
前記スイッチ素子制御部は、入力端子が前記遅延回路の出力端子に接続された第３の論理反転回路と、入力端子が前記遅延回路の入力端子と前記第３の論理回路の出力端子に接続された否定論理和回路とを有し、
前記容量回路は、
ソース端子が第１の回路ノードへ接続され、ゲート端子が電源電位に固定され、基板端子が接地電位に固定された第１のＮ型トランジスタと、
一端が前記第１の回路ノードに接続され、他端が電源電位に固定された第１の容量素子と、
一端が、それぞれ前記第１の回路ノードに接続された第１の複数の容量素子と、
複数の第１出力端から、前記第１の複数の容量素子各々の他端へ、０または１の論理レベルの信号を出力する遅延制御部と、を備え、
前記スイッチ素子は、ゲート端子が前記否定論理和回路の出力端子へ接続され、ドレイン端子が前記第１の論理反転回路の出力端子へ接続され、ソース端子が前記第１のＮ型トランジスタのドレイン端子へ接続されるＮ型トランジスタであることを特徴とする請求項２記載の遅延回路。
【請求項９】
前記遅延回路の入力端子に接続された第１の論理反転回路と、
入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記遅延回路の出力端子に接続された第２の論理反転回路とを有し、
前記スイッチ素子制御部は、入力端子が前記遅延回路の出力端子に接続された第３の論理反転回路と、入力端子が前記遅延回路の入力端子と前記第３の論理回路の出力端子に接続された否定論理和回路とを有し、
前記容量回路は、
ドレイン端子が第１の回路ノードへ接続され、ソース端子が第２の回路ノードへ接続され、ゲート端子が電源電位に固定され、基板端子が接地電位に固定された第１のＮ型トランジスタと、
一端が前記第１の回路ノードに接続され、他端が電源電位に固定された第１の容量素子と、
一端が前記第２の回路ノードに接続され、他端が電源電位に固定された第２の容量素子と、
一端が、それぞれ前記第１の回路ノードに接続された第１の複数の容量素子と、
一端が、それぞれ前記第２の回路ノードに接続された第２の複数の容量素子と、
複数の第１出力端から、前記第１の複数の容量素子各々の他端へ、０または１の論理レベルの信号を出力し、複数の第２出力端から、前記第２の複数の容量素子各々の他端へ、０または１の論理レベルの信号を出力する遅延制御部と、を備え、
前記スイッチ素子は、ゲート端子が前記否定論理和回路の出力端子へ接続され、ドレイン端子が前記第１の論理反転回路の出力端子へ接続され、ソース端子が前記第１の回路ノードへ接続されるＮ型トランジスタであることを特徴とする請求項２記載の遅延回路。
【請求項１０】
前記スイッチ素子制御部は、前記スイッチ素子に並列に接続される第２のＮ型トランジスタを有し、前記第２のＮ型トランジスタのゲート端子は前記第１の論理反転回路の入力端子へ接続されることを特徴とする請求項７から請求項９いずれか１項に記載の遅延回路。
【請求項１１】
入力信号を受け、信号線に第１の信号を出力する第１の論理回路と、前記第１の信号を受け、第２の信号を出力する第２の論理回路と、前記信号線及び容量の間に設けられ、前記入力信号及び第２の信号の其々の論理レベルに対応して前記信号線及び前記容量の接続状態及び非接続状態を制御する制御回路と、を有する半導体装置。
【請求項１２】
前記制御回路は、前記入力信号の論理レベルが第１の論理レベルのときに前記信号線及び前記容量を接続状態とすることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記制御回路は、前記入力信号の論理レベルが第２の論理レベルであって且つ前記第２の信号の論理レベルが第１の論理レベルのときに前記信号線及び前記容量を接続状態とすることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記制御回路は、前記入力信号の論理レベルが第２の論理レベルであって且つ前記第２の信号の論理レベルが第２の論理レベルのときに、前記信号線及び前記容量を非接続状態とすることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１及び第２の論理回路のうちの少なくとも一方はインバータ回路であることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記第１及び第２の論理回路のうちの少なくとも一方は否定論理積回路であることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を遅延させ出力する遅延回路および半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置においては、任意の信号の遅延信号を得るために、遅延回路が多用される。
例えば、特許文献１においては、次のような遅延回路が示されている。
すなわち、遅延回路の入力端子と出力端子の間に、第１、第２のインバータが直列に接続されている。
また、第１のインバータの出力端子と第２のインバータの入力端子が共通ノードにて接続されている。この共通ノードには、他端が接地電位に固定された容量素子が接続されている。
そして、遅延回路の遅延時間は、主として第１のインバータを構成するトランジスタのオン抵抗値と上述の容量素子の容量値に応じた時定数と、第２のインバータの論理閾値電圧とで決定される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−１５４２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の各図において開示されている遅延回路は、遅延時間を決定する容量素子が電源電位と接地電位の間で充放電されるため、動作における消費電流が大きくなるという問題があった。
【課題を解決するための手段】
【０００５】
本発明は、制御回路と、制御回路を介して信号線に接続される容量素子とを有し、入力端子の電位レベルが第１の電位レベルから第２の電位レベルへと遷移する変化のタイミングを受けて、出力端子の電位レベルを遅延させて第１の電位レベルから第２の電位レベルへと遷移させる遅延回路であって、制御回路は、出力端子が第１の電位レベルから第２の電位レベルへと遷移することに応答して信号線と容量素子とを電気的に非接続とすることを特徴とする遅延回路である。
【発明の効果】
【０００６】
この発明によれば、出力端子の電位レベルが第１の電位レベルから第２の電位レベルへと遷移することに応答して、信号線から容量素子を電気的に切り離すこととした。
これにより、遅延時間を決定する容量素子が電源電位と接地電位の間で充放電されることがなくなるため、動作における消費電流を低減した遅延回路を実現できる。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に係る遅延回路の回路構成図である。
【図２】本発明の一実施形態に係る遅延回路のタイミングチャートである。
【図３】本発明の一実施形態に係る遅延回路の回路構成図である。
【図４】本発明の一実施形態に係る遅延回路のタイミングチャートである。
【図５】本発明の一実施形態に係る遅延回路の回路構成図である。
【図６】本発明の一実施形態に係る遅延回路の回路構成図である。
【図７】本発明の一実施形態に係る遅延回路の回路構成図である。
【図８】本発明の一実施形態に係る遅延回路の回路構成図である。
【図９】本発明の一実施形態に係る遅延回路の回路構成図である。
【図１０】図６に示した遅延回路における遅延制御回路の構成例を示した図である。
【図１１】図１０に示した遅延制御回路におけるヒューズラッチ部の構成例を示した図である。
【図１２】図１０に示した遅延制御回路におけるテストモードラッチ回路の構成例を示した図である。
【発明を実施するための形態】
【０００８】
（第１実施形態）
図１は、本発明の実施形態に係る遅延回路の回路図である。
図１において、遅延回路１００は、インバータ１０１、インバータ１０２、インバータ１０３、ＮＡＮＤ回路１０４、Ｐチャネル型ＭＯＳトランジスタ（P channel Metal Oxide Semiconductor Transistor）１０５，１０６及び容量素子１０７から構成されている。
【０００９】
インバータ１０１は、入力端子が遅延回路１００の入力端子２０１へ接続され、出力端子が端子２０２へ接続される。
すなわち、インバータ１０１は、入力信号３０１の論理レベルを反転して端子２０２に対して信号３０２を出力する論理反転回路である。
また、インバータ１０２は、入力端子が上述の端子２０２へ接続され、出力端子が遅延回路１００の出力端子２０３へ接続される。
すなわち、インバータ１０２は、信号３０２の論理レベルを反転して出力端子２０３に対して出力信号３０３を出力する論理反転回路である。
【００１０】
また、インバータ１０３は、入力端子が上述の出力端子２０３へ接続され、出力端子がノード２０４へ接続され、出力信号３０３の論理レベルを反転してノード２０４に対して信号３０４を出力する論理反転回路である。
ＮＡＮＤ回路１０４は、入力端子が上述の入力端子２０１とノード２０４へ接続され、出力端子がノード２０５へ接続される。
すなわち、ＮＡＮＤ回路１０４は、入力信号３０１の論理レベルと、信号３０４の論理レベルとの否定論理積である信号３０５を出力する否定論理積回路である。
【００１１】
Ｐチャネル型ＭＯＳトランジスタ１０５は、ゲート端子がノード２０５へ、ソース端子が端子２０２へ、ドレイン端子がノード２０６へ、それぞれ接続される。
Ｐチャネル型ＭＯＳトランジスタ１０６（第２のＰ型トランジスタ）は、ゲート端子が入力端子２０１へ、ソース端子が端子２０２へ、ドレイン端子がノード２０６へ、それぞれ接続される。
容量素子１０７は、一端が固定電位である接地電位へ接続され、他端がノード２０６へと接続される。
なお、ノード２０６は、上述のＰチャネル型ＭＯＳトランジスタ１０５またはＰチャネル型ＭＯＳトランジスタ１０６を介して電荷が出入りするが、説明の都合上、図１に示すように信号３０６が入力されるものとする。
【００１２】
次に、遅延回路１００の動作について、タイミングチャートをもとに説明する。
図２は、図１における遅延回路１００の各信号の電位変化を示すタイミングチャートである。
図２においては、上述の入力信号３０１、出力信号３０３及び遅延回路１００の内部ノードを伝送される信号３０２，３０４〜３０６の電位の時間変化を示している。
以下、図２をもとに図１における遅延回路１００の動作を説明する。
【００１３】
まず、初期状態においては、遅延回路１００へ入力される入力信号３０１の電位が第１の電位にある。
また、インバータ１０１は、入力信号３０１が第１の電位のため、信号３０２の電位を第２の電位にする。
ここで、第１の電位とは、例えば接地電位であり、第２の電位とは、例えば電源電位である。以下の説明においては、それぞれＬレベル、Ｈレベルとする。
【００１４】
信号３０２がＨレベルのため、インバータ１０２は、出力信号３０３の電位をＬレベルにする。
また、出力信号３０３がＬレベルのため、インバータ１０３は、信号３０４の電位をＨレベルにする。
ＮＡＮＤ回路１０４は、一入力である入力信号３０１がＬレベルのため、信号３０５の電位をＨレベルにする。これにより、Ｐチャネル型ＭＯＳトランジスタ１０５はオフしている。
さらに、信号３０６の電位は、Ｐチャネル型ＭＯＳトランジスタ１０６が入力信号３０１によりオンしているため、信号３０２と同じＨレベルにある。
すなわち、容量素子１０７はＨレベルに充電されている。
【００１５】
時刻ｔ０において、入力信号３０１の電位がＬレベルからＨレベルへ遷移すると、インバータ１０１が動作し、信号３０２及び信号３０６の電位をＬレベルへと遷移させ始める。
入力信号３０１がＨレベルになるので、Ｐチャネル型ＭＯＳトランジスタ１０６はオフする。
しかし、信号３０４は未だＨレベルであるので、ＮＡＮＤ回路１０４が動作し、信号３０５をＨレベルからＬレベルへと遷移させ、Ｐチャネル型ＭＯＳトランジスタ１０５がオンする。
従って、容量素子１０７と端子２０２は、接続状態を継続する。
【００１６】
これにより、信号３０６の電位は、信号３０２とともにＨレベルからＬレベルへと電位降下し始める。
すなわち、容量素子１０７に蓄積された電荷は、Ｐチャネル型ＭＯＳトランジスタ１０５を介して、インバータ１０１の接地端子へと放電され始める。
なお、信号３０６の電位は、Ｐチャネル型ＭＯＳトランジスタ１０５のオン抵抗により、信号３０２の電位に比べ遅れて降下する。
【００１７】
時刻ｔ１において、信号３０２の電位がインバータ１０２の論理閾値レベルＶＴＬより小さくなると、インバータ１０２は出力信号３０３の電位をＨレベルへと遷移させる。
なお、論理閾値レベルＶＴＬは、例えばインバータ１０２が、電源端子と接地端子の間に直列接続されたＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタ（N channel Metal Oxide Semiconductor Transistor）から構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータである場合において、両トランジスタの能力が等しくなるようトランジスタの回路定数の設定を行うことで、ＨレベルとＬレベルのほぼ中間レベルに設定できる。
【００１８】
出力信号３０３の電位がＬレベルからＨレベルへ遷移することを受けて、インバータ１０３は、信号３０４をＨレベルからＬレベルへと遷移させる。
また、ＮＡＮＤ回路１０４は、信号３０５をＬレベルからＨレベルへと遷移させる。
すると、Ｐチャネル型ＭＯＳトランジスタ１０５がオフするので、信号３０６の電位降下は、電位レベルＶＩＭまで降下した状態で終了する。
すなわち、容量素子１０７はＬレベルまで放電されることはない。
なお、信号３０６の電位ＶＩＭ、すなわち、容量素子１０７の電位は上述のインバータ１０２の論理閾値レベルＶＴＬより大きく、Ｈレベルよりは小さい値である。
一方、信号３０２の電位は、端子２０２と容量素子１０７が電気的に非接続となることでインバータ１０１の負荷が軽減されるため、Ｌレベルへと遷移する。
【００１９】
時刻ｔ２において、入力信号３０１がＨレベルからＬレベルへ遷移すると、インバータ１０１が動作し、信号３０２の電位をＬレベルからＨレベルへと遷移させる。
このとき、Ｐチャネル型ＭＯＳトランジスタ１０６は、入力信号がＬレベルになるのでオンし、容量素子１０７と端子２０２とは電気的に接続される。
すなわち、容量素子１０７は、Ｐチャネル型ＭＯＳトランジスタ１０６を介して、インバータ１０１の電源端子と電気的に接続され、Ｈレベルまで充電される。
なお、信号３０６の電位上昇は、Ｐチャネル型ＭＯＳトランジスタ１０６のオン抵抗により、信号３０２の電位上昇に比べて緩やかである。
【００２０】
また、信号３０６の電位が、上述のＶＴＬより大きくＨレベルよりは小さい電位にあるため、すなわち容量素子１０７が既に電位ＶＩＭまで充電されているため、インバータ１０１の負荷は小さく、信号３０２はＬレベルからＨレベルへと遷移する。
信号３０２の電位がインバータ１０２の論理閾値レベルＶＴＬを超えると、インバータ１０２は、出力信号３０３の電位をＨレベルからＬレベルへと遷移させる。また、インバータ１０３は、信号３０４の電位をＬレベルからＨレベルへと遷移させる。
【００２１】
以上より、遅延回路１００は、その入力信号３０１がＬレベルからＨレベルへと遷移する場合において、出力信号３０３を遅延させ出力する回路である。
そして、遅延回路１００の遅延時間は、主として、インバータ１０１のＬレベル出力時のオン抵抗及びＰチャネル型ＭＯＳトランジスタ１０５のオン抵抗と、容量素子１０７の容量値に応じた時定数、並びにインバータ１０２の論理閾値レベルＶＴＬにより決まる。
また、遅延回路１００の動作において、容量素子１０７は、Ｈレベルから上述の電位ＶＩＭまで放電されるだけで、Ｌレベルまで放電されることはない。
【００２２】
このように、本発明は、制御回路（Ｐチャネル型ＭＯＳトランジスタ１０５）と、制御回路を介して信号線（端子２０２）に接続される容量素子（容量素子１０７）とを有し、入力端子（入力端子２０１）の電位レベルが第１の電位レベル（Ｌレベル）から第２の電位レベル（Ｈレベル）へと遷移する変化のタイミングを受けて、出力端子（出力端子２０３）の電位レベルを遅延させて第１の電位レベル（Ｌレベル）から第２の電位レベル（Ｈレベル）へと遷移させる遅延回路（遅延回路１００）であって、制御回路（Ｐチャネル型ＭＯＳトランジスタ１０５）は、出力端子（出力端子２０３）が第１の電位レベル（Ｌレベル）から第２の電位レベル（Ｈレベル）へと遷移することに応答して信号線（端子２０２）と容量素子（容量素子１０７）とを電気的に非接続とすることを特徴とする遅延回路である。
【００２３】
これにより、容量素子（容量素子１０７）の電位が、第１の電位（Ｌレベル）まで遷移することはなくなるため、容量素子に蓄えられた電荷の全ては放電されず、動作における消費電流を低減した遅延回路（遅延回路１００）を実現できる。
【００２４】
（第２実施形態）
図３は、本発明の実施形態に係る遅延回路の回路図である。
図３において、遅延回路２００は、インバータ１０１、インバータ１０２、インバータ１０３、ＮＯＲ回路１１４、Ｎチャネル型ＭＯＳトランジスタ１１５，１１６及び容量素子１０７から構成されている。
なお、図３においては、例えば、インバータのように図１と共通する部分については、図１と同一の符号を付している。
まず、遅延回路２００を構成する部分のうち図１と相違する部分について説明する。
【００２５】
ＮＯＲ回路１１４は、入力端子が入力端子２０１とノード２０４へ接続され、出力端子がノード２０５へ接続される。
すなわち、ＮＯＲ回路１１４は、入力信号３０１の論理レベルと、信号３０４の論理レベルとの否定論理和である信号３０５を出力する否定論理和回路である。
【００２６】
Ｎチャネル型ＭＯＳトランジスタ１１５は、ゲート端子がノード２０５へ、ドレイン端子が端子２０２へ、ソース端子がノード２０６へ、それぞれ接続される。
Ｎチャネル型ＭＯＳトランジスタ１１６（第２のＮ型トランジスタ）は、ゲート端子が入力端子２０１へ、ドレイン端子が端子２０２へ、ソース端子がノード２０６へ、それぞれ接続される。
容量素子１０７は、一端が固定電位である電源電位へ接続され、他端がノード２０６へと接続される。
なお、ノード２０６は、上述のＮチャネル型ＭＯＳトランジスタ１１５またはＮチャネル型ＭＯＳトランジスタ１１６を介して電荷が出入りするが、説明の都合上、図３に示すように信号３０６が入力されるものとする。
【００２７】
次に、遅延回路２００の動作について、タイミングチャートをもとに説明する。
図４は、図３における遅延回路２００の各信号の電位変化を示すタイミングチャートである。
図４においては、上述の入力信号３０１、出力信号３０３及び遅延回路２００の内部ノードを伝送される信号３０２，３０４〜３０６の電位の時間変化を示している。
以下、図４をもとに図３における遅延回路２００の動作を説明する。
【００２８】
まず、初期状態においては、遅延回路２００へ入力される入力信号３０１の電位がＨレベルにある。
また、入力信号３０１がＨレベルのため、インバータ１０１は、信号３０２の電位をＬレベルにする。
【００２９】
信号３０２がＬレベルのため、インバータ１０２は、出力信号３０３の電位をＨレベルにする。
また、出力信号３０３がＨレベルのため、インバータ１０３は信号３０４の電位をＬレベルにする。
ＮＯＲ回路１１４は、一入力である入力信号３０１がＨレベルのため、信号３０５の電位をＬレベルにする。これにより、Ｎチャネル型ＭＯＳトランジスタ１１５はオフしている。
さらに、信号３０６の電位は、Ｎチャネル型ＭＯＳトランジスタ１１６が入力信号３０１によりオンしているため、信号３０２と同じＬレベルにある。
すなわち、容量素子１０７はＬレベルに放電されている。
【００３０】
時刻ｔ０において、入力信号３０１の電位がＨレベルからＬレベルへ遷移すると、インバータ１０１が動作し、信号３０２及び信号３０６の電位をＨレベルへと遷移させ始める。
入力信号３０１がＬレベルになるので、Ｎチャネル型ＭＯＳトランジスタ１１６はオフする。
しかし、信号３０４は未だＬレベルであるので、ＮＯＲ回路１１４が動作し、信号３０５をＬレベルからＨレベルへと遷移させ、Ｎチャネル型ＭＯＳトランジスタ１１５がオンする。
従って、容量素子１０７と端子２０２は、接続状態を継続する。
【００３１】
これにより、信号３０６の電位は、信号３０２とともにＬレベルからＨレベルへと電位上昇し始める。
すなわち、容量素子１０７は、Ｎチャネル型ＭＯＳトランジスタ１１５を介して、インバータ１０１の電源端子へ電気的に接続され、充電され始める。
なお、信号３０６の電位は、Ｎチャネル型ＭＯＳトランジスタ１１５のオン抵抗により、信号３０２の電位に比べ遅れて上昇する。
【００３２】
時刻ｔ１において、信号３０２の電位がインバータ１０２の論理閾値レベルＶＴＬより大きくなると、インバータ１０２は出力信号３０３の電位をＬレベルへと遷移させる。
これにより、インバータ１０３は、信号３０４をＬレベルからＨレベルへと遷移させる。また、ＮＯＲ回路１１４が動作し、信号３０５をＨレベルからＬレベルへと遷移させる。
すると、Ｎチャネル型ＭＯＳトランジスタ１１５がオフするので、信号３０６の電位上昇は、電位レベルＶＩＭまで上昇した状態で終了する。
すなわち、容量素子１０７はＨレベルまで充電されることはない。
なお、信号３０６の電位ＶＩＭ、すなわち、容量素子１０７の電位は上述のインバータ１０２の論理閾値レベルＶＴＬより小さく、Ｌレベルよりは大きい値である。
一方、信号３０２の電位は、端子２０２と容量素子１０７が電気的に非接続となることでインバータ１０１の負荷が軽減されるため、Ｈレベルへと遷移する。
【００３３】
時刻ｔ２において、入力信号３０１がＬレベルからＨレベルへ遷移すると、インバータ１０１が動作し、信号３０２の電位をＨレベルからＬレベルへと遷移させる。
このとき、Ｎチャネル型ＭＯＳトランジスタ１１６は、入力信号がＨレベルになるのでオンし、容量素子１０７と端子２０２とは電気的に接続される。
すなわち、容量素子１０７は、Ｎチャネル型ＭＯＳトランジスタ１１６を介して、インバータ１０１の接地端子と電気的に接続され、Ｌレベルまで放電される。
なお、信号３０６の電位降下は、Ｎチャネル型ＭＯＳトランジスタ１１６のオン抵抗により、信号３０２の電位降下に比べて緩やかである。
【００３４】
また、信号３０６の電位が、上述のＶＴＬより小さくＬレベルよりは大きい電位にあるため、すなわち容量素子１０７が既に電位ＶＩＭまでしか充電されていないため、インバータ１０１の負荷は小さく、信号３０２はＨレベルからＬレベルへと遷移する。
信号３０２の電位がインバータ１０２の論理閾値レベルＶＴＬを切ると、インバータ１０２は、出力信号３０３の電位をＬレベルからＨレベルへと遷移させる。また、インバータ１０３は、信号３０４の電位をＨレベルからＬレベルへと遷移させる。
【００３５】
以上より、遅延回路１００は、その入力信号３０１がＨレベルからＬレベルへと遷移する場合において、出力信号３０３を遅延させ出力する回路である。
そして、遅延回路１００遅延時間は、主として、インバータ１０１のＨレベル出力時のオン抵抗及びＮチャネル型ＭＯＳトランジスタ１１５のオン抵抗と、容量素子１０７の容量値に応じた時定数、並びにインバータ１０２の論理閾値レベルＶＴＬにより決まる。
また、遅延回路１００の動作において、容量素子１０７は、Ｌレベルから上述の電位ＶＩＭまで充電されるだけで、Ｈレベルまで充電されない。
【００３６】
このように、本発明は、制御回路（Ｎチャネル型ＭＯＳトランジスタ１１５）と、制御回路を介して信号線（端子２０２）に接続される容量素子（容量素子１０７）とを有し、入力端子（入力端子２０１）の電位レベルが第１の電位レベル（Ｈレベル）から第２の電位レベル（Ｌレベル）へと遷移する変化のタイミングを受けて、出力端子（出力端子２０３）の電位レベルを遅延させて第１の電位レベル（Ｈレベル）から第２の電位レベル（Ｌレベル）へと遷移させる遅延回路（遅延回路２００）であって、制御回路（Ｎチャネル型ＭＯＳトランジスタ１１５）は、出力端子（出力端子２０３）が第１の電位レベル（Ｈレベル）から第２の電位レベル（Ｌレベル）へと遷移することに応答して信号線（端子２０２）と容量素子（容量素子１０７）とを電気的に非接続とすることを特徴とする遅延回路である。
【００３７】
これにより、容量素子（容量素子１０７）の電位が、第１の電位（Ｈレベル）まで遷移することはなくなるため、すなわち、容量素子はＨレベルまで充電されることはないため、動作における消費電流を低減した遅延回路（遅延回路２００）を実現できる。
【００３８】
また、上述の遅延回路１００と遅延回路２００を直列に接続して遅延回路を構成することもできる。
例えば、遅延回路１００の出力端子２０３と、遅延回路２００の入力端子を接続させ、遅延回路を構成することができる。
これにより、入力信号３０１の立上りから遅延回路２００の出力信号立上りまでの時間と、入力信号３０１の立下りから遅延回路２００の出力信号立下りまでの時間とが等しい遅延回路を構成できる。
【００３９】
なお、上述の遅延回路１００においては、入力端子２０１と端子２０２に接続される論理反転回路をインバータ１０１としたが、必ずしもこの例に限られるものではない。
例えば、図５のように、インバータ１０１をＮＡＮＤ回路１１１として遅延回路１００を構成することもできる。
なお、図５においては、図１と共通する部分については、図１と同一の符号を付している。
ＮＡＮＤ回路１１１は、入力端子が入力端子２０１とイネーブル信号３１１を伝送する信号線に接続される。
すなわち、ＮＡＮＤ回路１１１は、入力信号３０１の論理レベルと、イネーブル信号３１１の論理レベルとの否定論理積である信号を端子２０２へ出力する否定論理積回路である。
【００４０】
遅延回路１００の動作において、イネーブル信号３１１は、入力信号３０１がＬレベルからＨレベルへと遷移する時刻に先立って、ＬレベルからＨレベルへと遷移する。
これにより、遅延回路１００はイネーブル状態になる。
また、イネーブル信号３１１は、入力信号３０１がＨレベルからＬレベルへと遷移する時刻に先立って、ＨレベルからＬレベルへと遷移する。
これにより、遅延回路１００は、出力信号３０３を初期状態（Ｌレベル）に戻すことができる。
なお、イネーブル信号３１１のＨレベルからＬレベルへの遷移は、入力信号３０１に遅れるものであってもよい。その場合、遅延回路１００は、入力信号３０１がＨレベルからＬレベルへと遷移することを受けて、出力信号３０３を初期状態へと戻す。
【００４１】
また、上述の遅延回路２００についても、同様にインバータ１０１を、他の論理回路、例えばＮＯＲ回路として、遅延回路２００を構成することもできる。
かかる場合においては、イネーブル信号は、入力信号３０１に先立って、ＨレベルからＬレベルへと遷移する。これにより、遅延回路２００はイネーブル状態になる。
また、イネーブル信号は、入力信号３０１がＬレベルからＨレベルへと遷移する時刻に先立って、ＬレベルからＨレベルへと遷移する。
これにより、遅延回路２００は、出力信号３０３を初期状態（Ｈレベル）へと戻す。
【００４２】
以下に、他の実施形態として、上記遅延回路の遅延時間（以下、遅延時間Ｄｅｌａｙ−ａｌｌとする）の電源電圧依存性を制御することができる遅延回路（第３実施形態）、及び遅延回路の製造後に遅延時間Ｄｅｌａｙ−ａｌｌの電圧依存性を調整できる遅延回路（第４実施形態）について、説明する。
【００４３】
（第３実施形態）
図６は、本発明の実施形態に係る遅延回路１００ａの回路図である。
なお、図６においては、図１と共通する部分については、図１と同一の符号を付している。まず、遅延回路１００ａを構成する部分のうち、図１と相違する部分について説明する。図６における遅延回路１００ａは、図１における遅延回路１００における容量回路（容量素子１０７）を、遅延時間調整部ＤＡ１１及び遅延制御回路ＤＣ１からなる容量回路とした遅延回路である。
【００４４】
遅延時間調整部ＤＡ１１は、Ｐチャネル型ＭＯＳトランジスタＴＰ１２（第１のＰ型トランジスタ）、容量素子Ｃｓ１１（第１の容量素子）、容量素子Ｃｖ１１、及び容量素子Ｃｖ１２から構成されている。
Ｐチャネル型ＭＯＳトランジスタＴＰ１２は、ゲート端子（フロントゲート）が接地電位を供給する接地電源線に接続され、ソース端子がノード２０６へ、ドレイン端子がノードＮｄ１１（第１の回路ノード）へ、それぞれ接続される。また、Ｐチャネル型ＭＯＳトランジスタＴＰ１２の基板端子（バックゲート）、すなわちトランジスタが形成されるＮウエル層に電位を供給する端子は、電源電位を供給する電源線ＶＤＤへ接続される。
【００４５】
Ｐチャネル型ＭＯＳトランジスタＴＰ１２は、電源電圧が上昇すると、トランジスタのオン抵抗が下がり、ドレイン側に電源電位にチャージされた容量が接続されている場合、その電荷を端子２０２側へ引き抜く際の駆動能力が上がる。一方、電源電圧が下がると、トランジスタのオン抵抗が上がって、電荷を端子２０２側へ引き抜く際の駆動能力が下がる。
なお、Ｐチャネル型ＭＯＳトランジスタＴＰ１２のバックゲートが電源線ＶＤＤへ接続されていることについては、本実施形態の特徴的部分をなすため、図６に示すように接続を明らかにした。他のＰチャネル型ＭＯＳトランジスタのバックゲートについては、一般的にＰチャネル型ＭＯＳトランジスタが形成されるＮウエル層は電源線ＶＤＤにより電源電位が供給される。
【００４６】
また、容量素子Ｃｓ１１（第１の容量素子）は、一端がノードＮｄ１１へ接続され、他端が接地電源線へと接続される。容量素子Ｃｖ１１及び容量素子Ｃｖ１２（第１の複数の容量素子）各々は、一端がノードＮｄ１１へ接続され、他端が遅延制御回路ＤＣ１の出力端へと接続される。
【００４７】
遅延制御回路ＤＣ１は、容量素子Ｃｖ１１及び容量素子Ｃｖ１２各々の他端へ、選択信号ＳＥＬ１、ＳＥＬ２をそれぞれ供給する回路である。ここで、遅延制御回路ＤＣ１において、選択信号ＳＥＬ１を出力する端子及び選択信号ＳＥＬ２を出力する端子が第１出力端である。
遅延制御回路ＤＣ１は、選択信号ＳＥＬ１、ＳＥＬ２を供給することで、容量素子Ｃｖ１１、Ｃｖ１２の他端の電位を、ＬレベルまたはＨレベル（一方または他方の論理レベル）にする。ノードＮｄ１１の電位がＨレベルであって、容量素子Ｃｖ１１、Ｃｖ１２の他端がＨレベルにある場合、容量素子Ｃｖ１１、Ｃｖ１２の端子間には差電位が生じていないため、Ｐチャネル型ＭＯＳトランジスタ１０５及びＰチャネル型ＭＯＳトランジスタＴＰ１２により、端子２０２側へ引き抜く電荷は少ないものとなる。一方、容量素子Ｃｖ１１、Ｃｖ１２の他端がＬレベルにある場合、引き抜く電荷は多くなる。すなわち、遅延制御回路ＤＣ１は、論理レベル０または１の選択信号ＳＥＬ１、ＳＥＬ２を供給することで、
容量素子Ｃｖ１１、Ｃｖ１２の容量値をそれぞれ変え、ノードＮｄ１１の容量値（容量素子Ｃｓ１１、容量素子Ｃｖ１１及び容量素子Ｃｖ１２からなる容量値）を変化させることができる。
続いて、このような動作をする遅延制御回路ＤＣ１について、詳述する。
【００４８】
図１０は、図６に示した遅延制御回路ＤＣ１の構成例を示す図である。
図１０において、遅延制御回路ＤＣ１は、ヒューズラッチ回路１０−１〜１０−ｎからなるＦｕｓｅラッチ部、テストモードラッチ回路１１−１〜１１−ｎ、デコーダ１２から構成される。
【００４９】
ヒューズラッチ回路１０−１〜１０−ｎ各々は、リセット信号（リセット信号ＲＥＳＥＴＢ）が入力されるリセット端子を有するとともに、後述するようにヒューズ（Ｆｕｓｅ）素子を内蔵し、ヒューズ素子の切断または非切断、或いは溶断または非溶断により、データ０または１を記憶する回路である。従って、Ｆｕｓｅラッチ部で、ｎビットのデータを記憶する。
【００５０】
テストモードラッチ回路１１−１〜１１−ｎ各々は、リセット信号（リセット信号ＲＥＳＥＴＢ）が入力されるリセット端子を有するとともに、ヒューズラッチ回路１０−１〜１０−ｎそれぞれからヒューズ素子に対応した１ビットのデータと、テストモード信号が入力され、デコーダ１２に対して１ビットのデータを出力する。従って、テストモードラッチ回路１１−１〜１１−ｎで、デコーダ１２に対してｎビットのデータを出力する。
【００５１】
以上の構成により、遅延制御回路ＤＣ１は、例えば、ｎ＝２の場合、２個の容量素子に供給する２本の選択信号の論理レベルの組合せ（４組）を、ｎ＝３の場合、３個の容量素子に供給する３本の選択信号の論理レベルの組合せ（８組）を、デコーダ１２の出力として設定することが可能となる。本実施形態においては、説明の便宜上、ｎ＝２とし、遅延制御回路ＤＣ１は、２本の選択信号ＳＥＬ１、ＳＥＬ２を出力するものとする。また、選択信号ＳＥＬ１、選択信号ＳＥＬ２の論理レベル（ＨレベルまたはＬレベル）の組合せを、（ＳＥＬ１，ＳＥＬ２）＝（Ｈ、Ｈ）、（Ｈ、Ｌ）、（Ｌ、Ｈ）、（Ｌ、Ｌ）と記載するものとする。
【００５２】
また、図１１は、図１０に示した遅延制御回路ＤＣ１におけるヒューズラッチ回路１０の構成例を示す図である。
図１１において、ヒューズラッチ回路１０は、Ｐチャネル型ＭＯＳトランジスタＴＰ３１、Ｐチャネル型ＭＯＳトランジスタＴＰ３２、ヒューズ素子Ｆｕｓｅ及びインバータＩＮＶ３１より構成される。Ｐチャネル型ＭＯＳトランジスタＴＰ３１は、ソース端子が電源線ＶＤＤへ接続され、ドレイン端子はノードＳ−ｆｕｓｅＢへ接続され、ゲート端子はリセット信号ＲＥＳＥＴＢが入力されるリセット端子に接続される。Ｐチャネル型ＭＯＳトランジスタＴＰ３２は、ソース端子が電源線ＶＤＤへ接続され、ドレイン端子はノードＳ−ｆｕｓｅＢへ接続され、ゲート端子はインバータＩＮＶ３１の出力ノードＳ＿ｆｕｓｅに接続される。ヒューズ素子Ｆｕｓｅは、一端がノードＳ−ｆｕｓｅＢへ接続され、他端が接地電源線ＶＳＳへ接続される。インバータＩＮＶ３１は、入力端子がノードＳ−ｆｕｓｅＢへ、出力端子が出力ノードＳ＿ｆｕｓｅに接続され、ノードＳ−ｆｕｓｅＢの論理レベルの反転信号を出力する。
【００５３】
次に、ヒューズラッチ回路１０の動作を説明する。ヒューズラッチ回路１０において、Ｐチャネル型ＭＯＳトランジスタＴＰ３１は、リセット端子にＬレベルのパルス（ＨレベルからＬレベルへ変化し、Ｈレベルへ変化するパルス）であるリセット信号ＲＥＳＥＴＢが入力されると、ノードＳ−ｆｕｓｅＢに電流を供給する。
【００５４】
ヒューズ素子Ｆｕｓｅが、切断されている場合、Ｐチャネル型ＭＯＳトランジスタＴＰ３１は、ノードＳ−ｆｕｓｅＢをＨレベルにし、インバータＩＮＶ３１は、Ｌレベルの出力信号を出力する。また、Ｐチャネル型ＭＯＳトランジスタＴＰ３２は、これを受けて、ノードＳ−ｆｕｓｅＢをＨレベルに保持する。すなわち、リセット信号ＲＥＳＥＴＢがＨレベルに戻っても、ヒューズラッチ回路１０は、Ｌレベルの出力信号をその状態のまま保持する。
【００５５】
一方、ヒューズ素子Ｆｕｓｅが、切断されていない場合、ヒューズ素子Ｆｕｓｅは、Ｐチャネル型ＭＯＳトランジスタＴＰ３１がノードＳ−ｆｕｓｅＢに供給する電流を接地電源線ＶＳＳへ流すので、ノードＳ−ｆｕｓｅＢをＬレベルにする。また、インバータＩＮＶ３１は、Ｈレベルの出力信号を出力する。すなわち、リセット信号ＲＥＳＥＴＢがＨレベルに戻っても、ヒューズラッチ回路１０は、Ｈレベルの出力信号をその状態のまま保持する。
【００５６】
図１２は、図１０に示した遅延制御回路ＤＣ１におけるテストモードラッチ回路１１の構成例を示す図である。なお、テストモードラッチ回路１１は、ヒューズラッチ回路１０に一対一に対応して設けられる。
図１２において、テストモードラッチ回路１１は、テストモード信号Ｓ＿ｔｅｓｔ１とリセット信号ＲＥＳＥＴＢが入力されるラッチＬａｔｃｈ３１と、排他的論理和回路ＸＯＲ３１から構成される。ラッチＬａｔｃｈ３１は、リセット端子にＬレベルのパルスであるリセット信号ＲＥＳＥＴＢが入力されると、ノードＳ＿ｔｅｓｔ２をＨレベルにリセットする。排他的論理和回路ＸＯＲ３１は、ヒューズラッチ回路１０の出力ノードＳ＿ｆｕｓｅに接続され、ヒューズラッチ回路１０の出力の論理レベルを反転して、出力ノードＳ＿ｄｅｃへ出力する。ラッチＬａｔｃｈ３１は、リセット信号ＲＥＳＥＴＢがＨレベルになった後、入力されるテストモード信号Ｓ＿ｔｅｓｔ１がＬレベルからＨレベルとなると、ノードＳ＿ｔｅｓｔ２をＬレベルにセットする。これにより、排他的論理和回路ＸＯＲ３１は、出力ノードＳ＿ｄｅｃの論理レベルを反転する。
【００５７】
次に、テストモードラッチ回路１１の動作を説明する。テストモードラッチ回路１１は、通常動作モードにおいては、テストモード信号Ｓ＿ｔｅｓｔ１がＬレベルであるので、ノードＳ＿ｔｅｓｔ２をＨレベルとする。従って、テストモードラッチ回路１１は、ヒューズラッチ回路１０から入力されるヒューズラッチ回路１０の出力信号を反転した出力信号を出力する。例えば、対応するヒューズラッチ回路１０のヒューズ素子Ｆｕｓｅが切断されている場合、ヒューズラッチ回路１０の出力はＬレベルであるので、テストモードラッチ回路１１は、Ｈレベルの出力信号を出力する。また、対応するヒューズラッチ回路１０のヒューズ素子Ｆｕｓｅが切断されていない場合、ヒューズラッチ回路１０の出力信号はＨレベルであるので、テストモードラッチ回路１１は、Ｌレベルの出力信号を出力する。
【００５８】
一方、テストモードラッチ回路１１は、テスト動作モードにおいては、テストモード信号Ｓ＿ｔｅｓｔ１がＨレベルとなり、ノードＳ＿ｔｅｓｔ２をＬレベルにする。従って、テストモードラッチ回路１１は、ヒューズラッチ回路１０から入力されるヒューズラッチ回路１０の出力信号を反転せず、出力信号を出力する。例えば、対応するヒューズラッチ回路１０のヒューズ素子Ｆｕｓｅが切断されている場合、ヒューズラッチ回路１０の出力信号はＬレベルであるので、テストモードラッチ回路１１は、Ｌレベルの出力信号を出力する。また、対応するヒューズラッチ回路１０のヒューズ素子Ｆｕｓｅが切断されていない場合、ヒューズラッチ回路１０の出力信号はＨレベルであるので、テストモードラッチ回路１１は、Ｈレベルの出力信号を出力する。
【００５９】
以上より、デコーダ１２は、テストモードラッチ回路１１−１〜１１−ｎから入力されるｎ個の出力信号に基づいて、Ｆｕｓｅラッチ部（ヒューズラッチ回路１０−１〜１０−ｎ）各々に保持されたデータをｎビットの選択信号ＳＥＬ１〜ＳＥＬｎとして、第１出力端から、遅延時間調整部ＤＡ１１内の容量素子Ｃｖ１１〜Ｃｖ１ｎの他端へ出力する。
本実施形態の場合、ヒューズラッチ回路１０−１〜１０−２内のヒューズ素子が切断されている状態、切断されていない状態を、（１０−１、１０−２）＝（切断、非切断）のように表わすと、ヒューズラッチ回路１０の出力ノード（Ｓ＿ｆｕｓｅ１、Ｓ＿ｆｕｓｅ２）、テストモードラッチ回路１１の出力ノード（Ｓ＿ｄｅｃ１、Ｓ＿ｄｅｃ２）の論理レベルの組合せは、以下のようになる。
【００６０】
通常動作モードにおいては、（１０−１、１０−２）＝（非切断、非切断）の場合、（Ｓ＿ｆｕｓｅ１、Ｓ＿ｆｕｓｅ２）＝（Ｈ、Ｈ）、（Ｓ＿ｄｅｃ１、Ｓ＿ｄｅｃ２）＝（Ｌ、Ｌ）となり、（ＳＥＬ１，ＳＥＬ２）＝（Ｈ、Ｈ）となる。これにより、遅延時間調整部ＤＡ１１内のノードＮｄ１１に接続される容量値の合計は、容量素子Ｃｓ１１の容量値のみとなる。ノードＮｄ１１がＨレベルに充電されている状態で、容量素子Ｃｖ１１及びＣｖ１２各々の一端と他端の間に差電位は生じないため、容量値を持たないためである。
【００６１】
同様に、（１０−１、１０−２）＝（切断、非切断）の場合、（Ｓ＿ｆｕｓｅ１、Ｓ＿ｆｕｓｅ２）＝（Ｌ、Ｈ）、（Ｓ＿ｄｅｃ１、Ｓ＿ｄｅｃ２）＝（Ｈ、Ｌ）となり、（ＳＥＬ１，ＳＥＬ２）＝（Ｌ、Ｈ）となる。これにより、遅延時間調整部ＤＡ１１内のノードＮｄ１１に接続される容量値の合計は、容量素子Ｃｓ１１と容量素子Ｃｖ１１の和となる。
【００６２】
また、（１０−１、１０−２）＝（非切断、切断）の場合、（Ｓ＿ｆｕｓｅ１、Ｓ＿ｆｕｓｅ２）＝（Ｈ、Ｌ）、（Ｓ＿ｄｅｃ１、Ｓ＿ｄｅｃ２）＝（Ｌ、Ｈ）となり、（ＳＥＬ１，ＳＥＬ２）＝（Ｈ、Ｌ）となる。これにより、遅延時間調整部ＤＡ１１内のノードＮｄ１１に接続される容量値の合計は、容量素子Ｃｓ１１と容量素子Ｃｖ１２の和となる。
【００６３】
また、（１０−１、１０−２）＝（切断、切断）の場合、（Ｓ＿ｆｕｓｅ１、Ｓ＿ｆｕｓｅ２）＝（Ｌ、Ｌ）、（Ｓ＿ｄｅｃ１、Ｓ＿ｄｅｃ２）＝（Ｈ、Ｈ）となり、（ＳＥＬ１，ＳＥＬ２）＝（Ｌ、Ｌ）となる。これにより、遅延時間調整部ＤＡ１１内のノードＮｄ１１に接続される容量値の合計は、容量素子Ｃｓ１１、容量素子Ｃｖ１１、及び容量素子Ｃｖ１２の和となる。
【００６４】
従って、遅延制御回路ＤＣ１により、遅延回路１００ａの製造後、具体的にはウエハー上に遅延回路１００ａを作製した後、ヒューズ素子Ｆｕｓｅを切断する前において、容量素子の容量値が一番少ない状態で遅延回路１００ａは動作する。また、テスト動作モードにおいては、容量値が一番多い状態で遅延回路１００ａは動作する。そのため、製造後、非切断の状態で、遅延時間を測定し、遅延回路１００ａの最小遅延時間と最大遅延時間を求めることができる。また、ヒューズ素子Ｆｕｓｅを一つずつ切断することで、遅延時間を増加させることができるので、通常動作モードとテスト動作モードを使い分けながら遅延時間を測定していくことで、最適な遅延時間になる容量素子の組合せを決定することができる。
【００６５】
これにより、遅延回路１００ａは、第１の実施形態において説明した遅延回路１００の効果に加えて、次に説明する効果を奏する。
まず、遅延時間の電源依存性を抑制することができる。
なぜなら、上述の通り、遅延時間調整部ＤＡ１１において、電源線ＶＤＤの電圧が低下すると、Ｐチャネル型ＭＯＳトランジスタＴＰ１２のゲート端子（フロントゲート）−基板端子（バックゲート）間の電圧差（ＶＧＢとする）も小さくなり、Ｐチャネル型ＭＯＳトランジスタＴＰ１２のオン抵抗（ｒｏｎ１２とする）が大きくなる。これにより、容量回路から信号線（端子２０２）に流れ込む電流が減少し、インバータ１０１のＬレベル出力時の駆動能力の低下による影響を抑制する。すなわち、低い電源電圧の動作においては、インバータ１０１の駆動能力が下がり、遅延時間が伸びてしまう傾向があったが、Ｐチャネル型ＭＯＳトランジスタＴＰ１２の能力も下がることで、容量回路から端子２０２へ引き抜く電荷も少なくなるので、遅延時間の増大を緩和することができる。
一方、電源線ＶＤＤの電圧が上昇すると、インバータ１０１のＬレベル出力時の駆動能力は増大し、遅延時間が短くなる傾向にあるが、Ｐチャネル型ＭＯＳトランジスタＴＰ１２の駆動能力も増大するので、容量回路から端子２０２へ引き抜く電荷も多くなるので、遅延時間が短くなってしまうことを緩和できる。
【００６６】
このように、遅延回路１００ａにおいては、Ｐチャネル型ＭＯＳトランジスタＴＰ１２（第１のＰ型トランジスタ）のゲート端子、基板端子が、それぞれ接地電源線ＶＳＳ、電源線ＶＤＤに接続されている。そのため、Ｐチャネル型ＭＯＳトランジスタＴＰ１２のオン抵抗ｒｏｎ１２が電源線ＶＤＤの電圧変化に応じて変化する。このオン抵抗ｒｏｎ１２は、遅延回路の遅延時間が短くなる高い電圧で低くなり、信号線から容量素子への電流の引き抜きを強くし、遅延時間を延ばす方向に働く。逆に、電源電圧の低いときには、オン抵抗電圧でオン抵抗ｒｏｎ１２が高くなり、引き抜く力は弱くなるので、遅延時間を縮める方向に働く。この作用により、遅延回路の遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性を制御できる。
【００６７】
また、プロセスの出来上がりに対する依存性も、例えばトランジスタの閾値電圧が低めに出来上がると、トランジスタの駆動能力が高くなり、高めに出来上がると、駆動能力が低くなる。従って、プロセスに対する依存性も、上記電圧依存性と同様に考えられる。これにより、駆動能力が高く出来上がったとき、容量素子への電流、あるいは容量素子からの電流を増やして、遅延時間を延ばし、駆動能力が低く出来上がったとき、容量素子への電流、あるいは容量素子からの電流を抑えて、遅延時間を縮めることで、プロセス依存性も抑制できる。
【００６８】
また、上述のように、遅延制御部が第１出力端から出力する選択信号の論理レベルを変化させることで、第１の回路ノードを介して接続される容量素子の容量の合計値を変化させることができる。これにより、遅延時間Ｄｅｌａｙ−ａｌｌに所望の電圧依存性をもたせつつ、この遅延時間Ｄｅｌａｙ−ａｌｌを遅延時間の製造後において、変更することが可能となる。この結果、従来においてはフィードバックしきれなかった製造時のプロセスばらつき、電源電圧のばらつきによって生じる遅延時間の変動を調整することができる。従って、この遅延回路を含む回路ブロックに必要となる回路設計上のマージンを小さくすることができ、半導体装置の高速化を行うことが可能となる。
【００６９】
なお、図３に示した遅延回路２００に対して、容量回路（遅延時間調整部ＤＡ１２及び遅延制御回路ＤＣ１）を設けることで、上記と同様の効果を得ることができる。
図７は、本発明の実施形態に係る遅延回路２００ａの回路図である。
なお、図７においては、図３と共通する部分については、図３と同一の符号を付している。まず、遅延回路２００ａを構成する部分のうち、図３と相違する部分について説明する。図７における遅延回路２００ａは、図３における遅延回路２００における容量回路（容量素子１０７）を、遅延時間調整部ＤＡ１２、遅延制御回路ＤＣ１、及び２つのインバータからなる容量回路とした遅延回路である。
【００７０】
遅延時間調整部ＤＡ１２は、Ｎチャネル型ＭＯＳトランジスタＴＮ１２（第１のＮ型トランジスタ）、容量素子Ｃｓ１２（第１の容量素子）、容量素子Ｃｖ１３、及び容量素子Ｃｖ１４から構成されている。
Ｎチャネル型ＭＯＳトランジスタＴＮ１２は、ゲート端子（フロントゲート）が電源電位を供給する電源線ＶＤＤに接続され、ソース端子がノード２０６へ、ドレイン端子がノードＮｄ１２（第１の回路ノード）へ、それぞれ接続される。また、Ｎチャネル型ＭＯＳトランジスタＴＮ１２の基板端子（バックゲート）、すなわちトランジスタが形成されるＰウエル層に電位を供給する端子は、接地電位を供給する接地電源線へ接続される。
【００７１】
このような接続をおこなうことで、Ｎチャネル型ＭＯＳトランジスタＴＮ１２は、電源電圧が上昇すると、トランジスタのオン抵抗が下がり、ドレイン側に接地電位の容量が接続されている場合、端子２０２から電荷を供給する際の駆動能力が上がる。一方、電源電圧が下がると、トランジスタのオン抵抗が上がって、端子２０２側へ電荷を供給する際の駆動能力が下がる。
なお、Ｎチャネル型ＭＯＳトランジスタＴＮ１２のバックゲートが接地電源へ接続されていることについては、本実施形態の特徴的部分をなすため、図７に示すように接続を明らかにした。他のＮチャネル型ＭＯＳトランジスタのバックゲートについては、一般的にＮチャネル型ＭＯＳトランジスタが形成されるＰウエル層は接地電源線より接地電位が供給される。
【００７２】
また、容量素子Ｃｓ１２（第１の容量素子）は、一端がノードＮｄ１２へ接続され、他端が電源線ＶＤＤへと接続される。容量素子Ｃｖ１３及び容量素子Ｃｖ１４（第１の複数の容量素子）各々は、一端がノードＮｄ１２へ接続され、他端が遅延制御回路ＤＣ１の出力端に各々接続されたインバータの出力端へと接続される。すなわち、容量素子Ｃｖ１３及び容量素子Ｃｖ１４の他端各々へ、図６を用いて説明した選択信号ＳＥＬ１及び選択信号ＳＥＬ２の論理反転信号（図７においては、ＳＥＬ１及びＳＥＬ２の上にバーを付けて示している）をそれぞれ供給する構成とした。もちろん、これらのインバータを遅延制御回路ＤＣ１に内蔵させることで、遅延制御回路ＤＣ１が、図６における選択信号ＳＥＬ１及び選択信号ＳＥＬ２の論理反転信号を出力する構成としてもよい。
【００７３】
このような構成により、インバータ１０１のＨレベル出力時の駆動能力の低下による影響を抑制する。すなわち、低い電源電圧の動作においては、インバータ１０１の駆動能力が下がり、遅延時間が伸びてしまう傾向があったが、Ｎチャネル型ＭＯＳトランジスタＴＮ１２の能力も下がることで、端子２０２から容量回路へ供給される電荷も少なくなるので、遅延時間の増大を緩和することができる。
一方、電源線ＶＤＤの電圧が上昇すると、インバータ１０１のＨレベル出力時の駆動能力は増大し、遅延時間が短くなる傾向にあるが、Ｎチャネル型ＭＯＳトランジスタＴＮ１２の駆動能力も増大するので、端子２０２から容量回路へ供給される電荷も多くなるので、遅延時間が短くなってしまうことを緩和できる。
すなわち、第６図を用いて説明した遅延回路１００ａと同じく、遅延回路２００ａにおいても、容量回路を設けたことで、第２の実施形態における遅延回路２００の効果に加えて、遅延時間の電源依存性を抑制することができるという効果を奏する。
【００７４】
（第４実施形態）
次に、本発明の第４の実施形態による遅延回路について説明する。
第３の実施形態による遅延回路１００ａ、２００ａにおいては、電源電圧や製造時のプロセスばらつきによる影響を抑制し、それでもずれてしまった遅延時間を、ヒューズ素子等を用いて遅延時間の調整を行うことが可能な遅延回路について説明した。しかし、第３の実施形態による遅延回路においても、電源電圧依存性に対するプロセスばらつきの影響がでる場合があり、製造後の電源電圧依存性は設計時に期待した電圧依存性から変化してしまう。本実施形態における遅延回路は、製造後に遅延回路の電源電圧依存性を調整できるものである。
【００７５】
図８は、本発明の実施形態に係る遅延回路１００ｂの回路図である。
なお、図８においては、図６と共通する部分については、図６と同一の符号を付し、その説明を省略する。まず、遅延回路１００ｂを構成する部分のうち、図６と相違する部分について説明する。図８における遅延回路１００ｂは、図６における遅延回路１００ａにおける容量回路（遅延時間調整部ＤＡ１１及び遅延制御回路ＤＣ１）を、容量回路（遅延時間調整部ＤＡ２１及び遅延制御回路ＤＣ２）とした遅延回路である。
【００７６】
遅延時間調整部ＤＡ２１は、Ｐチャネル型ＭＯＳトランジスタＴＰ２３（第１のＰ型トランジスタ）、容量素子Ｃｓ２１（第１の容量素子）、容量素子Ｃｖ２１、及び容量素子Ｃｖ２２を備える。また、遅延時間調整部ＤＡ２１は、容量素子Ｃｓ２２（第２の容量素子）、容量素子Ｃｖ２３、及び容量素子Ｃｖ２４を備える。
Ｐチャネル型ＭＯＳトランジスタＴＰ２３は、ゲート端子（フロントゲート）が接地電位を供給する接地電源線に接続され、ソース端子がノード２０６（第１の回路ノード）へ、ドレイン端子がノードＮｄ２２（第２の回路ノード）へ、それぞれ接続される。また、Ｐチャネル型ＭＯＳトランジスタＴＰ２３の基板端子（バックゲート）、すなわちトランジスタが形成されるＮウエル層に電位を供給する端子は、電源電位を供給する電源線ＶＤＤへ接続される。
【００７７】
また、容量素子Ｃｓ２１（第１の容量素子）は、一端がノード２０６へ接続され、他端が接地電源線へと接続される。容量素子Ｃｖ２１及び容量素子Ｃｖ２２（第１の複数の容量素子）各々は、一端がノード２０６へ接続され、他端が遅延制御回路ＤＣ２の出力端（第１出力端）へと接続される。
【００７８】
また、容量素子Ｃｓ２２（第２の容量素子）は、一端がノードＮｄ２２へ接続され、他端が接地電源線へと接続される。容量素子Ｃｖ２３及び容量素子Ｃｖ２４（第２の複数の容量素子）各々は、一端がＮｄ２２へ接続され、他端が遅延制御回路ＤＣ２の出力端（第２出力端）へと接続される。
【００７９】
遅延制御回路ＤＣ２は、第１出力端から、容量素子Ｃｖ２１及び容量素子Ｃｖ２２各々へ、選択信号ＳＥＬ１及び選択信号ＳＥＬ２をそれぞれ供給し、第２出力端から、容量素子Ｃｖ２３及び容量素子Ｃｖ２４各々へ、選択信号ＳＥＬ３及び選択信号ＳＥＬ４をそれぞれ供給する回路である。なお、遅延制御回路ＤＣ２は、図６及び図７における遅延制御回路ＤＣ１に比べて、選択信号の数が多くなっているだけであり、図１０〜図１２を用いて説明した構成（ｎ＝４の場合）で実現される。つまり、遅延制御回路ＤＣ２は、ＨレベルまたはＬレベルのいずれか一方の論理レベルである選択信号ＳＥＬ１〜ＳＥＬ４各々を、容量素子Ｃｖ２１〜容量素子Ｃｖ２４それぞれへ供給する。
【００８０】
本発明の実施形態に係る遅延回路１００ｂの動作（動作時の電源電圧の調整を含む）は、第３の実施形態における遅延回路１００ａの動作と同じであるので、説明は省略し、第１〜第３の実施形態に加えて得られる新たな効果について説明する。
遅延回路１００ｂの遅延時間Ｄｅｌａｙ−ａｌｌは、容量素子Ｃｓ２１、Ｃｖ２１、Ｃｖ２２（以下、第１の容量素子群とする）の容量値の合計と、容量素子Ｃｓ２２、Ｃｖ２３、Ｃｖ２４（以下、第２の容量素子群とする）の容量値の合計に、それぞれ依存する。ここで、第１の容量素子群は、１段のトランジスタ、すなわち、Ｐチャネル型ＭＯＳトランジスタ１０５を介して、端子２０２と接続されている。一方、第２の容量素子群は、２段のトランジスタ、すなわち、Ｐチャネル型ＭＯＳトランジスタ１０５及びＰチャネル型ＭＯＳトランジスタＴＰ２３を介して、端子２０２と接続されている。
【００８１】
ここで、Ｐチャネル型ＭＯＳトランジスタ１０５のオン抵抗（オン抵抗ｒｏｎ２２とする）及びＰチャネル型ＭＯＳトランジスタＴＰ２３のオン抵抗（オン抵抗ｒｏｎ２３とする）は、それぞれ電源電圧の変動に応じて変化する。すなわち、インバータ１０１がＬレベルを出力するとき、端子２０２へＤＡ２１を構成する容量素子から流れ込む電流は、第１の容量素子群からオン抵抗ｒｏｎ２２を介して流れ込む電流成分と、第２の容量素子群からオン抵抗ｒｏｎ２２及びオン抵抗ｒｏｎ２３を介して流れ込む電流成分とに分けられる。しかし、各々の電流成分に対するＰチャネル型ＭＯＳトランジスタの段数が異なるため、つまり、オン抵抗の寄与が異なるため、電源電圧依存性も異なるものとなる。すなわち、端子２０２との間でＰチャネル型ＭＯＳトランジスタの段数の多い第２の容量素子群は、端子２０２との間の抵抗が高いので、遅延時間の電源電圧増加に対する割合（電源電圧の増加に対する遅延時間の増大）を、第１の容量素子群に比べて大きいものとする。一方、段数の少ない第１の容量素子群は、端子２０２との間の抵抗が、第２の容量素子群に比べて低いので、遅延時間の電源電圧増加に対する割合は小さい。従って、このような異なる電源電圧依存性を持つ２つの電流成分の割合を変えることで、遅延時間の電圧依存性を制御することができる。
【００８２】
例えば、第１の容量素子群の容量値の合計を、第２の容量素子群の容量値の合計よりも相対的に大きくなるように、選択信号ＳＥＬ１〜ＳＥＬ４のＨレベル／Ｌレベルを変えることで容量素子Ｃｖ２１〜Ｃｖ２４各々の容量値を変化させた場合、遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性を小さくできる。一方、第２の容量素子群の容量値の合計を、第１の容量素子群の容量値の合計よりも相対的に大きくなるように、選択信号ＳＥＬ１〜ＳＥＬ４のＨレベル／Ｌレベルを変えることで容量素子Ｃｖ２１〜Ｃｖ２４各々の容量値を変化させた場合、遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性を大きくできる。
このように、遅延回路１００ｂにおいては、第１の容量素子群の容量値の合計と、第２の容量素子群の容量値の合計との比率を変化させることで、遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性を変化させることができる。
【００８３】
従って、製造時のプロセスばらつきにより、製造後の遅延回路の電源電圧依存性が設計時に期待した電圧依存性から変化してしまった場合においても、選択信号ＳＥＬ１〜ＳＥＬ４のＨレベル／Ｌレベルを変えることで容量素子Ｃｖ２１〜Ｃｖ２４各々の容量値を変化させ、第１の容量素子群の容量値の合計と、第２の容量素子群の容量値の合計との比率を調整することで、遅延時間Ｄｅｌａｙ−ａｌｌの電源電圧依存性を、設計時に期待した電源電圧依存性に調整することができる。
【００８４】
さらに、例えば、本発明の遅延回路１００ｂと他の論理回路とを含む回路ブロックにおいて、本発明の遅延回路１００ｂの遅延時間の電源電圧依存性を調整することで、他の論理回路の電源電圧依存性を抑制することもできる。その結果、当該回路ブロックの遅延時間の電源電圧依存性が抑制され、当該回路ブロックに必要なタイミングマージン（他の回路ブロックから信号が入力される場合に、当該回路ブロックの動作開始時刻と当該信号との待ち時間）を小さくすることもでき、半導体装置の高速化を行うことが可能となる。
【００８５】
なお、図７に示した遅延回路２００ａに対して、容量回路（遅延時間調整部ＤＡ２２及び遅延制御回路ＤＣ２）を設けることで、上記と同様の効果を得ることができる。
図９は、本発明の実施形態に係る遅延回路２００ｂの回路図である。
なお、図９においては、図７と共通する部分については、図７と同一の符号を付している。まず、遅延回路２００ｂを構成する部分のうち、図７と相違する部分について説明する。図９における遅延回路２００ｂは、図７における遅延回路２００ａにおける容量回路を、遅延時間調整部ＤＡ２２、遅延制御回路ＤＣ２、及び４つのインバータからなる容量回路とした遅延回路である。
【００８６】
遅延時間調整部ＤＡ２２は、Ｎチャネル型ＭＯＳトランジスタＴＮ２３（第１のＮ型トランジスタ）、容量素子Ｃｓ２３（第１の容量素子）、容量素子Ｃｖ２５、及び容量素子Ｃｖ２６を備える。また、遅延時間調整部ＤＡ２２は、容量素子Ｃｓ２４（第２の容量素子）、容量素子Ｃｖ２７、及び容量素子Ｃｖ２８を備える。
Ｎチャネル型ＭＯＳトランジスタＴＮ２３は、ゲート端子（フロントゲート）が電源電位を供給する電源線ＶＤＤに接続され、ソース端子がノード２０６（第１の回路ノード）へ、ドレイン端子がノードＮｄ２４（第２の回路ノード）へ、それぞれ接続される。また、Ｎチャネル型ＭＯＳトランジスタＴＮ２３の基板端子（バックゲート）、すなわちトランジスタが形成されるＰウエル層に電位を供給する端子は、接地電位を供給する接地電源線へ接続される。
なお、Ｎチャネル型ＭＯＳトランジスタＴＮ２３のバックゲートが接地電源へ接続されていることについては、本実施形態の特徴的部分をなすため、図９に示すように接続を明らかにした。
【００８７】
また、容量素子Ｃｓ２３（第１の容量素子）は、一端がノード２０６へ接続され、他端が電源線ＶＤＤへと接続される。容量素子Ｃｖ２５及び容量素子Ｃｖ２６（第１の複数の容量素子）各々は、一端がノード２０６へ接続され、他端が遅延制御回路ＤＣ２の出力端（第１出力端）に各々接続されたインバータの出力端へと接続される。
【００８８】
また、容量素子Ｃｓ２４（第２の容量素子）は、一端がノードＮｄ２４へ接続され、他端が電源線ＶＤＤへと接続される。容量素子Ｃｖ２７及び容量素子Ｃｖ２８（第２の複数の容量素子）各々は、一端がノードＮｄ２４へ接続され、他端が遅延制御回路ＤＣ２の出力端（第２出力端）に各々接続されたインバータの出力端へと接続される。
すなわち、容量素子Ｃｖ２５及び容量素子Ｃｖ２６の他端各々へ、図６を用いて説明した選択信号ＳＥＬ１及び選択信号ＳＥＬ２の論理反転信号（図９においては、ＳＥＬ１及びＳＥＬ２の上にバーを付けて示している）を、それぞれ供給する構成とした。また、容量素子Ｃｖ２７及び容量素子Ｃｖ２８の他端各々へ、選択信号ＳＥＬ３及び選択信号ＳＥＬ４の論理反転信号（図９においては、ＳＥＬ３及びＳＥＬ４の上にバーを付けて示している）を、それぞれ供給する構成とした。もちろん、これらのインバータを遅延制御回路ＤＣ２に内蔵させることで、遅延制御回路ＤＣ２が、選択信号ＳＥＬ１〜ＳＥＬ４の論理反転信号を出力する構成としてもよい。
【００８９】
このような構成により、インバータ１０１がＨレベルを出力するとき、端子２０２からＤＡ２１を構成する容量素子へ流れ込む電流は、Ｎチャネル型ＭＯＳトランジスタ１１５のオン抵抗を介して第１の容量素子群へ流れ込む電流成分と、Ｎチャネル型ＭＯＳトランジスタ１１５のオン抵抗及びＮチャネル型ＭＯＳトランジスタＴＮ２３のオン抵抗を介して第２の容量素子群へ流れ込む電流成分とに分けられる。しかし、各々の電流成分に対するＮチャネル型ＭＯＳトランジスタの段数が異なるため、つまり、オン抵抗の寄与が異なるため、電源電圧依存性も異なるものとなる。すなわち、第８図を用いて説明した遅延回路１００ｂと同じく、異なる電源電圧依存性を持つ２つの電流成分の割合を変えることで、遅延時間の電圧依存性を、製造後において調整することができる。
【００９０】
以上、第１〜第４実施形態に基づき本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記各実施形態では、トランジスタをＭＯＳトランジスタで構成されるものとして説明したが、勿論、ＭＯＳトランジスタを含むＭＩＳトランジスタで構成することができる。また、ＭＩＳトランジスタを用いず、Ｐ型トランジスタはＰＮＰ型バイポーラトランジスタ、Ｎ型トランジスタはＮＰＮ型バイポーラトランジスタに置き換えて、バイポーラトランジスタにより構成することもできる。
【符号の説明】
【００９１】
１００，２００，１００ａ，２００ａ，１００ｂ，２００ｂ…遅延回路、１０１，１０２，１０３，ＩＮＶ３１…インバータ、１０４，１１１…ＮＡＮＤ回路、１０５，１０６，ＴＰ１２，ＴＰ３１，ＴＰ３２，ＴＰ２３…Ｐチャネル型ＭＯＳトランジスタ、１０７，Ｃｓ１１，Ｃｖ１１，Ｃｖ１２，Ｃｓ１２，Ｃｖ１３，Ｃｖ１４，Ｃｓ２１，Ｃｓ２２，Ｃｓ２３，Ｃｓ２４，Ｃｖ２１，Ｃｖ２２，Ｃｖ２３，Ｃｖ２４，Ｃｖ２５，Ｃｖ２６，Ｃｖ２７，Ｃｖ２８…容量素子、１１４…ＮＯＲ回路、１１５，１１６，ＴＮ１２，ＴＮ２３…Ｎチャネル型ＭＯＳトランジスタ、２０１…入力端子、２０２…端子、２０３…出力端子、２０４，２０５，２０６，Ｎｄ１１，Ｓ−ｆｕｓｅＢ，Ｓ−ｆｕｓｅ，Ｎｄ１２…ノード、３０１…入力信号、３０２，３０４，３０５，３０６…信号、３０３…出力信号、３１１…イネーブル信号、ＤＡ１１，ＤＡ１２，ＤＡ２１，ＤＡ２２…遅延時間調整部、ＤＣ１，ＤＣ２…遅延制御回路、ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４…選択信号、１０…ヒューズラッチ回路、１１…テストモードラッチ回路、１２…デコーダ、Ｆｕｓｅ…ヒューズ素子、ＲＥＳＥＴＢ…リセット信号、Ｓ＿ｔｅｓｔ１…テストモード信号、Ｌａｔｃｈ３１…ラッチ、ＸＯＲ３１…排他的論理和回路
【図１】
2010171946.tif 000003
【図２】
2010171946.tif 000004
【図３】
2010171946.tif 000005
【図４】
2010171946.tif 000006
【図５】
2010171946.tif 000007
【図６】
2010171946.tif 000008
【図７】
2010171946.tif 000009
【図８】
2010171946.tif 000010
【図９】
2010171946.tif 000011
【図１０】
2010171946.tif 000012
【図１１】
2010171946.tif 000013
【図１２】
2010171946.tif 000014