(57)【要約】【課題】インバータ回路のスイッチング素子としてＷＢＧ半導体を用い、オン抵抗を低く保ちながら負荷短絡耐量が高い信頼性の高い半導体装置を得る。【解決手段】インバータ回路のスイッチング素子に適用される半導体装置であって、半導体材料のバンドギャップがシリコンよりも広く、主トランジスタの短絡時の電流制限回路を有しており、電流を主に流すための主トランジスタと、該主トランジスタに並列に接続され主トランジスタに流れる電流に比例した微小電流を検知するセンストランジスタと、センストランジスタの出力に基づき主トランジスタのゲートを制御する横型ＭＯＳＦＥＴを同一半導体上に形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
インバータ回路のスイッチング素子に適用される半導体装置であって、半導体材料のバンドギャップがシリコンよりも広く、主トランジスタの短絡時の電流制限回路を有しており、電流を主に流すための主トランジスタと、該主トランジスタに並列に接続され主トランジスタに流れる電流に比例した微小電流を検知するセンストランジスタと、センストランジスタの出力に基づき主トランジスタのゲートを制御する横型ＭＯＳＦＥＴを同一半導体上に形成してなることを特徴とするワイドバンドギャップ半導体装置。
【請求項２】
前記主トランジスタおよび前記センストランジスタは、ゲート構造がトレンチ溝に形成され、ｐウェルの表面濃度が所定の深さでの濃度よりも低くなるように設定されていることを特徴とする請求項１に記載のワイドバンドギャップ半導体装置。
【請求項３】
前記主トランジスタおよび前記センストランジスタは、ゲート構造がプレーナ構造であり、前記横型MOSFETのしきい値が前記主トランジスタおよびセンストランジスタよりも低くなるように設定されている請求項１に記載のワイドバンドギャップ半導体装置。
【請求項４】
インバータ回路のスイッチング素子に適用される半導体装置であって、半導体材料のバンドギャップがシリコンよりも広く、主トランジスタの短絡時の電流制限回路を有しており、電流を主に流すための主トランジスタと、該主トランジスタに並列に接続され主トランジスタに流れる電流に比例した微小電流を検知するセンストランジスタと、センストランジスタの出力に基づき主トランジスタのゲートを制御する横型デプレッションＭＯＳＦＥＴを同一半導体上に形成してなることを特徴とするワイドバンドギャップ半導体装置。
【請求項５】
前記主トランジスタおよび前記センストランジスタは、ゲート構造がトレンチ溝に形成されていることを特徴とする請求項４に記載のワイドバンドギャップ半導体装置。
【請求項６】
前記主トランジスタおよび前記センストランジスタは、ゲート構造がプレーナ構造であることを特徴とする請求項４に記載のワイドバンドギャップ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ドリフト領域がシリコン（Ｓｉ）よりもバンドギャプの広い半導体材料（以下、WBG半導体と称する）で構成されたパワー半導体装置に関する。
【背景技術】
【０００２】
パワースイッチング用電界効果トランジスタ（以下、パワーＭＯＳＦＥＴと称する）の半導体材料として、炭化ケイ素（以下、ＳｉＣと称する）やチッ化ガリウム（以下、ＧａＮと称する）などのシリコンよりもワイドバンドギャップな半導体を用いることによって、シリコンと比較して非常に低いオン抵抗を実現できることが報告されている（例えば、特許文献１参照。）。
パワースイッチング用の半導体装置としては、いわゆるＩＧＢＴが使用されることが多いが、その用途の一つにインバータがある。図８はインバータの構成を示す回路図である。図８に示すように、一般的な３相のインバータ回路では、U,VおよびWの各相において、上アーム部５０，５１，５２と下アーム部５３，５４，５５がそれぞれ直列に接続されており、それら上下アーム部の直列接続体が並列に接続されている。各アーム部は、ＩＧＢＴとＩＧＢＴのコレクタ・エミッタ間にカソード・アノードを接続したＦＷＤ（ダイオード）で構成されている。
【０００３】
図８に示すような回路構成においては、ＩＧＢＴへのゲートパルスの異常やノイズによる誤動作及び接続ミス等のさまざまな要因で負荷短絡が発生する場合が考えられる。負荷短絡が発生すると、インバータ制御システムが異常を検出して、素子に流れる電流を制限したり、システムを遮断したりする。しかし、負荷短絡時にその保護回路が動作するまでの短期間においては、ＩＧＢＴは高電圧、大電流のストレス状態にさらされる。
したがって、各アーム部のスイッチング素子として用いられるＩＧＢＴやＦＥＴには、負荷短絡耐量と呼ばれる破壊耐量が要求される。負荷短絡耐量は、負荷短絡時に保護回路が動作するまでの短期間において、素子が高電圧、大電流のストレス状態に耐えられる期間を示す指標である。負荷短絡耐量の規格としては、素子の絶対定格の２／３の電源電圧において、通常オン状態のゲート電圧が印加されたときに、１０μ秒以内には素子が破壊しないこと、というのが一般的であるが、近年はオン電圧重視の設計をするために、短絡検知時間をさらに短くするような設計がなされている。
【０００４】
ＷＢＧ半導体でできたＦＥＴを用いてインバータを構成する場合、そのＦＥＴは従来のＳｉでできたＦＥＴと同程度の負荷短絡耐量を有することが強く望まれる。スイッチング素子として主流である薄型ＩＧＢＴに関しては、負荷短絡時に破壊に至るまでのメカニズムが詳細に解析されている（たとえば、非特許文献２参照。）。それによると、負荷短絡時の過大な発生損失によって素子の温度が上昇し、それによってＰＮ接合の漏れ電流が増大して熱暴走が起こり、破壊に至る。
Ｓｉのバンドギャップは約１．１ｅＶと狭い。そのため、Ｓｉは２００℃以上の温度では局部的に真性領域に突入して半導体としての特性を失って導体となる。したがって、このような２００℃以上への温度上昇による素子破壊が頻繁に起こる。これを回避するために、ＳｉでできたＩＧＢＴやＦＥＴにおいては、負荷短絡時の電流が適当な値となるような設計を行うことによって、半導体領域の動作温度が臨界点を超えないようにしている。あるいは、外部回路によって電流制限機能を付加することによって、負荷短絡破壊を防いでいる（たとえば、非特許文献３参照。）。
【０００５】
従来、インバータ用途で用いられるＳｉのＩＧＢＴは、バイポーラ効果を利用したデバイスであることから、オン電圧を低く抑えながら、同時に飽和電流を低く制限することが可能である。また、６００Ｖ以上の高耐圧領域では、ＳｉではＭＯＳＦＥＴのオン抵抗は、表面のＭＯＳＦＥＴの抵抗がシリコン基板の抵抗よりもはるかに低いことから、ＭＯＳＦＥＴ自体の飽和電流を少なくしても、オン抵抗への影響が少ないという状況であったので、オン抵抗を下げる方策と負荷短絡耐量を上げるという方策が必ずしも両立しないものではなかった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３５４７８６号公報
【非特許文献】
【０００７】
【非特許文献１】ヨシタカ・スガワラ（Ｙｏｓｈｉｔａｋａ  Ｓｕｇａｗａｒａ）、「リースント  プログレス  イン  ＳｉＣ  パワー  デバイス  ディベロップメンツ  アンド  アプリケーション  スタディーズ（Ｒｅｃｅｎｔ  Ｐｒｏｇｒｅｓｓ  ｉｎ  ＳｉＣ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅ  Ｄｅｖｅｌｏｐｍｅｎｔｓ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎ  Ｓｔｕｄｉｅｓ）」、ＩＳＰＳＤ２００３
【非特許文献２】エム．オーツキ（Ｍ.Ｏｔｓｕｋｉ）、他６名、「アドバンスト  スィン  ウェハ  ＩＧＢＴｓ  ウィズ  ニュー  サーマル  マネジメント  ソリューション（Ａｄｖａｎｃｅｄ  ｔｈｉｎ  ｗａｆｅｒ  ＩＧＢＴｓ  ｗｉｔｈ  ｎｅｗ  ｔｈｅｒｍａｌ  ｍａｎａｇｅｍｅｎｔ  ｓｏｌｕｔｉｏｎ）」、ＩＳＰＳＤ’２００３会報、ｐ．１４４−１４７
【非特許文献３】エム．オーツキ（Ｍ.Ｏｔｓｕｋｉ）、他３名、「ザ  ３ＲＤ  ジェネレイション  ＩＧＢＴ  トオード  ア  リミテーション  オブ  ＩＧＢＴ  パフォーマンス（ＴＨＥ３ＲＤ  ＧＥＮＥＲＡＴＩＯＮ  ＩＧＢＴ  ＴＯＷＡＲＤ  Ａ  ＬＩＭＩＴＡＴＩＯＮ  ＯＦ  ＩＧＢＴ  ＰＥＲＦＯＲＭＡＮＣＥ）」、第５回ＩＳＰＳＤ開放、１９９３年、ｐ．２４−２９
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＳｉＣやＧａＮを用いたパワーＭＯＳＦＥＴではＭＯＳＦＥＴの移動度がシリコンと比較して低いために、さまざまな工夫をして、それを克服するような検討が重ねられている。たとえば、ゲート酸化膜の製造方法を工夫したりしてＭＯＳＦＥＴの移動度の向上を図ったり、あるいはＭＯＳＦＥＴの構造にトレンチ構造を導入したり、またＭＯＳＦＥＴの微細化をすることによって、単位面積あたりのＭＯＳＦＥＴ密度を増加させることによってオン抵抗の低減が図られている。図６は、従来の縦型トレンチＭＯＳＦＥＴの断面図であり、図７は、従来の縦型プレーナＭＯＳＦＥＴの断面図である。図６において、１３はｎ型の高濃度半導体基板、１４は、ｎベース層、１５はｐウェル、１６はポリシリコンのゲート電極、１７はゲート絶縁膜、１８はｎ型ソース領域、１９はソース電極、２０は層間絶縁膜である。図７のプレーナ型ＭＯＳＦＥＴの場合は、ｐウェル２１が選択的に形成され、そのｐウェル２１の表面にｎ型ソース領域１８が選択的に形成されており、半導体基板上に絶縁膜２０を介してゲート電極２２が形成されている。図９には１２００Ｖ耐圧のＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴの移動度の向上について、構造がトレンチ構造を採用した場合とプレーナ構造を採用した場合のそれぞれについて、横軸に単位セル寸法を取った場合のオン抵抗の依存性を示した特性図である。図９のように、トレンチ構造を用いたり、移動度を向上させたり、あるいは微細化によってオン抵抗が低減して、限界となる基板抵抗に近づくことがわかる。
【０００９】
ところが、これらの手段は、そのどの方法においても、上述で議論した負荷短絡耐量において大きな問題が発生する。すなわち、上記のどの手段においてもＭＯＳＦＥＴの抵抗を小さくすることが、短絡電流値の増加を招くという点である。このＳｉとの違いは、ＳｉＣやＧａＮなどのＷＢＧ半導体の場合、半導体基板自体の抵抗がＳｉと比較して著しく小さく、オン抵抗のほとんどが半導体基板表面のＭＯＳＦＥＴ部分に依存しているという点である。図１０は横軸にオン抵抗を、左側の縦軸に飽和電流を示したもので、オン抵抗を下げていき、限界抵抗に近づくにしたがって急激に飽和電流が上昇する。１２００Ｖ素子の場合、電源電圧が８００Ｖとして、１μｓの間に上昇する温度を示したのが、同図の右側の軸となる。すなわち、電圧は８００Ｖと一定なので、発生損失は飽和電流に比例し、したがって温度上昇は電流に比例するため、このような関係となる。短絡時間が１μｓと短時間のため、熱伝導による放熱の影響はほとんど無く、半導体の熱容量だけで温度が決定される。このため、本来のＷＢＧ半導体の性能を引き出すようにオン抵抗の低減を図れば図るほど、負荷短絡耐量を確保することが困難で、負荷短絡耐量を確保しようとすると、図１０からオン抵抗がせいぜい２ｍΩｃｍ2程度に制限され、ＷＢＧ半導体を使用するメリットが失われてしまう。
【００１０】
このような状況を回避するためには、上述のように電流制限機能を備えることが必須となる。図１１や図１２はその一例である電流制限の保護機能付ＭＯＳＦＥＴの回路図である。すなわち、図１１に示すように、主トランジスタ３とは別に主電流をモニタするセンストランジスタ４のソース側にセンス抵抗５を挿入する。センス抵抗５の挿入により、流れる電流によってソース電位が上昇する。この電圧がシャントＭＯＳＦＥＴ２のしきい値に近づくとシャントＭＯＳＦＥＴ２に電流が流れ、主トランジスタ３のゲート電圧を下げて電流制限動作を行う。図１２では、センス抵抗を用いずに、デプレションＭＯＳＦＥＴ６を用いているという違いがある。この場合はデプレションＭＯＳＦＥＴ６が定電流源のように働き、所定の電流が流れるようになると、センスＭＯＳＦＥＴ４のソース電位が急激に上昇してシャントＭＯＳＦＥＴ２がオンして、上記と同様の電流制限動作をする。１と７はゲート抵抗である。
【００１１】
インバータに用いるトランジスタにおいては、このような電流制限回路を導入することが不可欠である。
【課題を解決するための手段】
【００１２】
インバータに用いるＷＢＧ半導体を用いたトランジスタにおいては、電流制限回路の一部を主トランジスタと同一チップ内にモノリシックに形成し、主トランジスタがトレンチＭＯＳの場合には、ｐウェルの濃度分布が最表面よりも内部においてピークを持つようなプロファイルとして、主トランジスタであるトレンチＭＯＳＦＥＴと電流制限回路の一部であるプレーナ型ＭＯＳＦＥＴのしきい値を異なる値にする。プレーナ型ＭＯＳＦＥＴの場合は、電流制限回路の一部である横型ＭＯＳＦＥＴのしきい値が主トランジスタのしきい値よりも低くなるようにする。
【発明の効果】
【００１３】
本発明にかかる半導体装置によれば、ＷＢＧ半導体を用いて構成され、オン抵抗を低く保ちながら負荷短絡耐量が高い信頼性の高い半導体装置が得られるという効果がある。またモノリシックに保護回路を内蔵することから、素子の温度上昇に伴って保護回路に用いるＭＯＳＦＥＴの特性も変化することから、より精度の高い電流制限が可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例のシャントＭＯＳＦＥＴを内蔵したセンス付トレンチＭＯＳＦＥＴの断面図
【図２】第１の実施例におけるｐウェルの濃度分布を示すプロファイル図
【図３】本発明の第２の実施例のシャントＭＯＳＦＥＴを内蔵したセンス付プレーナ型ＭＯＳＦＥＴの断面図
【図４】本発明の第３の実施例のデプレッションＭＯＳを内蔵した保護機能付トレンチＭＯＳＦＥＴの断面図
【図５】本発明の第４の実施例のデプレッションＭＯＳを内蔵した保護機能付プレーナ型ＭＯＳＦＥＴの断面図
【図６】従来の高耐圧トレンチＭＯＳＦＥＴの断面図
【図７】従来の高耐圧プレーナ型ＭＯＳＦＥＴの断面図
【図８】インバータの回路図
【図９】各種改善手法によるオン抵抗の低減を示す特性図
【図１０】オン電圧と飽和電流値および短絡時の温度上昇を示す特性図
【図１１】従来の保護機能を有する縦型ＭＯＳＦＥＴの回路図
【図１２】従来の保護機能を有する縦型ＭＯＳＦＥＴの回路図
【発明を実施するための形態】
【００１５】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。図１は、本発明にかかる半導体装置の構成の一例を示す断面図である。この実施例では主トランジスタがトレンチＭＯＳＦＥＴの場合で、電流モニタする電流センスＭＯＳ３６が主トランジスタ３５と分離されて、同一半導体基板上に形成されている。このとき、センス用ＭＯＳ３６のｐウェル３０は主トランジスタ３５のソース電位とは分離されていることが好ましい。分離されていない場合においては、ｐウェル電位をソース電位にするために、センスＭＯＳ３６のソースと別に電極を形成することが必要になることから、面積が大きくなるためである。また、そのために、ｐウェルと電極コンタクトまでの距離が大きくなり、寄生トランジスタが動作しやすくなって副次的な破壊を招く危険性が出てくるという不都合もある。このように、センスＭＯＳ３６をモノリシックに主トランジスタと同一チップに形成することで、同じ温度条件での電流をモニタすることができ、制御性の良い電流制限が可能である。さらにシャントＭＯＳとなる横型ＭＯＳ３９を内蔵する。このようにすることによって、当然のことながら外付け部品を減らすことができる。４０はセンスＭＯＳ３６のゲート端子であり、３７はシャントＭＯＳ３９のドレイン端子、４７はシャントＭＯＳ３９のｎ型ドレイン領域、３８はシャントＭＯＳ３９のソース端子、４８はシャントＭＯＳ３９のソース領域、５はセンス抵抗である。シャントＭＯＳ３９のゲートは、センス抵抗５とセンスＭＯＳ３６のソース電極の接続点に接続されている。電流制限回路で用いられるシャントＭＯＳ３９は、主トランジスタ３５の電流制限回路であることからわかるように、そのゲート電圧が主トランジスタ３５のゲート電圧よりも大きくすることができない。したがって、主トランジスタ３５のしきい値と別に設計できるようになっていることが好ましい。 図１に用いられるトレンチＭＯＳＦＥＴのｐウェルのＡ−Ａ’線断面の不純物分布を図２に示した。縦型のトレンチＭＯＳはｐウェルの最大濃度によってしきい値が決められる。一方横型ＭＯＳＦＥＴはｐウェルの表面濃度によってしきい値が決められる。図２に示すように、ｐウェルの濃度を表面濃度Ｎｐ２よりも所定の深さに最大濃度Ｎｐ１が位置するように形成する（表面濃度Ｎｐ２を下げるようにしてもよい）。このように横型ＭＯＳＦＥＴのしきい値を決める表面濃度と、トレンチＭＯＳＦＥＴのしきい値を決める最大濃度とをｐウェルの最大濃度のピーク深さを変えることで別々の濃度に設定し、それぞれのＭＯＳＦＥＴのしきい値を設定することが可能となる。この不純物分布は、ｐウェルを形成する際、エピタキシャル成長によるか、または高エネルギーのイオン注入の方法によって、容易に実現可能である。    また、そのほかの要素部品である抵抗などは、半導体中にも容易に形成することが可能である。
【００１６】
図３は、本発明にかかる半導体装置の第２の実施例を示す断面図である。この実施例は、主トランジスタがプレーナ型パワーＭＯＳＦＥＴの場合で、センスＭＯＳ３６が主トランジスタ３５と分離されて、同一半導体上に形成されている。上述の第一の実施例と同様に、センスＭＯＳ３６のｐウェル３４は主トランジスタ３５のソースとは分離されていることが好ましい。プレーナ構造の場合、ゲート酸化膜への電界集中が緩和されるという特徴があり、特にＷＢＧ半導体の場合には、半導体の最大電界強度が大きいことから、酸化膜への電界強度が大きくなる傾向があるため、ＷＢＧ半導体の場合には特にプレーナ型パワーＭＯＳＦＥＴ構造が重要である。さらにシャントＭＯＳとなる横型ＭＯＳを内蔵するものである。この場合には、上述のように横型ＭＯＳＦＥＴのしきい値をパワーＭＯＳＦＥＴと異なる設定とするために、しきい値調整のためのイオン注入をマスクを用いてチャネル部４３に部分的に施すことによって調整可能となる。
【００１７】
図４は本発明にかかる半導体装置の第３の実施例を示す断面図である。この例ではデプレッションＭＯＳＦＥＴを保護回路の一部に用いる場合であって、従来の保護回路図である図１２などのような回路構成を形成することが可能である。この場合には、ｐウェルの濃度分布において、図２のように表面での濃度を下げていき、Ｎ型にまで反転するように設定する方法があるが、この場合には、主トランジスタ３５やセンストランジスタ３６の表面でのｐウェルとのコンタクトが困難になる場合があるので、ｐウェルとのコンタクトをとるために、コンタクト部分を表面から掘り下げてトレンチコンタクトを形成して行う。または、デプレッションＭＯＳＦＥＴ部のチャネル領域４５のみに、しきい値制御用のイオン注入を行う方法でも良い。
図５は本発明にかかる半導体装置の第４の実施例を示す断面図である。この例では主トランジスタがプレーナ型ＭＯＳＦＥＴであって、デプレッションＭＯＳＦＥＴを保護回路の一部に用いる場合であって、従来の保護回路図である図１２などのような回路構成を形成することが可能である。この場合は、デプレッションＭＯＳＦＥＴ部のチャネル領域４６のみに、しきい値制御用のイオン注入を行っている。
【００１８】
以上のようなデバイス構成を適用することによって、オン電圧低減の手段と短絡耐量確保の方策を同時に実現して、モーター駆動やインバータ用途へのＷＢＧ半導体の実用的な適用が可能となる。
【産業上の利用可能性】
【００１９】
以上のように、本発明にかかる半導体装置は、パワースイッチング用トランジスタに有用であり、特にインバータ回路などのパワースイッチング素子に適している。
【符号の説明】
【００２０】
１  ゲート抵抗
２  シャントＭＯＳＦＥＴ
３  主トランジスタ
４  センストランジスタ
５  センス抵抗
６  センス用デプレッションＭＯＳＦＥＴ
７  ゲート抵抗
１０  ドレイン端子
１１  ゲート端子
１２  ソース端子
１３  高濃度半導体基板
１４  ｎベース
１５  ｐウェル
１６  ゲート電極
１７  ゲート絶縁膜
１８  ソース領域
１９  ソース電極
２０  絶縁膜
２１  ｐウェル
２２  ゲート電極
３０  ｐウェル
３１  センストランジスタと主トランジスタの分離領域
３２  センストランジスタのゲート端子
３３  センストランジスタのソース端子
３４  センストランジスタのｐウェル
３５  主トランジスタ
３６  センストランジスタ
３７  シャントＭＯＳのドレイン端子
３８  シャントＭＯＳのソース端子
３９  シャントＭＯＳ
４０  センスＭＯＳのゲート端子
４１  ｎベース領域
４２  ｐウェル領域
４３  シャントＭＯＳのチャネル領域
４４  デプレッションＭＯＳのチャネル領域
４６  デプレッションＭＯＳのチャネル領域
５０  Ｕ相上アーム
５１  Ｖ相上アーム
５２  Ｗ相上アーム
５３  Ｕ相下アーム
５４  Ｖ相下アーム
５５  Ｗ相下アーム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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