(57)【要約】      （修正有）【課題】送信側、受信側のインピ−ダンスをあわせ、ノイズの発生を抑える。【解決手段】第１の差動出力回路と、第２の差動出力回路と、第３の差動出力回路を備え、第３の差動出力回路の差動出力は、第１の差動出力回路の差動対を駆動する電流パスに挿入され、電流源抵抗として、互いに抵抗値が異なる第１、第２の抵抗のうち一方を選択する第１、第２のトランジスタのオン・オフ信号として供給され、第２の差動出力回路の差動対を駆動する電流パスに挿入され、電流源抵抗として互いに抵抗値が異なる第３、第４の抵抗のうち一方を選択する第３、第４のトランジスタのオン・オフ信号として供給され、第１、第２の差動出力回路の差動出力が第１、第２の差動伝送路に接続され、第１、第２の差動伝送路に差動入力端子が接続された第１、第２の差動入力回路と、第１、第２の差動伝送路の各一つの伝送路に差動入力端子が接続された第３の差動入力回路を備える。【選択図】図１
2010213108.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を入力し差動で出力する第１の差動出力回路と、
第２の信号を入力し差動で出力する第２の差動出力回路と、
第３の信号を入力し差動で出力する第３の差動出力回路と
を備え、
前記第３の差動出力回路の差動出力信号は、
前記第１の差動出力回路の第１の差動対を駆動する電流パスに挿入される第１、第２のトランジスタを相補にオン・オフ制御することで、前記第１の差動対の前記電流パスに挿入される電流源抵抗として互いに異なる抵抗値の第１、第２の抵抗のうちの一方を選択するとともに、
前記第２の差動出力回路の第２の差動対を駆動する電流パスに挿入される第３、第４のトランジスタを相補にオン・オフ制御することで、前記第２の差動対の前記電流パスに挿入される電流源抵抗として互いに異なる抵抗値の第３、第４の抵抗のうちの一方を選択し、
前記第１の差動出力回路の差動出力は第１の差動伝送路に接続され、
前記第２の差動出力回路の差動出力は第２の差動伝送路に接続される、ことを特徴とする差動伝送回路。
【請求項２】
前記第１の差動伝送路の正相、逆相信号を差動入力する第１の差動入力回路と、
前記第２の差動伝送路の正相、逆相信号を差動入力する第２の差動入力回路と、
前記第１、第２の差動伝送路の各正相信号同士、又は、前記第１、第２の差動伝送路の各逆相信号同士を差動入力する第３の差動入力回路と、
を備えた、ことを特徴とする請求項１記載の差動伝送回路。
【請求項３】
前記第１の差動伝送路の正相、逆相信号を差動入力する第１の差動入力回路と、
前記第２の差動伝送路の正相、逆相信号を差動入力する第２の差動入力回路と、
前記第１の差動伝送路のコモン電圧と前記第２の差動伝送路のコモン電圧を差動入力する第３の差動入力回路と、
を備えた、ことを特徴とする請求項１記載の差動伝送回路。
【請求項４】
前記第１の抵抗の抵抗値と前記第３の抵抗は等しく、
前記第２の抵抗の抵抗値と前記第４の抵抗は等しく、
前記第１の差動出力回路において、前記第１の差動対の電流パスに挿入される前記電流源抵抗が前記第１の抵抗のとき、前記第２の差動出力回路において、前記第２の差動対の電流パスに挿入される前記電流源抵抗は前記第４の抵抗とされ、
前記第１の差動出力回路において、前記第１の差動対の電流パスに挿入される前記電流源抵抗が前記第２の抵抗のとき、前記第２の差動出力回路において、前記第２の差動対の電流パスに挿入される前記電流源抵抗は前記第３の抵抗とされる、ことを特徴とする請求項１乃至３のいずれか１項に記載の差動伝送回路。
【請求項５】
前記第３の差動出力回路の差動出力信号の正相信号と逆相信号が前記第１、第２のトランジスタの制御端子にそれぞれ入力され、
前記第３の差動出力回路の差動出力信号の逆相信号と正相信号が前記第３、第４のトランジスタの制御端子にそれぞれ入力され、
前記第１の抵抗と前記第１のトランジスタの第１の直列回路と、前記第２の抵抗と前記第２のトランジスタの第２の直列回路とが、前記第１の差動対の電流駆動端子と電源端子間に並列に接続され、
前記第３の抵抗と前記第３のトランジスタの第３の直列回路と、前記第４の抵抗と前記第４のトランジスタの第４の直列回路とが、前記第２の差動対の電流駆動端子と電源端子間に並列に接続され、
前記第３の差動出力回路の差動出力に基づき、前記第１のトランジスタがオンのとき、前記第２、第３のトランジスタはオフし、前記第４のトランジスタはオンし、
前記第３の差動出力回路の差動出力に基づき、前記第１のトランジスタがオフのとき、前記第２、第３のトランジスタはオンし、前記第４のトランジスタはオフする、ことを特徴とする請求項１乃至４のいずれか１項に記載の差動伝送回路。
【請求項６】
少なくとも３組の差動信号を２対の差動伝送路で伝送する伝送回路であって、
第１、第２の差動伝送路にそれぞれ接続する第１、第２の差動出力バッファの各電流パスに挿入されたトランジスタ対の制御端子に、第３の差動出力バッファの差動出力をそれぞれ接続し、
前記第３の差動出力バッファの差動出力により、前記第１、第２の差動出力バッファの駆動能力をアンバランスにする、ことを特徴とする差動伝送回路。
【請求項７】
前記第１、第２の差動伝送路をそれぞれ差動で受ける第１、第２の差動入力バッファ回路と、
前記第１、第２の差動伝送路の正相信号同士、又は、逆相信号同士、又は中点電圧同士を差動で受ける第３の差動入力バッファ回路と、
を備えたことを特徴とする請求項６記載の差動伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動伝送回路に関し、特に伝送路に信号重畳を行う差動出力バッファおよび差動入力バッファの技術に関する。
【背景技術】
【０００２】
半導体集積回路の高速化に伴って出力端子の信号が、高速に動作すなわち信号の立ち上がり、立ち下がり時間が短くなってきている。一般的に使用されるグランド電位に対して信号を変動させるシングル伝送方式に代わって高速信号の伝送が可能な平衡伝送（以下、「差動伝送」という）方式が使用するようになってきた。平衡伝送路は、互いに逆相の信号すなわち差動電圧を伝送するため伝送路の途中で外部からノイズを受けても伝送路にはコモンモ−ドノイズとして入力端に伝わり、入力端ではコモン電圧が変動するだけで差動電圧に影響はなく、問題なく信号を受け取ることができる。
【０００３】
しかし、伝送経路の違いやインピ−ダンスマッチングミスにより、コモン電圧変動が差動電圧変動に変化する。
【０００４】
従来より、コモン電圧変動を抑えるための各種提案がなされている。
【０００５】
逆に、平衡伝送路に他の信号を重畳し、伝送線路数の削減をする構成も提案されている。伝送路を工夫することで、コモン電圧変動を問題なく伝送する伝送路が示され、伝送路の削減ができることが示されているが、差動出力バッファに他の信号を重畳する際に、信号の反射が発生しノイズの原因になるため、ノイズの発生無く、他の信号を重畳させる技術が必要になる。
【０００６】
図９は、特許文献１（特開２００６−１００７９７号公報、図６（ｂ））の構成を示す図である。なお、図９において、各要素に付された参照番号は、特許文献１の図６（ｂ）から変更されている。図１０は、図９の回路の動作を示すタイミング図であり、図９の構成を説明するための本願発明者が作成したものである。
【０００７】
特許文献１には、４本必要な伝送路を３本に削減し、信号を重畳する構成が記載されている。シングル信号出力バッファ１０２と差動信号出力バッファ１０１の信号を伝送する際に、シングル信号出力バッファ１０２のグランド電位６４を、差動信号出力バッファ１０１のコモン電圧が発生する混合点８１に接続し、シングル信号出力バッファ１０２の出力端子６３を伝送路８４−１に接続する。受信側は、２つの抵抗２１、２２の接続点に接続されている端子６０−３にコモン電圧を生成し、差動入力バッファ９１の入力端子２８−３に入力する。同様に、差動入力バッファ９１のもう一方の入力端子２７−３はシングル信号出力バッファ１０２の出力信号６３が伝送路８４−１を介して入力される。
【０００８】
差動入力バッファ９１に入力される信号波形は図８に示すようなものとなり、差動入力バッファ９１の入力端子２７−３には信号７５が、入力端子２８−３には信号７２が入力される。
【０００９】
差動入力バッファ９１は、シングル信号出力バッファ１０２の出力信号を受信でき、４本必要な伝送線路数を３本に削減できる。
【００１０】
非特許文献１において、信号反射が発生する配線長は「クリティカルレングス」あるいは「電気長」と呼ばれ、信号の立ち上がり時間に信号が進む距離の１／６の長さ以上がこれに相当することが記載されている。
【００１１】
例えば信号の立ち上がり時間が１００ｐＳの１／６の時間で信号が進む距離は、式（１）で計算できる。
【００１２】
変化時間×信号伝播速度／√比誘電率／６
【００１３】
１００×１０−１２（秒）×３００×１０９（ｍｍ／秒）／√４／６
＝２．５ｍｍ  （ただし、比誘電率は４としている）      （１）
【００１４】
特許文献２には、４本の信号線を用いて３つの差動信号を伝送する場合に、信号線の終端で差動信号が反射してしまうことを防止することが可能な差動信号伝送システムとして、コモン電圧として第３の差動信号の一方の信号を用いて第１の差動信号が伝送される１対の信号線の間に接続された第１の終端抵抗の中点と、コモン電圧として第３の差動信号の他方の信号を用いて第２の差動信号が伝送される１対の信号線の間に接続された第２の終端抵抗の中点とを中点接続部が接続し、第１の終端抵抗の中点と第２の終端抵抗の中点とが第３の差動信号の仮想グランドとなり、第３の差動信号に関連する終端抵抗のインピーダンスと第３の差動信号に関連する信号線のインピーダンスとを調整でき、第３の差動信号の反射を防止できるようにした構成が開示されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００６−１００７９７号公報
【特許文献２】特開２００４−３５６７１４号公報
【非特許文献】
【００１６】
【非特許文献１】「シグナルインテグリティと基板設計の基礎」、ザイリンクス＆アジレントテクノロジ、第４−２１頁、
【発明の概要】
【発明が解決しようとする課題】
【００１７】
以下に本発明による関連技術の分析を与える。
【００１８】
式（１）から、図９において、グランド電位６４から混合点８１までの配線長を２．５ｍｍ以内に作りこめば、信号反射６１は発生せず問題ないが、プリント基板上で実現する際には難しく、配線長が２．５ｍｍを越え、前記問題が発生することが非特許文献１には記載されている。
【００１９】
図９に示したような構成により、コモン電圧を変動させる場合、下記問題が発生する。
【００２０】
クリティカルレングス以上の配線長を持つ回路構成の場合には、インピ−ダンスマッチングがされている、差動信号出力バッファ１０１の出力端子６５、出力端子６６間と伝送路８５−１、伝送路８５−２に接続される端子５７、端子５８間は、１００Ωに設定されているので問題ないが、混合点８１と端子８０間のインピ−ダンスは、抵抗６７、６８と伝送路８４−１、８５−１、伝送路８５−２が複雑に絡み合い、このため、所望の値に作りこむことが非常に難しい。
【００２１】
混合点８１と端子８０間のインピ−ダンスを、作りこめたとしても非常に高価なものになることから、シングル信号出力バッファ１０２の出力端子６３、グランド電位６４間のインピ−ダンスにあわせこむことができずに、混合点８１とグランド電位６４接続間で信号反射６１が起こる。
【００２２】
同様に、インピ−ダンスマッチングができない出力端子６３と伝送路８４−１の端子８０間で信号反射６２が発生する。
【００２３】
このため、シングル信号出力バッファ１０２のグランド電位６４と混合点８１間に信号反射６１が、同様に出力端子６３と端子８０間に信号反射６２が発生し、図８のノイズ７４が発生し、差動入力バッファ９１にも伝播し誤動作が発生する。
【００２４】
図１１は、前記したノイズの一例を示したものであり、本願発明者が作成したものである。図１１において、７４は、信号反射によるノイズでの波形ある。図１１は、図１０のノイズ発生部分である時間７７〜時間７８を拡大したものである。
【００２５】
時間７６のときに、信号７５と信号７２の大小関係が逆転してしまっている。差動入力バッファ９１は逆転した信号を受け取り誤動作してしまう。差動出力バッファ９１の定電流源用の抵抗を２つ持ち、前記抵抗をトランジスタにより切り替えることでコモン電圧を変動させ、差動出力バッファ９２も同様の構成をとり、双方のトランジスタの切り替えを逆にする。
【課題を解決するための手段】
【００２６】
本発明は、上記問題点の少なくとも１つを解決するため、概略以下の構成とされる。
【００２７】
本発明によれば、少なくとも３組の差動信号を２対の差動伝送路で伝送する伝送回路であって、第１、第２の差動伝送路にそれぞれ接続する第１、第２の差動出力バッファの各電流パスに挿入されたトランジスタ対の制御端子に、第３の差動出力バッファの差動出力をそれぞれ接続し、前記第３の差動出力バッファの差動出力により、前記第１、第２の差動出力バッファの駆動能力をアンバランスにする差動伝送回路が提供される。本発明において、前記第１、第２の差動伝送路を差動で受ける第１、第２の差動入力バッファと、前記第１、第２の差動伝送路の一方、又は中点電圧を差動で受ける第３の差動入力バッファとを備えている。
【発明の効果】
【００２８】
本発明によれば、送信側、受信側の回路構成を簡単にし、インピ−ダンスをあわせこむことでノイズの発生を抑え、誤動作が発生しない。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例の回路構成を示す図である。
【図２】図１の抵抗９、１０、１３、１４の抵抗値を変動させたときの出力電圧を示す図である。
【図３】本発明の第１の実施例の動作を説明するタイミング図である。
【図４】本発明の第１の実施例の入力端子状態と出力端子電圧の関係を一覧で示す図である。
【図５】本発明の第２の実施例の回路構成を示す図である。
【図６】図４の抵抗９、１０−１、１３、１４−１の抵抗値を変動させたときの出力電圧を示す図である。
【図７】本発明の第２の実施例の動作を説明するタイミング図である。
【図８】本発明の第２の実施例の入力端子状態と出力端子電圧の関係を一覧で示す図である。
【図９】特許文献１の構成を示す図である。
【図１０】図９のタイミング動作を示す図である
【図１１】図１０の時間７７〜時間７８間の拡大図である。
【発明を実施するための形態】
【００３０】
本発明によれば、送信側は、第１乃至第３の差動出力信号をそれぞれ出力する第１乃至第３の差動出力バッファ(差動出力回路）を備え、第１の差動出力バッファ(差動出力回路）の定電流源用の第１、第２の抵抗を備え、第３の差動出力バッファ(差動出力回路）からの第３の差動出力信号により、前記第１、第２の抵抗の選択をトランジスタにより切り替えることで、コモン電圧を変動させ、第２の差動出力バッファも同様の構成をとり、第１、第２の差動出力バッファのトランジスタの切り替えを逆にする。第１、第２の差動出力バッファの差動出力は第１、第２の差動伝送路にそれぞれ接続される。受信側では、第１、第２の差動伝送路の差動信号（正相、逆相信号）をそれぞれ差動で受ける第１、第２の差動入力バッファ（差動入力回路）と、第１、第２の差動伝送路の正相信号同士、又は逆相信号同士、又は中点電圧同士を差動で受ける第３の差動入力バッファ（差動入力回路）を備える。かかる構成により、送信側、受信側の回路構成を簡素化し、インピ−ダンスを合わせ込むことで、ノイズの発生を抑え、誤動作の発生が回避される。本発明によれば、第３の差動出力バッファ(差動出力回路）の差動出力により、第１、第２の差動出力バッファ(差動出力回路）のドライブの能力（オフセット、ゲイン等）を変調し、受信側の第３の差動入力バッファ（差動入力回路）で第３の差動出力信号を復調する。
【００３１】
本発明は、第１の信号を差動入力し差動で出力する第１の差動出力バッファ(差動出力回路)（１）と、第２の信号を差動入力し差動で出力する第２の差動出力バッファ(差動出力回路)（２）と、第３の信号を差動入力し差動で出力する第３の差動出力バッファ(差動出力回路)（３）とを備えている。第３の差動出力バッファ(差動出力回路)（３）の差動出力（１５、１６）は、第１の差動出力バッファ(差動出力回路)（１）の第１の差動対（４１、４２）を駆動する電流パスに挿入され、電流源抵抗として、互いに抵抗値が異なる第１、第２の抵抗（１４、１３）のうち一方を選択する第１、第２のトランジスタ（１１、１２）のオン・オフ信号として供給されるとともに、第２の差動出力バッファ(差動出力回路)（２）の第２の差動対（４３、４４）を駆動する電流パスに挿入され、電流源抵抗として互いに抵抗値が異なる第３、第４の抵抗（９、１０）のうち一方を選択する第３、第４のトランジスタ（１８、１７）のオン・オフ信号として供給される。第１の差動出力バッファ(差動出力回路)（１）の差動出力が第１の差動伝送路（８４）に接続され、第２の差動出力バッファ(差動出力回路)（２）の差動出力が第２の差動伝送路（８５）に接続される。前記第１の抵抗（１４）と前記第４の抵抗（１０）は抵抗値が等しく、前記第２の抵抗（１３）と前記第３の抵抗（９）は抵抗値が等しい。本発明においては、第３の差動出力バッファ(差動出力回路)（３）の差動出力（１５、１６）により相補にオン・オフ制御される前記第１、第２のトランジスタ（１１、１２）で選択され、前記第１の差動対を駆動する抵抗の抵抗値と、前記第３の差動出力バッファ(差動出力回路)の差動出力（１５、１６）により相補にオン・オフ制御される前記第３、第４のトランジスタ（１８、１７）で選択され、前記第２の差動対（４３、４４）を駆動する抵抗の抵抗値とが互いに異なる。
【００３２】
本発明において、第１の差動伝送路（８４）の終端抵抗（５８）の両端に差動入力端子が接続された第１の差動入力バッファ(差動入力回路）（９０）と、第２の差動伝送路（８５）の終端抵抗（５９）の両端に差動入力端子が接続された第２の差動入力バッファ(差動入力回路)（９２）と、第１の差動伝送路（８４）と第２の差動伝送路（８５）の各正相信号（終端抵抗５８、５９の一端の正相信号）、又は各逆相信号（終端抵抗５８、５９の他端の逆相信号）を差動入力する第３の差動入力バッファ(差動入力回路)（９１）と、を備えている。あるいは、第３の差動入力バッファ(差動入力回路)（９１）は、第１の差動伝送路（８４）と第２の差動伝送路（８５）の終端抵抗の中点電圧を差動入力する構成としてもよい。以下実施例に即して説明する。
【実施例】
【００３３】
＜実施例１＞
図１は、本発明の第１実施例の構成を示す図である。図１には、差動出力バッファと伝送路と差動入力バッファの回路構成が示されている。
【００３４】
図９に示した構成では、差動出力バッファ１組、シングル出力バッファ１組を用いて説明しているが、本実施例では、差動出力バッファ１を追加し、差動出力バッファを３組用いた例に即して説明する。
【００３５】
図１を参照すると、差動出力バッファ１は、
ソースが共通接続され、入力端子２９、３０にゲートが接続され、ドレインがそれぞれ負荷抵抗５１、５２を介して電源ＶＤＤに接続され、差動対を構成するＮＭＯＳトランジスタ４１、４２と、
ＮＭＯＳトランジスタ４１、４２の共通ソースとグランド間に並列に接続された、抵抗１３とＮＭＯＳトランジスタ１２の直列回路と、抵抗１４とＮＭＯＳトランジスタ１１の直列回路と、
を備えている。抵抗５１とＮＭＯＳトランジスタ４１のドレインの接続点と、抵抗５２とＮＭＯＳトランジスタ４２のドレインの接続点は差動出力バッファ１の出力３３、３４として差動の伝送路８４に接続される。
【００３６】
ＮＭＯＳトランジスタ１１、１２の一方は、そのゲート電圧がＨｉｇｈとされオン状態とされ、他方のＮＭＯＳトランジスタのゲート電圧はＬｏｗとされ、オフ状態とされ、オン状態のＮＭＯＳトランジスタは差動対（４１、４２）を駆動する定電流源として機能する。
【００３７】
差動出力バッファ２は、
ソースが共通接続され、入力端子３１、３２にゲートが接続され、ドレインがそれぞれ負荷抵抗５３、５４を介して電源ＶＤＤに接続され差動対を構成するＮＭＯＳトランジスタ４３、４４と、
ＮＭＯＳトランジスタ４３、４４の共通ソースとグランド間に並列に接続された、抵抗９とＮＭＯＳトランジスタ１８の直列回路と、抵抗１０とＮＭＯＳトランジスタ１７の直列回路と、
を備えている。抵抗５３とＮＭＯＳトランジスタ４３のドレインの接続点と、抵抗５４とＮＭＯＳトランジスタ４４のドレインの接続点は、差動出力バッファ２の出力３５、３６として差動の伝送路８５に接続される。
【００３８】
ＮＭＯＳトランジスタ１７、１８の一方は、そのゲート電圧がＨｉｇｈとされオン状態とされ、他方のＮＭＯＳトランジスタのゲート電圧はＬｏｗとされ、オフ状態とされ、オン状態のＮＭＯＳトランジスタは差動対（４３、４４）を駆動する定電流源として機能する。
【００３９】
差動出力バッファ３は、
ソースが共通接続され、抵抗５７を介してグランドに接続され、入力端子５、６にゲートが接続され、ドレイがンそれぞれ負荷抵抗５５、５６を介して電源ＶＤＤに接続され差動対を構成するＮＭＯＳトランジスタ４５、４６を備えている。抵抗５５とＮＭＯＳトランジスタ４５のドレインの接続点と、抵抗５６とＮＭＯＳトランジスタ４６のドレインの接続点は差動出力１５、１６として、差動出力バッファ１のＮＭＯＳトランジスタ１１、１２のゲートにそれぞれ接続され、また差動出力バッファ２のＮＭＯＳトランジスタ１８、１７のゲートにそれぞれ接続されている。
【００４０】
差動出力バッファ１の出力３３、３４に接続する伝送路８４は、受信側（伝送路８４の終端抵抗５８の両端）で、差動入力バッファ９０の差動入力端子２３、２４に接続される。
【００４１】
差動出力バッファ２の出力３５、３６に接続する伝送路８５は、受信側（伝送路８４の終端抵抗５９の両端）で差動入力バッファ９２の差動入力端子２５、２６に接続される。
【００４２】
入力端子２３と２５は、差動入力バッファ９１の差動入力端子２７、２８に接続される。
【００４３】
図９の例では、差動出力バッファの出力先に信号を混合するために、抵抗器を使用していたが、本実施例では、図１のように、差動出力バッファ１の定電流源となる抵抗１３、抵抗１４を、ＮＭＯＳトランジスタ１１、１２で切り替えることにより変化させる。
【００４４】
抵抗１３、抵抗１４の抵抗値を変化させたときに、差動出力バッファ１の出力３３、出力３４は、図２のように変動する。図２において、横軸は電流源用の抵抗値（Ω）、縦軸は差動出力バッファの出力電圧（Ｖ）である。抵抗１３を１００Ω、抵抗１４を３００Ωに設定することで、ＮＭＯＳトランジスタ１１がオフのときは、抵抗１４が定電流源用の抵抗として接続され、ＮＭＯＳトランジスタ１２がオンのときは、抵抗１３が定電流源用の抵抗として接続される。
【００４５】
図２のグラフを参照すると、ＮＭＯＳトランジスタ１１がオンのときは、差動出力バッファ１の出力３３、出力３４が１．４〜１．６Ｖ、ＮＭＯＳトランジスタ１２がオンのときは差動出力バッファ１の出力３３、出力３４が０．８Ｖ〜１．２Ｖに変動する。
【００４６】
ＮＭＯＳトランジスタ１１、１２の切り替えは、差動出力バッファ３の出力１５、１６をトランジスタ１１、１２のゲ−トに入力する。
【００４７】
差動出力１５と１６は相補とされるため、トランジスタ１１、１２は一方がオンのとき他方はオフとされ、抵抗１３、１４も排他的（相補的）に選択される。
【００４８】
差動出力バッファ２のＮＭＯＳトランジスタ１７、１８は、差動バッファ３の差動出力１５、１６との接続を、差動出力バッファ１のＮＭＯＳトランジスタ１１、１２とは逆に接続することで、差動出力バッファ１のＮＭＯＳトランジスタ１２がオンのときは、差動出力バッファ２のＮＭＯＳトランジスタ１７がオンになることで、抵抗９、抵抗１０を排他的に切り替え、差動出力バッファ１の出力３３、出力３４が０．８Ｖ〜１．２Ｖのときは、差動出力バッファ２の出力３５、出力３６は１．４〜１．６Ｖになり、逆に差動出力バッファ１の出力３３、出力３４が１．４〜１．６Ｖのときは、差動出力バッファ２の出力３５、出力３６が０．８Ｖ〜１．２Ｖになる。
【００４９】
受信側では、伝送路８４を介した端子２３と伝送路８５を介した端子２５を差動入力バッファ９１に入力することで差動出力バッファ３の信号を差動入力バッファ９１で受信できる。
【００５０】
図３は、図１の回路の動作例を示すタイミング図である。図４は、図１の回路の入力端子状態と出力端子電圧を一覧にして示す図である。
【００５１】
時間３７は、
入力端子２９が１（Ｈｉｇｈ）、入力端子３０が０（Ｌｏｗ）、
入力端子５が０（Ｌｏｗ）、入力端子６が１（Ｈｉｇｈ）、
入力端子３１が０（Ｌｏｗ）、入力端子３２が１（Ｈｉｇｈ）
のときの状態を示している。
【００５２】
このとき、差動出力バッファ１の定電流源抵抗は、端子１５が１（Ｈｉｇｈ）になっていることから、ＮＭＯＳトランジスタ１１がオンになり、抵抗１４の３００Ωが選択される。このため、差動出力バッファ１の出力３３、出力３４は、図２から１．４Ｖ〜１．６Ｖになり、伝送路８４を介した端子２３の電圧は、伝送路８５を介した端子２５の電圧（１．２Ｖ）よりも高くなり、差動入力バッファ９１の出力は１（Ｈｉｇｈ）となる。
【００５３】
差動入力バッファ９０は端子２３が１．４Ｖ、端子２４が１．６Ｖのため０（Ｌｏｗ）を出力する。
【００５４】
差動入力バッファ９２は端子２５が１．２Ｖ、端子２６が０．８Ｖのため１（Ｈｉｇｈ）を出力する。
【００５５】
時間３８は、
入力端子２９が０（Ｌｏｗ）、入力端子３０が１（Ｈｉｇｈ）、
入力端子５が１（Ｈｉｇｈ）、入力端子６が０（Ｌｏｗ）、
入力端子３１が０（Ｌｏｗ）、入力端子３２が１（Ｈｉｇｈ）
のときの状態を示している。
【００５６】
このとき、差動出力バッファ１の定電流源抵抗は、端子１６が１（Ｈｉｇｈ）になっていることから、ＮＭＯＳトランジスタ１２がオンになり、抵抗１３の１００Ωが選択される。このため、差動出力バッファ１の出力３３、出力３４は、図２から、０．８Ｖ〜１．２Ｖになり、伝送路８４を介した端子２３の電圧（１．２Ｖ）は、伝送路８５を介した端子２５の電圧（１．６Ｖ）よりも低くなり、差動入力バッファ９１の出力は０（Ｌｏｗ）となる。
【００５７】
差動入力バッファ９０は端子２３が１．２Ｖ、端子２４が０．８Ｖのため１（Ｈｉｇｈ）を出力する。
【００５８】
差動入力バッファ９２は端子２５が１．６Ｖ、端子２６が１．４Ｖのため１（Ｈｉｇｈ）を出力する。
【００５９】
上述したように、端子２３、端子２４、端子２５、端子２６の差動電圧振幅を変動させることにより、従来、６本必要であった伝送線路を、４本に削減でき、差動出力バッファ３の信号を、受信側の差動入力バッファ９１が受け取ることができる。
【００６０】
本実施例の構成では、差動出力バッファ１の出力３３、３４が伝送路８４に、差動出力バッファ２の出力３５、３６が伝送路８５に直接接続されることから、従来例で問題になった抵抗６７、６８が接続されることによる、インピ−ダンスマッチングミスが無く、信号反射６１（図９参照）が無く、ノイズ７４（図１０参照）が発生しない。このため、差動入力バッファ９１は差動出力バッファ３の信号を問題なく受信することができる。
【００６１】
また、差動出力バッファ３の出力１５、１６が差動出力バッファ１、２のトランジスタ１１、トランジスタ１２、トランジスタ１７、トランジスタ１８のゲ−トに接続されているが、差動出力バッファ３の出力インピ−ダンスは、所望の値に設計でき、差動出力バッファ３の出力インピ−ダンスに、ＮＭＯＳトランジスタ１１、１２のゲ−ト間、ＮＭＯＳトランジスタ１７、１８のゲ−ト間を終端することで、信号反射によるノイズの発生は無い。
【００６２】
上記したように、本実施例によれば、差動出力バッファの出力に直接伝送路を接続できるので、図９の抵抗６７、６８、２１、２２が不要になり伝送路を接続する回路が簡単になり、受信側の回路規模も少なく、電流出力型の差動信号伝送方式ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）でも問題なく適用できる。
【００６３】
なお、図１において、差動出力バッファ１において、ＮＭＯＳトランジスタ１１、１２は、オン時、差動対（４１、４２）に駆動電流を供給する電流源トランジスタとして機能するが、スイッチ（パス）トランジスタで構成し、ＮＭＯＳトランジスタ１１、１２のソースを共通接続し、共通接続されたソースとグランド間に１つの定電流源を備えた構成としてもよい。差動出力バッファ２についても同様のことがいえる。
【００６４】
＜実施例２＞
図５は、本発明の第２の実施例の構成を示す図である。図５において、図１と同一要素には同一の参照番号が付されている。なお、図５において信号にも図１と同一の参照番号が付されているが、例えば信号波形が相違する場合、参照番号に“−１”を付してある。図５を参照すると、本実施例においては、定電流源となる抵抗１４−１、１０−１を２００Ωに設定し、端子３３、端子３４、端子３５、端子３６の差動電圧振幅を狭くした例である。
【００６５】
受信側はコモン電圧変動を検出する抵抗１９、２０が端子２３と端子２４の間に、抵抗２１、２２が端子２５と２６の間にそれぞれ接続されている。
【００６６】
定電流源となる抵抗１３、１４−１、９、１０−１をＮＭＯＳトランジスタ１１、１２、１７、１８で切り替える点は、前記実施例と同様であるが、抵抗１４−１と抵抗１０−１を２００Ωにすることで、差動出力電圧は、図５のようになり、図２とは相違する。
【００６７】
ＮＭＯＳトランジスタ１１がオンのときは、抵抗１４−１が定電流源用の抵抗として接続され、ＮＭＯＳトランジスタ１２がオンのときは、抵抗１３が定電流源用の抵抗として接続される。図５のグラフから、ＮＭＯＳトランジスタ１１がオンのときは、端子４７（中点端子）にコモン電圧４０が１．３Ｖ、ＮＭＯＳトランジスタ１２がオンのときはコモン電圧４１が１Ｖに変動する。
【００６８】
逆に差動出力バッファ１のＮＭＯＳトランジスタ１２がオンのときは、差動出力バッファ２のＮＭＯトランジスタ１７がオンになることで、端子４７のコモン電圧４１は１Ｖに、端子４８（中点端子）のコモン電圧４０は１．３Ｖになり、逆に端子４７のコモン電圧４０が１．３Ｖのときは、端子４８のコモン電圧４１は１Ｖになる。
【００６９】
受信側では差動出力バッファ１、２のコモン電圧変動をそれぞれ端子４７、端子４８で検出し、差動入力バッファ９１に入力することで差動出力バッファ３の信号を差動入力バッファ９１で受信できる。すなわち、差動入力バッファ９１は、伝送路８４の正相（非反転）端子と逆相（反転）端子間の抵抗１９、２０の接続点（伝送路８４の終端抵抗の中点）と、伝送路８５の正相（非反転）端子と逆相（反転）端子間の抵抗２１、２２の接続点（伝送路８５の終端抵抗の中点）とに差動入力端子が接続されている。
【００７０】
図７は、図６の回路の動作を説明するためのタイミング図である。図８は、入力端子状態と出力端子電圧に関係を表形式にまとめ一覧で示す図である。
【００７１】
図７において、時間３７は、入力端子２９が１（Ｈｉｇｈ）、入力端子３０が０（Ｌｏｗ）、入力端子５が０（Ｌｏｗ）、入力端子６が１（Ｈｉｇｈ）、入力端子３１が０（Ｌｏｗ）、入力端子３２が１（Ｈｉｇｈ）のときの状態を示し、差動出力バッファ１の定電流源抵抗は端子１５が１（Ｈｉｇｈ）になっていることから，ＮＭＯＳトランジスタ１１がオンになり，抵抗１４−１の２００Ωが選択される。このため、差動出力バッファ１のコモン電圧が発生する端子４７は、図６のＥに示すように１．３Ｖになり、入力端子２７−１は１．３Ｖ、端子４８は１Ｖになり、入力端子２８−１は１Ｖになり差動入力バッファ９１は１（Ｈｉｇｈ）を出力する。
【００７２】
時間３８では、差動出力バッファ１の定電流源抵抗は端子１６が１（Ｈｉｇｈ）になっていることから、ＮＭＯＳトランジスタ１２がオンになり、抵抗１３の１００Ωが選択されているため、差動出力バッファ１のコモン電圧が発生する端子４７の電圧は、図６の４Ｆに示すように１Ｖになり、入力端子２７−１は１Ｖ、端子４８の電圧は１．３Ｖになり、入力端子２８−１は１．３Ｖになり差動入力バッファ９１は０（Ｌｏｗ）を出力する。
【００７３】
差動入力バッファ９０は端子２３−１が１．２Ｖ、端子２４−１が０．８Ｖのため１（Ｈｉｇｈ）を出力する。
【００７４】
差動入力バッファ９２は端子２５−１が１．５Ｖ、端子２６が１．２Ｖのため１（Ｈｉｇｈ）を出力する。
【００７５】
定電流源となる抵抗１４−１、１０−１を２００Ωに設定し、端子３３、端子３４、端子３５、端子３６の差動電圧振幅を狭くすることで電圧範囲を減らすことができるため伝送路や受信側の入力バッファ能力の性能が低くても正常動作させられる。
【００７６】
以上説明したように、本発明によれば差動出力バッファの出力に直接伝送路が接続される構成としたことにより、信号の反射や劣化の発生を回避し、差動出力バッファ３の信号に、ノイズが乗らず、このため、差動入力バッファ９１は正常に動作する。
【００７７】
なお上記実施例では差動出力バッファ、差動入力バッファとして差動対をＮＭＯＳトランジスタで構成した例を説明したが、ＰＭＯＳトランジスタで構成した場合についても、トランジスタの極性を変えるだけで同様にして構成することができる。
【００７８】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７９】
１、２、３  差動出力バッファ（差動出力回路）
５、６、２９、３０、３１、３２  入力端子
１１、１２、１７、１８、４１、４２、４３、４４、４５、４６  ＮＭＯＳトランジスタ
９、１０、１０−１、１３、１４、１４−１  抵抗（定電流源抵抗）
１５、１６  差動出力端子（端子）
１９、２０、２１、２２  抵抗
２３、２３−１、２４、２４−１  差動入力端子（端子）
２５、２５−１、２６  差動入力端子（端子）
２７、２８  差動入力端子（端子）
２７−１、２７−３  入力端子
２８−１、２８−３  入力端子
２９、２９−１  入力端子
３３、３４  差動出力端子（端子）
３５、３６  差動出力端子（端子）
４０、４１  コモン電圧
４７、４８  中点（端子）
５１、５２、５３、５４、５５、５６  抵抗
５７  抵抗
５８、５９  終端抵抗
６０−３  端子
６１、６２  反射
６３  出力端子
６４  グランド電位
６７、６８  抵抗
７２、７５  信号
７４  ノイズ
７６、７７、７８  時間
８０  端子
８１  混合点
８４、８４−１、８５、８５−１、８５−２  伝送路
９０、９１、９２  差動入力バッファ（差動入力回路）
１０１  差動信号出力バッファ（差動出力回路）
１０２  シングル信号出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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