(57)【要約】【課題】充分な長さのリセット期間を安定して得ることができるパワーオンリセット回路を提供する。【解決手段】電源電圧ＶＤＤの値が第１閾値以上になると、第１スタートアップ回路２０によりバンドギャップリファレンス回路１０の安定動作が開始され、バンドギャップリファレンス回路１０から第１電圧値ＶＡが出力される。電源電圧の値が第１閾値より大きい第２閾値以上になると、第２スタートアップ回路４０により電圧分割回路３０のＰＭＯＳトランジスタＭＰ３がオン状態となり、電圧分割回路３０から出力される第２電圧値ＶＢは、抵抗器Ｒ３１，Ｒ３２の抵抗比に応じて電源電圧の値が分割された値となる。電圧比較回路５０から、第２電圧値ＶＢが第１電圧値ＶＡより小さいときにリセットレベルの電圧値が出力され、第２電圧値ＶＢが第１電圧値ＶＡ以上になると電源電圧レベルの電圧値が出力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧が供給され所定の第１電圧値を出力するバンドギャップリファレンス回路と、
前記電源電圧の値が第１閾値以上になると前記バンドギャップリファレンス回路の安定動作を開始させる第１スタートアップ回路と、
前記電源電圧が供給される電源電圧端子と出力端子との間に直列的に設けられたスイッチおよび第１抵抗器と、前記出力端子と接地端子との間に設けられた第２抵抗器とを有し、前記出力端子から第２電圧値を出力する電圧分割回路と、
前記電源電圧の値が前記第１閾値より大きい第２閾値以上になると前記電圧分割回路の前記スイッチを閉じさせる第２スタートアップ回路と、
前記バンドギャップリファレンス回路から出力された第１電圧値と、前記電圧分割回路から出力された第２電圧値とを入力し、前記第２電圧値が前記第１電圧値より小さいときにリセットレベルの電圧値を出力し、前記第２電圧値が前記第１電圧値以上になると電源電圧レベルの電圧値を出力する電圧比較回路と、
を備えることを特徴とするパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット回路に関するものである。
【背景技術】
【０００２】
パワーオンリセット回路は、様々な電子機器において電源電圧の供給開始後の安定動作を確保するために用いられる。すなわち、電子機器に供給される電源電圧の値は、供給開始時の接地電位レベルから次第に上昇していき、やがて一定のレベルに達する。このような次第に上昇していく電源電圧値が直接に電子機器内の各回路に与えると、電子機器は正常動作し得ない場合がある。そこで、パワーオンリセット回路は、電源電圧値の上昇の過程において、電源電圧値が閾値未満であるときにはリセットレベルの電圧値を電子機器内の各回路に与え、電源電圧値が該閾値以上になれば該電源電圧レベルの電圧値を電子機器内の各回路に与えることにより、電子機器の安定動作の確保を図る。
【０００３】
このようなパワーオンリセット回路は、特許文献１，２に開示されているように、一般に、バンドギャップリファレンス回路、電圧分割回路および電圧比較回路を備える。バンドギャップリファレンス回路は、供給される電源電圧の値の変動や温度変動があっても、値の変動が小さい電圧値（以下「第１電圧値」という。）を出力することができる。
【０００４】
一方、電圧分割回路は、電源電圧が供給される電源電圧端子と接地端子との間に直列的に接続された第１抵抗器および第２抵抗器を備え、第１抵抗器および第２抵抗器それぞれの抵抗値の比に応じて電源電圧値を分圧した電圧値を、第１抵抗器と第２抵抗器との接続点から出力する。すなわち、電圧分割回路は、電源電圧値に比例した電圧値（以下「第２電圧値」という。）を出力する。
【０００５】
そして、電圧比較回路は、バンドギャップリファレンス回路から出力された第１電圧値と、電圧分割回路から出力された第２電圧値とを入力し、第２電圧値が第１電圧値より小さいときにリセットレベルの電圧値を出力し、第２電圧値が第１電圧値以上になれば電源電圧レベルの電圧値を出力する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５,８６７,０４７号明細書
【特許文献２】米国特許第６,８４７,２４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パワーオンリセット回路は、電源電圧供給開始後の電源電圧値の上昇の過程において、当初は第２電圧値が第１電圧値より大きく、その後の一定期間に亘って第２電圧値が第１電圧値より小さくなり、更にその後に第２電圧値が第１電圧値以上になる。パワーオンリセット回路は、第２電圧値が第１電圧値より小さい期間（以下「リセット期間」という。）において、リセットレベルの電圧値を出力して、電子機器内の各回路をリセットし、その後の電子機器の安定動作の確保を図る。
【０００８】
しかしながら、特許文献１，２に開示されたものを含め従来のパワーオンリセット回路では、上記のリセット期間の長さが不安定である。充分な長さのリセット期間が得られないと、電子機器の安定動作が得られない場合がある。
【０００９】
本発明は、上記問題点を解消する為になされたものであり、充分な長さのリセット期間を安定して得ることができるパワーオンリセット回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るパワーオンリセット回路は、(1) 電源電圧が供給され所定の第１電圧値を出力するバンドギャップリファレンス回路と、(2) 電源電圧の値が第１閾値以上になるとバンドギャップリファレンス回路の安定動作を開始させる第１スタートアップ回路と、(3) 電源電圧が供給される電源電圧端子と出力端子との間に直列的に設けられたスイッチおよび第１抵抗器と、出力端子と接地端子との間に設けられた第２抵抗器とを有し、出力端子から第２電圧値を出力する電圧分割回路と、(4) 電源電圧の値が第１閾値より大きい第２閾値以上になると電圧分割回路のスイッチを閉じさせる第２スタートアップ回路と、(5) バンドギャップリファレンス回路から出力された第１電圧値と、電圧分割回路から出力された第２電圧値とを入力し、第２電圧値が第１電圧値より小さいときにリセットレベルの電圧値を出力し、第２電圧値が第１電圧値以上になると電源電圧レベルの電圧値を出力する電圧比較回路と、を備えることを特徴とする。
【００１１】
本発明に係るパワーオンリセット回路では、電源電圧の値が第１閾値以上になると、第１スタートアップ回路によりバンドギャップリファレンス回路の安定動作が開始され、バンドギャップリファレンス回路から所定の第１電圧値が出力される。一方、電源電圧の値が第１閾値より大きい第２閾値以上になると、第２スタートアップ回路により電圧分割回路のスイッチが閉じられ、電圧分割回路から出力される第２電圧値は、第１抵抗器および第２抵抗器それぞれの抵抗値の比に応じて電源電圧の値が分割された値となる。バンドギャップリファレンス回路から出力された第１電圧値と、電圧分割回路から出力された第２電圧値とは、電圧比較回路に入力される。そして、電圧比較回路から、第２電圧値が第１電圧値より小さいときにリセットレベルの電圧値が出力され、第２電圧値が第１電圧値以上になると電源電圧レベルの電圧値が出力される。
【発明の効果】
【００１２】
本発明によれば、充分な長さのリセット期間を安定して得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係るパワーオンリセット回路１の回路図である。
【図２】本実施形態に係るパワーオンリセット回路１における各電圧値の時間的変化の様子を示す図である。
【図３】本実施形態に係るパワーオンリセット回路１におけるＰＭＯＳトランジスタＭＰ２２の閾値電圧Ｖｔｈｐ，ＮＭＯＳトランジスタＭＮ２２の閾値電圧Ｖｔｈｎおよび 電圧分割回路３０が起動する第２閾値Ｖｔｈ２それぞれのプロセス条件依存性を模式的に示すグラフである。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１５】
図１は、本実施形態に係るパワーオンリセット回路１の回路図である。この図に示されるパワーオンリセット回路１は、バンドギャップリファレンス回路１０、第１スタートアップ回路２０、電圧分割回路３０、第２スタートアップ回路４０および電圧比較回路５０を備える。これらの回路は、共通の電源電圧ＶＤＤが供給される。
【００１６】
バンドギャップリファレンス回路１０は、電源電圧ＶＤＤが供給され所定の第１電圧値ＶＡを出力するものであり、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３、抵抗器Ｒ１１〜Ｒ１７、ダイオードＤ１０〜Ｄ１ＮおよびアンプＡ１を備える。
【００１７】
ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３それぞれのソース端子は、電源電圧ＶＤＤが供給される電源電圧端子に接続されている。ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３それぞれのゲート端子は、アンプＡ１の出力端子に接続されている。
【００１８】
ＰＭＯＳトランジスタＭＰ１１のドレイン端子は、抵抗器Ｒ１１を介してアンプＡ１の反転入力端子に接続され、直列的に接続された抵抗器Ｒ１１および抵抗器Ｒ１２を介して接地端子に接続され、また、ダイオードＤ１０を介して接地端子に接続されている。
【００１９】
ＰＭＯＳトランジスタＭＰ１２のドレイン端子は、抵抗器Ｒ１３を介してアンプＡ１の非反転入力端子に接続され、直列的に接続された抵抗器Ｒ１３および抵抗器Ｒ１４を介して接地端子に接続され、また、抵抗器Ｒ１５の一端に接続されている。抵抗器Ｒ１５の他端は、並列的に接続されたＮ個（Ｎは２以上の整数）のダイオードＤ１１〜Ｄ１Ｎを介して接地端子に接続されている。
【００２０】
抵抗器Ｒ１１および抵抗器Ｒ１３それぞれの抵抗値は互いに等しい。抵抗器Ｒ１２および抵抗器Ｒ１４それぞれの抵抗値は互いに等しい。ダイオードＤ１０〜Ｄ１Ｎそれぞれの順方向電圧は電流の大きさによって異なる。
【００２１】
ＰＭＯＳトランジスタＭＰ１３のドレイン端子は、直列的に接続された抵抗器Ｒ１６および抵抗器Ｒ１７を介して接地端子に接続されている。バンドギャップリファレンス回路１０は、ＰＭＯＳトランジスタＭＰ１３のドレイン端子の電圧値を第１電圧値ＶＡとして出力する。
【００２２】
第１スタートアップ回路２０は、電源電圧ＶＤＤの値が第１閾値Ｖｔｈ１以上になるとバンドギャップリファレンス回路１０の安定動作を開始させるものであり。ＰＭＯＳトランジスタＭＰ２１，ＭＰ２２、ＮＭＯＳトランジスタＭＮ２１，ＭＮ２２およびインバータＩＮＶ２１，ＩＮＶ２２を備える。
【００２３】
ＰＭＯＳトランジスタＭＰ２１，ＭＰ２２それぞれのソース端子は、電源電圧ＶＤＤが供給される電源電圧端子に接続されている。ＰＭＯＳトランジスタＭＰ２１のドレイン端子は、バンドギャップリファレンス回路１０アンプＡ１の反転入力端子に接続されている。ＰＭＯＳトランジスタＭＰ２２のドレイン端子は、ＮＭＯＳトランジスタＭＮ２２のドレイン端子と接続されている。ＮＭＯＳトランジスタＭＮ２１のドレイン端子は、バンドギャップリファレンス回路１０アンプＡ１の非反転入力端子に接続されている。ＮＭＯＳトランジスタＭＮ２１，ＭＰ２２それぞれのソース端子は、接地端子に接続されている。
【００２４】
ＰＭＯＳトランジスタＭＰ２２のドレイン端子は、インバータＩＮＶ２１を介してＭＭＯＳトランジスタＭＮ２１のゲート端子に接続され、また、直列的に接続されたインバータＩＮＶ２１，ＩＮＶ２２を介してＰＭＯＳトランジスタＭＰ２１のゲート端子に接続されている。ＰＭＯＳトランジスタＭＰ２２のゲート端子は、バンドギャップリファレンス回路１０のアンプＡ１の出力端子に接続されている。ＮＭＯＳトランジスタＭＮ２２のゲート端子は、電源電圧端子に接続されている。
【００２５】
ＮＭＯＳトランジスタＭＮ２２のオン抵抗値は、ＰＭＯＳトランジスタＭＰ２２のオン抵抗値より大きい。ＮＭＯＳトランジスタＭＮ２２は、オン抵抗値を大きくするために、ゲート幅Ｗに対してゲート長Ｌが長くなっていて、例えばゲート長Ｌがゲート幅Ｗの１００倍である。
【００２６】
電圧分割回路３０は、電源電圧ＶＤＤが供給される電源電圧端子と出力端子との間に直列的に設けられたＰＭＯＳトランジスタＭＰ３および第１抵抗器Ｒ３１と、出力端子と接地端子との間に設けられた第２抵抗器Ｒ３２とを有し、出力端子から第２電圧値ＶＢを出力する。
【００２７】
ＰＭＯＳトランジスタＭＰ３のソース端子は、電源電圧ＶＤＤが供給される電源電圧端子に接続されている、ＰＭＯＳトランジスタＭＰ３のドレイン端子は、抵抗器Ｒ３１の一端に接続されている。抵抗器Ｒ３１の他端は、抵抗器Ｒ３２を介して接地端子と接続されている。抵抗器Ｒ３１と抵抗器Ｒ３２との接続点が電圧分割回路３０の出力端子となる。
【００２８】
ＰＭＯＳトランジスタＭＰ３はスイッチとして作用する。すなわち、ＰＭＯＳトランジスタＭＰ３がオフ状態であるときには、スイッチが開いて、出力端子から出力される第２電圧値ＶＢは接地レベルとなる。ＰＭＯＳトランジスタＭＰ３がオン状態であるときには、スイッチが閉じて、出力端子から出力される第２電圧値ＶＢは、抵抗器Ｒ３１および抵抗器Ｒ３２それぞれの抵抗値の比に応じて電源電圧ＶＤＤの値が分割された値となる。
【００２９】
第２スタートアップ回路４０は、電源電圧ＶＤＤの値が第１閾値Ｖｔｈ１より大きい第２閾値Ｖｔｈ２以上になると電圧分割回路３０のスイッチを閉じさせるものであり、ＰＭＯＳトランジスタＭＰ４、抵抗器Ｒ４１〜Ｒ４３およびインバータＩＮＶ４を備える。
【００３０】
ＰＭＯＳトランジスタＭＰ４のソース端子は、電源電圧ＶＤＤが供給される電源電圧端子に接続されている。ＰＭＯＳトランジスタＭＰ４のゲート端子は、抵抗器Ｒ４１を介して電源電圧端子に接続され、また、抵抗器Ｒ４２を介して接地端子に接続されている。ＰＭＯＳトランジスタＭＰ４のドレイン端子は、抵抗器Ｒ４３を介して接地端子に接続され、また、インバータＩＮＶ４を介して電圧分割回路３０のＰＭＯＳトランジスタＭＰ３のゲート端子に接続されている。
【００３１】
電圧比較回路５０は、バンドギャップリファレンス回路１０から出力された第１電圧値ＶＡと、電圧分割回路３０から出力された第２電圧値ＶＢとを入力し、第２電圧値ＶＢが第１電圧値ＶＡより小さいときにリセットレベルの電圧値を出力し、第２電圧値ＶＢが第１電圧値ＶＡ以上になると電源電圧レベルの電圧値を出力するものであり、アンプＡ５およびインバータＩＮＶ５を備える。
【００３２】
アンプＡ５の非反転入力端子には、バンドギャップリファレンス回路１０から出力された第１電圧値ＶＡが入力される。アンプＡ５の反転入力端子には、電圧分割回路３０から出力された第２電圧値ＶＢが入力される。電圧比較回路５０は、アンプＡ５の出力端子からインバータＩＮＶ５を経た信号をパワーオンリセット信号ＰＯＲとして出力する。
【００３３】
次に、本実施形態に係るパワーオンリセット回路１の動作について説明する。図２は、本実施形態に係るパワーオンリセット回路１における各電圧値の時間的変化の様子を示す図である。この図には、パワーオンリセット回路１に供給される電源電圧ＶＤＤ、バンドギャップリファレンス回路１０から出力される第１電圧値ＶＡ、電圧分割回路３０から出力される第２電圧値ＶＢ、および、電圧比較回路５０から出力されるパワーオンリセット信号ＰＯＲ、それぞれの時間的変化の様子が示されている。
【００３４】
パワーオンリセット回路１に供給される電源電圧ＶＤＤの値は、電源電圧供給開始時には接地電位レベルであったものが、その後、次第に上昇していく。
【００３５】
バンドギャップリファレンス回路１０では、電源電圧供給開始の直後の或る期間、動作が安定せず、出力される電圧値ＶＡは接地電位レベルと電源電圧レベルとの間の不定の値をとる。
【００３６】
電源電圧ＶＤＤの値が第１閾値Ｖｔｈ１に達すると、第１スタートアップ回路２０では、ＮＭＯＳトランジスタＭＮ２２がオン状態となり、ＰＭＯＳトランジスタＭＰ２２とＮＭＯＳトランジスタＭＮ２２との接続点Ｐ２は接地電位レベルとなる。第１閾値Ｖｔｈ１は、ＮＭＯＳトランジスタＭＮ２２の閾値電圧Ｖｔｈｎと等しい。接続点Ｐ２が接地電位レベルとなると、インバータＩＮＶ２１の出力端子は電源電圧レベルとなり、インバータＩＮＶ２２の出力端子は接地電位レベルとなる。
【００３７】
これにより、ＰＭＯＳトランジスタＭＰ２１がオン状態となって、バンドギャップリファレンス回路１０のアンプＡ１の反転入力端子に電源電圧レベルが入力される。また、ＮＭＯＳトランジスタＭＮ２１がオン状態となって、バンドギャップリファレンス回路１０のアンプＡ１の非反転入力端子に接地電位レベルが入力される。
【００３８】
アンプＡ１では、反転入力端子に電源電圧レベルが入力され、非反転入力端子に接地電位レベルが入力されると、出力端子から接地電位レベルが出力される。アンプＡ１の出力端子から出力された接地電位レベルは、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３，ＭＰ２２それぞれのゲート端子に印加される。これにより、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３，ＭＰ２２それぞれがオン状態となる。
【００３９】
ＰＭＯＳトランジスタＭＰ１１がオン状態となると、電源電圧端子からＰＭＯＳトランジスタＭＰ１１のソース端子およびドレイン端子を経て電流Ｉ１１が流れる。その電流Ｉ１１は２分岐されて、一方の電流が抵抗器Ｒ１１および抵抗器Ｒ１２を流れ、他方の電流がダイオードＤ１０を流れる。
【００４０】
ＰＭＯＳトランジスタＭＰ１２がオン状態となると、電源電圧端子からＰＭＯＳトランジスタＭＰ１２のソース端子およびドレイン端子を経て電流Ｉ１２が流れる。その電流Ｉ１２は２分岐されて、一方の電流が抵抗器Ｒ１３および抵抗器Ｒ１４を流れ、他方の電流が抵抗器Ｒ１５およびＮ個のダイオードＤ１１〜Ｄ１Ｎを流れる。
【００４１】
ＰＭＯＳトランジスタＭＰ１３がオン状態となると、電源電圧端子からＰＭＯＳトランジスタＭＰ１３のソース端子およびドレイン端子を経て電流Ｉ１３が流れる。その電流Ｉ１３は、さらに抵抗器Ｒ１６および抵抗器Ｒ１７を流れる。
【００４２】
また、第１スタートアップ回路２０のＰＭＯＳトランジスタＭＰ２２がオン状態となる。ＮＭＯＳトランジスタＭＮ２２のオン抵抗値がＰＭＯＳトランジスタＭＰ２２のオン抵抗値より大きいから、接続点Ｐ２は電源電圧レベルとなる。その結果、ＰＭＯＳトランジスタＭＰ２１およびＮＭＯＳトランジスタＭＮ２１それぞれがオフ状態となる。
【００４３】
以上のような第１スタートアップ回路２０の作用により、バンドギャップリファレンス回路１０は、安定動作を開始することができる。安定動作時におけるバンドギャップリファレンス回路１０では、抵抗器Ｒ１１と抵抗器Ｒ１２との接続点Ｐ１１と、抵抗器Ｒ１３と抵抗器Ｒ１４との接続点Ｐ１２とが、互いに等しい電位となるように、アンプＡ１からＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３それぞれのゲート端子に印加される電位が設定される。これにより、電源電圧ＶＤＤの値が変動しても、安定した第１電圧値ＶＡが出力端子から出力され得る。また、抵抗器およびダイオードそれぞれの抵抗値の温度依存性が互いに相殺する関係を有しているので、温度が変動しても、安定した第１電圧値ＶＡが出力端子から出力され得る。
【００４４】
したがって、バンドギャップリファレンス回路１０から出力される第１電圧値ＶＡは、電源電圧ＶＤＤの値が第１閾値Ｖｔｈ１に達するまでは接地電位レベルと電源電圧レベルとの間の不定の値をとるが、電源電圧ＶＤＤの値が第１閾値Ｖｔｈ１に達すると安定した一定値となる。
【００４５】
一方、電圧分割回路３０および第２スタートアップ回路４０では、電源電圧供給開始の直後の或る期間、抵抗器Ｒ４１と抵抗器Ｒ４２との接続点Ｐ４１は接地電位レベルに近く、ＰＭＯＳトランジスタＭＰ４がオフ状態である。また、ＰＭＯＳトランジスタＭＰ４と抵抗器Ｒ４３との接続点Ｐ４２も接地電位レベルに近く、ＰＭＯＳトランジスタＭＰ３もオフ状態である。したがって、抵抗器Ｒ３１と抵抗器Ｒ３２との接続点Ｐ３１から出力される第２電圧値ＶＢは接地電位レベルである。
【００４６】
電源電圧ＶＤＤの値が第２閾値Ｖｔｈ２に達すると、第２スタートアップ回路４０では、ＰＭＯＳトランジスタＭＰ４のソース端子とゲート端子との電位差が閾値電圧Ｖｔｈｐ以上となって、ＰＭＯＳトランジスタＭＰ４がオン状態となる。第２閾値Ｖｔｈ２は「Ｖｔｈ２＝Ｖｔｈｐ（Ｒ４１＋Ｒ４２）／Ｒ４２」なる式で表される。ＰＭＯＳトランジスタＭＰ４がオン状態となると、ＰＭＯＳトランジスタＭＰ３のソース端子とゲート端子との電位差が閾値以上となって、ＰＭＯＳトランジスタＭＰ３がオン状態となる。
【００４７】
そして、ＰＭＯＳトランジスタＭＰ３がオン状態となると、電圧分割回路３０から出力される第２電圧値ＶＢは、抵抗器Ｒ３１および抵抗器Ｒ３２それぞれの抵抗値の比に応じて電源電圧ＶＤＤの値が分割された値となり、電源電圧ＶＤＤに比例して次第に増加していく。ＰＭＯＳトランジスタＭＰ３のオン抵抗値を無視すると、第２電圧値ＶＢは「ＶＢ＝ＶＤＤ・Ｒ３２／（Ｒ３１＋Ｒ３２）」なる式で表される。
【００４８】
図２に示されるように、バンドギャップリファレンス回路１０から出力される第１電圧値ＶＡは、電源電圧ＶＤＤの値が第１閾値Ｖｔｈ１に達すると、安定した一定の値となる。一方、電圧分割回路３０から出力される第２電圧値ＶＢは、電源電圧ＶＤＤの値が第２閾値Ｖｔｈ２に達する迄は接地電位レベルであり、電源電圧ＶＤＤの値が第２閾値Ｖｔｈ２以上であると電源電圧ＶＤＤに比例した値となる。ただし、第２閾値Ｖｔｈ２は第１閾値Ｖｔｈ１より大きい。
【００４９】
したがって、電源電圧ＶＤＤの供給開始から安定する迄の間の或る１つの時刻ｔ１を境として、第１電圧値ＶＡと第２電圧値ＶＢとの大小関係が逆転する。すなわち、時刻ｔ１前では、第２電圧値ＶＢが第１電圧値ＶＡより小さいので、電圧比較回路５０から出力されるパワーオンリセット信号ＰＯＲは接地電位レベルである。時刻ｔ１後では、第２電圧値ＶＢが第１電圧値ＶＡより大きいので、電圧比較回路５０から出力されるパワーオンリセット信号ＰＯＲは電源電圧レベルとなる。このように本実施形態に係るパワーオンリセット回路１は、充分な長さのリセット期間を安定して得ることができる。
【００５０】
なお、各回路を構成する抵抗器、ダイオード、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれは、上記のような所望の特性が得られるよう設計され製造されることが重要である。特にＰＭＯＳトランジスタおよびＮＭＯＳトランジスタについては、製造条件が変動すると特性が変動するが、製造条件が変動したとしても所望の特性が得られるよう設計マージンを有していることが重要である。
【００５１】
図３は、本実施形態に係るパワーオンリセット回路１におけるＰＭＯＳトランジスタＭＰ２２の閾値電圧Ｖｔｈｐ，ＮＭＯＳトランジスタＭＮ２２の閾値電圧Ｖｔｈｎおよび 電圧分割回路３０が起動する第２閾値Ｖｔｈ２それぞれのプロセス条件依存性を模式的に示すグラフである。製造条件が変動したとしても、バンドギャップリファレンス回路１０より後に電圧分割回路３０が起動するには、この図に示されるように、プロセス条件変動の全範囲において「Ｖｔｈ２＞Ｖｔｈｎ」となるよう、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが設計されることが重要である。
【００５２】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、パワーオンリセット回路１を構成する各回路は様々な構成のものが可能である。
【符号の説明】
【００５３】
１…パワーオンリセット回路、１０…バンドギャップリファレンス回路、２０…第１スタートアップ回路、３０…電圧分割回路、４０…第２スタートアップ回路、５０…電圧比較回路。
【図１】
2010213046.tif 000003
【図２】
2010213046.tif 000004
【図３】
2010213046.tif 000005