(57)【要約】【課題】多値記録が可能なメモリセルを備えた半導体記憶装置の性能を向上させる。【解決手段】シリコン基板１００上に配置された複数のメモリセルを有する半導体集積回路装置であって、個々のメモリセルは、素子分離膜１１８で規定されたアクティブ領域において、ボトム酸化膜１０５、電荷蓄積窒化膜１０６、トップ酸化膜１０７を介して形成されたメモリゲート電極１０３を有する。素子分離膜１１８の一部上面は、アクティブ領域上面の高さよりも高くなるように突出して形成され、電荷蓄積窒化膜１０６はその素子分離膜１１８が突出した部分の側壁から、アクティブ領域表面に渡って形成されている。【選択図】図１５
2010171105.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置された複数のメモリセルを有する半導体集積回路装置であって、
個々の前記メモリセルは、
前記半導体基板上に第１絶縁膜を介して形成された電荷蓄積膜と、
前記電荷蓄積膜上に第２絶縁膜を介して形成された第１ゲート電極とを有し、
個々の前記メモリセルは、前記半導体基板のうちの、素子分離膜に囲まれた部分であるアクティブ領域に形成され、
前記第１絶縁膜および前記第２絶縁膜は、酸化シリコンを主体とする絶縁膜によって形成され、
前記電荷蓄積膜は、窒化シリコンを主体とする絶縁膜によって形成され、
前記半導体基板上において隣り合って配置する前記メモリセルは、前記素子分離膜によって絶縁され、
前記素子分離膜の一部上面は、前記アクティブ領域上面の高さよりも高くなるように突出して形成され、
前記電荷蓄積膜は前記素子分離膜が突出した部分の側壁から、前記アクティブ領域表面に渡って形成されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１ゲート電極のゲート幅の寸法は、前記アクティブ領域のアクティブ幅の寸法よりも小さいことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記アクティブ領域の表面は、前記素子分離膜と接する端部に近い領域ほど低くなるように湾曲して形成され、
前記第１ゲート電極および前記電荷蓄積膜の端部の形状は鋭角となっていることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
個々の前記メモリセルは、更に、
前記第１ゲート電極側方下部の前記アクティブ領域に形成された、ソース拡散領域およびドレイン拡散領域を有し、
前記ソース拡散領域および前記ドレイン拡散領域は、それぞれ、前記素子分離膜に接するようにして形成され、
前記ソース拡散領域および前記ドレイン拡散領域が接する部分の前記素子分離膜は、その上面の高さが前記アクティブ領域上面の高さと同じか、それよりも低くなるように形成されていることを特徴とする半導体集積回路装置。
【請求項５】
半導体基板上に配置された複数のメモリセルを有する半導体集積回路装置であって、
個々の前記メモリセルは、
前記半導体基板上に第１絶縁膜を介して形成された電荷蓄積膜と、
前記電荷蓄積膜上に第２絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板上において、前記第１ゲート電極と隣り合うようにして形成された第２ゲート電極とを有し、
前記第１絶縁膜および前記第２絶縁膜は、酸化シリコンを主体とする絶縁膜によって形成され、
前記電荷蓄積膜は、窒化シリコンを主体とする絶縁膜によって形成され、
前記第１ゲート電極と前記第２ゲート電極との間には絶縁膜が配置され、互いに電気的に絶縁されており、
個々の前記メモリセルは、前記半導体基板のうちの、素子分離膜に囲まれた部分であるアクティブ領域に形成され、
前記半導体基板上において隣り合って配置する前記メモリセルは、前記素子分離膜によって絶縁され、
前記素子分離膜の一部上面は、前記アクティブ領域上面の高さよりも高くなるように突出して形成され、
前記電荷蓄積膜は前記素子分離膜が突出した部分の側壁から、前記アクティブ領域表面に渡って形成されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記第１ゲート電極と前記第２ゲート電極との間に配置された前記絶縁膜は、前記第１絶縁膜、前記電荷蓄積膜、および、前記第２絶縁膜からなる積層膜であることを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記第１ゲート電極のゲート幅の寸法は、前記アクティブ領域のアクティブ幅の寸法よりも小さいことを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記アクティブ領域の表面は、前記素子分離膜と接する端部に近い領域ほど低くなるように湾曲して形成され、
前記第１ゲート電極および前記電荷蓄積膜の端部の形状は鋭角となっていることを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
個々の前記メモリセルは、更に、
前記第１ゲート電極および前記第２ゲート電極において、互いに隣り合わない方の側方下部の前記アクティブ領域に形成された、ソース拡散領域およびドレイン拡散領域を有し、
前記ソース拡散領域および前記ドレイン拡散領域は、それぞれ、前記素子分離膜に接するようにして形成され、
前記ソース拡散領域および前記ドレイン拡散領域が接する部分の前記素子分離膜は、その上面の高さが前記アクティブ領域上面の高さと同じか、それよりも低くなるように形成されていることを特徴とする半導体集積回路装置。
【請求項１０】
半導体基板上に配置された複数のメモリセルを有する半導体集積回路装置であって、
個々の前記メモリセルは、
前記半導体基板上に第１絶縁膜を介して形成された電荷蓄積膜と、
前記電荷蓄積膜上に第２絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板上において、前記第１ゲート電極と隣り合うようにして形成された第２ゲート電極とを有し、
前記第１絶縁膜および前記第２絶縁膜は、酸化シリコンを主体とする絶縁膜によって形成され、
前記電荷蓄積膜は、窒化シリコンを主体とする絶縁膜によって形成され、
個々の前記メモリセルでは、２つの前記第１ゲート電極が、前記第２ゲート電極の独立した２つの側壁に隣り合うようにして、独立して形成され、
前記第１ゲート電極と前記第２ゲート電極との間には絶縁膜が配置され、互いに電気的に絶縁されており、
個々の前記メモリセルは、前記半導体基板のうちの、素子分離膜に囲まれた部分であるアクティブ領域に形成され、
前記半導体基板上において隣り合って配置する前記メモリセルは、前記素子分離膜によって絶縁され、
前記素子分離膜の一部上面は、前記アクティブ領域上面の高さよりも高くなるように突出して形成され、
前記電荷蓄積膜は前記素子分離膜が突出した部分の側壁から、前記アクティブ領域表面に渡って形成されていることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記第１ゲート電極と前記第２ゲート電極との間に配置された前記絶縁膜は、前記第１絶縁膜、前記電荷蓄積膜、および、前記第２絶縁膜からなる積層膜であることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、
前記第１ゲート電極のゲート幅の寸法は、前記アクティブ領域のアクティブ幅の寸法よりも小さいことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２記載の半導体集積回路装置において、
前記アクティブ領域の表面は、前記素子分離膜と接する端部に近い領域ほど低くなるように湾曲して形成され、
前記第１ゲート電極および前記電荷蓄積膜の端部の形状は鋭角となっていることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３記載の半導体集積回路装置において、
個々の前記メモリセルは、更に、
前記第１ゲート電極において、前記第２ゲート電極と隣り合わない方の側方下部の前記アクティブ領域に形成された、ソース拡散領域およびドレイン拡散領域を有し、
前記ソース拡散領域および前記ドレイン拡散領域は、それぞれ、前記素子分離膜に接するようにして形成され、
前記ソース拡散領域および前記ドレイン拡散領域が接する部分の前記素子分離膜は、その上面の高さが前記アクティブ領域上面の高さと同じか、それよりも低くなるように形成されていることを特徴とする半導体集積回路装置。
【請求項１５】
半導体基板上に複数のメモリセルを形成する工程を有する半導体集積回路装置の製造方法であって、
前記メモリセルを形成する工程は、
（ａ）前記半導体基板に素子分離膜を形成し、アクティブ領域を規定する工程と、
（ｂ）前記半導体基板上における前記アクティブ領域に第１絶縁膜を介して電荷蓄積膜を形成する工程と、
（ｃ）前記電荷蓄積膜上に第２絶縁膜を介して第１ゲート電極を形成する工程とを有し、
前記（ａ）工程では、
前記素子分離膜の一部上面は前記アクティブ領域上面の高さよりも高く突出するようにして形成し、
前記（ｂ）工程では、
前記第１絶縁膜として、酸化シリコンを主体とする絶縁膜によって形成し、
前記電荷蓄積膜として、窒化シリコンを主体とする絶縁膜によって形成し、
前記電荷蓄積膜は、前記素子分離膜が突出した部分の側壁から、前記アクティブ領域表面に渡って形成し、
前記（ｃ）工程では、
前記第２絶縁膜として、酸化シリコンを主体とする絶縁膜によって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５記載の半導体集積回路装置の製造方法において、
前記（ｃ）工程では、前記第１ゲート電極のゲート幅の寸法が前記アクティブ領域のアクティブ幅の寸法よりも小さくなるようにして、前記第１ゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１６記載の半導体集積回路装置の製造方法において、
前記（ａ）工程では、前記アクティブ領域の表面が、前記素子分離膜と接する端部に近い領域ほど低くなるように湾曲して、前記素子分離膜および前記アクティブ領域を形成し、
前記（ｂ）工程では、前記電荷蓄積膜の端部の形状が鋭角となるように、前記電荷蓄積膜を形成し、
前記（ｃ）工程では、前記第１ゲート電極の端部の形状が鋭角となるように、前記第１ゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１７記載の半導体集積回路装置の製造方法において、
前記メモリセルを形成する工程は、更に、
（ｄ）前記第１ゲート電極側方下部の前記アクティブ領域に、ソース拡散領域およびドレイン拡散領域を形成する工程を有し、
前記（ｄ）工程では、前記素子分離膜に接するようにして、前記ソース拡散領域および前記ドレイン拡散領域をそれぞれ形成し、
前記（ａ）工程では、前記ソース拡散領域および前記ドレイン拡散領域と接する部分の前記素子分離膜を、その上面の高さが前記アクティブ領域上面の高さと同じか、それよりも低くなるように形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
半導体基板上に複数のメモリセルを形成する工程を有する半導体集積回路装置の製造方法であって、
前記メモリセルを形成する工程は、
（ａ）前記半導体基板に素子分離膜を形成し、アクティブ領域を規定する工程と、
（ｂ）前記半導体基板上における前記アクティブ領域に第１絶縁膜を介して電荷蓄積膜を形成する工程と、
（ｃ）前記電荷蓄積膜上に第２絶縁膜を介して第１ゲート電極を形成する工程と、
（ｄ）前記半導体基板上における前記アクティブ領域に第２ゲート電極を形成する工程とを有し、
前記（ａ）工程では、
前記素子分離膜の一部上面は前記アクティブ領域上面の高さよりも高く突出するようにして形成し、
前記（ｂ）工程では、
前記第１絶縁膜として、酸化シリコンを主体とする絶縁膜によって形成し、
前記電荷蓄積膜として、窒化シリコンを主体とする絶縁膜によって形成し、
前記電荷蓄積膜は、前記素子分離膜が突出した部分の側壁から、前記アクティブ領域表面に渡って形成し、
前記（ｃ）工程では、
前記第２絶縁膜として、酸化シリコンを主体とする絶縁膜によって形成し、
前記（ｄ）工程は、前記（ａ）工程後、前記（ｂ）工程前に施し、
前記（ｂ）〜（ｄ）工程では、
前記第１ゲート電極と前記第２ゲート電極とは、互いに隣り合うようにして形成し、かつ、両者の間には絶縁膜を配置し、互いに電気的に絶縁されるようにして形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１９記載の半導体集積回路装置の製造方法において、
前記メモリセルを形成する工程は、更に、
（ｅ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｆ）前記層間絶縁膜にコンタクトを形成するための孔部を形成する工程とを有し、
前記（ｆ）工程では、
前記コンタクト用の前記孔部を形成するための異方性エッチングにおいて、前記第１絶縁膜、前記電荷蓄積膜、および、前記第２絶縁膜をエッチングストッパとして用いることを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項２０記載の半導体集積回路装置の製造方法において、
前記（ｂ）〜（ｄ）工程では、
前記第１ゲート電極と前記第２ゲート電極との間に配置する前記絶縁膜として、前記第１絶縁膜、前記電荷蓄積膜、および、前記第２絶縁膜からなる積層膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項２１記載の半導体集積回路装置の製造方法において、
前記（ｃ）工程では、前記第１ゲート電極のゲート幅の寸法が前記アクティブ領域のアクティブ幅の寸法よりも小さくなるようにして、前記第１ゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項２２記載の半導体集積回路装置の製造方法において、
前記（ａ）工程では、前記アクティブ領域の表面が、前記素子分離膜と接する端部に近い領域ほど低くなるように湾曲して、前記素子分離膜および前記アクティブ領域を形成し、
前記（ｂ）工程では、前記電荷蓄積膜の端部の形状が鋭角となるように、前記電荷蓄積膜を形成し、
前記（ｃ）工程では、前記第１ゲート電極の端部の形状が鋭角となるように、前記第１ゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項２３記載の半導体集積回路装置の製造方法において、
前記メモリセルを形成する工程は、更に、
（ｇ）前記第１ゲート電極および前記第２ゲート電極において、互いに隣り合わない方の側方下部の前記アクティブ領域に、ソース拡散領域およびドレイン拡散領域を形成する工程を有し、
前記（ｇ）工程では、前記素子分離膜に接するようにして、前記ソース拡散領域および前記ドレイン拡散領域をそれぞれ形成し、
前記（ａ）工程では、前記ソース拡散領域および前記ドレイン拡散領域と接する部分の前記素子分離膜を、その上面の高さが前記アクティブ領域上面の高さと同じか、それよりも低くなるように形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
半導体基板上に複数のメモリセルを形成する工程を有する半導体集積回路装置の製造方法であって、
前記メモリセルを形成する工程は、
（ａ）前記半導体基板に素子分離膜を形成し、アクティブ領域を規定する工程と、
（ｂ）前記半導体基板上における前記アクティブ領域に第１絶縁膜を介して電荷蓄積膜を形成する工程と、
（ｃ）前記電荷蓄積膜上に第２絶縁膜を介して第１ゲート電極を形成する工程と、
（ｄ）前記半導体基板上における前記アクティブ領域に第２ゲート電極を形成する工程とを有し、
前記（ａ）工程では、
前記素子分離膜の一部上面は前記アクティブ領域上面の高さよりも高く突出するようにして形成し、
前記（ｂ）工程では、
前記第１絶縁膜として、酸化シリコンを主体とする絶縁膜によって形成し、
前記電荷蓄積膜として、窒化シリコンを主体とする絶縁膜によって形成し、
前記電荷蓄積膜は、前記素子分離膜が突出した部分の側壁から、前記アクティブ領域表面に渡って形成し、
前記（ｃ）工程では、
前記第２絶縁膜として、酸化シリコンを主体とする絶縁膜によって形成し、
前記（ｄ）工程は、前記（ａ）工程後、前記（ｂ）工程前に施し、
前記（ｃ）工程では、２つの前記第１ゲート電極を、前記第２ゲート電極の独立した２つの側壁に隣り合うようにして、独立して形成し、
前記（ｂ）〜（ｄ）工程では、
前記第１ゲート電極と前記第２ゲート電極とは、互いに隣り合うようにして形成し、かつ、両者の間には絶縁膜を配置し、互いに電気的に絶縁されるようにして形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項２５記載の半導体集積回路装置の製造方法において、
前記メモリセルを形成する工程は、更に、
（ｅ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｆ）前記層間絶縁膜にコンタクトを形成するための孔部を形成する工程とを有し、
前記（ｆ）工程では、
前記コンタクト用の前記孔部を形成するための異方性エッチングにおいて、前記第１絶縁膜、前記電荷蓄積膜、および、前記第２絶縁膜をエッチングストッパとして用いることを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
請求項２６記載の半導体集積回路装置の製造方法において、
前記（ｂ）〜（ｄ）工程では、
前記第１ゲート電極と前記第２ゲート電極との間に配置する前記絶縁膜として、前記第１絶縁膜、前記電荷蓄積膜、および、前記第２絶縁膜からなる積層膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２８】
請求項２７記載の半導体集積回路装置の製造方法において、
前記（ｃ）工程では、前記第１ゲート電極のゲート幅の寸法が前記アクティブ領域のアクティブ幅の寸法よりも小さくなるようにして、前記第１ゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
請求項２８記載の半導体集積回路装置の製造方法において、
前記（ａ）工程では、前記アクティブ領域の表面が、前記素子分離膜と接する端部に近い領域ほど低くなるように湾曲して、前記素子分離膜および前記アクティブ領域を形成し、
前記（ｂ）工程では、前記電荷蓄積膜の端部の形状が鋭角となるように、前記電荷蓄積膜を形成し、
前記（ｃ）工程では、前記第１ゲート電極の端部の形状が鋭角となるように、前記第１ゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項２９記載の半導体集積回路装置の製造方法において、
前記メモリセルを形成する工程は、更に、
（ｇ）前記第１ゲート電極および前記第２ゲート電極において、互いに隣り合わない方の側方下部の前記アクティブ領域に、ソース拡散領域およびドレイン拡散領域を形成する工程を有し、
前記（ｇ）工程では、前記素子分離膜に接するようにして、前記ソース拡散領域および前記ドレイン拡散領域をそれぞれ形成し、
前記（ａ）工程では、前記ソース拡散領域および前記ドレイン拡散領域と接する部分の前記素子分離膜を、その上面の高さが前記アクティブ領域上面の高さと同じか、それよりも低くなるように形成することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型不揮発性メモリを有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）のような不揮発性半導体メモリは、携帯用端末、デジタルカメラおよびコンピュータカードなどの装置で高密度記憶媒体として開発されてきた。メモリセルを前記の記憶媒体として用いるためには、集積度を高めることによる低コスト化に加えて、低消費電力化が要求される。特に、フラッシュメモリでは集積度の増大とともに一度に大量のデータを書き換える必要があるため、低電力化は重要である。低電力化の一手法として、ゲート電極端部を鋭角化して電界集中させる以下のような技術が知られている。
【０００３】
例えば、特開２０００−２７７６３４号公報（特許文献１）には、フローティングゲート上の選択酸化膜を選択酸化法により中央部で厚く形成し、端部を鋭角にする技術が開示されている。これにより、データの消去動作時にフローティングゲートの端部で電界集中を生じ易くさせることができる。
【０００４】
また、例えば、特開２００２−３１３９６７号公報（特許文献２）には、ＭＯＮＯＳ型メモリセルにおいて、素子分離領域を形成する熱酸化の影響により、素子分離エッジ部の酸化膜厚を制御する技術が開示されている。これにより、素子分離領域での電界の弱まりを防ぎ、書き込み消去特性の劣化を抑制することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２７７６３４号公報
【特許文献２】特開２００２−３１３９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記で例示した技術によれば、メモリセルの書き込み消去動作時に電界集中の効果を利用することで、動作電圧を低電圧化することができる。しかしながら、メモリセルの更なる微細化を実現するにあたり、本発明者らの更なる検討により以下のような課題が見出された。
【０００７】
図３９に、上記特許文献２の技術に関した本発明者らが検討した構造のメモリセルの要部断面図を示している。左にはチャネル内でキャリアが移動する方向（ゲート長方向）に沿って見た断面図を示し、右にはゲート長方向に交差する方向（ゲート幅方向）に沿って見た断面図を示している。
【０００８】
シリコン基板９００上には、トンネル絶縁膜９０１（酸化シリコン膜）、データ保持蓄積膜９０２（窒化シリコン膜）およびブロック絶縁膜９０３（酸化シリコン膜）の３層からなるＯＮＯ構造のゲート絶縁膜を介して、第１ゲート電極９０４が形成されている。第１ゲート電極９０４の上部には、当該電極を外部に引き出すための第２ゲート電極９０５が形成されている。また、第１ゲート電極の側方下部のシリコン基板９００上には、ソース／ドレイン領域の機能を有する拡散層領域９０６が形成されている。これら第２ゲート電極９０５および拡散層領域９０６に電気的に接続するためのコンタクト９０７が形成されている。また、上記の構成と他の構成とを絶縁分離するように、シリコン基板９００にはシャロートレンチ素子分離領域９０８（ＳＴＩ：Shallow Trench Isolation）が形成されている。また、上記の構成を覆うようにして、層間絶縁膜９０９が形成されている。
【０００９】
第１ゲート電極９０４は、シャロートレンチ素子分離領域９０８と接しているため、第１ゲート電極９０４形成後に酸化工程を施すと、ゲート幅方向の両端部にバーズビークが入る。これにより、ゲート幅のばらつきが顕在化し、メモリセル特性のばらつきが大きくなってしまう。このため、例えばメガバイト（ＭＢ）を超えるような多数メモリセルを集積した半導体集積回路装置においては、書き込み消去特性や信頼度の劣化が顕在化する。この形状ばらつきの増加は、メモリセルをゲート長方向およびゲート幅方向のどちらの方向に微細化しても顕著となる。
【００１０】
以上のように、本発明者らが検討したＭＯＮＯＳ型不揮発性メモリを有する半導体集積回路装置では、低消費電力化を実現し得る構造である一方で、データ保持特性、書き込み消去特性、または、信頼度といった特性の更なる向上が困難であることが分かった。
【００１１】
そこで、本発明の目的は、不揮発性メモリを備えた半導体集積回路装置の特性を向上させる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１４】
半導体基板上に配置された複数のメモリセルを有する半導体集積回路装置であって、個々のメモリセルは、半導体基板上に第１絶縁膜を介して形成された電荷蓄積膜と、電荷蓄積膜上に第２絶縁膜を介して形成された第１ゲート電極とを有し、半導体基板のうちの、素子分離膜に囲まれた部分であるアクティブ領域に形成され、第１絶縁膜および第２絶縁膜は酸化シリコンを主体とする絶縁膜によって形成され、電荷蓄積膜は窒化シリコンを主体とする絶縁膜によって形成され、半導体基板上において隣り合って配置するメモリセルは素子分離膜によって絶縁され、素子分離膜の一部上面は、アクティブ領域上面の高さよりも高くなるように突出して形成され、電荷蓄積膜は素子分離膜が突出した部分の側壁から、アクティブ領域表面に渡って形成されている。
【発明の効果】
【００１５】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１６】
即ち、不揮発性メモリを備えた半導体集積回路装置の特性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１である半導体集積回路装置のブロック図である。
【図２】本発明の実施の形態１である半導体集積回路装置の要部平面図である。
【図３】図２に示した半導体集積回路装置のＡ−Ａ線に沿って矢印方向に見た要部断面図である。
【図４】図２に示した半導体集積回路装置のＢ−Ｂ線に沿って矢印方向に見た要部断面図である。
【図５】図２に示した半導体集積回路装置のＣ−Ｃ線に沿って矢印方向に見た要部断面図である。
【図６】図２に示した半導体集積回路装置に対応する等価回路図である。
【図７】図本発明の実施の形態１である半導体集積回路装置の製造工程中における要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の動作条件を示す表である。
【図１７】本発明の実施の形態１である半導体集積回路装置の他のブロック図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の特性を示すグラフ図である。
【図１９】本発明の実施の形態１である半導体集積回路装置の他の特性を示すグラフ図である。
【図２０】半導体集積回路装置における電界集中の度合いを示す説明図であり、左は本発明の実施の形態１の半導体集積回路装置を示し、右は本発明者らが検討した半導体集積回路装置を示す。
【図２１】本発明の実施の形態１である半導体集積回路装置における電界集中の度合いを示す他の説明図である。
【図２２】本発明の実施の形態１である半導体集積回路装置の他の特性を示すグラフ図である。
【図２３】本発明の実施の形態２である半導体集積回路装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２５】図２４の一部を拡大した要部断面図である。
【図２６】図２４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２７】図２６の一部を拡大した要部断面図である。
【図２８】本発明の実施の形態２である半導体集積回路装置における電界集中の度合いを示す説明図である。
【図２９】本発明の実施の形態４である半導体集積回路装置の要部平面図である。
【図３０】本発明の実施の形態４である半導体集積回路装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３２】図３１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３３】本発明の実施の形態５である半導体集積回路装置の要部平面図である。
【図３４】本発明の実施の形態５である半導体集積回路装置の製造工程中における要部断面図である。
【図３５】図３４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３６】図３５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３７】図３６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３８】図３７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３９】本発明者らが検討した半導体集積回路装置の要部断面図である。
【発明を実施するための形態】
【００１８】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
図１に、本実施の形態１の不揮発性メモリ（メモリセル）を有する半導体集積回路装置のブロック図を示す。本実施の形態１の半導体集積回路装置には、制御回路１、入出力回路２、アドレスバッファ３、行デコーダ４、列デコーダ５、ベリファイセンスアンプ回路６、高速リードセンスアンプ回路７、書き込み回路８、メモリセルアレイ９、および電源回路１０などから構成されている。
【００２０】
制御回路１は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。また、詳細は後述するが、制御回路１はメモリセルアレイ９内のメモリセルのゲート電極の電位の制御を行う。入出力回路２には、メモリセルアレイ９から読み出しまたはメモリセルアレイ９へ書き込むデータ、プログラムデータなどの各種データが入出力される。アドレスバッファ３は、外部から入力されたアドレスを一時的に格納する。
【００２１】
アドレスバッファ３には、行デコーダ４、ならびに列デコーダ５がそれぞれ接続されている。行デコーダ４は、アドレスバッファ３から出力された行アドレスに基づいてデコードを行い、列デコーダ５は、このアドレスバッファ３から出力された列アドレスに基づいてデコードを行う。ベリファイセンスアンプ回路６は、消去／書き込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路７は、データリード時に用いられるリード用センスアンプである。書き込み回路８は、入出力回路２を介して入力された書き込みデータをラッチし、データ書き込みの制御を行う。電源回路１０は、データ書き込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路、および任意の電圧値を生成して書き込み回路に供給する電流トリミング回路１１などから構成される。
【００２２】
メモリセルアレイ９は、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられている。図２は、本実施の形態１のメモリセルの一例を示した半導体基板の要部平面図であり、図３〜図５は、それぞれ図２におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った半導体基板の断面図である。また、図６は図２に対応する等価回路図である。
【００２３】
本メモリセルは、シリコン基板（半導体基板）１００の主面に形成されたウェルとなるｐ型半導体領域１０１、制御ゲート電極（第２ゲート電極）１０２、および、メモリゲート電極（第１ゲート電極）１０３を有する。制御ゲート電極１０２およびメモリゲート電極１０３は、ポリシリコン（多結晶シリコン）を主体とする導体膜からなる。また、１対の制御ゲート電極１０２とメモリゲート電極１０３とは、シリコン基板１００の主面上において隣り合って配置されている。
【００２４】
制御ゲート電極１０２と、シリコン基板１００の主面のｐ型半導体領域１０１とは酸化シリコン膜を主体とする絶縁膜からなるゲート絶縁膜１０４により絶縁されている。言い換えれば、制御ゲート電極１０２とシリコン基板１００の主面との間には、ゲート絶縁膜１０４が形成されている。
【００２５】
メモリゲート電極１０３と、シリコン基板１００のｐ型半導体領域１０１とは、以下の構成のＯＮＯ絶縁膜ＳＴによって絶縁されている。言い換えれば、メモリゲート電極１０３とシリコン基板１００の主面と間には、以下の構成のＯＮＯ絶縁膜ＳＴが形成されている。ＯＮＯ絶縁膜ＳＴは、シリコン基板１００に近い方から順に、酸化シリコン膜からなるボトム酸化膜（第１絶縁膜）１０５、窒化シリコン膜からなる電荷蓄積窒化膜（電荷蓄積膜）１０６、および、酸化シリコン膜からなるトップ酸化膜（第２絶縁膜）１０７のＯＮＯ構造を有している。即ち、ＯＮＯ絶縁膜ＳＴは、電荷蓄積窒化膜１０６をボトム酸化膜１０５とトップ酸化膜１０７とで挟んだ構造となっている。
【００２６】
個々の不揮発性メモリセルにおいて互いに隣り合って配置された制御ゲート電極１０２とメモリゲート電極１０３との間には、絶縁膜が配置され、互いに絶縁されている。そして、この絶縁膜は上述のＯＮＯ絶縁膜ＳＴであり、制御ゲート電極１０２とメモリゲート電極１０３とはＯＮＯ絶縁膜ＳＴによって絶縁されている方が、より好ましい。なぜなら、ＯＮＯ絶縁膜ＳＴは窒化シリコン膜からなる電荷蓄積窒化膜１０６を備えているから、後の高温を要するプロセスにおいて、制御ゲート電極１０２やメモリゲート電極１０３などの酸化を起こし難くすることができるからである。なお、ＯＮＯ絶縁膜ＳＴは、メモリゲート電極１０３とシリコン基板１００との間から、制御ゲート電極１０２とメモリゲート電極１０３との間に渡って配置されている。
【００２７】
また、制御ゲート電極１０２の側方下部、および、メモリゲート電極１０３の側方下部のうち、両ゲート電極１０２，１０３が互いに隣り合わない方の側方下部のｐ型半導体領域１０１には、それぞれ、ｎ型の半導体領域が形成されている。これらはメモリセルのソースおよびドレイン領域として機能する半導体領域である。制御ゲート電極１０２の側方下部に位置する方をｎ＋型ソース領域（ソース拡散領域）１０８と表し、メモリゲート電極１０３の側方下部に位置する方をｎ＋型ドレイン領域（ドレイン拡散領域）１０９と表す。また、ｎ＋型ドレイン領域１０９に接続するようにして、これよりも浅く、ｎ型不純物濃度が低いｎ−型エクステンション領域１１０が形成され、ＬＤＤ（Lightly Doped Drain）構造を構成している。
【００２８】
ｎ＋型ドレイン領域１０９は、隣接するビット線のドレイン領域と共有され、これらは電気的に接続されている。ｎ＋型ソース領域１０８コンタクト１１１を通じてメタル配線１１２に接続されている。
【００２９】
また、制御ゲート電極１０２の側壁のうち、メモリゲート電極１０３と隣り合わない方の側壁には、上記のＯＮＯ絶縁膜ＳＴが形成されている。ここでは、間隔を隔てて向かい合っている２つの制御ゲート電極１０２間のシリコン基板１００の主面を一体的に覆うようにして、ＯＮＯ絶縁膜ＳＴが形成されている。制御ゲート電極１０２の上面には窒化シリコン膜１１３が形成されている。
【００３０】
また、メモリゲート電極１０３の側壁のうち、制御ゲート電極１０２と隣り合わない方の側壁には、酸化シリコン膜１１４、窒化シリコン膜１１５および酸化シリコン膜１１６からなるサイドウォールスペーサｓｗが形成されている。
【００３１】
また、上記のようなメモリセルの構成を覆い、メタル配線１１２を含む他の上層配線とメモリセルとを絶縁するために、シリコン基板１００上には酸化シリコン膜からなる層間絶縁膜１１７が形成されている。
【００３２】
制御ゲート電極１０２は、平面的に見て列方向に接続され、ワード線を構成している。メモリゲート電極１０３は制御ゲート電極１０２に沿うようにして同じく列方向に接続されている。これらは、互いに平行に配置されていても良い。また、メタル配線１１２は、平面的に見て上記ワード線の列方向に交差する行方向に延在して配置され、ビット線を構成している。ワード線とビット線とは直行するように配置されていても良い。以上のようにして、メモリセルアレイが構成されている。
【００３３】
隣接するビット線方向のメモリセルは素子分離膜１１８により分離されている。素子分離膜１１８は、浅い溝状の孔部に酸化シリコンを埋め込んだＳＴＩ（Shallow Trench Isolation）形状である。メモリセルは、シリコン基板１００において素子分離膜１１８によって囲まれたアクティブ領域に形成されている。
【００３４】
本実施の形態１の不揮発性メモリにおいて、素子分離膜１１８の一部上面は、アクティブ領域の上面（シリコン基板１００またはｐ型半導体領域１０１の上面）の高さよりも高くなるように突出して形成されている。そして、ＯＮＯ絶縁膜ＳＴを構成するボトム酸化膜１０５、電荷蓄積窒化膜１０６およびトップ酸化膜１０７は、素子分離膜１１８の側面に沿って形成されている。言い換えれば、突出した部分の素子分離膜１１８の側壁から、それに囲まれた部分のシリコン基板１００（アクティブ領域）の表面を一体的に覆うようにして、電荷蓄積窒化膜１０６を有するＯＮＯ絶縁膜ＳＴが形成されている。本実施の形態１の不揮発性メモリにおいて、上記のような構造を適用することによる効果は、後に詳しく説明する。
【００３５】
また、本実施の形態１の不揮発性メモリにおいて、アクティブ領域に形成されたｎ＋型ソース領域１０８およびｎ＋型ドレイン領域１０９は、それぞれ、素子分離膜１１８の側壁に接している。そして、そのｎ＋型ソース領域１０８およびｎ＋型ドレイン領域１０９と接する部分において、素子分離膜１１８は、その上面の高さがアクティブ領域の高さと同じか、それよりも低くなっている。本実施の形態１の不揮発性メモリにおいて、上記のような構造を適用することによる効果は、後に詳しく説明する。
【００３６】
図７から図１５は、本実施の形態１の不揮発性メモリを有する半導体集積回路装置の製造方法の一例を説明するための要部断面図である。図には、左から順に、上記図２におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に相当する位置の断面図を示している。また、図の一番右には、周辺ＭＯＳの製造工程中における断面図も示している。
【００３７】
まず、図７に示すように、シリコン基板１００上にウェルとなるｐ型半導体領域１０１をフォトリソグラフィ法およびイオン注入法などによって形成する。ここでは、例えば、周辺ＭＯＳ領域などでは、３重ウェル構造を形成しても良い。その後、シリコン基板１００の表面を熱酸化することで表面に酸化シリコン膜１１９を形成する。その後、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって窒化シリコン膜１２０を堆積する。この窒化シリコン膜１２０は、後にＳＴＩ構造の素子分離膜１１８（上記図４など参照）を形成するための化学的機械的研磨（Chemical and Mechanical Polishing：ＣＭＰ）法を施す際に、ストッパーとして機能する。
【００３８】
次に、図８に示すように、フォトリソグラフィ法およびドライエッチング法によって、窒化シリコン膜１２０および酸化シリコン膜１１９をパターニングする。ここでは、シリコン基板１００の表面のうち、後にＳＴＩ構造の素子分離膜１１８を形成したい部分が露出するような形状に、窒化および酸化シリコン膜１２０，１１９をパターニングする。その後、パターニングした窒化シリコン膜１２０および酸化シリコン膜１１９をエッチングマスクとして、露出した部分のシリコン基板１００に異方性エッチングを施す。これにより、浅い溝部を形成する。
【００３９】
次に、図９に示すように、浅い溝部を酸化シリコン膜によって埋め込むことで、素子分離膜１１８を形成する。ここでは、まず、浅い溝部の側壁を酸化する。その後、シリコン基板１００の全面に酸化シリコン膜を堆積し、ＣＭＰ法によって酸化シリコン膜を研磨、除去することで、浅い溝部に酸化シリコン膜を埋め込んだ素子分離膜１１８を形成する。
【００４０】
次に、図１０に示すように、ウェットエッチングにより、窒化シリコン膜１２０と酸化シリコン膜１１９とを除去する。その後、制御ゲートと周辺ＭＯＳのゲート絶縁膜１０４となる２ｎｍ程度以下の酸化シリコン膜を熱酸化などにより形成する。続いて、制御ゲート電極（または周辺ＭＯＳのゲート電極）１０２となるポリシリコン膜と、窒化シリコン膜１１３とを順にＣＶＤ法などにより形成する。ここで、図示していないが、ウェットエッチング法と熱酸化工程とを繰り返すことにより、特に、周辺ＭＯＳ領域において複数のゲート酸化膜厚を有する半導体集積回路を製造することができる。
【００４１】
次に、図１１に示すように、ＯＮＯ絶縁膜ＳＴを形成する。ここでは、シリコン基板１００を覆うようにして、順に、４ｎｍ程度のボトム酸化膜１０５、１３ｎｍ程度の電荷蓄積窒化膜１０６、および、６ｎｍ程度のトップ酸化膜１０７を形成する。まず、ボトム酸化膜１０５を熱酸化法などによって形成する。その後、電荷蓄積窒化膜１０６をＣＶＤ法などによって形成する。その後、トップ酸化膜１０７を熱酸化法などによって形成する。続く工程では、後にメモリゲート電極１０３となるポリシリコン膜１２１を、ＣＶＤ法などによって堆積する。
【００４２】
次に、図１２に示すように、ポリシリコン膜１２１に対して全面的に異方性エッチングを施す（エッチバックする）ことでサイドウォール状に加工して、ポリシリコン膜１２１からなるメモリゲート電極１０３を形成する。このとき、後にメモリゲート電極１０３へのコンタクトを形成する箇所はフォトレジスト膜などで覆っておき（図示しない）、エッチングから保護する。
【００４３】
続いて、メモリゲート電極１０３に覆われていない部分のＯＮＯ絶縁膜ＳＴをエッチング法により除去する。言い換えれば、メモリゲート電極１０３とシリコン基板１００との間、および、制御ゲート電極１０２とメモリゲート電極１０３との間以外のＯＮＯ絶縁膜ＳＴを除去する。
【００４４】
更に、メモリゲート電極１０３に覆われていない部分の素子分離膜１１８において、その上面の高さがシリコン基板１００面と同じかそれよりも低い位置となるように、エッチングにより除去する。このように、メモリゲート電極１０３に覆われていない部分の素子分離膜１１８を除去しておくことで、後の工程で、当該素子分離膜１１８の側壁にサイドウォールが形成され難くなる。これにより、例えば、ドレイン拡散層にＬＤＤ構造やソース／ドレイン構造を形成する際に拡散層幅が狭くなることなどを防ぐことができる。これにより、ソース／ドレイン領域の高抵抗化を防ぐことができる。
【００４５】
次に、図１３に示すように、周辺ＭＯＳのゲート構造をフォトリソグラフィ法およびドライエッチング法などによって形成する。その後、ドレイン拡散層のｎ−型エクステンション領域１１０を形成するためのイオン注入を施す。続いて、メモリゲート電極１０３の側壁を覆うようにして、例えば、順に、酸化シリコン膜１１４、窒化シリコン膜１１５、酸化シリコン膜１１６からなるサイドウォールスペーサｓｗを形成する。ここでは、シリコン基板１００上に上記の３層を堆積した後、エッチバックを施すことで、サイドウォールスペーサｓｗを形成する。
【００４６】
次に、図１４に示すように、隣接する制御ゲート電極１０２間のポリシリコン膜１２１を、フォトリソグラフィ法およびエッチング法などによって除去する。その後、シリコン基板１００に対して、ｎ型となるイオン注入を施す。ここでは、隣接する制御ゲート電極１０２間では、ＯＮＯ絶縁膜ＳＴを透過して当該イオン注入が施され、ｎ＋型ソース領域１０８が形成される。また、メモリゲート電極１０３の側方下部にも当該イオン注入が施され、ｎ＋型ドレイン領域１０９が形成される。ｎ＋型ソース領域１０８およびｎ＋型ドレイン領域１０９は、ｎ−型エクステンション領域１１０よりも高いｎ型不純物濃度を有するように形成する。また、低抵抗化を目的として、各ゲート電極やソース／ドレイン拡散層の表面には、サリサイドプロセスにより、例えばニッケルシリサイド（ＮｉＳｉ）のような金属シリサイド層を形成しても良い。
【００４７】
次に、図１５に示すように、層間絶縁膜１１７として酸化シリコン膜を堆積した後、ｎ＋型ソース領域１０８に給電するためのコンタクト１１１を形成する。ここでは、まず、層間絶縁膜１１７に対して、フォトリソグラフィ法や異方性エッチング法などによってコンタクトホール（孔部）を形成する。そして、スパッタリング法、エッチング法、ＣＭＰ法などによって、そのコンタクトホールを金属で埋め込むことで、コンタクト１１１を形成する。このとき、隣接する制御ゲート電極１０２間のＯＮＯ絶縁膜ＳＴをエッチングストッパとして用い、所謂ＳＡＣ（Self Align Contact）法によってコンタクトホールを形成する方が、より好ましい。なぜなら、このようなＯＮＯ絶縁膜ＳＴをＳＡＣ膜として利用することにより、製造工程を削減することができるからである。また、電荷蓄積窒化膜１０６を構成する窒化シリコン膜中の水素が、直接制御ゲート電極１０２に接するのを防ぐことができる。これにより、半導体集積回路装置の信頼性を向上させることができる。
【００４８】
続いて、金属膜を堆積し、フォトリソグラフィ法およびエッチング法などによってパターニングすることで、メタル配線１１２を形成する。以上のようにして、本実施の形態１の半導体集積回路装置が有する不揮発性メモリを形成することができる。
【００４９】
以下では、本実施の形態１の不揮発性メモリの基本動作として、書き込み（Ｐｒｏｇｒａｍ）動作、消去（Ｅｒａｓｅ）動作、読み出し（Ｒｅａｄ）動作を説明する。印加電圧の一例を表にまとめたものを図１６に示す。図中の符号は、上記図６と対応している。なお、本実施の形態１の不揮発性メモリでは、電荷蓄積窒化膜１０６内に電子を増やし、閾値電圧を上昇させる動作を書き込み動作とする。一方、電荷蓄積窒化膜１０６内の電子を減らし（または正孔（ホールともいう）を増やし）、閾値電圧を低下させる動作を消去動作とする。また、本実施の形態１では、ｎチャネル型ＭＯＳで形成したメモリセルについて述べるが、ｐチャネル型ＭＯＳタイプであっても、極性が逆となることを除いては、原理的には同様に構成することができる。
【００５０】
以下では、動作を施す対称にするメモリセルを選択セル（ｓｅｌｅｃｔ）、それ以外のメモリセルを非選択セル（ｕｎｓｅｌｅｃｔ）と記述する。
【００５１】
書き込み動作時には、選択セルのｎ＋型ドレイン領域１０９（Ｄｒａｉｎ１）に正電位（５Ｖ）を印加し、ｐ型半導体領域１０１は接地する。更に、選択セルのメモリゲート電極１０３（ＭＧ１）に対して高いゲートオーバードライブ電圧（１０Ｖ）を印加することで、当該メモリゲート電極１０３下のチャネルを強反転状態にする。ここで、選択セルの制御ゲート電極１０２（ＣＧ１）の電位を、閾値電圧より例えば０．１〜０．２Ｖ高い値とすることで、当該制御ゲート電極１０２下のチャネルを強反転状態にする。即ち、選択セルではトランジスタがオン状態となっている。そして、選択セルのｎ＋型ソース領域１０８（Ｓｏｕｒｃｅ１）に、所望のチャネル電流が流れるような電位（例えば０．４Ｖ）を印加する。
【００５２】
以上の電圧条件では、メモリゲート電極１０３および制御ゲート電極１０２の境界部のチャネル領域に強い電界が生じ、多くのホットエレクトロンが発生する。発生したホットエレクトロンの一部をメモリゲート電極１０３の正電圧で引き抜き、電荷蓄積窒化膜１０６に注入することで、書き込み動作を施す。この現象は、ＳＳＩ（Source Side Injection）と称される。
【００５３】
消去動作時には、選択セルのメモリゲート電極１０３（ＭＧ１）に負電位（−６Ｖ）を印加し、選択セルのｎ＋型ドレイン領域１０９（Ｄｒａｉｎ１）に正電位（６Ｖ）を印加する。これにより、当該ｎ＋型ドレイン領域１０９端部における、当該メモリゲート電極１０３とオーバーラップした領域で強反転が生じ、バンド間トンネル（Band To Band Tunneling：ＢＴＢＴ）現象によって正孔を生成することができる。発生した正孔はチャネル方向へ加速され、メモリゲート電極１０３の負電位に行かれて、電荷蓄積窒化膜１０６に注入される。このようにして消去動作を施す。
【００５４】
読み出し動作時には、書き込み／消去時のｎ＋型ソース領域１０８（Ｓｏｕｒｃｅ１）に正電位（１．５Ｖ）を印加し、書き込み／消去時のｎ＋型ドレイン領域１０９（Ｄｒａｉｎ１）を接地電位とする。選択セルの制御ゲート電極１０２（ＣＧ１）に正電位（１．５Ｖ）を印加することで、当該制御ゲート電極１０２下のチャネルを強反転状態にする。この状態で、書き込み、消去状態により与えられるメモリゲート電極１０３（ＭＧ１）の閾値電圧を判別できる適切なメモリゲート電位（例えば０Ｖ）を印加する。これにより、書き込み状態では当該メモリゲート電極１０３下のチャネルに電流が流れ、消去状態では当該メモリゲート電極１０３下のチャネルにはほとんど電流が流れない。このため、選択セルのＭＯＳトランジスタに流れるソース／ドレイン間電流量により、書き込み／消去状態を判別（読み出し）できる。
【００５５】
また、上記では選択メモリゲートが１系統の例を示したが、図１７に示すように、上記図１に示したブロック図のメモリセルアレイ９が複数のメモリマット１２や複数のメモリブロック１３を備えた構造であっても良い。この場合には、それぞれのメモリマット１２やメモリブロック１３の中で、複数系統のメモリゲートを選択して同時に書き込み動作を行うことができる。
【００５６】
図１８は、不揮発性メモリセルアレイの閾値電圧の分布を示したグラフ図である。図中では、本実施の形態１の不揮発性メモリセルアレイの特性を第１ばらつき特性ｒ０１と表し、他の不揮発性メモリセルアレイの特性を第２ばらつき特性ｒ０２と表す。
【００５７】
第２ばらつき特性ｒ０２と比較して、本実施の形態１の不揮発性メモリの第１ばらつき特性ｒ０１の方が、初期の閾値電圧分布のばらつきが少ないことが分かる。これは、本実施の形態１の不揮発性メモリにおいては、メモリゲート電極１０３の側壁に窒化シリコン膜からなる電荷蓄積窒化膜１０６が存在することから、酸化が抑制され、ゲート幅方向の寸法ばらつきが抑えられたためである。閾値電圧のばらつきを抑制することにより、アレイレベルでのメモリセル動作ウィンドウを小さくすることができる。これにより、メモリ動作に伴う特性劣化を抑えることができる。
【００５８】
図１９は、例えばメモリセルを１０００回程度書き換えた後の、メモリセル電荷保持特性を示したグラフ図である。図中では、本実施の形態１の不揮発性メモリセルアレイの特性を第１保持特性ｒ０３と表し、他の不揮発性メモリセルアレイの特性を第２保持特性ｒ０４と表す。第２保持特性ｒ０４と比較して、本実施の形態１の不揮発性メモリの第１保持特性ｒ０３は、特にメモリセル消去側の電荷保持特性が向上している。
【００５９】
図２０は、窒化シリコン膜からなる電荷蓄積窒化膜１０６中に電子が注入されている状態におけるメモリセル消去時のチャネル幅方向の電界分布を示している。左は、本実施の形態１の不揮発性メモリを示し、右は、他の不揮発性メモリを示している。特に、電荷蓄積窒化膜１０６中に電子が１×１０１３程度注入された状態における、メモリセル消去時のチャネル幅方向の電界分布を示している。ただし、消去時の印加電圧条件は、上記図１６を用いて説明した条件と同様である。
【００６０】
本実施の形態１の不揮発性メモリでは、上述のように、素子分離膜１１８の側壁にもＯＮＯ絶縁膜ＳＴが形成されている。これにより、アクティブ端の電荷蓄積窒化膜１０６およびメモリゲート電極１０３が角部を有している。また、メモリゲート電極１０３の側面と素子分離膜１１８との間にＯＮＯ絶縁膜ＳＴが存在することにより、同ゲート幅がアクティブ幅よりも狭くなっている。これらの構成により、メモリゲート電極１０３からの電界が、ＯＮＯ絶縁膜ＳＴに集中し易くなっていることが分かる。
【００６１】
この電界集中の及ぶ範囲（例えば、電界が９×１０６（Ｖ／ｃｍ）程度の範囲）は、本発明者らの検証によると、電荷蓄積窒化膜１０６の端部から、３０ｎｍ程度であった。図２１は、本実施の形態１の不揮発性メモリのゲート幅を６０ｎｍとして、上記図２０の左図と同様の消去動作時における電界分布を示している。図のように、電界集中領域がチャネル幅全体を占めており、より効率よく消去することが可能となる。
【００６２】
図２２は、不揮発性メモリの消去特性を示したグラフ図である。図中では、本実施の形態１の不揮発性メモリの特性を第１消去特性ｒ０５と表し、他の不揮発性メモリの特性を第２消去特性ｒ０６と表す。本実施の形態１の不揮発性メモリでは、上述の電界集中の効果により、第２消去特性ｒ０６と比較して、同じ消去電圧を印加してより低い閾値電圧まで消去できる。
【００６３】
以上のように、本実施の形態１の不揮発性メモリによれば、メモリセル低電圧動作と高信頼度化とを同時に実現することができる。結果として、不揮発性メモリを備えた半導体集積回路装置の特性を向上させることができる。
【００６４】
（実施の形態２）
本実施の形態２の不揮発性メモリの製造方法を説明する。以下で説明する態様以外は、本実施の形態２の不揮発性メモリは上記実施の形態１の不揮発性メモリと同様であり、同様の効果を有する。
【００６５】
まず、図２３に示すように、シリコン基板１００の主面にウェルとなるｐ型半導体領域１０１を形成する。これは、上記図７を用いて説明したｐ型半導体領域１０１と同様にして形成する。その後、上記図７の酸化シリコン膜１１９および窒化シリコン膜１２０と同様にして、酸化シリコン膜１１９および窒化シリコン膜１２０を形成する。続いて、フォトリソグラフィ法およびドライエッチング法によって、窒化シリコン膜１２０と酸化シリコン膜１１９とを順にパターニングする。その後、酸化シリコン膜２０１を堆積し、これをエッチバックすることで、上記の工程でパターニングした酸化シリコン膜１１９および窒化シリコン膜１２０の側壁にサイドウォール状の酸化シリコン膜２０１を形成する。
【００６６】
続いて、窒化シリコン膜１２０およびサイドウォール状の酸化シリコン膜２０１をエッチングマスク（ハードマスク）として、シリコン基板１００に対して異方性エッチングを施す。これにより、シリコン基板１００の主面上において、窒化シリコン膜１２０および酸化シリコン膜２０１に覆われていない部分に浅い溝を形成できる。
【００６７】
次に、図２４に示すように、上記図９の工程と同様にして浅い溝を酸化シリコン膜によって埋め込むことで、素子分離膜１１８を形成する。このとき、本実施の形態２の製造方法によれば、サイドウォール状の酸化シリコン膜２０１の下のアクティブ端に所謂バーズビーク２０２が形成される。これに関して、以下で詳しく説明する。
【００６８】
図２５は、上記図２４における要部ｐ１００の拡大図である。本実施の形態２の上記の製造方法によれば、サイドウォール状の酸化シリコン膜２０１の下部のアクティブに、酸化シリコン膜からなるバーズビーク２０２が形成される。これは、本実施の形態２では、酸化シリコン膜１１９および窒化シリコン膜１２０に加え、サイドウォール状の酸化シリコン膜２０１を形成したことによる。より詳しくは、以下の通りである。サイドウォール状の酸化シリコン膜２０１の部分は、シリコン基板１００の主面に垂直な方向に見て、酸化膜が厚く形成されている。ここで、溝の内部に素子分離膜１１８を形成する工程では、下地の酸化シリコン膜として、浅い溝の側壁を覆うようにして熱酸化膜を形成する。この熱酸化工程の際に、サイドウォール状の厚い酸化シリコン膜２０１の下部のアクティブも酸化され、バーズビーク２０２が形成される。
【００６９】
そして、本実施の形態２の製造方法によれば、このバーズビーク２０２の形成により、アクティブの形状がラウンド形状（湾曲した形状）になる。言い換えれば、アクティブ領域の表面は、素子分離膜１１８と接する端部に近い領域ほど低くなるように湾曲して形成される。即ち、アクティブ領域の外側ほど、シリコン基板１００（ｐ型半導体領域１０１）の内部に向かって入り込むような傾斜を有する形状に加工される。
【００７０】
続く工程では、図２６に示すように、上記実施の形態１の上記図１０〜上記図１５で説明した工程と同様の工程を施すことで、本実施の形態２の不揮発性メモリを有する半導体集積回路装置を形成できる。
【００７１】
本実施の形態２の不揮発性メモリは、上記実施の形態１の不揮発性メモリと比較して、更に、以下のような構成を有している。図２７は、上記図２６における要部ｐ２００の拡大図である。本実施の形態２の不揮発性メモリでは、上記の工程のようにしてバーズビークを形成することで、アクティブの端部にラウンド形状を持たせている。従って、そこにＯＮＯ絶縁膜ＳＴを形成すると、ＯＮＯ絶縁膜ＳＴは、シリコン基板１００に接する部分と素子分離膜１１８の側壁を覆う部分とが鋭角をなして形成される。言い換えれば、本実施の形態２の不揮発性メモリでは、メモリゲート電極１０３の下部に配置されたＯＮＯ絶縁膜ＳＴのうち、素子分離膜１１８とシリコン基板１００とに接する端部の形状が鋭角をとなるように形成される。
【００７２】
図２８は、窒化シリコン膜からなる電荷蓄積窒化膜１０６中に電子が注入されている状態におけるメモリセル消去時のチャネル幅方向の電界分布を示している。電圧印加条件は、上記実施の形態１において上記図１６を用いて説明した条件と同様である。本実施の形態２の不揮発性メモリでは、上述のように、メモリゲート電極１０３の下部および即部に配置したＯＮＯ絶縁膜ＳＴの端部が鋭角をなして形成されている。これにより、メモリゲート電極１０３からの電界は、ＯＮＯ絶縁膜ＳＴにより集中し易くなっている。
【００７３】
例えば、上記図４や上記図２０などを用いて説明した上記実施の形態１の不揮発性メモリは、メモリゲート電極１０３の下部および即部にＯＮＯ絶縁膜ＳＴを配置させることで、端部に角部を形成し、電界集中を起こし易くしていた。これと比較して、本実施の形態２の不揮発性メモリでは、更にその角部を鋭角化して、より電界集中を起こし易くしている。このため、本図２８のように、本実施の形態２の不揮発性メモリでは、上記実施の形態１の不揮発性メモリと同様の電圧印加条件であっても、更に強い電界集中（例えば、電界が１〜１．１×１０５（Ｖ／ｃｍ）程度の範囲）を起こすことができる。従って、本実施の形態２の不揮発性メモリによれば、より低い電圧での動作が可能となる。結果として、不揮発性メモリを備えた半導体集積回路装置の特性を、より向上させることができる。
【００７４】
（実施の形態３）
本実施の形態３と上記実施の形態１との違いは、不揮発性メモリの電荷蓄積部であるＯＮＯ絶縁膜ＳＴのトップ酸化膜１０７の形成方法にある。上記実施の形態１の製造方法では、上記図１１で説明した工程のように、ＣＶＤ法により形成した電荷蓄積窒化膜１０６を酸化（熱酸化）することにより、トップ酸化膜１０７を形成していた。これに対し、本実施の形態３の製造方法では、ＣＶＤ法によって電荷蓄積窒化膜１０６上に酸化シリコン膜を堆積した後に、アニール（熱処理）を施すことで、トップ酸化膜１０７を形成する。
【００７５】
本実施の形態３の製造方法をより具体的に示せば、以下の通りである。まず、上記実施の形態１の製造方法として上記図１１において、例えば、７５０℃で酸化シリコン膜を堆積した後、９００℃、窒素雰囲気中でアニールするで、トップ酸化膜１０７を形成する。この工程以外は、上記実施の形態１の製造方法と同様にして、本実施の形態３の不揮発性メモリを形成することができる。その構造も、上記実施の形態１の不揮発性メモリの構造と同様である。また、上記実施の形態２の製造方法を適用すれば、上記実施の形態２の不揮発性メモリと同様の構造の不揮発性メモリが形成できる。従って、本実施の形態３の不揮発性メモリにおいても、上記実施の形態１で説明した効果と同様の効果を有し、また、上記実施の形態２の製造方法を適用して同様に効果的である。
【００７６】
そして、本実施の形態３の製造方法では、上述のように、トップ酸化膜１０７をＣＶＤ法およびアニールによって形成することで、以下のような効果を有する。即ち、この方法でトップ酸化膜１０７を形成することで、熱酸化法よりも低い温度でトップ酸化膜１０７を形成できる。これは、チャネルに注入した不純物プロファイルの拡散を抑制するのに効果的である。これにより、不揮発性メモリセルを更に微細化することができる。結果として、不揮発性メモリを備えた半導体集積回路装置の特性を、より向上させることができる。
【００７７】
また、上記実施の形態２において説明した、素子分離膜１１８形成時にバーズビークを生じさせ、ＯＮＯ絶縁膜ＳＴを鋭角化する製造方法を適用しても、同様に効果的である。
【００７８】
（実施の形態４）
本実施の形態４の半導体集積回路装置が有する不揮発性メモリに関して、図を用いて説明する。図２９は、本実施の形態４の不揮発性メモリの一例を示した要部平面図である。また、図３０から図３２は、本実施の形態４の不揮発性メモリを有する半導体集積回路装置の製造方法の一例を説明するための要部断面図である。図には、左から順に、上記図２９におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に相当する位置の断面図を示している。また、図の一番右には、周辺ＭＯＳの製造工程中における断面図も示している。
【００７９】
まず、上記実施の形態１において上記図７から上記図９の工程と同様の工程を施す。これにより、シリコン基板１００上に、上記図９と同様のｐ型半導体領域１０１および素子分離膜１１８を形成する。
【００８０】
次に、図３０に示すように、周辺ＭＯＳのゲート絶縁膜となる２ｎｍ程度以下の酸化シリコン膜を熱酸化などにより形成する。続いて、周辺ＭＯＳのゲート電極となるポリシリコン膜をＣＶＤ法などにより形成する。その後、フォトリソグラフィ法およびドライエッチング法などによりこれらをパターニングすることで、周辺ＭＯＳのゲート絶縁膜１０４およびゲート電極１０２を形成する。ここで、図示していないが、ウェットエッチング法と熱酸化工程とを繰り返すことにより、特に、周辺ＭＯＳ領域において複数のゲート酸化膜厚を有する半導体集積回路を製造することができる。
【００８１】
続いて、上記図１１の工程と同様にして、ボトム酸化膜１０５、電荷蓄積窒化膜１０６、および、トップ酸化膜１０７からなるＯＮＯ絶縁膜ＳＴを形成する。その膜厚なども上記図１１で説明したものと同様である。その後、ポリシリコン膜１２１を、ＣＶＤ法などによって堆積する。続いて、ポリシリコン膜１２１を加工してメモリゲート電極を形成するためのフォトレジスト膜４０１を、フォトリソグラフィ法などによって形成する。
【００８２】
次に、上記のフォトレジスト膜４０１をエッチングマスクとしてポリシリコン膜１２１およびＯＮＯ絶縁膜ＳＴに対して異方性エッチングを施すことで、図３１に示すようなメモリゲート電極４０２を形成する。即ち、上記の工程により、ポリシリコン膜１２１からなるメモリゲート電極４０２を形成し、メモリゲート電極４０２とシリコン基板１００との間に配置するようにＯＮＯ絶縁膜ＳＴを加工する。
【００８３】
続いて、メモリゲート電極４０２をイオン注入マスクとして、シリコン基板１００に対して不純物イオンのイオン注入を施す。これにより、ｎ−型エクステンション領域４０３を形成する。より具体的には、上記図１３を用いて説明したｎ−型エクステンション領域１１０と同様にして形成する。続いて、メモリゲート電極４０２の側壁を覆うようにして、サイドウォールスペーサｓｗを形成する。これは、上記図１３のサイドウォールスペーサｓｗと同様にして形成する。その後、メモリゲート電極４０２とサイドウォールスペーサｓｗとをイオン注入マスクとしてシリコン基板１００に対して不純物イオンのイオン注入を施す。これにより、ｎ＋型拡散領域（ソース拡散領域、ドレイン拡散領域）４０４を形成する。ｎ＋型拡散領域４０４は、ｎ−型エクステンション領域４０３よりも深く、また、ｎ−型エクステンション領域４０３よりも高い不純物濃度となるように形成する。ここで、図示していないが、ｎ＋型拡散領域４０４の抵抗を低減する目的で、サリサイドプロセスにより、例えばニッケルシリサイド（ＮｉＳｉ）のような金属シリサイド層を形成しても良い。
【００８４】
次に、図３２に示すように、上記図１５の工程と同様にして、層間絶縁膜１１７、コンタクト１１１、および、メタル配線１１２を形成する。以上のようにして、本実施の形態４の不揮発性メモリを有する半導体集積回路装置を形成できる。
【００８５】
このように、本実施の形態４の不揮発性メモリは１トランジスタ型であり、所謂ＮＲＯＭ構造となっている。そして、本実施の形態４の不揮発性メモリによれば、このような１トランジスタ型の不揮発性メモリにおいても、上記実施の形態１の構造を適用できる。即ち、本実施の形態４の不揮発性メモリにおいても、シリコン基板１００の主面から突出した素子分離膜１１８の側壁と、それに囲まれた部分のシリコン基板１００の表面を一体的に覆うようにしてＯＮＯ絶縁膜ＳＴが形成されている。これにより、アクティブ端の電荷蓄積窒化膜１０６およびメモリゲート電極４０２が角部を有し、また、同ゲート幅がアクティブ幅よりも狭くなっている。
【００８６】
上記の構成により、本実施の形態４の１トランジスタ型の不揮発性メモリにおいても、上記実施の形態１と同様の効果を得ることができる。即ち、メモリゲート電極４０２からの電界が、ＯＮＯ絶縁膜ＳＴに集中し易くすることができる。そして、メモリセル低電圧動作と高信頼度化とを同時に実現することができる。結果として、不揮発性メモリを備えた半導体集積回路装置の特性をより向上させることができる。
【００８７】
また、上記実施の形態２において説明した、素子分離膜１１８形成時にバーズビークを生じさせ、ＯＮＯ絶縁膜ＳＴを鋭角化する製造方法を適用しても、同様に効果的である。
【００８８】
また、上記実施の形態３において説明した、トップ酸化膜１０７をＣＶＤ法とアニールとによって、熱酸化法よりも低温で形成する製造方法を適用しても、同様に効果的である。
【００８９】
（実施の形態５）
本実施の形態５の半導体集積回路装置が有する不揮発性メモリに関して、図を用いて説明する。図３３は、本実施の形態５の不揮発性メモリの一例を示した要部平面図である。また、図３４から図３８は、本実施の形態５の不揮発性メモリを有する半導体集積回路装置の製造方法の一例を説明するための要部断面図である。図には、左から順に、上記図３３におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に相当する位置の断面図を示している。また、図の一番右には、周辺ＭＯＳの製造工程中における断面図も示している。
【００９０】
まず、上記実施の形態１において上記図７から上記図９の工程と同様の工程を施す。これにより、シリコン基板１００上に、上記図９と同様のｐ型半導体領域１０１および素子分離膜１１８を形成する。
【００９１】
次に、図３４に示すように、制御ゲートおよび周辺ＭＯＳのゲート絶縁膜となる２ｎｍ程度以下の酸化シリコン膜５０１を熱酸化などにより形成する。続いて、制御ゲートおよび周辺ＭＯＳのゲート電極となるポリシリコン膜５０２と、窒化シリコン膜５０３とを順にＣＶＤ法などにより形成する。その後、上記の膜を加工するためのフォトレジスト膜５０４をフォトリソグラフィ法などによって形成する。
【００９２】
次に、フォトレジスト膜５０４をエッチングマスクとして、窒化シリコン膜５０３、ポリシリコン膜５０２、酸化シリコン膜５０１に対して、順に異方性エッチングを施す。これにより、図３５に示すような、酸化シリコン膜５０１からなるゲート絶縁膜５０５、および、ポリシリコン膜５０２からなる制御ゲート電極（またはゲート電極）５０６を形成する。ここで、図示していないが、ウェットエッチング法と熱酸化工程とを繰り返すことにより、特に、周辺ＭＯＳ領域において複数のゲート酸化膜厚を有する半導体集積回路を製造することができる。
【００９３】
続いて、上記図１１の工程と同様にして、ボトム酸化膜１０５、電荷蓄積窒化膜１０６、および、トップ酸化膜１０７からなるＯＮＯ絶縁膜ＳＴを形成する。その膜厚なども上記図１１で説明したものと同様である。その後、ポリシリコン膜１２１を、ＣＶＤ法などによって堆積する。
【００９４】
次に、図３６に示すように、ポリシリコン膜１２１をエッチバックすることでサイドウォール状に加工して、ポリシリコン膜１２１からなるメモリゲート電極１０３を形成する。このとき、後にメモリゲート電極１０３へのコンタクトを形成する箇所はフォトレジスト膜などで覆っておき（図示しない）、エッチングから保護する。
【００９５】
続いて、メモリゲート電極１０３に覆われていない部分のＯＮＯ絶縁膜ＳＴをエッチング法により除去する。言い換えれば、メモリゲート電極１０３とシリコン基板１００との間、および、制御ゲート電極１０２とメモリゲート電極１０３との間以外のＯＮＯ絶縁膜ＳＴを除去する。
【００９６】
更に、メモリゲート電極１０３に覆われていない部分の素子分離膜１１８において、その上面の高さがシリコン基板１００面と同じかそれよりも低い位置となるように、エッチングにより除去する。このように加工することの効果は、上記図１２を用いて説明した効果と同様である。
【００９７】
続いて、図３７に示すように、周辺ＭＯＳのゲート構造をフォトリソグラフィおよびドライエッチング法などによって形成する。その後、ｎ−型エクステンション領域１１０を形成するためのイオン注入を施す。続いて、メモリゲート電極１０３の側壁を覆うようにして、例えば、順に、酸化シリコン膜１１４、窒化シリコン膜１１５、酸化シリコン膜１１６からなるサイドウォールスペーサｓｗを形成する。その形成方法は、上記図１３を用いて説明した通りである。
【００９８】
続いて、サイドウォールスペーサｓｗ、メモリゲート電極１０３、制御ゲート電極１０２をイオン注入マスクとして、シリコン基板１００にｎ型となる不純物を注入することで、ｎ＋型拡散領域（ソース拡散領域、ドレイン拡散領域）５０７を形成する。ｎ＋型拡散領域５０７は、ｎ−型エクステンション領域１１０よりも高いｎ型不純物濃度を有するように形成する。また、低抵抗化を目的として、各ゲート電極やソース／ドレイン拡散層の表面には、サリサイドプロセスにより、例えばニッケルシリサイド（ＮｉＳｉ）のような金属シリサイド層を形成しても良い。
【００９９】
次に、図３８に示すように、上記図１５の工程と同様にして、層間絶縁膜１１７、コンタクト１１１、および、メタル配線１１２を形成する。以上のようにして、本実施の形態５の不揮発性メモリを有する半導体集積回路装置を形成できる。
【０１００】
このように、本実施の形態５の不揮発性メモリは制御ゲート電極５０６の両側面にメモリゲート電極１０３が配置された構造となっている。これらの両メモリゲート１０３はそれぞれＯＮＯ絶縁膜ＳＴを備えており、独立して情報を記憶できる構造となっている（以下、ツインＭＯＮＯＳ構造）。即ち、本実施の形態５の不揮発性メモリは１セルで２ビットの情報を記憶でき、不揮発性メモリの大容量化に適している。そして、本実施の形態５の不揮発性メモリによれば、この様なツインＭＯＮＯＳ構造の不揮発性メモリにおいても、上記実施の形態１の構造を適用できる。即ち、本実施の形態５の不揮発性メモリにおいても、シリコン基板１００の主面から突出した素子分離膜１１８の側壁と、それに囲まれた部分のシリコン基板１００の表面を一体的に覆うようにしてＯＮＯ絶縁膜ＳＴが形成されている。これにより、アクティブ端の電荷蓄積窒化膜１０６およびメモリゲート電極１０３が角部を有し、また、同ゲート幅がアクティブ幅よりも狭くなっている。
【０１０１】
上記の構成により、本実施の形態５のツインＭＯＮＯＳ構造の不揮発性メモリにおいても、上記実施の形態１と同様の効果を得ることができる。即ち、メモリゲート電極１０３からの電界が、ＯＮＯ絶縁膜ＳＴに集中し易くすることができる。そして、メモリセル低電圧動作と高信頼度化とを同時に実現することができる。結果として、不揮発性メモリを備えた半導体集積回路装置の特性をより向上させることができる。
【０１０２】
また、上記実施の形態２において説明した、素子分離膜１１８形成時にバーズビークを生じさせ、ＯＮＯ絶縁膜ＳＴを鋭角化する製造方法を適用しても、同様に効果的である。
【０１０３】
また、上記実施の形態３において説明した、トップ酸化膜１０７をＣＶＤ法とアニールとによって、熱酸化法よりも低温で形成する製造方法を適用しても、同様に効果的である。
【０１０４】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更
【産業上の利用可能性】
【０１０５】
本発明の半導体集積回路装置は、民生、ＯＡ、車載、産業用途などの混載マイコン用記憶装置などに適用することができる。
【符号の説明】
【０１０６】
１  制御回路
２  入出力回路
３  アドレスバッファ
４  行デコーダ
５  列デコーダ
６  ベリファイセンスアンプ回路
７  高速リードセンスアンプ回路
８  書き込み回路
９  メモリセルアレイ
１０  電源回路
１１  電流トリミング回路
１２  メモリマット
１３  メモリブロック
１００，９００  シリコン基板（半導体基板）
１０１  ｐ型半導体領域
１０２，５０６  制御ゲート電極（ゲート電極、第２ゲート電極）
１０３，４０２  メモリゲート電極（第１ゲート電極）
１０４，５０５  ゲート絶縁膜
１０５  ボトム酸化膜（第１絶縁膜）
１０６  電荷蓄積窒化膜（電荷蓄積膜）
１０７  トップ酸化膜（第２絶縁膜）
１０８  ｎ＋型ソース領域（ソース拡散領域）
１０９  ｎ＋型ドレイン領域（ドレイン拡散領域）
１１０，４０３  ｎ−型エクステンション領域
１１１，９０７  コンタクト
１１２  メタル配線
１１３，１１５，１２０，５０３  窒化シリコン膜
１１４，１１６，１１９，２０１，５０１  酸化シリコン膜
１１７，９０９  層間絶縁膜
１１８  素子分離膜
１２１，５０２  ポリシリコン膜
２０２  バーズビーク
４０１，５０４  フォトレジスト膜
４０４，５０７  ｎ＋型拡散領域（ソース拡散領域、ドレイン拡散領域）
９０１  トンネル絶縁膜
９０２  データ保持蓄積膜
９０３  ブロック絶縁膜
９０４  第１ゲート電極
９０５  第２ゲート電極
９０６  拡散層領域
９０８  シャロートレンチ素子分離領域
ｐ１００，ｐ２００  要部
ｒ０１  第１ばらつき特性
ｒ０２  第２ばらつき特性
ｒ０３  第１保持特性
ｒ０４  第２保持特性
ｒ０５  第１消去特性
ｒ０６  第２消去特性
ＳＴ  ＯＮＯ絶縁膜
ｓｗ  サイドウォールスペーサ
【図１】
2010171105.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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