(57)【要約】【課題】電極形成時に２つの金属層を混合させるための熱処理を行うことなく良好なオーミック接触を得ることが可能な窒化物系半導体素子を提供する。【解決手段】この青紫色半導体レーザ素子１００（窒化物系半導体素子）は、ｎ型ＧａＮ基板１１と、ｎ型ＧａＮ基板１１の表面上に形成され、約６ｎｍの厚みを有するＡｌからなるＡｌ層３１と、Ａｌ層３１のｎ型ＧａＮ基板１１とは反対側の表面上を覆うとともに約３ｎｍの厚みを有するＨｆからなるＨｆ層３２とを含むｎ側電極２９とを備える。【選択図】図１
2010067858.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型窒化物系半導体層と、
前記ｎ型窒化物系半導体層の表面上に形成され、Ａｌからなる第１金属層と、前記第１金属層の前記ｎ型窒化物系半導体層とは反対側の表面上を覆うように形成されたＨｆからなる第２金属層とを含むｎ側電極とを備える、窒化物系半導体素子。
【請求項２】
前記第１金属層は、Ａｌが島状に分布した状態に形成されている、請求項１に記載の窒化物系半導体素子。
【請求項３】
前記ｎ側電極は、前記第２金属層の前記第１金属層が形成された側とは反対側に形成されたＰｄからなる第３金属層をさらに含む、請求項１または２に記載の窒化物系半導体素子。
【請求項４】
前記ｎ側電極は、前記第２金属層と前記第３金属層との間に形成された第４金属層をさらに含み、
前記第４金属層は、ＴｉまたはＰｔの少なくともいずれかを含む、請求項３に記載の窒化物系半導体素子。
【請求項５】
ｎ型窒化物系半導体層を形成する工程と、
前記ｎ型窒化物系半導体層の表面上に、Ａｌからなる第１金属層と、前記第１金属層の前記ｎ型窒化物系半導体層とは反対側の表面上を覆うＨｆからなる第２金属層とを積層してｎ側電極を形成する工程とを備え、
前記ｎ側電極を形成する工程は、平面的に見てＡｌが島状に分布した状態を有するように前記第１金属層を形成する工程と、前記島状の第１金属層を覆うように前記第２金属層を形成する工程とを含む、窒化物系半導体素子の製造方法。
【請求項６】
ｎ型窒化物系半導体層とｐ型窒化物系半導体層とが積層された窒化物系半導体を形成する工程と、
前記ｐ型窒化物系半導体層の表面上にｐ側電極を形成する工程と、
前記ｐ側電極を形成する工程の後にｎ側電極を形成する工程とを備え、
前記ｎ側電極を形成する工程は、前記ｎ型窒化物系半導体層の表面上に、Ａｌからなる第１金属層と、前記第１金属層の前記ｎ型窒化物系半導体層とは反対側の表面上を覆うＨｆからなる第２金属層とを積層してｎ側電極を形成する工程を含む、窒化物系半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系半導体素子およびその製造方法に関し、特に、ｎ型窒化物系半導体層の表面上に形成された電極を備える窒化物系半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、ｎ型窒化物系半導体層の表面上に形成された電極を備える窒化物系半導体素子およびその製造方法が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、ｎ型窒化物系半導体層と、ｎ型窒化物系半導体層の表面上に形成されるとともにｎ型窒化物系半導体層に接する側がＨｆとＡｌとが混ざり合った層からなるオーミック電極とを備えた窒化物系半導体素子およびその製造方法が開示されている。また、この窒化物系半導体素子では、製造プロセスにおいて、ｎ型窒化物系半導体層の表面上に所定の厚みを有するＨｆ層を形成した後にＨｆ層上に所定の厚みを有するＡｌ層を形成する工程と、積層されたＨｆ層およびＡｌ層を所定の温度条件下でアニーリング（焼き鈍し）することにより、ｎ型窒化物系半導体層とＨｆ層との界面近傍において、ＨｆとＡｌとが所定の割合（濃度）で混ざり合った状態のオーミック層が形成されるように構成されている。また、アニーリングによってＨｆとＡｌとが所定の割合で混ざり合う（合金化する）ことにより、良好なオーミック接触を得ている。
【０００４】
【特許文献１】特開２００３−１４２７３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の窒化物系半導体素子およびその製造方法では、良好なオーミック接触を得るために、ｎ型窒化物系半導体層の表面上にＨｆ層とＡｌ層とをこの順番で積層した後、さらにＨｆ層およびＡｌ層に対して所定温度でアニーリング（熱処理）することによりＨｆとＡｌとを合金化させる工程を行う必要があるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、電極形成時に２つの金属層を合金化させるための熱処理を行うことなく良好なオーミック接触を得ることが可能な窒化物系半導体素子およびその製造方法を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の第１の局面による窒化物系半導体素子は、ｎ型窒化物系半導体層と、ｎ型窒化物系半導体層の表面上に形成され、Ａｌからなる第１金属層と、第１金属層のｎ型窒化物系半導体層とは反対側の表面上を覆うように形成されたＨｆからなる第２金属層とを含むｎ側電極とを備える。
【０００８】
この発明の第１の局面による窒化物系半導体素子では、上記のように、ｎ型窒化物系半導体層の表面上に形成されたＡｌからなる第１金属層と、第１金属層のｎ型窒化物系半導体層とは反対側の表面上を覆うように形成されたＨｆからなる第２金属層とを含むｎ側電極を備えることによって、ｎ側電極は、ｎ型窒化物系半導体層の表面上にＡｌからなる第１金属層とＨｆからなる第２金属層とが混ざり合うことなくこの順に積層された構造を有するので、製造プロセス上、所定の温度条件や時間を制御して第１金属層と第２金属層とを一定の割合で合金化させるような熱処理工程を必要とせずにｎ側電極を形成することができる。また、ｎ型窒化物系半導体層の表面上に形成された第１金属層をＡｌにより形成することによって、Ａｌからなる第１金属層によりｎ型窒化物系半導体層との良好なオーミック接触を得ることができる。さらに、Ａｌからなる第１金属層上にＨｆからなる第２金属層を設けることによって、高融点金属であるＨｆからなる第２金属層によって電極形成後に加わる熱処理工程に起因するオーミック接触特性の劣化を抑制することができる。
【０００９】
上記第１の局面による窒化物系半導体素子において、好ましくは、第１金属層は、Ａｌが島状に分布した状態に形成されている。このように構成すれば、Ｈｆからなる第２金属層は、Ａｌからなる第１金属層の表面を覆うのみならずｎ型窒化物系半導体層の表面に直接接触する領域を有するので、Ｈｆからなる第２金属層によりｎ型窒化物系半導体層の表面に対するｎ側電極の密着性を向上させることができる。これにより、ｎ側電極形成時の温度よりも高い温度条件下で半導体素子に所定の製造プロセスを順次施す場合（たとえば、フォトリソグラフィ技術におけるベーキング工程などの約２００℃〜約３００℃での加熱処理工程や、ｎ側電極へのワイヤボンディング工程など）であってもｎ側電極の膜剥れを抑制することができる。これによっても、オーミック接触特性の劣化を抑制することができる。
【００１０】
上記第１の局面による窒化物系半導体素子において、好ましくは、ｎ側電極は、第２金属層の第１金属層が形成された側とは反対側に形成されたＰｄからなる第３金属層をさらに含む。このように構成すれば、第２金属層上にＡｕなどからなるパッド電極層を形成する場合、Ｐｄからなる第３金属層を介して第２金属層の上に容易にパッド電極層を形成することができる。
【００１１】
上記ｎ側電極が第３金属層を含む構成において、好ましくは、ｎ側電極は、第２金属層と第３金属層との間に形成された第４金属層をさらに含み、第４金属層は、ＴｉまたはＰｔの少なくともいずれかを含む。このように構成すれば、第１金属層および第２金属層は第４金属層に覆われるので、ｎ側電極形成後の熱処理工程（フォトリソグラフィ工程やベーキング工程などの約２００℃〜約３００℃での加熱処理工程や、発光素子をパッケージ（ステム）にＡｕＳｎ半田などを使用してダイボンディングする工程や、ｎ側電極へのワイヤボンディング工程など）に起因する第１金属層および第２金属層への熱的影響をＴｉまたはＰｔの少なくともいずれかを含む第４金属層によって容易に抑制することができる。これにより、ｎ側電極におけるオーミック接触特性の劣化をより抑制することができる。
【００１２】
この発明の第２の局面による窒化物系半導体素子の製造方法は、ｎ型窒化物系半導体層を形成する工程と、ｎ型窒化物系半導体層の表面上に、Ａｌからなる第１金属層と、第１金属層のｎ型窒化物系半導体層とは反対側の表面上を覆うＨｆからなる第２金属層とを積層してｎ側電極を形成する工程とを備え、ｎ側電極を形成する工程は、平面的に見てＡｌが島状に分布した状態を有するように第１金属層を形成する工程と、島状の第１金属層を覆うように第２金属層を形成する工程とを含む。
【００１３】
この第２の局面による窒化物系半導体素子の製造方法では、上記のように、ｎ型窒化物系半導体層の表面上に、Ａｌからなる第１金属層と、第１金属層のｎ型窒化物系半導体層とは反対側の表面上を覆うＨｆからなる第２金属層とを積層してｎ側電極を形成する工程を備えることによって、ｎ側電極は、ｎ型窒化物系半導体層の表面上にＡｌからなる第１金属層とＨｆからなる第２金属層とが混ざり合うことなくこの順に積層された構造を有するので、製造プロセス上、所定の温度条件や時間を制御して第１金属層と第２金属層とを一定の割合で合金化させるような熱処理工程を必要とせずにｎ側電極が形成された窒化物系半導体素子を得ることができる。また、Ａｌからなる第１金属層をｎ型窒化物系半導体層の表面上に形成することによって、Ａｌからなる第１金属層によりｎ型窒化物系半導体層との良好なオーミック接触を得ることができる。さらに、Ａｌからなる第１金属層上にＨｆからなる第２金属層を形成することによって、高融点金属であるＨｆからなる第２金属層によって電極形成後に加わる熱処理工程に起因するオーミック接触特性の劣化を抑制することができる。
【００１４】
また、ｎ側電極を形成する工程が、平面的に見てＡｌが島状に分布した状態を有するように第１金属層を形成する工程と、島状の第１金属層を覆うとともに、ｎ型窒化物系半導体層の表面に接触するように第２金属層を形成する工程とを含むことによって、Ｈｆからなる第２金属層は、Ａｌからなる第１金属層の表面を覆うのみならずｎ型窒化物系半導体層の表面に直接接触する領域を有するので、Ｈｆからなる第２金属層によりｎ型窒化物系半導体層の表面に対するｎ側電極の密着性を向上させることができる。これにより、ｎ側電極形成時の温度よりも高い温度条件下で半導体素子に所定の製造プロセスを順次施す場合（たとえば、フォトリソグラフィ技術におけるベーキング工程などの約２００℃〜約３００℃での加熱処理工程や、ｎ側電極へのワイヤボンディング工程など）であってもｎ側電極の膜剥れを抑制することができる。これによっても、オーミック接触特性の劣化を抑制することができる。
【００１５】
この発明の第３の局面による窒化物系半導体素子の製造方法は、ｎ型窒化物系半導体層とｐ型窒化物系半導体層とが積層された窒化物系半導体を形成する工程と、ｐ型窒化物系半導体層の表面上にｐ側電極を形成する工程と、ｐ側電極を形成する工程の後にｎ側電極を形成する工程とを備え、ｎ側電極を形成する工程は、ｎ型窒化物系半導体層の表面上に、Ａｌからなる第１金属層と、第１金属層のｎ型窒化物系半導体層とは反対側の表面上を覆うＨｆからなる第２金属層とを積層してｎ側電極を形成する工程を含む。
【００１６】
この第３の局面による窒化物系半導体素子の製造方法では、上記のように、ｎ側電極を形成する工程が、ｎ型窒化物系半導体層の表面上に、Ａｌからなる第１金属層と、第１金属層のｎ型窒化物系半導体層とは反対側の表面上を覆うＨｆからなる第２金属層とを積層してｎ側電極を形成する工程を含むことによって、ｎ側電極は、ｎ型窒化物系半導体層の表面上にＡｌからなる第１金属層とＨｆからなる第２金属層とが混ざり合うことなくこの順に積層された構造を有するので、製造プロセス上、所定の温度条件や時間を制御して第１金属層と第２金属層とを一定の割合で合金化させるような熱処理工程を必要とせずにｎ側電極が形成された窒化物系半導体素子を得ることができる。また、Ａｌからなる第１金属層をｎ型窒化物系半導体層の表面上に形成することによって、Ａｌからなる第１金属層によりｎ型窒化物系半導体層との良好なオーミック接触を得ることができる。さらに、Ａｌからなる第１金属層上にＨｆからなる第２金属層を形成することによって、高融点金属であるＨｆからなる第２金属層によって電極形成後に加わる熱処理工程に起因するオーミック接触特性の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
［実施形態］
以下、本発明の実施形態を図面に基づいて説明する。
【００１８】
（第１実施形態）
図１は、本発明の第１実施形態による半導体レーザ素子の構造を示した斜視図である。図２および図３は、図１に示した第１実施形態による半導体レーザ素子のｎ側電極の詳細構造を示した拡大断面図および平面図である。まず、図１〜図３を参照して、本発明の第１実施形態による青紫色半導体レーザ素子１００の構造について説明する。なお、第１実施形態では、窒化物系半導体素子の一例である青紫色半導体レーザ素子に本発明を適用した場合について説明する。
【００１９】
本発明の第１実施形態による青紫色半導体レーザ素子１００では、図１に示すように、ＧａＮからなるｎ型ＧａＮ基板１１上に、ｎ型ＡｌＧａＮからなるｎ型クラッド層２１が形成されている。また、ｎ型クラッド層２１上には、アンドープＧａＩｎＮからなる４つの障壁層（図示せず）とアンドープＧａＩｎＮからなる３つの井戸層（図示せず）とが交互に積層された多重量子井戸（ＭＱＷ）構造を有する活性層２２が形成されている。また、活性層２２上には、ｐ型ＡｌＧａＮからなるｐ型クラッド層２３が形成されている。また、ｐ型クラッド層２３の凸部上には、アンドープＧａＩｎＮからなるｐ側コンタクト層２４が形成されている。また、ｐ側コンタクト層２４上には、ｐ側コンタクト層２４から近い順に、Ｐｄ層、Ｐｔ層およびＡｕ層からなるｐ側オーミック電極２５が形成されている。なお、ｎ型ＧａＮ基板１１およびｎ型クラッド層２１は、それぞれ、本発明の「ｎ型窒化物系半導体層」の一例である。
【００２０】
また、図１に示すように、ｐ型クラッド層２３は、素子の略中央部に形成された凸部と、凸部の両側（Ｂ方向）に延びる平坦部とを有している。このｐ型クラッド層２３の凸部によって、光導波路を構成するためのリッジ部２６が形成されている。また、リッジ部２６は、Ｂ方向に約１．５μｍの幅を有するとともに共振器方向（Ａ方向）に沿ってストライプ状に延びるように形成されている。
【００２１】
また、ｐ型クラッド層２３の平坦部の上面とリッジ部２６の側面（ｐ型クラッド層２３の凸部およびｐ側コンタクト層２４の両側面）とを覆うようにＳｉＯ２からなる電流ブロック層２７が形成されている。また、ｐ側オーミック電極２５および電流ブロック層２７の上面の所定領域を覆うように、Ａｕなどからなるｐ側パッド電極２８が形成されている。また、ｎ型ＧａＮ基板１１の下面上にｎ側電極２９が形成されている。
【００２２】
ここで、第１実施形態では、図２に示すように、ｎ側電極２９は、ｎ型ＧａＮ基板１１から近い順に、オーミック電極層３０とバリア層４０とパッド電極層４５とが積層された構造を有している。また、オーミック電極層３０は、ｎ型ＧａＮ基板１１から近い順に、約６ｎｍの厚みを有するＡｌ層３１と約１０ｎｍの厚みを有するＨｆ層３２とが積層されている。なお、Ａｌ層３１およびＨｆ層３２は、それぞれ、本発明の「第１金属層」および「第２金属層」の一例である。
【００２３】
また、第１実施形態では、図３に示すように、約６ｎｍの厚みを有するＡｌ層３１は、平面的に見て、ｎ型ＧａＮ基板１１（図２参照）の表面上に島状に分布した状態に形成されており完全な連続膜とはなっていない。ここで、Ａｌ層３１が約６ｎｍの厚みを有する場合、隣接するＡｌの島同志の一部が繋げられて網状に形成されている部分も存在する。そして、図２に示すように、ｎ型ＧａＮ基板１１とオーミック電極層３０との界面では、島状に分布したＡｌ層３１に加えてＡｌ層３１を覆うＨｆ層３２もｎ型ＧａＮ基板１１の表面に接触するように構成されている。したがって、オーミック電極層３０は、島状に分布したＡｌ層３１とＨｆ層３２とがともにｎ型ＧａＮ基板１１の表面に接触するように形成されている。なお、Ａｌが島状に分布した状態のＡｌ層３１は、約１０ｎｍ以下の厚みを有するように形成されるのが好ましい。また、Ａｌ層３１を覆うＨｆ層３２は、約２ｎｍ以上約２０ｎｍ以下の範囲の厚みを有するように形成されるのが好ましく、約１０ｎｍ以下であるのがより好ましい。
【００２４】
また、第１実施形態では、バリア層４０は、オーミック電極層３０上に、約１５０ｎｍの厚みを有するＴｉ層４１と、約２０ｎｍの厚みを有するＰｄ層４２とがこの順に積層されている。さらに、バリア層４０上に、約３００ｎｍの厚みを有するＡｕからなるパッド電極層４５が形成されている。なお、Ｔｉ層４１およびＰｄ層４２は、オーミック電極層３０（Ａｌ層３１およびＨｆ層３２）とパッド電極層４５との熱処理による反応を防止するためのバリア機能を有している。なお、バリア層４０を構成するＴｉ層４１は、約１５０ｎｍ以下の厚みを有するように形成されるのが好ましい。なお、Ｔｉ層４１は、本発明の「第４金属層」の一例であり、Ｐｄ層４２は、本発明の「第３金属層」の一例である。
【００２５】
また、青紫色半導体レーザ素子１００は、図１に示すように、共振器方向（Ａ方向）の両端部に、ｎ型ＧａＮ基板１１の主表面（上面）に対して略垂直な一対の共振器端面１００ａが形成されている。また、一対の共振器端面１００ａには、製造プロセスにおける端面コート処理により、ＡｌＮ膜やＡｌ２Ｏ３膜などからなる誘電体多層膜（図示せず）が形成されている。ここで、誘電体多層膜は、ＧａＮ，ＡｌＮ、ＢＮ，Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ｌａ２Ｏ３、ＳｉＮ、ＡｌＯＮおよびＭｇＦ２や、これらの混成比の異なる材料であるＴｉ３Ｏ５やＮｂ２Ｏ３などからなる多層膜を用いることができる。
【００２６】
図４は、図１に示した第１実施形態による青紫色半導体レーザ素子の製造プロセスを説明するための図である。次に、図１〜図４を参照して、第１実施形態による青紫色半導体レーザ素子１００の製造プロセスについて説明する。
【００２７】
第１実施形態による青紫色半導体レーザ素子１００の製造プロセスでは、まず、図４に示すように、有機金属気相成長（ＭＯＣＶＤ）法を用いて、ｎ型ＧａＮ基板１１の上面上に、ｎ型クラッド層２１、活性層２２、ｐ型クラッド層２３、ｐ側コンタクト層２４およびｐ側オーミック電極２５を順次積層する。その後、ｐ側オーミック電極２５、ｐ側コンタクト層２４およびｐ型クラッド層２３の一部の領域をエッチングすることによりリッジ部２６を形成するとともに、リッジ部２６の両側面からｐ型クラッド層２３の平坦部までを覆うように電流ブロック層２７を形成する。その後、リッジ部２６上および電流ブロック層２７上の所定領域を覆うようにｐ側パッド電極２８を形成する。
【００２８】
続いて、図４に示すように、ｎ型ＧａＮ基板１１が所定の厚みを有するようにｎ型ＧａＮ基板１１の下面を研磨し、研磨によるダメージ層をドライエッチングにより除去した後、ｎ型ＧａＮ基板１１の下面上にｎ側電極２９を形成する。
【００２９】
ここで、第１実施形態の製造プロセスでは、まず、図２に示すように、約３０℃に保持された真空中において、真空蒸着法を用いて、ｎ型ＧａＮ基板１１の下面上に約６ｎｍの厚みを有するＡｌ層３１を蒸着する。この際、Ａｌ層３１は、図３に示すように、ｎ型ＧａＮ基板１１の表面上に島状（局所的には網状の場合も含む）に分布した状態で形成される。その後、島状に分布したＡｌ層３１を覆うように、約１０ｎｍの厚みを有するＨｆ層３２を蒸着してオーミック電極層３０を形成する。この結果、図２に示すように、オーミック電極層３０は、島状に分布したＡｌ層３１とＨｆ層３２とがともにｎ型ＧａＮ基板１１の表面に接触するように形成される。
【００３０】
その後、真空蒸着法を用いて、オーミック電極層３０上に、約１５０ｎｍの厚みを有するＴｉ層４１と、約２０ｎｍの厚みを有するＰｄ層４２とをこの順に積層してバリア層４０を形成する。その後、バリア層４０上に、約３００ｎｍの厚みを有するＡｕからなるパッド電極層４５を形成する。このようにして、オーミック電極層３０上にバリア層４０およびパッド電極層４５が積層されたｎ側電極２９が形成される。このようにして、図４に示したウェハ状態の青紫色半導体レーザ素子１００が形成される。
【００３１】
その後、所定の共振器長を有するようにウェハをＢ方向に劈開（バー状劈開）するとともに、破線８００の位置で共振器方向（Ａ方向（図４参照））に沿って素子分割（チップ化）を行う。これにより、図１に示した第１実施形態による青紫色半導体レーザ素子１００が多数形成される。
【００３２】
第１実施形態では、上記のように、ｎ型ＧａＮ基板１１の下面上に形成されたＡｌ層３１と、Ａｌ層３１のｎ型ＧａＮ基板１１とは反対側の表面上を覆うように形成されたＨｆ層３２とを含むｎ側電極２９を備えることによって、ｎ側電極２９は、ｎ型ＧａＮ基板１１の表面上にＡｌ層３１とＨｆ層３２とが混ざり合うことなくこの順に積層されたオーミック電極層３０を有するので、製造プロセス上、所定の温度条件や時間を制御してＡｌ層３１とＨｆ層３２とを一定の割合で合金化させるような熱処理工程を必要とせずにｎ側電極２９を形成することができる。また、ｎ型ＧａＮ基板１１の表面上にＡｌ層３１を形成することによって、Ａｌ層３１によりｎ型ＧａＮ基板１１との良好なオーミック接触を得ることができる。さらに、Ａｌ層３１上にＨｆ層３２を設けることによって、高融点金属であるＨｆからなるＨｆ層３２によってｎ側電極２９の形成後に加わる熱処理工程に起因するオーミック接触特性の劣化を抑制することができる。
【００３３】
また、第１実施形態では、Ａｌ層３１を、平面的に見て、Ａｌが島状に分布した状態に形成するとともに、Ｈｆ層３２を、島状のＡｌ層３１を覆うとともに、ｎ型ＧａＮ基板１１の表面に接触するように構成することによって、Ｈｆ層３２は、Ａｌ層３１の表面を覆うのみならずｎ型ＧａＮ基板１１の表面に直接接触する領域を有するので、Ｈｆ層３２によりｎ型ＧａＮ基板１１の表面に対するｎ側電極２９の密着性を向上させることができる。これにより、ｎ側電極２９形成時の温度よりも高い温度条件下で青紫色半導体レーザ素子１００に所定の製造プロセスを順次施す場合（たとえば、フォトリソグラフィ技術におけるベーキング工程などの約２００℃〜約３００℃での加熱処理工程や、ｎ側電極２９へのワイヤボンディング工程など）であってもｎ側電極２９の膜剥れを抑制することができる。これによっても、オーミック接触特性の劣化を抑制することができる。
【００３４】
また、第１実施形態では、ｎ側電極２９において、Ｈｆ層３２のＡｌ層３１が形成された側とは反対側にＰｄ層４２を形成することによって、Ｈｆ層３２上にＡｕからなるパッド電極層４５を形成する際、Ｐｄ層４２を介してＨｆ層３２の上に容易にパッド電極層４５を形成することができる。
【００３５】
また、第１実施形態では、ｎ側電極２９において、Ｈｆ層３２とＰｄ層４２との間にＴｉ層４１を形成することによって、Ａｌ層３１およびＨｆ層３２はバリア機能を有するＴｉ層４１に覆われるので、ｎ側電極２９形成後の熱処理工程（フォトリソグラフィ工程やベーキング工程などの約２００℃〜約３００℃での加熱処理工程や、半導体レーザ素子をパッケージ（ステム）にＡｕＳｎ半田などを使用してダイボンディングする工程や、ｎ側電極２９へのワイヤボンディング工程など）に起因するＡｌ層３１およびＨｆ層３２への熱的影響をＴｉ層４１によって容易に抑制することができる。これにより、ｎ側電極２９におけるオーミック接触特性の劣化をより抑制することができる。
【００３６】
（第２実施形態）
図５および図６は、本発明の第２実施形態による半導体レーザ素子の構造を示した正面図および拡大断面図である。まず、図５および図６を参照して、第２実施形態では、上記第１実施形態と異なり、ｐ型Ｇｅ基板５０の表面上に、導電性を有する融着層１を介して青紫色半導体レーザ素子部１１０が接合される場合について説明する。
【００３７】
本発明の第２実施形態による半導体レーザ素子２００では、図５に示すように、約１００μｍの厚みを有するｐ型Ｇｅ基板５０の上面上に、約５μｍの厚みを有する青紫色半導体レーザ素子部１１０が融着層１を介して接合されている。
【００３８】
また、青紫色半導体レーザ素子部１１０は、図５に示すように、ｎ型クラッド層２１の下面上に、４つの障壁層（図示せず）と３つの井戸層（図示せず）とが交互に積層された活性層２２と、ｐ型クラッド層２３と、ｐ側コンタクト層２４とがこの順に形成されている。また、ｐ側コンタクト層２４の下面上には、ｐ側コンタクト層２４から近い順に、Ｐｄ層、Ｐｔ層およびＡｕ層からなるｐ側オーミック電極２５が形成されている。
【００３９】
また、図５に示すように、ｐ型クラッド層２３の凸部によって、光導波路を構成するためのリッジ部２６が形成されている。また、ｐ型クラッド層２３の平坦部の下面とリッジ部２６の側面とを覆うように電流ブロック層２７が形成されている。また、ｐ側オーミック電極２５および電流ブロック層２７の下面の所定領域を覆うように、ｐ側パッド電極２８が形成されている。また、ｎ型クラッド層２１の上面上には、ｎ型ＧａＮ層６１（ｎ側コンタクト層）を介してｎ側電極１２９が形成されている。なお、ｎ型ＧａＮ層６１は、本発明のｎ型窒化物系半導体層の一例である。
【００４０】
ここで、第２実施形態では、図６に示すように、ｎ側電極１２９は、ｎ型ＧａＮ層６１から近い順に、オーミック電極層２３０とバリア層２４０とパッド電極層２４５とが積層された構造を有している。また、オーミック電極層２３０は、ｎ型ＧａＮ層６１から近い順に、約６ｎｍの厚みを有するＡｌ層２３１と約１０ｎｍの厚みを有するＨｆ層２３２とが積層されている。なお、Ａｌ層２３１およびＨｆ層２３２は、それぞれ、本発明の「第１金属層」および「第２金属層」の一例である。
【００４１】
また、第２実施形態においても、Ａｌ層２３１は、平面的に見て、ｎ型クラッド層２１（図６参照）の表面上に島状に分布した状態に形成されている。そして、ｎ型クラッド層２１とオーミック電極層２３０との界面では、島状に分布したＡｌ層２３１に加えてＡｌ層２３１を覆うＨｆ層２３２もｎ型クラッド層２１の表面に接触するように構成されている。したがって、オーミック電極層２３０は、図６に示すように、島状に分布したＡｌ層２３１とＨｆ層２３２とがともにｎ型ＧａＮ層６１の表面に接触するように形成されている。
【００４２】
また、第２実施形態では、バリア層２４０は、オーミック電極層２３０上に、約２０ｎｍの厚みを有するＰｔ層２４１と、約２０ｎｍの厚みを有するＰｄ層２４２とがこの順に積層されている。さらに、バリア層２４０上に、約３００ｎｍの厚みを有するＡｕからなるパッド電極層２４５が形成されている。なお、Ｐｔ層２４１およびＰｄ層２４２は、オーミック電極層２３０（Ａｌ層２３１およびＨｆ層２３２）とパッド電極層２４５との熱処理による反応を防止するためのバリア機能を有している。なお、Ｐｔ層２４１は、本発明の「第４金属層」の一例であり、Ｐｄ層２４２は、本発明の「第３金属層」の一例である。
【００４３】
また、図５に示すように、ｐ型Ｇｅ基板５０の上面上の所定の領域にｐ型Ｇｅ基板５０から近い順に、約１５０ｎｍの厚みを有するＮｉ層と約３００ｎｍの厚みを有するＡｕ層とからなるｐ側オーミック電極５１が形成されている。また、ｐ型Ｇｅ基板５０の下面上には、ｐ型Ｇｅ基板５０から近い順に、約１００ｎｍの厚みを有するＮｉ層と約３００ｎｍの厚みを有するＡｕ層とからなるアノード側電極５２が形成されている。
【００４４】
また、青紫色半導体レーザ素子部１１０は、図５に示すように、共振器方向（Ａ方向）の両端部に、ｐ型Ｇｅ基板５０の主表面（上面）に対して略垂直な一対の共振器端面１１０ａが形成されている。
【００４５】
図７〜図９は、図５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。次に、図５〜図９を参照して、第２実施形態による半導体レーザ素子２００の製造プロセスについて説明する。
【００４６】
まず、図７に示すように、上記第１実施形態と同様の製造方法を用いて、ｎ型ＧａＮ基板１１の上面上に、剥離層６０、ｎ型ＧａＮ層６１、ｎ型クラッド層２１、活性層２２、ｐ型クラッド層２３、ｐ側コンタクト層２４およびｐ側オーミック電極２５を順次積層する。その後、エッチングによりリッジ部２６を形成するとともに、リッジ部２６の両側面からｐ型クラッド層２３の平坦部までを覆うように電流ブロック層２７を形成する。その後、リッジ部２６および電流ブロック層２７の所定領域を覆うようにｐ側パッド電極２８を形成する。このようにして、ｎ側電極１２９を除く青紫色半導体レーザ素子部１１０が形成されたウェハが作製される。
【００４７】
その後、図８に示すように、Ｎｉ層とＡｕ層とからなるｐ側オーミック電極５１および融着層１が予め形成されたｐ型Ｇｅ基板５０と、青紫色半導体レーザ素子部１１０が形成されたウェハとを対向させながら融着層１を用いて接合する。その後、図８に示すように、ｎ型ＧａＮ基板１１の裏面（下面）から上方に向かって剥離層６０（破線で示す）のみにＮｄ：ＹＡＧレーザ光の第２高調波（波長：約５３２ｎｍ）を照射して剥離層６０を分解して蒸発させる。これにより、ｎ型ＧａＮ基板１１は、剥離層６０の破壊領域に沿ってｎ型ＧａＮ層６１から剥離される。その後、ｎ型ＧａＮ層６１の下面をエッチングして清浄化するとともに、真空蒸着法を用いて、ｎ型ＧａＮ層６１の下面上にｎ側電極１２９を形成する。
【００４８】
ここで、第２実施形態の製造プロセスでは、図６に示すように、まず、約３０℃に保持された真空中において、真空蒸着法を用いて、ｎ型ＧａＮ層６１の上面上に約６ｎｍの厚みを有するＡｌ層２３１を蒸着する。この際、Ａｌ層２３１は、ｎ型ＧａＮ層６１の表面上に島状（局所的には網状の場合も含む）に分布した状態で形成される。その後、島状に分布したＡｌ層２３１を覆うように、約１０ｎｍの厚みを有するＨｆ層２３２を蒸着してオーミック電極層２３０を形成する。この結果、オーミック電極層２３０は、島状に分布したＡｌ層２３１とＨｆ層２３２とがともにｎ型ＧａＮ層６１の表面に接触するように形成される。
【００４９】
その後、真空蒸着法を用いて、オーミック電極層２３０上に、約２０ｎｍの厚みを有するＰｔ層２４１と、約２０ｎｍの厚みを有するＰｄ層２４２とをこの順に積層してバリア層２４０を形成する。その後、バリア層２４０上に、約３００ｎｍの厚みを有するＡｕからなるパッド電極層２４５を形成する。このようにして、オーミック電極層２３０上にバリア層２４０およびパッド電極層２４５が積層されたｎ側電極１２９が形成される。
【００５０】
その後、図９に示すように、研磨やエッチング加工などにより約１００μｍの厚みに調整されたｐ型Ｇｅ基板５０の下面上に、Ｎｉ層とＡｕ層とからなるアノード側電極５２を真空蒸着法により形成する。このようにして、図９に示したウェハ状態の半導体レーザ素子２００が形成される。
【００５１】
その後、所定の共振器長を有するようにウェハをＢ方向に劈開（バー状劈開）するとともに、破線８１０の位置で共振器方向（Ａ方向）に沿って素子分割（チップ化）を行う。これにより、図５に示した第２実施形態による半導体レーザ素子２００が多数形成される。
【００５２】
第２実施形態では、上記のように、ｎ型ＧａＮ層６１の表面上に形成されたＡｌ層２３１と、Ａｌ層２３１のｎ型ＧａＮ層６１とは反対側の表面上を覆うように形成されたＨｆ層２３２とを含むｎ側電極１２９を備えることによって、ｎ側電極１２９は、ｎ型ＧａＮ層６１の表面上にＡｌ層２３１とＨｆ層２３２とが混ざり合うことなくこの順に積層されたオーミック電極層２３０を有するので、製造プロセス上、ｐ側電極やｐ型Ｇｅ基板側への電極形成後に所定の温度条件や時間を制御してＡｌ層２３１とＨｆ層２３２とを一定の割合で合金化させるような熱処理工程を必要とせずにｎ側電極１２９を形成することができる。また、ｎ型ＧａＮ層６１の表面上にＡｌ層２３１を形成することによって、Ａｌ層２３１によりｎ型ＧａＮ層６１との良好なオーミック接触を得ることができる。さらに、Ａｌ層２３１上にＨｆ層２３２を設けることによって、高融点金属であるＨｆからなるＨｆ層２３２によってｎ側電極１２９の形成後に加わる熱処理工程に起因するオーミック接触特性の劣化を抑制することができる。
【００５３】
また、第２実施形態では、ｎ側電極１２９において、Ｈｆ層２３２のＡｌ層２３１が形成された側とは反対側にＰｄ層２４２を形成することによって、Ｈｆ層２３２上にＡｕからなるパッド電極層２４５を形成する際、Ｐｄ層２４２を介してＨｆ層２３２の上に、容易にパッド電極層２４５を形成することができる。
【００５４】
また、第２実施形態では、ｎ側電極１２９において、Ｈｆ層２３２とＰｄ層２４２との間にＰｔ層２４１を形成することによって、Ａｌ層２３１およびＨｆ層２３２はバリア機能を有するＰｔ層２４１に覆われるので、ｎ側電極１２９形成後の熱処理工程（フォトリソグラフィ工程やベーキング工程などの約２００℃〜約３００℃での加熱処理工程や、発光素子をパッケージ（ステム）にＡｕＳｎ半田などを使用してダイボンディングする工程や、ｎ側電極１２９へのワイヤボンディング工程など）に起因するＡｌ層２３１およびＨｆ層２３２への熱的影響をＰｔ層２４１によって容易に抑制することができる。これにより、ｎ側電極１２９におけるオーミック接触特性の劣化をより抑制することができる。なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００５５】
（第３実施形態）
図１０および図１１は、それぞれ、本発明の第３実施形態による貼替型ＬＥＤチップの構造を示した断面図および拡大断面図である。まず、図６、図１０および図１１を参照して、本発明の第３実施形態によるＬＥＤチップ３００の構造について説明する。なお、第３実施形態では、窒化物系半導体素子の一例である貼替型ＬＥＤチップに本発明を適用した場合について説明する。
【００５６】
本発明の第３実施形態によるＬＥＤチップ３００では、図１０に示すように、約１００μｍの厚みを有するｐ型Ｇｅ基板３５０の上面上に、約５μｍの厚みを有するＬＥＤ素子部３１０が融着層１を介して接合されている。
【００５７】
また、ＬＥＤ素子部３１０は、図１０に示すように、ｎ側半導体層３２１の下面上に、約１０ｎｍの厚みを有するアンドープ単結晶Ｇａ０．９５Ｉｎ０．０５Ｎからなる４つの障壁層（図示せず）と約５ｎｍの厚みを有するアンドープ単結晶Ｇａ０．９Ｉｎ０．１Ｎからなる３つの井戸層（図示せず）とが交互に積層された発光層３２２と、ｐ側半導体層３２３とがこの順に形成されている。また、ｐ側半導体層３２３の下面上には、ｐ側半導体層３２３から近い順に、Ｐｄ層、Ｐｔ層およびＡｕ層からなるｐ側オーミック電極３２５が形成されている。なお、ｎ側半導体層３２１は、本発明の「ｎ型窒化物系半導体層」の一例である。
【００５８】
また、図１１に示すように、ｎ側半導体層３２１は、上層から下層に向かって、約０．５μｍの厚みを有するＳｉドープ単結晶ＧａＮからなるｎ型コンタクト層３２１ａと、約０．１５μｍの厚みを有するＳｉドープ単結晶Ａｌ０．１Ｇａ０．９Ｎからなるｎ型クラッド層３２１ｂとが積層されている。また、ｐ側半導体層３２３は、発光層３２２の下面上に、上層から下層に向かってｐ型キャップ層３２３ａと、約０．１μｍの厚みを有するＭｇドープ単結晶Ａｌ０．１Ｇａ０．９Ｎからなるｐ型クラッド層３２３ｂと、約５ｎｍの厚みを有するアンドープ単結晶Ｇａ０．９５Ｉｎ０．０５Ｎからなるｐ型コンタクト層３２３ｃとが積層されている。なお、ｎ型コンタクト層３２１ａは、本発明の「ｎ型窒化物系半導体層」の一例である。
【００５９】
また、図１０に示すように、ｐ側オーミック電極３２５、ｐ側半導体層３２３および発光層３２２の両側面、および、ｎ側半導体層３２１の一部の側面および下面を覆うようにＳｉＯ２からなる絶縁膜３２７が形成されている。また、ｎ側半導体層３２１の上面上には、ＳｉＯ２からなる絶縁膜３２８とｎ側電極３２９とがそれぞれ形成されている。
【００６０】
ここで、第３実施形態では、ｎ側電極３２９は、図６に示した上記第２実施形態におけるｎ側電極１２９の場合と同様に、ｎ側半導体層３２１（ｎ型コンタクト層３２１ａ（図１１参照））から近い順に、オーミック電極層２３０とバリア層２４０とパッド電極層２４５とが積層された構造を有している。また、オーミック電極層２３０は、ｎ型コンタクト層３２１ａ（図１１参照）から近い順に、約６ｎｍの厚みを有するＡｌ層２３１（図６参照）と約１０ｎｍの厚みを有するＨｆ層２３２（図６参照）とが積層されている。また、Ａｌ層２３１は、ｎ型コンタクト層３２１ａの表面上に島状に分布した状態に形成されている。また、ｎ型コンタクト層３２１ａとオーミック電極層２３０との界面では、島状に分布したＡｌ層２３１に加えてＡｌ層２３１を覆うＨｆ層２３２もｎ型コンタクト層３２１ａの表面に接触するように構成されている。
【００６１】
また、図１０に示すように、ｐ型Ｇｅ基板３５０の上面上の所定の領域にｐ型Ｇｅ基板３５０から近い順にＮｉ層とＡｕ層とからなるｐ側Ｇｅ電極３５１が形成されている。また、ｐ型Ｇｅ基板３５０の下面上には、ｐ型Ｇｅ基板３５０から近い順にＮｉ層とＡｕ層とからなるアノード側電極３５２が形成されている。
【００６２】
図１２および図１３は、図１０に示した第３実施形態による貼替型ＬＥＤチップの製造プロセスを説明するための図である。次に、図６および図１０〜図１３を参照して、第３実施形態によるＬＥＤチップ３００の製造プロセスについて説明する。
【００６３】
まず、図１２に示すように、上記第２実施形態と同様の製造方法を用いて、ｎ型ＧａＮ基板３１１の上面上に、剥離層６０、バッファ層６３、ｎ側半導体層３２１（ｎ型コンタクト層３２１ａおよびｎ型クラッド層３２１ｂ）、発光層３２２およびｐ側半導体層３２３（ｐ型キャップ層３２３ａ、ｐ型クラッド層３２３ｂおよびｐ型コンタクト層３２３ｃ）を順次積層する。その後、熱処理や電子線処理を行うことにより、ｐ側半導体層３２３のｐ型化を行う。その後、ｐ型コンタクト層３２３ｃ（図１１参照）からｎ側半導体層３２１の一部をエッチングして絶縁膜３２７を形成する。その後、ｐ型コンタクト層３２３ｃ上の絶縁膜３２７を除去してｐ型コンタクト層３２３ｃに接するようにｐ側オーミック電極３２５を形成する。このようにして、ｎ側電極３２９を除くＬＥＤ素子部３１０が形成されたウェハが作製される。
【００６４】
その後、図１３に示すように、ｐ側Ｇｅ電極３５１および融着層１が予め形成されたｐ型Ｇｅ基板３５０と、ＬＥＤ素子部３１０が形成されたウェハとを対向させながら融着層１を用いて接合する。その後、レーザ光照射により剥離層６０（図１２参照）を蒸発させてｎ型ＧａＮ基板３１１（図１２参照）を剥離する。その後、バッファ層６３（図１２参照）をエッチングして除去するとともに、真空蒸着法を用いて、露出したｎ型コンタクト層３２１ａ（図１１参照）の下面上にｎ側電極３２９を形成する。
【００６５】
ここで、第３実施形態の製造プロセスでは、まず、約３０℃に保持された真空中において、真空蒸着法を用いて、ｎ型コンタクト層３２１ａ（図１１参照）の上面上に約６ｎｍの厚みにＡｌ層２３１（図６参照）を蒸着する。その後、島状に分布したＡｌ層２３１を覆うように、約１０ｎｍの厚みにＨｆ層２３２（図６参照）を蒸着してオーミック電極層２３０を形成する。
【００６６】
その後、オーミック電極層２３０上に、約２０ｎｍの厚みのＰｔ層２４１（図６参照）と、約２０ｎｍの厚みのＰｄ層２４２（図６参照）とをこの順に積層してバリア層２４０を形成する。その後、バリア層２４０上に、約３００ｎｍの厚みのＡｕからなるパッド電極層２４５を形成してｎ側電極３２９を形成する。
【００６７】
その後、図１３に示すように、約１００μｍの厚みに調整されたｐ型Ｇｅ基板３５０の下面上に、Ｎｉ層とＡｕ層とからなるアノード側電極３５２を形成する。このようにして、図９に示したウェハ状態のＬＥＤチップ３００が形成される。
【００６８】
その後、ｎ側電極３２９が形成された側の絶縁膜３２８およびｎ側半導体層３２１の所定領域をエッチングして、Ａ方向およびＢ方向に格子状に延びる凹部３３０を形成する。なお、凹部３３０の形成は、上述したｎ側電極３２９を形成する工程の前に行ってもよい。最後に、ウェハを破線８２０（凹部３３０）の位置でＡ方向およびＢ方向に沿って素子分割することにより、図１０に示した第３実施形態によるＬＥＤチップ３００が多数形成される。
【００６９】
第３実施形態では、上記のように、ｎ側半導体層３２１（ｎ型コンタクト層３２１ａ）の表面上に形成されたＡｌ層２３１と、Ａｌ層２３１のｎ側半導体層３２１とは反対側の表面上を覆うように形成されたＨｆ層２３２とを含むｎ側電極３２９を備えることによって、ｎ側電極３２９は、ｎ側半導体層３２１（ｎ型コンタクト層３２１ａ）の表面上にＡｌ層２３１とＨｆ層２３２とが混ざり合うことなくこの順に積層されたオーミック電極層２３０を有するので、製造プロセス上、ｐ側電極やｐ型Ｇｅ基板側への電極形成後に所定の温度条件や時間を制御してＡｌ層２３１とＨｆ層２３２とを一定の割合で合金化させるような熱処理工程を必要とせずにｎ側電極３２９を形成することができる。また、ｎ側電極３２９の形成時に熱処理工程を伴わないので、ｐ側オーミック電極３２５やｐ側Ｇｅ電極３５１に対して熱的な影響が加わらない。これにより、熱処理温度に起因してｐ側オーミック電極３２５やｐ側Ｇｅ電極３５１が劣化するのが抑制されるので、ＬＥＤ動作時にＬＥＤチップ３００の動作電圧が上昇するのが抑制される。なお、第３実施形態のその他の効果は、上記第２実施形態と同様である。
【００７０】
（第４実施形態）
図１４は、本発明の第４実施形態による太陽電池素子の構造を示した断面図である。図２および図１４を参照して、本発明の第４実施形態による太陽電池素子４００の構造について説明する。なお、第４実施形態では、窒化物系半導体素子の一例である太陽電池素子に本発明を適用した場合について説明する。
【００７１】
本発明の第４実施形態による太陽電池素子４００では、図１４に示すように、ｎ型ＧａＮ基板４１１上に、ＧａＮなどからなる半導体層４２０が形成されている。また、半導体層４２０には、アンドープＧａＮからなるｎ型ＧａＮ層４２１と、ｐ型ＧａＮ層４２２とが形成されている。なお、ｎ型ＧａＮ基板４１１は、本発明の「ｎ型窒化物系半導体層」の一例であり、半導体層４２０は、本発明の「窒化物系半導体」の一例である。
【００７２】
また、図１４に示すように、半導体層４２０（ｐ型ＧａＮ層４２２）の上面上には、ＩＴＯなどからなるｐ側透光性電極４２３が形成されている。また、ｎ型ＧａＮ基板４１１の下面上には、裏面電極の役割を有するｎ側電極４２９が形成されている。
【００７３】
ここで、第４実施形態では、ｎ側電極４２９は、図２に示した上記第１実施形態におけるｎ側電極２９の場合と同様に、ｎ型ＧａＮ基板４１１から近い順に、オーミック電極層３０とバリア層４０とパッド電極層４５とが積層されている。なお、ｎ側電極４２９（図２参照）の詳細な構成（金属層の各層の厚みや材料など）は、上記第１実施形態におけるｎ側電極２９（図２参照）と同様である。
【００７４】
また、第４実施形態による太陽電池素子４００の製造プロセスでは、図１４に示すように、上記第１実施形態と同様の製造方法を用いて、まず、ｎ型ＧａＮ基板４１１の上面上に、ｎ型ＧａＮ層４２１とｐ型ＧａＮ層４２２とを積層して半導体層４２０を形成する。その後、半導体層４２０上に、ｐ側透光性電極４２３を形成する。
【００７５】
続いて、ｎ型ＧａＮ基板４１１が所定の厚みを有するようにｎ型ＧａＮ基板４１１の下面を研磨し、研磨によるダメージ層をドライエッチングにより除去した後、ｎ型ＧａＮ基板４１１の下面上にｎ側電極４２９を形成する。この際、ｎ側電極４２９は、上記第１実施形態と同様の製造プロセスによって形成される。このようにして、図１４に示したウェハ状態の太陽電池素子４００が形成される。
【００７６】
第４実施形態では、上記のように、ｎ型ＧａＮ基板４１１の下面上に形成されたＡｌ層３１（図２参照）とＨｆ層３２（図２参照）とを含むｎ側電極４２９を備えることによって、製造プロセス上、ｎ側電極４２９の形成時に熱処理工程を伴わないので、ｐ側透光性電極４２３に対して熱的な影響が加わらない。これにより、熱処理温度に起因してｐ側透光性電極４２３が劣化するのが抑制される。なお、第４実施形態のその他の効果は、上記第１実施形態と同様である。
【００７７】
［実施例］
以下、上記した実施形態の効果を確認するために行った比較実験について説明する。この比較実験では、上記した実施形態に対応する実施例として、以下の実施例１〜９によるｎ側電極を作製するとともに、従来例に対応する比較例として、以下の比較例１および２によるｎ側電極を作製して、それぞれのｎ側電極の特性を調べた。図１５に、本発明の実施例および比較例において作製されたｎ側電極の材質および形成方法を示すとともに、図１６に、ｎ側電極の特性を調べた比較実験の内容を示す。また、図１７には、図１６に示した比較実験におけるｎ側電極間抵抗値の測定方法を概略的に示している。
【００７８】
まず、図１５および図１７を参照して、上記した実施形態に対応する実施例１〜９および従来例に対応する比較例１および２におけるｎ側電極の作製について説明する。
【００７９】
（実施例１）
図１５および図１７を参照して、実施例１では、予め表面研磨およびエッチング処理を行うことにより表面が清浄化されたｎ型ＧａＮ基板上に、電子ビーム蒸着法を用いて、ｎ側電極を形成する各金属層を形成した。具体的には、ｎ型ＧａＮ基板上に、Ａｌ層、Ｈｆ層、Ｐｄ層およびＡｕ層をこの順に積層して４層構造のｎ側電極を形成した。各層の厚みは、ｎ型ＧａＮ基板から近い順に、６ｎｍ（Ａｌ層）／１ｎｍ（Ｈｆ層）／１０ｎｍ（Ｐｄ層）／３００ｎｍ（Ａｕ層）とした。なお、ｎ側電極のうち、Ａｌ層およびＨｆ層をオーミック電極層として形成するとともに、Ｐｄ層をバリア層およびＡｕ層をパッド電極層としてそれぞれ形成した。また、ｎ側電極は、平面的に見て、１００μｍの直径を有するドット状（円形状）の電極を２５０μｍ間隔で互いに隣接するように複数形成した。
【００８０】
（実施例２）
この実施例２では、Ｈｆ層が上記した実施例１とは異なる厚みを有するｎ側電極を形成した。実施例２における各層の厚みは、ｎ型ＧａＮ基板から近い順に、６ｎｍ（Ａｌ層）／１０ｎｍ（Ｈｆ層）／１０ｎｍ（Ｐｄ層）／３００ｎｍ（Ａｕ層）とした。
【００８１】
（実施例３）
この実施例３では、Ｈｆ層が上記した実施例１および２とは異なる厚みを有するｎ側電極を形成した。実施例３における各層の厚みは、ｎ型ＧａＮ基板から近い順に、６ｎｍ（Ａｌ層）／２０ｎｍ（Ｈｆ層）／１０ｎｍ（Ｐｄ層）／３００ｎｍ（Ａｕ層）とした。
【００８２】
（実施例４）
この実施例４では、Ｈｆ層が上記した実施例１〜３とは異なる厚みを有するとともに、Ｈｆ層とＰｄ層との間に新たにＴｉ層を加えた５層構造のｎ側電極を形成した。実施例４における各層の厚みは、ｎ型ＧａＮ基板から近い順に、６ｎｍ（Ａｌ層）／１０ｎｍ（Ｈｆ層）／１００ｎｍ（Ｔｉ層）／２０ｎｍ（Ｐｄ層）／２００ｎｍ（Ａｕ層）とした。なお、ｎ側電極のうち、Ａｌ層およびＨｆ層をオーミック電極層として形成するとともに、Ｔｉ層およびＰｄ層をバリア層として形成した。
【００８３】
（実施例５）
この実施例５では、Ｈｆ層が上記した実施例１〜４とは異なる厚みを有する一方、上記実施例４と同様にＨｆ層とＰｄ層との間にＴｉ層を加えた５層構造のｎ側電極を形成した。実施例５における各層の厚みは、ｎ型ＧａＮ基板から近い順に、６ｎｍ（Ａｌ層）／６ｎｍ（Ｈｆ層）／１００ｎｍ（Ｔｉ層）／２０ｎｍ（Ｐｄ層）／２００ｎｍ（Ａｕ層）とした。
【００８４】
（実施例６）
この実施例６では、ｎ側電極のうちのパッド電極層の構成を、上記した実施例４および５とは異なる材料および厚みを有するようにした。実施例６における各層の構成および厚みは、ｎ型ＧａＮ基板から近い順に、６ｎｍ（Ａｌ層）／１０ｎｍ（Ｈｆ層）／１００ｎｍ（Ｔｉ層）とした。なお、実施例６では、Ｔｉ層のみによってパッド電極層を形成した。
【００８５】
（実施例７）
この実施例７では、ｎ側電極のうちのパッド電極層の構成を、上記した実施例４〜６とは異なる材料および厚みを有するようにした。実施例７における各層の構成および厚みは、ｎ型ＧａＮ基板から近い順に、６ｎｍ（Ａｌ層）／１０ｎｍ（Ｈｆ層）／２０ｎｍ（Ｐｔ層）／２０ｎｍ（Ｐｄ層）／３００ｎｍ（Ａｕ層）とした。なお、実施例７では、Ｐｔ層およびＰｄ層によりバリア層を形成するとともに、Ａｕ層によりパッド電極層を形成した。
【００８６】
（実施例８）
この実施例８では、ｎ側電極のうちのパッド電極層の構成を、上記した実施例４〜７とは異なる材料および厚みを有するようにした。実施例８における各層の構成および厚みは、ｎ型ＧａＮ基板から近い順に、６ｎｍ（Ａｌ層）／１０ｎｍ（Ｈｆ層）／１５０ｎｍ（Ｔｉ層）／２０ｎｍ（Ｐｔ層）／３００ｎｍ（Ａｕ層）とした。なお、実施例８では、Ｔｉ層およびＰｔ層によりバリア層を形成するとともに、Ａｕ層によりパッド電極層を形成した。
【００８７】
（実施例９）
この実施例９では、実施例４と異なり、Ｔｉ層を１５０ｎｍの厚みに形成するとともに、Ａｕ層を３００ｎｍの厚みに形成してｎ側電極を形成した。したがって、実施例９における各層の厚みは、ｎ型ＧａＮ基板から近い順に、６ｎｍ（Ａｌ層）／１０ｎｍ（Ｈｆ層）／１５０ｎｍ（Ｔｉ層）／２０ｎｍ（Ｐｄ層）／３００ｎｍ（Ａｕ層）とした。
【００８８】
（比較例１）
また、上記実施例１〜９に対する比較例１では、ｎ型ＧａＮ基板上に、Ｈｆ層およびＡｌ層の順に積層して２層構造のｎ側電極を形成した。具体的には、ｎ型ＧａＮ基板から近い順に、５ｎｍの厚みを有するＨｆ層と、１５０ｎｍの厚みを有するＡｌ層とを積層した。また、積層後の電極層に対して、５００℃の温度条件下で３分間のアニーリング（焼き鈍し）を行ってｎ側電極を形成した。すなわち、比較例１では、実施例１〜９と異なり、作製後のｎ側電極は、ｎ型ＧａＮ基板とＨｆ層との界面付近において、ＨｆとＡｌとが混ざり合った状態でｎ型ＧａＮ基板の表面と接触するようなｎ側電極として形成した。
【００８９】
（比較例２）
この比較例２では、ｎ型ＧａＮ基板上に、Ａｌ層、Ｐｄ層およびＡｕ層の順に積層して３層構造のｎ側電極を形成した。各層の厚みは、ｎ型ＧａＮ基板から近い順に、約６ｎｍ（Ａｌ層）／１０ｎｍ（Ｐｄ層）／６００ｎｍ（Ａｕ層）とした。すなわち、比較例２では、実施例１〜９と異なり、Ｈｆ層を有しないＡｌ層のみからなるオーミック電極層を形成してｎ側電極を形成した。
【００９０】
図１８〜図２２は、それぞれ、本発明によるｎ側電極のオーミック特性を確認するために行った測定結果を示した図である。次に、図１６〜図２２を参照して、上記実施例１〜９によるｎ側電極および上記比較例１および２によるｎ側電極の特性を調べるために行った比較実験１〜４について説明する。
【００９１】
上記比較実験１〜４では、それぞれの比較実験に使用した実施例１〜９によるｎ側電極、および、比較例１および２によるｎ側電極において、隣り合うドット状の２つの電極間に１００ｍＡの電流が流れる際の印加電圧を測定して２つの電極間の抵抗値を測定した（図１７参照）。なお、抵抗値の測定は、ｎ型ＧａＮ基板上の任意の位置（１２箇所）において、隣接する２つの電極間の抵抗値を測定することにより電極間抵抗値のデータを取得した。
【００９２】
まず、比較実験１では、図１８に示すように、上記実施例９、比較例１および２として作製したｎ側電極を用いて、電極作製後の熱処理温度とこれに伴う電極間抵抗値との推移を調べた。上記比較例１によるｎ側電極では、熱処理温度の上昇に伴って電極間抵抗値も上昇傾向を示す一方、熱処理温度が４００℃〜５００℃付近では、アニーリングの影響を受けてＨｆ層とＡｌ層との一部が混ざり合う（合金化）ことにより電極間抵抗値が減少するのが確認された。また、上記比較例２によるｎ側電極では、熱処理温度の上昇に伴って電極間抵抗値は上昇傾向を示すのが確認された。特に、熱処理温度が３００℃以降では、電極間抵抗値の上昇がより顕著となり、ｎ側電極のオーミック特性が熱処理温度の上昇とともに劣化するのが確認された。
【００９３】
これに対して、上記実施例９によるｎ側電極では、熱処理温度の上昇に伴って電極間抵抗値が上昇傾向を示す一方、４５０℃までの温度範囲において上記比較例１および２によるｎ側電極の電極間抵抗値よりも低い電極間抵抗値に抑えられていることが確認された。これにより、バリア層としてＴｉ層（厚み１５０ｎｍ）を挿入する上記実施例９によるｎ側電極は、上記比較例１および２によるｎ側電極よりも、熱処理温度の上昇に伴うｎ側電極のオーミック特性の劣化（抵抗値の増大）が抑制されているのが確認された。
【００９４】
また、上記実施例９の電極作製直後の電極間抵抗値は、上記比較例１の電極作製直後の電極間抵抗値の約２０％に抑えられているのが確認された。なお、上記比較例１によるｎ側電極の作製直後の電流−電圧特性は、図２２の実線５００に示された非オーミックな特性を示すのに対し、上記実施例９によるｎ側電極の作製直後の電流−電圧特性は、図２２の実線７００に示されるようなオーミック特性を有するのが確認された。
【００９５】
また、上記実施例９によるｎ側電極では、電極作製後から熱処理温度が４５０℃付近までの広範囲において上記比較例１および２によるｎ側電極よりも電極間抵抗値が低減されるので、より広範囲な熱処理温度にわたって上記比較例１および２によるｎ側電極よりもオーミック性を維持することが可能であることが確認された。したがって、ｎ側電極形成時の温度よりも高い温度条件下で半導体素子などに所定の製造プロセスを施した場合（たとえば、ＡｕＳｎ半田などを用いたダイボンド（熱圧着）や、フォトリソグラフィ技術におけるベーキング工程などの約２００℃〜約３００℃での加熱処理工程や、パッド電極へのワイヤボンディング工程など）であっても、ｎ側電極のオーミック性が維持された半導体素子を形成することが可能であると考えられる。
【００９６】
次に、比較実験２では、図１９に示すように、上記実施例１〜５として作製したｎ側電極を用いて、比較実験１と同様の実験方法によりｎ側電極の特性を調べた。まず、上記実施例１によるｎ側電極では、熱処理温度の上昇に伴って電極間抵抗値は上昇傾向を示すのが確認された。また、上記実施例２および３においてＨｆ層の厚みをそれぞれ１０ｎｍおよび２０ｎｍに変更したｎ側電極では、熱処理温度の上昇に伴って電極間抵抗値も上昇傾向を示す一方、Ｈｆ層の厚みを１ｎｍにした上記実施例１よりも低い電極間抵抗値であることが確認された。
【００９７】
また、上記実施例４および５において、Ｈｆ層とＰｄ層との間に１００ｎｍの厚みを有するＴｉ層を挿入したｎ側電極では、熱処理温度の上昇に伴って電極間抵抗値も上昇傾向を示す一方、上記実施例２および３よりもさらに低い電極間抵抗値に抑えられることが確認された。これにより、パッド電極層（バリア層）にＴｉ層を挿入する分、熱処理温度の上昇に伴うｎ側電極の劣化（抵抗値の増大）が抑制されるのがあらためて確認された。
【００９８】
次に、比較実験３では、図２０に示すように、上記実施例４および比較例２として作製したｎ側電極を用いて、電極作製後の熱処理時間経過とこれに伴う電極間抵抗値との推移を調べた。なお、熱処理温度として３５０℃の窒素雰囲気中にｎ側電極を所定時間静置した場合の電極間抵抗値を測定した。Ｔｉ層を有しない上記比較例２によるｎ側電極では、熱処理時間の経過とともに電極間抵抗値は単調に上昇していくのが確認された。
【００９９】
これに対して、上記実施例４によるｎ側電極では、熱処理時間の経過とともに電極間抵抗値は若干の上昇傾向を示すものの、熱処理時間が４分を経過した以降は上昇傾向が鈍化する（飽和状態）のが確認された。したがって、バリア層としてのＴｉ層を有する上記実施例４によるｎ側電極は、熱処理温度のみならず熱処理時間の点においてもＴｉ層を有しない上記比較例２によるｎ側電極よりもオーミック特性が劣化しにくい点において優位性があると考えられる。
【０１００】
次に、比較実験４では、図２１に示すように、上記実施例４、６、７および８として作製したｎ側電極を用いて、比較実験１と同様の実験方法により電極作製後の熱処理温度とこれに伴う電極間抵抗値との推移を調べた。この比較実験４では、Ａｌ層およびＨｆ層からなるオーミック電極層上に形成されるバリア層の材質の組み合わせを異ならせた場合の電極間抵抗値の熱処理温度依存性を調べた。
【０１０１】
まず、上記実施例６によるｎ側電極では、図２１に示すように、バリア層の部分が１００ｎｍの厚みを有するＴｉ層のみから構成されているので、熱処理温度の上昇に伴って電極間抵抗値も上昇傾向を示すのが確認された。これに対して、上記実施例４、７および８によるｎ側電極では、各々のバリア層の構成は相違するものの、Ｔｉ層またはＰｔ層の少なくとも１層を含む複数層からバリア層が構成されているので、Ｔｉ層のみからバリア層が構成される上記実施例６によるｎ側電極よりも低い電極間抵抗値が得られることが確認された。なお、図２１に示すように、上記実施例４、７および８によるｎ側電極の中では、上記実施例４によるｎ側電極の熱処理温度の上昇に伴う電極間抵抗値の変化の割合が最も小さいことが確認された。
【０１０２】
次に、図１６および図２３を参照して、上記実施例４によるｎ側電極を構成するＴｉ層の厚みの最適値を調べるために行った実験５について説明する。
【０１０３】
上記実験５（図１６参照）では、上記実施例４によるｎ側電極のＴｉ層の厚みｔを変化させて作製した直後の電極間抵抗値と、熱処理温度として４００℃の窒素雰囲気中に上記実施例４によるｎ側電極を所定時間静置した場合の電極間抵抗値とをそれぞれ測定した。なお、Ｔｉ層の厚みｔは、２０ｎｍ、５０ｎｍ、１００ｎｍ、１５０ｎｍおよび２００ｎｍの５通りに変化させて形成する一方、他の層（Ａｌ層、Ｈｆ層、Ｐｄ層およびＡｕ層）の厚みを一定の厚み（Ａｌ層：６ｎｍ、Ｈｆ層：１０ｎｍ、Ｐｄ層：２０ｎｍ、Ａｕ層：２００ｎｍ）に形成して実験を行った。
【０１０４】
上記実験５では、図２３に示す結果のように、ｎ側電極の作製直後および４００℃窒素雰囲気中の両方の条件において、Ｔｉ層の厚みｔが１５０ｎｍの付近が、電極間抵抗値が最も低くなる傾向を示すのが確認された。したがって、上記実施例４によるｎ側電極では、バリア層のうちのＴｉ層を、１５０ｎｍ程度の厚みｔを有するように形成するのが好ましいことが分かった。なお、Ｔｉ層を１５０ｎｍの厚みに形成した場合のｎ側電極を、上記実施例９（図１３参照）として示している。
【０１０５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１０６】
たとえば、上記第１および第２実施形態では、バリア層４０（２４０）をＴｉ層（Ｐｔ層）、Ｐｄ層およびＡｕ層からなるように構成した例について示したが、本発明はこれに限らず、Ｐｄ層をＮｉ層に置き換えてパッド電極層を構成してもよい。
【０１０７】
また、上記第１および第２実施形態では、バリア層４０（２４０）にＴｉ層またはＰｔ層のいずれかを含むように構成した例について示したが、本発明はこれに限らず、バリア層４０にＴｉ層とＰｔ層との両方の金属層を含むようにしてもよい。
【０１０８】
また、上記第２実施形態では、青紫色半導体レーザ素子部１１０の支持基板としてｐ型Ｇｅ基板５０を用いた例について示したが、本発明はこれに限らず、支持基板としてＧａＰ基板、Ｓｉ基板およびＧａＡｓ基板などを用いてもよい。
【０１０９】
また、上記第２実施形態では、半導体素子層の成長用基板としてｎ型ＧａＮ基板１１を用いた例について示したが、本発明はこれに限らず、成長用基板にサファイア基板などを用いてもよい。
【０１１０】
また、上記第１〜第３実施形態では、半導体レーザ素子やＬＥＤチップに本発明のｎ側電極を適用した例について示したが、本発明はこれに限らず、半導体レーザ素子やＬＥＤチップなどの発光素子以外の、たとえばトランジスタなどの半導体素子に本発明のｎ側電極を用いてもよい。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１実施形態による半導体レーザ素子の構造を示した斜視図である。
【図２】図１に示した第１実施形態による半導体レーザ素子のｎ側電極の詳細構造を示した拡大断面図である。
【図３】図１に示した第１実施形態による半導体レーザ素子のｎ側電極の詳細構造を示した平面図である。
【図４】図１に示した第１実施形態による青紫色半導体レーザ素子の製造プロセスを説明するための図である。
【図５】本発明の第２実施形態による半導体レーザ素子の構造を示した正面図である。
【図６】図５に示した第２実施形態による半導体レーザ素子の構造を示した拡大断面図である。
【図７】図５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。
【図８】図５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。
【図９】図５に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための図である。
【図１０】本発明の第３実施形態による貼替型ＬＥＤチップの構造を示した断面図である。
【図１１】図１０に示した第３実施形態による貼替型ＬＥＤチップの半導体層の詳細構造を示した拡大断面図である。
【図１２】図１０に示した第３実施形態による貼替型ＬＥＤチップの製造プロセスを説明するための図である。
【図１３】図１０に示した第３実施形態による貼替型ＬＥＤチップの製造プロセスを説明するための図である。
【図１４】本発明の第４実施形態による太陽電池素子の構造を示した断面図である。
【図１５】本発明の実施例および比較例において作製されたｎ側電極の材質および形成方法を示した図である。
【図１６】本発明の実施例および比較例において作製されたｎ側電極の比較実験の内容を示した図である。
【図１７】本発明によるｎ側電極の特性を確認するために行った比較実験の結果を示した図である。
【図１８】本発明によるｎ側電極の特性を確認するために行った比較実験の結果を示した図である。
【図１９】本発明によるｎ側電極の特性を確認するために行った比較実験の結果を示した図である。
【図２０】本発明によるｎ側電極の特性を確認するために行った比較実験の結果を示した図である。
【図２１】本発明によるｎ側電極の特性を確認するために行った比較実験の結果を示した図である。
【図２２】本発明によるｎ側電極のオーミック特性を確認するために行った測定結果を示した図である。
【図２３】本発明によるｎ側電極を構成するＴｉ層の厚みの最適値を検討した実験の結果を示した図である。
【符号の説明】
【０１１２】
１０、４１０  ｎ型ＧａＮ基板（ｎ型窒化物系半導体層）
２９、１２９、３２９、４２９  ｎ側電極
３１、２３１  Ａｌ層（第１金属層）
３２、２３２  Ｈｆ層（第２金属層）
４１  Ｔｉ層（第４金属層）
４２、２４２  Ｐｄ層（第３金属層）
６１  ｎ型ＧａＮ層（ｎ型窒化物系半導体層）
２４１  Ｐｔ層（第４金属層）
３２１  ｎ側半導体層（ｎ型窒化物系半導体層）
３２１ａ  ｎ型コンタクト層（ｎ型窒化物系半導体層）
４２０  半導体層（窒化物系半導体）
【図１】
2010067858.tif 000003
【図２】
2010067858.tif 000004
【図３】
2010067858.tif 000005
【図４】
2010067858.tif 000006
【図５】
2010067858.tif 000007
【図６】
2010067858.tif 000008
【図７】
2010067858.tif 000009
【図８】
2010067858.tif 000010
【図９】
2010067858.tif 000011
【図１０】
2010067858.tif 000012
【図１１】
2010067858.tif 000013
【図１２】
2010067858.tif 000014
【図１３】
2010067858.tif 000015
【図１４】
2010067858.tif 000016
【図１５】
2010067858.tif 000017
【図１６】
2010067858.tif 000018
【図１７】
2010067858.tif 000019
【図１８】
2010067858.tif 000020
【図１９】
2010067858.tif 000021
【図２０】
2010067858.tif 000022
【図２１】
2010067858.tif 000023
【図２２】
2010067858.tif 000024
【図２３】
2010067858.tif 000025