(57)【要約】【課題】低い電源電圧を昇圧させる回路に用いられるスイッチング素子となるトランジスタは、停止時には高い閾値電圧の特性によりリーク電流を防止して変換効率を高め、駆動時には低い閾値電圧の特性により高い電圧に昇圧できることが望まれている。【解決手段】半導体装置であるトランジスタは、埋め込み酸化膜を用いたＳＯＩトランジスタ構造を持ち、トランジスタのソース・ドレイン領域の外周部の基板部分を埋め込み酸化膜よりも厚い絶縁体層で囲み、且つゲートに入力される信号がバックゲートバイアスで印加される構成により、駆動時には低い閾値により高い昇圧を実現し、停止時には高い閾値によりリーク電流を防止する。【選択図】図１
2010258071.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の主面上に平坦に形成され、埋め込み酸化膜として作用する第１の絶縁層と、
前記第１の絶縁層上に離間して形成された電流通路を形成するためのソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域の間を連結するように設けられるチャネル領域と、
前記チャネル領域上にゲート絶縁膜を介して形成され、前記電流通路の導通又は不導通を制御するゲート電極と、
前記ソース領域及び前記ドレイン領域の外周をアイランド状に囲み、前記第１の絶縁層よりも前記半導体基板内に深く形成され、電気的分離を行う第２の絶縁層と、
前記半導体基板の第２の主面上に形成された裏面電極と、を具備し、
前記ゲート電極に駆動制御信号を入力して駆動させた際に、前記裏面電極から該駆動制御信号を印加して、前記チャネル領域における閾値電圧値を可変することを特徴とする半導体装置。
【請求項２】
前記第１の絶縁層の層厚は、前記第２の絶縁層の層厚に比べて薄く形成され、少なくとも、前記第１の絶縁層は、前記裏面電極から前記駆動制御信号を印加した際に、前記チャネル領域を形成する半導体におけるバンドに影響を与える厚さに設定され、
前記第２の絶縁層の層厚は、前記ソース領域及び前記ドレイン領域から基板側に電流が流れ出るクロストークを防止する厚さに設定されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極に駆動制御信号を入力して駆動させた際に、前記裏面電極から前記駆動制御信号とは異なる信号を印加して、前記チャネル領域における閾値電圧値を可変することを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１のシリコン基板の第１の主面上に、回路素子を形成するためのシリコン層を形成する第１のステップと、
第２のシリコン基板の第１の主面上に、回路素子の形成領域となるスペースを空けてシリコン酸化層を形成する第２のステップと、
酸素雰囲気下の熱処理により、前記回路素子が形成される領域表面に、前記シリコン酸化層の層厚よりも薄い埋め込み酸化膜を形成し、前記シリコン酸化層には、前記埋め込み酸化膜の膜厚と同じ厚さの補償層を形成する第３のステップと、
前記第１のシリコン基板の第１の主面側と前記第２のシリコン基板の第１の主面側とを貼り合わせる第４のステップと、
前記第１のシリコン基板の第２の主面側から研削・研磨を行い、前記シリコン層を露呈させる第５のステップと、
前記シリコン酸化層間の前記シリコン層に、所定のチャネル領域を離間したソース領域及びドレイン領域を形成し、前記チャネル領域上にゲート絶縁膜及びゲート電極を積層形成し、トランジスタを作製する第６のステップと、
前記第２のシリコン基板の第２の主面上に電極を形成し、前記ゲート電極と電気的接続を行う第７のステップと、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のシリコン基板の前記第１の主面上に、前記シリコン層を形成する際に、多孔質シリコン層を介在させることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯機器の電源回路に用いられる半導体装置と及び、その製造方法に関する。
【背景技術】
【０００２】
一般に、携帯電話装置に代表されるユビキタス（ubiquitous）型携帯機器が多種多様に普及している。これらの携帯機器の電源としては、通常、乾電池や充電池、例えば、アルカリ電池やリチウムイオン電池等が使用されている。
【０００３】
これらのうち、アルカリ電池は、低価格で手軽に入手できる反面、電池寿命があまり長くない。また、リチウムイオン電池においては、大半が装填する機器の仕様に併せて専用の形状に製造されており、高価格ではあるが充電を行うことで繰り返し使用することができる。リチウムイオン電池の充電は、携帯機器に充電機能があれば携帯機器に装填して充電する、又は専用の充電器を用いている。しかし、これらの電池は、寿命になるとその殆どが廃棄されている。ＣＯ2及び不燃ごみの排出抑制や経済効率の高まりの気運を受けて、自然エネルギーの利用が提案され、例えば、太陽光下や蛍光灯等の人工照明光下でも発電する太陽電池や、携帯時の揺れにより発生する振動エネルギーを電気エネルギーに変換して蓄電し利用する電力源が検討されている。
【０００４】
これらの電力源においては、携帯する機器に搭載するため、太陽電池の受光面積が小さく、同様に振動エネルギーから電気エネルギーを生成するための振動素子が小型であるため、発生される起電力が１．５Ｖ程度以下と低い電圧に留まっている。その電圧値は実用レベルまで昇圧しなければならない。この昇圧に例えば、スイッチングレギュレータ方式、スイッチングキャパシタ方式又はチャージ・ポンプ方式に代表される既存の昇圧回路を利用した場合でも、十分な駆動電圧には至っていない。これらの昇圧方式は、特許文献１により提案されているように、入力トランジスタの閾値電圧を下げることにより実現させることが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２０４９１号公報
【特許文献２】特開２００７−４３５６８号公報
【非特許文献】
【０００６】
【非特許文献１】名野隆夫「携帯型機器にチャージ・ポンプ型 高効率で低雑音の電源回路を開発」 日経エレクトロニクス,2003年9月29日号, pp 129
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述した入力トランジスタの閾値電圧を下げれば、既存の昇圧回路を利用できるが、その反面、非駆動時であっても入力トランジスタのリーク電流が流れ続けるため、回路スタンバイ状態における消費電力を低減させることが困難になる。太陽電池を例とすると、リーク電流は、太陽電池出力端に接続されているキャパシタや二次電池等の蓄電体から流れ出る電流であり、暗時の場合（つまり、蓄電体からの電力源が主となる場合）、この蓄電体に蓄電されるべきエネルギーから損失が発生している。リーク電流の動作原理については、例えば非特許文献１に提示されている。
【０００８】
代表例として、図９（ａ）及び（ｂ）には、スイッチングレギュレータ方式の昇圧回路の基本的な回路構成を示し、図９（ｃ）には、電流と電圧の変化を示して、リーク電流の動作原理について具体的に説明する。
【０００９】
ここで、無負荷の状態（図９（ａ）及び（ｂ）に示すＩout＝０）について考察する。まず、スイッチング素子Ｓ（トランジスタ）がオン（閉）の状態でコイルＬに電流Ｉ1を流し、あるタイミングで、スイッチング素子Ｓをオフ（開）にする。このオフ動作により、コイルＬに流れていた電流Ｉ1が減少し、ダイオードＤに流れ込む電流Ｉ2が増大する。このときのnode（ノード）Ｖoutにおける出力電圧Ｖoutは、キルヒホッフの法則を用いて下の式（１．１）で示すことができる。 
【数１】
2010258071.tif 000003
【００１０】
ここで、ＲL：インダクタンスの抵抗成分、ＶF：ダイオード順方向電圧とする。式（１．１）より、インダクタンスの電流変化分（逆起電力）だけ昇圧していることとなる。
【００１１】
この昇圧のためには、電流変化成分を高める、つまり、電流変化時間Ｔfallを短くすること（スイッチングスピードを高めること）がポイントとなる。あと、もう一つのポイントとなるのが、スイッチング素子Ｓであるトランジスタのオフ電流Ｉoffである。出力電圧は、コイルＬ1に流れる電流変化で決定され、これはトランジスタの出力電流で決定される。一方、オフ電流Ｉoffが高い場合、つまり、非駆動時のトランジスタを通じて接地に電流が流れてしまい、回路の消費電力増大に繋がるばかりか、Ｖout端子へ流れる電流も減少するため、低電圧低パワーエネルギーデバイスの昇圧回路としては不適切である。 
ここでトランジスタには、低消費電力であることを追求するため、入力インピーダンスが高い、低消費電力ＳＯＩＭＯＳＦＥＴを用いて課題について説明する。  
ここでは、トランジスタの閾値電圧ＶTH(ゲート幅：ゲート長の条件で、スイッチング素子であるトランジスタの駆動電流値が、０．１μＡになるゲート電圧)が、それぞれ０Ｖ又は、０．２５Ｖとしている。さらに、この回路における他の回路素子のパラメータは、電源電圧０．５Ｖ  キックインダクタンスＬ＝２００μＨ、負荷容量（キャパシタンス）Ｃ＝１μＦ、負荷Ｒの抵抗値（レジスタンス）１ＫΩ、及びダイオードＤの順方向電圧ＶF＝０Ｖとする。
【００１２】
また、トランジスタのスイッチング動作には、パルス信号（周波数１００ｋＨｚ，立ち上がり時間ＴRISE＝１μsec、立ちさがり時間ＴFALL＝１μsec、パルス幅＝３μsec、遅れ時間５μsec）を用いている。その回路の出力電流−電圧特性と、出力電流−入力電力に対する出力電力の比からなる変換効率との関係をそれぞれ、後述する図６及び図７に示す。閾値電圧ＶTHを０Ｖにした方が、昇圧できる電圧が高いことが分かる。
【００１３】
しかしながら、変換効率は閾値が０．２５Ｖの回路系の方が高くなる。これは、閾値電圧ＶTHを低くすることによる、トランジスタのリーク電流によるパワーロスを意味している。
【００１４】
従って、トランジスタには、停止時には高い閾値電圧の特性を持って、リーク電流を防止して変換効率を高めて、駆動時には、低い閾値電圧の特性を持って、高い電圧に昇圧できることが望まれている。
【００１５】
また他の例としては、特許文献２で提案するように、信号制御等の回路制御方式によりパワーセーブする方法もあるが、新たなクロック信号を導入するなど、制御が煩雑となる。 
そこで本発明は、簡易な回路構成によりオンオフ比を格段に向上し、回路非動作時の回路消費電力を大幅に低減し、且つ昇圧効率を大幅に改善する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に従う実施形態は、半導体基板の第１の主面上に平坦に形成され、埋め込み酸化膜として作用する第１の絶縁層と、前記第１の絶縁層上に離間して形成された電流通路を形成するためのソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域の間を連結するように設けられるチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して形成され、前記電流通路の導通又は不導通を制御するゲート電極と、前記ソース領域及び前記ドレイン領域の外周をアイランド状に囲み、前記第１の絶縁層よりも前記半導体基板内に深く形成され、電気的分離を行う第２の絶縁層と、  前記半導体基板の第２の主面上に形成された裏面電極と、を具備し、前記ゲート電極に駆動制御信号を入力して駆動させた際に、前記裏面電極から該駆動制御信号を印加して、前記チャネル領域における閾値電圧値を可変する半導体装置を提供する。
【００１７】
さらに、本発明に従う実施形態は、第１のシリコン基板の第１の主面上に、回路素子を形成するためのシリコン層を形成する第１のステップと、第２のシリコン基板の第１の主面上に、回路素子の形成領域となるスペースを空けてシリコン酸化層を形成する第２のステップと、酸素雰囲気下の熱処理により、前記回路素子が形成される領域表面に、前記シリコン酸化層の層厚よりも薄い埋め込み酸化膜を形成し、前記シリコン酸化層には、前記埋め込み酸化膜の膜厚と同じ厚さの補償層を形成する第３のステップと、前記第１のシリコン基板の第１の主面側と前記第２のシリコン基板の第１の主面側とを貼り合わせる第４のステップと、前記第１のシリコン基板の第２の主面側から研削・研磨を行い、前記シリコン層を露呈させる第５のステップと、前記シリコン酸化層間の前記シリコン層に、所定のチャネル領域を離間したソース領域及びドレイン領域を形成し、前記チャネル領域上にゲート絶縁膜及びゲート電極を積層形成し、トランジスタを作製する第６のステップと、  前記第２のシリコン基板の第２の主面上に電極を形成し、前記ゲート電極と電気的接続を行う第７のステップと、を具備する半導体装置の製造方法を提供する。
【発明の効果】
【００１８】
本発明によれば、オンオフ比を格段に向上し、回路非動作時の回路消費電力を大幅に低減し、且つ昇圧効率を大幅に改善する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の一実施形態におけるＳＯＩ基板上に形成された半導体装置の断面構成を示す図である。
【図２】図２（ａ）乃至（ｇ）は、実施形態におけるＳＯＩ基板の製造工程を示す図である。
【図３】図３は、実施形態によるＳＯＩトランジスタにおける電流ＩDSと電圧ＶGSの関係を示す図である。
【図４】図４は、実施形態のＳＯＩトランジスタにおけるバンド図である。
【図５】図５は、実施形態によるＳＯＩトランジスタを用いた昇圧回路を備える電源回路の一構成例を示す図ある。
【図６】図６は、従来のＳＯＩトランジスタと実施形態のＳＯＩトランジスタ１における出力電流と出力電圧の出力特性の比較を示す図である。
【図７】図７は、従来のＳＯＩトランジスタと実施形態のＳＯＩトランジスタ１における交換効率と出力電流との特性の比較を示す図である。
【図８】図８には、従来構造のバルクＭＯＳトランジスタの断面構成を示している。
【図９】図９（ａ）及び（ｂ）は、一般的なスイッチングレギュレータ昇圧回路の回路構成を示す図、図９（ｃ）は、電流と電圧の変化を示すである。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施形態について詳細に説明する。  
まず、本発明の半導体装置の概念について説明する。この半導体装置は、太陽電池等が生成した低圧電源を実用レベルまで昇圧させる昇圧回路に好適する半導体装置である。ここでは、その半導体装置の一実施形態として、ＳＯＩ(Silicon-On-Insulator)構造ＭＯＳトランジスタ（以下、ＳＯＩトランジスタと称する）を提案する。勿論、この半導体装置は、昇圧回路に限定されるものではなく、他の回路にも適宜用いることができる。
【００２１】
図１に示すように、半導体装置は、トランジスタボディー部と基板との間に埋め込み酸化層（Buried Oxide Layer :ＢＯＸ層）が介在するＳＯＩ構造の半導体基板上に形成される。この半導体装置を入力トランジスタとして用いることにより、入力信号のみでバックゲートが制御可能で、ＯＮ／ＯＦＦ比が格段に向上されたＳＯＩトランジスタとなる。その結果として、回路非動作時の回路消費電力を大幅に低減し且つ、昇圧効率を大幅に改善する。尚、従来のシリコン基板上に形成される例えば、ＮＭＯＳトランジスタ（所謂、バルクトランジスタ）においては、シリコン基板とソース間の電位を同一にすることにより、発生する電流パス、即ちリーク電流を防止する。従って、ＮＭＯＳトランジスタでは、基板電位をダイナミックに変化させて、トランジスタの閾値をコントロールすることはできない。
【００２２】
本実施形態のＳＯＩトランジスタの構成について説明する。  
まず、図１に示すＳＯＩトランジスタ１が形成されるＳＯＩ基板２について説明する。  
単結晶シリコン基板１１上に、後述するトランジスタ形成領域１２となる所定の間隔（距離）Ｌを空けて形成された、少なくとも２つの溝（トレンチ）内を充填するように形成されるシリコン酸化層１３，１４と、シリコン酸化層１３，１４を含み表面側から所定の深さ（但し、シリコン酸化層１３，１４の厚さに比べて十分に薄い）まで形成された埋め込み酸化層（ＢＯＸ層）１５と、埋め込み酸化層１５上に形成されたシリコン層１６とで構成される。
【００２３】
次に、公知な半導体製造技術を用いて、トランジスタ形成領域１２にトランジスタ１を形成する。まず、トランジスタ形成領域１２のシリコン層１６には、略中央に設けられるチャネル領域１７（チャネル長）を空けて、それぞれに自己整合的に不純物が導入されたソース領域１８、ドレイン領域１９及びチャネル領域１７が設けられる。さらに、チャネル領域１７上には、ゲート酸化膜２０、ゲート電極２１が積層するように設けられる。また、ソース領域１８及びドレイン領域１９には、それぞれにソース電極２２及びドレイン電極２３が設けられる。さらに、ＳＯＩ基板２の裏面（非素子形成面）には、アルミニウム（Ａｌ）からなる裏面電極２４が設けられる。尚、裏面電極２４は、アルミニウム（Ａｌ）に限らず、他にも、銅、金又は銀などの低抵抗の金属を適宜用いてもよい。
【００２４】
本実施形態では、裏面電極２４とゲート電極２１とを配線２５で接続して、バックゲートコンタクトを行い、ゲート電極２１に入力する入力信号（制御駆動信号：クロック信号）を裏面電極２４にも入力することにより、同じ入力信号を用いて、より効率よくバックゲートを制御できるトランジスタの構成である。この配線２５は、例えば、ゲート電極２１から引き出し配線及びコンタクトホールを形成して、ゲート電極２１からコンタクトホールを通じて裏面電極２４と接続してもよいし、又はパッケージング工程において、ＳＯＩトランジスタ１を含むチップをフレームに装着する際に、フレームを介してゲート電極２１と裏面電極２４とをワイヤボンディングにより接続してもよい。他にも、既存の接続方式を用いてもよい。尚、本実施形態では、ゲート電極２１に入力する信号を裏面電極２４に入力する例について説明したが、これに限定されるものではなく、トランジスタの用途や設計に応じて、ゲート電極２１と裏面電極２４には、異なる信号をそれぞれに入力して駆動制御することも可能である。
【００２５】
また、ゲート電極２１、ソース電極２２及びドレイン電極２３は、図示しないパッケージに実装された場合には、それぞれに実装のための接続端子が設けられる。
【００２６】
本実施形態のトランジスタ１は、トランジスタ領域（チャネル領域１７、ソース領域１８及びドレイン領域１９）とシリコン基板１１との間に、埋め込み酸化層１５が介在する構造を有している。トランジスタ領域下の埋め込み酸化層１５の膜厚は薄く、ダングリングボンドが少ない膜質となっている。
【００２７】
この埋め込み酸化層１５を設けることにより、ソース領域１８及びドレイン領域１９から基板に抜ける電流パスが無くなり、電流通路におけるロスが減少される。また、ソース領域１８及びドレイン領域１９の外側に形成されたシリコン酸化層１３，１４は、埋め込み酸化層１５に比べて、後述するように十分に厚い膜厚を持ち、クロストーキングを防止する。
【００２８】
次に、本実施形態における半導体装置の製造工程について説明する。  
まず、図２（ａ）乃至（ｇ）は、ＳＯＩ基板２の製造工程を示している。
【００２９】
図２（ａ）の製造工程において、陽極酸化法を用いて、第１の単結晶シリコン基板（デバイスウエハ又は、ベースウエハ）３１の表面（第１の主面）上に、多孔質シリコン層３２を形成する。この多孔質シリコン層３２は、その表面でエピタキシャル成長が可能となるようにアニール処理を施すことが好ましい。具体的には、デバイスウエハ３１に対して、減圧された水素雰囲気下において、１０４０℃程度でアニール処理を施し、多孔質シリコン層の表面の孔を埋設する。
【００３０】
さらに、エピタキシャル成長により多孔質シリコン層３２上にシリコン層３３（１６）を成膜する。尚、このシリコン層３３に対しても、成長時の結晶欠陥を無くすための熱処理を施してもよい。シリコン層３３の膜厚は、後述する貼り合わせ処理後に、回路素子が形成可能な厚さを有していればよく、例えば、層厚１０〜１００ｎｍであり、好ましくは、３０〜５０ｎｍとする。尚、この数値は、限定されたものではなく、目安とする数値であり、設計や仕様により適宜、変更し得るものである。
【００３１】
図２（ｂ）に示す製造工程において、第２の単結晶シリコン基板（ハンドルウエハ又は、ボンドウエハ）１１の表面（第１の主面）上で回路素子形成領域１２をアイランド状に囲む例えば、素子分離領域等をエッチングにより深さ１００ｎｍ〜１０μｍ程度、好ましくは、５００ｎｍ〜１μｍで溝（トレンチ）２４を形成する。具体的には、ハンドルウエハ１１の回路素子形成領域１２上にフォトリソ技術を用いてレジストマスクによる回路パターンを形成し、ドライエッチング（ＲＩＥ等）等の異方性エッチングにより不要なシリコン基板部分を除去する。尚、本実施形態ではドライエッチングを用いたが、回路素子の微細加工の程度によっては、等方性エッチング例えば、ウェットエッチング方法を用いることもできる。
【００３２】
図２（ｃ）に示す製造工程において、例えば、プラズマ（ＰＥ）ＣＶＤ法を用いて、ハンドルウエハ１１にシリコン酸化物を堆積させて溝２４を埋める。その後、ケミカルメカニカルポリシング法（ＣＭＰ法）を用いて研磨を行い、余分な酸化シリコン物を均一的に除去して、ハンドルウエハ１１の表面（素子形成領域）が露呈するまで研磨する。この研磨により、領域の電気的な分離例えば、素子分離領域として機能するシリコン酸化層１３，１４が形成される。
【００３３】
このＣＭＰ法は、例えば、平均粒径４０ｎｍのコロイダルシリカによる研磨スラリーと、発泡ウレタン（スウェードタイプの連続発泡体等）による研磨パッドとを用いた研磨処理である。尚、シリコン酸化層１３，１４の膜厚は、溝の深さと同じであり、膜厚１００ｎｍ〜１０μｍ程度、好ましくは、５００ｎｍ〜１μｍとする。この数値においても、設計や仕様により適宜、変更し得るものである。
【００３４】
図２（ｄ）の製造工程において、ハンドルウエハ１１の酸化シリコン層１３，１４を含む表面に、酸素雰囲気下における熱処理即ち、熱酸化処理を行う。この熱酸化処理により、酸化シリコン層１３，１４以外の露呈する領域に埋め込み酸化膜１５（ＢＯＸ層）が形成される。また、酸化シリコン層１３，１４においては、埋め込み酸化膜１５の膜厚に相当する深さまでに、補償層１３ａ，１４ａが形成される。また、埋め込み酸化膜１５において、膜厚差が生じている場合には、この部分をマスク（ハードマスク）し、酸化膜成膜方法（スパッタリング等）で膜厚を補償する。
【００３５】
この埋め込み酸化膜１５の膜厚は、膜厚１０〜５００ｎｍであり、好ましくは、１０〜１００ｎｍである。この数値は、限定されたものではなく、設計や仕様により適宜、変更し得るものである。但し、埋め込み酸化膜１５は、酸化シリコン層１３，１４の層厚に比べて、十分に薄い層厚が選択される。
【００３６】
また、他の製造方法を用いて埋め込み酸化膜を形成することもできる。例えば、ハンドルウエハ４１の表面から酸素イオンを打ち込んで熱処理を行い、シリコン酸化膜を形成してもよい。この場合、酸素イオンを加速するエネルギーを変化させることで打ち込まれる深さを調整する。
【００３７】
図２（ｅ）に示す製造工程において、ハンドルウエハ１１の表面（埋め込み酸化膜１５の形成面）と、デバイスウエハ３１の表面（シリコン層１６の形成面）とを重ね合わせる。その後、例えば縦型拡散炉を用いて、酸素又は窒素雰囲気中で、８００〜１１００℃で３０分〜１２０分の熱処理により貼り合わせ処理を行う。また、ハンドルウエハ１１の表面及びデバイスウエハ３１の表面は、鏡面状態であることが好ましい。
【００３８】
図２（ｆ）に示す製造工程において、研削盤を用いて、デバイスウエハ３１の裏面側から単結晶シリコン基板を研削及び研磨を行う。  
まず、デバイスウエハ３１の基板裏面側から研削を開始して、単結晶シリコンが多孔質シリコン層３２上に５μｍ程度が残るまで研削を行う。その後、残った５μｍ程度の単結晶シリコンに対して研磨を行い、研削によるダメージを除去する。研削の具体的手法としては、例えば、ダイヤモンド砥石（砥石番手：＃２０００）を高速回転（２４００〜３０００ｒｐｍ）させて削る。尚、研削速度を速くすると、研削面に或る程度の精度を得ることができるが、その場合でもダメージの除去処理は必要である。
【００３９】
また、研削ダメージは、通常、深さ２０μｍ程度であるが、上述したシリコン単結晶基板３１の研削では、多孔質シリコン層３２により研削ダメージが緩和されるため、エピタキシャル成長で得られたシリコン層１６へのダメージは殆ど生じない。単結晶シリコン基板３１の研削後に行う研磨は、例えば、平均粒径４０ｎｍのコロイダルシリカによる研磨スラリーと発泡ウレタン（スウェードタイプの連続発泡体等）による研磨パッドを用いてＣＭＰを行う。
【００４０】
図２（ｇ）に示す製造工程において、多孔質シリコン層３２を選択エッチングにより除去し、エピタキシャル成長で得られた回路素子を形成するためのシリコン層１６を露呈させる。この選択エッチングでは、シリコン層１６と多孔質シリコン層３２との間に１０５程度の高選択比があるため、±５ｎｍ程度の高精度でシリコン層１６の厚さを制御することが可能となる。
【００４１】
さらに、シリコン層１６における表面粗さの改善のために、タッチポリッシュ又は水素アニールを行う。タッチポリッシュは、例えば、平均粒径４０ｎｍのコロイダルシリカによる研磨スラリーと発泡ウレタン（スウェードタイプの連続発泡体等）による研磨パッドを用いて研磨する。 以上の製造工程により、ＳＯＩ基板２が形成される。
【００４２】
次に、図１に示したように、ＳＯＩ基板２のシリコン層１６における素子形成領域１２には、公知な半導体製造プロセスを用いて、ＳＯＩトランジスタ１を形成する。例えば、不純物のイオン注入によるソース１８・ドレイン１９の形成、成膜及びエッチングによるゲート酸化膜２０、ゲート電極２１及びソース電極２２・ドレイン電極２３の形成を行う。最終工程として、基板裏面（非回路素子形成面）に裏面電極２４を形成して、前述した手法により、バックゲートコンタクトを取る。この裏面電極２４と、トランジスタのゲート電極２１とを電気的に短絡させることにより、効率よくバックゲートが調整可能となる。
【００４３】
次に、図３乃至図６を参照して、形成されたＳＯＩトランジスタ１における特性について説明する。ここで、図３は、従来のＳＯＩトランジスタ（閾値電圧ＶTH＝０，０．２５Ｖ）及び本実施形態によるＳＯＩトランジスタ１における電流（ＩDS）と電圧（ＶGS）の特性を示す図である。図４は、本実施形態のＳＯＩトランジスタにおけるバンド図である。図５は、本実施形態のＳＯＩトランジスタを用いた昇圧回路の一構成例を示す図ある。図６は、上記従来のＳＯＩトランジスタと本実施形態のＳＯＩトランジスタ１における出力電流（ＩOUT）と出力電圧（ＶOUT）の出力特性を示す図である。図７は、上記従来のＳＯＩトランジスタと本実施形態のＳＯＩトランジスタ１における交換効率と出力電流（ＩOUT）との特性を示す図である。また、図８には、本実施形態と比較のために従来構造のバルクＭＯＳトランジスタの断面構成を示している。
【００４４】
本実施形態によるＳＯＩトランジスタは、バックゲートをダイナミックに変化させることができる。つまり、図４に示すＳＯＩトランジスタのバンドにおいて、バックゲートバイアスＶBGを負の方向へ印加すると、ＢＯＸ層と、トランジスタボディー部との界面の電位Ψが減少し、バンドベンディングが増加する（図４の点線）。従って、閾値電圧が上昇する方向へトランジスタが動作する。
【００４５】
これとは反対に、バックゲートバイアスＶBGを正の方向へ印加すると、ＢＯＸ層と、トランジスタボディー部との界面の電位Ψが増加し、バンドベンディングが減少する（図３の実線）。従って、閾値電圧が下降する方向へトランジスタが動作する。 
つまり、このような現象を利用することにより、予め閾値の高いＳＯＩトランジスタを作製する。このＳＯＩトランジスタを回路に組み込んだ後、駆動時にゲート電圧とバックゲート電圧を制御することによって簡易に閾値が変更できる。 
尚、図８に示す従来技術により作製したバルクＭＯＳトランジスタ６０においては、リーク電流の低減を図る場合には、ソース領域６３・ドレイン領域６４を囲むp+型不純物領域６２の不純物を高濃度化する（即ち、閾値電圧が上がる）ことが重要である。その際、p+型不純物領域６２が飽和領域として動作すると、出力されるトランジスタ電流ＩDSは、ゲート電圧と閾値電圧との差の二乗に比例する。このため、閾値電圧を上昇させると、出力されるトランジスタ電流ＩDSが減少する。つまり、スイッチングレギュレータ方式に、このタイプのトランジスタを用いると、昇圧される電圧が低くなるという懸念がある。反対に、p+型不純物領域６２の不純物を低濃度化して、トランジスタ６０がオフするときに、基板バイアスを負電圧にすることにより、閾値電圧を上げる手法も考えられる。しかし、回路上で電源電圧から別途、負電圧を生成して切り換えて印加する必要があり、回路構成が複雑になる。
【００４６】
本実施形態では、ゲート電極２１に駆動制御信号（クロック信号）を入力して駆動させた際に、裏面電極からクロック信号を印加して、チャネル領域における閾値電圧値を可変させる。このような制御によりＳＯＩトランジスタ１は、図３に示すように、非駆動時におけるオフ電流、即ち、ＶGS＝０の時に流れる電流が小さく、従来のトランジスタにおける閾値ＶTH（０．２５Ｖ）とは略同レベルとなっている。一方、ＶGS＝０を越えた電圧を印加すると、駆動電流ＩDSがＶGS＝０．０２において、最大値に対して略６０％に立ち上がり、さらにＶGS＝０．１においては、最大値に対して略９０％の急峻な立ち上がりを見せている。
【００４７】
従って、本実施形態のＳＯＩトランジスタ１は、ＯＮ後の駆動電流ＩDSが急峻な立ち上がり、従来の閾値が小さいトランジスタ（閾値ＶTH ＝０）に近い特性を有している。このように、本実施形態によるＳＯＩトランジスタ１は、立ち上がり後の駆動電流が高く、反対にオフ電流（ＶGS＝０Ｖ時に流れる電流）が小さいという特徴を有している。
【００４８】
図５を参照して、本実施形態のトランジスタを用いた昇圧回路を備える電源回路の一構成例について説明する。  
この電源回路は、低電圧の電力を発生させる電力発生回路６１と、電力発生回路６１の出力を受けて基準となるクロック信号ＣＬＫ_INを発信する発振回路６２と、クロック信号ＣＬＫINに同期して駆動し、所望する電圧値まで昇圧させる昇圧回路６３と、昇圧回路６３から出力された昇圧出力の変動（リプル）を鈍らせる負荷６４とで構成される。
【００４９】
電力発生回路６１は、例えば、太陽電池からなり、前述したように光電変換による低い電圧を発生させる。発振回路６２は、リングオシレータ回路等の簡易な発振回路を想定している。勿論、電力発生回路６１の出力により駆動可能であれば、その他にも水晶発振回路等、公知な種々の発振回路を用いることができる。
【００５０】
昇圧回路６３は、例えば、図９（ａ）に示した基本的なスイッチングレギュレータ回路の構成と同等でよい。このスイッチングレギュレータ回路は、コイルＬと、スイッチング素子Ｓと、ダイオードＤと、キャパシタＣと、負荷Ｒとにより構成される。
【００５１】
図９（ａ）に示すように、コイルＬの一端には、太陽電池等からの電源電圧Ｖddが入力され、その他端は、スイッチング素子Ｓを経て接地電位に接続される。さらに、コイルＬの他端には、順方向（アノード）に接続されるダイオードＤを経て、出力端子（＋）ＶOUTに接続されている。ダイオードＤのカソードと出力端子（＋）ＶOUTを接続する出力ラインには、キャパシタＣの一端が接続し、その他端が接地電位に接続されている。さらに、出力ラインには、キャパシタＣと並列して出力側に、負荷Ｒの一端が接続し、その他端が接地電位に接続されている。出力端子（−）は接地電位に接続されている。
【００５２】
本実施形態によるＳＯＩトランジスタは、スイッチング素子Ｓに用いられる。スイッチング素子Ｓは、制御駆動信号であるクロック信号ＣＬＫ_INに応じて、ＯＮ／ＯＦＦして電流路の切り換え動作を行う。
【００５３】
次に、昇圧回路におけるＳＯＩトランジスタの特性について説明する。  
図６は、スイッチングレギュレータ回路における本実施形態のＳＯＩトランジスタにおける出力特性（Ｉ−Ｖ特性）を示す図であり、図７は、ＳＯＩトランジスタにおける出力電流に対する変換効率について示す図である。尚、図６，７においては、比較のために従来構成で閾値（ＶTH＝０，０．２５Ｖ）のトランジスタによる特性を併せて示している。
【００５４】
図６に示すように、ＳＯＩトランジスタの出力特性は、従来の閾値（ＶTH＝０）のトランジスタの出力特性に近似する出力特性を有しており、十分に昇圧された電圧を得ることが判る。また、図７に示すように、変換効率についても、従来のトランジスタの性能を上回る特性を示している。これは、本実施形態のＳＯＩトランジスタが、埋め込み酸化膜を用いたトランジスタ構造を持ち、且つトランジスタの電流通路となっているソース／ドレイン領域の外周部の基板部分を埋め込み酸化膜よりも厚い絶縁体層で囲み、バックゲートバイアスを印加する構成により実現する。従って、本実施形態のＳＯＩトランジスタは、従来の構造における低い閾値のトランジスタの利点と高い閾値の利点を併せ持つ特徴となる。
【００５５】
以上説明したように、本実施形態のＳＯＩトランジスタによれば、従来のトランジスタに比べて、起動後には急峻な立ち上がりで駆動電流が増加し、反対に停止時にはオフ電流（ＶGS＝０Ｖ時に流れる電流）が小さく、且つ高い変換効率で十分に昇圧された電圧を得ることができるという特徴を有している。
【００５６】
以上、実施形態により説明した事項には、以下の発明の要旨を含んでいる。
【００５７】
（１）Ｓ Ｏ Ｉ ( Silicon-On-Insulator)構造を有し、バックゲートコンタクトされ、ゲートに印加された所定の制御信号に基づきスイッチ動作するトランジスタと、
前記トランジスタのドレインに接続され、外部から供給された電源電圧を通電するコイルと、
前記トランジスタのドレインに順方向に接続され、前記スイッチ動作に従って前記コイルにより付加された起電力により昇圧された前記電源電圧に基づく出力信号を出力するダイオードと、
前記ダイオードから出力された出力信号に対して、平滑化を行うキャパシタと、
前記キャパシタに接続された出力端と、
を具備し、
前記ゲートに印加された所定の制御信号が前記バックゲートコンタクトを通じて、前記Ｓ Ｏ Ｉ構造における埋め込み絶縁膜側に印加されることを特徴する昇圧回路。
【００５８】
（２）前記トランジスタは、完全空乏層型のＳ Ｏ Ｉ 構造で構成されていることを特徴とする前記（１）項に記載の昇圧回路。
【００５９】
（３）前記トランジスタにおける前記ゲートのゲート絶縁膜下に設けられるチャネル領域は、前記埋め込み絶縁膜を介して印加された前記制御信号により、チャネル領域を形成する半導体のバンドを変化させて、前記トランジスタにおける閾値電圧を変化させることを特徴とする前記（１）項に記載の昇圧回路。
【００６０】
（４）前記制御信号により、チャネル領域を形成する半導体のバンドが変化される際に、
前記バンドにおいて、バックゲートに印加される信号が負の方向へ印加される、埋め込み絶縁膜とチャネル領域との界面の電位が減少し、バンドベンディングが増加して、閾値電圧が上昇され、反対に、バックゲートに印加される信号が正の方向へ印加されると、埋め込み絶縁膜とチャネル領域との界面の電位が増加し、バンドベンディングが減少して、閾値電圧が下降することを特徴とする前記（３）項に記載の昇圧回路。
【００６１】
尚、本発明による半導体装置は、閾値を入力信号により可変できるという特徴を有しているため、上記昇圧回路だけではなく、種々の回路に適用できる。例えば、半導体基板に形成される電子回路において、集積度を高くしたために、断面積が十分取れない配線により形成された回路に設けられる駆動素子やスイッチング素子、または層間絶縁膜が薄いため、通常の電圧供給ができない配線に接続された回路素子等、十分に電源を供給できない回路に用いる回路素子に好適する。
【符号の説明】
【００６２】
１…ＳＯＩトランジスタ、２…ＳＯＩ基板、１１，３１…単結晶シリコン基板、１２…トランジスタ形成領域、１３，１４…シリコン酸化層、１５…埋め込み酸化層、１６，３３…シリコン層、１７…チャネル領域、１８…ソース領域、１９…ドレイン領域、２０…ゲート酸化膜、２１…ゲート電極、２２…ソース電極、２３…ドレイン電極、２４…裏面電極、３２…多孔質シリコン層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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