(57)【要約】【課題】メモリセルの高集積化と動作電圧の低電圧化を実現する半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板１０上に、第１半導体領域、第２半導体領域、及びゲート電極を有するセルトランジスタが形成されている。さらに、半導体基板１０上に、電極１９、強誘電体膜１９、及び電極２０が形成されている。電極１８は、半導体基板面に対して垂直な方向に沿った膜面を有し、強誘電体膜１９側の膜面に突起部１８Ａを有する。電極２０は、電極１８に対向するように配置されている。さらに、電極１８と電極２０との間には強誘電体膜１９が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成され、第１半導体領域、第２半導体領域、及びゲート電極を有するセルトランジスタと、
前記半導体基板上に形成され、半導体基板面に対して垂直な方向に沿った膜面を有する第１電極と、
前記半導体基板上に形成され、前記第１電極に対向するように配置された第２電極と、
前記第１電極と前記第２電極との間に配置された強誘電体膜とを具備し、
前記第１電極は前記強誘電体膜側の膜面に突起部を有することを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に形成され、第１半導体領域、第２半導体領域、及びゲート電極を有するセルトランジスタと、
前記セルトラジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、半導体基板面に対して垂直な方向に沿った膜面を有する第１電極と、
前記層間絶縁膜上に形成され、前記第１電極に対向するように配置された第２電極と、
前記第１電極と前記第２電極との間に配置された強誘電体膜と、
前記層間絶縁膜内に形成され、前記第１半導体領域と前記第１電極とを接続する第１コンタクトプラグと、
前記層間絶縁膜内に形成され、前記第２半導体領域と前記第２電極とを接続する第２コンタクトプラグとを具備し、
前記第１電極は前記強誘電体膜側の膜面に突起部を有し、
前記第１、第２電極、前記強誘電体膜にて形成された強誘電体容量素子と、前記セルトランジスタとによりメモリセルが構成され、
前記メモリセルが有する前記第１半導体領域及び前記第２半導体領域の少なくとも一方にて複数の前記メモリセルが直列に接続されていることを特徴とする半導体記憶装置。
【請求項３】
前記第１電極は、前記強誘電体膜側の膜面に窪み部を有することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２電極は前記強誘電体膜側の膜面に窪み部を有し、半導体基板面に対して平行な方向において、前記第２電極が有する前記窪み部は、前記第１電極が有する前記突起部に対応する位置に配置されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
半導体基板上にセルトランジスタを形成する工程と、
前記セルトランジスタが形成された前記半導体基板上に第１犠牲層を形成する工程と、
前記第１犠牲層上に、前記第１犠牲層とエッチングレートが異なる第２犠牲層を形成する工程と、
前記第２犠牲層上に、前記第１犠牲層とエッチングレートが同じ第３犠牲層を形成する工程と、
前記１，第２，第３犠牲層に孔を形成する工程と、
前記孔内の前記第２犠牲層を半導体基板面に対して水平な方向にエッチングする工程と、
前記第２犠牲層がエッチングされた前記孔内に第１導電体膜を埋め込む工程と、
前記第１導電体膜を残して前記１，第２，第３犠牲層を除去する工程と、
前記第１導電体膜を覆うように、前記第１導電体膜上に強誘電体膜を形成する工程と、
前記強誘電体膜を覆うように、前記強誘電体膜上に第２導電体膜を形成する工程と、
前記第１導電体膜の上面上の前記第２導電体膜を除去して、前記第１導電体膜の両側面上に、分離された前記第２導電体膜を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、例えば強誘電体メモリ及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、不揮発性の半導体メモリとして、強誘電体メモリ(Ferroelectric Random Access Memory:ＦｅＲＡＭ)、ＭＲＯＭ（Mask ＲＯＭ）、及びFlashＥＥＰＲＯＭ等が市場に出まわっている。
【０００３】
強誘電体メモリは、強誘電体の持つ特性の一つであるヒステリシス特性を利用し、強誘電体容量素子の異なる二つの残留分極の大きさによって二値データを不揮発に記憶する。強誘電体メモリを構成するメモリセルは、強誘電体容量素子とメモリセルトランジスタを含んでいる。
【０００４】
従来技術として、例えば特許文献１には、強誘電体容量素子が強誘電体膜と、この強誘電体膜を挟み込む電極とから構成されており、一方の電極の強誘電体膜との接触面に微小突起が配列して設けられた構成が記載されている。
【０００５】
しかしながら、近日、強誘電体メモリにおいては、記憶容量の増大、すなわちメモリセルの高集積化と、動作電圧の低電圧化が要求されており、特許文献１に記載された構成では、これらメモリセルの高集積化と動作電圧の低電圧化を両立することが困難であるという問題が生じている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−１０７１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルの高集積化と動作電圧の低電圧化を実現する半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の実施態様の半導体記憶装置は、半導体基板上に形成され、第１半導体領域、第２半導体領域、及びゲート電極を有するセルトランジスタと、前記半導体基板上に形成され、半導体基板面に対して垂直な方向に沿った膜面を有する第１電極と、前記半導体基板上に形成され、前記第１電極に対向するように配置された第２電極と、前記第１電極と前記第２電極との間に配置された強誘電体膜とを具備し、前記第１電極は前記強誘電体膜側の膜面に突起部を有することを特徴とする。
【０００９】
本発明の第２の実施態様の半導体記憶装置は、半導体基板上に形成され、第１半導体領域、第２半導体領域、及びゲート電極を有するセルトランジスタと、前記セルトラジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、半導体基板面に対して垂直な方向に沿った膜面を有する第１電極と、前記層間絶縁膜上に形成され、前記第１電極に対向するように配置された第２電極と、前記第１電極と前記第２電極との間に配置された強誘電体膜と、前記層間絶縁膜内に形成され、前記第１半導体領域と前記第１電極とを接続する第１コンタクトプラグと、前記層間絶縁膜内に形成され、前記第２半導体領域と前記第２電極とを接続する第２コンタクトプラグとを具備し、前記第１電極は前記強誘電体膜側の膜面に突起部を有し、前記第１、第２電極、前記強誘電体膜にて形成された強誘電体容量素子と、前記セルトランジスタとによりメモリセルが構成され、前記メモリセルが有する前記第１半導体領域及び前記第２半導体領域の少なくとも一方にて複数の前記メモリセルが直列に接続されていることを特徴とする。
【００１０】
本発明の第３の実施態様の半導体記憶装置の製造方法は、半導体基板上にセルトランジスタを形成する工程と、前記セルトランジスタが形成された前記半導体基板上に第１犠牲層を形成する工程と、前記第１犠牲層上に、前記第１犠牲層とエッチングレートが異なる第２犠牲層を形成する工程と、前記第２犠牲層上に、前記第１犠牲層とエッチングレートが同じ第３犠牲層を形成する工程と、前記１，第２，第３犠牲層に孔を形成する工程と、前記孔内の前記第２犠牲層を半導体基板面に対して水平な方向にエッチングする工程と、前記第２犠牲層がエッチングされた前記孔内に第１導電体膜を埋め込む工程と、前記第１導電体膜を残して前記１，第２，第３犠牲層を除去する工程と、前記第１導電体膜を覆うように、前記第１導電体膜上に強誘電体膜を形成する工程と、前記強誘電体膜を覆うように、前記強誘電体膜上に第２導電体膜を形成する工程と、前記第１導電体膜の上面上の前記第２導電体膜を除去して、前記第１導電体膜の両側面上に、分離された前記第２導電体膜を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、メモリセルの高集積化と動作電圧の低電圧化を実現する半導体記憶装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【００１２】
【図１】（ａ）は本発明の実施形態の強誘電体メモリの平面図であり、（ｂ）は（ａ）における１Ｂ−１Ｂ線に沿った断面図である。
【図２】実施形態の強誘電体メモリが含む強誘電体容量素子の一部を拡大した図である。
【図３】（ａ）は実施形態の強誘電体メモリの製造方法を示す平面図であり、（ｂ）は強誘電体メモリの製造方法を示す断面図である。
【図４】（ａ）は実施形態の強誘電体メモリの製造方法を示す平面図であり、（ｂ）は強誘電体メモリの製造方法を示す断面図である。
【図５】（ａ）は実施形態の強誘電体メモリの製造方法を示す平面図であり、（ｂ）は強誘電体メモリの製造方法を示す断面図である。
【図６】（ａ）は実施形態の強誘電体メモリの製造方法を示す平面図であり、（ｂ）は強誘電体メモリの製造方法を示す断面図である。
【図７】（ａ）は実施形態の強誘電体メモリの製造方法を示す平面図であり、（ｂ）は強誘電体メモリの製造方法を示す断面図である。
【図８】（ａ）は実施形態の強誘電体メモリの製造方法を示す平面図であり、（ｂ）は強誘電体メモリの製造方法を示す断面図である。
【図９】（ａ）は実施形態の強誘電体メモリの製造方法を示す平面図であり、（ｂ）は強誘電体メモリの製造方法を示す断面図である。
【図１０】（ａ）は実施形態の強誘電体メモリの製造方法を示す平面図であり、（ｂ）は強誘電体メモリの製造方法を示す断面図である。
【図１１】（ａ）は実施形態の強誘電体メモリの製造方法を示す平面図であり、（ｂ）は強誘電体メモリの製造方法を示す断面図である。
【図１２】（ａ）は実施形態の強誘電体メモリの製造方法を示す平面図であり、（ｂ）は強誘電体メモリの製造方法を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態について説明する。ここでは、半導体記憶装置とその製造方法として、強誘電体容量素子を含む強誘電体メモリ及びその製造方法を例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
図１（ａ）は本発明の実施形態の強誘電体メモリの平面図である。図１（ｂ）は、図１（ａ）における１Ｂ−１Ｂ線に沿った断面図であり、実施形態の半導体記憶装置の断面構造を示す。
【００１５】
図１（ｂ）に示すように、シリコン半導体基板１０にはセルトランジスタが形成されている。セルトランジスタの構造を以下に詳述する。半導体基板１０には、ソース領域１１Ａまたはドレイン領域１１Ｂが形成されている。ソース領域１１Ａとドレイン領域１１Ｂとの間の半導体基板１０上にはゲート絶縁膜１２が形成され、ゲート絶縁膜１２上にはゲート電極１３が形成されている。ゲート電極１３の側面には側壁絶縁膜１４が形成され、ゲート電極１３の上面にはキャップ絶縁膜１５が形成されている。
【００１６】
セルトランジスタが形成された半導体基板１０上には、層間絶縁膜１６が形成されている。ソース電極１１Ａ上の層間絶縁膜１６内には、ソース電極１１Ａに電気的に接続されたコンタクトプラグ１７Ａが形成されている。
【００１７】
コンタクトプラグ１７Ａ上には、半導体基板面に対して垂直な方向に沿った膜面を有する電極１８が形成されている。電極１８は、半導体基板面に対して平行な方向に突き出た突起部１８Ａを有している。ここでは、電極１８が突起部１８Ａを有する例を示したが、窪み部を有していてもよいし、また突起部と窪み部が交互に配置された凹凸部を有していてもよい。
【００１８】
電極１８の外側には、強誘電体膜１９が形成されている。すなわち、電極１８の突起部１８Ａを有する膜面を覆うように、強誘電体膜１９が形成されている。
【００１９】
さらに、強誘電体膜１９の外側には、電極１８に対向する電極２０が形成されている。言い換えると、強誘電体膜１９の膜面を覆うように、電極２０が形成されている。電極２０は、半導体基板面に対して水平な方向において、電極１８の突起部１８Ａに対応する位置に窪み部２０Ａを有し、窪み部２０Ａ内には強誘電体膜１９が形成されている。
【００２０】
前記電極１８と電極２０の対向軸は、半導体基板面に対して平行な方向であり、電極１８と電極２０との間には強誘電体膜１９が配置されている。そして、このように配置された電極１８、強誘電体膜１９、及び電極２０により、強誘電体容量素子が構成されている。
【００２１】
ドレイン領域１１Ｂ上の層間絶縁膜１６内には、ドレイン電極１１Ｂに電気的に接続されたコンタクトプラグ１７Ｂが形成されている。コンタクトプラグ１７Ｂ上には、電極２０に接触するように電極材料２１が形成されている。電極材料２１は、コンタクトプラグ１７Ｂと電極２１とを電気的に接続している。
【００２２】
さらに、図１（ｂ）に示すように、前述したセルトランジスタ及び強誘電体容量素子に隣接するように、他のセルトランジスタ及び強誘電体容量素子が形成されており、さらにこれらセルトランジスタ及び強誘電体容量素子に隣接するように、他のセルトランジスタ及び強誘電体容量素子が形成されている。このように、複数のセルトランジスタ及び強誘電体容量素子が配置され、これら複数のセルトランジスタ及び強誘電体容量素子により、ＦｅＲＡＭが構成されている。
【００２３】
図１（ｂ）に示すＦｅＲＡＭは、強誘電体容量素子とセルトランジスタを並列接続した構成のメモリセルを、チェーン（鎖）状に配列した構造を持つ強誘電体メモリである。詳述すると、チェーン状に配列した構造を持つＦｅＲＡＭは、強誘電体容量素子の一方の電極とセルトランジスタのソース領域またはドレイン領域の一方とが接続され、かつ強誘電体容量素子の他方の電極とセルトランジスタのソース領域またはドレイン領域の他方とが接続されてメモリセルが構成され、このメモリセルのソース領域またはドレイン領域にて複数のメモリセルが直列に接続された構造を持つ。
【００２４】
第１実施形態では、強誘電体容量素子の第１，第２電極の少なくとも一方が強誘電体膜側の膜面に突起部あるいは凹凸部を有している。これにより、平行平板間、すなわち第１電極と第２電極間での電界分布は均一ではなくなり、第１，第２電極の突起部付近では電界集中が起こり、強誘電体容量素子の分極反転電圧を低くすることができる。図２に、図１（ｂ）における強誘電体容量素子の一部を拡大した図を示す。特に図２に示すように、電極１８，２０における四角状の突起部あるいは窪み部の角２２付近では電界集中が起こり、強誘電体容量素子の分極反転電圧を低くすることができる。これにより、強誘電体メモリの低電圧動作が可能になる。
【００２５】
さらに、強誘電体容量素子は、電極１８、強誘電体膜１９、及び電極２０の配列方向が半導体基板面に平行な方向である３次元構造を有している。これにより、強誘電体メモリにおけるメモリセルを高集積化することができる。
【００２６】
次に、実施形態の強誘電体メモリの製造方法について説明する。
【００２７】
図３〜図１２は、実施形態の強誘電体メモリの製造方法を示す図である。図３〜図１２における（ａ）は強誘電体メモリの平面図を示し、図３〜図１２における（ｂ）は強誘電体メモリの断面図を示す。
【００２８】
図３（ｂ）に示すように、まず、半導体基板１０上にセルトランジスタとコンタクトプラグ１７Ａ，１７Ｂを形成する。
【００２９】
詳述すると、半導体基板１０に、ソース領域（またはドレイン領域）１１Ａと、ドレイン領域（またはソース領域）１１Ｂを離隔して形成する。ソース領域１１Ａとドレイン領域１１Ｂとの間の半導体基板１０上に、ゲート絶縁膜１２を形成する。ゲート絶縁膜１２上に、ゲート電極１３を形成する。さらに、ゲート電極１３の側面に側壁絶縁膜１４を形成し、ゲート電極１３の上面にキャップ絶縁膜１５を形成する。
【００３０】
次に、半導体基板１０上に層間絶縁膜１６を形成する。さらに、セルトランジスタのソース領域１１Ａ上及びドレイン領域１１Ｂ上の層間絶縁膜１６内に、コンタクトプラグ１７Ａ，１７Ｂをそれぞれ形成する。
【００３１】
その後、図３（ｂ）に示した構造上に、すなわち層間絶縁膜１６上及びコンタクトプラグ１７Ａ，１７Ｂ上に、図４（ｂ）に示すように、ＣＶＤ(Chemical Vapor Deposition)法またはスパッタ法により、犠牲層２３と犠牲層２４を交互に積層する。なお、犠牲層２３と犠牲層２４は、異なる材料からなり、異なるエッチングレートを有する。犠牲層２３と犠牲層２４は、それぞれに対してエッチング時の選択比がとれる材料の組み合わせとする。選択比とは、エッチングを行いたい膜とエッチングを行いたくない膜のエッチングレートの比をいう。例えば、犠牲層２３と犠牲層２４とがＳｉＯ２とＳｉＮの組み合わせ、またＳｉＯ２とＳｉの組み合わせ、ＳｉＮとＳｉの組み合わせが挙げられる。
【００３２】
次に、図５（ｂ）に示すように、異方性加工が可能なＲＩＥ(Reactive Ion Etching)等を用いて、コンタクトプラグ１７Ａ上の犠牲層２３，２４に孔２５を形成する。この孔２５は、ゲート電極の配線方向に幅を持っており長方形である。孔２５内には、後述する工程にて電極１８が形成される。なお、孔２５の加工の際は、犠牲層２３，２４に対して選択比のある条件にてそれぞれの犠牲層２３，２４をエッチングしてもよいし、また選択比のないエッチング条件で一括して犠牲層２３，２４をエッチングしてもよい。
【００３３】
次に、図６（ｂ）に示すように、ＣＤＥ(Chemical Dry Etching)、またはウェットエッチング等を用いて、犠牲層２３，２４に対して選択比のある加工条件、すなわちいずれかの犠牲層のみがエッチングされる条件にて等方性のエッチングを行う。これによって、孔２５内における犠牲層２３，２４のいずれかを半導体基板面に対して水平な方向にエッチングする。ここでは、犠牲層２３はエッチングせず、犠牲層２４のみをエッチングする。
【００３４】
次に、図７（ｂ）に示すように、孔２５内に、強誘電体容量素子の一方の電極となる電極（第１導電体膜）１８を形成する。形成の際は、孔２５内の凹凸、すなわち凹凸を有した犠牲層２３，２４に被覆性よく形成するために、ＣＶＤ法、またはＡＬＤ(Atomic Layer Deposition)法などを用いるとよい。このときの電極１８の材料としては、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２等のいずれかを含む材料で形成するとよい。なお、電極１８形成後には、ＲＩＥによるエッチバック、またはＣＭＰ等により、犠牲層２３上に堆積した電極材料を除去する。
【００３５】
次に、図８（ｂ）に示すように、犠牲層２３，２４を除去し、突起部１８Ａを有した電極１８を剥き出しにする。
【００３６】
次に、図９（ｂ）に示すように、電極１８を覆うように、強誘電体膜１９を形成する。さらに、強誘電体膜１９を覆うように、電極１８に対向する電極（第２導電体膜）２０を形成する。強誘電体膜１９及び電極２０の形成の際は、突起部１８Ａを有した電極１８に被覆性よく形成するために、ＣＶＤ法またはＡＬＤ法などを用いるとよい。なお、このとき強誘電体膜１９としては、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）)、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）のいずれかを用いる。また、電極１８は、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２等のいずれかを含む材料で形成するとよい。
【００３７】
次に、図１０（ｂ）に示すように、コンタクトプラグ１７Ｂ上の電極２０及び強誘電体膜１９をエッチングして、電極２０をコンタクトプラグ１７Ｂに接続するための孔２６を形成する。このとき、フォトリソグラフィ法を用いる必要はなく、例えば、異方性加工が可能なＲＩＥ等でエッチバックを行えば加工可能である。
【００３８】
次に、図１１（ｂ）に示すように、孔２６内に、電極２０とコンタクトプラグ１７Ｂを電気的に接続する電極材料２１を埋め込む。このときの電極材料２１は、例えば、Ｃｕ、Ａｌ、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２等のいずれかを含む材料で形成するとよい。
【００３９】
次に、図１２（ｂ）に示すように、図１１（ｂ）に示した構造の表面をＲＩＥによるエッチバック、またはＣＭＰ等により除去して、電極材料２１及び電極２０でつながっていた隣接する強誘電体容量素子を分離する。すなわち、電極１８の上面上に存在していた電極材料２１、電極２０、強誘電体膜１９を除去して、電極１８の両側面上に、分離された電極２０、電極材料２１を形成する。
【００４０】
次に、さらに、図１（ａ）に示すように、１Ｂ−１Ｂ線に平行な方向で強誘電体容量素子を分離する。これにより、セルトランジスタと強誘電体容量素子から構成されたメモリセルがチェーン状に接続された強誘電体メモリが形成される。
【００４１】
前述した製造方法により、強誘電体容量素子を構成する電極１８、強誘電体膜１９、及び電極２０のそれぞれの膜面が半導体基板面に対して垂直な方向に形成されると共に、電極１８，２０に突起部１８Ａ，２０Ａ（または凹凸形状）をそれぞれ形成することができる。
【００４２】
強誘電体メモリの高集積化には３次元構造をもつ強誘電体容量素子の形成が有効である。一方、強誘電体容量素子の低電圧動作は対向電極に任意の凹凸形状を形成することで実現できる。本発明の実施形態によれば、３次元構造をもつ強誘電体容量素子の対向電極に任意の凹凸部を付ける方法を提供し、メモリセルの高集積化と動作電圧の低電圧化を実現する強誘電体メモリ及びその製造方法を提供することが可能である。
【００４３】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【符号の説明】
【００４４】
１０…シリコン半導体基板、１１Ａ…ソース領域（またはドレイン領域）、１１Ｂ…ドレイン領域（またはソース領域）、１２…ゲート絶縁膜、１３…ゲート電極、１４…側壁絶縁膜、１５…キャップ絶縁膜、１６…層間絶縁膜、１７Ａ，１７Ｂ…コンタクトプラグ、１８…電極、１８Ａ…突起部、１９…強誘電体膜、２０…電極、２０Ａ…窪み部、２１…電極材料、２２…突起部（あるいは窪み部）の角、２３，２４…犠牲層、２５，２６…孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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