(57)【要約】【課題】集積回路の大規模化を可及的に抑制しつつ、異常検出を確実に行うことのできる異常検出システムを提供する。【解決手段】検査対象選択回路部５が、各異常検出信号をそれぞれ伝送するための複数の伝送路をそれぞれ、前記異常検出信号の伝送を禁止する無効状態及び前記異常検出信号の伝送を許可する有効状態のいずれか一方に設定し、有効状態に設定した伝送路に前記異常検出信号が伝送されるとその異常検出信号を割り込みコントローラ４に出力し、ＣＰＵ２が、各伝送路の有効状態及び無効状態の状態設定に係る設定パターンを切り替え、その設定パターンの切り替えの度に割り込みコントローラ４を介して検査対象選択回路部５から前記異常検出信号を受信したか否かを検出することで、異常の発生源として特定するようにした。【選択図】図１
2010139444.tif 000002
【特許請求の範囲】
【請求項１】
複数の異常検出対象回路に対応して備えられ、対応する異常検出対象回路に異常が発生すると、その旨を示す異常検出信号を出力する複数の異常検出回路と、
前記各異常検出信号をそれぞれ伝送するための複数の伝送路を備え、各伝送路をそれぞれ、前記異常検出信号の伝送を禁止する無効状態及び前記異常検出信号の伝送を許可する有効状態のいずれか一方に設定し、有効状態に設定した伝送路に前記異常検出信号が伝送されるとその異常検出信号を外部に出力するとともに、各伝送路の有効状態及び無効状態の状態設定に係る設定パターンを切り替える選択部と、
前記設定パターンの切り替えの度に前記選択部から前記異常検出信号を出力されたか否かを検出し、この検出結果に基づき、前記異常検出信号が出力されたときの各設定パターンに共通して含まれる有効状態の伝送路を検出し、この検出した伝送路に異常検出信号を出力した異常検出回路に対応する異常検出対象回路を異常の発生源として特定する処理部と
を備える異常検出システム。
【請求項２】
前記選択部は、前記各伝送路の前記状態設定を複数の階層で行うとともに、各階層において、無効状態に設定する伝送路と有効状態に設定する伝送路とを切替可能に構成されており、且つ、無効状態に設定する伝送路と有効状態に設定する伝送路との組み合わせが各階層で互いに異なるものである請求項１に記載の異常検出システム。
【請求項３】
前記選択部は、今回全階層で有効状態に設定される伝送路が、前回全階層で有効状態に設定された伝送路の一部に限定されるように、各階層における各伝送路の前記状態設定に係る設定パターンを切り替える請求項２に記載の異常検出システム。
【請求項４】
前記選択部は、
前記各階層において、それぞれ前記各伝送路を均等に２つのグループに分けるとともに、前記両グループ間で有効状態及び無効状態の設定が逆の関係となるように構成された選択回路部と、
各階層における各伝送路の状態設定に係る設定パターンを設定するための設定信号を前記選択回路部に出力する設定信号出力部と
を備えて構成されており、
前記処理部は、前記設定信号出力部から出力される設定信号により前記設定パターンが設定されるたびに、前記選択部から前記異常検出信号を出力されたか否かを検出し、
前記設定信号出力部は、前記設定信号による今回の設定状況において前記異常検出信号が前記選択部から出力されていないと前記処理部により判断された場合には、前回全階層で有効状態に設定された伝送路のうち今回全階層で有効状態に設定された伝送路を除く伝送路が次回全階層で有効状態の伝送路に設定されるように前記設定信号を前記選択回路部に出力し、前記設定信号による今回の設定状況において前記異常検出信号が前記選択部から出力されたと前記処理部により判断された場合には、今回全階層で有効状態に設定された伝送路の半分の伝送路が次回全階層で有効状態の伝送路に設定されるように前記設定信号を前記選択回路部に出力する請求項３に記載の異常検出システム。
【請求項５】
前記選択部は、前記各異常検出信号をそれぞれ入力するための複数の信号入力ピンと、１つの異常検出信号を出力するための信号出力ピンとを有する複数のセレクタが多段的に接続されてなり、
前記複数の伝送路は、前記各セレクタ内において、当該セレクタの前記信号入力ピンと当該セレクタの信号出力ピンとを連結する態様でそれぞれ設けられており、
前記信号入力ピンに接続された伝送路に対する有効状態又は無効状態の状態設定を複数の階層で行うとともに、各階層において、無効状態に設定する伝送路と有効状態に設定する伝送路とを切替可能に構成されており、且つ、無効状態に設定する伝送路と有効状態に設定する伝送路との組み合わせが各階層で互いに異なり、有効状態に設定された伝送路に前記異常検出信号が伝送されるとその異常検出信号を前記信号出力ピンから外部に出力する複数の第１セレクタと、
前記第１セレクタから出力される異常検出信号を取り込むための前記信号入力ピンに接続された伝送路に対する有効状態又は無効状態の状態設定を複数の階層で行うとともに、各階層において、無効状態に設定する伝送路と有効状態に設定する伝送路とを切替可能に構成されており、且つ、無効状態に設定する伝送路と有効状態に設定する伝送路との組み合わせが各階層で互いに異なり、有効状態に設定された伝送路に前記異常検出信号が伝送されるとその異常検出信号を前記信号出力ピンから前記処理部に出力する１つの第２セレクタとを含む請求項２乃至４のいずれか一項に記載の異常検出システム。
【請求項６】
前記第１セレクタは、当該第１セレクタに接続された異常検出回路と前記処理部とのうち、当該第１セレクタに接続された異常検出回路により近い位置に配設されており、
前記第２セレクタは、前記処理部と前記異常検出回路とのうち前記処理部により近い位置に配設されている請求項５に記載の異常検出システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の内部で発生した異常を検出する異常検出システムの技術分野に属するものである。
【背景技術】
【０００２】
プログラムを格納するメモリや、該メモリに格納されたプログラムの処理を実行するＣＰＵ、或いは前記メモリに対するインターフェイス処理を行うインターフェイス装置を備えて構成される半導体集積回路を搭載する電子機器においては、製品の信頼性や安全性の向上の観点から、前記半導体集積回路に発生し得る異常をできるだけ検出する必要がある。
【０００３】
従来では、この異常を検出する方式として、異常検出対象回路で異常が発生したことを示す異常検出信号を出力する複数の異常検出回路を備えると共に、前記各異常検出回路から出力される異常検出信号をそれぞれ取り込むための入力ピンを割り込みコントローラに設け、或る異常検出対象回路に異常が発生し、その回路に対応する入力ピンが異常ステータス情報を示すと、割り込みコントローラが異常の発生をＣＰＵに割り込みの形で出力し、ＣＰＵは現在実行中の処理を中断して割り込みコントローラのレジスタからデータバスを介して異常検出信号を読み出し所定の処理を行う方式を採用する場合がある。なお、異常検知に係る技術文献として例えば下記特許文献１がある。
【特許文献１】特開２０００−２７４３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記構成においては、ＣＰＵが割り込みコントローラのレジスタから異常検出信号を読み出すためのデータバス等が必要となる。また、近年の半導体集積回路は、素子の集積数が膨大な数にわたり、異常検出対象回路が非常に多くなっているため、前記の方式では、割り込みコントローラに設ける入力ピンの数等が増大する。そして、これらの要因によって集積回路が大規模化する。
【０００５】
本発明は、上述した問題点を解決するためになされたものであり、集積回路の大規模化を可及的に抑制しつつ、異常検出を確実に行うことのできる異常検出システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、複数の異常検出対象回路に対応して備えられ、対応する異常検出対象回路に異常が発生すると、その旨を示す異常検出信号を出力する複数の異常検出回路と、前記各異常検出信号をそれぞれ伝送するための複数の伝送路を備え、各伝送路をそれぞれ、前記異常検出信号の伝送を禁止する無効状態及び前記異常検出信号の伝送を許可する有効状態のいずれか一方に設定し、有効状態に設定した伝送路に前記異常検出信号が伝送されるとその異常検出信号を外部に出力するとともに、各伝送路の有効状態及び無効状態の状態設定に係る設定パターンを切り替える選択部と、前記設定パターンの切り替えの度に前記選択部から前記異常検出信号を出力されたか否かを検出し、この検出結果に基づき、前記異常検出信号が出力されたときの各設定パターンに共通して含まれる有効状態の伝送路を検出し、この検出した伝送路に異常検出信号を出力した異常検出回路に対応する異常検出対象回路を異常の発生源として特定する処理部とを備える異常検出システムである。
【０００７】
この発明によれば、前記選択部において、各伝送路が、それぞれ、前記異常検出信号の伝送を禁止する無効状態及び前記異常検出信号の伝送を許可する有効状態のいずれか一方に設定され、有効状態に設定した伝送路に前記異常検出信号が伝送されると、前記選択部からその異常検出信号が外部に出力される。また、選択部において、各伝送路の有効状態及び無効状態の状態設定に係る設定パターンが切り替えられる。
【０００８】
そして、処理部により、前記設定パターンの切り替えの度に前記選択部から前記異常検出信号を出力されたか否かが検出され、この検出結果に基づき、前記異常検出信号が出力されたときの各設定パターンに共通して含まれる有効状態の伝送路が検出され、この検出した伝送路に異常検出信号を出力した異常検出回路に対応する異常検出対象回路が異常の発生源として特定される。
【０００９】
このような処理及び動作により、各伝送路の有効状態及び無効状態の状態設定に係る設定パターンを切り替えるだけで異常の発生源を特定することができることにより、異常検出対象回路の数が増えるに伴って割り込みコントローラに設ける異常検出のためのピンを増大したり、或いは前記のようなデータバスが必要となったりするのを回避しながら、異常検出を確実に行うことができる。
【００１０】
請求項２に記載の発明は、請求項１に記載の異常検出システムにおいて、前記選択部は、前記各伝送路の前記状態設定を複数の階層で行うとともに、各階層において、無効状態に設定する伝送路と有効状態に設定する伝送路とを切替可能に構成されており、且つ、無効状態に設定する伝送路と有効状態に設定する伝送路との組み合わせが各階層で互いに異なるものである。
【００１１】
この発明によれば、各伝送路の有効状態及び無効状態の状態設定に係る設定パターンを各階層においてそれぞれ適切に設定し、設定パターンをその設定した設定パターンの中で切り替えて、前記処理部が異常検出信号を受信できる設定パターンを探索することで、異常の発生源を特定することができる。
【００１２】
請求項３に記載の発明は、請求項２に記載の異常検出システムにおいて、前記選択部は、今回全階層で有効状態に設定される伝送路が、前回全階層で有効状態に設定された伝送路の一部に限定されるように、各階層における各伝送路の前記状態設定に係る設定パターンを切り替えるものである。
【００１３】
この発明によれば、今回全階層で有効状態に設定される伝送路が、前回全階層で有効状態に設定された伝送路の一部に限定されるように、各階層における各伝送路の前記状態設定に係る設定パターンを切り替える構成としたので、ランダムな切り替え方を採用する場合に比して、異常の発生源を早く（少ない切り替え回数で）特定することができる。
【００１４】
今回全階層で有効状態に設定される伝送路が、前回全階層で有効状態に設定された伝送路の一部に限定されるように、各階層における各伝送路の前記状態設定に係る設定パターンを切り替える構成の一例として、例えば請求項４に記載の発明のように、前記選択部は、前記各階層において、それぞれ前記各伝送路を均等に２つのグループに分けるとともに、前記両グループ間で有効状態及び無効状態の設定が逆の関係となるように構成された選択回路部と、各階層における各伝送路の状態設定に係る設定パターンを設定するための設定信号を前記選択回路部に出力する設定信号出力部とを備えて構成されており、前記処理部は、前記設定信号出力部から出力される設定信号により前記設定パターンが設定されるたびに、前記選択部から前記異常検出信号を出力されたか否かを検出し、前記設定信号出力部は、前記設定信号による今回の設定状況において前記異常検出信号が前記選択部から出力されていないと前記処理部により判断された場合には、前回全階層で有効状態に設定された伝送路のうち今回全階層で有効状態に設定された伝送路を除く伝送路が次回全階層で有効状態の伝送路に設定されるように前記設定信号を前記選択回路部に出力し、前記設定信号による今回の設定状況において前記異常検出信号が前記選択部から出力されたと前記処理部により判断された場合には、今回全階層で有効状態に設定された伝送路の半分の伝送路が次回全階層で有効状態の伝送路に設定されるように前記設定信号を前記選択回路部に出力する構成が想定される。
【００１５】
この発明によれば、異常検出信号がどの異常検出回路から出力されたものであるのかを最も早く（最も少ない切り替え回数で）特定することができる。
【００１６】
請求項５に記載の発明は、請求項２乃至４のいずれか一項に記載の異常検出システムにおいて、前記選択部は、前記各異常検出信号をそれぞれ入力するための複数の信号入力ピンと、１つの異常検出信号を出力するための信号出力ピンとを有する複数のセレクタが多段的に接続されてなり、前記複数の伝送路は、前記各セレクタ内において、当該セレクタの前記信号入力ピンと当該セレクタの信号出力ピンとを連結する態様でそれぞれ設けられており、前記信号入力ピンに接続された伝送路に対する有効状態又は無効状態の状態設定を複数の階層で行うとともに、各階層において、無効状態に設定する伝送路と有効状態に設定する伝送路とを切替可能に構成されており、且つ、無効状態に設定する伝送路と有効状態に設定する伝送路との組み合わせが各階層で互いに異なり、有効状態に設定された伝送路に前記異常検出信号が伝送されるとその異常検出信号を前記信号出力ピンから外部に出力する複数の第１セレクタと、前記第１セレクタから出力される異常検出信号を取り込むための前記信号入力ピンに接続された伝送路に対する有効状態又は無効状態の状態設定を複数の階層で行うとともに、各階層において、無効状態に設定する伝送路と有効状態に設定する伝送路とを切替可能に構成されており、且つ、無効状態に設定する伝送路と有効状態に設定する伝送路との組み合わせが各階層で互いに異なり、有効状態に設定された伝送路に前記異常検出信号が伝送されるとその異常検出信号を前記信号出力ピンから前記処理部に出力する１つの第２セレクタとを含むものである。
【００１７】
この発明によれば、異常検出回路が増大しても前記セレクタの数を増やすだけで済み、割り込みコントローラに設ける異常検出用のピンを増やしたり、前記のようなデータバスが必要となったりするのを回避することができる。
【００１８】
請求項６に記載の発明は、請求項５に記載の異常検出システムにおいて、前記第１セレクタは、当該第１セレクタに接続された異常検出回路と前記処理部とのうち、当該第１セレクタに接続された異常検出回路により近い位置に配設されており、前記第２セレクタは、前記処理部と前記異常検出回路とのうち前記処理部により近い位置に配設されているものである。
【００１９】
この発明によれば、前記第１セレクタを、当該第１セレクタに接続された異常検出回路と前記処理部とのうち、当該第１セレクタに接続された異常検出回路により近い位置に配設し、前記第２セレクタを、前記処理部と前記異常検出回路とのうち前記処理部により近い位置に配設したので、この配設態様を採用しない場合に比して、各異常検出回路に接続される異常検出信号伝送用の信号線の長さを短くすることができ、省配線化を図ることができる。
【発明の効果】
【００２０】
本発明によれば、異常検出対象回路の数が増えても割り込みコントローラに設ける異常検出のためのピンを増大したり、或いは前記のようなデータバスが必要となったりすることに因る集積回路の大規模化を可及的に抑制しつつ、異常検出を確実に行うことのできる異常検出システムを実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る異常検出システムの実施形態を図面を用いて説明する。図１は、本発明に係る異常検出システムの一実施形態の構成例を示すブロック図である。
【００２２】
図１に示すように、異常検出システム１は、例えば複合機やプリンタなどの画像形成装置や画像読取装置（以下、装置という）に備えられ、ＣＰＵ（Central Processing Unit）２と、異常検出回路部３と、割込みコントローラ４と、検査対象選択回路部５とを有する。
【００２３】
ＣＰＵ２は、図略のＲＯＭ（Read Only Memory）等の記憶部に記憶された動作制御プログラムに基づいた処理を実行し、図示していない各部への指示信号の出力やデータ転送等を行って装置全体の動作を制御するものである。ＣＰＵ２は、後述するように、アドレス信号切替制御部２１と、マスク信号切替制御部２２と、判断部２３と、記憶部２４としての機能を有する。
【００２４】
異常検出回路部３は、装置内部に搭載されている各種の素子やデバイス（図示せず；これらを異常検出対象回路という）にそれぞれ対応して設けられた複数の異常検出回路３１を備え、前記各異常検出回路３１により、対応する異常検出対象回路における異常の発生の有無を検出するものである。
【００２５】
各異常検出回路３１は、複数のグループに分けられており、各グループと検査対象選択回路部５の後述する各サブセレクタ１０とが１対１で対応付けられていて、対応関係にあるグループの各異常検出回路３１とサブセレクタ１０とが信号線により接続されている。
【００２６】
割込みコントローラ４は、複数種類の割り込み信号をそれぞれ入力するための複数の入力ピンと、入力した割込み要求をＣＰＵ２に通知する出力ピンとを有する。本実施形態では、前記複数の入力ピンのうち１つのピンが、異常検出対象回路の異常検出に係る割込み信号（異常検出信号）が入力されるピンとして用いられており、割込みコントローラ４は、このピンと検査対象選択回路部５の後述するマスタセレクタ９の出力端子とが１本の信号線により接続されている。そして、割り込みコントローラ４は、その信号線を介してマスタセレクタ９から異常を検出した旨を示す前記異常検出信号を受信すると、その異常検出信号をＣＰＵ２に割り込みの態様で出力する。
【００２７】
検査対象選択回路部５は、イベントアドレスレジスタ６と、イベントアドレスマスクレジスタ７と、デコーダ回路８と、マスタセレクタ９と、複数のサブセレクタ１０とを備えて構成されている。
【００２８】
イベントアドレスレジスタ６は、Ｎビットのレジスタであり、ＣＰＵ２のアドレス信号切替制御部２１から出力されるアドレス信号用制御信号をＮビットの信号に変換した信号を生成し、該信号をマスタセレクタ９及び各サブセレクタ１０に出力する。なお、ここでは、Ｎ＝８とし、イベントアドレスレジスタ６が出力する８ビットの信号を上位のビットから並べて（ａ７，ａ６，ａ５，ａ４，ａ３，ａ２，ａ１，ａ０）と表すものとする。
【００２９】
イベントアドレスマスクレジスタ７は、ｌｏｇ２Ｎビットのレジスタであり、ＣＰＵ２のマスク信号切替制御部２２から出力されるマスク信号用制御信号をｌｏｇ２Ｎビットの信号に変換する。なお、前記のようにＮ＝８とした場合、イベントアドレスマスクレジスタ７は３ビットの信号を出力する。この３ｂｉｔの信号を上位のビットから並べて（Ｂ２，Ｂ１，Ｂ０）と表すものとする。
【００３０】
デコーダ回路８は、イベントアドレスマスクレジスタ７から出力されるｌｏｇ２Ｎビットの信号をＮビットの信号に変換した信号を生成し、該信号をマスタセレクタ９及び各サブセレクタ１０に出力するものである。前記のようにＮ＝８とした場合、デコーダ回路８は、イベントアドレスマスクレジスタ７から出力される３ｂｉｔの信号（Ｂ２，Ｂ１，Ｂ０）を、図３に示すような８ｂｉｔの出力信号（ｂ７，ｂ６，ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０）に変換する。デコーダ回路８は、例えば信号（Ｂ２，Ｂ１，Ｂ０）＝（０，１，１）を信号（ｂ７，ｂ６，ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０）＝（０，０，０，０，０，１，１，１）に変換し、該信号をマスタセレクタ９及び各サブセレクタ１０に出力する。
【００３１】
マスタセレクタ９は、各サブセレクタ１０に信号線を介して接続される複数の入力端子Ｔ０〜Ｔ７を有し、前記各入力端子Ｔ０〜Ｔ７を介して各サブセレクタ１０から出力される異常検出信号を取り込む。また、マスタセレクタ９は、イベントアドレスレジスタ６から出力されるＮビットの信号のうち予め定められた複数のビットの信号（以下、この信号をアドレス信号Ａという）を取り込むための入力端子Ｔ８〜Ｔ１０と、デコーダ回路８から出力されるＮビットの信号のうち予め定められた複数のビットの信号（以下、この信号をマスク信号Ｍという）とを取り込むための入力端子Ｔ１１〜Ｔ１３とを有する。
【００３２】
なお、ここでは、マスタセレクタ９が前記入力端子Ｔ８〜Ｔ１０を介してイベントアドレスレジスタ６から取り込む信号は、前記イベントアドレスレジスタ６から出力される信号（ａ７，ａ６，ａ５，ａ４，ａ３，ａ２，ａ１，ａ０）のうち、最上位から２番目、３番目及び４番目の信号（ａ６，ａ５，ａ４）とする。また、マスタセレクタ９が前記入力端子Ｔ１１〜Ｔ１３を介してイベントアドレスマスクレジスタ７から取り込む信号は、前記イベントアドレスマスクレジスタ７から出力される信号（ｂ７，ｂ６，ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０）のうち、最上位から２番目、３番目及び４番目の信号（ｂ６，ｂ５，ｂ４）とする。
【００３３】
図２は、マスタセレクタ９の回路構成を示す回路図である。マスタセレクタ９は、オア回路９０１〜９０６，９３１と、アンド回路９０７〜９３０とを備えて構成されている。
【００３４】
アンド回路９０７〜９３０は、２つの信号の論理積を演算して出力するものである。アンド回路９０７〜９１４の一方の入力端子Ｔ７〜Ｔ０は、マスタセレクタ９の入力端子であり、各サブセレクタ１０の出力端子とそれぞれ接続されている。また、アンド回路９０７〜９３０は、各オア回路９０１〜９０６に対応して複数のグループＧ１〜Ｇ６にグループ分けされている。
【００３５】
すなわち、アンド回路９０７〜９３０は、入力端子Ｔ０〜Ｔ７から入力される異常検出信号のうち入力端子Ｔ１，Ｔ３，Ｔ５，Ｔ７から入力される異常検出信号をそれぞれ伝送するための各伝送路上に配置されたアンド回路９０７〜９１０を含むグループＧ１と、入力端子Ｔ０〜Ｔ７から入力される異常検出信号のうち入力端子Ｔ０，Ｔ２，Ｔ４，Ｔ６から入力される異常検出信号をそれぞれ伝送するための各伝送路上に配置されたアンド回路９１１〜９１４を含むグループＧ２と、入力端子Ｔ０〜Ｔ７から入力される異常検出信号のうち入力端子Ｔ２，Ｔ３，Ｔ６，Ｔ７から入力される異常検出信号をそれぞれ伝送するための各伝送路上に配置されたアンド回路９１５〜９１８を含むグループＧ３と、入力端子Ｔ０〜Ｔ７から入力される異常検出信号のうち入力端子Ｔ０，Ｔ１，Ｔ４，Ｔ５から入力される異常検出信号をそれぞれ伝送するための各伝送路上に配置されたアンド回路９１９〜９２２を含むグループＧ４と、入力端子Ｔ０〜Ｔ７から入力される異常検出信号のうち入力端子Ｔ４，Ｔ５，Ｔ６，Ｔ７から入力される異常検出信号をそれぞれ伝送するための各伝送路上に配置されたアンド回路９２３〜９２６を含むグループＧ５と、入力端子Ｔ０〜Ｔ７から入力される異常検出信号のうち入力端子Ｔ０，Ｔ１，Ｔ２，Ｔ３から入力される異常検出信号をそれぞれ伝送するための各伝送路上に配置されたアンド回路９２７〜９３０を含むグループＧ６とに区分されている。
【００３６】
そして、各グループＧ１〜Ｇ６とオア回路９０１〜９０６とが対応付けられており、各グループＧ１〜Ｇ６にそれぞれ属する複数のアンド回路の一方の入力端子は、当該グループに対応するオア回路の出力端子と接続されている。
【００３７】
すなわち、オア回路９０１とグループＧ１とが対応付けられており、オア回路９０１の出力端子には、グループＧ１に属するアンド回路９０７〜９１０の一方の入力端子がそれぞれ接続されている。これにより、アンド回路９０７〜９１０に接続された入力端子Ｔ１，Ｔ３，Ｔ５，Ｔ７から入力される異常検出信号を伝送する伝送路のグループがグループＧ１として設定されている。
【００３８】
また、オア回路９０２とグループＧ２とが対応付けられており、オア回路９０２の出力端子には、グループＧ２に属するアンド回路９１１〜９１４の一方の入力端子がそれぞれ接続されている。これにより、アンド回路９１１〜９１４に接続された入力端子Ｔ０，Ｔ２，Ｔ４，Ｔ６から入力される異常検出信号を伝送する伝送路のグループがグループＧ２として設定されている。
【００３９】
ここで、グループＧ１とグループＧ２とは、マスタセレクタ９の入力端子Ｔ７〜Ｔ０から入力される異常検出信号の各伝送路を二分するようにグループ分けしてなるものである。
【００４０】
また、オア回路９０３とグループＧ３とが対応付けられており、オア回路９０３の出力端子には、グループＧ３に属するアンド回路９１５〜９１８の一方の入力端子がそれぞれ接続されている。これにより、アンド回路９１５〜９１８に接続された入力端子Ｔ２，Ｔ３，Ｔ６，Ｔ７から入力される異常検出信号を伝送する伝送路のグループがグループＧ３として設定されている。
【００４１】
また、オア回路９０４とグループＧ４とが対応付けられており、オア回路９０４の出力端子には、グループＧ４に属するアンド回路９１９〜９２２の一方の入力端子がそれぞれ接続されている。これにより、アンド回路９１９〜９２２に接続された入力端子Ｔ０，Ｔ１，Ｔ４，Ｔ５から入力される異常検出信号を伝送する伝送路のグループがグループＧ４として設定されている。
【００４２】
ここで、グループＧ３とグループＧ４とは、マスタセレクタ９の入力端子Ｔ７〜Ｔ０から入力される異常検出信号の各伝送路を、グループＧ１，Ｇ２と異なる分割形態で二分するようにグループ分けしてなるものである。
【００４３】
また、オア回路９０５とグループＧ５とが対応付けられており、オア回路９０５の出力端子には、グループＧ５に属するアンド回路９２３〜９２６の一方の入力端子がそれぞれ接続されている。これにより、アンド回路９２３〜９２６に接続された入力端子Ｔ４，Ｔ５，Ｔ６，Ｔ７から入力される異常検出信号を伝送する伝送路のグループがグループＧ５として設定されている。
【００４４】
また、オア回路９０６とグループ６とが対応付けられており、オア回路９０６の出力端子には、グループＧ６に属するアンド回路９２７〜９３０の一方の入力端子がそれぞれ接続されている。これにより、アンド回路９２７〜９３０に接続された入力端子Ｔ０，Ｔ１，Ｔ２，Ｔ３から入力される異常検出信号を伝送する伝送路のグループがグループＧ６として設定されている。
【００４５】
ここで、グループＧ５とグループＧ６とは、マスタセレクタ９の入力端子Ｔ７〜Ｔ０から入力される異常検出信号の各伝送路を、グループＧ１，Ｇ２，Ｇ３，Ｇ４と異なる分割形態で二分するようにグループ分けしてなるものである。
【００４６】
オア回路９０１〜９０６は、２つの入力信号の論理和を演算して出力するものである。オア回路９０１〜９０６に入力される２つの入力信号のうち、一方の入力信号は、前記アドレス信号Ａを構成する各ビットのうち１つのビットの信号又はその信号を反転した信号とされており、また、他方の入力信号は、前記マスク信号Ｍを構成する各ビットのうち１つのビットの信号とされている。
【００４７】
具体的には、オア回路９０１には、アドレス信号Ａのビットａ６の信号の反転信号と、マスク信号Ｍのビットｂ６の信号とが入力され、オア回路９０２には、アドレス信号Ａのビットａ６の信号と、マスク信号Ｍのビットｂ６の信号とが入力される。すなわち、アンド回路９０７〜９１４の入力端子Ｔ７〜Ｔ０から入力される各異常検出信号を伝送する伝送路を二分するようにグルーピングされたアンド回路９０７〜９１４についてのグループＧ１，Ｇ２のうち何れか一方のグループが、マスク信号Ｍのビットｂ６の論理レベル（「０」か「１」か）に応じて選択されるように構成されている。
【００４８】
つまり、前記異常検出信号を伝送する伝送路を、異常検出信号の伝送を許可する有効状態とするか、異常検出信号の伝送を禁止する無効状態（禁止状態）とするかが、前記グループＧ１とグループＧ２とで互いに逆の関係を有するように設定される。
【００４９】
同様に、オア回路９０３には、アドレス信号Ａのビットａ５の信号の反転信号と、マスク信号Ｍのビットｂ５の信号とが入力され、オア回路９０４には、アドレス信号Ａのビットａ５の信号と、マスク信号Ｍのビットｂ５の信号とが入力される。すなわち、アンド回路９０７〜９１４の入力端子Ｔ０〜Ｔ７から入力される各異常検出信号を伝送する伝送路を二分するようにグルーピングされたアンド回路９１５〜９２２についてのグループＧ３，Ｇ４のうち何れか一方のグループが、マスク信号Ｍのビットｂ５の論理レベルに応じて選択されるように構成されている。
【００５０】
つまり、前記異常検出信号を伝送する伝送路を、（異常検出信号の伝送を許可する有効状態とするか、異常検出信号の伝送を禁止する無効状態（禁止状態）とするかが、前記グループＧ３とグループＧ４とで互いに逆の関係を有するように設定される。
【００５１】
同様に、オア回路９０５には、アドレス信号Ａのビットａ４の信号の反転信号と、マスク信号Ｍのビットｂ４の信号とが入力され、オア回路９０６には、アドレス信号Ａのビットａ４の信号と、マスク信号Ｍのビットｂ４の信号とが入力される。すなわち、アンド回路９０７〜９１４の入力端子Ｔ７〜Ｔ０から入力される各異常検出信号を伝送する伝送路を二分するようにグルーピングされたアンド回路９２３〜９３０についてのグループＧ５，Ｇ６のうち何れか一方のグループが、マスク信号Ｍのビットｂ４の論理レベルに応じて選択されるように構成されている。
【００５２】
つまり、前記異常検出信号を伝送する伝送路を、異常検出信号の伝送を許可する有効状態とするか、異常検出信号の伝送を禁止する無効状態（禁止状態）とするかが、前記グループＧ５とグループＧ６とで互いに逆の関係を有するように設定される。
【００５３】
これにより、前記各伝送路の有効状態及び無効状態に係る状態設定を複数の階層で行うことができる。すなわち、２つのグループＧ１，Ｇ２で構成される階層で前記各伝送路の有効状態及び無効状態に係る状態設定が行われ、２つのグループＧ３，Ｇ４で構成される階層で前記各伝送路の有効状態及び無効状態に係る状態設定が行われ、２つのグループＧ５，Ｇ６で構成される階層で前記各伝送路の有効状態及び無効状態に係る状態設定が行われる。
【００５４】
オア回路９０１〜９０６は、演算結果をアンド回路９０７〜９３０のいずれかに出力する。オア回路９０１，９０３，９０５の真理値表を図４（ｂ）に、オア回路９０２，９０４，９０６の真理値表を図４（ａ）に示す。
【００５５】
一方、アンド回路９０７の出力端子は、アンド回路９１５の他方の入力端子と接続されており、アンド回路９１５の出力端子は、アンド回路９２３の他方の入力端子と接続されており、アンド回路９１１の出力端子は、アンド回路９１６の他方の入力端子と接続されており、アンド回路９１６の出力端子は、アンド回路９２４の他方の入力端子と接続されており、アンド回路９０８の出力端子は、アンド回路９１９の他方の入力端子と接続されており、アンド回路９１９の出力端子は、アンド回路９２５の他方の入力端子と接続されており、アンド回路９１２の出力端子は、アンド回路９２０の他方の入力端子と接続されており、アンド回路９２０の出力端子は、アンド回路９２６の他方の入力端子と接続されており、アンド回路９０９の出力端子は、アンド回路９１７の他方の入力端子と接続されており、アンド回路９１７の出力端子は、アンド回路９２７の他方の入力端子と接続されており、アンド回路９１３の出力端子は、アンド回路９１８の他方の入力端子と接続されており、アンド回路９１８の出力端子は、アンド回路９２８の他方の入力端子と接続されており、アンド回路９１０の出力端子は、アンド回路９２１の他方の入力端子と接続されており、アンド回路９２１の出力端子は、アンド回路９２９の他方の入力端子と接続されており、アンド回路９１４の出力端子は、アンド回路９２２の他方の入力端子と接続されており、アンド回路９２２の出力端子は、アンド回路９３０の他方の入力端子と接続されている。
【００５６】
オア回路９３１は、前記各アンド回路９２３〜９３０の出力信号の論理和を演算して出力するものである。すなわち、オア回路９３１は、アンド回路９２３〜９３０のうち１つでも「１」を出力すると、出力端子から「１」の出力信号を出力するものである。オア回路９３１の出力端子は、マスタセレクタ９の出力端子ＴＯＵＴである。
【００５７】
以上により、グループＧ１〜Ｇ６のいずれにおいても有効状態とされた伝送路を伝送された異常検出信号のみが最終的に出力端子ＴＯＵＴから出力される。
【００５８】
このような構成を有する検査対象選択回路部５においては、前記アドレス信号Ａ及びマスク信号Ｍの各ビットの信号を適宜設定することで、前記入力端子Ｔ０〜Ｔ７にそれぞれ接続されているサブセレクタ１０の中から、異常検出信号を出力しているか否かを調べる（検査する）対象のサブセレクタ１０を選択する（換言すると、前記各サブセレクタ１０を、異常検出信号を出力していても該信号が無効なものとして扱われるサブセレクタ１０と、異常検出信号を出力していると該信号が有効なものとして扱われるサブセレクタ１０とに選別する）ことができる。
【００５９】
すなわち、アンド回路９０７〜９３０は、前述したように、両方の入力信号が共に「１」である場合にのみ「１」の出力信号を出力し、一方でも「０」であると出力信号は「０」となる。よって、アンド回路９０７〜９３０は、当該アンド回路が属するグループに対応するオア回路（オア回路９０１〜９０６のいずれか）から入力した信号が「０」のときには、サブセレクタ１０から異常検出信号が出力されているか否かに拘らず、出力信号が「０」となる。このとき、前記サブセレクタ１０から異常検出信号を出力していても、該異常検出信号を伝送する伝送路が無効状態となる。
【００６０】
逆に、アンド回路９０７〜９３０は、当該アンド回路が属するグループに対応するオア回路から入力した信号が「１」のときには、サブセレクタ１０から異常検出信号が出力されているか否かに応じて、「０」の出力信号を出力するか、「１」の出力信号を出力するかが変わる。このとき、前記サブセレクタ１０から異常検出信号が出力されていると、該異常検出信号を伝送する伝送路が有効状態となる。
【００６１】
このことから、対応するオア回路が「１」の出力信号を出力しているときに、アンド回路９０７〜９３０の出力信号に基づいて、当該アンド回路に異常検出信号が入力されたか否かを検査することができる。アンド回路に、対応するオア回路から「１」の出力信号が入力されている状態を選択状態というものとする。
【００６２】
オア回路が「０」の信号を出力した場合、該オア回路に接続されたアンド回路を含む伝送路が、前記異常検出信号を伝送しているか否かを調べる対象から外された状態に設定されることとなる一方、オア回路が「１」の信号を出力した場合、該オア回路に接続されたアンド回路を含む伝送路が、異常検出信号を伝送しているか否かを調べる対象として設定された状態となる。以下、「１」の信号を出力したオア回路に接続されたアンド回路の状態を選択状態という。
【００６３】
例えば図６に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（１，１，１）のときには、アドレス信号Ａ（ａ６，ａ５，ａ４）に拘らず、全てのアンド回路９０７〜９３０が選択状態となり、入力端子Ｔ０〜Ｔ７に接続される全てのサブセレクタ１０が、異常検出信号を出力したか否かを検査する検査対象となる。なお、太線は、「１」の信号が伝送される信号経路を示し、入力端子Ｔ７〜Ｔ０のうち検査対象に設定されるサブセレクタ１０が接続された入力端子に丸印を付している。以下、図７〜図２０についても同様である。
【００６４】
また、図７に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，１，１）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（０，Ｘ，Ｘ）のときには、オア回路９０１，９０３，９０４，９０５，９０６から「１」の出力信号が出力され、アンド回路９０７〜９１０，９１５〜９３０が選択状態となる結果、入力端子Ｔ７，Ｔ５，Ｔ３，Ｔ１に接続されるサブセレクタ１０が検査対象となる。なお、Ｘは、「０」及び「１」のどちらでもよい（「０」であるか「１」であるかは関係無い）ことを示している。
【００６５】
また、図８に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，１，１）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（１，Ｘ，Ｘ）のときには、オア回路９０２，９０３，９０４，９０５，９０６から「１」の出力信号が出力され、アンド回路９１１〜９３０が選択状態となる結果、入力端子Ｔ６，Ｔ４，Ｔ２，Ｔ０に接続されるサブセレクタ１０が検査対象となる。
【００６６】
図９に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，１）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（０，０，Ｘ）のときには、オア回路９０１，９０３，９０５，９０６から「１」の出力信号が出力され、アンド回路９０７〜９１０，９１５〜９１８，９２３〜９３０が選択状態となる結果、入力端子Ｔ７，Ｔ３に接続されるサブセレクタ１０が検査対象となる。
【００６７】
図１０に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，１）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（０，１，Ｘ）のときには、オア回路９０１，９０４，９０５，９０６から「１」の出力信号が出力され、アンド回路９０７〜９１０，９１９〜９３０が選択状態となる結果、入力端子Ｔ５，Ｔ１に接続されるサブセレクタ１０が検査対象となる。
【００６８】
図１１に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，１）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（１，０，Ｘ）のときには、オア回路９０２，９０３，９０５，９０６から「１」の出力信号が出力され、アンド回路９１１〜９１８，９２３〜９３０が選択状態となる結果、入力端子Ｔ６，Ｔ２に接続されるサブセレクタ１０が検査対象となる。
【００６９】
図１２に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，１）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（１，１，Ｘ）のときには、オア回路９０２，９０４，９０５，９０６から「１」の出力信号が出力され、アンド回路９１１〜９１４，９１９〜９３０が選択状態となる結果、入力端子Ｔ４，Ｔ０に接続されるサブセレクタ１０が検査対象となる。
【００７０】
図１３に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，０）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（０，０，０）のときには、オア回路９０１，９０３，９０５から「１」の出力信号が出力され、アンド回路９０７〜９１０，９１５〜９１８，９２３〜９２６が選択状態となる結果、入力端子Ｔ７に接続されるサブセレクタ１０が検査対象となる。
【００７１】
図１４に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，０）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（０，０，１）のときには、オア回路９０１，９０３，９０６から「１」の出力信号が出力され、アンド回路９０７〜９１０，９１５〜９１８，９２７〜９３０が選択状態となる結果、入力端子Ｔ３に接続されるサブセレクタ１０が検査対象となる。
【００７２】
図１５に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，０）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（０，１，０）のときには、オア回路９０１，９０４，９０５から「１」の出力信号が出力され、アンド回路９０７〜９１０，９１９〜９２６が選択状態となる結果、入力端子Ｔ５に接続されるサブセレクタ１０が検査対象となる。
【００７３】
図１６に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，０）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（０，１，１）のときには、オア回路９０１，９０４，９０６から「１」の出力信号が出力され、アンド回路９０７〜９１０，９１９〜９２２，９２７〜９３０が選択状態となる結果、入力端子Ｔ１に接続されるサブセレクタ１０が検査対象となる。
【００７４】
図１７に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，０）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（１，０，０）のときには、オア回路９０２，９０３，９０５から「１」の出力信号が出力され、アンド回路９１１〜９１８，９２３〜９２６が選択状態となる結果、入力端子Ｔ６に接続されるサブセレクタ１０が検査対象となる。
【００７５】
図１８に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，０）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（１，０，１）のときには、オア回路９０２，９０３，９０６から「１」の出力信号が出力され、アンド回路９１１〜９１８，９２７〜９３０が選択状態となる結果、入力端子Ｔ２に接続されるサブセレクタ１０が検査対象となる。
【００７６】
図１９に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，０）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（１，１，０）のときには、オア回路９０２，９０４，９０５から「１」の出力信号が出力され、アンド回路９１１〜９１４，９１９〜９２６が選択状態となる結果、入力端子Ｔ４に接続されるサブセレクタ１０が検査対象となる。
【００７７】
図２０に示すように、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（０，０，０）で且つアドレス信号Ａ（ａ６，ａ５，ａ４）＝（１，１，１）のときには、オア回路９０２，９０４，９０６から「１」の出力信号が出力され、アンド回路９１１〜９１４，９１９〜９２２，９２７〜９３０が選択状態となる結果、入力端子Ｔ０に接続されるサブセレクタ１０が検査対象となる。
【００７８】
このように、本実施形態の検査対象選択回路部５においては、アドレス信号Ａ及びマスク信号Ｍにより、検査対象のサブセレクタ１０を切り替えることができる。
【００７９】
サブセレクタ１０は、前述したように異常検出回路３１についてのグループに対応して備えられており、対応するグループに属する異常検出回路３１とそれぞれ信号線により通信可能に接続されている。なお、図１は、上側のサブセレクタ１０が４本の信号線により４つの異常検出回路３１と通信可能に接続されているとともに、下側のサブセレクタ１０が３本の信号線により３つの異常検出回路３１と通信可能に接続されている状態を示している。
【００８０】
サブセレクタ１０は、マスタセレクタ９と同様の機能や構成を有する。すなわち、詳細には説明しないが、サブセレクタ１０は、前記異常検出信号の取り込み先（マスタセレクタ９においては前記異常検出信号の取り込み先がサブセレクタ１０であるのに対して、サブセレクタ１０は異常検出回路３１である）と、アドレス信号及びマスク信号とがマスタセレクタ９と異なり、それに伴って、オア回路やアンド回路の数等が異なるが、アドレス信号及びマスク信号により選択状態とするアンド回路を切り替えて検査対象を切り替える点は同様である。
【００８１】
なお、図１は、上側のサブセレクタ１０が、イベントアドレスレジスタ６から出力される信号のうち一部のビットａ３，ａ２をアドレス信号として取り込むとともに、デコーダ回路８から出力される信号のうちの一部のビットｂ３，ｂ２をマスク信号として取り込む形態、及び、下側のサブセレクタ１０が、イベントアドレスレジスタ６から出力される信号のうち一部のビットａ３をアドレス信号として取り込むとともに、デコーダ回路８から出力される信号のうちの一部のビットｂ３をマスク信号として取り込む形態を示している。
【００８２】
以上の点をまとめると、イベントアドレスレジスタ６及びデコーダ回路８は、異常検出信号の伝送を許可する伝送路を設定して、検査対象の異常検出回路３１を切り替えるものとして機能し、マスタセレクタ９及びサブセレクタ１０は、イベントアドレスレジスタ６及びデコーダ回路８により異常検出信号の伝送が許可された伝送路においてのみ、入力された異常検出信号を次段のものに伝送させるものとして機能する。
【００８３】
ＣＰＵ２は、前記イベントアドレスレジスタ６の出力信号の切替制御を行うアドレス信号切替制御部２１と、前記イベントアドレスマスクレジスタ７の出力信号の切替制御を行うマスク信号切替制御部２２と、アドレス信号Ａ及びマスク信号Ｍのうち少なくとも一方を切り替えるとともに、その切り替えの度に、異常検出信号を出力している異常検出回路３１が存在しているか否かを判断する判断部２３と、アドレス信号切替制御部２１及びマスク信号切替制御部２２から出力する信号と、この信号によって検査対象となる異常検出回路３１との対応関係を記憶する記憶部２４としての機能を有する。
【００８４】
ＣＰＵ２は、図６〜図２０に示す、アドレス信号Ａ及びマスク信号Ｍの組み合わせと検査対象となる異常検出回路３１との対応関係を利用し、異常検出信号がいずれかの異常検出回路３１から出力された場合に、検査対象が徐々に限定されていくようにアドレス信号Ａ及びマスク信号Ｍを切り替える。なお、ここでは、サブセレクタ１０の内部は、全ての伝送路を異常検出信号の伝送が許可された状態とし、マスタセレクタ９の動作に着目して説明する。
【００８５】
すなわち、図５に示すように、まず、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）＝（１，１，１）として、入力端子Ｔ７〜Ｔ０に接続される全てのサブセレクタ１０を検査対象とし、判断部２３は、複数のサブセレクタ１０の中から前記異常検出信号を出力しているサブセレクタ１０が存在するか否かを検出する（♯１）。
【００８６】
そして、判断部２３がいずれかのサブセレクタ１０から前記異常検出信号が出力されていることを検出すると、アドレス信号切替制御部２１及びマスク信号切替制御部２２は、アドレス信号Ａ及びマスク信号Ｍを切り替え、判断部２３は、異常検出信号を出力しているサブセレクタ１０を特定していく。
【００８７】
具体的には、マスク信号切替制御部２２は、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）を例えば（０，１，１）に切り替え、また、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（０，Ｘ，Ｘ）に切り替える（♯２）。これにより、入力端子Ｔ７，Ｔ５，Ｔ３，Ｔ１）に接続されているサブセレクタ１０が検査対象となる（図７参照）。
【００８８】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、いずれかのサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【００８９】
判断部２３が♯２の状態でいずれかのサブセレクタ１０から前記異常検出信号が出力されていることを検出すると、マスク信号切替制御部２２は、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）を（０，０，１）に切り替え、また、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（０，０，Ｘ）に切り替える（♯３）。これにより、入力端子Ｔ７，Ｔ３に接続されているサブセレクタ１０が検査対象となる（図９参照）。
【００９０】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、いずれかのサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【００９１】
判断部２３が♯３の状態でいずれかのサブセレクタ１０から前記異常検出信号が出力されていることを検出すると、マスク信号切替制御部２２は、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）を（０，０，０）に切り替え、また、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（０，０，０）に切り替える（♯４）。これにより、入力端子Ｔ７に接続されているサブセレクタ１０が検査対象となる（図１３参照）。
【００９２】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、入力端子Ｔ７に接続されているサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【００９３】
♯４において、判断部２３は、入力端子Ｔ７に接続されているサブセレクタ１０から前記異常検出信号が出力されていると判断すると、異常検出信号の出力元が入力端子Ｔ７に接続されているサブレジスタ１０であると特定する。
【００９４】
一方、入力端子Ｔ７に接続されているサブセレクタ１０から前記異常検出信号が出力されていないと判断すると、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（０，０，１）に切り替える（♯５）。これにより、入力端子Ｔ３に接続されているサブセレクタ１０が検査対象となる（図１４参照）。
【００９５】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、入力端子Ｔ３に接続されているサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【００９６】
♯５において、判断部２３は、入力端子Ｔ３に接続されているサブセレクタ１０から前記異常検出信号が出力されていると判断すると、異常検出信号の出力元が入力端子Ｔ３に接続されているサブレジスタ１０であると特定する。
【００９７】
一方、入力端子Ｔ３に接続されているサブセレクタ１０から前記異常検出信号が出力されていないと判断すると、マスク信号切替制御部２２は、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）を（０，０，１）に切り替え、また、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（０，１，Ｘ）に切り替える（♯６）。これにより、入力端子Ｔ５，Ｔ１に接続されているサブセレクタ１０が検査対象となる（図１０参照）。
【００９８】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、いずれかのサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【００９９】
判断部２３が♯６の状態でいずれかのサブセレクタ１０から前記異常検出信号が出力されていることを検出すると、マスク信号切替制御部２２は、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）を（０，０，０）に切り替え、また、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（０，１，０）に切り替える（♯７）。これにより、入力端子Ｔ５に接続されているサブセレクタ１０が検査対象となる（図１５参照）。
【０１００】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、入力端子Ｔ５に接続されているサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【０１０１】
♯７において、判断部２３は、入力端子Ｔ５に接続されているサブセレクタ１０から前記異常検出信号が出力されていると判断すると、異常検出信号の出力元が入力端子Ｔ５に接続されているサブレジスタ１０であると特定する。
【０１０２】
一方、入力端子Ｔ５に接続されているサブセレクタ１０から前記異常検出信号が出力されていないと判断すると、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（０，１，１）に切り替える（♯８）。これにより、入力端子Ｔ１に接続されているサブセレクタ１０が検査対象となる（図１６参照）。
【０１０３】
判断部２３は、この状態で、入力端子Ｔ１に接続されているサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【０１０４】
♯８において、判断部２３は、入力端子Ｔ１に接続されているサブセレクタ１０から前記異常検出信号が出力されていると判断すると、異常検出信号の出力元が入力端子Ｔ１に接続されているサブレジスタ１０であると特定する。
【０１０５】
一方、入力端子Ｔ１に接続されているサブセレクタ１０から前記異常検出信号が出力されていないと判断すると、マスク信号切替制御部２２は、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）を（０，１，１）に切り替え、また、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（１，Ｘ，Ｘ）に切り替える（♯９）。これにより、入力端子Ｔ６，Ｔ４，Ｔ２，Ｔ０に接続されているサブセレクタ１０が検査対象となる（図８参照）。
【０１０６】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、いずれかのサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【０１０７】
判断部２３が♯９の状態でいずれかのサブセレクタ１０から前記異常検出信号が出力されていることを検出すると、マスク信号切替制御部２２は、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）を（０，０，１）に切り替え、また、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（１，０，Ｘ）に切り替える（♯１０）。これにより、入力端子Ｔ６，Ｔ２に接続されているサブセレクタ１０が検査対象となる（図１１参照）。
【０１０８】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、いずれかのサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【０１０９】
判断部２３が♯１０の状態でいずれかのサブセレクタ１０から前記異常検出信号が出力されていることを検出すると、マスク信号切替制御部２２は、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）を（０，０，０）に切り替え、また、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（１，０，０）に切り替える（♯１１）。これにより、入力端子Ｔ６に接続されているサブセレクタ１０が検査対象となる（図１７参照）。
【０１１０】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、入力端子Ｔ６に接続されているサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【０１１１】
♯１１において、判断部２３は、入力端子Ｔ６に接続されているサブセレクタ１０から前記異常検出信号が出力されていると判断すると、異常検出信号の出力元が入力端子Ｔ６に接続されているサブレジスタ１０であると特定する。
【０１１２】
一方、入力端子Ｔ６に接続されているサブセレクタ１０から前記異常検出信号が出力されていないと判断すると、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（１，０，１）に切り替える（♯１２）。これにより、入力端子Ｔ２に接続されているサブセレクタ１０が検査対象となる（図１８参照）。
【０１１３】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、入力端子Ｔ２に接続されているサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【０１１４】
♯１２において、判断部２３は、入力端子Ｔ２に接続されているサブセレクタ１０から前記異常検出信号が出力されていると判断すると、異常検出信号の出力元が入力端子Ｔ２に接続されているサブレジスタ１０であると特定する。
【０１１５】
一方、入力端子Ｔ２に接続されているサブセレクタ１０から前記異常検出信号が出力されていないと判断すると、マスク信号切替制御部２２は、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）を（０，０，１）に切り替え、また、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（１，１，Ｘ）に切り替える（♯１３）。これにより、入力端子Ｔ４，Ｔ０に接続されているサブセレクタ１０が検査対象となる（図１２参照）。
【０１１６】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、いずれかのサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【０１１７】
判断部２３が♯１３の状態でいずれかのサブセレクタ１０から前記異常検出信号が出力されていることを検出すると、マスク信号切替制御部２２は、マスク信号Ｍ（ｂ６，ｂ５，ｂ４）を（０，０，０）に切り替え、また、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（１，１，０）に切り替える（♯１４）。これにより、入力端子Ｔ４に接続されているサブセレクタ１０が検査対象となる（図１９参照）。
【０１１８】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、入力端子Ｔ４に接続されているサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【０１１９】
♯１４において、判断部２３は、入力端子Ｔ４に接続されているサブセレクタ１０から前記異常検出信号が出力されていると判断すると、異常検出信号の出力元が入力端子Ｔ４に接続されているサブセレクタ１０であると特定する。一方、入力端子Ｔ４に接続されているサブセレクタ１０から前記異常検出信号が出力されていないと判断すると、アドレス信号切替制御部２１は、アドレス信号Ａ（ａ６，ａ５，ａ４）を（１，１，１）に切り替える（♯１５）。これにより、入力端子Ｔ０に接続されているサブセレクタ１０が検査対象となる（図２０参照）。
【０１２０】
判断部２３は、この状態で割り込みコントローラ４から異常検出に係る割り込み要求が出力されているか否か（マスタセレクタ９から異常検出信号が出力されているか否か）を検出し、入力端子Ｔ０に接続されているサブセレクタ１０から前記異常検出信号が出力されているか否かを判断する。
【０１２１】
♯１２において、判断部２３は、入力端子Ｔ０に接続されているサブセレクタ１０から前記異常検出信号が出力されていると判断すると、異常検出信号の出力元が入力端子Ｔ０に接続されているサブレジスタ１０であると特定する。
【０１２２】
なお、図１に示す構成では複数のサブセレクタ１０を設けているが、これらのサブセレクタ１０を設けないで、各異常検出回路３１に対応してマスタセレクタ９に入力ピンを設け、対応する異常検出回路３１と入力ピンとを信号線により接続した構成としてもよい。
【０１２３】
要は、検査対象選択回路部５が、前記各異常検出信号をそれぞれ伝送するための複数の伝送路をそれぞれ、前記異常検出信号の伝送を禁止する無効状態及び前記異常検出信号の伝送を許可する有効状態のいずれか一方に設定し、有効状態に設定した伝送路に前記異常検出信号が伝送されるとその異常検出信号を割り込みコントローラ４に出力し、ＣＰＵ２が、各伝送路の有効状態及び無効状態の状態設定に係る設定パターンを切り替え、その設定パターンの切り替えの度に割り込みコントローラ４を介して検査対象選択回路部５から前記異常検出信号を受信したか否かを検出することで、異常の発生源として特定するとよい。
【０１２４】
これにより、伝送路を無効状態とするか有効状態とするかを切り替えるだけで異常検出信号の出力元を特定することができるから、異常検出対象回路の数が増えても割り込みコントローラ４に設ける異常検出のためのピンを増大したり、或いは前記のようなデータバスが必要となったりするのを回避しながら、異常検出を確実に行うことができる。
【０１２５】
ただし、マスタセレクタ９に加えてサブセレクタ１０を備えることで、異常検出回路３１が増大しても前記サブセレクタ１０の数を増やすだけで済み、割り込みコントローラ４に設ける異常検出用のピンを増やしたり、従来のようなデータバスが必要となったりするのを回避することができるという効果が得られる。
【０１２６】
また、伝送路の有効状態及び無効状態に係る今回の設定状況においてマスタセレクタ９から異常検出信号が出力されなかった場合には、前回全階層で有効状態に設定された伝送路のうち今回全階層で有効状態に設定された伝送路を除く伝送路が次回全階層で有効状態の伝送路に設定されるようなアドレス信号Ａ及びマスク信号Ｍをマスタセレクタ９に出力する一方、マスタセレクタ９から異常検出信号が出力された場合には、今回全階層で有効状態に設定された伝送路の半分の伝送路が次回全階層で有効状態の伝送路に設定されるようなアドレス信号Ａ及びマスク信号Ｍをマスタセレクタ９に出力するようにしたので、ランダムな切り替え方を採用する場合に比して、異常検出信号がどの異常検出回路から出力されたものであるのかを早く（少ない切り替え回数で）特定することができる。
【０１２７】
例えば図５において、入力端子Ｔ７に接続されているサブレジスタ１０から異常検出信号が出力されている場合に、検査順をランダムに設定すると、♯４を除く♯１〜♯１５までの計１４回の検査を行った後に♯４の検査を実施するパターンが生じうるが、本実施形態のように異常検出信号を出力したか否かを検査する対象のサブセレクタ１０や異常検出回路３１を半減させて特定していくようにすることで、♯１，♯２，♯３及び♯４の計４回の検査を実施するだけで、入力端子Ｔ７に接続されているサブレジスタ１０から異常検出信号が出力されていることを検出することができ、検査回数や検査時間を低減することができる。
【０１２８】
なお、異常検出信号を出力したサブセレクタ１０及び異常検出回路３１の特定形態は、異常検出信号を出力したか否かを検査する対象のサブセレクタ１０や異常検出回路３１を半減させる形態に限定されず、少なくとも、検査対象選択回路部５から今回出力する異常検出信号が、前回出力した異常検出信号のうちの一部の異常検出信号に限定されるようにするとよい。
【０１２９】
サブセレクタ１０は、該サブセレクタ１０に接続された異常検出回路と割り込みコントローラ４とのうち、該サブセレクタ１０に接続された異常検出回路により近い位置に配設し、マスタセレクタ９は、前記割り込みコントローラ９と前記異常検出回路とのうち前記割り込みコントローラ９により近い位置に配設すると、この配設態様を採用しない場合、すなわち、マスタセレクタ９が、サブセレクタ１０より異常検出回路に近い位置に配設され、サブセレクタ１０が、マスタセレクタ９より割り込みコントローラ１０により近い位置に配設されている場合に比して、多数存在する異常検出回路とサブセレクタ１０との間の異常検出信号伝送用の信号線を短くすることができ、省配線化を図ることができる。
【０１３０】
また、異常検出回路部３は自身の異常状態を記憶しない分、回路の増大を防止することができる。
【０１３１】
また、異常検出回路３１に設定された各グループが基板上に散在している場合には、各グループに対応するサブセレクタを適切に配置（対応するグループの近傍にできるだけ配置）することで、配線の効率化を行うことができる。
【図面の簡単な説明】
【０１３２】
【図１】本発明に係る異常検出システムの一実施形態の構成例を示すブロック図である。
【図２】マスタセレクタの回路構成を示す回路図である。
【図３】イベントアドレスマスクレジスタの出力信号とデコーダ回路の出力信号との対応関係を示す図である。
【図４】マスタセレクタを構成する素子の真理値表を示す図である。
【図５】アドレス信号及びマスク信号の切り替え制御を説明するための図である。
【図６】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図７】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図８】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図９】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図１０】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図１１】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図１２】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図１３】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図１４】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図１５】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図１６】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図１７】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図１８】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図１９】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【図２０】アドレス信号とマスク信号との組み合わせに対応するマスタセレクタの状態を示す図である。
【符号の説明】
【０１３３】
１    異常検出システム
２    ＣＰＵ
２１  アドレス信号切替制御部
２２  マスク信号切替制御部
２３  判断部
２４  記憶部
３    異常検出回路部
４    割込みコントローラ
５    検査対象選択回路部
６    イベントアドレスレジスタ
７    イベントアドレスマスクレジスタ
８    デコーダ回路
９    マスタセレクタ
９０１〜９０６，９３１  オア回路
９０７〜９３０  アンド回路
１０  サブセレクタ
【図１】
2010139444.tif 000003
【図２】
2010139444.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2010139444.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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