(57)【要約】【課題】専用回路部が誤動作を起こすことを防止する半導体集積回路を提供することを目的とする。【解決手段】電源部１１と、制御回路部１２と、専用回路部１３を有する半導体集積回路であって、前記電源部に設けられ第１電源を生成して前記専用回路部に供給する第１電源回路１１ａと、前記電源部に設けられ前記第１電源より電圧の低い第２電源を生成して前記制御回路部に供給する第２電源回路１１ｂと、前記電源部に設けられ前記第２電源が立ち上がったのちリセット解除を指示するリセット信号を生成して前記専用回路部に供給するリセット回路１１ｃとを有し、前記制御回路部が動作を開始したのち前記専用回路部のリセットを解除する。【選択図】    図１
2010258951.tif 000002
【特許請求の範囲】
【請求項１】
電源部と、制御回路部と、専用回路部を有する半導体集積回路であって、
前記電源部に設けられ第１電源を生成して前記専用回路部に供給する第１電源回路と、
前記電源部に設けられ前記第１電源より電圧の低い第２電源を生成して前記制御回路部に供給する第２電源回路と、
前記電源部に設けられ前記第２電源が立ち上がったのちリセット解除を指示するリセット信号を生成して前記専用回路部に供給するリセット回路と、
を有し、
前記制御回路部が動作を開始したのち前記専用回路部のリセットを解除することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記電源部と前記制御回路部と前記専用回路部は、１つの半導体チップ上に搭載される、
ことを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記リセット回路は、前記第２電源と基準電圧とを差動増幅する差動回路と、
前記差動回路の出力をフィードバックして前記差動回路にヒステリシス特性を与える回路と、
を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源部と、制御回路部と、専用回路部を有する半導体集積回路に関する。
【背景技術】
【０００２】
近年、プロセスの微細化にしたがって、半導体集積回路内に形成される回路素子数が飛躍的に多くなっている。また、１つの半導体チップ上に、制御回路部としてのマイクロコントローラの他に、特定の装置に特化した専用回路部を混在させて搭載するＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  ｃｈｉｐ）が開発されている（例えば特許文献１）。
【０００３】
このようなＳＯＣ構成の半導体集積回路においては、専用回路部を駆動するために大電流を流す第１電源回路と、少電流で動作可能なマイクロコントローラ等の制御回路部用の第２電源回路を有する場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
第１電源回路と第２電源回路を有するＳＯＣ構成の半導体集積回路では、第１電源回路と第２電源回路を同時に電源投入した場合、第１電源回路は大電流駆動であるため立ち上がりが速いのに対し、第２電源回路は少電流駆動であるため立ち上がりが遅くなる。
【０００６】
この結果、第２電源回路から電源を供給されるマイクロコントローラが動作を開始する前に、マイクロコントローラからの制御信号が不定な状態で、第１電源回路から電源を供給される専用回路部が誤動作を起こすおそれがあるという問題があった。
【０００７】
本発明は上記の点に鑑みてなされたもので、専用回路部が誤動作を起こすことを防止する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施態様による半導体集積回路は、電源部（１１）と、制御回路部（１２）と、専用回路部（１３）を有する半導体集積回路であって、
前記電源部に設けられ第１電源を生成して前記専用回路部に供給する第１電源回路（１１ａ）と、
前記電源部に設けられ前記第１電源より電圧の低い第２電源を生成して前記制御回路部に供給する第２電源回路（１１ｂ）と、
前記電源部に設けられ前記第２電源が立ち上がったのちリセット解除を指示するリセット信号を生成して前記専用回路部に供給するリセット回路（１１ｃ）と、
を有し、
前記制御回路部が動作を開始したのち前記専用回路部のリセットを解除する。
【０００９】
好ましくは、前記電源部（１１）と前記制御回路部（１２）と前記専用回路部（１３）は１つの半導体チップ上に搭載される。
【００１０】
好ましくは、前記リセット回路（１１ｃ）は、前記第２電源と基準電圧とを差動増幅する差動回路（Ｍ３〜Ｍ７）と、
前記差動回路の出力をフィードバックして前記差動回路にヒステリシス特性を与える回路（Ｍ１９，Ｒ９，Ｒ１０）と、を有する。
【００１１】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１２】
本発明によれば、専用回路部が誤動作を起こすことを防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体集積回路の一実施形態のブロック構成図である。
【図２】リセット回路１１ｃの一実施形態の回路図である。
【図３】図１の回路各部の信号波形図である。
【図４】専用回路部内のブザー回路の一実施形態の回路図である。
【図５】専用回路部内の選択回路の一実施形態の回路図である。
【図６】専用回路部内のバルブ駆動回路の一実施形態の回路図である。
【発明を実施するための形態】
【００１４】
以下、図面に基づいて本発明の実施形態について説明する。
【００１５】
＜半導体集積回路の構成＞
図１は、本発明の半導体集積回路の一実施形態のブロック構成図を示す。図１において、半導体集積回路１０は、１つの半導体チップ上に、電源部１１と、制御回路部としてのマイクロコントローラ１２と、アナログの専用回路部１３を搭載したＳＯＣ構成である。
【００１６】
電源部１１は、第１電源回路１１ａと第２電源回路１１ｂとリセット回路１１ｃを有し、端子１１ｄに図示しない電源スイッチが接続される。第１電源回路１１ａは電源スイッチがオンし端子１１ｄが例えばローレベルとなると、専用回路部１３用の電源Ｖｒｅｇ１（例えば３．５Ｖ又は５Ｖ等）を生成して専用回路部１３に供給する。
【００１７】
第２電源回路１１ｂは電源スイッチがオンし端子１１ｄが例えばローレベルとなると、マイクロコントローラ１２用の電源Ｖｒｅｇ２（例えば２Ｖ）を生成してマイクロコントローラ１２に供給する。リセット回路１１ｃは第２電源回路１１ｂから供給される専用回路部１３用の電源を用いてリセット信号を生成し専用回路部１３に供給する。
【００１８】
マイクロコントローラ１２は電源Ｖｒｅｇ２を供給されると動作を開始して専用回路部１３に制御信号を供給する。また、マイクロコントローラ１２は専用回路部１３の動作や状態を監視して制御を行う。
【００１９】
専用回路部１３はリセット信号が例えばハイレベルとなってリセット解除を指示すると、マイクロコントローラ１２からの制御に応じて動作を行って装置の駆動等を行う。
【００２０】
＜リセット回路の構成＞
図２は、リセット回路１１ｃの一実施形態の回路図を示す。図２において、端子２１に電源部１１の内部電源Ｖ１（例えば２Ｖ）が供給され、端子２２に電源Ｖｓｓ（例えば０Ｖ）が供給され、端子２３に基準電圧Ｖｒｅｆ（例えば０．９Ｖ）が供給されている。
【００２１】
端子２１，２２間にはカレントミラー構成のｐチャネルＭＯＳトランジスタＭ１とｎチャネルＭＯＳトランジスタＭ２が接続されて定電流源として動作する。端子２３，２２間にはノイズ除去用のコンデンサＣ１と抵抗Ｒ１が接続されている。
【００２２】
ｎチャネルＭＯＳトランジスタＭ３，Ｍ４は差動回路を構成しており、ＭＯＳトランジスタＭ３，Ｍ４のソースは電流源のカレントミラー構成のｐチャネルＭＯＳトランジスタＭ５，Ｍ６を介して電源Ｖ１に接続されている。また、ＭＯＳトランジスタＭ３，Ｍ４のドレインは電流源のｎチャネルＭＯＳトランジスタＭ７を介して電源Ｖｓｓに接続されている。
【００２３】
ＭＯＳトランジスタＭ３のゲートには端子２３から基準電圧Ｖｒｅｆが供給される。端子２３は直列接続された抵抗Ｒ２，Ｒ３，Ｒ９を介して端子２２に接続され、抵抗Ｒ９と並列に抵抗Ｒ１０が接続され、抵抗Ｒ１０はｎチャネルＭＯＳトランジスタＭ１９を介して端子２２に接続されている。ＭＯＳトランジスタＭ４のゲートには端子２４からマイクロコントローラ１２用の電源Ｖｒｅｇ２を抵抗Ｒ２，Ｒ３，Ｒ９（又はＲ９とＲ１０の並列合成抵抗）で分圧した分圧電圧が供給される。
【００２４】
ＭＯＳトランジスタＭ７のゲートには端子２３から基準電圧Ｖｒｅｆが供給される。差動回路は電源Ｖｒｅｇ２の分圧電圧を基準電圧Ｖｒｅｆと比較してＭＯＳトランジスタＭ３のドレインから出力する。
【００２５】
ＭＯＳトランジスタＭ３のドレインはｐチャネルＭＯＳトランジスタＭ８のゲートに接続されており、ＭＯＳトランジスタＭ８はソースを電源Ｖ１に接続されドレインをｎチャネルＭＯＳトランジスタＭ９のドレインに接続されている。ＭＯＳトランジスタＭ９はゲートを端子２３に接続されソースを電源Ｖｓｓに接続されている。
【００２６】
ＭＯＳトランジスタＭ８のドレインはｎチャネルＭＯＳトランジスタＭ１９のゲートに接続されている。ＭＯＳトランジスタＭ１９はソースを電源Ｖｓｓに接続され、ドレインを抵抗Ｒ３，Ｒ９，Ｒ１０の接続点に接続されている。
【００２７】
電源Ｖｒｅｇ２が立ち上がる前にはＭＯＳトランジスタＭ８，Ｍ１９がオンしており、電源Ｖｒｅｇ２を抵抗Ｒ２，Ｒ３，Ｒ９とＲ１０の並列合成抵抗で分圧した電圧がＭＯＳトランジスタＭ４のゲートに供給される。その後、電源Ｖｒｅｇ２が立ち上がるとＭＯＳトランジスタＭ８，Ｍ１９がオフし、電源Ｖｒｅｇ２を抵抗Ｒ２，Ｒ３，Ｒ９で分圧した電圧がＭＯＳトランジスタＭ４のゲートに供給される。このように、差動回路の出力をＭＯＳトランジスタＭ８を介してＭＯＳトランジスタＭ１９にフィードバックし、ＭＯＳトランジスタＭ１９及び抵抗Ｒ９，Ｒ１０により、差動回路出力がローレベルからハイレベルに遷移するときの閾値が、ハイレベルからローレベルに遷移するときの閾値より高くなるようにして、ヒステリシス特性を与えている。
【００２８】
また、ＭＯＳトランジスタＭ８のドレインはｎチャネルＭＯＳトランジスタＭ１０のゲートに接続され、ＭＯＳトランジスタＭ１０はドレインをｐチャネルＭＯＳトランジスタＭ１３のドレインに接続されソースを電源Ｖｓｓに接続されている。
【００２９】
また、ＭＯＳトランジスタＭ１０のドレインはｎチャネルＭＯＳトランジスタＭ１１のゲートに接続されると共にノイズ除去用のコンデンサＣ２と抵抗Ｒ４を介して電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１１はドレインをｐチャネルＭＯＳトランジスタＭ１４のドレインに接続されソースを電源Ｖｓｓに接続されている。
【００３０】
また、ＭＯＳトランジスタＭ１１のドレインはｎチャネルＭＯＳトランジスタＭ１２のゲートに接続されると共にノイズ除去用のコンデンサＣ３と抵抗Ｒ５を介して電源Ｖｓｓに接続され、ＭＯＳトランジスタＭ１２はドレインをｐチャネルＭＯＳトランジスタＭ１５のドレインに接続されソースを電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１２のドレインには出力端子２５及びバッファアンプ２６の入力端子が接続されている。
【００３１】
なお、ＭＯＳトランジスタＭ１３，Ｍ１４，Ｍ１５それぞれはゲートをＭＯＳトランジスタＭ１と共通接続されソースを電源Ｖ１に接続されてカレントミラー回路を構成している。差動回路の出力（ＭＯＳトランジスタＭ３のドレイン出力）はＭＯＳトランジスタＭ８，Ｍ１０，Ｍ１１，Ｍ１２を通し、端子２５からリセット信号としてマイクロコントローラ１２に向けて出力される。
【００３２】
バッファ２６の出力端子はｎチャネルＭＯＳトランジスタＭ１６のゲートに接続されると共に抵抗Ｒ６を介して電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１６のドレインはｐチャネルＭＯＳトランジスタＭ１７のゲートに接続されると共に抵抗Ｒ７を介して電源Ｖｃｃ（例えば３．５Ｖ又は５Ｖ）を供給する端子２７に接続されている。ＭＯＳトランジスタＭ１６のソースは電源Ｖｓｓに接続されている。
【００３３】
ＭＯＳトランジスタＭ１７のソースは電源Ｖｃｃ（電源Ｖｒｅｇ１に相当）に接続され、ＭＯＳトランジスタＭ１７のドレインは端子２８に接続されると共に抵抗Ｒ８を介して電源Ｖｓｓに接続されている。端子２８は専用回路部１３に接続されており、端子２８から電圧シフトされたリセット信号が専用回路部１３に向けて出力される。
【００３４】
一方、ＭＯＳトランジスタＭ１１のドレインはｎチャネルＭＯＳトランジスタＭ１８のゲートに接続されており、ＭＯＳトランジスタＭ１８はドレインを端子２９に接続されソースを電源Ｖｓｓに接続されている。端子２９はマイクロコントローラ１２に接続されている。
【００３５】
ここで、端子１１ｄに接続される電源スイッチが図３（Ａ）に示すように時刻ｔ１にオンされると、第１電源回路１１ａの出力する電源Ｖｒｅｇ１は図３（Ｂ）に示すように急峻に立ち上がり、第２電源回路１１ｂの出力する電源Ｖｒｅｇ２は図３（Ｃ）に示すように徐々に立ち上がる。
【００３６】
そして電源Ｖｒｅｇ２が立ち上がると、端子２５から出力されるリセット信号は図３（Ｄ）に示すように時刻ｔ２にローレベル（リセット状態）からハイレベル（リセット解除状態、例えば２Ｖ）に立ち上がってマイクロコントローラ１２に供給される。また、端子２８から出力されるリセット信号は時刻ｔ２にローレベルからハイレベル（例えば３．５Ｖ又は５Ｖ等）に立ち上がって専用回路部１３に供給される。これと共に、端子２９はハイインピーダンス状態からハイレベル（例えば２Ｖ）となってマイクロコントローラ１２に供給される。これにより、専用回路部１３の例えばアンプ等のアナログ出力は図３（Ｅ）に示すようになる。
【００３７】
＜専用回路部のブザー回路の構成＞
図４は専用回路部１３内のブザー回路の一実施形態の回路図を示す。図４において、端子３１にはマイクロコントローラ１２から例えば矩形波のブザー信号が供給され、端子３２にはリセット回路１１ｃからリセット信号が供給される。アンド回路３３は、リセット信号がハイレベルとなってリセット解除が指示されたのち、矩形波のブザー信号を出力する。
【００３８】
アンド回路３３の出力端子はｎチャネルＭＯＳトランジスタＭ２１のゲートに接続されている。ＭＯＳトランジスタＭ２１のソースは電源Ｖｓｓに接続され、ドレインは抵抗Ｒ２１を介して電源Ｖｃｃに接続されると共にインバータ３４に接続されている。
【００３９】
リセットが解除されたのちアンド回路３３の出力する矩形波のブザー信号はＭＯＳトランジスタＭ２１において電圧シフト（ハイレベルがＶｒｅｇ２からＶｃｃにシフト）され、インバータ３４で増幅されて端子３５から図示しないブザーに向けて出力される。
【００４０】
＜専用回路部の選択回路の構成＞
図５は専用回路部１３内の選択回路の一実施形態の回路図を示す。図５において、端子４１にはリセット回路１１ｃからリセット信号が供給され、バッファ４２でファンアウトを増加させてアンド回路４３−１〜４３−ｎに供給される。
【００４１】
アンド回路４３−１〜４３−ｎは端子４４−１〜４４−ｎにマイクロコントローラ１２から、いずれか１ビットが値１となる選択信号を供給されており、リセット信号がハイレベルとなってリセット解除が指示されたのち、アンド回路４３−１〜４３−ｎのいずれか１つから値１の選択信号が出力される。リセット信号がローレベルのときはアンド回路４３−１〜４３−ｎから値１の選択信号は出力されない。アンド回路４３−１〜４３−ｎ出力はアナログスイッチ４５−１〜４５−ｎの制御端子に供給される。
【００４２】
アナログスイッチ４５−１〜４５−ｎは端子４６−１〜４６−ｎからアナログ電圧信号を入力されている。アナログスイッチ４５−１〜４５−ｎは制御端子に値０の信号を供給されると遮断し、値１の信号を供給されると導通する。
【００４３】
アナログスイッチ４５−１〜４５−ｎのうち値１の選択信号を供給された１つがアナログ電圧信号を通過させて端子４７から出力する。端子４７の後段には例えばＡＤコンバータが配置されており、アナログスイッチ４５−１〜４５−ｎで選択された１系統のアナログ電圧信号がＡＤコンバータでＡＤ変換される。
【００４４】
＜専用回路部のバルブ駆動回路の構成＞
図６は専用回路部１３内のバルブ駆動回路の一実施形態の回路図を示す。図６において、端子５１には専用回路部１３用の電源Ｖｒｅｇ１（例えば３．５Ｖ又は５Ｖ等）が供給され、端子５２には所定のバイアス電圧が供給される。また、端子５３にはマイクロコントローラ１２からデータｉｎ１が供給され、端子５４にはマイクロコントローラ１２からデータｉｎ２が供給される。また、端子５５にはマイクロコントローラ１２からデータＴＣが供給され、端子５６にはリセット回路１１ｃからリセット信号が供給される。
【００４５】
レベルシフト用のｐチャネルＭＯＳトランジスタＭ４１〜Ｍ４５はソースを端子５１に接続され、ゲートを端子５２に接続されている。ＭＯＳトランジスタＭ４１のドレインはｎチャネルＭＯＳトランジスタＭ４６のドレインに接続されている。ＭＯＳトランジスタＭ４６はゲートを端子５６に接続されソースを電源Ｖｓｓに接続されている。
【００４６】
ＭＯＳトランジスタＭ４２のドレインはｎチャネルＭＯＳトランジスタＭ４７のドレインに接続されている。ＭＯＳトランジスタＭ４７はゲートを端子５４に接続されソースを電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ４３のドレインはｎチャネルＭＯＳトランジスタＭ４８のドレインに接続されている。ＭＯＳトランジスタＭ４８のゲートはＭＯＳトランジスタ４７のドレインに接続され、ＭＯＳトランジスタＭ４８のソースは電源Ｖｓｓに接続されている。
【００４７】
ＭＯＳトランジスタＭ４４のドレインはｎチャネルＭＯＳトランジスタＭ４９のドレインに接続されている。ＭＯＳトランジスタＭ４９はゲートを端子５３に接続されソースを電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ４５のドレインはｎチャネルＭＯＳトランジスタＭ５０のドレインに接続されている。ＭＯＳトランジスタＭ５０のゲートはＭＯＳトランジスタ４９のドレインに接続され、ＭＯＳトランジスタＭ５０のソースは電源Ｖｓｓに接続されている。
【００４８】
ＭＯＳトランジスタＭ５１のゲートはＭＯＳトランジスタＭ４６のドレインに接続され、ＭＯＳトランジスタＭ５１のドレインはＭＯＳトランジスタＭ４８のドレイン及びアナログスイッチ５７の制御端子に接続され、ＭＯＳトランジスタＭ５１のソースは電源Ｖｓｓに接続されている。
【００４９】
ＭＯＳトランジスタＭ５２のゲートはＭＯＳトランジスタＭ５１のドレインに接続され、ＭＯＳトランジスタＭ５２のドレインはＭＯＳトランジスタＭ５０のドレイン及びアンド回路５８の一方の入力端子に接続され、ＭＯＳトランジスタＭ５２のソースは電源Ｖｓｓに接続されている。
【００５０】
アナログスイッチ５７は入力端子を端子５５に接続され、出力端子をアンド回路５８の他方の入力端子及び端子５９に接続されている。アンド回路５８の出力端子は端子６０に接続されている。アナログスイッチ５７は制御端子に値０の信号を供給されると遮断し、値１の信号を供給されると導通する。
【００５１】
ここで、リセット信号がローレベルのときＭＯＳトランジスタＭ４６がオフ、ＭＯＳトランジスタＭ５１，Ｍ５２がオンとなり、これによって、アナログスイッチ５７は遮断し、アンド回路５８はローレベル出力となる。
【００５２】
リセット信号がハイレベルとなると、ＭＯＳトランジスタＭ４６がオン、ＭＯＳトランジスタＭＭ５１，Ｍ５２がオフする。この後、データｉｎ１がＭＯＳトランジスタＭ４９，Ｍ５０を通してアンド回路５８の一方の入力端子に供給される。また、データｉｎ２がＭＯＳトランジスタＭ４７，Ｍ４８を通してアナログスイッチ５７の制御端子に供給される。データｉｎ２がハイレベルであればアナログスイッチ５７が導通し、データＴＣがアナログスイッチ５７を通して端子５９から出力される。これと共に、アナログスイッチ５７出力はアンド回路５８の他方の入力端子に供給され、データｉｎ１がハイレベルであれば、アナログスイッチ５７出力はアンド回路５８を通して端子６０から出力される。
【００５３】
なお、本実施形態の半導体集積回路１０を例えばガスコンロの半導体集積回路に使用したシステムに適用した場合は、端子５９から出力するデータＴＣにより、ガス制御弁を開閉するためのアクチュエータを開成するよう駆動する。データＴＣが例えば０Ｖになるとアクチュエータの駆動がされなくなり、バネの復帰力等によってガス制御弁が閉じられてフェールセーフが働くように構成される。
【符号の説明】
【００５４】
１０  半導体集積回路
１１  電源部
１１ａ  第１電源回路
１１ｂ  第２電源回路
１１ｃ  リセット回路
１２  マイクロコントローラ
１３  専用回路部
３３，４３−１〜４３−ｎ，５８  アンド回路
４５−１〜４５−ｎ，５２  アナログスイッチ
【図１】
2010258951.tif 000003
【図２】
2010258951.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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