(57)【要約】【課題】閾値回路を低消費電力化する。【解決手段】閾値回路は、ゲート端子が入力端子ＩＮに接続され、ソース端子が電源電位ＶＤＤに接続され、ドレイン端子が出力端子ＯＵＴに接続された第１のＰＭＯＳトランジスタＱ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地された電流制限部Ｉ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地された電荷蓄積部Ｃ１とから構成される。電流制限部Ｉ１の電流値は、サブマイクロアンペア以下に設定される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ゲート端子が入力端子に接続され、ソース端子が第１の共通電位に接続され、ドレイン端子が出力端子に接続され、前記入力端子の電圧が所定の論理閾値より低いときにオン状態となり論理閾値より高いときにオフ状態となる第１の第１極性トランジスタと、
第１の端子が前記第１の第１極性トランジスタのドレイン端子および前記出力端子に接続され、第２の端子が第２の共通電位に接続され、前記第１の端子から前記第２の端子に流れる電流を制限する電流制限部と、
前記第１の第１極性トランジスタのドレイン端子および前記出力端子に接続され、前記第１の第１極性トランジスタがオン状態のときの充電電流により電荷を蓄積する電荷蓄積部とを備え、
前記電流制限部の電流値が、サブマイクロアンペア以下に設定されることを特徴とする閾値回路。
【請求項２】
請求項１記載の閾値回路において、
前記電流制限部は、ゲート端子が前記第２の共通電位または前記第２の共通電位から第２極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が前記第１の第１極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタであることを特徴とする閾値回路。
【請求項３】
請求項１記載の閾値回路において、
前記電流制限部は、前記出力端子の電圧に基づいて制御され、前記出力端子の電圧変化に応じて電流値をピコアンペアレベルからマイクロアンペアレベルに増加させることを特徴とする閾値回路。
【請求項４】
請求項３記載の閾値回路において、
前記電流制限部は、
ドレイン端子が前記第１の第１極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタと、
ゲート端子が前記第１の第１極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第１の共通電位に接続され、ドレイン端子が前記第１の第２極性トランジスタのゲート端子に接続された第２の第１極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項５】
請求項４記載の閾値回路において、
前記電流制限部は、前記出力端子の電圧に基づいて前記第１の第２極性トランジスタのゲート端子の電圧を制御する電圧制御電圧源を備え、
該電圧制御電圧源は、前記出力端子の電圧変化量よりも小さい電圧変化量で前記第１の第２極性トランジスタのゲート端子の電圧が変化するように制御することを特徴とする閾値回路。
【請求項６】
請求項５記載の閾値回路において、
前記電圧制御電圧源は、
第１の端子が前記出力端子に接続され、第２の端子が前記第１の第２極性トランジスタのゲート端子に接続された第１の容量素子と、
第１の端子が前記第１の第２極性トランジスタのゲート端子に接続され、第２の端子が前記第２の共通電位に接続された第２の容量素子とから構成されることを特徴とする閾値回路。
【請求項７】
請求項５記載の閾値回路において、
前記電圧制御電圧源は、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第１の第２極性トランジスタのゲート端子と前記第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第２の共通電位に接続された第２の第２極性トランジスタで構成されることを特徴とする閾値回路。
【請求項８】
請求項５記載の閾値回路において、
前記電圧制御電圧源は、
ドレイン端子が前記第１の第２極性トランジスタのゲート端子と前記第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第２の共通電位に接続された第２の第２極性トランジスタと、
ゲート端子およびドレイン端子が前記出力端子に接続され、ソース端子が前記第２の第２極性トランジスタのゲート端子に接続された１以上の第３の第２極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項９】
請求項５記載の閾値回路において、
前記電圧制御電圧源は、
ドレイン端子が前記第１の第２極性トランジスタのゲート端子と前記第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第２の共通電位に接続された第２の第２極性トランジスタと、
ソース端子が前記第２の第２極性トランジスタのゲート端子に接続された第３の第２極性トランジスタと、
ゲート端子が前記出力端子に接続され、ドレイン端子が前記第１の共通電位に接続され、ソース端子が前記第３の第２極性トランジスタのゲート端子およびドレイン端子に接続された第４の第２極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項１０】
請求項４乃至９のいずれか１項に記載の閾値回路において、
さらに、ゲート端子が前記第１の第２極性トランジスタのゲート端子と前記第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第１の共通電位に接続され、ドレイン端子が前記第１の第１極性トランジスタのソース端子に接続された第３の第１極性トランジスタを備えることを特徴とする閾値回路。
【請求項１１】
請求項７乃至１０のいずれか１項に記載の閾値回路において、
前記電圧制御電圧源は、さらに、前記第２の第２極性トランジスタのソース端子と前記第２の共通電位との間に挿入され、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第２の第２極性トランジスタのソース端子に接続され、ソース端子が前記第２の共通電位に接続された第５の第２極性トランジスタを備えることを特徴とする閾値回路。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の閾値回路において、
さらに、前記電流制限部と前記出力端子との間に挿入されたオン状態のトランスファーゲートを備えることを特徴とする閾値回路。
【請求項１３】
請求項４記載の閾値回路において、
さらに、初期化時に前記第１の第２極性トランジスタのゲート端子の電圧を前記第２の共通電位にする初期化スイッチを備えることを特徴とする閾値回路。
【請求項１４】
請求項８記載の閾値回路において、
さらに、初期化時に前記第２の第２極性トランジスタのゲート端子の電圧を前記第２の共通電位にする初期化スイッチを備えることを特徴とする閾値回路。
【請求項１５】
請求項９記載の閾値回路において、
さらに、前記第４の第２極性トランジスタのドレイン端子と前記第１の共通電位との間に挿入され、初期化時にオフ状態となり定常時にオン状態となるスイッチを備えることを特徴とする閾値回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサノード等に用いる閾値回路に関するものであり、特に閾値回路の低電力化技術に関するものである。
【背景技術】
【０００２】
閾値回路が使用される従来のセンサノードシステムの構成を図１７に示す（例えば、特許文献１参照）。センサノードシステムは、センサノードチップ５０と、受信装置６０とから構成される。センサノードチップ５０は、計測の対象となる物理量を検知するセンサ素子５１と、センサ素子５１が検知した信号を例えば増幅して出力するセンサ回路５２と、センサ回路５２の出力信号を閾値処理して検知データとして出力する閾値回路５３と、例えば検知データを圧縮する処理や検知データにチップの識別情報を付加する処理等を行うＣＰＵ５４と、ＣＰＵ５４のプログラムを記憶するメモリ５５と、ＣＰＵ５４から出力される検知データを受信装置６０に無線送信する無線部５６と、センサノードチップ５０の各構成に電力を供給する電源５７とを備えている。
【０００３】
従来の閾値回路の回路図を図１８に示す（例えば、非特許文献１参照）。この閾値回路では、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１と第１のＮＭＯＳトランジスタＱ１０２とが第１の共通電位ＶＤＤ（電源電位）と第２の共通電位（接地電位）との間に直列に接続され、各トランジスタＱ１００，Ｑ１０１，Ｑ１０２のゲート端子が共通化されて入力端子ＩＮに接続され、第２のＰＭＯＳトランジスタＱ１０１のドレイン端子と第１のＮＭＯＳトランジスタＱ１０２のドレイン端子との接続点が出力端子ＯＵＴに接続されている。そして、第１のＰＭＯＳトランジスタＱ１００のドレイン端子と第２のＰＭＯＳトランジスタＱ１０１のソース端子との接続点に第３のＰＭＯＳトランジスタＱ１０３のソース端子が接続され、第３のＰＭＯＳトランジスタＱ１０３のゲート端子が出力端子ＯＵＴに接続され、第３のＰＭＯＳトランジスタＱ１０３のドレイン端子が接地電位に接続されている。
【０００４】
図１８に示した従来の閾値回路の動作を図１９に示す入出力特性を用いて説明する。図１９では、横軸は入力端子ＩＮの電圧Ｖ（ＩＮ）を示し、縦軸は出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）を示している。
まず、入力端子ＩＮの電圧Ｖ（ＩＮ）がＬｏｗからＨｉｇｈに遷移した場合について述べる。入力端子ＩＮの電圧Ｖ（ＩＮ）がＬｏｗの時、第１のＮＭＯＳトランジスタＱ１０２はオフ状態、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１はオン状態であり、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）はＨｉｇｈとなる。このとき、第３のＰＭＯＳトランジスタＱ１０３はオフ状態である。
【０００５】
入力端子ＩＮの電圧Ｖ（ＩＮ）が増加すると、第１のＮＭＯＳトランジスタＱ１０２がオン状態となり、入力端子ＩＮの電圧Ｖ（ＩＮ）が第１の閾値電圧Ｖｔｈｈに達すると、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）はＬｏｗとなる。第１の閾値電圧Ｖｔｈｈは、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１を合わせた駆動力と第１のＮＭＯＳトランジスタＱ１０２の駆動力との比率で決まる。
【０００６】
次に、入力端子ＩＮの電圧Ｖ（ＩＮ）がＨｉｇｈからＬｏｗに遷移した場合について述べる。入力端子ＩＮの電圧Ｖ（ＩＮ）がＨｉｇｈのとき、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１はオフ状態、第１のＮＭＯＳトランジスタＱ１０２はオン状態であり、第３のＰＭＯＳトランジスタＱ１０３はオン状態である。したがって、第１のＰＭＯＳトランジスタＱ１００のドレイン端子と第２のＰＭＯＳトランジスタＱ１０１のソース端子との接続点は、接地電位となる。
【０００７】
入力端子ＩＮの電圧Ｖ（ＩＮ）が減少して第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１がオン状態、第１のＮＭＯＳトランジスタＱ１０２がオフ状態となることにより、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）が上昇し、第３のＰＭＯＳトランジスタＱ１０３がオフ状態に近づく。入力端子ＩＮの電圧Ｖ（ＩＮ）が第２の閾値電圧Ｖｔｈｌに達すると、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）がＨｉｇｈとなる。出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）がＬｏｗの際に第３のＰＭＯＳトランジスタＱ１０３がオン状態であり、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１が出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）を上昇させるのを妨げることから、第１の閾値電圧Ｖｔｈｈよりも第２の閾値電圧Ｖｔｈｌは小さくなる。
【０００８】
このように、図１８に示した閾値回路では、入力端子ＩＮの電圧Ｖ（ＩＮ）がＬｏｗからＨｉｇｈに遷移する際の閾値電圧Ｖｔｈｈと、入力端子ＩＮの電圧Ｖ（ＩＮ）がＨｉｇｈからＬｏｗに遷移する際の閾値電圧Ｖｔｈｌとが異なることにより、入力端子ＩＮの電圧Ｖ（ＩＮ）が閾値電圧付近で変動しても、出力信号にグリッジと呼ばれるノイズが発生しないという特徴を有する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−０２４５５１号公報
【非特許文献】
【００１０】
【非特許文献１】Sung-Mo Kang，Yusuf Leblebici，「Cmos Digital Integrated Circuits: Analysis and Design」，第２版，William C Brown Pub，１９９８年９月，ｐ．３４１−３４５
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１７に示したセンサノードチップに図１８に示した閾値回路を適用すると、センサ回路の出力がＬｏｗからＨｉｇｈに徐々に遷移する場合に、閾値回路のトランジスタＱ１００〜Ｑ１０２に大きな貫通電流が流れ、特に、センサ回路の出力がＬｏｗとＨｉｇｈの中間電位を保持した場合にその期間中に大きな電流が流れ続ける。センサノードチップの電源としては一般に電池が使用されているので、閾値回路に大きな貫通電流が流れ続けると、限られたエネルギー源で動作するセンサノードチップの動作時間が短くなってしまうという問題があった。
【００１２】
本発明は、上記課題を解決するためになされたもので、閾値回路を低消費電力化することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の閾値回路（第１の実施の形態）は、ゲート端子が入力端子に接続され、ソース端子が第１の共通電位に接続され、ドレイン端子が出力端子に接続され、前記入力端子の電圧が所定の論理閾値より低いときにオン状態となり論理閾値より高いときにオフ状態となる第１の第１極性トランジスタと、第１の端子が前記第１の第１極性トランジスタのドレイン端子および前記出力端子に接続され、第２の端子が第２の共通電位に接続され、前記第１の端子から前記第２の端子に流れる電流を制限する電流制限部と、前記第１の第１極性トランジスタのドレイン端子および前記出力端子に接続され、前記第１の第１極性トランジスタがオン状態のときの充電電流により電荷を蓄積する電荷蓄積部とを備え、前記電流制限部の電流値が、サブマイクロアンペア以下に設定されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第２、第３の実施の形態）において、前記電流制限部は、ゲート端子が前記第２の共通電位または前記第２の共通電位から第２極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が前記第１の第１極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタであることを特徴とするものである。
【００１４】
また、本発明の閾値回路の１構成例（第４の実施の形態）において、前記電流制限部は、前記出力端子の電圧に基づいて制御され、前記出力端子の電圧変化に応じて電流値をピコアンペアレベルからマイクロアンペアレベルに増加させることを特徴とするものである。
また、本発明の閾値回路の１構成例（第５の実施の形態）において、前記電流制限部は、ドレイン端子が前記第１の第１極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタと、ゲート端子が前記第１の第１極性トランジスタのドレイン端子および前記出力端子に接続され、ソース端子が前記第１の共通電位に接続され、ドレイン端子が前記第１の第２極性トランジスタのゲート端子に接続された第２の第１極性トランジスタとから構成されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第６の実施の形態）において、前記電流制限部は、前記出力端子の電圧に基づいて前記第１の第２極性トランジスタのゲート端子の電圧を制御する電圧制御電圧源を備え、該電圧制御電圧源は、前記出力端子の電圧変化量よりも小さい電圧変化量で前記第１の第２極性トランジスタのゲート端子の電圧が変化するように制御することを特徴とするものである。
【００１５】
また、本発明の閾値回路の１構成例（第７の実施の形態）において、前記電圧制御電圧源は、第１の端子が前記出力端子に接続され、第２の端子が前記第１の第２極性トランジスタのゲート端子に接続された第１の容量素子と、第１の端子が前記第１の第２極性トランジスタのゲート端子に接続され、第２の端子が前記第２の共通電位に接続された第２の容量素子とから構成されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第８の実施の形態）において、前記電圧制御電圧源は、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第１の第２極性トランジスタのゲート端子と前記第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第２の共通電位に接続された第２の第２極性トランジスタで構成されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第９、第１０の実施の形態）において、前記電圧制御電圧源は、ドレイン端子が前記第１の第２極性トランジスタのゲート端子と前記第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第２の共通電位に接続された第２の第２極性トランジスタと、ゲート端子およびドレイン端子が前記出力端子に接続され、ソース端子が前記第２の第２極性トランジスタのゲート端子に接続された１以上の第３の第２極性トランジスタとから構成されることを特徴とするものである。
【００１６】
また、本発明の閾値回路の１構成例（第１１の実施の形態）において、前記電圧制御電圧源は、ドレイン端子が前記第１の第２極性トランジスタのゲート端子と前記第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第２の共通電位に接続された第２の第２極性トランジスタと、ソース端子が前記第２の第２極性トランジスタのゲート端子に接続された第３の第２極性トランジスタと、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第１の共通電位に接続され、ソース端子が前記第３の第２極性トランジスタのゲート端子およびドレイン端子に接続された第４の第２極性トランジスタとから構成されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第１２の実施の形態）は、さらに、ゲート端子が前記第１の第２極性トランジスタのゲート端子と前記第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が前記第１の共通電位に接続され、ドレイン端子が前記第１の第１極性トランジスタのソース端子に接続された第３の第１極性トランジスタを備えることを特徴とするものである。
また、本発明の閾値回路の１構成例（第１３の実施の形態）において、前記電圧制御電圧源は、さらに、前記第２の第２極性トランジスタのソース端子と前記第２の共通電位との間に挿入され、ゲート端子が前記出力端子に接続され、ドレイン端子が前記第２の第２極性トランジスタのソース端子に接続され、ソース端子が前記第２の共通電位に接続された第５の第２極性トランジスタを備えることを特徴とするものである。
【００１７】
また、本発明の閾値回路の１構成例（第１４の実施の形態）は、さらに、前記電流制限部と前記出力端子との間に挿入されたオン状態のトランスファーゲートを備えることを特徴とするものである。
また、本発明の閾値回路の１構成例（第５の実施の形態）は、さらに、初期化時に前記第１の第２極性トランジスタのゲート端子の電圧を前記第２の共通電位にする初期化スイッチを備えることを特徴とするものである。
また、本発明の閾値回路の１構成例（第９、第１０の実施の形態）は、さらに、初期化時に前記第２の第２極性トランジスタのゲート端子の電圧を前記第２の共通電位にする初期化スイッチを備えることを特徴とするものである。
また、本発明の閾値回路の１構成例（第１１の実施の形態）は、さらに、前記第４の第２極性トランジスタのドレイン端子と前記第１の共通電位との間に挿入され、初期化時にオフ状態となり定常時にオン状態となるスイッチを備えることを特徴とするものである。
【発明の効果】
【００１８】
本発明によれば、閾値回路を、ゲート端子が入力端子に接続され、ソース端子が第１の共通電位に接続され、ドレイン端子が出力端子に接続され、入力端子の電圧が所定の論理閾値より低いときにオン状態となり論理閾値より高いときにオフ状態となる第１の第１極性トランジスタと、第１の端子が第１の第１極性トランジスタのドレイン端子および出力端子に接続され、第２の端子が第２の共通電位に接続され、第１の端子から第２の端子に流れる電流を制限する電流制限部と、第１の第１極性トランジスタのドレイン端子および出力端子に接続され、第１の第１極性トランジスタがオン状態のときの充電電流により電荷を蓄積する電荷蓄積部とから構成し、電流制限部の電流値を、サブマイクロアンペア以下に設定することにより、入力端子の電圧が第１の共通電位と第２の共通電位との中間電位に保持されたとしても、電流制限部の電流をサブマイクロアンペア以下に設定することで、閾値回路の貫通電流を抑制することができ、閾値回路を低消費電力化することができる。その結果、本発明の閾値回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。したがって、センサノードチップの電源部の発電量を大きくする必要がなく、発電機構の体積を小さくすることができる。そのため、センサノードチップの小型化が達成され、いままでサイズの制約で埋め込むことができなかった物や人の部分にもセンサノードチップを埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。
【００１９】
また、本発明では、電流制限部を、ゲート端子が第２の共通電位または第２の共通電位から第２極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が第１の第１極性トランジスタのドレイン端子および出力端子に接続され、ソース端子が第２の共通電位に接続された第１の第２極性トランジスタから構成することにより、第１の第２極性トランジスタのゲート端子を第２の共通電位に接続した場合には閾値回路の貫通電流をピコアンペア程度に低減することができ、第１の第２極性トランジスタのゲート端子の電位を第２極性トランジスタの閾値電圧までの範囲で第２の共通電位より大きくした場合には閾値処理を高速化することができる。
【００２０】
また、本発明では、電流制限部が、出力端子の電圧に基づいて制御され、出力端子の電圧変化に応じて電流値を増加させることにより、閾値回路の貫通電流を低減する効果を維持したまま、閾値処理を高速化することができる。
【００２１】
また、本発明では、電流制限部に、出力端子の電圧に基づいて第１の第２極性トランジスタのゲート端子の電圧を制御する電圧制御電圧源を設け、電圧制御電圧源が、出力端子の電圧変化量よりも小さい電圧変化量で第１の第２極性トランジスタのゲート端子の電圧が変化するように制御することにより、閾値回路の論理閾値の低下を抑えることができ、入力端子の電圧の範囲が高い場合でも、閾値処理の動作が可能となる。
【００２２】
また、本発明では、電圧制御電圧源を、ゲート端子が出力端子に接続され、ドレイン端子が第１の第２極性トランジスタのゲート端子と第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が第２の共通電位に接続された第２の第２極性トランジスタで構成することにより、第２の第２極性トランジスタにより第１の第２極性トランジスタのゲート端子の電圧変化を小さく抑えることができるので、閾値回路の論理閾値の低下を抑えることができ、入力端子の電圧の範囲が高い場合でも、閾値処理の動作が可能となる。
【００２３】
また、本発明では、電圧制御電圧源を、ドレイン端子が第１の第２極性トランジスタのゲート端子と第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が第２の共通電位に接続された第２の第２極性トランジスタと、ゲート端子およびドレイン端子が出力端子に接続され、ソース端子が第２の第２極性トランジスタのゲート端子に接続された１以上の第３の第２極性トランジスタとから構成することにより、電荷蓄積部からの電荷の放電時間が長い場合でも、放電時間を短くすることができ、出力端子の電圧がＨｉｇｈからＬｏｗに遷移する時間を短くすることができる。
【００２４】
また、本発明では、さらに、ゲート端子が第１の第２極性トランジスタのゲート端子と第２の第１極性トランジスタのドレイン端子との接続点に接続され、ソース端子が第１の共通電位に接続され、ドレイン端子が第１の第１極性トランジスタのソース端子に接続された第３の第１極性トランジスタを設けることにより、入力端子の電圧が上昇したときに閾値回路の論理閾値付近で保持され、第１の第１極性トランジスタが不完全なオフ状態となって電荷蓄積部の電荷の放電が進まない場合でも、電荷蓄積部の電荷の放電を進めて、出力端子の電圧をＨｉｇｈからＬｏｗへ速やかに遷移させることができ、閾値処理の誤動作を防止することができる。
【００２５】
また、本発明では、電圧制御電圧源に、さらに、第２の第２極性トランジスタのソース端子と第２の共通電位との間に挿入され、ゲート端子が出力端子に接続され、ドレイン端子が第２の第２極性トランジスタのソース端子に接続され、ソース端子が第２の共通電位に接続された第５の第２極性トランジスタを設けることにより、閾値処理動作後に第２の第２極性トランジスタと第２の第１極性トランジスタとを流れる電流を抑制することができ、閾値回路を低消費電力化することができる。
【００２６】
また、本発明では、さらに、電流制限部と出力端子との間にオン状態のトランスファーゲートを設けることにより、第１の第２極性トランジスタのドレイン端子の寄生容量を電荷蓄積部から切り離すことができるため、電荷蓄積部の電荷の放電時間を短くすることができ、出力端子の電圧がＨｉｇｈからＬｏｗに遷移する時間を短くすることができる。
【００２７】
また、本発明では、さらに、初期化時に第１の第２極性トランジスタのゲート端子の電圧を第２の共通電位にする初期化スイッチを設けることにより、閾値回路を初期化することができる。
【００２８】
また、本発明では、さらに、初期化時に第２の第２極性トランジスタのゲート端子の電圧を第２の共通電位にする初期化スイッチを設けることにより、閾値回路を初期化することができる。
【００２９】
また、本発明は、さらに、第４の第２極性トランジスタのドレイン端子と第１の共通電位との間に、初期化時にオフ状態となり定常時にオン状態となるスイッチを設けることにより、第４の第２極性トランジスタのドレイン端子の寄生容量を出力端子から切り離すことができるため、電荷蓄積部の電荷の放電時間を短くすることができ、出力端子の電圧がＨｉｇｈからＬｏｗに遷移する時間を短くすることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態に係る閾値回路の構成を示す回路図である。
【図２】本発明の第２の実施の形態に係る閾値回路の構成を示す回路図である。
【図３】本発明の第３の実施の形態に係る閾値回路の構成を示す回路図である。
【図４】本発明の第４の実施の形態に係る閾値回路の構成を示す回路図である。
【図５】本発明の第５の実施の形態に係る閾値回路の構成を示す回路図である。
【図６】本発明の第６の実施の形態に係る閾値回路の構成を示す回路図である。
【図７】本発明の第７の実施の形態に係る閾値回路の構成を示す回路図である。
【図８】本発明の第８の実施の形態に係る閾値回路の構成を示す回路図である。
【図９】本発明の第９の実施の形態に係る閾値回路の構成を示す回路図である。
【図１０】本発明の第１０の実施の形態に係る閾値回路の構成を示す回路図である。
【図１１】本発明の第１１の実施の形態に係る閾値回路の構成を示す回路図である。
【図１２】本発明の第１２の実施の形態に係る閾値回路の構成を示す回路図である。
【図１３】本発明の第１３の実施の形態に係る閾値回路の構成を示す回路図である。
【図１４】本発明の第１４の実施の形態に係る閾値回路の構成を示す回路図である。
【図１５】本発明の第１５の実施の形態に係る閾値回路の構成を示す回路図である。
【図１６】本発明の第１６の実施の形態に係る閾値回路の構成を示す回路図である。
【図１７】従来のセンサノードシステムの構成を示すブロック図である。
【図１８】従来の閾値回路の構成を示す回路図である。
【図１９】図１８の閾値回路の入出力特性を示す図である。
【発明を実施するための形態】
【００３１】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、ゲート端子が入力端子ＩＮに接続され、ソース端子が電源電位ＶＤＤに接続され、ドレイン端子が出力端子ＯＵＴに接続された第１のＰＭＯＳトランジスタＱ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地された電流制限部Ｉ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地された電荷蓄積部Ｃ１とから構成される。電流制限部Ｉ１としては、サブマイクロアンペア以下の電流を流す電流源が使用され、電荷蓄積部Ｃ１としては、容量素子が使用される。なお、サブマイクロアンペア以下の電流とは、１００ｎＡ以下の電流のことを意味する。
【００３２】
本実施の形態の動作を説明する。図１７に示したセンサノードチップ５０に本実施の形態の閾値回路を適用する場合、センサノードチップ５０の初期化時に入力端子ＩＮの電圧はＬｏｗとなり、第１のＰＭＯＳトランジスタＱ１がオン状態となり、電荷蓄積部Ｃ１に電荷が充電され、出力端子ＯＵＴの電圧がＨｉｇｈとなる。
【００３３】
センサノードチップ５０のセンサ回路５２の出力電圧がＬｏｗから増加して入力端子ＩＮの電圧が上昇すると、第１のＰＭＯＳトランジスタＱ１はオフ状態に近付いてくる。ここで、第１のＰＭＯＳトランジスタＱ１の閾値電圧をＶｔｈとすると、電流制限部Ｉ１の電流をサブマイクロアンペア程度に設定した場合、入力端子ＩＮの電圧が（ＶＤＤ−Ｖｔｈ）付近の電圧に到達したところで第１のＰＭＯＳトランジスタＱ１のソース−ドレイン間電流が電流制限部Ｉ１の電流よりも小さくなり、電荷蓄積部Ｃ１に充電された電荷が電流制限部Ｉ１へ流れ始める。これにより、出力端子ＯＵＴの電圧が低下し、電荷蓄積部Ｃ１の容量値と電流制限部Ｉ１の電流値とで決まる放電時間の後、出力端子ＯＵＴの電圧はＬｏｗとなる。こうして、（ＶＤＤ−Ｖｔｈ）を論理閾値とした閾値処理の動作が行われることになる。入力端子ＩＮの電圧がＨｉｇｈからＬｏｗに遷移すると、第１のＰＭＯＳトランジスタＱ１がオン状態となり、出力端子ＯＵＴの電圧がＬｏｗからＨｉｇｈに遷移することは言うまでもない。
【００３４】
以上のように、本実施の形態では、電荷蓄積部Ｃ１に蓄積した電荷の引き抜きを電流制限部Ｉ１によりサブマイクロアンペア以下の電流値の大きさで行うようにした。図１８に示した従来の閾値回路では、入力端子ＩＮの電圧が電源電位ＶＤＤと接地電位との中間電位に保持された場合に、トランジスタＱ１００〜Ｑ１０２に数十マイクロアンペアの貫通電流が流れてしまう。これに対して、本実施の形態では、入力端子ＩＮの電圧が電源電位ＶＤＤと接地電位との中間電位のときに第１のＰＭＯＳトランジスタＱ１と電流制限部Ｉ１とを流れる貫通電流を、電流制限部Ｉ１で設定したサブマイクロアンペア以下の電流に低減することができる。したがって、本実施の形態の閾値回路を用いれば、閾値回路を搭載するセンサノードチップの電力をナノワットレベルの極限まで低減することができる。
【００３５】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図２は本発明の第２の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、ゲート端子およびソース端子が接地され、ドレイン端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続された第１のＮＭＯＳトランジスタＱ２とから構成される。
【００３６】
本実施の形態は、第１の実施の形態の電流制限部Ｉ１の代わりに、電流制限部として第１のＮＭＯＳトランジスタＱ２を用いたものである。本実施の形態では、入力端子ＩＮの電圧が電源電位ＶＤＤと接地電位との中間電位のときに第１のＰＭＯＳトランジスタＱ１と第１のＮＭＯＳトランジスタＱ２とを流れる貫通電流を、第１のＮＭＯＳトランジスタＱ２のリーク電流の大きさに設定することができ、従来の閾値回路の数十マイクロアンペアの貫通電流に比べて、貫通電流をピコアンペア程度に低減することができる。
【００３７】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図３は本発明の第３の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、ゲート端子が固定電位端子ＲＥＦに接続され、ソース端子が接地され、ドレイン端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続された第１のＮＭＯＳトランジスタＱ３とから構成される。
【００３８】
本実施の形態では、固定電位端子ＲＥＦの電圧、すなわち電流制限部を構成する第１のＮＭＯＳトランジスタＱ３のゲート電圧を、接地電位からＮＭＯＳトランジスタの閾値電圧までの範囲で任意に調整することにより、電流制限部の電流を、ピコアンペアからサブマイクロアンペアの範囲で任意に調整することができる。本実施の形態では、電流制限部の電流をサブマイクロアンペア程度に設定することにより、第２の実施の形態に比べて電荷蓄積部Ｃ１の放電時間を短くすることができ、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈに遷移するのに応じて出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗに遷移する時間を短くすることができるので、閾値処理を高速に行うことができる。
【００３９】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図４は本発明の第４の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地され、電流制御端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続された電流制限部Ｉ２とから構成される。
【００４０】
本実施の形態は、電流制限部Ｉ２の電流を出力端子ＯＵＴの電圧により制御し、出力端子ＯＵＴの電圧の下降に従って電流制限部Ｉ２の電流が大きくなるようにする点が第１の実施の形態と異なる。本実施の形態では、入力端子ＩＮの電圧が上昇して第１のＰＭＯＳトランジスタＱ１がオフ状態に近づくまでは電荷蓄積部Ｃ１の放電を第１の実施の形態と同等のサブマイクロアンペア程度の小さな電流で行い、入力端子ＩＮの電圧が十分に高くなって第１のＰＭＯＳトランジスタＱ１がオフ状態となった時点の電流制限部Ｉ２の電流をサブマイクロアンペアよりも大きくすることで、第１の実施の形態の貫通電流を低減する効果を維持したまま、閾値処理の動作を高速化することができる。
【００４１】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図５は本発明の第５の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、ドレイン端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、ソース端子が接地された第１のＮＭＯＳトランジスタＱ４と、ゲート端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、ソース端子が電源電位ＶＤＤに接続され、ドレイン端子が第１のＮＭＯＳトランジスタＱ４のゲート端子に接続された第２のＰＭＯＳトランジスタＱ５と、第１の端子が第１のＮＭＯＳトランジスタＱ４のゲート端子と第２のＰＭＯＳトランジスタＱ５のドレイン端子との接続点に接続され、第２の端子が接地され、制御端子が初期化端子ＲＳＴに接続されたスイッチＳＷ１とから構成される。
【００４２】
本実施の形態は、第４の実施の形態の電流制限部Ｉ２を、第１のＮＭＯＳトランジスタＱ４と第２のＰＭＯＳトランジスタＱ５とスイッチＳＷ１とから構成し、第１のＮＭＯＳトランジスタＱ４のゲート端子の電圧を、スイッチＳＷ１と第２のＰＭＯＳトランジスタＱ５で制御するものである。
【００４３】
本実施の形態の動作について説明する。センサノードの初期化時に図示しない制御回路から初期化端子ＲＳＴに与えられる初期化信号によりスイッチＳＷ１がオン状態となり、第１のＮＭＯＳトランジスタＱ４のゲート端子が接地電位となって、第１のＮＭＯＳトランジスタＱ４がオフ状態となる。このとき、電流制限部の電流は第１のＮＭＯＳトランジスタＱ４のリーク電流に設定されることになる。その後、制御回路はスイッチＳＷ１をオフ状態にし、閾値回路は入力信号待ちの状態となる。
【００４４】
第１の実施の形態で説明したとおり、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈへ上昇すると、第１のＰＭＯＳトランジスタＱ１はオフ状態に近付き、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗへ下降する。出力端子ＯＵＴの電圧が下降するにつれて第２のＰＭＯＳトランジスタＱ５がオン状態に近付き、第１のＮＭＯＳトランジスタＱ４のゲート電圧が上昇する。これにより、第１のＮＭＯＳトランジスタＱ４の電流が増加するので、電荷蓄積部Ｃ１の電荷の放電時間を短くすることができ、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗに遷移する時間を短くすることができる。すなわち、本実施の形態では、第２の実施の形態の貫通電流を低減する効果を維持したまま、閾値処理を高速化することができる。
【００４５】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図６は本発明の第６の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、第１の端子が第１のＮＭＯＳトランジスタＱ４のゲート端子と第２のＰＭＯＳトランジスタＱ５のドレイン端子との接続点に接続され、第２の端子が接地され、制御端子が出力端子ＯＵＴに接続された電圧制御電圧源Ｖ１とから構成される。
【００４６】
本実施の形態は、第４の実施の形態の電流制限部Ｉ２を、第１のＮＭＯＳトランジスタＱ４と第２のＰＭＯＳトランジスタＱ５と電圧制御電圧源Ｖ１とから構成し、第１のＮＭＯＳトランジスタＱ４のゲート端子の電圧を、電圧制御電圧源Ｖ１と第２のＰＭＯＳトランジスタＱ５で制御するものである。本実施の形態は、第１のＮＭＯＳトランジスタＱ４のゲート端子の電圧を、電圧制御電圧源Ｖ１で制御する点が第５の実施の形態と異なる。
【００４７】
第１の実施の形態で説明したとおり、入力端子ＩＮの電圧がＬｏｗのとき、第１のＰＭＯＳトランジスタＱ１がオン状態となり、出力端子ＯＵＴの電圧がＨｉｇｈとなる。このとき、電圧制御電圧源Ｖ１は第１のＮＭＯＳトランジスタＱ４のゲート端子を接地電位とする。これにより、電流制限部の電流は第１のＮＭＯＳトランジスタＱ４のリーク電流に設定される。
【００４８】
次に、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈへ上昇すると、第１のＰＭＯＳトランジスタＱ１はオフ状態に近付き、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗへ下降する。出力端子ＯＵＴの電圧が下降するにつれて第２のＰＭＯＳトランジスタＱ５がオン状態に近付き、第１のＮＭＯＳトランジスタＱ４のゲート電圧が上昇する。このとき、電圧制御電圧源Ｖ１は、出力端子ＯＵＴのＨｉｇｈからＬｏｗへの電圧変化量よりも小さい電圧変化量で第１のＮＭＯＳトランジスタＱ４のゲート電圧が上昇するように制御する。
【００４９】
以上のように、本実施の形態では、出力端子ＯＵＴの電圧が上昇する際に第１のＮＭＯＳトランジスタＱ４のゲート端子が接地電位から上昇する電圧変化量を、第５の実施の形態に比べて小さく抑えることができる。その結果、第５の実施の形態に比べて閾値回路の論理閾値の低下を抑えることができる。これにより、本実施の形態では、入力端子ＩＮの電圧の範囲、すなわち図１７に示したセンサ回路５２の出力電圧の範囲が高い場合でも、閾値処理の動作が可能となる。
【００５０】
［第７の実施の形態］
次に、本発明の第７の実施の形態について説明する。図７は本発明の第７の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、スイッチＳＷ１と、第１の端子が出力端子ＯＵＴに接続され、第２の端子が第１のＮＭＯＳトランジスタＱ４のゲート端子に接続された第１の容量素子Ｃ２と、第１の端子が第１のＮＭＯＳトランジスタＱ４のゲート端子に接続され、第２の端子が接地された第２の容量素子Ｃ３とから構成される。
【００５１】
本実施の形態は、第６の実施の形態の電圧制御電圧源Ｖ１を、スイッチＳＷ１と第１の容量素子Ｃ２と第２の容量素子Ｃ３とから構成したものである。
本実施の形態では、第５の実施の形態で説明したようにセンサノードの初期化時にスイッチＳＷ１をオン状態にした後、スイッチＳＷ１をオフ状態にする。センサノードの初期化後、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈへ上昇すると、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗへ下降する。出力端子ＯＵＴの電圧が下降するにつれて第２のＰＭＯＳトランジスタＱ５がオン状態に近付き、第１のＮＭＯＳトランジスタＱ４のゲート電圧が上昇する。このとき、第１のＮＭＯＳトランジスタＱ４のゲート端子の電圧は、出力端子ＯＵＴと接地との間の電位を容量素子Ｃ２と容量素子Ｃ３で容量分割した電圧となるように制御される。
【００５２】
こうして、本実施の形態では、出力端子ＯＵＴの電圧が上昇する際に第１のＮＭＯＳトランジスタＱ４のゲート端子が接地電位から上昇する電圧変化量を小さく抑えることができ、第６の実施の形態と同様の効果を得ることができる。
【００５３】
［第８の実施の形態］
次に、本発明の第８の実施の形態について説明する。図８は本発明の第８の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、ゲート端子が出力端子ＯＵＴに接続され、ドレイン端子が第１のＮＭＯＳトランジスタＱ４のゲート端子と第２のＰＭＯＳトランジスタＱ５のドレイン端子との接続点に接続され、ソース端子が接地された第２のＮＭＯＳトランジスタＱ６とから構成される。
【００５４】
本実施の形態は、第６の実施の形態の電圧制御電圧源Ｖ１を、第２のＮＭＯＳトランジスタＱ６で構成したものである。
第１の実施の形態で説明したとおり、入力端子ＩＮの電圧がＬｏｗのとき、出力端子ＯＵＴの電圧がＨｉｇｈとなるので、第２のＮＭＯＳトランジスタＱ６がオン状態となり、第１のＮＭＯＳトランジスタＱ４のゲート端子は接地電位となる。
【００５５】
次に、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈへ上昇すると、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗへ下降し、出力端子ＯＵＴの電圧が下降するにつれて第１のＮＭＯＳトランジスタＱ４のゲート電圧が上昇する。このとき、第２のＮＭＯＳトランジスタＱ６は、出力端子ＯＵＴの電圧が下降するにつれてオフ状態に近づくが、完全にオフ状態になるまでは第１のＮＭＯＳトランジスタＱ４のゲート端子の電圧上昇を抑える働きをする。
【００５６】
本実施の形態では、第２のＮＭＯＳトランジスタＱ６により第１のＮＭＯＳトランジスタＱ４のゲート端子の電圧変化を小さく抑えることができるので、第６の実施の形態と同様の効果を得ることができる。
【００５７】
［第９の実施の形態］
次に、本発明の第９の実施の形態について説明する。図９は本発明の第９の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、ドレイン端子が第１のＮＭＯＳトランジスタＱ４のゲート端子と第２のＰＭＯＳトランジスタＱ５のドレイン端子との接続点に接続され、ソース端子が接地された第２のＮＭＯＳトランジスタＱ６と、ゲート端子およびドレイン端子が出力端子ＯＵＴに接続され、ソース端子が第２のＮＭＯＳトランジスタＱ６のゲート端子に接続された第３のＮＭＯＳトランジスタＱ７と、第１の端子が第２のＮＭＯＳトランジスタＱ６のゲート端子に接続され、第２の端子が接地され、制御端子が初期化端子ＲＳＴに接続されたスイッチＳＷ２とから構成される。
【００５８】
本実施の形態は、第２のＮＭＯＳトランジスタＱ６のゲート端子と出力端子ＯＵＴとの間に、ダイオード接続した第３のＮＭＯＳトランジスタＱ７を挿入した点が第８の実施の形態と異なる。
本実施の形態では、第５の実施の形態と同様にセンサノードの初期化時に図示しない制御回路から初期化端子ＲＳＴに与えられる初期化信号によりスイッチＳＷ２をオン状態にした後、スイッチＳＷ２をオフ状態にする。
【００５９】
第８の実施の形態で説明したとおり、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈへ上昇すると、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗへ下降し、出力端子ＯＵＴの電圧が下降するにつれて第１のＮＭＯＳトランジスタＱ４のゲート電圧が上昇する。本実施の形態では、出力端子ＯＵＴの電圧から第３のＮＭＯＳトランジスタＱ７の閾値電圧分だけ小さくした電圧を、第２のＮＭＯＳトランジスタＱ６のゲート電圧としているため、第８の実施の形態に比べて第１のＮＭＯＳトランジスタＱ４のゲート電圧を大きくすることができる。その結果、本実施の形態では、電荷蓄積部Ｃ１からの電荷の放電時間が長い場合でも、第８の実施の形態と比べて放電時間を短くすることができ、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗに遷移する時間を短くすることができる。
【００６０】
［第１０の実施の形態］
次に、本発明の第１０の実施の形態について説明する。図１０は本発明の第１０の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、第２のＮＭＯＳトランジスタＱ６と、ソース端子が第２のＮＭＯＳトランジスタＱ６のゲート端子に接続された第３のＮＭＯＳトランジスタＱ７と、ゲート端子およびドレイン端子が出力端子ＯＵＴに接続され、ソース端子が第３のＮＭＯＳトランジスタＱ７のゲート端子およびドレイン端子に接続された第４のＮＭＯＳトランジスタＱ８と、スイッチＳＷ２とから構成される。
【００６１】
本実施の形態は、第２のＮＭＯＳトランジスタＱ６のゲート端子と出力端子ＯＵＴとの間に、ダイオード接続した第３のＮＭＯＳトランジスタＱ７に加えて、さらにダイオード接続した第４のＮＭＯＳトランジスタＱ８を挿入した点が第９の実施の形態と異なる。
本実施の形態では、出力端子ＯＵＴの電圧から、第３、第４のＮＭＯＳトランジスタＱ７，Ｑ８の閾値電圧を合わせた電圧分だけ小さくした電圧を、第２のＮＭＯＳトランジスタＱ６のゲート電圧としているため、第９の実施の形態に比べて第１のＮＭＯＳトランジスタＱ４のゲート電圧を大きくすることができる。その結果、本実施の形態では、電荷蓄積部Ｃ１からの電荷の放電時間が長い場合でも、第９の実施の形態と比べて放電時間を短くすることができ、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗに遷移する時間を短くすることができる。
【００６２】
［第１１の実施の形態］
次に、本発明の第１１の実施の形態について説明する。図１１は本発明の第１１の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、第２のＮＭＯＳトランジスタＱ６と、第３のＮＭＯＳトランジスタＱ７と、ゲート端子が出力端子ＯＵＴに接続され、ソース端子が第３のＮＭＯＳトランジスタＱ７のゲート端子およびドレイン端子に接続された第４のＮＭＯＳトランジスタＱ９と、スイッチＳＷ２と、第１の端子が電源電位ＶＤＤに接続され、第２の端子が第４のＮＭＯＳトランジスタＱ９のドレイン端子に接続され、制御端子が定常化端子ＲＳＴＮに接続されたスイッチＳＷ３とから構成される。
【００６３】
本実施の形態は、第４のＮＭＯＳトランジスタＱ９のドレイン端子を第２のスイッチＳＷ３を介して電源電位ＶＤＤに接続した点が第１０の実施の形態と異なる。
本実施の形態では、センサノードの初期化時に図示しない制御回路から初期化端子ＲＳＴに与えられる初期化信号によりスイッチＳＷ２をオン状態にすると同時に、スイッチＳＷ３をオフ状態にする。続いて、入力端子ＩＮの電位が定常状態となった後に、制御回路はスイッチＳＷ２をオフ状態にすると同時に、定常化端子ＲＳＴＮに定常化信号を与えることによりスイッチＳＷ３をオン状態にして、閾値回路を入力信号待ちの状態とする。
【００６４】
以上のような構成とすることで、本実施の形態では、第４のＮＭＯＳトランジスタＱ９のドレイン端子の寄生容量を出力端子ＯＵＴから切り離すことができるため、電荷蓄積部Ｃ１の電荷の放電時間を短くすることができ、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗに遷移する時間を短くすることができる。
【００６５】
［第１２の実施の形態］
次に、本発明の第１２の実施の形態について説明する。図１２は本発明の第１２の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、第２のＮＭＯＳトランジスタＱ６と、第３のＮＭＯＳトランジスタＱ７と、第４のＮＭＯＳトランジスタＱ９と、ゲート端子が第１のＮＭＯＳトランジスタＱ４のゲート端子と第２のＰＭＯＳトランジスタＱ５のドレイン端子との接続点に接続され、ソース端子が電源電位ＶＤＤに接続され、ドレイン端子が第１のＰＭＯＳトランジスタＱ１のソース端子に接続された第３のＰＭＯＳトランジスタＱ１０と、スイッチＳＷ２，ＳＷ３とから構成される。
【００６６】
本実施の形態は、第１のＰＭＯＳトランジスタＱ１のソース端子と電源電位ＶＤＤとの間に第３のＰＭＯＳトランジスタＱ１０を挿入し、第３のＰＭＯＳトランジスタＱ１０のゲート端子を第１のＮＭＯＳトランジスタＱ４のゲート端子の電圧で制御する点が第１１の実施の形態と異なる。
【００６７】
本実施の形態では、入力端子ＩＮの電圧がＬｏｗから上昇したときに閾値回路の論理閾値付近で保持され、第１のＰＭＯＳトランジスタＱ１が不完全なオフ状態となって電荷蓄積部Ｃ１の電荷の放電が進まない場合でも、出力端子ＯＵＴの少しの電圧低下で第３のＰＭＯＳトランジスタＱ１０がオフ状態となり、第１のＰＭＯＳトランジスタＱ１がオフになった状態と同じ状態にできるので、電荷蓄積部Ｃ１の電荷の放電を進めて、出力端子ＯＵＴの電圧をＨｉｇｈからＬｏｗへ速やかに遷移させることができ、閾値処理の誤動作を防止することができる。
【００６８】
［第１３の実施の形態］
次に、本発明の第１３の実施の形態について説明する。図１３は本発明の第１３の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、第２のＮＭＯＳトランジスタＱ６と、第３のＮＭＯＳトランジスタＱ７と、第４のＮＭＯＳトランジスタＱ９と、第３のＰＭＯＳトランジスタＱ１０と、ゲート端子が出力端子ＯＵＴに接続され、ドレイン端子が第２のＮＭＯＳトランジスタＱ６のソース端子に接続され、ソース端子が接地された第５のＮＭＯＳトランジスタＱ１１と、スイッチＳＷ１，ＳＷ２，ＳＷ３とから構成される。
【００６９】
本実施の形態は、第１のＮＭＯＳトランジスタＱ４のゲート端子の電圧を制御する第２のＮＭＯＳトランジスタＱ６のソース端子と接地電位との間に第５のＮＭＯＳトランジスタＱ１１を挿入し、第５のＮＭＯＳトランジスタＱ１１のゲート端子の電圧を出力端子ＯＵＴの電圧で制御する点と、第５の実施の形態と同様に第１のＮＭＯＳトランジスタＱ４のゲート端子を初期化するためのスイッチＳＷ１を備える点が第１２の実施の形態と異なる。
【００７０】
本実施の形態では、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈに遷移するのに応じて出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗに遷移したときに第５のＮＭＯＳトランジスタＱ１１がオフ状態になるので、閾値処理動作後に第２のＮＭＯＳトランジスタＱ６と第２のＰＭＯＳトランジスタＱ５とを流れる電流を抑制することができ、閾値回路を低消費電力化することができる。
【００７１】
［第１４の実施の形態］
次に、本発明の第１４の実施の形態について説明する。図１４は本発明の第１４の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、第２のＮＭＯＳトランジスタＱ６と、第３のＮＭＯＳトランジスタＱ７と、第４のＮＭＯＳトランジスタＱ９と、第３のＰＭＯＳトランジスタＱ１０と、第５のＮＭＯＳトランジスタＱ１１と、第１のＮＭＯＳトランジスタＱ４のドレイン端子と出力端子ＯＵＴとの間に挿入されたトランスファーゲートＴ１と、スイッチＳＷ１，ＳＷ２，ＳＷ３とから構成される。
【００７２】
本実施の形態は、第１のＮＭＯＳトランジスタＱ４のドレイン端子と出力端子ＯＵＴとの間にオン状態のトランスファーゲートＴ１を挿入している点が第１３の実施の形態と異なる。つまり、トランスファーゲートＴ１は、ＮＭＯＳトランジスタＱ１２とＰＭＯＳトランジスタＱ１３とからなり、ＮＭＯＳトランジスタＱ１２のゲート端子が電源電位ＶＤＤに接続され、ＰＭＯＳトランジスタＱ１３のゲート端子が接地されている。そして、ＮＭＯＳトランジスタＱ１２のドレイン端子とＰＭＯＳトランジスタＱ１３のソース端子とが出力端子ＯＵＴに接続され、ＮＭＯＳトランジスタＱ１２のソース端子とＰＭＯＳトランジスタＱ１３のドレイン端子とが第１のＮＭＯＳトランジスタＱ４のドレイン端子に接続されている。トランスファーゲートＴ１は、電源電位ＶＤＤが供給されている間は常時オン状態となっている。
【００７３】
第１のＮＭＯＳトランジスタＱ４のドレイン端子の寄生容量が大きいと電荷蓄積部Ｃ１の電荷の放電時間が長くなってしまうが、本実施の形態では、第１のＮＭＯＳトランジスタＱ４のドレイン端子と出力端子ＯＵＴとの間にトランスファーゲートＴ１を挿入したことにより、第１のＮＭＯＳトランジスタＱ４のドレイン端子の寄生容量が、出力端子ＯＵＴに接続されている電荷蓄積部Ｃ１から切り離されるため、電荷蓄積部Ｃ１の電荷の放電時間を短くすることができ、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗに遷移する時間を短くすることができる。
【００７４】
［第１５の実施の形態］
次に、本発明の第１５の実施の形態について説明する。図１５は本発明の第１５の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、第２のＮＭＯＳトランジスタＱ６と、第３のＮＭＯＳトランジスタＱ７と、第４のＮＭＯＳトランジスタＱ９と、第３のＰＭＯＳトランジスタＱ１０と、第５のＮＭＯＳトランジスタＱ１１と、トランスファーゲートＴ１と、スイッチＳＷ１，ＳＷ２，ＳＷ３と、第１の端子が電源電位ＶＤＤに接続され、第２の端子が出力端子ＯＵＴに接続され、制御端子が初期化端子ＲＳＴに接続されたスイッチＳＷ４とから構成される。
【００７５】
本実施の形態は、出力端子ＯＵＴに初期化のためのスイッチＳＷ４を備える点が第１４の実施の形態と異なる。
第１〜第１４の実施の形態では、センサノードの初期化時に入力端子ＩＮの電圧が完全なＬｏｗにならず、電源電位ＶＤＤと接地電位との中間的な電位となってしまう場合、第１のＰＭＯＳトランジスタＱ１が不完全なオン状態となって出力端子ＯＵＴの電圧がＨｉｇｈにならないことがある。
【００７６】
これに対して、本実施の形態では、初期化時に図示しない制御回路から初期化端子ＲＳＴに与えられる初期化信号によりスイッチＳＷ４がオン状態となるので、入力端子ＩＮの電圧が完全なＬｏｗになっていない場合でも、出力端子ＯＵＴの電圧をＨｉｇｈにすることができ、出力端子ＯＵＴを初期化することができる。その後、制御回路はスイッチＳＷ１，ＳＷ２，ＳＷ４をオフ状態にすると同時に、スイッチＳＷ３をオン状態にして、閾値回路を入力信号待ちの状態とする。
【００７７】
［第１６の実施の形態］
次に、本発明の第１６の実施の形態について説明する。図１６は本発明の第１６の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、電荷蓄積部Ｃ１と、第１のＮＭＯＳトランジスタＱ４と、第２のＰＭＯＳトランジスタＱ５と、第２のＮＭＯＳトランジスタＱ６と、第３のＮＭＯＳトランジスタＱ７と、第４のＮＭＯＳトランジスタＱ９と、第３のＰＭＯＳトランジスタＱ１０と、第５のＮＭＯＳトランジスタＱ１１と、トランスファーゲートＴ１と、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４と、電荷蓄積部Ｃ１と出力端子ＯＵＴとの間に挿入されたバッファ回路ＢＵＦＦ１とから構成される。
【００７８】
本実施の形態は、入力ゲート容量が最小サイズのトランジスタのゲート容量値（１００ｆＦ以下）であるバッファ回路ＢＵＦＦ１を出力端子ＯＵＴに備える点が第１５の実施の形態と異なる。
本実施の形態では、出力端子ＯＵＴの負荷容量が大きい場合でも、バッファ回路ＢＵＦＦ１を用いることで、電荷蓄積部Ｃ１の電荷の放電時間を短くすることができ、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗに遷移する時間を短くすることができる。
【００７９】
なお、第１〜第１６の実施の形態では、閾値回路をセンサノードに適用する例について説明しているが、これに限るものではなく、本発明をセンサノード以外に適用することも可能である。
【産業上の利用可能性】
【００８０】
本発明は、センサノード等に用いる閾値回路に適用することができる。
【符号の説明】
【００８１】
Ｑ１，Ｑ５，Ｑ１０…ＰＭＯＳトランジスタ、Ｑ２，Ｑ３，Ｑ４，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１１…ＮＭＯＳトランジスタ、Ｉ１，Ｉ２…電流制限部、Ｃ１…電荷蓄積部、Ｃ２，Ｃ３…容量素子、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４…スイッチ、Ｖ１…電圧制御電圧源、Ｔ１…トランスファーゲート、ＢＵＦＦ１…バッファ回路、ＩＮ…入力端子、ＯＵＴ…出力端子、ＲＳＴ…初期化端子、ＲＳＴＮ…定常化端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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