(57)【要約】【課題】半導体装置の電気的接続に関し、信頼性を向上させ、且つ半導体装置の小型化を実現する。【解決手段】半導体装置１は、ダイパッド１０ｄと、ダイパッド１０ｄに金属ペースト１１を介して裏面電極を接触させた縦型の素子が形成されたＩＣチップ１２と、ダイパッド１０ｄとＩＣチップ１２のおもて面に配置された電極パッド１４とを電気的に接続するボンディングワイヤ１６と、を備えている。そして、裏面電極と電極パッド１４とがＩＣチップ１２内に形成された不純物層を通じて導通している。これにより、半導体装置１の電気的接続に関し、信頼性が向上し、且つ半導体装置１の小型化が実現する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ダイパッドと、
前記ダイパッドに接触材を介して裏面電極を接触させた縦型の素子が形成された半導体チップと、
前記ダイパッドと前記半導体チップのおもて面に配置された電極とを電気的に接続する配線と、
を備え、前記裏面電極と前記電極とが前記半導体チップ内に形成された不純物層を通じて導通していることを特徴とする半導体装置。
【請求項２】
前記半導体チップ内に、サージ吸収手段が備えられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記サージ吸収手段は、縦型のダイオードであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ダイオードは、前記半導体チップの入力端子−電源端子間、入力端子−接地端子間、電源端子−接地端子間の少なくとも１箇所に設けられていることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にパワー半導体素子を搭載した半導体装置に関する。
【背景技術】
【０００２】
パワー半導体素子を搭載した半導体装置では、パワー半導体素子の電極を配線ラインであるリードフレームに接合させて、当該パワー半導体素子を作動している。
このような半導体装置では、１チャネルあたり、１Ａ以上の定格電流を要するために、パワー半導体素子の電極パッドの配置に関し、高効率化が要求される。このため、半導体装置には、通電方向が縦方向である縦型パワー半導体素子が搭載される。そして、当該パワー半導体素子とリードフレームを接合する接合材には、通常、半田材が使用される（例えば、特許文献１参照）。
【特許文献１】特開２００７−１６５６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、パワー半導体素子の作動によって、パワー半導体素子の半田接合部に繰り返し応力が印加されると、当該半田接合部において、剥離が発生する場合がある。これにより、半導体装置の電気的接続に関し、その信頼性が損なわれるという問題が生じている。
【０００４】
この問題を解消する方法として、半導体装置に搭載する素子を横型パワー半導体素子とする方法も考えられる。
然るに、当該横型パワー半導体素子は、同サイズの縦型パワー半導体素子に比べ、ＥＳＤ（Electoro Static Dicharge）サージ耐量が１／５以下になってしまう。このため、横型パワー半導体素子において、縦型パワー半導体素子と同等のＥＳＤサージ耐量を得るには、その面積を大きくしなければならず、半導体装置の小型化が図れないという問題があった。
【０００５】
本発明はこのような点に鑑みてなされたものであり、電気的接続に関し、高信頼性であり、且つ小型化が実現する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、ダイパッドと、前記ダイパッドに接触材を介して裏面電極を接触させた縦型の素子が形成された半導体チップと、前記ダイパッドと前記半導体チップのおもて面に配置された電極とを電気的に接続する配線と、を備え、前記裏面電極と前記電極とが前記半導体チップ内に形成された不純物層を通じて導通していることを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
上記手段によれば、電気的接続に関し、高信頼性であり、且つ小型の半導体装置が実現する。
【発明を実施するための最良の形態】
【０００８】
以下、本実施の形態に係る半導体装置を、図面を参照しながら詳細に説明する。
本実施の形態では、半導体装置としてサージ吸収ＩＣチップ（以下、ＩＣチップ）を例に説明する。
【０００９】
図１は半導体装置の要部平面模式図である。
半導体装置１は、ダイパッド１０ｄと、ダイパッド１０ｄ上に配置された金属ペースト１１と、金属ペースト１１上に配置された、ＩＣチップ１２と、を有している。即ち、ＩＣチップ１２の裏面側とダイパッド１０ｄとは、金属ペースト１１を介して電気的に接続されている。ＩＣチップ１２には、縦型の素子が形成されている。
【００１０】
また、ＩＣチップ１２の主面（おもて面）には、複数の電極パッド１３，１４が配置されている。そして、それぞれの電極パッド１３と各リードフレーム１０Ｌとが金属配線であるボンディングワイヤ１５を通じて電気的に接続されている。また、電極パッド１４については、ボンディングワイヤ１６を通じてダイパッド１０ｄから延在させたリードフレーム１０Ｌに電気的に接続されている。即ち、ＩＣチップ１２の裏面と電極パッド１４とは、ボンディングワイヤ１６を通じて導通している。
【００１１】
そして、このような半導体装置１内には、パワーツェナーダイオード（以下、ダイオード）、入力サージ吸収回路、ノイズカット・レベルシフト回路、及びバッファ回路等の回路が組み込まれている（後述）。
【００１２】
尚、ダイパッド１０ｄ、リードフレーム１０Ｌの材質としては、例えば、銅（Ｃｕ）が用いられている。
また、金属ペースト１１に含まれる金属の材質としては、例えば、銀（Ａｇ）が用いられている。
【００１３】
また、電極パッド１３，１４の材質としては、例えば、アルミニウム（Ａｌ）、或いは銅（Ｃｕ）が用いられている。そして、その下層から、ニッケル（Ｎｉ）／金（Ａｕ）鍍金を施してもよい。或いは、前記鍍金を施さず、ＩＣチップ１２の半導体基材（例えば、シリコン（Ｓｉ）等）を電極パッドとして表出させてもよい。
【００１４】
また、電極パッド１３，１４が配置されているＩＣチップ１２の主面とは反対側の主面（裏面電極）の材質としては、例えば、アルミニウム（Ａｌ）、或いは銅（Ｃｕ）が用いられている。そして、その下層から、ニッケル（Ｎｉ）／金（Ａｕ）鍍金を施してもよい。或いは、ＩＣチップ１２の半導体基材（例えば、シリコン（Ｓｉ）等）を電極パッドとして表出させてもよい。
【００１５】
また、ボンディングワイヤ１５，１６の材質としては、例えば、金（Ａｕ）が用いられている。
また、ボンディングワイヤ１５の代わりに、導電板（リードフレーム）を用いてもよい。
【００１６】
また、電極パッド１３，１４を配置する数は、図示する数に限定されない。
次に、半導体装置１の構造について、断面図を用いて補説する。尚、以下に示す図では、図１と同一の部材には同一の符号を付している。
【００１７】
図２は半導体装置の要部断面模式図である。図２には、上述した電極パッド１４の周辺と、当該電極パッド１４以外の領域に配置された所定の電極パッド１３の周辺の様子が例示されている。
【００１８】
図示するように、ＩＣチップ１２は、例えば、ｐ＋型基板１２ｓをＩＣチップ１２の基材とし、当該ｐ＋型基板１２ｓ上に、ｐ−エピタキシャル層１２ｅｐを形成している。
そして、電極パッド１３の下方には、ｐ−エピタキシャル層１２ｅｐ内に、ｎ＋層１２ｎが形成され、当該ｎ＋層１２ｎ上に電極パッド１３を配置している。即ち、電極パッド１３下方には、ＰＮ接合が形成され、縦型のダイオードが配置されている。
【００１９】
一方、電極パッド１４の下方には、ｐ−エピタキシャル層１２ｅｐ内に、ｐ＋型基板１２ｓと同じ不純物濃度のｐ＋層１２ｐが形成され、当該ｐ＋層１２ｐ上に電極パッド１４を配置している。そして、電極パッド１４に接触させたｐ＋層１２ｐを、ｐ＋型基板１２ｓにまで延在させ、ｐ＋層１２ｐとｐ＋型基板１２ｓとを直接的に導通させている。
【００２０】
即ち、裏面電極１２ｂと電極パッド１４とがＩＣチップ１２内に形成されたｐ＋不純物層を通じて導通している。
このように、ＩＣチップ１２においては、ＩＣチップ１２の裏面電極１２ｂが当該金属ペースト１１を介してダイパッド１０ｄと同電位になっている。そして、ダイパッド１０ｄからＩＣチップ１２が剥離しても、ＩＣチップ１２の裏面電極１２ｂが、ダイパッド１０ｄから延在させたリードフレーム１０Ｌ、ボンディングワイヤ１６、電極パッド１４、ｐ−エピタキシャル層１２ｅｐ内のｐ＋層１２ｐ、ｐ＋型基板１２ｓを経由して、ダイパッド１０ｄと同電位になる。
【００２１】
発明者の事前の調査によれば、裏面電極１２ｂの表面に金（Ａｕ）鍍金が施されている場合、裏面電極１２ｂとダイパッド１０ｄとの接触材として、金属ペースト１１を用いると、加熱サイクルによって、裏面電極１２ｂとダイパッド１０ｄ間に隙間が生じることがある。
【００２２】
然るに、このような場合でも、裏面電極１２ｂは、ダイパッド１０ｄから延在させたリードフレーム１０Ｌ、ボンディングワイヤ１６、電極パッド１４、ｐ−エピタキシャル層１２ｅｐ内のｐ＋層１２ｐ、ｐ＋型基板１２ｓを経由して、裏面電極１２ｂを常にダイパッド１０ｄと同電位にすることができる。
【００２３】
尚、ＩＣチップ１２の半導体基板に混在させる不純物の導電型については、上記のｐ型とｎ型を入れ替えてもよい。
次に、機能ブロック図を用いて、ＩＣチップ１２の構成について説明する。
【００２４】
図３は半導体装置の機能ブロック図である。この図では、１チャネルの半導体装置１の機能ブロック図が例示されている。
ＩＣチップ１２には、入力サージ吸収回路、ノイズカット・レベルシフト回路、及びバッファ回路が集積化されて、１チップ化されている。これらの回路は、例えば、複数のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子が組み合わされたＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路により構成されている。そして、ＩＣチップ１２の各端子が上記電極パッド１３，１４の何れかに対応している。
【００２５】
ＶＢ端子は、例えば、バッテリ電源に接続されている。また、ＶＯＳ端子は、所定の電源電圧に接続されている。即ち、ＶＢ端子及びＶＯＳ端子は、電源端子である。また、ＩＣチップ１２のＩＮ端子−ＶＲ端子間には、プルアップ・プルダウン抵抗２０が接続されている。また、ＩＮ端子−ＧＮＤ間にはダイオード２１が接続され、ＶＢ端子−ＧＮＤ間には、ダイオード２２が接続されている。
【００２６】
このような半導体装置１を用いれば、例えば、ＩＮ端子に印加されたＥＳＤエネルギーは、ＩＮ端子−ＧＮＤ間に配置されたダイオード２１によって効率よく吸収される。当該ダイオード２１は、上述したように、ＩＣチップ１２の所定の上記電極パッド１３の下方に配置されている（図２参照）。
【００２７】
そして、ＥＳＤエネルギーが除去された電気信号は、ノイズカット・レベルシフト回路によって、ノイズが除去されて、所定の電圧に変換される。更に、信号は、バッファ回路によって、高周波ノイズの遮断等のフィルタリングがかけられて、ＯＵＴ端子に出力される。これにより、ＯＵＴ端子からはサージが抑制された電気信号が得られる。
【００２８】
このように、本実施の形態に係る半導体装置１によれば、接触材である金属ペースト１１を用いて、ＩＣチップ１２の裏面電極１２ｂとダイパッド１０ｄとを接触させている。このような構成であれば、ＩＣチップ１２に、加熱サイクルによって繰り返し応力が印加されても、金属ペースト１１によって、その応力を緩和することができる。これにより、裏面電極１２ｂとダイパッド１０ｄとは、剥がれ難くなっている。
【００２９】
また、仮に、裏面電極１２ｂとダイパッド１０ｄ間に隙間が形成して、裏面電極１２ｂとダイパッド１０ｄとが部分的に剥離したとしても、ＩＣチップ１２には、ダイパッド１０ｄから延在させたリードフレーム１０Ｌからボンディングワイヤ１６を経て、更に、電極パッド１４、ｐ＋層１２ｐ、並びにｐ＋型基板１２ｓという、予備ラインが備えられている。その結果、裏面電極１２ｂの電位は、常にダイパッド１０ｄと同電位に維持される。
【００３０】
即ち、ＩＣチップ１２は、裏面電極１２ｂとダイパッド１０ｄを導通させる二重の導通経路を有している。
尚、ＩＣチップ１２として、上記ｐ＋型基板１２ｓに代えて、ｎ＋型基板（図示しない）を用いた場合には、図２に例示する不純物層の導電型が反転される。そして、図４に示す半導体装置を構成することができる。
【００３１】
図４は半導体装置の別の機能ブロック図である。
例えば、入力サージ吸収回路のダイオード２１，２２を図４のように接続する。すなわち、ＩＮ端子−ＶＢ端子間にはダイオード２１が接続され、ＶＢ端子−ＧＮＤ間には、ダイオード２２が接続されている。
【００３２】
このように、ダイオード２１，２２は、ＩＣチップが形成される半導体基板の導電型によって、ＶＢ端子若しくはＧＮＤの何れかにに共通に接続される。
ここで、例えば図４に示す構成において、ＩＮ端子−ＧＮＤ間のサージは、ＩＮ端子→ダイオード２１（順方向）→ＶＢ端子→ダイオード２２（逆方向)→ＧＮＤという経路で流れサージが吸収される。
【００３３】
以上説明したように、図３または図４に示すＩＣチップ１２の２箇所にダイオードを挿入することで、サージを効果的に吸収できる。従って、半導体装置１を安定して作動させることができる。
【００３４】
また、本実施の形態に係る半導体装置においては、ＩＣチップ１２の素子構成を縦型とすることにより、横型パワー半導体素子を用いる場合に比べ、半導体装置の小型化を図ることができる。また、充分なＥＳＤサージ耐量を備えた半導体装置が実現する。
【００３５】
例えば、図５はＥＳＤサージ耐量の素子面積依存を説明する図である。
ここで、図５の横軸にはＩＣチップ１２に形成された素子面積（ｍｍ2）が示され、縦軸にはＥＳＤサージ耐量（Ｖ）が示されている。目盛りは対数で表示されている。
【００３６】
また、この図には、定格６０Ｖ耐圧である１５０ｐＦ−１５０Ω条件の縦型の素子と横型の素子の素子面積−ＥＳＤサージ耐量が示されている。
図示するように、ＥＳＤサージ耐量が約３ｋＶまでは、横型のＭＯＳＦＥＴにおいて、縦型のＭＯＳＦＥＴと同等のＥＳＤサージ耐量を得るには、縦型のＭＯＳＦＥＴの約３倍の面積を要することになる。
【００３７】
更に、ＥＳＤサージ耐量が３ｋＶを超過すると、横型のＭＯＳＦＥＴにおいては、縦型のＭＯＳＦＥＴと同等のＥＳＤサージ耐量を得るために、縦型のＭＯＳＦＥＴの約１０倍以上の面積を要してしまう。
【００３８】
これに対し、縦型のツェナーダイオードでは、縦型のＭＯＳＦＥＴよりも更に小面積で高耐性を有している。
例えば、ＥＳＤサージ耐量が約３ｋＶまでは、縦型のＭＯＳＦＥＴにおいて、縦型のツェナーダイオードと同等のＥＳＤサージ耐量を得るには、縦型のツェナーダイオードの約１．５倍の面積を要することになる。
【００３９】
更に、ＥＳＤサージ耐量が３ｋＶを超過すると、縦型のＭＯＳＦＥＴにおいては、縦型のツェナーダイオードと同等のＥＳＤサージ耐量を得るために、縦型のツェナーダイオードの約６〜１０倍以上の面積を要してしまう。
【００４０】
一方、縦型のツェナーダイオードを備えた横型のＭＯＳＦＥＴにおいては、素子面積に係わらず、ＥＳＤサージ耐量が一定になる領域があることが分かっている。
従って、本実施の形態のように、ＩＣチップ１２のダイオードの構成を縦型とすることにより、半導体装置の小型化を図ることができ、且つ、充分なＥＳＤサージ耐量を備えた半導体装置が実現する。
【００４１】
このように、本実施の形態によれば、電気的接続に関し、高信頼性であり、且つ小型の半導体装置１が実現する。
【図面の簡単な説明】
【００４２】
【図１】半導体装置の要部平面模式図である。
【図２】半導体装置の要部断面模式図である。
【図３】半導体装置の機能ブロック図である。
【図４】半導体装置の別の機能ブロック図である。
【図５】ＥＳＤサージ耐量の素子面積依存を説明する図である。
【符号の説明】
【００４３】
１  半導体装置
１０ｄ  ダイパッド
１０Ｌ  リードフレーム
１１  金属ペースト
１２  ＩＣチップ
１２ｅｐ  ｐ−エピタキシャル層
１２ｓ  ｐ＋型基板
１２ｎ  ｎ＋層
１２ｐ  ｐ＋層
１２ｂ  裏面電極
１３，１４  電極パッド
１５，１６  ボンディングワイヤ
２０  プルアップ・プルダウン抵抗
２１，２２  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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