(57)【要約】【課題】素子の微細化及び高集積化を妨げることなく、ＰＮ接合境界領域における金属シリサイド膜の断線を防止して、配線の高抵抗化を回避できるようにする。【解決手段】半導体装置は、半導体基板１０の上に形成され、導電性を有するシリコンからなるゲート電極と、該ゲート電極の上に形成されたニッケルシリサイド膜１７とを有している。ゲート電極は、少なくとも、Ｎ型の導電性を示す第１のゲート電極１４と、Ｐ型の導電性を示す第２のゲート電極１５と、第１のゲート電極１４及び第２のゲート電極１５の間に形成された第３のゲート電極１４ａとを有している。第３のゲート電極１４ａは第１のゲート電極１４と接続されると共に、第３のゲート電極１４ａの不純物の濃度は、第１のゲート電極１４のＮ型不純物の濃度よりも低い。【選択図】 図１
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【特許請求の範囲】
【請求項１】
半導体基板の上に形成され、導電性を有するシリコンからなる配線と、
前記配線の上に形成された金属シリサイド膜とを備え、
前記配線は、Ｎ型の導電性を示す第１領域と、Ｐ型の導電性を示す第２領域と、前記第１領域と前記第２領域との間に形成された第３領域とを有し、
前記第３領域は前記第１領域及び前記第２領域とに接続されると共に、前記第３領域の不純物の濃度は、前記第１領域のＮ型不純物の濃度及び前記第２領域のＰ型不純物の濃度よりも低いことを特徴とする半導体装置。
【請求項２】
前記第１領域は、Ｎチャネル型トランジスタのゲート電極であり、
前記第２領域は、Ｐチャネル型トランジスタのゲート電極であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３領域は、前記第１領域と接続され且つＮ型の導電性を示す第４領域と、前記第２領域と接続され且つＰ型の導電性を示す第５領域とからなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第３領域における前記第１領域と前記第２領域とを接続する方向の長さは、マスク合わせ工程における重ね合わせ寸法以上であることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記金属シリサイド膜は、ニッケルシリサイド、チタンシリサイド又はコバルトシリサイドからなることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
半導体基板の上にシリコンからなる配線形成膜を形成する工程（ａ）と、
前記配線形成膜の第１領域を開口する第１マスク膜を用いて、前記配線形成膜の前記第１領域に第１導電型の不純物を導入する工程（ｂ）と、
前記配線形成膜における前記第１領域と隣接する第２領域を開口する第２マスク膜を用いて、前記配線形成膜の前記第２領域に第２導電型の不純物を導入する工程（ｃ）と、
前記配線形成膜の前記第２領域と、前記配線形成膜の前記第１領域における前記第２領域との境界部と接する一部の領域である第３領域を覆うと共に、前記第１領域の残部を開口する第３マスク膜を用いて、前記配線形成膜における前記第１領域の残部に第１導電型の不純物を導入する工程（ｄ）と、
前記配線形成膜に対して熱処理を行うことにより、前記第１領域、第２領域及び第３領域に導入された各不純物を活性化する工程（ｅ）と、
前記配線形成膜の上に金属シリサイド膜を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１領域は、Ｎチャネル型トランジスタのゲート電極であり、
前記第２領域は、Ｐチャネル型トランジスタのゲート電極であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第３領域における前記第２領域との境界部から前記第１領域側への長さは、マスク合わせ工程における重ね合わせ寸法以上であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）と前記工程（ｅ）との間に、
前記配線形成膜の前記第１領域と、前記配線形成膜の前記第２領域における前記第１領域との境界部と接する一部の領域である第４領域を覆うと共に、前記第２領域の残部を開口する第４マスク膜を用いて、前記配線形成膜における前記第２領域の残部に第２導電型の不純物を導入する工程（ｇ）をさらに備え、
前記工程（ｅ）において、前記配線形成膜の前記第４領域に導入された不純物をも活性化することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項１０】
前記第３領域における前記第２領域との境界部から前記第１領域側への長さ、及び前記第４領域における前記第１領域との境界部から前記第２領域側への長さは、いずれもマスク合わせ工程における重ね合わせ寸法以上であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記金属シリサイド膜は、ニッケルシリサイド、チタンシリサイド又はコバルトシリサイドであることを特徴とする請求項６〜１０のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に上部に金属シリサイド膜を備えた配線を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにおいて、Ｎチャネル型ＭＯＳトランジスタのゲート電極にはＮ型不純物を注入したシリコン電極を用い、Ｐチャネル型ＭＯＳトランジスタのゲート電極にはＰ型不純物を注入したシリコン電極を用いるデュアルゲート構造が採用されている。
【０００３】
このようなデュアルゲート構造を有する半導体装置において、シリコンからなるゲート電極におけるＮチャネル領域とＰチャネル領域とが互いに接続する境界領域では、Ｎチャネル領域とＰチャネル領域との不純物濃度の影響により抵抗値が上昇することにより、回路の動作速度が遅延するなどの集積回路の性能が阻害されるという問題がある。
【０００４】
この問題を解決すべく、従来は、ゲート電極の上部を金属シリサイド化することにより、ゲート電極の抵抗を小さくする方法が提案され、多くの改良がなされている（例えば、特許文献１を参照。）。
【０００５】
（第１の従来例）
図４（ａ）〜図４（ｆ）は第１の従来例に係るゲート電極の上部を金属シリサイド化してゲート電極の抵抗を下げる半導体装置の製造方法の工程順の断面構成を示している。ここでは、ゲート幅方向の断面であって、金属シリサイド膜が形成されたデュアルゲート構造を有する半導体装置の製造方法を示している。
【０００６】
まず、図４（ａ）に示すように、シリコンからなる半導体基板１００の上部に形成した活性領域を取り囲み、且つＮチャネル型ＭＯＳトランジスタ領域ＡとＰチャネル型ＭＯＳトランジスタ領域Ｂとを分離する素子分離領域１０１を形成する。その後、半導体基板１００の上にゲート絶縁膜１０２と多結晶シリコン膜１０３とを順次形成する。
【０００７】
次に、図４（ｂ）に示すように、多結晶シリコン膜１０３の上に、Ｐチャネル型ＭＯＳトランジスタ領域Ｂを覆い、且つＮチャネル型ＭＯＳトランジスタ領域Ａを開口する開口パターンを有する第１のレジスト膜１０４を形成し、形成した第１のレジスト膜１０４をマスクとして、多結晶シリコン膜１０３のＮチャネル型ＭＯＳトランジスタ領域ＡにＮ型不純物であるリン（Ｐ＋）イオンをイオン注入する。その後、第１のレジスト膜１０４を除去する。
【０００８】
次に、図４（ｃ）に示すように、多結晶シリコン膜１０３の上に、Ｎチャネル型ＭＯＳトランジスタ領域Ａを覆い、且つＰチャネル型ＭＯＳトランジスタ領域Ｂを開口する開口パターンを有する第２のレジスト膜１０５を形成し、形成した第２のレジスト膜１０５をマスクとして、多結晶シリコン膜１０３のＰチャネル型ＭＯＳトランジスタ領域ＢにＰ型不純物であるボロン（Ｂ＋）イオンをイオン注入する。その後、第２のレジスト膜１０５を除去する。
【０００９】
次に、図４（ｄ）に示すように、半導体基板１００に対して熱処理を行って、多結晶シリコン膜１０３に注入された各不純物イオンを活性化することにより、多結晶シリコン膜１０３からＮ型多結晶シリコン領域１０３ａとＰ型多結晶シリコン領域１０３ｂとを形成する。このとき、多結晶シリコン膜１０３におけるリンイオンとボロンイオンとが拡散して、多結晶シリコン膜１０３におけるＮチャネル型ＭＯＳトランジスタ領域ＡとＰチャネル型ＭＯＳトランジスタ領域Ｂとの境界部にＰＮ接合境界領域Ｃが形成される。
【００１０】
次に、図４（ｅ）に示すように、多結晶シリコン膜１０３の上に、Ｎ型多結晶シリコン領域１０３ａとＰ型多結晶シリコン領域１０３ｂとに跨るように金属膜１１２を堆積する。
【００１１】
次に、図４（ｆ）に示すように、公知のサリサイド形成技術により、Ｎ型多結晶シリコン領域１０３ａとＰ型多結晶シリコン領域１０３ｂとに跨る金属シリサイド膜１１２Ａを形成する。
【００１２】
しかしながら、前記の第１の従来例に係る製造方法では、金属シリサイド膜１１２Ａの配線幅が小さくなると、金属シリサイド膜１１２が凝集してしまい、金属シリサイド膜１１２に断線が生じやすくなる。特にデュアルゲート構造では、多結晶シリコン膜１０３のＰＮ接合境界領域Ｃをシリサイド化した金属シリサイド膜１１２Ａに、不純物濃度が影響してシリサイド化反応が遅くなり、金属シリサイド膜１１２Ａの膜厚が薄くなる結果、抵抗上昇や断線が生じやすい。
【００１３】
このように、ＰＮ接合境界領域Ｃにおいて金属シリサイド膜１１２Ａに断線が発生すると、多結晶シリコン膜１０３のＰＮ接合に逆バイアスが印加された場合に抵抗上昇が生じ、ゲート電極が極めて高抵抗になるという問題がある。
【００１４】
そこで、このような金属シリサイド膜の断線によるゲート電極の高抵抗化を回避するために、図５に示す他の構成が提案されている（例えば、特許文献２を参照。）。
【００１５】
（第２の従来例）
図５は第２の従来例に係るＮチャネル型ＭＯＳトランジスタ領域とＰチャネル型トランジスタ領域とを有するデュアルゲートトランジスタの平面構成を示している。
【００１６】
図５に示すように、Ｐチャネル型トランジスタ領域１の上に配されたＰ型ゲート電極４と、Ｎチャネル型ＭＯＳトランジスタ領域３の上に配されたＮ型ゲート電極５との境界部に、不純物を注入しないノンドープ領域８を設けることにより、シリサイド形成時の不純物濃度による影響を回避して金属シリサイド膜の薄膜化を防止している。
【特許文献１】特開昭５９−２１３１５６号公報
【特許文献２】特開平１０−０１２７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、前記の第２の従来例に係る製造方法は、ＰＮ接合境界領域にノンドープ領域を設けてはいるものの、熱処理時のノンドープ領域への不純物拡散が大きいため、熱処理後には実質的にノンドープ領域が非常に小さくなっているか又は消失するおそれがある。
【００１８】
このため、熱処理後においてもノンドープ領域を確保するには、ノンドープ領域を大きく設定する必要があり、素子の微細化及び高集積化を妨げるという問題がある。
【００１９】
本発明は、前記従来の問題に鑑み、素子の微細化及び高集積化を妨げることなく、ＰＮ接合境界領域における金属シリサイド膜の断線を防止して、配線の高抵抗化を回避できるようにすることを目的とする。
【課題を解決するための手段】
【００２０】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、デュアルゲート構造におけるＮチャネル型トランジスタ領域とＰチャネル型ＭＯＳトランジスタ領域との境界部に、不純物が低濃度にドープされた領域を設ける構成とする。
【００２１】
具体的に、本発明に係る半導体装置は、半導体基板の上に形成され、導電性を有するシリコンからなる配線と、配線の上に形成された金属シリサイド膜とを備え、配線は、Ｎ型の導電性を示す第１領域と、Ｐ型の導電性を示す第２領域と、第１領域と第２領域との間に形成された第３領域とを有し、第３領域は第１領域及び第２領域とに接続されると共に、第３領域の不純物の濃度は、第１領域のＮ型不純物の濃度及び第２領域のＰ型不純物の濃度よりも低いことを特徴とする。
【００２２】
本発明の半導体装置によると、第１領域と第２領域との接続部、すなわちＰＮ接合境界領域である第３領域の不純物の濃度が、第１領域のＮ型不純物の濃度及び第２領域のＰ型不純物の濃度よりも低いため、金属シリサイド膜の薄膜化を抑制することができる。このため、金属シリサイド膜の断線を防止することができるので、配線の高抵抗化を回避することができる。
【００２３】
本発明の半導体装置において、第１領域は、Ｎチャネル型トランジスタのゲート電極であり、第２領域は、Ｐチャネル型トランジスタのゲート電極であることが好ましい。
【００２４】
本発明の半導体装置において、第３領域は、第１領域と接続され且つＮ型の導電性を示す第４領域と、第２領域と接続され且つＰ型の導電性を示す第５領域とからなることが好ましい。
【００２５】
本発明の半導体装置において、第３領域における第１領域と第２領域とを接続する方向の長さは、マスク合わせ工程における重ね合わせ寸法以上であることが好ましい。
【００２６】
本発明の半導体装置において、金属シリサイド膜は、ニッケルシリサイド、チタンシリサイド又はコバルトシリサイドからなることが好ましい。
【００２７】
本発明に係る半導体装置の製造方法は、半導体基板の上にシリコンからなる配線形成膜を形成する工程（ａ）と、配線形成膜の第１領域を開口する第１マスク膜を用いて、配線形成膜の第１領域に第１導電型の不純物を導入する工程（ｂ）と、配線形成膜における第１領域と隣接する第２領域を開口する第２マスク膜を用いて、配線形成膜の第２領域に第２導電型の不純物を導入する工程（ｃ）と、配線形成膜の第２領域と、配線形成膜の第１領域における第２領域との境界部と接する一部の領域である第３領域を覆うと共に、第１領域の残部を開口する第３マスク膜を用いて、配線形成膜における第１領域の残部に第１導電型の不純物を導入する工程（ｄ）と、配線形成膜に対して熱処理を行うことにより、第１領域、第２領域及び第３領域に導入された各不純物を活性化する工程（ｅ）と、配線形成膜の上に金属シリサイド膜を形成する工程（ｆ）とを備えていることを特徴とする。
【００２８】
本発明の半導体装置の製造方法によると、シリコンからなる配線形成膜における第１領域の一部の領域である第３の領域の不純物濃度は、工程（ｄ）においてマスクされているため、第１の領域の不純物濃度よりも低くなる。このため、金属シリサイド膜の薄膜化を抑制することができるので、金属シリサイド膜の断線を防止することができるようになり、その結果、配線の高抵抗化を回避することができる。
【００２９】
本発明の半導体装置の製造方法において、第１領域は、Ｎチャネル型トランジスタのゲート電極であり、第２領域は、Ｐチャネル型トランジスタのゲート電極であることが好ましい。
【００３０】
本発明の半導体装置の製造方法において、第３領域における第２領域との境界部から第１領域側への長さは、マスク合わせ工程における重ね合わせ寸法以上であることが好ましい。
【００３１】
本発明の半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、配線形成膜の第１領域と、配線形成膜の第２領域における第１領域との境界部と接する一部の領域である第４領域を覆うと共に、第２領域の残部を開口する第４マスク膜を用いて、配線形成膜における第２領域の残部に第２導電型の不純物を導入する工程（ｇ）をさらに備え、工程（ｅ）において、配線形成膜の第４領域に導入された不純物をも活性化することが好ましい。
【００３２】
本発明の半導体装置の製造方法において、第３領域における第２領域との境界部から第１領域側への長さ、及び第４領域における第１領域との境界部から第２領域側への長さは、いずれもマスク合わせ工程における重ね合わせ寸法以上であることが好ましい。
【００３３】
本発明の半導体装置の製造方法において、金属シリサイド膜は、ニッケルシリサイド、チタンシリサイド又はコバルトシリサイドであることが好ましい。
【発明の効果】
【００３４】
本発明に係る半導体装置及びその製造方法によると、金属シリサイド膜の薄膜化を抑制することができ、金属シリサイド膜の断線を防止することができるので、配線の高抵抗化を回避することができる。
【発明を実施するための最良の形態】
【００３５】
（一実施形態）
本発明の一実施形態について図面を参照しながら説明する。
【００３６】
図１（ａ）は本発明の一実施形態に係る半導体装置の平面構成を示し、図１（ｂ）は図１（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００３７】
図１（ａ）に示すように、本実施形態に係る半導体装置は、Ｎチャネル型ＭＯＳトランジスタ領域ＡとＰチャネル型トランジスタ領域Ｂとを有するデュアルゲートトランジスタである。なお、図１（ａ）においては、説明のため、ゲート電極の上部に設けられた金属シリサイド膜を省略している。
【００３８】
図１（ａ）及び図１（ｂ）に示すように、Ｎチャネル型ＭＯＳトランジスタ領域Ａには、シリコンからなる半導体基板１０の上部に形成された素子分離領域１１によってその周囲を囲まれ、Ｎ型不純物拡散層からなるソースドレイン領域として機能するＮ型活性領域１２と、該Ｎ型活性領域１２及び素子分離領域１１の上に跨って形成され、Ｎ型不純物を含む多結晶シリコンからなる第１のゲート電極１４とが配置されている。
【００３９】
同様に、Ｐチャネル型ＭＯＳトランジスタ領域Ｂは、素子分離領域１１によってその周囲を囲まれ、Ｐ型不純物拡散層からなるソースドレイン領域として機能するＰ型活性領域１３と、該Ｐ型活性領域１３及び素子分離領域１１の上に跨って形成され、Ｐ型不純物を含む多結晶シリコンからなる第２のゲート電極１５とが配置されている。
【００４０】
半導体基板１０の主面上におけるＮ型活性領域１２と第１のゲート電極１４との間及びＰ型活性領域１３と第２のゲート電極１５との間には、例えば酸化シリコンからなるゲート絶縁膜１６がそれぞれ形成されている。
【００４１】
Ｎチャネル型ＭＯＳトランジスタ領域ＡとＰチャネル型ＭＯＳトランジスタ領域Ｂとに跨るデュアルゲートにおける第１のゲート電極１４と第２のゲート電極１５との間には、Ｎ型不純物を含む多結晶シリコンからなり、第１のゲート電極１４と隣接する第３のゲート電極１４ａと、Ｐ型不純物を含む多結晶シリコンからなり、第２のゲート電極１５と隣接する第４のゲート電極１５ａとが形成されており、第３のゲート電極１４ａと第４のゲート電極１５ａとがＰＮ接合境界領域Ｃを形成するように互いに接している。
【００４２】
本実施形態の特徴として、第３のゲート電極１４ａのＮ型不純物の濃度は、第１のゲート電極１４のＮ型不純物の濃度よりも低濃度であり、且つ、第４のゲート電極１５ａのＰ型不純物の濃度は第２のゲート電極１５のＰ型不純物の濃度よりも低濃度である。
【００４３】
また、図１（ｂ）に示すように、第１のゲート電極１４、第２のゲート１５、第３のゲート電極１４ａ及び第４のゲート電極１５ａの上部には、例えばニッケルシリサイド膜１７が形成されている。
【００４４】
以下、前記のように構成された本実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００４５】
図２（ａ）〜図２（ｄ）及び図３（ａ）〜図３（ｄ）は本実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４６】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１０の上部に、Ｎ型活性領域１２及びＰ型活性領域１３をそれぞれ囲むと共に、Ｎチャネル型トランジスタ領域ＡとＰチャネル型トランジスタ領域Ｂとを分離するシャロウトレンチアイソレーション（ＳＴＩ）からなる素子分離領域１１を形成する。その後、例えば熱酸化法により、半導体基板１０の主面上に厚さが２ｎｍの酸化シリコンからなるゲート絶縁膜１６を形成する。続いて、化学的気相堆積（ＣＶＤ）法により、半導体基板１０の上にゲート絶縁膜１６及び素子分離領域１１を含む全面にわたって、厚さが２００ｎｍの多結晶シリコン膜２０を形成する。
【００４７】
次に、図２（ｂ）に示すように、リソグラフィ法により、多結晶シリコン膜２０の上に、Ｎチャネル型トランジスタ領域Ａに開口部を持つ第１のレジスト膜２１を形成し、形成した第１のレジスト膜２１をマスクとして、多結晶シリコン膜２０のＮチャネル型トランジスタ領域Ａに、Ｎ型不純物であるリン（Ｐ＋）イオンを注入エネルギーが２０ｋｅＶで、ドーズ量が５×１０１５／ｃｍ２の注入条件でイオン注入する。その後、第１のレジスト膜２１を除去する。
【００４８】
次に、図２（ｃ）に示すように、リソグラフィ法により、多結晶シリコン膜２０の上に、Ｐチャネル型トランジスタ領域Ｂに開口部を持つ第２のレジスト膜２２を形成し、形成した第２のレジスト膜２２をマスクとして、多結晶シリコン膜２０のＰチャネル型トランジスタ領域Ｂに、Ｐ型不純物であるボロン（Ｂ＋）イオンを注入エネルギーが２ｋｅＶで、ドーズ量が２×１０１５／ｃｍ２の注入条件でイオン注入する。続いて、第２のレジスト膜２２を除去した後、リソグラフィ法及びドライエッチング法により、多結晶シリコン膜２０を、図１（ａ）に示すようなゲート電極形状にパターニングする。
【００４９】
次に、図２（ｄ）に示すように、多結晶シリコン膜２０の上に、第１のレジスト膜２１よりもＮチャネル型トランジスタ領域Ａの上の開口幅を、該Ｎチャネル型トランジスタ領域Ａ側に１０ｎｍ程度小さくすることにより、Ｐチャネル型トランジスタ領域Ｂ及び該Ｐチャネル型トランジスタ領域ＢとＮチャネル型トランジスタ領域Ａとの境界部であるＰＮ接合境界領域Ｃを覆う第３のレジスト膜２３を形成する。続いて、形成した第３のレジスト膜２３をマスクとして、多結晶シリコン膜２０のＮチャネル型トランジスタ領域Ａに、リン（Ｐ＋）イオンを注入エネルギーが２０ｋｅＶで、ドーズ量が１×１０１５／ｃｍ２の注入条件でイオン注入する。その後、第３のレジスト膜２３を除去する。
【００５０】
次に、図３（ａ）に示すように、多結晶シリコン膜２０の上に、第２のレジスト膜２２よりもＰチャネル型トランジスタ領域Ｂの上の開口幅を、該Ｐチャネル型トランジスタ領域Ｂ側に１０ｎｍ程度小さくすることにより、Ｎチャネル型トランジスタ領域Ａ及びＰＮ接合境界領域Ｃを覆う第４のレジスト膜２４を形成する。続いて、形成した第４のレジスト膜２４をマスクとして、多結晶シリコン膜２０のＰチャネル型トランジスタ領域Ｂに、ボロン（Ｂ＋）イオンを注入エネルギーが２ｋｅＶで、ドーズ量が１×１０１５／ｃｍ２の注入条件でイオン注入する。その後、第４のレジスト膜２４を除去する。
【００５１】
次に、図３（ｂ）に示すように、半導体基板１０に熱処理を行って、多結晶シリコン膜２０に注入された各不純物を活性化する。この熱処理によって、多結晶シリコン膜２０に注入されたリンイオンとボロンイオンとが拡散して、多結晶シリコン膜２０のＮチャネル型トランジスタ領域Ａには、Ｎ型多結晶シリコン領域からなる第１のゲート電極１４が形成され、多結晶シリコン膜２０のＰチャネル型トランジスタ領域Ｂには、Ｐ型多結晶シリコン領域からなる第２のゲート電極１５が形成される。また、多結晶シリコン膜２０のＰＮ接合境界領域ＣにおけるＮチャネル型トランジスタ領域Ａ側には、第１のゲート電極１４よりもＮ型不純物の濃度が低い第３のゲート電極１４ａが形成され、ＰＮ接合境界領域ＣにおけるＰチャネル型トランジスタ領域Ｂ側には、第２のゲート電極１５よりもＰ型不純物の濃度が低い第４のゲート電極１５ａが形成される。
【００５２】
次に、図３（ｃ）に示すように、真空蒸着法又はスパッタ法により、各ゲート電極１４、１４ａ、１５及び１５ａの上の全面に、金属膜として、例えば厚さが１０ｎｍのニッケル（Ｎｉ）膜１７Ａを堆積する。このとき、ニッケル膜１７Ａの上に窒化チタン（ＴｉＮ）膜を堆積してもよい。
【００５３】
次に、図３（ｄ）に示すように、半導体基板１０に対して、温度が４３０℃で、３０秒間の第１の短時間熱処理（急速熱処理）を施して、各ゲート電極１４、１５等を構成するシリコンとその上に堆積したニッケルとを反応させることにより、各ゲート電極１４、１４ａ、１５及び１５ａの上部にニッケルシリサイド（ＮｉＳｉ）膜１７を形成する。続いて、硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）との混合液等の溶液を用いて、未反応のニッケル膜１７Ａを選択的に除去する。その後、半導体基板１０に温度が８５０℃で、６０秒間の第２の短時間熱処理を行う。
【００５４】
以上により、本実施形態に係るデュアルゲート構造を有する半導体装置を得ることができる。
【００５５】
なお、本実施形態においては、Ｎチャネル型トランジスタ領域ＡとＰチャネル型トランジスタ領域ＢとのＰＮ接合境界領域Ｃにおいて、Ｎチャネル型トランジスタ領域Ａの第１のゲート電極１４と接する第３のゲート電極１４ａのＮ型不純物の濃度を第１のゲート電極１４の濃度よりも低くすると共に、Ｐチャネル型トランジスタ領域Ｂの第２のゲート電極１５と接する第４のゲート電極１５ａのＰ型不純物の濃度を第２のゲート電極１５の濃度よりも低くしている。しかしながら、本発明は、第３のゲート電極１４ａの不純物濃度のみを第１のゲート電極１４の不純物濃度よりも低くしてもよく、逆に、第４のゲート電極１４ａの不純物濃度のみを第２のゲート電極１５の不純物濃度よりも低くしてもよい。
【００５６】
また、本実施形態においては、Ｎ型不純物であるリンイオンを注入した後、Ｐ型不純物であるボロンイオンを注入しているが、これとは逆に、ボロンイオンを注入した後にリンイオンを注入してもよい。また、リンイオンとボロンイオンとを交互に２回ずつ注入するのではなく、リンイオンとボロンイオンのうち、いずれか一方のイオンを連続して注入した後に、他方のイオンを連続して注入してもよい。
【００５７】
また、ＰＮ接合境界領域Ｃを覆う第３のレジスト膜２３及び第４のレジスト膜２４におけるＰＮ接合境界領域Ｃを覆う部分の寸法は、１０ｎｍとしたが、マスク合わせ工程における重ね合わせ精度以上であることが望ましい。
【００５８】
なお、上記の実施形態において、ＰＮ接合境界領域Ｃにおける不純物濃度が、リンイオンなら６×１０１5／ｃｍ２以上、ボロンイオンなら３×１０１5／ｃｍ２以上であると、シリサイド化の反応速度が遅くなる。特に、高融点金属にニッケルを使用した場合に反応が遅くなる。
【００５９】
以上説明したように、本実施形態に係る半導体装置は、図３（ｂ）に示したように、Ｎチャネル型トランジスタ領域ＡとＰチャネル型トランジスタ領域ＢとのＰＮ接合境界領域Ｃの不純物濃度は、他の領域よりも低く形成される。
【００６０】
より具体的には、ＰＮ接合境界領域Ｃにおける、第３のゲート電極１４ａのＮ型不純物の濃度が第１のゲート電極１４のＮ型不純物の濃度よりも低く、且つ第４のゲート電極１５ａのＰ型不純物の濃度が第２のゲート電極１５のＰ型不純物の濃度よりも低い構成であるため、ＰＮ接合境界領域Ｃの上に形成されるニッケルシリサイド膜１７の膜厚が薄くなることを防止できるので、ＰＮ接合境界領域Ｃにおけるニッケルシリサイド膜１７の断線を防止することができる。
【００６１】
従って、第２の従来例のようなＰＮ接合境界領域に不純物を全く注入しないノンドープ領域を形成することにより、ニッケルシリサイド膜のＰＮ接合境界領域での断線を防止する手法と比べて、トランジスタの占有面積を増大させることなく、集積回路不良を防止することができる。
【００６２】
なお、本実施形態においては、半導体装置としてＮチャネル型ＭＯＳトランジスタ領域ＡとＰチャネル型トランジスタ領域Ｂとを有するデュアルゲートトランジスタを説明したが、この構成に限定されず、例えば、半導体基板上に形成され、Ｎ型シリコン膜とＰ型シリコン膜とが接続したシリコン膜からなる配線であっても、同様の効果を得ることができる。
【００６３】
また、ＰＮ接合境界領域Ｃにおける金属シリサイド膜の断線は、配線長には依存しないが、配線幅は狭くなる程発生しやすい。具体的には、配線幅が６０ｎｍ以下では発生しやすく、従って、配線幅が６０ｎｍ以下の場合により大きい効果を得ることができる。
【００６４】
また、本実施形態においては、金属シリサイド膜としてニッケルシリサイドを用いたが、チタン（Ｔｉ）又はコバルト（Ｃｏ）等のシリサイドを形成可能な高融点金属を用いても構わない。
【００６５】
また、前述したように、ＰＮ接合境界領域Ｃの長さ方向（ゲート幅方向）の寸法、すなわち第３のゲート電極１４ａ及び第４のゲート電極１５ａのゲート幅方向の寸法は、マスク合わせ工程における重ね合わせ精度以上であることが望ましい。また、通常、第３のゲート電極１４ａ及び第４のゲート電極１５ａのドーズ量は２×１０１５／ｃｍ２程度であることが望ましい。  
【産業上の利用可能性】
【００６６】
本発明に係る半導体装置及びその製造方法は、素子の微細化及び高集積化を妨げることなく、ＰＮ接合境界領域における金属シリサイド膜の断線を防止し、配線の高抵抗化を回避でき、特に金属シリサイド膜を備えたデュアルゲート構造の半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００６７】
【図１】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置を模式的に示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程順の断面図である。
【図３】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を模式的に示す工程順の断面図である。
【図４】（ａ）〜（ｆ）は第１の従来例に係る半導体装置の製造方法を模式的に示す工程順の断面図である。
【図５】第２の従来例に係る半導体装置を示す平面図である。
【符号の説明】
【００６８】
Ａ      Ｎチャネル型ＭＯＳトランジスタ領域
Ｂ      Ｐチャネル型ＭＯＳトランジスタ領域
Ｃ      ＰＮ接合境界領域
１０    半導体基板
１１    素子分離領域
１２    Ｎ型活性領域
１３    Ｐ型活性領域
１４    第１のゲート電極
１５    第２のゲート電極
１４ａ  第３のゲート電極
１５ａ  第４のゲート電極
１６    ゲート絶縁膜
１７    ニッケルシリサイド膜
１７Ａ  ニッケル膜
２０    多結晶シリコン膜
２１    第１のレジスト膜
２２    第２のレジスト膜
２３    第３のレジスト膜
２４    第４のレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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