(57)【要約】【課題】移動度の高い単結晶の化合物半導体薄膜からなるホール素子を得る。【解決手段】半導体薄膜形成用の支持基板に、第１シリコン層１１の一方の面側に酸化皮膜よりなる絶縁層１２を介して第１シリコン層１１よりも薄層の第２シリコン層１３が形成されているＳＯＩ基板を用い、第２シリコン層１３上に単結晶の化合物半導体薄膜１４を形成して４層構造の積層体１０Ｂとし、積層体１０Ｂの化合物半導体薄膜１４側に接着剤２２を介してコア基板２１をさらに積層したのち、ＳＯＩ基板を除去して化合物半導体薄膜１４を露出させ、露出した化合物半導体薄膜１４を所定にパターニングして複数の素子チップを作成し、その各素子チップにそれぞれ一対の入力用電極と出力用電極とを含む電極部を形成したのち、コア基板をダイシングして複数のホール素子を得る。【選択図】図１ｃ
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【特許請求の範囲】
【請求項１】
半導体薄膜形成用の支持基板に、第１シリコン層の一方の面側に酸化皮膜よりなる絶縁層を介して上記第１シリコン層よりも薄層の第２シリコン層が形成されているＳＯＩ基板を用い、
上記第２シリコン層上にホール素子に用いられる単結晶の化合物半導体薄膜を形成して４層構造の積層体とし、上記積層体の化合物半導体薄膜側に接着剤を介してホール素子のコア基板をさらに積層したのち、上記ＳＯＩ基板を除去して上記化合物半導体薄膜を露出させ、露出した上記化合物半導体薄膜を所定にパターニングして複数の素子チップを作成し、上記各素子チップにそれぞれ一対の入力用電極と出力用電極とを含む電極部を形成したのち、上記コア基板をダイシングして複数のホール素子を得ることを特徴とするホール素子の製造方法。
【請求項２】
上記ＳＯＩ基板の除去を上記第１シリコン層側から行い、上記第１シリコン層は研磨もしくはウェットエッチングにより除去し、上記絶縁層は所定のエッチングにより除去し、上記第２シリコン層についてはガスエッチングにより除去することを特徴とする請求項１に記載のホール素子の製造方法。
【請求項３】
上記第２シリコン層をガスエッチングして上記ＳＯＩ基板を除去することを特徴とする請求項１に記載のホール素子の製造方法。
【請求項４】
上記コア基板に磁性体を用いることを特徴とする請求項１ないし３のいずれか１項に記載のホール素子の製造方法。
【請求項５】
請求項１ないし請求項４のいずれか１項に記載のホール素子の製造方法より製造されたホール素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子の製造方法に関し、さらに詳しく言えば、移動度の高い化合物半導体膜からなるホール素子の製造方法に関するものである。
【背景技術】
【０００２】
ホール素子は、厚さが数μｍの化合物半導体薄膜で形成され、ホール効果を利用して電界や磁界を電気信号に変換して出力する磁気センサであり、通常、化合物半導体薄膜にはＩｎＳｂあるいはＩｎＡｓ等が用いられている。
【０００３】
その製造方法には、いくつかの方法が知られているが、例えば特許文献１に記載されている発明では、まず、図２ａに示すように、シリコンウエハー２６を支持体とし、このシリコンウエハー２６の一方の面側に酸化処理を施して二酸化シリコンの薄い絶縁層２８を形成する。そして、この絶縁層２８上に化合物半導体薄膜３０を形成する。
【０００４】
次に、図２ｂに示すように、化合物半導体薄膜３０にフォトリソグラフィ等により素子３２を形成するとともに、素子３２の周りに入力用電極および出力用電極として用いられるオーミック電極３４を形成する。
【０００５】
そして、図２ｃに示すように、Ｓｉ３Ｎ４（窒化ケイ素）等により、素子３２とオーミック電極３４とを覆う絶縁膜３６を形成したのち、図２ｄに示すように、その絶縁膜３６上に接着剤層４０を介して素子基板３８を接着する。
【０００６】
次に、図２ｅに示すように、シリコンウエハー２６をエッチングにより除去して、絶縁層２８を露出させたのち、絶縁層２８をエッチングして、図２ｆに示すように、電極形成用の穴４２を開ける。
【０００７】
その後、図２ｇに示すように、穴４２を埋めるようにオーミック電極３４の電極端子４４を形成し、残りの絶縁層２８上に絶縁膜４６を形成する。電気的特性試験を行ったのちに、最終工程として、一点鎖線４８の位置でダイシングして個々のホール素子を得る。
【０００８】
この製造方法によれば、シリコンウエハー２６上に表面酸化によって二酸化シリコンの絶縁層２８を形成するようにしているため、薄膜でありながら緻密で絶縁性能に優れた絶縁膜が得られ、これにより素子全体の薄型化と低磁気抵抗化とがはかれる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第３１６１６１０号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来技術では、化合物半導体薄膜３０を多結晶構造である絶縁層２８上で形成しているため、移動度の高い単結晶の化合物半導体薄膜が得られず、これがより高感度化をはかることを困難にしている。
【００１１】
したがって、本発明の課題は、移動度の高い単結晶の化合物半導体薄膜からなるホール素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明のホール素子の製造方法は、半導体薄膜形成用の支持基板に、第１シリコン層の一方の面側に酸化皮膜よりなる絶縁層を介して上記第１シリコン層よりも薄層の第２シリコン層が形成されているＳＯＩ基板を用い、上記第２シリコン層上にホール素子に用いられる単結晶の化合物半導体薄膜を形成して４層構造の積層体とし、上記積層体の化合物半導体薄膜側に接着剤を介してホール素子のコア基板をさらに積層したのち、上記ＳＯＩ基板を除去して上記化合物半導体薄膜を露出させ、露出した上記化合物半導体薄膜を所定にパターニングして複数の素子チップを作成し、上記各素子チップにそれぞれ一対の入力用電極と出力用電極とを含む電極部を形成したのち、上記コア基板をダイシングして複数のホール素子を得ることを特徴としている。
【００１３】
本発明において、上記ＳＯＩ基板の除去を上記第１シリコン層側から行い、上記第１シリコン層は研磨もしくはウェットエッチングにより除去し、上記絶縁層は所定のエッチングにより除去し、上記第２シリコン層についてはガスエッチングにより除去することが好ましい。
【００１４】
これとは別の態様として、上記第２シリコン層をガスエッチングして上記ＳＯＩ基板を一気に除去することもできる。
【００１５】
上記コア基板は、非磁性体であってもよいが、フェライト等の磁性体が好ましく用いられる。
【００１６】
本発明には、本発明の製造方法より製造されたホール素子も含まれる。
【発明の効果】
【００１７】
本発明によれば、半導体薄膜形成用の支持基板に、第１シリコン層の一方の面側に酸化皮膜よりなる絶縁層を介して第１シリコン層よりも薄層の第２シリコン層が形成されているＳＯＩ基板を用い、その第２シリコン層上に化合物半導体薄膜を形成するようにしたことにより、単結晶で移動度の高い化合物半導体薄膜からなるホール素子を得ることができる。
【００１８】
また、ＳＯＩ基板を除去して化合物半導体薄膜を露出させる際、第２シリコン層については、その厚さが薄いことから、化合物半導体薄膜にストレスをかけることなく、ガスエッチングにより容易に除去することができる。
【図面の簡単な説明】
【００１９】
【図１ａ】本発明に適用されるＳＯＩ基板を示す模式的な断面図。
【図１ｂ】上記ＳＯＩ基板に化合物半導体薄膜を形成した状態を示す模式的な断面図。
【図１ｃ】上記化合物半導体薄膜上にコア基板を積層する状態を示す模式的な断面図。
【図１ｄ】上記化合物半導体薄膜上にコア基板を積層した状態を示す模式的な断面図。
【図１ｅ】上記ＳＯＩ基板の第１シリコン層を除去した状態を示す模式的な断面図。
【図１ｆ】上記ＳＯＩ基板の絶縁層を除去した状態を示す模式的な断面図。
【図１ｇ】上記ＳＯＩ基板の第２シリコン層を除去し、化合物半導体薄膜をパターニングして素子チップを形成した状態を示す模式的な断面図。
【図１ｈ】上記素子チップに電極部を形成した状態を示す模式的な断面図。
【図１ｉ】本発明によって製造されたホール素子を示す模式的な斜視図。
【図２ａ】従来例における化合物半導体薄膜形成工程を説明するための模式的な断面図。
【図２ｂ】従来例における素子および電極形成工程を説明するための模式的な断面図。
【図２ｃ】従来例における絶縁膜形成工程を説明するための模式的な断面図。
【図２ｄ】従来例における素子基板形成工程を説明するための模式的な断面図。
【図２ｅ】従来例におけるシリコンウエハー除去工程を説明するための模式的な断面図。
【図２ｆ】従来例における電極端子形成工程を説明するための模式的な断面図。
【図２ｇ】従来例におけるダイシング工程を説明するための模式的な断面図。
【発明を実施するための形態】
【００２０】
次に、図１ａ〜図１ｉを参照して、本発明の実施形態について説明するが、本発明はこれに限定されるものではない。
【００２１】
まず、図１ａに示すように、半導体薄膜形成用の支持基板として、ＳＯＩ基板１０Ａを用意する。ＳＯＩは、Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒの略であり、ＳＯＩ基板１０Ａには、第１シリコン層１１と、第１シリコン層１１の一方の面に形成された絶縁層１２と、絶縁層１２上に形成された第２シリコン層（単結晶）１３の３層が含まれている。ＳＯＩ基板１０Ａは、ＬＳＩ等の製造に用いられている汎用品が適用されてよい。
【００２２】
この実施形態において、第１シリコン層１１の厚さは約５００μｍ，絶縁層１２の厚さは約５μｍ，第２シリコン層１３の厚さは約５μｍであるが、各層厚は適宜決められてよい。絶縁層１２は、シリコンの酸化皮膜（ＳｉＯ２）であることが好ましい。
【００２３】
次に、図１ｂに示すように、ＳＯＩ基板１０Ａの第２シリコン層１３上に、ホール素子に用いられる化合物半導体薄膜１４を例えば蒸着法等により成膜して４層構造の積層体１０Ｂを形成する。
【００２４】
第２シリコン層１３は単結晶であるため、第２シリコン層１３上に移動度の高い単結晶の化合物半導体薄膜１４を形成することができる。化合物半導体薄膜１４は、通常のホール素子に用いられているＩｎＳｂ（インジウムアンチモン），ＩｎＡｓ（インジウムヒ素）等から形成されてよい。
【００２５】
次に、図１ｃに示すように、積層体１０Ｂの化合物半導体薄膜１４側を接着剤２２を介してコア基板２１の一方の面に重ね合わせて、図１ｄに示すように、積層体１０Ｂとコア基板２１とを一体化する。コア基板２１はフェライト等の磁性体であることが好ましいが、場合によっては、非磁性体が採用されてもよい。
【００２６】
ＳＯＩ基板１０Ａの第１シリコン層１１は分厚く、ある程度の剛性を有していることから、化合物半導体薄膜１４にヒビや割れが生じさせることなく、積層体１０Ｂとコア基板２１とを一体化することができる。
【００２７】
次に、ＳＯＩ基板１０Ａを第１シリコン層１１側から順次除去して、化合物半導体薄膜１４を露出させる。図１ｅに第１シリコン層１１を除去した状態を示す。
【００２８】
第１シリコン層１１の除去は、ＸｅＦ２（フッ化キセノン）などのＳｉに特異的に作用するガスエッチングにより行ってもよいが、第１シリコン層１１は分厚く完全に除去するには高価なエッチャントガスを多量に必要とすることから、コスト的には、研磨もしくはウェットエッチングによることが好ましい。
【００２９】
ウェットエッチングによる場合、ＳＯＩ基板１０Ａ内に存在する絶縁層（ＳｉＯ２）１２がエッチストップ層として機能する。そのため、エッチングレートの違いにより被エッチング表面の凹凸が粗くなるという、ウェットエッチングのデメリットをカバーすることができる。
【００３０】
次に、絶縁層１２をエッチングにより除去する。図１ｆに絶縁層１２を除去した状態を示す。
【００３１】
そして、最後に残された第２シリコン層１３を除去して化合物半導体薄膜１４を露出させ、その露出した化合物半導体薄膜１４にフォトリソグラフィ等によりパターニングを施して、図１ｇに示すように、ホール素子の核となる複数のチップ１４ａを形成する。
【００３２】
第２シリコン層１３の除去は、上記したガスエッチングにより行うことが好ましい。これによれば、化合物半導体薄膜１４にストレスをほとんどかけることなく、薄層の第２シリコン層１３をきれいに除去することができる。
【００３３】
次に、図１ｈ，図１ｉを参照して、各チップ１４ａの周りに、それぞれ一対の入力用電極２３，２３と出力用電極２４，２４とを含む電極部２５を形成したのち、図１ｈの１点鎖線で示す位置でコア基板２１をダイシングして、図１ｉに示す個々のホール素子１を得る。
【００３４】
その後、好ましくは各ホール素子１の電気的特性を検査したのち、最終工程として、ＳｉＯ２（二酸化ケイ素）、Ｓｉ３Ｎ４（窒化ケイ素）等により、チップ１４ａおよび電極部２５上に保護膜を形成するとよい。
【００３５】
ＳＯＩ基板１０Ａを除去するにあたって、上記実施形態では、第１シリコン層１１側から順次除去するようにしているが、第２シリコン層１３の部分をガスエッチングして、ＳＯＩ基板１０Ａを一気に除去することもでき、このような態様も、本発明に含まれる。
【符号の説明】
【００３６】
１  ホール素子
１０  ＳＯＩ基板
１１  第１シリコン層
１２  絶縁層
１３  第２シリコン層
１４  化合物半導体薄膜
１４ａ  チップ
２１  コア基板
２２  接着剤
２３  入力用電極
２４  出力用電極
２５  電極部
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図１ｆ】
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【図１ｇ】
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【図１ｈ】
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【図１ｉ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図２ｇ】
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