(57)【要約】【課題】Ｖｔｈ補正に起因して滅点が生じる可能性が増大するのを抑制することの可能な表示装置およびその駆動方法ならびに電子機器を提供する。【解決手段】Ｖｔｈ補正準備期間、Ｖｔｈ補正期間および発光期間において、信号線ＤＴＬの電圧がＶｏｆｓからＶｓｉｇに上げられるタイミングに応じてカソード線ＣＴＬの電圧がＶｓｓ１からＶｓｓ２に上げられ、信号線ＤＴＬの電圧がＶｓｉｇからＶｏｆｓに下げられるタイミングに応じてカソード線ＣＴＬの電圧がＶｓｓ２からＶｓｓ１に下げられる。【選択図】図３
2010026119.tif 000002
【特許請求の範囲】
【請求項１】
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、第４駆動部と、制御部と、第１配線と、第２配線と、第３配線と、第４配線とを有し、
前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第４配線を介して第４駆動部に接続され、
前記第３駆動部は、第５電圧と、前記映像信号に応じた大きさの第６電圧とを前記第３配線に出力可能であり、
前記第４駆動部は、ゼロボルトよりも低い第７電圧と、前記第７電圧よりも高い第８電圧を前記第４配線に出力可能であり、
前記制御部は、前記第３駆動部および前記第４駆動部に対して、前記第３配線の電圧を前記第５電圧から前記第６電圧に上げるのに応じて前記第４配線の電圧を前記第７電圧から前記第８電圧に上げ、前記第３配線の電圧を前記第６電圧から前記第５電圧に下げるのに応じて前記第４配線の電圧を前記第８電圧から前記第７電圧に下げることを指示する制御信号を出力する表示装置。
【請求項２】
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、第４駆動部と、第１配線と、第２配線と、第３配線と、第４配線とを有し、
前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第４配線を介して第４駆動部に接続され、
前記第３駆動部は、第５電圧と、前記映像信号に応じた大きさの第６電圧とを前記第３配線に出力可能であり、
前記第４駆動部は、ゼロボルトよりも低い第７電圧と、前記第７電圧よりも高い第８電圧を前記第４配線に出力可能である表示装置の前記第３駆動部および前記第４駆動部が、前記第３配線の電圧を前記第５電圧から前記第６電圧に上げるのに応じて前記第４配線の電圧を前記第７電圧から前記第８電圧に上げ、前記第３配線の電圧を前記第６電圧から前記第５電圧に下げるのに応じて前記第４配線の電圧を前記第８電圧から前記第７電圧に下げる表示装置の駆動方法。
【請求項３】
表示装置を備え、
前記表示装置は、
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を有し、
前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、第４駆動部と、制御部と、第１配線と、第２配線と、第３配線と、第４配線とを有し、
前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第４配線を介して第４駆動部に接続され、
前記第３駆動部は、第５電圧と、前記映像信号に応じた大きさの第６電圧とを前記第３配線に出力可能であり、
前記第４駆動部は、ゼロボルトよりも低い第７電圧と、前記第７電圧よりも高い第８電圧を前記第４配線に出力可能であり、
前記制御部は、前記第３駆動部および前記第４駆動部に対して、前記第３配線の電圧を前記第５電圧から前記第６電圧に上げるのに応じて前記第４配線の電圧を前記第７電圧から前記第８電圧に上げ、前記第３配線の電圧を前記第６電圧から前記第５電圧に下げるのに応じて前記第４配線の電圧を前記第８電圧から前記第７電圧に下げることを指示する制御信号を出力する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えた表示装置およびその駆動方法に関する。また、本発明は、上記表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を、発光素子ごとに設けた駆動回路内に設けた能動素子（一般にはＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するものである。
【０００５】
ところで、一般的に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間の経過に従って劣化（経時劣化）する。有機ＥＬ素子を電流駆動する画素回路では、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、有機ＥＬ素子と、有機ＥＬ素子に直列に接続された駆動トランジスタとの分圧比が変化するので、駆動トランジスタのゲート−ソース間電圧Ｖｇｓも変化する。その結果、駆動トランジスタに流れる電流値が変化するので、有機ＥＬ素子に流れる電流値も変化し、その電流値に応じて発光輝度も変化する。
【０００６】
また、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖｔｈや移動度μが画素回路ごとに異なったりする場合がある。駆動トランジスタの閾値電圧Ｖｔｈや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。
【０００７】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時変化したり、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子のＩ−Ｖ特性の変動に対する補償機能および駆動トランジスタの閾値電圧Ｖｔｈや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【０００８】
図１０は、特許文献１に記載の表示装置の概略構成を表したものである。図１０に記載の表示装置１００は、複数の画素１２０がマトリクス状に配置された表示部１１０と、各画素１２０を駆動する駆動部（水平駆動回路１３０、書き込み走査回路１４０および電源走査回路１５０）とを備えている。
【０００９】
各画素１２０は、赤色用の画素１２０Ｒ、緑色用の画素１２０Ｇおよび青色用の画素１２０Ｂからなる。各画素１２０Ｒ，１２０Ｇ，１２０Ｂは、図１１に示したように、有機ＥＬ素子１２１（有機ＥＬ素子１２１Ｒ，１２１Ｇ，１２１Ｂ）およびそれに接続された画素回路１２２により構成されている。画素回路１２２は、サンプリング用のトランジスタＴＷＳ、保持容量Ｃｓ、駆動用のトランジスタＴＤｒによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。書き込み走査回路１４０から引き出されたゲート線ＷＳＬが行方向に延在して形成されており、トランジスタＴＷＳのゲートに接続されている。電源走査回路１５０から引き出されたドレイン線ＤＳＬも行方向に延在して形成されており、トランジスタＴＤｒのドレインに接続されている。また、水平駆動回路１３０から引き出された信号線ＤＴＬは列方向に延在して形成されており、トランジスタＴＷＳのドレインに接続されている。トランジスタＴＷＳのソースは駆動用のトランジスタＴＤｒのゲートと、保持容量Ｃｓの一端に接続されており、トランジスタＴＤｒのソースと保持容量Ｃｓの他端とが有機ＥＬ素子１２１Ｒ，１２１Ｇ，１２１Ｂ（以下、有機ＥＬ素子１２１Ｒ等と略する。）のアノードに接続されている。有機ＥＬ素子１２１Ｒ等のカソードは、カソード線ＣＴＬに接続されている。
【００１０】
図１２は、図１０に記載の表示装置１００における各種波形の一例を表したものである。図１２には、ゲート線ＷＳＬに２種類の電圧（Ｖｏｎ、Ｖｏｆｆ（＜Ｖｏｎ））が、ドレイン線ＤＳＬに２種類の電圧（Ｖｃｃ、Ｖｉｎｉ（＜Ｖｃｃ））が、信号線ＤＴＬに２種類の電圧（Ｖｓｉｇ、Ｖｏｆｓ（＜Ｖｓｉｇ））が印加されている様子が示されている。さらに、図１２には、ゲート線ＷＳＬ、ドレイン線ＤＳＬおよび信号線ＤＴＬへの電圧印加に応じて、トランジスタＴＤｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。
【００１１】
（Ｖｔｈ補正準備期間）
まず、Ｖｔｈ補正の準備を行う。具体的には、電源走査回路１５０がドレイン線ＤＳＬの電圧をＶｃｃからＶｉｎｉに下げる（Ｔ１）。すると、ソース電圧ＶｓがＶｉｎｉまで下がり、有機ＥＬ素子１２１等が消光する。このとき、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも下がる。次に、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（Ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓまで下がる。
【００１２】
（最初のＶｔｈ補正期間）
次に、Ｖｔｈの補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源走査回路１５０がドレイン線ＤＳＬの電圧をＶｉｎｉからＶｃｃに上げる（Ｔ３）。すると、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その後、水平駆動回路１３０が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ４）。すると、トランジスタＴＤｒのゲートがフローティングとなり、Ｖｔｈの補正が一旦停止する。
【００１３】
（最初のＶｔｈ補正休止期間）
Ｖｔｈ補正が休止している期間中は、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、Ｖｔｈ補正が不十分である場合、すなわち、トランジスタＴＤｒのゲート−ソース間の電位差ＶｇｓがトランジスタＴＤｒの閾値電圧Ｖｔｈよりも大きい場合には、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇し、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも上昇する。
【００１４】
（２回目のＶｔｈ補正期間）
Ｖｔｈ補正休止期間が終了した後、Ｖｔｈの補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ５）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、トランジスタＴＤｒがカットオフするまで（電位差ＶｇｓがＶｔｈになるまで）、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れる。その結果、保持容量ＣｓがＶｔｈに充電され、電位差ＶｇｓがＶｔｈとなる。その後、水平駆動回路１３０が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ６）。すると、トランジスタＴＤｒのゲートがフローティングとなるので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、電位差ＶｇｓをＶｔｈに設定することにより、トランジスタＴＤｒの閾値電圧Ｖｔｈが画素回路１２２ごとにばらついた場合であっても、有機ＥＬ素子１２１等の発光輝度がばらつくのをなくすることができる。
【００１５】
（２回目のＶｔｈ補正休止期間）
その後、Ｖｔｈ補正の休止期間中に、水平駆動回路１３０が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。
【００１６】
（書き込み・μ補正期間）
Ｖｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ７）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。すると、トランジスタＴＤｒのゲートの電圧がＶｓｉｇとなる。このとき、有機ＥＬ素子１２１Ｒ等のアノードの電圧はこの段階ではまだ有機ＥＬ素子１２１Ｒ等の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１２１Ｒ等はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１２１Ｒ等の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶだけ上昇し、やがて電位差ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタＴＤｒの移動度μが大きい程、ΔＶも大きくなるので、電位差Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
【００１７】
（発光）
最後に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ８）。すると、トランジスタＴＤｒのゲートがフローティングとなり、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１２１Ｒ等が所望の輝度で発光する。
【００１８】
【特許文献１】特開２００８−０８３２７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところで、上述したＶｔｈ補正準備期間では、トランジスタＴＤｒの電位差ＶｇｓがＶｔｈを超えるようにするために、ソース電圧Ｖｓをマイナスの電位にしている。そのため、有機ＥＬ素子１２１Ｒ等には、この期間の間ずっと逆バイアスがかかり続けている。逆バイアスがかかり続けている期間は、発光期間と消光期間のデューティ比（発光期間／消光期間×１００）によって異なるが、例えば、デューティ比が２５％の場合には、一周期中の７５％もの間、有機ＥＬ素子１２１Ｒ等に逆バイアスがかかり続けていることになる。
【００２０】
一般に、有機ＥＬ素子に逆バイアスをかけたときに絶縁破壊（滅点化）が生じる確率は、逆バイアスの大きさおよび印加時間が大きくなるほど大きくなる。そのため、上記したように、長い時間、有機ＥＬ素子１２１Ｒ等に逆バイアスをかけ続けた場合には、有機ＥＬ素子１２１Ｒ等が滅点化する可能性が高く、歩留りの低下を招きかねないという問題があった。
【００２１】
本発明はかかる問題点に鑑みてなされたもので、その目的は、Ｖｔｈ補正に起因する滅点化の可能性を低減することの可能な表示装置およびその駆動方法ならびに電子機器を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第１トランジスタと、第２トランジスタと、保持容量とが設けられている。駆動部には、第１駆動部と、第２駆動部と、第３駆動部と、第４駆動部と、制御部と、第１配線と、第２配線と、第３配線と、第４配線とが設けられている。第１トランジスタのゲートが第１配線を介して第１駆動部に接続されている。第１トランジスタのドレインまたはソースが第３配線を介して第３駆動部に接続されている。第１トランジスタのドレインおよびソースのうち第３駆動部に未接続の方が第２トランジスタのゲートおよび前記保持容量の一端に接続されている。第２トランジスタのドレインまたはソースが第２配線を介して第２駆動部に接続されている。第２トランジスタのドレインおよびソースのうち第２駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第４配線を介して第４駆動部に接続されている。第３駆動部は、第５電圧と、映像信号に応じた大きさの第６電圧とを前記第３配線に出力可能となっている。第４駆動部は、ゼロボルトよりも低い第７電圧と、第７電圧よりも高い第８電圧を第４配線に出力可能となっている。制御部は、第３駆動部および第４駆動部に対して、第３配線の電圧を第５電圧から第６電圧に上げるのに応じて第４配線の電圧を第７電圧から第８電圧に上げ、第３配線の電圧を第６電圧から第５電圧に下げるのに応じて第４配線の電圧を第８電圧から第７電圧に下げることを指示する制御信号を出力するようになっている。
【００２３】
本発明の電子機器は、上記表示装置を備えたものである。
【００２４】
本発明の表示装置の駆動方法は、以下の構成を備えた表示装置の第３駆動部および第４駆動部において、第３配線の電圧を第５電圧から第６電圧に上げるのに応じて第４配線の電圧を第７電圧から第８電圧に上げ、第３配線の電圧を第６電圧から第５電圧に下げるのに応じて第４配線の電圧を第８電圧から第７電圧に下げるステップを実行するものである。
【００２５】
上記駆動方法が用いられる表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第１トランジスタと、第２トランジスタと、保持容量とが設けられている。駆動部には、第１駆動部と、第２駆動部と、第３駆動部と、第４駆動部と、第１配線と、第２配線と、第３配線と、第４配線とが設けられている。第１トランジスタのゲートが第１配線を介して第１駆動部に接続されている。第１トランジスタのドレインまたはソースが第３配線を介して第３駆動部に接続されている。第１トランジスタのドレインおよびソースのうち第３駆動部に未接続の方が第２トランジスタのゲートおよび前記保持容量の一端に接続されている。第２トランジスタのドレインまたはソースが第２配線を介して第２駆動部に接続されている。第２トランジスタのドレインおよびソースのうち第２駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続されている。発光素子のカソードが第４配線を介して第４駆動部に接続されている。第３駆動部は、第５電圧と、映像信号に応じた大きさの第６電圧とを前記第３配線に出力可能となっている。第４駆動部は、ゼロボルトよりも低い第７電圧と、第７電圧よりも高い第８電圧を第４配線に出力可能となっている。
【００２６】
本発明の表示装置およびその駆動方法ならびに電子機器では、第３配線の電圧が第５電圧から第６電圧に上げられるのに応じて第４配線の電圧が第７電圧から第８電圧に上げられ、第３配線の電圧が第６電圧から第５電圧に下げられるのに応じて第４配線の電圧が第８電圧から第７電圧に下げられる。これにより、第４配線の電圧を第８電圧に固定した場合と比べて、発光素子に大きな逆バイアス電圧が印加される期間が短くなる。
【発明の効果】
【００２７】
本発明の表示装置およびその駆動方法ならびに電子機器によれば、第３配線の電圧を第５電圧から第６電圧に上げるのに応じて第４配線の電圧を第７電圧から第８電圧に上げ、第３配線の電圧を第６電圧から第５電圧に下げるのに応じて第４配線の電圧を第８電圧から第７電圧に下げるようにしたので、Ｖｔｈ補正準備期間の間ずっと、発光素子に大きな逆バイアス電圧がかかり続けることがなくなる。その結果、滅点化の可能性を低減することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２９】
図１は、本発明の一実施の形態に係る表示装置１の全体構成の一例を表したものである。この表示装置１は、例えば、ガラス，シリコン（Ｓｉ）ウェハあるいは樹脂などよりなる基板（図示せず）上に、表示部１０と、表示部１０の周辺に形成された周辺回路部２０（駆動部）とを備えている。
【００３０】
表示部１０は、複数の画素１１を表示部１０の全面に渡ってマトリクス状に配置したものであり、外部から入力された映像信号２０ａに基づく画像をアクティブマトリクス駆動により表示するものである。各画素１１は、赤色用の画素１１Ｒと、緑色用の画素１１Ｇと、青色用の画素１１Ｂとを含んでいる。
【００３１】
図２は、画素１１Ｒ，１１Ｇ，１１Ｂの内部構成の一例を表したものである。画素１１Ｒ，１１Ｇ，１１Ｂ内には、図２に示したように、有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（発光素子）と、画素回路１３とが設けられている。
【００３２】
有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（以下、有機ＥＬ素子１２Ｒ等と称する。）は、例えば、図示しないが、陽極（アノード）、有機層および陰極（カソード）が積層された構成を有している。有機層は、例えば、陽極の側から順に、正孔注入効率を高める正孔注入層と、発光層への正孔輸送効率を高める正孔輸送層と、電子と正孔との再結合による発光を生じさせる発光層と、発光層への電子輸送効率を高める電子輸送層とを積層してなる積層構造を有している。
【００３３】
画素回路１３は、サンプリング用のトランジスタＴＷＳ（第１トランジスタ）、保持容量Ｃｓ、駆動用のトランジスタＴＤｒ（第２トランジスタ）によって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。トランジスタＴＷＳ，ＴＤｒは、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。
【００３４】
周辺回路部２０は、タイミング制御回路２１（制御部）と、水平駆動回路２２（第３駆動部）と、書き込み走査回路２３（第１駆動部）と、電源走査回路２４（第２駆動部）と、カソード走査回路２５（第４駆動部）とを有している。タイミング制御回路２１は、表示信号生成回路２１Ａと、表示信号保持制御回路２１Ｂとを含んでいる。また、周辺回路部２０には、ゲート線ＷＳＬ（第１配線）と、ドレイン線ＤＳＬ（第２配線）と、信号線ＤＴＬ（第３配線）と、カソード線ＣＴＬ（第４配線）とが設けられている。
【００３５】
表示信号生成回路２１Ａは、外部から入力された映像信号２０ａに基づいて、例えば１画面ごと（１フィールドの表示ごと）に表示部１０に表示するための表示信号２１ａを生成するものである。
【００３６】
表示信号保持制御回路２１Ｂは、表示信号生成回路２１Ａから出力された表示信号２１ａを１画面ごと（１フィールドの表示ごと）に、例えばＳＲＡＭ（Static Random Access Memory）などから構成されたフィールドメモリに格納して保持するものである。この表示信号保持制御回路２１Ｂはまた、各画素１１を駆動する水平駆動回路２２、書き込み走査回路２３、電源走査回路２４およびカソード走査回路２５が連動して動作するように制御する役割も果たしている。具体的には、表示信号保持制御回路２１Ｂは、書き込み走査回路２３に対しては制御信号２１ｂを、電源走査回路２４に対しては制御信号２１ｃを、水平駆動回路２２に対しては制御信号２１ｄを、カソード走査回路２５に対しては制御信号２１ｅをそれぞれ出力するようになっている。
【００３７】
水平駆動回路２２は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｄに応じて、２種類の電圧（Ｖｏｆｓ（第１電圧）、Ｖｓｉｇ（第２電圧））を出力可能となっている。具体的には、水平駆動回路２２は、表示部１０の各画素１１に接続された信号線ＤＴＬを介して、書き込み走査回路２３により選択された画素１１へ２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給するようになっている。
【００３８】
ここで、Ｖｓｉｇは、映像信号２０ａに対応する電圧値となっている。Ｖｓｉｇの最小電圧はＶｏｆｓよりも低い電圧値となっており、Ｖｓｉｇの最大電圧はＶｏｆｓよりも高い電圧値となっている。
【００３９】
書き込み走査回路２３は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｂに応じて、２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を出力可能となっている。具体的には、書き込み走査回路２３は、表示部１０の各画素１１に接続されたゲート線ＷＳＬを介して、駆動対象の画素１１へ３種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、サンプリング用のトランジスタＴＷＳを制御するようになっている。
【００４０】
ここで、Ｖｏｎは、トランジスタＴＷＳのオン電圧以上の値となっている。Ｖｏｎは、後述の「最初のＶｔｈ補正期間」や「書き込み・μ補正期間」などに書き込み走査回路２３から出力される電圧値である。Ｖｏｆｆは、トランジスタＴＷＳのオン電圧よりも低い値となっており、かつ、Ｖｏｎよりも低い値となっている。Ｖｏｆｆは、後述の「Ｖｔｈ補正休止期間」や「発光期間」などに書き込み走査回路２３から出力される電圧値である。
【００４１】
電源走査回路２４は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｃに応じて、３種類の電圧（Ｖｉｎｉ、Ｖｃｃ１、Ｖｃｃ２）を出力可能となっている。具体的には、電源走査回路２４は、表示部１０の各画素１１に接続されたドレイン線ＤＳＬを介して、駆動対象の画素１１へ３種類の電圧（Ｖｉｎｉ１、Ｖｃｃ１、Ｖｃｃ２）を供給し、有機ＥＬ素子１２Ｒ等の発光および消光を制御するようになっている。
【００４２】
ここで、Ｖｉｎｉは、有機ＥＬ素子１２Ｒ等の閾値電圧Ｖｅｌと、有機ＥＬ素子１２Ｒ等のカソード電圧Ｖｃａとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａ）よりも低い電圧値である。また、Ｖｃｃ１、Ｖｃｃ２は、電圧（Ｖｅｌ＋Ｖｃａ）以上の電圧値であり、Ｖｃｃ２は、Ｖｃｃ１よりも、例えば（Ｖｓｓ２−Ｖｓｓ１）（後述）だけ高い値となっている。
【００４３】
カソード走査回路２５は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｅに応じて、２種類の電圧（Ｖｓｓ１（第７電圧）、Ｖｓｓ２（第８電圧））を出力可能となっている。具体的には、カソード走査回路２５は、表示部１０の各画素１１に接続されたカソード線ＣＴＬを介して、駆動対象の画素１１へ２種類の電圧（Ｖｓｓ１、Ｖｓｓ２）を供給するようになっており、信号線ＤＴＬとカソード線ＣＴＬとの間の電位差（ひいては有機ＥＬ素子１２Ｒ等に印加される電圧の大きさ）を制御するようになっている。
【００４４】
ここで、Ｖｓｓ１は、ゼロボルトよりも低い電圧値である。また、Ｖｓｓ２は、Ｖｓｓ１よりも高い電圧値（例えばゼロボルトまたはグラウンド電圧）である。
【００４５】
次に、図２を参照して、各構成要素の接続関係について説明する。書き込み走査回路２３から引き出されたゲート線ＷＳＬは、行方向に延在して形成されており、トランジスタＴＷＳのゲートに接続されている。電源走査回路２４から引き出されたドレイン線ＤＳＬも行方向に延在して形成されており、トランジスタＴＤｒのドレインに接続されている。また、水平駆動回路２２から引き出された信号線ＤＴＬは列方向に延在して形成されており、トランジスタＴＷＳのドレインに接続されている。トランジスタＴＷＳのソースは駆動用のトランジスタＴＤｒのゲートと、保持容量Ｃｓの一端に接続されており、トランジスタＴＤｒのソースと保持容量Ｃｓの他端とが有機ＥＬ素子１２Ｒ等のアノードに接続されている。有機ＥＬ素子１２Ｒ等のカソードは、カソード線ＣＴＬに接続されている。
【００４６】
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１２Ｒ等のＩ−Ｖ特性が経時変化したり、トランジスタＴＤｒの閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１２Ｒ等の発光輝度を一定に保つようにするために、有機ＥＬ素子１２Ｒ等のＩ−Ｖ特性の変動に対する補償動作およびトランジスタＴＤｒの閾値電圧Ｖｔｈや移動度μの変動に対する補正動作を組み込んでいる。
【００４７】
図３は、表示装置１における各種波形の一例を表したものである。図３には、ゲート線ＷＳＬに２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）が、ドレイン線ＤＳＬに３種類の電圧（Ｖｃｃ１、Ｖｃｃ２、Ｖｉｎｉ）が、信号線ＤＴＬに２種類の電圧（Ｖｓｉｇ、Ｖｏｆｓ）が、カソード線ＣＴＬに２種類の電圧（Ｖｓｓ１、Ｖｓｓ２）が印加されている様子が示されている。さらに、図３には、ゲート線ＷＳＬ、ドレイン線ＤＳＬ、信号線ＤＴＬおよびカソード線ＣＴＬへの電圧印加に応じて、トランジスタＴＤｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。
【００４８】
（Ｖｔｈ補正準備期間）
まず、Ｖｔｈ補正の準備を行う。具体的には、ゲート線ＷＳＬの電圧がＶｏｆｆとなっており、信号線ＤＴＬの電圧がＶｏｆｓとなっており、ドレイン線ＤＳＬの電圧がＶｃｃ１となっている時（つまり有機ＥＬ素子１２Ｒ等が発光している時）に、電源走査回路２４が制御信号２１ｃに応じてドレイン線ＤＳＬの電圧をＶｃｃ１からＶｉｎｉに下げる（Ｔ１）。すると、ソース電圧ＶｓがＶｉｎｉまで下がり、有機ＥＬ素子１２Ｒ等が消光する。このとき、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも下がる。次に、ドレイン線ＤＳＬの電圧がＶｉｎｉとなっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（Ｔ２）。すると、ゲート電圧ＶｇがＶｏｆｓまで下がる。このとき、ゲート電圧Ｖｇとソース電圧Ｖｓとの電位差Ｖｇｓ（＝Ｖｏｆｓ−Ｖｉｎｉ１）がトランジスタＴＤｒの閾値電圧Ｖｔｈよりも小さくなっていてもよいし、それと等しいか、またはそれよりも大きくなっていてもよい。
【００４９】
ところで、水平駆動回路２２は、上記Ｖｔｈ補正準備期間を含む全期間において、制御信号２１ｄに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに上げたり、ＶｓｉｇからＶｏｆｓに下げたりする駆動を周期的に行っている。そして、カソード走査回路２５は、少なくとも上記Ｖｔｈ補正準備期間において、信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに上げたり、ＶｓｉｇからＶｏｆｓに下げたりするタイミングに応じてカソード線ＣＴＬの電圧をＶｓｓ１からＶｓｓ２に上げたり、Ｖｓｓ２からＶｓｓ１に下げたりする駆動を周期的に行っている。
【００５０】
なお、図３には、信号線ＤＴＬの電圧変動と、カソード線ＣＴＬの電圧変動とが同期している場合が例示されているが、これらが同期していなくてもよい。例えば、信号線ＤＴＬの電圧をＶｓｉｇからＶｏｆｓに下げる直前に、カソード線ＣＴＬの電圧をＶｃｃ２からＶｃｃ１に下げたり、信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに上げた直後に、カソード線ＣＴＬの電圧をＶｃｃ１からＶｃｃ２に上げたりするようにしてもよい。
【００５１】
（最初のＶｔｈ補正期間）
次に、Ｖｔｈの補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源走査回路２４が制御信号２１ｃに応じてドレイン線ＤＳＬの電圧をＶｉｎｉからＶｃｃ１に上げる（Ｔ３）。すると、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その後、水平駆動回路２２が制御信号２１ｄに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ４）。すると、トランジスタＴＤｒのゲートがフローティングとなり、Ｖｔｈの補正が一旦停止する。
【００５２】
（最初のＶｔｈ補正休止期間）
Ｖｔｈ補正が休止している期間中（すなわち、ゲート線ＷＳＬの電圧がＶｏｆｆとなっており、かつドレイン線ＤＳＬの電圧がＶｃｃ１またはＶｃｃ２となっている間）は、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。具体的には、水平駆動回路２２が、Ｖｔｈ補正が休止している期間中に、信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替えたのち、ＶｓｉｇからＶｏｆｓに切り替える動作を行い、書き込み走査回路２３が、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）に接続されたゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げたのち、ＶｏｎからＶｏｆｆに切り替える。従って、水平駆動回路２２は、ある行（画素）においてＶｔｈ補正を実行するために１周期（図中の１Ｈで示された期間）の前半に信号線ＤＴＬの電圧をＶｏｆｓとし、他の行（画素）においてサンプリングを行うために１周期の後半に信号線ＤＴＬの電圧をＶｓｉｇとする動作を実行する。
【００５３】
なお、Ｖｔｈ補正が不十分である場合、すなわち、トランジスタＴＤｒのゲート−ソース間の電位差ＶｇｓがトランジスタＴＤｒの閾値電圧Ｖｔｈよりも大きい場合には、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇し、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも上昇する。
【００５４】
（２回目のＶｔｈ補正期間）
Ｖｔｈ補正休止期間が終了した後、Ｖｔｈの補正を再び行う。具体的には、ドレイン線ＤＳＬの電圧がＶｃｃ１となっており、かつ信号線ＤＴＬの電圧がＶｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ５）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。このとき、ソース電圧ＶｓがＶｏｆｓ−Ｖｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、トランジスタＴＤｒがカットオフするまで（電位差ＶｇｓがＶｔｈになるまで）、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れる。これにより、ゲート電圧ＶｇがＶｏｆｓとなり、ソース電圧Ｖｓが上昇し、その結果、保持容量ＣｓがＶｔｈに充電され、電位差ＶｇｓがＶｔｈとなる。その後、水平駆動回路２２が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ６）。すると、トランジスタＴＤｒのゲートがフローティングとなるので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、電位差ＶｇｓをＶｔｈに設定することにより、トランジスタＴＤｒの閾値電圧Ｖｔｈが画素回路１３ごとにばらついた場合であっても、有機ＥＬ素子１２Ｒ等の発光輝度がばらつくのをなくすることができる。
【００５５】
（２回目のＶｔｈ補正休止期間）
その後、Ｖｔｈ補正の休止期間中（すなわち、ゲート線ＷＳＬの電圧がＶｏｆｆとなっている間）に、水平駆動回路２２が制御信号２１ｄに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替えると同時に、電源走査回路２４が制御信号２１ｃに応じてドレイン線ＤＳＬの電圧をＶｃｃ１からＶｃｃ２に上げ、カソード走査回路２５が制御信号２１ｅに応じてカソード線ＣＴＬの電圧をＶｓｓ１からＶｓｓ２に上げる（Ｔ７）。このように、信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替えると同時に、ドレイン線ＤＳＬの電圧をＶｃｃ１からＶｃｃ２に上げ、カソード線ＣＴＬの電圧をＶｓｓ１からＶｓｓ２に上げることにより、ドレイン−ソース間の電圧を一定に保ち、発光期間中に有機ＥＬ素子１２Ｒ等に流れる電流の大きさを一定にしているので、発光輝度の変動やクロストークの発生を防止することができる。なお、このとき、トランジスタＴＤｒのドレイン−ソース間の電圧は、カソード線ＣＴＬの電圧変動に拘らず一定となっている。
【００５６】
（書き込み・μ補正期間）
２回目のＶｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（Ｔ８）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。すると、トランジスタＴＤｒのゲートの電圧が信号線ＤＴＬの電圧Ｖｓｉｇとなる。このとき、有機ＥＬ素子１２Ｒ等のアノードの電圧はこの段階ではまだ有機ＥＬ素子１２Ｒ等の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１２Ｒ等はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１２Ｒ等の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶだけ上昇し、やがて電位差ＶｇｓがＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタＴＤｒの移動度μが大きい程、ΔＶも大きくなるので、電位差Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
【００５７】
（発光）
次に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（Ｔ９）。すると、トランジスタＴＤｒのゲートがフローティングとなり、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１２Ｒ等に閾値電圧Ｖｅｌ以上の電圧が印加され、有機ＥＬ素子１２Ｒ等が所望の輝度で発光する。
【００５８】
続いて、水平駆動回路２２が制御信号２１ｄに応じて信号線ＤＴＬの電圧をＶｓｉｇからＶｏｆｓに切り替えると同時に、電源走査回路２４が制御信号２１ｃに応じてドレイン線ＤＳＬの電圧をＶｃｃ２からＶｃｃ１に下げ、カソード走査回路２５が制御信号２１ｅに応じてカソード線ＣＴＬの電圧をＶｓｓ２からＶｓｓ１に下げる（Ｔ１０）。なお、信号線ＤＴＬの電圧をＶｓｉｇからＶｏｆｓに切り替えると同時に、ドレイン線ＤＳＬの電圧をＶｃｃ２からＶｃｃ１に下げ、カソード線ＣＴＬの電圧をＶｓｓ２からＶｓｓ１に下げることにより、ドレイン−ソース間の電圧を一定に保ち、発光期間中に有機ＥＬ素子１２Ｒ等に流れる電流の大きさを一定にしているので、発光輝度の変動やクロストークの発生を防止することができる。なお、このとき、トランジスタＴＤｒのドレイン−ソース間の電圧は、カソード線ＣＴＬの電圧変動に拘らず一定となっている。
【００５９】
なお、これ以降、一の画素１１が発光している間、他の画素において信号線ＤＴＬの電圧のサンプリングが行われる場合には、水平駆動回路２２が制御信号２１ｄに応じて信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替えると同時に、電源走査回路２４が制御信号２１ｃに応じてドレイン線ＤＳＬの電圧をＶｃｃ１からＶｃｃ２に上げると共に、カソード線ＣＴＬの電圧をＶｓｓ１からＶｓｓ２に上げ（Ｔ１１）、水平駆動回路２２が制御信号２１ｄに応じて信号線ＤＴＬの電圧をＶｓｉｇからＶｏｆｓに切り替えると同時に、電源走査回路２４が制御信号２１ｃに応じてドレイン線ＤＳＬの電圧をＶｃｃ２からＶｃｃ１に下げると共に、カソード線ＣＴＬの電圧をＶｓｓ２からＶｓｓ１に下げる（Ｔ１２）。
【００６０】
本実施の形態の表示装置１では、上記のようにして、各画素１１において画素回路１３がオンオフ制御され、各画素１１の有機ＥＬ素子１２Ｒ等に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こる。この光は、陽極と陰極との間で多重反射し、陰極等を透過して外部に取り出される。その結果、表示部１０において画像が表示される。
【００６１】
ところで、従来の表示装置１００では、図１３に示したように、Ｖｔｈ補正準備期間において、トランジスタＴＤｒの電位差ＶｇｓがＶｔｈを超えるようにするために、ソース電圧Ｖｓをマイナスの電位にしている。そのため、有機ＥＬ素子１２１Ｒ等には、この期間の間ずっと逆バイアスがかかり続けている。逆バイアスがかかり続けている期間は、発光期間と消光期間のデューティ比（発光期間／消光期間×１００）によって異なるが、例えば、デューティ比が２５％の場合には、一周期中の７５％もの間、有機ＥＬ素子１２１Ｒ等に逆バイアスがかかり続けていることになる。
【００６２】
一般に、有機ＥＬ素子に逆バイアスをかけたときに絶縁破壊（滅点化）が生じる確率は、逆バイアスの大きさおよび印加時間が大きくなるほど大きくなる。そのため、上記したように、長い時間、有機ＥＬ素子１２１Ｒ等に逆バイアスをかけ続けた場合には、有機ＥＬ素子１２１Ｒ等が滅点化する可能性が高く、歩留りの低下を招きかねない。
【００６３】
一方、本実施の形態では、少なくともＶｔｈ補正準備期間において、信号線ＤＴＬの電圧がＶｏｆｓからＶｓｉｇに上げられるタイミングに応じてカソード線ＣＴＬの電圧がＶｓｓ１からＶｓｓ２に上げられ、信号線ＤＴＬの電圧がＶｓｉｇからＶｏｆｓに下げられるタイミングに応じてカソード線ＣＴＬの電圧がＶｓｓ２からＶｓｓ１に下げられる。これにより、カソード線ＣＴＬの電圧をＶｓｓ２（例えば図１０の表示装置１００ではグラウンド電位に対応する。）に固定した場合と比べて、有機ＥＬ素子１２Ｒ等に（Ｖｉｎｉ−Ｖｓｓ２）の逆バイアス電圧が印加される期間を短くすることができる。その結果、Ｖｔｈ補正準備期間の間ずっと、有機ＥＬ素子１２Ｒ等に大きな逆バイアスがかかり続けることがなくなるので、滅点化の可能性を低減することができる。
【００６４】
（モジュールおよび適用例）
以下、上記実施の形態で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００６５】
（モジュール）
上記実施の形態の表示装置１は、例えば、図４に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板２の一辺に、表示部１０を封止する部材（図示せず）から露出した領域２１０を設け、この露出した領域２１０に、タイミング制御回路２１、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００６６】
（適用例１）
図５は、上記実施の形態の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態に係る表示装置１により構成されている。
【００６７】
（適用例２）
図６は、上記実施の形態の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態に係る表示装置１により構成されている。
【００６８】
（適用例３）
図７は、上記実施の形態の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態に係る表示装置１により構成されている。
【００６９】
（適用例４）
図８は、上記実施の形態の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態に係る表示装置１により構成されている。
【００７０】
（適用例５）
図９は、上記実施の形態の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態に係る表示装置１により構成されている。
【００７１】
以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００７２】
例えば、上記実施の形態等では、表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１３の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路１３に追加してもよい。その場合、画素回路１３の変更に応じて、上述した水平駆動回路２２、書き込み走査回路２３、電源走査回路２４のほかに、必要な駆動回路を追加してもよい。
【００７３】
また、上記実施の形態等では、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の駆動を信号保持制御回路２１Ｂが制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施の形態に係る表示装置の一例を表す構成図である。
【図２】図１の画素の内部構成の一例を表す構成図である。
【図３】図１の表示装置の動作の一例について説明するための波形図である。
【図４】上記各実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図５】上記実施の形態の表示装置の適用例１の外観を表す斜視図である。
【図６】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図７】適用例３の外観を表す斜視図である。
【図８】適用例４の外観を表す斜視図である。
【図９】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図１０】従来の表示装置の一例を表す構成図である。
【図１１】図１０の画素の内部構成の一例を表す構成図である。
【図１２】図１０の表示装置の動作の一例について説明するための波形図である。
【符号の説明】
【００７５】
１…表示装置、１０…表示部、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１２Ｒ，１２Ｇ，１２Ｂ…有機ＥＬ素子、１３…画素回路、２０…周辺回路部、２１…タイミング制御回路、２１Ａ…表示信号生成回路、２１Ｂ…表示信号保持制御回路、２２…水平駆動回路、２３…書き込み走査回路、２４…電源走査回路、２５…カソード走査回路、Ｃｓ…保持容量、ＣＴＬ…カソード線、ＤＳＬ…ドレイン線、ＤＴＬ…信号線、Ｉｄｓ…電流、ＴＤｒ，ＴＷＳ…トランジスタ、Ｖｇ…ゲート電圧、Ｖｇｓ…電位差、Ｖｓ…ソース電圧、Ｖｔｈ…閾値電圧、ＷＳＬ…ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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