(57)【要約】【課題】デジタル値変換誤差を生じさせず正確なＡＤ変換を行うことを可能にした２重積分型アナログデジタルコンバータの提供。【解決手段】２種の電流値を生成することが可能な定電流源（アンプ１１，トランジスタＭ３，Ｍ４．Ｍ５）と、ダイオード接続されたＮチャネルトランジスタＭ１と、ゲートがＮチャネルトランジスタＭ１のゲートに接続された第２のＮチャネルトランジスタＭ２と、並列に接続されたコンデンサＣ１を有する積分器１２と、図示の如きスイッチＳ１〜４と、オシレータ１４と、オシレータ１４によってカウントアップされるカウンター１６と、スイッチＳ１〜Ｓ４および定電流源が生成する電圧値を２者択一に選択する制御回路１５と、コンパレータ１３と、レジスター１７と、スイッチＳ１の導通後一定時間後にスイッチＳ４を導通させる手段（カウンターまたはコンデンサを用いた遅延回路）とを備える。【選択図】図２
2010213024.tif 000002
【特許請求の範囲】
【請求項１】
２種の電流値を生成することが可能な定電流源と、ゲートとドレインがダイオード接続された第１のＮチャネルトランジスタと、ゲートが前記第１のＮチャネルトランジスタのゲートに接続された第２のＮチャネルトランジスタと、＋入力端子がバイアス電圧に接続され、第１のコンデンサを負帰還容量として有し、該第１のコンデンサに並列に接続された第１のスイッチからなる積分器と、前記定電流源と前記積分器の−入力端子間を接続する第２のスイッチと、前記定電流源と前記第１のＮチャネルトランジスタのドレイン間を接続する第３のスイッチと、前記積分器の−入力端子と前記第２のＮチャネルトランジスタ間を接続する第４のスイッチと、所定の周波数を持ったクロック信号を出力するオシレータと、該オシレータによってカウントアップされる第１のカウンターと、前記第１のスイッチから前記第４のスイッチの各々と前記定電流源が生成する電圧値とを２者択一に選択する機能を有する制御回路と、＋入力端子に前記積分器の出力が接続され、−入力端子に前記積分器に印加されるバイアス電圧と同じ電圧が印加され、出力に前記制御回路が接続されたコンパレータと、前記第１のカウンターに保持されているアナログデジタル変換した結果を格納するレジスターと、前記第３のスイッチの導通後一定時間後に前記第４のスイッチを導通させる手段とを備えたことを特徴とする２重積分型アナログデジタルコンバータ。
【請求項２】
請求項１記載の２重積分型アナログデジタルコンバータにおいて、
前記第３のスイッチ導通後一定時間後に前記第４のスイッチを導通させる手段は、前記第３のスイッチを導通させる信号が入力されてから前記第４のスイッチを導通させる信号を出力するまでの時間を第２のカウンターによって制御する遅延回路により構成されることを特徴とする２重積分型アナログデジタルコンバータ。
【請求項３】
請求項１記載の２重積分型アナログデジタルコンバータにおいて、
前記第３のスイッチ導通後一定時間後に前記第４のスイッチを導通させる手段は、前記第３のスイッチを導通させる信号が入力されてから前記第４のスイッチを導通させる信号を出力するまでの時間を第２のコンデンサに所定の電荷がチャージされる時間によって制御する遅延回路により構成されることを特徴とする２重積分型アナログデジタルコンバータ。
【請求項４】
請求項１記載の２重積分型アナログデジタルコンバータにおいて、
ソース端子が接地され、ゲートとドレインがダイオード接続され、形状が前記第１のＮチャネルトランジスタと同じで、前記定電流源で発生した電流と同じ電流が流される第３のＮチャネルトランジスタと、＋入力端子が第３のコンデンサに接続され、−入力端子が自身の出力と短絡されているアンプと、前記第３のＮチャネルトランジスタのゲートと前記アンプの＋入力端子間を接続する第５のスイッチと、前記アンプの出力と前記第１および第２のＮチャネルトランジスタのゲート間を接続する第６のスイッチを備え、前記第１および第２のＮチャネルトランジスタに電流が流れていないときには、前記第１および第２のＮチャネルトランジスタのゲート電位が、前記アンプと前記第３のコンデンサと前記第５のスイッチと前記第６のスイッチによって構成されるサンプルホールド回路により保持されることを特徴とする２重積分型アナログデジタルコンバータ。
【請求項５】
請求項１から４のいずれかに記載の２重積分型アナログデジタルコンバータを用いたことを特徴とするデジタル温度センサー。
【請求項６】
請求項１から４のいずれかに記載の２重積分型アナログデジタルコンバータを用いたことを特徴とするデジタルマルチメータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタルコンバータに係り、特に、急激に変化しないアナログ信号をデジタル信号に変換するのに好適な２重積分型アナログデジタルコンバータに関する。本発明に係る２重積分型アナログデジタルコンバータは、例えば、デジタル温度センサーや１台で直流電圧・交流電圧・直流電流・交流電流・抵抗などを測定できるデジタルマルチメータ等に応用可能である。
【背景技術】
【０００２】
アナログデジタル混載半導体装置において、電圧等連続したアナログ信号を離散信号であるデジタル信号に変換する電子回路のことを一般的にアナログデジタルコンバータ（ＡＤコンバータ）と言う。なお、ＡＤコンバータについては、例えば、特開平３−２９１０２３号公報（特許文献１）にコストや消費電量を抑えながらも高精度で高速変換可能な「ＡＤ変換方式及びＡＤコンバータ」が開示されている。
【０００３】
ＡＤコンバータとしては、ΔΣ型、並列比較型、逐次比較型、２重積分型等さまざまなものが存在する。オーディオのように高周波数のアナログ信号をデジタル信号に変換する用途にはΔΣ型が使用され、温度のように一般的に短時間であまり変化しないアナログ信号をデジタル信号に変換する用途には２重積分型が使用されている。本発明は、後者の２重積分型のＡＤコンバータに関するものである。
【０００４】
まず、２重積分型ＡＤコンバータ技術の概要を図面を用いて説明する。
図９は、２重積分型ＡＤコンバータの概要を示す図である。
同図に示すように、２重積分型ＡＤコンバータ（ＡＤＣ）１０は、入力としてアナログ電圧 Ｖｉｎが入力され、出力としてデジタル値ＯＵＴが出力される。
【０００５】
また、基準電圧Ｖｒｅｆが該２重積分型ＡＤコンバータ（ＡＤＣ）１０に供給されている。なお、この基準電圧Ｖｒｅｆは入力電圧Ｖｉｎや該２重積分型ＡＤコンバータが搭載されている半導体集積回路の温度に依存しない電圧である。
【０００６】
図１０は、図９に示した２重積分型ＡＤコンバータ（ＡＤＣ）１０の内部回路の詳細を示す図である。
【０００７】
２重積分型ＡＤコンバータは、同図に示すように、＋入力端子に印加される電圧が相補スイッチＳ５，Ｓ６によりそれぞれ２つの電圧ＶｉｎまたはＶｒｅｆのいずれかに択一的に変更可能であり、かつ接地と−入力端子間に抵抗Ｒが接続され、かつ出力がＮチャネルトランジスタＭ３のゲートに接続されたアンプ１ １１から構成される電圧−電流変換回路と、ダイオード接続されたＰチャネルトランジスタＭ４に流れる電流をＰチャネルトランジスタＭ５にコピーするカレントミラー回路と、＋入力端子があるバイアス電圧Ｖｒに接続され、負帰還容量としてのコンデンサＣ１とコンデンサＣ１に対して並列に接続されたスイッチＳ４を有する積分器１２と、ＰチャネルトランジスタＭ５のドレインと積分器の−入力端子間を接続するスイッチＳ３と、ＰチャネルトランジスタＭ５とＮチャネルトランジスタＭ１間を接続するスイッチＳ１と、積分器の−入力端子とＮチャネルトランジスタＭ２間を接続するスイッチＳ２と、オシレータ（ＯＳＣ）１４と、オシレータ（ＯＳＣ）１４によってカウントアップされるカウンター１ １６と、ＡＤ変換値の結果を保持するレジスター１７と、スイッチＳ１からスイッチＳ６のＯＮ・ＯＦＦ制御と該カウンター１ １６を制御する制御回路１５と、＋入力端子が積分器１２の出力に接続され、−入力端子が積分器１２の＋入力端子に与えられている電圧と同じバイアス電圧Ｖｒが印加され、出力が制御回路１５に入力されているコンパレータ１３から構成されている。
【０００８】
なお、スイッチＳ１とＳ２は制御線Ａを介して制御回路１５に接続されており、またスイッチＳ３は制御線Bを介して制御回路１５に接続されており、スイッチＳ４は制御線Ｃを介して制御回路１５に接続されており、相補スイッチＳ５・Ｓ６は制御線Ｄを介して制御回路１５に接続されており、カウンター１は制御線ＥとＦを介して制御回路１５に接続されている。
【０００９】
今、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４の各々は、制御回路１５からＨ信号が与えられるとＯＮ状態になり、制御回路１５からＬ信号が与えられるとＯＦＦ状態になる。相補スイッチＳ５・Ｓ６に対しては、制御回路１５からＨ信号が入力されるとスイッチＳ５がＯＮ状態、スイッチＳ６がＯＦＦ状態になり、逆に制御回路１５からＬ信号が入力されるとスイッチＳ５がＯＦＦ状態、スイッチＳ６がＯＮ状態になる。
【００１０】
また、制御回路１５からＬ信号が入力されるとスイッチＳ５がＯＦＦになりスイッチＳ６がＯＮになる。
【００１１】
また、制御線Ｅを介して制御回路１５からカウンター１ １６のＲ端子にＬ信号が入力された場合、カウンター１ １６はリセット状態となり、Ｈ信号が入力されたときはカウンター１ １６はリセット状態から開放される。
【００１２】
また、制御線Ｆを介してカウンター１ １６にＨ信号が入力されると、カウンター１ １６が保持している値をレジスター１７に送る。また、ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２はカレントミラー構成をなしている。なお、該２重積分型ＡＤコンバータは３つのフェーズを経て入力されたアナログ電圧Ｖｉｎをデジタル値ＯＵＴに変換して出力する。
【００１３】
（第１フェーズ）
図１０は、第１フェーズ開始直後の回路状態を示している。
第１フェーズ開始直後ではスイッチＳ１，Ｓ２がＯＮになっており、スイッチＳ３，Ｓ４がＯＦＦになっている。またスイッチＳ５をＯＮにし、スイッチＳ６をＯＦＦにすることで電圧−電流変換回路中に存在するアンプ１の＋入力端子にはＶｉｎが印加されている。
【００１４】
よって、電圧−電流変換回路によって発生した定電流（Ｖｉｎ／Ｒ） がＰチャネルトランジスタＭ４・Ｍ５でカレントミラーされ、さらにＮチャネルトランジスタＭ１に流れこんだ電流がＮチャネルトランジスタＭ２によってカレントミラーされた電流が積分器から引かれる。それにより定電流源によって発生した電流（Ｖｉｎ／Ｒ）でコンデンサＣ１に電荷が充電される。コンデンサＣ１への充電開始時にはカウンター１の値が０になっており、充電開始直後からオシレータによってカウントアップされる。
【００１５】
カウンター１ １６の値が、設計時に定められたΔｃになるとスイッチＳ１，Ｓ２がＯＦＦになりコンデンサＣ１に対する充電は完了し、第１フェーズは終了する。なお、オシレータの出力波形周期をＴとし、積分器中のコンデンサＣ１は容量−電圧依存性がないものとすると第１フェーズ終了時での積分器出力電圧は下記（数１）で示される。
【００１６】
【数１】
2010213024.tif 000003
第１フェーズ終了直後より、第２フェーズに遷移する。
【００１７】
（第２フェーズ）
第２フェーズでの回路の状態は図１１に示されている。第２フェーズでは、まず、制御線ＥがＨからＬ状態になることでカウンター１をリセットされると同時に制御線ＤがＨ状態からＬ状態に遷移することでスイッチＳ５がＯＦＦに、スイッチＳ６がＯＮになり電圧−電流変換回路中のアンプ１の＋入力端子に電圧Ｖｒｅｆ を印加後、スイッチＳ３をＯＮにすると、電圧−電流変換回路で作られた定電流（Ｖｒｅｆ／Ｒ）がＰチャネルトランジスタＭ５を通じて積分器回路中のコンデンサＣ１に流れ込むため第１フェーズでコンデンサＣ１に充電された電荷のディスチャージが始まる。
【００１８】
コンデンサＣ１に充電された電荷のディスチャージが開始されたと同時に制御線ＥはＬ状態からＨ状態になるためカウンター１はリセット状態から開放され再びカウントアップされる。
【００１９】
コンデンサＣ１にたまった電荷がすべてディスチャージされたとき、つまり積分器の出力がＶｒとなった瞬間にコンパレータの出力はＨからＬに遷移し、それが制御回路１５に入力される。同時にカウンター１のカウントアップは終わり、制御線ＦがＨになることでカウンター１の値がレジスターに送られる。
【００２０】
カウンター１ １６の値がレジスターに取り込まれた後、制御線Ｆは再びＬ状態となる。ここで第２フェーズは終了となる。第２フェーズ終了後ただちに第３フェーズに状態が遷移する。
【００２１】
（第３フェーズ）
図１２に第３フェーズの回路状態を記載した。第３フェーズでは、スイッチＳ１，Ｓ２，Ｓ３をＯＦＦにし、コンデンサＣ１の電荷を完全に０にするために必要な時間だけスイッチＳ４をＯＮにする。また、同時にカウンター１をリセットし、スイッチＳ６をＯＦＦにし、スイッチＳ５をＯＮにする。
【００２２】
その直後に再度第１フェーズの状態に遷移する。なお、第１フェーズ、第２フェーズ、第３フェーズを通しての２重積分型ＡＤコンバータ回路の各素子の状態を図１３−ＡおよびＢに示した。
【００２３】
第２フェーズでは、積分器のコンデンサＣ１から電荷のディスチャージが開始されてから終了するまでの時間をカウンター１で測定している。コンデンサＣ１からのディスチャージが終了したときにカウンター１に保持されている値をΔｘとしたときに次の（数２）が成り立つ。
【００２４】
【数２】
2010213024.tif 000004
（数２）より下記（数３）が導かれる。
【００２５】
【数３】
2010213024.tif 000005
この（数３）は、該ＡＤコンバータに入力された電圧Ｖｉｎ が下記（数４）に示す数値に変換されることを示している。
【００２６】
【数４】
2010213024.tif 000006
【００２７】
ここで、カレントミラー対を構成しているＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のＶｔｈ製造誤差や仕上がり寸法誤差等のアンマッチングは必ず生じる。それにより、ＮチャネルトランジスタＭ１に流れる電流Ｉ（Ｍ１）とＮチャネルトランジスタＭ２に流れる電流Ｉ（Ｍ２）は完全には一致することはなくある程度の誤差を生じてしまう。
【００２８】
また、ＮチャネルトランジスタＭ１のチャネル幅をＷ１、チャネル長をＬ１とするときに、ＮチャネルトランジスタＭ１のドレイン電圧は、下記（数５）と等しくなるが、ＮチャネルトランジスタＭ２のドレイン電圧はおおよそ積分器中の＋入力端子に与えられているバイアス電圧Ｖｒに等しい。
【００２９】
【数５】
2010213024.tif 000007
【００３０】
したがって、ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２においてドレイン−ソース間電圧の差が異なっており、チャネル長変調効果によっても電流Ｉ（Ｍ１）と電流Ｉ（Ｍ２）は一致しない。Ｉ（Ｍ１）≠Ｉ（Ｍ２）であることにより該ＡＤコンバータのデジタル出力値に誤差が生じる。
【００３１】
今、Ｉ（Ｍ２）とＩ（Ｍ１）にｋ％の誤差が生じた場合、つまり、Ｉ（Ｍ２）＝（０．０１ｋ＋１）Ｉ（Ｍ１）と表現される場合、Ｉ（Ｍ２）=Ｉ（Ｍ１）であったときに比べ、該ＡＤコンバータのデジタル出力値は、下記（数６）だけ誤差が生じてしまう。図１４は、Ｉ（Ｍ２）とＩ（Ｍ１）にｋ％の誤差が生じたために引き起こされるＡＤコンバータの変換誤差を示す図である。
【００３２】
【数６】
2010213024.tif 000008
【００３３】
ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２の面積をできるだけ大きくすることで、カレントミラーを構成するＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のＶｔｈ製造誤差や仕上がり寸法誤差等から生じるアンマッチングを小さくすることができる。
【００３４】
また、ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のチャネル長変調効果による電流Ｉ（Ｍ１）とＩ（Ｍ２）の誤差に対しては、ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のＬ長を長くすることでＩ（Ｍ１）とＩ（Ｍ２）の差異を小さくできる。
【００３５】
または、図３で示されたようにＮチャネルトランジスタＭ１とスイッチＳ１の間にＮチャネルトランジスタＭ６と、ＮチャネルトランジスタＭ２とスイッチＳ２の間にＮチャネルトランジスタＭ７を挿入し、ＮチャネルトランジスタＭ６とＮチャネルトランジスタＭ７のゲートに適切なバイアス電圧を与えるとＮチャネルトランジスタＭ２とＮチャネルトランジスタＭ７が低電圧カスコードを構成する。この低電圧カスコードによりＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２で生じるチャネル長変調効果をなくすことができる。
【発明の概要】
【発明が解決しようとする課題】
【００３６】
しかしながら、カレントミラートランジスタのＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２の面積を大きくすればするほど、ＮチャネルトランジスタＭ１のゲート−ドレイン間容量とドレイン−基板間容量が増大する。一般的に、ＭＯＳトランジスタのゲート−ドレイン容量とドレイン−基板間容量は、以下の（数７）および（数８）で表現できる。
【００３７】
【数７】
2010213024.tif 000009
【００３８】
【数８】
2010213024.tif 000010
ただし、
Ｃｏｘ：単位面積あたりのゲート−チャネル間容量
Ｃｏｖ：単位面積あたりのゲート−ドレイン間容量
Ｅ：ドレイン領域のチャネル方向の長さ 
Ｃｊｓｗ：ドレインと基板間の接合においてドレイン周囲長−基板間の単位側壁容量
Ｃｊ：ドレインと基板間の接合においてドレイン底面−基板間に関する単位容量
Ｃｊｏ：ドレインと基板間の接合において逆バイアス電圧が０のときのドレイン底面−基板間の単位容量。
である。
【００３９】
なお、Ｃｊは、一般的に下記（数９）で表現できる。
【００４０】
【数９】
2010213024.tif 000011
【００４１】
ＮチャネルトランジスタＭ１のゲート−ソース間容量Ｃｇｓとドレイン−基板間容量Ｃｄｂが増大すればするほど、第１フェーズ開始時においてスイッチＳ１がＯＮしてからＮチャネルトランジスタＭ１ドレイン電圧のセトリングが終了するまでの時間がより長くなる。なお、ＮチャネルトランジスタＭ１のドレイン電圧のセトリング時間をＴｓｅｔとするとき、下記（数１０）で示される関係式が成り立つ。
【００４２】
【数１０】
2010213024.tif 000012
【００４３】
ここで、図１０（または図１１、図１２）で示される回路で構成された従来例では、第１フェーズ開始直後つまりＮチャネルトランジスタＭ１のドレイン電圧がセトリングしているうちから積分器のコンデンサＣ１に対して充電を始めてしまい、このことがデジタル値変換誤差を生じさせる要因となっていた。図１５は、そのことを示す図である。
【００４４】
したがって、本発明は、上述のようなデジタル値変換誤差を生じさせず正確なＡＤ変換を行うことが可能な２重積分型アナログデジタルコンバータおよびそれを用いたデジタル温度センサーならびにデジタルマルチメータを提供することを目的とする。
【課題を解決するための手段】
【００４５】
本発明は、上記目的を達成するために、次のような構成を採用した。
ａ）本発明に係る２重積分型アナログデジタルコンバータは、２種の電流値を生成することが可能な定電流源と、ゲートとドレインがダイオード接続された第１のＮチャネルトランジスタと、ゲートが前記第１のＮチャネルトランジスタのゲートに接続された第２のＮチャネルトランジスタと、＋入力端子がバイアス電圧に接続され、第１のコンデンサを負帰還容量として有し、該第１のコンデンサに並列に接続された第１のスイッチからなる積分器と、定電流源と積分器の−入力端子間を接続する第２のスイッチと、定電流源と第１のＮチャネルトランジスタのドレイン間を接続する第３のスイッチと、積分器の−入力端子と第２のＮチャネルトランジスタ間を接続する第４のスイッチと、所定の周波数を持ったクロック信号を出力するオシレータと、該オシレータによってカウントアップされる第１のカウンターと、第１のスイッチから第４のスイッチの各々と定電流源が生成する電圧値とを２者択一に選択する機能を有する制御回路と、＋入力端子に積分器の出力が接続され、−入力端子に積分器に印加されるバイアス電圧と同じ電圧が印加され、出力に制御回路が接続されたコンパレータと、第１のカウンターに保持されているアナログデジタル変換した結果を格納するレジスターと、第３のスイッチの導通後一定時間後に第４のスイッチを導通させる手段とを備えたことを特徴としている。
【００４６】
ｂ）また、第３のスイッチ導通後一定時間後に第４のスイッチを導通させる手段は、第３のスイッチを導通させる信号が入力されてから第４のスイッチを導通させる信号を出力するまでの時間を第２のカウンターによって制御する遅延回路により構成、あるいは、第３のスイッチを導通させる信号が入力されてから第４のスイッチを導通させる信号を出力するまでの時間を第２のコンデンサに所定の電荷がチャージされる時間によって制御する遅延回路により構成されることを特徴としている。
【００４７】
ｃ）また、ソース端子が接地され、ゲートとドレインがダイオード接続され、形状が第１のＮチャネルトランジスタと同じで、定電流源で発生した電流と同じ電流が流される第３のＮチャネルトランジスタと、＋入力端子が第３のコンデンサに接続され、−入力端子が自身の出力と短絡されているアンプと、第３のＮチャネルトランジスタのゲートとアンプの＋入力端子間を接続する第５のスイッチと、アンプの出力と第１および第２のＮチャネルトランジスタのゲート間を接続する第６のスイッチを備え、第１および第２のＮチャネルトランジスタに電流が流れていないときには、第１および第２のＮチャネルトランジスタのゲート電位が、アンプと第３のコンデンサと第５のスイッチと第６のスイッチによって構成されるサンプルホールド回路により保持されることを特徴としている。
【００４８】
ｄ）また、本発明に係るデジタル温度センサーやデジタルマルチメータは、上記の如き２重積分型アナログデジタルコンバータを用いたことを特徴としている。
【発明の効果】
【００４９】
本発明によれば、カウンター回路によって構成された遅延回路、あるいは、コンデンサと電流源とその他周辺回路により構成された遅延回路を用い、第３のスイッチがＯＮしてから一定時間後に第４のスイッチをＯＮさせるようにしたことにより、アナログデジタル変換誤差を少なくすることができた。
【００５０】
また、サンプルホールド回路を用いることによって、第２フェーズのときのＮチャネルトランジスタＭ１ドレイン電圧を第１フェーズのときのドレイン電圧と同じに保つことで、第１フェーズ開始時のＮチャネルトランジスタＭ１ドレイン電圧のセトリングをなくすことができるようになり、いずれも、従来例の課題を解決し、正確にＡＤ変換を行うことが可能になる。
【図面の簡単な説明】
【００５１】
【図１】遅延時間を非同期カウンターによって作り出す遅延回路例を示す図である。
【図２】遅延回路を従来例に組み込んだ構成例を示す図である。
【図３】低電圧カスコード構成によりチャネル長変調効果をなくした例を示す図である。
【図４−Ａ】図２における回路の動作時の各デバイスの状態を示す図である（波形図）。
【図４−Ｂ】図２における回路の動作時の各デバイスの状態を示す図である（波形図の意味）。
【図５】コンデンサ充電による第２の遅延回路の実現例を示す図である。
【図６】サンプルホールド回路を使用した実施例を示す図である（第１フェーズ）。
【図７】サンプルホールド回路を使用した実施例を示す図である（第２フェーズ）。
【図８】第２の遅延回路を従来例の２重積分回路に組み込んだ構成図である。
【図９】２重積分型ＡＤコンバータの概要を示す図である。
【図１０】２重積分型ＡＤコンバータの内部回路の詳細を示す図である（第１フェーズ開始直後）。
【図１１】２重積分型ＡＤコンバータの内部回路の詳細を示す図である（第２フェーズ）。
【図１２】２重積分型ＡＤコンバータの内部回路の詳細を示す図である（第３フェーズ）。
【図１３−Ａ】第１フェーズ、第２フェーズ、第３フェーズを通しての２重積分型ＡＤコンバータ回路の各素子の状態を示す図である（波形図）。
【図１３−Ｂ】第１フェーズ、第２フェーズ、第３フェーズを通しての２重積分型ＡＤコンバータ回路の各素子の状態を示す図である（波形図の意味）。
【図１４】ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２における電流Ｉ（Ｍ１）と電流Ｉ（Ｍ２）にｋ％の誤差が生じた場合に引き起こされるＡＤコンバータの変換誤差を示す図である。
【図１５】第１フェーズ開始直後つまりＮチャネルトランジスタＭ１のドレイン電圧がセトリングしているうちから積分器のコンデンサＣ１に充電を始めデジタル値変換誤差を生じさせることを示す図である。
【発明を実施するための形態】
【００５２】
本発明は、デジタル値変換誤差を生じさせず正確なＡＤ変換を行うために、カウンターまたはコンデンサを用いた遅延回路により第３のスイッチの導通後一定時間後に第４のスイッチを導通させるようにしたものである。またサンプルホールドを用いて上記セトリングをなくすようにしたものである。
【実施例】
【００５３】
以下、（１）第３のスイッチの導通後一定時間後に第４のスイッチを導通させるために遅延回路を用いた実施例として、カウンターによる遅延回路を用いた実施例１、コンデンサによる遅延回路を用いた実施例２、（２）第２フェーズにおいてカレントミラートランジスタＭ１・Ｍ２のゲート電圧を外部から与える実施例としてサンプルホールドを用いた実施例３を、図面を用いて説明する。
【００５４】
（１）＜第３のスイッチの導通後一定時間後に第４のスイッチを導通させるために遅延回路を用いた実施例＞
従来例では第１フェーズにおいてスイッチＳ１とＳ２を同時にＯＦＦ状態からＯＮ状態へとしていたが、本実施例では、スイッチＳ１をＯＮ状態にした後、一定時間経過後にスイッチＳ２をＯＮ状態にすることを可能にする遅延時間生成回路（以下遅延回路という）を加えることにより従来例の課題を解消する。
【００５５】
（１ａ）＜カウンターによる遅延回路を用いる実施例１＞
図１は、遅延時間を非同期カウンターによって作り出す遅延回路例を示す図である。図２は、該遅延回路を従来例に組み込んだ構成例を示す図である。この遅延回路１は制御回路１５からの入力を受け入れる入力ＩＮと、オシレータ（ＯＳＣ）１４からのクロックを受け入れる入力ＣＬＫと、出力ＯＵＴを持つ。
【００５６】
また、遅延回路１の出力ＯＵＴはスイッチＳ８を介してカウンターのＲ端子に接続しており、制御線ＥはスイッチＳ７を介してカウンターのＲ端子と接続している。
【００５７】
スイッチＳ７とＳ８は相補スイッチを構成しており、制御線ＡがＨ状態のときはスイッチＳ８がＯＮ状態となっており、制御線ＡがＬ状態のときはスイッチＳ７がＯＮ状態となる。
【００５８】
該遅延回路は、図１で示されたように、ｎ個のディレイフリップフロップから構成される非同期カウンター２と、該遅延回路の入力ＣＬＫを入力として持ちかつカウンターの第１ｂｉｔ目にあたるディレイフリップフロップＤＦＦ（１）のＣ端子をドライブしているバッファＢＵＦ１と、Ｄ端子が電源に接続され非同期カウンターの最上位ｂｉｔを示すディレイフリップフロップＤＦＦ（ｎ）の 端子によってドライブされたＣ端子とＱ端子が該遅延回路の出力ＯＵＴに接続され、負論理リセット端子には該遅延回路の入力ＩＮが接続されているｎ＋１個目のフリップフロップＤＦＦ（ｎ＋１）と、Ｄ端子がｎ＋１番目のフリップフロップの ／Ｑ端子（Ｑの反転端子）によってドライブされＢＵＦ１の出力によってドライブされるＣ端子をもち、負論理リセット端子に該遅延回路の入力ＩＮが接続されているｎ＋２番目のフリップフロップＤＦＦ（ｎ＋２）と、該遅延回路の入力ＩＮが第１の入力に接続され、またｎ＋２番目のフリップフロップのＱ端子が第２の入力に接続され出力が非同期カウンターを構成するｎ個のディレイフリップフロップの負論理リセット端子に接続されているＡＮＤ回路ＡＮＤ１から構成される。
【００５９】
また、非同期カウンターを構成するディレイフリップフロップＤＦＦは立ち上がりクロックでデータを取り込み、リセット端子にＬ信号を入力するとディレイフリップフロップはリセット状態になるものとする。また、ＣＬＫ端子から入力されるクロックの周期はＴであるとする。
【００６０】
第１フェーズ開始直後、制御線Ａを通じて制御回路１５から遅延回路１の入力ＩＮにＨ信号が送られるためスイッチＳ１がＯＮすると同時にＤＦＦ（ｎ＋１）とＤＦＦ（ｎ＋２）のリセットは解除される。
【００６１】
ＤＦＦ（ｎ＋１）とＤＦＦ（ｎ＋２）のリセット解除後、オシレータ（ＯＳＣ）１４のクロック１周期後にＤＦＦ（ｎ＋２）のＱ端子がＬからＨ状態になると同時にＡＮＤ１の出力ＯＵＴがＬからＨに遷移し、カウンター２を構成するＤＦＦ（１）からＤＦＦ（ｎ）のリセットが解除する。
【００６２】
その直後からカウントアップが開始される。カウントアップ開始後、２ｎＴ−Ｔ後にＤＦＦ（ｎ＋１）のＱ端子、つまり該遅延回路１の出力がＬからＨに遷移する。したがって、スイッチＳ２がＯＮになりかつ制御線Ｇを通じて遅延回路１の出力ＯＵＴからカウンター１のＲ端子にＨ信号が入力されるためカウンター１はリセット状態から開放される。よって、積分器のコンデンサＣ１に対して充電が始まると同時にカウントアップも始まる。
【００６３】
該遅延回路の出力がＬからＨに遷移した時点から１周期後にＤＦＦ（ｎ＋２）のＱ端子はＨからＬに遷移し、同時にＡＮＤ１の出力がＨからＬに遷移することで遅延回路内のカウンター２を構成するｎ個のＤＦＦはすべてリセット状態になる。上記動作時の各デバイスの状態が図４−ＡおよびＢに示されている。
【００６４】
遅延回路内のカウンター２は、第１フェーズが終了するまで動作することはなく、かつ第２フェーズと第３フェーズでは、スイッチＳ１がＯＦＦのため遅延回路内のカウンター２は常にリセット状態となり遅延回路は動作しない。よって、スイッチＳ１がＯＮしてから、つまり該遅延回路に対してＨ信号が入力されてＴ−ＴｎＴ−Ｔ＝２ｎＴ後に該遅延回路の出力からＨ信号が出力される機能を持たせることができた。
【００６５】
なお、カウンター２を構成するＤＦＦのリセットが解除された時点から該遅延回路１の出力がＬ信号からＨ信号に遷移するまでＴｎＴ−Ｔほどかかり、これがトランジスタＭ１ゲート電位のセトリング時間Ｔｓｅｔよりも大きくなければならないのでカウンター２を構成するＤＦＦの個数ｎは下記（数１１）を満たさなければならない。
【００６６】
【数１１】
2010213024.tif 000013
ただし遅延回路内のカウンター２のレイアウト面積を最小にするためｎは（数１１）を満たす最小のｎにする。
【００６７】
（１ｂ）＜コンデンサ充電による遅延回路を用いる実施例２＞
図５は、コンデンサ充電による第２の遅延回路の実施例を示す図である。
この遅延回路２は、入力ＩＮと出力ＯＵＴの２端子を持つ。該遅延回路は入力が入力ＩＮと接続しているインバータＩＮＶ１と、ソースが接地され、ゲートがＩＮＶ１の出力に、ドレインがＰチャネルトランジスタＭ８のドレインに接続しているＮチャネルトランジスタＭ９と、ゲートがＩＮＶ１の出力に接続しているＰチャネルトランジスタＭ８と、入力が対接地容量Ｃ２とＰチャネルトランジスタＭ８とＮチャネルトランジスタＭ９のドレインに接続されたインバータＩＮＶ２と、第１の入力がＩＮＶ１の出力に接続され第２の入力がＩＮＶ２の出力に接続され、その出力が該遅延回路の出力端子ＯＵＴとなるＮＯＲ回路ＮＯＲと、ゲートがＩＮＶ２の出力に接続され、ソースが電源に接続され、ドレインがＰチャネルトランジスタＭ８のソースに接続しているＰチャネルトランジスタＭ１０と、電流がｉである定電流源から構成される。
【００６８】
スイッチＳ１がＯＮすると、つまり該遅延回路の入力ＩＮにＨ信号が入力されるとコンデンサＣ２に対してＰチャネルトランジスタＭ８を介して定電流源から電流が流れ込む。
【００６９】
ＰチャネルトランジスタＭ８のドレイン電圧（またはＮチャネルトランジスタＭ９のドレイン電圧）がインバータＩＮＶ２のスレッショルド電圧を超えると、該遅延回路のＯＵＴ端子がＬからＨになる。同時にＰチャネルトランジスタＭ１０がフルＯＮになり、定電流源からではなくＰチャネルトランジスタＭ１０を介して流れる電流により一気にコンデンサＣ２に電荷がチャージされる。
【００７０】
したがって、該遅延回路は、ＩＮにＨ信号入力後、ＩＮＶ２の入力電圧がＩＮＶ２のスレッショルド電圧になるまでの時間ほど遅延して該遅延回路のＯＵＴ端子からＨ信号を出力させる機能をもつ。該遅延回路による遅延時間Ｔｄｅｌａｙは、定電流源の電流値をｉ、ＩＮＶ２のスレッショルド電圧をＶｄｄ／２したとき下記（数１２）が成り立ち、（数１３）と書くことができる。
【００７１】
【数１２】
2010213024.tif 000014
【００７２】
【数１３】
2010213024.tif 000015
当然Ｔｓｅｔ≦Ｔｄｅｌａｙとなるように定電流源ｉとコンデンサＣ２は設計される。
【００７３】
図８は、第２の遅延回路を従来例の２重積分回路に組み込んだ構成図である。チャネル長変調効果の影響をなくすため、低電圧カスコード回路を加えた図３の回路も遅延回路の付加が必要となる。図３で示された低電圧カスコード回路の場合も図２または図８の場合と同様に、スイッチＳ１とスイッチＳ２の間に第１の遅延回路１または第２の遅延回路２を挿入する。
【００７４】
（２）＜第２フェーズにおいてカレントミラートランジスタＭ１・Ｍ２のゲート電圧を外部から与える実施例＞
図１１で示された従来例の２重積分ＡＤコンバータは、第２フェーズの間はカレントミラートランジスタＭ１とＭ２のドレイン電圧はフローティング状態になっており、第１フェーズ開始直後、ＮチャネルトランジスタＭ１ドレイン電圧のセトリングが終わるまでにある時間Ｔｓｅｔがかかった。ここで、フェーズ２の間、ＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のゲートに対して第１フェーズにて発生した電圧と同じ電圧を与えることで第１フェーズ開始直後のＮチャネルトランジスタＭ１のゲート電圧のセトリングを防止する。
【００７５】
（２ａ）＜サンプルホールド回路を用いる実施例３＞
図６は、サンプルホールド回路を使用した実施例を示す図である。
従来例の回路と比べ、定電流源回路で発生した電流を折り返すためのＰチャネルトランジスタＭ１１と、ソース端子が接地されダイオード接続されており、かつＰチャネルトランジスタＭ１１のドレインと接続しており、形状がＮチャネルトランジスタＭ１と同じであるＮチャネルトランジスタＭ１２と、＋入力端子が対接地容量Ｃ２とスイッチＳ９に並列に接続しており、−入力端子が出力と短絡しているアンプと、ＮチャネルトランジスタＭ１２のゲートとアンプの＋入力端子を接続しているスイッチＳ９と、アンプの出力とＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のゲートを接続しているスイッチＳ１０が加わっている。
【００７６】
スイッチＳ９とスイッチＳ９に接続しているアンプとコンデンサＣ２とスイッチＳ１０でサンプルホールド回路の働きをする。図６は第１フェーズの状態を示している。
【００７７】
第１フェーズでは、スイッチＳ９がＯＮであり、スイッチＳ１０がＯＦＦになっている。ＮチャネルトランジスタＭ１に流れ込んでいる電流と同じ電流がＰチャネルトランジスタＭ１１でカレントミラーされてＮチャネルトランジスタＭ１２に流れ込んでいる。したがって、ＮチャネルトランジスタＭ１のドレイン電圧と同じ電圧に相当する電荷がコンデンサＣ２に蓄えられる。
【００７８】
フェーズ２の状態になると、図７で示されたようにスイッチＳ９がＯＦＦし、スイッチＳ１０がＯＮするため、ＮチャネルトランジスタＭ１のドレイン電圧は、第１フェーズのときのＮチャネルトランジスタＭ１のドレイン電圧が保持される。第３フェーズにおいてはスイッチＳ９をＯＮにし、スイッチＳ１０をＯＦＦにする。よって第１フェーズ開始時にＮチャネルトランジスタＭ１のドレイン電圧がセトリングすることはなくなる。
【００７９】
本実施例の効果をまとめると、図１０で示された２重積分型ＡＤコンバータにおいて、カレントミラーを構成するＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２が大きな面積をもつ場合、そのＮチャネルトランジスタＭ１とＮチャネルトランジスタＭ２の寄生容量により、第１フェーズ開始時にＮチャネルトランジスタＭ１のドレイン電圧のセトリングが終了するまでにある程度の時間がかかる。そのため、ＮチャネルトランジスタＭ１のドレイン電圧のセトリング中に積分器のコンデンサＣ１に対して充電を行うため、デジタル変換値に誤差を生じさせるという課題があった。
【００８０】
そこで、第１の実施例として、カウンター回路によって構成された遅延時間生成回路により、スイッチＳ１がＯＮしてから一定時間後にスイッチＳ２をＯＮさせるようにした。第２の実施例として、コンデンサと電流源とその他周辺回路により構成された遅延回路により、第１の実施例と同様のことを実現した。第３の実施例では、サンプルホールド回路によって、第２フェーズのときのＮチャネルトランジスタＭ１ドレイン電圧を第１フェーズのときのドレイン電圧と同じに保つことで、第１フェーズ開始時のＮチャネルトランジスタＭ１ドレイン電圧のセトリングをなくしている。第１から第３の実施例のいずれも、従来例の課題を解決し、正確にＡＤ変換を行うことを可能にしている。
【００８１】
本発明に係る２重積分型アナログデジタルコンバータは、上述したように、正確にＡＤ変換を行うことが可能になるので、高精度が必要なＡＤ変換が必要な多様な技術分野に応用することができる。
【００８２】
例えば、高精度が必要なデジタル温度センサーや１台で直流電圧・交流電圧・直流電流・交流電流・抵抗などを測定できるデジタルマルチメータに適用した場合に特に好適である。
【符号の説明】
【００８３】
１０：２重積分型ＡＤコンバータ（ＡＤＣ）
１１：アンプ１
１２：積分器
１３：コンパレータ
１４：オシレータ（ＯＳＣ）
１５：制御回路
１６：カウンター１
１７：レジスター
１８：遅延回路（池泉時間生成回路）
１９：アンプ２
Ｖｉｎ：入力電圧
Ｖｒｅｆ：基準電圧
ＯＵＴ：出力
Ｍ１，Ｍ２，Ｍ３，Ｍ６，Ｍ７，Ｍ９，Ｍ１２：Ｎチャネルトランジスタ
Ｍ４，Ｍ５，Ｍ８，Ｍ１０，Ｍ１１：Ｐチャネルトランジスタ
Ｓ１〜Ｓ１０：スイッチ
Ｒ：抵抗
ＩＮＶ１，ＩＮＶ２：インバータ
Ｃ１，Ｃ２：コンデンサ
【先行技術文献】
【特許文献】
【００８４】
【特許文献１】特開平３−２９１０２３号公報
【図１】
2010213024.tif 000016
【図２】
2010213024.tif 000017
【図３】
2010213024.tif 000018
【図４−Ａ】
2010213024.tif 000019
【図４−Ｂ】
2010213024.tif 000020
【図５】
2010213024.tif 000021
【図６】
2010213024.tif 000022
【図７】
2010213024.tif 000023
【図８】
2010213024.tif 000024
【図９】
2010213024.tif 000025
【図１０】
2010213024.tif 000026
【図１１】
2010213024.tif 000027
【図１２】
2010213024.tif 000028
【図１３−Ａ】
2010213024.tif 000029
【図１３−Ｂ】
2010213024.tif 000030
【図１４】
2010213024.tif 000031
【図１５】
2010213024.tif 000032