(57)【要約】      （修正有）【課題】従来のシグマ−デルタ変換器が持っているアイドルトーン問題、フラットゾーン問題等を改善する。【解決手段】信号変換システムは、補償モジュールと、補償モジュールに接続されている変換モジュールとを備えている。補償モジュールは、動的な信号に従って第１の補償信号を調整して、第１の補償信号を第１の入力信号に加えるために動作可能である。補償モジュールは、また、出力信号から、動的な信号の蓄積を表す、第２の補償信号を減算するために動作可能である。変換モジュールは、第１の入力信号と第１の補償信号の合計である第２の入力信号を受信して、この第２の入力信号を出力信号に変換するために動作可能である。【選択図】図１
2010220198.tif 000002
【特許請求の範囲】
【請求項１】
動的な信号に従って第１の補償信号を調整して、前記第１の補償信号を第１の入力信号に加え、かつ出力信号から、前記動的な信号の蓄積を表す第２の補償信号を減算するために動作可能な補償モジュールと、
前記補償モジュールに接続されていて、前記第１の入力信号と前記第１の補償信号の合計である第２の入力信号を受信して、前記第２の入力信号を前記出力信号に変換するために動作可能な変換モジュールとを備えている
ことを特徴とする電子システム。
【請求項２】
前記変換モジュールはＡＤＣ（アナログ−デジタル変換器）であることを特徴とする請求項１に記載の電子システム。
【請求項３】
前記変換モジュールは、
前記第２の入力信号および第２の信号に従って算出される第１の信号を積分して、この積分に従って積分信号を生成するために動作可能な積分器と、
前記積分器に接続されていて、前記積分信号のレベルを予め定められた閾値と比較して、この比較に従って前記出力信号を生成するための閾値検出器と、
前記閾値検出器に接続されていて、前記第２の信号を供給して、前記出力信号に従って前記第２の信号のレベルを調整するために動作可能な信号変換器とを有している
ことを特徴とする請求項１に記載の電子システム。
【請求項４】
複数のＰＮを生成するために動作可能なＰＮ（疑似乱数）発生器を更に備えていて、前記第１の補償信号のレベルは、前記ＰＮのうちの対応するＰＮに従って調整される
ことを特徴とする請求項１に記載の電子システム。
【請求項５】
複数のＰＮを生成するために動作可能なＬＦＳＲ（リニアフィードバックシフトレジスタ）を更に備えていて、前記第１の補償信号のレベルは、前記ＰＮのうちの対応するＰＮに従って調整されることを特徴とする請求項１に記載の電子システム。
【請求項６】
前記動的な信号はＰＮであることを特徴とする請求項１に記載の電子システム。
【請求項７】
前記補償モジュールは、前記第１の補償信号を供給して、前記動的な信号に従って前記第１の補償信号のレベルを調整するために動作可能な信号変換器を有していることを特徴とする請求項１に記載の電子システム。
【請求項８】
前記第１の補償信号はアナログ信号であることを特徴とする請求項１に記載の電子システム。
【請求項９】
前記補償モジュールは、複数のＰＮを蓄積して、前記蓄積の結果が予め定められた値に達した時に前記第２の補償信号を生成するために動作可能なアキュムレータを有していることを特徴とする請求項１に記載の電子システム。
【請求項１０】
前記補償モジュールは、予め定められた個数のＰＮを受信して、前記ＰＮの蓄積結果に従って前記第２の補償信号を生成するために動作可能なデジタルフィルタを有していることを特徴とする請求項１に記載の電子システム。
【請求項１１】
前記第２の補償信号はデジタル信号であることを特徴とする請求項１に記載の電子システム。
【請求項１２】
動的な信号に従って第１の補償信号を調整するステップと、
前記第１の補償信号を第１の入力信号に加えるステップと、
前記第１の入力信号と前記第１の補償信号の合計である第２の入力信号を受信するステップと、
前記第２の入力信号を出力信号に変換するステップと、
前記出力信号から前記動的な信号の蓄積を表す第２の補償信号を減算するステップとを有している
ことを特徴とする信号変換のための方法。
【請求項１３】
ＡＤＣ（アナログ−デジタル変換器）によって前記第２の入力信号を前記出力信号に変換するステップを更に有していることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記第２の入力信号および第２の信号に従って第１の信号を算出するステップと、
前記第１の信号を積分することによって積分信号を生成するステップと、
前記積分信号のレベルを予め定められた閾値と比較するステップと、
この比較に従って前記出力信号を生成するステップと、
前記出力信号に従って前記第２の信号のレベルを調整するステップとを更に有している
ことを特徴とする請求項１２に記載の方法。
【請求項１５】
ＰＮ発生器によって複数のＰＮ（疑似乱数）を生成するステップと、
前記ＰＮのうちの対応するＰＮに従って前記第１の補償信号のレベルを調整するステップとを更に有している
ことを特徴とする請求項１２に記載の方法。
【請求項１６】
前記動的な信号はＰＮであることを特徴とする請求項１２に記載の方法。
【請求項１７】
複数のＰＮを蓄積するステップと、
前記蓄積の結果が予め定められた値に達した時に前記第２の補償信号を生成するステップとを更に有している
ことを特徴とする請求項１２に記載の方法。
【請求項１８】
予め定められた個数のＰＮを受信するステップと、
前記ＰＮの蓄積結果に従って前記第２の補償信号を生成するステップとを更に有している
ことを特徴とする請求項１２に記載の方法。
【請求項１９】
動的な信号を生成するために動作可能な信号発生器と、
前記信号発生器に接続されていて、前記動的な信号に従って第１の補償信号を調整して、前記第１の補償信号を第１の入力信号に加え、前記第１の入力信号と前記第１の補償信号の合計である第２の入力信号を変換モジュールに供給して、前記変換モジュールの出力信号から、前記動的な信号の蓄積を表す第２の補償信号を減算するために動作可能な補償モジュールとを備えている
ことを特徴とする電子システム。
【請求項２０】
前記変換モジュールは、前記第２の入力信号を前記出力信号に変換するために動作可能なＡＤＣ（アナログ−デジタル変換器）を有していることを特徴とする請求項１９に記載の電子システム。
【請求項２１】
前記信号発生器は、前記動的な信号を生成するために動作可能な疑似乱数信号発生器であることを特徴とする請求項１９に記載の電子システム。
【請求項２２】
前記信号発生器は、複数のＰＮ（疑似乱数）を生成するために動作可能なＬＦＳＲ（リニアフィードバックシフトレジスタ）であることを特徴とする請求項１９に記載の電子システム。
【請求項２３】
前記補償モジュールは、前記第１の補償信号を供給して、前記動的な信号に従って前記第１の補償信号のレベルを調整するために動作可能な信号変換器を有していることを特徴とする請求項１９に記載の電子システム。
【請求項２４】
前記第１の補償信号はアナログ信号であることを特徴とする請求項１９に記載の電子システム。
【請求項２５】
前記補償モジュールは、複数のＰＮを蓄積して、前記蓄積の結果が予め定められた値に達した時に前記第２の補償信号を生成するために動作可能なアキュムレータを有していることを特徴とする請求項１９に記載の電子システム。
【請求項２６】
前記補償モジュールは、予め定められた個数のＰＮを受信して、前記ＰＮの蓄積結果に従って前記補償信号を生成するために動作可能なデジタルフィルタを有していることを特徴とする請求項１９に記載の電子システム。
【請求項２７】
前記補償信号はデジタル信号であることを特徴とする請求項１９に記載の電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号変換システムに関する。
【背景技術】
【０００２】
シグマ−デルタ変調は、ノイズシェーピング（shaping）およびエラーフィードバックを用いて、高解像度信号を低解像度信号にエンコードする方法である。このような技術を用いることにより、シグマ−デルタ変換器（例えば、アナログ−デジタル変換器、デジタル−アナログ変換器）は、低コストアナログ素子を用いても、非常に高い解像度を比較的容易に達成することができる。しかし、従来のシグマ−デルタ変換器には、いくつかの問題、例えば、アイドルトーン（idle tone）問題、フラットゾーン（flat zone）問題等がある。例えば、従来のシグマ−デルタ変換器の入力信号がＤＣ（直流）入力である場合、例えば、入力信号が一定レベルを有する場合、シグマ−デルタ変換器は、変換器の出力を妨害し得るパターンノイズ（アイドルトーン）を発生する可能性がある。加えて、入力信号が特定のレベルの近くの比較的狭い範囲内で変化するレベルを有する場合、変換器の出力は、出力が比較的重大なエラーを有することができるように、入力信号が変化する時にも変化しない実質的に一定のレベルを有することができる。このような比較的狭い範囲は、フラットゾーンまたはデッドゾーンと呼ばれ得る。特定のレベルは、シグマ−デルタ変換器の性質によって決定される。例えば、特定のレベルは、0V、±(1/2)VREF、±(1/3)VREF等の値を有することができる。VREFは、シグマ−デルタ変換器の動作のための基準レベルである。
【発明の概要】
【課題を解決するための手段】
【０００３】
一実施形態において、信号変換システムは、補償モジュールと、補償モジュールに接続されている変換モジュールとを備えている。補償モジュールは、動的な（dynamic）信号に従って第１の補償信号を調整して、第１の補償信号を第１の入力信号に加えることができる。補償モジュールは、出力信号から、動的な信号の蓄積を表す、第２の補償信号を減算することもできる。変換モジュールは、第１の入力信号と第１の補償信号の合計である第２の入力信号を受信して、この第２の入力信号を出力信号に変換することができる。
【０００４】
請求された内容の実施形態の特徴および効果は、以下の詳細な説明が進むにつれて明らかになるであろう。そして、図面を参照する際に、同一の番号は同一の部分を表すものとする。
【図面の簡単な説明】
【０００５】
【図１】本発明の一実施形態による信号変換システムの一例のブロック図である。
【図２】本発明の一実施形態による信号変換システムの一例のブロック図である。
【図３】本発明の一実施形態による信号変換システムの一例のブロック図である。
【図４】本発明の一実施形態による信号変換システムによって実行される動作の例のフローチャートである。
【発明を実施するための形態】
【０００６】
以下、本発明の実施形態に対する言及が詳細になされる。本発明がこれらの実施形態に関連して記載されるが、それらが本発明をこれらの実施形態に限定することを意図しているわけではないことは理解されよう。反対に、本発明は、添付の請求項によって定義される本発明の精神および範囲に含まれる代替、変更および等価物をカバーすることを意図している。
【０００７】
ここに記載されている実施形態は、ある形のコンピュータが使用可能な媒体上にあるコンピュータが実行可能な命令の一般的な文脈、例えば一つ以上のコンピュータまたは他のデバイスによって実行されるプログラムモジュールの中で述べられ得る。一般的に、プログラムモジュールは、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造等を含み、特定のタスクを実行したり、あるいは特定の抽象的データ型を実現する。プログラムモジュールの機能は、様々な実施形態の中で要求される時、結合または分散され得る。以下の詳細な説明のいくつかの部分は、コンピュータメモリ内のデータビット上の手順、ロジックブロック、処理および動作の他のシンボリック表現に関して示されている。これらの説明および表現は、データ処理技術の当業者によって、他の当業者に最も効果的にそれらの仕事の内容を伝えるために用いられる手段である。本出願において、手順、ロジックブロック、プロセス等は、所望の結果に導くステップまたは命令の首尾一貫したシーケンスであると理解される。ステップは、物理量の物理的操作を要求するものである。通常、必ずしも必要ではないが、これらの量は、コンピュータシステムの中で格納、転送、結合、比較、さもなければ操作され得る電気または磁気信号の形をとる。
【０００８】
ただし、これら及び類似の用語の全ては、適切な物理量に関連付けられたものであり、これらの物理量に対する便宜上のラベルに過ぎないことを心に留めておくべきである。以下の説明から明らかである時に特に別途述べない限り、本出願の全体にわたって、「調整」「加算」「減算」「変換」「算出」「生成」「比較」「蓄積」「受信」等のような用語を用いている記述は、コンピュータシステムまたは同様の電子計算装置の動作およびプロセスを意味することは認められる。それは、コンピュータシステムのレジスタおよびメモリの中の物理的（電子的）な量として表されるデータを操作して、コンピュータシステムメモリまたはレジスタ、または他のこのような情報記憶、伝送または表示装置の中の物理的な量として同様に表される他のデータに変換する。
【０００９】
さらに、本発明の以下の詳細な説明の中で、多数の具体的な詳細が、本発明の完全な理解を提供するために示される。しかしながら、本発明が、これらの具体的な詳細なしで実施され得ることは、当業者によって認められるであろう。他の例においては、本発明の態様を不必要に曖昧にしないように、周知の方法、手順、コンポーネント、および回路は、詳細には記載されない。
【００１０】
一実施形態において、信号変換システムが提供される。このような一実施形態において、信号変換システムは、入力信号を出力信号に変換することができる。信号ディザリング（dithering）の適用によって、出力信号は、入力信号を比較的正確に表すことができる。より詳しくは、入力信号は、比較的ビジー（busy）なために、ディザ（dither）信号、例えば、疑似乱数信号に加えられ得る。加えて、ディザ信号と等価なレベルを表す、補償信号は、入力信号を適切に表すために、出力信号から減算され得る。その結果、アイドルトーン問題およびフラットゾーン問題は減少し得る一方で、信号変換システムは、入力信号を適切に表すように、出力信号を生成することができる。
【００１１】
図１は、本発明の一実施形態による、信号変換システム１００の一例のブロック図である。図１に示したように、信号変換システム１００は、変換モジュール１０２と、信号発生器１０４と、補償モジュール１０６とを備えている。
【００１２】
一実施形態において、信号発生器１０４は、動的な信号１３０を発生するために用いられ得る。信号発生器１０４に接続されている補償モジュール１０６は、動的な信号１３０に従って、（図１には示されていない）第１の補償信号を調整することができる。補償モジュール１０６は、第１の補償信号を第１の入力信号、例えば、入力信号１３６に加えることもでき、かつ、出力信号１２８から、動的な信号１３０の蓄積を表す、（図１には示されていない）第２の補償信号を減算することもできる。補償モジュール１０６に接続されている変換モジュール１０２は、補償モジュール１０６から、第２の入力信号、例えば、入力信号１２２を受信することができ、かつこの入力信号１２２を出力信号１２８に変換することができる。一実施形態において、入力信号１２２は、入力信号１３６と第１の補償信号の合計である。
【００１３】
より詳しくは、一実施形態において、変換モジュール１０２は、アナログ信号１２２をデジタル信号１２８に変換するために、ＡＤＣ（アナログ−デジタル変換器）、例えば、シグマ−デルタＡＤＣを有している。補償モジュール１０６は、第１の補償信号プラス入力信号１３６に等しいアナログ信号１２２をシグマ−デルタＡＤＣ１０２に供給し、かつ出力信号１２８マイナス第２の補償信号に等しい出力信号１３２を生成することができる。第１の補償信号は、以下のものに限定されるわけではないが、アナログ信号であり得る。第２の補償信号は、以下のものに限定されるわけではないが、デジタル信号であり得る。
【００１４】
好都合にも、動的な信号１３０は、疑似乱数信号であり得る。疑似乱数信号１３０に従って調整される第１の補償信号は、シグマ−デルタＡＤＣ１０２のためのディザ信号として用いられ得る。従って、シグマ−デルタＡＤＣ１０２の入力信号１２２は、比較的ビジーであり得る。例えば、入力信号１２２のレベルは、実質的に一定ではないか、あるいは比較的狭い範囲内で変化しない。その結果、シグマ−デルタＡＤＣ１０２のアイドルトーンおよびフラットゾーン問題は減少し得るので、出力信号１２８の出力エラーも減少し得る。
【００１５】
一実施形態において、出力信号１２８の蓄積結果は、入力信号１２２の等価レベルを示している、例えば、比例している。例えば、出力信号１２８は、シリアルデジタル信号の列を含み得る。その各々は、対応する値を表している。出力信号１２８の蓄積結果は、シリアルデジタル信号に対応する複数の値を蓄積することによって得られ得る。蓄積のための動作は、以下で更に詳細に説明される。加えて、第２の補償信号の蓄積結果は、第１の補償信号の等価レベルを示し得る、例えば、比例し得る。出力信号１３２は、出力信号１２８マイナス第２の補償信号に等しいので、出力信号１３２の蓄積結果は、入力信号１３６の等価レベルを示し得る、例えば、比例し得る。
【００１６】
他の実施形態では、出力信号１２８の値は、入力信号１２２の等価レベルを示している、例えば、比例している。加えて、第２の補償信号の値は、第１の補償信号の等価レベルを示し得る、例えば、比例し得る。従って、そのような実施形態において、出力信号１３２の値は、入力信号１３６の等価レベルを示し得る、例えば、比例し得る。
【００１７】
図２は、本発明の一実施形態による、信号変換システム２００の一例のブロック図である。図１と同じ符号を付けられた要素は、同様の機能を有しているので、ここで繰り返し説明しない。図２の例において、変換モジュール１０２は、入力信号１３６を出力信号２２８に変換することができる。一実施形態において、図１における出力信号１２８は、図２における出力信号２２８を含んでいる。例えば、補償モジュール１０６は、第１の補償信号２３４を入力信号１３６に加え、かつ出力信号２２８から第２の補償信号２３８を減算することができる。
【００１８】
図２に示したように、変換モジュール１０２は、シグマ−デルタＡＤＣを含んでいる。より詳しくは、シグマ−デルタＡＤＣ１０２は、積分器２１２、閾値検出器２１４および信号変換器２１６を含み得る。積分器２１２は、入力信号１２２および第２の信号２２０に従って算出される第１の信号２２４を積分して、この積分に従って積分信号２２６を生成するために用いられ得る。例えば、減算器２１８は、第１の信号２２４を積分器２１２に供給するために、入力信号１２２から第２の信号２２０を減算することができる。積分器２１２は、第１の信号２２４の積分値∫V224dtを示す、例えば、比例するレベルV226を有する積分信号２２６を生成することができる。一実施形態において、第１の信号２２４が正のレベルV224を有する時、積分信号２２６のレベルV226は増加し得る。他方、第１の信号２２４が負のレベルV224を有する時、積分信号レベルV226は減少し得る。
【００１９】
一実施形態において、閾値検出器２１４は、積分器２１２に接続されていて、積分信号２２６のレベルV226を予め定められた閾値VPREと比較して、この比較に従って出力信号２２８を生成するために動作可能である。一実施形態において、予め定められる閾値VPREは任意である。例えば、予め定められる閾値VPREは、以下のものに限定されるわけではないが、０Ｖであり得る。一実施形態において、レベルV226が閾値VPREより大きくない場合、閾値検出器２１４は、第１のレベルVLを有する出力信号２２８を生成することができる。第１のレベルVLは、以下のものに限定されるわけではないが、低電圧レベル（例えば、０Ｖ）であり得る。低電圧レベルVLは、デジタル論理信号“０”として用いられ得る。レベルV226が閾値VPREより大きい場合、閾値検出器２１４は、第２のレベルVHを有する出力信号２２８を生成することができる。第２のレベルVHは、以下のものに限定されるわけではないが、低電圧レベルVLより高い高電圧レベル（例えば、１Ｖ）であり得る。高電圧レベルVHは、デジタル論理信号“１”として用いられ得る。
【００２０】
一実施形態において、閾値検出器２１４は、積分信号レベルV226を量子化する１ビット量子化器である。１ビット量子化器２１４は、クロック制御された比較器を含み得る。より詳しくは、クロック制御された比較器は、予め定められた周波数fPREを有するクロック信号CLKによって起動され得る。クロック制御された比較器がクロック信号CLKによって起動される時、クロック制御された比較器は、レベルV226と予め定められた閾値VPREとの比較の結果に従って、出力信号２２８を生成することができる。例えば、閾値検出器２１４がクロック信号CLKによって起動される時にレベルV226が閾値VPREより大きい場合、閾値検出器２１４は、予め定められたクロック周期TPRE、例えば、TPRE=1/fPREの間、デジタル信号“１”を出力することができる。他方、レベルV226が閾値VPREより大きくない場合、閾値検出器２１４は、クロック周期TPREの間、デジタル信号“０”を出力することができる。
【００２１】
一実施形態において、信号変換器２１６が、閾値検出器２１４に接続されていて、第２の信号２２０を供給して、出力信号２２８に従って第２の信号２２０のレベルV220を調整するために動作可能である。信号変換器２１６は、以下のものに限定されるわけではないが、デジタル信号、例えば、出力信号２２８をアナログ信号、例えば、第２の信号２２０に変換する１ビットＤＡＣ（デジタル−アナログ変換器）であり得る。
【００２２】
より詳しくは、一実施形態において、出力信号２２８がデジタル信号“０”である時、信号変換器２１６は、第２の信号２２０を負の基準レベル-VR、例えば、V220=-VRに調整することができる。このように、第１の信号２２４のレベルV224は、V224=V122+VRによって与えられ得る。ここで、V122は、入力信号１２２のレベルである。基準レベルVRは、正、例えば、＋１Ｖであり、レベルV122の絶対値|V122|によって決定され得る。より詳しくは、VMAXが絶対値|V122|の最大値である場合、最大値VMAXは、基準レベルVRより小さい、例えば、|V122|<VMAX<VRである。例えば、基準レベルVRが１Ｖに等しい場合、レベルV122は、−０．２Ｖ，０．５Ｖ，−０．６Ｖ，０．９９Ｖ等と同じであり得る。従って、V122+VRに等しいレベルV224は正であり、積分信号レベルV226は増加し得る。一実施形態において、出力信号２２８がデジタル信号“１”である時、信号変換器２１６は、第２の信号２２０を正の基準レベルVRに調整することができる、例えば、V220=VRとすることができる。従って、第１の信号２２４のレベルV224は、V224=V122-VRによって与えられ得るので、負となる。従って、積分信号レベルV226は減少し得る。
【００２３】
従って、第１の信号２２４を積分して、積分信号レベルV226を閾値VPREと比較することによって、シグマ−デルタＡＤＣ１０２は、予め定められた周波数fPREで複数のデジタル信号２２８を生成することができる。デジタル信号２２８は、入力信号１２２のレベルV122を得るために用いられ得る。
【００２４】
一実施形態において、第１の信号２２４の積分は、入力信号１２２の積分および第２の信号２２０の積分を含んでいる。例えば、第１の信号２２４の積分値∫V224dtは、以下の式によって与えられ得る。
【００２５】
【数１】
2010220198.tif 000003
【００２６】
ここで∫V122dtは入力信号１２２の積分値であり、∫V220dtは第２の信号２２０の積分値である。
【００２７】
一実施形態において、出力信号２２８は、デジタルフィルタ２０８によってサンプリングされ得る。サンプリング期間TSAMの間、デジタルフィルタ２０８は、NSAM回、予め定められた周波数fPREで、出力信号２２８をサンプリングすることができ、例えば、TSAM=TPRE×NSAMである。加えて、サンプリング期間TSAMの間、VEQ224は、第１の信号２２４の等価レベルであり、かつVEQ122は、入力信号１２２の等価レベルであり得る。従って、第１の信号２２４の積分値
【００２８】
【数２】
2010220198.tif 000004
【００２９】
は、以下の式によって与えられ得る。
【００３０】
【数３】
2010220198.tif 000005
【００３１】
そして、入力信号１２２の積分値
【００３２】
【数４】
2010220198.tif 000006
【００３３】
は、以下の式によって与えられ得る。
【００３４】
【数５】
2010220198.tif 000007
【００３５】
サンプリング期間TSAMの間、N0は、デジタルフィルタ２０８によって閾値検出器２１４から受信されたデジタル信号“０”の数であり、かつN1は、デジタルフィルタ２０８によって閾値検出器２１４から受信されたデジタル信号“１”の数であり得る。数NSAMは、N0プラスN1に等しく、例えば、NSAM=N0+N1である。このように、積分器２１２は、N0回のクロック周期TPREの間、正のレベルV122+VRを積分することができ、かつN1回のクロック周期TPREの間、負のレベルV122-VRを積分することができる。従って、第２の信号２２０の積分値
【００３６】
【数６】
2010220198.tif 000008
【００３７】
は、以下の式によって与えられ得る。
【００３８】
【数７】
2010220198.tif 000009
【００３９】
式（１）から、以下の式を得ることができる。
【００４０】
【数８】
2010220198.tif 000010
【００４１】
式（２）、（３）および（４）は、式（５）に置換され、以下の式が得られる。
【００４２】
【数９】
2010220198.tif 000011
【００４３】
式（６ａ）は、以下のように書き直すことができる。
【００４４】
【数１０】
2010220198.tif 000012
【００４５】
一実施形態において、第１の信号２２４の積分は、積分信号レベルV226を閾値VPREと比較することによって調整され、かつ第１の信号２２４のレベルV224は、例えば、-2VRから2VRまでの範囲の中で変化し得るので、積分信号レベルV226は、閾値VPREおよびレベルVRによって決定される有限の範囲の中で変化し得る。従って、第１の信号２２４の積分値
【００４６】
【数１１】
2010220198.tif 000013
【００４７】
もまた、有限の範囲の中で変化し得る。一実施形態において、サンプリング期間TSAMは十分に長いので、
【００４８】
【数１２】
2010220198.tif 000014
【００４９】
と等しい等価レベルVEQ224は、実質的にゼロに等しい。従って、式（６ｂ）は、以下のように書き直すことができる。
【００５０】
【数１３】
2010220198.tif 000015
【００５１】
従って、以下の式を得ることができる。
【００５２】
【数１４】
2010220198.tif 000016
【００５３】
このように、一実施形態において、値N1-N0は、入力信号１２２の等価レベルVEQ122に比例する。
【００５４】
一実施形態において、値N1-N0は、ＤＤＣ（デジタル−デジタル変換器）およびアキュムレータ（図２には示されていない）を用いて得ることができる。例えば、ＤＤＣは、デジタル信号２２８を符号付きデジタル信号、例えば、符号付き２進符号に変換することができる。デジタル信号２２８が“１”である時、対応する符号付きデジタル信号は“＋１”であり得る。デジタル信号２２８が“０”である時、対応する符号付きデジタル信号は“−１”であり得る。アキュムレータは、例えば、“＋１”，“−１”のような複数の符号付きデジタル信号をＤＤＣから受信することができ、かつ符号付きデジタル信号を蓄積することによって値N1-N0を生成することができる。ＤＤＣは、必ずというわけではないが、デジタルフィルタ２０８の中に実装され得る。アキュムレータは、必ずというわけではないが、デジタルフィルタ２０８の中に実装され得る。
【００５５】
従って、一実施形態において、デジタルフィルタ２０８は、デジタル信号２２８を蓄積することによって、値N1-N0を算出することができる。一実施形態において、デジタル信号２２８の蓄積結果は、N1-N0に等しい。デジタルフィルタ２０８は、値N1-N0に従って、デジタル信号２５４を生成して、入力信号１２２の等価レベルVEQ122を表すことができる。一実施形態において、サンプリング期間TSAMは、比較的短いので、レベルV122は、等価レベルVEQ122に等しい。一実施形態において、デジタルフィルタ２０８は、レベルV122を表すマルチビット（例えば、８ビット）パラレルデジタル信号２５４を生成する。一実施形態において、デジタルフィルタ２０８は、出力信号２２８の中に混入している高周波雑音を除去するための低域通過デジタルフィルタであるので、デジタル信号２５４は、比較的正確に入力信号１２２を表すことができる。
【００５６】
一実施形態において、信号発生器１０４は、動的な信号１３０を発生する疑似乱数信号発生器であり得る。例えば、疑似乱数信号発生器１０４は、複数のＰＮ１３０を発生するＰＮ（疑似乱数）発生器であり得る。換言すれば、動的な信号１３０は、ＰＮを含み得る。一実施形態において、第１の補償信号２３４のレベルV234は、対応するＰＮ１３０に従って調整される。好都合にも、一実施形態において、第２の補償信号２３８の適用によって、信号変換システム２００の出力信号、例えば、デジタル信号２５４は、ＰＮ１３０によって影響されず、適切に信号変換システム２００の入力信号１３６を表すことができる。従って、ＰＮ発生器１０４は、以下のものに限定されるわけではないが、ＰＮ発生器１０４の設計を単純化して、ＰＮ発生器１０４のコストを減らすように、低品質乱数発生器であり得る。例えば、ＰＮ発生器１０４は、１ビットデジタル信号発生器であり得る。複数のＰＮは、例えば、デジタル信号“０”および“１”を含む１ビットデジタル信号であり得る。一実施形態において、ＰＮ発生器１０４は、ＬＦＳＲ（リニアフィードバックシフトレジスタ）によって実現される。例えば、比較的多量のＰＮが、ＬＦＳＲに格納され得るので、ＬＦＳＲは、シリアル形で格納されたＰＮを外へシフトすることによって、適切に複数のＰＮ１３０を生成することができる。
【００５７】
一実施形態において、補償モジュール１０６は、信号変換器２４４を含んでいる。信号変換器２４４は、ＰＮ１３０のうちの対応するＰＮに従って、第１の補償信号２３４を供給し、かつ第１の補償信号２３４のレベルV234を調整するために用いられ得る。より詳しくは、排他的論理和ゲート２４２が、ＰＮ発生器１３０と閾値検出器２１４との間に接続されていて、デジタル値D256を有するＰＮ２５６を生成するために動作可能である。デジタル値D256は、D256=D130 XOR D228によって与えられ得る。ここで、D130はＰＮ１３０のデジタル値であり、D228は出力信号２２８のデジタル値である。
【００５８】
一実施形態において、信号変換器２４４は、デジタル信号、例えば、ＰＮ２５６をアナログ信号、例えば、補償信号２５２に変換するための１ビットＤＡＣである。信号変換器２１６の動作と同様に、ＰＮ２５６がデジタル信号“０”である時、信号変換器２４４は、補償信号２５２を負の基準レベル-VRに調整することができる。ＰＮ２５６がデジタル信号“１”である時、信号変換器２４４は、補償信号２５２を正の基準レベルVRに調整することができる。信号変換器２４４および２１６は、必ずというわけではないが、信号変換システム２００の回路設計を単純化するために、レベルVRを有する同じ基準源に接続され得る。
【００５９】
補償モジュール１０６は、補償信号２５６を第１の補償信号２３４に縮小するためのスケーリング回路２４６を更に有していてもよい。例えば、スケーリング回路２４６を用いることにより、第１の補償信号２３４のレベルV234は、以下の式によって与えられ得る。
【００６０】
【数１５】
2010220198.tif 000017
【００６１】
ここで、V256は、補償信号２５６のレベルであり、例えば、V256=±VRである。一実施形態において、MACCは、以下のものに限定されるわけではないが、自然数（例えば、１６、３２、６４）であり得る。このように、第１の補償信号２３４は、正のレベルVR/MACCまたは負のレベル-VR/MACCを有する疑似乱数信号であり得る。
【００６２】
好都合にも、疑似乱数信号２３４は、アイドルトーン問題およびフラットゾーン問題を減らすように、シグマ−デルタＡＤＣ１０２の入力信号１２２を比較的ビジーに保つことができる。例えば、加算器２１０は、シグマ−デルタＡＤＣ１０２に対する比較的ビジーな入力信号１２２を生成するように、疑似乱数信号２３４を入力信号１３６に加えることができる。一実施形態において、入力信号１２２のレベルV122は、以下の式によって与えられ得る。
【００６３】
【数１６】
2010220198.tif 000018
【００６４】
ここで、V136は、入力信号１３６のレベルである。式（１）および（１０）により、以下の式を得ることができる。
【００６５】
【数１７】
2010220198.tif 000019
【００６６】
ここで、∫V136dtは、入力信号１３６の積分値であり、∫V234dtは、疑似乱数信号２３４の積分値である。
【００６７】
一実施形態において、信号変換器２４４によって受信されたＰＮ２５６がデジタル信号“１”である時、疑似乱数信号２３４は、クロック周期TPREの間、正のレベルVR/MACCであり得る。従って、積分器２１２は、クロック周期TPREの間、正のレベルVR/MACCを積分することができ、積分値はTPRE×VR/MACCによって表すことができる。同様に、信号変換器２４４によって受信されるＰＮ２５６がデジタル信号“０”である時、疑似乱数信号２３４は、クロック周期TPREの間、負のレベル-VR/MACCであり得る。従って、積分器２１２は、クロック周期TPREの間、負のレベル-VR/MACCを積分することができ、積分値は-TPRE×VR/MACCによって表すことができる。
【００６８】
一実施形態において、サンプリング期間TSAMの間、排他的論理和ゲート２４２は、N'1個のデジタル信号“１”およびN'0個のデジタル信号“０”を出力することができる。従って、疑似乱数信号２３４の積分値
【００６９】
【数１８】
2010220198.tif 000020
【００７０】
は、以下の式によって与えられ得る。
【００７１】
【数１９】
2010220198.tif 000021
【００７２】
一実施形態において、VEQ136は、サンプリング期間TSAMの間の入力信号１３６の等価レベルである。従って、入力信号１３６の積分値
【００７３】
【数２０】
2010220198.tif 000022
【００７４】
は、以下の式によって与えられ得る。
【００７５】
【数２１】
2010220198.tif 000023
【００７６】
式（１１）に従って、以下の式を得ることができる。
【００７７】
【数２２】
2010220198.tif 000024
【００７８】
式（２）、（１２）および（１３）は、式（１４）に置換され、以下の式が得られる。
【００７９】
【数２３】
2010220198.tif 000025
【００８０】
式（１５ａ）は、以下のように書き直すことができる。
【００８１】
【数２４】
2010220198.tif 000026
【００８２】
上述したように、等価レベルVEQ224は、実質的にゼロに等しいので、式（１５ｂ）は、以下のように書き直すことができる。
【００８３】
【数２５】
2010220198.tif 000027
【００８４】
従って、以下の式を得ることができる。
【００８５】
【数２６】
2010220198.tif 000028
【００８６】
一実施形態において、式（１７ａ）および（１７ｂ）は、以下のように書き直すことができる。
【００８７】
【数２７】
2010220198.tif 000029
【００８８】
ここで、Kは、個数N'1とN'0の差によって決められる整数である。より詳しくは、K'は、負ではない整数（例えば、０，１，２…）であり得る。差値N'1-N'0がK'×MACCから(K'+1)×MACCまで変化する場合、整数Kは、負ではない整数K'に等しい。差値N'1-N'0が-(K'+1)×MACCから-K'×MACCまで変化する場合、整数Kは、正ではない整数-K'に等しい。
【００８９】
例えば、個数N'1とN'0の差が、-MACCより大きく、MACCより小さい、例えば、|N'1-N'0|/MACC<１の時、整数Kはゼロであり得る。換言すれば、(N'1-N'0)/MACCの絶対値が１未満である時、疑似乱数信号２３４の積分値
【００９０】
【数２８】
2010220198.tif 000030
【００９１】
は、一実施形態において、出力信号２２８の蓄積結果N1-N0に影響するほど大きくない。従って、入力信号１３６の等価レベルVEQ136は、出力信号２２８を蓄積することによって、適切に得ることができる。例えば、式（１８ｂ）より、等価レベルVEQ136は、VEQ136=VR×(N1-N0)/NSAMによって与えられ得る。
【００９２】
しかし、一実施形態において、差N'1-N'0が、-MACCより大きくない、またはMACCより小さくない、例えば、|N'1-N'0|/MACC≧1である時、整数Kはゼロではない（例えば、K=±1，±2…）。換言すれば、一実施形態において、疑似乱数信号２３４の積分は、出力信号２２８の蓄積結果N1-N0に影響し得る。好都合にも、補償モジュール１０６は、複数のＰＮ２５６を蓄積するためのＡＣＣ（アキュムレータ）２４８を更に有していてもよい。蓄積の結果が予め定められた値、例えば、MACC，-MACCに達する時、ＡＣＣ２４８は、第２の補償信号２３８を生成することができる。第２の補償信号２３８を用いることによって、入力信号１３６の等価レベルVEQ136を適切に得ることができる。
【００９３】
より詳しくは、第２の補償信号２３８は、キャリー信号であり得る。キャリー信号２３８は、符号付きデジタル信号、例えば、値“＋１”，“０”，または“−１”を有する、符号付き２進符号を含み得る。（図２には示されていない）別のＤＤＣが、ＰＮ２５６を複数の符号付きデジタル信号にそれぞれ変換するために、ＡＣＣ２４８の内部または外部に実装され得る。ＰＮ２５６がデジタル信号“１”である時、対応する符号付きデジタル信号は“＋１”であり得る。ＰＮ２５６がデジタル信号“０”である時、対応する符号付きデジタル信号は“−１”であり得る。一実施形態において、ＡＣＣ２４８は、ＰＮ２５６の対応する符号付きデジタル信号を蓄積することによって、ＰＮ２５６を蓄積することができる。従って、ＰＮ２５６の蓄積結果は、N'1-N'0に等しくなり得る。
【００９４】
蓄積結果N'1-N'0が値-MACCとMACCの間で変化する、例えば、-MACC<N'1-N'0<MACCの時、符号付きデジタル信号２３８は“０”であり得る。蓄積結果N'1-N'0が値MACCに達する、例えば、N'1-N'0=MACCの時、ＡＣＣ２４８は、クロック周期TPREの間、“＋１”である符号付きデジタル信号２３８を生成することができる。クロック周期TPREが終了する時、ＡＣＣ２４８は、符号付きデジタル信号２３８を“０”にリセットすることができ、かつＰＮ２５６を再度蓄積することができる。同様に、蓄積結果N'1-N'0が値-MACCに達する、例えば、N'1-N'0=-MACCの時、ＡＣＣ２４８は、クロック周期TPREの間、“−１”である符号付きデジタル信号を生成することができる。クロック周期TPREが終了する時、ＡＣＣ２４８は、符号付きデジタル信号２３８を“０”にリセットすることができ、かつＰＮ２５６を再度蓄積することができる。
【００９５】
一実施形態において、（出力信号２２８を符号付きデジタル信号に変換するための）上述したＤＤＣは、減算器２４０に接続されるか、または減算器２４０の中に実装される。一実施形態において、出力信号２２８を表す符号付きデジタル信号から符号付きデジタル信号２３８を減算することによって、減算器２４０は、出力信号２３２を生成することができる。一実施形態において、図１における出力信号１３２は、図２における出力信号２３２を含んでいる。出力信号２３２は、値“＋２”，“＋１”，“０”，“−１”または“−２”を有する符号付きデジタル信号であり得る。そのような実施形態において、出力信号２３２の蓄積結果は、疑似乱数信号２３４の積分によって影響されず、適切に入力信号１３６の等価レベルVEQ136を得るために用いられ得る。例えば、デジタルフィルタ２０８は、等価レベルVEQ136を表すデジタル信号２５４を生成するために、出力信号２３２を蓄積することができる。
【００９６】
一実施形態において、信号変換システム２００は、疑似乱数信号２３４に基づいて実行されるディザリング動作をイネーブル／ディスエーブルにするためのコントローラ２５０を更に備えている。より詳しくは、コントローラ２５０は、入力信号１３６を表す出力信号２５４に従って、補償モジュール１０６をイネーブル／ディスエーブルにすることができる。
【００９７】
例えば、一実施形態において、出力信号２５４が、入力信号１３６のレベルV136が値VR-VR/MACCより小さくないか、または値-VR+VR/MACCより大きくないことを示している、例えば、|V136|≧VR-VR/MACCの場合、コントローラ２５０は、補償モジュール１０６をディスエーブル／終了するための制御信号２５８を生成することができる。より詳しくは、絶対値|V234|がVR/MACCに等しいので、絶対値|V136|が値VR-VR/MACCより小さくない場合、以下の式を得ることができる。
【００９８】
【数２９】
2010220198.tif 000031
【００９９】
レベルV136およびV234が両方とも正または負の時、式（１９）は、以下のように書き直すことができる。
【０１００】
【数３０】
2010220198.tif 000032
【０１０１】
このように、値V122+VRおよびV122-VRは、両方とも正または負であり得る。これは、積分器２１２が、正のレベルV224のみ又は負のレベルV224のみを積分することができることを意味する。従って、閾値検出器２１２は、デジタル信号“１”のみ又はデジタル信号“０”のみを生成することができ、そうすると、出力信号２２８が入力信号１２２を適切に表すことができない。
【０１０２】
好都合にも、コントローラ２５０が、絶対値|V136|が値VR-VR/MACCより小さくないことを検出した時、コントローラ２５０は、ディザリング動作をディセーブル／終了することができる。従って、一実施形態において、ディザリング動作がイネーブルにされる時、疑似乱数信号２３４の大きさ、例えば、|VR/MACC|は、シグマ−デルタＡＤＣ１０２の入力信号１２２を比較的ビジーにするように、比較的大きい、例えば、VR/20，VR/16である。コントローラ２５０の適用によって、比較的大きい大きさを有する疑似乱数信号２３４は、入力信号１３６の通常の入力範囲、例えば、-VRからVRまでに影響しない。
【０１０３】
一実施形態において、出力信号２５４が、入力信号１３６のレベルV136が実質的に一定であり、絶対値|V136|が値VR-VR/MACCより小さいことを示している場合、コントローラ２５０は、ディザリング動作をイネーブルにする制御信号２５８を生成することができる。より詳しくは、コントローラ２５０は、第１のサンプリング期間T1（T1=TSAM）の間、等価レベルVEQ136の値V1を得ることができ、第２のサンプリング期間T2（T2=TSAM）の間、等価レベルVEQ136の値V2を得ることができる。第２のサンプリング期間T2は、第１のサンプリング期間T1の次のサンプリング期間であり得る。コントローラ２５０は、値V1とV2の差が、予め定められた範囲内、例えば、［−ΔＶ，ΔＶ］にあるかどうかを判定することができる。値V1とV2の差が予め定められた範囲内にある、例えば、|V2-V1|<ΔVの場合、それは、入力信号１３６のレベルV136が実質的に一定であるので、コントローラ２５０が、ディザリング動作を実行するために、補償モジュール１０６をイネーブルにすることができることを表し得る。一実施形態において、同様の方法で、以前のサンプリング期間、例えば、第１のサンプリング期間T1の前のサンプリング期間の間の等価レベルVEQ136の値に従って、コントローラ２５０は、レベルV136が実質的に一定かどうかを判定することもできる。
【０１０４】
さらに、一実施形態において、出力信号２５４が、入力信号１３６のレベルV136が実質的に一定ではなく、例えば、比較的ビジーであり、絶対値|V136|が値VR-VR/MACCより小さいことを示している場合、補償モジュール１０６のディザリング動作は、イネーブルまたはディスエーブルにされ得る。
【０１０５】
図２の例において、信号変換器２４４は、ＰＮ２５６に従って、補償信号２５２をレベルVRまたは-VRに調整することができる。加えて、スケーリング回路２４６は、第１の補償信号２３４を供給するために、レベルV252をレベルV252/MACCに縮小することができる。しかし、他の実施形態では、信号変換器２４４は、ＰＮ２５６に従って、レベルV252をVR/MACCまたは-VR/MACCに調整することができる。そのような実施形態において、スケーリング回路２４６は除去される。信号変換器２４４は、補償信号２５２を、直接、加算器２１０に供給することができる。
【０１０６】
上述したように、一実施形態において、排他的論理和ゲート２４２は、出力信号２２８およびＰＮ１３０に従ってＰＮ２５６を生成するために用いられ得る。しかし、他の実施形態では、ＰＮ発生器１０４は、ＰＮ１３０を信号変換器２４４およびＡＣＣ２４８に供給するために、直接、信号変換器２４４およびＡＣＣ２４８に接続され得る。そのような実施形態において、排他的論理和ゲート２４２は除去される。さらに、一実施形態において、ＰＮ発生器１０４は、１ビットＰＮ発生器である。他の実施形態において、ＰＮ発生器１０４は、マルチビットＰＮ発生器である。そのような実施形態において、マルチビットＰＮ発生器１０４は、信号変換器２４４およびＡＣＣ２４８に対してマルチビットＰＮ１３０を生成することができる。補償信号２５２は、２以上のレベルを有することができ、マルチビットＰＮ１３０に従って、対応するレベルに調整され得る。ＤＤＣは、マルチビットＰＮ１３０を、対応する符号付きデジタル信号に変換することができる。従って、ＡＣＣ２４８は、対応する符号付きデジタル信号を蓄積して、この蓄積に従って第２の補償信号２３８を生成することができる。
【０１０７】
図２の例において、加算器２１０は、補償信号２３４を入力信号１３６に加えるために用いられ、減算器２４０は、出力信号２２８から補償信号２３８を減算するために用いられ得る。しかし、他の実施形態では、入力信号１３６から補償信号２３４を減算するために、別の減算器が加算器２１０を置き換え得る。そして、補償信号２３８を出力信号２２８に加えるために、別の加算器が減算器２４０を置き換え得る。そのような実施形態において、補償モジュール１０６は、補償信号２３４の反転したレベルを有する第１の補償信号を入力信号１３６に加えることができ、かつ出力信号２２８から補償信号２３８の反転したレベルを有する第２の補償信号を減算することができる。
【０１０８】
図３は、本発明の一実施形態による、信号変換システム３００の他の例のブロック図である。図１および図２と同じ符号が付された要素は、同様の機能を有していて、ここで繰り返して記載されない。図３の例において、シグマ−デルタＡＤＣ１０２は、入力信号１３６を出力信号３２８、例えば、デジタル信号に変換することができる。一実施形態において、図１における出力信号１２８は、図３における出力信号３２８を含んでいる。例えば、補償モジュール１０６は、第１の補償信号２３４を入力信号１３６に加えることができ、かつ出力信号３２８から第２の補償信号３６６を減算することができる。
【０１０９】
一実施形態において、閾値検出器２１４は、デジタルフィルタ３０８に接続され得る。そのような実施形態において、デジタルフィルタ３０８は、複数のデジタル信号２２８を複数の符号付きデジタル信号にそれぞれ変換するためのＤＤＣを含んでいる。このように、デジタルフィルタ３０８は、デジタル信号２２８を表す符号付きデジタル信号を蓄積することができ、値N1-N0を表す出力信号３２８を生成する。一実施形態において、出力信号３２８の値は、値N1-N0に等しい。換言すれば、出力信号３２８の値は、入力信号１２２の等価レベルVEQ122を表すことができ、例えば、VEQ122 = VR×(N1-N0)/NSAMである。
【０１１０】
図３に示したように、補償モジュール１０６は、予め定められた個数、例えば、NSAM個のＰＮ２５６を受信して、ＰＮ２５６の蓄積結果に従って第２の補償信号３６６を生成するためのデジタルフィルタ３６２を含んでいてもよい。デジタルフィルタ３０８と同様に、デジタルフィルタ３６２は、複数のデジタル信号２５６を複数の符号付きデジタル信号にそれぞれ変換するためのＤＤＣを含んでいてもよい。デジタルフィルタ３６２は、デジタル信号２５６を表す符号付きデジタル信号を蓄積することができ、値N'1-N'0を表す補償信号３６４、例えば、デジタル信号を生成することができる。一実施形態において、デジタル信号３６４の値は、N'1-N'0に等しい。
【０１１１】
一実施形態において、除算回路３６８は、デジタル信号３６４を受信することができ、MACCによって割られたデジタル信号３６４の値N364に等しい値N366、例えば、N366=N364/MACCを有するデジタル信号３６６を生成することができる。従って、そのような実施形態において、デジタル信号３６６の値N366は、(N'1-N'0)/MACCに等しい。換言すれば、第２の補償信号３６６の値は、第１の補償信号２３４の等価レベルVEQ234を表すことができ、例えば、VEQ234 = (N'1-N'0)×VR/(MACC×NSAM)である。除算回路３６８は、デジタルフィルタ３６２の内部または外側に実装することができる。
【０１１２】
図３に示したように、減算器２４０は、デジタル信号３２８マイナスデジタル信号３６６に等しい出力信号３３２を生成するために、デジタル信号３２８からデジタル信号３６６を減算することができる。一実施形態において、図１における出力信号１３２は、図３における出力信号３３２を含んでいる。出力信号３３２の値N332は、以下の式によって与えられ得る。
【０１１３】
【数３１】
2010220198.tif 000033
【０１１４】
従って、式（１７ｂ）および（２１）によれば、入力信号１３６の等価レベルVEQ136は、出力信号３３２を用いることにより、適切に得ることができ、例えば、VEQ136 = VR×N332/NSAMである。
【０１１５】
図４は、本発明の一実施形態による、信号変換システムによって実行される動作の例のフローチャート４００である。図４は、図１、図２および図３と組み合わせて記載されている。
【０１１６】
ブロック４０２において、補償モジュール１０６は、動的な信号１３０に従って第１の補償信号２３４を調整することができる。動的な信号１３０は、ＰＮ発生器１０４によって生成されるＰＮであり得る。第１の補償信号２３４のレベルV234は、ＰＮ１３０に従って調整され得る。従って、第１の補償信号２３４は疑似乱数信号であり得る。
【０１１７】
ブロック４０４において、補償モジュール１０６は、第１の補償信号２３４を第１の入力信号、例えば、入力信号１３６に加えることができる。従って、第１の補償信号２３４は、入力信号１３６と疑似乱数信号２３４の合計である入力信号１２２を比較的ビジーにすることができる。従って、シグマ−デルタＡＤＣ１０２のアイドルトーンおよびフラットゾーン問題は、減少し得る。
【０１１８】
ブロック４０６において、変換モジュール１０２は、第２の入力信号、例えば、入力信号１２２を受信することができる。ブロック４０８において、変換モジュール１０２は、第２の入力信号１２２を出力信号、例えば、図１の出力信号１２８、図２の出力信号２２８または図３の出力信号３２８に変換することができる。一実施形態において、変換モジュール１０２は、シグマ−デルタＡＤＣである。
【０１１９】
ブロック４１０において、補償モジュール１０６は、出力信号から（動的な信号１３０の蓄積を表す）第２の補償信号を減算することができる。図２の例において、減算器２４０は、出力信号２２８から第２の補償信号２３８を減算することができ、出力信号２２８マイナス第２の補償信号２３８に等しい出力信号２３２を生成することができる。出力信号２３２の蓄積結果は、入力信号１３６の等価レベルVEQ136を表すことができ、例えば、比例している。図３の例において、減算器２４０は、出力信号３２８から第２の補償信号３６６を減算することができ、出力信号３２８マイナス第２の補償信号３６６に等しい出力信号３３２を生成することができる。出力信号３３２の値は、入力信号１３６の等価レベルVEQ136を表すことができ、例えば、比例している。
【０１２０】
従って、本発明による実施形態は、ディザリング動作に基づいて、入力信号を表す出力信号を生成するための信号変換システムを提供する。好都合にも、ディザリング動作は、比較的簡単かつ／または比較的低コストの要素、例えば、ＬＦＳＲ、１ビットＤＡＣ、ＡＣＣ等によって実行され得る。信号変換システムは、多くの異なるアプリケーション、例えば、信号測定システム、信号監視システム等で用いられ得る。
【０１２１】
前述の説明および図面が本発明の実施形態を表す一方で、様々な追加、変更態様および置換が、添付の請求項で定義したような本発明の原理の精神および範囲から逸脱することなく、その中でなされ得ることは理解されよう。当業者であれば、本発明が、本発明の実施の中で用いられる、形状、構造、配置、規模、材料、要素および構成要素の多くの変更態様やその他と共に用いられ得ることを認めるであろう。それは、本発明の原理から逸脱することなく、特定の環境および動作の要求に特に適合している。ここで開示した実施形態は、従って、あらゆる点で、例示するためであり、限定するためではないと考えられるべきであり、本発明の範囲は、添付の請求項およびそれらの法律上の等価物によって示され、前述の説明に限定されない。
【符号の説明】
【０１２２】
１０２  変換モジュール
１０４  信号発生器
１０６  補償モジュール
【図１】
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【図２】
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【図３】
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【図４】
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