(57)【要約】【課題】本発明は、 ＳＥＲＤＥＳ方式を用いる半導体メモリ装置のリード動作制御回路を提供する。【解決手段】本発明は、ＳＥＲＤＥＳ方式の半導体メモリ装置のためのリード動作制御回路であって、センシングイネーブル信号を入受信して第１の遅延信号を生成して、第１のグローバル入出力ラインドライバに出力し、前記センシングイネーブル信号を受信してクロックに同期して遅延させた第２の遅延信号を生成して、第２のグローバル入出力ラインドライバに出力する第１の遅延部；及び、前記第１の遅延信号及び前記第２の遅延信号によりパイプラッチ制御信号を生成する第２の遅延部を含むことを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＳＥＲＤＥＳ方式の半導体メモリ装置のためのリード動作制御回路であって、
センシングイネーブル信号を受信して第１の遅延信号を生成して、第１のグローバル入出力ラインドライバに出力し、前記センシングイネーブル信号を受信してクロックに同期して遅延させた第２の遅延信号を生成して、第２のグローバル入出力ラインドライバに出力する第１の遅延部；及び、
前記第１の遅延信号及び前記第２の遅延信号によりパイプラッチ制御信号を生成する第２の遅延部を含むことを特徴とするリード動作制御回路。
【請求項２】
前記第１の遅延部は、
前記センシングイネーブル信号を所定時間遅延させて、前記第１の遅延信号を出力する第１の遅延器；
前記センシングイネーブル信号をクロックに同期してシフトさせるラッチ；及び、
前記ラッチの出力信号を所定時間遅延させて、前記第２の遅延信号を出力する第２の遅延器を含むことを特徴とする請求項１に記載のリード動作制御回路。
【請求項３】
前記ラッチは、前記クロックにより、前記センシングイネーブル信号を遅延させるフリップフロップであることを特徴とする請求項２に記載のリード動作制御回路。
【請求項４】
前記第１の遅延器及び前記第２の遅延器の遅延量は、同一であることを特徴とする請求項２に記載のリード動作制御回路。
【請求項５】
前記第２の遅延部は、前記第１の遅延信号及び前記第２の遅延信号を受信して、入力信号がイネーブルされる毎にパルスを出力する論理素子を含むことを特徴とする請求項１に記載のリード動作制御回路。
【請求項６】
前記リード動作制御回路は、前記第２の遅延部から出力される前記パイプラッチ制御信号により、第１のパイプラッチ制御信号及び第２のパイプラッチ制御信号をそれぞれ出力する信号分離部をさらに含むことを特徴とする請求項１に記載のリード動作制御回路。
【請求項７】
前記信号分離部は、前記パイプラッチ制御信号を受信して、前記パイプラッチ制御信号に含まれたパルスの個数をカウントして出力するカウンタを含むことを特徴とする請求項６に記載のリード動作制御回路。
【請求項８】
ＳＥＲＤＥＳ方式の半導体メモリ装置のためのリード動作制御回路であって、
センシングイネーブル信号を受信して第１の遅延信号を生成して、第１のグローバル入出力ラインドライバに出力し、前記センシングイネーブル信号をクロックに同期して遅延させた第２の遅延信号を生成して、第２のグローバル入出力ラインドライバに出力する第１の遅延部；及び、
前記センシングイネーブル信号を受信して第３の遅延信号を生成して、第１のパイプラッチ制御信号として出力し、前記センシングイネーブル信号をクロックに同期して遅延させた第４の遅延信号を生成して、第２のパイプラッチ制御信号として出力する第２の遅延部を含むことを特徴とするリード動作制御回路。
【請求項９】
前記第１の遅延部は、
前記センシングイネーブル信号を所定時間遅延させて、前記第１の遅延信号を出力する第１の遅延器；
前記センシングイネーブル信号をクロックに同期してシフトさせるラッチ；及び、
前記ラッチの出力信号を所定時間遅延させて、前記第２の遅延信号を出力する第２の遅延器を含むことを特徴とする請求項８に記載のリード動作制御回路。
【請求項１０】
前記ラッチは、前記クロックによりセンシングイネーブル信号を遅延させるフリップフロップであることを特徴とする請求項９に記載のリード動作制御回路。
【請求項１１】
前記第１の遅延器及び第２の遅延器の遅延量は、同一であることを特徴とする請求項９に記載のリード動作制御回路。
【請求項１２】
前記第２の遅延部は、
前記センシングイネーブル信号を所定時間遅延させて、前記第３の遅延信号を出力する第１の遅延器；
前記センシングイネーブル信号をクロックに同期してシフトさせるラッチ；及び、
前記ラッチの出力信号を所定時間遅延させて、前記第４の遅延信号を出力する第２の遅延器を含むことを特徴とする請求項８に記載のリード動作制御回路。
【請求項１３】
前記ラッチは、前記クロックによって前記センシングイネーブル信号を遅延させるフリップフロップであることを特徴とする請求項１２に記載のリード動作制御回路。
【請求項１４】
前記第１の遅延器及び第２の遅延器の遅延量は、同一であることを特徴とする請求項１２に記載のリード動作制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、ＳＥＲＤＥＳ(SERializer and DESerializer)方式を用いる半導体メモリ装置のリード動作制御回路に関する。
【背景技術】
【０００２】
一般の半導体メモリ装置は、多数の入出力ピンが具備された一つのポートを介して、外部チップセットとデータ交換を行なう並列入出力方式を用いる。並列入出力方式は、同時にいろいろなビットのデータを伝送できるため、データ処理速度に優れるという長所がある。
【０００３】
反面、データを伝送するためのバスの数が増加し、データ伝送距離が長くなるほど製品単価の上乗を招くという短所がある。
【０００４】
前記短所を補完するために、ＳＥＲＤＥＳ方式を適用することになった。ＳＥＲＤＥＳ方式において、半導体メモリ装置は二つ以上のポートを備え、それぞれのポートはＳＥＲＤＥＳ回路を含む。それぞれのポートは、外部から直列に入力される信号を並列化してメモリバンクに伝達し、メモリバンクから並列に入力される信号を直列化して外部に出力する。
【０００５】
これにより、ＳＥＲＤＥＳ方式のメモリ装置は、バスラインの数を減少させることができる。
【０００６】
ＳＥＲＤＥＳ方式では、１回のライト／リードコマンドに対し、少なくとも２回のライト／リード動作が行なわれる。よって、ＣＡＳ(column address strobe)間遅延(ｔＣＣＤ)が４クロックであるＳＥＲＤＥＳ方式の半導体メモリ装置の場合、２クロック内に１回のライト／リード動作が行なわれるべきである。
【０００７】
現在は、このような動作時間の間隔が固定されているため、ターゲット周波数が１ｎｓである場合、２ｎｓ内に１回のライト／リード動作が行なわれるべきである。すなわち、一番目のライト／リード動作を制御するためのコラム選択信号(ＹＩ)と、二番目のライト／リード動作のためのコラム選択信号(ＹＩ)とは、２ｎｓ以上遅延されるしかない。
【０００８】
また、両ＹＩ間の時間間隔は、半導体メモリ装置の動作速度とは無関係に、高周波の動作に合うように固定された値である。したがって、半導体メモリ装置は、常に最小マージンで動作することになる。
【０００９】
図１ａ及び図１ｂは、一般のＳＥＲＤＥＳ方式の半導体メモリ装置におけるコマンド処理過程を説明するための回路図である。
【００１０】
まず、図１ａは、ライト動作を説明するための回路図である。
コマンドデコーダ(図示せず)で生成されるライトコマンド(ＷＴ)がイネーブルされることにより、コラムデコーダ１０１は、アドレス信号(ＡＤＤ)を受信してクロック信号(ＣＬＫ)に同期して、第１のコラム選択信号(ＹＩ１)及び第２のコラム選択信号(ＹＩ２)を生成する。このとき、第２のコラム選択信号(ＹＩ２)は、第１のコラム選択信号(ＹＩ１)をクロックに同期して指定された時間間隔、例えば２クロック遅延させた信号になり得る。
【００１１】
データ入力マルチプレクサ(ＭＵＸ１、ＭＵＸ２)１０３、１０５は、それぞれコラム選択信号(ＹＩ１、ＹＩ２)及びデータ(ＤＩＮ)を受信して、選択されたメモリバンクにデータを伝達させる。ここで、入力データ(ＤＩＮ)は、データ入力パッド(ＤＱ)からデータストロボ信号(ＤＱＳ)により所定の過程を経てポートに入力されて並列化された後、グローバル入出力ライン(ＧＩＯ)を介してデータ入力マルチプレクサ１０３、１０５に伝達される。
【００１２】
一方、ライトドライバ１０７は、グローバル入出力ライン(ＧＩＯ)を介して伝達されたデータを、ローカル入出力ライン(ＬＩＯ／ＬＩＯｂ)を介してメモリバンクブロックに伝達する。
【００１３】
例えば、１回のライトコマンドにより２回のライト動作を行なう場合、８ビットの入力データは４ビットずつ並列化してＧＩＯを介して順次入力される。そして、データ入力マルチプレクサ１０３、１０５は、第１のコラム選択信号(ＹＩ１)により、一番目の４ビットデータをローカル入出力ライン(ＬＩＯ／ＬＩＯｂ)に伝達する。以後、指定された時間間隔(２クロック)の後に出力される第２のコラム選択信号(ＹＩ２)により、二番目の４ビットデータをローカル入出力ライン(ＬＩＯ／ＬＩＯｂ)に伝達する。
【００１４】
このように、ライト動作時には、クロック信号と同期してコラム選択信号を生成するため、データストロボ信号により入力されるデータを正確な時期にメモリバンクに伝達できる。
【００１５】
次に、図１ｂは、リード動作を説明するための回路図である。
リードコマンド(ＲＤ)がイネーブルされることにより、コラムデコーダ２０１は、アドレス信号(ＡＤＤ)を受信してコラム選択信号(ＹＩ)を出力する。このように、入出力センスアンプ２０５は、ローカル入出力ライン(ＬＩＯ／ＬＩＯｂ)を介して、メモリバンクブロックに格納されているデータ(ＤＯＵＴ)を受信して増幅した後ラッチする。
【００１６】
そして、第１の遅延部２１５の出力信号に従い、入出力センスアンプ２０５により増幅されたデータが、グローバル入出力ライン(ＧＩＯ)ドライバ２０７、２０９を介して、マルチプレクサ２１１を経由してパイプラッチ２１３に伝達される。ここで、第１の遅延部２１５は、センシングイネーブル信号生成部２０３から出力されるセンシングイネーブル信号(ＩＯＳＴＢ)を所定時間遅延させて出力する。
【００１７】
より詳しくは、第１の遅延部２１５から出力される第１の遅延信号(ＭＡＯ＜１＞)により、入出力センスアンプ２０５の出力信号の一部(第１のデータグループ)がマルチプレクサ２１１に伝達される。また、第１の遅延部２１５から出力される第２の遅延信号(ＭＡＯ＜２＞)により、入出力センスアンプ２０５の出力信号の残り(第２のデータグループ)がマルチプレクサ２１１に伝達される。ここで、第２の遅延信号(ＭＡＯ＜２＞)は、第１の遅延信号(ＭＡＯ＜１＞)を既設定の時間だけ遅延させた値である。
【００１８】
一方、マルチプレクサ２１１に入力された第１のデータグループは、第２のデータグループがマルチプレクサ２１１に入力される前、パイプラッチ２１３に格納されなければならない。したがって、第２の遅延部２１７で生成される第１及び第２のパイプラッチ制御信号(ＰＩＮ１、ＰＩＮ２)のそれぞれは、第１の遅延部２１５から出力される第１及び第２の遅延信号(ＭＡＯ＜１＞、ＭＡＯ＜２＞)と同一の遅延値を有するように設計されなければならない。
【００１９】
このように、第１の遅延部２１５及び第２の遅延部２１７は、半導体メモリ装置の動作速度とは無関係に、固定された遅延時間を有するように設計される。しかしながら、第１の遅延部２１５及び第２の遅延部２１７の設計位置が異なるため、完全に同一の値を有するのに困難さがある。これにより、グローバル入出力ラインに伝達されたデータが、パイプラッチ２１３に正確な時点に伝達されないという問題点がある。このような問題点は、高周波動作時に一層悪化されるため、半導体メモリ装置の誤動作を発生させる恐れがある。
【００２０】
また、第１の遅延部２１５及び第２の遅延部２１７に適用された遅延時間は、センシングイネーブル信号(ＩＯＳＴＢ)を既設定の時間だけ遅延させて生成した固定値であるため、低周波動作時、動作マージンに余裕があるにも関わらず、固定値によって動作するので、非効率的であり得る。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】米登録特許 ５８８３８５１号
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明は、前記問題点を解決するために案出されたもので、その目的は、ＳＥＲＤＥＳ方式の半導体メモリ装置におけるリード動作をクロックに基づいて行なうリード動作制御回路を提供することにある。
【００２３】
また、本発明の他の目的は、ＳＥＲＤＥＳ方式の半導体メモリ装置におけるリード動作時、動作周波数によってクロックに同期してデータ出力時間の間隔を可変させることで、動作マージンを確保できるリード動作制御回路を提供することにある。
【課題を解決するための手段】
【００２４】
前記目的を達成するための本発明の一実施例による半導体メモリ装置のリード動作制御回路は、ＳＥＲＤＥＳ方式の半導体メモリ装置のためのリード動作制御回路であって、センシングイネーブル信号を受信して第１の遅延信号を生成して、第１のグローバル入出力ラインドライバに出力し、前記センシングイネーブル信号を受信してクロックに同期して遅延させた第２の遅延信号を生成して、第２のグローバル入出力ラインドライバに出力する第１の遅延部；及び、前記第１の遅延信号及び前記第２の遅延信号によってパイプラッチ制御信号を生成する第２の遅延部を含む。
【００２５】
また、本発明の他の実施例による半導体メモリ装置のリード動作制御回路は、ＳＥＲＤＥＳ方式の半導体メモリ装置のためのリード動作制御回路であって、センシングイネーブル信号を受信して第１の遅延信号を生成して、第１のグローバル入出力ラインドライバに出力し、前記センシングイネーブル信号をクロックに同期して遅延させた第２の遅延信号を生成して、第２のグローバル入出力ラインドライバに出力する第１の遅延部；及び、前記センシングイネーブル信号を受信して第３の遅延信号を生成して、第１のパイプラッチ制御信号として出力し、前記センシングイネーブル信号をクロックに同期して遅延させた第４の遅延信号を生成して、第２のパイプラッチ制御信号として出力する第２の遅延部を含む。
【発明の効果】
【００２６】
本発明によれば、１回のリードコマンドにより、複数回のリード動作が行なわれるＳＥＲＤＥＳ方式の半導体メモリ装置において、二番目の以後のリード動作がクロックに基づいて行なわれるため、動作時間を周波数により可変させることができる。
【００２７】
また、リード動作間の遅延時間を固定値ではないクロックにより可変させることで、動作周波数が低くなるほど、動作マージンを十分に確保できる。
【００２８】
さらに、センシングされたデータをグローバル入出力ラインに伝達する過程で使われた遅延信号を用いて、パイプラッチ制御信号を生成するため、遅延時間差による誤動作を防止できる。
【図面の簡単な説明】
【００２９】
【図１ａ】一般のＳＥＲＤＥＳ方式の半導体メモリ装置におけるコマンド処理過程を説明するための回路図である。
【図１ｂ】一般のＳＥＲＤＥＳ方式の半導体メモリ装置におけるコマンド処理過程を説明するための回路図である。
【図２】本発明の一実施例によるリード動作制御回路の構成図である。
【図３】図２に示す第１の遅延部の詳細構成図である。
【図４】図２に示す第２の遅延部の詳細構成図である
【図５】本発明の他の実施例によるリード動作制御回路の構成図である。
【発明を実施するための形態】
【００３０】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図２は、本発明の一実施例によるリード動作制御回路の構成図である。
本発明によるリード動作制御回路は、第１の遅延部３１５、第２の遅延部３１７及び信号分離部３１９を含む。
【００３１】
まず、第１の遅延部３１５は、センシングイネーブル信号(ＩＯＳＴＢ)を受信して第１の遅延信号(ＭＡＯ＜１＞)を生成して、第１のグローバル入出力ライン(ＧＩＯ)ドライバ３０７に供給する。また、センシングイネーブル信号(ＩＯＳＴＢ)をクロックに同期して遅延させた第２の遅延信号(ＭＡＯ＜２＞)を生成して、第２のグローバル入出力ライン(ＧＩＯ)ドライバ３０９に供給する。
【００３２】
このセンシングイネーブル信号(ＩＯＳＴＢ)は、コラムデコーダ３０１から入力されるコラム選択信号(ＹＩ)に応じて、センシングイネーブル信号生成部３０３によって生成される信号であり、入出力センスアンプ３０５及び第１の遅延部３１５に入力される。入出力センスアンプ３０５は、このセンシングイネーブル信号(ＩＯＳＴＢ)に応じて、データ(ＤＯＵＴ)の受信、増幅及びラッチを実行する。
【００３３】
第２の遅延部３１７は、第１の遅延部３１５から出力される第１の遅延信号(ＭＡＯ＜１＞)及び第２の遅延信号(ＭＡＯ＜２＞)により、パイプラッチ制御信号(ＰＩＮ)を生成する。このパイプラッチ制御信号（ＰＩＮ）は、信号分離部３１９に入力される。合わせて、信号分離部３１９は、第２の遅延部３１７の出力信号（パイプラッチ制御信号（ＰＩＮ）から第１及び第２のパイプラッチ制御信号(ＰＩＮ１／ＰＩＮ２)を生成する。
【００３４】
パイプラッチ３１３は、セルデータを一時的に格納する回路であり、信号分離部３１９から入力される第１及び第２のパイプラッチ制御信号(ＰＩＮ１／ＰＩＮ２)により、セルデータの入出力が制御される。
【００３５】
ＧＩＯドライバ１及び２は、それぞれグローバル入出力ラインを制御し、入出力センスアンプ２０５でラッチされたデータをマルチプレクサ２１１へ出力するモジュールである。具体的には、ＧＩＯドライバ１及び２は、センシングイネーブル信号(ＩＯＳＴＢ)を段階的に遅延させた第１の遅延信号(ＭＡＯ＜１＞)及び第２の遅延信号(ＭＡＯ＜２＞)に応じて、入出力センスアンプ２０５でラッチされた第１及び第２のデータグループを、選択的に時間差を持って、マルチプレクサ３１１へ出力する。
【００３６】
前述したリード動作制御回路を含む半導体メモリ装置のリード動作を具体的に説明すれば、次の通りである。
【００３７】
リードコマンド(ＲＤ)がイネーブルされることにより、コラムデコーダ３０１は、アドレス信号(ＡＤＤ)を受信してコラム選択信号(ＹＩ)を出力する。これにより、入出力センスアンプ３０５は、ローカル入出力ライン(ＬＩＯ／ＬＩＯｂ)を介して、メモリバンクブロックに格納されているデータ(ＤＯＵＴ)を受信して増幅した後ラッチする。
【００３８】
センシングイネーブル信号生成部３０３からセンシングイネーブル信号(ＩＯＳＴＢ)が出力されることにより、第１の遅延部３１５でセンシングイネーブル信号(ＩＯＳＴＢ)を所定時間遅延させて、第１の遅延信号(ＭＡＯ＜１＞)を出力する。以後、第１の遅延信号(ＭＡＯ＜１＞)により、入出力センスアンプ３０５にラッチされている第１のデータグループが、第１のグローバル入出力ラインドライバ３０７を介してマルチプレクサ３１１に伝達される。
【００３９】
マルチプレクサ３１１に入力された第１のデータグループは、信号分離部３１９から出力される第１のパイプラッチ制御信号(ＰＩＮ１)により、パイプラッチ３１３に格納される。
【００４０】
一方、第１の遅延部３１５でセンシングイネーブル信号(ＩＯＳＴＢ)をクロック(ＣＬＫ)に同期して遅延させた第２の遅延信号(ＭＡＯ＜２＞)により、入出力センスアンプ３０５にラッチされている第２のデータグループが、第２のグローバル入出力ラインドライバ３０９を介してマルチプレクサ３１１に伝達される。
【００４１】
以後、第２のデータグループは、信号分離部３１９から出力される第２のパイプラッチ制御信号(ＰＩＮ２)により、パイプラッチ３１３に格納される。
【００４２】
このように、本発明では、第１の遅延信号(ＭＡＯ＜１＞)の出力後、クロックに同期してセンシングイネーブル信号(ＩＯＳＴＢ)を遅延させて第２の遅延信号(ＭＡＯ＜２＞)を生成するため、低周波動作時、リード動作間のマージンを確保できる。
【００４３】
また、マルチプレクサ３１１に格納されているデータをパイプラッチ３１３に伝達する場合にも、第１の遅延信号(ＭＡＯ＜１＞)及び第２の遅延信号(ＭＡＯ＜２＞)に基づいて生成されたパイプラッチ制御信号(ＰＩＮ１、ＰＩＮ２)を用いる。したがって、マルチプレクサ３１１にデータが伝達される時点と、パイプラッチ３１３でデータを格納する時点とが重畳されないことになる。
【００４４】
図３は、図２に示す第１の遅延部の詳細構成図である。
同図に示すように、第１の遅延部３１５は、第１の遅延器４０１、ラッチ４０３及び第２の遅延器４０５を含む。
【００４５】
第１の遅延器４０１は、センシングイネーブル信号(ＩＯＳＴＢ)を所定時間遅延させて、第１の遅延信号(ＭＡＯ＜１＞)を出力する。ラッチ４０３は、センシングイネーブル信号(ＩＯＳＴＢ)をクロック(ＣＬＫ)に同期してシフトさせる。また、第２の遅延器４０５は、ラッチ４０３の出力信号を所定時間遅延させて、第２の遅延信号(ＭＡＯ＜２＞)を出力する。
【００４６】
ここで、ラッチ４０３は、クロック(ＣＬＫ)信号により、センシングイネーブル信号(ＩＯＳＴＢ)を２クロック遅延させるＤ−フリップフロップからなる。そして、第１及び第２の遅延器４０１、４０５の遅延量は、同一に調節するのが好ましい。
【００４７】
図４は、図２に示す第２の遅延部の詳細構成図である。
本発明の好適な実施例において、第２の遅延部３１７は、第１の遅延信号(ＭＡＯ＜１＞)及び第２の遅延信号(ＭＡＯ＜２＞)を受信して、入力信号がイネーブルされる毎にパルスを発生する論理素子からなる。一例として、論理素子は、ノア(ＮＯＲ)ゲート及びインバータを直列に連結して構成でき、論理素子の出力パルスは、パイプラッチ制御信号(ＰＩＮ)になる。
【００４８】
図示していないが、信号分離部３１９は、カウンタからなる。この場合、第２の遅延部３１７でパルスが出力される毎にカウントされ、カウントされた値を第１及び第２のパイプラッチ制御信号(ＰＩＮ１、ＰＩＮ２)として用いることになる。
【００４９】
図５は、本発明の他の実施例によるリード動作制御回路の構成図である。
本実施例によるリード動作制御回路は、図２に示すリード動作制御回路とは異なり、第２の遅延部３２１がセンシングイネーブル信号(ＩＯＳＴＢ)及びクロック(ＣＬＫ)を用いて、第１のパイプラッチ制御信号(ＰＩＮ１)及び第２のパイプラッチ制御信号(ＰＩＮ２)をそれぞれ生成する。このために、第２の遅延部３２１は図３のように構成できる。
【００５０】
すなわち、センシングイネーブル信号(ＩＯＳＴＢ)を所定時間遅延させて、第１のパイプラッチ制御信号(ＰＩＮ１)を出力する第１の遅延器と、センシングイネーブル信号(ＩＯＳＴＢ)をクロック(ＣＬＫ)に同期してシフトさせるラッチと、ラッチの出力信号を所定時間遅延させて、第２のパイプラッチ制御信号(ＰＩＮ２)を出力する第２の遅延器とを含むことができる。
【００５１】
このような回路構成では、第１の遅延部３１５に入力されるクロック(ＣＬＫ)と、第２の遅延部３２１に入力されるクロック(ＣＬＫ)とが、時間差を持たないように制御されるべきである。
【００５２】
本実施例では、マルチプレクサ３１１にデータを伝達する時、マルチプレクサ３１１に格納されているデータをパイプラッチ３１３に伝達する時、同様な方式により生成された遅延信号を用いる。したがって、マルチプレクサ３１１にデータが伝達される時点と、パイプラッチ３１３でデータを格納する時点とが重畳されないことになる。
【００５３】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００５４】
３０１…コラムデコーダ
３０３…センシングイネーブル信号生成部
３０５…入出力センスアンプ
３０７…第１のグローバル入出力ライン(ＧＩＯ)ドライバ
３０９…第２のグローバル入出力ライン(ＧＩＯ)ドライバ
３１１…マルチプレクサ
３１３…パイプラッチ
３１５…第１の遅延部
３１７…第２の遅延部
３１９…信号分離部
【図１ａ】
2010044850.tif 000003
【図１ｂ】
2010044850.tif 000004
【図２】
2010044850.tif 000005
【図３】
2010044850.tif 000006
【図４】
2010044850.tif 000007
【図５】
2010044850.tif 000008