(57)【要約】【課題】受信したクロック信号及びストローブ信号のタイミングを判断して判断結果を出力する機能を有するメモリモジュールのコントローラにおいて、当該機能を有効に活用可能なメモリコントローラを提供すること。【解決手段】ＤＤＲ３規格のメモリモジュールのコントローラ１であって、メモリモジュールから入力される信号の遅延を制御する遅延制御信号を出力するマスターＤＬＬ３０と、ストローブ信号を遅延させて遅延ストローブ信号として出力するストローブ信号制御部４０と、データ信号を遅延させて遅延データ信号として出力するデータ信号制御部５０とを含む。【選択図】図１
2010171826.tif 000002
【特許請求の範囲】
【請求項１】
受信したメモリクロック信号及びストローブ信号のタイミングを判断して判断結果を出力する機能を有するメモリモジュールのコントローラであって、
前記メモリモジュールから入力される信号の遅延を制御する遅延制御信号を出力する遅延制御信号出力部と、
前記メモリモジュールから入力されるストローブ信号を遅延させて遅延ストローブ信号として出力するストローブ信号遅延制御部と、
前記メモリモジュールから入力されるデータ信号を遅延させて遅延データ信号として出力するデータ信号遅延制御部と、を含み、
前記遅延制御信号出力部は、
差動信号として入力される基準クロックに基づいて互いに遅延間隔の異なる複数の遅延信号を出力する遅延信号出力部と、
前記複数の遅延信号に含まれる２つの信号を比較し、その位相差に応じて前記遅延制御信号を生成する遅延制御信号生成部と、を含み、
前記遅延信号出力部は、
差動構成の遅延素子であって入力された信号を前記遅延制御信号に応じた遅延間隔で遅延させて出力する電圧制御遅延素子が複数直列に接続された遅延生成部と、
前記複数直列に接続された電圧制御遅延素子が夫々出力する差動信号をシングルエンド信号に変換することにより前記複数の遅延信号を生成する遅延信号生成部と、
前記遅延信号生成部が生成した前記複数の遅延信号を切り換えて出力する出力信号切換部と、を含み、
前記遅延信号生成部は、前記複数直列に接続された電圧制御遅延素子のうちの１つに入力される差動信号をシングルエンド信号に変換した第１の遅延信号と、前記第１の遅延信号を出力する電圧制御遅延素子よりも２段以上後に設けられた電圧制御遅延素子が出力する差動信号をシングルエンド信号に変換した第２の遅延信号とを前記２つの信号として出力し、
前記ストローブ信号遅延制御部は、前記遅延信号出力部と同一の構成により前記遅延制御信号に応じて前記ストローブ信号に基づいて遅延間隔の異なる複数の遅延信号を生成し、前記生成した複数の遅延信号のうちの１つを前記遅延ストローブ信号として出力し、
前記データ信号遅延制御部は、前記遅延信号出力部と同一の構成により前記遅延制御信号に応じて前記データ信号に基づいて遅延間隔の異なる複数の遅延信号を生成し、前記生成した複数の遅延信号のうち前記遅延ストローブ信号とは遅延間隔の異なる信号を前記遅延データ信号として出力する、メモリモジュールのコントローラ。
【請求項２】
前記遅延生成部は、少なくとも４つの前記電圧制御遅延素子が直列に接続されており、
前記遅延信号生成部は、前記４つの電圧制御遅延素子のうち先頭に設けられた電圧制御遅延素子に入力される差動信号を前記第１の遅延信号に変換し、前記４つの電圧制御遅延素子のうち４番目に設けられた電圧制御遅延素子が出力する差動信号を前記第２の遅延信号に変換し、
前記遅延制御信号生成部は、前記第１の遅延信号の位相と前記第２の遅延信号の位相との差が所定の間隔となるように前記遅延制御信号を生成することを特徴とする、請求項１に記載のメモリモジュールのコントローラ。
【請求項３】
前記遅延制御信号生成部は、前記先頭に設けられた電圧制御遅延素子に入力される差動信号の位相と前記４番目に設けられた電圧制御遅延素子が出力する差動信号の位相との差が半周期となるように前記遅延制御信号を生成することを特徴とする、請求項２に記載のメモリモジュールのコントローラ。
【請求項４】
前記遅延信号生成部は、前記第１の遅延信号及び前記第２の遅延信号の一方を、元となる差動信号の位相が反転した信号として出力し、
前記遅延制御信号生成部は、前記２つの信号の立ち上がりタイミングが一致するように前記遅延制御信号を生成することを特徴とする、請求項３に記載のメモリモジュールのコントローラ。
【請求項５】
前記ストローブ信号遅延制御部は、前記４つの電圧制御遅延素子のうち２番目に設けられた電圧制御遅延素子が出力する差動信号をシングルエンド信号に変換して得られた信号を前記遅延ストローブ信号として出力し、
前記データ信号遅延制御部は、前記４つの電圧制御遅延素子のうち先頭に設けられた電圧制御遅延素子に入力される差動信号をシングルエンド信号に変換して得られた信号を前記遅延データ信号として出力することを特徴とする、請求項３または４に記載のメモリモジュールのコントローラ。
【請求項６】
前記遅延信号生成部は、前記４つの電圧制御遅延素子の前に更に直列に同一の電圧制御遅延素子が接続されていることを特徴とする請求項２乃至５いずれかに記載のメモリモジュールのコントローラ。
【請求項７】
前記遅延信号生成部は、前記４つの電圧制御遅延素子の後に更に直列に同一の電圧制御遅延素子が接続されていることを特徴とする請求項２乃至６いずれかに記載のメモリモジュールのコントローラ。
【請求項８】
前記遅延信号生成部は、前記複数直列に接続された電圧制御遅延素子が夫々出力する差動信号を互いに位相が反転した２つのシングルエンド信号に変換して前記複数の遅延信号を生成することを特徴とする請求項１乃至７いずれかに記載のメモリモジュールのコントローラ。
【請求項９】
前記基準クロックを出力する基準クロック出力部を更に有し、
前記基準クロック出力部は、
複数の電圧制御遅延素子を含む差動構成のリングオシレータと、
前記リングオシレータから取り出した差動信号をシングルエンド信号に変換して前記メモリモジュールに入力するメモリクロック信号を生成するメモリクロック生成部と、
前記リングオシレータから取り出した差動信号を前記遅延制御信号出力部に入力する前記差動信号として出力する基準クロック生成部と、
前記生成されたメモリクロック信号及び外部から入力されたクロック信号に基づいて前記リングオシレータに含まれる電圧制御遅延素子を制御するための制御信号を出力する制御信号生成部と、を含むことを特徴とする、請求項１乃至８いずれかに記載のメモリモジュールのコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリモジュールのコントローラ及びメモリモジュールのコントロール方法に関し、特に、受信したクロック信号及びストローブ信号のタイミングを判断して判断結果を出力する機能を有するメモリモジュールのコントローラに関する。
【背景技術】
【０００２】
ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）等の情報処理装置のメインメモリとして使用されるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）には、同期式のＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭのようなダブルデータレート方式が主流である。これらのメモリモジュールは、ＤＤＲ３−ＳＤＲＡＭが主流になりつつある。
【０００３】
上記ＤＤＲ３−ＳＤＲＡＭでは、データレートが８００Ｍｂｐｓ以上の仕様がＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）により規格化されている。
【０００４】
このようなメモリモジュールを制御するメモリコントローラは、読み出し動作時、メモリモジュールから読み出しデータストローブとともに読み出しデータを受け取る。このときストローブ信号の立ち上がり、立ち下がりエッジで正確にデータを取り込むために、メモリコントロール内でデータに対してストローブ信号を、メモリの動作クロックの１／４周期（９０°位相差）分だけ正確に遅延させることが最適とされる。
【０００５】
図１１は、従来のタイミング制御回路で、図１２は図１１のタイミング図である。ＤＬＬ６００の位相比較動作により遅延制御回路６０３が、入力クロックの１周期分に相当する遅延設定値を算出し、ＤＬＬ６００内の遅延素子６０２と遅延設定値算出回路７０１に出力する。
【０００６】
遅延設定値算出回路７０１は、遅延制御回路６０３から入力される遅延設定値とギア比設定値からストローブ信号を遅延させる遅延素子７０２の遅延設定値を算出して遅延素子７０２に出力する。遅延素子７０２は、遅延設定算出回路７０１から入力される遅延設定値に基づき、入力されるストローブ信号を遅延させて補正ストローブ信号としてフリップフロップ７０７〜７１０に出力する。
【０００７】
また最小遅延素子７０３〜７０６は、遅延値が０％に設定された遅延素子７０２の遅延値と同じ遅延値となる。そして、上記ギア比設定値が４５％である場合、遅延設定値算出回路７０１は、クロックの４５％の遅延値を遅延素子７０２に設定し、遅延素子７０２は、入力されるストローブ信号を当該遅延値だけ遅延させて、フリップフロップ７０７〜７１０に出力する。このような構成により、データに対してストローブ信号を一定の遅延量に保つようにしている。
【０００８】
ここで上記遅延設定に応じた遅延値制御をデジタル回路で構成すると位相調整の分解能は最小遅延素子の遅延量よりも小さくできない。また、プロセス、電源電圧、温度の影響でこの最小遅延素子の遅延量が大きくなると、データとストローブ信号との位相差がずれてくるため、メモリの転送レートが高速になると、データとストローブ信号のタイミング規定を確保することが困難になる。
【０００９】
他方、タイミング調整回路をアナログＤＬＬにより構成し、高精度且つ高分解能な等位相差の遅延制御が可能なタイミング調整回路を小回路規模、低消費電力で実現する技術が提案されている（例えば、特許文献１参照）。特許文献１に開示された技術は、多相クロックの生成を目的としており、メモリモジュールのコントローラにおける信号の位相制御を目的とする本件とはその目的が異なる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＤＤＲ３−ＳＤＲＡＭにおいては、ライトレベリング機能が定義され、メモリコントローラは、メモリモジュールからのフィードバックにより、クロックとストローブとの位相補正を行なうことが可能となった。このような位相補正を可能とするためには、メモリコントローラ側にストローブ信号等の位相を制御する構成が必要となる。この構成は、テストモードの構成ではなく、通常動作において使用される構成となる。
【００１１】
本発明は、上記実情を考慮してなされたものであり、受信したクロック信号及びストローブ信号のタイミングを判断して判断結果を出力する機能を有するメモリモジュールのコントローラにおいて、当該機能を有効に活用可能なメモリコントローラを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、請求項１に記載の発明は、受信したメモリクロック信号及びストローブ信号のタイミングを判断して判断結果を出力する機能を有するメモリモジュールのコントローラであって、前記メモリモジュールから入力される信号の遅延を制御する遅延制御信号を出力する遅延制御信号出力部と、前記メモリモジュールから入力されるストローブ信号を遅延させて遅延ストローブ信号として出力するストローブ信号遅延制御部と、前記メモリモジュールから入力されるデータ信号を遅延させて遅延データ信号として出力するデータ信号遅延制御部と、を含み、前記遅延制御信号出力部は、差動信号として入力される基準クロックに基づいて互いに遅延間隔の異なる複数の遅延信号を出力する遅延信号出力部と、前記複数の遅延信号に含まれる２つの信号を比較し、その位相差に応じて前記遅延制御信号を生成する遅延制御信号生成部と、を含み、前記遅延信号出力部は、差動構成の遅延素子であって入力された信号を前記遅延制御信号に応じた遅延間隔で遅延させて出力する電圧制御遅延素子が複数直列に接続された遅延生成部と、前記複数直列に接続された電圧制御遅延素子が夫々出力する差動信号をシングルエンド信号に変換することにより前記複数の遅延信号を生成する遅延信号生成部と、前記遅延信号生成部が生成した前記複数の遅延信号を切り換えて出力する出力信号切換部と、を含み、前記遅延信号生成部は、前記複数直列に接続された電圧制御遅延素子のうちの１つに入力される差動信号をシングルエンド信号に変換した第１の遅延信号と、前記第１の遅延信号を出力する電圧制御遅延素子よりも２段以上後に設けられた電圧制御遅延素子が出力する差動信号をシングルエンド信号に変換した第２の遅延信号とを前記２つの信号として出力し、前記ストローブ信号遅延制御部は、前記遅延信号出力部と同一の構成により前記遅延制御信号に応じて前記ストローブ信号に基づいて遅延間隔の異なる複数の遅延信号を生成し、前記生成した複数の遅延信号のうちの１つを前記遅延ストローブ信号として出力し、前記前記データ信号遅延制御部は、前記遅延信号出力部と同一の構成により前記遅延制御信号に応じて前記データ信号に基づいて遅延間隔の異なる複数の遅延信号を生成し、前記生成した複数の遅延信号のうち前記遅延ストローブ信号とは遅延間隔の異なる信号を前記遅延データ信号として出力する。
【００１３】
また、請求項２に記載の発明は、請求項１に記載のメモリモジュールのコントローラにおいて、前記遅延生成部は、少なくとも４つの前記電圧制御遅延素子が直列に接続されており、前記遅延信号生成部は、前記４つの電圧制御遅延素子のうち先頭に設けられた電圧制御遅延素子に入力される差動信号を前記第１の遅延信号に変換し、前記４つの電圧制御遅延素子のうち４番目に設けられた電圧制御遅延素子が出力する差動信号を前記第２の遅延信号に変換し、前記遅延制御信号生成部は、前記第１の遅延信号の位相と前記第２の遅延信号の位相との差が所定の間隔となるように前記遅延制御信号を生成することを特徴とする。
【００１４】
また、請求項３に記載の発明は、請求項２に記載のメモリモジュールのコントローラにおいて、前記遅延制御信号生成部は、前記先頭に設けられた電圧制御遅延素子に入力される差動信号の位相と前記４番目に設けられた電圧制御遅延素子が出力する差動信号の位相との差が半周期となるように前記遅延制御信号を生成することを特徴とする。
【００１５】
また、請求項４に記載の発明は、請求項３に記載のメモリモジュールのコントローラにおいて、前記遅延信号生成部は、前記第１の遅延信号及び前記第２の遅延信号の一方を、元となる差動信号の位相が反転した信号として出力し、前記遅延制御信号生成部は、前記２つの信号の立ち上がりタイミングが一致するように前記遅延制御信号を生成することを特徴とする。
【００１６】
また、請求項５に記載の発明は、請求項３または４に記載のメモリモジュールのコントローラにおいて、前記ストローブ信号遅延制御部は、前記４つの電圧制御遅延素子のうち２番目に設けられた電圧制御遅延素子が出力する差動信号をシングルエンド信号に変換して得られた信号を前記遅延ストローブ信号として出力し、前記データ信号遅延制御部は、前記４つの電圧制御遅延素子のうち先頭に設けられた電圧制御遅延素子に入力される差動信号をシングルエンド信号に変換して得られた信号を前記遅延データ信号として出力することを特徴とする。
【００１７】
また、請求項６に記載の発明は、請求項２乃至５いずれかに記載のメモリモジュールのコントローラにおいて、前記遅延信号生成部は、前記４つの電圧制御遅延素子の前に更に直列に同一の電圧制御遅延素子が接続されていることを特徴とする。
【００１８】
また、請求項７に記載の発明は、請求項２乃至６いずれかに記載のメモリモジュールのコントローラにおいて、前記遅延信号生成部は、前記４つの電圧制御遅延素子の後に更に直列に同一の電圧制御遅延素子が接続されていることを特徴とする。
【００１９】
また、請求項８に記載の発明は、請求項１乃至７いずれかに記載のメモリモジュールのコントローラにおいて、前記遅延信号生成部は、前記複数直列に接続された電圧制御遅延素子が夫々出力する差動信号を互いに位相が反転した２つのシングルエンド信号に変換して前記複数の遅延信号を生成することを特徴とする。
【００２０】
また、請求項９に記載の発明は、請求項１乃至８いずれかに記載のメモリモジュールのコントローラにおいて、前記基準クロックを出力する基準クロック出力部を更に有し、前記基準クロック出力部は、複数の電圧制御遅延素子を含む差動構成のリングオシレータと、前記リングオシレータから取り出した差動信号をシングルエンド信号に変換して前記メモリモジュールに入力するメモリクロック信号を生成するメモリクロック生成部と、前記リングオシレータから取り出した差動信号を前記遅延制御信号出力部に入力する前記差動信号として出力する基準クロック生成部と、前記生成されたメモリクロック信号及び外部から入力されたクロック信号に基づいて前記リングオシレータに含まれる電圧制御遅延素子を制御するための制御信号を出力する制御信号生成部と、を含むことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、受信したクロック信号及びストローブ信号のタイミングを判断して判断結果を出力する機能を有するメモリモジュールのコントローラにおいて、通常動作時と同様の構成でのループバックテストが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係るメモリコントローラの構成を示す図である。
【図２】本発明の実施形態に係るＣＰの回路構成を示す図である。
【図３】本発明の実施形態に係るバイアス回路の回路構成を示す図である。
【図４】本発明の実施形態に係るＶＣＤＬの構成を示す図である。
【図５】本発明の実施形態に係る電圧制御遅延素子の入出力関係を示す図である。
【図６】本発明の実施形態に係る電圧制御遅延素子の回路構成を示す図である。
【図７】本発明の実施形態に係るバッファの構成を示す図である。
【図８】本発明の実施形態に係るＶＣＤＬが出力する信号のタイミングチャートである。
【図９】本発明の他の実施形態に係るメモリコントローラの構成を示す図である。
【図１０】本発明の他の実施形態に係るＰＬＬの構成を示す図である。
【図１１】従来技術に係るメモリコントローラの構成を示す図である。
【図１２】従来技術に係るメモリコントローラの信号のタイミングを示すタイミングチャートである。
【発明を実施するための形態】
【００２３】
実施の形態１．
以下、図面を参照して、本発明の実施形態を詳細に説明する。図１は、本実施形態に係るメモリモジュールのコントローラとしてのメモリコントローラ１の構成を示すブロック図である。図１に示すように、本実施形態に係るメモリコントローラ１は、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）１０、複数のシングル／差動変換器（以降、ＳＤ変換機とする）２０、マスターＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）３０、ストローブ信号制御回路４０及び複数のデータ信号制御回路５０を含む。尚、これらの構成は、メモリモジュールからのデータのリード動作を実行する部分であり、メモリモジュールへのデータのライト動作を実行する部分が別途設けられるが、図１においては不図示である。
【００２４】
本実施形態に係るメモリコントローラ１は、ＤＤＲ３−ＳＤＲＡＭ規格に対応したメモリモジュールのコントローラである。ＤＤＲ３−ＳＤＲＡＭにおいては、ライトレベリング機能が定義され、メモリコントローラは、クロックとストローブとの位相について、メモリモジュールからのフィードバックを受けることができる。この機能を活かすためには、メモリコントローラ１において、ストローブ信号やデータ信号等の位相を制御する構成が必要である。本実施形態に係るメモリコントローラ１は、そのような課題を解決する。
【００２５】
ＰＬＬ１０は、メモリモジュールに入力するメモリクロックＣＬＫmem及びマスターＤＬＬを制御するための基準クロックＣＬＫstdを出力する。複数のＳＤ変換機２０のうち、ＰＬＬ１０が出力するＣＬＫstdが入力されるＳＤ変換機２０は、シングルエンド信号であるＣＬＫstdを、プラス差動電位ＶP及びマイナス差動電位ＶMからなる差動信号ＣＬＫDIFに変換する。
【００２６】
マスターＤＬＬ３０は、図に示すように、ＶＣＤＬ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｄｅｌａｙ  Ｌｉｎｅ：電圧制御遅延回路）１００、ＰＦＤ（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ：位相比較器）２００、ＣＰ（Ｃｈａｒｇｅ  Ｐｕｍｐ）３００、ループフィルタ４００及びバイアス回路５００を有する。
【００２７】
ＶＣＤＬ１００は、バイアス回路５００が出力するプラス制御信号Ｐcnt及びマイナス制御信号Ｎcntに応じて、ＣＬＫDIFを複数段階に遅延させたシングルエンドの遅延信号を生成し、複数生成した遅延信号のうちの２つであるＦ００及びＦ００Ａを出力する。ＶＣＤＬ１００の構成は後に詳述する。ＰＦＤ２００は、ＶＣＤＬ１００が出力したＦ００及びＦ００Ａの立ち上がりエッジの位相を比較し、その位相差に応じて誤差信号ＵＰまたはＤＮのいずれかを出力する。
【００２８】
ＣＰ３００は、図２に示すように、ｐ型トランジスタ３０１、ｎ型トランジスタ３０２、電流源３０３及び電流源３０４を有する。ｐ型トランジスタ３０１のゲートにはＰＦＤ２００から出力されるＵＰが入力される。また、ｐ型トランジスタ３０１のソースは電流源３０３を介して高電位と接続され、ドレインはパルス信号ＣＰＯの出力と接続されている。これにより、ＰＦＤ２００がＵＰを出力している場合、ｐ型トランジスタ３０１がオンになり、電流源３０３の電流により正パルスがＣＰＯとして出力される。
【００２９】
他方、ｎ型トランジスタ３０２のゲートにはＰＦＤ２００から出力されるＤＮが入力される。また、ｎ型トランジスタ３０２のドレインはパルス信号ＣＰＯの出力と接続されており、ソースは電流源３０４を介して接地されている。これにより、ＰＦＤ２００がＤＮを出力している場合、ｎ型トランジスタ３０２がオンになり、電流源３０４の電流により負パルスがＣＰＯとして出力される。
【００３０】
ループフィルタ４００は、ＣＰ３００が出力するＣＰＯを平滑化し、制御電圧ＶＣＯを出力する。ＣＰＯが正パルスの場合、ＣＰＯが出力するＶＣＯの電圧は上昇する。他方、ＣＰＯが負パルスの場合、ＣＰＯが出力するＶＣＯの電圧は減少する。
【００３１】
バイアス回路５００は、図３に示すように、可変電流源５０１、ｐ型トランジスタ５０２、ｐ型トランジスタ５０３、ｎ型トランジスタ５０４を有する。可変電流源５０１は、ループフィルタ４００が出力するＶＣＯの電圧に応じて電流値が変化する電流源である。電流源５０１の一端は、Ｐcntの出力、ｐ型トランジスタ５０２のゲート、ｐ型トランジスタ５０３のゲート及びｐ型トランジスタ５０２のドレインに接続されている。これにより、ＶＣＯの電圧値に応じてＰcntの電流量が決定される。
【００３２】
ｐ型トランジスタ５０３は、ソースが高電位に接続され、ドレインがＮcntの出力、ｎ型トランジスタ５０４のゲート及びｎ型トランジスタ５０４のドレインに接続されている。これにより、ＶＣＯの電圧値に応じてＮcntの電流量が決定される。即ち、バイアス回路５００は、ＶＣＯの電圧値の上昇に応じて電流量が上昇するようにＰcnt及びＮcntを出力し、ＶＣＯの電圧値の減少に応じて電流量が減少するようにＰcnt及びＮcntを出力する。
【００３３】
このように、マスターＤＬＬ３０は、全体として、Ｐcnt及びＮcntを出力するために動作する。上述したように、ＶＣＤＬ１００は、Ｐcnt及びＮcntに応じて遅延信号を生成する。即ち、Ｐcnt及びＮcntが、遅延制御信号として用いられ、マスターＤＬＬ３０が、遅延制御信号出力部として機能する。また、ＰＦＤ２００、ＣＰ３００、ループフィルタ４００及びバイアス回路５００が、Ｆ００及びＦ００Ａの２つの信号の位相差に応じて遅延信号を生成する遅延制御信号生成部として機能する。
【００３４】
ストローブ信号制御回路４０は、ＶＣＤＬ１０１を含み、ＳＤ変換機２０によって差動信号に変換されたストローブ信号ＤＱＳを遅延させてシングルエンド信号として出力する。ストローブ信号制御回路４０に含まれるＶＣＤＬ１０１は、マスターＤＬＬ３０に含まれるＶＣＤＬ１００と同様の構成を有し、ＤＱＳを複数段階に遅延させたシングルエンドの遅延信号を生成し、複数生成した遅延信号のうちＦ２を遅延ストローブ信号として出力する。即ち、ストローブ信号制御回路４０が、ストローブ信号遅延制御部として機能する。
【００３５】
また、ストローブ信号制御回路４０に入力される差動信号を生成するＳＤ変換器２０は、メモリモジュールからシングルエンド信号として出力されるストローブ信号を差動信号に変換する。
【００３６】
複数のデータ信号制御回路５０は、複数のデータ信号ＤＱ０、ＤＱ１、ＤＱ２、・・・ＤＱ７（以降、ＤＱ０〜ＤＱ７を総称してＤＱとする）毎に設けられている。夫々のデータ信号制御回路５０は、ＶＣＤＬ１０２を含み、ＳＤ変換機２０によって差動信号に変換されたＤＱを遅延させてシングルエンド信号として出力する。
【００３７】
データ信号制御回路５０に含まれるＶＣＤＬ１０２は、マスターＤＬＬ３０に含まれるＶＣＤＬ１００と同様の構成を有し、ＤＱを複数段階に遅延させたシングルエンドの遅延信号を生成し、複数生成した遅延信号のうちＦ０を遅延データ信号として出力する。即ち、データ信号制御回路５０が、データ信号遅延制御部として機能する。
【００３８】
夫々のデータ信号制御回路５０に入力される差動信号を生成するＳＤ変換器２０は、メモリモジュールからシングルエンド信号として出力されるデータ信号を差動信号に変換する。
【００３９】
次に、本実施形態に係るＶＣＤＬ１００の構成について説明する。図４は、ＶＣＤＬ１００の構成を示す図である。尚、ＶＣＤＬ１０１及びＶＣＤＬ１０２も、図４に示す構成と同様の構成を有する。図４に示すように、ＶＣＤＬ１００は、遅延信号発生回路１１０、クロック生成部１２０及び切換回路１３０を含む。遅延信号発生回路１１０は、直列に接続された複数の電圧制御遅延素子１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ及び１１１ｆを含む。
【００４０】
電圧制御遅延素子１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ及び１１１ｆ（以降、これらのいずれかを指して電圧制御型遅延素子１１１とする）は、電圧制御の差動アンプであり、図５に示すように、入力されたプラス側差動信号Ｉ＋及びマイナス側差動信号Ｉ−を、Ｐcnt及びＮcntに応じて遅延させ、更にプラス側及びマイナス側を反転させてマイナス側差動信号Ｏ−及びプラス側差動信号Ｏ＋として出力する。即ち、Ｐcnt及びＮcntが、電圧制御遅延素子１１１における遅延を制御する遅延制御信号として用いられる。図６に、電圧制御型遅延素子１１１の構成を示す。
【００４１】
図６に示すように、電圧制御型遅延素子１１１は、ｐ型トランジスタ１１２、ｐ型トランジスタ１１３、ｎ型トランジスタ１１４、ｎ型トランジスタ１１５及びｎ型トランジスタ１１６を含む。ｐ型トランジスタ１１２は、ゲートにＰcntが入力され、ドレインが高電位に接続され、ソースがＯ−の出力及びｎ型トランジスタ１１４のドレインに接続されている。
【００４２】
ｐ型トランジスタ１１３は、ゲートにＰcntが入力され、ソースが高電位に接続され、ドレインがＯ＋の出力及びｎ型トランジスタ１１５のドレインに接続されている。ｎ型トランジスタ１１４は、ゲートにＩ＋が入力され、ドレインがｐ型トランジスタ１１２のドレイン及びＯ−の出力に接続され、ソースがｎ型トランジスタ１１６のドレイン及びｎ型トランジスタ１１５のソースに接続されている。
【００４３】
ｎ型トランジスタ１１５は、ゲートにＩ−が入力され、ドレインがｐ型トランジスタ１１３のソース及びＯ＋の出力に接続され、ソースがｎ型トランジスタ１１６のドレイン及びｎ型トランジスタ１１４のソースに接続されている。ｎ型トランジスタ１１６は、ゲートにＮcntが入力され、ドレインがｎ型トランジスタ１１４及びｎ型トランジスタ１１５のソースに接続され、ソースが接地されている。
【００４４】
図６に示す電圧制御型遅延素子１１１の動作としては、まず、ｐ型トランジスタ１１２及びｐ型トランジスタ１１３のソースから出力される電流量は、Ｐcntの電圧値に応じて上昇する。ｐ型トランジスタ１１２のソースから出力される電流は、Ｏ−としての出力側及びｎ型トランジスタ１１４のドレインに流れる。他方、ｐ型トランジスタ１１３のソースから出力される電流は、Ｏ＋としての出力側及びｎ型トランジスタ１１５のドレインに流れる。
【００４５】
ここで、ｎ型トランジスタ１１４及びｎ型トランジスタ１１５に流れる電流量は、夫々ゲートに入力されるＩ＋及びＩ−によって変化し、ゲートに印加される電圧値が高いほど、多くの電流が流れる。そして、ｎ型トランジスタ１１４に流れる電流量が多いほど、Ｏ−の出力側に流れる電流が減少し、結果的にＯ−の電圧値が減少する。また、ｎ型トランジスタ１１５に流れる電流量が多いほど、Ｏ＋の出力側に流れる電流が減少し、結果的にＯ＋の電圧値が減少する。尚、各トランジスタに流れる電流とは、各トランジスタのドレインからソースに流れる電流を示し、以下の説明においても同様とする。
【００４６】
上述したように、ｎ型トランジスタ１１４に流れる電流量はＩ＋によって決まり、Ｏ−に影響する。また、ｎ型トランジスタ１１５に流れる電流量はＩ−によって決まり、Ｏ＋に影響する。これにより、プラス側とマイナス側の差動信号が反転する。
【００４７】
更に、ｎ型トランジスタ１１４及びｎ型トランジスタ１１５に流れる電流量は、ｎ型トランジスタ１１６に流れる電流量によって決定される。Ｎcntの電圧値が高いほど、ｎ型トランジスタ１１６に流れる電流量が多くなるため、Ｎcntの電圧値が高いほど、ｎ型トランジスタ１１４及びｎ型トランジスタ１１５に流れる電流量が多くなる。
【００４８】
また、ｐ型トランジスタ１１２及びｐ型トランジスタ１１３のソースから出力される電流量が多いほどＯ−及びＯ＋の電位が高くなるため、Ｉ＋及びＩ−の変化に応じたＯ−及びＯ＋の変化が急峻となる。結果的に、Ｐcnt及びＮcntの電流量が多いほど、遅延信号であるＯ−及びＯ＋のＩ＋及びＩ−に対する遅延量が少なくなる。
【００４９】
遅延信号発生回路１１０は、図５及び図６において説明した電圧制御型遅延素子１１１を直列に接続することにより、複数段階に遅延した差動信号を生成することができる。即ち、遅延信号発生回路１１０が、遅延生成部として機能する。また、ＶＣＤＬ１００が、全体として遅延信号出力部として機能する。
【００５０】
例えば、図４に示すように、一段目の電圧制御型遅延素子１１１ａは、ＶP及びＶMを遅延させ、Ｏ４及びＯ０を出力する。また、二段目の電圧制御型遅延素子１１１ｂは、Ｏ４及びＯ０を遅延させ、Ｏ１及びＯ５を出力する。電圧制御型遅延素子１１１は、全て同一の構成を有するため、全ての電圧制御型遅延素子１１１において発生する遅延量は同一である。
【００５１】
尚、電圧制御遅延素子１１１ｆは、遅延素子としてではなく、電圧制御遅延素子１１１ｅがドライブする配線の負荷を、他の電圧制御遅延素子１１１ａ〜１１１ｄと同一にするために設けられている。これにより、電圧制御遅延素子１１１ｅが出力する信号のタイミングと他の電圧制御遅延素子１１１ａ〜１１１ｄが出力する信号のタイミングとの間のオフセットを解消することができる。
【００５２】
本実施形態に係る遅延信号発生回路１１０は、電圧制御型遅延素子１１１ａの出力のタイミングと、電圧制御型遅延素子１１１ｅの出力のタイミングとが１８０°の位相差となるように、Ｐcnt及びＮcntによって制御される。詳細な動作については、後に詳述する。
【００５３】
クロック生成部１２０は、遅延信号発生回路１１０が複数段階に遅延して出力する差動信号をそれぞれシングルエンド信号に変換してクロック信号として出力する。即ち、クロック生成部１２０が、遅延信号生成部として機能する。遅延信号発生回路１１０に含まれる各段の電圧制御型遅延素子１１１が出力する差動信号、例えば、Ｏ４及びＯ０は、差動バッファを経て差動／シングル変換回路（以降、ＤＳ変換回路とする）に入力され、シングルエンド信号に変換される。
【００５４】
ここで、図４に示すように、一の差動バッファに対して２つのＤＳ変換回路が接続されており、差動信号のプラス側及びマイナス側が互いに反転されて入力される。これにより、一段の電圧制御型遅延素子１１１によって遅延信号及びその反転信号が出力される。例えば、電圧制御型遅延素子１１１ａの出力は、クロック生成部１２０を経て、遅延信号Ｆ０、Ｆ００及び遅延反転信号として出力される。また、電圧制御型遅延素子１１１ｂの出力は、クロック生成部１２０を経て、遅延信号Ｆ１及び遅延反転信号Ｆ５として出力される。
【００５５】
尚、図４に示すように、電圧制御型遅延素子１１１ａ及び電圧制御型遅延素子１１１ｅの出力を処理するＤＳ変換回路の出力は、夫々バッファ１２１ａ、１２１１ｂ、１２１ｃ及び１２１ｄによって分割されて出力される。バッファ１２１ａ〜１２１ｄは、図７に示すような構成を有する。ＰＦＤ２００に入力するＦ００と遅延信号として用いるＦ０とを同電位に接続すると、信号線による負荷が変わり、他の信号のタイミングとの間にオフセットが生じるため、バッファ１２１ａ〜１２１ｄが設けられている。
【００５６】
切換回路１３０は、クロック生成回路１２０が出力する信号のうち、Ｆ００及びＦ００Ａ以外の信号のうちいずれかを、切換信号ＣＮＴに応じて切り換えて出力する。即ち、切換回路１３０が、出力信号切換部として機能する。図１において説明したように、ＶＣＤＬ１０１に含まれる切換回路１３０は、Ｆ２を出力している。また、夫々のＶＣＤＬ１０２に含まれる切換回路１３０は、Ｆ０を出力している。
【００５７】
次に、本実施形態に係るメモリコントローラ１の動作について説明する。上述したように、ＰＦＤ２００には、ＶＣＤＬ１００の出力であるＦ００及びＦ００Ａが入力される。ここで、Ｆ００Ａは、Ｆ００の元となる差動信号Ｏ４及びＯ０が電圧制御型遅延素子１１１ｂ〜１１１ｅによって更に遅延された差動信号Ｏ０Ａ及びＯ４Ａに基づいて生成される信号である。また、Ｆ００Ａは、Ｆ００の位相が半周期遅延した信号の反転信号である。
【００５８】
上述したように、ＰＦＤ２００は、Ｆ００に対してＦ００Ａの位相が遅れている場合、両信号の位相差分のパルスをＵＰから出力する。ＣＰ３００はＵＰのパルスを受けて出力ＣＰＯに正パルスを出力する。ループフィルタ４００は、ＣＰ３００から入力された正パルスを平滑化して制御電圧ＶＣＯの電圧を上昇させる。バイアス回路５００は制御電圧ＶＣＯの上昇によってＶＣＤＬ１００に供給する電流量を増やすようにＰcntとＮcntを出力する。これにより、遅延信号発生回路１１０に含まれる各段の電圧制御型遅延素子１１１における遅延量が減少する。
【００５９】
一方、Ｆ００に対してＦ００Ａの位相が進んでいる場合、ＰＦＤ２００は、両信号の位相差分のパルスをＤＮから出力する。ＣＰ３００ＤＮのパルスを受けて出力ＣＰＯに負パルスを出力する。ループフィルタ４００は、ＣＰ３００から入力された負パルス平滑化して制御電圧ＶＣＯの電圧を減少させる。バイアス回路５００は制御電圧ＶＣＯの減少によってＶＣＤＬ１００に供給する電流量を減らすようにＰcntとＮcntを出力する。これにより、遅延信号発生回路１１０に含まれる各段の電圧制御型遅延素子１１１における遅延量が増大する。
【００６０】
マスターＤＬＬ３０がこのような動作が繰り返し、Ｆ００とＦ００Ａの位相が一致するとＰＦＤ２００がＵＰ及びＤＮの誤差信号パルスの出力を停止する。この状態になるとＣＰ３００の出力がハイインピーダンスになりループフィルタ４００の制御電圧ＶＣＯが一定電圧に保持される。結果的に、Ｐcnt及びＮcntの電圧が固定され、遅延信号発生回路１１０に含まれる各段の電圧制御型遅延素子１１１における遅延量が固定される。
【００６１】
ここで、上述したように、Ｆ００ＡはＦ００から４段階の電圧制御型遅延素子１１１によって遅延された信号の反転信号である。即ち、ＰＦＤ２００によるＦ００とＦ００Ａとの位相を一致させる動作は、電圧制御型遅延素子１１１ａが出力する信号と電圧制御型遅延素子１１１ｅが出力する信号との位相差を１８０°に保つ動作と同義である。
【００６２】
この場合、上述したように、夫々の電圧制御型遅延素子１１１における遅延量は等しく、電圧制御型遅延素子１１１ａが出力する差動信号から電圧制御型遅延素子１１１ｅが出力する差動信号までは、４つの電圧制御型遅延素子１１１ｂ、１１１ｃ、１１１ｄ及び１１１ｅによって信号が遅延される。従って、電圧制御型遅延素子１１１ｂ〜１１１ｅにおける遅延量は１８０°の４分割であり、夫々４５°となる。従って、Ｆ１は、Ｆ００の位相を４５°遅延させた信号であり、Ｆ２は、Ｆ１の位相を４５°遅延させた信号である。
【００６３】
Ｆ００とＦ００Ａとの位相が一致した場合の各信号のタイミングチャートを図８に示す。図８に示すように、Ｆ１〜Ｆ４は、Ｆ０を４５°ずつ段階的に遅延させた信号となる。また、Ｆ５、Ｆ６、Ｆ７及びＦ００Ａは、夫々Ｆ１、Ｆ２、Ｆ３及びＦ４を反転させた信号となる。
【００６４】
このように生成される信号Ｆ１〜Ｆ４を用いて、ＤＱＳ及びＤＱのタイミングを好適に制御することができる。図１において説明したように、データ信号制御回路５０においては、ＶＣＤＬ１０２の出力のうちＦ０を用いる。これに対して、ストローブ信号制御回路４０においては、ＶＣＤＬ１０１の出力のうちＦ２を用いる。図８に示すように、Ｆ２はＦ０に対して位相が９０°遅延した信号であるため、データ信号に対してストローブ信号のタイミングを好適に保つことができる。
【００６５】
また、切換回路１３０の出力をＦ０〜Ｆ４のいずれかに切り換えることにより、ＤＱ０〜ＤＱ７のタイミングを４５°単位で最大１８０°調整することができる。例えば、メモリコントローラ１に入力される段階でデータ信号ＤＱ０〜ＤＱ７のタイミングがずれている場合に、切換信号ＣＮＴを制御して切換回路１３０の出力をＦ０〜Ｆ４に切り換えることにより、好適に各データ信号間のずれを調整することができる。このような機能は、動作周波数が８００ＭＨｚ以上と高いＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）３のメモリモジュールにおいて、特に有効である。
【００６６】
本実施形態によれば、ＶＣＤＬが出力する信号のうち、Ｆ００の信号タイミングとＦ００から複数段の遅延素子により遅延された信号の反転信号であるＦ００Ａの信号タイミングとが一致するように、複数段の遅延素子の遅延量を制御する。これにより、複数段の遅延素子によって１８０°の位相差を制御することができ、高精度で高分解能の多相クロックを小回路規模、低消費電力で実現することができる。
【００６７】
上述したように、本実施形態においては、４段階に遅延させた信号の位相差を１８０度に合わせることによって、４５°間隔の遅延信号を生成している。従って、遅延信号発生回路１１０は、少なくとも４つの電圧制御遅延素子を含む必要がある。更に、複数段の遅延素子の終端として電圧制御遅延素子１１１ｆを設けることにより、位相比較するＦ００及びＦ００Ａの２信号の出力負荷、スルーレートを等しくすることができるため両信号の位相オフセットの要因を減らすことができる。
【００６８】
同様に、先頭の電圧制御遅延素子１１１ａに入力される差動信号をクロック生成部１２０に入力してシングルエンド信号に変換するのではなく、電圧制御遅延素子１１１ａが出力した信号をシングルエンド信号に変換することにより、位相比較するＦ００及びＦ００Ａの２信号の出力負荷、スルーレートを等しくすることができるため両信号の位相オフセットの要因を減らすことができる。
【００６９】
また、Ｆ００とＦ００Ａが生成される回路を同一の回路構成としているために、位相比較する２信号の出力負荷、スルーレートを等しくすることができるため両信号の位相オフセットの要因を減らすことができる。
【００７０】
また、本実施形態に係るメモリコントローラ１においては、ストローブ信号制御回路４０とデータ信号制御回路５０とで同様の構成のＶＣＤＬ１０１、１０２を用いているため、回路の違いによる信号のオフセットを防ぐことができる。これにより、ストローブ信号をデータ信号に対して高精度に９０°遅延させることが可能となる。
【００７１】
また、本実施形態に係るメモリコントローラ１においては、上述したように、夫々のデータ信号ＤＱ０〜ＤＱ７のタイミングやストローブ信号のタイミングを調整することが可能である。ここで、データ信号ＤＱのタイミングをＦ０から１３５°遅延したタイミング、即ち、Ｆ３の信号を用いて調整した場合、ストローブ信号のタイミングをＦ０から２２５°遅延した信号とする必要がある。この場合、本実施形態に係るＶＣＤＬ１０１の構成では、信号を１８０°よりも多く遅延させることはできない。
【００７２】
しかしながら、ストローブ信号のような“Ｈｉｇｈ”、“Ｌｏｗ”が交互に繰り返される信号においては、２２５°遅延した信号は４５°遅延した信号の反転信号と同義である。従って、ストローブ信号ＤＱＳを１８０°以上遅延させた信号として、Ｆ５、Ｆ６及びＦ７の信号を、夫々、２２５°、２７０°及び３１５°の遅延信号として用いることができる。このような構成により、ＤＤＲ３−ＳＤＲＡＭにおいて定義されているライトレベリング機能を活かす、好適なメモリコントローラ１を提供することができる。
【００７３】
また、本実施形態に係るメモリコントローラ１においては、ループバックテストを好適に行なうことが可能である。ループバックテストとは、メモリモジュールに書き込むライト動作を制御する回路（以降、ライト回路とする）が出力したライトデータを、メモリモジュールからのリード動作を実行する回路（以降、リード回路とする）に入力し、ライトデータとリードデータとの整合性を確認するテストである。
【００７４】
一般的に、メモリモジュールのコントローラに含まれるライト回路は、ストローブ信号の位相をデータ信号の位相から９０°遅延させて出力し、メモリモジュールに入力することを前提に設計される。従って、ループバックテストは、ライト回路が出力したストローブ信号に応じてリード回路でライトデータをホールドして実行する。
【００７５】
しかしながら、一般的なリード回路は、ストローブ信号とデータ信号とが同期した状態で入力されることを前提として設計されている。上述したように、本実施形態に係るメモリコントローラ１も同様である。従って、ループバックテストの実行においては、ストローブ信号及びデータ信号のタイミングを調整することが必要である。
【００７６】
このような課題に対して、本実施形態に係るメモリコントローラ１は、好適に対応することが可能である。即ち、ループバックテストを実行する際には、切換回路１３０に入力する切換信号ＣＮＴを制御して切換回路１３０の出力を切り換えることにより、ループバックされたストローブ信号に応じてループバックされたデータ信号をホールドすることができる。具体的には、ＶＣＤＬ１０１の出力をＦ２からＦ０に切り換えることにより可能である。
【００７７】
また、ループバックテストを実行する場合において、メモリコントローラ１の実際の動作に関係しない回路を用いると、メモリコントローラの実際の動作状態とは異なる状態でのテストとなってしまい、ループバックテストの信頼性が低下する。このような課題に対して、ＶＣＤＬ１０１及びＶＣＤＬ１０２は、実際の動作に関係する回路であるため、実際の動作状態と大きく異なる状態とはならず、ループバックテストの信頼性を保つことができる。
【００７８】
これらループバックテストに関する課題は、ＤＤＲ３規格のメモリモジュールのコントローラに限ったことではなく、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ等の、他のＤＤＲ規格においても同様である。従って、ＤＤＲ３規格以外のメモリモジュールのコントローラに本件を適用することにより、上記と同様の効果を得ることが可能である。
【００７９】
実施の形態２．
本実施形態においては、マスターＤＬＬ３０への差動信号ＣＬＫDIFの入力態様が実施の形態１とは異なるメモリコントローラ１の例を説明する。尚、実施の形態１と同様の符号を付す構成については、同一または相当部を示すものとし、詳細な説明を省略する。
【００８０】
図９は、本実施形態に係るメモリコントローラ１の構成を示すブロック図である。図９に示すように、本実施形態に係るメモリコントローラ１は、ＰＬＬ１０に替えてＰＬＬ６０を含み、ＰＬＬ６０が差動信号ＣＬＫDIFを生成してマスターＤＬＬ３０に入力する。即ち、ＰＬＬ６０が基準クロック出力部として機能する。
【００８１】
図１０に本実施形態に係るＰＬＬ６０の構成を示す。図１０に示すように、ＰＬＬ６０は、マスターＤＬＬ３０と同一の回路構成を有する。また、ＰＬＬ６０は、差動リングオシレータ６１、ＤＳ変換回路６２、バッファ６３及び分周回路６４を含む。
【００８２】
ＰＬＬ６０に含まれるＰＦＤ２００、ＣＰ３００、ループフィルタ４００及びバイアス回路５００は、実施の形態１において説明したマスターＤＬＬ３０に含まれるものと同様に機能する。ここで、ＰＦＤ２００は、ＰＬＬ６０に入力される入力クロックＣＬＫINと分周回路６４の出力とを比較して誤差信号ＵＰまたはＤＮのいずれかを出力する点が実施の形態１と異なる。ＰＦＤ２００は、ＣＬＫIN及び分周回路６４の出力とを比較し、ＣＬＫINの位相が進んでいれば、誤差信号ＵＰを出力する。他方、分周回路６４の出力の位相が進んでいれば、誤差信号ＤＮを出力する。即ち、ＰＦＤ２００、ＣＰ３００、ループフィルタ４００及びバイアス回路５００が、制御信号を出力する制御信号生成部として機能する。
【００８３】
差動リングオシレータ６１は、バイアス回路５００が出力するＰcnt及びＮcntの電圧値に応じて差動信号を出力する発振回路である。差動リングオシレータ６１は、実施の形態１の図５及び図６において説明した電圧制御遅延素子１１１と同一の遅延素子が複数直列に接続されて構成され、最終段の出力が最前段の遅延素子に入力されるループ構造になっている。
【００８４】
ＤＳ変換器６２は、差動リングオシレータ６１が出力した差動信号をシングルエンド信号に変換してＣＬＫMEMとして出力する。即ち、ＤＳ変換器６２が、メモリクロック生成部として機能する。ＤＳ変換機６２が出力するＣＬＫMEMは、外部に出力される他、分周回路６４に入力される。バッファ６３は、差動リングオシレータ６１が出力した差動信号の負荷が増大し、外部に出力するＣＬＫDIFの遷移時間が長くなるのを防ぐために設けられる。即ち、バッファ６３が、基準クロック生成部として機能する。尚、バッファ６３を省略する場合、ＣＬＫDIFを取り出す出力配線が基準クロック生成部として機能する。
【００８５】
分周回路６４は、設定された分周比に応じて、ＤＳ変換器６２の出力信号の周波数を分周した信号を出力する。例えば、ＤＳ変換器６２の出力信号の周波数が１００（ＭＨｚ）であり、分周比が１／１０である場合、分周回路６４は、１０（ＭＨｚ）の周波数の信号を出力する。このような構成により、ＰＬＬ６０は、分周回路６４の分周率に応じた周波数でシングルエンド信号であるＣＬＫMEM及び差動信号であるＣＬＫDIFを出力する。
【００８６】
このような構成により、ＰＬＬ６０からマスターＤＬＬ３０に供給されるクロックが差動信号として供給されるため、電源電圧変動等のコモンモードノイズに対するノイズ耐性が上がり、遅延制御の元になる基準クロックのジッタが低減され、より高精度な遅延制御が可能となる。
【００８７】
尚、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００８８】
１    メモリコントローラ
１０    ＰＬＬ
２０    シングル／差動変換器
３０    マスターＤＬＬ
４０    ストローブ信号制御回路
５０    データ信号制御回路
６０    ＰＬＬ
１００、１０１、１０２    ＶＣＤＬ
１１０    遅延信号発生回路
１１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ    電圧制御遅延素子
１１２、１１３    ｐ型トランジスタ
１１４、１１５、１１６    ｎ型トランジスタ
１２０    クロック生成部
１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ    バッファ
２００    ＰＦＤ
３００    ＣＰ
３０１    ｐ型トランジスタ
３０２    ｎ型トランジスタ
３０３    電流源
３０４    電流源、
４００    ループフィルタ
５００    バイアス回路
５０１    可変電流源
５０２、５０３    ｐ型トランジスタ
５０４    ｎ型トランジスタ
【先行技術文献】
【特許文献】
【００８９】
【特許文献１】特開２００８−２３６０６４号公報
【図１】
2010171826.tif 000003
【図２】
2010171826.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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