(57)【要約】【課題】ビット線長を短くすることによって、ＳＲＡＭの性能を向上させることができるメモリセルを提供する。【解決手段】第１及び第２のインバータと、第１のインバータの出力端子がソース２０ａに、ワード線１１がゲート電極である多結晶シリコン層３０に、ビット線１０ａがドレイン２０ｂに電気的に接続されたＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ａと、第２のインバータの出力端子がソース２０ａに、ワード線１１がゲート電極である多結晶シリコン層３０に、ビット線１０ｂがドレインに電気的に接続されたＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ｂを具備し、メモリセル１の高さＬは、トランジスタ１つ分の高さＬａと、トランジスタのソース又はドレイン上のコンタクトの中心から連接するセルとの境界線４０までの距離Ｌｂとの和になる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のＮチャネル型ＭＯＳＦＥＴと、第１のＰチャネル型ＭＯＳＦＥＴからなる第１のインバータと、
第２のＮチャネル型ＭＯＳＦＥＴと、第２のＰチャネル型ＭＯＳＦＥＴからなり、入力端子が第１のインバータの出力端子に電気的に接続され、出力端子が第１のインバータの入力端子に電気的に接続された、第２のインバータと、
前記第１のインバータの出力端子がソースに、ワード線がゲートに、第１のビット線がドレインに電気的に接続された第３のＮチャネル型ＭＯＳＦＥＴと、
前記第２のインバータの出力端子がソースに、ワード線がゲートに、第２のビット線がドレインに電気的に接続された第４のＮチャネル型ＭＯＳＦＥＴ、からなる第１のメモリセルを具備し、
前記第１のＮチャネル型ＭＯＳＦＥＴと、前記第１のＰチャネル型ＭＯＳＦＥＴと、前記第３のＮチャネル型ＭＯＳＦＥＴのそれぞれのゲート電極に用いられる配線層が、同一直線上にあり、
前記第２のＮチャネル型ＭＯＳＦＥＴと、前記第２のＰチャネル型ＭＯＳＦＥＴと、前記第４のＮチャネル型ＭＯＳＦＥＴのそれぞれのゲート電極に用いられる配線層が、同一直線上にあり、
前記第１のビット線及び前記第２のビット線の配線長は、
前記第１のメモリセルの前記第３または第４のＮチャネル型ＭＯＳＦＥＴのソース上のコンタクトの中心から、ドレイン上のコンタクトの中心までの高さＬａと、
前記第１のメモリセルと高さ方向に連接する第２のメモリセルとの境界線と、前記第３または第４のＮチャネル型ＭＯＳＦＥＴのソース上のコンタクトの中心との間の距離がＬｂと
の和であることを特徴とする半導体記憶装置。
【請求項２】
前記第１及び２のＰチャネル型ＭＯＳＦＥＴは、Ｎウェルに形成され、
前記第１及び３のＮチャネル型ＭＯＳＦＥＴと、前記第２及び４のＮチャネル型ＭＯＳＦＥＴは、それぞれ前記Ｎウェルの両側に形成されたＰウェルに形成され、
前記第１乃至４のＮチャネル型ＭＯＳＦＥＴと前記第１及び２のＰチャネル型ＭＯＳＦＥＴのそれぞれのソース・ドレインは矩形に形成され、その配置方向が、前記第１乃至４のＮチャネル型ＭＯＳＦＥＴが形成されたＰウェルと前記第１及び２のＰチャネル型ＭＯＳＦＥＴが形成されたＮウェルとの境界線と平行になることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のビット線、前記第２のビット線、第１の電源線、第２の電源線、第１の接地線及び、第２の接地線は、それぞれ、前記第３のＮチャネル型ＭＯＳＦＥＴの前記ドレイン、前記第４のＮチャネル型ＭＯＳＦＥＴの前記ドレイン、前記第１のＰチャネル型ＭＯＳＦＥＴの前記ソース、前記第２のＰチャネル型ＭＯＳＦＥＴの前記ソース、前記第１のＮチャネル型ＭＯＳＦＥＴのソース及び、前記第２のＮチャネル型ＭＯＳＦＥＴのソースに、電気的に接続されるビアの開放端とそれぞれ電気的に接続され、
前記第１のビット線、前記第２のビット線、第１の電源線、第２の電源線、第１の接地線及び、第２の接地線は、前記Ｎウェルと前記Ｐウェルとの境界線と平行に、かつ直線状に形成され、
前記ワード線は、前記第１及び２の電源線、前記第１及び２の接地線、及び、前記第１及び２のビット線の上を、前記ＮウェルとＰウェルとの境界線と直交し、かつ直線状に、前記第１のＮチャネル型ＭＯＳＦＥＴの前記ゲート電極に電気的に接続されたビアの開放端と、前記第２のＮチャネル型ＭＯＳＦＥＴの前記ゲート電極に電気的に接続された前記ビアの開放端とを結ぶように形成されることを
特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のインバータと、前記第２のインバータと、前記第３のＮチャネル型ＭＯＳＦＥＴと、前記第４のＮチャネル型ＭＯＳＦＥＴとで構成されたメモリセルの、長辺方向の境界線に対して、線対称に前記メモリセルが複数配列されたメモリアレイと、
前記メモリアレイの前記各ワード線のアドレスを指定するアドレスデコーダと、
前記アドレスデコーダで指定された前記アドレスに保存されたデータを読み書きするＲｅａｄ／Ｗｒｉｔｅ回路とを、
具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記Ｒｅａｄ／Ｗｒｉｔｅ回路には、読み出したデータを増幅するセンスアンプが含まれていることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にＳＲＡＭのメモリセルのレイアウトに関するものである。
【背景技術】
【０００２】
大規模な論理ＬＳＩには、データの一時的な保管のために、スタティック型記憶装置（ＳＲＡＭ)が搭載される。近年、システム性能の向上の要求と微細加工技術の進歩により、搭載されるＳＲＡＭは大規模かつ高速動作が要求されている。
【０００３】
特許文献１では、ＳＲＡＭのメモリセルのレイアウトは、トランジスタがすべて同じ方向に配置されており、かつ、ソース、ドレインや、ゲート電極を構成する多結晶シリコン層はそれぞれ直線状に形成される。
【０００４】
一般に、ＳＲＡＭの性能は、メモリセルからビット線を介してデータを読み出す時間（以降、ビット線遅延と記す）が支配的である。このビット線遅延は、メモリセルのビット線電流量とビット線の容量負荷とによって決まる。
【０００５】
ビット線電流量はメモリセルのトランジスタの性能によって決まるため、ビット線電流を向上させるには、トランジスタの性能の向上、又はトランジスタの駆動力の向上が必要であるが、それぞれメモリセルの安定性、メモリセルサイズの観点から、向上は容易ではない。
【０００６】
一方、ビット線負荷容量は、メモリセルのビット線端子の容量とビット線の配線容量とからなる。同じセルアレイ構成で、ビット線配線容量を小さくするには、メモリセルのビット線方向の大きさ（高さＬ）を小さく、つまりビット線長を短くすることが有効である。
【０００７】
特許文献１の図２に示す従来例では、セルの高さＬは、同一直線上に配置されたＮチャネル型ＭＯＳトランジスタＮ３、Ｎ５からなる２つのトランジスタの高さで決まっており、例えば、トランジスタ２つ分の高さが必要であり、そのため、ビット線遅延の要因となる可能性があった。
【０００８】
また、ＳＲＡＭセルのデータ保持特性は、ＤｒｉｖｅｒトランジスタとＴｒａｎｓｆｅｒトランジスタのサイズ比によって決まるが、従来例では、それぞれのトランジスタ幅が異なる場合には、拡散層は矩形にはならず、凹凸を設ける必要があった。このため、リソグラフィの観点からトランジスタのサイズのばらつきが大きくなったり、微細化が困難になったりするという可能性があった。
【特許文献１】特開２００２−４３４４１（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ビット線長を短くすることによって、ＳＲＡＭの性能を向上させることができるメモリセルを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様の半導体記憶装置は、第１のＮチャネル型ＭＯＳＦＥＴと、第１のＰチャネル型ＭＯＳＦＥＴからなる第１のインバータと、第２のＮチャネル型ＭＯＳＦＥＴと、第２のＰチャネル型ＭＯＳＦＥＴからなり、入力端子が第１のインバータの出力端子に電気的に接続され、出力端子が第１のインバータの入力端子に電気的に接続された、第２のインバータと、前記第１のインバータの出力端子がソースに、ワード線がゲートに、第１のビット線がドレインに電気的に接続された第３のＮチャネル型ＭＯＳＦＥＴと、前記第２のインバータの出力端子がソースに、ワード線がゲートに、第２のビット線がドレインに電気的に接続された第４のＮチャネル型ＭＯＳＦＥＴ、からなる第１のメモリセルを具備し、前記第１のＮチャネル型ＭＯＳＦＥＴと、前記第１のＰチャネル型ＭＯＳＦＥＴと、前記第３のＮチャネル型ＭＯＳＦＥＴのそれぞれのゲート電極に用いられる配線層が、同一直線上にあり、前記第２のＮチャネル型ＭＯＳＦＥＴと、前記第２のＰチャネル型ＭＯＳＦＥＴと、前記第４のＮチャネル型ＭＯＳＦＥＴのそれぞれのゲート電極に用いられる配線層が、同一直線上にあり、前記第１のビット線及び前記第２のビット線の配線長は、前記第１のメモリセルの前記第３または第４のＮチャネル型ＭＯＳＦＥＴのソース上のコンタクトの中心から、ドレイン上のコンタクトの中心までの高さＬａと、前記第１のメモリセルと高さ方向に連接する第２のメモリセルとの境界線と、前記第３または第４のＮチャネル型ＭＯＳＦＥＴのソース上のコンタクトの中心との間の距離がＬｂとの和であることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ビット線長を短くすることによって、ＳＲＡＭの性能を向上させることができるメモリセルを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施の形態について、図面を参照して説明する。
【００１３】
（第１の実施の形態）
図１（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルの全層におけるレイアウト構成を平面視した図である。図１（ｃ）は、図１（ａ）に示す６個のトランジスタで構成されるＳＲＡＭのメモリセルの等価回路図である。また、図２は主として図１の金属配線層下のレイアウト構成を平面視した図であり、図３は主として図１の金属配線層上のレイアウト構成を平面視した図である。即ち、図２及び３は、図１（ａ）で示すレイアウト構成を理解容易にするために配線層毎に分けて示した図１の補足図となる。
【００１４】
まず、本実施の形態のメモリセル１の全体のレイアウト構成について図１（ａ）、（ｂ）を参照して説明する。
【００１５】
本実施の形態のメモリセル１は、中央にＮウェルが形成され、その両側にＰウェルが形成された領域内に形成される。中央のＮウェルには、第１のＰチャネル型ＭＯＳＦＥＴであるＰＭＯＳ  Ｌｏａｄトランジスタ１００ａ及び１００ｂが形成され、Ｎウェルの両側に形成されたＰウェルのうち、ＰＭＯＳ  Ｌｏａｄトランジスタ１００ａ側に形成されたＰウェルには、第１のＮチャネル型ＭＯＳＦＥＴであるＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ａ及び、第３のＮチャネル型ＭＯＳＦＥＴであるＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ａが形成され、ＰＭＯＳ  Ｌｏａｄトランジスタ１００ｂ側に形成されたＰウェルには、第２のＮチャネル型ＭＯＳＦＥＴであるＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ｂ及び、第４のＮチャネル型ＭＯＳＦＥＴであるＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ｂが形成される。
【００１６】
そして、ＰＭＯＳ  Ｌｏａｄトランジスタ１００ａとＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ａとで第１のインバータが形成され、ＰＭＯＳ  Ｌｏａｄトランジスタ１００ｂとＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ｂとで第２のインバータが形成される。
【００１７】
次に、金属配線層３１下のレイアウト構成について図２を参照して説明する。
【００１８】
ＰＭＯＳ  Ｌｏａｄトランジスタ１００ａ、１００ｂ、ＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ａ、１０１ｂ、及びＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ａ、１０２ｂの全てのトランジスタのソース２０ａ及びドレイン２０ｂの配置方向は、ＰウェルとＮウェルとの境界線と平行になるように矩形に形成され、ＰＭＯＳ  Ｌｏａｄトランジスタ１００ａのドレイン２０ｂ、ＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ａのドレイン２０ｂ及びＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ａのソース２０ａは、それぞれビア２１を介して同一の直線状の金属配線層３１に電気的に接続される。同様に、ＰＭＯＳ  Ｌｏａｄトランジスタ１００ｂのドレイン２０ｂ、ＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ｂのドレイン２０ｂ及びＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ｂのソース２０ａは、それぞれビア２１を介して同一直線上の金属配線層３１に電気的に接続される。
【００１９】
更に、ＰＭＯＳ  Ｌｏａｄトランジスタ１００ａ、ＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ａ及びＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ａのゲート電極である多結晶シリコン層３０はそれぞれ同一直線上に形成される。同様に、ＰＭＯＳ  Ｌｏａｄトランジスタ１００ｂ、ＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ｂ及びＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ｂのゲート電極である多結晶シリコン層３０はそれぞれ同一直線上に形成される。なお、第１のインバータを形成するＰＭＯＳ  Ｌｏａｄトランジスタ１００ａとＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ａのゲート電極は互いに電気的に接続されており、同様に第２のインバータを形成するＰＭＯＳ  Ｌｏａｄトランジスタ１００ｂとＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ｂのゲート電極は互いに電気的に接続されている。
【００２０】
また、ＰＭＯＳ  Ｌｏａｄトランジスタ１００ａ、１００ｂのソース２０ａには、ビア２１を介して電源線ＶＤＤが電気的に接続され、ＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ１０１ａ、１０１ｂにはビア２１を介して接地線ＧＮＤが電気的に接続される。そして、ＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ａにはビア２１を介してビット線（ＢＬ）１０ａが、ＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ｂにはビア２１を介してビット線（／ＢＬ）１０ｂがそれぞれ電気的に接続される。更に、ＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ａ、１０２ｂのゲート電極には、それぞれワード線１１がビア２１を介して電気的に接続される。
【００２１】
次に、金属配線層３０上のレイアウト構成について図３を参照して説明する。
【００２２】
本レイアウトには、電源線ＶＤＤ、接地線ＧＮＤ、ビット線（ＢＬ）１０ａ、ビット線（／ＢＬ）１０ｂ及び、ワード線１１が配置される。これらの各線は、上述の各ビア２１を介して電気的に接続される。このうち、電源線ＶＤＤ、接地線ＧＮＤ、ビット線（ＢＬ）１０ａ及び、ビット線（／ＢＬ）１０ｂは、ＮウェルとＰウェルとの境界線に平行な直線状の金属配線により形成される。そして、これらの電源線ＶＤＤ、接地線ＧＮＤ、ビット線（ＢＬ）１０ａ及び、ビット線（／ＢＬ）１０ｂは、図４に示すように上下に連接する各メモリセル１の電源線ＶＤＤ、接地線ＧＮＤ、ビット線（ＢＬ）１０ａ及び、ビット線（／ＢＬ）１０ｂにそれぞれ電気的に接続される。
【００２３】
一方、ワード線１１は、電源線ＶＤＤ、接地線ＧＮＤ、ビット線（ＢＬ）１０ａ及び、ビット線（／ＢＬ）の上を、ＮウェルとＰウェルとの境界線に直交する直線状の金属配線により、ＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ａのゲート電極に電気的に接続されたビア２１と、ＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ｂのゲート電極に電気的に接続されたビア２１とを結ぶように形成される。
【００２４】
通常、ＳＲＡＭは、複数のメモリセル１が多数配列されたメモリマクロにより構成される。このメモリマクロは、上記の通り、図４に示すように複数のメモリセル１が、メモリセルの高さ方向に連接するように、境界線４０に対して線対称で配置されている。
【００２５】
この時、セルの高さＬは、トランジスタ１つ分の高さＬａと、トランジスタのソース又はドレイン上のコンタクトの中心から連接するセルとの境界線４０までの距離Ｌｂとの和になる。ここで、トランジスタ１つ分の高さとは、トランジスタのソース上のコンタクトの中心から、ドレイン上のコンタクトの中心までの高さのことをいう。具体的には、図４において、ＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ｂのソース２０ａ上のコンタクトの中心から、ドレイン２０ｂ上のコンタクトの中心までの高さがＬａであり、メモリセル１の高さ方向に連接する他のメモリセル１との境界線と、当該ＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタ１０２ｂのソース２０ａ上のコンタクトの中心との間の距離がＬｂである。
【００２６】
このＬｂは、トランジスタ１つ分の高さＬａよりも小さいため、本発明のメモリセルは、トランジスタ２つ分の高さより小さくなり、従来例よりもビット線方向に高さを縮小することが可能である。
【００２７】
ビット線方向の縮小により、ビット線容量負荷が低減し、ビット線遅延が小さくなる。具体的には、セルの高さＬがトランジスタ２つ分の２Ｌａから、トランジスタ１つ分の高さにＬｂを足したＬａ＋Ｌｂになり、従来のセルの高さよりも約２５％縮小される。また、一般に、ビット線容量のうち、配線が占める割合は約５０％であることから、本発明のメモリセルを使うことによって、ビット線容量は約１２．５％縮小される。
【００２８】
一方、ワード線方向の増大により、ワード線負荷が増大し、エンコード回路の動作速度が低下する可能性が生じるが、これに対しては、ワード線を駆動するワード線バッファの駆動力を増大させることで防ぐことは容易に可能である。
【００２９】
本実施の形態によれば、ＰＭＯＳ  Ｌｏａｄトランジスタ、ＮＭＯＳ  Ｄｒｉｖｅｒトランジスタ、ＮＭＯＳ  Ｔｒａｎｓｆｅｒトランジスタを全て同一直線上に配置し、また、各トランジスタを同一方向に揃え、かつ、各トランジスタのゲート電極の多結晶シリコン層を直線に配置することにより、セルの高さを低くすることで、ビット線容量が縮小される。これにより、ビット線遅延が低減し、データアクセスが高速化される。
【００３０】
また、本発明のメモリセルは、ＤｒｉｖｅｒトランジスタとＴｒａｎｓｆｅｒトランジスタがそれぞれ独立の拡散層で構成されており、かつそれぞれの拡散層には凹凸がなく、矩形で形成されているため、それぞれのトランジスタサイズを容易に調整でき、微細加工に適している。それにより、それぞれのトランジスタのサイズを自由に設定できるため、メモリセルの設計に自由度が増す。
【００３１】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る半導体記憶装置の、メモリマクロのレイアウト構成の平面図である。本実施の形態は、第１の実施の形態のメモリセルをアレイ状にレイアウトされたメモリマクロである。
【００３２】
本実施の形態では、６４ｒｏｗ×１２８ｃｏｌｏｕｍのメモリセルが並べられたメモリアレイ２００と、各ワード線のアドレスを指定するアドレスデコーダ２０１と、アドレスデコーダ２０１で指定されたデータを読み書きするＲｅａｄ／Ｗｒｉｔｅ回路２０２とで構成されている。Ｒｅａｄ／Ｗｒｉｔｅ回路２０２には、読み出したデータを増幅するセンスアンプ２０３が含まれている。また、各メモリセル１は、上記の通り、図４に示すように、それぞれのメモリセルの上下の境界線に対して線対称で配置される。
【００３３】
また、本メモリセルに電源線ＶＤＤ及び、接地線ＧＮＤはビット線１０ａに平行に形成される。
【００３４】
本実施の形態によれば、従来のメモリセルよりもセルの高さが低いメモリセルを使用するため、６４ｒｏｗのメモリセルを並べた場合でも、ビット線の長さが従来に比べて短くなるので、データアクセスが高速化され、メモリマクロの性能を向上できる。
【００３５】
また、本実施の形態のメモリマクロは、ワード線方向の幅が広いため、センスアンプのレイアウトが容易になる。
【００３６】
なお、本実施の形態において、メモリアレイの横幅は大きくなるが、一般に、データのラッチや出力バッファなどの周辺回路の横幅の方がメモリアレイの横幅より大きくなるので、メモリアレイの横幅はメモリマクロ全体の大きさには寄与しない。
【００３７】
また、メモリセルの配置数はこの限りではない。
【００３８】
（第３の実施の形態）
図６は、本発明の第３の実施の形態に係るスタティック型半導体記憶装置のレイアウトである。本実施の形態は、第２の実施の形態と比べ、ｒｏｗの数が倍になっている。
【００３９】
従来、例えば、１２８ｒｏｗ×１２８ｃｏｌｏｕｍのメモリセルを並べる場合、１２８ｒｏｗのメモリセルを１列に、１本のビット線１００ａ上に配置すると、高さ方向の寸法が大きくなってしまうため、２ｃｏｌｏｕｍのメモリセルをＭｕｘ（Ｍｕｌｔｉｐｌｅｘｅｒ）を用いて１つにまとめ、その２ｃｏｌｏｕｍのメモリセルを６４ｒｏｗ配置していたが、本実施の形態では、従来のメモリセルよりもセルの高さが低いメモリセルを使用するため、１２８ｒｏｗのメモリセルを並べることができる。
【００４０】
本実施の形態によれば、１本のビット線に電気的に接続されるメモリセルの数を増やすことができるので、Ｍｕｘを用いずに従来と同様な構成のメモリマクロを形成することができる。
【００４１】
なお、ビット線に電気的に接続されるメモリセルの数は増大するが、配線長はあまり大きくならないため、ビット線容量の増大を抑えることができる。
【００４２】
更に、Ｍｕｘが不要な分、読み出しデータの遅延がより少なくなり、データアクセスが高速化され、メモリマクロの性能を向上させることが可能になる。
【００４３】
また、従来は１本のワード線に対し、２ｃｏｌｏｕｍのメモリセルが電気的に接続されていたため、片方の、データを読み出すメモリセルのみを活性化したい場合でも、もう片方の、データを読み出す必要がない、つまり活性化する必要のないビット線も活性化されていたが、本実施の形態では、必要なビット線のみが活性化されるので、消費電力の削減が可能である。
【００４４】
なお、本実施の形態において、メモリアレイの横幅は大きくなるが、一般に、データのラッチや出力バッファなどの周辺回路の横幅の方がメモリアレイの横幅より大きくなるので、メモリアレイの横幅はメモリマクロ全体の大きさには寄与しない。
【００４５】
また、メモリセルの配置数はこの限りではない。
【図面の簡単な説明】
【００４６】
【図１】第１の実施の形態に係る半導体記憶装置の平面図である。
【図２】第１の実施の形態に係る半導体記憶装置の下地のレイアウトを示した平面図である。
【図３】第１の実施の形態に係る半導体記憶装置の上地のレイアウトを示した平面図である。
【図４】第１の実施の形態に係る半導体記憶装置を連接した場合の平面図である。
【図５】第２の実施の形態に係る半導体記憶装置の平面図である。
【図６】第３の実施の形態及び従来の半導体記憶装置の回路図である。
【符号の説明】
【００４７】
１      ：メモリセル
１０ａ  ：ビット線（ＢＬ）
１０ｂ  ：ビット線（／ＢＬ）
１１    ：ワード線（ＷＬ）
２０    ：拡散層
２０ａ  ：ソース
２０ｂ  ：ドレイン
２１    ：ビア
２２    ：コンタクト
３０    ：多結晶シリコン層
３１    ：金属配線層
４０    ：境界線
１００ａ、１００ｂ  ：Ｌｏａｄトランジスタ
１０１ａ、１０１ｂ  ：Ｄｒｉｖｅｒトランジスタ
１０２ａ、１０２ｂ  ：Ｔｒａｎｓｆｅｒトランジスタ
２００：セルアレイ
２０１：アドレスデコーダ
２０２：Ｒｅａｄ／Ｗｒｉｔｅ回路
２０３：センスアンプ
２０４：Ｍｕｘ
【図１】
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【図２】
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【図３】
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【図４】
2010067677.tif 000006
【図５】
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【図６】
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