(57)【要約】【課題】複数種類の閾値電圧のＭＩＳトランジスタをフォトレジスト数及び不純物拡散工程を追加することなく、閾値電圧を高くしてもリーク電流を低減することが可能な半導体装置を提供すること。【解決手段】半導体基板１のチャネル領域１ａ、１ｂ上にゲート絶縁膜４ａ、４ｂを介してゲート電極５ａ、５ｂが形成されるとともにチャネル領域１ａ、１ｂの両側にソース／ドレイン領域８ａ〜８ｄが形成された複数のＭＩＳトランジスタＨＶＴ、ＭＶＴを備え、ゲート電極５ａ、５ｂは、プラグ１０ａ、１０ｂを介して配線１１ａ、１１ｂに電気的に接続され、配線１１ａ、１１ｂ上に、複数のビア１３ａ、１３ｂが形成され、複数のＭＩＳトランジスタＨＶＴ、ＭＶＴは、対応するゲート絶縁膜４ａ、４ｂにトラップされる電荷量が異なることにより、互いに閾値電圧が異なる。【選択図】図１
2010171345.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のチャネル領域上にゲート絶縁膜を介してゲート電極が形成されるとともに前記チャネル領域の両側にソース／ドレイン領域が形成された複数のＭＩＳトランジスタを備え、
前記ゲート電極は、プラグを介して配線に電気的に接続され、
前記配線上に、複数のビアが形成され、
前記複数のＭＩＳトランジスタは、対応する前記ゲート絶縁膜にトラップされる電荷量が異なることにより、互いに閾値電圧が異なることを特徴とする半導体装置。
【請求項２】
前記複数のＭＩＳトランジスタにおける前記ゲート絶縁膜にトラップされる電荷量は、対応する前記ビアの面積と前記ゲート電極の面積との比よりなるアンテナ比によって異なっていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記アンテナ比は、前記ゲート電極の面積に対して、前記ビアの本数又は面積を変えることによって調整されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記複数のＭＩＳトランジスタは、それぞれ同一導電型のＭＩＳトランジスタであることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記複数のＭＩＳトランジスタは、前記チャネル領域の不純物濃度が同じであることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記複数のビアのうち第１ビアは、上層の配線に接続されており、
前記複数のビアのうち第２ビアは、上層の配線に接続されていないことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記複数のＭＩＳトランジスタのうち最も閾値電圧が低いＭＩＳトランジスタは、対応する配線層が第２プラグを介して半導体基板とダイオード接続されていることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜にトラップされる電荷は、主に前記ビア又はその下穴形成時に発生した電荷であることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能ブロックの電源スイッチとなるＭＩＳトランジスタ（Metal Insulator Semiconductor）を有する半導体装置に関し、特に、複数種類の閾値電圧のＭＩＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の分野において、半導体集積回路における消費電力の低減が重要な課題でとなっている。従来の半導体集積回路においてスタンバイモード時に、サブスレッショルドリーク電流と基板電流とを含むリーク電流を全体として低減し、スタンバイモード時における消費電力を低減するものがある（特許文献１参照）。ここで、「サブスレッショルドリーク電流」とは、ＭＩＳトランジスタがＯＦＦの状態で、ソース・ドレイン間に流れるリーク電流をいう。スタンバイモード時の基板電流としては、接合リーク電流（junction leakage current）やＧＩＤＬ（Gate Induced Drain Leakage）電流等がある。「接合リーク電流」とは、ｐｎ接合に逆バイアスが印加されたときに流れる電流をいう。「ＧＩＤＬ電流」とは、ＭＯＳトランジスタがＯＦＦ状態のときに、ゲート電極下のドレイン端がゲート電位の影響を受けることによって、ドレインから基板へ流れる電流をいう。
【０００３】
特許文献１では、内部回路に設けられ、導電型が同じで閾値電圧が異なる複数種類のＭＩＳトランジスタと、内部回路に設けられ、スタンバイモード時に機能ブロックへの電力供給を遮断する電源スイッチトランジスタと、を備え、電源スイッチトランジスタは、複数種類のＭＩＳトランジスタのうち、閾値電圧の最も高いＭＩＳトランジスタ以外のＭＩＳトランジスタである半導体集積回路が開示されている。特許文献１では、複数種類のＭＩＳトランジスタのそれぞれのチャネル不純物濃度を互いに変えることで、複数種類のＭＩＳトランジスタの閾値電圧を互いに変えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−８５５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術のように、複数種類のＭＩＳトランジスタのそれぞれのチャネル不純物濃度を互いに変えると、フォトレジスト数及び不純物拡散工程が増加してしまい、製造コストが増加する。また、高閾値電圧のＭＩＳトランジスタについては、チャネル不純物濃度を濃くする必要があるため、基板電流が増加し、リーク電流が増加してしまう。また、基板電流が増加すると、ホットキャリア等の劣化に繋がるおそれある。
【０００６】
本発明の主な課題は、複数種類の閾値電圧のＭＩＳトランジスタをフォトレジスト数及び不純物拡散工程を追加することなく、閾値電圧を高くしてもリーク電流を低減することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一視点においては、半導体装置において、半導体基板のチャネル領域上にゲート絶縁膜を介してゲート電極が形成されるとともに前記チャネル領域の両側にソース／ドレイン領域が形成された複数のＭＩＳトランジスタを備え、前記ゲート電極は、プラグを介して配線に電気的に接続され、前記配線上に、複数のビアが形成され、前記複数のＭＩＳトランジスタは、対応する前記ゲート絶縁膜にトラップされる電荷量が異なることにより、互いに閾値電圧が異なることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、アンテナ比（ビア面積／ゲート面積）を変えることで複数種類の閾値電圧を実現しているため、ＭＩＳトランジスタのチャネル領域の不純物濃度を変える必要がなく、フォトレジスト数及び拡散工程を追加する必要がない。そのため、装置の製造コストを削減することができる。また、アンテナ比の設定はレイアウトパターンにより対応でき、配線用ビアと電荷補足用ビアを同時に形成することができるので、電荷補足用ビアの形成によって製造工程が増大することがない。さらに、チャネル領域の不純物濃度を変えずに閾値電圧を制御するため、閾値電圧を高くしても基板電流、サブスレッショルドリーク電流を含むリーク電流を低減することができ、ホットキャリアの劣化を改善することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。
【図２】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図３】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【図４】本発明の実施例１に係る半導体装置のダイオード接続されていないＭＩＳトランジスタの閾値電圧のアンテナ比依存性を示したグラフである。
【図５】本発明の実施例１に係る半導体装置のダイオード接続されているＭＩＳトランジスタの閾値電圧のアンテナ比依存性を示したグラフである。
【図６】本発明の実施例１及び比較例に係る半導体装置のＭＩＳトランジスタの基板電流の閾値電圧依存性を示したグラフである。
【発明を実施するための形態】
【００１０】
本発明の実施形態に係る半導体装置では、半導体基板（図１の１）のチャネル領域（図１の１ａ、１ｂ）上にゲート絶縁膜（図１の４ａ、４ｂ）を介してゲート電極（図１の５ａ、５ｂ）が形成されるとともに前記チャネル領域（図１の１ａ、１ｂ）の両側にソース／ドレイン領域（図１の８ａ〜８ｄ）が形成された複数のＭＩＳトランジスタ（図１のＨＶＴ、ＭＶＴ）を備え、前記ゲート電極（図１の５ａ、５ｂ）は、プラグ（図１の１０ａ、１０ｂ）を介して配線（図１の１１ａ、１１ｂ）に電気的に接続され、前記配線（図１の１１ａ、１１ｂ）上に、複数のビア（図１の１３ａ、１３ｂ）が形成され、前記複数のＭＩＳトランジスタ（図１のＨＶＴ、ＭＶＴ）は、対応する前記ゲート絶縁膜（図１の４ａ、４ｂ）にトラップされる電荷量が異なることにより、互いに閾値電圧が異なる（形態１）。
【００１１】
さらに、以下の形態も可能である。
前記複数のＭＩＳトランジスタにおける前記ゲート絶縁膜にトラップされる電荷量は、対応する前記ビアの面積と前記ゲート電極の面積との比よりなるアンテナ比によって異なっていることが好ましい（形態１−１）。
前記アンテナ比は、前記ゲート電極の面積に対して、前記ビアの本数又は面積を変えることによって調整されていることが好ましい（形態１−２）。
前記複数のＭＩＳトランジスタは、それぞれ同一導電型のＭＩＳトランジスタであることが好ましい（形態１―３）。
前記複数のＭＩＳトランジスタは、前記チャネル領域の不純物濃度が同じであることが好ましい（形態１−４）。
前記複数のビアのうち第１ビアは、上層の配線に接続されており、前記複数のビアのうち第２ビアは、上層の配線に接続されていないことが好ましい（形態１−５）。
前記複数のＭＩＳトランジスタのうち最も閾値電圧が低いＭＩＳトランジスタは、対応する配線層が第２プラグを介して半導体基板とダイオード接続されていることが好ましい（形態１−６）。
前記ゲート絶縁膜にトラップされる電荷は、主に前記ビア又はその下穴形成時に発生した電荷であることが好ましい（形態１−７）。
【実施例１】
【００１２】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。
【００１３】
図１を参照すると、半導体装置は、機能ブロックの電源スイッチとなるＭＩＳトランジスタを有する半導体装置であり、導電型が同じで閾値電圧が異なる複数種類（３種類）のＭＩＳトランジスタ（ＨＶＴ、ＭＶＴ、ＬＶＴ）を有する。ＨＶＴは、高閾値電圧のＭＩＳトランジスタである。ＭＶＴは、中閾値電圧のＭＩＳトランジスタである。ＬＶＴは、低閾値電圧のＭＩＳトランジスタである。半導体装置は、ＬＶＴのゲート電極５ｃと半導体基板１をダイオード接続するためのダイオード端子Ｄを有する。半導体装置は、半導体基板１の電圧（基板電圧）を制御するためのバックゲート端子Ｂを有する。半導体装置は、ＨＶＴ、ＭＶＴ、ＬＶＴ、ダイオード端子Ｄ、及びバックゲート端子Ｂを含む半導体基板１上に多層配線層を有する。
【００１４】
ＨＶＴでは、ＭＩＳトランジスタとして、半導体基板１（例えば、Ｐ型シリコン基板）のチャネル領域１ａ上にゲート絶縁膜４ａ（例えば、シリコン酸化膜、ＯＮＯ膜）を介してゲート電極５ａ（例えば、ポリシリコン）が形成されており、半導体基板１におけるチャネル領域１ａの両側にソース／ドレイン領域８ａ、８ｂ（例えば、Ｎ＋型不純物拡散領域）が形成されており、ゲート電極５ａの両側に絶縁体よりなるサイドウォール７（シリコン酸化膜）が形成されており、サイドウォール７下の半導体基板１においてソース／ドレイン領域８ａ、８ｂよりも浅いエクステンション領域６ａ、６ｂ（例えば、Ｎ＋型不純物拡散領域）が形成されており、ソース／ドレイン領域８ａとエクステンション領域６ａとが繋がっており、ソース／ドレイン領域８ｂとエクステンション領域６ｂとが繋がっている。ゲート電極５ａは、プラグ１０ａ及び配線１１ａを介して制御回路（図示せず）と電気的に接続されている。なお、ゲート電極５ａは、ダイオード接続されていない。ソース／ドレイン領域８ａは、電源配線（図示せず、接地配線でも可）に電気的に接続されている。ソース／ドレイン領域８ｂは、機能ブロック（図示せず）と電気的に接続されている。ゲート絶縁膜４ａには、ゲート絶縁膜４ｂ、４ｃよりも多くの電荷がトラップされている。ゲート絶縁膜４ａの膜厚は、ゲート絶縁膜４ｂ、４ｃの膜厚と同様であるが、材質、電荷トラップ量等に応じて設定される。
【００１５】
ＭＶＴでは、ＭＩＳトランジスタとして、半導体基板１（例えば、Ｐ型シリコン基板）のチャネル領域１ｂ上にゲート絶縁膜４ｂ（例えば、シリコン酸化膜、ＯＮＯ膜）を介してゲート電極５ｂ（例えば、ポリシリコン）が形成されており、半導体基板１におけるチャネル領域１ｂの両側にソース／ドレイン領域８ｃ、８ｄ（例えば、Ｎ＋型不純物拡散領域）が形成されており、ゲート電極５ｂの両側に絶縁体よりなるサイドウォール７（シリコン酸化膜）が形成されており、サイドウォール７下の半導体基板１においてソース／ドレイン領域８ｃ、８ｄよりも浅いエクステンション領域６ｃ、６ｄ（例えば、Ｎ＋型不純物拡散領域）が形成されており、ソース／ドレイン領域８ｃとエクステンション領域６ｃとが繋がっており、ソース／ドレイン領域８ｄとエクステンション領域６ｄとが繋がっている。ゲート電極５ｂは、プラグ１０ｂ及び配線１１ｂを介して制御回路（図示せず）と電気的に接続されている。なお、ゲート電極５ｂは、ダイオード接続されていない。ソース／ドレイン領域８ｃは、電源配線（図示せず、接地配線でも可）に電気的に接続されている。ソース／ドレイン領域８ｄは、機能ブロック（図示せず）と電気的に接続されている。ゲート絶縁膜４ｂには、ゲート絶縁膜４ａよりも少なく、かつ、ゲート絶縁膜４ｃよりも多くの電荷がトラップされている。ゲート絶縁膜４ｂの膜厚は、ゲート絶縁膜４ａ、４ｃの膜厚と同様であるが、材質、電荷トラップ量等に応じて設定される。
【００１６】
ＬＶＴでは、ＭＩＳトランジスタとして、半導体基板１（例えば、Ｐ型シリコン基板）のチャネル領域１ｃ上にゲート絶縁膜４ｃ（例えば、シリコン酸化膜、ＯＮＯ膜）を介してゲート電極５ｃ（例えば、ポリシリコン）が形成されており、半導体基板１におけるチャネル領域１ｃの両側にソース／ドレイン領域８ｅ、８ｆ（例えば、Ｎ＋型不純物拡散領域）が形成されており、ゲート電極５ｃの両側に絶縁体よりなるサイドウォール７（シリコン酸化膜）が形成されており、サイドウォール７下の半導体基板１においてソース／ドレイン領域８ｅ、８ｆよりも浅いエクステンション領域６ｅ、６ｆ（例えば、Ｎ＋型不純物拡散領域）が形成されており、ソース／ドレイン領域８ｅとエクステンション領域６ｅとが繋がっており、ソース／ドレイン領域８ｆとエクステンション領域６ｆとが繋がっている。ゲート電極５ｃは、プラグ１０ｃ及び配線１１ｃを介して制御回路（図示せず）と電気的に接続されるとともに、プラグ１０ｃ、配線１１ｃ、及び配線１１ｄを介してダイオード端子Ｄと電気的に接続されている。ソース／ドレイン領域８ｅは、電源配線（図示せず、接地配線でも可）に電気的に接続されている。ソース／ドレイン領域８ｆは、機能ブロック（図示せず）と電気的に接続されている。ゲート絶縁膜４ｃには、電荷がトラップされていない。ビア１３ｃで捕捉された電荷が、ゲート電極５ｃ側よりもダイオード端子Ｄ側に流れるからである。
【００１７】
ダイオード端子Ｄでは、半導体基板１（例えば、Ｐ型シリコン基板）上に、半導体基板１と逆導電型のウェル２（例えば、Ｎ型不純物拡散領域）が形成されており、ウェル２上に、半導体基板１と同一導電型（ウェル２と逆導電型）かつ高不純物濃度の不純物拡散領域３ａ（例えば、Ｐ＋型不純物拡散領域）が形成されている。不純物拡散領域３ａは、プラグ１０ｄ、配線１１ｃ、及びプラグ１０ｃを介してＬＶＴのゲート電極５ｃと電気的に接続されるとともに、プラグ１０ｄ及び配線１１ｃを介して制御回路（図示せず）と電気的に接続されている。ダイオード端子Ｄは、ビア１３ｃで捕捉された電荷を半導体基板１に流し、ゲート絶縁膜４ｃに電荷をトラップさせないようにする。
【００１８】
バックゲート端子Ｂでは、半導体基板１（例えば、Ｐ型シリコン基板）上に、半導体基板１と同一導電型かつ高不純物濃度の不純物拡散領域３ｂ（例えば、Ｐ＋型不純物拡散領域）が形成されている。不純物拡散領域３ｂは、プラグ１０ｅ及び配線１１ｄを介して制御回路（図示せず）と電気的に接続されている。バックゲート端子Ｂは、半導体基板１の電圧（バックゲート電圧）を制御するためのものである。
【００１９】
多層配線層では、ＨＶＴ、ＭＶＴ、ＬＶＴ、ダイオード端子Ｄ、及びバックゲート端子Ｂを含む半導体基板１上に層間絶縁膜９（例えば、シリコン酸化膜）が形成されており、層間絶縁膜９に形成された下穴にプラグ１０ａ〜１０ｅ（例えば、タングステン）が埋め込まれており、層間絶縁膜９上に配線１１ａ〜１１ｄ（例えば、銅）が形成されており、配線１１ａ〜１１ｄを含む層間絶縁膜９上に層間絶縁膜１２（例えば、シリコン酸化膜）が形成されており、層間絶縁膜１２に形成された下穴にビア１３ａ〜１３ｃ（例えば、銅）が埋め込まれている。なお、図示していないが、多層配線層は、層間絶縁膜１２上にも他の層間絶縁膜、ビア、配線が存在する。
【００２０】
プラグ１０ａは、ＨＶＴのゲート電極５ａ及び配線１１ａと電気的に接続されている。プラグ１０ｂは、ＭＶＴのゲート電極５ｂ及び配線１１ｂと電気的に接続されている。プラグ１０ｃは、ＬＶＴのゲート電極５ｃ及び配線１１ｃと電気的に接続されている。プラグ１０ｄは、ダイオード端子Ｄの不純物拡散領域３ａ、及び配線１１ｃと電気的に接続されている。プラグ１０ｅは、バックゲート端子Ｂの不純物拡散領域３ｂ、及び配線１１ｄと電気的に接続されている。
【００２１】
配線１１ａは、プラグ１０ａを介してＨＶＴのゲート電極５ａと電気的に接続されており、ＨＶＴに対応する複数のビア１３ａと電気的に接続されており、制御回路（図示せず）と電気的に接続されている。配線１１ｂは、プラグ１０ｂを介してＭＶＴのゲート電極５ｂと電気的に接続されており、ＭＶＴに対応する複数のビア１３ｂと電気的に接続されており、制御回路（図示せず）と電気的に接続されている。配線１１ｃは、プラグ１０ｃを介してＬＶＴのゲート電極５ｃと電気的に接続されており、プラグ１０ｄを介してダイオード端子Ｄの不純物拡散領域３ａと電気的に接続されており、ＬＶＴに対応する複数のビア１３ｃ電気的に接続されており、制御回路（図示せず）と電気的に接続されている。配線１１ｄは、プラグ１０ｅを介してバックゲート端子Ｂの不純物拡散領域３ｂと電気的に接続されており、制御回路（図示せず）と電気的に接続されている。
【００２２】
ビア１３ａは、ＨＶＴに対応する配線１１ａ上に形成された電荷補足用のビアであり、配線１１ａと電気的に接続されている。ビア１３ａで捕捉された電荷は、配線１１ａ、プラグ１０ａ、及びゲート電極５ａを通じてゲート絶縁膜４ａに供給されてゲート絶縁膜４ａにトラップされる。ビア１３ｂは、ＭＶＴに対応する配線１１ｂ上に形成された電荷補足用のビアであり、配線１１ｂと電気的に接続されている。ビア１３ｂで捕捉された電荷は、配線１１ｂ、プラグ１０ｂ、及びゲート電極５ｂを通じてゲート絶縁膜４ｂに供給されてゲート絶縁膜４ｂにトラップされる。ビア１３ｃは、ＬＶＴに対応する配線１１ａ上に形成された電荷補足用のビアであり、配線１１ｃと電気的に接続されている。ビア１３ｃで捕捉された電荷は、配線１１ｃ、プラグ１０ｄ、ダイオード端子Ｄの不純物拡散領域３ａ、ウェル２を通じて半導体基板１に流れる。ＨＶＴに対応するビア１３ａの本数又は底面積は、ＭＶＴに対応するビア１３ｂの本数又は底面積よりも多く（大きく）設定されている。ビア１３ａで捕捉可能な電荷量を増大させるためである。なお、ＬＶＴに対応するビア１３ｃは、配線１１ｃ、プラグ１０ｄ、ダイオード端子Ｄの不純物拡散領域３ａ、ウェル２を通じて半導体基板１に電気的に接続されているので、特に本数又は底面積に拘るものではない。ビア１３ａ〜１３ｃには、配線用ビアと電荷補足用ビアの２種類のビアが存在する。配線用ビアは、上層の配線に電気的に接続するためのものであり、電荷を捕捉する機能も有する。一方、電荷補足用ビアは、電荷捕捉専用のビアであり、上層の配線に電気的に接続されないものである。なお、ビア１３ｃには、電荷補足用ビアが存在しなくてもよい。
【００２３】
なお、ＨＶＴ、ＭＶＴ、ＬＶＴは、ＮＭＯＳトランジスタとする場合は、半導体基板１、不純物拡散領域３ａ、及び不純物拡散領域３ｂをＰ型とし、ソース／ドレイン領域８ａ〜８ｆ、ウェル２をＮ型とする。また、ＨＶＴ、ＭＶＴ、ＬＶＴは、ＰＭＯＳトランジスタとする場合は、半導体基板１、不純物拡散領域３ａ、及び不純物拡散領域３ｂをＮ型とし、ソース／ドレイン領域８ａ〜８ｆ、及びウェル２をＰ型とする。
【００２４】
次に、本発明の実施例１に係る半導体装置の製造方法について図面を用いて説明する。
図２、図３は、本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００２５】
まず、複数種類のＭＩＳトランジスタ（ＨＶＴ、ＭＶＴ、ＬＶＴ）のそれぞれのチャネル領域１ａ、１ｂ、１ｃに相当する部分の不純物濃度が同一となるように、半導体基板１（例えば、Ｐ型シリコン基板）にＰ型不純物を注入・拡散する（図２（Ａ）参照）。なお、半導体基板１の不純物濃度が所定量であれば、チャネル領域１ａ、１ｂ、１ｃへのＰ型不純物を注入・拡散を省略してもよい。ここでは、フォトレジストの形成は多くとも１回である。
【００２６】
次に、ダイオード接続領域Ｄにおける半導体基板１上にウェル２を形成する。次に、ウェル上２に不純物拡散領域３ａを形成するとともに、バックゲート接続領域Ｂの半導体基板１上に不純物拡散領域３ｂを形成する。次に、チャネル領域１ａ、１ｂ、１ｃ上にゲート絶縁膜４ａ、４ｂ、４ｃを介してゲート電極５ａ、５ｂ、５ｃを形成する。次に、半導体基板１におけるチャネル領域１ａ、１ｂ、１ｃの両側にエクステンション領域６ａ〜６ｆを形成する。次に、ゲート電極５ａ、５ｂ、５ｃの両側にサイドウォール７を形成する。次に、チャネル領域１ａ、１ｂ、１ｃの両側に、エクステンション領域６ａ〜６ｆよりも深いソース／ドレイン領域８ａ〜８ｆを形成する（図２（Ｂ）参照）。
【００２７】
次に、ＨＶＴ、ＭＶＴ、ＬＶＴ、ダイオード端子Ｄ、及びバックゲート端子Ｂを含む半導体基板１上に層間絶縁膜９を成膜し、その後、プラグ１０ａ〜１０ｅ用の下穴を形成する。次に、層間絶縁膜９の下穴にプラグ１０ａ〜１０ｅを埋め込む（図２（Ｃ）参照）。
【００２８】
次に、プラグ１０ａ〜１０ｅを含む層間絶縁膜９上に配線１１ａ〜１１ｄを形成する（図３（Ａ）参照）。なお、配線１１ａ、１１ｂは、半導体基板１とのダイオード接続が行われない。配線１１ｃは、ダイオード接続領域Ｄにも形成されており、半導体基板１とのダイオード接続が行われる。
【００２９】
次に、配線１１ａ〜１１ｄを含む層間絶縁膜９上に層間絶縁膜１２を成膜し、その後、ビア（電荷捕捉用ビア、配線用ビアを含む）用の下穴１２ａ、１２ｂ、１２ｃを形成する（図３（Ｂ）参照）。下穴の形成では、層間絶縁膜１２上にフォトレジストを形成し、当該フォトレジストをマスクとして反応性イオンエッチングにより形成することができる。フォトレジストの形成では、ＭＩＳトランジスタ（ＨＶＴ、ＭＶＴ、ＬＶＴ）において設定しようとする閾値電圧に応じて、所定の本数又は面積の開口部をパターニングする。反応性イオンエッチングは、ウェハをプラズマ中に置いて行う。反応性イオンエッチングであれば、下穴から露出した配線１１ａ、１１ｂから電荷が入り、配線１１ａ、１１ｂに入った電荷がプラグ１０ａ、１０ｂ、ゲート電極５ａ、５ｂを介してゲート絶縁膜４ａ、４ｂにてトラップされる。下穴から露出した配線１１ａの面積は下穴から露出した配線１１ｂの面積よりも大きいので、ゲート絶縁膜４ａにトラップされる電荷量は、ゲート絶縁膜４ｂにトラップされる電荷量よりも多くなる。これにより、ＭＩＳトランジスタの閾値電圧を制御することができる。なお、下穴には、配線用ビア用の下穴、電荷補足用ビア用の下穴の両方を含む。
【００３０】
次に、層間絶縁膜１２の下穴１２ａ、１２ｂ、１２ｃにビア１３ａ、１３ｂ、１３ｃを埋め込む（図１参照）。その後、ビア１３ａ、１３ｂ、１３ｃを含む層間絶縁膜１２上に、図示されていない層間絶縁膜、ビア、配線を形成することになる。ビア１３ａ、１３ｂ、１３ｃの形成では、下穴１２ａ、１２ｂ、１２ｃを含む層間絶縁膜１２上にプラズマＣＶＤ法でバリアメタル（図示せず）を成膜し、スパッタ法によりメタルシード（図示せず）を形成し、めっき法により銅めっき層を形成し、その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）を行う。プラズマＣＶＤ法、スパッタ法などの工程は、ウェハをプラズマ中に置いて行う。プラズマＣＶＤ法、スパッタ法などの工程の際に電荷が発生し、発生した電荷が、配線１１ａ、１１ｂ、プラグ１２ａ、１２ｂ、ゲート電極５ａ、５ｂを介してゲート絶縁膜４ａ、４ｂでトラップされる。プラグ１２ａの面積はプラグ１２ｂの面積よりも大きいので、ゲート絶縁膜４ａにトラップされる電荷量は、ゲート絶縁膜４ｂにトラップされる電荷量よりも多くなる。これにより、ＭＩＳトランジスタの閾値電圧を制御することができる。なお、ゲート電極５ｃと半導体基板１とがダイオード接続されているＬＶＴでは、電荷が配線１１ｃ、プラグ１０ｄ、不純物拡散領域３ａ、及びウェル２を介して半導体基板１に抜ける。
【００３１】
次に、本発明の実施例１に係る半導体装置の動作について図面を用いて説明する。図４は、本発明の実施例１に係る半導体装置のダイオード接続されていないＭＩＳトランジスタの閾値電圧のアンテナ比依存性を示したグラフである。図５は、本発明の実施例１に係る半導体装置のダイオード接続されているＭＩＳトランジスタの閾値電圧のアンテナ比依存性を示したグラフである。図６は、本発明の実施例１及び比較例に係る半導体装置のＭＩＳトランジスタの基板電流の閾値電圧依存性を示したグラフである。
【００３２】
実施例１において、ＭＩＳトランジスタの閾値電圧Ｖｔは、主に、ゲート絶縁膜４ａ、４ｂ、４ｃにトラップされる電荷量を調整することによって制御される。電荷量が多くなるにつれて、閾値電圧Ｖｔは高くなる。逆に、電荷量が少なくなるにつれて、閾値電圧Ｖｔは低くなる。よって、複数種類のＭＩＳトランジスタ（ＨＶＴ、ＭＶＴ、ＬＶＴ）のそれぞれのゲート絶縁膜４ａ、４ｂ、４ｃにトラップされる電荷量は、互いに異なっている。高閾値電圧のＨＶＴのゲート絶縁膜４ａにトラップされる電荷量は、中閾値電圧のＭＶＴのゲート絶縁膜４ｂにトラップされる電荷量より多い。中閾値電圧のＭＶＴのゲート絶縁膜４ｂにトラップされる電荷量は、低閾値電圧のＬＶＴのゲート絶縁膜４ｃにトラップされる電荷量より多い。複数種類のＭＩＳトランジスタ（ＨＶＴ、ＭＶＴ、ＬＶＴ）に関して、その他のパラメータは同じである。例えば、複数種類のＭＩＳトランジスタＨＶＴ、ＭＶＴ、ＬＶＴのそれぞれのゲート電極５ａ、５ｂ、５ｃの膜厚及び底面積、ゲート絶縁膜４ａ、４ｂ、４ｃの膜厚、チャネル領域１ａ、１ｂ、１ｃの不純物濃度も同じである。
【００３３】
ダイオード接続されていないゲート電極５ａ、５ｂに係るゲート絶縁膜４ａ、４ｂにトラップされる電荷量は、ビア１３ａ、１３ｂの面積（底面積Ａ）と、ゲート電極５ａ、５ｂ、５ｃの面積（底面積Ｒ）との比（アンテナ比（Ａ／Ｒ）に応じて制御することができる。ゆえに、ＭＩＳトランジスタ（ＨＶＴ、ＭＶＴ、ＬＶＴ）の閾値電圧Ｖｔは、アンテナ比（Ａ／Ｒ）に依存し、アンテナ比が高いほど閾値電圧が高くなり、アンテナ比が低いほど閾値電圧が低くなる（図４参照）。ビア１３ａ、１３ｂ、１３ｃの底面積Ｒは、主に、ビア１３ａ、１３ｂ、１３ｃの本数によって制御することができる。ゲート絶縁膜４ａ、４ｂ、４ｃにトラップされる電荷は、主に、ビア又はその下穴形成時に発生する電荷を用いる。
【００３４】
一方、ゲート電極５ｃがダイオード接続されているＬＶＴの閾値電圧については、電荷が半導体基板１に抜け、アンテナ比（Ａ／Ｒ）が高くても電荷がゲート絶縁膜４ｃにトラップされず、閾値電圧が低い状態で変動が起こらない（図５参照）。
【００３５】
ゲート絶縁膜４ａ、４ｂにトラップされる電荷は、主に、ビア又はその下穴を形成する工程の発生する電荷が利用される。配線１１ａ〜１１ｄ上のビア１３ａ、１３ｂ、１３ｃにはＣｕが用いられるが、Ｃｕはドライエッチングによる加工が困難なため、ＣＭＰが用いられている。ＣＭＰをウェット雰囲気中で行ったり、ＣＭＰ後の洗浄をウェット雰囲気で行うなど、Ｃｕをウェット雰囲気に曝す工程がある。Ｃｕという金属は、表面に安定な酸化膜を形成できないために、水分に対して常に敏感であり帯電しやすい。一方、ウェット以外の加工方法には、プラズマを用いる工程が用いられている。プラズマ中には電荷が存在しているため、ウェハ表面に露出した導体部分から電荷が入り込み、ビア１３ａ、１３ｂ、配線１１ａ、１１ｂ、プラグ１０ａ、１０ｂ、ゲート電極５ａ、５ｂを介してゲート絶縁膜４ａ、４ｂにトラップされる。また、下穴形成時の反応性イオンエッチング、バリアメタル成膜時のプラズマＣＶＤ成膜、ビアに係るメタルの成膜前のメタルシードスパッタなどの工程は、ウェハをプラズマ中に置いて行う。プラズマ中の電荷が、ウェハ表面に露出した導体部分から入り込み、配線１１ａ、１１ｂ、プラグ１０ａ、１０ｂ、ゲート電極５ａ、５ｂを介してゲート絶縁膜４ａ、４ｂにトラップされる。ビア１３ａ、１３ｂ又はその下穴で顕著なのは、側壁成分が配線１１ａ、１１ｂより大きく、プラズマに曝される面積が大きいことが、電荷を捕捉するのに寄与する。
【００３６】
ここで、実施例１に係る半導体装置のＭＩＳトランジスタがＮＭＯＳ型である場合、スタンバイモード時では、ＭＩＳトランジスタがＮＭＯＳ型である場合、ソース電位（ソース／ドレイン領域８ａ、８ｂ、８ｃの電位に相当）は０Ｖであり、ゲート電位（ゲート電極５ａ、５ｂ、５ｃの電位に相当）は０Ｖであり、ドレイン電位（ソース／ドレイン領域８ｂ、８ｄ、８ｆの電位に相当）はほぼ電源電位ＶＤＤであり、基板電位（半導体基板１の電位に相当）は０Ｖより小さい値に設定される。スタンバイモードでは、ソース／ドレイン領域間には、サブスレショルドリーク電流Ｉｓｕｂｔｈ及び基板電流Ｉｓｕｂが流れる。サブスレショルドリーク電流Ｉｓｕｂｔｈは、閾値電圧Ｖｔが高くなるにつれて減少する傾向がある。基板電流Ｉｓｕｂは、チャネル領域の不純物濃度が高くなるにつれて増加し、基板電位Ｖｓｕｂの制御量が大きくなるにつれて増加し、閾値電圧は高くなる傾向がある。
【００３７】
従来技術（比較例；特許文献１）の場合では、チャネル領域の不純物濃度を変えることで複数種類の閾値電圧を実現しているため、高閾値電圧のＭＩＳトランジスタのチャネル領域の不純物濃度は高く、基板電流Ｉｓｕｂが増加する（図４の比較例参照）。また、基板電流Ｉｓｕｂが増加することで、ホットキャリア等の劣化に繋がるおそれがある。
【００３８】
一方、実施例１では、チャネル領域１ａ、１ｂ、１ｃの不純物濃度を増加せずに複数種類の閾値電圧Ｖｔを実現しているため、高閾値電圧のＭＩＳトランジスタ（ＨＶＴ）のチャネル領域１ａの不純物濃度を高くする必要がなく、高閾値電圧Ｖｔでも基板電流Ｉｓｕｂを抑制することができる（図４の実施例１参照）。その結果、リーク電流（サブスレッショルドリーク電流、基板リーク電流を含む）を低減することができ、ホットキャリア劣化を改善することができる。
【００３９】
以上、ＮＭＯＳトランジスタの場合を例示したが、ＰＭＯＳトランジスタの場合も、閾値電圧を絶対値で考えれば、ＮＭＯＳトランジスタの場合と同様である。
【００４０】
実施例１によれば、アンテナ比（ビア面積Ａ／ゲート面積Ｒ）を変えることで複数種類の閾値電圧を実現しているため、ＭＩＳトランジスタのチャネル領域１ａ、１ｂ、１ｃの不純物濃度を変える必要がなく、フォトレジスト数及び拡散工程を追加する必要がない。そのため、装置の製造コストを削減することができる。
【００４１】
また、アンテナ比の設定はレイアウトパターンにより対応でき、配線用ビアと電荷補足用ビアを同時に形成することができるので、電荷補足用ビアの形成によって製造工程が増大することがない。
【００４２】
さらに、チャネル領域１ａ、１ｂ、１ｃの不純物濃度を変えずに閾値電圧を制御するため、閾値電圧を高くしても基板電流、サブスレッショルドリーク電流を含むリーク電流を低減することができ、ホットキャリアの劣化を改善することができる。
【産業上の利用可能性】
【００４３】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）製品全般に利用することができ、特に、書き換え可能なフラッシュメモリを混載したマイコンにも利用することができる。
【符号の説明】
【００４４】
１  半導体基板
１ａ、１ｂ、１ｃ  チャネル領域
２  ウェル
３ａ、３ｂ  不純物拡散領域
４ａ、４ｂ、４ｃ  ゲート絶縁膜
５ａ、５ｂ、５ｃ  ゲート電極
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ  エクステンション領域
７  サイドウォール
８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ  ソース／ドレイン領域
９  層間絶縁膜
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ  プラグ
１１ａ、１１ｂ、１１ｃ、１１ｄ  配線
１２  層間絶縁膜
１２ａ、１２ｂ、１２ｃ  下穴
１３ａ、１３ｂ、１３ｃ  ビア
ＨＶＴ、ＭＶＴ、ＬＶＴ  ＭＩＳトランジスタ
Ｄ  ダイオード端子
Ｂ  バックゲート端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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