(57)【要約】【課題】表示品位を向上させる。【解決手段】有機膜３４ｂは、電流に応じて発光する。第１の画素分離膜ＢＭ１は、有機膜３４ｂが発光する際の発光領域を規定する第１の開口部を形成する。第２の画素分離膜ＢＭ２は、第１の画素分離膜ＢＭ１に積層され、第１の画素分離膜ＢＭ１に接する面から離れるに従い狭まるような、いわゆる逆テーパ状の第２の開口部を形成する。また、カソード３４ｃは、有機膜３４ｂおよび第２の画素分離膜ＢＭ２に積層され、第２の画素分離膜ＢＭ２の開口部の内側と外側とで分離されている。本発明は、例えば、有機ＥＬ表示装置に適用できる。【選択図】図５
2010044894.tif 000002
【特許請求の範囲】
【請求項１】
電流に応じて発光する発光層と、
前記発光層が発光する際の発光領域を規定する第１の開口部を形成する第１の画素分離膜と、
前記第１の画素分離膜に積層され、前記第１の画素分離膜に接する面から離れるに従い徐々に広がることが規制された第２の開口部を形成する第２の画素分離膜と
を備える表示装置。
【請求項２】
前記第２の画素分離膜の前記第２の開口部は、前記第１の画素分離膜に接する面から離れるに従い狭まるように形成されている
請求項１に記載の表示装置。
【請求項３】
前記第２の画素分離膜の前記第２の開口部の側面は、前記第２の画素分離膜が前記第１の画素分離膜に接する面に対して略垂直な面を有する
請求項１に記載の表示装置。
【請求項４】
前記発光層および前記第２の画素分離膜に積層されるカソード膜
をさらに備え、
前記カソード膜は、前記第２の開口部の内側と外側とで分離されている
請求項１に記載の表示装置。
【請求項５】
所定の基板上に成膜される平坦化膜と、
前記平坦化膜に積層されるアノード膜と、
前記平坦化膜に積層されるカソード補助配線と
をさらに備え、
前記第１の画素分離膜の前記第１の開口部は、前記発光層と前記アノード膜とを接続する接続面を規定することで、前記発光領域を規定し、
前記第１の画素分離膜は、前記カソード膜と前記カソード補助配線とを接続するカソードコンタクトを規定する第３の開口部を形成し、
前記第２の画素分離膜の前記第２の開口部は、前記第１の画素分離膜の前記第１の開口部および前記第３の開口部を含む大きさである
請求項４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、表示品位を向上させることができるようにした表示装置に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイ（FPD（Flat Panel Display））のひとつとして、有機ＥＬ（Electro Luminescence）素子を用いた有機ＥＬ表示装置への関心が高まっており、有機ＥＬ表示装置の開発が盛んに行われている。
【０００３】
現状、液晶表示装置（LCD（Liquid Crystal Display））が、フラットパネルディスプレイの主流を占めている。しかしながら、液晶表示装置は、自発光素子を用いたデバイスではなく、バックライトや偏光板などの照明部材を必要とするため、装置の厚みが増すことや輝度が不足することなどが問題点とされている。これに対して、有機ＥＬ表示装置は、自発光素子を用いたデバイスなので、バックライトなどが原理的に不要であり、薄型化が可能である点や高輝度が得られる点などが、液晶表示装置と比較して有利とされている。
【０００４】
特に、各画素にスイッチングを行うＴＦＴ回路が形成されている、いわゆるアクティブマトリクス型の有機ＥＬ表示装置は、各画素をホールド点灯させることができ、これにより、消費電力を抑制することができる。また、アクティブマトリクス型の有機ＥＬ表示装置は、大画面化および高精細化を比較的容易に行うことができることからも、開発が盛んに進められており、次世代のフラットパネルディスプレイの主流として期待されている。
【０００５】
ところで、有機ＥＬ表示装置では、複数の画素がマトリクス状に配置された画素アレイ部を製造する際に、アノードが成膜され、各画素を分離する画素分離膜が形成された後に、各画素の有機膜が蒸着され、その上にカソードが成膜される。このとき、画素アレイ部は、有機膜が多層構造となるよに形成されるが、アノードと有機膜との間にある、いわゆるホール注入層を介して、アノードとカソードとの間でリーク電流が発生することがある。
【０００６】
従来、リーク電流が流れる経路であるリーク経路は、有機膜の成膜順に応じて異なっており、リーク経路の差によって、リーク電流の流量に差が生じる。このため、各有機膜に流れる電流にばらつきが生じ、これにより色ずれなどが発生し、有機ＥＬ表示装置の表示品位が低下してしまう。
【０００７】
例えば、特許文献１には、画素が、オーバーハング部を有する立体的構造物である画素分割構造体により、複数の画素要素に分離されている有機ＥＬ表示装置が開示されている。
【０００８】
【特許文献１】特開２０００−１９５６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、従来の有機ＥＬ表示装置では、リーク電流の流量の差により、表示品位が低下することがあった。
【００１０】
本発明は、このような状況に鑑みてなされたものであり、表示品位を向上させることができるようにするものである。
【課題を解決するための手段】
【００１１】
本発明の一側面の表示装置は、電流に応じて発光する発光層と、前記発光層が発光する際の発光領域を規定する第１の開口部を形成する第１の画素分離膜と、前記第１の画素分離膜に積層され、前記第１の画素分離膜に接する面から離れるに従い徐々に広がることが規制された第２の開口部を形成する第２の画素分離膜とを備える。
【００１２】
本発明の一側面においては、第１の画素分離膜により、電流に応じて発光する発光層が発光する際の発光領域を規定する第１の開口部が形成され、第２の画素分離膜は第１の画素分離膜に積層され、第２の画素分離膜により、第１の画素分離膜に接する面から離れるに従い徐々に広がることが規制された第２の開口部が形成される。
【発明の効果】
【００１３】
本発明の一側面によれば、表示品位を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１５】
図１は、本発明を適用した有機ＥＬ表示装置の一実施の形態の構成例を示すブロック図である。
【００１６】
図１の有機ＥＬ表示装置１００は、Ｎ×Ｍ個の画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）がマトリクス状に配置されている画素アレイ部１０２と、これを駆動する駆動部である水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、及び電源スキャナ（ＤＳＣＮ）１０５とにより構成されている。
【００１７】
また、有機ＥＬ表示装置１００は、Ｍ本の走査線ＷＳＬ１０−１乃至ＷＳＬ１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至ＤＳＬ１０−Ｍ、及びＮ本の信号線ＤＴＬ１０−１乃至ＤＴＬ１０−Ｎも有する。
【００１８】
なお、以下において、走査線ＷＳＬ１０−１乃至ＷＳＬ１０−Ｍ、信号線ＤＴＬ１０−１乃至ＤＴＬ１０−Ｎ、画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）、または電源線ＤＳＬ１０−１乃至ＤＳＬ１０−Ｍのそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０、信号線ＤＴＬ１０、画素回路１０１、または電源線ＤＳＬ１０と称する。
【００１９】
画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行の画素回路１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行の画素回路１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素回路１０１についても同様である。
【００２０】
また、画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列の画素回路１０１−（１，１）乃至１０１−（１，Ｍ）は、信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列の画素回路１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素回路１０１についても同様である。
【００２１】
ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平期間（１Ｈ）で順次制御信号を供給して画素回路１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位（Ｖｃｃ）または第２電位（Ｖｓｓ）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間（１Ｈ）内で画像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の信号線ＤＴＬ１０−１乃至１０−Ｎに供給する。
【００２２】
図２は、図１に示した画素アレイ部１０２を構成するＮ×Ｍ個の画素回路１０１のうちの１つの画素回路１０１を拡大して示すことにより、画素回路１０１の詳細な構成を示したブロック図である。
【００２３】
なお、図２において画素回路１０１と接続されている走査線ＷＳＬ１０、信号線ＤＴＬ１０、及び電源線ＤＳＬ１０は、図１から明らかなように、画素回路１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）に対して、走査線ＷＳＬ１０−ｍ、信号線ＤＴＬ１０−ｎ、及び電源線ＤＳＬ１０−ｍとなる。
【００２４】
画素回路１０１は、ＴＦＴ回路３０及び有機ＥＬ素子３４から構成される。ＴＦＴ回路３０は、書き込みトランジスタ３１、駆動トランジスタ３２、及び蓄積容量３３から構成される。なお、ＴＦＴ回路３０の素子構成は、２Ｔｒ(transistor)＋１Ｃ(capacitor)と呼ばれている。
【００２５】
書き込みトランジスタ３１のゲートは走査線ＷＳＬ１０と接続されている。書き込みトランジスタ３１のドレインは、信号線ＤＴＬ１０と接続されている。書き込みトランジスタ３１のソースは、駆動トランジスタ３２のゲートと接続されている。駆動トランジスタ３２のソースは有機ＥＬ素子３４のアノード３４ａに接続され、駆動トランジスタ３２のドレインが電源線ＤＳＬ１０に接続されている。蓄積容量３３は、駆動トランジスタ３２のゲートと有機ＥＬ素子３４のアノード３４ａの間に接続されている。また、有機ＥＬ素子３４のカソード３４ｃは所定の電位Ｖcatに設定されている。
【００２６】
有機ＥＬ素子３４は、電流発光素子であり、発光層（発光部位）である有機膜３４ｂを介して、アノード３４ａからカソード３４ｃに駆動電流が流れることにより、有機膜３４ｂが、駆動電流の値に応じた階調で発光する。
【００２７】
以上のように構成される画素回路１０１において、書き込みトランジスタ３１が、走査線ＷＳＬ１０から供給された制御信号に応じてオン（導通）すると、蓄積容量３３は、信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された信号電位Ｖｓｉｇに応じて電荷を蓄積して保持する。駆動トランジスタ３２は、高電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、蓄積容量３３に保持された電荷に応じて、即ち、信号電位Ｖｓｉｇに応じて、駆動電流Ｉｄｓを有機ＥＬ素子３４に流す。有機ＥＬ素子３４に所定の駆動電流Ｉｄｓが流れると、有機ＥＬ素子３４は発光する。
【００２８】
即ち、ＴＦＴ回路３０は、有機ＥＬ素子３４を駆動するための駆動回路であり、駆動電流Ｉｄｓを有機ＥＬ素子３４に供給する。そして、有機ＥＬ素子３４は、駆動電流Ｉｄｓに応じた輝度で発光する。
【００２９】
しかしながら、実際には、その構造上、ＴＦＴ回路３０から有機ＥＬ素子３４に供給される駆動電流Ｉｄｓが、有機膜３４ｂを介さずに、アノード３４ａと有機膜３４ｂとの間に形成されるホール注入層を介して、カソード３４ｃにリークすることがある。
【００３０】
ここで、図３を参照して、従来の画素回路２０１の積層構造について説明し、図４を参照して、リーク電流について説明する。
【００３１】
図３Ａ及び図３Ｂは、図２の画素回路２０１の平面レイアウトの一例を示している。図３Ｃは、画素回路２０１の断面レイアウトの一例を示している。
【００３２】
但し、図３Ａは、画素回路２０１のうちのＴＦＴ回路３０に関する部分のみの平面レイアウトを示している点に留意すべきである。図３Ｂは、画素回路２０１のうちの有機ＥＬ素子３４に関する部分のみの平面レイアウトを示している点に留意すべきである。
【００３３】
また、ユーザは、画素回路２０１に対する垂直方向、即ち、図３Ａ及び図３Ｂにおける図に向かって手前から奥の方向、また、図３Ｃにおける図中上から下の方向に、画素回路２０１を視認するとする。なお、以下の説明では、図３Ｃ中上側の面を上面と称し、同図中下側の面を下面と称する。
【００３４】
図３Ａに示されるように、基板（図３Ｃに示されている基板１２１）上には、少なくとも、下から順に、ゲートメタルＧＭ、半導体膜ＨＨ、第１無機保護膜ＭＨ、及びソースドレインメタルＳＤＭが積層されている。
【００３５】
書き込みトランジスタ３１のゲートは、ゲートメタルＧＭの一部として形成される。書き込みトランジスタ３１のソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。書き込みトランジスタ３１のチャネル層は、半導体膜ＨＨの一部として形成される。駆動トランジスタ３２のゲートは、ゲートメタルＧＭの一部として形成される。駆動トランジスタ３２のソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２のチャネル層は、半導体膜ＨＨの一部として形成される。蓄積容量３３の下部電極は、ゲートメタルＧＭの一部として形成される。蓄積容量３３の上部電極は、ソースドレインメタルＳＤＭの一部として形成される。
【００３６】
より詳細には、図３Ｃに示されるように、基板１２１上には、下から順に、ゲートメタルＧＭ、ゲート絶縁膜ＧＺ、半導体膜ＨＨ、第１無機保護膜ＭＨ、低抵抗半導体膜ＴＨ、ソースドレインメタルＳＤＭが積層される。
【００３７】
蓄積容量３３の下部電極は、ゲートメタルＧＭ及び低抵抗半導体膜ＴＨの一部として形成される。蓄積容量３３の絶縁膜は、ゲート絶縁膜ＧＺの一部として形成される。蓄積容量３３の上部電極は、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２のゲートは、ゲートメタルＧＭの一部として形成される。駆動トランジスタ３２のソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２のチャネル層は、半導体膜ＨＨ及び低抵抗半導体膜ＴＨの一部として形成される。
【００３８】
なお、駆動トランジスタ３２のチャネル層となる半導体膜ＨＨには、例えば、非晶質珪素あるいは微結晶珪素が用いられる。駆動トランジスタ３２の構造としては、いわゆる逆スタガード構造が採用されている。即ち、駆動トランジスタ３２のゲートは、基板１２１側に形成されている。書き込みトランジスタ３１は、図示していないが、駆動トランジスタ３２と同様に形成されている。
【００３９】
ソースドレインメタルＳＤＭの積層後、基板１２１上には、下から順に、第２無機保護膜ＭＭＨ、平坦化膜ＦＭが積層される。第２無機保護膜ＭＭＨは、ＴＦＴ回路３０を不純物等から保護する保護膜である。平坦化膜ＦＭの上面は、平滑化されている。
【００４０】
そして、平滑化膜ＦＭの形成後、基板１２１上には、下から順に、アノード３４ａ、画素分離膜ＢＭ、ホール注入層ＨＴＬ、有機膜３４ｂ、及びカソード３４ｃが積層される。
【００４１】
図３Ｂに示されるように、アノード３４ａは、基板１２１上に図中の枠ＸＸＸで囲まれた長方形状で積層され形成される。
【００４２】
画素分離膜ＢＭは、基板１２１上の図中の枠ＹＹＹで囲まれた領域から図中の枠ＺＺＺで囲まれた領域が取り除かれた「ロ」型状で形成される。即ち、画素分離膜ＢＭのうちの枠ＺＺＺで囲まれた部分には穴があいている。この画素分離膜ＢＭの穴を、以下、開口部と称し、この開口部が、画素回路２０１を上から見たときの発光領域となる。なお、画素分離膜ＢＭは、ある１つの画素回路２０１に着目したときに、「ロ」型状で形成されているのであり、画素分離膜ＢＭの外周（即ち、図中の枠ＹＹＹ）は、隣接する画素回路２０１の画素分離膜ＢＭと一体に形成されているので、画素アレイ部１０２全体としてみると、画素分離膜ＢＭは、対応する画素ごとに開口部が設けられた膜である。また、画素分離膜ＢＭの開口部は、下に行くほど狭くなるように形成されている。
【００４３】
ホール注入層ＨＴＬは、アノード３４ａおよび画素分離膜ＢＭの上に積層される。
【００４４】
有機膜３４ｂは、ホール注入層ＨＴＬの上に、開口部よりも広い領域に積層されて形成される。有機膜３４ｂの形成手法としては、有機膜３４ｂが低分子有機材料の場合、蒸着法が主に用いられ、有機膜３４ｂが高分子有機材料の場合、インクジェット法が主に用いられる。
【００４５】
カソード３４ｃは、図中枠ＹＹＹで囲まれた長方形状で、有機膜３４ｂの形成後の上面全体に、その上面の形状に沿って積層され形成される。なお、カソード３４ｃの外周（即ち、図中の枠ＹＹＹ）は、隣接する画素回路２０１のカソード３４ｃと一体に形成されているので、カソード３４ｃは、画素アレイ部１０２全体のほぼ全面に形成されている。
【００４６】
このように、画素回路２０１が形成されており、上述したように、有機膜３４ｂを介さずに、ホール注入層ＨＴＬを介して、アノード３４ａからカソード３４ｃにリーク電流が流れることがある。
【００４７】
図４を参照して、リーク電流について説明する。
【００４８】
図４には、隣り合う２つの画素回路２０１−１および２０１−２が示されており、図４Ａには、図４Ｂに示されている平面図のＸ−Ｙ断面図のうち、平坦化膜ＦＭ（図３）よりも上に積層される層が示されている。また、図４Ａには、画素回路２０１−２のうちの、画素回路２０１−１に接する一部分のみが示されている。
【００４９】
図４に示すように、平坦化膜ＦＭ（図３）の上に、アノード３４ａ−１および３４ａ−２が形成された後、画素分離膜ＢＭが形成される。画素分離膜ＢＭには、アノード３４ａ−１および３４ａ−２に応じて開口部が形成されており、開口部は、上に向かうに従い広がるようなテーパ形状に形成される。
【００５０】
その後、有機膜３４ｂ−１を蒸着する際に使用されるマスクを用いて、ホール注入層ＨＴＬが、アノード３４ａ−１の上、および画素分離膜ＢＭの開口部の周囲の上に形成された後、有機膜３４ｂ−１が蒸着される。
【００５１】
その次に、有機膜３４ｂ−２を蒸着する際に使用されるマスクを用いて、ホール注入層ＨＴＬが、アノード３４ａ−２の上、および画素分離膜ＢＭの開口部の周囲の上に形成された後、有機膜３４ｂ−２が蒸着される。このとき、ホール注入層ＨＴＬおよび有機膜３４ｂ−２は、図４に示すように、有機膜３４ｂ−１の端部に重なるように形成され、有機膜が多層構造となる。
【００５２】
従って、有機膜３４ｂ−１と有機膜３４ｂ−２との間にもホール注入層ＨＴＬが形成されている。その後、画素回路２０１−１および２０１−２の全面にカソード３４ｃが成膜される。
【００５３】
このように画素回路２０１−１および２０１−２が形成されたとき、ホール注入層ＨＴＬおよび有機膜３４ｂ−１の両端はほぼ同じ位置となるとともに、ホール注入層ＨＴＬおよび有機膜３４ｂ−２の両端はほぼ同じ位置となる。従って、図４において破線の円が示されている箇所のように、ホール注入層ＨＴＬの端部で、ホール注入層ＨＴＬとカソード３４ｃとが接触することになり、この接触箇所に電流が流れる。即ち、画素分離膜ＢＭと有機膜３４ｂ−１との間のホール注入層ＨＴＬを介して、カソード３４ｃとアノード３４ａ−１との間にリーク電流が流れ、有機膜３４ｂ−１と有機膜３４ｂ−２との間のホール注入層ＨＴＬを介して、カソード３４ｃとアノード３４ａ−２との間にリーク電流が流れる。
【００５４】
このとき、カソード３４ｃとアノード３４ａ−１との間のホール注入層ＨＴＬの長さと、カソード３４ｃとアノード３４ａ−２との間のホール注入層ＨＴＬの長さが異なっており、即ち、リーク経路が異なっている。図４の例では、カソード３４ｃとアノード３４ａ−１との間のリーク経路が、カソード３４ｃとアノード３４ａ−２との間のリーク経路よりも短くなっている。このようなリーク経路の違いは、有機膜の成膜順によって決まる。そして、リーク経路の違いによりリーク電流の流量が異なり、その影響により、有機膜３４ｂに流れる電流にばらつきが生じることになる。そのため、色ずれなどが発生し、表示品質が低下することになる。
【００５５】
ここで、例えば、画素回路２０１ごとのリーク経路が一定であれば、画素ごとのリーク電流の流量は等しくなり、色ずれが発生することがなく、表示品質の低下を回避することができると考えられる。
【００５６】
そこで、以下、本発明を適用した画素回路の一実施の形態の構成例について説明する。
【００５７】
図５Ａには、画素回路１０１の平面図が示されており、図５Ｂには、図５ＡのＸ−Ｙ断面図が示されており、図５Ｃには、図５ＡのＺ−Ｗ断面図が示されている。なお、図５の画素回路１０１において、平坦化膜ＦＭ以下の層は、図３の画素回路２０１と同様に構成されており、その図示および説明は省略する。
【００５８】
画素回路１０１は、平坦化膜ＦＭの上にアノード３４ａおよびカソード配線（補助配線）３５が形成され、その後、第１の画素分離膜ＢＭ１が形成される。
【００５９】
第１の画素分離膜ＢＭ１は、アノード３４ａの端部に若干重なるように開口部が形成され、上に向かうに従い、開口部が広がるようなテーパ状に形成される。第１の画素分離膜ＢＭ１の開口部は、図５Ａにおいて枠ＺＺＺで示された領域であり、この領域が発光領域となる。また、第１の画素分離膜ＢＭ１は、カソード配線３５に重なる一部分において開口しており、この開口部が、カソード配線３５とカソード３４ｃとが接続するカソードコンタクト３５’となる。
【００６０】
そして、第１の画素分離膜ＢＭ１の上には、第２の画素分離膜ＢＭ２が形成される。第２の画素分離膜ＢＭ２の開口部は、第１の画素分離膜ＢＭ１の開口部のよりも広く、図５Ａにおいて枠ＷＷＷで示された領域である。即ち、第２の画素分離膜ＢＭ２の開口部は、第１の画素分離膜ＢＭ１の開口部とカソードコンタクト３５’とを含むように形成される。ここで、第２の画素分離膜ＢＭ２の開口部は、上に向かうに従い狭まるような、いわゆる逆テーパ状に形成される。また、第２の画素分離膜ＢＭ２の厚みは、その後に形成されるホール注入層ＨＴＬ、有機膜３４ｂ、およびカソード３４ｃを合計した厚み以上とされる。
【００６１】
その後、同じマスクを使用して、ホール注入層ＨＴＬおよび有機膜３４ｂが、各色ごとに蒸着される。ここで、使用されるマスクは、第２の画素分離膜ＢＭ２の開口部よりＸ−Ｙ方向に若干広いものとなっている。そして、画素アレイ部１０２の表示領域の全面にカソード３４ｃが蒸着される。
【００６２】
このように形成されている画素回路１０１では、第２の画素分離膜ＢＭ２の開口部が逆テーパ状に形成されているので、図５Ｂに示されている破線の円ＬおよびＲに囲われた範囲に示されるように、ホール注入層ＨＴＬは、カソード３４ｃとが接触することなく形成される。即ち、ホール注入層ＨＴＬおよび有機膜３４ｂが、第２の画素分離膜ＢＭ２の開口部より広いマスクを使用して形成される際に、その両端の一部は、第２の画素分離膜ＢＭ２の上に形成される。
【００６３】
ここで、例えば、第１の画素分離膜ＢＭ１のように、開口部がテーパ状に形成されているときには、その傾斜面にホール注入層ＨＴＬおよび有機膜３４ｂが形成されるが、第２の画素分離膜ＢＭ２のように、開口部が逆テーパ状に形成されているときには、その傾斜面には蒸着することはない。従って、ホール注入層ＨＴＬを、カソード３４ｃと接触することなく、分離して形成することができる。これにより、図５Ｂの左右方向にリーク電流が発生することを回避することができる。
【００６４】
また、図５Ｃに示すように、第２の画素分離膜ＢＭ２の、カソード配線３５が設けられている側の反対側、即ち、図５Ｃに示されている破線の円βにおいても、ホール注入層ＨＴＬが、カソード３４ｃと接触することなく形成される。これにより、図５Ｃの下方向にリーク電流が発生することを回避することができる。
【００６５】
一方、第２の画素分離膜ＢＭ２の、カソード配線３５が設けられている側では、第２の画素分離膜ＢＭ２の開口部が、カソード配線３５を含むように形成されているため、図５Ｃに示されている破線の円αで示す箇所のように、ホール注入層ＨＴＬがカソード３４ｃに接触することになる。従って、この接触箇所から電流がリークすることになる。
【００６６】
しかしながら、このリーク電流が流れるリーク経路は、画素回路１０１に形成される全ての画素回路で同じ長さとなる。従って、このリーク経路を介して流れるリーク電流は、全ての画素回路でほぼ同一となるため、画素回路ごとに有機膜３４ｂに流れる駆動電流にばらつきが生じることはない。即ち、カソード配線３５が設けられている側でリーク電流が発生しても、色ずれが発生することはなく、ひいては、表示品質が低下することもない。
【００６７】
また、第２の画素分離膜ＢＭ２の開口部が逆テーパ状に形成されていることにより、画素回路１０１と他の画素回路、即ち、画素回路１０１に隣接する上下および左右の画素回路と完全に分離することになる。これにより、画素回路１０１が他の画素回路からの影響を受けることを回避することができる。
【００６８】
なお、第２の画素分離膜ＢＭ２は、その開口部の側面に、有機膜３４ｂや、カソード３４ｃ、ホール注入層ＨＴＬなどが蒸着されないように形成されていれば、ホール注入層ＨＴＬを介してのリーク電流による色ずれを防止することができるとともに、他の回路から影響を受けることを回避することができる。即ち、第２の画素分離膜ＢＭ２の開口部は、逆テーパ状に限られるものではなく、少なくともテーパ状のように、第２の画素分離膜ＢＭ２が、第１の画素分離膜ＢＭ１と接する面から離れるに従い徐々に広がることがないように形成されていればよい。例えば、第２の画素分離膜ＢＭ２の開口部の側面が、第１の画素分離膜ＢＭ１と第２の画素分離膜ＢＭ２とが接する面に略垂直な面を有するような階段状に形成してもよい。
【００６９】
即ち、図６は、画素回路１０１の他の実施の形態を示す図である。
【００７０】
図６の画素回路１０１では、第２の画素分離膜ＢＭ２の開口部は、１段の段差を有する階段状に形成されている。このように第２の画素分離膜ＢＭ２の開口部を形成することで、開口部の側面に、有機膜３４ｂや、カソード３４ｃ、ホール注入層ＨＴＬなどが蒸着されることを防止することができる。従って、図５の画素回路１０１と同様に、色ずれを防止することができるとともに、他の回路から影響を受けることを回避することができる。
【００７１】
なお、図５の画素回路１０１のように、第２の画素分離膜ＢＭ２の開口部を逆テーパ状にすることで、より確実に、上述の効果を得ることができる。なお、リーク電流を削減することにより、消費電力を抑制することもできる。
【００７２】
ここで、例えば、ホール注入層ＨＴＬを成膜するときに、有機膜３４ｂとは別のマスクを使用する製造方法を用いることで、成膜順に依存せずに、ホール注入層ＨＴＬを介したリーク電流を減らすことができる。しかしながら、このような製造方法では、マスク枚数が増加することにより生産タクトが低下することになる。
【００７３】
これに対し、本発明を適用した画素回路１０１では、ホール注入層ＨＴＬと有機膜３４ｂとを同じマスクで成膜しても、第２の画素分離膜ＢＭ２の開口部の形状によりリーク電流を削減することができるので、生産タクトが低下することもない。
【００７４】
また、上述の特許文献１には、画素を分離することができる有機ＥＬ表示装置が開示されているが、この有機ＥＬ表示装置は、パッシブマトリクス型のパネルにしか適用することができない。また、左右に隣接する画素しか分離することができないため、上下に隣接する画素からの影響を受けてしまう。
【００７５】
これに対し、本発明を適用した有機ＥＬ表示装置１００は、アクティブマトリクス型のパネルにも適用することができるとともに、上下および左右に隣接する他の画素から完全に分離することができる。
【００７６】
なお、図７は、図２の有機ＥＬ表示装置１００の基板のレイアウトの一例を示している。
【００７７】
図７の基板１８１において、中央には、画素アレイ部１０２が配置されている。画素アレイ部１０２の図中左には、ライトスキャナ１０４の機能を有する走査信号供給ＴＡＢ（tape-automated bonding）１８４が配置されている。画素アレイ部１０２の図中下には、水平セレスタ１０３の機能を有する画像信号供給ＴＡＢ１８５が配置されている。画素アレイ部１０２の図中上には、電源スキャナ１０５の機能を有する電源供給ＴＣＰ（tape carrier package）１８３が配置されている。
【００７８】
基板１８１上の枠ＡＡで囲まれた領域が、画素アレイ部１０２となる。枠ＡＡより上下左右に約１〜２ｍｍだけ大きい枠ＢＢで囲まれた基板１８１上の領域には、カソード３４ｃが形成される。これらの有機膜３４ｂ、並びに、カソード３４ｃの形成後、基板１８１上には、図示せぬ封止材が塗布され、対向ガラス１８２が装着される。
【００７９】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００８０】
【図１】図１は、本発明を適用した有機ＥＬ表示装置の一実施の形態の構成例を示すブロック図である。
【図２】画素回路１０１の詳細な構成を示したブロック図である。
【図３】従来の画素回路２０１の積層構造について説明する図である。
【図４】リーク電流について説明する図である。
【図５】画素回路の一実施の形態の構成例を示す図である。
【図６】画素回路の他の実施の形態の構成例を示す図である。
【図７】有機ＥＬ表示装置１００の基板のレイアウトの一例を示している。
【符号の説明】
【００８１】
ＤＳＬ１０−１乃至ＤＳＬ１０−Ｎ  電源線，  ＤＴＬ１０−１乃至ＤＴＬ１０−Ｍ  信号線，  ＷＳＬ１０−１乃至ＷＳＬ１０−Ｍ  走査線，  ３１  書き込みトランジスタ，  ３２  駆動トランジスタ，  ３３  蓄積容量，  ３４  有機ＥＬ素子，  ３４ａ  アノード，  ３４ｂ  有機膜，  ３４ｃ  カソード，  ３５  カソード配線，  １００  有機ＥＬ表示装置，  １０１−（１，１）乃至１０１−（Ｎ，Ｍ）  画素回路，  １０２  画素アレイ部，  １０３  水平セレクタ，  １０４  ライトスキャナ，  １０５  電源スキャナ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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