(57)【要約】 【課題】  回路規模が小さく、かつ応答性が速いスイッチングレギュレータ回路を提供する。【解決手段】  出力ＭＯＳ１１は、クロック信号の立ち上がりでオンになる。積分回路１４は、電流源１４１から供給される電流の電荷をコンデンサＣ２に蓄積し、コンデンサＣ２の電圧を上昇させる。電流源１４１から供給される電流は、負荷２に供給される電流の電流値に応じて電流アンプ１２によって制御される。積分回路１４の出力、つまりコンデンサＣ２の電圧が、電圧エラーアンプ１３の出力の電圧以上になると、ＰＷＭコンパレータ１５が、出力ＭＯＳ１１をオフにするための停止信号を出力する。この信号によって、コンデンサＣ２に蓄積された電荷は放電される。積分回路１４を設けることによって、平均化アンプおよびのこぎり波生成回路を用いる必要がなく、回路規模を小さくするとともに、応答性を速くすることができる。【選択図】      図７
2010148289.tif 000002
【特許請求の範囲】
【請求項１】
電圧を出力する出力状態および出力しない非出力状態のうちのいずれかに切り換える切換部と、
切換部から出力される電圧を平滑し、平滑した電圧を負荷に出力する平滑出力部と、
切換部から平滑出力部に流れる電流を検出する電流検出部と、
平滑出力部から負荷に出力する電圧を検出する電圧検出部と、
電流検出部によって検出される電流に応じて電荷を蓄積する蓄積部と、
蓄積部によって蓄積された電荷による電圧が、電圧検出部によって検出された電圧以上になると、切換部による出力を停止するための停止信号を生成する停止信号生成部と、
予め定める周期のクロック信号を生成するクロック生成回路と、
クロック生成回路によって生成されるクロック信号に同期して、切換部を出力状態に切り換え、停止信号生成部によって生成される停止信号に同期して、切換部を非出力状態に切り換えるとともに、蓄積部によって蓄積された電荷を放電させる切換制御部とを含むことを特徴とするスイッチングレギュレータ回路。
【請求項２】
前記クロック信号の一周期の間に、前記蓄積部によって蓄積された電荷による電圧が、電圧検出部によって検出された電圧以上にならないとき、前記切換部による出力を停止するための第２の停止信号を生成する第２停止信号生成部をさらに含み、
前記切換制御部は、第２停止信号生成部によって第２の停止信号が生成されると、前記蓄積部によって蓄積された電荷を放電させることを特徴とする請求項１に記載のスイッチングレギュレータ回路。
【請求項３】
前記切換制御部によって、前記クロック信号に同期して、前記切換部を出力状態に切り換えた時点から予め定める時間が経過した時点に、前記蓄積部によって蓄積された電荷による電圧が予め定める電圧未満であるとき、異常を検出する異常検出部をさらに含み、
前記切換制御部は、異常検出部によって異常が検出されたとき、前記切換部を非出力状態に切り換えることを特徴とする請求項１または２に記載のスイッチングレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流−直流コンバータであるスイッチングレギュレータ回路に関する。
【背景技術】
【０００２】
図１は、従来の技術によるスイッチングレギュレータ回路９の構成を示す図である。スイッチングレギュレータ回路９は、出力ＭＯＳ（Metal Oxide Semiconductor）１１を導通状態（以下「オン」という）および遮断状態（以下「オフ」という）のいずれかに切り換えることによって、コンデンサＣ９に蓄積される電荷を制御し、抵抗からなる負荷２に出力する電圧が一定の電圧になるように制御する。出力ＭＯＳ１１は、ＰチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、直流電源の電圧Ｖｉｎが印加される。
【０００３】
出力ＭＯＳ１１から出力される電流は、コイルＬ１および抵抗素子Ｒ１を介してコンデンサＣ９に供給される。コイルＬ１の入力側には、アノードが接地されるダイオードＤ１のカソードが接続されている。抵抗素子Ｒ１は、負荷２に供給される電流の電流値を検出するためのシャント抵抗であり、抵抗素子Ｒ１の上流側の端子が電流アンプ１２の反転入力端子に接続され、抵抗素子Ｒ１の下流側の端子が電流アンプ１２の非反転入力端子に接続されている。
【０００４】
電流アンプ１２は、抵抗素子Ｒ１の両端の電位差によって、負荷２に供給される電流の電流値を検出し、検出した電流値に基づいて、スイッチングレギュレータ回路９の出力電圧を目的の電圧に保つように動作する。具体的には、負荷２への電流が不足していると、出力ＭＯＳ１１のオンデューティを大きくし、負荷２への電流が過剰であると、出力ＭＯＳ１１のオンデューティを小さくする。出力ＭＯＳ１１のオンデューティは、オンおよびオフの一周期の時間に対するオンの時間の割合である。
【０００５】
電圧エラーアンプ１３は、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点が反転入力端子に接続され、定電圧源１９の電圧が非反転入力端子に接続され、出力が平均化アンプの反転入力端子に入力されるとともに、抵抗素子Ｒ５を介して電圧エラーアンプ１３の反転入力端子に接続されている。電圧エラーアンプ１３は、負荷２に出力する出力電圧、つまりコンデンサＣ９の電圧を抵抗素子Ｒ２と抵抗素子Ｒ３とによって分圧した電圧と、定電圧源１９の電圧との差を増幅してエラー信号として出力し、スイッチングレギュレータ回路９の出力電圧を目的の電圧になるように制御する。具体的には、出力電圧が下がれば、出力ＭＯＳ１１のオンデューティを大きくし、出力電圧が上がれば、出力ＭＯＳ１１のオンデューティを小さくする。電流アンプ１２は、電圧エラーアンプ１３よりも高速に動作するので、負荷２の変動に対する応答が速い。
【０００６】
平均化アンプ９１は、電流アンプ１２の出力が非転入力端子に接続され、電圧エラーアンプ１３の出力が反転入力端子に接続され、出力がパルス幅変調（以下「ＰＷＭ」という）コンパレータ１５の非反転入力端子に接続されるとともに、コンデンサ８を介して、平均化アンプ９１の非転入力端子に接続されている。ＰＷＭコンパレータ１５は、のこぎり波生成回路９２の出力が転入力端子に接続され、平均化アンプ９１の出力が非反転入力端子に接続され、出力がインバータ９３を介して出力ＭＯＳ１１のゲートに接続されている。
【０００７】
図２は、電流アンプ１２の出力および電圧エラーアンプ１３の出力の出力波形を示すタイムチャートである。電流アンプ１２の出力は、負荷２に供給される電流の電流値の変動に連動して、時間の経過に従い、周期的に増減している。電圧エラーアンプ１３の出力は、コンデンサＣ９によって、電流の増減による電圧が平滑され、時間の経過に従い、周期的に増減するが、増減する電圧幅は出力する電圧に比して小さい。
【０００８】
図３は、平均化アンプ９１の出力の出力波形および出力ＭＯＳ１１のオンオフを示すタイムチャートである。平均化アンプ９１は、電流アンプ１２の出力の電圧と電圧エラーアンプ１３の出力の電圧との差を平均化して出力する。平均化アンプ９１の出力は、出力ＭＯＳ１１がオフからオンに変化した時点で、最も低い電圧まで下がった後、次に出力ＭＯＳ１１がオフからオンに変化する時点まで上昇するのこぎり波状の信号である。平均化アンプ９１は、電流アンプ１２の出力に重畳するノイズを低減する。
【０００９】
ＰＷＭコンパレータ１５は、平均化アンプ９１の出力とのこぎり波生成回路９２の出力とを比較し、平均化アンプ９１の出力の電圧がのこぎり波生成回路９２の出力の電圧以上であると、ハイレベルの信号を出力し、出力ＭＯＳ１１のゲート電圧をソース電圧未満にして出力ＭＯＳ１１をオンとする。平均化アンプ９１の出力の電圧がのこぎり波生成回路９２の出力の電圧未満であると、ローレベルの信号を出力し、出力ＭＯＳ１１のゲート電圧をソース電圧以上にして出力ＭＯＳ１１をオフとする。
【００１０】
特許文献１に記載される電流モード制御装置は、電流センス回路にスローブ補償回路を設け、二次曲線カーブを持つ電圧をスイッチング回路に加える構成である。スイッチングオフ直前の傾きを大きくして、低周波発振を抑えるようにしたものである。
【００１１】
特許文献２に記載されるＤＣ−ＤＣコンバータは、積分回路を二重に設けることによって、スローブ補償回路をなくした構成である。
【００１２】
【特許文献１】特開平１１−４１９２４号公報
【特許文献２】特開２００７−２０２２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図４は、平均化アンプ９１の詳細な回路構成を示す図である。図５は、のこぎり波生成回路９２の詳細な回路構成を示す図である。図６は、コンパレータ９２１，９２２の詳細な回路構成を示す図である。このように、平均化アンプ９１およびのこぎり波生成回路９２のいずれの回路も多くの回路素子から構成されており、回路規模が大きい。すなわち、図１に示したスイッチングレギュレータ回路９は、平均化アンプ９１およびのこぎり波生成回路９２が設けられており、回路規模が大きく、また平均化アンプによって電流を平均化するので応答性が遅いという問題がある。特許文献２に記載されるＤＣ−ＤＣコンバータは、スローブ補償回路を無くしているが、積分回路を二重に設ける必要があり、回路規模が大きくなるという問題がある。
【００１４】
本発明の目的は、回路規模が小さく、かつ応答性が速いスイッチングレギュレータ回路を提供することである。
【課題を解決するための手段】
【００１５】
本発明（１）は、電圧を出力する出力状態および出力しない非出力状態のうちのいずれかに切り換える切換部と、
切換部から出力される電圧を平滑し、平滑した電圧を負荷に出力する平滑出力部と、
切換部から平滑出力部に流れる電流を検出する電流検出部と、
平滑出力部から負荷に出力する電圧を検出する電圧検出部と、
電流検出部によって検出される電流に応じて電荷を蓄積する蓄積部と、
蓄積部によって蓄積された電荷による電圧が、電圧検出部によって検出された電圧以上になると、切換部による出力を停止するための停止信号を生成する停止信号生成部と、
予め定める周期のクロック信号を生成するクロック生成回路と、
クロック生成回路によって生成されるクロック信号に同期して、切換部を出力状態に切り換え、停止信号生成部によって生成される停止信号に同期して、切換部を非出力状態に切り換えるとともに、蓄積部によって蓄積された電荷を放電させる切換制御部とを含むことを特徴とするスイッチングレギュレータ回路である。
【発明の効果】
【００１６】
本発明（１）によれば、切換部によって、電圧を出力する出力状態および出力しない非出力状態のうちのいずれかに切り換えられ、平滑出力部によって、切換部から出力される電圧が平滑され、平滑された電圧が負荷に出力され、電流検出部によって、切換部から平滑出力部に流れる電流が検出され、電圧検出部によって、平滑出力部から負荷に出力する電圧が検出される。蓄積部によって、電流検出部によって検出される電流に応じて電荷が蓄積され、停止信号生成部によって、蓄積部によって蓄積された電荷による電圧が、電圧検出部によって検出された電圧以上になると、切換部による出力を停止するための停止信号が生成される。そして、クロック生成回路によって、予め定める周期のクロック信号が生成され、切換制御部によって、クロック生成回路によって生成されるクロック信号に同期して、換部が出力状態に切り換えられ、停止信号生成部によって生成される停止信号に同期して、切換部が非出力状態に切り換えられるとともに、蓄積部によって蓄積された電荷が放電される。
【００１７】
したがって、回路規模の大きい平均化アンプおよびのこぎり波生成回路を用いる必要がないので、回路規模が小さく、かつ応答性が速くすることができる。
【発明を実施するための最良の形態】
【００１８】
図７は、本発明の実施の一形態であるスイッチングレギュレータ回路１の構成を示す図である。スイッチングレギュレータ回路１は、直流電源の電圧Ｖｉｎ、たとえば車載用のバッテリの電圧１２Ｖを予め定める出力電圧、たとえば５Ｖまたは３，３Ｖに変換して出力する直流−直流コンバータである。スイッチングレギュレータ回路１の構成要素のうち図１に示したスイッチングレギュレータ回路９の構成要素と同じ構成要素については、同じ参照符を付している。
【００１９】
スイッチングレギュレータ回路１は、出力ＭＯＳ（Metal Oxide Semiconductor）１１、ダイオードＤ１、コイルＬ１、抵抗素子Ｒ１〜Ｒ９、コンデンサＣ１、電流アンプ１２、電圧エラーアンプ１３、積分回路１４、パルス幅変調コンパレータ（以下「ＰＷＭコンパレータ」という）１５、クロック生成回路１６、フリップフロップ１７、ドライバ１８および定電圧源１９を含んで構成されている。負荷２は、たとえばマイクロコンピュータなどの電子回路であるが、図７では抵抗素子として表している。
【００２０】
切換部である出力ＭＯＳ１１は、ＰチャネルのＭＯＳＦＥＴ（Metal Oxide
Semiconductor Field Effect Transistor）によって構成され、ソースに直流電源の電圧Ｖｉｎが印加され、ドレインが、アノードが接地されるダイオードＤ１のカソードおよびコイルＬ１の一端に接続され、ゲートがドライバ１８の出力に接続されている。コイルＬ１の他端は、抵抗素子Ｒ１を介して、一端が接地されるコンデンサＣ１の他端および負荷２に接続されている。コンデンサＣ１は、静電容量の大きい電界コンデンサであり、出力ＭＯＳ１１から出力され、コイルＬ１および抵抗素子Ｒ１を介して印加される電圧を平滑して、負荷２に出力する。ダイオードＤ１、コイルＬ１およびコンデンサＣ１は、平滑出力部である。
【００２１】
抵抗素子Ｒ１は、負荷２に供給する電流の電流値を検出するためのシャント抵抗であり、抵抗素子Ｒ１の上流側の端子が抵抗素子Ｒ６を介して電流アンプ１２の非反転入力端子、および一端が接地される抵抗素子Ｒ９の他端に接続され、抵抗素子Ｒ１の下流側の端子が抵抗素子Ｒ７を介して電流アンプ１２の反転入力端子、および一端が出力に接続される抵抗素子Ｒ８の他端に接続され、出力が、積分回路１４の入力、および抵抗素子Ｒ８の前記一端に接続されている。
【００２２】
電流アンプ１２は、抵抗素子Ｒ１の両端の電位差によって、負荷２に供給される電流の電流値を検出し、検出した電流値に基づいて、スイッチングレギュレータ回路１が出力する出力電圧を制御する。負荷２への電流が不足していると、出力ＭＯＳ１１のオンデューティを大きくし、負荷２への電流が過剰であると、出力ＭＯＳ１１のオンデューティを小さくする。出力ＭＯＳ１１のオンデューティは、導通状態（以下「オン」という）および遮断状態（以下「オフ」という）の一周期の時間に対するオンの時間の割合である。電流アンプ１２および抵抗素子Ｒ１，Ｒ６〜Ｒ９は、電流検出部である。
【００２３】
抵抗素子Ｒ２は、一端がコンデンサＣ１、抵抗素子Ｒ１および負荷２の接続点に接続され、他端が抵抗素子Ｒ３の一端および抵抗素子Ｒ４の一端に接続されている。抵抗素子Ｒ３の他端は、接地され、抵抗素子Ｒ４の他端は、電圧エラーアンプ１３の反転入力端子および抵抗素子Ｒ５の一端に接続されている。電圧エラーアンプ１３は、非反転入力端子が、定電圧源１９に接続され、出力がＰＷＭコンパレータ１５の反転入力端子、および抵抗素子Ｒ５の他端に接続されている。定電圧源１９は、出力電圧を予め定める出力電圧にするための基準電圧を出力する。
【００２４】
電圧エラーアンプ１３は、出力電圧を抵抗素子Ｒ２と抵抗素子Ｒ３とによって分圧した電圧と、定電圧源１９の基準電圧との差を増幅してエラー信号として出力し、スイッチングレギュレータ回路１の出力電圧が予め定める出力電圧になるように制御する。具体的には、電圧エラーアンプ１３は、出力電圧が下がれば、出力ＭＯＳ１１のオンデューティを大きくし、出力電圧が上がれば、出力ＭＯＳ１１のオンデューティを小さくする。電流アンプ１２は、電圧エラーアンプ１３よりも高速に動作するので、負荷２の変動に対する応答が速い。電圧エラーアンプ１３、抵抗素子Ｒ２〜Ｒ５および定電圧源１９は、電圧検出部である。
【００２５】
蓄積部である積分回路１４は、電流源１４１、コンデンサＣ２およびトランジスタＴｒ１を含んで構成される。電流源１４１は、直流電源の電圧Ｖｉｎが印加され、電流源１４１の出力は、一端が接地されるコンデンサＣ２の他端、トランジスタＴｒ１のコレクタ、およびＰＷＭコンパレータの非反転入力端子に接続されている。トランジスタＴｒ１は、ＮＰＮ型のトランジスタであり、エミッタが接地され、ベースがフリップフロップ１７の反転出力端子に接続されている。電流源１４１が出力する電流は、電流アンプ１２が検出した電流値に応じて制御される。コンデンサＣ２は、電流源１４１から供給される電流の電荷を蓄積し、コンデンサＣ２の電圧を上昇させる。トランジスタＴｒ１は、ベース電圧がローレベルであると、オフであり、コンデンサＣ１は、電荷を蓄積することができる。トランジスタＴｒ１のベース電圧がハイレベルであると、トランジスタＴｒ１はオンであり、コンデンサＣ１に蓄積された電荷は放電され、コンデンサＣ２の電圧は接地電位まで下がる。
【００２６】
電流アンプ１２は、検出した電流値が大きくなると、オンデューティを小さくするために、電流源１４１の電流を大きくして、電圧の上昇を速くし、検出した電流値が小さくなると、オンデューティを大きくするために、電流源１４１の電流を小さくして、電圧の上昇を遅くする。
【００２７】
停止信号生成部であるＰＷＭコンパレータ１５は、非反転入力端子がコンデンサＣ２、トランジスタＴｒ１のコレクタ、および電流源１４１の出力に接続され、反転入力端子が電圧エラーアンプ１３の出力に接続され、出力がフリップフロップ１７のリセット端子Ｒに接続されている。ＰＷＭコンパレータ１５は、積分回路１４の出力、すなわちコンデンサＣ２の電圧が電圧エラーアンプ１３の出力の電圧以上になるとハイレベルの信号を出力し、フリップフロップ１７をリセットする。
【００２８】
切換制御部であるフリップフロップ１７は、セット端子Ｓがクロック生成回路１６に接続され、リセット端子ＲがＰＷＭコンパレータ１５の出力に接続され、反転出力端子がドライバ１８を介して出力ＭＯＳ１１のゲート、およびトランジスタＴｒ１のベースに接続されている。クロック生成回路であるクロック生成回路１６は、たとえば４００ｋＨｚの周波数のクロック信号を生成する回路であり、クロック信号をフリップフロップ１７のセット端子Ｓに入力する。予め定める周期は、たとえば４００ｋＨｚの周波数のクロック信号の周期である。
【００２９】
フリップフロップ１７は、クロック信号がローレベルからハイレベルに変化すると、反転出力端子をローレベルとし、すなわち、出力ＭＯＳ１１のゲートをローレベルとし、出力ＭＯＳ１１をオンする。フリップフロップ１７は、ＰＷＭコンパレータ１５の出力からハイレベルの信号が出力されると、反転出力端子をハイレベルとし、すなわち、出力ＭＯＳ１１のゲートをハイレベルとし、出力ＭＯＳ１１をオフする。したがって、出力ＭＯＳ１１は、クロック信号がローレベルからハイレベルに変化した時点でオンとなり、ＰＷＭコンパレータ１５からハイレベルの信号が出力され時点でオフとなる。
【００３０】
図８は、電流アンプ１２および積分回路１４の詳細な回路構成を示す図である。電流アンプ１２は、抵抗素子Ｒ１０、トランジスタＴｒ２〜Ｔｒ６、コンデンサＣ３、および電流源１２１を含んで構成されている。電流アンプ１２は、従来の技術による回路構成であり、詳細な説明は省略する。積分回路１４に含まれる電流源１４１は、トランジスタＴｒ７〜Ｔｒ９によって構成されている。トランジスタＴｒ７は、ＮＰＮ型のトランジスタであり、トランジスタＴｒ８，Ｔｒ９は、ＰＮＰ型のトランジスタである。
【００３１】
トランジスタＴｒ８，９は、エミッタが直流電源の電圧Ｖｉｎに接続されている。トランジスタＴｒ９は、コレクタがコンデンサＣ２に接続され、ベースがトランジスタＴｒ８のベースおよびコレクタ、ならびにトランジスタＴｒ７のコレクタに接続されている。トランジスタＴｒ７は、エミッタが接地され、ベースが電流アンプ１２の出力に接続されている。トランジスタＴｒ８，９は、カレントミラー回路を構成しており、トランジスタＴｒ９からコンデンサＣ２に供給される電流、すなわちトランジスタＴｒ８に流れる電流は、トランジスタＴｒ７のベース電圧を制御する電流アンプ１２の出力によって制御される。
【００３２】
図９は、スイッチングレギュレータ回路１の動作を説明するためのタイムチャートである。クロックは、クロック生成回路１６の出力であるクロック信号の出力波形であり、たとえば時刻ｔ１でのクロックの立ち上がりで、フリップフロップ１７の出力（図では「Ｆ．Ｆ．出力」という）がハイレベルからローレベルに変化し、ＭＯＳ１１がオンとなる。
【００３３】
出力ＭＯＳ１１がオンとなると、負荷２に供給される電流が増加し、電流アンプ１２の出力（図では「センスアンプ出力」という）、すなわち電流アンプ１２によって検出される電流の電流値が上昇する。電流アンプ１２の出力が、時刻ｔ２に電圧エラーアンプ１３の出力（図では「エラーアンプ出力」という）に達すると、ＰＷＭコンパレータ１５の出力（図では「ＰＷＭ＿ＣＭＰ出力」という）がローレベルからハイレベルに変化し、時刻ｔ３にフリップフロップ１７の出力がハイレベルに変化する。フリップフロップ１７の出力がハイレベルになると、出力ＭＯＳ１１はオフになる。スイッチングレギュレータ回路１は、クロックの一周期ごとにこの一連の動作を繰り返す。
【００３４】
このように、スイッチングレギュレータ回路１は、負荷に供給する電流に応じた電流をコンデンサＣ２で積分することによって、電流アンプ１２の出力波形をのこぎり波状にすることができ、電圧エラーアンプ１３と直接比較することができる。したがって、従来の技術であるスイッチングレギュレータ回路９で用いられていた平均化アンプおよびのこぎり波生成回路を用いる必要がなく、回路規模を小さくすることができる。
【００３５】
また、コンデンサＣ２での積分、つまり平均化する期間を、クロック信号の一周期と同期させているので、必要最小限の期間だけ平均化していることになり、安定性と高速性を同時に確保することができる。
【００３６】
図１０は、入力電圧が急低下したときのスイッチングレギュレータ回路１の動作を説明するためのタイムチャートである。入力電圧、すなわち直流電源の電圧Ｖｉｎが時刻ｔ４に急速に低下したとき、スイッチングレギュレータ回路１の出力電圧、すなわち負荷２に出力する電圧も急速に低下する。このとき、電圧エラーアンプ１３は、出力電圧を上昇させるために、エラー信号、つまり電圧エラーアンプ１３の出力の電圧（図では「エラーアンプ」という）を上昇させる。
【００３７】
積分回路１４の出力の電圧（図では「積分回路出力」という）は、電圧エラーアンプ１３の出力の電圧が上昇しているので、入力電圧が低下していないときよりも高い電圧まで上昇する。積分回路１４の出力の電圧が、上昇している電圧エラーアンプ１３の出力の電圧に達すると、ＰＷＭコンパレータ１５がハイレベルの信号を出力するので、積分回路１４の出力の電圧は、接地電位まで下がる、しかし、電圧エラーアンプ１３の出力は上昇したままであり、この高い電圧で、一連の動作が継続してしまう。
【００３８】
図１１は、スイッチングレギュレータ回路１に追加する強制リセット回路２０の構成を示す図である。強制リセット回路２０は、スイッチングレギュレータ回路１に追加する回路であり、図１１には、スイッチングレギュレータ回路１のうち強制リセット回路２０に関係する構成要素のみを示している。強制リセット回路２０は、クロック生成回路１６が生成するクロック信号の一周期の間に、積分回路１４の出力の電圧が、電圧エラーアンプ１３の出力の電圧以上にならないとき、出力ＭＯＳ１１を強制的にオフとするための停止信号を生成する。
【００３９】
第２停止信号生成部である強制リセット回路２０は、ワンショット回路２１、フリップフロップ２２，２３、論理積回路２４、論理和回路２５およびインバータ２６を含んで構成されている。図７に示したスイッチングレギュレータ回路１では、クロック生成回路１６の出力は、フリップフロップ１７のセット端子Ｓに直接接続されていたが、強制リセット回路２０を追加する場合は、クロック生成回路１６の出力は、ワンショット回路２１を介してフリップフロップ１７のセット端子Ｓに接続される。
【００４０】
ワンショット回路２１は、ディレイ回路（図では「ｄｅｌａｙ」という）２１１および論理積回路２１２を含んで構成されており、クロック信号の立ち上がりからディレイ回路２１１の遅延時間分の時間のワンショットパルスを生成する。クロック信号は、フリップフロップ２２，２３のクロック端子ＣＫに入力されている。フリップフロップ２２，２３は、Ｄタイプのフリップフロップであり、クロック端子ＣＫに入力される信号の立ち上がりで、入力端子Ｄに入力される信号のレベルを出力端子Ｑから出力する。
【００４１】
フリップフロップ２２の入力端子Ｄは、抵抗素子Ｒ１１によって電圧Ｖｉｎにプルアップされており、フリップフロップ２３の入力端子Ｄは、フリップフロップ２２の出力端子Ｑに接続されている。したがって、フリップフロップ２３は、フリップフロップ２２の出力端子Ｑの信号をクロック信号一周期分遅れて出力する。ＰＷＭコンパレータ１５の出力は、インバータ２６を介してフリップフロップ２２，２３のリセット端子ＲＢに入力されており、ＰＷＭコンパレータ１５の出力がハイレベルになると、フリップフロップ２２，２３は、リセットされ、いずれの出力端子Ｑもローレベルとなる。
【００４２】
論理積回路２４は、フリップフロップ２３の出力端子Ｑがハイレベルのときに、ワンショット回路２１から出力されるワンショットパルスを出力し、論理和回路２５によって、トランジスタＴｒ１のベース電圧をハイレベルとするので、トランジスタＴｒ１はオンとなり、コンデンサＣ２に充電された電荷は放電される。論理和回路２５は、フリップフロップ１７の反転出力も入力されており、ＰＷＭコンパレータ１５がハイレベルを出力したときにも、トランジスタＴｒ１をオンとし、コンデンサＣ２に充電された電荷を放電させる。
【００４３】
図１２は、強制リセット回路２０の動作を説明するためのタイムチャートである。クロック信号（図では「ＣＬＫ」という）が、ローレベルからハイレベルに変化するごとに、ワンショット回路２１は、ワンショットパルス（図では「ワンショット」という）を出力する。フリップフロップ２２は、時刻ｔ５以前はリセットされているので、出力端子Ｑ（図では「Ｑ１」という）の出力は、クロック信号の立ち上がりで、ローレベルからハイレベルに変化する。フリップフロップ２３は、フリップフロップ２２の出力端子Ｑ（図では「Ｑ２」という）の出力は、時刻ｔ６のクロック信号の立ち上がりで、フリップフロップ２２の出力端子Ｑの出力を取り込み、ローレベルからハイレベルに変化する。
【００４４】
出力電圧が低下しているので、時刻ｔ５からｔ６までの間に、ＰＷＭコンパレータの出力はハイレベルにならない。したがって、リセット信号ＲＳＴＢは、ハイレベルのままである。しかし、フリップフロップ２３の出力端子Ｑは時刻ｔ６にハイレベルに変化するので、論理積回路２４は、時刻ｔ６からのワンショットパルスを出力（図では「ＯＵＴ」という）し、トランジスタＴｒ１をオンとする。したがって、コンデンサＣ２に充電されている電荷は放電される。時刻ｔ６からｔ７までの間も同様に、リセット信号ＲＳＴＢは、ハイレベルのままであり、時刻ｔ７からのワンショットパルスによって、トランジスタＴｒ１はオンとなり、コンデンサＣ２に充電されている電荷は放電される。論理積回路２４が出力するワンショットパルスは、第２の停止信号である。
【００４５】
時刻ｔ７からｔ８までの間で、積分回路１４の出力の電圧が電圧エラーアンプ１３の出力の電圧以上になり、ＰＷＭコンパレータの出力がハイレベルになると、フリップフロップ１７の反転出力端子はハイレベルを出力し、その時点で、トランジスタＴｒ１をオンとし、コンデンサＣ２に充電されている電荷は放電される。同時に、フリップフロップ２２，２３もリセット信号ＲＳＴＢによってリセットされる。
【００４６】
図１３は、強制リセット回路２０を追加したスイッチングレギュレータ回路１の動作を説明するためのタイムチャートである。図１２に示したように、クロック信号の一周期の間に、ＰＷＭコンパレータの出力がハイレベルにならない場合は、クロック信号の一周期ごとに強制リセット回路２０からワンショットパルスが出力されるので、積分回路１４の出力は、時刻ｔ６および時刻ｔ７に、ワンショットパルスによって、接地電位まで強制的にリセットされる。
【００４７】
このように、強制リセット回路２０を設けることによって、直流電源の急激な電圧変動などによる出力電圧のアンダーシュートが発生した場合、積分回路１４と電圧エラーアンプ１３との安定点が所定の目標電圧以上の電圧で発生することを防止することができる。
【００４８】
図１４は、異常検出回路３０を追加したスイッチングレギュレータ回路１ａの構成を示す図である。スイッチングレギュレータ回路１ａは、図７に示したスイッチングレギュレータ回路１に、異常検出回路３０および論理和回路３９を追加した回路である。スイッチングレギュレータ回路１ａの構成要素のうち図７に示したスイッチングレギュレータ回路１の構成要素と同じ構成要素については、同じ参照符を付して、重複を避けるために説明は省略する。
【００４９】
スイッチングレギュレータ回路１ａの構成要素のうち、出力ＭＯＳ１１、ダイオードＤ１、コイルＬ１、抵抗素子Ｒ１およびコンデンサＣ１を除く構成要素は、集積化された集積回路装置４０として構成されている。集積回路装置４０には、抵抗素子Ｒ１の上流側の端子を、抵抗素子Ｒ６に接続するためのセンス端子４１、および抵抗素子Ｒ１の下流側の端子を、抵抗素子Ｒ７に接続するためのセンス端子４２が形成されている。
【００５０】
異常検出部である異常検出回路３０は、積分回路１４の出力、すなわちコンデンサＣ２の電圧、およびクロック生成回路１６の出力が入力され、出力が論理和回路３９に接続されている。論理和回路３９は、フリップフロップ１７の反転出力端子の出力、および異常検出回路３０の出力が入力され、出力がドライバ１８を介して出力ＭＯＳ１１のゲートに接続されている。
【００５１】
図１５は、異常検出回路３０の構成を示す図である。異常検出回路３０は、フリップフロップ３１，３３、抵抗素子Ｒ１２、コンデンサＣ４、ドライバ３２、論理積回路３４、コンパレータ３６および定電圧源３７を含んで構成されている。
【００５２】
フリップフロップ３１，３３は、セットリセットタイプのフリップフロップである。クロック生成回路１６の出力であるクロック信号は、フリップフロップ３１のセット端子Ｓ、およびフリップフロップ３３のリセット端子Ｒに入力されている。フリップフロップ３１の出力端子Ｑは、抵抗素子Ｒ１２およびドライバ３２を介して、フリップフロップ３３のセット端子Ｓに接続されている。抵抗素子Ｒ１２とドライバ３２との接続点は、一端が接地されるコンデンサＣ４の他端に接続されている。フリップフロップ３３の出力端子Ｑは、論理積回路３４の入力に接続されている。
【００５３】
コンパレータ３６は、反転入力端子が積分回路１４の出力に接続され、非反転入力端子が定電圧源３７に接続され、出力が論理積回路３４の入力に接続されている。論理積回路３４の出力は、フリップフロップ３１のリセット端子Ｒに接続されるとともに、異常検出回路３０の出力として、論理和回路３９の入力に接続されている。
【００５４】
図１６は、異常検出回路３０を追加したスイッチングレギュレータ回路１ａの動作を説明するためのタイムチャートである。異常検出回路３０がない場合、センス端子４１，４２が抵抗素子Ｒ１の端子に接続されていないオープン状態であると、電流アンプ１２は、負荷２に流れる電流の電流値が「０」であること示す電圧を出力するので、コンデンサＣ２を充電する電流を少なくして、出力ＭＯＳ１１をオンにし続けようとするため、出力電圧が上昇してしまう。
【００５５】
異常検出回路３０は、クロック信号がローレベルからハイレベルに変化した時刻ｔ１から、予め定める時間、たとえば抵抗素子Ｒ１２とコンデンサＣ４とで決まる時定数の時間Ｔ１が経過したとき、積分回路１４の出力の電圧が、予め定める電圧、たとえば定電圧源３７の電圧未満であると、コンパレータ３６はハイレベルの信号（図では「異常検出ＣＭＰ出力」という）を出力する。コンパレータ３６がハイレベルの信号を出力すると、論理積回路３４が開き、フリップフロップ３３の出力端子Ｑからの信号（図では「クロックディレイ回路出力」という）が、論理積回路３４から出力される。フリップフロップ３３の出力端子Ｑの信号は、時刻ｔ１から時間Ｔ１が経過した時点でローレベルからハイレベルに変化するので、異常検出回路３０の出力（図では「異常検出回路出力」という）は、ローレベルからハイレベルに変化し、出力ＭＯＳ１１をオフとする。
【００５６】
図１６に示したタイムチャートでは、センス端子４１，４２がオープン状態でない場合は、図９に示したタイムチャートと同様に、出力ＭＯＳ１１は、破線Ａで示すように、ＰＷＭコンパレータ１５の出力がハイレベルになったときにオンからオフに変化するが、センス端子４１，４２がオープン状態である場合は、異常検出回路３０によって、時刻ｔ１から時間Ｔ１が経過したときに、太い線Ｂで示すように、異常検出回路３０の出力によって、出力ＭＯＳ１１がオンからオフに変化する。
【００５７】
このように、異常検出回路３０を設けることによって、電子回路を集積化したときに発生する外付け部品との接触不良、たとえば端子がオープン状態になるという不良が発生しても、出力ＭＯＳ１１がオン状態のままになることを防止することができる。
【００５８】
スイッチングレギュレータ回路１ａの構成要素の一部が、集積回路装置４０として集積化されているので、スイッチングレギュレータ回路１ａを小さくすることができ、フェイルセーフとすることができる。
【００５９】
また、集積回路装置４０は、スイッチングレギュレータ回路１、強制リセット回路２０が追加されたスイッチングレギュレータ回路１、またはスイッチングレギュレータ回路１ａを含むので、集積回路装置４０の回路規模を小さくすることができ、応答性を速くすることができる。
【００６０】
スイッチングレギュレータ回路１，１ａは、車両に搭載されるナビゲーション装置、オーディオ機器、ビデオ機器および電子制御機器などの電子機器の電源回路として、用いられるだけでなく、直流電源の電圧を変換して定電圧の直流を出力する直流−直流コンバータを用いる車載用以外の電子機器にも適用することができる。したがって、電子機器の回路規模を小さくすることができ、応答性を速くすることができる。
【００６１】
このように、出力ＭＯＳ１１によって、電圧を出力する出力状態および出力しない非出力状態のうちのいずれかに切り換えられ、ダイオードＤ１、コイルＬ１およびコンデンサＣ１によって、出力ＭＯＳ１１から出力される電圧が平滑され、平滑された電圧が負荷２に出力され、電流アンプ１２および抵抗素子Ｒ１，Ｒ６〜Ｒ９によって、出力ＭＯＳ１１からダイオードＤ１、コイルＬ１およびコンデンサＣ１に流れる電流が検出され、電圧エラーアンプ１３、抵抗素子Ｒ２〜Ｒ５および定電圧源１９によって、ダイオードＤ１、コイルＬ１およびコンデンサＣ１から負荷２に出力する電圧が検出される。積分回路１４によって、電流アンプ１２および抵抗素子Ｒ１，Ｒ６〜Ｒ９によって検出される電流に応じて電荷が蓄積され、ＰＷＭコンパレータ１５によって、積分回路１４によって蓄積された電荷による電圧が、電圧エラーアンプ１３、抵抗素子Ｒ２〜Ｒ５および定電圧源１９によって検出された電圧以上になると、出力ＭＯＳ１１による出力を停止するための停止信号が生成される。そして、クロック生成回路１６によって、予め定める周期のクロック信号が生成され、フリップフロップ１７によって、クロック生成回路１６によって生成されるクロック信号に同期して、出力ＭＯＳ１１が出力状態に切り換えられ、ＰＷＭコンパレータ１５によって生成される停止信号に同期して、出力ＭＯＳ１１が非出力状態に切り換えられるとともに、積分回路１４によって蓄積された電荷が放電される。
【００６２】
したがって、回路規模の大きい平均化アンプおよびのこぎり波生成回路を用いる必要がないので、回路規模が小さく、かつ応答性を速くすることができる。
【００６３】
さらに、強制リセット回路２０によって、前記クロック信号の一周期の間に、積分回路１４のコンデンサＣ２によって蓄積された電荷による電圧が、電圧エラーアンプ１３、抵抗素子Ｒ２〜Ｒ５および定電圧源１９によって検出された電圧以上にならないとき、出力ＭＯＳ１１による出力が停止され、フリップフロップ１７によって、強制リセット回路２０によって、論理積回路２４が出力するワンショットパルスが生成されると、積分回路１４のコンデンサＣ２によって蓄積された電荷が放電される。したがって、入力電圧が急低下しても、一周期ごとにコンデンサＣ２に充電されている電荷を放電するので、出力電圧が低下し、スイッチング周波数が低くなることを防止することができる。
【００６４】
さらに、異常検出回路３０によって、フリップフロップ１７によって、前記クロック信号に同期して、出力ＭＯＳ１１を出力状態に切り換えた時点から予め定める時間、たとえば抵抗素子Ｒ１２とコンデンサＣ４とで決まる時定数の時間Ｔ１が経過した時点に、積分回路１４のコンデンサＣ２によって蓄積された電荷による電圧が予め定める電圧、たとえば定電圧源３７の電圧未満であるとき、異常が検出され、フリップフロップ１７によって、異常検出回路３０によって異常が検出されたとき、出力ＭＯＳ１１が非出力状態に切り換えられる。したがって、集積回路装置４０の端子、具体的にはセンス端子４１，４２がオープン状態になるという不良が発生しても、出力ＭＯＳ１１がオン状態のままになることを防止することができる。
【図面の簡単な説明】
【００６５】
【図１】従来の技術によるスイッチングレギュレータ回路９の構成を示す図である。
【図２】電流アンプ１２の出力および電圧エラーアンプ１３の出力の出力波形を示すタイムチャートである。
【図３】平均化アンプ９１の出力の出力波形および出力ＭＯＳ１１のオンオフを示すタイムチャートである。
【図４】平均化アンプ９１の詳細な回路構成を示す図である。
【図５】のこぎり波生成回路９２の詳細な回路構成を示す図である。
【図６】コンパレータ９２１，９２２の詳細な回路構成を示す図である。
【図７】本発明の実施の一形態であるスイッチングレギュレータ回路１の構成を示す図である。
【図８】電流アンプ１２および積分回路１４の詳細な回路構成を示す図である。
【図９】スイッチングレギュレータ回路１の動作を説明するためのタイムチャートである。
【図１０】入力電圧が急低下したときのスイッチングレギュレータ回路１の動作を説明するためのタイムチャートである。
【図１１】スイッチングレギュレータ回路１に追加する強制リセット回路２０の構成を示す図である。
【図１２】強制リセット回路２０の動作を説明するためのタイムチャートである。
【図１３】強制リセット回路２０を追加したスイッチングレギュレータ回路１の動作を説明するためのタイムチャートである。
【図１４】異常検出回路３０を追加したスイッチングレギュレータ回路１ａの構成を示す図である。
【図１５】異常検出回路３０の構成を示す図である。
【図１６】異常検出回路３０を追加したスイッチングレギュレータ回路１ａの動作を説明するためのタイムチャートである。
【符号の説明】
【００６６】
１，１ａ  電源回路
２  負荷
１１  出力ＭＯＳ
１２  電流アンプ
１３  電圧エラーアンプ
１４  積分回路
１５  ＰＷＭコンパレータ
１６  クロック発生回路
１７，２２，２３，３１，３３  フリップフロップ
１８，３２  ドライバ
２０  強制リセット回路
２１  ワンショット回路
２４，３４，２１２  論理積回路
２５，３９  論理和回路
２６，３５  インバータ
３０  異常検出回路
３６  異常検出ＣＭＰ
３７，１３２  定電圧源
４０  集積回路装置
１２１，１２２，９１１，９２５，９３１〜９３３  電流源
１４１  電流源
２１１  ディレイ回路
Ｃ１〜Ｃ４，Ｃ８，Ｃ９  コンデンサ
Ｄ１  ダイオード
Ｌ１  コイル
Ｒ１〜Ｒ１２  抵抗素子
Ｔｒ１〜Ｔｒ９  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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