(57)【要約】【課題】同時サンプリング機能を有する逐次比較型Ａ／Ｄ変換器の回路面積の低減。【解決手段】Ｎチャネルのアナログ信号を同時サンプリングし、Ａ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路であって、Ｎ個の容量主ＤＡＣMDACCA,MDACB,MDACCと、抵抗副ＤＡＣSDACと、Ｎ個のコンパレータCMPA,CMPB,CMPCと、逐次比較制御回路SARP1と、を備え、逐次比較制御回路は、Ｎ個の容量主ＤＡＣおよびＮ個のコンパレータを制御して、Ｎチャネルのアナログ信号のＡＤ変換結果の上位側ビットの値をそれぞれ決定し、抵抗副ＤＡＣおよびＮ個のコンパレータを制御して、Ｎチャネルのアナログ信号のＡＤ変換結果の下位側ビットの値を、それぞれ決定する。【選択図】図４
2010171904.tif 000002
【特許請求の範囲】
【請求項１】
Ｎチャネルのアナログ信号を同時サンプリングし、Ａ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路であって、
Ｎ個の容量主ＤＡＣと、
抵抗副ＤＡＣと、
Ｎ個のコンパレータと、
逐次比較制御回路と、を備え、
前記逐次比較制御回路は、
前記Ｎ個の容量主ＤＡＣおよび前記Ｎ個のコンパレータを制御して、前記Ｎチャネルのアナログ信号のＡＤ変換結果の上位側ビットの値をそれぞれ決定し、
前記抵抗副ＤＡＣおよび前記Ｎ個のコンパレータを制御して、前記Ｎチャネルのアナログ信号のＡＤ変換結果の下位側ビットの値を、それぞれ決定することを特徴とする逐次比較型Ａ／Ｄ変換回路。
【請求項２】
前記抵抗副ＤＡＣは、
抵抗ストリングと、
一方の端子が前記抵抗ストリングの接続ノードに接続され、他方の端子が前記抵抗副ＤＡＣの出力に接続された複数のスイッチからなる組と、を備えることを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換回路。
【請求項３】
前記抵抗副ＤＡＣの出力は、前記Ｎ個の容量主ＤＡＣに共通に接続されることを特徴とする請求項２に記載の逐次比較型Ａ／Ｄ変換回路。
【請求項４】
前記抵抗副ＤＡＣは、前記複数のスイッチからなる組を複数組有し、
各組の前記複数のスイッチの他方の端子は、前記Ｎ個の容量主ＤＡＣにそれぞれ接続され、
前記複数のスイッチからなる組の数が前記Ｎより小さい場合には、前記複数の組の一部の前記複数のスイッチの他方の端子は、前記Ｎ個の容量主ＤＡＣの一部に共通に接続されることを特徴とする請求項３に記載の逐次比較型Ａ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関し、特に複数のアナログ信号を同時にサンプリングする機能を有する逐次比較型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
逐次比較型Ａ／Ｄ変換器は、比較的単純な回路構成で実現でき、ＣＭＯＳプロセスとの整合性が高く、比較的安価に製造可能であり、比較的高速な変換時間を達成できるという特徴を有するため、多くの用途で広く用いられている。例えば、近年モータを稼動させるために高度な電子制御技術が用いられるようになり、その重要な要素部品として逐次比較型Ａ／Ｄ変換器が用いられることがある。
【０００３】
モータ制御などの応用においては、Ａ／Ｄ変換器はフィードバックループの中で使用される。逐次比較型Ａ／Ｄ変換器は、レイテンシが比較的小さく、入力アナログデータと出力データが直接対応しているという特性を有しており、このような応用に適している。他のＡ／Ｄ変換方式，例えば，ΔΣ型は、入力アナログデータと出力データが直接対応していないため、このような応用には適していない。
【０００４】
逐次比較型Ａ／Ｄ変換器のうちでダブルステージ型のものは、高分解能のＡ／Ｄ変換器を比較的小さな実装面積で実現することができる。ダブルステージ型の逐次比較型Ａ／Ｄ変換器は、上位ビット側の値を決定するための主ＤＡＣと、下位ビット側の値を決定するための副ＤＡＣと、を有する。主ＤＡＣおよび副ＤＡＣとしては、容量アレイまたは抵抗アレイが使用され、それらを組み合わせて使用する場合もある。実施形態の逐次比較型Ａ／Ｄ変換器は、主ＤＡＣとして容量アレイを、副ＤＡＣとして抵抗アレイを使用する逐次比較型Ａ／Ｄ変換器である。
【０００５】
図１は、主ＤＡＣとして容量アレイを、副ＤＡＣとして抵抗アレイを使用する１０ビット逐次比較型Ａ／Ｄ変換器の回路例を示す図である。
【０００６】
図１の逐次比較型Ａ／Ｄ変換器は、容量アレイＣ０‘，Ｃ０−Ｃ４およびスイッチアレイＳＭ‘，ＳＭ０−ＳＭ４を含む主ＤＡＣ（ＤＭＡＩＮ）と、抵抗アレイＲＳ０，ＲＳ１，…，ＲＳ３１およびスイッチアレイＳＳ０，ＳＳ１，…，ＳＳ３１を含む副ＤＡＣ（ＤＳＵＢ）と、コンパレータＣＭＰと、逐次比較制御回路（ＳＡＲ  ＬＯＧＩＣ）ＳＡＲと、を有する。逐次比較型Ａ／Ｄ変換器は、入力電圧Ｖｉｎをサンプリングし、主ＤＡＣを使用して上位５ビットの値を決定した後、副ＤＡＣを使用して下位５ビットの値を決定する。
【０００７】
図１の逐次比較型Ａ／Ｄ変換器の構成および動作については広く知られているので、ここではこれ以上の詳しい説明を省略する。
【０００８】
図１の逐次比較型Ａ／Ｄ変換器において、容量主ＤＡＣは、アナログ信号をサンプリングして保持する役割と、変換時にＡ／Ｄ変換を行う役割を担っている。
【０００９】
モータ制御の応用などでは、Ａ／Ｄ変換を行う際に、複数チャネルの信号の同時サンプリング、つまり複数のアナログ信号の同時刻の値をサンプリングしてＡ／Ｄ変換することが必要となる場合がある。複数チャネルの同時サンプリングを実現する方法として、必要なチャネル数分のＡ／Ｄ変換器を準備しておく単純な方法(第１の方法)と、必要なチャネル数分のサンプルホールド回路と１つのA/D変換器を準備しておく方法(第２の方法)があった。
【００１０】
図２は、第１の方法を用いて、３チャネル同時サンプリングを行う場合の回路構成を示す図である。図２の回路は、３個の逐次比較型Ａ／Ｄ変換器ＡＤＣＡ，ＡＤＣＢ，ＡＤＣＣを有し、各逐次比較型Ａ／Ｄ変換器は、図１に示した構成を有する。
【００１１】
逐次比較型Ａ／Ｄ変換器は、容量主ＤＡＣの面積が大きいため、１つ分のＡ／Ｄ変換器の面積が比較的大きい。そのため、図２の回路構成は、面積が比較的大きなＡ／Ｄ変換器が必要チャネル数と同じ数必要であり、シリコン面積が大きく、製造コストが高いという問題があった。
【００１２】
図３は、第２の方法を用いて、３チャネル同時サンプリングを行う場合の回路構成を示す図である。図３の回路は、３個のサンプルホールド回路（Ｓ／Ｈ）ＳＨＡ，ＳＨＢ，ＳＨＣと、スイッチＳＤと、１個の逐次比較型Ａ／Ｄ変換器ＡＤＣとを有し、逐次比較型Ａ／Ｄ変換器ＡＤＣは、図１に示した構成を有する。
【００１３】
図３の回路構成は、Ａ／Ｄ変換器は１個のみを有するが、サンプルホールド回路をチャネル数分有することが必要である。サンプルホールド回路では容量素子が使用されるが、この容量素子はＡ／Ｄ変換器における容量主ＤＡＣとほとんど同じ面積が必要であり、図３の回路構成も、面積が大きく，製造コストが高い問題があった。
【００１４】
さらに、図３のサンプルホールド回路は、ＡＤＣがサンプリングする際に、主ＤＡＣへ電荷を供給する必要があるためアンプが用いられる。このアンプは、通常電源レール(rail)付近の電圧を増幅することができないため、サンプルホールド回路も電源レール付近の入力信号を処理できず、入力電圧範囲が狭まる制約が生じる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００４−３２０８９号公報
【特許文献２】特開２００４−８００７５号公報
【特許文献３】特開２００７−１４２８６３号公報
【特許文献４】特公平７−６１０１９号公報
【特許文献５】特開２００６−５４６８４号公報
【非特許文献】
【００１６】
【非特許文献１】“Linear Technology Chronicle モータ/モーション制御”, リニアテクノロジ社アプリケーションノートVol.13 No.3
【非特許文献２】”Sensorless Field Oriented Control of PMSM Motors”, Microchip Technology社アプリケーションノート, AN1078
【非特許文献３】”dsPIC30F6010A/6015 Data Sheet”, Microchip Technology社データシート
【非特許文献４】Murray. A, Hare. B, Hirao. A, “Resolver Position Sensing System with Integrated Fault Detection for Automotive Application”, Proceedings of IEEE Sensors 2002, pp864-869.
【非特許文献５】“12-bit R/D Converter with Reference Oscillator”, ADS2S1200 Data Sheet, Analog Devices, Norwood, MA 2002.
【発明の概要】
【発明が解決しようとする課題】
【００１７】
以上説明したように、複数同時サンプリングの逐次比較型Ａ／Ｄ変換器は、チャネル数が増加するとそれに応じて回路面積が増加するという問題があった。
【００１８】
そのため、同時サンプリング可能な複数のチャネル数を有し、小さな回路面積で、広い入力電圧範囲を有する逐次比較型Ａ／Ｄ変換器が要望されていた。
【課題を解決するための手段】
【００１９】
実施形態の逐次比較型Ａ／Ｄ変換器は、必要なチャネル数分の容量主ＤＡＣおよびコンパレータと、少なくとも１個の抵抗副ＤＡＣと、少なくとも１個のコンパレータと、を備え、抵抗副ＤＡＣおよびコンパレータは各チャネルの逐次変換で共通に使用する。容量主ＤＡＣは、複数チャネルのアナログ入力を同時にサンプリングして保持し、抵抗副ＤＡＣやコンパレータを使用する逐次変換は順番に行う。
【発明の効果】
【００２０】
実施形態によれば、同時サンプリング機能を有する逐次比較型Ａ／Ｄ変換器の回路面積を低減できる。
【図面の簡単な説明】
【００２１】
【図１】図１は、主ＤＡＣとして容量アレイを、副ＤＡＣとして抵抗アレイを使用する１０ビット逐次比較型Ａ／Ｄ変換器の回路例を示す図である。
【図２】図２は、従来の逐次比較型Ａ／Ｄ変換器で同時サンプリングを行う場合の回路例を示す図である。
【図３】図３は、従来の逐次比較型Ａ／Ｄ変換器で同時サンプリングを行う場合の他の回路例を示す図である。
【図４】図４は、第１実施形態の複数チャネル同時サンプリング機能を有する逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【図５】図５は、第１実施形態の逐次比較型Ａ／Ｄ変換器の構成をより詳細に示す図である。
【図６】図６は、第１実施形態の逐次比較型Ａ／Ｄ変換器におけるＡ／Ｄ変換のタイミングを示すタイムチャートである。
【図７】図７は、第１実施形態の逐次比較型Ａ／Ｄ変換器におけるＡ／Ｄ変換のタイミングをより詳細に示すタイムチャートである。
【図８】図８は、第１実施形態の逐次比較型Ａ／Ｄ変換器におけるＡ／Ｄ変換のタイミングをより詳細に示すタイムチャートである。
【図９】図９は、第１実施形態の逐次比較型Ａ／Ｄ変換器におけるＡ／Ｄ変換のタイミングをより詳細に示すタイムチャートである。
【図１０】図１０は、第１実施形態の逐次比較型Ａ／Ｄ変換器の容量ＤＡＣの回路例を示す図である。
【図１１】図１１は、第１実施形態の逐次比較型Ａ／Ｄ変換器の抵抗ＤＡＣの回路例を示す図である。
【図１２】図１２は、第１実施形態の逐次比較型Ａ／Ｄ変換器のコンパレータの回路例を示す図である。図１４の発明の回路の回路例を示す図である。
【図１３】図１３は、第１実施形態の逐次比較型Ａ／Ｄ変換器の逐次比較制御回路の回路例である。
【図１４】図１４は、第１実施形態の逐次比較型Ａ／Ｄ変換器の逐次比較制御回路の回路例を示す図である。
【図１５】図１５は、図１３および図１４の逐次比較制御回路の動作タイミングを示すタイムチャートある。
【図１６】図１６は、図１３および図１４の逐次比較制御回路の動作タイミングを示すタイムチャートある。
【図１７】図１７は、第１実施形態の逐次比較型Ａ／Ｄ変換器の逐次比較制御回路の回路例を示す図である。
【図１８】図１８は、第１実施形態の逐次比較型Ａ／Ｄ変換器の逐次比較制御回路の回路例を示す図である。
【図１９】図１９は、第１実施形態の逐次比較型Ａ／Ｄ変換器の逐次比較制御回路の回路例を示す図である。
【図２０】図２０は、第１実施形態の逐次比較型Ａ／Ｄ変換器の動作波形を示す図である。
【図２１】図２１は、第１実施形態の逐次比較型Ａ／Ｄ変換器の動作波形を示す図である。
【図２２】図２２は、第１実施形態の逐次比較型Ａ／Ｄ変換器の動作波形を示す図である。
【図２３】図２３は、第１実施形態の逐次比較型Ａ／Ｄ変換器の回路規模の削減効果を示す従来例との比較表を示す図である。
【図２４】図２４は、第２実施形態の複数チャネル同時サンプリング機能を有する逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【図２５】図２５は、第２実施形態の逐次比較型Ａ／Ｄ変換器におけるＡ／Ｄ変換のタイミングを示すタイムチャートである。
【図２６】図２６は、第３実施形態の複数チャネル同時サンプリング機能を有する逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【図２７】図２７は、第３実施形態の逐次比較型Ａ／Ｄ変換器におけるＡ／Ｄ変換のタイミングを示すタイムチャートである。
【図２８】図２８は、実施形態の逐次比較型Ａ／Ｄ変換器を、永久磁石同期モータをベクトル制御によって駆動するシステムに適用した場合の構成を示す図である。
【図２９】図２９は、実施形態の逐次比較型Ａ／Ｄ変換器を、誘導モータをベクトル制御によって駆動するシステムに適用した場合の構成を示す図である。
【図３０】図３０は、実施形態の逐次比較型Ａ／Ｄ変換器を、レゾルバによる角度検出を行うシステムに適用した場合の構成を示す図である。
【発明を実施するための形態】
【００２２】
図４は、第１実施形態の３チャネル同時サンプリング可能な逐次比較型Ａ／Ｄ変換器の概略構成を示す機能ブロック図である。
【００２３】
図４に示すように、第１実施形態の逐次比較型Ａ／Ｄ変換器は、３個の主ＤＡＣ（ＭＡＩＮ  ＤＡＣ）ＭＤＡＣＡ，ＭＤＡＣＢ，ＭＤＡＣＣと、３個のコンパレータＣＭＰＡ，ＣＭＰＢ，ＣＭＰＣと、１個の副ＤＡＣ（ＳＵＢ  ＤＡＣ）ＳＤＡＣと、３個のコンパレータの出力を選択して逐次比較制御回路（ＳＡＲ  ＬＯＧＩＣ）ＳＡＲＰ１と、３個のコンパレータの出力を選択して逐次比較制御回路に供給するセレクタ（Ｓｅｌｅｃｔｏｒ）ＳＥＬと、を有する。
【００２４】
図４において、ＶＩＮＡ，ＶＩＮＢ，ＶＩＮＣはＡからＣの３チャネルのアナログ入力信号を、ＣＭＰＡＯ，ＣＭＰＢＯ，ＣＭＰＣＯはコンパレータＣＭＰＡ，ＣＭＰＢ，ＣＭＰＣの出力を、ＤＯはＡ／Ｄ変換した１０ビットのデジタル信号を示す。３個の主ＤＡＣと３個のコンパレータは、それぞれ対をなす。
【００２５】
図４において、逐次比較制御回路ＳＡＲＰ１に入力される制御信号は、以下の通りである。ＣＬＫはクロック信号を、ＣＳＴＡＲＴは逐次変換の実行を指示するための信号を、ＳＡＭＰＬＥＸＡ〜ＳＡＭＰＬＥＣはＡ〜Ｃチャネルのサンプリングの実行を指示するための信号を、ＡＤＭＶＡ〜ＡＤＭＶＣはＡ〜ＣチャネルのＡ／Ｄ変換器が動作するように指示するための信号（コンパレータを動作させるための制御信号）を、ＳＥＬＡ〜ＳＥＬＣはセレクタの選択状態を指示するための信号を、ＡＤＭＶＸはＡ／Ｄ変換器が動作するように指示するための信号（ＳＤＡＣを動作させるための制御信号）を示す。
【００２６】
図５は、第１実施形態の逐次比較型Ａ／Ｄ変換器において、３個の主ＤＡＣ、３個のコンパレータおよび副ＤＡＣの部分の回路構成をより詳細に示す図である。各主ＤＡＣおよび各コンパレータは同様の構成を有するので、Ａチャネルの主ＤＡＣＡおよびコンパレータＣＭＰＡについて説明する。
【００２７】
ＤＡＣＡは、２進加重された容量素子ＣＡ０’，ＣＡ０，ＣＡ１，…，ＣＡ４と、容量素子のボトムプレート(下端)に接続され、主制御デジタルコードＤＭＡＩＮＡにより制御されるスイッチＳＭＡ０’，ＳＭＡ０，ＳＭＡ１，…，ＳＭＡ４と、を有する。容量素子ＣＡ０’，ＣＡ０，ＣＡ１，…，ＣＡ４のトッププレートはノードＴＯＰに共通に接続される。容量素子ＣＡ０’，ＣＡ０，ＣＡ１，…，ＣＡ４は、２進加重された容量値を有する。つまり、Ｃを容量値とすると、ＣＡ０’，ＣＡ０の容量値は１Ｃ、ＣＡ１の容量値は２Ｃ、ＣＡ２の容量値は４Ｃ、ＣＡ３の容量値は８Ｃ、ＣＡ４の容量値は１６Ｃである。容量素子ＣＡ０’，ＣＡ０を除く容量素子ＣＡ１，…，ＣＡ４は、たとえば、容量値が１Ｃの単位容量素子を対応する個数接続して実現される。
【００２８】
スイッチＳＭＡ０’，ＳＭＡ０，ＳＭＡ１，…，ＳＭＡ４は、容量素子ＣＡ０’，ＣＡ０，ＣＡ１，…，ＣＡ４のボトムプレートを、ＤＭＡＩＮＡの対応ビットが“１”の時にＡ／Ｄ変換の基準電圧Ｖｒｅｆに、“０”の時にＧＮＤに接続する。また、スイッチＳＭＡ０’，ＳＭＡ０，ＳＭＡ１，…，ＳＭＡ４は、サンプリング時には、ＤＭＡＩＮＡにかかわらず、容量素子ＣＡ０’，ＣＡ０，ＣＡ１，…，ＣＡ４のボトムプレートを、Ａチャネルの入力端子に接続する。例えば、ＤＭＡＩＮ＝１００００の時には，ＳＭＡ４がＶｒｅｆに接続され、ＳＭ３〜ＳＭ０，ＳＭ０’はＧＮＤに接続される。
【００２９】
ＣＭＰＡには、その入出力間にスイッチＳＣＡ設けられている。
【００３０】
副ＤＡＣは、ＶｒｅｆとＧＮＤ間に直列に接続された３２個の抵抗ＲＳ０，ＲＳ１，…，ＲＳ３１からなる抵抗ストリングと、抵抗の接続ノードと副ＤＡＣ出力ＶＳＵＢの間に接続され、副制御デジタルコードＤＳＵＢにより制御される３１個のスイッチＳＳ０，ＳＳ１，…，ＳＳ３１と、を有する。副制御デジタルコードＤＳＵＢは、デジタルバイナリコードで、コード値に応じてスイッチＳＳ０，ＳＳ１，…，ＳＳ３１のいずれかが接続され、接続されたノードの電圧が副ＤＡＣ出力ＶＳＵＢに出力される。図５の例では、ＶＳＵＢ＝（ＤＳＵＢ値／３２））×Ｖｒｅｆの関係になる。例えば、ＤＳＵＢ＝１００００（２進）＝１６（１０進）の時には、ＶＳＵＢ＝（１／２）Ｖｒｅｆが出力される。
【００３１】
なお、以下の説明において、特に断らない限り、Ｃで始まる素子名称は容量素子を、Ｓで始まる素子名称はスイッチを、Ｒで始まる素子名称は抵抗を、ＳＡＲで始まる素子名称は逐次比較制御論理回路を、示すものとし、説明を省略する場合がある。
【００３２】
まず、主ＤＡＣＡ、ＣＭＰＡおよび副ＤＡＣを使用した逐次Ａ／Ｄ変換処理について説明する。
【００３３】
Ａ／Ｄ変換は、アナログ信号のサンプリング、逐次変換の順に行われる。サンプリングを行う場合には、まず主ＤＡＣのスイッチＳＭＡ０’，ＳＭＡ０，ＳＭＡ１，…，ＳＭＡ４を全てＶＩＮＡに接続し、スイッチＳＣＡを閉じる。スイッチＳＭＡ０’，ＳＭＡ０，ＳＭＡ１，…，ＳＭＡ４をＶＩＮＡに接続することにより、容量アレイのボトムプレートはＶＩＮＡと同じ電位となる。スイッチＳＣＡを閉じることにより、容量アレイのトッププレートは電源電圧の１／２程度の電位となる。すなわち、容量アレイにアナログ入力電圧ＶＩＮＡに応じた電荷が蓄えられる。次に、ＳＣＡを開くことにより、蓄えた電荷が容量アレイに保持される。
【００３４】
スイッチＳＣＡを開いた状態で、ＤＭＡＩＮＡ＝１００００（２進）とし、ＳＭ０’をＧＮＤに接続する。すると、容量アレイのトッププレートの電位が変化し、コンパレータによってデジタル値の１か０と判定される。トッププレートの電位が上昇した場合には、ＤＭＡＩＮＡの最上位ビットを０に、下降した場合にはＤＭＡＩＮＡの最上位ビットを１にする。次に、ＤＭＡＩＮＡの上から２ビット目を１とする。すると、トッププレートの電位が変化し、コンパレータＣＭＰＡによってデジタル値の１か０と判定される。トッププレートの電位が上昇した場合には、ＤＭＡＩＮＡの上から２ビット目を０に、下降した場合にはＤＭＡＩＮＡの上から２ビット目を１にする。このような操作を、ＤＭＡＩＮＡの最下位ビットを決定するまで逐次行う。ＤＭＡＩＮＡの値が求まった後、ＳＭＡ０‘をＶＳＵＢに接続し、ＤＳＵＢにおいてもＤＭＡＩＮＡ同様に最下位まで逐次比較を行う。最後に得られたＤＭＡＩＮＡとＤＳＵＢを並べて表記した値が、ＶＩＮＡに対応するデジタル値である。例えば、ＤＭＡＩＮＡ＝１００００、ＤＳＵＢ＝００００１の場合ならば、ＶＩＮＡに対応するデジタル値は、１００００００００１である。以上説明した操作を行うことにより、Ａ／Ｄ変換処理が行われる。
【００３５】
なお、ＤＭＡＩＮＡおよびＤＳＵＢの各ビット値を決定する場合、処理時間を短縮するために、「二分探索」法が使用される。これについては広く知られているので、説明は省略する。
以上の操作は、入力アナログ信号の信号電圧に相当するデジタルコードを、二分探索によって探索することに相当する。
【００３６】
ここで、サンプリング時に容量ＤＡＣに蓄えられる電荷と、逐次比較時のトッププレート電位の関係をより詳細に説明する。
【００３７】
サンプリング時のトッププレートＴＯＰＡの電位は、インバータＣＭＰＡの論理しきい値ＶＴＬとなっている。ＴＯＰＡの電位がＣＭＰＡの論理しきい値ＶＴＬとなっている状態で、図５のスイッチＳＭＡ０’，ＳＭＡ０，ＳＭＡ１，…，ＳＭＡ４を操作し、ＣＡ０’、ＣＡ０，ＣＡ１，…，ＣＡ４のボトムプレートをＶＩＮＡに接続する。このようにして、ノードＴＯＰＡの電位を論理しきい値電圧ＶＴＬにするとともに、容量ＣＡ０’，ＣＡ０からＣＡ４の一端にアナログ入力信号の電位ＶＩＮＡを供給することによりアナログ入力信号の電位ＶＩＮＡのサンプリングが行われ、容量ＣＡ０’，ＣＡ０からＣＡ４は、ＶＩＮＡに応じて充電される。
【００３８】
ここで、サンプリング動作において、容量ＣＡ０’，ＣＡ０からＣＡ４に蓄積される電荷Ｑは、次式（１）で表される。
【００３９】
Ｑ＝−３２Ｃ（ＶＩＮＡ−ＶＴＬ）    …（１） 
サンプリング動作が終了した後、逐次比較型Ａ／Ｄ変換器は、比較動作を行い、デジタルデータのＭＳＢから下位側の方向に１ビット毎に値を順次決定していく。
【００４０】
図５の逐次比較制御回路ＳＡＲは、ノードＴＯＰＡの電位が、上述したサンプリング動作により容量ＣＡ０’，ＣＡ０からＣＡ４に蓄積された電荷を容量ＣＡ０’，ＣＡ０からＣＡ４に再分配することにより決定されるように、図５のスイッチＳＣＡをＯＦＦ（開放）とする。なお、以下の説明では、容量ＣＡ０’，ＣＡ０からＣＡ４に蓄えた電荷を容量ＣＡ０’，ＣＡ０からＣＡ４に再分配することを「電荷の再分配」と称す。さらに、逐次比較制御回路ＳＡＲは、制御信号によりスイッチＳＭＡ０‘，ＳＭ０からＳＭ４を制御して、容量ＣＡ０’の一端をグランド（ＧＮＤ）に対して接続する。また、逐次比較制御回路ＳＡＲは、容量ＣＡ０からＣＡ４の一端が電源ＶｒｅｆあるいはＧＮＤに対してそれぞれ選択的に接続されるように制御信号よりスイッチＳＭＡ０‘，ＳＭＡ０からＳＭＡ４を適宜制御する。
【００４１】
また抵抗副ＤＡＣのスイッチＳＳ０からＳＳ３１を制御してＶＳＵＢの電位を決定する。
【００４２】
上位５ビットの値を決定する動作を説明する。図５のＡ／Ｄ変換回路は、まず容量ＤＡＣにより上位５ビットを決定し、その後抵抗ＤＡＣにより下位５ビットの値を決定し、合計１０ビットのデジタルデータを得るＡ／Ｄ変換回路として働く。上位５ビットを決定する間は、ＶＳＵＢの値はＧＮＤ電位となっている。
【００４３】
上位５ビットの値を決定する比較動作で、容量ＣＡ０’，ＣＡ０からＣＡ４において一端が電源Ｖｒｅｆに接続される（容量ＣＡ０’，ＣＡ０からＣＡ４の一端にリファレンス電位Ｖｒｅｆが供給される）容量の合成容量値をｍＣ（電源端子ＶｒｅｆあるいはグランドＧＮＤに対して選択的に接続され得る容量は、容量ＣＡ０からＣＡ４であるので、ｍは０から３１の整数）と仮定する。このとき、容量ＣＡ０’，ＣＡ０からＣＡ４にて、一端がグランドに対して接続される容量の合成容量値は、（３２−ｍ）Ｃになる。なお、コンパレータＣＭＰＡの入力容量や配線の寄生容量は、説明を簡単にするために無視している。
【００４４】
上記式（１）で示される電荷Ｑが保存されるとして、電荷の再分配によるノードＴＯＰＡの電位がＶｘになったとする。このとき、容量ＣＡ０’，ＣＡ０からＣＡ４のトッププレートＴＯＰＡに蓄積される電荷Ｑは、次式（２）で表される。
【００４５】
Ｑ＝−ｍＣ（Ｖｒｅｆ−Ｖｘ）＋（３２−ｍ）Ｃ（Ｖｘ）    …（２） 
この式（２）の電荷と（１）の電荷は等しいので，この条件から電荷の再分配後のノードＴＯＰＡの電位Ｖｘが、式（３）に示すように求まる。
【００４６】
Ｖｘ＝［（ｍ／３２）Ｖｒｅｆ−ＶＩＮＡ］＋ＶＴＬ    …（３）
上記式（３）から明らかなように、ノードＴＯＰＡの電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かをコンパレータＣＭＰＡにて判定することで，アナログ入力信号の電位Ｖｉｎが、リファレンス電位Ｖｒｅｆを32分割した中の任意の電位（ｍ／３２）Ｖｒｅｆより高いか低いかを判定することができる。ＶＩＮＡと（１／２）Ｖｒｅｆを最初に比較し、ＶＩＮＡが（１／２）Ｖｒｅｆより大きかった場合には、ＶＩＮＡと（３／４）Ｖｒｅｆを比較し、ＶＩＮＡが（１／２）Ｖｒｅｆより小さかった場合には、ＶＩＮＡと（１／４）Ｖｒｅｆを比較する。このような処理を繰り返すことにより、５ビットデータの上位側から値を決定していくことができる。
【００４７】
容量ＤＡＣにより上位５ビットのデータを決定した後、抵抗ＤＡＣにより下位５ビットのデータを決定する。以下、抵抗副ＤＡＣで下位５ビットのデータを決定する動作について説明する。
【００４８】
容量ＣＡ０’，ＣＡ０からＣＡ４の合計容量３２Ｃに対して、１／３２の大きさＣの容量を持つＣＡ０’のボトムプレートＶＳＵＢの電位を、５ビット抵抗ＤＡＣを用いて、Ｖｒｅｆ／３２刻みで変化させる。これにより、ＴＯＰＡの電位をＶｒｅｆ／１０２４刻みで変化させることができる。
【００４９】
例えば、容量ＣＡ０からＣＡ４において一端が電源Ｖｒｅｆに接続される（容量ＣＡ０からＣＡ４の一端にリファレンス電位Ｖｒｅｆが供給される）容量の合成容量値をｍＣ（ｍは０から３１の整数）と仮定する。このとき、容量ＣＡ０からＣＡ４にて一端がグランドに対して接続される容量の合成容量値は、（３１−ｍ）Ｃになる。さらに、ＣＡ０’のボトムプレートの電位を、ｎＶｒｅｆ／３２（ｎは０から３１の整数）とする。なお，コンパレータＣＭＰＡの入力容量や配線の寄生容量は、説明を簡単にするために無視している。
【００５０】
このとき，電荷の再分配により定まるＴＯＰＡの電位を求める。上記式（１）で示される電荷Ｑが保存されるとして、電荷の再分配によるノードＴＯＰＡの電位がＶｘになったとする。このとき、容量ＣＡ０’，ＣＡ０からＣＡ４のトッププレートに蓄積される電荷Ｑは、次式（４）で表される。
【００５１】
Ｑ＝−ｍＣ（Ｖｒｅｆ−Ｖｘ）＋（３１−ｍ）Ｃ（Ｖｘ）−Ｃ（ｎＶｒｅｆ／３２−Ｖｘ）    …（４）
この式（４）の電荷と式（１）の電荷は等しいので、この条件から電荷の再分配後のノードＴＯＰＡの電位Ｖｘが、式（５）および式（６）に示すように求まる。
【００５２】
Ｖｘ＝［（ｍ／３２）Ｖｒｅｆ＋（ｎ／１０２４）Ｖｒｅｆ−Ｖｉｎ］＋ＶＴＬ    …（５）
Ｖｘ＝（（３２ｍ／１０２４）Ｖｒｅｆ＋（ｎ／１０２４）Ｖｒｅｆ−ＶＩＮＡ）＋ＶＴＬ    …（６）
上記式（５）および式（６）から明らかなように、ノードＴＯＰＡの電位Ｖｘが論理しきい値電圧ＶＴＬより高いか否かをコンパレータにて判定することで、アナログ入力信号の電位ＶＩＮＡが、リファレンス電位ＶＲＥＦを１０２４分割した中の任意の電位（（３２ｍ＋ｎ）／１０２４）Ｖｒｅｆより高いか低いかを判定することができる。容量ＤＡＣによる上位５ビットの決定の動作と同様に、２分検索によりＶＩＮＡの値の範囲を１／２にせばめていくことで、下位５ビットデータの上位側から値を決定していくことができる。このような原理により、アナログ信号をデジタル値に変換する動作が実現される。
【００５３】
なお、Ａチャネルのアナログ入力信号のＡ／Ｄ変換について説明したが、ＢおよびＣチャネルについても同様である。Ｂチャネルのアナログ入力信号は、容量ＭＤＡＣＢとコンパレータＣＭＰＢと抵抗副ＳＤＡＣを使用して行われる。Ｃチャネルのアナログ入力信号は、容量ＭＤＡＣＸＣとコンパレータＣＭＰＣと抵抗副ＳＤＡＣを使用して行われる。
【００５４】
第１実施形態の逐次比較型Ａ／Ｄ変換器は、以下のようにして３チャネル同時サンプリングのＡ／Ｄ変換の機能を実現する。
【００５５】
まず、３個の主ＤＡＣのスイッチＳＭＡ０‘，ＳＭＡ０，ＳＭＡ１，…，ＳＭＡ４と、ＳＭＢ０‘，ＳＭＢ０，ＳＭＢ１，…，ＳＭＢ４と、ＳＭＣ０‘，ＳＭＣ０，ＳＭＣ１，…，ＳＭＣ４を、それぞれＶＩＮＡ，ＶＩＮＢ，ＶＩＮＣに接続する。それと同時に、ＳＣＡ，ＳＣＢ，ＳＣＣを全て閉じる。これにより、ＣＡ０’，ＣＡ０，ＣＡ１，…，ＣＡ４の下端にはＶＩＮＡが、ＣＢ０’，ＣＢ０，ＣＢ１，…，ＣＢ４の下端にはＶＩＮＢが、ＣＣ０’，ＣＣ０，ＣＣ１，…，ＣＣ４の下端にはＶＩＮＣが印加され、ＴＯＰＡ，ＴＯＰＢ，ＴＯＰＣの電位はおおよそ電源電圧の１／２となる。
【００５６】
次に、スイッチＳＣＡ，ＳＣＢ，ＳＣＣを同時に開くと、それぞれの容量アレイに蓄えられた電荷は逃げることができず、ホールド状態にできる。ＳＣＡ，ＳＣＢ，ＳＣＣは同時に開くため、ＶＩＮＡ，ＶＩＮＢ，ＶＩＮＣの同一時刻の信号が保持され、同時サンプリングが行われる。
【００５７】
同時サンプリングを行った後、セレクタＳＥＬをＣＭＰＡの選択をする状態にすることにより、ＳＡＲＰ１にＣＭＰＡの出力が伝わるよう設定する。ＣＭＰＡの出力をＳＡＲＰ１へ送り，ＳＡＲＰ１によってＳＭＡ０‘，ＳＭＡ０，ＳＭＡ１，…，ＳＭＡ４と、ＳＳ０，ＳＳ１， …，ＳＳ３１を制御し、逐次変換を実行する。このとき、スイッチＳＭＢ０‘，ＳＭＢ０，ＳＭＢ１，…，ＳＭＢ４および，スイッチＳＭＣ０‘，ＳＭＣ０，ＳＭＣ１，…，ＳＭＣ４はホールド状態を保つよう回路が構成されているものとする．逐次比較制御回路ＳＡＲＰ１は、これら特有の制御機能を実現する。逐次変換は、前述の二分探索の手法を用いて行う。逐次変換を終了すると、ＶＩＮＡをデジタル変換したデジタル信号が得られ、ＤＯへ出力される。
【００５８】
ＶＩＮＡの逐次変換が終了した後、セレクタＳＥＬをＣＭＰＢの選択をする状態にすることにより、ＳＡＲＰ１にＣＭＰＢの出力が伝わるよう設定する。ＣＭＰＢの出力をＳＡＲＰ１へ送り、ＳＡＲＰ１によってＳＭＢ０‘，ＳＭＢ０，ＳＭＢ１，…，ＳＭＢ４と、ＳＳ０，ＳＳ１， …，ＳＳ３１を制御し、逐次変換を実行する。このとき，スイッチＳＭＣ０‘，ＳＭＣ０，ＳＭＣ１，…，ＳＭＣ４はホールド状態を保つよう回路が構成されているものとする。これら変換の動作は、先に説明したＶＩＮＡの逐次比較型Ａ／Ｄ変換と同様であり、詳細な説明は省略する。逐次変換を終了すると、ＶＩＮＢをデジタル変換したデジタル信号が得られ、ＤＯへ出力される。
【００５９】
ＶＩＮＢの逐次変換が終了した後、ＳＥＬをＣＭＰＣの選択をする状態とすることにより、ＳＡＲＰ１にＣＭＰＣの出力が伝わるように設定する。ＣＭＰＣの出力をＳＡＲＰ１へ送り、ＳＡＲＰ１によってスイッチＳＭＣ０‘，ＳＭＣ０，ＳＭＣ１，…，ＳＭＣ４と、ＳＳ０，ＳＳ１， …，ＳＳ３１を制御し、逐次変換を実行する。これら変換の動作は、前述の逐次比較型Ａ／Ｄ変換と同様なので、詳細な説明は省略する。逐次変換を終了すると、ＶＩＮＣをデジタル変換したデジタル信号が得られ、ＤＯへ出力される。
【００６０】
以上説明した動作により、３チャネルの同時サンプリング機能が実現できる。
【００６１】
図６は、第１実施形態において、サンプリングと逐次変換がどのような順序で処理されるかを説明した図である。図６において、Ｓａｍｐｌｅはサンプリング期間を、Ｈｏｌｄはサンプリングした電荷を保持している期間を、Ｃｏｎｖｅｒｔは逐次変換を実行している期間を示す。図６の横軸は時間を示している。
【００６２】
第１の実施形態では、ＡチャネルとＢチャネルとＣチャネルを同時にサンプリングし、その後でＡチャネルの逐次変換を実行する。その間、ＢチャネルとＣチャネルはホールド状態としておく。Ａチャネルの逐次変換が終了した後、Ｂチャネルの逐次変換を実行する。その間、Ｃチャネルはホールド状態を続けるが、Ａチャネルはすでにデジタル変換が済んでいるので、ホールド状態としなくても良い。Ｂチャネルの逐次変換が終了した後、Ｃチャネルの逐次変換を実行する。その間，ＡチャネルとＢチャネルはすでにデジタル変換が済んでいるので、ホールド状態としなくても良い。つまり、第１実施形態では、逐次変換は１チャネルずつ３回行う。
【００６３】
図２に示した従来の３チャネルの同時サンプリングの逐次比較型Ａ／Ｄ変換器は、３個の抵抗ＤＡＣ、３個の逐次比較制御回路を必要としたが、第１実施形態の逐次比較型Ａ／Ｄ変換器は、抵抗ＤＡＣおよび逐次比較制御回路をそれぞれ１個備えるだけであり、回路面積を削減でき、消費電流を低減することができる。
【００６４】
図３に示した従来の３チャネルの同時サンプリングの逐次比較型Ａ／Ｄ変換器は、３個のサンプルホールド回路と，１個のＡ／Ｄ変換器を必要とした。Ａ／Ｄ変換器は、比較的大きい面積を必要とする容量主ＤＡＣを含み、サンプルホールド回路は、容量主ＤＡＣとほぼ同じ面積の容量素子を必要とする。つまり、およそ容量素子４個分の面積が、必要であった。しかし、第１実施形態では、３個の容量主ＤＡＣを設ければよいため、図３の回路に比べて面積を低減できる。さらに、図３の回路で使用されるサンプルホールド回路には、アンプが必要であり、このアンプが定常的な電流を消費する。このアンプが必要なくなるために、消費電流を低くすることができる。また、アンプは電源レール付近の信号を扱うことが難しいために、サンプルホールド回路が電源レール付近の信号をサンプリングできず、電源レール付近の信号をＡ／Ｄ変換できないという問題があった。しかし第１実施形態では、サンプルホールド回路を用いないために、この問題が生じない利点がある。
【００６５】
図２に示した従来の３チャネルの同時サンプリングの逐次比較型Ａ／Ｄ変換器では，３個のそれぞれ独立したＡ／Ｄ変換器が備えられているため、サンプリングや逐次変換は同時に行うことも、それぞれ任意のタイミングで行うことも可能である。第１実施形態では、ＳＣＡ，ＳＣＢ，ＳＣＣは、それぞれ独立に制御することもできるため、サンプリングは同時に行うことも、それぞれ任意のタイミングで行うことできる。しかし、抵抗副ＤＡＣは１個のみ設けられており、逐次比較制御回路も１個のみ設けられているため、逐次変換は同時に実行することはできない。
【００６６】
つまり、図２に示した従来の３チャネルの同時サンプリングの逐次比較型Ａ／Ｄ変換器に比べて、第１実施形態の逐次比較型Ａ／Ｄ変換器は、逐次変換が同時に実行できない欠点があるが、面積を低減でき、消費電流を低減することができる。このため、同時に逐次変換を実行できなくとも問題とならない用途においては、コスト（回路の占有面積）を削減できる利点が得られる。
【００６７】
図３に示した従来の逐次比較型Ａ／Ｄ変換器では，３個のサンプルホールド回路と１個のＡ／Ｄ変換器が備えられていた。図３の回路では、３個のサンプルホールド回路は、それぞれ独立に制御することもできるため、サンプリングは同時に行うことも、それぞれ任意のタイミングで行うこともできた。一方、図３の回路では、１個のＡ／Ｄ変換器しか備えられていないため、逐次変換は同時に実行することができない。
【００６８】
この逐次変換は同時に実行できない制約に関しては、第１実施形態の逐次比較型Ａ／Ｄ変換器と、図３の逐次比較型Ａ／Ｄ変換器は同じであり、図３の回路を、図４の第１実施形態の回路で置き換える場合には、機能的に不足する部分はない。図４の第１実施形態の回路は，図３の従来の回路に対して、容量素子を削減できる分、占有面積を削減できる利点がある。
【００６９】
図７は、第１実施形態の逐次比較型Ａ／Ｄ変換器において、３チャネル同時サンプリングのＡ／Ｄ変換を実行する場合の、制御信号と内部の状態遷移をより詳細に示したタイミング図である。
【００７０】
図７において、サンプリングＡ，Ｂ，Ｃは、ＡチャネルとＢチャネルとＣチャネルを同時に３チャネルサンプリングしている期間を、ｃｏｍｐａｒｅ期間Ａ，Ｂ，Ｃは、それぞれＡ〜Ｃチャネルを逐次変換している期間を示す。
【００７１】
図４と図７を参照して、３チャネル同時サンプリングのＡ／Ｄ変換を行う手順について説明する。
【００７２】
図７の波形の開始時刻では、Ａ／Ｄ変換回路は初期状態にあるものとする。初期状態では、ＡＤＭＶＸ＝“Ｈ”（Ａ／Ｄ変換器が動作しないことを意味し、抵抗副ＤＡＣはパワーダウン状態となっているものとする）、ＡＤＭＶＡ＝ＡＤＭＶＢ＝ＡＤＭＶＣ＝“Ｌ”（Ａ，Ｂ，ＣチャネルのＡ／Ｄ変換は行わないことを意味し、コンパレータＣＭＰＡ〜ＣＭＰＣはパワーダウン状態となっているものとする）、ＣＳＴＡＲＴ＝“Ｌ”（逐次変換は実行しないことを意味し、逐次比較制御回路ＳＡＲＰ１は初期状態になっているものとする）、ＳＡＭＰＬＥＸＡ＝ＳＡＭＰＬＥＸＢ＝ＳＡＭＰＬＥＸＣ＝“Ｌ”（Ａ，Ｂ，Ｃチャネルがサンプリング状態であることを意味するものとする）、ＳＥＬＡ＝ＳＬＥＢ＝ＳＥＬＣ＝“Ｌ”（ＳＥＬがＣＭＰＡＯ，ＣＭＰＢＯ，ＣＭＰＣＯのいずれも選択していないことを意味するものとする）となっている。図７の波形の初期状態では、Ａ／Ｄ変換器はアイドリング状態にあるものとする。
【００７３】
Ａ／Ｄ変換を開始しようとする場合には、Ａ／Ｄ変換器を動作させるために、ＡＤＭＶＸを“Ｌ”とし（抵抗副ＤＡＣを動作させる）、Ａ，Ｂ，ＣチャネルのＡ／Ｄ変換を行うことを指示するために、ＡＤＭＶＡ，ＡＤＭＶＢ，ＡＤＭＶＣを“Ｈ”とし（コンパレータＣＭＰＡからＣＭＰＣを動作させる）、ＳＥＬをＣＭＰＡＯの選択状態とするために、ＳＥＬＡを“Ｈ”とする。ＡＤＭＶＡ，ＡＤＭＶＢ，ＡＤＭＶＣを立ち上げたことにより、ＣＭＰＡ，ＣＭＰＢ，ＣＭＰＣは、サンプリングを開始する。サンプリング制御信号ＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣは初期状態で”Ｌ”となっているが、初期状態ではコンパレータがパワーダウン状態なので、実際のサンプリングは、ＡＤＭＶＡ，ＡＤＭＶＢ，ＡＤＭＶＣを立ち上げた時刻に始まるものとする。サンプリングを開始すると、ＭＤＡＣＡとＭＤＡＣＢとＭＤＡＣＣには、それぞれＶＩＮＡとＶＩＮＢとＶＩＮＣに応じた電荷が充電される。
【００７４】
十分サンプリングを行った後に、サンプリングを終了するためにＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣを“Ｈ”とする。あとで説明する回路の例では、サンプリングを終了するための信号ＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣを“Ｈ”とした後、クロックＣＬＫの１サイクル後の時刻までサンプリングが行われるので、図７でもＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣを“Ｈ”とした後、クロックＣＬＫの１サイクル後の時刻までをサンプリング期間として示した。図７のサンプリング期間の制御は１つの例であり、必ずしもＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣを“Ｈ”とした後、クロックＣＬＫの１サイクル後の時刻までをサンプリング期間としなければならないものではなく、各種の変形および変更が可能なことはいうまでもない。
【００７５】
サンプリングを終了するための信号ＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣを“Ｈ”とするのと同時に、逐次変換を開始するための信号ＣＳＴＡＲＴを“Ｈ”とする。
【００７６】
後で説明する例のように、ここでは、ＣＳＴＡＲＴを“Ｌ”とすることで、逐次比較制御回路のカウンタ部分を初期化し、ＣＳＴＡＲＴを“Ｈ”とすることで、ＣＳＴＡＲＴを“Ｈ”としたクロックＣＬＫの１サイクル後の時刻からコンパレータによる逐次比較が開始される回路を想定している。図７のこのＣＳＴＡＲＴ信号による制御およびタイミングはあくまで１つの例として示しており、本発明の趣旨を逸脱しない範囲で、制御回路の構成、クロック、制御信号のそれぞれのタイミングの関係は自由に設計できる。
ＳＥＬは、Ａ／Ｄ変換を開始するときにＣＭＰＯＡの選択をする状態になっている。これは、図７のＣＬＫ信号の７サイクル目に相当する。ＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣを“Ｈ”としたことにより、ＭＤＡＣＡ，ＭＤＡＣＢ，ＭＤＡＣＣに充電された電荷は、ホールドされる。ＣＳＴＡＲＴを“Ｈ”にすることによって、ＳＡＲＰ１はＳＤＡＣとＭＤＡＣＡを制御して逐次変換を始める。
【００７７】
逐次変換を開始すると、次のＣＬＫのサイクルでＤ９（最上位ビット）の比較が行われ、Ｄ９の値が“１”か“０”か判定される。その次のサイクルでは、Ｄ８（最上位から２ビット目）の比較が行われ、Ｄ８の値が“１”か“０”か判定される。以後、Ｄ０（最下位ビット）まで、上位ビットから下位ビットへ順番に値が決定されてゆく。これが図７の「ｃｏｍｐａｒｅ期間Ａ」に相当する。合計１０サイクルをかけて、１０ビットのデジタルコードが確定し、Ｄ０へ出力される。
【００７８】
次に、ＳＥＬＡを“Ｌ”にし、ＳＥＬＢを“Ｈ”にすることにより、ＳＥＬがＣＭＰＢＯを選択する状態にする。同時に、Ｂチャネルの逐次変換を開始するために、いったんＣＳＴＡＲＴを“Ｌ”に立ち下げ、再度“Ｈ”へ立ち上げる。これにより、次のＣＬＫのサイクルからＢチャネルの逐次変換が開始されるが、これが図７の「ｃｏｍｐａｒｅ期間Ｂ」に相当する。合計１０クロックサイクルをかけてＢチャネルの逐次比較が行われ、１０ビットのデジタルコードが確定し、ＤＯへ出力される。
【００７９】
次に、ＳＥＬＢを“Ｌ”にし、ＳＥＬＣを“Ｈ”にすることにより、ＳＥＬがＣＭＰＣＯを選択する状態にする。同時に、Ｃチャネルの逐次変換を開始するために、いったんＣＳＴＡＲＴを“Ｌ”に立ち下げ、再度“Ｈ”へ立ち上げる。これにより、次のＣＬＫのサイクルからＣチャネルの逐次変換が開始されるが、これが図７の「ｃｏｍｐａｒｅ期間Ｃ」に相当する。合計１０クロックサイクルをかけてＣチャネルの逐次比較が行われ、１０ビットのデジタルコードが確定し、ＤＯへ出力される。
【００８０】
図８は、図４に示した第１実施形態の逐次比較型Ａ／Ｄ変換器を用いて、３チャネル同時サンプリングのＡ／Ｄ変換を実行する場合の、制御信号と内部の状態遷移を示した別の例である。
【００８１】
図７の変換手順では、ＡＤＭＶＡとＡＤＭＶＢとＡＤＭＶＣは、Ａ／Ｄ変換の間は常に“Ｈ”であった。図８では、ＡＤＭＶＡは「ｃｏｍｐａｒｅ期間Ａ」が終わった後に“Ｌ”にしている。つまり、ＡチャネルのＡ／Ｄ変換が終了した後は、Ａチャネルのアナログ信号を保持しておく必要はないため、ＡＤＭＶＡを“Ｌ”にすることによって破棄しても良い。ＡＤＭＶＡを“Ｌ”とすることで、ＣＭＰＡはパワーダウン状態となり、ＶＩＮＡをサンプリングした電荷は失われる。また、ＡＤＭＶＡを“Ｌ”にすることで、ＡチャネルのＡ／Ｄ変換に関連する回路の電源を遮断するように回路が設計されていれば、消費電流を削減することができる。ＡＤＭＶＢについても、「ｃｏｍｐａｒｅ期間Ｂ」が終わった後に“Ｌ”にできるのは、ＡＤＭＶＡの場合と同様である。図８の制御信号と内部の状態遷移を示したタイミング図は、上記ＡＤＭＶＡとＡＤＭＶＢ以外の制御に関しては、図７の場合と同様である。
【００８２】
図９は、図４に示した第１実施形態の逐次比較型Ａ／Ｄ変換器を用いて、１チャネルずつ順次サンプリングし、１チャネルずつ順次逐次変換する場合の、制御信号と内部の状態遷移を示したタイミング図である。
【００８３】
図９において、サンプリングＡは、Ａチャネルをサンプリングしている期間を、サンプリングＢは、Ｂチャネルをサンプリングしている期間を、サンプリングＣは、Ｃチャネルをサンプリングしている期間を示す。
【００８４】
Ａ〜Ｃチャネルを１チャネルずつ順次サンプリングし、１チャネルずつ逐次変換する手順について説明する。
【００８５】
初期状態の時では、ＡＤＭＶＸ＝“Ｈ”（Ａ／Ｄ変換器が動作しないことを意味し、抵抗ＤＡＣがパワーダウン状態にあるものとする）、ＡＤＭＶＡ＝ＡＤＭＶＢ＝ＡＤＭＶＣ＝“Ｌ”（Ａ〜ＣチャネルのＡ／Ｄ変換は行わないことを意味し、コンパレータＣＭＰＡからＣＭＰＢは動作していないものとする）、ＣＳＴＡＲＴ＝“Ｌ”（逐次変換は実行しないことを意味するものとする）、ＳＡＭＰＬＥＸＡ＝ＳＡＭＰＬＥＸＢ＝ＳＡＭＰＬＥＸＣ＝“Ｌ”（Ａ〜Ｃチャネルがサンプリング状態であることを意味するものとする）、ＳＥＬＡ＝ＳＥＬＢ＝ＳＥＬＣ＝“Ｌ”（ＳＥＬがＣＭＰＡＯ，ＣＭＰＢＯ，ＣＭＰＣＯのいずれも選択していないことを意味するものとする）となっている。図９の波形の初期状態では、Ａ／Ｄ変換器はアイドリング状態となっている。
【００８６】
Ａ／Ｄ変換を開始しようとする場合には、Ａ／Ｄ変換器を動作させるために、ＡＤＭＶＸを“Ｌ”とする（抵抗副ＤＡＣを動作させる）。それと同時に、ＡチャネルのＡ／Ｄ変換を行うことを指示するために、ＡＤＭＶＡを“Ｈ”とし、ＳＥＬをＣＭＰＡＯの選択状態とするために、ＳＥＬＡを“Ｈ”とする。ＡＤＶＭＡを立ち上げたことにより、ＣＭＰＡは、サンプリングを開始し、ＭＤＡＣＡには、ＶＩＮＡに応じた電荷が充電される。
【００８７】
十分サンプリングを行った後に、サンプリングを終了するためにＳＡＭＰＬＥＸＡを“Ｈ”とする。それと同時に、逐次変換を開始するための信号ＣＳＴＡＲＴを“Ｈ”とする。ＳＥＬは、Ａ／Ｄ変換を開始するときにＣＭＰＡＯの選択をする状態になっている。これは、図９のＣＬＫ信号の７サイクル目に相当する。ＣＳＴＡＲＴを“Ｈ”にすることによって、ＳＡＲＰ１はＳＤＡＣと＜ＭＤＡＣＡを制御して逐次変換を始める。
【００８８】
逐次変換を開始すると、次のＣＬＫのサイクルでＤ９（最上位ビット）の比較が行われ、Ｄ９の値が“１”か“０”か判定される。その次のサイクルでは、Ｄ８（最上位から２ビット目）の比較が行われ、Ｄ８の値が“１”か“０”か判定される。以後、Ｄ０ (最下位ビット)まで、上位ビットから下位ビットへ順番に値が決定されてゆく。これが図９の「ｃｏｍｐａｒｅ期間Ａ」に相当する。合計１０サイクルをかけて。１０ビットのデジタルコードが確定し、ＤＯへ出力される。
【００８９】
「ｃｏｍｐａｒｅ期間Ａ」では、Ａチャネルの逐次変換を実行するが、その途中で、ＢチャネルのＡ／Ｄ変換を行うことを指示するために、ＡＤＭＶＢを“Ｈ”にする。ＡＤＭＶＢを立ち上げたことにより、ＣＭＰＢは、サンプリングを開始し、ＭＤＡＣＢには、ＶＩＮＢに応じた電荷が充電される。
【００９０】
Ａチャネルの逐次変換が終了した後、Ｂチャネルのサンプリングを終了するために、ＳＡＭＰＬＥＸＢを“Ｈ”とし、ＳＥＬをＣＭＰＢＯの選択状態とするために、ＳＥＬＡを“Ｌ”とし、ＳＥＬＢを“Ｈ”とする。それと同時に、Ｂチャネルの逐次変換を開始するために、ＣＳＴＡＲＴをいったん立ち下げ、再度立ち上げる。ＣＳＴＡＲＴを再度“Ｈ”にすることによって、ＳＡＲＰ１はＳＤＡＣとＭＤＡＣを制御して逐次変換を始める。
【００９１】
逐次変換を開始すると、次のＣＬＫのサイクルでＤ９（最上位ビット）の比較が行われ、Ｄ９の値が“１”か“０”か判定される。その次のサイクルでは、Ｄ８（最上位から２ビット目）の比較が行われ、Ｄ８の値が“１”か“０”か判定される。以後、Ｄ０ (最下位ビット)まで、上位ビットから下位ビットへ順番に値が決定されてゆく。これが図９の「ｃｏｍｐａｒｅ期間Ｂ」に相当する。合計１０サイクルをかけて、１０ビットのデジタルコードが確定し、ＤＯへ出力される。
【００９２】
「ｃｏｍｐａｒｅ期間Ｂ」では、Ｂチャネルの逐次変換を実行するが、その途中で、ＣチャネルのＡ／Ｄ変換を行うことを指示するために、ＡＤＭＶＣを“Ｈ”にする。ＡＤＭＶＢを立ち上げたことにより、ＣＭＰＣは、サンプリングを開始し、ＭＤＡＣＣには、ＶＩＮＣに応じた電荷が充電される。
【００９３】
Ｂチャネルの逐次変換が終了した後、Ｃチャネルのサンプリングを終了するために、ＳＡＭＰＬＥＸＣを“Ｈ”とし、ＳＥＬをＣＭＰＣＯの選択状態とするために、ＳＥＬＢを“Ｌ”とし、ＳＥＬＣを“Ｈ”とする。それと同時に、Ｃチャネルの逐次変換を開始するために、ＣＳＴＡＲＴをいったん立ち下げ、再度立ち上げる。ＣＳＴＡＲＴを再度“Ｈ”にすることによって、ＳＡＲＴＰ１はＳＤＡＣとＭＤＡＣＣを制御して逐次変換を始める。
【００９４】
逐次変換を開始すると，次のＣＬＫのサイクルでＤ９（最上位ビット）の比較が行われ、Ｄ９の値が“１”か“０”か判定される。その次のサイクルでは、Ｄ８（最上位から２ビット目）の比較が行われ、Ｄ８の値が“１”か“０”か判定される。以後、Ｄ０（最下位ビット）まで、上位ビットから下位ビットへ順番に値が決定されてゆく。これが図９の「ｃｏｍｐａｒｅ期間Ｃ」に相当する。合計１０サイクルをかけて、１０ビットのデジタルコードが確定し、ＤＯへ出力される。
【００９５】
以上図７から図９を参照して説明したように、逐次比較制御回路を制御するための信号ＣＳＴＡＲＴとコンパレータのパワーダウンのための信号ＡＤＭＶＡ，ＡＤＭＶＢ，ＡＤＭＶＣ、さらにサンプリング制御のための信号ＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣを独立に用意して、図７から図９に示すように制御することで、必要に応じて多様な制御が可能となる効果が得られる。例えば，図７では，３チャネルの変換が終了するまで、すべてのコンパレータＣＭＰＡ，ＣＭＰＢ，ＣＭＰＣを動作させ、変換開始の初期に３チャネルのアナログ信号を同時にサンプリングし、これら信号を順番に変換していく。コンパレータＣＭＰＡ，ＣＭＰＢ，ＣＭＰＣは、全期間動作しているので、電源電流の変動は小さく、電源電流の変動による変換精度の劣化を防ぐ効果が得られる。また、逐次比較による変換を実行するチャネルを選択する信号ＳＥＬＡ，ＳＥＬＢ，ＳＥＬＣを設けることで、必要な信号をより早い時刻に選択して変換できる利点も得られる。
【００９６】
一方、図８の制御では、図７の制御と異なり、変換が終了したチャネルに対応するコンパレータをパワーダウン状態にする制御を採用している。サンプリング時と変換時で電源電流の値がしだいに異なっていくので、電源抵抗に起因する変換誤差が増加する懸念はあるが、一方コンパレータ電流を削減でき、低消費電力化の効果が得られる。
【００９７】
図９の制御では、図７、図８の制御と異なり、3つのアナログ信号を同時にサンプリングしない制御方法を示している。逐次比較制御回路の競合が問題とならない範囲内で、それぞれのアナログ信号のサンプリング時刻を自由に設定できる利点が得られ、同時サンプリングが実現できる利点を得ながら、他のタイミングで別のアナログ信号をサンプリングできる柔軟性も得られる。
【００９８】
このように、例えば、図４に示したような制御回路、制御信号の考え方を採用することで、多様な制御を実現できる効果が得られる。図４では、第１実施形態の回路の制御の考え方を具体的な制御信号の例を示して説明したが、このような制御の考え方は、後述する第３実施形態の回路にも適用できる。また、必要に応じて一部の制御信号を省略してもかまわない。例えば、コンパレータは常にすべて動作させて問題がない場合には、ＡＤＭＶＡ，ＡＤＭＶＢ，ＡＤＭＶＣを１つの制御信号で代用してもかまわない。サンプリングが３チャネル同時サンプリングしか必要ない場合には、ＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣを１つの制御信号で代用してもかまわない。
【００９９】
以上、図４に示した第１実施形態の回路を用いて、Ａ〜Ｃチャネルを非同時サンプリングしてＡ／Ｄ変換する場合の各信号の制御と、Ａ／Ｄ変換器の状態遷移について、図９を用いて説明をした。
【０１００】
ここまで、図４に示した第１実施形態の回路を用いて，３チャネルを同時サンプリングする２つの例を、図７と図８を用いて説明した。また、３チャネルを非同時サンプリングする場合の各信号とＡ／Ｄ変換器の制御手順を、図９を用いて説明した。次に、以上説明したような第１実施形態の逐次比較型Ａ／Ｄ変換器を実現するための各部のより詳細な回路構成を説明する。
【０１０１】
図１０は、ＭＤＡＣＡ，ＭＤＡＣＢ，ＭＤＡＣＣ（容量主ＤＡＣ）の回路例を示す。図１１は、ＳＤＡＣ（抵抗副ＤＡＣ）の回路例を示す。図１２は、コンパレータＣＭＰＡ，ＣＭＰＢ，ＣＭＰＣの回路例を示す。図１３は、逐次比較制御回路の回路例を示す。図１４は、図１３の逐次比較制御回路に供給するクロック信号を発生するクロック発生回路の回路例を示す。図１５および図１６は、図１３の逐次比較制御回路および図１４のクロック発生回路の内部波形の例を示す。図１７は容量主ＤＡＣのデジタルデータ入力部分を示す図である。図１８は、図１７の制御信号を発生する部分の回路例を示す。図１９は、それぞれのチャネルの容量ＤＡＣ入力信号を発生する回路例を示す。
【０１０２】
図１０に示すように、容量主ＤＡＣ（ＭＤＡＣＡ）のスイッチＳＭＡ０‘，ＳＭＡ０，ＳＭＡ１，…，ＳＭＡ４のＶｒｅｆおよびＧＮＤに接続する部分は、ＶｒｅｆとＧＮＤの間に直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタを有する。このスイッチの入力アナログ信号に接続する部分は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むトランスファーゲートを有する。
【０１０３】
図１１に示すように、抵抗副ＤＡＣのスイッチＳＳ０〜ＳＳ３１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むトランスファーゲートを有する。また、容量主ＤＡＣのスイッチＳＭＡ０‘の抵抗副ＤＡＣの出力ＤＡＣＯとの接続部分は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むトランスファーゲートのスイッチを有する。このスイッチは、抵抗副ＤＡＣを使用しない場合などに抵抗ストリングに通ずる電流を遮断するために使用される。
【０１０４】
図１２は、コンパレータＣＭＰＡ，ＣＭＰＢ，ＣＭＰＣを、トランジスタレベルでより詳細に示した回路図である。この回路には、Ａ〜Ｃチャネルの３チャネル分のコンパレータが含まれている。全てのチャネルの回路構成は同じで、その仕組みも同じであるので、Ａチャネルのコンパレータの動作について説明する。Ａチャネルのコンパレータは、ＩＶＡＡ１，ＩＶＡＡ２，ＩＶＡＡ３を含む部分である。
ＳＰＬ１ＡとＳＰＬ１ＸＡは，反転関係の信号（相補信号）であるとする。例えば、ＳＰＬ１Ａが“Ｌ”であればＳＰＬ１ＸＡは“Ｈ”であり、ＳＰＬ１Ａが“Ｈ”であればＳＰＬ１ＸＡは“Ｌ”である。そのため，ＳＰＬ１Ａが“Ｈ”の時には、ＩＶＡＡ１，ＩＶＡＡ２，ＩＶＡＡ３の入力ノードと出力ノードはスイッチによって接続される。反対にＳＰＬ１Ａが“Ｌ”の時には、スイッチがオフするので、これらインバータの入力ノードと出力ノードは遮断される。つまり、ＳＰＬ１Ａが“Ｈ”の時、ＴＯＰＡの電位は電源電圧の１／２程度の電位に固定され、サンプリング状態となる。
ＡＤＭＶＣＸＡを”Ｈ”とすると、ＩＶＡＡ１，ＩＶＡＡ２，ＩＶＡＡ３の入力はＧＮＤに接続される。このＡＤＭＶＣＸＡ信号は、インバータの入力をＧＮＤに接続し、その状態を固定する目的で設けられている。つまり、ＡＤＭＶＣＸＡを”Ｈ”とすることで、コンパレータＣＭＰＡはパワーダウン状態に、ＡＤＭＶＣＸＡを”Ｌ”とすることで、コンパレータＣＭＰＡはサンプリングあるいは逐次比較状態となる。ＡＤＭＶＣＸＡあるいは、対応するＡＤＭＶＣＸＢ，ＡＤＭＶＣＸＣの具体的な発生回路の例は後で説明する。これらの信号は、図７で説明したＡＤＭＶＡ，ＡＤＭＶＢ，ＡＤＭＶＣから発生することができる。
【０１０５】
サンプリング時には、ＡＤＭＶＣＸＡを”Ｌ”とし、ＳＰＬ１Ａを”Ｈ”とする。ＡＤＭＶＣＸＡを”Ｌ”とすることにより、ＮＭＡＡ４とＮＭＡＡ５とＮＭＡＡ６がオフする。ＳＰＬ１Ａを”Ｈ”とすることにより、ＴＯＰＡとＩＶＡＡ１の出力ノードが接続され、ＴＯＰＡの電位はＩＶＡＡ１のしきい値電圧になる。ＴＯＰＡは容量主ＤＡＣ（図４のＭＤＡＣＡ）のトッププレートへ接続されているため、ＭＤＡＣＡの容量主ＤＡＣのトッププレートはＩＶＡＡ１のしきい値電圧にされる。それと同時に、ＩＶＡＡ２とＩＶＡＡ３の入力ノードと出力ノードも接続され、これらノードもそれぞれＩＶＡＡ２とＩＶＡＡ３のしきい値電圧になる。この時、ＣＣＡ１には、ＩＶＡＡ１のしきい値電圧と、ＩＶＡＡ２のしきい値電圧の差の電圧が印加される。ＣＣＡ２も、同様にＩＶＡＡ２のしきい値電圧と、ＩＶＡＡ３のしきい値電圧の差の電圧が印加される。
【０１０６】
次にサンプリングを終了する場合には、ＳＰＬ１Ａを”Ｌ”とする。これにより、３つのインバータの入力ノードと出力ノードが遮断される。すると、インバータの入力と出力にはわずかな寄生容量が存在するために、ＴＯＰＡとＩＶＡＡ１の出力ノードはＩＶＡＡ１のしきい値電圧を保ったまま変化しない。同様に、ＩＶＡＡ２の入力ノードと出力ノードはＩＶＡＡ２のしきい値電圧を保ったまま変化せず、ＩＶＡＡ３の入力ノードと出力ノードもＩＶＡＡ３のしきい値電圧を保ったまま変化しない。この状態では、ＴＯＰＡのノードはフローティングとなって、ＭＤＡＣＡにサンプリングされた電荷は逃げることができない。つまり、ＭＤＡＣＡはホールド状態になる。
【０１０７】
次にサンプリングが終了し、逐次変換を実行する場合には、ＭＤＡＣＡを操作して、ＴＯＰＡの電位が上昇するか下降するかを判定する。ＴＯＰＡが上昇した場合には、ＩＶＡＡ１の出力は下降する。それによってＩＶＡＡ２の入力ノードの電位は下降し、ＩＶＡＡ２の出力ノードの電位は上昇する。さらに、それによってＩＶＡＡ３の入力ノードの電位は上昇し、ＩＶＡＡ３の出力ノードの電位は下降する。これらインバータは、１０倍程度の利得を有しているので、インバータの各段を経るうちに、電位の変化分は増幅される。この作用によって、ＴＯＰＡに生じたわずかな電位変化は増幅されて、ＣＭＰＡＯへは電源電圧の振幅の信号として出力される。ＣＭＰＡＯ，ＣＭＰＢＯ，ＣＭＰＣＯをセレクタＳＥＬで選択し、ＣＭＰＯを得る。さらにこのＣＭＰＯを逐次比較制御回路に入力する。
【０１０８】
コンパレータが動作しなくても良い場合、例えば、Ａ／Ｄ変換を行わない場合や、該当するチャネルのＡ／Ｄ変換が終了した後には、コンパレータを停止させることにより、電流消費を防ぐことが出来る。その場合には、ＳＰＬ１Ａを”Ｌ”とし、ＡＤＭＶＣＸＡを”Ｈ”とする。そのようにすると、ＩＶＡＡ１とＩＶＡＡ２とＩＶＡＡ３の全ての入力ノードはＧＮＤへ接続され、インバータの状態が固定され、静的な消費電流は流れない。コンパレータが、サンプリングを行う状態（ＳＰＬ１を”Ｈ”とし、ＡＤＭＶＣＸＡを”Ｌ”としたとき）では、インバータの貫通電流が流れる。また、サンプリング後の逐次変換を行う状態でも、ＴＯＰＡの電位によっては貫通電流が流れる。
【０１０９】
以上、Ａチャネルのコンパレータが動作する仕組みについて説明したが、ＢおよびＣチャネルのコンパレータも全く同様である。
【０１１０】
図１３の逐次比較制御回路ＳＡＲＰ１および図１４のクロック発生回路の動作は、図１５および図１６のタイムチャートに示される各部の信号から明らかであるので、説明は省略する。
【０１１１】
図１７および図１８は、コンパレータの制御信号ＳＰＬＡ，ＳＰＬＢ，ＳＰＬＣを発生する。また、図１７の回路は，図１９の回路とともに容量主ＤＡＣの入力信号を発生する回路として働く。回路の動作については、説明を省略する。
【０１１２】
図２０から図２２は、第１実施形態の逐次比較型Ａ／Ｄ変換器を、図１０から図１９に示した回路を使用して実現した場合の各部のシミュレーション波形を示す図である。
【０１１３】
図２０の（Ａ）の波形はクロック入力ＣＬＫを示す。それぞれの波形図の縦軸は電位を、横軸は時間を表している。クロックの周期は、ここでは６０ｎｓとして、各部の波形を計算した結果例を示している。
【０１１４】
図２０の（Ｂ）の波形は、図４のＡＤＭＶＸの波形を示している。解析を始めて０ｎｓ付近で、ＡＤＭＶＸを”Ｌ”として抵抗副ＤＡＣを動作させ、以後３個のチャネルのアナログ信号のＡ／Ｄ変換が終了するまで、ＡＤＭＶＸを”Ｌ”に保つ。
【０１１５】
図２０の（Ｃ）の波形は、図４のＡＤＭＶＡ，ＡＤＭＶＢ，ＡＤＭＶＣの波形を示している。ＡＤＭＶＸを”Ｌ”として抵抗副ＤＡＣを動作させるのとほぼ同時に、ＡＤＭＶＡ，ＡＤＭＶＢ，ＡＤＭＶＣを”Ｈ”として、コンパレータＣＭＰＡ，ＣＭＰＢ，ＣＭＰＣを動作させる。以後、３個のチャネルのアナログ信号のＡ／Ｄ変換が終了するまで、ＡＤＭＶＡ，ＡＤＭＶＢ，ＡＤＭＶＣを”Ｈ”に保つ。
【０１１６】
図２０の（Ｄ）の波形は、図４のＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣの波形を示している。ＡＤＭＶＡ，ＡＤＭＶＢ，ＡＤＭＶＣを”Ｌ”として，コンパレータＣＭＰＡ，ＣＭＰＢ，ＣＭＰＣを動作させた後、４００ｎｓ付近で、ＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣを”Ｌ”から”Ｈ”に変化させて、３つのアナログ信号のサンプリングを同時に終了する。以後、３個のチャネルのアナログ信号のＡ／Ｄ変換が終了するまで、ＳＡＭＰＬＥＸＡ，ＳＡＭＰＬＥＸＢ，ＳＡＭＰＬＥＸＣを”Ｈ”に保つ。
【０１１７】
図２１の（Ａ）から（Ｃ）の波形は、図４のＳＥＬＡ，ＳＥＬＢ，ＳＥＬＣの波形を示している。サンプリング開始からＶＩＮＡの信号の変換が終わるまで、ＳＥＬＡを”Ｈ”、ＳＥＬＢ，ＳＥＬＣを”Ｌ”とする。１０００ｎｓ程度で、ＶＩＮＢの変換を行うために、ＳＥＬＢを”Ｈ”、ＳＥＬＡ，ＳＥＬＣを”Ｌ”とする。さらに，１８００ｎｓ程度の時刻で、ＶＩＮＣを変換するために ＳＥＬＣ”Ｈ”、ＳＥＬＡ，ＳＥＬＢを”Ｌ”とする。
【０１１８】
図２１の（Ｄ）の波形は、図４のＶＩＮＡ，ＶＩＮＢ，ＶＩＮＣの波形を示している。ＶＩＮＡ，ＶＩＮＢ，ＶＩＮＣの値は５Ｖを変換の基準電圧Ｖｒｅｆとして、それぞれ（１０２２／１０２３）×Ｖｒｅｆ、（１／１０２３）×Ｖｒｅｆ、（３４１／１０２３）×Ｖｒｅｆの一定電位とした。変換結果の期待値は１０進数で表現した場合、それぞれ１０２２、１、３４１となる。これらの値を２進数で表現すると、１０進数の１０２２は、１０ビットのうち最下位ビットだけが０でＭＳＢから最下位ビットの１つ上位のビットまで１となる。１０進数の１は、１０ビットのうち最下位ビットだけが１でＭＳＢから最下位ビットの１つ上位のビットまで０となる。１０進数の３４１は、ＭＳＢから下位ビットに向かって、０と１が交互に繰り返される値となる。
【０１１９】
図２２の（Ａ）の波形は逐次比較開始制御信号ＣＳＴＡＲＴを示している。３回の立ち上がり時刻の１クロック後の時刻に、それぞれチャネルＡ、チャネルＢ、チャネルＣの変換を開始する。
【０１２０】
図２２の（Ｂ）の波形は，図１２のコンパレータ出力ＣＭＰＡＯ，ＣＭＰＢＯ，ＣＭＰＣＯをセレクタＳＥＬにより選択し、さらにラッチ回路で保持した部分の信号（ＣＭＰＯをラッチ回路で保持した信号）を示している（図中ではＣＭＰＯ‘として信号を示した）。図２１で説明したように、チャネルＡの変換結果の期待値は、１１１１１１１１１０、チャネルＢの変換結果の期待値は、０００００００００１、チャネルＣの変換結果の期待値は、０１０１０１０１０１となる。
【０１２１】
図２２の（Ｂ）ＣＭＰＯ‘の波形は、ＳＥＬＡが”Ｈ”となっている期間では、逐次比較サイクルの最初からほぼ最後まで１となり、チャネルＡの変換サイクルの終了の少し前（ＣＳＴＡＲＴが”Ｌ”になる少し前の時刻）に０になる。コンパレータ出力（この場合ＣＭＰＯ’）は変換結果を、時間軸に沿って、上位ビットから下位ビットに向かって並べた結果なので、チャネルＡの変換結果は期待値（１１１１１１１１１０）どおりに得られていることが分かる。
【０１２２】
ＣＳＴＡＲＴの２回目の立ち上がり以降は、図２２のＣＭＰＯ‘の波形は、逐次比較サイクルの最初からほぼ最後まで０となり、チャネルＡの変換サイクルの終了の少し前（ＣＳＴＡＲＴが”Ｌ”になる少し前の時刻）に１になる。コンパレータ出力（この場合ＣＭＰＯ’）は変換結果を、時間軸に沿って、上位ビットから下位ビットに向かって並べた結果なので、チャネルＡの変換結果は期待値（０００００００００１）どおりに得られていることが分かる。
【０１２３】
ＣＳＴＡＲＴの３回目の立ち上がり以降は、図２２のＣＭＰＯ‘の波形は、０と１を交互に繰り返す波形になる。コンパレータ出力（この場合ＣＭＰＯ’）は変換結果を、時間軸に沿って、上位ビットから下位ビットに向かって並べた結果なので、チャネルＡの変換結果は期待値（０１０１０１０１０１）どおりに得られていることが分かる。
【０１２４】
図２２の（Ｃ）の波形は、ＭＤＡＣＡ，ＭＤＡＣＢ，ＭＤＡＣＣそれぞれの容量ＤＡＣのトッププレートＴＯＰＡ，ＴＯＰＢ，ＴＯＰＣの波形を示している。チャネルＡの比較期間ではＴＯＰＡの電位がＳＡＲＰ１からの入力によって、２．５Ｖ（程度のＶＴＬの電位）に近づいていく逐次比較動作を示す。このとき、ＴＯＰＢ，ＴＯＰＣの電位は、それぞれのサンプリング電位と１／２との比較に固定される．これは、図１９の回路により、選択されたチャネル以外の容量ＤＡＣ入力が１／２に固定されるためである。図１９の回路例では、非選択チャネルの電位を１／２に固定する回路例を示したが、ＴＯＰＡを使用してＶＩＮＡを比較する期間にＴＯＰＢ，ＴＯＰＣをフローティングとしてもよい。このような回路の細部の動作の変更は必要に応じて行っても、本発明の同時サンプリングを実行した後、順番にサンプリングしたアナログ信号を変換し、回路規模を削減する効果を得ることができる。
【０１２５】
ＴＯＰＡを使用してチャネルＡのアナログ信号を変換し終わると、ＴＯＰＡの電位は逐次比較の最初のサイクルの電位に固定される。これは、チャネルＢの変換時にＳＡＲ９ＡからＳＡＲ５Ａが１／２に固定される回路をここでは例として採用しているからである。同時に、ＴＯＰＢの電位は、ＳＡＲＰ１からの入力によって、２．５Ｖ（程度のＶＹＬの電位）に近づいていく逐次比較動作を示す。またＴＯＰＣの電位は１／２に固定される。
【０１２６】
ＴＯＰＢの逐次比較動作が終了すると、ＴＯＰＢの電位も逐次比較の最初のサイクルの電位に固定される。ＴＯＰＣの電位は、ＳＡＲＰ１からの入力によって、２．５Ｖ（程度のＶＴＬの電位）に近づいていく逐次比較動作を示す。またＴＯＰＡの電位は１／２に固定され保持される。
【０１２７】
以上説明したように、図１０から図１９の回路で、図４の第１実施形態のＡ／Ｄ変換器の動作を実現でき、またそのときの内部の電位は、図２０から図２２に示すようになり、所望の動作が実現できる。
【０１２８】
図２３は、３チャネル同時サンプリングＡ／Ｄ変換器を、図２および図３に示した従来の技術で実現した場合と、第１実施形態の場合とで、必要な回路ブロック数を比較した比較表を示す。表に示すように、容量素子は、Ａ／Ｄ変換器における容量主ＤＡＣとサンプルホールド回路で使用される電圧保持用の容量を指している。両者はほぼ同じ面積を必要とすることから、まとめて容量素子として数えている。
【０１２９】
図２の従来技術によれば、３個のＡ／Ｄ変換器を備えるため、容量素子、抵抗副ＤＡＣ、コンパレータ、逐次比較制御回路はそれぞれ３個ずつ必要である。また，サンプルホールドの機能は，容量主ＤＡＣによって実現されているため、サンプルホールド回路に用いるアンプは必要ない。図２の従来技術によれば、３個のサンプルホールド回路と、１個のＡ／Ｄ変換器を備えるため、容量素子の数は、サンプルホールド回路に３個、Ａ／Ｄ変換器に１個の合計４個が必要である。また、抵抗副ＤＡＣとコンパレータと逐次比較制御回路は、それぞれ１つで済むが、３個のサンプルホールド回路にそれぞれアンプが１個ずつ用いられるため、３個のアンプが必要である。第１実施形態では、容量主ＤＡＣとコンパレータがそれぞれ３個ずつ、抵抗副ＤＡＣと逐次比較制御回路をそれぞれ１個ずつ備える。また、サンプルホールドの機能は、容量主ＤＡＣによって実現されるため、サンプルホールド回路に用いるアンプは必要ない。
【０１３０】
第１実施形態は、図２に示した従来の技術に比べて，抵抗副ＤＡＣと逐次比較制御回路の数をそれぞれ２個ずつ削減できる。
【０１３１】
また、第１実施形態は、図３に示した従来の技術に比べて、容量素子の数を１個削減できる。容量素子は、Ａ／Ｄ変換器で最も大きな面積を占有する素子であるため、この効果は大きい。さらに、サンプルホールド回路に用いるアンプが必要ないため、アンプで消費される定常的な電流を削減できる。図３に示した従来のサンプルホールド回路を使用する構成では、電源レール付近の電圧をサンプリングできないという問題があった。しかし、第１実施形態発明では、容量ＤＡＣによって直接アナログ入力をサンプリングできるため、この問題を回避できる。
【０１３２】
図２４は、第２実施形態の３チャネル同時サンプリング機能を有する逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【０１３３】
第２実施形態のＡ／Ｄ変換器は、図１に示した容量主ＤＡＣ、コンパレータ、逐次比較制御回路および抵抗副ＤＡＣの抵抗ストリングの接続ノードと抵抗副ＤＡＣの出力を接続するスイッチ列の組を３組設け、抵抗副ＤＡＣの抵抗ストリングは共通に使用する。第２実施形態の各部の構成および動作は、第１実施形態と同じであるので詳しい説明は省略する。
【０１３４】
第２実施形態では、抵抗副ＤＡＣの抵抗ストリングＲＳ０，ＲＳ１，ＲＳ２，…，ＲＳ３１は１組のみ設けられているが、抵抗副ＤＡＣの抵抗ストリングの接続ノードと抵抗副ＤＡＣの出力を接続するスイッチ列は３組設けられている。具体的には、第１のスイッチの組は、逐次比較制御回路ＳＡＲＡからの制御信号ＤＳＵＢＡにより制御されるＳＳＡ０，ＳＳＡ１，ＳＳＡ２，…，ＳＳＡ３１を有する。第２のスイッチの組は、逐次比較制御回路ＳＡＲＢからの制御信号ＤＳＵＢＢにより制御されるＳＳＢ０，ＳＳＢ１，ＳＳＢ２，…，ＳＳＢ３１を有する。第３のスイッチの組は、逐次比較制御回路ＳＡＲＣからの制御信号ＤＳＵＢＣにより制御されるＳＳＣ０，ＳＳＣ１，ＳＳＣ２，…，ＳＳＣ３１を有する。したがって、３組のスイッチをそれぞれ独立に制御することにより、独立した３つの電圧ＶＳＵＢＡ、ＶＳＵＢＢ，ＶＳＵＢＣを出力できる。このような構成により、逐次変換を３チャネル同時に実行できる。なお、前述のように、第１実施形態では、逐次変換は３チャネル同時に実行できなかった。
【０１３５】
図２５は、第２実施形態において、サンプリングと逐次変換がどのような順序で処理されるかを説明した図である。図２５に示すように、サンプリングと逐次変換の両方が、同時に並行して行われる。各動作は、第１実施形態と同じなので説明は省略する。
【０１３６】
第１実施形態では、ＡチャネルとＢチャネルとＣチャネルを同時にサンプリングし、その後でＡチャネルの逐次変換を実行する。その間、ＢチャネルとＣチャネルはホールド状態としておく。Ａチャネルの逐次変換が終了した後、Ｂチャネルの逐次変換を実行する。その間、Ｃチャネルはホールド状態を続けるが、Ａチャネルはすでにデジタル変換が済んでいるのでホールド状態としなくても良い。Ｂチャネルの逐次変換が終了した後、Ｃチャネルの逐次変換を実行する。その間、ＡチャネルとＢチャネルはすでにデジタル変換が済んでいるのでホールド状態としなくても良い。つまり，第１実施形態では、逐次変換は１チャネルずつ３回順番に行う。一方、第２実施形態では、ＡチャネルとＢチャネルとＣチャネルを同時にサンプリングし、その後でＡチャネルとＢチャネルとＣチャネルの逐次変換を同時に実行する。
【０１３７】
第１実施形態と第２実施形態を比較すると、変換サイクルが同時になされる第２実施形態の方が、変換サイクルを短縮できる。
【０１３８】
第２実施形態と、図２に示した従来例を比べると、３個必要であった抵抗ストリングが１つで済むため、回路面積を低減できる。したがって、第２実施形態は、図２に示した従来例と同様に３チャネル同時に逐次変換を実行できる逐次比較型Ａ／Ｄ変換器を低コストで実現できる。
【０１３９】
図２６は、第３実施形態の３チャネル同時サンプリング機能を有する逐次比較型Ａ／Ｄ変換器の構成を示す図である。
【０１４０】
第３実施形態のＡ／Ｄ変換器は、抵抗副ＤＡＣの抵抗ストリングの接続ノードと抵抗副ＤＡＣの出力を接続するスイッチ列の組が２組設けられ、ＢおよびＣチャネルの容量主ＤＡＣに接続される抵抗副ＤＡＣの出力が共通であることが、第２実施例と異なる。第３実施形態の各部の構成および動作は、第２実施形態と同じであるので詳しい説明は省略する。
【０１４１】
第３実施形態は、第１実施形態と第２実施形態の中間的な構成となっている。第３実施形態では、３チャネル同時にサンプリングするが、逐次変換は２チャネル分（ＡとＢ、またはＡとＣ）が同時に行われ、２チャネル分の逐次変換が終了した後、残りの１チャネル分の逐次変換が行われる。
【０１４２】
なお、第３実施形態では、コンパレータはそれぞれのチャネルに設けられており、サンプリング時にトッププレートの電位を固定するパスもそれぞれ存在するため、３チャネルのサンプリング時刻をずらすこともできる。
【０１４３】
図２７は、第３実施形態において、サンプリングと逐次変換がどのような順序で処理されるかを説明した図である。図２７の（Ａ）に示す例では、３チャネルが同時にサンプリングされ、ＡおよびＢチャネルの逐次変換が行われ、その間Ｃチャネルはホールド状態である。ＡおよびＢチャネルの逐次変換が終了した後、Ｃチャネルの逐次変換が行われる。この例では、２チャネル同時に逐次変換ができるため，変換サイクルは第２実施形態よりも長くなるものの、第１実施形態よりは短くて済む。
【０１４４】
図２７の（Ｂ）に示す例では、ＡおよびＢチャネルが同時にサンプリングされ、その後ＡおよびＢチャネルの逐次変換が同時に行われる。Ｃチャネルは、任意の異なる時刻にサンプリングが行われ、その後Ｂチャネルの逐次変換が行われていない時に、逐次変換が行われる。この例は、モータ制御のＵ相とＷ相検出にＡチャネルとＢチャネルを用い、Ｃチャネルを断線検出に使用する場合などに応用できる。
【０１４５】
以上第１から第３実施形態を説明した。これらの実施形態では、３チャネルの場合を例として説明したが、チャネル数に制限はなく、２個以上であればよい。
【０１４６】
また、第１および第３実施形態では、抵抗副ＤＡＣを共用するチャネルについては、容量主ＤＡＣを使用した逐次変換と、抵抗副ＤＡＣを使用した逐次変換を合わせた逐次変換を順番に行った。しかし、容量主ＤＡＣは独立しているので、抵抗副ＤＡＣを使用した逐次変換のみを順番に行い、容量主ＤＡＣを使用した逐次変換は並列に行うことも可能である。ただし、この場合には、逐次変換制御回路のシーケンスを変更する必要がある。
【０１４７】
次に、これまで説明した同時サンプリング機能を有するＡ／Ｄ変換器を、モータ制御に応用する場合について説明する。
【０１４８】
モータは大きく２種類に分類できる。一つ目はブラシ付きのモータ、二つ目はブラシレスモータである。ブラシ付きのモータは、巻線界磁直流モータが代表的であり、最も古い歴史を持つ。ブラシレスモータは、主に誘導モータと同期モータに分類できる。誘導モータは、「アラゴの円盤」の原理で回転するモータで、固定子で回転磁界を発生し、回転子の電気伝導体に生じる誘導電流により、滑りに応じた回転トルクが生じて回転する構造のモータである。同期モータは、回転子に界磁機能を持たせ，固定子で回転磁界を発生することで回転を得る．このとき，回転磁界と回転子が同期するため、同期モータと呼ばれる。
【０１４９】
巻線界磁直流モータに代表されるブラシ付きモータは、制御性のよさから可変速モータとして長く使われてきた。しかしブラシ（機械的な整流機構）を有するため、メンテナンスが必要であったり、ブラシが磨耗してモータの寿命が尽きてしまう問題がある。一方、ブラシレスモータは、長寿命である利点を持つが、ブラシの代わりに回転磁界を発生する電源が必要であり、ブラシ付きモータのように単純に直流電源を印加するだけでは回転を得られない。回転磁界を発生するために、古くから３相交流電源を用いる方法が使われてきた。しかし３相交流電源を直接モータに印加する場合、電源周波数は変化できないため、回転速度を制御することが難しい。このような背景から、初期の段階では、可変速用途にブラシレスモータは用いられず、ブラシ付きである巻線界磁直流モータが使用された。
【０１５０】
その後、電子制御技術が進歩して、プロセッサやロジック回路でスイッチを制御して回転磁界を発生し、ブラシレスモータの速度制御を行う方法が実用化された。このモータ駆動のメカニズムは、直流電源から交流電源を生成するため、インバータと呼ばれる。インバータ制御技術の誕生により、ブラシレスモータを可変速の用途に使用できるようになり、ブラシ寿命の問題が解決された。さらに近年では、モータのエネルギー効率を高めるために、高度な電子制御を行うベクトル制御と呼ばれる技術が用いられるようになった。そして現在では、電子制御を行うことによってブラシレスモータを特性よく駆動することができ、ブラシ付きモータよりも使用上都合が良い場合が多い。
【０１５１】
ブラシレスモータのうち、誘導モータは原理的に滑りが必要であり、滑りに比例した銅損が回転子内部で発生し、同期モータに比べてエネルギー効率が低い。そのため、ベクトル制御を用いて高効率を目指すシステムでは、同期モータが用いられる。中でも、回転子に永久磁石を用いた永久磁石同期モータは小型で高性能なものが製作できるため、広く使われている。
【０１５２】
永久磁石同期モータを駆動する方法には、回転子の位置検出を行わないものと、位置検出を行うものがある。永久磁石同期モータの回転子位置を検出せずに駆動する場合では、電流と回転子の位相差は、モータに与えられた電力と負荷トルクとのバランスするところに落ち着く。負荷が増大してゆくと、位相差が広がってゆき、最終的には脱調する。一方、軽負荷にもかかわらず電源電圧が高いと電流が増大する。そのため、負荷に適した電源電圧を選択する必要がある。
【０１５３】
永久磁石同期モータの回転子位置を検出して駆動する場合では、回転子位置に所定の位相差を加えた電流を印加し、電流と回転子の位相差を固定するように制御する。この場合、モータトルクは、電流の大きさで決まり、電流の大きさは電源電圧と誘起電圧、またそれらの位相差によって決まる。定常運転時に、負荷が増大すると、速度が低下し誘起電圧が低下するため、電流が増加することによりモータトルクは増大し、新たな速度で安定する、よって、速度を一定にするためには、速度を検出してそれが一定となるように電圧を調整し、負荷トルクに見合ったモータ電流を流す必要がある。すなわち、回転子位置を検出しない駆動方法に比べると、負荷に応じた電流が流れること、脱調の問題が無いことが利点となる。
【０１５４】
永久磁石同期モータの回転子位置を知ることにより、特性のよいシステムが得られることを説明したが、ベクトル制御を用いることにより、さらに高効率のシステムを実現することができる、この駆動システムへ、実施形態の逐次比較型Ａ／Ｄ変換器を適用した例を図２８に示す。図２８において、参照番号１は制御対象である永久磁石同期モータを、２ｕ，２ｖ、２ｗは、それぞれモータのV相電流とU相電流とＷ相電流を検出するためのセンサを、３はＰＷＭ(Pulse Width Modulation)によって直流から交流を生成するインバータ装置を、４は電子的制御を行うためのプロセッサを、５はインバータ装置へ直流を供給することを示す電圧源を、６はモータの回転数設定値を、７は回転子位置を検出するためのセンサを、８は３チャネル同時サンプリング機能を有する本発明のA/D変換器を、それぞれ示す。
【０１５５】
制御対象は永久磁石同期モータ１であり、モータに流れる電流情報（２ｕ，２ｖ，２ｗ）および位置センサ７からのアナログ信号がＡ／Ｄ変換器８を介してプロセッサ４へ送られる。プロセッサ４は、送られてくる情報と、速度設定値６に基づいて、トルクが最大となるように磁束と電流位相の関係を計算し、インバータ装置３を制御する。インバータ装置は、プロセッサ４からの信号に基づきＰＷＭ波形の電圧を発生することにより、永久磁石同期モータ１を駆動する。
【０１５６】
位置センサ７には、光学式エンコーダ、ホール素子、ＭＲセンサ、レゾルバなどのセンサを用いる方法があるが、モータの設置場所の環境が悪い場合や高速用途では、位置センサを取付けられない場合がある。このため、位置センサを省略して、モータに供給される電流情報から位置を推定するセンサレス技術が開発されている。センサレス方式では、図２８の位置センサ７が省かれた構成となる。
【０１５７】
Ａ／Ｄ変換器８は、プロセッサ４と統合された集積回路の形態で実現される場合もある。また、Ａ／Ｄ変換器８の実現方法には、図２および図３に示した従来の技術による方法があった。このA/D変換器に、本発明を適用することにより、Ａ／Ｄ変換器の面積を低減でき、消費電流を削減することが可能になる。
【０１５８】
永久磁石同期モータの駆動システムには、図２８以外にも、簡便なものから高度なものまで、様々な構成方法・アルゴリズムが存在する。速度検出情報の有無、モータ電流情報の有無、トルク設定の有無などにより、必要なセンサや推定方法、それら機能の実装方法が異なり、用途によって使い分けられる。このような様々な構成においても、ほとんどの場合に、本発明を適用することができる。
【０１５９】
以上、永久磁石同期モータの電子的制御について説明した。次に誘導モータの場合について説明する。
【０１６０】
誘導モータの場合の可変速駆動方法は、滑りを変化する方法と、電源周波数を変化する方法がある。誘導モータの滑りを変化する方法には、一次電圧制御、二次電力制御がある。一次電圧制御は、一次電圧をサイリスタなどで変化することにより、誘導モータのトルク特性を変化し、可変速を実現する。この方法は、効率が悪い欠点がある。二次電力制御は、二巻線を外部に引き出し、抵抗を接続して二次電力を制御したり、あるいは二次電力を電力系統へ回収することにより、速度制御を行う。
【０１６１】
誘導モータの電源周波数を変化する方法には、Ｖ／ｆ一定制御、ベクトル制御がある。Ｖ／ｆ一定制御は、電源周波数と電源電圧を同じ割合で変化させる方法で、広い速度範囲で良好なトルク特性が得られる。ベクトル制御は、誘導モータに与えられる電流を励磁電流とトルク電流それぞれを制御する方法である。ベクトル制御を用いると、トルクが線形化でき、高い制御性能が得られる。小型モータの分野では、Ｖ／ｆ一定制御やベクトル制御が可変速駆動方式として広く用いられる。
【０１６２】
誘導モータのベクトル制御システムを図２９に示す。制御対象１が誘導モータであること、およびセンサ７が回転数を検出する速度センサであること以外は、図２８と類似の構成を有する。
【０１６３】
制御対象は誘導モータ１であり、モータに流れる電流情報（２う、２ｖ、２ｗ）および速度センサ７からのアナログ信号がＡ／Ｄ変換器８を介してプロセッサ４へ送られる。プロセッサ４は、送られてくる情報と、速度設定値６に基づいて信号処理を行い、インバータ装置３を制御する。インバータ装置は、プロセッサ４からの信号に基づきＰＷＭ波形の電圧を発生することにより、誘導モータ１を駆動する。
【０１６４】
誘導モータのベクトル制御においても、速度センサを省略して、センサレス方式とすることができる。この場合には図２９の速度センサ７は省かれた構成となる。
【０１６５】
Ａ／Ｄ変換器８に実施形態の逐次比較型Ａ／Ｄ変換器を適用することにより、有効な効果が得られることは永久磁石同期モータの場合と同様である。
【０１６６】
誘導モータをベクトル制御することにより、Ｖ／ｆ一定制御に比べて、低速で高いトルク性能を実現でき、負荷による速度変動も少なくできる。速度センサを有するベクトル制御と、センサレスのベクトル制御を比較すると、センサレスとした場合には、速度が非常に遅い領域で、一次抵抗の温度変動によって制御性能が低下する問題がある。
【０１６７】
誘導モータのベクトル制御にも様々な構成方法・アルゴリズムが存在し、用途によって使い分けられる。ほとんどの場合で、複数チャネル同時サンプリング機能を有するＡ／Ｄ変換の機能が必要となるが、実施形態のＡ／Ｄ変換器を適用することにより、小面積で低電流なシステムを構成することができる。
【０１６８】
ここまで、永久磁石同期モータと誘導モータの制御に本発明を適用した実施例を説明したが、最後に、レゾルバと呼ばれる角度センサから出力される角度を示すアナログ出力を、角度を示すデジタル値に変換するＲ／Ｄ(Resolver to Digital)変換器に実施形態のＡ／Ｄ変換器を適用した実施例を示す。
【０１６９】
レゾルバは、モータ制御システムにおいて、モータの速度や、回転子の角度を測定するためにモータ軸に取り付けられる。レゾルバは、構造が単純なために信頼性が高いことを特長とする角度センサである。レゾルバは、一次側を回転子、二次側を固定子とした一種のトランスである。固定子は、直交するように取り付けられている。一次側を励磁すると、二次側に固定子と回転子のなす角θに応じた振幅の電圧（ＶＩ，ＶＱ）が生じる。この二次電圧をＡ／Ｄ変換によってデジタル変換し、デジタル信号処理で角度を算出することにより、角度情報を出力する。この際、Ａ／Ｄ変換は直交する２つの電圧ＶＩとＶＱを同時サンプリングによってＡ／Ｄ変換する必要がある。
【０１７０】
レゾルバの出力するアナログ信号から、角度を示すデジタル信号に変換するための機能は，Ｒ／Ｄ変換器の集積回路として実現され、市販されている。
【０１７１】
Ｒ／Ｄ変換器では、ＶＩとＶＱの２チャネルをＡ／Ｄ変換するために、２つのＡ／Ｄ変換器が実装されている。
【０１７２】
この応用に対しても実施形態のＡ／Ｄ変換器を適用することができる。レゾルバとＲ／Ｄ変換器を使用した角度検出システムに、実施形態のＡ／Ｄ変換器を適用した例を図３０に示す。図３０において、参照番号１はレゾルバを、２はレゾルバの回転子と固定子のなす角を、３はレゾルバの回転子を、４および５はレゾルバの固定子を、６および７はレゾルバから出力される直交したアナログ電圧信号を、１０および１１はＲ／Ｄ変換器に入力されるレゾルバからの直交したアナログ電圧信号を、１２は２チャネル同時サンプリング機能を有するＡ／Ｄ変換器を、１３は角度を算出するためのデジタル信号処理回路を、１４はデジタル変換されて出力される角度値を、１５はＲ／Ｄ変換器を、示す。
【０１７３】
図３０のレゾルバによる角度検出システムは、レゾルバ１とその後段に備えられたＲ／Ｄ変換器１５から成る。Ｒ／Ｄ変換器は、同時サンプリングＡ／Ｄ変換器１２と、デジタル信号処理回路１３から構成される。
【０１７４】
回転子３は励磁機能を有し、モータの軸に取付けられる。固定子４および５は直行するように取付けられており、軸の回転に応じて、回転子とのなす角θに応じた二次電圧（６，７）が発生する。固定子に現れた電圧（６，７）は、同時サンプリング機能を有するＡ／Ｄ変換器１２でデジタル変換され、デジタル信号処理回路１３へ送られる。デジタル信号回路１３は、受け取った信号から、レゾルバの回転子と固定子のなす角θを算出し、デジタル信号１４を出力する。
【０１７５】
このようにＲ／Ｄ変換器に使用されるＡ／Ｄ変換器に対しても実施形態のＡ／Ｄ変換器を適用でき、それにより低面積のＲ／Ｄ変換器を実現でき、製造コストを削減することができる。
【符号の説明】
【０１７６】
ＶＩＮＡ，ＶＩＮＢ，ＶＩＮＣ    アナログ入力信号
ＭＤＡＣＡ，ＭＤＡＣＢ，ＭＤＡＣＣ    容量主ＤＡＣ
ＳＤＡＣ    抵抗副ＤＡＣ
ＣＭＰＡ，ＣＭＰＢ，ＣＭＰＣ    コンパレータ
ＳＥＬ    セレクタ
ＳＡＲＰ１    逐次比較制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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