(57)【要約】【課題】貫通電流を防止する。【解決手段】ハイサイドトランジスタ１６およびローサイドトランジスタ１８それぞれのゲート電極３０、４０は、異なる位置に設けられた駆動用コンタクト３２（４２）と検出用コンタクト３４（４４）を介して信号を入出力可能に構成される。ハイサイドドライバ２２は、制御信号Ｓ１が第１レベルであり、かつローサイドトランジスタ１８側の検出用コンタクト４４の信号ＳＬがローレベルのとき、ハイサイドトランジスタ１６側の駆動用コンタクト３２にローレベルを印加する。ローサイドドライバ２４は、制御信号Ｓ１が第２レベルであり、かつハイサイドトランジスタ１６側の検出用コンタクト３４の信号ＳＨがハイレベルのとき、ローサイドトランジスタ１８側の駆動用コンタクト３２にハイレベルを印加する。【選択図】図１
2010220196.tif 000002
【特許請求の範囲】
【請求項１】
第１固定電圧が印加された第１固定電圧端子とスイッチング端子の間に設けられたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のハイサイドトランジスタと、
前記第１固定電圧より低い第２固定電圧が印加された第２固定電圧端子と前記スイッチング端子の間に設けられたＮチャンネルＭＯＳＦＥＴのローサイドトランジスタと、
前記ハイサイドトランジスタをオン、前記ローサイドトランジスタをオフすべき期間に第１レベル、前記ハイサイドトランジスタをオフ、前記ローサイドトランジスタをオンすべき期間に第２レベルとなる制御信号を受け、当該制御信号に応じて、前記ハイサイドトランジスタのゲートに第１駆動信号を、前記ローサイドトランジスタのゲートに第２駆動信号を供給するプリドライバ回路と、
を備え、
前記ハイサイドトランジスタおよび前記ローサイドトランジスタそれぞれのゲート電極は、異なる位置に設けられた駆動用コンタクトと検出用コンタクトを介して信号を入出力可能に構成され、
前記プリドライバ回路は、
前記制御信号が前記第１レベルであり、かつ前記ローサイドトランジスタ側の前記検出用コンタクトの信号がローレベルのとき、前記ハイサイドトランジスタ側の前記駆動用コンタクトにローレベルを印加して前記ハイサイドトランジスタをオンし、前記制御信号が前記第２レベルのとき、前記ハイサイドトランジスタ側の前記駆動用コンタクトにハイレベルを印加して前記ハイサイドトランジスタをオフするハイサイドドライバと、
前記制御信号が前記第２レベルであり、かつ前記ハイサイドトランジスタ側の前記検出用コンタクトの信号がハイレベルのとき、前記ローサイドトランジスタ側の前記駆動用コンタクトにハイレベルを印加して前記ローサイドトランジスタをオンし、前記制御信号が前記第１レベルのとき、前記ローサイドトランジスタ側の前記駆動用コンタクトにローレベルを印加して前記ローサイドトランジスタをオフするローサイドドライバと、
を含むことを特徴とするスイッチング出力回路。
【請求項２】
前記ハイサイドトランジスタおよび前記ローサイドトランジスタの少なくとも一方のゲート電極は、その両端それぞれに前記駆動用コンタクトが設けられ、その中央付近に前記検出用コンタクトが設けられることを特徴とする請求項１に記載のスイッチング出力回路。
【請求項３】
前記ハイサイドトランジスタおよび前記ローサイドトランジスタの少なくとも一方のゲート電極は、その一端に前記駆動用コンタクトが設けられ、その他端に前記検出用コンタクトが設けられることを特徴とする請求項１に記載のスイッチング出力回路。
【請求項４】
前記ハイサイドトランジスタおよび前記ローサイドトランジスタの少なくとも一方のゲート電極において、前記検出用コンタクトは、前記駆動用コンタクトの信号が遷移してから当該検出用コンタクトの信号が最も遅く遷移する位置に配置されることを特徴とする請求項１に記載のスイッチング出力回路。
【請求項５】
前記ハイサイドドライバは、前記制御信号に応じた信号と、前記ローサイドトランジスタ側の前記検出用コンタクトの信号を論理演算する第１論理ゲートを含み、
前記ローサイドドライバは、前記制御信号に応じた信号と、前記ハイサイドトランジスタ側の前記検出用コンタクトの信号を論理演算する第２論理ゲートを含むことを特徴とする請求項１に記載のスイッチング出力回路。
【請求項６】
前記ハイサイドトランジスタ側の前記検出用コンタクトの信号のポジティブエッジを遅延させる第１遅延回路と、
前記ローサイドトランジスタ側の前記検出用コンタクトの信号のネガティブエッジを遅延させる第２遅延回路と、
をさらに備えることを特徴とする請求項１から５のいずれかに記載のスイッチング出力回路。
【請求項７】
請求項１から６のいずれかに記載のスイッチング出力回路を備えることを特徴とするスイッチング電源。
【請求項８】
安定化された出力電圧を生成し、出力端子から出力するスイッチング電源であって、
前記出力電圧と所定の基準電圧との誤差を増幅するエラーアンプと、
前記エラーアンプの出力信号を積分する積分器と、
三角波もしくはのこぎり波の周期信号を生成するオシレータと、
前記周期信号と前記積分器の出力信号を比較し、パルス幅変調された制御信号を出力するコンパレータと、
前記制御信号を受ける請求項１から６のいずれかに記載のスイッチング出力回路と、
前記出力端子と接地端子の間に設けられた出力キャパシタと、
前記スイッチング出力回路のスイッチング端子と前記出力端子の間に設けられたコイルと、
を備えることを特徴とするスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プッシュプル形式で接続されたハイサイドトランジスタとローサイドトランジスタを有するスイッチング出力回路に関する。
【背景技術】
【０００２】
スイッチングレギュレータや放電灯を駆動するインバータ、モータの駆動回路などは、ハーフブリッジ回路やＨブリッジ回路などのスイッチング出力回路を備える。スイッチング出力回路は、電源端子と接地端子の間に直列に接続され、相補的にオン、オフされるハイサイドトランジスタとローサイドトランジスタを含んでおり、各トランジスタのオン時間を制御することにより、負荷に供給する電力等を制御する。
【０００３】
かかるスイッチング出力回路では、ハイサイドトランジスタとローサイドトランジスタが同時にオンすると、電源端子から接地端子へと貫通電流が流れるという問題が生ずる。そこで一般的なスイッチング出力回路には、ハイサイドトランジスタとローサイドトランジスタが両方ともオフする期間（デッドタイムとも称する）が設定され、２つのトランジスタの同時オンを防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−８４０５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の回路では、ハイサイドトランジスタがオンするタイミング、ローサイドトランジスタがオンするタイミングを遅延させることにより貫通電流を防止している。具体的には、以下の処理が実行される。
１．  ハイサイドトランジスタの制御
ローサイドトランジスタにオフを指示する信号（エッジ）をある期間Ｔｄ、遅延させる。遅延された信号とハイサイドトランジスタにオンを指示する信号を論理演算し、論理演算により得られた信号によってハイサイドトランジスタを駆動する。
２．  ローサイドトランジスタの制御
ローサイドトランジスタにオフを指示する信号を遅延させる。遅延された信号とハイサイドトランジスタにオンを指示する信号を論理演算し、その結果得られる信号によってローサイドトランジスタを駆動する。
【０００６】
この方式では、デッドタイムは遅延時間Ｔｄにより規定される。一般にデッドタイムを長くすると、貫通電流のリスクは下げることができる。ところが、スイッチング出力回路にコイルの様な誘導性負荷が接続される場合、デッドタイム中、コイルの誘導電流がオフしたトランジスタのボディダイオードを流れることになるため、損失が大きくなり効率が低下するという問題がある。反対にデッドタイムを短くすると、コイルの誘導電流は、ボディダイオードではなくトランジスタのチャンネルに流れる期間が長くなるため回路の効率は高まるが、貫通電流のリスクが高まる。
【０００７】
遅延時間ＴｄをＣＲ時定数を用いて設定する場合、回路の電源電圧が変動すると、遅延時間が変動し、デッドタイムが変動するという問題がある。この問題は、遅延時間Ｔｄにマージンを設定することで解決できるが、必要なマージンの設計は容易ではなく、またマージンは回路の効率低下の要因となる。さらにハイサイドトランジスタとローサイドトランジスタを高速にスイッチングする場合、デッドタイムを短くする必要があるため、遅延時間Ｔｄの設計はより一層困難となる。
【０００８】
本発明は、係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつ、従来とは異なるアプローチで貫通電流を防止可能なスイッチング出力回路の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、制御信号に応じて、第１固定電圧または第２固定電圧のいずれかを出力するスイッチング出力回路に関する。このスイッチング出力回路は、第１固定電圧が印加された第１固定電圧端子とスイッチング端子の間に設けられたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のハイサイドトランジスタと、第１固定電圧より低い第２固定電圧が印加された第２固定電圧端子とスイッチング端子の間に設けられたＮチャンネルＭＯＳＦＥＴのローサイドトランジスタと、制御信号に応じて、ハイサイドトランジスタのゲートに第１駆動信号を、ローサイドトランジスタのゲートに第２駆動信号を供給するプリドライバ回路と、を備える。制御信号は、ハイサイドトランジスタをオン、ローサイドトランジスタをオフすべき期間に第１レベル、ハイサイドトランジスタをオフ、ローサイドトランジスタをオンすべき期間に第２レベルとなる。ハイサイドトランジスタおよびローサイドトランジスタそれぞれのゲート電極は、異なる位置に設けられた駆動用コンタクトと検出用コンタクトを介して信号を入出力可能に構成される。プリドライバ回路は、ハイサイドドライバとローサイドドライバを含む。ハイサイドドライバは、制御信号が第１レベルであり、かつローサイドトランジスタ側の検出用コンタクトの信号がローレベルのとき、ハイサイドトランジスタ側の駆動用コンタクトにローレベルを印加してハイサイドトランジスタをオンし、制御信号が第２レベルのとき、ハイサイドトランジスタ側の駆動用コンタクトにハイレベルを印加してハイサイドトランジスタをオフする。ローサイドドライバは、制御信号が第２レベルであり、かつハイサイドトランジスタ側の検出用コンタクトの信号がハイレベルのとき、ローサイドトランジスタ側の駆動用コンタクトにハイレベルを印加してローサイドトランジスタをオンし、制御信号が第１レベルのとき、ローサイドトランジスタ側の駆動用コンタクトにローレベルを印加してローサイドトランジスタをオフするローサイドドライバと、を含む。
【００１０】
ハイサイドトランジスタおよびローサイドトランジスタ（これらはパワートランジスタとも称される）のサイズが大きくなると、ゲート容量や抵抗成分によって分布定数的な振る舞いを示すようになる。たとえばハイサイドトランジスタを仮想的にいくつかの領域に分割すると、領域ごとに異なったタイミングでオン、オフする。具体的には、駆動用コンタクトに近い領域が最も早くオン、オフが切りかえられ、そこから遠ざかるほど、オン、オフの切りかわりのタイミングが遅くなる。つまり検出用コンタクト付近の領域は、駆動用コンタクト付近の領域に比べて遅く駆動される。そこでハイサイドトランジスタ側の検出用コンタクトの信号を利用してローサイドトランジスタの駆動を制御することにより、ハイサイドトランジスタのすべての領域が確実にオフしてから、ローサイドトランジスタをオンすることができる。ハイサイドトランジスタについても同様に、ローサイドトランジスタのすべての領域が確実にオフしてからオンすることができる。
【００１１】
ハイサイドトランジスタおよびローサイドトランジスタの少なくとも一方のゲート電極は、その両端にそれぞれ駆動用コンタクトが設けられ、その中央付近に検出用コンタクトが設けられてもよい。
【００１２】
ハイサイドトランジスタおよびローサイドトランジスタの少なくとも一方のゲート電極は、その一端に駆動用コンタクトが設けられ、その他端に検出用コンタクトが設けられてもよい。
【００１３】
ハイサイドトランジスタおよびローサイドトランジスタの少なくとも一方のゲート電極において、検出用コンタクトは、駆動用コンタクトの信号が遷移してから当該検出用コンタクトの信号が最も遅く遷移する位置に配置されてもよい。
【００１４】
ハイサイドドライバは、制御信号に応じた信号と、ローサイドトランジスタ側の検出用コンタクトの信号を論理演算する第１論理ゲートを含んでもよい。ローサイドドライバは、制御信号に応じた信号と、ハイサイドトランジスタ側の検出用コンタクトの信号を論理演算する第２論理ゲートを含んでもよい。
【００１５】
ある態様のスイッチング出力回路は、ハイサイドトランジスタ側の検出用コンタクトの信号のポジティブエッジを遅延させる第１遅延回路と、ローサイドトランジスタ側の検出用コンタクトの信号のネガティブエッジを遅延させる第２遅延回路と、をさらに備えてもよい。
【００１６】
本発明の別の態様は、スイッチング電源に関する。このスイッチング電源は、上述のいずれかの態様のスイッチング出力回路を備える。
【００１７】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明によれば、貫通電流を確実に防止できる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係るスイッチング出力回路の構成を示す回路図である。
【図２】図２（ａ）〜（ｃ）は、ハイサイドトランジスタのゲート配線の例示的なレイアウト図である。
【図３】図１のスイッチング出力回路の動作を示すタイムチャートである。
【図４】図１のスイッチング出力回路を用いたスイッチング電源を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
図１は、実施の形態に係るスイッチング出力回路１００の構成を示す回路図である。スイッチング出力回路１００は、制御信号Ｓ１に応じて、第１固定電圧（電源電圧ＶＤＤ）または第１固定電圧より低い第２固定電圧（接地電圧ＶＧＮＤ）のいずれかをスイッチング端子１０から出力する。スイッチング出力回路１００は、ハイサイドトランジスタ１６、ローサイドトランジスタ１８、プリドライバ回路２０を備える。
【００２３】
ハイサイドトランジスタ１６はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、電源電圧ＶＤＤが印加された第１固定電圧端子（電源端子）１２と、スイッチング端子１０の間に設けられる。
【００２４】
ローサイドトランジスタ１８は、ＮチャンネルＭＯＳＦＥＴであり、接地電圧ＶＧＮＤが印加された第２固定電圧端子（接地端子）１４とスイッチング端子１０の間に設けられる。
【００２５】
制御信号Ｓ１は、ハイサイドトランジスタ１６をオン、ローサイドトランジスタ１８をオフすべき期間に第１レベル（ハイレベル）をとり、ハイサイドトランジスタ１６をオフ、ローサイドトランジスタ１８をオンすべき期間に第２レベル（ローレベル）をとる。プリドライバ回路２０は、制御信号Ｓ１に応じて、ハイサイドトランジスタ１６のゲートに第１駆動信号ＤＨを、ローサイドトランジスタ１８のゲートに第２駆動信号ＤＬを供給する。
【００２６】
ハイサイドトランジスタ１６のゲート電極３０は、異なる箇所に設けられた駆動用コンタクト３２と検出用コンタクト３４を介して、信号が入出力可能に構成される。ローサイドトランジスタ１８も同様であり、そのゲート電極４０は、異なる箇所に設けられた駆動用コンタクト４２と検出用コンタクト４４を介して、信号が入出力可能に構成される。なお図１では、ひとつのゲート電極３０（４０）のみが示されるが、実際には後述のように複数のゲート電極が設けられてもよい。
【００２７】
ハイサイドトランジスタ１６のゲート電極３０は、ゲート容量およびゲート抵抗により形成される分布定数回路として把握でき、ハイサイドトランジスタ１６は近似的に、プリドライバ回路２０の出力端子からの電気的な長さ（電気長）に応じた複数の領域１６＿１〜１６＿ｎ（ｎは整数）の集合体として把握することができる。そして、第１駆動信号ＤＨの変化に応答して、駆動用コンタクト３２に最も近い領域１６＿１の状態（オン・オフ）が最も早く変化し、最も遠い領域１６＿ｎの状態が最も遅く変化する。
【００２８】
検出用コンタクト３４は、駆動用コンタクト３２からある程度遠い領域１６＿ｎに設けられる。好ましくは、検出用コンタクト３４は、中間より遠い領域１６＿ｍ（ｍ≧ｎ／２）に配置することが好ましく、より好ましくは、最も遠い領域１６＿ｎに配置される。
【００２９】
ローサイドトランジスタ１８側についても同様である。
【００３０】
プリドライバ回路２０は、ハイサイドドライバ２２とローサイドドライバ２４を含む。
ハイサイドドライバ２２は、制御信号Ｓ１が第１レベル（ハイレベル）であり、かつローサイドトランジスタ１８側の検出用コンタクト４４の信号（以下、第２検出信号）ＳＬがローレベルのとき、ハイサイドトランジスタ１６側の駆動用コンタクト３２にローレベル（たとえば接地電圧ＶＧＮＤ）の第１駆動信号ＤＨを印加してハイサイドトランジスタ１６をオンする。ハイサイドドライバ２２は、制御信号Ｓ１が第２レベル（ローレベル）のとき、ハイサイドトランジスタ１６側の駆動用コンタクト３２にハイレベル（たとえば電源電圧ＶＤＤ）の第１駆動信号ＤＨを印加してハイサイドトランジスタ１６をオフする。
【００３１】
この機能を実現するために、たとえばハイサイドドライバ２２は、第１バッファＢＵＦ１と第１論理ゲートＯＲ１を含む。第１バッファＢＵＦ１には、第２検出信号ＳＬに対するハイレベルとローレベルのしきい値が設定されている。好ましくは第１バッファＢＵＦ１は、ヒステリシスを有するシュミットバッファが利用される。第１論理ゲートＯＲ１は、インバータ２６により反転された制御信号Ｓ１＃（＃は論理反転を示す）と、第１バッファＢＵＦ１の出力の論理和を生成する。第１論理ゲートＯＲ１の出力信号は、図示しないバッファを介して、第１駆動信号ＤＨとして駆動用コンタクト３２に供給される。
【００３２】
ローサイドドライバ２４は、制御信号Ｓ１が第２レベル（ローレベル）であり、かつハイサイドトランジスタ１６側の検出用コンタクト３４の信号（以下、第１検出信号）ＳＨがハイレベルのとき、ローサイドトランジスタ１８側の駆動用コンタクト４２にハイレベル（たとえば電源電圧ＶＤＤ）の第２駆動信号ＤＬを印加してローサイドトランジスタ１８をオンする。またローサイドドライバ２４は、制御信号Ｓ１が第１レベル（ハイレベル）のとき、ローサイドトランジスタ１８側の駆動用コンタクト４２にローレベル（たとえば接地電圧ＶＧＮＤ）の第２駆動信号ＤＬを印加してローサイドトランジスタ１８をオフする。
【００３３】
この機能を実現するために、たとえばローサイドドライバ２４は、第２バッファＢＵＦ２と第２論理ゲートＡＮＤ１を含む。第２バッファＢＵＦ２には、第１検出信号ＳＨに対するハイレベルとローレベルのしきい値が設定されている。第１バッファＢＵＦ１と同様、第２バッファＢＵＦ２はシュミットバッファである。第２論理ゲートＡＮＤ１は、反転された制御信号Ｓ１＃と、第２バッファＢＵＦ２の出力の論理積を生成する。第２論理ゲートＡＮＤ１の出力信号は、図示しないバッファを介して、第２駆動信号ＤＬとして駆動用コンタクト４２に供給される。
【００３４】
図２（ａ）〜（ｃ）は、ハイサイドトランジスタ１６のゲート配線の例示的なレイアウト図である。ゲート電極３０は矩形状のゲート酸化膜であり、ハイサイドトランジスタ１６の全領域にわたって複数、形成されている。
【００３５】
図２（ａ）において、ゲート電極３０はそれぞれ、少なくとも一端に、駆動用コンタクト３２が設けられており、駆動用コンタクト３２を介してメタル配線３６と接続される。メタル配線３６には、プリドライバ回路２０から出力される第１検出信号ＳＨが印加されている。
【００３６】
複数のゲート電極３０のうちの少なくともひとつは、検出用のゲート電極３０ｓとして機能する。検出用ゲート電極３０ｓは、その一端に駆動用コンタクト３２が設けられ、メタル配線３６と接続されている。検出用ゲート電極３０ｓの他端には検出用コンタクト３４が設けられている。検出用コンタクト３４には、メタル配線３８が接続され、検出用コンタクト３４の第１検出信号ＳＨがプリドライバ回路２０へと出力される。ハイサイドトランジスタ１６に入力された第１駆動信号ＤＨが、検出用コンタクト３４に達するまでの伝搬遅延をτＨ（ローサイド側ではτＬ）と表記する。
【００３７】
この構成において、ハイサイドトランジスタ１６に入力された第１駆動信号ＤＨはメタル配線３６およびゲート電極３０、３０ｓを介して、ハイサイドトランジスタ１６の各領域に伝搬する。したがって、プリドライバ回路２０の出力端子に電気的に最も近い領域が、図１の領域１６＿１に対応し、検出用コンタクト３４が設けられた箇所が電気的に最も遠く、図１の領域１６＿ｎに対応する。
【００３８】
図２（ｂ）に示すように、検出用ゲート電極３０ｓの長さは、ゲート電極３０のゲート抵抗やゲート容量の値に応じて最適化することができる。一般に、メタル配線での遅延は、ゲート電極３０での遅延に比べて十分に小さい場合が多い。したがって、複数の駆動用コンタクト３２には、ほぼ同時に第１駆動信号ＤＨが到着するとみなすことが可能である。そうすると、第１駆動信号ＤＨは、ゲート電極３０の中心付近に、最も遅く到着することになる。この場合に、図２（ｂ）に示す位置の検出用コンタクト３４が、図１の領域１６＿ｎに対応することになる。
【００３９】
プリドライバ回路２０の出力端子から検出用コンタクト３４の電気長は、長ければ長いほど、貫通電流のリスクを低減できるが、反面効率が低下する。そこでゲート電極３０ｓの長さを最適化することにより、図２（ａ）のレイアウトに比べて、貫通電流のリスク低減と効率改善のバランスをとることができる。
【００４０】
図２（ｃ）において、検出用ゲート電極３０ｓは、その両端に駆動用コンタクト３２が設けられており、中央付近に検出用コンタクト３４が設けられている。
【００４１】
なお、図２（ａ）〜（ｃ）において、複数のゲート電極３０のうち、第１駆動信号ＤＨが入力される箇所から最も遠いひとつに検出用コンタクト３４が設けられており、検出用ゲート電極３０ｓとなっている。これにより、検出用コンタクト３４の位置をプリドライバ回路２０の出力端子から最も遠ざけることが保証される。ただし本発明はこれに限定されず、複数のゲート電極３０のうち、中央付近、あるいはその他のひとつに検出用コンタクト３４を設けてもよい。また、検出用コンタクト３４の数はひとつに限定されず、複数設けてもよい。
【００４２】
以上がスイッチング出力回路１００の構成である。続いてその動作を説明する。図３は、図１のスイッチング出力回路１００の動作を示すタイムチャートである。時刻ｔ０において、制御信号Ｓ１は第１レベル（ハイレベル）であり、第１駆動信号ＤＨ、第１検出信号ＳＨがローレベル、つまりハイサイドトランジスタ１６がオン、第２駆動信号ＤＬ、第２検出信号ＳＬがローレベル、つまりローサイドトランジスタ１８がオフとなっている。
【００４３】
時刻ｔ１に制御信号Ｓ１がローレベルに遷移する。これを受けて、プリドライバ回路２０は第１駆動信号ＤＨをハイレベルに遷移させる。その結果、駆動用コンタクト３２に近い領域１６＿１が直ちにオフする。時間の経過とともに第１駆動信号ＤＨがゲート電極３０を伝搬する。ゲート電極３０の伝搬遅延τＨだけ遅れて、検出用コンタクト３４の第１検出信号ＳＨがハイレベルに遷移し、領域１６＿ｎがオフ、つまりハイサイドトランジスタ１６のほぼ全領域がオフとなる。
【００４４】
時刻ｔ２に第１検出信号ＳＨが第２バッファＢＵＦ２のしきい値に跨ぐと、プリドライバ回路２０は第２駆動信号ＤＬをハイレベルに遷移させる。その結果、ローサイドトランジスタ１８の領域１８＿１がオンとなる。時間の経過とともに第２駆動信号ＤＬがゲート電極４０を伝搬していき、やがてローサイドトランジスタ１８の全領域がオンとなる。
【００４５】
時刻ｔ３に制御信号Ｓ１がハイレベルに遷移する。これを受けて、プリドライバ回路２０は第２駆動信号ＤＬをローレベルに遷移させる。その結果、ローサイドトランジスタ１８の駆動用コンタクト４２に近い領域１８＿１がオフする。時間の経過とともに第２駆動信号ＤＬがゲート電極４０を伝搬し、伝搬遅延τＬだけ遅れて、検出用コンタクト４４の第２検出信号ＳＬがローレベルに遷移し、領域１８＿ｎがオフ、つまりローサイドトランジスタ１８のほぼ全領域がオフとなる。
【００４６】
時刻ｔ４に第２検出信号ＳＬが第１バッファＢＵＦ１のしきい値に跨ぐと、プリドライバ回路２０は第１駆動信号ＤＨをハイレベルに遷移させる。その結果、ハイサイドトランジスタ１６の領域１６＿１がオンとなる。時間の経過とともに第１駆動信号ＤＨがゲート電極３０を伝搬していき、やがてハイサイドトランジスタ１６の全領域がオンとなる。
【００４７】
スイッチング出力回路１００はこの動作を繰り返す。
【００４８】
図１のスイッチング出力回路１００によれば、ゲート電極３０の伝搬時間τＨおよびゲート電極４０の伝搬時間τＬにもとづいたデッドタイムが生成することができる。ここで検出用コンタクト３４を適切な位置に配置すれば、ハイサイドトランジスタ１６側のすべての領域１６＿１〜１６＿ｎがオフした後に、ローサイドトランジスタ１８がオンされることが保証される。このことは、図１のスイッチング出力回路１００において、ローサイドトランジスタ１８をオンするタイミングにおいて、確実に貫通電流が防止できることを意味している。ハイサイドトランジスタ１６をオンするタイミングについても同様であり、貫通電流が防止できる。
【００４９】
このスイッチング出力回路１００は、従来技術のように、デッドタイムにマージンを設定する必要が無く、あるいはマージンの量を減らすことができる。制御信号Ｓ１のパルス幅を積極的に変化させる場合（たとえばパルス変調）、パルスの最小幅および最大幅は、デッドタイムに制限される。この観点において、実施の形態に係るスイッチング出力回路１００では、デッドタイムを従来に比べて短くできるため、パルス幅の変化幅を広げることができる。
【００５０】
実施の形態に係るスイッチング出力回路１００の効果は、以下の比較技術との対比によってさらに明らかとなる。
【００５１】
比較技術では、図１の検出用コンタクト３４および検出用コンタクト４４が設けられず、その代わりに駆動用コンタクト３２の信号が第２バッファＢＵＦ２に入力され、駆動用コンタクト４２の信号が第１バッファＢＵＦ１に入力される。かかる構成において、ローサイドトランジスタ１８をオフからオンに切りかえる動作を考察する。この場合、ハイサイドトランジスタ１６側の駆動用コンタクト３２に直近の領域１６＿１のみがオフし、その他の領域（１６＿２〜１６＿ｎ）がオフする前に、第２駆動信号ＤＬがハイレベルに遷移してしまう。したがって、ローサイドトランジスタ１８と領域（１６＿２〜１６＿ｎ）が同時オンし、貫通電流が発生するリスクは高い。したがって第１バッファＢＵＦ１の入力側および第２バッファＢＵＦ２の入力側に遅延回路を設け、この遅延量を最適化する必要があるため、設計の難易度が高くなる。
【００５２】
これに対して図１のスイッチング出力回路１００では、検出用コンタクト３４、検出用コンタクト４４を設けて、それらに発生する第１検出信号ＳＨ、第２検出信号ＳＬをプリドライバ回路２０にフィードバックすることにより、ハイサイド側とローサイド側の同時オンを確実に防止できる。
【００５３】
なお、検出用コンタクト３４、検出用コンタクト４４を備える図１のスイッチング出力回路１００においても、第２バッファＢＵＦ２の入力側に、ハイサイドトランジスタ１６側の検出用コンタクト３４の第１検出信号ＳＨのポジティブエッジを遅延させる第１遅延回路ＤＬＹ１を設け、第１バッファＢＵＦ１の入力側に、ローサイドトランジスタ１８側の検出用コンタクト４４の第２検出信号ＳＬのネガティブエッジを遅延させる第２遅延回路ＤＬＹ２を設けてもよい。これらの遅延回路ＤＬＹ１、ＤＬＹ２を設けずとも、検出用コンタクト３４、検出用コンタクト４４の位置を最適化すれば貫通電流は十分に防げるが、設けた場合には以下の利点がある。すなわち、ゲート電極３０、４０で生ずる伝搬遅延τＨ、τＬはスイッチング出力回路１００の製造時に固定されるためデッドタイムの変更できないが、遅延回路ＤＬＹ１、ＤＬＹ２を設けた場合には、製造後におけるデッドタイムの調整が可能となる。
【００５４】
続いて実施の形態に係るスイッチング出力回路１００のアプリケーションを説明する。図４は、図１のスイッチング出力回路１００を用いたスイッチング電源２００を示す回路図である。スイッチング電源２００は降圧型のスイッチングレギュレータであり、図１のスイッチング出力回路１００、パルス幅変調器２０２、コイルＬ１、キャパシタＣ１を備える。スイッチング出力回路１００は入力電圧ＶＤＤを低下させ、出力端子２０４から出力する。出力端子２０４の電圧（出力電圧ＶＯＵＴ）はパルス幅変調器２０２にフィードバックされる。
【００５５】
パルス幅変調器２０２は出力電圧ＶＯＵＴが目標値に近づくように制御信号Ｓ１のデューティ比を調節する。スイッチング出力回路１００は、パルス幅変調器２０２から出力される制御信号Ｓ１にもとづいてハイサイドトランジスタ１６とローサイドトランジスタ１８を相補的にオン、オフし、コイルＬ１の一端に、スイッチング電圧ＶＳＷを供給する。
【００５６】
パルス幅変調器２０２は、エラーアンプ２０６、積分器２０８、オシレータ２１０、ＰＷＭコンパレータ２１２を含む。エラーアンプ２０６は、基準電圧Ｖｒｅｆと出力電圧ＶＯＵＴの誤差を増幅する。積分器２０８は、エラーアンプ２０６から出力される誤差電圧Ｖｅｒｒを積分する。オシレータ２１０は、三角波またはのこぎり波の周期信号Ｖｏｓｃを発生する。ＰＷＭコンパレータ２１２は、周期信号Ｖｏｓｃと積分器２０８の出力信号を比較することにより制御信号Ｓ１を生成する。なお、パルス幅変調器２０２の構成は図４のそれに限定されるものではない。
【００５７】
図４のスイッチング電源２００によれば、貫通電流を防止できるため、消費電力を低減でき、あるいは安定動作が実現される。
【００５８】
スイッチングレギュレータにおいて、デッドタイムの期間、コイルＬ１のコイル電流ＩＬは、ローサイドトランジスタ１８のチャンネルではなく、ボディダイオードを介して流れる。ボディダイオードの抵抗成分はチャンネルの抵抗成分より大きいため、デッドタイムが長くなると効率が低下する。図４のスイッチング電源２００によれば、デッドタイムを従来よりも短くできるため、効率を改善することができる。
【００５９】
さらに、パルス幅変調された制御信号Ｓ１のパルス幅の変動幅を従来よりも広げることができるため、出力電圧範囲を拡大できるという利点もある。
【００６０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６１】
実施の形態で説明したスイッチング出力回路１００の、さまざまな論理信号のハイレベル、ローレベルの設定は一例であり、適宜反転してもよい。
【００６２】
実施の形態では、スイッチング出力回路１００のアプリケーションとして降圧型のスイッチングレギュレータを説明したが、それに限定されるものではなく、その他のトポロジーのスイッチング電源にも利用可能であり、あるいはハーフブリッジ回路やＨブリッジ回路を利用したその他のシステム、たとえば放電灯のインバータ、モータドライバなどにも好適に利用できる。
【００６３】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００６４】
１００…スイッチング出力回路、１０…スイッチング端子、１２…電源端子、１４…接地端子、１６…ハイサイドトランジスタ、１８…ローサイドトランジスタ、２０…プリドライバ回路、２２…ハイサイドドライバ、２４…ローサイドドライバ、３０…ゲート電極、３２…駆動用コンタクト、３４…検出用コンタクト、３６…メタル配線、４０…ゲート電極、４２…駆動用コンタクト、４４…検出用コンタクト、Ｓ１…制御信号、ＤＨ…第１駆動信号、ＤＬ…第２駆動信号、ＳＨ…第１検出信号、ＳＬ…第２検出信号、ＢＵＦ１…第１バッファ、ＯＲ１…第１論理ゲート、ＢＵＦ２…第２バッファ、ＡＮＤ１…第２論理ゲート、２００…スイッチング電源、２０２…パルス幅変調器、Ｌ１…コイル、Ｃ１…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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