(57)【要約】【課題】残像を消去することのできる液晶表示パネルを提供する。【解決手段】液晶表示パネルの第１基板の画素上にメイン薄膜トランジスタ９０とサブ薄膜トランジスタ９１が配置される。メイン薄膜トランジスタ９０は、当列走査線に接続される第１ゲート９０ａと、当列データ線に接続される第１ソース９０ｂを有する。サブ薄膜トランジスタ９１は、前列走査線に接続される第２ゲート９１ａと、次列データ線に接続される第２ソース９１ｂを有する。これにより、画素に蓄積した電荷が次列データ線から放出を促進されて効果的に残像を消去することができる。また、液晶表示時間を短縮することができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板の画素に配置され、前記画素に対応する走査線に接続される第１ゲートと、前記画素に対応するデータ線に接続される第１ソースとを有するメイン薄膜トランジスタと、
同一の前記画素に配置され、前記画素に対応する走査線の一つ前の列の走査線に接続される第２ゲートと、前記画素に対応するデータ線の一つ次の列のデータ線に接続される第２ソースとを有するサブ薄膜トランジスタと、
前記メイン薄膜トランジスタの第１ドレインに接続される第１貯蔵キャパシタと、
前記サブ薄膜トランジスタの第２ドレインに接続される第２貯蔵キャパシタと、
前記メイン薄膜トランジスタの第１ドレインに接続される第１液晶キャパシタと、
前記サブ薄膜トランジスタの第２ドレインに接続される第２液晶キャパシタと、
を備えることを特徴とする液晶表示パネル。
【請求項２】
前記第２貯蔵キャパシタに接続される補助キャパシタをさらに備えることを特徴とする請求項１に記載の液晶表示パネル。
【請求項３】
前記第２液晶キャパシタに接続される補助キャパシタをさらに備えることを特徴とする請求項１に記載の液晶表示パネル。
【請求項４】
前記第１基板に対向する第２基板をさらに備えることを特徴とする請求項１に記載の液晶表示パネル。
【請求項５】
同一の画素にメイン薄膜トランジスタとサブ薄膜トランジスタとを配置し、
前記画素に対応する走査線を前記メイン薄膜トランジスタの第１ゲートに接続し、
前記画素に対応するデータ線を前記メイン薄膜トランジスタの第１ソースに接続し、
前記画素に対応する走査線の一つ前の列の走査線を前記サブ薄膜トランジスタの第２ゲートに接続し、
前記画素に対応するデータ線の一つ次の列のデータ線を前記サブ薄膜トランジスタの第２ソースに接続することにより、前記画素上の残像を消去することを特徴とする液晶表示パネルの残像消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示パネルに関する。
特に、画素上にサブ薄膜トランジスタが配置され、そのゲートが走査線（ゲート線）に接続され、そのソースがデータ線に接続されて、画素に蓄積した電荷の放出を促進することにより効果的に残像を消去できる液晶表示パネルに関する。
【背景技術】
【０００２】
光学、半導体技術の発展に伴い、液晶表示パネルは、消費者に広く利用されている。液晶表示パネルは、概して高精細、小型、軽量で、駆動電圧や消費電力が低く、多用途に用いられるため、従来のＣＲＴディスプレイに置き換わって主流技術となっている。
【０００３】
一般に、液晶表示パネルは、２枚の基板（第１基板、第２基板）、その間にはさまれる液晶、第１基板に配置される画素電極と薄膜トランジスタ、第２基板に配置されるコモン電極（対向電極）、および画素電極に対向するカラーフィルタ膜から構成される。
カラーフィルタ膜は、赤、緑、青（ＲＧＢ）の３色のフィルタ膜から構成され、３つのフィルタ膜上にそれぞれ画素が形成される。赤、緑、青の画素は、互いに近接して配置され、一つの画素を形成する。
【０００４】
さらに、視野角を改善するため、１つの子画素を４つのドメインに分割するＭＶＡ（マルチドメイン垂直配向）技術が開発され、液晶テレビに最もよく応用されている。ＭＶＡ技術による液晶表示パネルは、コントラストが高く、視野角が広く、大型画面にも使えるという特長があるが、大きな視野角にて画面の色が薄くなるカラーウォッシュアウトと、レスポンス時間が遅いことの２つが、ＭＶＡ方式の画像品質を低下させる残された課題であった。カラーウォッシュアウトを減らすために最も効果的な方法は、子画素のドメインを４個から８個またはそれ以上にすることである。
８ドメインの子画素を利用して、静電容量結合型（Ｃ−Ｃ型）、デュアルデータまたはデュアルゲート型（Ｔ−Ｔ型）、コモン電圧スイング技術が提案された。しかし、Ｔ−Ｔ型とコモン電圧スイング技術は、ＩＣや他の電気素子を余分に要しコストが増す。Ｃ−Ｃ型ではコストは増えないが、自己結合キャパシタのフローティング電極により、深刻な残像現象（イメージスティッキング）が起きるという問題があった。
【０００５】
図１の左側に示すように、従来のＣ−Ｃ型の画素は、金属容量充電法を利用して２つの画素区域、メイン区域６０とサブ区域６１とを形成する。メイン区域６０では、キャパシタＣｌｃ−１にデータ信号（例えば５Ｖ）が直接入力され、データ信号と同じ電圧が生じる。一方、サブ区域６１では、キャパシタＣｌｃ−２にキャパシタＣｘが直列接続されてチャージ（充電）される結果、キャパシタＣｌｃ−１とキャパシタＣｌｃ−２の電極間電圧に差が生じ（例えばキャパシタＣｌｃ−１が５Ｖ、キャパシタＣｌｃ−２が３Ｖ）、よってメイン区域６０とサブ区域６１の明るさが異なる。また、図１の右側にＣ−Ｃ型の画素回路を示す。Ｃ−Ｃ型は充電金属層の残留電荷により深刻な残像現象を生じる。
また、図２に示す格子板の画像において、左側の画像の区域６５、６６が、燃焼試験後、それぞれ右側の画像の区域６５，６７のようになる。右側の画像の区域６７はグレー画像となり、最初の区域６５の画像には戻すことができない。
【０００６】
さらに、Ｙ．Ｐ．Ｈｕａｎｇらの「高品質液晶ディスプレイのためのアドバンストＭＶＡ方式の付加更新技術（ＡＲＴ）」において、アドバンストＭＶＡ方式の付加更新技術が提案された。この方法は、８ドメイン子画素をメイン区域とサブ区域に分割するもので、図３にその画素回路を示す。付加更新技術により、８ドメイン子画素は自己オーバードライブ機能を有し、カラーウォッシュアウトを減らすだけでなく、レスポンス時間も短縮できる。この技術では、画素回路にサブ薄膜トランジスタ８１を付加して配置する。サブ薄膜トランジスタ８１のゲートは画素のゲート線に、ソースはサブ区域の電極に、ドレインは画素のデータ線に接続される。サブ薄膜トランジスタ８１は、メイン薄膜トランジスタ８０と電極面積（幅×長さ）およびそれに比例する静電容量が異なり、各キャパシタにサブ区域電圧（Ｖｓｕｂ）を再チャージ（更新）する。このサブ薄膜トランジスタ８１の再チャージ（更新）のため、電極上にイオンが蓄積せず、残像の問題を抑制できる。図３にて、ＣｓｔsubとＣｌｃsubはサブ区域の貯蔵（ストレージ）キャパシタおよび液晶キャパシタであり、Ｃｘは結合キャパシタである。Ｖｍａｉｎはメイン区域の電圧である。Ｉｓｕｂはサブ薄膜トランジスタ８１のチャージ電流である。
本技術では、コストの高い素子を余分に使わずに、Ｖｓｕｂを最適化してカラーウォッシュアウトを減らすため、画素レイアウトからＣｘとＩｓｕｂを簡単に設計変更することができる。要約すれば、付加更新技術は、サブ薄膜トランジスタを画素回路に付加配置することにより、わずかなＡＣ信号をサブ区域の電極に供給する技術であり、これにより残留電荷の蓄積を防ぐことができる。
【０００７】
このように、アドバンストＭＶＡ方式の付加更新技術では画素回路にサブ薄膜トランジスタを付加配置することにより、サブ薄膜トランジスタのゲートが「その子画素に対応するゲート線」に接続され、サブ区域の電極に蓄積された電荷が「その子画素に対応するデータ線」から放出される。すなわち、その子画素のメイン薄膜トランジスタとサブ薄膜トランジスタは同一のゲート線とデータ線を共用することになる。
サブ区域の電極に蓄積された電荷は、サブ薄膜トランジスタがオンされた時に放出される。言い換えれば、残留電荷が除去された後に子画素の再チャージ（更新）がされる必要があり、そのため液晶の表示時間が長くなるという問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述の欠点に鑑み、本発明の目的は、液晶表示パネルの性能を向上するため、残像を抑制する装置及び方法を提供することである。また、本発明の別の目的は、液晶の表示時間を短縮することのできる液晶表示パネルを提供することである。
【課題を解決するための手段】
【０００９】
従来技術の問題点を解決するため、本発明は、残像を消去するために画素を数個のドメインに分割した液晶表示パネルを提供する。
請求項１に記載の発明によると、液晶表示パネルの第１基板の画素上にメイン薄膜トランジスタとサブ薄膜トランジスタが配置される。メイン薄膜トランジスタは、「当列走査線（その子画素に対応する走査線）」に接続される第１ゲートと、「当列データ線（その子画素に対応するデータ線）」に接続される第１ソースを有する。サブ薄膜トランジスタは、「前列走査線（当列走査線の一つ前の列の走査線）」に接続される第２ゲートと、「次列データ線（当列データ線の一つ次の列のデータ線）」に接続される第２ソースを有する。これにより、画素に蓄積した電荷が次列データ線から放出を促進されて効果的に残像を消去することができる。また、液晶表示時間を短縮することができる。
【００１０】
請求項２および３に記載の発明によると、液晶表示パネルは、請求項１に記載の発明に、サブ薄膜トランジスタの第２ドレインに接続される第２貯蔵キャパシタあるいは第２液晶キャパシタに接続する補助キャパシタをさらに備える。
【００１１】
請求項４に記載の発明によると、液晶表示パネルは、請求項１に記載の発明に、第２基板をさらに備える。
【００１２】
請求項５に記載の発明によると、液晶表示パネルの同一画素上にメイン薄膜トランジスタとサブ薄膜トランジスタとを配置する。次のステップで、当列走査線をメイン薄膜トランジスタの第１ゲートに接続し、当列データ線をメイン薄膜トランジスタの第１ソースに接続する。続いて、前列走査線をサブ薄膜トランジスタの第２ゲートに接続し、次列データ線をサブ薄膜トランジスタの第２ソースに接続することにより、残像を消去することができる。
【図面の簡単な説明】
【００１３】
【図１】従来技術のＣ−Ｃ型液晶表示パネルの画素回路を示す模式図（左）及び回路図（右）である。
【図２】燃焼試験前後の格子板の画像を示す模式図である。
【図３】従来技術のアドバンストＭＶＡ方式液晶表示パネルの画素回路を示す回路図である。
【図４】本発明の実施形態による液晶表示パネルの画素回路を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明のいくつかの実施形態を詳細に説明する。なお、本発明は、請求の範囲に明示的に記載された事項の範囲を超えて、他の実施形態の広い範囲で実施しうる。
【００１５】
図４は、本発明による液晶表示パネルの画素回路を示す。なお、実施形態の説明において、従来技術と同一の電気素子については繰り返して記載、説明しない。
【００１６】
図４は、８ドメイン画素を利用する、本発明による液晶表示パネルの画素回路を示す。
図４にて、メイン区域のメイン薄膜トランジスタ９０の第１ゲート９０ａは第ｎ走査線Ｇｎに、第１ソース９０ｂは第ｎデータ線Ｓｎに、第１ドレイン９０ｃは第１貯蔵キャパシタＣｓｔａと第１液晶キャパシタＣｌｃａに接続される。
なお、ここで第ｎ走査線Ｇｎの「ｎ」と第ｎデータ線Ｓｎの「ｎ」は、それぞれ独立して整数を表すものであり、相互の関連はない。
ＣｌｃａとＣｌｃｂは、それぞれメイン区域とサブ区域の、画素電極とコモン電極からなる液晶キャパシタである。
ＣｓｔａとＣｓｔｂは、それぞれメイン区域とサブ区域の貯蔵キャパシタである。
補助キャパシタ（結合キャパシタ）Ｃｃｐは、第ｎデータ線Ｓｎと第２液晶キャパシタＣｌｃｂ（画素電極）の間に配置される。
第１貯蔵キャパシタＣｓｔａは、メイン薄膜トランジスタ９０の第１ドレイン９０ｃに接続され、第２貯蔵キャパシタＣｓｔｂは、サブ薄膜トランジスタ９１の第２ドレイン９１ｃに接続される。
第１液晶キャパシタＣｌｃａは、メイン薄膜トランジスタ９０の第１ドレイン９０ｃに接続され、第２液晶キャパシタＣｌｃｂは、サブ薄膜トランジスタ９１の第２ドレイン９１ｃに接続される。
補助キャパシタＣｃｐは、第２液晶キャパシタＣｌｃｂと第２貯蔵キャパシタＣｓｔｂに接続される。補助キャパシタＣｃｐは直列接続された第２液晶キャパシタＣｌｃｂによって充電されるため、第１液晶キャパシタＣｌｃａと第２液晶キャパシタＣｌｃｂの電極間電圧が異なることとなる。
【００１７】
画素回路において、サブ薄膜トランジスタ９１とメイン薄膜トランジスタ９０は、同一画素上に配置される。サブ薄膜トランジスタ９１とメイン薄膜トランジスタ９０の電極面積（幅×長さ）およびそれに比例する静電容量は異なる。
サブ薄膜トランジスタ９１の第２ゲート９１ａは第（ｎ−１）走査線Ｇｎ−１に、第２ソース９１ｂは第（ｎ＋１）データ線Ｓｎ＋１に、第２ドレイン９１ｃは第２貯蔵キャパシタＣｓｔｂと第２液晶キャパシタＣｌｃｂに接続される。
【００１８】
液晶表示パネルは、対向して配置される第１基板と第２基板と、第１基板と第２基板の間に配置される液晶とを備える。第ｎ走査線Ｇｎ、第ｎデータ線Ｓｎ、第（ｎ−１）走査線Ｇｎ−１、第（ｎ＋１）データ線Ｓｎ＋１は第１基板上に配線される。
第１基板はアクティブ素子配列基板であり、ガラス、水晶、柔軟な材料などの物質で形成される。第１基板に対向する第２基板はカラーフィルタ基板であり、ガラス、水晶、柔軟な材料などの物質で形成される。液晶は、第１基板（アクティブ素子配列基板）と第２基板（カラーフィルタ基板）との間に形成される。
【００１９】
上記の構成により、サブ区域にサブ薄膜トランジスタ９１を配置し、その第２ゲート９１ａを、その画素に対応する走査線Ｇｎではなく、前列の第（ｎ−１）走査線Ｇｎ−１に接続して、サブ薄膜トランジスタ９１をオン／オフ（スイッチング）する。また、サブ薄膜トランジスタ９１は、その画素に対応するデータ線Ｓｎではなく、次列の第（ｎ＋１）データ線Ｓｎ＋１をアクティブにすることにより、サブ区域に残る残留電荷を放出、除去して残像を抑制し、さらに画素を再チャージする。
このように、その画素に対応する線とは異なる走査線、データ線を利用して素子の正電荷と負電荷を中和することによって画素の残留電荷を除去する。このことにより、画素に蓄積された電荷が次列データ線から放出されて、残像を効率的に消去でき、さらに、「電荷除去の後に子画素を再チャージする必要がある」という従来技術の問題も解決される。
【００２０】
すなわち、従来技術では、メイン薄膜トランジスタとサブ薄膜トランジスタは同一の走査線とデータ線に接続されていた。そのため、メイン薄膜トランジスタとサブ薄膜トランジスタの貯蔵電荷は、それらのゲートをオンにすると同時に放出され、電荷除去後に子画素を再チャージすることが必要であった。
それに対し、本発明の主要な技術的特徴は、サブ区域のサブ薄膜トランジスタを前列走査線と次列データ線とに接続することである。そして、画素を再チャージする前にサブ薄膜トランジスタをオンにするとともに、次列データ線をアクティブにし、サブ区域に残った残留電荷を除去した後、画素を再チャージすることである。よって、残留電荷を除去するためだけの段階が不要となり、液晶表示時間が短縮するという効果を奏する。
【００２１】
上記説明は一例であり、これに限定されるものではない。これら実施形態に基づき、本発明の要旨を逸脱しない範囲内で種々の付加、置換、修正がされた形態でも実施しうる。
【符号の説明】
【００２２】
６０：メイン区域、６１：サブ区域
８０：メイン薄膜トランジスタ、８１：サブ薄膜トランジスタ
９０：メイン薄膜トランジスタ
９０ａ：第１ゲート、９０ｂ：第１ソース、９０ｃ：第１ドレイン
９１：サブ薄膜トランジスタ
９１ａ：第２ゲート、９１ｂ：第２ソース、９１ｃ：第２ドレイン
Ｃｓｔａ：第１貯蔵キャパシタ、Ｃｓｔｂ：第２貯蔵キャパシタ
Ｃｌｃａ：第１液晶キャパシタ、Ｃｌｃｂ：第２液晶キャパシタ
Ｃｃｐ：補助キャパシタ（結合キャパシタ）
Ｇｎ：第ｎ走査線（ゲート線）、Ｇｎ−１：第（ｎ−１）走査線（ゲート線）
Ｓｎ：第ｎデータ線、Ｓｎ＋１：第（ｎ＋１）データ線
【図１】
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【図２】
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【図３】
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【図４】
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