(57)【要約】【課題】半導体集積回路のレイアウト面積を精度よく見積ることができる半導体集積回路のレイアウト面積見積り装置、レイアウト面積見積り方法およびレイアウト面積見積りプログラムを提供する。【解決手段】本発明にかかる見積り装置１において、演算部４は、データベース５内に格納された、設計済みレイアウトから不要領域を除外した除外後レイアウト面積と設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いてレイアウト面積見積り対象の回路図の最小レイアウト面積を見積るため、精度よく最小レイアウト面積を見積ることができる。【選択図】        図１
2010044689.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト面積見積り装置において、
各素子の特性に関する素子特性情報をもとにレイアウト面積見積り対象の回路図を構成する全素子の面積合計値を演算する演算手段と、
設計済みレイアウトから不要領域を除外した除外後レイアウト面積と前記設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いて、前記演算手段によって演算された前記レイアウト面積見積り対象の回路図における全素子の面積合計値に対応した除外後レイアウト面積を求め、該求めた除外後レイアウト面積を前記レイアウト面積見積り対象の回路図に対応する最小レイアウト面積として見積る見積り手段と、
を備えたことを特徴とする半導体集積回路のレイアウト面積見積り装置。
【請求項２】
所定の特性を有する素子の面積値が前記除外後レイアウト面積に占める比率に応じて分類される複数の前記除外後関係式を記憶する記憶手段と、
前記記憶手段が記憶する複数の除外後関係式の中から、前記レイアウト面積見積り対象の回路図を構成する全素子の面積合計値に対して、該レイアウト面積見積り対象の回路図に含まれる前記所定の特性を有する素子の面積値が占める比率に応じた関係式を選択する選択手段と、
をさらに備え、
前記見積り手段は、前記選択手段が選択した関係式を用いて前記レイアウト面積見積り対象の回路図に対応する最小レイアウト面積を見積ることを特徴とする請求項１に記載の半導体集積回路のレイアウト見積り装置。
【請求項３】
レイアウト設計後の製品のレイアウト面積と、前記除外後関係式を用いて求めた前記製品の全素子の面積合計値に対応する最小レイアウト面積と、前記設計済みレイアウトの全面積と前記設計済みレイアウトにおける全素子の面積合計値との関係式である除外前関係式を用いて求めた前記製品の全素子の面積合計値に対応する除外前レイアウト面積とをもとに、前記レイアウト設計後の製品におけるレイアウト面積縮小化の達成度を取得する取得手段と、
前記取得手段が求めた達成度をもとに前記除外後関係式を補正する補正手段と、
をさらに備え、前記見積り手段は、前記補正手段が補正した除外後関係式を用いて得られるレイアウト面積を、レイアウト面積見積り対象の回路図に対して実際に設計されるレイアウトのレイアウト面積として予測することを特徴とする請求項１または２に記載の半導体集積回路のレイアウト見積り装置。
【請求項４】
半導体集積回路のレイアウト面積見積り方法において、
各素子の特性に関する素子特性情報をもとにレイアウト面積見積り対象の回路図を構成する全素子の面積合計値を演算する演算ステップと、
設計済みレイアウトから不要領域を除外した除外後レイアウト面積と前記設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いて、前記演算手段によって演算された前記レイアウト面積見積り対象の回路図における全素子の面積合計値に対応した除外後レイアウト面積を求め、該求めた除外後レイアウト面積を前記レイアウト面積見積り対象の回路図に対応する最小レイアウト面積として見積る見積りステップと、
を含むことを特徴とする半導体集積回路のレイアウト面積見積り方法。
【請求項５】
半導体集積回路のレイアウト面積見積りプログラムにおいて、
各素子の特性に関する素子特性情報をもとにレイアウト面積見積り対象の回路図を構成する全素子の面積合計値を演算する演算手順と、
設計済みレイアウトから不要領域を除外した除外後レイアウト面積と前記設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いて、前記演算手段によって演算された前記レイアウト面積見積り対象の回路図における全素子の面積合計値に対応した除外後レイアウト面積を求め、該求めた除外後レイアウト面積を前記レイアウト面積見積り対象の回路図に対応する最小レイアウト面積として見積る見積り手順と、
を含むことを特徴とする半導体集積回路のレイアウト面積見積りプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路のレイアウト面積見積りに使用されるレイアウト面積見積り装置、レイアウト面積見積り方法およびレイアウト面積見積りプログラムに関する。
【背景技術】
【０００２】
近年の半導体集積回路の大規模化にともない、製品コストの事前見積りのために半導体集積回路の回路設計段階において、各素子および配線がレイアウトされた場合のチップ面積を精度よく予測できることが求められている。
【０００３】
そこで、従来、フロアプランや結線の自動配線を実行してチップ面積を見積る方法が提案されている（特許文献１参照）。また、基本素子を予め設定し、各素子の素子面積を基本素子数に換算してチップ全体の実装数を算出することによって、チップ面積を見積る方法が提案されている（特許文献２参照）。この特許文献１記載のチップ面積見積り方法は、実行に長時間の時間を要するとともに、レイアウトツールの性能によってチップ面積の見積もり精度が大きく左右される。特に、アナログ回路においてはマニュアルでの設計が主であるため、設計者による高密度レイアウトと同等の大きさで配線の自動配置処理を高精度かつ短時間で実行することが困難であり、レイアウト面積の見積り誤差が非常に大きくなってしまうという問題があった。また、特許文献２記載のチップ面積見積り方法は、個々の素子面積を基本素子数に換算するときに誤差が含まれてしまい、チップ全体では、この誤差の累積値が大きくなってしまり、見積り精度が悪化するという問題があった。
【０００４】
さらに、デジタルＬＳＩではロジックセルおよび機能ブロックの面積合計と見積り近似式を用いて、チップ面積やブロック面積を高速に見積る方法が提案されている。このチップ面積見積り方法を用いた場合、アナログ回路のように各素子ごとに形状が異なる場合には、予め作成可能である全種類の素子面積値をデータベース等に登録しておくことが必要となる。この各素子の素子面積値の組み合わせは膨大な数となるため、各素子の素子面積値の組み合わせのために膨大な時間と記憶容量とが必要になるという問題がある上に、個々の素子の面積値のデータベースからの検索にも煩雑な処理が必要となることから、チップ面積見積もりの高速化を図ることは困難であった。
【０００５】
そこで、アナログ素子の特性を示す素子特性情報を参照して各素子の素子面積をそれぞれ算出した後、所定の面積予測式を用いてチップ面積を見積る方法が提案されている（特許文献３参照）。この特許文献３記載のチップ面積見積り方法において使用される面積予測式には、素子種別ごとの配線マージン係数やブロック種別ごとの配線マージン係数が含まれており、製造プロセスや集積回路の用途ごとにそれぞれ配線マージン係数を設定する必要がある。しかしながら、特許文献３記載のチップ面積見積り方法においては、配線マージン係数として１．１倍〜１．４倍程度の値を用いるとされているものの、多数ある配線マージン係数からいずれの値を選択するかについては示されていないため、配線マージン係数の最小値または最大値を選択した場合など選択した配線マージン係数によって、見積られるチップ面積に数十％もの大きな差がでてしまう場合があり、高精度でチップ面積を見積ることができないという問題があった。
【０００６】
【特許文献１】特開２００１−１１７８６３号公報
【特許文献２】特開２００２−１５７２１３号公報
【特許文献３】特開２００５−１９６７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体集積回路のレイアウト面積を精度よく見積ることができる半導体集積回路のレイアウト面積見積り装置、レイアウト面積見積り方法およびレイアウト面積見積りプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、各素子の特性に関する素子特性情報をもとにレイアウト面積見積り対象の回路図を構成する全素子の面積合計値を演算する演算手段と、設計済みレイアウトから不要領域を除外した除外後レイアウト面積と前記設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いて、前記演算手段によって演算された前記レイアウト面積見積り対象の回路図における全素子の面積合計値に対応した除外後レイアウト面積を求め、該求めた除外後レイアウト面積を前記レイアウト面積見積り対象の回路図に対応する最小レイアウト面積として見積る見積り手段と、を備えたことを特徴とする半導体集積回路のレイアウト面積見積り装置が提供される。
【０００９】
また、本発明の一態様によれば、各素子の特性に関する素子特性情報をもとにレイアウト面積見積り対象の回路図を構成する全素子の面積合計値を演算する演算ステップと、設計済みレイアウトから不要領域を除外した除外後レイアウト面積と前記設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いて、前記演算手段によって演算された前記レイアウト面積見積り対象の回路図における全素子の面積合計値に対応した除外後レイアウト面積を求め、該求めた除外後レイアウト面積を前記レイアウト面積見積り対象の回路図に対応する最小レイアウト面積として見積る見積りステップと、を含むことを特徴とする半導体集積回路のレイアウト面積見積り方法が提供される。
【００１０】
また、本発明の一態様によれば、各素子の特性に関する素子特性情報をもとにレイアウト面積見積り対象の回路図を構成する全素子の面積合計値を演算する演算手順と、設計済みレイアウトから不要領域を除外した除外後レイアウト面積と前記設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いて、前記演算手段によって演算された前記レイアウト面積見積り対象の回路図における全素子の面積合計値に対応した除外後レイアウト面積を求め、該求めた除外後レイアウト面積を前記レイアウト面積見積り対象の回路図に対応する最小レイアウト面積として見積る見積り手順と、を含むことを特徴とする半導体集積回路のレイアウト面積見積りプログラムが提供される。
【発明の効果】
【００１１】
本発明によれば、設計済みレイアウトから不要領域を除外した除外後レイアウト面積と設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いてレイアウト面積見積り対象の回路図の最小レイアウト面積を見積るため、精度よく最小レイアウト面積を見積ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、この発明の実施の形態である半導体集積回路のレイアウト面積見積り装置、レイアウト面積見積り方法およびレイアウト面積見積りプログラムについて説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。
【００１３】
（第１の実施の形態）
まず、第１の実施の形態にかかる半導体集積回路のレイアウト面積見積り装置について説明する。この第１の実施の形態では、設計済みレイアウトから不要領域を除外した除外後レイアウト面積と設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いてレイアウト面積見積り対象の回路図の最小レイアウト面積を見積る場合について説明する。
【００１４】
図１は、本発明の第１の実施の形態にかかる半導体集積回路のレイアウト面積を見積る見積り装置の構成を示すブロック図である。図１に示すように、第１の実施の形態にかかる見積り装置１は、見積り装置１の各構成部位を制御する制御部２と、マウスやキーボードなどから構成されレイアウト面積の見積り処理に必要な諸情報や処理動作の指示情報等を外部から取得する入力部３と、レイアウト面積見積り対象の回路図の最小レイアウト面積の見積り処理に関する各種演算処理を実行する演算部４と、レイアウト面積の見積り処理に必要な各種情報を記憶するデータベース５と、ディスプレイ、プリンタ、スピーカー等を用いて構成されレイアウト面積見積り対象の回路図の最小レイアウト面積を含む諸情報を出力する出力部６とを備える。
【００１５】
データベース５は、回路図シンボルデータ５ａ、素子面積計算式データ５ｂ、特殊素子面積データ５ｃおよび面積見積り関係式データ５ｄを記憶する。回路図シンボルデータ５ａは、トランジスタ、抵抗、容量、スタンダートセル、機能ブロックなど回路図で使用される素子をそれぞれ示す各種シンボルを含むものである。素子面積計算式データ５ｂは、製造プロセス単位で各素子の種類ごとに作成された計算式を含むものである。この計算式として、素子の種類ごとに素子の高さ、幅を算出できる計算式と、このように算出した素子の高さ、幅を用いて素子面積を算出できる計算式とがある。なお、この計算式では、回路図の素子ごとに異なる値が指定されるパラメータは変数として設定されており、それ以外は定数と設定される。特殊素子面積データ５ｃは、スタンダートセルなど素子面積が一定である各素子の面積値をそれぞれ含むものである。面積見積り関係式データ５ｄは、複数の設計済みレイアウトからそれぞれ不要領域を除外した除外後レイアウト面積と各設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を含むものである。この面積見積り関係式データ５ｄは、プロセスごとにそれぞれ予め求められた各除外後関係式として含む。
【００１６】
つぎに、図２を参照して、図１に示す見積り装置１によるレイアウト面積見積り処理について説明する。図２は、図１に示す見積り装置１によるレイアウト面積見積り処理の処理手順を示すフローチャートである。
【００１７】
図２に示すように、図１に示す見積り装置１は、たとえばアナログ・デジタル混載型ＬＳＩに使用される素子の種類および数量が示された全回路図を作成する回路図作成処理を行なう（ステップＳ２）。この回路図作成処理においては、設計者の操作処理によって入力部３から出力された指示情報をもとに、制御部２は、指示情報によって指示された回路図シンボルをデータベース５に格納された回路図シンボルデータ５ａ内から選択し、出力部６を構成するディスプレイに対し、選択した回路図シンボルを指示位置に表示出力させる。また、制御部２は、入力部３から入力された指示情報にもとづき、各回路図シンボル間の接続状態についても出力部６に表示出力させる。なお、作成される回路図は、全体チップ回路図であるほか、下位階層の機能ブロックの回路図となる場合もある。
【００１８】
この場合、見積り装置１は、設計者による操作処理によって、回路図を構成する素子の一部に対する素子面積値算出のために参照される素子特性情報が入力される素子特性情報入力処理を行なう（ステップＳ４）。たとえば、抵抗の素子構成を表現する素子特性情報として、基本の抵抗値と、各抵抗の接続状態を示す情報が入力される。
【００１９】
次いで、演算部４は、レイアウト面積見積り対象の回路図を構成する全素子の面積合計値を演算するため、このレイアウト面積見積り対象の回路図を構成する各素子ごとに素子面積を演算する素子面積演算処理を行なう（ステップＳ６）。なお、レイアウト面積見積り対象の回路図は、回路図作成処理（ステップＳ２）において作成された回路図である。演算部４は、データベース５内に格納された素子面積計算式データ５ｂ、特殊素子面積データ５ｃおよび入力部３から入力された素子特性情報を用いて、レイアウト面積見積り対象の回路図を構成する各素子の素子面積をそれぞれ演算する。
【００２０】
演算部４は、一つの素子に対する面積値の演算処理が終わるごとに、レイアウト面積見積り対象の回路図を構成する全素子の面積値の演算は終了したか否かを判断する（ステップＳ８）。演算部４は、全素子の面積値の演算は終了していないと判断した場合には（ステップＳ８：Ｎｏ）、ステップＳ６に戻り、次に演算対象となる素子の面積値に対して素子面積演算処理を行なう。
【００２１】
また、演算部４は、全素子の面積値の演算は終了したと判断した場合には（ステップＳ８：Ｙｅｓ）、それぞれ演算した全素子の面積値を積算し、レイアウト面積見積り対象の回路図を構成する全素子の面積合計値を取得する。なお、レイアウト面積見積り対象の回路図が、図３に例示する回路図７１のようにブロック１、ブロック２、ブロック３、ブロック３１、ブロック３２のように構成される場合、演算部４は、図４に示すように、全体回路図から下位階層に向かって引用関係を調査した後に最下位の回路図からその上位の回路図に向かって各素子の面積値合計を算出して、最後に全体回路図に到達するまで積算処理を繰り返す。下位階層のブロック面積については、チップ全体回路図にいたる途中の素子面積合計値を参照して算出することができる。図３に示す回路図７１における素子面積計算は、下位階層の回路図から上位階層の回路図に向かう順で演算されるため、図４のようにブロック３２、ブロック３１、ブロック３、ブロック２、ブロック１、トップの順で行なわれる。
【００２２】
次いで、演算部４は、データベース５内の面積見積り関係式データ５ｄから、このレイアウト面積見積り対象の回路図のプロセスに対応する除去後関係式を参照する（ステップＳ１０）。そして、演算部４は、参照した除外後関係式を用いて、ステップＳ６およびステップＳ８による演算処理によって取得したレイアウト面積見積り対象の回路図における全素子の面積合計値に対応した除外後レイアウト面積を求めるレイアウト面積値演算処理を行なう（ステップＳ１２）。演算部４は、この求めた除外後レイアウト面積をレイアウト面積見積り対象の回路図に対応する最小レイアウト面積として見積り、出力部６は、演算部４が見積った最小レイアウト面積値を出力するレイアウト面積値出力処理を行ない（ステップＳ１４）、レイアウト面積見積り処理を終了する。
【００２３】
見積り装置１は、複数の設計済みレイアウトからそれぞれ不要領域を除外した各除外後レイアウト面積と各設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いて、レイアウト面積見積り対象の回路図のレイアウト面積を見積っている。そこで、この除外後関係式について具体的に説明する。図５は、除外後関係式を説明するための図である。図５に示すように、既にレイアウト設計が終了した製品Ｐ１（チップ面積：Ｙ１０）、製品Ｐ２（チップ面積：Ｙ２０）、製品Ｐ３（チップ面積：Ｙ３０）をもとに除外後関係式を求める場合を例に説明する。
【００２４】
まず、各製品Ｐ１，Ｐ２，Ｐ３から、不要領域Ｓｕを除外した場合における除外後レイアウト面積を取得する。不要領域は、素子、配線および回路特性向上のための余裕スペース以外の領域である。この除外後レイアウト面積は、製品Ｐ１については面積Ｙ１１となり、製品Ｐ２については面積Ｙ２１となり、製品Ｐ３については面積Ｙ３１となる。さらに、各製品Ｐ１，Ｐ２，Ｐ３の全素子の面積合計値を求める。この全素子の面積合計値は、製品Ｐ１，Ｐ２，Ｐ３に配置された各素子が占める面積値の合計であり、配線面積や回路特性向上のための余裕スペース面積を含むものではない。この全素子の面積合計値は、製品Ｐ１についてはＸ１となり、製品Ｐ２についてはＸ２となり、製品Ｐ３についてはＸ３となる。
【００２５】
このように求めた各除外後レイアウト面積と各全素子の面積合計値とを図６のようにそれぞれ対応付けた場合、除外後レイアウト面積と全素子の面積合計値との間には正の相関関係がある。このため、除外後レイアウト面積と全素子の面積合計値とに対して回帰分析を行い、除外後レイアウト面積と全素子の面積合計値との関係を示す所定の重み付けを行なった回帰式を求める。たとえば製品Ｐ１，Ｐ２，Ｐ３の除外後レイアウト面積と全素子の面積合計値とに関しては、直線ｌ１に対応する回帰式が求められる。
【００２６】
見積り装置１は、このように求めた除外後レイアウト面積と全素子の面積合計値との関係式である除外後関係式を用いて、レイアウト面積見積り対象の回路図における全素子の面積合計値に対応した除外後レイアウト面積を見積っている。図７に示すように、演算部４は、全素子の面積合計値Ｘｔがレイアウト面積見積り対象の回路図については、たとえば直線ｌ１に対応する回帰式を除外後関係式として用いることによって、この全素子の面積合計値Ｘｔに対応したレイアウト面積Ｙｔ１を除外後レイアウト面積として求める。
【００２７】
この直線ｌ１に対応する回帰式は、素子、配線および回路特性向上のための余裕スペース以外の領域の不要領域を除外した除外後レイアウト面積、すなわち、各回路図において必要とされるレイアウト面積の最小値をもとに設定されたものである。このため、この直線ｌ１に対応する回帰式を用いて求めたレイアウト面積は、不要領域を除外した必要部分のみに対応するレイアウト面積、すなわち、このレイアウト面積見積り対象の回路図において実現できるレイアウト面積の最小値であるといえる。
【００２８】
ここで、チップそのままの全面積と全素子の面積合計値との間にも、図６の直線ｌ０のように、一定の相関関係があり、この相関関係を回帰分析することによって所定の関係式を取得することができる。そして、図７の直線ｌ０に対応する回帰式を用いた場合も同様に、全素子の面積合計値Ｘｔである回路図のレイアウト面積として、面積Ｙｔ０を見積ることが可能である。
【００２９】
しかしながら、この直線ｌ０に対応する回帰式は、不要領域が含まれたままのチップそのままの全面積をもとに求められたものである。この不要領域の大きさは、設計者の設計技能、設計期間に応じて左右されるものである。すなわち、技能が高い設計者が十分な時間をかけてレイアウト設計を行なった場合には、隙間なくレイアウトできるため、不要領域自体少なくなるものと考えられる。これに対し、技能が比較的低い設計者が短期間でレイアウト設計を行なった場合には、不要領域削除に対して十分検討することができず、不要領域が多くなってしまうものと考えられる。したがって、チップそのままの全面積には、設計者の技能レベルや設計期間に応じて大きく変動する不要領域を含むこととなるため、チップ全面積と全素子の面積合計値との関係式は、不要領域という変動分を含んだものであることから、たとえば直線ｌ０に対応するチップ全面積と全素子の面積合計値との関係式を用いて求めたレイアウト面積Ｙｔ０は、変動分を大きく含んだ誤差の大きな値であるといえる。
【００３０】
これに対し、本第１の実施の形態にかかる見積り装置１では、既にレイアウト設計が終了したチップ面積から、設計者の設計技能、設計期間に応じて大きく変動する不要領域を除去した除去後レイアウト面積をもととする除去後関係式を用いて、レイアウト面積見積り対象の回路図のレイアウト面積を求めている。したがって、見積り装置１は、図７の矢印Ｙａのように、この不要領域に起因する大きな変動分を含まない面積値をレイアウト面積として見積ることができるため、精度の高いレイアウト面積見積り処理を実行することが可能になる。
【００３１】
また、見積り装置１が見積るレイアウト面積は、除外後レイアウト面積と全素子の面積合計値との関係式である除外後関係式を用いて求めたものであり、素子、配線および回路特性向上のための余裕スペース以外の領域であって回路動作には何ら寄与しない不要領域を除外した必要部分のみに対応するレイアウト面積である。すなわち、見積り装置１が見積るレイアウト面積は、レイアウト面積見積り対象の回路図において実現できるレイアウト面積の最小値といえる。したがって、見積り装置１は、このレイアウト面積見積り対象の回路図に対するレイアウト面積の最小値を正確に見積ることができため、最小チップコストを厳密に求めることができる。
【００３２】
また、見積り装置１は、従来の方法において選択が必要であった配線マージン係数を何ら選択することなくレイアウト見積り対象の回路図に対してレイアウト面積を見積ることができることから、不適切な配線マージン係数の選択に起因するチップ面積の誤差自体発生しないため、配線マージン係数の影響を受けることなくレイアウト面積を正確に見積ることができる。
【００３３】
さらに、見積り装置１は、実績値である除去後レイアウト面積と全素子の面積合計値との相関に基づいた回帰式を除去後関係式として用いることから、実際の配置配線処理を行なわずともレイアウト面積を見積れるため、レイアウト面積を高速に見積ることができる。
【００３４】
つぎに、図２のステップＳ６に示す素子面積演算処理について詳細に説明する。回路図で使用される素子のうち、たとえば図８に示す抵抗Ｒの面積値を演算する場合について説明する。抵抗では、抵抗の種類（ポリシリコン、拡散など）、抵抗率（高、中、低など）により抵抗値計算式が異なるため、各場合に対応する計算式がそれぞれ素子面積計算式データ５ｂに含まれる。たとえば、図８に示す抵抗Ｒの場合、面積は素子の幅Ｗｒと素子の高さＨｒとの積として表すことができる。
【００３５】
ここで、抵抗Ｒの幅Ｗｒは、図８に示す抵抗幅ｗに対応するものである。この抵抗幅ｗは、抵抗Ｒの種類や回路図中の各々の抵抗によって異なるため、変数として設定する。したがって、抵抗Ｒの幅Ｗｒは、以下の（１）式で示される。
Ｗｒ＝ｗ                                                           ・・・（１）
そして、抵抗Ｒの高さＨｒは、抵抗値より逆算した図８に示す抵抗長ｌ、抵抗端子の高さｈ、それ以外の部分の寸法値α（定数）を用いて設定される。このうち、抵抗長ｌ、抵抗端子の高さｈは、抵抗Ｒの種類によって異なるため、変数として設定する。したがって、抵抗Ｒの高さＨｒは、以下の（２）式で示される。
Ｈｒ＝ｌ＋２×ｈ＋α                                               ・・・（２）
このため、抵抗Ｒの面積Ｓｒは、以下の（３）式で示される。
Ｓｒ＝Ｗｒ×Ｈｒ＝ｗ×（ｌ＋２×ｈ＋α）                           ・・・（３）
各変数ｗ、ｌ、ｈの値は、図２の素子特性情報入力処理（ステップＳ４）において、設計者による入力部３の操作処理によって入力部３から入力される。演算部４は、素子面積計算式データ５ｂ中の（３）式および入力部３から入力された各変数の値を用いて、抵抗Ｒの素子面積を演算する。なお、（１）〜（３）式は、それぞれ製造プロセス単位で設定されたものであり、素子面積計算式データ５ｂ内に含まれるものである。また、上述した各変数の値は、各抵抗ごとに予め設定されていてもよい。
【００３６】
つぎに、たとえば図９に示すバイポーラＮＰＮトランジスタであるトランジスタＴｒの面積値を演算する場合について説明する。このようなトランジスタＴｒでは、エミッタサイズ（幅および高さ）、エミッタの個数（水平方向の個数および垂直方向の個数）によって、素子サイズが変わる。そこで、一例としてベースＢ、コレクタＣの高さは一定で、幅はエミッタＥのサイズの大きさに合わせてサイズ変更すればよい場合を例に説明する。なお、図９においては、コレクタＣは１個のみとしている。
【００３７】
まず、トランジスタＴｒの幅Ｗｔは、エミッタＥの幅ｅｗ、エミッタＥどうしの水平間隔ｅｗｓ、水平方向のエミッタの個数ｎｌ、それ以外の部分の寸法値β（定数）によって、設定される。このうち、エミッタＥの幅ｅｗ、各エミッタＥ間の水平間隔ｅｗｓ、水平方向のエミッタの個数ｎｌは、トランジスタＴｒの種類によって異なるため、変数として設定する。したがって、トランジスタＴｒの幅Ｗｔは、以下の（４）式で示される。
Ｗｔ＝ｅｗ×ｎｌ＋ｅｗｓ×（ｎｌ−１）＋β                          ・・・（４）
【００３８】
そして、トランジスタＴｒの高さＨｔは、エミッタＥの高さｅｈ、各エミッタＥに対する垂直間隔ｅｈｓ、垂直方向のエミッタの個数ｎｖ、ベースＢの高さｂｈ、それ以外の部分の寸法値γ１，γ２（定数）によって設定される。このうち、エミッタＥの高さｅｈ、エミッタＥどうしの垂直間隔ｅｈｓ、垂直方向のエミッタの個数ｎｖ、ベースＢの高さｂｈは、トランジスタＴｒの種類によって異なるため、変数として設定する。したがって、トランジスタＴｒの高さＨｔは、以下の（５）式で示される。
Ｈｔ＝ｅｈ×ｎｖ＋２×ｅｈｓ×ｎｖ＋ｂｈ×ｎｖ＋γ１＋γ２          ・・・（５）
【００３９】
このため、トランジスタＴｒの面積Ｓｔは、以下の（６）式で示される。
Ｓｔ＝Ｗｔ×Ｈｔ＝（ｅｗ×ｎｌ＋ｅｗｓ×（ｎｌ−１）＋β）×（ｅｈ×ｎｖ＋２×ｅｈｓ×ｎｖ＋ｂｈ×ｎｖ＋γ１＋γ２）                                ・・・（６）
各変数ｅｗ，ｎｌ，ｅｗｓ，ｅｈ，ｎｖ，ｅｈ，ｂｈの値は、図２の素子特性情報入力処理（ステップＳ４）において、設計者による入力部３の操作処理によって入力部３から入力される。演算部４は、素子面積計算式データ５ｂ中の（６）式および入力部３から入力された各変数の値を用いて、トランジスタＴｒの素子面積を演算する。（４）〜（６）式は、それぞれ製造プロセス単位で設定されたものであり、素子面積計算式データ５ｂ内に含まれるものである。また、各変数の値は、各トランジスタＴｒごとに予め設定されていてもよい。
【００４０】
そして、図２の素子特性情報入力処理（ステップＳ４）では、各回路図シンボルに対応する素子の各変数の値とともに、各回路図シンボルに対応する素子間の接続状態についても入力される。たとえば、抵抗の素子構成を示す素子特性情報には、基本の抵抗値と、それらを直列や並列に接続した情報を入力する。入力部３による指示情報に基づき、たとえば図１０（１）に示すように、基本の抵抗値として１ｋΩを示す抵抗シンボルｒ１が設定されるとともに、５ｋΩの抵抗５本を並列接続して１ｋΩを実現する旨が設定される。このように素子構成に関する特性情報が設定されるため、演算部４は、この抵抗シンボルｒ１に対応する素子面積として、図１０（２）に示すように、５ｋΩの抵抗５本が並列接続された抵抗面積Ｒ５を正しく演算することができ、図１０（３）のように１ｋΩの抵抗１本の抵抗面積Ｒ１と誤ることがない。また、見積り装置１では、容量やトランジスタに関しても同様に、素子構成を指定する素子特性情報が必要に応じて入力される。
【００４１】
このため、見積り装置１は、素子構成に関連する特性情報も考慮した正確な面積を誤差なく取得することができる。すなわち、見積り装置１は、基準となる各素子の直列接続、並列接続およびそれらの組み合わせで生成する場合も、素子間の接続状態である素子構成を指示した情報にしたがって各素子の面積値を取得するため、実際に各素子をレイアウトした場合と同じ面積を正確に取得することができる。
【００４２】
また、見積り装置１によれば、素子面積計算式データ５ｂ、特殊素子面積データ５ｃおよび入力された素子特性情報を用いて各素子の面積値を取得するため、各素子のレイアウトパターンを実際に発生させる必要がないことから、各素子のレイアウトパターンを実際に発生させる場合と比較し、演算実行時におけるメモリ使用量やデータ量を大幅に削減することができる。
【００４３】
そして、見積り装置１は、個々に形状が異なるアナログ回路素子に対して、製造プロセス単位で、各素子の種類ごとに、素子特性情報を変数として予め作成された素子面積関係式を用いるため、素子パターンを少ない組み合わせ数に分類して表現できる。したがって、各素子面積関係式の作成と、見積り装置１のデータベース５内への登録に関する作業者の処理負担を大幅に軽減することが可能になる。
【００４４】
また、見積り装置１が使用する面積見積り関係式として、図７の直線ｌ１に例示した単回帰式を使用した場合を例に説明したが、もちろん単回帰式で表される面積見積り関係式以外にも、重回帰式で表される面積見積り関係式を用いてもよい。たとえば、図１１に例示する回路図７２のように、パワーＤＭＯＳ素子ＤのようにパッドＰよりも素子面積が大きな素子が含まれる場合には、その部分を含むコア領域Ｓ７２１をその他の領域Ｓ２７２とは別の項目にした重回帰式を用いて、コア領域Ｓ７２１の回路図における全素子の面積合計値に対応した除外後レイアウト面積を、このコア領域Ｓ７２１のレイアウト面積として求める。なお、１次式で近似した単回帰式（Ｙ＝ａ０＋ａ１×Ｘ（ａ０，ａ１は定数））と異なり、たとえば２項目の１次式で近似した重回帰式は、パワーＤＭＯＳ素子の面積合計値をＸ１とし、パワーＤＭＯＳ素子以外の素子の面積合計値をＸ２とした場合には、
Ｙ＝ａ０＋ａ１×Ｘ１＋ａ２×Ｘ２  （ａ０，ａ１，ａ２：定数）      ・・・（７）
となる。このように、見積り装置１が用いる面積見積り関係式である回帰式の次数については特別な制限はないことから、見積り装置１では、必要に応じて高次の近似式を採用することによって、レイアウト面積見積り精度をさらに高くすることができる。
【００４５】
また、図２に示す素子面積演算処理（ステップＳ６）として、素子面積計算式における変数が全て一意に指定される場合を例に説明したが、回路図作成時点で素子サイズが一意に決定できない場合に対処する場合について以下で説明する。たとえば、パワーＤＭＯＳ素子Ｄのように、レイアウト面積は大きいもののチップの空領域をできるだけ少なくするように直交多角形の素子形状でレイアウトすることができる場合などがある。レイアウトの基本となるパワーＤＭＯＳ素子Ｄの水平方向個数（ｎｌｄ）、垂直方向個数（ｎｖｄ）の値の組み合わせにより、パワーＤＭＯＳ素子の面積が大きく変動し、たとえば素子面積比率が３以上も変動する場合もある。
【００４６】
このため、見積り装置１は、可能な限りチップ面積の最小化を実施するという目的のため、素子面積計算式における変数として、パワーＤＭＯＳ素子の面積見積り値が最小になるパワーＤＭＯＳ素子Ｄの水平方向個数（ｎｌｄ）、垂直方向個数（ｎｖｄ）を採用する。演算部４は、パワーＤＭＯＳ素子Ｄに対する図２に示す素子面積演算処理（ステップＳ６）として、まず、入力部３による指示情報などをもとに基本となるパワーＤＭＯＳ素子Ｄの水平方向個数（ｎｌｄ）、垂直方向個数（ｎｖｄ）の積（ｎｌｄ×ｎｖｄ）を設定する。次いで、演算部４は、水平方向個数（ｎｌｄ）、垂直方向個数（ｎｖｄ）の積（ｎｌｄ×ｎｖｄ）に対して、２者が整数値となる全ての約数の組み合わせを列挙する。この約数の組み合わせは、データベース５内に記憶されていてもよい。そして、演算部４は、全ての素子面積水平方向個数（ｎｌｄ）、垂直方向個数（ｎｖｄ）の組み合わせに対して、パワーＤＭＯＳ素子の面積値を算出して、算出した各面積値のうち最小値となる面積値を、演算対象のパワーＤＭＯＳ素子Ｄの素子面積として採用して、このパワーＤＭＯＳ素子Ｄに対する図２に示す素子面積演算処理（ステップＳ６）を終了する。
【００４７】
このように、見積り装置１では、回路図作成時点で素子サイズが一意に決定できない場合であっても、素子面積計算式から最小面積値を算出することによって、レイアウト面積見積り対象の回路図において実現できるレイアウト面積の最小値を高精度で見積ることができ、可能な限りチップ面積の最小化を実施するという目的の達成に寄与することが可能になる。
【００４８】
また、演算部４は、図２に示すレイアウト面積値演算処理（ステップＳ１２）において、図１２に例示するアナログ・デジタル混載ＬＳＩの回路図７３ように、サイズが正確に設定されているパッドおよび保護素子を配置する周辺領域と、チップのコア領域Ｓ７３１とが明確に分離できるレイアウトに対しては、レイアウト面積が正しく決定できる周辺領域と、構成素子の種類および個数に応じてレイアウト面積がそれぞれ異なるコア領域Ｓ７３１とに分割して、レイアウト面積を見積ってもよい。具体的には、まず、演算部４は、回路図７３を周辺領域とコア領域Ｓ７３１とに分割する。次いで、演算部４は、コア領域Ｓ７３１を構成する全素子の面積合計値を取得した後、コア領域Ｓ７３１にのみ、除外後関係式を用いて、このコア領域Ｓ７３１を構成する全素子の面積合計値に対応した除外後レイアウト面積を求める。たとえば、図１２に示すように、コア領域Ｓ７３１の幅Ｗと高さＨとともにコア領域Ｓ７３１の面積（Ｗ×Ｈ）が求められる。
【００４９】
次いで、演算部４は、取得したコア領域Ｓ７３１の上下左右に周辺領域に対応する幅および高さを加える。図１２に示すように、周辺領域の上部領域の高さがα１（定数）、右側領域の幅がα２（定数）、下部領域の高さがα３（定数）、左側領域の幅がα４（定数）であった場合には、回路図７３に対応するチップの幅Ｗｃｈｉｐは、以下の（８）式によって表される。
Ｗｃｈｉｐ＝Ｗ＋α２＋α４                                          ・・・（８）
そして、回路図７３に対応するチップの高さＨｃｈｉｐは、以下の（９）式によって表される。
Ｈｃｈｉｐ＝Ｈ＋α１＋α３                                          ・・・（９）
【００５０】
このため、演算部４は、回路図７３に対応するチップのレイアウト面積Ｓｃｈｉｐは、以下の（１０）式によって求めることができる。
Ｓｃｈｉｐ＝Ｗｃｈｉｐ×Ｈｃｈｉｐ＝（Ｗ＋α２＋α４）×（Ｈ＋α１＋α３）  ・・・（１０）
なお、コア領域Ｓ７３１の幅Ｗおよび高さＨに加える周辺領域に対応する幅および高さの値は、必ずしも上下左右方向に同一な値とは限らない。たとえば、上下右辺の３方向にのみパッドおよび保護素子が配置される場合には、演算部４は、コア領域Ｓ７３１の３方向の幅および高さのみに周辺領域に対応する幅および高さを加えればよい。また、演算部４は、周辺領域に配置されるパッドおよび保護素子に対応させて、コア領域Ｓ７３１の各辺ごとに異なる値の幅および高さを加えればよい。また、（８）〜（１０）式は、それぞれ製造プロセス単位で設定されたものであり、素子面積計算式データ５ｂ内に含まれるものである。
【００５１】
このように、見積り装置１は、大規模なアナログ・デジタル混載ＬＳＩのように、レイアウト面積が正しく決定できる周辺領域とチップのコア領域とが明確に分離できるレイアウトに対しては、回路図中でコア領域部分を選択して、このコア領域部分の最小レイアウト面積を面積見積り関係式を用いて取得した後に、コア領域の上下左右方向の幅および高さに、周辺領域に対応する幅および高さを加えることによって、レイアウト面積見積り精度をさらに高くすることができる。
【００５２】
また、演算部４は、図１３に例示する回路図７４のように、パワーＤＭＯＳ素子Ｄ１上にパッドＰ１を配置するレイアウトや、パッドＰ２の下に保護素子Ｔｐを配置するレイアウトに対しては、パッドや保護素子を含めた全素子の面積合計値から重なり部分の面積を除いた上で、除外後関係式を用いて、この重なり部分の面積を除いた全素子の面積合計値に対応する除外後レイアウト面積を回路部７４の最小レイアウト面積として見積る。これによって、見積り装置１は、パッド数の少ないチップで、パッド間にブロックの一部が入りこんでいるレイアウトに対しても、高精度にレイアウト面積を見積ることができる。
【００５３】
また、見積り装置１は、チップ全体の面積のみならず、ブロック面積を見積る場合も同様に、設計済みブロックレイアウトから不要領域を除外した除外後レイアウト面積と設計済みブロックレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いることによって、ブロック面積の最小レイアウト面積を見積ることができる。
【００５４】
また、図７に例示する直線ｌ０に対応するチップそのままの全面積と全素子の面積合計値との関係を示す関係式を用いて演算したレイアウト面積見積り対象の回路図に対応するレイアウト面積は、不要領域を実際に含む場合におけるレイアウト面積であり、従来レベルにおけるレイアウト面積であるものといえる。このため、見積り装置１は、この従来レベルのレイアウト面積と、図７に例示する直線ｌ１に対応する除外後関係式を用いて演算した目標値となる最小レイアウト面積との差分を演算して、この面積値の差分をもとに、チップコストの変動範囲を予測してもよい。この場合、チップコストの変動範囲をレイアウト設計前に予測できるため、製品のコスト競争力の検証を正確に実施することができる。
【００５５】
（第２の実施の形態）
つぎに、第２の実施の形態について説明する。第２の実施の形態については、一つのプロセスに対して複数の除外後関係式を予め設定し、所定の素子の面積比率に応じて、除外後関係式を使い分ける場合を例に説明する。
【００５６】
図１４は、本発明の第２の実施の形態にかかる半導体集積回路のレイアウト面積を見積る見積り装置の構成を示すブロック図である。図１４に示すように、第２の実施の形態にかかる見積り装置２０１は、図１に示す演算部４に代えて、選択部２０４ａを有する演算部２０４を備え、面積見積り関係式データ５ｄに代えて、所定のプロセスに対しては複数の除外後関係式を含む面積見積り関係式データ２０５ｄをデータベース５内に有する。面積見積り関係式データ２０５ｄは、所定の特性を有する素子の面積値が除外後レイアウト面積に占める比率に応じて分類される複数の除外後関係式を面積見積り関係式として含む。
【００５７】
選択部２０４ａは、データベース５が記憶する複数の除外後関係式の中から、レイアウト面積見積り対象の回路図を構成する全素子の面積合計値に対して、該レイアウト面積見積り対象の回路図に含まれる所定の特性を有する素子の面積値が占める比率に応じた関係式を選択する。演算部２０４は、選択部２０４ａが選択した関係式を用いてレイアウト面積見積り対象の回路図に対応する最小レイアウト面積を見積る。
【００５８】
つぎに、図１５を参照して、図１４に示す見積り装置２０１によるレイアウト面積見積り処理について説明する。図１５は、図１４に示す見積り装置２０１によるレイアウト面積見積り処理の処理手順を示すフローチャートである。
【００５９】
図１５に示すように、図１４に示す見積り装置２０１は、図２に示すステップＳ２〜ステップＳ８と同様の処理を行なって、回路図作成処理（ステップＳ２０２）、素子特性情報入力処理（ステップＳ２０４）、素子面積演算処理（ステップＳ２０６）および全素子の面積値演算終了に対する判断処理（ステップＳ２０８）を行なう。
【００６０】
次いで、選択部２０４ａは、面積見積り関係式データ２０５ｄに含まれる複数の面積見積り関係式の中から、レイアウト面積見積り対象の回路図に対応する関係式を選択する面積見積り関係式選択処理を行なう（ステップＳ２１０）。選択部２０４ａは、この面積見積り関係式選択処理として、まず、レイアウト面積見積り対象の回路図を構成する全素子の面積合計値に対して、該レイアウト面積見積り対象の回路図に含まれる所定の特性を有する素子の面積値が占める比率を求める。この場合、演算部４は、所定の特性を有する素子としてパワーＤＭＯＳ素子の面積値を求め、全素子の面積合計値に対して、各領域に含まれるパワーＤＭＯＳの面積値が占める比率を演算する。次いで、選択部２０４ａは、演算したパワーＤＭＯＳの比率に応じて複数の面積見積り関係式の中から使用する面積見積り関係式を選択する。
【００６１】
そして、演算部２０４は、選択部２０４ａが選択した除外後関係式を用いて、レイアウト面積見積り対象の回路図に除外後レイアウト面積を求めるレイアウト面積値演算処理を行ない（ステップＳ２１２）、求めた除外後レイアウト面積をレイアウト面積見積り対象の回路図に対応する最小レイアウト面積として見積る。そして、出力部６は、演算部２０４が見積った最小レイアウト面積値を出力するレイアウト面積値出力処理を行ない（ステップＳ２１４）、レイアウト面積見積り処理を終了する。
【００６２】
図１６を参照して、図１６に示す回路図７２に対して関係式を選択する場合を例に、図１５に示す面積見積り関係式選択処理（ステップＳ２１０）を具体的に説明する。まず、選択部２０４ａは、パワーＤＭＯＳ素子Ｄを含むコア領域Ｓ７２１をその他の領域Ｓ７２２と分離した後に、分離したコア領域Ｓ７２１をパワーＤＭＯＳ素子が占めるサブコア領域Ｓ７２１ｃと、その他の領域であるサブコア領域Ｓ７２１ａとにさらに分離する。
【００６３】
次いで、選択部２０４ａは、コア領域Ｓ７２１におけるパワーＤＭＯＳの面積比率を演算する。具体的には、選択部２０４ａは、コア領域Ｓ７２１を構成する全素子の面積合計値に対してサブコア領域Ｓ７２１ｃ内のパワーＤＭＯＳ素子Ｄの面積値が占める比率を演算する。
【００６４】
ここで、パワーＤＭＯＳ素子Ｄの面積比率に対して、たとえば２つのグループが設定されており、この２つのグループにはそれぞれ除外後関係式が対応づけられている。この各除外後関係式は、この２つのグループのそれぞれに属したレイアウト設計済みコア領域ごとに、不要領域を除外した除外後レイアウト面積と各コア領域を構成する全素子の面積合計値とを求め、各グループごとに、除外後レイアウト面積と全素子の面積合計値とに対して回帰分析を行なうことによって予め求められたものである。全素子の面積合計値Ｘと除外後レイアウト面積Ｙとに対する除外後関係式として、たとえば、パワーＤＭＯＳ素子面積比率が小さいグループＧ１には以下の（１１）式が対応付けられており、パワーＤＭＯＳ素子面積比率が大きいグループＧ２には以下の（１２）式が対応付けられている。
Ｙ＝ｂ０＋ｂ１×Ｘ  （ｂ０，ｂ１：定数）                        ・・・（１１）
Ｙ＝ｃ０＋ｃ１×Ｘ  （ｃ０，ｃ１：定数）                        ・・・（１２）
【００６５】
選択部２０４ａは、パワーＤＭＯＳ素子Ｄの面積比率をもとにコア領域Ｓ７２１が二つのグループのうちいずれに属するかを判断する。たとえば、選択部２０４ａは、グループの確率的距離を示すマハラノビス距離などの統計的な距離を用いてコア領域Ｓ７２１がそれぞれのグループに属するかを判断する。
【００６６】
このマハラノビス距離Ｄｍは、変数ｘの平均ｍおよび標準偏差σを用いて以下の（１３）式のように求めることができる。
Ｄｍ＝｜ｘ−ｍ｜／σ                                              ・・・（１３）
選択部２０４ａは、判断対象となる領域のパワーＤＭＯＳの面積比率とパワーＤＭＯＳ素子面積比率が小さいグループＧ１とのマハラノビスの距離Ｄｍ１と、判断対象となる領域のパワーＤＭＯＳの面積比率とパワーＤＭＯＳ素子面積比率が大きいグループＧ２とのマハラノビスの距離Ｄｍ２とを求める。そして、選択部２０４ａは、Ｄｍ１＜Ｄｍ２となった場合には判断対象となる領域はグループＧ１に属すると判断して（１１）式を見積り関係式として選択し、Ｄｍ１＞Ｄｍ２となった場合には判断対象となる領域はグループＧ２に属すると判断して（１２）式を見積り選択式として選択する。なお、マハラノビスの距離を用いてグループ分類を行なった場合、ほぼ１００％の的中率で分類することができた。
【００６７】
そして、図１７の表に、パワーＤＭＯＳの素子面積がそれぞれ異なる製品Ａ〜Ｇについて、実際に完成した製品のレイアウト面積と、各種回帰式を用いて見積ったレイアウト面積との誤差である見積り誤差を示す。この表の列Ｌ１および列Ｌ２に示すように、１種類の単回帰式を面積見積り関係式として使用した場合には、見積り誤差が製品Ａ〜Ｇの間で（−１９．２）％〜（−１．７）％までの大きな範囲となった。また、この表の列Ｌ２に示すように、重回帰式を面積見積り関係式として使用した場合であっても、見積り誤差が製品Ａ〜Ｇの間で（−４．４）％〜８．７％の範囲までばらついてしまう。これは、パワーＤＭＯＳ素子のように大きな面積値を有する素子が含まれる比率によって素子上通過配線容量が異なり、素子間配線の密度に大きなばらつきが出てしまうためである。これに対し、この表の列Ｌ３に示すように、コア領域Ｓ７２１のパワーＤＭＯＳの素子面積比率に応じて２種類の単回帰式のうちいずれかを選択した場合には、パワーＤＭＯＳ素子の比率に応じた素子上通過配線容量および素子間配線密度が反映さえるため、見積り誤差が（−５．３）％〜０．７％の安定した範囲内となることが分かる。
【００６８】
このため、本第２の実施の形態によれば、大きな面積値を有するパワーＤＭＯＳ素子のような所定の素子の比率によって素子上通過配線容量が異なり、素子間配線の密度に大きなばらつきがある場合についても、複数の面積見積り関係式の中から、レイアウト面積見積り対象の回路図の特徴に応じた関係式、すなわちレイアウト面積見積り対象の回路図を構成する所定の素子の面積比率に応じた関係式を選択することによって、精度よくレイアウト面積を見積ることが可能になる。
【００６９】
なお、第２の実施の形態においては、コア領域の中に配線や空きスペースの密度が異なる複数の領域が存在する場合にも同様に適用することができる。具体的には、配線や空スペースの密度に応じて複数のサブコア領域に分割して、配線や空きスペースの各密度を反映した除外後関係式を複数作成しておき、選択部２０４ａは、レイアウト見積り対象の回路における配線や空きスペースの密度に応じて除外後関係式を選択すればよい。
【００７０】
また、本第２の実施の形態における関係式選択処理において、統計的な距離を用いてコア領域Ｓ７２１が、パワーＤＭＯＳ素子面積比率の小さいグループＧ１あるいはパワーＤＭＯＳ素子面積比率の大きいグループＧ２のグループのうちいずれに属するかを判断した場合を例に説明したが、もちろんこれに限らない。たとえば、選択部２０４ａは、コア領域Ｓ７２１を構成する全素子の面積合計値Ｘに対するパワーＤＭＯＳ素子面積Ｘ１の比率が所定値γ未満または所定値γ以上であるかで、グループＧ１またはグループＧ２のいずれかに属するかを判断してもよい。すなわち、選択部２０４ａは、コア領域Ｓ７２１の全素子の面積合計値ＸとパワーＤＭＯＳ素子面積Ｘ１の比率Ｘ１／Ｘが所定値γ未満である場合には、コア領域Ｓ７２１はパワーＤＭＯＳ素子面積比率の小さいグループＧ１に属すると判断して（１１）式を選択する。また、選択部２０４ａは、比率Ｘ１／Ｘが所定値γ以上である場合には、コア領域Ｓ７２１はパワーＤＭＯＳ素子面積比率の大きなグループＧ２に属すると判断して（１２）式を選択する。なお、この所定値γは、たとえば、既にレイアウト設計が行なわれた複数の製品におけるパワーＤＭＯＳ素子面積比率をそれぞれ求めた上で複数の組み合わせで各製品のグループ分けを行ってそれぞれの組み合わせごとに全素子の面積合計値と除外後レイアウト面積との回帰分析を行い、各組み合わせのうち最も近似した回帰式が求められた組み合わせをもとに設定する。
【００７１】
（第３の実施の形態）
つぎに、第３の実施の形態について説明する。第３の実施の形態では、レイアウト設計後の製品のレイアウト面積と、除外後関係式を用いて求めた製品の全素子の面積合計値に対応する最小レイアウト面積とをもとに、レイアウト設計後の製品におけるレイアウト面積縮小化の達成度を取得するとともに、取得した達成度をフィードバックして実際にレイアウト設計された場合のレイアウト面積を予測できる関係式を作成する場合について説明する。
【００７２】
図１８は、本発明の第３の実施の形態にかかる半導体集積回路のレイアウト面積を見積る見積り装置の構成を示すブロック図である。図１８に示すように、第３の実施の形態にかかる見積り装置３０１は、補正部３０８を新たに備えるとともに、面積見積り関係式データ５ｄに代えて、設計済みレイアウトの全面積と前記設計済みレイアウトにおける全素子の面積合計値との関係式である除外前関係式を除外後関係式とともに含む面積見積り関係式データ３０５ｄをデータベース５内に有する。補正部３０８は、レイアウト設計後の製品のレイアウト面積と、除外後関係式を用いて求めた製品の全素子の面積合計値に対応する最小レイアウト面積と、設計済みレイアウトの全面積と設計済みレイアウトにおける全素子の面積合計値との関係式である除外前関係式を用いて求めた製品の全素子の面積合計値に対応する除外前レイアウト面積とをもとに、レイアウト設計後の製品におけるレイアウト面積縮小化の達成度を取得する。そして、補正部３０８は、取得した達成度をもとに除外後関係式を補正する。
【００７３】
つぎに、図１９を参照して、図１８に示す見積り装置３０１による除外後関係式補正処理について説明する。図１９は、図１８に示す見積り装置３０１による除外後関係式補正処理の処理手順を示すフローチャートである。
【００７４】
図１９に示すように、補正部３０８は、同じ設計者または同じ設計者グループが設計したレイアウト設計後の同プロセスでの製品のレイアウト面積である作成済みレイアウト面積を取得する（ステップＳ３０２）。そして、補正部３０８は、設計済みレイアウトの全面積と設計済みレイアウトにおける全素子の面積合計値との関係式である除外前関係式を用いて、これらの製品の全素子の面積合計値に対応する除外前レイアウト面積を演算する（ステップＳ３０４）。この除外前関係式は、図２０に示すように、チップそのままの全面積と全素子の面積合計値との関係を示す直線ｌ０に対応するものである。除外前関係式を用いて求められた除外前レイアウト面積は、不要領域をそのまま含む面積であることから、この製品のレイアウト面積として予測される値のうちの最大値であるといえる。さらに、補正部３０８は、設計済みレイアウトから不要領域を除外した除外後レイアウト面積と設計済みレイアウトにおける全素子の面積合計値との関係式である除外後関係式を用いて、これらの製品の全素子の面積合計値に対応する除外後レイアウト面積を演算する（ステップＳ３０６）。この除外後関係式は、図２０に示すように、設計済みレイアウトから不要領域を除外した除外後レイアウト面積と全素子の面積合計値との関係を示す直線ｌ１に対応するものである。除外後関係式を用いて求められた除外後レイアウト面積は、不要領域を除外した面積に対応することから、この製品のレイアウト面積として予測される値のうちの最小値であるといえる。
【００７５】
補正部３０８は、ステップＳ３０２〜ステップＳ３０６において求めた作成済みレイアウト面積、除外前レイアウト面積、最小レイアウト面積をもとに、レイアウト設計後の製品におけるレイアウト面積縮小化の達成度を演算する達成度演算処理を行なう（ステップＳ３０８）。達成度Ｒは、以下の（１４）式に示すように、作成済みレイアウト面積Ｙｆ、除外前レイアウト面積Ｙｍａｘおよび最小レイアウト面積Ｙｍｉｘをもとに求めることができる。
Ｒ〔％〕＝（（Ｙｍａｘ―Ｙｆ）／（Ｙｍａｘ―Ｙｍｉｎ））×１００  ・・・（１４）
【００７６】
そして、補正部３０８は、取得した全ての製品の作成済みレイアウト面積に対する達成度を演算したか否かを判断する（ステップＳ３１０）。補正部３０８は、取得した全ての作成済みレイアウト面積の達成度を演算していないと判断した場合（ステップＳ３１０：Ｎｏ）、ステップＳ３０４に戻り、次に演算対象となる製品に対して作成済みレイアウト面積の達成度を演算する。一方、補正部３０８は、取得した全ての作成済みレイアウト面積の達成度を演算したと判断した場合（ステップＳ３１０：Ｙｅｓ）、取得した達成度をもとに、レイアウト面積見積り対象の回路図に対して実際に設計されるレイアウトのレイアウト面積を予測できるように除外後関係式を補正する補正処理を行ない（ステップＳ３１２）、この設計者または同じ設計者グループが設計する同プロセスの製品に対応する除外後関係式として設定する。演算部４は、補正部３０８が作成した関係式を用いて得られるレイアウト面積を、レイアウト面積見積り対象の回路図に対してこの設計者または同じ設計者グループが実際に設計するレイアウトのレイアウト面積として予測する。
【００７７】
たとえば、補正部３０８は、取得した達成度の平均が１００％である場合には、除外後関係式を補正せず、演算部４は、この除外後関係式をそのままレイアウト面積見積り処理時に使用する。また、補正部２０８は、取得した達成度の平均が７０％である場合には、図２０の矢印Ｙｃに示すように、直線ｌ１に対応する除外後関係式を直線ｌ１２に対応する関係式に補正し、レイアウト面積見積り処理時に使用する除外後関係式として設定する。演算部４は、新たに設定された直線ｌ１２に対応する除外後関係式を用いて求めたレイアウト面積見積り対象の回路図のレイアウト面積を求める。このように求められたレイアウト面積は、実際にレイアウト設計を行なう設計者または同じ設計者グループのレイアウト面積縮小化の実際の達成度に対応した関係式によって求められるものであることから、レイアウト面積見積り対象の回路図に対して実際に設計されるレイアウトのレイアウト面積に近似したものであり、現実的な最小面積であるものといえる。
【００７８】
このように、第３の実施の形態によれば、実際にレイアウト設計された製品におけるレイアウト面積と、除外後関係式を用いて求めた製品の全素子の面積合計値に対応する最小レイアウト面積と、除外前関係式を用いて求めた製品の全素子の面積合計値に対応する除外前レイアウト面積とをもとに取得したレイアウト設計後の製品におけるレイアウト面積縮小化の達成度を除外後関係式にフィードバックすることによって、実際にレイアウト設計されるレイアウト面積の近似値を予測できることから、必要となるチップコストをより現実的に見積ることが可能になり、製品コストの必達目標に関するリスク予測などをさらに正確に行なうことができる。
【００７９】
なお、補正部３０８が演算した達成度に関しては、達成度管理のために見積り装置３０１内で記憶するほか、出力部６から見積り装置３０１外部に出力してもよい。また、補正部３０８は、レイアウト設計期間の余裕の有無や設計者または設計者グループの技能レベルごとにそれぞれ各達成度を求めて、レイアウト設計期間の余裕の有無や設計者または設計者グループの技能レベルごとに除外後関係式を補正することによって、レイアウト設計期間の余裕の有無や設計者または設計者グループの技能レベルまでをも考慮してレイアウト面積を予測できる。この場合、さらに、製品コストの必達目標に関するリスク予測などをさらに正確に行なうことができる。
【００８０】
なお、上記第１〜第３の実施の形態で説明した見積り装置１，２０１，３０１は、あらかじめ用意されたプログラムをコンピュータシステムで実行することによって実現することができる。このコンピュータシステムは、所定の記録媒体に記録されたプログラムを読み出して実行することで見積り装置の処理動作を実現する。ここで、所定の記録媒体とは、フレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭ、ＭＯディスク、ＤＶＤディスク、光磁気ディスク、ＩＣカードなどの「可搬用の物理媒体」の他に、コンピュータシステムの内外に備えられるハードディスクドライブ（ＨＤＤ）などのように、プログラムの送信に際して短期にプログラムを保持する「通信媒体」など、コンピュータシステムによって読み取り可能なプログラムを記録する、あらゆる記録媒体を含むものである。また、このコンピュータシステムは、ネットワーク回線を介して接続した管理サーバや他のコンピュータシステムからプログラムを取得し、取得したプログラムを実行することで見積り装置の処理動作を実現する。
【図面の簡単な説明】
【００８１】
【図１】第１の実施の形態にかかる半導体集積回路のレイアウト面積を見積る見積り装置の構成を示すブロック図である。
【図２】図１に示す見積り装置１によるレイアウト面積見積り処理の処理手順を示すフローチャートである。
【図３】回路図の一例を示す模式図である。
【図４】図３の回路図における階層を説明する図である。
【図５】図１に示す見積り装置が使用する除外後関係式を説明するための図である。
【図６】図１に示す見積り装置が使用する除外後関係式を説明するための図である。
【図７】図２に示すレイアウト面積値演算処理を説明するための図である。
【図８】図２に示す素子面積演算処理を説明する図である。
【図９】図２に示す素子面積演算処理を説明する図である。
【図１０】図２に示す素子面積演算処理を説明する図である。
【図１１】図１に示す見積り装置のレイアウト見積り対象である回路図の一例を示す模式図である。
【図１２】図１に示す見積り装置のレイアウト見積り対象である回路図の一例を示す模式図である。
【図１３】図１に示す見積り装置のレイアウト見積り対象である回路図の一例を示す模式図である。
【図１４】第２の実施の形態にかかる半導体集積回路のレイアウト面積を見積る見積り装置の構成を示すブロック図である。
【図１５】図１４に示す見積り装置によるレイアウト面積見積り処理の処理手順を示すフローチャートである。
【図１６】図１５に示す面積見積り関係式選択処理を説明するための図である。
【図１７】パワーＤＭＯＳの素子面積がそれぞれ異なる製品見積り誤差の一覧表を示す図である。
【図１８】第３の実施の形態にかかる半導体集積回路のレイアウト面積を見積る見積り装置の構成を示すブロック図である。
【図１９】図１８に示す見積り装置による除外後関係式補正処理の処理手順を示すフローチャートである。
【図２０】図１８に示す補正処理を説明するための図である。
【符号の説明】
【００８２】
１，２０１，３０１  見積り装置
２  制御部
３  入力部
４，２０４  演算部
２０４ａ  選択部
５  データベース
５ａ  回路図シンボルデータ
５ｂ  素子面積計算式データ
５ｃ  特殊素子面積データ
５ｄ，２０５ｄ，３０５ｄ  面積見積り関係式データ
６  出力部
３０８  補正部
【図１】
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【図２】
2010044689.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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