(57)【要約】      （修正有）【課題】メタル配線のレイヤ数を増やすことなく配線の自由度を高くでき、かつ、トランジスタ特性がばらつき難いパターンの回路セルを有するスタンダードセル集積回路を提供する。【解決手段】ゲート電極を有しメタル配線層が未接続の複数のＥＣＯセルがスタンダードセルＳＣ周囲に配置される。ＥＣＯセルのゲート電極２０Ａ,２０Ｂは、ゲートパッド部２１Ａ,２１Ｂと、当該ゲートパッド部から共通セル長方向（縦方向）の相反する側に延びる２つのゲートフィンガー部２２Ａと２３Ａ、または、２２Ｂと２３Ｂと、を有する。ＥＣＯセルのゲートパッド部の任意セル長方向（横方向）の長さＬは、第１配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である。【選択図】図１
2010171243.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極を有するトランジスタを含むスタンダードセルを複数、組み合わせて配置し、メタル配線層でスタンダードセル間を相互に接続することにより所望の回路が形成され、
ゲート電極を有しメタル配線層が未接続の複数の予備セルがスタンダードセル周囲に配置され、
前記スタンダードセルと前記予備セルの各ゲート電極が、ゲートパッド部と、当該ゲートパッド部から所定方向の相反する側に延びる２つのゲートフィンガー部とを有し、
前記予備セルのゲートパッド部は、前記所定方向と直交する方向の長さが、前記メタル配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である
半導体集積回路。
【請求項２】
前記所定方向は、一方のセル長が所定の長さに揃えられた共通セル長方向であり、
前記予備セルの前記ゲートパッド部は、前記共通セル長方向と直交する任意セル長方向の長さが、前記メタル配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上であるメタル配線交差部を有する
請求項１に記載の半導体集積回路。
【請求項３】
前記予備セルの前記ゲートパッド部は、基幹部と前記メタル配線交差部とを備え、前記メタル配線交差部が前記基幹部から前記任意セル長方向の少なくとも一方に伸びたＬ字形状の平面パターン部分を有する
請求項２に記載の半導体集積回路。
【請求項４】
前記予備セルは前記ゲートパッド部を含む前記ゲート電極を複数有し、
予備セル内で隣り合う２つの前記ゲートパッド部は、それぞれが前記基幹部と前記メタル配線交差部からなる前記Ｌ字形状の平面パターン部分を有し、
前記２つのゲートパッド部のうち、一方のゲートパッド部が有するＬ字形状の平面パターン部分と他方のゲートパッド部が有するＬ字形状の平面パターン部分とが矩形領域に収まるように組み合わされて近接配置されている
請求項３に記載の半導体集積回路。
【請求項５】
前記予備セルは前記ゲートパッド部を含む前記ゲート電極を複数有し、
予備セル内で隣り合う２つの前記ゲートパッド部は、少なくとも一部同士が矩形領域に収まるように組み合わされて近接配置されている
請求項１に記載の半導体集積回路。
【請求項６】
複数の回路ブロックを有し、
少なくとも同一の回路ブロック内で前記所定方向のセル長が、前記スタンダードセルと前記予備セル間、スタンダードセル同士、および、予備セル同士で同一である
請求項１に記載の半導体集積回路。
【請求項７】
前記複数の予備セルのうち、少なくとも１つ以上の所定の予備セルにメタル配線層が接続されることによって当該所定の予備セルが前記所望の回路の一部を構成し、
前記所定の予備セルは前記ゲートパッド部の前記合計値以上の長さを有する部分を下架橋線として、当該下架橋線の中央部に第１のメタル配線層が交差し、当該下架橋線の一方と他方の端部側に、前記第１のメタル配線層と同一階層の第２および第３のメタル配線層が接続される
請求項１に記載の半導体集積回路。
【請求項８】
トランジスタを有する回路セルを複数、組み合わせて配置し、メタル配線層で回路セル間を相互に接続することによって所望の回路が形成され、
前記回路セル内の前記トランジスタのゲート電極が、ゲートパッド部と、当該ゲートパッド部から所定方向の相反する側に延びる２つのゲートフィンガー部とを有し、
前記所望の回路を形成する複数の回路セルの少なくとも１つで、前記ゲートパッド部の、前記所定方向と直交する方向の長さが、前記メタル配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極を有するトランジスタを含む回路セル（例えば、スタンダードセル）を複数、組み合わせて配置し、メタル配線層でセル間を相互に接続することにより所望の回路が形成された半導体集積回路に関する。
【背景技術】
【０００２】
半導体ＬＳＩの微細化が進んだことにより、論理回路素子内部の遅延（以下、“ゲート遅延”という）と配線遅延との比率が大きく変化してきている。
【０００３】
微細化がそれほど進んでいなかった以前のＬＳＩは、ＬＳＩ全体や回路ブロック全体の信号遅延に占める要素のうち、配線遅延に比べてゲート遅延の比率が大きかった。このため、ＬＳＩ設計の論理合成段階で信号パス全体の遅延を見積もる際に、個々のゲート遅延の見積もりを間違えなければ、全体の遅延量が予想から大きく外れることが無かった。
【０００４】
近年の半導体プロセスにおける微細化の進展により、全体の信号遅延に占める、配線遅延の割合が増えている。そのため配線遅延を正しく見積もることが重要となる。
しかし、論理合成段階では、配線のレイアウト状態が分らないため配線遅延が確定できず、その見積もりが困難である。そのため信号パス全体で動作のタイミングを見積もることが難しい。
【０００５】
例えば、あるゲート回路がもつ複数の入力それぞれに接続された前段までの回路部分で遅延量をある程度正確に見積もることができないと、当該ゲート回路の動作に対する各入力の遅延と、その許容量（遅延余裕）を考慮したタイミングの見積もりができない。このような個々のゲート回路におけるタイミングの見積もりを総合し、信号パス全体で正しく動作するためのタイミング設計がなされる。しかし、配線遅延の不確定さによって信号パス全体でのタイミングの見積もりに大きな誤差が導入される。
よって、論理合成ツールが見積ったパスの遅延時間と、実際に完成したＬＳＩにおけるパスの遅延時間とが乖離し誤動作、即ち誤った論理反転が発生しやすい状況が生まれている。低電圧化によるノイズマージン確保が困難になることも、誤った論理反転の頻度増大に拍車をかけている。
また、半導体素子の微細化に伴って、より多くの論理ゲート回路を搭載可能になり、論理が複雑化し、論理ミスの頻度が高くなってきている。
【０００６】
そのような理由から、設計完了の前後やサンプル評価時に、設計を依頼した顧客のＥＣＯ(Engineering Change Order：設計後の回路変更の要望)が増えることが想定される。
【０００７】
低コストかつ短期間でＥＣＯに対応するための手法として、設計後の回路変更のための予備セルを予めスタンダードセルの配置領域の未使用部分に埋め込む手法が知られている（例えば、特許文献１参照）。
以下、予備セルを“ＥＣＯセル”または“ＥＣＯフィラー(filler)”と呼ぶ。また、このような設計手法を“ＥＣＯセル支援設計”と呼ぶ。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−２６９９００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
一般に、スタンダードセルでは、直交する２方向（いわゆる縦方向と横方向）の少なくとも一方のサイズは数種類、例えば３種類程度に規格化されている。いわゆる縦方向のサイズは、スタンダードセルの“高さ”と呼ばれ、この高さが３種類程度に規格化、統一化されている。ここでは、このセルのサイズ（高さ）が半導体基板と垂直方向の構造的な高さと混同し誤解を生むため、当該セルのサイズを“高さ”とは呼ばない。その代わり、以下では、このサイズを“共通セル長”と便宜的に呼ぶ。
スタンダードセルの共通セル長はＬＳＩ全体では数種類の場合でも、効率的なセル敷き詰めのために、同じ回路ブロック内など局所的に見ると同じ長さのものが用いられる。
したがって、同じ共通セル長をもつ様々な種類のスタンダードセルが用意され、ライブラリ登録される。一般に、スタンダードセルの内部配線等のパターンは共通セル長方向に配置スペースが限られている。
【００１０】
これに対し、スタンダードセルの共通セル長方向と直交する方向（いわゆる横方向）のサイズは、ゲート回路の規模に応じて様々な大きさが存在する。以下、共通セル長と直交する方向のセルサイズを、“任意セル長”と便宜的に呼ぶ。
【００１１】
ところで、ＥＣＯ対応のための上記予備セルは、トランジスタ形成のための素子分離領域、不純物拡散層の一部が、スタンダードセルの標準仕様を受け継いでいる。
ただし、上記予備セルのゲート電極層やメタル配線層については、ＥＣＯセル独自の仕様（規格）が決められている。
【００１２】
ＥＣＯセル支援設計では、サンプル評価時に、顧客の要望に沿わない特性不良となることが予想され、あるいは、当該特性不良が実際のサンプル評価で得られることがある。その場合、予備セル（ＥＣＯセル）による遅延調整が行われる。例えば遅延が大きすぎるパスには、近隣のＥＣＯセルから変更されたバッファ等を挿入する。さらに大きな遅延を持たせたいパスには、近隣のＥＣＯセルから変更され所望の追加遅延量に応じた数のインバータ等を挿入する。
また論理ミスのリカバリーにも、ＥＣＯセルが用いられる。
このようなＥＣＯセルによる遅延調整や論理ミスのリカバリーでは、調整やリカバリーが必要なパス近隣のＥＣＯセルにおいて、当該ＥＣＯセルがもつ基本的な構成や縦横のサイズは変えずに、追加的に１stコンタクトより上層のみ設計する。これにより、最終的には予備セルから、遅延調整の必要な箇所で、ライブラリから読み出されたスタンダードセルから、遅延調整された所望のゲート回路セル（機能的にはスタンダードセルと同じもの）への変更が行われる。
【００１３】
しかしながら、ＥＣＯセルは、スタンダードセルを配置後の空きスペースに配置されるため、共通セル長方向の制約がある。したがって、メタル配線層を共通セル長方向で自由に迂回させることは困難である。
迂回が困難な場合、通常は、用いるメタル配線のレイヤ数を増やして、より上層のメタル配線層を介してパターン的には迂回しないで済む接続方式がとられる。しかし、用いるメタル配線のレイヤ数が増えると製造コストが大幅に上昇し、半導体製品が価格競争力を失うおそれが生じる。
【００１４】
なお、トランジスタの特性がばらつき難いことも、スタンダードセルやＥＣＯセル等の回路セルとして重要である。
【００１５】
本発明は、メタル配線のレイヤ数を増やすことなく配線の自由度を高くでき、かつ、トランジスタ特性がばらつき難いパターンの回路セルを有する半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１６】
本発明の第１観点に関わる半導体集積回路では、ゲート電極を有するトランジスタを含むスタンダードセルを複数、組み合わせて配置し、メタル配線層でスタンダードセル間を相互に接続することにより所望の回路が形成されている。ゲート電極を有しメタル配線層が未接続の複数の予備セルがスタンダードセル周囲に配置されている。
前記スタンダードセルと前記予備セルの各ゲート電極が、ゲートパッド部と、当該ゲートパッド部から所定方向の相反する側に延びる２つのゲートフィンガー部とを有する。前記予備セルのゲートパッド部は、前記所定方向と直交する方向の長さが、前記メタル配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である。
【００１７】
このような構成を有する半導体集積回路によれば、予備セルのゲートパッド部の、ゲートフィンガー部と直交する方向の長さが上述のような所定の値以上（但し、当然ながら、この方向のセルサイズを越えない）という要件が定められている。このため、メタル配線層をゲートフィンガー部の先端側に迂回させずとも、例えば、いわゆるアンダーブリッジ（下架橋）構造によって、ゲートパッド部の一部を架橋線とする、配線の交差が可能である。つまり、このゲートパッド部分がメタル配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上の長さを有し、その長さ中央部にメタル配線層を交差させる。このとき、交差したメタル配線層の幅方向の両側それぞれに、最小離間距離をおいてメタル配線層が配線できる余裕がある。このため、架橋線（ゲートパッド部の一部）の一方端側と他方端側でもメタル配線層を接続することが可能である。
このような架橋線として必要なゲートパッド部分の長さは、好ましくは、この長さの方向が、いわゆる任意セル長方向である。ここで任意セル長方向は、ゲートフィンガー部に沿った共通セル長方向（所定方向）と直交する方向である。共通セル長は、スタンダードセル設計配置の容易性のため、少なくとも１種類以上の長さで共通化されている。これに対し、任意セル長方位のセル長では、このような規制がない。任意セル長方向でゲートパッド部の長さを所定値以上とする、上記要件の適用によって、任意セル長方向にセルサイズが若干大きくなることがある。しかし、任意セル長方向のサイズ拡大はそれ以上の不利益、例えば、セルベースの回路設計で得られる配置の容易性を損ねることによって無駄なスペースが発生するといった大きな不利益を伴わない。
【００１８】
ここで、ゲートパッド部は電圧（信号）をゲートに与える部分である。ゲートパッド部が長い１本のゲートフィンガー部の片側端にあると、ゲート抵抗の影響でゲートフィンガー部の長さ方向でトランジスタチャネルに対する電界のかかり方が不均一となる。電界のかかり方がトランジスタごとにばらつくと、トランジスタの特性もばらつきやすい。ゲートパッド部がゲートフィンガー部の両側端にあると電界の均一性はよいが、共通セル長方向のセルサイズがゲートパッド部の１個分だけ大きくなる。
これに対し、第１観点の半導体集積回路では、ゲートパッド部から、所定方向（共通セル長方向）の相反する側に２つのゲートフィンガー部が延びている。この構成によって、ゲート抵抗の違い、それに起因した電界のかかり方の不均一性が改善され、結果として、共通セル長方向でのセルサイズの拡大を伴うことなくトランジスタ特性のバラツキが低減される。
【００１９】
本発明の第２観点に関わる半導体集積回路では、トランジスタを有する回路セルを複数、組み合わせて配置し、メタル配線層で回路セル間を相互に接続することによって所望の回路が形成されている。
前記回路セル内の前記トランジスタのゲート電極が、ゲートパッド部と、当該ゲートパッド部から所定方向の相反する側に延びる２つのゲートフィンガー部とを有する。前記所望の回路を形成する複数の回路セルの少なくとも１つで、前記ゲートパッド部の、前記所定方向と直交する方向の長さが、前記メタル配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である。
【００２０】
上記第２観点では、いわゆる任意セル長方向のゲートパッド部の長さが、前記メタル配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上という要件の適用が、予備セルに限定されない。つまり、いわゆるスタンダードセルでも、このような下架橋構造を可能とする最大長要件を満たすようにゲートパッドを形成してもよい。そのため、第２観点では、予備セル、スタンダードセルを含む概念として“回路セル”を用いている。
【発明の効果】
【００２１】
本発明によれば、メタル配線のレイヤ数および共通セル長方向のサイズを増やすことなく配線の自由度を高くでき、かつ、トランジスタ特性のバラツキの影響を受け難いパターンの回路セルを有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】（Ａ）は、実施形態に関わる集積回路の平面を、セル配置に着目して模式的に示す図である。（Ｂ）は、実施形態に関わるＥＣＯセルの一構成例を示す平面図である。（Ｃ）は、ゲートパッド部の拡大図である。
【図２】実施形態に関わるＥＣＯセルで配線後の例として示すインバータの平面図である。
【図３】（Ａ）は、比較例のＥＣＯセルの平面図である。（Ｂ）は、比較例のＥＣＯセルで配線後のインバータの平面図である。（Ｃ）は、他の比較例の配線例として示すＮＡＮＤゲート回路の平面図である。
【図４】比較例の他の配線例を示す平面図である。
【図５】比較例の他の配線例を示す平面図である。
【図６】比較例の他の配線例を示す平面図である。
【図７】図４〜図６に対する、本発明が適用された配線例の平面図である。
【図８】実施形態における設計手法の手順を記述するフロー図である。
【図９】スタンダードセル配置直後の平面図である。
【図１０】ウェル構造を示す集積回路の概略断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態を、スタンダードセルへＥＣＯセルによる特性調整や論理ミスのリカバリーを適用した半導体集積回路を例として図面を参照して説明する。
以下の説明では、次の順番で説明する。
１．全体のレイアウト
２．ＥＣＯセルの構成
３．ＥＣＯセルの配線例１
４．ＥＣＯセルの配線例２
５．設計手順の流れ
６．変形例
【００２４】
＜１．全体のレイアウト＞
図１（Ａ）は、実施形態に関わる集積回路の平面を、セル配置に着目して模式的に示す図である。
図１（Ａ）において四角の領域の各々をセルと呼ぶ。符号“ＳＣ”で示すセルがスタンダードセルである。スタンダードセルＳＣとは、予め設計され標準化されライブラリ登録されている、インバータやＮＡＮＤゲート等の機能回路セルである。スタンダードセルＳＣはデータの集合であるが、当該データを基に製造されたデバイスの一部を指す場合もある。詳細は後述するが、半導体集積回路の設計では、ライブラリ登録されているスタンダードセルを組み合わせて配置する。その配置によって電源電圧線や基準電圧線（例えばＧＮＤ線）はデータ上で相互にほぼ繋がる。配置後に信号線等を接続することによって所望の回路を得る。ここまでの配置配線は、設計支援装置によるデータ上の作業である。
【００２５】
図１（Ａ）は半導体集積回路のセル配置に着目する模式平面図であるが、データ上のセル配置図としても通用する。
図１（Ａ）に示すように、様々な大きさのスタンダードセルＳＣが組み合わせて配置され、所望の回路が実現されている。ここで所望の回路は、個々のスタンダードセルＳＣの機能回路が何であるか、どのように組み合わせるかによって、論理回路であれば任意に実現できる。図１（Ａ）は一般化された図であり、所望の回路自体が何であるかは任意である。
【００２６】
スタンダードセル設計方式は、ＡＳＩＣ(Application Specific Integrated Circuit)やＡＳＳＰ(Application Specific Standard Produce)などの設計で用いられる。ＡＳＩＣは、顧客ごとに特定の用途に特化して開発・製造されたＩＣであり、ＡＳＳＰは複数の顧客に汎用部品として開発・製造されたＩＣである。
【００２７】
ここでスタンダードセルＳＣのサイズについて説明する。
スタンダードセルＳＣは、一般的に、直交する２辺の一方に沿った方向のセル長が規格化、統一化されている。このセル長方向を、以下“共通セル長方向”と呼ぶ。共通セル長方向のサイズ（共通セル長）は、ＩＣ全体でみると１種類とは限らず数種類、例えば３種類とすることもある。ただし、１つの回路ブロックなど、局所的にみれば共通セル長は１つに揃えられている。図１（Ａ）では、紙面の縦方向が同じセルサイズとなっているため、この方向が共通セル長方向である。
【００２８】
共通セル長方向と直交する方向では、任意にセルサイズを決めることができる。ただし、設計効率や整合性上の要請から、任意といっても離散的にとり得るサイズ（グリッド数で規定）が決められていることが一般的である。以下、共通セル長方向と直交する方向を“任意セル長方向”と呼ぶ。
【００２９】
本実施形態においてはＥＣＯ対応のため、スタンダードセルＳＣの周囲の空き領域にＥＣＯセル（“ＥＣＯ ＦＩＬＬＥＲ”と表記）が敷き詰められている。
ＥＣＯセルは、共通セル長方向においては、スタンダードセルＳＣと同様なサイズを有する。図１（Ａ）では同じセルサイズとなっているが、ＥＣＯセルは、任意セル長方向において数種類のセルサイズをとり得る。
【００３０】
ＥＣＯセルがスタンダードセルＳＣと異なるのは、所望の回路への貢献度である。
スタンダードセルＳＣは所望の回路を構成するセルそのものである。これに対し、ＥＣＯセルは標準では所望の回路を構成しない“予備セル”として配置される。
スタンダードセルＳＣの配置配線で何も問題がなければ、ＥＣＯセルには空き領域を埋めるだけの詰め物（filler）としての役目しか与えられない。しかし、サンプル評価時に、設計を依頼した顧客のＥＣＯ(Engineering Change Order)があると、ＥＣＯに対応する必要があり、このときＥＣＯセルが用いられる。ＥＣＯセルの用い方は後述する。
【００３１】
＜２．ＥＣＯセルの構成＞
図１（Ｂ）に、ＥＣＯセルの一構成例を示す。
図１（Ｂ）に示す平面図は、インバータやＮＡＮＤなどの最も基本的なゲート回路を実現するためのＥＣＯセルのレイアウト図である。
【００３２】
図１（Ｂ）に示すＥＣＯセルは、ＰＭＯＳトランジスタを形成するためのＮ型ウェル（以下、Ｎウェルと呼ぶ）１０Ｎと、ＮＭＯＳトランジスタを形成するためのＰ型ウェル（以下、Ｐウェルと呼ぶ）１０Ｐと、を半導体基板が有する。Ｎウェル１０ＮとＰウェル１０Ｐは、半導体基板内で共通セル長方向に離して形成されている。
なお、Ｎウェル１０Ｎ,Ｐウェル１０Ｐのパターンの内部に、例えば、後述するソース領域やドレイン領域等となる不純物拡散層（１１Ｐ,１１Ｎ）が形成される。また、ウェルインウェル、例えばトリプルウェル構造が採用される場合もある。ウェルインウェル構造が採用されているか否かは別として、図１（Ｂ）のＮウェル１０ＮとＰウェル１０Ｐは、素子分離領域が形成されていない２つの基板領域を示し、その片側にＮ型不純物層またはその一部、もう片側にＰ型不純物層またはその一部が位置することを示している。
なお、ウェルインウェル構造は変形例において後述する。
【００３３】
ここで共通セル長方向の図１（Ｂ）紙面の上方部分、Ｎウェル１０Ｎを“ＰＭＯＳ形成領域”と呼ぶ。また、図１（Ｂ）紙面の下方領域、Ｐウェル１０Ｐを“ＮＭＯＳ形成領域”と呼ぶ。
【００３４】
ゲートメタル層ＧＭから構成される２つのゲート電極２０Ａ,２０Ｂが形成されている。ここでゲートメタル層ＧＭは、たとえばポリシリコン単層、ポリシリコンと高融点金属の多層などの構造を備える。ゲートメタル層ＧＭをフォトリソグラフィとエッチングにより所定のパターンに加工することにより、ゲート電極２０Ａ,２０Ｂが同時に形成される。
ゲート電極２０Ａ,２０Ｂの各々は１つのゲートパッド部と、２つのゲートフィンガー部とが一体に形成されたパターンを有する。
【００３５】
より詳細には、ゲート電極２０Ａは、ＰＭＯＳ形成領域１０ＮとＮＭＯＳ形成領域１０Ｐとの境界付近に配置されたゲートパッド部２１Ａを有する。ゲートパッド部２１Ａは、図１（Ｃ）に示す望ましい例のように、任意セル長方向に細長いメタル配線交差部２１１と、基幹部２１２とが一体に形成されたＬ字状形状のパターンを有する。図１（Ｂ）と図１（Ｃ）に示す望ましい例のように、基幹部２１２の端辺からＰ型拡散層１１Ｐと交差するように延びるゲートフィンガー部２２Ａを、ゲート電極２０Ａが有する。メタル配線交差部２１１の長辺途中からＮ型拡散層１１Ｎと交差するように延びるゲートフィンガー部２３Ａを、ゲート電極２０Ａが有する。
ゲートフィンガー部２２Ａ,２３Ａは、それらの幅がトランジスタの、いわゆるゲート長を規定する。ゲートフィンガー部２２ＡがＰ型拡散層１１Ｐと交差する部分の長さがＰＭＯＳトランジスタ、いわゆるゲート幅を規定する。ゲートフィンガー部２３ＡがＮ型拡散層１１Ｎと交差する部分の長さがＮＭＯＳトランジスタの、いわゆるゲート幅を規定する。
【００３６】
同様に、ゲート電極２０Ｂは、ＰＭＯＳ形成領域１０ＮとＮＭＯＳ形成領域１０Ｐとの境界付近に配置されたゲートパッド部２１Ｂを有する。ゲートパッド部２１Ｂは、望ましくは、ゲートパッド部２１Ａと同様に、メタル配線交差部２１１と基幹部２１２とが一体に形成されたＬ字状形状のパターンを有する。
【００３７】
ここでゲートパッド部２１Ｂはゲートパッド部２１Ａと近接して配置されている。このときゲートパッド部２１Ａと２１Ｂとが、そのＬ字形状が互いに組み合わされて、全体として両者が矩形領域に収まるように近接配置されている。このようなＬ字形状が互いに組み合わされて矩形領域に収まるような配置は必須でない。ただし、ゲートパッド部がＬ字状形状の場合、このような組み合わせ配置が最も全体の配置面積の節約になり、その意味で好ましい。
【００３８】
ゲートパッド部２１Ｂは、ゲートパッド部２１Ａを１８０度回転移動した図形のパターンとなる。
よって、図１（Ｂ）と図１（Ｃ）に示すように、ゲートパッド部２１Ｂにおいては、メタル配線交差部２１１の長辺途中からＰ型拡散層１１Ｐと交差するように延びるゲートフィンガー部２２Ｂを、ゲート電極２０Ｂが有する。基幹部２１２の端辺からＮ型拡散層１１Ｎと交差するように延びるゲートフィンガー部２３Ｂを、ゲート電極２０Ｂが有する。
ゲートフィンガー部２２Ｂ,２３Ｂは、それらの幅がトランジスタの、いわゆるゲート長を規定する。ゲートフィンガー部２２ＢがＰ型拡散層１１Ｐと交差する部分の長さがＰＭＯＳトランジスタ、いわゆるゲート幅を規定する。ゲートフィンガー部２３ＢがＮ型拡散層１１Ｎと交差する部分の長さがＮＭＯＳトランジスタの、いわゆるゲート幅を規定する。
【００３９】
図１（Ｃ）に示すように、ゲートパッド部２１Ａ,２１Ｂは、それぞれ、任意セル長方向の長さが、所定の長さＬを有する。ここで“任意セル長方向の長さ”とは、当該方向のサイズが最も大きい部分の当該サイズを指す。また、所定の長さＬは、“メタル配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である”という要件が満たされる値をとる。なお、所定の長さＬの上限は、任意セル長方向のセルサイズである。この要件が意味する内容については、メタル配線層の接続が必要な場合に明確なので、後述するＥＣＯセルの配線例で述べる。
この要件が満たされる限り、ゲートパッド部２１Ａ,２１Ｂの形状は任意であり、Ｌ字形状でなくともよい。
【００４０】
ＥＣＯセル（ＥＣＯ ＦＩＬＬＥＲ）は、スタンダードセルＳＣからなる所望の回路に論理ミス（接続ミス）がある場合に、所望の回路の一部として接続させて論理ミスのリカバリーを行う。
接続ミスはないが遅延量の見積もりが異なる等の理由により誤動作（誤った論理反転）が生じやすいことが判明する場合がある。この場合、誤動作に対して強くするために所望の回路の一部としてＥＣＯセルを接続させて遅延調整する。
また、この論理ミスのリカバリー時に、遅延調整も同時に必要になることもある。
【００４１】
上述の必要な場合にのみ、必要な箇所のＥＣＯセルにおいてメタル配線層の接続を行う。
以下、ＥＣＯセルの（メタル配線層の）配線例を幾つか説明する。
【００４２】
＜３．ＥＣＯセルの配線例１＞
図２に紙面の左右どちら側からでも入力がとれるインバータを実現するときの、ＥＣＯセルの配線例を示す。
図２に示すＥＣＯセルのレイアウトでは、図１（Ｂ）の下地レイアウトに、不図示の第１層間絶縁膜に設ける第１層目のコンタクト（１stコンタクト：１Ｃ）と、第１層目のメタル配線層（１st配線層：１Ｍ）とのレイアウトを追加している。
【００４３】
より詳細に、図２に示すように、ゲート電極２０Ａとゲート電極２０Ｂのゲートフィンガー部により、Ｐ型拡散層１１Ｐが３つの部分に区切られる。
Ｐ型拡散層１１Ｐの３つの拡散層部分のうち、中央の広い部分に対し、１stコンタクト４１（１Ｃ）を介して、その上層の第１配線層（１Ｍ）からなる電源電圧供給線ＶＤＤの分岐部が接続されている。電源電圧供給線ＶＤＤの幹線は、セル境界に沿って任意セル長方向に配線されている。
【００４４】
同様にして、ゲート電極２０Ａとゲート電極２０Ｂの、他のゲートフィンガー部により、Ｎ型拡散層１１Ｎが３つの部分に区切られる。
Ｎ型拡散層１１Ｎの３つの拡散層部分のうち、中央の広い部分に対し、１stコンタクト４２（１Ｃ）を介して、その上層の第１配線層（１Ｍ）からなる基準電圧供給線ＶＳＳの分岐部が接続されている。基準電圧供給線ＶＳＳの幹線は、電源電圧供給線ＶＤＤと反対側のセル境界に沿って任意セル長方向に配線されている。
【００４５】
Ｐ型拡散層１１Ｐと交差するゲート電極２０Ａのゲートフィンガー部２２Ａをゲートとする、ＰＭＯＳトランジスタが形成されている。ＰＭＯＳトランジスタのソース領域が、１stコンタクト４１（１Ｃ）に接続されたＰ型拡散層部分に形成されている。一方、ゲートフィンガー部２２Ａを挟んで、１stコンタクト４１（１Ｃ）に接続されたＰ型拡散層部分と反対側のＮ型拡散層部分が、ＰＭＯＳトランジスタのドレイン領域となる。
ＰＭＯＳトランジスタのドレイン領域に２つの１stコンタクト４３（１Ｃ）,４４（１Ｃ）が形成されている。
【００４６】
Ｎ型拡散層１１Ｎと交差するゲート電極２０Ａのゲートフィンガー部２３Ａをゲートとする、ＮＭＯＳトランジスタが形成されている。ＮＭＯＳトランジスタのソース領域が、１stコンタクト４２（１Ｃ）に接続されたＮ型拡散層部分に形成されている。一方、ゲートフィンガー部２３Ａを挟んで、１stコンタクト４２（１Ｃ）に接続されたＮ型拡散層部分と反対側のＮ型拡散層部分に、ＮＭＯＳトランジスタのドレイン領域が形成されている。
ＮＭＯＳトランジスタのドレイン領域に１つの１stコンタクト４５（１Ｃ）が形成されている。
【００４７】
ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートを接続する役目と、コンタクトの（ランディング）パッドの役目があるゲート部分として、ゲートパッド部２１Ａが設けられている。
ゲートパッド部２１Ａのメタル配線交差部２１１の一方端部付近には、１stコンタクト４６（１Ｃ）が形成されている。１stコンタクト４６（１Ｃ）に第１入力線３１（１Ｍ）が接続されている。
メタル配線交差部２１１の他方端部に近い側に、１stコンタクト４７（１Ｃ）が形成されている。１stコンタクト４７（１Ｃ）に第２入力線３２（１Ｍ）が接続されている。
第１入力線３１（１Ｍ）と第２入力線３２（１Ｍ）は、当該インバータの前段のゲート回路が、任意セル長方向のどちらの側（図２の紙面の左右のどちらの側）に配置されるかに応じて択一的に設けられてよい。あるいは、第１入力線３１からの信号が、図２に示すＥＣＯセル（インバータ）を通って出力される経路と、ＥＣＯセル（インバータ）を通らない経路との分岐を行うために、第２入力線３２（１Ｍ）を用いてもよい。
【００４８】
メタル配線交差部２１１は、２つの１stコンタクト４６（１Ｃ）,４７（１Ｃ）の間の領域を広くする目的で、任意セル長方向に長い帯状に形成されている。
２つの１stコンタクト４６（１Ｃ）、４７（１Ｃ）の間を、内部接続線の一種であるドレイン接続線３３（１Ｍ）が、メタル配線交差部２１１と直交して配線されている。ドレイン接続線３３（１Ｍ）の一方端部側は、１stコンタクト４３（１Ｃ）,４４（１Ｃ）を介してＰＭＯＳトランジスタのドレイン領域と接続されている。ドレイン接続線３３（１Ｍ）の他方端部側は、１stコンタクト４５（１Ｃ）を介してＮＭＯＳトランジスタのドレイン領域と接続されている。
出力の向きが特定されないため、特に図示していないが、ドレイン接続線３３（１Ｍ）は任意セル長方向（図２の紙面の左右方向の）のどちらの向きでも出力を取り出すことができるようになっている。
【００４９】
このようなメタル配線交差部２１１に対し、第１配線層（１Ｍ）がその中央部付近を直交し、かつ、その直交部の両側でコンタクトを設けることができる。そのためのメタル配線交差部２１１の最低の長さ（図１（Ｃ）の符号“Ｌ”）の要件は、コンタクトの幅が配線層幅と同じとした場合、３本の配線と配線間のスペースが２つ形成可能な長さとなる。言い換えると、メタル配線交差部２１１に課せられる要件は、任意セル長方向の長さが、「メタル配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上」を満たすことである。
【００５０】
［比較例］
図１（Ｂ）や図２に示す本実施形態に関わるＥＣＯセルに対し、図３に本発明が非適用のＥＣＯセルを示す。図３（Ａ）には配線が未接続のＥＣＯセル、図３（Ｂ）と図３（Ｃ）は配線後のＥＣＯセルを示す。図３（Ｂ）は配線によりインバータ（ＩＮＶ.）セルが実現される場合、図３（Ｃ）は配線によりＮＡＮＤセルが実現される場合を示す。
図３に示すゲート電極２０Ｃ,２０Ｄが、２本のゲートフィンガー部（２２Ａと２３Ａ、または、２２Ｂと２３Ｂ）を有する。これらの２本のゲートフィンガー部は、Ｐ型拡散層１１ＰとＮ型拡散層１１Ｎに対して、それぞれ交差する。このゲートフィンガー部に関する構成に関し、図３のゲート電極２０Ｃ,２０Ｄは、図１や図２のゲート電極２０Ａ,２０Ｂと共通する。
【００５１】
ゲート電極２０Ｃ,２０Ｄが、ゲート電極２０Ａ,２０Ｂと異なるのは、ゲートパッド部の形状である。比較例のゲート電極２０Ｃ,２０Ｄは、そのゲートパッド部２１Ｃが矩形形状を有する。この矩形形状は、単に、コンタクトのランディングパッドとしての役目を果たす大きさとなっている。
【００５２】
図３（Ｂ）に示すインバータ（ＩＮＶ.）は、右側のゲートが使用されていないが、そのこと自体は本質的でない。
ここで重要なことは、ゲートパッド部２１Ｃが矩形でその大きさが、図２のように配線層の交差可能な、任意セル長方向の所定の長さＬを有しないことである。このため、入力（ＩＮ）と出力（ＯＵＴ）となる配線層の位置が、任意セル長方向で固定されてしまう。図３（Ｂ）の例では、入力（ＩＮ）が紙面の右側からの入力に固定され、出力（ＯＵＴ）が紙面の左側への出力に固定されてしまう。よって、図２と同じように入力と出力を、任意セル長方向のどちらの側でもよいようにするには、ゲート幅を犠牲にして配線が迂回するスペースを設けるか、さらに上層の第２配線層（２Ｍ）の利用が必須となる。
また、インバータを経由しない分岐路を設ける場合も、ゲート幅を犠牲にして配線が迂回するスペースを設けるか、さらに上層の第２配線層（２Ｍ）の利用が必須となる。
【００５３】
図３（Ｃ）に示す２入力のＮＡＮＤゲート回路では、出力（ＯＵＴ）は左右のどちらへも出力できる。しかし、２つの入力、第１入力（ＩＮ１）と第２入力（ＩＮ２）にとっては、出力（ＯＵＴ）の配線が邪魔している。このため、第１入力（ＩＮ１）と第２入力（ＩＮ２）を任意に左右どちらかに振り分けるには、ゲート幅を犠牲にして配線が迂回するスペースを設けるか、さらに上層の第２配線層（２Ｍ）の利用が必須となる。また、ＮＡＮＤゲートを経由しない分岐路を設ける場合も、ゲート幅を犠牲にして配線が迂回するスペースを設けるか、さらに上層の第２配線層（２Ｍ）の利用が必須となる。
【００５４】
これに対し、図２に示す本実施形態の場合、入力と出力を左右に任意に振り分けることができる。また、当該ＥＣＯセルを経由しないスルーの経路を設けることもできる。このときゲート幅を犠牲にして配線が迂回するスペースを設ける必要がない。また、さらに上層の第２配線層（２Ｍ）を利用する必要がない。
したがって、メタル配線のレイヤ数を増やすことなく配線の自由度を高くできる。
【００５５】
＜４．ＥＣＯセルの配線例２＞
図７に、本実施形態における配線例２のレイアウト図を示す。また、図４〜図６に、配線例２の比較例を示す。
これらの図に示すＥＣＯセルで実現されている回路は、より配線が複雑な場合の例を示すものであり、所望の特性を得るため、図４の一点破線で示すノード間接続を出来るだけ短い配線長で結ぶ必要がある。
【００５６】
比較例（図４）で示す、このような命題に対し、図５の比較例では、さらに上層の第２層目のメタル配線層（２nd配線層：２Ｍ）を用いており、その分、製造コストが増大する不利益がある。
また、図６の比較例では、２nd配線層（２Ｍ）を用いない代わりに迂回ルートを形成するための接続線３０（１Ｍ）が長くなっている。ここでの迂回ルートは、共通セル長方向が大きく、配線に余裕があるブロックでのＳＣの場合にのみ可能である。
【００５７】
図５や図６に示す比較例に対し、図７のように本発明が適用された配線例２では、迂回ルートを形成するための接続線３１（１Ｍ）が、図６における接続線３０（１Ｍ）より短くなっている。これは、ゲートパッド部のメタル配線交差部２１１（ＧＭ）の先端部で接続線３１のコンタクトをとっているためである。その結果、２Ｍの使用、共通セル長方向の増大等による、コストの増大を招くことなく配線が可能となる。
以上の配線例２のように、発明の適用例によっては、配線性を最適化するために本発明を実施することができる。
【００５８】
＜５．設計手順の流れ＞
設計後の回路変更の要望（ＥＣＯ）は、自社内あるいは顧客によるサンプル評価の段階で発生する。いったんフォトマスクを作製して製品やサンプルを作製した後では無駄な出費が多大になるため、フォトマスク後の回路変更を比較的容易にできる点で、ＥＣＯを用いた設計システムは優れている。
このため、一般に、このようなＥＣＯを用いた設計システムを“Post Mask ECO”と呼ぶ。“Post Mask ECO”は、ＬＳＩ試作後に発覚したタイミング見積もりの誤りや、論理のミスを短いターンアラウンドタイム（ＴＡＴ）でリカバリーするために有効なシステムである。
【００５９】
図８に、“Post Mask ECO”のフローを含む、ＬＳＩの設計フローを示す。
ＬＳＩ設計では、ステップＳＴ１にてアーキテクチャの設計を行う。ステップＳＴ２では、レジスタ・トランスファ・レベル（ＲＴＬ）の設計を行う。ステップＳＴ３で、ＲＴＬから合成ツールによって、ネットリスト(Netlist)１００の作成を行う。ネットリストとは、電子回路における端子間の接続情報のデータをいう。
【００６０】
ステップＳＴ４では、ネットリスト１００を配置配線（Ｐ＆Ｒ）ツールに入力し、レイアウト設計を行う。
スタンダードセルベースのブロックのレイアウト設計を行う際、Ｐ＆Ｒツールはネットリスト１００とタイミングの制約からスタンダードセルを最適な場所に配置する。
【００６１】
図９に、スタンダードセルＳＣを配置配線した後の状態を示す。
図９の段階では、図１（Ａ）と比較すると分かるが、スタンダードセルＳＣの周囲に所々空きスペースが発生している。空きスペースの発生率はＬＳＩの用途等によっても異なるが、一般には、３割〜１割程度と言われる。
【００６２】
図８に示す“Post Mask ECO”のフローでは、図１（Ａ）に示すように、スタンダードセルＳＣを置かない場所に、ＥＣＯセル（ＥＣＯ ＦＩＬＬＥＲ）を敷き詰める。
“Post Mask ECO”のシステムでは、２種類のＥＣＯセル、すなわちＥＣＯフィラーとＥＣＯロジックセル（ＥＣＯ ＬＯＧＩＣ ＣＥＬＬ）が用意されている。ＥＣＯフィラーを配線して、上述した配線例１や配線例２等に示すＥＣＯロジックセルを作成してもよい。しかし、ＴＡＴの短縮のために“Post Mask ECO”のシステムでは、予め予想される回路形態のロジックセルをライブラリ登録しておいて、発生箇所のＥＣＯフィラーと置き替える。
【００６３】
ＥＣＯフィラーは、図３（Ａ）（比較例）や図１（Ｂ）（本実施形態）のようなレイアウト形状を持つ。
レイアウト形状は既に説明したので、ここでの説明は省略する。
【００６４】
図８に戻ると、ステップＳＴ５ではフォトマスク(Mask)を作製する。ステップＳＴ６で、作製したフォトマスクを用いてＬＳＩを試作する。試作したＬＳＩは、ステップＳＴ７で評価にかけられ、所定の入力に対して正しい出力が得られるか、入力を意図的にある程度遅延させても正しい出力が得られるか、周波数変動や電圧変動があっても正しい出力が得られるかなどが評価される。
【００６５】
論理ミスがなく、タイミング余裕も十分な場合、ステップＳＴ８で問題なしとしてフローがステップＳＴ９に進み、ここで量産開始となる。
【００６６】
ステップＳＴ８で問題が発覚すると、ステップＳＴ１０でネットリストの修正が行われ、配置配線に用いるネットリスト１００が書き換えられる。
これにより論理ミスがあれば修正される。また、遅延量過不足によるタイミングのずれがある場合には、問題があるパスで遅延量を小さくする、あるいは、遅延量を大きくするためのＥＣＯセルによる回路部分の修正が行われる。
ステップＳＴ４〜ＳＴ７の、配置配線によるレイアウト設計、フォトマスク作製、ＬＳＩ試作、ＬＳＩ評価を再度行う。ステップＳＴ８で問題が解決されたと判断されればステップＳＴ９の量産に移行するが、問題解決が不十分である、あるいは、別の問題が見つかった場合は、解決されるまでステップＳＴ４〜ＳＴ８およびステップＳＴ１０を繰り返す。
【００６７】
レイアウト設計のやり直しを行う際、“Post Mask ECO”のフローでは、ＥＣＯフィラーを配置していた所に、所望のＥＣＯロジックセルを配置することによって修正を行う。
この時、１stコンタクト（１Ｃ）から上層の修正のみで間違いを修正することができる。実績がある回路や顧客要求仕様が厳しいものでないなどの場合、図８のように試作を行うことなく、量産時に一部のＬＳＩで先行評価を行ってよい。つまり、ＴＡＴを短縮したい場合は、予め、ゲートまで加工が終了したＬＳＩの量産時のウェハロット（一時期に処理するウェハの集合）を待機させておく。一部のウェハ、または、評価チップはパッケージ組み立て品を評価サンプルとして、評価を行う。評価で問題がなければ、同一ウェハロットの残りのウェハを製造して量産する。
これにより、ＴＡＴを短縮化することが可能となる。
【００６８】
以上のＥＣＯセルの構成から導かれる利点を、以下に詳しく説明する。
第１の利点は、共通セル長（いわゆるセル高さ）が小さくてもトランジスタのゲート幅を犠牲にすることなく配線が可能なことである。
【００６９】
一般に、スタンダードセルベースのＡＳＩＣ、ＡＳＳＰ等に搭載されているＥＣＯセルは、セル高さ（共通セル長方向のセルサイズ）をスタンダードセルＳＣと合わせる必要がある。そのため、近年の半導体の微細化、集積化に伴い、スタンダードセルＳＣの高さ（共通セル長方向のセルサイズ）が小さくなってきている。そのため、ＥＣＯセルのレイアウト設計が難しくなってきている。
【００７０】
第２の利点は、トランジスタ特性ばらつきを抑制するためのパッド配置と適合性がよいことである。
【００７１】
半導体の微細化に伴い、トランジスタレベルでのばらつきが大きくなってきているため、ゲートメタル（ＧＭ）のパターン形状を、チャネルにかかる電界を均一にするような形状とする必要性が生じている。そのため、ゲートメタル（ＧＭ）のパターン形状に対する制約が大きくなっている。
具体的には、スタンダードセルＳＣの共通セル長方向の両端部で、第１配線層（１Ｍ）とゲートメタル（ＧＭ）のコンタクトをとると、製造時にトランジスタの性能がばらつく。このため、コンタクトは（スタンダード）セルの中央部分でとる必要がある。
【００７２】
本実施形態のメタル配線交差部２１１を有するゲートパッド部２１Ａ,２１Ｂは、配線とゲートメタルの交差が集中するセル中央部で当該交差を容易とする。このため、ゲートパッド部を共通セル長方向の中央部付近に設ける必要性によってゲートメタル（ＧＭ）のパターン形状に対する制約が大きいゲート電極形状と組み合わせて好適に本発明が適用できる。その結果、所望の回路に付加して用いるＥＣＯセルにおいて、優れたトランジスタ特性が得られる。
【００７３】
第３の利点は、メタル配線層を、最小の第１配線層（１Ｍ）のみで形成可能なことである。
【００７４】
スタンダードセルＳＣのレイアウト設計でメタル層を何層使うかが、ＬＳＩの製造コストに対して大きなインパクトを持っている。
特に、ＡＳＩＣなどの低コストを要求されるＬＳＩには、メタル層が少ないことが重要である。
スタンダードセルＳＣのレイアウト設計には、ノードの乗換え（用いる配線層の階層遷移）が発生する。
具体的には、（ＧＭ＋１Ｍ）、か（ＧＭ＋１Ｍ＋２Ｍ：第２配線層）でレイアウト設計を行う。この場合、当然、（ＧＭ＋１Ｍ＋２Ｍ）の方がより多くの階層のメタル配線層を使用するため、ＬＳＩ製造のコストも上がる。
（ＧＭ＋１Ｍ）でスタンダードセル設計を行う場合、ゲートの形状を自由に決定することが出来るためＥＣＯセルに比するとレイアウトは容易である。
【００７５】
これに対し、ＥＣＯセルは、ゲートの形状が固定であるため、（ゲート＋１Ｍ）でレイアウト設計を行う場合、ノードの乗換えが可能であるようにゲート形状を工夫する必要がある。
この点、本実施形態では、２Ｍを使用するノードの乗り換えの代わりに、メタル配線交差部の形状で下架橋（アンダーブリッジ）構造を形成できる。したがって、使用する配線層数が少ない分、コストの削減が可能である。なお、本発明の適用によって、任意セル長方向のセルサイズが若干大きくなる場合もある。しかし、任意セル長方向はセル拡大に余裕がある。また、任意セル長方向へのセル拡大は、ほとんどの場合無駄な領域であるため不利益にもならない。セル拡大が不利益となったとしても、共通セル長方向へのセル拡大のように配置の規則性を乱すことがなく、大きな不利益にならない。
【００７６】
なお、ノードの乗り換えを行う必要があることは、スタンダードセルもＥＣＯのセルも同様で、下架橋構造はどちらのセルでも使われる。
一般に、スタンダードセルの場合は、ゲート（および不純物拡散層）の平面パターン形状を自由に決定することが出来るため、比較的簡単に下架橋構造を作ることが可能である。
これに対し、ＥＣＯセルの場合は、先にゲート形状が決まった後で、１stコンタクト（１Ｃ）と第１配線層（１Ｍ）のみでセル内部またはセル間の接続を行わなければいけない。このため、ＥＣＯのセルでは、スタンダードセルに比べると下架橋構造を作るのが難しい。
本発明は、スタンダードセルとＥＣＯセルのどちらにでも適用可能であるが、上記理由からＥＣＯセルへの適用が効果として大きい。
【００７７】
以上のように、本実施形態によれば、メタル配線のレイヤ数を増やすことなく配線の自由度を高くでき、かつ、トランジスタ特性がばらつき難いパターンの回路セルを有する半導体集積回路を提供することが可能となる。
【００７８】
＜６．変形例＞
以上は、ＥＣＯセルの平面パターン形状を、例えば図１（Ｂ）のようにＬ字形状とする場合を説明した。このとき図１（Ｃ）に示す必要な長さＬが最低でも得られるならば、ゲートパッド部２１Ａの形状はどのようなものでもよい。しかし、既に説明したように、図１（Ｂ）のようにＬ字形状を左右の２つのゲートパッド部で組み合わせると全体の配置が効率的でスペースが小さくなる。
３本以上のゲート配置の場合、両側の２本以外のゲートでは、ゲートパッド部が、左右のどちらか一方に設けられた他のゲートパッド部に対しても図１（Ｂ）の関係が維持できるとよい。３本のゲートの場合、中央のゲートのゲートパッド部は、左右のどちらに配置された他のゲートパッド部とも組み合わせ可能なＬ字形状を少なくとも部分的にでも有するパターンとする。ここで“少なくとも部分的にでも有する”とは、Ｌ字形状を有する部分以外の部分はなくてもよく、ある場合は、その形状が任意であるとの趣旨である。
図１（Ｂ）のゲート電極２０Ｂが持つゲートパッド部２１Ｂを中央のゲートパッド部とすると、その左の他のゲートパッド部２１Ａに対しては、Ｌ字形状同士が図１（Ｂ）のような関係となる。逆に、図１（Ｂ）のゲート電極２０Ａが持つゲートパッド部２１Ａを中央のゲートパッド部とすると、その右の他のゲートパッド部２１Ｂに対しては、Ｌ字形状同士が図１（Ｂ）のような関係となる。
【００７９】
以上は、ＥＣＯセルでのゲートパッド部について、その最小限の長さＬの要件を満たすことを要求した。
しかし、この要件を、スタンダードセルＳＣで満たすようにしてもよい。したがって、ゲートパッド部に対する最小限の長さＬの要件は、ＥＣＯセル、スタンダードセルＳＣの少なくとも片方で満たしていればよい。
【００８０】
次に、ウェルインウェル構造を有する場合の断面構造例を説明する。
図１０（Ａ）は、図１（Ｂ）のＸ−Ｘ線に沿った概略断面図である。図１０（Ｂ）は、図１（Ｂ）のＹ−Ｙ線に沿った概略断面図である。
【００８１】
図１０（Ａ）と図１０（Ｂ）とに図解する半導体集積回路は、Ｐ型シリコン等からなるＰ型の半導体基板（Ｐ基板１）に形成されている。
Ｐ基板１内にＮウェル１０Ｎが大きく、かつ、深く形成されている。このためＮウェル１０Ｎは“ディープＮウェル（Deep N-well）”と呼ばれる。
図１０（Ｂ）に示すように、Ｎウェル１０Ｎより小さい面積で、かつ、浅い接合を有するＰウェル１０ＰがＮウェル１０Ｎ内に形成されている。
【００８２】
図１（Ｂ）に示すＮウェル１０Ｎは、不図示の素子分離領域から開口した一部を平面パターンで示している。同様に、図１（Ｂ）に示すＰウェル１０Ｐは、不図示の素子分離領域から開口した一部を平面パターンで示している。
なお、このようなウェルインウェル構造の採用は任意である。
【符号の説明】
【００８３】
１…Ｐ基板、１０Ｎ…Ｎウェル、１０Ｐ…Ｐウェル、２０Ａ,２０Ｂ…ゲート電極、２２Ａ,２２Ｂ,２３Ａ,２３Ｂ,…ゲートフィンガー部、２１Ａ,２１Ｂ…ゲートパッド部、３１…第１入力線、３２…第２入力線、３３…ドレイン接続線、４１〜４７…コンタクト、ＧＭ…ゲートメタル、１stコンタクト…１Ｃ、１Ｍ…第１配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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