(57)【要約】【課題】入射光利用効率を向上させることが可能な固体撮像素子を提供する。【解決手段】半導体基板内に設けられた光電変換部１７と、半導体基板上方に設けられたフローティングゲート１６及び光電変換部１７で発生した電荷をフローティングゲート１６に注入するための制御ゲート１５を含む書き込みトランジスタ１８とを有する固体撮像素子１であって、フローティングゲート１６に注入された電荷に応じた信号を読み出すための読み出しトランジスタ１９を備え、書き込みトランジスタ１８が、光電変換部１７に接続されたソースと制御ゲート１５の２端子構造となっている。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板内に設けられた光電変換部と、前記半導体基板上方に設けられた電荷蓄積部及び前記光電変換部で発生した電荷を前記電荷蓄積部に注入するための制御ゲートを含む書き込みトランジスタとを有する固体撮像素子であって、
前記電荷蓄積部に注入された電荷に応じた信号を読み出すための読み出しトランジスタを備え、
前記書き込みトランジスタが、前記光電変換部に接続されたソースと前記制御ゲートの２端子構造となっている固体撮像素子。
【請求項２】
請求項１記載の固体撮像素子を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半半導体基板内に設けられた光電変換部と、前記半導体基板上方に設けられた電荷蓄積部及び前記光電変換部で発生した電荷を前記電荷蓄積部に注入するための制御ゲートを含む書き込みトランジスタとを有する固体撮像素子に関する。
【背景技術】
【０００２】
フォトダイオード（ＰＤ）等の光電変換素子で発生した電荷を、電荷蓄積部であるフローティングゲート（ＦＧ）を有するＭＯＳトランジスタによって該ＦＧに注入し、ＦＧに注入された電荷に応じた信号を外部に読み出すことで撮像を行う固体撮像装置が提案されている（特許文献１参照）。
【０００３】
特許文献１に記載の固体撮像装置では、各画素が、信号読み出し用の回路として書き込み用のトランジスタと読み出し用のトランジスタの２つのトランジスタを有する構成である。トランジスタには３つの端子が必要であるため、画素が配置される受光領域には縦断又は横断する配線が合計６本必要になる。特許文献１の場合、各画素のフォトダイオードが書き込み用のトランジスタのソース領域を兼ねていることから、この配線は５本で済む。このように、特許文献１記載の固体撮像装置は、トランジスタ数や配線数が一般的なＣＭＯＳセンサよりも少なくて済むため、その分、開口率を上げたり、配線による光の反射を防止したりすることができ、一般的なＣＭＯＳセンサよりも入射利用効率を向上させることが可能となっている。
【０００４】
固体撮像装置では、入射光をロスなく光電変換素子に導くこと（入射光利用効率の向上）が要求される。特に、近年では多画素化や微細化が進んでいるため、更なる入射光利用効率の向上が要求されている。
【０００５】
【特許文献１】特開２００２−２８０５３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情に鑑みてなされたものであり、入射光利用効率を向上させることが可能な固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の固体撮像素子は、半導体基板内に設けられた光電変換部と、前記半導体基板上方に設けられた電荷蓄積部及び前記光電変換部で発生した電荷を前記電荷蓄積部に注入するための制御ゲートを含む書き込みトランジスタとを有する固体撮像素子であって、前記電荷蓄積部に注入された電荷に応じた信号を読み出すための読み出しトランジスタを備え、前記書き込みトランジスタが、前記光電変換部に接続されたソースと前記制御ゲートの２端子構造となっている。
【０００８】
この構成により、書き込みトランジスタが３端子構造となっている従来と比べて配線数を減らすことができるため、その分、開口率を大きくすることが可能となり、入射光利用効率を向上させることができる。
【０００９】
本発明の撮像装置は前記固体撮像素子を備える。
【発明の効果】
【００１０】
本発明によれば、入射光利用効率を向上させることが可能な固体撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態の固体撮像素子について図面を参照して説明する。この固体撮像素子は、デジタルカメラやデジタルビデオカメラ等の撮像装置に搭載して用いられるものである。
【００１２】
図１は、本発明の実施形態を説明するための固体撮像素子の概略構成を示す模式図である。図２は、図１に示す画素部とその周辺の概略構成を示す平面模式図である。図３は、図２に示す読み出し制御線１０及び書き込み制御線１１を省略した図である。図４は、図１に示す画素部の等価回路図である。図５は、図２のＡ−Ａ’線断面模式図である。図６は、図２のＢ−Ｂ’線断面模式図である。図７は、図２のＣ−Ｃ’線断面模式図である。図８は、図２のＤ−Ｄ’線断面模式図である。図９は、図２のＥ−Ｅ’線断面模式図である。
【００１３】
固体撮像素子１は、同一平面上の行方向とこれに直交する列方向にアレイ状（ここでは正方格子状）に配列された多数の画素部１００を備える。
【００１４】
画素部１００は、半導体基板内に形成されたｐｎ接合フォトダイオード（ＰＤ）等の光電変換部１７を備える。図３に示すように、光電変換部１７は矩形となっているが、形状はこれに限らず、辺の数が３つ以上の多角形であれば良い。辺の数が無限大である円や楕円も多角形と呼ぶことができる。図５及び図６に示すように、光電変換部１７は、半導体基板（ここではｎ型シリコン基板とする）内に形成されたｐウェル層３１の表面から内側に形成されたｎ型不純物層であり、ｐウェル層３１と光電変換部１７とのｐｎ接合によってフォトダイオードを構成している。
【００１５】
画素部１００には、光電変換部１７で発生した電荷に応じた信号を外部に読み出すことが可能な信号読み出し回路が設けられている。信号読み出し回路は、図４に示すように、光電変換部１７で発生した電荷を記録するための書き込みトランジスタ（以下、ＷＴ）１８と、記録された電荷に応じた信号を読み出すための読み出しトランジスタ（以下、ＲＴ）１９とを備える。
【００１６】
ｐウェル層３１上方には、平面視において光電変換部１７を取り囲むようにＷＴ１８の制御ゲート１５が形成されている。制御ゲート１５は、ポリシリコン等の導電性材料で形成された電極である。図３に示すように、制御ゲート１５は、矩形の電極に光電変換部１７と略同一形状の開口を開けた形状となっている。
【００１７】
なお、図面上では、上記開口の周縁と光電変換部１７の周縁とが完全に一致しているが、実際には完全に一致はしていない。これは、例えば制御ゲート１５を形成後、これをマスクにして不純物イオンをｐウェル層３１に注入して光電変換部１７をセルフアラインで形成する際、その後の熱工程によって光電変換部１７の不純物イオンが横方向にも熱拡散するためである。つまり、制御ゲート１５は、光電変換部１７の周縁と重なるように形成される。
【００１８】
また、制御ゲート１５は、光電変換部１７への光入射効率を上げるために、光電変換部１７のうちの光が入射する領域Ｋ（光電変換部１７上方に設けられる遮光膜３８に設けられた開口で既定される領域）よりも外側に配置されている。
【００１９】
図３及び図９に示すように、ｐウェル層３１内の光電変換部１７の近傍には、高濃度のｎ型不純物層からなるＲＴ１９のソース領域１９ａ及びドレイン領域１９ｂが形成され、これらの間のｐウェル層３１上方にはＲＴ１９の制御ゲート１４が設けられている。制御ゲート１４は、ポリシリコン等の導電性材料で形成された電極である。
【００２０】
制御ゲート１５とｐウェル層３１との間には、電気的に浮遊したポリシリコン等の導電性部材で構成されるフローティングゲート（以下、ＦＧ）１６が設けられている。ＦＧ１６は、制御ゲート１５と略同一形状（図２及び図３では、見やすくするためにＦＧ１６の幅を制御ゲート１５の幅よりも狭く図示している）で、平面視において制御ゲート１５とほぼ重なるように配置されている。図２、図３、及び図８に示すように、ＦＧ１６は、平面視において制御ゲート１４と対向する部分から制御ゲート１４の下方まで延びる凸部を有しており、これにより、ＷＴ１８とＲＴ１９とでＦＧ１６を共有する共有ＦＧ構造が実現される。尚、ＦＧ１６は、制御ゲート１５よりも幅が狭くても広くても良いし、制御ゲート１５と一部だけが重なっていても良い。
【００２１】
光電変換部１７の表面には暗電流低減や完全空乏化を実現するためにｐ型不純物層１７ａが設けられている。ｐ型不純物層１７ａは、平面視において光電変換部１７の周縁よりも内側に形成されており、その一部が、光電変換部１７の周縁よりも外まで突出している。ｐ型不純物層１７ａの光電変換部１７からの突出部分は、ｐウェル層３１内に形成されたｐ型不純物層からなる素子分離領域３２に接続されており、これにより、ｐ型不純物層１７ａがグランドに固定される。
【００２２】
ｐウェル層３１内は、アクティブ領域と素子分離領域に分けられる。アクティブ領域は、光電変換部１７、ｐ型不純物層１７ａ、ソース領域１９ａ、ドレイン領域１９ｂ、ＲＴ１９のチャネル領域、ＷＴ１８のチャネル領域（制御ゲート１５と重なる領域）が存在する領域であり、それ以外の領域が素子分離領域となり得る。
【００２３】
素子分離法には、ＬＯＣＯＳ（Local Oxidation of Silicon）法、ＳＴＩ（Shallow Trench Isolation）法、及び高濃度不純物イオン注入による方法等が適用できる。図示した例では、高濃度のｐ型不純物をｐウェル層３１にイオン注入することによって素子分離領域３２を形成している。
【００２４】
図５に示すように、ｐ型不純物層１７ａの突出した部分の上にはＣＶＤ法等によって形成した厚い酸化膜３５が形成されており、この上にＦＧ１６及び制御ゲート１５が形成されている。
【００２５】
ＦＧ１６のうち、酸化膜３５の上にある部分以外の部分とｐウェル層３１との間には、酸化シリコン等の酸化膜３３が形成されている。酸化膜３５は酸化膜３３よりも厚くなっている。ＦＧ１６と制御ゲート１５及び制御ゲート１４との間には、酸化膜や窒化膜等の絶縁膜３４が形成されている。制御ゲート１４，１５、ＦＧ１６、酸化膜３３、絶縁膜３４、及び酸化膜３５は、絶縁膜４２内に埋設されている。
【００２６】
ＷＴ１８は、制御ゲート１５と、ソース領域及びドレイン領域として機能する光電変換部１７と、ＦＧ１６とを備える。ＷＴ１８を等価回路で示すと、図４に示すように、ソース（ドレインと兼用）が光電変換部１７に接続された２端子構成のＭＯＳトランジスタとなっている。２端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチングや信号増幅のようなアクティブ（能動）デバイスでは存在しない。
【００２７】
一般的な固体撮像素子における画素選択、リセット、信号記録、及び読み出し等を行うためのアクティブデバイスであるトランジスタは２端子では機能しないことは常識として理解され、だれも試みることすらなかった。
【００２８】
本実施形態の固体撮像素子の構造は、ＷＴ１８とＲＴ１９とでＦＧ１６を共有した構造をとっているため、ＷＴ１８は専ら書き込み（ＦＧ１６への電荷注入及び記録）という単一動作及び一方向のみの電荷移動しか求められておらず、信号読み出し時には、上記共有ＦＧ構造によって、隣接するＲＴ１９側においても信号の読み出しを行えるので、ＷＴ１８が２端子構造であっても動作上は何ら問題がないことが分かった。
【００２９】
このため、本実施形態の固体撮像素子１では、ＷＴ１８を２端子構造とすることで、構成の簡略化を図っている。
【００３０】
ＷＴ１８は、制御ゲート１５に例えば７Ｖ〜１５Ｖの書き込みコントロール電圧（ＷＣＧ）を印加することで、光電変換部１７で発生した電荷をＦＧ１６に注入し記録させることができる。
【００３１】
ＲＴ１９は、ＦＧ１６と、ソース領域１９ａと、ドレイン領域１９ｂと、制御ゲート１４とを備えた３端子構造のＭＯＳトランジスタとなっている。ＲＴ１９は、ドレイン領域１９ｂに例えば３．３Ｖのドレイン電圧を印加した状態で、連続的又は階段状に増加する読み出しコントロール電圧（ＲＣＧ）を制御ゲート１４に印加し、ＲＴ１９のチャネル領域が導通したときのＲＣＧの値（＝ＲＴ１９の閾値電圧）を検出することで、この検出したＲＣＧの値を、ＦＧ１６に蓄積された電荷に応じた撮像信号として外部に読み出すことが可能になっている。
【００３２】
固体撮像素子１は、ＷＴ１８及びＲＴ１９の制御を行う制御部４０と、ＲＴ１９の閾値電圧を検出する読み出し回路２０と、読み出し回路２０で検出された１ライン分の閾値電圧を撮像信号として信号線７０に順次読み出す制御を行う水平シフトレジスタ５０と、信号線７０に接続された出力アンプ６０とを備える。
【００３３】
読み出し回路２０は、列方向に並ぶ複数の画素部１００で構成される各列に対応して設けられており、対応する列の各画素部１００のドレイン領域１９ｂに信号出力線１２を介して接続されている。又、読み出し回路２０は制御部４０にも接続されている。
【００３４】
読み出し回路２０は、例えば、ＲＴ１９のドレイン領域１９ｂにドレイン電圧を印加すると共に、ＲＴ１９の制御ゲート１４に制御部４０を介して読み出しコントロール電圧ＲＣＧを印加し、その結果得られる制御ゲート１４の電位に対するドレイン領域１９ｂの電流値からＲＴ１９の閾値電圧Ｖｔｈを検出する。
【００３５】
また、他の例として、読み出し回路２０は、図１（ｂ）に示すように、読み出し制御部２０ａと、センスアンプ２０ｂと、プリチャージ回路２０ｃと、ランプアップ回路２０ｄと、トランジスタ２０ｅ，２０ｆとを備えた構成となっている。
【００３６】
読み出し制御部２０ａは、画素部１００から信号を読み出す際、トランジスタ２０ｆをオンしてプリチャージ回路２０ｃから画素部１００のドレイン領域１９ｂに信号出力線１２を介してドレイン電圧を供給する（プリチャージ）。次に、トランジスタ２０ｅをオンして画素部１００のドレイン領域１９ｂとセンスアンプ２０ｂを導通させる。
【００３７】
センスアンプ２０ｂは、画素部１００のドレイン領域１９ｂの電圧を監視し、この電圧が変化したことを検出し、ランプアップ回路２０ｄにその旨を通知する。例えば、プリチャージ回路２０ｃによってプリチャージされたドレイン電圧が降下したことを検出しセンスアンプ出力を反転させる。
【００３８】
ランプアップ回路２０ｄは、Ｎ−ｂｉｔカウンタを内蔵しており、制御部４０を介して画素部１００の制御ゲート１４に漸増または漸減するランプ波形電圧（ＲＣＧ）を供給すると共に、ランプ波形電圧の値に対応するカウント値（Ｎ個の１、０の組み合わせ）を出力する。
【００３９】
制御ゲート１４の電圧がＲＴ１９の閾値電圧を越えるとＲＴ１９が導通し、このとき、プリチャージされていた列信号線１２の電位が降下する。これがセンスアンプ２０ｂによって検出されて反転信号が出力される。ランプアップ回路２０ｄは、この反転信号を受けた時点におけるランプ波形電圧の値に対応するカウント値を保持（ラッチ）する。これにより、デジタル値（１，０の組み合わせ）として閾値電圧の変化（撮像信号）を読み出すことができる。
【００４０】
水平シフトレジスタ５０により１つの水平選択トランジスタ３０が選択されると、その水平選択トランジスタ３０に接続されたランプアップ回路２０ｄで保持されているカウンタ値が信号線７０に出力され、これが撮像信号として出力アンプ６０から出力される。
【００４１】
制御部７０は、行方向に並ぶ複数の画素部１００からなるラインの各画素部１００の制御ゲート１５に書き込み制御線１１を介して接続され、制御ゲート１５に書き込みコントロール電圧ＷＣＧを印加して、各光電変換部３で発生した電荷をＦＧ１６に蓄積させる制御を行う。又、制御部７０は、各ラインの各画素部１００の制御ゲート１４に読み出し制御線１０を介して接続され、ランプアップ回路２０ｄから供給される読み出しコントロール電圧ＲＣＧのＲＴ１９の制御ゲート１４への印加をライン毎に独立して行う。制御部７０は、各画素部１００のＦＧ１６内に蓄積された電荷を一括消去する電荷消去制御も行う。ＷＣＧは、図示しないチャージポンプ回路によって電源電圧から昇圧して発生させることができる。
【００４２】
電荷の消去の方法としては、例えば、制御ゲート１４及び制御ゲート１５に負の電圧を印加すると共に、半導体基板に正の電圧を印加することで、ＦＧ１６内の電荷を半導体基板内に引き抜く方法がある。
【００４３】
図２に示すように、書き込み制御線１１は、画素部１００の下側部に沿って配置され、その一部が画素部１００の制御ゲート１５の下辺部と重なるように配置されている。図７に示すように、書き込み制御線１１は、絶縁膜４２上に形成された層間絶縁膜３６の上に形成されており、絶縁膜４２及び層間絶縁膜３６に埋設された導電性材料からなるプラグ２４によって制御ゲート１５と電気的に接続されている。
【００４４】
図２に示すように、読み出し制御線１０は、画素部１００の上側部に沿って配置され、その一部が制御ゲート１４と重なるように配置されている。図８に示すように、読み出し制御線１０は、層間絶縁膜３６の上に形成されており、絶縁膜４２及び層間絶縁膜３６に埋設された導電性材料からなるプラグ２１によって制御ゲート１４と電気的に接続されている。制御ゲート１４は、素子分離領域３２上まで延びて形成されており、プラグ２１と制御ゲート１４はこの素子分離領域３２上方で接続されている。
【００４５】
図２に示すように、信号出力線１２は、画素部１００の右側部に沿って配置され、その一部が画素部１００のドレイン領域１９ｂと重なるように配置されている。図９に示すように、信号出力線１２は、層間絶縁膜３６内に形成されており、絶縁膜４２に埋設された導電性材料からなるプラグ２３によってドレイン領域１９ｂと電気的に接続されている。
【００４６】
図２に示すように、グランド線１３は、画素部１００の左側部及び上側部に沿って配置され、その一部が画素部１００のソース領域１９ａと重なるように配置されている。図７及び図９に示すように、グランド線１３は、層間絶縁膜３６内に形成されており、絶縁膜４２に埋設された導電性材料からなるプラグ２２によってソース領域１９ａと電気的に接続されている。
【００４７】
読み出し制御線１０、書き込み制御線１１、信号出力線１２、及びグランド線１３は、それぞれアルミニウム等の導電性材料で形成されている。
【００４８】
図５〜図９に示すように、層間絶縁膜３７上には平坦化膜３９が形成されており、平坦化膜３９内に、画素部１００の光電変換部１７の一部以外を遮光する遮光膜３８が形成されている。平坦化膜３９上にはカラーフィルタ４０が形成され、カラーフィルタ４０の上にはマイクロレンズ４１が形成されている。
【００４９】
以上のように構成された固体撮像素子の撮像動作の一例を説明する。
露光開始タイミングになると、全ての画素部１００の制御ゲート１５にＷＣＧが印加される。露光中に遮光膜３８の開口を通過してくる光は光電変換部１７に入射し、ここで電荷が発生する。発生した電荷は、ｐウェル層３１の制御ゲート１５と重なる部分（チャネル）を移動し、このチャネルから酸化膜３３及び酸化膜３５を通過してＦＧ１６に注入される。露光終了タイミングになると、全ての画素部１００の制御ゲート１５へのＷＣＧの印加が停止される。そして、ＲＴ１９と読み出し回路２０により、１ラインずつ信号が読み出される。読み出された信号は出力アンプ６０から順次出力される。
【００５０】
以上のように、固体撮像素子１によれば、光電変換部１７の領域ＫがＦＧ１６及び制御ゲート１５によって遮られていないため、遮光膜３８開口に入射した光を漏れなく光電変換部１７に入射させることができる。このため、光利用効率の低下を防ぐことができる。又、光電変換部１７の周縁を形成する全ての辺に制御ゲート１５が重なっているため、光電変換部１７で発生した電荷の光電変換部１７からの流出場所を、光電変換部１７の周縁全体にすることができる。したがって、ＦＧ１６への電荷注入効率を向上させることができると共に、ＦＧ１６への電荷注入速度を大きくすることができる。
【００５１】
又、固体撮像素子１によれば、ＦＧ１６の近傍にＷＴ１８のドレイン領域が存在しないため、このドレイン領域からの暗電流の注入を防ぐことができる。特に、固体撮像素子１は、光電変換部１７の周縁の全ての辺に制御ゲート１５が重なっているため、ＷＴ１８にドレイン領域を設けようとすると、そのドレイン領域も光電変換部１７の周縁の全ての辺に対向して設ける必要があり、このドレイン領域から注入される暗電流が増えてＳ／Ｎが劣化する可能性がある。本実施形態の構成によれば、ＷＴ１８のドレイン領域をソース領域と兼用しているため、暗電流を抑制してＳ／Ｎを向上させることができる。
【００５２】
又、固体撮像素子１によれば、ＷＴ１８のドレイン領域が存在しないため、このドレイン領域に電圧を印加するための配線を設ける必要がない。したがって、特許文献１の構成と比べて配線数を削減することができ、その分、光電変換部１７を大きくして感度を向上させたり、光電変換部１７を増やして多画素化を図ったりすることが可能となる。
【００５３】
尚、本実施形態では、電荷注入効率及び電荷注入速度の向上を目的として、制御ゲート１５が、平面視において光電変換部１７の周縁の全ての辺に重なるものとしているが、これに限らない。電荷注入効率及び電荷注入速度の向上を図るのであれば、制御ゲート１５は、平面視において光電変換部１７の周縁のうち、少なくとも２つの辺と重なっていれば良い。例えば、図１０（ａ）に示すように、光電変換部１７の周縁の３辺に重なっていても良いし、図１０（ｂ）に示すように、光電変換部１７の周縁の２辺に重なっていても良い。
【００５４】
光電変換部１７の周縁の２辺以上に重なるように制御ゲート１５を形成することで、制御ゲート１５が光電変換部１７の周縁の１辺だけに重なる場合と比較して、光電変換部１７で発生した電荷の光電変換部１７からの流出場所を増やすことができる。この結果、ＦＧ１６への電荷注入効率を向上させることができると共に、ＦＧ１６への電荷注入速度を大きくすることができる。
【００５５】
なお、電荷注入効率及び電荷注入速度を考えないのであれば、制御ゲート１５は、平面視において光電変換部１７の周縁のうち、少なくとも１つの辺に重なっていれば良い。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態を説明するための固体撮像素子の概略構成を示す模式図
【図２】図１に示す画素部とその周辺の概略構成を示す平面模式図
【図３】図２に示す読み出し制御線１０及び書き込み制御線１１を省略した図
【図４】図１に示す画素部の等価回路図
【図５】図２のＡ−Ａ’線断面模式図
【図６】図２のＢ−Ｂ’線断面模式図
【図７】図２のＣ−Ｃ’線断面模式図
【図８】図２のＤ−Ｄ’線断面模式図
【図９】図２のＥ−Ｅ’線断面模式図
【図１０】制御ゲートの変形例を示す図
【符号の説明】
【００５７】
１４  読み出しトランジスタの制御ゲート
１５  書き込みトランジスタの制御ゲート
１６  フローティングゲート
１７  光電変換部
１８  書き込みトランジスタ
１９  読み出しトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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