(57)【要約】【課題】  寄生発振を防止できて誤動作を防止でき、簡素な構成で従来の対策技術と併用でき、あるいは単独に適用し得るスイッチング素子の誤動作防止回路を提供すること【解決手段】  スイッチング素子Ｓ１，Ｓ２，…はＭＯＳＦＥＴとし、それらＭＯＳＦＥＴはドレイン，ソースをそれぞれ接続して並列接続とし、ゲートも同様に並列接続するが各自ゲートとゲート集合点ｇとの間にゲート抵抗Ｒをそれぞれ直列に設けて接続する。ドレイン集合点ｄはトランスＴの１次側の一端へ接続し、ソース集合点ｓは接地し、そしてトランスＴの１次側の他端は回路電源Ｖccへ接続させ、ゲート集合点ｇへゲート制御信号を加えることでＭＯＳＦＥＴをオン・オフ動作（並列動作）させる。各ゲートへ連なるゲート集合点ｇと各ソースへ連なるソース集合点ｓとの間にコンデンサＣを渡して設ける。短い周期の電位変動がゲートへ加わったとき、コンデンサＣが吸収する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電流容量を増大するため複数を並列接続して同時にオン・オフ動作させるスイッチング素子の誤動作防止回路であって、
前記スイッチング素子がＭＯＳＦＥＴであり、それら複数のＭＯＳＦＥＴは少なくともゲート，ソースをそれぞれ接続して並列接続とし、前記各ゲートへ連なるゲート集合点と前記各ソースへ連なるソース集合点との間にコンデンサを渡して設けることを特徴とするスイッチング素子の誤動作防止回路。
【請求項２】
前記ＭＯＳＦＥＴそれぞれは各自ゲートと前記ゲート集合点との間にゲート抵抗を設けないことを特徴とする請求項１に記載のスイッチング素子の誤動作防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数を並列動作させるスイッチング素子の誤動作防止回路に関するもので、より具体的には、ターンオフ過渡期にみられる寄生発振の抑制の改良に関する。
【背景技術】
【０００２】
よく知られるように、インバータやコンバータ等のスイッチング電源では、ＭＯＳＦＥＴをスイッチング素子に利用することが行われている。ＭＯＳＦＥＴは、電圧制御素子なので駆動電力が小さく、単一極性キャリアによる動作のためキャリア蓄積効果がなく高速スイッチングが行える等の特徴を有することから電力制御の用途に好まれている。
【０００３】
電力制御の用途では出力（電流容量）を大きく得たい要求があり、このためスイッチング素子を並列接続する構成を採ることがある。その点、ＭＯＳＦＥＴはオン抵抗が正の温度特性を持つため、並列接続において各素子に流れる電流に不平衡が生じたとしても、各素子での電流差をもとに戻す自己安定化作用があり、並列動作の利用に適している。例えば特許文献１には、多数を並列接続したＭＯＳＦＥＴについて、何れか１つのＭＯＳＦＥＴの故障に起因した並列他者の全体の故障を回避するようにした技術の提案がある。
【０００４】
ＭＯＳＦＥＴの並列動作では、スイッチング動作の過渡期において電流不均衡が生じ、ゲートに寄生振動が発生する問題が知られている。これは寄生発振と呼ばれるが、対策には非特許文献１や特許文献１などに見られるように、各ＭＯＳＦＥＴの自ゲートにゲート抵抗を直列に接続してそれらゲート抵抗の他端を並列接続する構成とし、抵抗成分により共振条件のＱを下げて共振を防止するようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−７２８１１号公報
【非特許文献】
【０００６】
【非特許文献１】長谷川彰著「改訂スイッチング・レギュレータ設計ノウハウ」                      ＣＱ出版社，２１３頁，図６−２５，１９９３年刊行
【発明の概要】
【発明が解決しようとする課題】
【０００７】
並列接続したＭＯＳＦＥＴでは、ただ一つの制御信号を全てのゲートへ加えるものの個体差や配線の不均一などのためオン・オフ動作にずれが生じる。オン・オフ動作にずれがあると、例えば最速動作の個体がターンオフした際は当該個体はドレインの電位が上がる。すると、ゲート，ドレイン間に容量（寄生容量）があるため、その上昇した電位はゲート−ドレイン容量Ｃｇｄを介して他の個体へ伝播し、電位変動が他のゲートへ加えられることになる。そして、ゲート制御信号とは違う電位変動が加わるため、意図しないタイミング動作を引き起こしてしまう。これはゲート寄生振動（寄生発振）などと呼ばれてよく知られており、寄生発振信号がゲートに加わるためターンオフが不安定になり動作不良を起こし、電力損失を増大し、誤動作によって素子が破壊するおそれがあるため対策が採られている。
【０００８】
前述したように、ゲート寄生発振の対策には、各自ゲートにゲート抵抗を直列に設けることが有効であり、他には各自ゲートにフェライトビーズを直列に挿入すること、配線を太くして配線インダクタンスを低減すること、ドレイン・ソース配線長を等しい長さにしてツイストペアー配線を施すこと、などの対策方法が知られている。
【０００９】
しかし本発明者は、そうした従来の対策方法とは別の新たな他の対策技術を研究することとし、有効性が高い対策技術の確立をめざした。それは、有効性が高く簡素な構成の対策技術を確立できれば、従来の対策方法と併用により動作の安定化をより向上できるメリットが生じ、あるいは単独に適用することでより簡素化が行えることから新規技術の開発を進めることにした。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明は、（１）電流容量を増大するため複数を並列接続して同時にオン・オフ動作させるスイッチング素子の誤動作防止回路であって、スイッチング素子がＭＯＳＦＥＴであり、それら複数のＭＯＳＦＥＴは少なくともゲート，ソースをそれぞれ接続して並列接続とし、各ゲートへ連なるゲート集合点と各ソースへ連なるソース集合点との間にコンデンサを渡して設ける構成にする。
【００１１】
（２）ＭＯＳＦＥＴそれぞれは各自ゲートとゲート集合点との間にゲート抵抗を設けない構成にするようにしてもよい。
【００１２】
係る構成にすることにより本発明では、ゲート集合点とソース集合点との間にコンデンサを渡して設けるので、短い周期の電位変動が加わったときに吸収できる。このため、並列接続において個体間でターンオフにずれがあってもゲート−ドレイン容量Ｃｇｄを介して伝播する電位変動を吸収することができ、ゲート寄生発振を抑制できる。
【発明の効果】
【００１３】
本発明では、ゲート集合点とソース集合点との間にコンデンサを渡して設けるので、短い周期の電位変動が加わったときに吸収でき、したがって、ゲート−ドレイン容量Ｃｇｄを介して伝播する電位変動を吸収することができ、ゲート寄生発振を抑制できる。
【００１４】
すなわち、ＭＯＳＦＥＴの並列動作において、寄生発振を防止できて誤動作を防止することができる。ゲート・ソース間にコンデンサを設けるだけなので構成が簡素であり、これは従来の対策技術と併用でき、あるいは単独に適用することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係るスイッチング素子の誤動作防止回路の好適な一実施の形態を示す回路図である。
【発明を実施するための形態】
【００１６】
図１は本発明の好適な一実施の形態を示している。同図に示す回路はスイッチング電源の要部であり、複数のスイッチング素子Ｓ１，Ｓ２，…とトランスＴとを備えてシングルエンディッドフォワード方式の構成になっている。
【００１７】
スイッチング素子Ｓ１，Ｓ２，…はＭＯＳＦＥＴであり、それら複数のＭＯＳＦＥＴ（Ｓ１，Ｓ２，…）はドレイン，ソースをそれぞれ接続して並列接続とし、ゲートも同様に並列接続するが各自ゲートとゲート集合点ｇとの間にゲート抵抗Ｒをそれぞれ直列に設けて接続している。ドレインを並列接続したドレイン集合点ｄはトランスＴの１次側の一端へ接続し、ソースを並列接続したソース集合点ｓは接地し、そしてトランスＴの１次側の他端は回路電源Ｖccへ接続させ、ゲート集合点ｇへゲート制御信号を加えることによりスイッチング素子Ｓ１，Ｓ２，…をオン・オフ動作（並列動作）させるようになっている。つまり、複数のスイッチング素子Ｓ１，Ｓ２，…は一つのスイッチング素子として機能し、並列接続により電流容量を増大した大電流動作が行える。
【００１８】
本形態においてスイッチング素子Ｓ１，Ｓ２，…の誤動作防止回路は、各ゲートへ連なるゲート集合点ｇと各ソースへ連なるソース集合点ｓとの間にコンデンサＣを渡して設ける構成になっている。コンデンサＣは小容量のものを各スイッチング素子それぞれに配置する構成を採ることもできる。つまり、各ＭＯＳＦＥＴ（Ｓ１，Ｓ２，…）においてゲート抵抗Ｒとソースとの間に小容量コンデンサをそれぞれ接続して設け、それぞれのゲート電位変動に対して機能させる構成にすることも好ましい。
【００１９】
また、コンデンサＣはゲート集合点ｇに接続するのでゲート制御信号に影響し、一つには周波数応答が変わるため信号ピークの低減があり、高周波では本来のゲート制御信号を吸収・低減する弊害作用を考慮した設定を行うことが好ましい。そして、コンデンサＣによって信号波形に変化がありスイッチングの周波数特性に影響が現れるので、スイッチング損失を増加させてしまう弊害を起こすおそれがある。このため、コンデンサＣの容量はスイッチング動作の周波数に応じて適宜に設定することが好ましく、信号ピークの低減および信号波形の変化を考慮した適正値に設定する。
【００２０】
この場合、ゲート集合点ｇとソース集合点ｓとの間にコンデンサＣを渡して設けるので、短い周期の電位変動が加わったときに吸収できる。このため、並列接続において個体間でターンオフにずれがあってもゲート−ドレイン容量Ｃｇｄを介して伝播する電位変動を吸収することができ、ゲート寄生発振を抑制でき、その防止が行える。すなわち、ＭＯＳＦＥＴ（Ｓ１，Ｓ２，…）の並列動作において、寄生発振を防止できて誤動作を防止することができる。
【００２１】
本発明に係る構成は、ゲート集合点ｇとソース集合点ｓとの間にコンデンサＣを渡して設けるだけであって簡素であり、図１に示すようにゲート抵抗Ｒを設ける従来の対策技術と併用することは何ら問題なく、両者の相乗作用を期待でき、動作の安定化をより向上できる。
【００２２】
さらに、ＭＯＳＦＥＴ（Ｓ１，Ｓ２，…）それぞれは各自ゲートとゲート集合点ｇとの間にゲート抵抗Ｒを設けない構成にしてもよい。すなわち、本発明は従来の対策技術を省いて単独に適用することができ、コンデンサＣを設けるだけなのでより簡素化が行えるという作用効果を奏する。
【符号の説明】
【００２３】
Ｓ１，Ｓ２  スイッチング素子（ＭＯＳＦＥＴ）
Ｒ  ゲート抵抗
Ｃ  コンデンサ
Ｔ  トランス
【図１】
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