(57)【要約】【課題】大面積な半導体装置を低コストに提供することを目的の一とする。または、ｎチャネル型トランジスタ及びｐチャネル型トランジスタに最適な結晶面をチャネル形成領域とすることにより、性能向上を図ることを目的の一とする。【解決手段】絶縁表面上に（２１１）面から±１０°以内の面を上面とする島状の単結晶半導体層を形成し、単結晶半導体層の上面及び側面に接して形成し、且つ絶縁表面上に非単結晶半導体層を形成し、非単結晶半導体層にレーザー光を照射して非単結晶半導体層を溶融し、且つ、単結晶半導体層を種結晶として絶縁表面上に形成された非単結晶半導体層を結晶化して結晶性半導体層を形成し、結晶性半導体層を用いて、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを形成する。【選択図】図１
2010258435.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に（２１１）面から±１０°以内の面を上面とする島状の単結晶半導体層を形成する工程と、
前記単結晶半導体層の上面及び側面に接して形成し、且つ前記絶縁表面上に非単結晶半導体層を形成する工程と、
前記非単結晶半導体層にレーザー光を照射して前記非単結晶半導体層を溶融し、且つ、前記単結晶半導体層を種結晶として前記絶縁表面上に形成された前記非単結晶半導体層を結晶化して結晶性半導体層を形成する工程と、
前記結晶性半導体層を用いて、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを形成する工程と、
を有する半導体装置の作製方法。
【請求項２】
絶縁表面上に（２１１）面から±１０°以内の面を上面とする島状の単結晶半導体層を形成する工程と、
前記単結晶半導体層の上面及び側面を覆い且つ前記絶縁表面上に絶縁層を形成する工程と、
前記絶縁層に開口部を形成して、前記単結晶半導体層の上面を露出させる工程と、
露出した前記単結晶半導体層の上面及び前記絶縁表面を覆うように非単結晶半導体層を形成する工程と、
前記非単結晶半導体層にレーザー光を照射して前記非単結晶半導体層を溶融し、且つ、前記単結晶半導体層を種結晶として前記絶縁表面上に形成された前記非単結晶半導体層を結晶化して結晶性半導体層を形成する工程と、
前記結晶性半導体層を用いて、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを形成する工程と、
を有する半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記絶縁表面上に（２１１）面から±１０°以内の面を上面とする島状の単結晶半導体層を形成する工程は、
（２１１）面から±１０°以内の面を上面とする単結晶半導体基板にイオンを添加して脆化領域を形成する工程と、
前記単結晶半導体基板と前記絶縁表面を有するベース基板とを貼り合わせる工程と、
前記脆化領域において、前記単結晶半導体基板を分離する工程と、
を有する半導体装置の作製方法。
【請求項４】
絶縁表面上に非単結晶半導体層を形成する工程と、
前記非単結晶半導体層上に（２１１）面から±１０°以内の面を上面とする島状の単結晶半導体層を形成する工程と、
前記非単結晶半導体層にレーザー光を照射して前記非単結晶半導体層を溶融し、且つ、前記単結晶半導体層を種結晶として前記非単結晶半導体層を結晶化して結晶性半導体層を形成する工程と、
前記結晶性半導体層を用いて、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを形成する工程と、
を有する半導体装置の作製方法。
【請求項５】
請求項４において、
前記非単結晶半導体層上に（２１１）面から±１０°以内の面を上面とする島状の単結晶半導体層を形成する工程は、
（２１１）面から±１０°以内の面を上面とする単結晶半導体基板にイオンを添加して脆化領域を形成する工程と、
前記単結晶半導体基板と前記非単結晶半導体層を有するベース基板とを貼り合わせる工程と、
前記脆化領域において、前記単結晶半導体基板を分離する工程と、
を有する半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記ｎチャネル型トランジスタ及びｐチャネル型トランジスタのチャネル長方向を＜１１１＞方向とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタを用いてＣＭＯＳ回路を形成する半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記単結晶半導体層として単結晶シリコン層を形成する半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の作製方法に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウェハに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
【０００３】
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照）。水素イオン注入剥離法は、シリコンウェハに水素イオンを注入することによって表面から所定の深さに脆化領域を形成し、該脆化領域において分離することで、別のシリコンウェハに薄いシリコン層を接合する方法である。
【０００４】
ところで、ＣＭＯＳ技術において、ＮＭＯＳ、ＰＭＯＳは、（１００）面と呼ばれる面方位のシリコンウェハを用いて形成するのが主流となっている。この（１００）面は、電子について高い移動度を示すため、ＮＭＯＳにとっては適した結晶面であるが、正孔については（１１０）面で高い移動度を示すため、ＰＭＯＳに適した結晶面ではない。また、（１１０）面は、ＰＭＯＳにとって適した結晶面であるが、電子移動度は（１００）面と比べると劣るため、ＮＭＯＳに適した結晶面ではない。
【０００５】
そこで、ＮＭＯＳの電子移動度と、ＰＭＯＳの正孔移動度を両立させるため、（１１０）面を有するシリコンウェハに形成されたＰＭＯＳと、（１１０）面を有するシリコンウェハ上に形成された（１００）面を有するシリコン層に形成されたＮＭＯＳとを備えた半導体装置が知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１２４０９２号公報
【特許文献２】特開２００６−２２９０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
２枚の半導体基板を互いに貼り合わせて半導体装置を形成する場合には、半導体装置の大きさが半導体基板の大きさに限定されるため、大面積化には不利である。また、異なる面方位を有する２枚の基板を用いる必要があるため、低コスト化が困難である。
【０００８】
本発明の一態様は、大面積な半導体装置を低コストに提供することを目的の一とする。または、本発明の別の一態様は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを有する半導体装置の性能向上を図ることを目的の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、絶縁表面上に｛２１１｝面から±１０°以内の面（つまり、｛２１１｝面を基準に、−１０°以上＋１０°以下の範囲にある面）を上面とする島状の単結晶半導体層を形成する工程と、単結晶半導体層の上面及び側面に接して形成し、且つ絶縁表面上に非単結晶半導体層を形成する工程と、非単結晶半導体層にレーザー光を照射して非単結晶半導体層を溶融し、且つ、単結晶半導体層を種結晶として絶縁表面上に形成された非単結晶半導体層を結晶化して結晶性半導体層を形成する工程と、結晶性半導体層を用いて、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを形成する工程と、を有する半導体装置の作製方法である。
【００１０】
また、本発明の別の一態様は、絶縁表面上に｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層を形成する工程と、単結晶半導体層の上面及び側面を覆い且つ絶縁表面上に絶縁層を形成する工程と、絶縁層に開口部を形成して、単結晶半導体層の上面を露出させる工程と、露出した単結晶半導体層の上面及び絶縁表面を覆うように非単結晶半導体層を形成する工程と、非単結晶半導体層にレーザー光を照射して非単結晶半導体層を溶融し、且つ、単結晶半導体層を種結晶として絶縁表面上に形成された非単結晶半導体層を結晶化して結晶性半導体層を形成する工程と、結晶性半導体層を用いて、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを形成する工程と、を有する半導体装置の作製方法である。
【００１１】
上記において、絶縁表面上に｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層を形成する工程は、｛２１１｝面から±１０°以内の面を上面とする単結晶半導体基板にイオンを添加して脆化領域を形成する工程と、単結晶半導体基板と絶縁表面を有するベース基板とを貼り合わせる工程と、脆化領域において、単結晶半導体基板を分離する工程と、を有することが望ましい。
【００１２】
また、本発明の別の一態様は、絶縁表面上に非単結晶半導体層を形成する工程と、非単結晶半導体層上に｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層を形成する工程と、非単結晶半導体層にレーザー光を照射して非単結晶半導体層を溶融し、且つ、単結晶半導体層を種結晶として非単結晶半導体層を結晶化して結晶性半導体層を形成する工程と、結晶性半導体層を用いて、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを形成する工程と、を有する半導体装置の作製方法である。
【００１３】
上記において、非単結晶半導体層上に｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層を形成する工程は、｛２１１｝面から±１０°以内の面を上面とする単結晶半導体基板にイオンを添加して脆化領域を形成する工程と、単結晶半導体基板と非単結晶半導体層を有するベース基板とを貼り合わせる工程と、脆化領域において、単結晶半導体基板を分離する工程と、を有することが望ましい。
【００１４】
また、上記において、ｎチャネル型トランジスタ及びｐチャネル型トランジスタのチャネル長方向を＜１１１＞方向とすることが望ましい。また、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを用いてＣＭＯＳ回路を形成すると良い。また、上記において、ｎチャネル型トランジスタのチャネル長と、ｐチャネル型トランジスタのチャネル長を同程度に形成すると良い。ここで同程度とは、ｎチャネル型トランジスタとｐチャネル型トランジスタのチャネル長の平均値から±２０％の範囲をいう。また、単結晶半導体層としては、単結晶シリコン層を形成すると良い。
【００１５】
なお、本明細書において、｛２１１｝面から±１０°以内の面とは、対象とする面に垂直な方向と、＜２１１＞との成す角度が１０°以下の面をいう。
【００１６】
また、本明細書において、単結晶とは、ある結晶軸に注目した場合、その結晶軸の方向が試料のどの部分においても同じ方向を向いている結晶のことをいい、かつ結晶と結晶との間に結晶粒界が存在しない結晶である。なお、本明細書では、結晶欠陥やダングリングボンドを含んでいても、上記のように結晶軸の方向が揃っており、粒界が存在していない結晶であるものは単結晶とする。
【００１７】
また、本明細書で示すトランジスタの構成は、様々な形態をとることができ、特定の構成に限定されない。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構成となる。マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。あるいは、マルチゲート構造により、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、電圧・電流特性の傾きをフラットにすることができる。電圧・電流特性の傾きがフラットである特性を利用すると、理想的な電流源回路や、非常に高い抵抗値をもつ能動負荷を実現することが出来る。その結果、特性のよい差動回路やカレントミラー回路を実現することが出来る。
【００１８】
別の例として、チャネルの上下にゲート電極が配置されている構造を適用することができる。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。なお、チャネルの上下にゲート電極が配置される構成にすることにより、複数のトランジスタが並列に接続されたような構成となる。
【００１９】
チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、またはチャネル領域が直列に接続する構成も適用できる。さらに、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造も適用できる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。あるいは、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。あるいは、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、電圧・電流特性の傾きがフラットな特性にすることができる。
【００２０】
本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００２１】
本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路および電子機器は全て半導体装置に含まれる。
【００２２】
また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。
【発明の効果】
【００２３】
本発明の一態様によれば、基板上に設けられた単結晶半導体層を種結晶として形成された結晶性半導体層を用いることで、大面積な半導体装置を低コストに提供することができる。または、本発明の一態様によれば、ｎチャネル型トランジスタ及びｐチャネル型トランジスタに適した結晶面を用いてチャネル層を設けることにより、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００２４】
【図１】半導体基板の作製方法の一例を示す図。
【図２】半導体基板の作製方法の一例を示す図。
【図３】半導体装置の作製方法の一例を示す図。
【図４】半導体基板の作製方法の一例を示す図。
【図５】半導体装置の作製方法の一例を示す図。
【図６】半導体基板の作製方法の一例を示す図。
【図７】半導体基板の作製方法の一例を示す図。
【図８】半導体基板の作製方法の一例を示す図。
【図９】半導体基板の作製方法の一例を示す図。
【図１０】半導体基板の作製方法の一例を示す図。
【図１１】半導体基板の作製方法の一例を示す図。
【図１２】本発明の一態様に係るマイクロプロセッサの構成を示すブロック図。
【図１３】本発明の一態様に係るＲＦＣＰＵの構成を示すブロック図。
【図１４】（Ａ）液晶表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図１４（Ａ）の断面図。
【図１５】（Ａ）エレクトロルミネセンス表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図１５（Ａ）の断面図。
【図１６】本発明の一態様に係る電子機器を示す図。
【図１７】本発明の一態様に係る電子機器を示す図。
【発明を実施するための形態】
【００２５】
以下に、本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定されず、発明の趣旨から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者にとって自明である。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、異なる実施の形態に係る構成は、適宜組み合わせて実施することができる。また、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
本実施の形態では、絶縁表面上に半導体層を有する半導体基板の作製方法及び当該半導体基板を用いた半導体装置の作製方法の一例について、図面を参照して説明する。
【００２７】
＜半導体基板の作製方法＞
はじめに、半導体基板の作製方法について図１、図２を用いて説明する。なお、図１は断面の模式図に相当し、図２は平面の模式図に相当する。
【００２８】
まず、絶縁表面上に単結晶半導体層を設ける。ここでは、絶縁層１０１を有する基板１００上に絶縁層１０２を介して単結晶半導体層１０４を設ける場合を示している（図１（Ａ）参照）。
【００２９】
基板１００は、ガラス基板、セラミック基板、石英基板やサファイア基板等の絶縁体でなる基板を用いることができる。他にも、シリコン等の半導体でなる基板、金属やステンレスなどの導電体でなる基板等を用いることもできる。また、本実施の形態の作製工程における処理温度に耐えうるのであれば基板１００としてプラスチック基板を用いてもよい。
【００３０】
絶縁層１０１は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の絶縁層を用いて、単層構造又は積層構造とすることができる。なお、絶縁層１０１を設けずに、基板１００上に絶縁層１０２を介して単結晶半導体層１０４を設けてもよい。
【００３１】
単結晶半導体層１０４は、｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層を用いて形成することができる。単結晶半導体層１０４としては、単結晶シリコンを用いることができる。他にも、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第１４族元素でなる半導体を用いることができる。
【００３２】
単結晶半導体層１０４の上面とは、絶縁層１０２と接する面と反対側の表面を指す。また、｛２１１｝面から±１０°以内の面とは、対象とする面に垂直な方向と、＜２１１＞との成す角度が１０°以下の面を指す。
【００３３】
次に、単結晶半導体層１０４及び基板１００を覆うように非単結晶半導体層１０６を形成する（図１（Ｂ）、図２（Ａ）参照）。非単結晶半導体層１０６は、単結晶半導体層１０４の上面及び側面に接するように形成すると共に、露出している基板１００の表面に形成する。
【００３４】
非単結晶半導体層１０６は、非晶質半導体、微結晶半導体、多結晶半導体を用いて形成することができる。また、非単結晶半導体層１０６は、単結晶半導体層１０４と同じ材料を用いて形成すればよく、例えば、単結晶半導体層１０４として単結晶シリコンを用いる場合には、非単結晶半導体層１０６として、アモルファスシリコン、微結晶シリコン又は多結晶シリコンを用いることができる。
【００３５】
次に、非単結晶半導体層１０６にレーザー光１０８を照射して当該非単結晶半導体層１０６を溶融し（図１（Ｃ）参照）、単結晶半導体層１０４を種結晶として基板１００上に形成された非単結晶半導体層１０６を結晶化させる（図１（Ｄ）、図２（Ｂ）参照）。
【００３６】
具体的には、単結晶半導体層１０４の上面に接する非単結晶半導体層１０６にレーザー光１０８を照射して溶融させた後、当該レーザー光１０８を走査することによって、基板１００上に形成された非単結晶半導体層１０６を連続的に溶融させて、基板１００上に結晶性半導体層を形成する。
【００３７】
レーザー光１０８の照射に適用するレーザー発振器としては、非単結晶半導体層１０６を溶融できるものであれば特に限定されない。例えば、レーザー発振器として、パルス発振レーザーまたは連続発振レーザー（ＣＷレーザー）を用いることができる。例えば、パルス発振レーザーは、繰り返し周波数１０ＭＨｚ未満、パルス幅１０ｎ秒以上５００ｎ秒以下とすることができる。代表的なパルス発振レーザーは、４００ｎｍ以下の波長のレーザー光を発振するエキシマレーザーである。上記エキシマレーザーとして、例えば、繰り返し周波数１０Ｈｚ〜３００Ｈｚ、パルス幅２５ｎ秒、波長３０８ｎｍのＸｅＣｌエキシマレーザーを用いることができる。また、パルス発振レーザー光の走査において、１回のショットと次のショットとを一部重ねてオーバーラップさせてもよい。
【００３８】
また、レーザー光１０８の照射工程において、非単結晶半導体層１０６と共に単結晶半導体層１０４を溶融させてもよいが、単結晶半導体層１０４の溶融は完全に行うのではなく、部分的に溶融（部分溶融）させることが好ましい。部分溶融とは、レーザー光１０８の照射により単結晶半導体層１０４の溶融されている深さが絶縁層１０２の界面（単結晶半導体層１０４の厚さ）よりも浅くなることである。つまり、単結晶半導体層１０４の上層は溶融して液相となり、下層は溶けずに固相の単結晶半導体のままである状態をいう。この場合、レーザー光１０８の照射により溶融した部分の結晶成長は、溶融していない単結晶半導体層の面方位に基づいて行われる。
【００３９】
非単結晶半導体層１０６を溶融させるためのレーザー光のエネルギー密度の取りうる範囲は、レーザー光の波長、非単結晶半導体層１０６の膜厚などを考慮して、単結晶半導体層１０４が完全に溶融しない程度のエネルギー密度の範囲とすればよい。
【００４０】
以上の工程により、基板１００上に｛２１１｝面から±１０°以内の面を上面とする結晶性半導体層１１０を有する半導体基板を形成することができる（図１（Ｅ）参照）。
【００４１】
結晶性半導体層１１０は、単結晶半導体層１０４と同等の構造を有している。なお、結晶軸の方向が揃っていれば、結晶欠陥やダングリングボンドを含んでいてもよい。
【００４２】
＜半導体装置の作製方法＞
続いて、基板１００上に設けられた結晶性半導体層１１０を用いて、ｎ型のトランジスタ及びｐ型のトランジスタを有する半導体装置を作製する方法について、図３を参照して説明する。
【００４３】
まず、上記図１の作製工程で得られた半導体基板を準備する（図３（Ａ）参照）。なお、図３（Ａ）は、図１（Ｅ）に対応している。
【００４４】
次に、結晶性半導体層１１０をエッチングして、島状の結晶性半導体層１２０ａ、１２０ｂを形成する（図３（Ｂ）参照）。ここでは、種結晶として用いた単結晶半導体層１０４をエッチングにより除去する場合を示しているが、単結晶半導体層１０４を残存させてもよい。
【００４５】
次に、結晶性半導体層１２０ａ、１２０ｂを覆うように絶縁層１２２を形成した後、当該絶縁層１２２上に、結晶性半導体層１２０ａと重なる導電層１２４ａ及び結晶性半導体層１２０ｂと重なる導電層１２４ｂを形成する（図３（Ｃ）参照）。
【００４６】
絶縁層１２２は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の絶縁層を用いて、単層又は積層させて形成することができる。これらの膜は、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。また、絶縁層１２２は、結晶性半導体層１２０ａをチャネル層とするトランジスタ、結晶性半導体層１２０ｂをチャネル層とするトランジスタのゲート絶縁層として機能する。
【００４７】
導電層１２４ａ、１２４ｂは、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等の材料を用いて、単層又は積層させて形成することができる。また、上記金属を主成分とする合金材料を用いてもよいし、上記金属を含む化合物を用いても良い。又は、半導体に導電性を付与する不純物元素をドーピングした多結晶珪素等の半導体材料を用いて形成してもよい。これらの材料は、ＣＶＤ法、スパッタリング法等を用いて形成することができる。また、導電層１２４ａは結晶性半導体層１２０ａをチャネル層とするトランジスタのゲート電極として機能し、導電層１２４ｂは結晶性半導体層１２０ｂをチャネル層とするトランジスタのゲート電極として機能する。
【００４８】
次に、結晶性半導体層１２０ａ、１２０ｂに不純物元素を添加することにより、結晶性半導体層１２０ａにｎ型の不純物領域１２６ａ、１２６ｂを形成し、結晶性半導体層１２０ｂにｐ型の不純物領域１２８ａ、１２８ｂを形成する（図３（Ｄ）参照）。
【００４９】
不純物領域１２６ａ、１２６ｂは、結晶性半導体層１２０ａをチャネル層とするトランジスタのソース領域又はドレイン領域として機能し、不純物領域１２８ａ、１２８ｂは、結晶性半導体層１２０ｂをチャネル層とするトランジスタのソース領域又はドレイン領域として機能する。
【００５０】
不純物元素としては、ホウ素、アルミニウム、ガリウム等のｐ型を付与する不純物元素、又はリン、ヒ素等のｎ型を付与する不純物元素を添加すればよい。
【００５１】
次に、導電層１２４ａ、１２４ｂ及び絶縁層１２２を覆うように絶縁層１３２を形成した後、当該絶縁層１３２上に、不純物領域１２６ａに電気的に接続する導電層１３４ａ、不純物領域１２６ｂ及び不純物領域１２８ａに電気的に接続する導電層１３４ｂ、不純物領域１２８ｂに電気的に接続する導電層１３４ｃを形成する（図３（Ｅ）参照）。
【００５２】
絶縁層１３２としては、酸化シリコン、酸化窒化シリコン等の無機絶縁材料、又はポリイミド、アクリルなどの有機絶縁材料を用いて形成することができる。また、絶縁層１３２は、単層構造としてもよいし、複数の絶縁層を積層させて積層構造としてもよい。
【００５３】
導電層１３４ａ〜１３４ｃとしては、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を含む金属、上述の元素を成分とする合金又は上述の元素を成分とする窒化物等からなる材料を用いて、単層又は積層させて形成することができる。これらの材料は、スパッタ法や真空蒸着法等を用いて形成することができる。
【００５４】
以上の工程により、結晶性半導体層１２０ａをチャネル層とするｎ型のトランジスタ１３０ａと結晶性半導体層１２０ｂをチャネル層とするｐ型のトランジスタ１３０ｂを形成することができる。
【００５５】
また、本実施の形態で示すトランジスタの構成において、ｎチャネル型トランジスタ１３０ａ及びｐチャネル型トランジスタ１３０ｂを、そのチャネル長方向が＜１１１＞方向となるように形成することが好ましい。チャネル長方向を＜１１１＞方向とすることにより、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの移動度の差を低減することができる。これにより、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを構成するチャネル層の大きさ（チャネル長Ｌ、チャネル幅Ｗ）を同程度とすることができるため、静電容量の大きさの差に起因する信号のばらつきを抑制することができる。
【００５６】
なお、本実施の形態では、ｎ型のトランジスタ１３０ａとｐ型のトランジスタ１３０ｂを用いて、ＣＭＯＳ回路を形成する場合を示しているが、これに限られない。また、本実施の形態で示すトランジスタ１３０ａ、１３０ｂの構成は、様々な形態をとることができ、図で示した構成に限定されない。
【００５７】
＜｛２１１｝面を用いる利点＞
次に、トランジスタのチャネル層の上面を｛２１１｝面とする利点について、シミュレーションに基づいて説明する。
【００５８】
トランジスタの移動度μは、（１）式で表される。
【００５９】
【数１】
2010258435.tif 000003
【００６０】
ここで、τは緩和時間、ｍは有効質量である。なお、（１）式は等方的な場合に成り立つ式である。
【００６１】
（１）式を、μとτが非等方的な場合にまで拡張すると、（２）式のようになる。
【００６２】
【数２】
2010258435.tif 000004
【００６３】
（２）式から分かるように、μと１／ｍはテンソルである。本来はτも方向依存性を持つが、ここでは簡単のため、等方的であると仮定して計算を行った。具体的には、１／ｍの方向依存性を計算し、ｎ型キャリアとｐ型キャリアの移動度が同程度になるシリコン結晶面とチャネル方向を求めた。その結果、｛２１１｝面の＜１１１＞方向において、ｎ型キャリアとｐ型キャリアの移動度が同程度となる事が分かった。
【００６４】
このように、｛２１１｝面の＜１１１＞方向では、ｎ型キャリアとｐ型キャリアの移動度が同程度となるため、これを用いてｎチャネル型トランジスタ及びｐチャネル型トランジスタを形成する場合にはトランジスタのチャネル層の大きさ（チャネル長Ｌ、チャネル幅Ｗ）を同程度とすることができる。これにより、静電容量の差に起因する信号のばらつきを抑制することができる。
【００６５】
＜変形例＞
なお、上記図１、図２では、一つの単結晶半導体層１０４を用いて、結晶性半導体層１１０を形成する場合を示したが、これに限られない。適用する基板１００の大きさに応じて、複数の結晶性半導体層１１０を配置することができる。
【００６６】
例えば、基板１００上に複数の単結晶半導体層（ここでは、単結晶半導体層１０４ａ、１０４ｂ）を所定の間隔毎に設け（図４（Ａ）参照）、当該単結晶半導体層１０４ａ、１０４ｂを覆うように非単結晶半導体層１０６を形成した後（図４（Ｂ）参照）、レーザー光１０８を照射して、単結晶半導体層１０４ａ、１０４ｂを種結晶として基板１００上に形成された非単結晶半導体層１０６を結晶化させてもよい（図４（Ｃ）参照）。
【００６７】
また、上記図３では、種結晶として用いた単結晶半導体層１０４をエッチングにより除去する場合を示したが、単結晶半導体層１０４をトランジスタのチャネル層として用いてもよい。この場合について、図５を参照して以下に説明する。
【００６８】
まず、上記図１の作製工程で得られた半導体基板を準備した後（図５（Ａ）参照）、結晶性半導体層１１０をエッチングして、島状の結晶性半導体層１２０ａ、１２０ｂ、１２０ｃを形成する（図５（Ｂ）参照）。結晶性半導体層１２０ｃは、単結晶半導体層１０４と非単結晶半導体層１０６が結晶化されて形成された結晶性半導体層の積層構造となる。つまり、結晶性半導体層１２０ｃは、結晶性半導体層１２０ａ、１２０ｂより膜厚が厚くなる。
【００６９】
次に、結晶性半導体層１２０ａ、１２０ｂ、１２０ｃを覆うように絶縁層１２２を形成した後、当該絶縁層１２２上に、結晶性半導体層１２０ａと重なる導電層１２４ａ、結晶性半導体層１２０ｂと重なる導電層１２４ｂ及び結晶性半導体層１２０ｃと重なる導電層１２４ｃを形成する（図５（Ｃ）参照）。
【００７０】
次に、結晶性半導体層１２０ａ、１２０ｂ、１２０ｃに不純物元素を添加することにより、結晶性半導体層１２０ａにｎ型の不純物領域１２６ａ、１２６ｂを形成し、結晶性半導体層１２０ｂにｐ型の不純物領域１２８ａ、１２８ｂを形成し、結晶性半導体層１２０ｃにｎ型又はｐ型の不純物領域１２９ａ、１２９ｂを形成する（図５（Ｄ）参照）。
【００７１】
不純物領域１２９ａ、１２９ｂは、結晶性半導体層１２０ｃをチャネル層とするトランジスタのソース領域又はドレイン領域として機能する。
【００７２】
次に、導電層１２４ａ、１２４ｂ、１２４ｃ及び絶縁層１２２を覆うように絶縁層１３２を形成した後、当該絶縁層１３２上に、不純物領域１２６ａに電気的に接続する導電層１３４ａ、不純物領域１２６ｂ及び不純物領域１２８ａに電気的に接続する導電層１３４ｂ、不純物領域１２８ｂに電気的に接続する導電層１３４ｃ、不純物領域１２９ａに電気的に接続する導電層１３４ｄ、不純物領域１２９ｂに電気的に接続する導電層１３４ｅを形成する（図５（Ｅ）参照）。
【００７３】
以上の工程により、結晶性半導体層１２０ａをチャネル層とするｎ型のトランジスタ１３０ａ、結晶性半導体層１２０ｂをチャネル層とするｐ型のトランジスタ１３０ｂ、結晶性半導体層１２０ｃをチャネル層とするｎ型又はｐ型のトランジスタ１３０ｃを形成することができる。トランジスタ１３０ｃは、チャネル層が厚いため、耐圧を高めることができ、動作電圧の高い回路に用いることができる。
【００７４】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、組み合わせ、置き換えなどを自由に行うことができる。
【００７５】
（実施の形態２）
本実施の形態では、上記実施の形態と異なる半導体基板の作製方法の一例について、図面を参照して説明する。なお、本実施の形態で示す作製工程（適用できる材料等）は多くの部分で上記実施の形態１と共通している。したがって、以下においては、重複する部分の説明は省略し、異なる点について詳細に説明する。
【００７６】
まず、絶縁表面上に単結晶半導体層を設ける。ここでは、絶縁層１０１を有する基板１００上に絶縁層１０２を介して、｛２１１｝面から±１０°以内の面を上面とする単結晶半導体層１０４を形成した後、当該単結晶半導体層１０４を覆うように絶縁層１４２を形成する（図６（Ａ）参照）。
【００７７】
絶縁層１４２は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の絶縁層を用いて形成することができる。ここでは、絶縁層１４２を、単結晶半導体層１０４の上面及び側面に接するように形成すると共に、露出している基板１００の表面に形成する場合を示している。
【００７８】
次に、絶縁層１４２をエッチングして開口部１４４を形成し、単結晶半導体層１０４の上面を露出させる（図６（Ｂ）参照）。この際、単結晶半導体層１０４の側面を露出させないようにエッチングを行うことが好ましい。また、絶縁層１０１上に形成された絶縁層１４２を除去して、絶縁層１０１を露出させてもよい。
【００７９】
次に、単結晶半導体層１０４及び絶縁層１４２上に非単結晶半導体層１０６を形成する（図６（Ｃ）参照）。非単結晶半導体層１０６は、露出した単結晶半導体層１０４の上面に接するように形成すると共に、絶縁層１４２上に形成する。
【００８０】
次に、非単結晶半導体層１０６にレーザー光１０８を照射して当該非単結晶半導体層１０６を溶融し、単結晶半導体層１０４を種結晶として基板１００上に形成された非単結晶半導体層１０６を結晶化させる（図６（Ｄ）参照）。
【００８１】
以上の工程により、基板１００上に絶縁層１０１及び絶縁層１４２を介して、｛２１１｝面から±１０°以内の面を上面とする結晶性半導体層１１０を有する半導体基板を形成することができる（図６（Ｅ）参照）。
【００８２】
その後、得られた結晶性半導体層１１０を用いて、当該結晶性半導体層１１０をチャネル層とするｐ型トランジスタ及びｎ型トランジスタを形成することができる。トランジスタの作製方法は、上記図３、図５と同様に行えばよい。
【００８３】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、組み合わせ、置き換えなどを自由に行うことができる。
【００８４】
（実施の形態３）
本実施の形態では、上記実施の形態と異なる半導体基板の作製方法の一例について、図面を参照して説明する。なお、本実施の形態で示す作製工程（適用できる材料等）は多くの部分で上記実施の形態１と共通している。したがって、以下においては、重複する部分の説明は省略し、異なる点について詳細に説明する。
【００８５】
まず、絶縁表面上に非晶質半導体層を設ける。ここでは、基板１００上に絶縁層１０１を介して非単結晶半導体層１０６を形成する（図７（Ａ）参照）。
【００８６】
次に、非単結晶半導体層１０６上に、｛２１１｝面から±１０°以内の面を下面とする単結晶半導体層１０４を形成する（図７（Ｂ）参照）。ここで、単結晶半導体層１０４の下面とは、非単結晶半導体層１０６と接する表面を指す。
【００８７】
次に、非単結晶半導体層１０６にレーザー光１０８を照射して当該非単結晶半導体層１０６を溶融し（図７（Ｃ）参照）、単結晶半導体層１０４を種結晶として基板１００上に形成された非単結晶半導体層１０６を結晶化させる（図７（Ｄ）参照）。
【００８８】
具体的には、単結晶半導体層１０４の下面に接する非単結晶半導体層１０６にレーザー光１０８を照射して溶融させた後、当該レーザー光１０８を走査することによって、基板１００上に形成された非単結晶半導体層１０６を連続的に溶融させて、基板１００上に結晶性半導体層を形成する。
【００８９】
単結晶半導体層１０４を完全に溶融させずに（部分溶融させると共に）、非単結晶半導体層１０６を溶融させる場合には、図７（Ｃ）に示すように、基板１００の裏面側（非単結晶半導体層１０６が設けられる面と反対側の面）からレーザー光１０８を照射することが好ましい。この場合、基板１００として、レーザー光１０８を透過させる材料（例えば、透光性を有するガラス基板等）を用いることが好ましい。
【００９０】
なお、単結晶半導体層１０４を完全に溶融させずに、非単結晶半導体層１０６を溶融できる場合には、単結晶半導体層１０４の上面側からレーザー光１０８を照射してもよい。
【００９１】
以上の工程により、基板１００上に絶縁層１０１を介して、｛２１１｝面から±１０°以内の面を上面とする結晶性半導体層１１０を有する半導体基板を形成することができる（図７（Ｅ）参照）。
【００９２】
その後、得られた結晶性半導体層１１０を用いて、当該結晶性半導体層１１０をチャネル層とするｐ型トランジスタ及びｎ型トランジスタを形成することができる。トランジスタの作製方法は、上記図３又は図５と同様に行えばよい。
【００９３】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、組み合わせ、置き換えなどを自由に行うことができる。
【００９４】
（実施の形態４）
本実施の形態では、｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層の作製方法の例について、図８〜図１１を参照して説明する。なお、図８〜図１１はそれぞれ異なる作製方法について説明する図面であるが、互いに類似する点も多いから、主に相違点について説明し、類似する構成の詳細については省略することがある。
【００９５】
＜第１の態様＞
はじめに、図８を参照して、第１の態様にかかる作製方法を説明する。
【００９６】
まず、ベース基板２００を用意し、該ベース基板２００上に絶縁層２０２を形成する（図８（Ａ）参照）。ベース基板２００としては、液晶表示装置などに使用されている透光性を有するガラス基板を用いることができる。ガラス基板としては、歪み点が５８０℃以上（好ましくは、６００℃以上）であるものを用いると良い。また、ガラス基板は無アルカリガラス基板であることが好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。
【００９７】
なお、ベース基板２００として、ガラス基板の他、セラミック基板、石英基板、サファイア基板などを代表例とする絶縁体でなる基板、シリコンなどの半導体でなる基板、金属やステンレスなどの導電体でなる基板などを用いることもできる。
【００９８】
絶縁層２０２の形成方法は特に限定されないが、例えば、スパッタリング法、プラズマＣＶＤ法などを用いることができる。絶縁層２０２は、貼り合わせに係る表面を有する層であるから、その表面が、高い平坦性を有するように形成されることが好ましい。絶縁層２０２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムなどから選ばれた一または複数の材料を用いて形成することができる。例えば、酸化シリコンを用いて絶縁層２０２を形成する場合には、有機シランガスを用いて化学気相成長法により形成することで極めて平坦性に優れた絶縁層２０２を得ることができる。なお、絶縁層２０２は単層構造としても良いし、積層構造としても良い。
【００９９】
なお、本実施の形態においては絶縁層２０２を単層構造としているが、積層構造としても良い。また、貼り合わせに際して特に問題がない場合など、絶縁層２０２を設ける必要がない場合には、絶縁層２０２を設けない構成としても良い。
【０１００】
次に、単結晶半導体基板２１０を用意する（図８（Ｂ）参照）。単結晶半導体基板２１０としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第１４族元素でなる半導体基板を用いることができる。本実施の形態においては、単結晶半導体基板２１０として、｛２１１｝面から±１０°以内の面を表面とする単結晶シリコン基板を用いることとする。
【０１０１】
単結晶半導体基板２１０のサイズに制限は無いが、例えば、直径が８インチ（２００ｍｍ）、１２インチ（３００ｍｍ）、１８インチ（４５０ｍｍ）といったサイズの半導体基板を用いることができる。また、円形の半導体基板を、矩形に加工して用いても良い。
【０１０２】
次に、単結晶半導体基板２１０を分断して、分断後の単結晶半導体基板２１２を形成し、単結晶半導体基板２１２の表面に絶縁層２１４を形成する（図８（Ｃ）参照）。絶縁層２１４については、絶縁層２０２と同様に形成することができるため、詳細については省略する。なお、本実施の形態においては、単結晶半導体基板２１０を分断して単結晶半導体基板２１２を形成しているが、開示する発明の一態様はこれに限定されない。あらかじめ所定の大きさに分断された単結晶半導体基板を用意しておき、これに絶縁層２１４を形成して用いても良い。また、絶縁層２１４を形成した後に単結晶半導体基板２１０の分断を行っても良い。
【０１０３】
なお、本実施の形態においては絶縁層２１４を単層構造としているが、積層構造としても良い。また、貼り合わせに際して特に問題がない場合など、絶縁層２１４を設ける必要がない場合には、絶縁層２１４を設けない構成としても良い。
【０１０４】
単結晶半導体基板２１２には、イオンを添加することにより、脆化領域２１６を形成する（図８（Ｄ）参照）。より具体的には、例えば、電界で加速されたイオンでなるイオンビームを照射して、単結晶半導体基板２１２の表面から所定の深さの領域に脆化領域２１６を形成する。脆化領域２１６が形成される深さは、イオンビームの加速エネルギーやイオンビームの入射角によって制御される。つまり、脆化領域２１６は、イオンの平均侵入深さと同程度の深さの領域に形成されることになる。ここで、脆化領域２１６が形成される深さは、単結晶半導体基板２１２の全面において均一であることが望ましい。また、イオンの照射に係る表面は｛２１１｝面から±１０°以内の面であることが望ましい。これにより、単結晶半導体基板２１２の表面と同等の結晶面（｛２１１｝面から±１０°以内の面）において分離させることが可能になる。すなわち、単結晶半導体基板２１２の分離によって形成される単結晶半導体層の上面を、｛２１１｝面から±１０°以内の面とすることができる。
【０１０５】
また、上述の脆化領域２１６が形成される深さにより、単結晶半導体基板２１２から分離される半導体層の厚さが決定される。脆化領域２１６が形成される深さは、単結晶半導体基板２１２の表面から５０ｎｍ以上１μｍ以下であり、好ましくは５０ｎｍ以上３００ｎｍ以下である。
【０１０６】
イオンを単結晶半導体基板２１２に添加する際には、イオン注入装置またはイオンドーピング装置を用いることができる。イオン注入装置は、ソースガスを励起してイオン種を生成し、生成されたイオン種を質量分離して、所定の質量を有するイオン種を被処理物に照射する。イオンドーピング装置は、プロセスガスを励起してイオン種を生成し、生成されたイオン種を質量分離せずに被処理物に照射する。なお、質量分離装置を備えているイオンドーピング装置では、イオン注入装置と同様に、質量分離を伴うイオンの照射を行うこともできる。
【０１０７】
イオンドーピング装置を用いる場合の脆化領域２１６の形成工程は、例えば、以下の条件で行うことができる。
・加速電圧  １０ｋＶ以上１００ｋＶ以下（好ましくは３０ｋＶ以上８０ｋＶ以下）
・ドーズ量  １×１０１６／ｃｍ２以上４×１０１６／ｃｍ２以下
・ビーム電流密度  ２μＡ／ｃｍ２以上（好ましくは５μＡ／ｃｍ２以上、より好ましくは１０μＡ／ｃｍ２以上）
【０１０８】
イオンドーピング装置を用いる場合、ソースガスとして水素を含むガスを用いることができる。該ガスを用いることによりイオン種としてＨ＋、Ｈ２＋、Ｈ３＋を生成することができる。水素ガスをソースガスとして用いる場合には、Ｈ３＋を多く照射することが好ましい。具体的には、イオンビームに、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋イオンが７０％以上含まれるようにすることが好ましい。また、Ｈ３＋イオンの割合を８０％以上とすることがより好ましい。このようにＨ３＋の割合を高めておくことで、脆化領域２１６に１×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度で水素を含ませることが可能である。これにより、脆化領域２１６における分離が容易になる。また、Ｈ３＋イオンを多く照射することで、Ｈ＋、Ｈ２＋を照射する場合より短時間で脆化領域２１６を形成することができる。また、Ｈ３＋を用いることで、イオンの平均侵入深さを浅くすることができるため、脆化領域２１６を浅い領域に形成することが可能になる。
【０１０９】
イオン注入装置を用いる場合には、質量分離により、Ｈ３＋イオンが照射されるようにすることが好ましい。もちろん、Ｈ＋やＨ２＋を照射してもよい。ただし、イオン注入装置を用いる場合には、イオン種を選択して照射するため、イオンドーピング装置を用いる場合と比較して、イオン照射の効率が低下する場合がある。
【０１１０】
イオン照射工程のソースガスには水素を含むガスの他に、ヘリウムやアルゴンなどの希ガス、フッ素ガスや塩素ガスに代表されるハロゲンガス、フッ素化合物ガス（例えば、ＢＦ３）などのハロゲン化合物ガスから選ばれた一種または複数種類のガスを用いることができる。ソースガスにヘリウムを用いる場合は、質量分離を行わないことで、Ｈｅ＋イオンの割合が高いイオンビームを作り出すことができる。このようなイオンビームを用いることで、脆化領域２１６を効率よく形成することができる。
【０１１１】
また、イオンの照射を複数回に分けて行うことで、脆化領域２１６を形成することもできる。この場合、ソースガスを異ならせてイオン照射を行っても良いし、同じソースガスを用いてもよい。例えば、ソースガスとして希ガスを用いてイオン照射を行った後、水素を含むガスをソースガスとして用いてイオン照射を行うことができる。また、初めにハロゲンガスまたはハロゲン化合物ガスを用いてイオン照射を行い、次に、水素を含むガスを用いてイオン照射を行うこともできる。
【０１１２】
なお、本実施の形態では、単結晶半導体基板２１０を単結晶半導体基板２１２に分断した後に、絶縁層２１４を形成し、脆化領域２１６を形成する例について説明しているが、開示する発明の一態様はこれに限定されない。単結晶半導体基板２１２に分断する前に絶縁層２１４および脆化領域２１６を形成し、その後、単結晶半導体基板２１２に分断しても良い。
【０１１３】
その後、ベース基板２００と単結晶半導体基板２１２を貼り合わせる（図８（Ｅ）参照）。具体的には、絶縁層２０２および絶縁層２１４を介してベース基板２００と単結晶半導体基板２１２を貼り合わせる。なお、貼り合わせに係る絶縁層２０２および絶縁層２１４の表面は、超音波洗浄などの方法で洗浄しておくことが望ましい。絶縁層２０２の表面と絶縁層２１４の表面とを接触させた後、加圧処理を施すことで、ベース基板２００と単結晶半導体基板２１２の貼り合わせが実現される。なお、貼り合わせのメカニズムとしては、ファン・デル・ワールス力が関与するメカニズムや、水素結合が関与するメカニズムなどが考えられている。
【０１１４】
なお、貼り合わせに係る表面を酸素プラズマまたはオゾンで処理することにより、その表面を親水性にしても良い。この処理によって、貼り合わせ表面に水酸基が付加されるため、貼り合わせ界面に水素結合を形成することができる。
【０１１５】
上記貼り合わせ後には、貼り合わせられたベース基板２００および単結晶半導体基板２１２に対して熱処理を施して、貼り合わせを強固なものとすると良い。この際の加熱温度は、脆化領域２１６における分離が進行しない温度とする必要がある。例えば、４００℃未満、好ましくは３００℃以下とする。熱処理時間については特に限定されず、処理時間と貼り合わせ強度との関係から適切な条件を設定すればよい。例えば、２００℃、２時間の熱処理を施すことができる。なお、貼り合わせに係る領域にマイクロ波などを照射して、該領域のみを局所的に加熱することも可能である。貼り合わせ強度に問題がない場合には、上記熱処理は省略すれば良い。
【０１１６】
次に、単結晶半導体基板２１２を、脆化領域２１６において、単結晶半導体層２２０と島状の単結晶半導体基板２２２とに分離する（図８（Ｆ）参照）。単結晶半導体基板２１２の分離は、熱処理により行うと良い。該熱処理の温度は、ベース基板２００の耐熱温度を目安にすることができる。例えば、ベース基板２００としてガラス基板を用いる場合には、熱処理の温度は４００℃以上７５０℃以下とすることが好ましい。ただし、ガラス基板の耐熱性が許すのであればこの限りではない。なお、本実施の形態においては、６００℃、２時間の熱処理を施すこととする。
【０１１７】
上述のような熱処理を行うことにより、脆化領域２１６に形成された微小な空孔の体積変化が生じ、脆化領域２１６に亀裂が生ずる。その結果、脆化領域２１６に沿って単結晶半導体基板２１２が分離する。これにより、ベース基板２００上には単結晶半導体基板２１２から分離された単結晶半導体層２２０が残存することになる。また、この熱処理で、貼り合わせに係る界面が加熱されるため、当該界面に共有結合が形成され、貼り合わせを一層強固なものとすることができる。
【０１１８】
ここで、単結晶半導体基板２１２は、｛２１１｝面から±１０°以内の面を貼り合わせに係る表面としているため、当該表面と略平行な脆化領域２１６において単結晶半導体基板２１２を分離することで、｛２１１｝面から±１０°以内の面を上面に有する単結晶半導体層２２０を形成することができる。
【０１１９】
上述のようにして形成された単結晶半導体層２２０の表面には、分離工程やイオン照射工程に起因する欠陥が存在し、また、その平坦性は損なわれている。そのため、単結晶半導体層２２０の欠陥を低減させる処理、または、単結晶半導体層２２０の表面の平坦性を向上させる処理を行うと良い。
【０１２０】
本実施の形態において、単結晶半導体層２２０の欠陥の低減、および、平坦性の向上は、例えば、単結晶半導体層２２０にレーザー光を照射することで実現できる。レーザー光を単結晶半導体層２２０に照射することで、単結晶半導体層２２０が溶融し、その後の冷却、固化によって、欠陥が低減され、表面の平坦性が向上した単結晶半導体層が得られるのである。
【０１２１】
また、単結晶半導体層の膜厚を小さくする薄膜化工程を行っても良い。半導体層の薄膜化には、ドライエッチング処理またはウエットエッチング処理の一方、または双方を組み合わせたエッチング処理を適用すればよい。例えば、半導体層がシリコンからなる場合、ＳＦ６とＯ２をプロセスガスに用いたドライエッチング処理で、半導体層を薄くすることができる。
【０１２２】
以上により、ベース基板２００上に、｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層２２４を形成することができる（図８（Ｇ）参照）。
【０１２３】
なお、本実施の形態においては、レーザー光を用いて欠陥の低減、および、平坦性の向上を実現しているが、開示する発明の一態様はこれに限定されない。熱処理など、他の方法を用いて欠陥の低減、平坦性の向上を実現しても良い。また、欠陥低減処理が不要であれば、エッチング処理などの平坦性向上処理のみを適用しても良い。
【０１２４】
第１の態様では、単結晶半導体基板を分断してその一部である単結晶半導体基板のみを用いて単結晶半導体層を形成している。つまり、一の単結晶半導体基板を用いて複数のベース基板上に単結晶半導体層を形成することができる。これにより、半導体基板および半導体装置の製造コストを低減させることができる。
【０１２５】
＜第２の態様＞
次に、図９を参照して、第２の態様にかかる作製方法を説明する。第２の態様と第１の態様の相違は、単結晶半導体基板２１０を分断しない点にある。よって、以下ではこの点について主に説明する。
【０１２６】
まず、ベース基板２００を用意し、該ベース基板２００上に絶縁層２０２を形成する（図９（Ａ）参照）。詳細については、第１の態様を参酌すればよい。
【０１２７】
次に、単結晶半導体基板２１０を用意する（図９（Ｂ）参照）。この部分の詳細についても、第１の態様を参酌することができる。
【０１２８】
次に、単結晶半導体基板２１０の表面に絶縁層２１４を形成し、単結晶半導体基板２１０に対してイオンを添加することで脆化領域２１６を形成する（図９（Ｃ）参照）。絶縁層２１４、および脆化領域２１６の詳細については、第１の態様を参酌できる。
【０１２９】
その後、単結晶半導体基板２１０（脆化領域２１６の一部を含む）および絶縁層２１４を選択的にエッチングして凹部を形成する（図９（Ｄ）参照）。これにより、単結晶半導体基板２１０には凹部とそれ以外の部分が形成されることになる。以下では、凹部の形成によって張り出した部分を「凸部」と称することにする。
【０１３０】
その後、ベース基板２００と単結晶半導体基板２１０を貼り合わせる（図９（Ｅ）参照）。具体的には、絶縁層２０２および絶縁層２１４を介してベース基板２００と単結晶半導体基板２１０の「凸部」を貼り合わせる。詳細は、第１の態様におけるベース基板２００と単結晶半導体基板２１２の貼り合わせの場合と同様であるため、これらに関する記載を参酌すればよい。
【０１３１】
次に、単結晶半導体基板２１０を、脆化領域２１６において、単結晶半導体層２２０と単結晶半導体基板２２２とに分離する（図９（Ｆ）参照）。この部分の詳細についても、第１の態様を参酌することができる。
【０１３２】
その後、欠陥低減処理や、表面の平坦性向上処理などを施すことにより、ベース基板２００上に、｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層２２４を形成することができる（図９（Ｇ）参照）。欠陥低減処理や、表面の平坦性向上処理などの詳細については第１の態様を参酌すればよい。
【０１３３】
以上、第２の態様に係る作製方法を用いることによって、第１の態様に係る作製方法を用いる場合と同様に｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層を形成することができる。なお、第２の態様では、単結晶半導体基板を分断する必要がないため、単結晶半導体基板の取り扱いが容易であるというメリットがある。
【０１３４】
＜第３の態様＞
次に、図１０を参照して、第３の態様にかかる作製方法を説明する。第３の態様と第１の態様の相違は、ベース基板２００上に非単結晶半導体層を形成する点にある。よって、以下ではこの点について主に説明する。
【０１３５】
まず、ベース基板２００を用意し、該ベース基板２００上に絶縁層２０２を形成し、その後、絶縁層２０２上に非単結晶半導体層２３０を形成する（図１０（Ａ）参照）。ベース基板２００および絶縁層２０２の詳細については第１の態様を参酌することができる。非単結晶半導体層２３０は、後の単結晶半導体基板と同じ材料を用いて形成することができる。つまり、単結晶半導体基板としてシリコン基板を用いる場合には、シリコンを用いて非単結晶半導体層２３０を形成する。形成方法としては、ＣＶＤ法やスパッタリング法を用いればよい。なお、非単結晶半導体層２３０の結晶性や膜厚などは特に限定されない。
【０１３６】
次に、単結晶半導体基板２１０を用意する（図１０（Ｂ）参照）。詳細については、第１の態様を参酌することができる。
【０１３７】
次に、単結晶半導体基板２１０を分断して、分断後の単結晶半導体基板２１２を形成する（図１０（Ｃ）参照）。この点の詳細についても、第１の態様を参酌することができる。
【０１３８】
そして、単結晶半導体基板２１２に対してイオンを添加することで脆化領域２１６を形成する（図１０（Ｄ）参照）。なお、第３の態様においては、単結晶半導体基板２１２の表面に絶縁層を形成しない。これは、ベース基板２００上に形成された非単結晶半導体層２３０と単結晶半導体基板２１２の表面とを接触させる必要があるためである。脆化領域２１６の詳細については、第１の態様を参酌できる。
【０１３９】
その後、ベース基板２００と単結晶半導体基板２１２を貼り合わせる（図１０（Ｅ）参照）。具体的には、絶縁層２０２および非単結晶半導体層２３０を介してベース基板２００と単結晶半導体基板２１２を貼り合わせる。詳細は、第１の態様におけるベース基板２００と単結晶半導体基板２１２の貼り合わせの場合と同様であるため、これらに関する記載を参酌することができる。
【０１４０】
次に、単結晶半導体基板２１２を、脆化領域２１６において、単結晶半導体層２２０と単結晶半導体基板２２２とに分離する（図１０（Ｆ）参照）。この部分の詳細についても、第１の態様を参酌することができる。
【０１４１】
その後、欠陥低減処理や、表面の平坦性向上処理などを施すことにより、ベース基板２００上に、｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層２２４を形成することができる（図１０（Ｇ）参照）。欠陥低減処理や、表面の平坦性向上処理などの詳細については第１の態様を参酌すればよい。
【０１４２】
以上、第３の態様に係る作製方法を用いることによって、非単結晶半導体層上に、｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層を形成することができる。
【０１４３】
＜第４の態様＞
次に、図１１を参照して、第４の態様にかかる作製方法を説明する。第４の態様と第１の態様の相違は、単結晶半導体基板２１０を分断しない点、およびベース基板２００上に非単結晶半導体層を形成する点にある。よって、以下ではこの点について主に説明する。
【０１４４】
まず、ベース基板２００を用意し、該ベース基板２００上に絶縁層２０２を形成し、その後、絶縁層２０２上に非単結晶半導体層２３０を形成する（図１１（Ａ）参照）。ベース基板２００および絶縁層２０２の詳細については第１の態様を、非単結晶半導体層２３０の詳細については第３の態様を参酌することができる。
【０１４５】
次に、単結晶半導体基板２１０を用意する（図１１（Ｂ）参照）。この部分の詳細についても、第１の態様を参酌することができる。
【０１４６】
次に、単結晶半導体基板２１０に対してイオンを添加することで脆化領域２１６を形成する（図１１（Ｃ）参照）。脆化領域２１６の詳細については、第１の態様を参酌できる。なお、第４の態様においては、単結晶半導体基板２１０の表面に絶縁層を形成しない。これは、ベース基板２００上に形成された非単結晶半導体層２３０と単結晶半導体基板２１０の表面とを接触させる必要があるためである。脆化領域２１６の詳細については、第１の態様を参酌できる。
【０１４７】
その後、単結晶半導体基板２１０（脆化領域２１６の一部を含む）を選択的にエッチングして凹部を形成する。これにより、単結晶半導体基板２１０には凹部とそれ以外の部分が形成されることになる。以下では、凹部の形成によって張り出した部分を「凸部」と称することにする。
【０１４８】
その後、ベース基板２００と単結晶半導体基板２１０を貼り合わせる（図１１（Ｅ）参照）。具体的には、非単結晶半導体層２３０を介してベース基板２００と単結晶半導体基板２１０の「凸部」を貼り合わせる。詳細は、第１の態様におけるベース基板２００と単結晶半導体基板２１２の貼り合わせの場合と同様であるため、これらに関する記載を参酌すればよい。
【０１４９】
次に、単結晶半導体基板２１０を、脆化領域２１６において、単結晶半導体層２２０と単結晶半導体基板２２２とに分離する（図１１（Ｆ）参照）。この部分の詳細についても、第１の態様を参酌することができる。
【０１５０】
その後、欠陥低減処理や、表面の平坦性向上処理などを施すことにより、ベース基板２００上に、｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層２２４を形成することができる（図１１（Ｇ）参照）。欠陥低減処理や、表面の平坦性向上処理などの詳細については第１の態様を参酌すればよい。
【０１５１】
以上、第４の態様に係る作製方法を用いることによって、第３の態様に係る作製方法を用いる場合と同様に、非単結晶半導体層上に、｛２１１｝面から±１０°以内の面を上面とする島状の単結晶半導体層を形成することができる。なお、第４の態様では、単結晶半導体基板を分断する必要がないため、単結晶半導体基板の取り扱いが容易であるというメリットがある。
【０１５２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１５３】
（実施の形態５）
本実施の形態において、図面を参照しながら半導体装置の具体的な態様を説明する。
【０１５４】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図１２はマイクロプロセッサ５００の構成例を示すブロック図である。
【０１５５】
マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。
【０１５６】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。
【０１５７】
演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図１２に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
【０１５８】
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図１３は、このような半導体装置の構成例を示すブロック図である。図１３に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
【０１５９】
図１３に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０と、電源管理回路５３０とを有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
【０１６０】
ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。
【０１６１】
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。
【０１６２】
例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。
【０１６３】
クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
【０１６４】
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。
【０１６５】
中央処理ユニット５２５は、ＣＰＵインターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。ＣＰＵインターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１６６】
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。
【０１６７】
次に、図１４、図１５を用いて、表示装置について説明する。
【０１６８】
図１４は液晶表示装置を説明するための図面である。図１４（Ａ）は液晶表示装置の画素の平面図であり、図１４（Ｂ）は、Ｊ−Ｋ切断線による図１４（Ａ）の断面図である。
【０１６９】
図１４（Ａ）に示すように、画素は、単結晶半導体層３２０、単結晶半導体層３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体層３２０を電気的に接続する電極３２８を有する。単結晶半導体層３２０は、実施の形態１〜４で示した単結晶半導体層から形成された層であり、画素のＴＦＴ３２５を構成する。
【０１７０】
上記実施の形態１〜４で示した半導体基板が用いられている。図１４（Ｂ）に示すように、ベース基板１２１上に、絶縁層１０２及び絶縁層１１２を介して単結晶半導体層３２０が積層されている。ベース基板１２１としては、ガラス基板を用いることができる。ＴＦＴ３２５の単結晶半導体層３２０は、単結晶半導体層をエッチングにより素子分離して形成された膜である。単結晶半導体層３２０には、チャネル形成領域３４０、不純物元素が添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
【０１７１】
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ベース基板１２１と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
【０１７２】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１５を参照して説明する。図１５（Ａ）はＥＬ表示装置の画素の平面図であり、図１５（Ｂ）は、Ｊ−Ｋ切断線による図１５（Ａ）の断面図である。
【０１７３】
図１５（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、単結晶半導体層４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。単結晶半導体層４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。単結晶半導体層４０３、４０４は、ベース基板上に設けられた単結晶半導体層から形成された層である。
【０１７４】
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０１７５】
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１５（Ｂ）に示すように、単結晶半導体層４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、本実施の形態で用いる半導体基板は、実施の形態１〜４で作製した半導体基板である。
【０１７６】
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続する画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりベース基板１２１に固定されている。
【０１７７】
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。実施の形態１〜４に係る半導体基板の作製工程を含む製造方法でＥＬ表示を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。
【０１７８】
つまり、実施の形態１〜４に係る半導体基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置などが含まれる。それらの一例を図１６、図１７に示す。
【０１７９】
図１６（Ａ）は表示装置であり、筐体９０１、支持台９０２、表示部９０３、スピーカ部９０４、ビデオ入力端子９０５などを含む。この表示装置は、他の実施の形態で示した作製方法により形成したトランジスタを駆動ＩＣや表示部９０３などに用いることにより作製される。なお、表示装置には液晶表示装置、発光表示装置などがあり、用途別にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。具体的には、ディスプレイ、ヘッドマウントディスプレイ、反射型プロジェクターなどを挙げることができる。
【０１８０】
図１６（Ｂ）はコンピュータであり、筐体９１１、表示部９１２、キーボード９１３、外部接続ポート９１４、ポインティングデバイス９１５などを含む。実施の形態１〜４に係るトランジスタは、表示部９１２の画素部だけではなく、表示用の駆動ＩＣ、本体内部のＣＰＵ、メモリなどの半導体装置にも適用が可能である。
【０１８１】
また、図１６（Ｃ）は携帯電話であり、携帯用の情報処理端末の１つの代表例である。この携帯電話は筐体９２１、表示部９２２、操作キー９２３などを含む。実施の形態１〜４に係る半導体基板を用いて作製されたトランジスタは表示部９２２の画素部やセンサ部９２４だけではなく、表示用の駆動ＩＣ、メモリ、音声処理回路などに用いることができる。センサ部９２４は光センサ素子を有しており、センサ部９２４で得られる照度に合わせて表示部９２２の輝度コントロールを行うことや、センサ部９２４で得られる照度に合わせて操作キー９２３の照明を抑えることによって、携帯電話の消費電力を抑えることができる。
【０１８２】
上記の携帯電話を初めとして、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ、情報携帯端末）、デジタルカメラ、小型ゲーム機、携帯型の音響再生装置などの電子機器に、実施の形態１〜４に係る半導体基板を用いることもできる。例えば、ＣＰＵ、メモリ、センサなどの機能回路を形成することや、これらの電子機器の画素部や、表示用の駆動ＩＣにも適用することが可能である。
【０１８３】
また、図１６（Ｄ）、（Ｅ）はデジタルカメラである。なお、図１６（Ｅ）は、図１６（Ｄ）の裏側を示す図である。このデジタルカメラは、筐体９３１、表示部９３２、レンズ９３３、操作キー９３４、シャッターボタン９３５などを有する。実施の形態１〜４に係るトランジスタは、表示部９３２の画素部、表示部９３２を駆動する駆動ＩＣ、メモリなどに用いることができる。
【０１８４】
図１６（Ｆ）はデジタルビデオカメラである。このデジタルビデオカメラは、本体９４１、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、操作キー９４９、接眼部９５０などを有する。実施の形態１〜４に係るトランジスタは、表示部９４２の画素部、表示部９４２を制御する駆動ＩＣ、メモリ、デジタル入力処理装置などに用いることができる。
【０１８５】
この他にも、ナビゲーションシステム、音響再生装置、記録媒体を備えた画像再生装置などに用いることが可能である。これらの表示部の画素部や、表示部を制御する駆動ＩＣ、メモリ、デジタル入力処理装置、センサ部などの用途に、実施の形態１〜４に係るトランジスタを用いることができる。
【０１８６】
図１７は、本発明の一形態を適用した携帯電話の一例であり、図１７（Ａ）が正面図、図１７（Ｂ）が背面図、図１７（Ｃ）が２つの筐体をスライドさせたときの正面図である。図１７に示す携帯電話は、筐体７０１及び筐体７０２二つの筐体で構成されている。図１７に示す携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
【０１８７】
図１７に示す携帯電話は、筐体７０１及び筐体７０２で構成されている。筐体７０１においては、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティングデバイス７０７、表面カメラ用レンズ７０８、外部接続端子ジャック７０９及びイヤホン端子７１０等を備え、筐体７０２においては、キーボード７１１、外部メモリスロット７１２、裏面カメラ７１３、ライト７１４等により構成されている。また、アンテナは筐体７０１に内蔵されている。
【０１８８】
また、図１７に示す携帯電話には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
【０１８９】
重なり合った筐体７０１と筐体７０２（図１７（Ａ）に示す）は、スライドさせることが可能であり、スライドさせることで図１７（Ｃ）のように展開する。表示部７０３には、図１４や図１５に示される表示装置を組み込むことが可能である。表示部７０３と表面カメラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト７１４で静止画及び動画の撮影が可能である。
【０１９０】
スピーカ７０４及びマイクロフォン７０５を用いることで、図１７に示す携帯電話は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
【０１９１】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード７１１を用いると便利である。更に、重なり合った筐体７０１と筐体７０２（図１７（Ａ））をスライドさせることで、図１７（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を用いて、円滑な操作でマウスの操作が可能である。外部接続端子ジャック７０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
【０１９２】
筐体７０２の裏面（図１７（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表示部７０３をファインダーとして静止画及び動画の撮影が可能である。
【０１９３】
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
【０１９４】
図１７において説明した電子機器は、上述したトランジスタ及び表示装置の作製方法を適用して作製することができる。
【符号の説明】
【０１９５】
１００    基板
１０１    絶縁層
１０２    絶縁層
１０４    単結晶半導体層
１０６    非単結晶半導体層
１０８    レーザー光
１１０    結晶性半導体層
１２１    ベース基板
１２２    絶縁層
１３２    絶縁層
１４２    絶縁層
１４４    開口部
２００    ベース基板
２０２    絶縁層
２１０    単結晶半導体基板
２１２    単結晶半導体基板
２１４    絶縁層
２１６    脆化領域
２２０    単結晶半導体層
２２２    単結晶半導体基板
２２４    単結晶半導体層
２３０    非単結晶半導体層
３２０    単結晶半導体層
３２２    走査線
３２３    信号線
３２４    画素電極
３２５    ＴＦＴ
３２７    層間絶縁膜
３２８    電極
３２９    柱状スペーサ
３３０    配向膜
３３２    対向基板
３３３    対向電極
３３４    配向膜
３３５    液晶層
３４０    チャネル形成領域
３４１    高濃度不純物領域
４０１    選択用トランジスタ
４０２    表示制御用トランジスタ
４０３    単結晶半導体層
４０４    単結晶半導体層
４０５    走査線
４０６    信号線
４０７    電流供給線
４０８    画素電極
４１１    電極
４１２    ゲート電極
４１３    電極
４２７    層間絶縁膜
４２８    隔壁層
４２９    ＥＬ層
４３０    対向電極
４３１    対向基板
４３２    樹脂層
４５１    チャネル形成領域
４５２    高濃度不純物領域
５００    マイクロプロセッサ
５０１    演算回路
５０２    演算回路制御部
５０３    命令解析部
５０４    制御部
５０５    タイミング制御部
５０６    レジスタ
５０７    レジスタ制御部
５０８    バスインターフェース
５０９    専用メモリ
５１０    メモリインターフェース
５１１    ＲＦＣＰＵ
５１２    アナログ回路部
５１３    デジタル回路部
５１４    共振回路
５１５    整流回路
５１６    定電圧回路
５１７    リセット回路
５１８    発振回路
５１９    復調回路
５２０    変調回路
５２１    ＲＦインターフェース
５２２    制御レジスタ
５２３    クロックコントローラ
５２４    ＣＰＵインターフェース
５２５    中央処理ユニット
５２６    ランダムアクセスメモリ
５２７    専用メモリ
５２８    アンテナ
５２９    容量部
５３０    電源管理回路
７０１    筐体
７０２    筐体
７０３    表示部
７０４    スピーカ
７０５    マイクロフォン
７０６    操作キー
７０７    ポインティングデバイス
７０８    表面カメラ用レンズ
７０９    外部接続端子ジャック
７１０    イヤホン端子
７１１    キーボード
７１２    外部メモリスロット
７１３    裏面カメラ
７１４    ライト
９０１    筐体
９０２    支持台
９０３    表示部
９０４    スピーカ部
９０５    ビデオ入力端子
９１１    筐体
９１２    表示部
９１３    キーボード
９１４    外部接続ポート
９１５    ポインティングデバイス
９２１    筐体
９２２    表示部
９２３    操作キー
９２４    センサ部
９３１    筐体
９３２    表示部
９３３    レンズ
９３４    操作キー
９３５    シャッターボタン
９４１    本体
９４２    表示部
９４３    筐体
９４４    外部接続ポート
９４５    リモコン受信部
９４６    受像部
９４７    バッテリー
９４８    音声入力部
９４９    操作キー
９５０    接眼部
１０４ａ    単結晶半導体層
１２０ａ    結晶性半導体層
１２０ｂ    結晶性半導体層
１２０ｃ    結晶性半導体層
１２４ａ    導電層
１２４ｂ    導電層
１２４ｃ    導電層
１２６ａ    不純物領域
１２６ｂ    不純物領域
１２８ａ    不純物領域
１２８ｂ    不純物領域
１２９ａ    不純物領域
１２９ｂ    不純物領域
１３０ａ    トランジスタ
１３０ｂ    トランジスタ
１３０ｃ    トランジスタ
１３４ａ    導電層
１３４ｂ    導電層
１３４ｃ    導電層
１３４ｄ    導電層
１３４ｅ    導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2010258435.tif 000020
【図１７】
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