(57)【要約】【課題】フィルファクターを高め、かつチャージシェアリングが発生しないイメージセンサ及びその製造方法を提供する。【解決手段】本発明によるイメージセンサは、第１基板１００に形成されたリードアウト回路１２０と、前記第１基板１００上に形成された層間絶縁層１６０と、前記層間絶縁層１６０上に前記リードアウト回路１２０と電気的に連結されて形成された配線１５０と、前記配線１５０上に形成されたイメージ感知部２１０とを含み、前記配線１５０は下部バリアー層１５３ｐ，１５３ｑの下に形成された窒化膜バリアー層１５３ｎを含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１基板に形成されたリードアウト回路（Readout Circuitry）と、
前記第１基板上に形成された層間絶縁層と、
前記層間絶縁層上に前記リードアウト回路と電気的に連結されて形成された配線と、
前記配線上に形成されたイメージ感知部（Image Sensing Device）と、
を含み、
前記配線は、下部バリアー層の下に形成された窒化膜バリアー層を含むことを特徴とするイメージセンサ。
【請求項２】
前記配線は、
窒化膜バリアー層と、
前記窒化膜バリアー層を貫通するコンタクトプラグと、
前記コンタクトプラグと前記窒化膜バリアー層上に形成された下部バリアー層と、
前記下部バリアー層上に形成されたメタルと、
前記メタル上に形成された上部バリアー層と、
を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記窒化膜バリアー層はＳｉＮ層であり、前記下部バリアー層はＴｉ層及びＴｉＮ層を含むことを特徴とする請求項１または２に記載のイメージセンサ。
【請求項４】
前記第１基板に、前記リードアウト回路と電気的に連結されて形成された電気接合領域を更に含むことを特徴とする請求項１から３のいずれか一項に記載のイメージセンサ。
【請求項５】
前記電気接合領域は、
前記第１基板に形成された第１導電型イオン注入領域と、
前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域と、
を含むことを特徴とする請求項４に記載のイメージセンサ。
【請求項６】
前記リードアウト回路は、トランジスタ両側のソース及びドレーンの電圧差（Potential Difference）があることを特徴とする請求項４に記載のイメージセンサ。
【請求項７】
前記電気接合領域は、ＰＮ接合（junction）であることを特徴とする請求項４に記載のイメージセンサ。
【請求項８】
前記電気接合領域と前記配線の間に形成された第１導電型連結領域を更に含むことを特徴とする請求項４に記載のイメージセンサ。
【請求項９】
前記第１導電型連結領域は、前記電気接合領域の上部に前記配線と電気的に連結されて形成された第１導電型連結領域であることを特徴とする請求項８に記載のイメージセンサ。
【請求項１０】
前記第１導電型連結領域は、前記電気接合領域の一側に前記配線と電気的に連結されて形成された第１導電型連結領域であることを特徴とする請求項８に記載のイメージセンサ。
【請求項１１】
第１基板にリードアウト回路を形成する段階と、
前記第１基板上に層間絶縁層を形成する段階と、
前記層間絶縁層上に前記リードアウト回路と電気的に連結される配線を形成する段階と、
前記配線上にイメージ感知部を形成する段階と、
を含み、
前記配線を形成する段階は、下部バリアー層の下に窒化膜バリアー層を形成する段階を含むことを特徴とするイメージセンサの製造方法。
【請求項１２】
前記配線を形成する段階は、
窒化膜バリアー層を形成する段階と、
前記窒化膜バリアー層を貫通するコンタクトプラグを形成する段階と、
前記コンタクトプラグと窒化膜バリアー層上に下部バリアー層を形成する段階と、
前記下部バリアー層上にメタルを形成する段階と、
前記メタル上に上部バリアー層を形成する段階と、
を含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１３】
前記窒化膜バリアー層はＳｉＮ層であり、前記下部バリアー層はＴｉ層及びＴｉＮ層を含むことを特徴とする請求項１１または１２に記載のイメージセンサの製造方法。
【請求項１４】
前記第１基板に前記リードアウト回路と電気的に連結される電気接合領域を形成する段階を更に含むことを特徴とする請求項１１から１３のいずれか一項に記載のイメージセンサの製造方法。
【請求項１５】
前記電気接合領域を形成する段階は、
前記第１基板に第１導電型イオン注入領域を形成する段階と、
前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階と、
を含むことを特徴とする請求項１４に記載のイメージセンサの製造方法。
【請求項１６】
前記電気接合領域は、ＰＮ接合であることを特徴とする請求項１４に記載のイメージセンサの製造方法。
【請求項１７】
前記電気接合領域と前記配線の間に第１導電型連結領域を形成する段階を更に含むことを特徴とする請求項１４に記載のイメージセンサの製造方法。
【請求項１８】
前記第１導電型連結領域は、前記電気接合領域の上部に前記配線と電気的に連結されて形成されることを特徴とする請求項１７に記載のイメージセンサの製造方法。
【請求項１９】
前記第１導電型連結領域は、前記電気接合領域の一側に前記配線と電気的に連結されて形成されることを特徴とする請求項１７に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサは、光学的映像を電気信号に変換させる半導体素子として、ＣＣＤイメージセンサとＣＭＯＳイメージセンサに分けられる。
【０００３】
従来の技術では、基板にフォトダイオードをイオン注入方式で形成させる。ところが、チップサイズ増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少することによって、受光部の面積が縮小し、画像特性（Image Quality）が低下する傾向を見せている。
【０００４】
また、受光部面積が縮小した分ほどの積層高さの減少が成されず、エアリーディスクと呼ばれる光の回折現象により、受光部に入射されるフォトンの数も減少する傾向を見せている。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着、またはウェハ対ウェハの直接接合（Wafer-to-Wafer Bonding）などの方法でリードアウト回路をシリコン基板に形成させ、フォトダイオードはリードアウト回路上部に形成させる試み（以下「３次元イメージセンサ」と称する）がなされている。
【０００６】
一方、従来技術によれば、フォトダイオードとリードアウト回路は配線（Metal Line）を介在して連結されるが、配線の汚染（Corrosion）の防止などの安定したメタル構造を形成するためにバリアー層（Barrier Metal）を用いている。例えば、Ｔｉ/ＴｉＮ構造を用いた場合、境界面においてＴｉＡｌ３が形成されるが、下部バリアー層のＴｉは完全に反応できずＴｉ状態で残り、拡散によりＩＭＤに広がって暗電流のソースとして作用することになる。これは、下部Ｔｉの厚さを増加させるほど暗電流が増加するという実験結果より分っている。したがって、Ｔｉの厚さを増やすことは、暗電流発生の解決策にはならない。
【０００７】
また、従来技術によれば、トランスファトランジスタ両端のソース及びドレーン共に高濃度のＮ型にドーピングされているので、チャージシェアリングが発生するような問題がある。チャージシェアリングが発生すれば、出力画像の感度を低下させ、画像エラーを発生させるなどといった問題を起こす。
【０００８】
また、従来技術によれば、フォトダイオードとリードアウト回路の間に、フォトチャージ（光電荷/Photo Charge）が円滑に移動することができず、暗電流、サチュレーション及び感度低下が発生している。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明はＴｉの拡散を防止して、暗電流を防止できるイメージセンサ及びその製造方法を提供する。
【００１０】
また、本発明はフィルファクターを高め、かつチャージシェアリングが発生しないイメージセンサ及びその製造方法を提供する。
【００１１】
また、本発明はフォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、セチュレーション及び感度低下を防止できるイメージセンサ及びその製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明によるイメージセンサは第１基板に形成されたリードアウト回路と、前記第１基板上に形成された層間絶縁層と、前記層間絶縁層上に前記リードアウト回路と電気的に連結されて形成された配線と、前記配線上に形成されたイメージ感知部を含み、前記配線は、下部バリアー層の下に形成された窒化膜バリアー層を含むことを特徴とする。
【００１３】
また、本発明によるイメージセンサの製造方法は第１基板にリードアウト回路を形成する段階と、前記第１基板上に層間絶縁層を形成する段階と、前記層間絶縁層上に前記リードアウト回路と電気的に連結される配線を形成する段階と、前記配線上にイメージ感知部を形成する段階を含み、前記配線を形成する段階は、下部バリアー層の下に窒化膜バリアー層を形成する段階を含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、Ｔｉの拡散を防止することで暗電流を防止し、フィルファクターを高め、かつチャージシェアリングが発生しないイメージセンサ及びその製造方法を提供することができる。
【００１５】
また、本発明によれば、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、セチュレーション及び感度低下を防止できるイメージセンサ及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施例によるイメージセンサの断面図である。
【図２】第１実施例によるイメージセンサの製造方法の工程断面図である。
【図３】第１実施例によるイメージセンサの製造方法の工程断面図である。
【図４】第１実施例によるイメージセンサの製造方法の工程断面図である。
【図５】第１実施例によるイメージセンサの製造方法の工程断面図である。
【図６】第２実施例によるイメージセンサの断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明によるイメージセンサ及びその製造方法を添付された図面を参照しながら説明する。
【００１８】
（第１実施例）
図１は第１実施例によるイメージセンサの断面図である。
【００１９】
第１実施例によるイメージセンサは第１基板１００に形成されたリードアウト回路１２０と、前記第１基板１００上に形成された層間絶縁層１６０と、前記層間絶縁層１６０上に前記リードアウト回路１２０と電気的に連結されて形成された配線１５０と、前記配線１５０上に形成されたイメージ感知部２１０を含み、前記配線１５０は、下部バリアー層の下に形成された窒化膜バリアー層１５３ｎを含むことを特徴とする。
【００２０】
前記イメージ感知部２１０はフォトダイオードからなることができるが、これに限定されず、フォトゲート、フォトダイオードとフォトゲートの結合形態などからなることができる。一方、実施例はフォトダイオードが結晶型半導体層に形成されたものを例にしているが、これに限定されず、非晶質半導体層に形成されたものを含む。
【００２１】
図１の図面符号において、説明されてない図面符号は、以下、製造方法にて後述される。
【００２２】
以下、図２乃至図５を参照して、第１実施例によるイメージセンサの製造方法を説明する。
【００２３】
まず、図２のように配線１５０とリードアウト回路１２０が形成された第１基板１００を準備する。例えば、第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義し、前記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、フローティングディフュージョン１３１、前記各トランジスタに対するソース及びドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。また、本発明によればノイズ除去回路（図示せず）をされに形成して、感度を向上させることができる。
【００２４】
前記第１基板１００にリードアウト回路１２０を形成する段階は、前記第１基板１００に電気接合領域１４０を形成する段階、及び前記電気接合領域１４０上部に前記配線１５０と連結される第１導電型連結領域１４７を形成する段階を含むことができる。
【００２５】
例えば、前記電気接合領域１４０は、ＰＮ接合１４０からなることができるが、これに限定されるのではない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮ接合１４０は、図２のように、Ｐ０１４５/Ｎ−１４３/Ｐ−１４１接合からなることができるが、これに限定されるのではない。前記第１基板１００は、第２導電型に導電されてなることができるが、これに限定されるのではない。
【００２６】
本発明によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング（full dumping）が可能になれる。これによって、フォトダイオードで発生したフォトチャージがフローティングディフュージョン領域にダンピングされ、出力画像の感度を高めることができる。
【００２７】
すなわち、実施例は図２のように、リードアウト回路１２０が形成された第１基板１００に電気接合領域１４０を形成することで、トランスファトランジスタ１２１両端のソース及びドレーンの間に電圧差があるようにし、フォトチャージの完全なダンピングが可能になれる。
【００２８】
以下、実施例のフォトチャージのダンピング構造について具体的に説明する。
【００２９】
実施例において、Ｎ+接合であるフローティングディフュージョン１３１ノードと違って、電気接合領域１４０であるＰＮＰ接合１４０は、印加電圧が完全に伝達されず一定の電圧でピンチオフになる。この電圧をピニング電圧（Pinning Voltage）といい、ピニング電圧は、Ｐ０１４５及びＮ−１４３のドーピング濃度に依存する。
【００３０】
具体的に、フォトダイオード２１０より生成された電子は、ＰＮＰ接合１４０に移動して、トランスファトランジスタ１２１がオンの時、フローティングディフュージョン１３１ノードに伝達されて電圧に変換される。
【００３１】
Ｐ０/Ｎ-/Ｐ-接合１４０の最大電圧値はピニング電圧になり、フローティングディフュージョン１３１ノードの最大電圧値は、Ｖｄｄ-Ｒｘ Ｖｔｈになるので、トランスファトランジスタ１２１両端間の電圧差によってチャージシェアリングがおこらず、チップ上部のフォトダイオード２１０で発生した電子がフローティングディフュージョン１３１ノードに完全にダンピングされることができる。
【００３２】
すなわち、実施例において、第１基板１００であるシリコン基板に、Ｎ+/Ｐウェル接合ではないＰ０/Ｎ-/Ｐウェル接合を形成させた理由は、４-Ｔr ＡＰＳリセット動作時、Ｐ０/Ｎ-/Ｐウェル接合のＮ-１４３に+電圧が印加され、Ｐ０１４５及びＰウェル１４１には接地電圧が印加されるので、一定の電圧以上ではＰ０/Ｎ-/Ｐウェル二重接合がバイポーラ接合トランジスタ（ＢＪＴ）構造の場合のようにピンチオフが発生するようになり、これをピニング電圧と呼ぶ。したがって、トランスファトランジスタ１２１両端のソース及びドレーン間に電圧差が発生し、トランスファトランジスタのオン/オフの動作時、フォトチャージがＮ-ウェルからトランスファトランジスタを通じてフローティングディフュージョンに完全にダンピングされることでチャージシェアリングを防止することができる。
【００３３】
よって、従来技術のように、単純にフォトダイオードがＮ+接合に連結された場合と違い、本発明によればサチュレーション及び感度の低下などの問題を防止することができる。
【００３４】
また、本発明によれば、フォトダイオードとリードアウト回路の間に第１導電型連結領域１４７を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーションの低下及び感度の低下を防止することができる。
【００３５】
このためには、第１実施例は、Ｐ０/Ｎ-/Ｐ-接合１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７として、Ｎ+ドーピング領域を形成することができる。前記Ｎ+領域１４７は、前記Ｐ０１４５を貫通してＮ-１４３に接触するように形成することができる。
【００３６】
一方、このような第１導電型連結領域１４７が漏出源（Leakage Source）になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、本発明は、第１メタルコンタクト１５１ａのエッチング後にプラグインプラント（Plug Implant）を行うことができるが、これに限定されるのではない。例えば、イオン注入パターン（図示せず）を形成して、これをイオン注入マスクとして第１導電型連結領域１４７を形成することもできる。
【００３７】
すなわち、第１実施例のように、コンタクト形成部にのみ局所的にＮ+ドーピングを施したのは、暗信号を最小化しながらオーミックコンタクトの形成を円滑にさせるためである。従来技術のように、トランスファトランジスタソース部全体をＮ+ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。
【００３８】
続いて、前記第１基板１００上に層間絶縁層１６０を形成し、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３、第４メタルコンタクト１５４ａを含むことができるが、これに限定されるのではない。
【００３９】
以下、図３〜図４を参照しながら、下部バリアー層の下に形成された窒化膜バリアー層１５３ｎを含む第３メタル１５３の形成方法を詳しく説明する。第３メタル１５３の形成方法は、第１メタル１５１、第２メタル１５２等にも適用が可能である。
【００４０】
まず、第１基板１００上に第１メタル１５１、第２メタル１５２等を形成して、第１層間絶縁層１６０ａを形成する。
【００４１】
続いて、前記第１層間絶縁層１６０ａ上に窒化膜バリアー層１５３ｎを形成する。例えば、ＳｉＮ層を形成することができるが、これに限定されるのではない。
【００４２】
続いて、ビアホール形成工程を行い、前記窒化膜バリアー層１５３ｎを貫通する第３メタルコンタクト１５３ａを形成する。
【００４３】
次に、図４のように下部バリアー層１５３ｐ、１５３ｑ、第３メタル１５３ｍ、上部バリアー層１５３ｒ、１５３ｓを形成することができる。例えば、Ｔｉ１５３ｐ、ＴｉＮ１５３ｑより下部バリアー層を、その上にＡｌより第３メタル１５３ｍを、第３メタル１５３上にＴｉ１５３ｒ、ＴｉＮ１５３ｓより上部バリアー層を形成することができる。
【００４４】
その後、メタルパターニングした後、前記上部バリアー層１５３ｓ、１５３ｒ、第３メタル１５３ｍ、下部バリアー層１５３ｑ、１５３ｐを順次に一部をエッチングして第３メタル１５３を形成することができる。
【００４５】
この時、窒化膜バリアー層１５３ｎに対するオーバーエッチングを行い、ピクセル間の窒化膜バリアー層１５３ｎを分離することができる。
【００４６】
以後、エッチングされた空間に第２層間絶縁層１６０ｂを形成し、前記上部バリアー層１５３ｒ、１５３ｓの上側を露出するビアホール形成工程の後、第４メタルコンタクト１５４ａを形成することができる。
【００４７】
本発明によれば、窒化膜バリアー層を形成することによってＴｉの拡散を防止して、暗電流を防止し、層間絶縁層の金属汚染を防止して、感度を改善することができる。
【００４８】
次に、図５のように前記配線１５０上にイメージ感知部２１０を形成する。
【００４９】
例えば、前記イメージ感知部２１０は第２基板（図示せず）の結晶型半導体層に形成されたフォトダイオードからなることができる。例えば、前記イメージ感知部２１０は高濃度の第１導電型伝導層２１２、第１導電型伝導層２１４、第２導電型伝導層２１６を含むことができるが、これに限定されるのではない。本発明によれば、前記第１導電型伝導層２１４の厚さが前記第２導電型伝導層２１６の厚さより厚く形成されることによって、電荷貯蔵容量を増加させることができる。すなわち、Ｎ-層２１４をより厚く形成して面積を拡張させることによって、光電子を含有できるキャパシティーを向上させることができる。
【００５０】
次に、前記イメージ感知部２１０と配線１５０が対応するようにボンディングした後、イメージ感知部２１０を残し、第２基板を除去することができる。
【００５１】
その後、前記イメージ感知部２１０をピクセル毎に分離するエッチング工程を行い、ピクセル間絶縁層（図示せず）よりピクセル間エッチングされた部分を埋めてピクセル毎に分離することができる。以後、上部電極（図示せず）、カラーフィルタ（図示せず）等を形成する工程を行うことができる。
【００５２】
（第２実施例）
図６は第２実施例によるイメージセンサの断面図で、リードアウト回路１２０、電気接合領域１４０、配線１５０が形成された第１基板の詳細図である。
【００５３】
第２実施例によるイメージセンサは第１基板１００に形成されたリードアウト回路１２０と、前記第１基板１００上に形成された層間絶縁層１６０と、前記層間絶縁層１６０上に前記リードアウト回路１２０と電気的に連結されて形成された配線１５０と、前記配線１５０上に形成されたイメージ感知部２１０を含む。前記配線１５０は、下部バリアー層の下に形成された窒化膜バリアー層１５３ｎを含むことができる。
【００５４】
第２実施例は前記第１実施例の技術的な特徴を採用することができる。
【００５５】
一方、第２実施例は第１実施例と違い、電気接合領域１４０の一側に第１導電型連結領域１４８が形成された例である。
【００５６】
実施例によれば、 Ｐ０/Ｎ-/Ｐ-接合１４０にオーミックコンタクトのためのＮ+連結領域１４８を形成することができるが、この時、Ｎ+連結領域１４８及び第１メタルコンタクト１５１ａの形成工程において、漏出源が発生することがある。即ち、Ｐ０/Ｎ-/Ｐ-接合１４０に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがある。このような電場内部で、コンタクトの形成工程中に発生する結晶欠陥は漏出源になる。
【００５７】
また、Ｎ+連結領域１４８をＰ０/Ｎ-/Ｐ-接合１４０表面に形成させる場合、Ｎ+/Ｐ０接合１４８/１４５によるＥ-Ｆｉｅｌｄが加わるので、これもまた漏出源になることがある。
【００５８】
よって、第２実施例は、Ｐ０層にドーピングされず、Ｎ+連結領域１４８より構成されたアクティブ領域に第１メタルコンタクト１５１ａを形成し、これをＮ-接合１４３と連結させるレイアウトを提示する。
【００５９】
第２実施例によれば、基板表面のＥ-Ｆｉｅｌｄが発生しなくなり、これは３次元集積（３-Ｄ Integrated）ＣＩＳの暗電流減少に寄与することができる。
【符号の説明】
【００６０】
１００  第１基板
１１０  素子分離膜
１２０  リードアウト回路
１３０  イオン注入領域
１４０  電気接合領域
１５０  配線
１６０  層間絶縁層
２１０  イメージ感知部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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