(57)【要約】【課題】  別の不具合を発生させることなく、高耐圧素子の耐圧を向上でき、かつ、低耐圧素子の動作速度を増加できる半導体装置およびその製造方法を提供すること。【解決手段】  半導体装置１の製造工程において、ポリシリコン膜３１上に、開口３２を有し、高耐圧素子領域７における高耐圧素子用ゲート電極１１が形成される領域を覆うレジストマスク３３を形成する。そして、ポリシリコン膜３１を突き抜け、さらにシリコン基板２の表面からポリシリコン膜３１の厚さよりも深い位置まで達するエネルギーでＮ型不純物を注入する。これにより、シリコン基板２内にＮ型不純物を拡散させて高耐圧側低濃度ドレイン領域１７を形成する。そして、レジストマスク３３をポリシリコン膜３１のエッチングのためのマスクとして残存させたまま、開口３２から露出するポリシリコン膜３１をエッチングにより除去することにより、高耐圧素子用ゲート電極１１を形成する。【選択図】図３Ｆ
2010067748.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に形成された素子分離領域により分離される高耐圧素子および前記高耐圧素子よりも耐圧の低い低耐圧素子を備える半導体装置の製造方法であって、
前記半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極の材料からなる電極材料層を形成する工程と、
前記電極材料層上に、前記高耐圧素子が形成される高耐圧素子領域内の所定領域と対向する開口を有し、平面視で前記高耐圧素子領域内における前記所定領域以外の領域および前記低耐圧素子が形成される低耐圧素子領域の全域を覆うマスクパターンを形成する工程と、
前記開口を介して前記半導体層に不純物を注入し、当該不純物を前記半導体層中に拡散させることにより、前記高耐圧素子領域に低濃度拡散領域を形成する工程と、
前記電極材料層における前記開口から露出する部分を除去することにより、前記高耐圧素子領域上に高耐圧素子用ゲート電極を形成する工程と、
前記高耐圧素子用ゲート電極の形成後に、前記低耐圧素子領域上に残存する前記電極材料層を選択的に除去することにより、前記低耐圧素子領域上に低耐圧素子用ゲート電極を形成する工程と、
前記高耐圧素子用ゲート電極および前記低耐圧素子用ゲート電極をマスクとして、前記半導体層に前記低濃度拡散領域よりも不純物を高濃度に注入し、前記低濃度拡散領域および前記低耐圧素子領域にそれぞれ高濃度拡散領域および低耐圧側ドレイン領域を自己整合的に形成する工程とを含む、半導体装置の製造方法。
【請求項２】
半導体層に形成された素子分離領域により分離される高耐圧素子および前記高耐圧素子よりも耐圧の低い低耐圧素子を備える半導体装置であって、
前記半導体層の表面に形成されるゲート絶縁膜と、
前記高耐圧素子が形成される高耐圧素子領域において、前記ゲート絶縁膜上に形成される高耐圧素子用ゲート電極と、
前記高耐圧素子領域において、前記ゲート電極に対向するチャネル領域と隣接し、前記高耐圧素子用ゲート電極の厚さよりも大きい深さを有する低濃度拡散領域と、
前記低濃度拡散領域の表層部に、前記高耐圧素子用ゲート電極に対して自己整合的に形成される高濃度拡散領域とを含む、半導体装置。
【請求項３】
前記低耐圧素子が形成される低耐圧素子領域において、前記ゲート絶縁膜上に形成される低耐圧素子用ゲート電極と、
前記低耐圧素子領域において、前記低耐圧素子用ゲート電極に対して自己整合的に形成される低耐圧側ドレイン領域とを含み、
前記高耐圧素子用ゲート電極と前記低耐圧素子用ゲート電極とが同じ厚さを有し、
前記高濃度拡散領域と前記低耐圧側ドレイン領域とが同じ深さを有している、請求項２に記載の半導体装置。
【請求項４】
前記低濃度拡散領域の深さが２００ｎｍ以上である、請求項２または３に記載の半導体装置。
【請求項５】
前記高耐圧素子用ゲート電極の厚さが１３５ｎｍ以下である、請求項２〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧の異なる複数種類の半導体素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、液晶表示パネルの駆動回路（ドライバＩＣ）やフラッシュメモリなどのメモリ制御のための制御回路（メモリＩＣ）を有する半導体装置は、半導体基板上に耐圧の異なる複数種類のトランジスタ素子（典型的には、高耐圧素子および低耐圧素子）を搭載して構成される場合がある。
そして、近年では、高耐圧素子の耐圧を向上させるべく、半導体基板に不純物を二重に拡散させることにより、二重拡散ドレイン（ＤＤＤ：Double Diffused Drain）構造を有する高耐圧素子を作製することが進められている。
【０００３】
図４Ａ〜図４Ｎは、耐圧の異なる複数種類の半導体素子を有する従来の半導体装置の製造方法を説明するための模式的な断面図である。
従来の半導体装置を製造するには、まず、図４Ａに示すように、ＰまたはＮ型のシリコン基板５０の表層部に、エッチングにより、トレンチ５１が形成される。そして、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより、シリコン基板５０の表面に酸化シリコン膜が形成された後、トレンチ５１外の酸化シリコン膜が除去されることにより、トレンチ５１内に酸化シリコン５２が埋め込まれる。これにより、シリコン基板５０には、トレンチ５１により絶縁分離された高耐圧素子領域５３および低耐圧素子領域５４が形成される。
【０００４】
次いで、高耐圧素子領域５３および低耐圧素子領域５４に対して、Ｐ型不純物が注入されることにより、図４Ａに示すように、高耐圧側ウェル領域５５および低耐圧側ウェル領域５６が形成される。
次に、シリコン基板５０の表面が熱酸化されることにより、図４Ｂに示すように、シリコン基板５０の表面全域に酸化シリコン膜５７が形成される。
【０００５】
次いで、酸化シリコン膜５７上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図４Ｃに示すように、高耐圧素子領域５３上の酸化シリコン膜５７を覆うレジストマスク５９が形成される。そして、このレジストマスク５９から露出する低耐圧素子領域５４上の酸化シリコン膜５７がエッチングにより除去される。
そして、レジストマスク５９が除去された後、シリコン基板５０の表面が熱酸化されることにより、図４Ｄに示すように、低耐圧素子領域５４の表面全域に、酸化シリコン膜５７よりも薄い酸化シリコン膜６０が形成される。
【０００６】
次に、図４Ｅに示すように、シリコン基板５０上に、ポリシリコン膜６１（たとえば、厚さ＝１３５ｎｍ）が堆積される。
次いで、ポリシリコン膜６１上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図４Ｆに示すように、高耐圧素子領域５３および低耐圧素子領域５４それぞれの紙面左右方向における中央部上のポリシリコン膜６１を覆うレジストマスク６２が形成される。
【０００７】
そして、このレジストマスク６２から露出するポリシリコン膜６１がエッチングにより除去される。これにより、図４Ｇに示すように、高耐圧素子領域５３上および低耐圧素子領域５４上に、それぞれ高耐圧素子用ゲート電極６３および低耐圧素子用ゲート電極６４が同時に形成される。
次いで、シリコン基板５０上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図４Ｈに示すように、低耐圧素子領域５４全域を覆うレジストマスク６５が形成される。
【０００８】
次いで、このレジストマスク６５から露出する高耐圧素子領域５３に対して、Ｎ型不純物が注入（たとえば、ドーズ量＝５×１０１３ｃｍ−２  注入エネルギー＝４０ｋｅＶ）される。これにより、図４Ｉに示すように、高耐圧素子領域５３の表層部に、高耐圧素子用ゲート電極６３の厚さとほぼ同じ深さを有するＮ−型の低濃度拡散領域６６（たとえば、深さ＝１３５ｎｍ）が形成される。低濃度拡散領域６６は、紙面左右方向において高耐圧素子用ゲート電極６３の両側それぞれに形成される。
【０００９】
そして、レジストマスク６５が除去された後、図４Ｊに示すように、高耐圧素子領域５３全域を覆うレジストマスク５８が形成される。そして、このレジストマスク５８から露出するシリコン基板５０に対して、Ｎ型不純物が注入（たとえば、ドーズ量＝５×１０１４ｃｍ−２  注入エネルギー＝２０ｋｅＶ）される。これにより、図４Ｋに示すように、低耐圧素子領域５４の表層部に、Ｎ−型の低濃度拡散領域６７が形成される。低濃度拡散領域６７は、紙面左右方向において低耐圧素子用ゲート電極６４の両側それぞれに形成される。その後、レジストマスク５８が除去される。
【００１０】
次に、ＣＶＤ法などにより、シリコン基板５０上に酸化シリコン膜が堆積され、堆積された酸化シリコン膜がエッチバックされることにより、図４Ｌに示すように、高耐圧素子用ゲート電極６３および低耐圧素子用ゲート電極６４それぞれの側壁に、サイドウォール６８が形成される。
サイドウォール６８の形成後、図４Ｍに示すように、シリコン基板５０に対して、Ｎ型不純物が注入（たとえば、ドーズ量＝２×１０１５ｃｍ−２  注入エネルギー＝２５ｋｅＶ）される。
【００１１】
Ｎ型不純物の注入により、高耐圧素子領域５３においては、図４Ｎに示すように、低濃度拡散領域６６の表層部に、サイドウォール６８に対して自己整合的にＮ＋型の高濃度拡散領域６９が形成される。高耐圧素子用ゲート電極６３の両側の低濃度拡散領域６６それぞれに高濃度拡散領域６９が形成されることにより、高耐圧素子領域５３には、Ｎ型不純物が二重に拡散した構造（低濃度拡散領域６６および高濃度拡散領域６９）を有する１対の高耐圧側ドレイン領域７０および高耐圧側ソース領域７１が形成される。
【００１２】
一方、低耐圧素子領域５４においては、図４Ｎに示すように、低濃度拡散領域６７を貫通し、サイドウォール６８に対して自己整合的にＮ＋型の高濃度拡散領域７２が形成される。低耐圧素子用ゲート電極６４の両側の低濃度拡散領域６７それぞれに高濃度拡散領域７２が形成されることにより、低耐圧素子領域５４には、Ｎ型不純物が二重に拡散した構造（低濃度拡散領域６７および高濃度拡散領域７２）を有する１対の低耐圧側ドレイン領域７３および低耐圧側ソース領域７４が形成される。
【００１３】
以上の工程を経ることにより、高耐圧素子７５および低耐圧素子７６を有する半導体装置７７が得られる。なお、上記の説明において、半導体装置７７に備えられるドレイン電極、ソース電極および層間絶縁膜などの形成方法および構成については省略している。
【特許文献１】特開２００４−６８９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年の集積回路の動作電圧の高電圧化（たとえば、９．６Ｖ程度）に伴い、高耐圧素子の耐圧のさらなる向上が期待されている。高耐圧素子の耐圧は、低濃度拡散領域６６の深さが深いほど大きくなるため、低濃度拡散領域６６の深さは、より深い方が好ましい。そこで、図４Ｈに示す工程において、高耐圧素子領域５３に対するＮ型不純物の注入エネルギーを増加させて、高耐圧素子領域５３の表面から深い位置までＮ型不純物を注入することにより、低濃度拡散領域６６よりも深い低濃度拡散領域（たとえば、深さ＝２００ｎｍ以上）を形成することが考えられる。
【００１５】
しかし、深い低濃度拡散領域を形成するために必要なエネルギー（たとえば、８０ｅＶ）でＮ型不純物が入射されると、不純物が高耐圧素子用ゲート電極６３を突き抜け、酸化シリコン膜５７や高耐圧側ウェル領域５５における高耐圧素子用ゲート電極６３に対向する部分（つまり、チャネル部分）に注入されてしまう。そして、酸化シリコン膜５７にＮ型不純物が注入されると、高耐圧素子７５の閾値電圧などの特性が不安定になるおそれがある。また、チャネル部分にＮ型不純物が注入されると、高耐圧素子７５がディプレッション化（ノーマリオン化）するおそれがある。そのため、高耐圧素子用ゲート電極６３を厚化して、高耐圧素子用ゲート電極６３に対するＮ型不純物の突き抜けを防止することが検討される。
【００１６】
その一方で、集積回路の論理演算の高速化が要求されている。論理演算の高速化は、たとえば、低耐圧素子用ゲート電極６４の厚さを薄くして低耐圧素子７６の動作速度を向上させることにより実現される。そのため、低耐圧素子用ゲート電極６４の厚さは、より薄い方が好ましい。そこで、図４Ｅに示す工程において、ポリシリコン膜６１よりも薄いポリシリコン膜を形成して、低耐圧素子用ゲート電極６４よりも薄い低耐圧素子用ゲート電極を形成することが検討される。
【００１７】
しかし、ポリシリコン膜の厚さは、低耐圧素子用ゲート電極の厚さを決定するだけではなく、低耐圧素子用ゲート電極と同一のポリシリコン膜を用いて形成される高耐圧素子用ゲート電極の厚さも決定する因子である。したがって、低耐圧素子用ゲート電極を薄化すると、それに伴って高耐圧素子用ゲート電極も薄化する。その結果、低耐圧素子の動作速度の向上が期待される一方、高耐圧素子用ゲート電極６３に対する不純物の突き抜けなどの問題が一層顕在化する。
【００１８】
つまり、上記のような方策では、低耐圧素子の動作速度の向上と高耐圧素子の耐圧の向上とを両立させることが困難である。
そこで、たとえば、下記１）〜３）の方策が検討される。
１）高耐圧素子用ゲート電極６３と低耐圧素子用ゲート電極６４とを、異なる厚さのポリシリコン膜を用いて形成することにより、高耐圧素子用ゲート電極６３を厚化させる一方、低耐圧素子用ゲート電極６４を薄化させることが検討される。しかし、ポリシリコン膜の堆積工程およびパターニング工程がそれぞれ２工程必要になり、製造工程全体としての工程数が増加するため、製造効率が低下する。
【００１９】
２）高耐圧素子用ゲート電極６３を突き抜けない程度の低エネルギーで、高耐圧素子領域５３に対してＮ型不純物を浅く注入し、その後、ＲＴＡ（Rapid Thermal Anneal）などの熱処理により不純物を深くまで拡散させて、高耐圧素子領域５３に深い低濃度拡散領域を形成することが検討される。しかし、ＲＴＡなどの余分な熱処理工程が追加されることにより、低耐圧側ウェル領域５６の不純物濃度プロファイルが崩れ、ゲート閾値電圧の制御が困難になる。具体的には、ゲート閾値電圧の制御性向上のために相対的に高濃度にされた低耐圧側ウェル領域５６のチャネル部分の最表面と、キャリヤ移動度向上のために相対的に低濃度にされた低耐圧側ウェル領域５６のチャネル部分の深さ方向中間部との濃度差が縮まり、その結果、ゲート閾値電圧の制御が困難になる。
【００２０】
３）高耐圧素子領域５３に対する不純物の注入に先立って、高耐圧素子用ゲート電極６３上にレジストマスクを形成することにより、不純物の注入時、そのレジストマスクにより高耐圧素子用ゲート電極６３に対する不純物の突き抜けを防止することが検討される。しかし、高耐圧素子用ゲート電極６３に対するレジストマスクのはみ出し量（重ね合わせマージン）により、低濃度拡散領域６６を高耐圧素子用ゲート電極６３に対して自己整合的に形成することが困難になる。レジストマスクの重ね合わせマージンの大きさにより高耐圧素子用ゲート電極６３に対する低濃度拡散領域６６の重ね合わせ精度が異なるので、高耐圧素子７５のトラジスタ特性にばらつきが生じる。
【００２１】
このように、１）〜３）の方策では、低耐圧素子の動作速度の向上および高耐圧素子の耐圧の向上の両立の実現が期待されるものの、別の不具合が発生する。
本発明の目的は、別の不具合を発生させることなく、高耐圧素子の耐圧を向上させることができ、かつ、低耐圧素子の動作速度を増加させることのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
上記目的を達成するための請求項１記載の発明は、半導体層に形成された素子分離領域により分離される高耐圧素子および前記高耐圧素子よりも耐圧の低い低耐圧素子を備える半導体装置の製造方法であって、前記半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極の材料からなる電極材料層を形成する工程と、前記電極材料層上に、前記高耐圧素子が形成される高耐圧素子領域内の所定領域と対向する開口を有し、平面視で前記高耐圧素子領域内における前記所定領域以外の領域および前記低耐圧素子が形成される低耐圧素子領域の全域を覆うマスクパターンを形成する工程と、前記開口を介して前記半導体層に不純物を注入し、当該不純物を前記半導体層中に拡散させることにより、前記高耐圧素子領域に低濃度拡散領域を形成する工程と、前記電極材料層における前記開口から露出する部分を除去することにより、前記高耐圧素子領域上に高耐圧素子用ゲート電極を形成する工程と、前記高耐圧素子用ゲート電極の形成後に、前記低耐圧素子領域上に残存する前記電極材料層を選択的に除去することにより、前記低耐圧素子領域上に低耐圧素子用ゲート電極を形成する工程と、前記高耐圧素子用ゲート電極および前記低耐圧素子用ゲート電極をマスクとして、前記半導体層に前記低濃度拡散領域よりも不純物を高濃度に注入し、前記低濃度拡散領域および前記低耐圧素子領域にそれぞれ高濃度拡散領域および低耐圧側ドレイン領域を自己整合的に形成する工程とを含む、半導体装置の製造方法である。
【００２３】
また、請求項２に記載の発明は、半導体層に形成された素子分離領域により分離される高耐圧素子および前記高耐圧素子よりも耐圧の低い低耐圧素子を備える半導体装置であって、前記半導体層の表面に形成されるゲート絶縁膜と、前記高耐圧素子が形成される高耐圧素子領域において、前記ゲート絶縁膜上に形成される高耐圧素子用ゲート電極と、前記高耐圧素子領域において、前記ゲート電極に対向するチャネル領域と隣接し、前記高耐圧素子用ゲート電極の厚さよりも大きい深さを有する低濃度拡散領域と、前記低濃度拡散領域の表層部に、前記高耐圧素子用ゲート電極に対して自己整合的に形成される高濃度拡散領域とを含む、半導体装置である。
【００２４】
この請求項２に記載の半導体装置は、請求項１に記載の製造方法により作製することができる。
半導体装置の製造方法では、ゲート絶縁膜上に電極材料層が形成され、この電極材料層上に、高耐圧素子領域内の所定領域以外の領域および低耐圧素子領域の全域を覆うマスクパターンが形成される。そして、電極材料層をマスクパターンにより覆った状態で、マスクパターンの開口を介して半導体層に不純物が注入され、半導体層中に不純物が拡散することにより、高耐圧素子領域に低濃度拡散領域が形成される。
【００２５】
低濃度拡散領域形成後、電極材料層におけるマスクパターンの開口から露出する部分が除去されることにより、高耐圧素子用ゲート電極が形成される。つまり、高耐圧素子領域においてマスクパターンにより覆われていた部分が、除去されずに高耐圧素子ゲート電極として形成される。その後は、低耐圧素子領域上に残存する電極材料層が選択的に除去されて、低耐圧素子用ゲート電極が形成される。
【００２６】
そして、高耐圧素子用ゲート電極および低耐圧素子用ゲート電極をマスクとして、半導体層に低濃度拡散領域よりも不純物が高濃度に注入される。これにより、高濃度拡散領域および低耐圧側ドレイン領域が、高耐圧素子用ゲート電極および低耐圧素子用ゲート電極それぞれに対して、自己整合的に形成される。こうして、高耐圧素子領域には、低濃度拡散領域および高濃度拡散領域からなる二重拡散ドレイン（ＤＤＤ：Double Diffused Drain）構造を有するドレイン領域が形成される。
【００２７】
電極材料層における高耐圧素子用ゲート電極になる部分以外の部分は、低濃度拡散領域の形成のための不純物注入時、マスクパターンの開口から露出している。そのため、電極材料層（たとえば、厚さＴ１０）を突き抜け、さらに半導体層における電極材料層の厚さよりも深い位置（たとえば、深さＤ１０）まで達するために必要なエネルギーで不純物を注入することにより、高耐圧素子用ゲート電極の厚さよりも大きい深さを有する低濃度拡散領域を形成することができる。このように、低濃度拡散領域の深さを大きくすることにより、高耐圧素子の耐圧を向上させることができる。
【００２８】
一方、電極材料層における高耐圧素子用ゲート電極になる部分は、不純物注入時、マスクパターン（たとえば、厚さＴ２０）により覆われている。そのため、当該部分に対向するゲート絶縁膜上の層は、マスクパターンの厚さＴ２０分嵩増しされた層となる。したがって、深さＤ１０に達するエネルギーで不純物が入射されても、電極材料層に対する不純物の突き抜けを阻止することができる。その結果、高耐圧素子用ゲート絶縁膜内および／または半導体層における高耐圧素子用ゲート電極に対向する部分（チャネル部分）への不純物の注入を防止することができる。
【００２９】
そして、このような不純物の突き抜け防止は、電極材料層の厚さＴ１０が薄くても、マスクパターンの厚さＴ２０を厚くすることにより達成できる。そのため、電極材料層の厚さＴ１０を適当に薄くし、それに合わせてマスクパターンの厚さＴ２０を設計することにより、電極材料層に対する不純物の突き抜けを防止しながら、低耐圧素子の動作速度を向上させることができる。つまり、低耐圧素子の動作速度の向上と高耐圧素子の耐圧の向上とを両立させることができる。
【００３０】
また、高耐圧素子用ゲート電極および低耐圧素子用ゲート電極が同一の電極材料層を用いて形成されるので、半導体装置の製造工程の工程数の増加を抑制することができる。また、低濃度拡散領域の深さを、不純物の注入エネルギーにより制御することができるので、不純物を拡散させるための熱処理工程を省略することができる。さらに、低濃度拡散領域の形成後、マスクパターンから露出する電極材料層が除去されることにより高耐圧素子用ゲート電極が形成されるので、高耐圧素子用ゲート電極に対する低濃度拡散領域の自己整合性を保持することもできる。
【００３１】
また、請求項３に記載の発明は、前記低耐圧素子が形成される低耐圧素子領域において、前記ゲート絶縁膜上に形成される低耐圧素子用ゲート電極と、前記低耐圧素子領域において、前記低耐圧素子用ゲート電極に対して自己整合的に形成される低耐圧側ドレイン領域とを含み、前記高耐圧素子用ゲート電極と前記低耐圧素子用ゲート電極とが同じ厚さを有し、前記高濃度拡散領域と前記低耐圧側ドレイン領域とが同じ深さを有している、請求項２に記載の半導体装置である。
【００３２】
この構成によれば、高耐圧素子用ゲート電極と低耐圧素子用ゲート電極とが同じ厚さであり、かつ、高濃度拡散領域と低耐圧側ドレイン領域とが同じ深さである。そのため、上記電極材料層を均一な厚さＴ１０で形成することができ、また、上記不純物を高耐圧素子領域および低耐圧素子領域に対して均一なエネルギーで注入することができる。その結果、電極材料層の厚さ制御や不純物の注入エネルギー制御を簡易にすることができる。
【００３３】
また、請求項４に記載の発明は、前記低濃度拡散領域の深さが２００ｎｍ以上である、請求項２または３に記載の半導体装置である。
この構成によれば、低濃度拡散領域の深さが２００ｎｍ以上であるので、高耐圧素子に９．６Ｖ程度の耐圧を確保することができる。
また、請求項５に記載の発明は、前記高耐圧素子用ゲート電極の厚さが１３５ｎｍ以下である、請求項２〜４のいずれか一項に記載の半導体装置である。
【００３４】
たとえば、９０ｎｍノードを有する半導体装置では、高耐圧側のゲート電極の厚さが薄く、たとえば、１３５ｎｍ程度である。請求項５に記載の半導体装置は、高耐圧素子用ゲート電極の厚さが１３５ｎｍ以下であるので、９０ｎｍ以下の配線ノードを有する半導体装置としても適用することができる。
【発明を実施するための最良の形態】
【００３５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。図２は、図１に示すII−IIの切断線で切断したときの半導体装置の断面図である。
半導体装置１は、たとえば、液晶表示パネルの駆動回路（ドライバＩＣ）やフラッシュメモリなどのメモリ制御のため制御回路（メモリＩＣ）などに用いられる半導体装置であって、シリコン基板２（たとえば、厚さＴ１２００μｍ程度）上に、高耐圧素子３（たとえば、耐圧ＶＨ＝５〜１５Ｖ程度）と、高耐圧素子３よりも耐圧の低い低耐圧素子４（たとえば、耐圧ＶＬ＝１．２〜１．８Ｖ程度）とを備えている。
【００３６】
シリコン基板２の表層部には、シリコン基板２を複数の領域に分離する浅いトレンチ５（たとえば、深さＤ１２５００Å程度）が形成されている。トレンチ５には、酸化シリコン６が埋め込まれている。そして、シリコン基板２には、トレンチ５により分離（ＳＴＩ：Shallow Trench Isolation）された２つの長方形状のアクティブ領域が形成されている。
【００３７】
これら２つのアクティブ領域は、平面視で面積が異なっており、相対的に面積の大きい領域が、高耐圧素子３が形成される高耐圧素子領域７である。一方、相対的に面積の小さい領域が、低耐圧素子４が形成される低耐圧素子領域８である。
高耐圧素子領域７は、図１の左右方向に長手である。また、高耐圧素子領域７に形成される高耐圧素子３は、たとえば、素子サイズ９０ｎｍノード以下、ゲート長１．５μｍ程度である。
【００３８】
高耐圧素子領域７には、高耐圧素子領域７の表面（アクティブ領域の表面）からシリコン基板２の厚さ方向にトレンチ５の深さＤ１よりも深い位置まで広がる高耐圧側ウェル領域９が形成されている。高耐圧側ウェル領域９は、Ｐ型不純物が、たとえば、１．０×１０１７〜５．０×１０１７ｃｍ−３の高濃度でドープされた領域である。なお、Ｐ型不純物としては、たとえば、Ｂ（ホウ素）などを用いることができる。
【００３９】
高耐圧側ウェル領域９の表面全域には、酸化シリコンからなる高耐圧素子用ゲート絶縁膜１０（たとえば、厚さＴ２１０〜２０ｎｍ）が形成されている。
高耐圧素子用ゲート絶縁膜１０上には、ポリシリコンからなる高耐圧素子用ゲート電極１１（たとえば、厚さＴ３１２０〜２００ｎｍ、好ましくは、１３５ｎｍ以下）が形成されている。高耐圧素子用ゲート電極１１は、平面視長方形状に形成され、高耐圧側ウェル領域９の長手方向（図２の左右方向）中央部に対向するように配置されている。
【００４０】
また、高耐圧素子用ゲート絶縁膜１０上には、高耐圧素子用ゲート電極１１の側壁を全周にわたって取り囲む高耐圧側サイドウォール１２が形成されている。高耐圧側サイドウォール１２は、酸化シリコンからなり、平面視で矩形環状に形成されている。
高耐圧側ウェル領域９には、長手方向中央部を挟んで対向する一方側（左側）および他方側（右側）に、それぞれＮ型の高耐圧側ソース領域１３およびＮ型の高耐圧側ドレイン領域１４が形成されている。
【００４１】
高耐圧側ソース領域１３は、Ｎ型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散された高耐圧側低濃度ソース領域１５と、Ｎ型不純物が高濃度で拡散された高耐圧側高濃度ソース領域１６とを有している。Ｎ型不純物としては、たとえば、Ａｓ（ヒ素）やＰ（リン）を用いることができる。
高耐圧側低濃度ソース領域１５は、高耐圧側ウェル領域９の表面からその深さ方向に広がり、その一部が平面視で高耐圧素子用ゲート電極１１の長手方向一方側縁部に重なっている。これにより、高耐圧側低濃度ソース領域１５は、ゲート幅に沿う方向において、高耐圧素子用ゲート絶縁膜１０を介して高耐圧素子用ゲート電極１１の長手方向一方側縁部に対向している。また、高耐圧側低濃度ソース領域１５の深さＤ２は、高耐圧側高濃度ソース領域１６の深さＤ３よりも１００〜２００％程度深く（大きく）、具体的には、１８０〜２４０ｎｍ程度であって、２００ｎｍ以上が好ましい。
【００４２】
高耐圧側高濃度ソース領域１６は、高耐圧側低濃度ソース領域１５の表層部において、高耐圧側ウェル領域９の表面（高耐圧側低濃度ソース領域１５の表面）からその深さ方向に広がり、高耐圧側サイドウォール１２に対して自己整合的に配置されている。つまり、高耐圧側高濃度ソース領域１６は、高耐圧側サイドウォール１２に対して平面視で重なっていない。したがって、高耐圧側ソース領域１３は、低濃度の高耐圧側低濃度ソース領域１５が高耐圧側サイドウォール１２および高耐圧素子用ゲート電極１１に対向することとなる。また、高耐圧側高濃度ソース領域１６の深さＤ３は、たとえば、６０〜１２０ｎｍである。
【００４３】
高耐圧側ドレイン領域１４は、高耐圧側ソース領域１３と同様にＮ型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン（ＤＤＤ：Double Diffused Drain）構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散した高耐圧側低濃度ドレイン領域１７と、Ｎ型不純物が高濃度で拡散した高耐圧側高濃度ドレイン領域１８とを有している。
【００４４】
高耐圧側低濃度ドレイン領域１７は、高耐圧側ウェル領域９の表面からその深さ方向に広がり、その一部が平面視で高耐圧素子用ゲート電極１１の長手方向他方側縁部に重なっている。これにより、高耐圧側低濃度ドレイン領域１７は、ゲート幅に沿う方向において、高耐圧素子用ゲート絶縁膜１０を介して高耐圧素子用ゲート電極１１の長手方向他方側縁部に対向している。また、高耐圧側低濃度ドレイン領域１７の深さＤ４は、たとえば、高耐圧側低濃度ソース領域１５の深さＤ２と同じ深さである。
【００４５】
高耐圧側高濃度ドレイン領域１８は、高耐圧側低濃度ドレイン領域１７の表層部において、高耐圧側ウェル領域９の表面（高耐圧側低濃度ドレイン領域１７の表面）からその深さ方向に広がり、高耐圧側サイドウォール１２に対して自己整合的に配置されている。つまり、高耐圧側高濃度ドレイン領域１８は、高耐圧側サイドウォール１２に対して平面視で重なっていない。したがって、高耐圧側ドレイン領域１４は、低濃度の高耐圧側低濃度ドレイン領域１７が高耐圧側サイドウォール１２および高耐圧素子用ゲート電極１１に対向することとなる。また、高耐圧側高濃度ドレイン領域１８の深さＤ５は、たとえば、高耐圧側高濃度ソース領域１６の深さＤ３と同じ深さである。
【００４６】
そして、高耐圧側ウェル領域９の表層部において、高耐圧側ソース領域１３と高耐圧側ドレイン領域１４とに挟まれる（隣接する）中央部は、高耐圧素子用ゲート電極１１に電圧が印加されることによりチャネルが形成されるチャネル領域３８をなしている。このチャネル領域３８のチャネル長Ｌ１（図２の左右方向における幅）は、たとえば、１．０〜２．０μｍである。
【００４７】
低耐圧素子領域８は、図１の上下方向に長手である（つまり、左右方向が幅方向である。）。また、低耐圧素子領域８に形成される低耐圧素子４は、たとえば、素子サイズ９０ｎｍノード以下、ゲート長９０ｎｍ程度である。
低耐圧素子領域８には、低耐圧素子領域８の表面（アクティブ領域の表面）からシリコン基板２の厚さ方向にトレンチ５の深さＤ１よりも深い位置（たとえば、高耐圧側ウェル領域９と同じ深さ）まで広がる低耐圧側ウェル領域１９が形成されている。低耐圧側ウェル領域１９は、Ｐ型不純物が高耐圧側ウェル領域９よりも高濃度（たとえば、１．０×１０１８〜５．０×１０１８ｃｍ−３）でドープされた領域である。
【００４８】
低耐圧側ウェル領域１９の表面全域には、酸化シリコンからなる低耐圧素子用ゲート絶縁膜２０が形成されている。低耐圧素子用ゲート絶縁膜２０の厚さＴ４は、高耐圧素子用ゲート絶縁膜１０の厚さＴ２よりも薄く、たとえば、２〜３ｎｍである。
低耐圧素子用ゲート絶縁膜２０上には、ポリシリコンからなる低耐圧素子用ゲート電極２１（たとえば、厚さＴ５が高耐圧素子用ゲート電極１１の厚さＴ３と同じ）が形成されている。低耐圧素子用ゲート電極２１は、平面視長方形状に形成され、低耐圧側ウェル領域１９の幅方向（図２の左右方向）中央部に対向するように配置されている。
【００４９】
また、低耐圧素子用ゲート絶縁膜２０上には、低耐圧素子用ゲート電極２１の側壁を全周にわたって取り囲む低耐圧側サイドウォール２２が形成されている。低耐圧側サイドウォール２２は、酸化シリコンからなり、平面視で矩形環状に形成されている。
低耐圧側ウェル領域１９には、幅方向中央部を挟んで対向する一方側（左側）および他方側（右側）に、それぞれＮ型の低耐圧側ソース領域２３およびＮ型の低耐圧側ドレイン領域２４が形成されている。
【００５０】
低耐圧側ソース領域２３は、Ｎ型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散された低耐圧側低濃度ソース領域２５と、Ｎ型不純物が高濃度で拡散された低耐圧側高濃度ソース領域２６とを有している。
低耐圧側低濃度ソース領域２５は、低耐圧側ウェル領域１９の表面からその深さ方向に広がり、その一部が平面視で低耐圧素子用ゲート電極２１の幅方向一方側縁部に重なっている。これにより、低耐圧側低濃度ソース領域２５は、ゲート幅に沿う方向において、低耐圧素子用ゲート絶縁膜２０を介して低耐圧素子用ゲート電極２１の幅方向一方側縁部に対向している。また、低耐圧側低濃度ソース領域２５の深さＤ６は、高耐圧側高濃度ドレイン領域１８の深さＤ５よりも浅く、たとえば、３０〜９０ｎｍである。
【００５１】
低耐圧側高濃度ソース領域２６は、低耐圧側ウェル領域１９の表面（低耐圧側低濃度ソース領域２５の表面）から低耐圧側低濃度ソース領域２５を貫通して深さ方向に広がり、低耐圧側サイドウォール２２に対して自己整合的に配置されている。つまり、低耐圧側高濃度ソース領域２６は、低耐圧側サイドウォール２２に対して平面視で重なっていない。したがって、低耐圧側ソース領域２３は、低濃度の低耐圧側低濃度ソース領域２５が低耐圧側サイドウォール２２および低耐圧素子用ゲート電極２１に対向することとなる。また、低耐圧側高濃度ソース領域２６の深さＤ７は、たとえば、高耐圧側高濃度ソース領域１６の深さＤ３と同じである。
【００５２】
低耐圧側ドレイン領域２４は、低耐圧側ソース領域２３と同様にＮ型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン（ＬＤＤ：Lightly Doped Drain）構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散した低耐圧側低濃度ドレイン領域２７と、Ｎ型不純物が高濃度で拡散した低耐圧側高濃度ドレイン領域２８とを有している。
【００５３】
低耐圧側低濃度ドレイン領域２７は、低耐圧側ウェル領域１９の表面からその深さ方向に広がり、その一部が平面視で低耐圧素子用ゲート電極２１の幅方向他方側縁部に重なっている。これにより、低耐圧側低濃度ドレイン領域２７は、ゲート幅に沿う方向において、低耐圧素子用ゲート絶縁膜２０を介して低耐圧素子用ゲート電極２１の幅方向他方側縁部に対向している。また、低耐圧側低濃度ドレイン領域２７の深さＤ８は、たとえば、低耐圧側低濃度ソース領域２５の深さＤ６と同じである。
【００５４】
低耐圧側高濃度ドレイン領域２８は、低耐圧側ウェル領域１９の表面（低耐圧側低濃度ドレイン領域２７の表面）から低耐圧側低濃度ドレイン領域２７を貫通して深さ方向に広がり、低耐圧側サイドウォール２２に対して自己整合的に配置されている。つまり、低耐圧側高濃度ドレイン領域２８は、低耐圧側サイドウォール２２に対して平面視で重なっていない。したがって、低耐圧側ドレイン領域２４は、低濃度の低耐圧側低濃度ドレイン領域２７が低耐圧側サイドウォール２２および低耐圧素子用ゲート電極２１に対向することとなる。また、低耐圧側高濃度ドレイン領域２８の深さＤ９は、たとえば、低耐圧側高濃度ソース領域２６の深さＤ７と同じである。
【００５５】
なお、図示は省略するが、シリコン基板２上には、さらに層間絶縁膜が積層されている。この層間絶縁膜には複数のコンタクト孔が形成されており、これらコンタクト孔を介して、各ソース領域１３，２３および各ドレイン拡散層１４，２４にそれぞれ接合するようにソース電極およびドレイン電極が形成されている。
図３Ａ〜図３Ｎは、図１および図２に示す半導体装置の製造方法を説明するための模式的な断面図である。
【００５６】
半導体装置１を製造するには、まず、図３Ａに示すように、シリコン基板２の表層部に、反応性イオンエッチング（ドライエッチング）により、トレンチ５が形成される。そして、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより、シリコン基板２の表面に酸化シリコン膜が形成された後、トレンチ５外の酸化シリコン膜が除去されることにより、トレンチ５内に酸化シリコン６が埋め込まれる。トレンチ５外の酸化シリコン膜は、たとえば、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により除去することができる。これにより、シリコン基板２には、トレンチ５により分離された高耐圧素子領域７および低耐圧素子領域８が形成される。
【００５７】
次いで、低耐圧素子領域８がレジストマスク（図示せず）で覆われ、そのレジストマスクから露出する高耐圧素子領域７に対して、Ｐ型不純物が注入（たとえば、ドーズ量＝２．０×１０１２ｃｍ−２  注入エネルギー＝３００ｋｅＶ）される。続いて、高耐圧素子領域７がレジストマスク（図示せず）で覆われ、そのレジストマスクから露出する低耐圧素子領域８に対して、Ｐ型不純物が注入される。こうして、図３Ａに示すように、高耐圧素子領域７および低耐圧素子領域８それぞれに、高耐圧側ウェル領域９および低耐圧側ウェル領域１９が別々に形成される。
【００５８】
次に、シリコン基板２の表面が熱酸化（たとえば、処理温度９００〜９５０℃、処理時間１０〜１５分間）されることにより、図３Ｂに示すように、シリコン基板２の表面全域に酸化シリコン膜２９が形成される。
次いで、酸化シリコン膜２９上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図３Ｃに示すように、高耐圧素子領域７上の酸化シリコン膜２９を覆うレジストマスク３０が形成される。そして、このレジストマスク３０から露出する低耐圧素子領域８上の酸化シリコン膜２９がエッチングにより除去されることにより、酸化シリコン膜２９が高耐圧素子領域７上に残され、高耐圧素子用ゲート絶縁膜１０が形成される。
【００５９】
そして、レジストマスク３０が除去された後、シリコン基板２の表面が熱酸化（たとえば、処理温度８００〜８５０℃、処理時間１〜３分間）されることにより、図３Ｄに示すように、低耐圧素子領域８の表面全域に、低耐圧素子用ゲート絶縁膜２０が形成される。
次に、図３Ｅに示すように、シリコン基板２上に、ポリシリコン膜３１（たとえば、高耐圧素子用ゲート電極１１の厚さＴ３および低耐圧素子用ゲート電極２１の厚さＴ４と同じ厚さを有する膜）が堆積される。
【００６０】
次いで、ポリシリコン膜３１上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図３Ｆに示すように、ポリシリコン膜３１上に、高耐圧素子領域７における所定領域（高耐圧素子用ゲート電極１１が形成される領域以外の領域）に対向する開口３２を有し、平面視で高耐圧素子領域７における所定領域以外の領域（高耐圧素子用ゲート電極１１が形成される領域）および低耐圧素子領域８の全域を覆うレジストマスク３３（たとえば、厚さＴ６）が形成される。
【００６１】
そして、ポリシリコン膜３１を突き抜け、さらにシリコン基板２においてその表面からポリシリコン膜３１の厚さよりも深い（大きい）位置まで達する第１エネルギー条件（たとえば、注入エネルギー＝１５０ｋｅＶ）で、Ｎ型不純物が、シリコン基板２の表面に対して垂直方向（シリコン基板２の表面に対して９０°の注入角度）開口３２を介して注入される。なお、このときのドーズ量は、たとえば、低ドーズ量（具体的には、５．０×１０１２ｃｍ−２）である。この注入により、図３Ｇに示すように、シリコン基板２内にＮ型不純物が拡散して、高耐圧側低濃度ソース領域１５および高耐圧側低濃度ドレイン領域１７が同時に形成される。
【００６２】
次いで、レジストマスク３３をポリシリコン膜３１のエッチングのためのマスクとして残存させたまま、開口３２から露出するポリシリコン膜３１がエッチングにより除去される。これにより、図３Ｈに示すように、高耐圧素子領域７上に高耐圧素子用ゲート電極１１が形成される。
次いで、シリコン基板５０上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図３Ｈに示すように、低耐圧素子領域８における所定領域（低耐圧素子用ゲート電極２１が形成される領域以外の領域）に対向する開口３４を有し、平面視で低耐圧素子領域８における所定領域以外の領域（低耐圧素子用ゲート電極２１が形成される領域）および高耐圧素子領域７の全域を覆うレジストマスク３５が形成される。
【００６３】
次いで、開口３４から露出するポリシリコン膜３１がエッチングにより除去される。これにより、図３Ｉに示すように、低耐圧素子領域８上に低耐圧素子用ゲート電極２１が形成される。
続いて、図３Ｊに示すように、高耐圧素子領域７の全域を覆うレジストマスク３７が形成される。そして、このレジストマスク３７および低耐圧素子用ゲート電極２１をマスクとして、低耐圧側ウェル領域１９の表層部に対して、上記第１エネルギー条件よりも小さい第２エネルギー条件（たとえば、注入エネルギー４０ｋｅＶ）で、Ｎ型不純物が、シリコン基板２の表面に対して斜め方向（シリコン基板２の表面に対して６０°の注入角度）に注入される。なお、このときのドーズ量は、上記低ドーズ量よりも大きい第１高ドーズ量（具体的には、４．０×１０１３ｃｍ−２）である。この注入により、図３Ｋに示すように、シリコン基板２内にＮ型不純物が拡散して、低耐圧側低濃度ソース領域２５および低耐圧側低濃度ドレイン領域２７が同時に形成される。その後、レジストマスク３７が除去される。
【００６４】
次いで、シリコン基板２上に、ＣＶＤ法などにより、酸化シリコン膜３６が積層される。そして、積層された酸化シリコン膜３６がエッチバックされることにより、図３Ｍに示すように、高耐圧素子用ゲート電極１１および低耐圧素子用ゲート電極２１それぞれの側壁を取り囲む、高耐圧側サイドウォール１２および低耐圧側サイドウォール２２が同時に形成される。
【００６５】
続いて、高耐圧素子用ゲート電極１１（高耐圧側サイドウォール１２を含む）および低耐圧素子用ゲート電極２１（低耐圧側サイドウォール２２を含む）をマスクとして、高耐圧側ウェル領域９および低耐圧側ウェル領域１９に対して、上記第１エネルギー条件よりも小さく上記第２エネルギー条件よりも大きい第３エネルギー条件（たとえば、注入エネルギー２５ｋｅＶ）で、Ｎ型不純物が、シリコン基板２の表面に対して垂直方向（シリコン基板２の表面に対して９０°の注入角度）に注入される。なお、このときのドーズ量は、上記低ドーズ量よりも大きく、第１高ドーズ量よりも大きい第２高ドーズ量（具体的には、２×１０１５ｃｍ−２）である。
【００６６】
これにより、高耐圧素子領域７においては、図３Ｎに示すように、高耐圧側低濃度ソース領域１５および高耐圧側低濃度ドレイン領域１７それぞれの表層部に、高耐圧素子用ゲート電極１１（高耐圧側サイドウォール１２を含む）に対して自己整合的に高耐圧側高濃度ソース領域１６および高耐圧側高濃度ドレイン領域１８が形成される。その結果、高耐圧素子領域７には、Ｎ型不純物が二重に拡散した構造（高耐圧側低濃度ソース領域１５および高耐圧側高濃度ソース領域１６、ならびに高耐圧側低濃度ドレイン領域１７および高耐圧側高濃度ドレイン領域１８）を有する高耐圧側ソース領域１３および高耐圧側ドレイン領域１４が同時に形成される。
【００６７】
一方、低耐圧素子領域８においては、図３Ｎに示すように、低耐圧側低濃度ソース領域２５および低耐圧側低濃度ドレイン領域２７それぞれを貫通し、低耐圧素子用ゲート電極２１（低耐圧側サイドウォール２２を含む）に対して自己整合的に低耐圧側高濃度ソース領域２６および低耐圧側高濃度ドレイン領域２８が形成される。その結果、低耐圧素子領域８には、Ｎ型不純物が二重に拡散した構造（低耐圧側低濃度ソース領域２５および低耐圧側高濃度ソース領域２６、ならびに低耐圧側低濃度ドレイン領域２７および低耐圧側高濃度ドレイン領域２８）を有する低耐圧側ソース領域２３および低耐圧側ドレイン領域２４が同時に形成される。
【００６８】
以上の工程を経ることにより、高耐圧素子３および低耐圧素子４を有する半導体装置１が得られる。
以上のように、上記の製造方法では、ポリシリコン膜３１における高耐圧素子用ゲート電極１１になる部分以外の部分は、高耐圧側低濃度ソース領域１５および高耐圧側低濃度ドレイン領域１７の形成のための不純物注入時、レジストマスク３３の開口３２から露出している（図３Ｆ参照）。そのため、ポリシリコン膜３１を突き抜け、シリコン基板２においてその表面からポリシリコン膜３１の厚さよりも深い（大きい）位置まで達する第１エネルギー条件（たとえば、注入エネルギー＝１５０ｋｅＶ）で不純物を注入することにより、深さがＤ４（この深さＤ４は、高耐圧素子用ゲート電極１１の厚さＴ３よりも大きい）である高耐圧側低濃度ドレイン領域１７を形成することができる。つまり、高耐圧側低濃度ドレイン領域１７の深さＤ４を高耐圧素子用ゲート電極１１の厚さＴ３よりも大きくすることにより（好ましくは、２００ｎｍ以上）、高耐圧素子３の耐圧を向上させることができる。
【００６９】
一方、ポリシリコン膜３１における高耐圧素子用ゲート電極１１になる部分は、不純物注入時、レジストマスク３３により覆われている（図３Ｆ参照）。そのため、当該部分に対向する高耐圧素子用ゲート絶縁膜１０上の層は、ポリシリコン膜３１の厚さＴ３にレジストマスク３３の厚さＴ６分嵩増しされた層（厚さＴ３＋Ｔ６）となる。したがって、上記第１エネルギー条件で不純物が入射されても、ポリシリコン膜３１に対する不純物の突き抜けを阻止することができる。その結果、高耐圧素子用ゲート絶縁膜１０内および／またはチャネル領域３８への不純物の注入を防止することができる。
【００７０】
そして、このような不純物の突き抜け防止は、ポリシリコン膜３１の厚さＴ３が薄くても、レジストマスク３３の厚さＴ６を厚くすることにより達成できる。そのため、ポリシリコン膜３１の厚さＴ３を適当に薄くし、それに合わせてレジストマスク３３の厚さＴ６を設計することにより、ポリシリコン膜３１に対する不純物の突き抜けを防止しながら、低耐圧素子４の動作速度を向上させることができる。つまり、低耐圧素子４の動作速度の向上と高耐圧素子３の耐圧の向上とを両立させることができる。
【００７１】
また、高耐圧素子用ゲート電極１１および低耐圧素子用ゲート電極２１が同一のポリシリコン膜３１を用いて形成されるので、半導体装置１の製造工程の工程数の増加を抑制することができる。また、高耐圧側低濃度ドレイン領域１７の深さを、不純物の注入エネルギーにより制御することができるので、不純物を拡散させるための熱処理工程を省略することができる。さらに、高耐圧側低濃度ドレイン領域１７の形成後、レジストマスク３３の開口３２から露出するポリシリコン膜３１が除去されることにより高耐圧素子用ゲート電極１１が形成されるので、高耐圧素子用ゲート電極１１に対する高耐圧側低濃度ドレイン領域１７の自己整合性を保持することもできる。
【００７２】
そして、上記のように得られる半導体装置１では、高耐圧素子用ゲート電極１１と低耐圧素子用ゲート電極２１とが同じ厚さであり、かつ、高耐圧側の高耐圧側高濃度ソース領域１６および高耐圧側高濃度ドレイン領域１８と低耐圧側の低耐圧側高濃度ソース領域２６および低耐圧側高濃度ドレイン領域２８とが同じ深さである。
そのため、上記の製造工程において、ポリシリコン膜３１を均一な厚さＴ３で形成することができ（図３Ｅ参照）、また、Ｎ型不純物を高耐圧素子領域７および低耐圧素子領域８に対して均一な第３エネルギー条件で注入することができる（図３Ｍ参照）。その結果、ポリシリコン膜３１の厚さ制御や不純物の注入エネルギー制御を簡易にすることができる。
【００７３】
また、高耐圧素子領域７のドレイン側の高耐圧側低濃度ドレイン領域１７の深さＤ４が２００ｎｍ以上であれば、高耐圧素子３に９．６Ｖ程度の耐圧を確保することができる。
さらに、高耐圧素子用ゲート電極１１の厚さＴ３が１３５ｎｍ以下であれば、９０ｎｍ以下の配線ノードの高耐圧素子を有する半導体装置としても適用することができる。
以上、本発明の一実施形態を説明したが、本発明は、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【００７４】
たとえば、高耐圧素子３および／または低耐圧素子４において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。つまり、高耐圧素子３および／または低耐圧素子４は、Ｐチャネル型トランジスタであってもよい。
また、不純物の注入角度は、シリコン基板２の表面に対して傾斜していなくてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図１に示すII−IIの切断線で切断したときの半導体装置の断面図である。
【図３Ａ】図１および図２に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す断面図である。
【図３Ｃ】図３Ｂの次の工程を示す断面図である。
【図３Ｄ】図３Ｃの次の工程を示す断面図である。
【図３Ｅ】図３Ｄの次の工程を示す断面図である。
【図３Ｆ】図３Ｅの次の工程を示す断面図である。
【図３Ｇ】図３Ｆの次の工程を示す断面図である。
【図３Ｈ】図３Ｇの次の工程を示す断面図である。
【図３Ｉ】図３Ｈの次の工程を示す断面図である。
【図３Ｊ】図３Ｉの次の工程を示す断面図である。
【図３Ｋ】図３Ｊの次の工程を示す断面図である。
【図３Ｌ】図３Ｋの次の工程を示す断面図である。
【図３Ｍ】図３Ｌの次の工程を示す断面図である。
【図３Ｎ】図３Ｍの次の工程を示す断面図である。
【図４Ａ】耐圧の異なる複数種類の半導体素子を有する従来の半導体装置の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す断面図である。
【図４Ｃ】図４Ｂの次の工程を示す断面図である。
【図４Ｄ】図４Ｃの次の工程を示す断面図である。
【図４Ｅ】図４Ｄの次の工程を示す断面図である。
【図４Ｆ】図４Ｅの次の工程を示す断面図である。
【図４Ｇ】図４Ｆの次の工程を示す断面図である。
【図４Ｈ】図４Ｇの次の工程を示す断面図である。
【図４Ｉ】図４Ｈの次の工程を示す断面図である。
【図４Ｊ】図４Ｉの次の工程を示す断面図である。
【図４Ｋ】図４Ｊの次の工程を示す断面図である。
【図４Ｌ】図４Ｋの次の工程を示す断面図である。
【図４Ｍ】図４Ｌの次の工程を示す断面図である。
【図４Ｎ】図４Ｍの次の工程を示す断面図である。
【符号の説明】
【００７６】
１    半導体装置
２    シリコン基板（半導体層）
３    高耐圧素子
４    低耐圧素子
５    トレンチ（素子分離領域）
７    高耐圧素子領域
８    低耐圧素子領域
１０  高耐圧素子用ゲート絶縁膜
１１  高耐圧素子用ゲート電極
１４  高耐圧側ドレイン領域
１５  高耐圧低濃度ソース領域（低濃度拡散領域）
１６  高耐圧高濃度ソース領域（高濃度拡散領域）
１７  高耐圧側低濃度ドレイン領域（低濃度拡散領域）
１８  高耐圧側高濃度ドレイン領域（高濃度拡散領域）
２０  低耐圧素子用ゲート絶縁膜
２１  低耐圧素子用ゲート電極
２４  低耐圧側ドレイン領域
２７  低耐圧側低濃度ドレイン領域
２８  低耐圧側高濃度ドレイン領域
３１  ポリシリコン膜（電極材料層）
３２  開口
３３  レジストマスク（マスクパターン）
【図１】
2010067748.tif 000003
【図２】
2010067748.tif 000004
【図３Ａ】
2010067748.tif 000005
【図３Ｂ】
2010067748.tif 000006
【図３Ｃ】
2010067748.tif 000007
【図３Ｄ】
2010067748.tif 000008
【図３Ｅ】
2010067748.tif 000009
【図３Ｆ】
2010067748.tif 000010
【図３Ｇ】
2010067748.tif 000011
【図３Ｈ】
2010067748.tif 000012
【図３Ｉ】
2010067748.tif 000013
【図３Ｊ】
2010067748.tif 000014
【図３Ｋ】
2010067748.tif 000015
【図３Ｌ】
2010067748.tif 000016
【図３Ｍ】
2010067748.tif 000017
【図３Ｎ】
2010067748.tif 000018
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図４Ｍ】
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【図４Ｎ】
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