(57)【要約】【課題】膜厚変動を抑制することにより、トランジスタ特性のばらつきを低減できる製造制御装置及び製造制御方法を提供する。【解決手段】第１半導体ウェハ上に絶縁膜を堆積する成膜装置３０を制御する制御パラメータ（堆積時間ｔtarget）を算出する製造制御装置２０であって、第２半導体ウェハの第２ウェハ表面積Ｌ1が大きいほど、成膜装置３０に絶縁膜を厚く堆積させる制御パラメータ（堆積時間ｔtarget）を算出する。また、製造制御装置２０は、第２ウェハ表面積Ｌ1が大きいほど堆積時間ｔtargetが長くなるように堆積時間ｔtargetを算出する堆積時間算出部１１６を備えてもよい。【選択図】図６
2010258105.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体ウェハ上に絶縁膜を堆積する成膜装置を制御する制御パラメータを算出する製造制御装置であって、
前記第１半導体ウェハの第１表面積が大きいほど、前記成膜装置に前記絶縁膜を厚く堆積させる前記制御パラメータを算出する
製造制御装置。
【請求項２】
前記製造制御装置は、
前記制御パラメータとして、前記成膜装置が前記第１半導体ウェハ上に前記絶縁膜を堆積する第１堆積時間を算出する堆積時間算出部を備え、
前記堆積時間算出部は、前記第１表面積が大きいほど前記第１堆積時間が長くなるように前記第１堆積時間を算出する
請求項１記載の製造制御装置。
【請求項３】
前記製造制御装置は、さらに、
目標堆積膜厚を取得する目標堆積膜厚取得部と、
前記成膜装置により単位時間当たりに堆積される前記絶縁膜の厚さである成膜レートを取得する成膜レート取得部と、
前記第１表面積に第１係数を乗算することにより、前記成膜装置により堆積される前記絶縁膜の膜厚のうち前記第１表面積に依存する膜厚である第１変動膜厚を算出する第１変動膜厚算出部とを備え、
前記堆積時間算出部は、前記目標堆積膜厚と前記第１変動膜厚とを加算することにより第１推定膜厚を算出し、当該第１推定膜厚を前記成膜レートで除算することにより前記第１堆積時間を算出する
請求項２記載の製造制御装置。
【請求項４】
前記製造制御装置は、さらに、
第２半導体ウェハの第２表面積を取得する第２表面積取得部と、
前記成膜装置により前記第２半導体ウェハに絶縁膜が堆積された際の堆積時間である処理時間を取得する処理時間取得部と、
前記成膜装置により前記第２半導体ウェハに前記絶縁膜が堆積された際の、当該絶縁膜の膜厚である測定膜厚を取得する測定膜厚取得部と、
前記第２表面積に前記第１係数を乗算することにより、前記成膜装置により堆積される前記絶縁膜の膜厚のうち前記第２表面積に依存する膜厚である第２変動膜厚を算出する第２変動膜厚算出部と、
前記測定膜厚から前記第２変動膜厚を減算することにより第２推定膜厚を算出し、算出した当該第２推定膜厚を前記処理時間で除算することにより前記成膜レートを算出する成膜レート算出部とを備え、
前記成膜レート取得部は、前記成膜レート算出部により算出された前記成膜レートを取得する
請求項３記載の製造制御装置。
【請求項５】
前記成膜装置は、前記第１半導体ウェハを含む複数の第１半導体ウェハ上に前記絶縁膜を堆積し、
前記複数の第１半導体ウェハは、異なるパターンが形成された複数種類のウェハを含み、
前記表面積は、前記複数種類のウェハの表面積うちの最大の表面積と最小の表面積との平均値である
請求項１〜４のいずれか１項に記載の製造制御装置。
【請求項６】
前記成膜装置は、前記第１半導体ウェハを含む複数の第１半導体ウェハ上に前記絶縁膜を堆積し、
前記複数の第１半導体ウェハは、異なるパターンが形成された複数種類のウェハを含み、
前記表面積は、前記複数の半導体ウェハの表面積の総和である
請求項１〜４のいずれか１項に記載の製造制御装置。
【請求項７】
前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、
前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極パターンを形成する第１工程と、前記第１工程より後に前記成膜装置が前記絶縁膜を堆積する第２工程とを含み、
前記第１表面積は、前記第１工程後に、単位面積当たりに形成されている前記ゲート電極パターンの面積の割合である
請求項１〜６のいずれか１項に記載の製造制御装置。
【請求項８】
前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、
前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極パターンを形成する第１工程と、前記第１工程より後に前記成膜装置が前記絶縁膜を堆積する第２工程とを含み、
前記第１表面積は、前記第１工程後に、単位面積当たりの前記ゲート電極パターンが形成されていない面積の割合である
請求項１〜６のいずれか１項に記載の製造制御装置。
【請求項９】
前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、
前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極パターンを形成する第１工程と、前記第１工程より後に前記成膜装置が前記絶縁膜を堆積する第２工程とを含み、
前記第１表面積は、前記第１工程後に、単位面積当たりに形成されている前記ゲート電極パターンの周辺長である
請求項１〜６のいずれか１項に記載の製造制御装置。
【請求項１０】
前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、
前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極パターンを形成する第１工程と、前記第１工程より後に前記成膜装置が前記絶縁膜を堆積する第２工程とを含み、
前記第１表面積は、前記第１工程で形成された前記ゲート電極パターンの周辺長の総和である
請求項１〜６のいずれか１項に記載の製造制御装置。
【請求項１１】
前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、
前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極を形成する第１工程と、第１工程より後に前記成膜装置が前記ゲート電極の側壁絶縁膜に用いられる前記絶縁膜を堆積する第２工程とを含み、
前記製造制御装置は、さらに、
前記第１工程後、かつ前記第２工程前における、前記第１半導体ウェハに形成された前記トランジスタの構造の形状を示す第１測定値を取得する第１測定値取得部と、
前記第１測定値に応じて、前記第１工程において前記トランジスタの特性が変動した方向と逆方向に前記トランジスタの特性を変動させるように、前記目標堆積膜厚を補正することにより補正後目標堆積膜厚を生成する目標堆積膜厚補正部を備え、
前記堆積時間算出部は、前記目標堆積膜厚と前記第１変動膜厚とを加算することにより第１推定膜厚を算出し、当該第１推定膜厚を前記成膜レートで除算することにより前記第１堆積時間を算出する
請求項３記載の製造制御装置。
【請求項１２】
前記第１測定値取得部は、前記第１測定値として、前記ゲート電極の寸法又は角度を取得し、
前記目標堆積膜厚補正部は、前記ゲート電極の寸法が小さいほど、又は、前記ゲート電極の角度が大きいほど、前記目標堆積膜厚を大きくする
請求項１１記載の製造制御装置。
【請求項１３】
前記第１工程では、さらに、前記ゲート電極の第１側壁絶縁膜を形成し、
前記第２工程では、前記成膜装置が、前記第１側壁絶縁膜の側面に形成される、前記ゲート電極の第２側壁絶縁膜に用いられる前記絶縁膜を堆積し、
前記第１測定値取得部は、前記第１測定値として、前記第１側壁絶縁膜の幅又は角度を取得し、
前記目標堆積膜厚補正部は、前記第１側壁絶縁膜の幅が小さいほど、又は、前記第１側壁絶縁膜が大きいほど、前記目標堆積膜厚を大きくする
請求項１１記載の製造制御装置。
【請求項１４】
前記目標堆積膜厚補正部は、前記第１測定値に応じて、前記第１工程において前記トランジスタの閾値電圧が変動した方向と逆方向に前記閾値電圧を変動させるように、前記目標堆積膜厚を補正する
請求項１１記載の製造制御装置。
【請求項１５】
前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、
前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極を形成する第１工程と、第１工程より後に前記成膜装置が前記ゲート電極上に、前記絶縁膜としてコンタクトエッチストップレイヤーを堆積する第２工程とを含み、
前記製造制御装置は、さらに、
前記第１工程後、かつ前記第２工程前における、前記第１半導体ウェハに形成された前記トランジスタの構造の形状を示す測定値を取得する測定値取得部と、
前記第１測定値に応じて、前記第１工程において前記トランジスタの駆動能力が変動した方向と逆方向に前記駆動能力を変動させるように、前記目標堆積膜厚を補正することにより補正後目標堆積膜厚を生成する目標堆積膜厚補正部を備え、
前記堆積時間算出部は、前記目標堆積膜厚と前記第１変動膜厚とを加算することにより第１推定膜厚を算出し、当該第１推定膜厚を前記成膜レートで除算することにより前記第１堆積時間を算出する
請求項３記載の製造制御装置。
【請求項１６】
前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、
前記半導体制御装置による前記半導体装置の製造工程は、
前記トランジスタの第１ゲート電極を形成するとともに、前記成膜装置が前記ゲート電極の側壁絶縁膜に用いられる前記絶縁膜を堆積する第１工程と、
前記第１工程より後に、前記第１ゲート電極を除去し、当該第１ゲート電極が除去された領域に、ゲート電極材料を埋め込む第２工程とを含み、
前記製造制御装置は、さらに、
前記第１工程後、かつ前記第２工程前における、前記第１半導体ウェハに形成された前記トランジスタの構造の形状を示す第２測定値を取得する第２測定値取得部と、
前記第２測定値に応じて、前記第１工程において前記トランジスタの特性が変動した方向と逆方向に、前記第２工程において前記トランジスタの特性を変動させる前記ゲート電極の特性を決定するゲート電極特性決定部とを備える
請求項１記載の製造制御装置。
【請求項１７】
前記ゲート電極特性決定部は、前記ゲート電極の特性として、前記ゲート電極材料の膜種、膜質又は膜厚を決定する
請求項１６記載の製造制御装置。
【請求項１８】
ゲート電極特性決定部は、前記第１工程において前記トランジスタの閾値電圧が変動した方向と逆方向に、前記第２工程において前記閾値電圧を変動させる仕事関数を有する前記ゲート電極の特性を決定する
請求項１７記載の製造制御装置。
【請求項１９】
前記第２工程では、前記第１ゲート電極が除去された領域に、前記トランジスタのゲート絶縁膜となる高誘電体膜を形成し、形成された当該高誘電体膜の上に前記ゲート電極材料を埋め込み、
前記ゲート電極特性決定部は、前記ゲート電極の特性として、前記高誘電体膜の膜種、膜質又は膜厚を決定する
請求項１６記載の製造制御装置。
【請求項２０】
第１半導体ウェハ上に絶縁膜を堆積する成膜装置を制御する製造制御方法であって、
前記第１半導体ウェハの第１表面積が大きいほど、前記成膜装置に前記絶縁膜を厚く堆積させる
製造制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造制御装置及び製造制御方法に関し、詳しくは半導体ウェハ上に絶縁膜を堆積する成膜装置を制御する制御パラメータを算出する製造制御装置に関する。
【背景技術】
【０００２】
近年、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置の高集積化に対する要求を実現するために、ＭＩＳトランジスタのゲート長が微細化されている。このような微細化したＭＩＳトランジスタでは、シリコン基板の表面領域に浅い接合を形成させるために、低エネルギーのイオン注入を用いてエクステンション領域を形成する。このエクステンション領域は、ソース・ドレイン領域の一部としてゲート電極の端部下に形成される（例えば、特許文献１参照。）。
【０００３】
図３１Ａ〜図３１Ｄ及び図３２Ａ〜図３２Ｃは、従来の半導体装置の製造工程を示す断面図である。
【０００４】
まず、図３１Ａに示す工程において、シリコン基板３０１上に、ｎＭＩＳトランジスタ形成領域ＲTNとｐＭＩＳトランジスタ形成領域ＲTPとを区画するトレンチ型の素子分離絶縁膜３０４を形成する。その後、シリコン基板３０１上の全面に、例えばシリコン酸化膜よりなるゲート絶縁膜３０２とポリシリコン膜とを順次形成する。その後、ポリシリコン膜を、ドライエッチング方法等を用いてパターニングすることによって、ｎＭＩＳトランジスタ及びｐＭＩＳトランジスタの各ゲート電極３０３を形成する。
【０００５】
次に、図３１Ｂに示す工程において、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、基板上の全面にシリコン酸化膜からなる側壁用絶縁膜３０５を堆積する。これにより、各ゲート電極３０３を含むｎＭＩＳトランジスタ形成領域ＲTNとｐＭＩＳトランジスタ形成領域ＲTPとの全体が側壁用絶縁膜３０５によって覆われる。
【０００６】
次に、図３１Ｃに示す工程において、ＣＦ4／Ｏ2／Ａｒガスを用いて側壁用絶縁膜３０５を異方性ドライエッチングすることにより、選択的にゲート電極３０３の側面に側壁絶縁膜３０６を形成する。このとき、ＣＦ4／Ｏ2／Ａｒガスを用いたドライエッチングでは、当該ドライエッチングにより発生するデポ膜に対するエッチングレートが速い。このために、ソース・ドレイン形成領域のシリコン基板３０１の表面にはデポ膜がほとんど形成されず、シリコン基板３０１の表面が露出する。
【０００７】
次に、図３１Ｄに示す工程において、ｎＭＩＳトランジスタ形成領域ＲTN上に開口を有し、かつｐＭＩＳトランジスタ形成領域ＲTP上を覆うレジストマスク３０７を形成する。
【０００８】
その後、ゲート電極３０３、側壁絶縁膜３０６及びレジストマスク３０７をマスクとして用いて、ｎ型不純物である砒素（Ａｓ＋）イオン３０８を、注入エネルギーが約５ｋｅＶ、ドーズ量が５×１０14〜５×１０15／ｃｍ2の条件でイオン注入する。これにより、ｎＭＩＳトランジスタ形成領域ＲTNにｎ型エクステンション領域３０９を形成する。
【０００９】
次に、図３２Ａに示す工程において、レジストマスク３０７を除去する。次に、図３２Ｂに示す工程において、ｐＭＩＳトランジスタ形成領域ＲTP上に開口を有する、ｎＭＩＳトランジスタ形成領域ＲTN上を覆うレジストマスク３１０を形成する。
【００１０】
その後、ゲート電極３０３、側壁絶縁膜３０６及びレジストマスク３１０をマスクとして用いて、ｐ型不純物であるボロン（Ｂ＋）イオン３１１を、注入エネルギーが約１ｋｅＶ、ドーズ量が８×１０13〜６×１０14／ｃｍ2の条件でイオン注入する。これにより、ｐＭＩＳトランジスタ形成領域ＲTPにｐ型エクステンション領域３１２を形成する。
【００１１】
次に、図３２Ｃに示す工程において、レジストマスク３１０を除去する。
【００１２】
上記のトランジスタでは、図３１Ｂで示されている主にＣＶＤ法を用いて形成される側壁用絶縁膜３０５から形成される側壁絶縁膜３０６により注入領域を制御している。つまり、側壁用絶縁膜３０５の膜厚が変動すると、側壁絶縁膜３０６の膜厚が変動する。よって、トランジスタの微細化の進展に伴い、この側壁絶縁膜３０６の膜厚の変動に起因するトランジスタ特性変動が大きくなる、所謂短チャネル効果が問題となる。
【００１３】
このような背景からＣＶＤ法を用いた側壁用絶縁膜３０５の形成における膜厚制御の重要性は非常に高い。例えば、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法では、投入モニターウェハ削減と精度向上とを目的として、炉内に投入された枚数毎のレシピを作成し、製品処理時の炉内投入枚数により最適なレシピを選択する手法の検討がなされている（例えば、特許文献２参照。）。
【００１４】
以下、特許文献２に記載の技術について説明する。
【００１５】
図３３は、特許文献２に記載の製造制御装置における、処理の流れを示すフローチャートである。
【００１６】
図３３に示すように、まず、従来の製造制御装置は、ウェハ枚数Ｗを読み出す（Ｓ１００）。次に、従来の製造制御装置は、複数の確定した処理種のレシピのうち、最もバッチサイズＢＳが小さいレシピを読み出す（Ｓ１０２）。次に、従来の製造制御装置は、ウェハ枚数ＷがバッチサイズＢＳより小さいか否かを判定する（Ｓ１０４）。ウェハ枚数ＷがバッチサイズＢＳより大きい場合（Ｓ１０４でＮｏ）には、従来の製造制御装置は、次に少ないバッチサイズＢＳのレシピを読み出し（Ｓ１０６）、再度、ステップＳ１０４の判定を行う。
【００１７】
一方、ウェハ枚数ＷがバッチサイズＢＳより小さい場合（Ｓ１０４でＹｅｓ）には、従来の製造制御装置は、現在のバッチサイズを最終的なバッチサイズに決定し（Ｓ１０８）、選択している処理レシピが出力される（Ｓ１１０）。
【００１８】
以上により、特許文献２の技術は、半導体製造装置の反応室内の支持体（ボート）の全てにウェハが収容されている場合でなくとも、支持体全てにウェハが収容された場合と同じ結果を得ることができる。この場合、支持体全てにウェハが収容された状態で最もばらつきが少なく安定した状態であると推測される。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００４−１０３８９９号公報（第８項、図３、図４）
【特許文献２】特開２００５−９３７４７号公報（第１３項、図５、図６）
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、ウェハ数以外の要因により絶縁膜の堆積膜厚は変動する。つまり、特許文献２記載の技術は、十分に絶縁膜の膜厚変動を抑制することができないという課題を有する。
【００２１】
そこで本発明は、より膜厚変動を抑制することにより、トランジスタ特性のばらつきを低減できる製造制御装置及び製造制御方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明に係る製造制御装置は、第１半導体ウェハ上に絶縁膜を堆積する成膜装置を制御する制御パラメータを算出する製造制御装置であって、前記第１半導体ウェハの第１表面積が大きいほど、前記成膜装置に前記絶縁膜を厚く堆積させる前記制御パラメータを算出する。
【００２３】
この構成によれば、本発明に係る製造制御装置は、ウェハ表面積に依存した絶縁膜の堆積膜厚の変動を抑制できるので、トランジスタ特性のばらつきをより軽減できる。
【００２４】
また、前記製造制御装置は、前記制御パラメータとして、前記成膜装置が前記第１半導体ウェハ上に前記絶縁膜を堆積する第１堆積時間を算出する堆積時間算出部を備え、前記堆積時間算出部は、前記第１表面積が大きいほど前記第１堆積時間が長くなるように前記第１堆積時間を算出してもよい。
【００２５】
この構成によれば、本発明に係る製造制御装置は、ウェハ表面積に依存した絶縁膜の堆積膜厚の変動を抑制できる第１堆積時間を算出できる。
【００２６】
また、前記製造制御装置は、さらに、目標堆積膜厚を取得する目標堆積膜厚取得部と、前記成膜装置により単位時間当たりに堆積される前記絶縁膜の厚さである成膜レートを取得する成膜レート取得部と、前記第１表面積に第１係数を乗算することにより、前記成膜装置により堆積される前記絶縁膜の膜厚のうち前記第１表面積に依存する膜厚である第１変動膜厚を算出する第１変動膜厚算出部とを備え、前記堆積時間算出部は、前記目標堆積膜厚と前記第１変動膜厚とを加算することにより第１推定膜厚を算出し、当該第１推定膜厚を前記成膜レートで除算することにより前記第１堆積時間を算出してもよい。
【００２７】
この構成によれば、本発明に係る製造制御装置は、ウェハ表面積に依存した絶縁膜の第１変動膜厚を算出し、当該第１変動膜厚を用いて、第１堆積時間を算出できる。
【００２８】
また、前記製造制御装置は、さらに、第２半導体ウェハの第２表面積を取得する第２表面積取得部と、前記成膜装置により前記第２半導体ウェハに絶縁膜が堆積された際の堆積時間である処理時間を取得する処理時間取得部と、前記成膜装置により前記第２半導体ウェハに前記絶縁膜が堆積された際の、当該絶縁膜の膜厚である測定膜厚を取得する測定膜厚取得部と、前記第２表面積に前記第１係数を乗算することにより、前記成膜装置により堆積される前記絶縁膜の膜厚のうち前記第２表面積に依存する膜厚である第２変動膜厚を算出する第２変動膜厚算出部と、前記測定膜厚から前記第２変動膜厚を減算することにより第２推定膜厚を算出し、算出した当該第２推定膜厚を前記処理時間で除算することにより前記成膜レートを算出する成膜レート算出部とを備え、前記成膜レート取得部は、前記成膜レート算出部により算出された前記成膜レートを取得してもよい。
【００２９】
この構成によれば、本発明に係る製造制御装置は、同じ成膜装置で成膜された絶縁膜の膜厚から、成膜レートを算出することにより、装置間のばらつきを低減できる。
【００３０】
また、前記成膜装置は、前記第１半導体ウェハを含む複数の第１半導体ウェハ上に前記絶縁膜を堆積し、前記複数の第１半導体ウェハは、異なるパターンが形成された複数種類のウェハを含み、前記表面積は、前記複数種類のウェハの表面積うちの最大の表面積と最小の表面積との平均値であってもよい。
【００３１】
また、前記成膜装置は、前記第１半導体ウェハを含む複数の第１半導体ウェハ上に前記絶縁膜を堆積し、前記複数の第１半導体ウェハは、異なるパターンが形成された複数種類のウェハを含み、前記表面積は、前記複数の半導体ウェハの表面積の総和であってもよい。
【００３２】
この構成によれば、本発明に係る製造制御装置は、ウェハ表面積に依存した絶縁膜の堆積膜厚の変動を、さらに抑制できる。
【００３３】
また、前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極パターンを形成する第１工程と、前記第１工程より後に前記成膜装置が前記絶縁膜を堆積する第２工程とを含み、前記第１表面積は、前記第１工程後に、単位面積当たりに形成されている前記ゲート電極パターンの面積の割合であってもよい。
【００３４】
また、前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極パターンを形成する第１工程と、前記第１工程より後に前記成膜装置が前記絶縁膜を堆積する第２工程とを含み、前記第１表面積は、前記第１工程後に、単位面積当たりの前記ゲート電極パターンが形成されていない面積の割合であってもよい。
【００３５】
また、前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極パターンを形成する第１工程と、前記第１工程より後に前記成膜装置が前記絶縁膜を堆積する第２工程とを含み、前記第１表面積は、前記第１工程後に、単位面積当たりに形成されている前記ゲート電極パターンの周辺長であってもよい。
【００３６】
また、前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極パターンを形成する第１工程と、前記第１工程より後に前記成膜装置が前記絶縁膜を堆積する第２工程とを含み、前記第１表面積は、前記第１工程で形成された前記ゲート電極パターンの周辺長の総和であってもよい。
【００３７】
また、前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極を形成する第１工程と、第１工程より後に前記成膜装置が前記ゲート電極の側壁絶縁膜に用いられる前記絶縁膜を堆積する第２工程とを含み、前記製造制御装置は、さらに、前記第１工程後、かつ前記第２工程前における、前記第１半導体ウェハに形成された前記トランジスタの構造の形状を示す第１測定値を取得する第１測定値取得部と、前記第１測定値に応じて、前記第１工程において前記トランジスタの特性が変動した方向と逆方向に前記トランジスタの特性を変動させるように、前記目標堆積膜厚を補正することにより補正後目標堆積膜厚を生成する目標堆積膜厚補正部を備え、前記堆積時間算出部は、前記目標堆積膜厚と前記第１変動膜厚とを加算することにより第１推定膜厚を算出し、当該第１推定膜厚を前記成膜レートで除算することにより前記第１堆積時間を算出してもよい。
【００３８】
この構成によれば、本発明に係る製造制御装置は、前工程で形成された構造により生じるトランジスタ特性の変動を戻すように、目標堆積膜厚を補正する。これにより、本発明に係る製造制御装置は、装置間及びＬｏｔ間のトランジスタ特性のばらつきを低減できる。
【００３９】
また、前記第１測定値取得部は、前記第１測定値として、前記ゲート電極の寸法又は角度を取得し、前記目標堆積膜厚補正部は、前記ゲート電極の寸法が小さいほど、又は、前記ゲート電極の角度が大きいほど、前記目標堆積膜厚を大きくしてもよい。
【００４０】
また、前記第１工程では、さらに、前記ゲート電極の第１側壁絶縁膜を形成し、前記第２工程では、前記成膜装置が、前記第１側壁絶縁膜の側面に形成される、前記ゲート電極の第２側壁絶縁膜に用いられる前記絶縁膜を堆積し、前記第１測定値取得部は、前記第１測定値として、前記第１側壁絶縁膜の幅又は角度を取得し、前記目標堆積膜厚補正部は、前記第１側壁絶縁膜の幅が小さいほど、又は、前記第１側壁絶縁膜が大きいほど、前記目標堆積膜厚を大きくしてもよい。
【００４１】
また、前記目標堆積膜厚補正部は、前記第１測定値に応じて、前記第１工程において前記トランジスタの閾値電圧が変動した方向と逆方向に前記閾値電圧を変動させるように、前記目標堆積膜厚を補正してもよい。
【００４２】
この構成によれば、本発明に係る製造制御装置は、装置間及びＬｏｔ間のトランジスタの閾値電圧のばらつきを低減できる。
【００４３】
また、前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタのゲート電極を形成する第１工程と、第１工程より後に前記成膜装置が前記ゲート電極上に、前記絶縁膜としてコンタクトエッチストップレイヤーを堆積する第２工程とを含み、前記製造制御装置は、さらに、前記第１工程後、かつ前記第２工程前における、前記第１半導体ウェハに形成された前記トランジスタの構造の形状を示す測定値を取得する測定値取得部と、前記第１測定値に応じて、前記第１工程において前記トランジスタの駆動能力が変動した方向と逆方向に前記駆動能力を変動させるように、前記目標堆積膜厚を補正することにより補正後目標堆積膜厚を生成する目標堆積膜厚補正部を備え、前記堆積時間算出部は、前記目標堆積膜厚と前記第１変動膜厚とを加算することにより第１推定膜厚を算出し、当該第１推定膜厚を前記成膜レートで除算することにより前記第１堆積時間を算出してもよい。
【００４４】
この構成によれば、本発明に係る製造制御装置は、装置間及びＬｏｔ間のトランジスタの駆動能力のばらつきを低減できる。
【００４５】
また、前記成膜装置を含む半導体制御装置は、前記第１半導体ウェハにトランジスタを含む半導体装置を製造し、前記半導体制御装置による前記半導体装置の製造工程は、前記トランジスタの第１ゲート電極を形成するとともに、前記成膜装置が前記ゲート電極の側壁絶縁膜に用いられる前記絶縁膜を堆積する第１工程と、前記第１工程より後に、前記第１ゲート電極を除去し、当該第１ゲート電極が除去された領域に、ゲート電極材料を埋め込む第２工程とを含み、前記製造制御装置は、さらに、前記第１工程後、かつ前記第２工程前における、前記第１半導体ウェハに形成された前記トランジスタの構造の形状を示す第２測定値を取得する第２測定値取得部と、前記第２測定値に応じて、前記第１工程において前記トランジスタの特性が変動した方向と逆方向に、前記第２工程において前記トランジスタの特性を変動させる前記ゲート電極の特性を決定するゲート電極特性決定部とを備えてもよい。
【００４６】
この構成によれば、本発明に係る製造制御装置は、前工程で形成された構造により生じるトランジスタ特性の変動を戻すように、ゲート電極の特性を決定する。これにより、本発明に係る製造制御装置は、装置間及びＬｏｔ間のトランジスタ特性のばらつきを低減できる。
【００４７】
また、前記ゲート電極特性決定部は、前記ゲート電極の特性として、前記ゲート電極材料の膜種、膜質又は膜厚を決定してもよい。
【００４８】
また、ゲート電極特性決定部は、前記第１工程において前記トランジスタの閾値電圧が変動した方向と逆方向に、前記第２工程において前記閾値電圧を変動させる仕事関数を有する前記ゲート電極の特性を決定してもよい。
【００４９】
この構成によれば、本発明に係る製造制御装置は、装置間及びＬｏｔ間のトランジスタの閾値電圧のばらつきを低減できる。
【００５０】
また、前記第２工程では、前記第１ゲート電極が除去された領域に、前記トランジスタのゲート絶縁膜となる高誘電体膜を形成し、形成された当該高誘電体膜の上に前記ゲート電極材料を埋め込み、前記ゲート電極特性決定部は、前記ゲート電極の特性として、前記高誘電体膜の膜種、膜質又は膜厚を決定してもよい。
【００５１】
なお、本発明は、このような製造制御装置として実現できるだけでなく、製造制御装置に含まれる特徴的な手段をステップとする製造制御方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【００５２】
さらに、本発明は、このような製造制御装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような製造制御装置を含む製造システムとして実現したり、このような製造制御方法を含む半導体装置の製造方法として実現できる。
【発明の効果】
【００５３】
以上より、本発明は、より膜厚変動を抑制することにより、トランジスタ特性のばらつきを低減できる製造制御装置及び製造制御方法を提供できる。
【図面の簡単な説明】
【００５４】
【図１Ａ】ウェハ表面積が異なる製品の堆積膜厚を示す図である。
【図１Ｂ】ウェハ表面積と堆積膜厚との関係を示す図である。
【図２Ａ】製品Ａのみを導入した場合と製品Ａ及び製品Ｂを混在させて導入した場合との堆積膜厚を示す図である。
【図２Ｂ】支持体内部に製品Ａのみを導入した場合と製品Ａ及び他製品を混合した場合との差分と、支持体内部の位置との関係を示す図である。
【図３】製品堆積レートの推移を示す図である。
【図４】本発明の第１の実施形態に係る製造システムの構成を示すブロック図である。
【図５】本発明の第１の実施形態に係る製造システムの処理の流れを示すフローチャートである。
【図６】本発明の第１の実施形態に係る製造制御装置の構成を示すブロック図である。
【図７】本発明の第１の実施形態に係る第１処理部による推定成膜レートの算出処理の流れを示すフローチャートである。
【図８】本発明の第１の実施形態に係る第２処理部による堆積時間の算出処理の流れを示すフローチャートである。
【図９Ａ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図９Ｂ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図９Ｃ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図９Ｄ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１０Ａ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１０Ｂ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１０Ｃ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１０Ｄ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１１Ａ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１１Ｂ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１１Ｃ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１１Ｄ】本発明の第１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１２】本発明の第２の実施形態に係る製造制御装置の構成を示すブロック図である。
【図１３】本発明の第３の実施形態に係る製造制御装置の構成を示すブロック図である。
【図１４】本発明の第４の実施形態に係る製造システムの処理の流れを示すフローチャートである。
【図１５】本発明の第４の実施形態に係る製造制御装置の構成を示すブロック図である。
【図１６】本発明の第４の実施形態に係る第２処理部による堆積時間の算出処理の流れを示すフローチャートである。
【図１７Ａ】本発明の第１３〜３７の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１７Ｂ】本発明の第１３〜３７の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１８Ａ】本発明の第１３〜３７の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１８Ｂ】本発明の第１３〜３７の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１８Ｃ】本発明の第１３〜３７の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１９Ａ】本発明の第１３〜３７の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１９Ｂ】本発明の第１３〜３７の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図１９Ｃ】本発明の第１３〜３７の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２０Ａ】本発明の第３８の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２０Ｂ】本発明の第３８の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２１Ａ】本発明の第３９〜第４４の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２１Ｂ】本発明の第３９〜第４４の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２２Ａ】本発明の第３９〜第４４の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２２Ｂ】本発明の第３９〜第４４の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２２Ｃ】本発明の第３９〜第４４の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２３Ａ】本発明の第３９〜第４４の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２３Ｂ】本発明の第３９〜第４４の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２３Ｃ】本発明の第３９〜第４４の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２４】本発明の第３９〜４４の実施形態に係る製造制御装置の構成を示すブロック図である。
【図２５Ａ】本発明の第４５〜第５２の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２５Ｂ】本発明の第４５〜第５２の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２５Ｃ】本発明の第４５〜第５２の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２５Ｄ】本発明の第４５〜第５２の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２６】本発明の第４５〜第５２の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２７Ａ】本発明の第５３〜第５８の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２７Ｂ】本発明の第５３〜第５８の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２７Ｃ】本発明の第５３〜第５８の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２８】本発明の第５３〜第５８の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２９Ａ】本発明の第５９〜第６１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図２９Ｂ】本発明の第５９〜第６１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図３０】本発明の第５９〜第６１の実施形態に係る製造システムにより製造される半導体装置の製造過程における構造を示す断面図である。
【図３１Ａ】従来の半導体装置の製造過程における構造を示す断面図である。
【図３１Ｂ】従来の半導体装置の製造過程における構造を示す断面図である。
【図３１Ｃ】従来の半導体装置の製造過程における構造を示す断面図である。
【図３１Ｄ】従来の半導体装置の製造過程における構造を示す断面図である。
【図３２Ａ】従来の半導体装置の製造過程における構造を示す断面図である。
【図３２Ｂ】従来の半導体装置の製造過程における構造を示す断面図である。
【図３２Ｃ】従来の半導体装置の製造過程における構造を示す断面図である。
【図３３】従来の半導体装置の製造方法のフローチャートである。
【発明を実施するための形態】
【００５５】
発明者等は、半導体製造装置の支持体内に収容されるウェハ総枚数により成膜状況が変わってしまう以外に３点の変動要因により生じる膜厚変動が存在することを見出した。
【００５６】
第１の膜厚変動として、発明者等は、処理するウェハの表面積に依存して膜厚が変動することを見出した。
【００５７】
第２の膜厚変動として、発明者等は、支持体内に収容されたウェハの総表面積に依存して膜厚が変動することを見出した。
【００５８】
第３の膜厚変動として、発明者等は、メンテナンスなどによる、装置パラメータが変動することにより膜厚が変動することを見出した。
【００５９】
まず、図１Ａ及び図１Ｂを用いて、第１の膜厚変動について説明する。
【００６０】
図１Ａは、ウェハ表面積が異なる２種類の製品Ａ、及び製品Ｂをバッチ式のＣＶＤ成膜装置の支持体に交互に収容したうえでＳｉＯ2膜を成膜し、成膜したＳｉＯ2膜厚を測定した結果を示す図である。ここで、製品Ａの表面積は、製品Ｂの表面積より小さい。また、Ｘ軸は支持体内部の位置（炉内位置）を示し、Ｙ軸は製品のＳｉＯ2膜厚（堆積膜厚）を示す。
【００６１】
図１Ａに示すように、同一支持体に収容しているにもかかわらず製品Ａに比べ、製品Ｂの膜厚が常に薄くなっている。また、その差は支持体位置によらずほぼ一定となっている。この差は、支持体内部の位置による影響、つまり半導体製造装置の温度分布又はガス流量の分布による影響とは考え難い。
【００６２】
図１Ｂは、堆積膜厚をいくつかの製品のウェハ表面積に対しプロットしたグラフである。Ｘ軸は、上記製品Ｂのウェハ表面積で規格化した製品のウェハ表面積であり、Ｙ軸は製品のＳｉＯ2膜厚（堆積膜厚）である。図１Ｂに示すように、製品上に堆積される膜厚は製品のウェハ表面積に対し良好な相関性を持っており、特に反比例していることが分かる。
【００６３】
また、上記相関性は、支持体内部の位置でほぼ同等の傾向を示しているため、ウェハ表面積に依存する、一種のローディング効果により発生していると考えられる。
【００６４】
次に、第２の膜厚変動について、図２Ａ及び図２Ｂを用いて説明する。
【００６５】
図２Ａは、図１Ａ及び図１Ｂで示した条件において、支持体内部に製品Ａのみを投入したうえで成膜処理を行い、図１Ａ及び図１Ｂの条件と重ね合わせた結果を示す図である。図２Ｂは、製品Ａのみを投入したうえで成膜処理した場合の膜厚から、図１Ａ及び図１Ｂの製品Ａ膜厚の差分値をプロットしたグラフである。
【００６６】
図２Ｂに示すようにＢｏｔｔｏｍからＴｏｐに炉内位置が変わるにつれて、堆積膜厚差が大きくなる。ここで、評価を行ったバッチ式ＣＶＤ装置がＢｏｔｔｏｍ側からガスを導入しているために、反応ガスはＢｏｔｔｏｍ側から反応して使用される。よって、Ｔｏｐへ向かうに連れて反応ガスの分圧の低下が生じていると考えられる。これにより、上記炉内位置に応じた堆積膜厚差の変動が生じていると考えられる。
【００６７】
また、表面積が大きいほど反応ガスを多く消費するので、表面積が小さいものを導入した場合と大きいものを導入した場合とで、支持体内部の位置による堆積膜厚に差が発生する。よって、図２Ｂに示すように、導入された製品の表面積が変わることで堆積膜厚に差が発生すると考えられる。
【００６８】
この関係は、図２Ｂに示すように支持体内部に導入された枚数×製品表面積の総和と高い相関がある。
【００６９】
次に第３の膜厚変動について説明する。
【００７０】
図３は、同一製品を同一処理枚数、及び同一装置で成膜を行った際のある期間の堆積レートの変動データを示す図である。
【００７１】
図３に示すように、メンテナンスの前後で堆積レートが変動することがわかる。これは、メンテナンス毎に設備状態が変化してしまうため同一装置においても堆積レートが異なることにより、このメンテナンス前後の堆積レート変動が生じると考えられる。
【００７２】
また、図３に示すように、メンテナンス間においても堆積レートが変動している箇所が存在している。これは、支持体表面に成膜した膜が累積することにより、支持体の熱容量等が変化し、これにより相対的に設備状態が変化するために、堆積レートが変動していると考えられる。
【００７３】
以下、本発明に係る半導体装置の製造管理装置の実施の形態について、図面を参照しながら詳細に説明する。
【００７４】
また、以下の実施形態は、上記第１〜第３の膜厚変動のうち少なくとも一つを考慮したうえで、半導体装置を製造する製造システムを例として説明を行う。
【００７５】
（第１の実施形態）
本発明の第１の実施形態に係る製造システムは、ウェハ表面積が大きくなるほど、堆積時間を長くする。これにより、本発明の第１の実施形態に係る製造システムは、ウェハ表面積に依存した堆積膜厚の変動（上記第１の膜厚変動）を抑制できるので、トランジスタ特性のばらつきを軽減できる。
【００７６】
まず、本発明の第１の実施形態に係る製造システムの構成を説明する。
【００７７】
図４は、本発明の第１の実施形態に係る製造システム１０の構成を示すブロック図である。
【００７８】
図４に示す製造システム１０は、製造制御装置２０と、成膜装置３０と、測定装置４０とを含む。
【００７９】
成膜装置３０は、半導体ウェハ（以下、単に「ウェハ」とも記す。）上にＣＶＤ法を用いて絶縁膜を堆積する。例えば、成膜装置３０は、ＬＰ−ＣＶＤ法を用いてＳｉＯ2膜を成膜する。
【００８０】
測定装置４０は、ウェハ上に生成された絶縁膜の膜厚等を測定する。
【００８１】
製造制御装置２０は、成膜装置３０を制御する制御パラメータを算出する。また、製造制御装置２０は、算出した制御パラメータを用いて、成膜装置３０が堆積する絶縁膜の膜厚を制御する。制御パラメータとは、具体的には、成膜装置３０の成膜時における、堆積時間、温度、パワー、圧力、分圧、出力、入力、ガス流量、及び排気圧力等である。この製造制御装置２０は、半導体ウェハの表面積が大きいほど、成膜装置３０に絶縁膜を厚く堆積させる制御パラメータを算出する。
【００８２】
例えば、製造制御装置２０は、ＣＰＵ等のプロセッサと、メモリとを備えるコンピュータであり、例えば、パーソナルコンピュータである。
【００８３】
なお、以下において、制御パラメータが堆積時間である場合を例に説明する。
【００８４】
次に、製造システム１０における、全体の処理の流れを説明する。
【００８５】
図５は、製造システム１０の処理の流れを示すフローチャートである。
【００８６】
図５に示すように、まず、成膜装置３０は、第１Ｌｏｔのウェハに絶縁膜を堆積する（Ｓ１１）。次に、測定装置４０は、ステップＳ１１で堆積された絶縁膜の膜厚を測定する（Ｓ１２）。
【００８７】
次に、製造制御装置２０は、ステップＳ１２で測定された絶縁膜の膜厚を用いて、成膜装置３０の推定成膜レートＲ0を算出する（Ｓ１３）。ここで推定成膜レートＲ0とは、成膜装置３０により単位時間当りに堆積される絶縁膜の膜厚である。
【００８８】
次に、製造制御装置２０は、算出した推定成膜レートＲ0を用いて、第２Ｌｏｔのウェハに対する、成膜装置３０による絶縁膜の堆積時間ｔtargetを算出する（Ｓ１４）。
【００８９】
次に、成膜装置３０は、製造制御装置２０により算出された堆積時間ｔtargetで絶縁膜を堆積する（Ｓ１５）。
【００９０】
以下、製造制御装置２０の構造及び動作を詳細に説明する。
【００９１】
図６は、本発明の第１の実施形態に係る製造制御装置２０の構成を示すブロック図である。
【００９２】
図６に示す製造制御装置２０は、第１処理部２１と、第２処理部２２とを備える。
【００９３】
第１処理部２１は、第１Ｌｏｔのウェハの第１ウェハ表面積Ｌ0と、処理時間ｔ0と、測定膜厚Ｔ0とを用いて、推定成膜レートＲ0を算出し、算出した推定成膜レートＲ0を第２処理部２２に出力する。この第１処理部２１は、第１ウェハ表面積取得部１０１と、第１ウェハ表面積蓄積部１０２と、第１変動膜厚算出部１０３と、処理時間取得部１０４と、処理時間蓄積部１０５と、測定膜厚取得部１０６と、測定膜厚蓄積部１０７と、推定成膜レート算出部１０８と、推定成膜レート蓄積部１０９とを備える。
【００９４】
第１ウェハ表面積取得部１０１は、成膜装置３０の支持体内部に導入された第１Ｌｏｔのウェハの第１ウェハ表面積Ｌ0を成膜装置３０から取得する。この第１ウェハ表面積Ｌ0は、例えば、第１Ｌｏｔに含まれる複数のウェハのウェハ表面積の最大値と最小値とを平均した値である。なお、各Ｌｏｔには、それぞれパターンの異なる複数種類の製品が含まれる。つまり、各Ｌｏｔには、それぞれウェハ表面積が異なる複数種類のウェハが含まれる。また、本発明においてＬｏｔとは、成膜装置３０の同一の支持体で同時に処理された１以上の製品を示し、所謂バッチに相当する。
【００９５】
第１ウェハ表面積蓄積部１０２は、第１ウェハ表面積取得部１０１により取得された第１ウェハ表面積Ｌ0を蓄積する。
【００９６】
第１変動膜厚算出部１０３は、第１ウェハ表面積蓄積部１０２に蓄積された第１ウェハ表面積Ｌ0を用いて、当該第１ウェハ表面積Ｌ0に対する第１変動膜厚ＴA0を算出する。ここで、第１変動膜厚ＴA0は、ウェハに堆積された絶縁膜の膜厚のうち、第１ウェハ表面積Ｌ0に依存して変動する膜厚に相当する。具体的には、第１変動膜厚算出部１０３は、第１ウェハ表面積Ｌ0に、変動膜厚依存性係数Ａ0を乗算することにより、第１変動膜厚ＴA0を算出する。つまり、第１ウェハ表面積Ｌ0が大きいほど、第１変動膜厚ＴA0は大きくなる。
【００９７】
処理時間取得部１０４は、第１Ｌｏｔにおいて、成膜装置３０が絶縁膜を堆積した期間（堆積時間）である処理時間ｔ0を成膜装置３０から取得する。
【００９８】
処理時間蓄積部１０５は、処理時間取得部１０４により取得された処理時間ｔ0を蓄積する。
【００９９】
測定膜厚取得部１０６は、測定装置４０により測定された、第１Ｌｏｔで成膜装置３０により成膜された絶縁膜の膜厚である測定膜厚Ｔ0を、測定装置４０から取得する。
【０１００】
測定膜厚蓄積部１０７は、測定膜厚取得部１０６により取得された測定膜厚Ｔ0を蓄積する。
【０１０１】
推定成膜レート算出部１０８は、測定膜厚蓄積部１０７に蓄積された測定膜厚Ｔ0から第１変動膜厚ＴA0を減算した膜厚を、処理時間ｔ0で除算することにより推定成膜レートＲ0を算出する。つまり、推定成膜レートＲ0は、成膜装置３０により堆積される絶縁膜の膜厚のうち、第１ウェハ表面積Ｌ0に依存して変動する膜厚の成分を除いた、単位時間当りに堆積される絶縁膜の膜厚である。つまり、Ｒ0＝（Ｔ0−ＴA0）／ｔ0である。
【０１０２】
推定成膜レート蓄積部１０９は、推定成膜レート算出部１０８により算出された推定成膜レートＲ0を蓄積する。
【０１０３】
第２処理部２２は、第１Ｌｏｔの成膜後、かつ第２Ｌｏｔの成膜前である第２Ｌｏｔの前工程において、第１処理部２１により算出された推定成膜レートＲ0と、第２Ｌｏｔのウェハの第２ウェハ表面積Ｌ1と、目標堆積膜厚Ｔtargetとを用いて、堆積時間ｔtargetを算出し、算出した堆積時間ｔtargetを成膜装置３０に出力する。ここで、目標堆積膜厚Ｔtargetは、第２Ｌｏｔにおいて成膜する絶縁膜の、目標とする膜厚である。また、堆積時間ｔtargetは、第２Ｌｏｔで成膜装置３０が絶縁膜の成膜を行う時間である。
【０１０４】
この第２処理部２２は、第２ウェハ表面積取得部１１０と、第２ウェハ表面積蓄積部１１１と、第２変動膜厚算出部１１２と、目標堆積膜厚取得部１１３と、目標堆積膜厚蓄積部１１４と、推定成膜レート取得部１１５と、堆積時間算出部１１６と、堆積時間蓄積部１１７と、堆積時間出力部１１８とを備える。
【０１０５】
第２ウェハ表面積取得部１１０は、成膜装置３０の支持体に次に導入する予定の第２Ｌｏｔのウェハの第２ウェハ表面積Ｌ1を成膜装置３０から取得する。例えば、この第２ウェハ表面積Ｌ1は、第２Ｌｏｔに含まれる複数のウェハのウェハ表面積の最大値と最小値とを平均した値である。
【０１０６】
第２ウェハ表面積蓄積部１１１は、第２ウェハ表面積取得部１１０により取得された第２ウェハ表面積Ｌ1を蓄積する。
【０１０７】
第２変動膜厚算出部１１２は、第２ウェハ表面積蓄積部１１１に蓄積された第２ウェハ表面積Ｌ1を用いて、当該第２ウェハ表面積Ｌ1に対する第２変動膜厚ＴA1を算出する。ここで、第２変動膜厚ＴA1は、ウェハに堆積される絶縁膜の膜厚のうち、第２ウェハ表面積Ｌ1に依存して変動する膜厚に相当する。具体的には、第２変動膜厚算出部１１２は、第２ウェハ表面積Ｌ1に、変動膜厚依存性係数Ａ0を乗算することにより、第２変動膜厚ＴA1を算出する。つまり、第２ウェハ表面積Ｌ1が大きいほど、第２変動膜厚ＴA1は大きくなる。
【０１０８】
目標堆積膜厚取得部１１３は、処理対象ウェハの目標堆積膜厚Ｔtargetを成膜装置３０から取得する。
【０１０９】
目標堆積膜厚蓄積部１１４は、目標堆積膜厚取得部１１３により取得された目標堆積膜厚Ｔtargetを蓄積する。
【０１１０】
推定成膜レート取得部１１５は、推定成膜レート蓄積部１０９に蓄積される推定成膜レートＲ0を取得する。
【０１１１】
堆積時間算出部１１６は、第２変動膜厚算出部１１２により算出された第２変動膜厚ＴA1と、推定成膜レート取得部１１５により取得された推定成膜レートＲ0と、目標堆積膜厚蓄積部１１４に蓄積される目標堆積膜厚Ｔtargetとを用いて、第２Ｌｏｔの製品ウェハに最適な堆積時間ｔtargetを算出する。具体的には、堆積時間算出部１１６は、目標堆積膜厚Ｔtargetに第２変動膜厚ＴA1を加算したうえで、推定成膜レートＲ0で除算することにより、堆積時間ｔtargetを算出する。つまり、ｔtarget＝（Ｔtarget＋ＴA1）／Ｒ0である。ここで、第２ウェハ表面積Ｌ1が大きいほど、第２変動膜厚ＴA1は大きい。よって、第２ウェハ表面積Ｌ1が大きいほど、堆積時間ｔtargetが長くなる。
【０１１２】
堆積時間蓄積部１１７は、堆積時間算出部１１６により算出された堆積時間ｔtargetを蓄積する。
【０１１３】
堆積時間出力部１１８は、堆積時間蓄積部１１７に蓄積される堆積時間ｔtargetを成膜装置３０に出力する。
【０１１４】
なお、図６に示す製造制御装置２０に含まれる各処理部の機能は、典型的には、製造制御装置２０が備えるプロセッサが、メモリ（ＲＯＭ、ＲＡＭ、ＨＤＤ、又は不揮発性メモリ等）に格納されたプログラムを実行することにより実現される。また、製造制御装置２０に含まれる各蓄積部の機能は、製造制御装置２０が備えるメモリ（ＲＡＭ、ＨＤＤ、又は不揮発性メモリ等）により実現される。なお、製造制御装置２０に含まれる複数の処理部のうち、一部又は全てを専用の回路（ハードウェア）で実現してもよい。
【０１１５】
また、製造制御装置２０は、第１ウェハ表面積Ｌ0、第２ウェハ表面積Ｌ1、処理時間ｔ0及び目標堆積膜厚Ｔtargetは、成膜装置３０以外の他の装置から取得してもよいし、ユーザの操作により製造制御装置２０に入力されてもよい。また、製造制御装置２０は、測定膜厚Ｔ0を、測定装置４０から直接取得するのではなく、他の装置を介して取得してもよいし、ユーザの操作により測定膜厚Ｔ0が製造制御装置２０に入力されてもよい。
【０１１６】
また、第１処理部２１及び第２処理部２２は、それぞれ異なる装置が備えてもよい。また、本発明に係る製造制御装置２０は、第１処理部２１及び第２処理部２２の一方のみを含む構成としてもよい。
【０１１７】
次に、製造制御装置２０の動作の流れを説明する。
【０１１８】
まず、第１処理部２１による推定成膜レートＲ0の算出処理（図５のステップＳ１３）の流れを説明する。
【０１１９】
図７は、第１処理部２１による推定成膜レートＲ0の算出処理の流れを示すフローチャートである。
【０１２０】
図７に示すように、まず、第１ウェハ表面積取得部１０１は、第１Ｌｏｔのウェハの第１ウェハ表面積Ｌ0を取得し、第１ウェハ表面積蓄積部１０２に蓄積する（Ｓ１１１）。
【０１２１】
次に、第１変動膜厚算出部１０３は、第１ウェハ表面積Ｌ0に、変動膜厚依存性係数Ａ0を乗算することにより、第１変動膜厚ＴA0を算出する（Ｓ１１２）。
【０１２２】
次に、処理時間取得部１０４は、第１Ｌｏｔにおいて、成膜装置３０が絶縁膜を堆積した期間である処理時間ｔ0を取得し、処理時間蓄積部１０５に蓄積する（Ｓ１１３）。
【０１２３】
次に、測定膜厚取得部１０６は、測定膜厚Ｔ0を測定装置４０から取得し、測定膜厚蓄積部１０７に蓄積する（Ｓ１１４）。
【０１２４】
次に、推定成膜レート算出部１０８は、測定膜厚Ｔ0から第１変動膜厚ＴA0を減算した膜厚を、処理時間ｔ0で除算することにより推定成膜レートＲ0を算出し、推定成膜レート蓄積部１０９に蓄積する（Ｓ１１５）。
【０１２５】
以上により、推定成膜レートＲ0が算出される。
【０１２６】
なお、図７に示すステップＳ１１１、Ｓ１１３及びＳ１１４の順序は任意でよい。また、ステップＳ１１２は、ステップＳ１１１の後、かつ、ステップＳ１１５の前であれば任意のタイミングで行ってよい。また、ステップＳ１１１〜Ｓ１１４の処理の一部を同時に行ってもよい。
【０１２７】
次に、第２処理部２２による堆積時間ｔtargetの算出処理（図５のステップＳ１４）の流れを説明する。
【０１２８】
図８は、第２処理部２２による堆積時間ｔtargetの算出処理の流れを示すフローチャートである。
【０１２９】
図８に示すように、まず、第２ウェハ表面積取得部１１０は、第２Ｌｏｔのウェハの第２ウェハ表面積Ｌ1を取得し、第２ウェハ表面積蓄積部１１１に蓄積する（Ｓ１２１）。
【０１３０】
次に、第２変動膜厚算出部１１２は、第２ウェハ表面積Ｌ1に、変動膜厚依存性係数Ａ0を乗算することにより、第２変動膜厚ＴA1を算出する（Ｓ１２２）。
【０１３１】
次に、目標堆積膜厚取得部１１３は、目標堆積膜厚Ｔtargetを取得し、目標堆積膜厚蓄積部１１４に蓄積する（Ｓ１２３）。
【０１３２】
次に、推定成膜レート取得部１１５は、推定成膜レート蓄積部１０９に蓄積される推定成膜レートＲ0を取得する（Ｓ１２４）。
【０１３３】
次に、堆積時間算出部１１６は、目標堆積膜厚Ｔtargetに第２変動膜厚ＴA1を加算したうえで、推定成膜レートＲ0で除算することにより、堆積時間ｔtargetを算出し、堆積時間蓄積部１１７に蓄積する（Ｓ１２５）。
【０１３４】
次に、堆積時間出力部１１８は、堆積時間蓄積部１１７に蓄積される堆積時間ｔtargetを成膜装置３０に出力する（Ｓ１２６）。
【０１３５】
以上により、第２Ｌｏｔの堆積時間ｔtargetが成膜装置３０に出力される。
【０１３６】
なお、図８に示すステップＳ１２１、Ｓ１２３及びＳ１２４の順序は任意でよい。また、ステップＳ１２２は、ステップＳ１２１の後、かつ、ステップＳ１２５の前であれば任意のタイミングで行ってよい。また、ステップＳ１２１〜Ｓ１２４の処理の一部を同時に行ってもよい。
【０１３７】
以上により、本発明の第１の実施形態に係る製造制御装置２０は、第２Ｌｏｔの第２ウェハ表面積Ｌ1が大きくなるほど、堆積時間ｔtargetを長くする。これにより、製造制御装置２０は、ウェハ表面積に依存した堆積膜厚の変動（上記第１の膜厚変動）を抑制できるので、トランジスタ特性のばらつきを軽減できる。
【０１３８】
また、製造制御装置２０は、同じ成膜装置３０で、直前のＬｏｔで成膜された絶縁膜の測定膜厚Ｔ0から、推定成膜レートＲ0を算出する。これにより、製造制御装置２０は、装置間のばらつき（上記第３の膜厚変動）を低減できる。
【０１３９】
なお、上記説明では、一般的な呼び方としてウェハ表面積と記載したが、製造制御装置２０は、第１ウェハ表面積Ｌ0及び第２ウェハ表面積Ｌ1として、パターン面積率、パターン面積、パターン開口率、又はパターン開口面積を用いてもよい。ここで、パターン面積率とは、単位面積当たりに形成されているゲート電極パターンの面積の割合である。また、パターン面積とは、ゲート電極パターンの総面積である。また、パターン開口率とは、単位面積当たりのゲート電極パターンが形成されていない面積の割合である。また、パターン開口面積とは、ゲート電極パターンが形成されていない総面積である。また、パターン率及びパターン面積が大きいほど、ウェハ表面積は大きくなり、パターン開口率及びパターン開口面積が大きいほど、ウェハ表面積は小さくなる。
【０１４０】
また、製造制御装置２０は、第１ウェハ表面積Ｌ0及び第２ウェハ表面積Ｌ1として、ゲート電極のパターン単位周辺長（パターン周辺長率）、又はパターン周辺長を用いてもよい。ここでパターン単位周辺長とは、単位面積当たりに形成されているゲート電極の周辺長である。また、パターン周辺長とは、ウェハ上に形成されたゲート電極パターンの周辺長の総和である。また、パターン単位周辺長及びパターン周辺長が大きいほど、ウェハ表面積は大きくなる。
【０１４１】
具体的には、ゲート電極パターンが形成されている場合、ウェハ表面の面積は、ゲート電極の単位周辺長×ウェハ面積（１５０ｍｍ×１５０ｍｍ×π）×ゲート電極高さ＋ウェハ表面の面積（１５０ｍｍ×１５０ｍｍ×π）となる。また、ウェハ裏面の面積は、ウェハ面積（１５０ｍｍ×１５０ｍｍ×π）となる。また、ウェハ表面積は、このウェハ表面の面積と、ウェハ裏面の面積を加算した値である。
【０１４２】
なお、製造制御装置２０は、これらのパターン面積率、パターン面積、パターン開口率、パターン開口面積、パターン単位周辺長、又はパターン周辺長から、ウェハ表面積を算出したうえで、上述した処理を行ってもよいし、これらから直接、第１変動膜厚ＴA0及び第２変動膜厚ＴA1を算出してもよい。
【０１４３】
また、製造制御装置２０は、さらに、装置間差、及び堆積前に形成されている自然酸化膜厚などを補正した堆積時間ｔtargetを算出してもよい。
【０１４４】
つまり、製造制御装置２０は、以下の式（１）を用いて、理論堆積時間ｔtargetを算出してもよい。
【０１４５】
ｔtarget＝（Ｔtarget＋Ｌ1×Ａ0＋Ｂ）／［（Ｔ0−Ｌ0×Ａ0＋Ｂ）／ｔ0］＋Ｃ
・・・式（１）
【０１４６】
上記式（１）において、補正値Ｂは、例えば、装置間差などを補正するための係数であり、補正値Ｃは、例えば、堆積前に形成されている自然酸化膜厚などを補正するための係数である。
【０１４７】
また、上記説明では、製造制御装置２０は、堆積膜厚を予測しているが、堆積膜厚では無く成膜レートの変動を予測したうえで、補正してもよい。具体的には、製造制御装置２０は、上述した堆積膜厚の変動依存性係数Ａ0の代わりに、成膜レートの変動依存性係数Ａ1を算出する。次に、製造制御装置２０は、当該変動依存性係数Ａ1を用いて、レート変動を予測したうえで、レート変動分を補正した予測レートＲAを算出する。例えば、ＲA＝Ａ1×Ｌ1である。次に、製造制御装置２０は、目標堆積膜厚Ｔtargetを予測レートで除算することにより、堆積時間ｔtargetを算出すればよい。つまり、ｔtarget＝Ｔtarget／（Ｒ0＋ＲA）となる。
【０１４８】
次に、製造システム１０により製造される半導体装置の製造例を説明する。この半導体装置は、トランジスタを含む。また、この半導体装置は、成膜装置３０を含む半導体製造装置により製造される。
【０１４９】
図９Ａ〜図１１Ｄは、製造システム１０により製造される半導体装置の製造行程を示す断面図である。図中の左側にｎ−ｃｈ  ＭＩＳトランジスタ（以下、ｎＭＩＳトランジスタ）の断面構造を模式的に示し、右側にｐ−ｃｈ  ＭＩＳトランジスタ（以下、ｐＭＩＳトランジスタ）の断面構造を模式的に示す。
【０１５０】
まず、図９Ａに示す断面構造において、シリコン基板１１０４上にｎＭＩＳトランジスタ形成領域１００１とｐＭＩＳトランジスタ形成領域１００２とを区画するトレンチ型の素子分離絶縁膜１１０３を形成する。
【０１５１】
その後、シリコン基板１１０４上の全面に、例えばシリコン酸化膜からなるゲート絶縁膜１１０２とポリシリコン膜とを順次形成する。次に、当該ポリシリコン膜を、ドライエッチング方法等を用いてパターニングすることによって、ｎＭＩＳトランジスタのゲート電極１１００及びｐＭＩＳトランジスタのゲート電極１１０５を形成する。
【０１５２】
次に、図９Ｂに示す工程において、ＣＶＤ法を用いて、シリコン基板１１０４上の全面にシリコン酸化膜からなる第１の側壁用絶縁膜１１０１を堆積する。これにより、ｎＭＩＳトランジスタのゲート電極１１００、ｐＭＩＳトランジスタのゲート電極１１０５を含むｎＭＩＳトランジスタ形成領域１００１とｐＭＩＳトランジスタ形成領域１００２との全体が第１の側壁用絶縁膜１１０１によって覆われる。
【０１５３】
次に、図９Ｃに示す工程においてＣＦ4／Ａｒガス等のフルオロカーボンガスなどを用いて第１の側壁用絶縁膜１１０１を異方性ドライエッチングする。これにより、選択的にゲート電極１１００及び１１０５の側面に第１の側壁絶縁膜１１０６を形成する。このときＣＦ4／Ａｒガスを用いてドライエッチングした場合、第１の側壁用絶縁膜１１０１に対するエッチングレートが遅いため、エッチング制御性を向上できる。
【０１５４】
次に図９Ｄに示す工程において、ｎＭＩＳトランジスタ形成領域１００１上に開口を有し、かつｐＭＩＳトランジスタ形成領域１００２上を覆うレジストマスク１１１０を形成する。その後、ゲート電極１１００、第１の側壁絶縁膜１１０６及びレジストマスク１１１０をマスクとして用いて、ｎ型不純物である砒素（Ａｓ＋）イオン１１１１を、注入エネルギーが約１．０ｋｅＶ〜５ｋｅＶ、ドーズ量が５×１０13〜５×１０15／ｃｍ2の条件でイオン注入する。これにより、ｎＭＩＳトランジスタ形成領域１００１にｎ型エクステンション領域１１１２が形成される。
【０１５５】
次に図１０Ａに示す工程において、レジストマスク１１１０をアッシングすることにより除去する。なお、硫酸過酸化水素水溶液（ＳＰＭ）又はアンモニア過酸化水素水溶液（ＡＰＭ）などを用いたウェット洗浄することによりレジストマスク１１１０を除去してもよい。
【０１５６】
次に、図１０Ｂに示す工程において、ｐＭＩＳトランジスタ形成領域１００２上に開口を有し、かつｎＭＩＳトランジスタ形成領域１００１上を覆うレジストマスク１１１３を形成する。
【０１５７】
その後、ゲート電極１１０５、第１の側壁絶縁膜１１０６及びレジストマスク１１１３をマスクとして用いて、ｐ型不純物であるボロン（Ｂ＋）イオン１１１４を、注入エネルギーが約０．３ｋｅＶ〜２．０ｋｅＶ、ドーズ量が５×１０13〜５×１０15／ｃｍ2の条件でイオン注入する。これにより、ｐＭＩＳトランジスタ形成領域１００２のｐ型エクステンション領域１１１５が形成される。
【０１５８】
次に図１０Ｃに示す工程において、レジストマスク１１１３をアッシングすることにより除去する。なお、硫酸過酸化水素水溶液（ＳＰＭ）又はアンモニア過酸化水素水溶液（ＡＰＭ）などを用いたウェット洗浄を行うことによりレジストマスク１１１３を除去してもよい。
【０１５９】
次に図１０Ｄに示す工程において、ＣＶＤ法を用いてシリコン基板１１０４上の全面にシリコン窒化膜からなる第２の側壁用絶縁膜１１１６を堆積する。これにより、ｎＭＩＳトランジスタのゲート電極１１００、ｐＭＩＳトランジスタのゲート電極１１０５、及び第１の側壁絶縁膜１１０６を含むｎＭＩＳトランジスタ形成領域１００１とｐＭＩＳトランジスタ形成領域１００２との全体が第２の側壁用絶縁膜１１１６によって覆われる。
【０１６０】
次に、図１１Ａに示す工程において第２の側壁用絶縁膜１１１６を異方性ドライエッチングすることにより、選択的にゲート電極１１００、１１０５、及び第１の側壁絶縁膜１１０６の側面に第２の側壁絶縁膜１１１７を形成する。
【０１６１】
次に図１１Ｂに示す工程において、ｎＭＩＳトランジスタ形成領域１００１上に開口を有し、かつｐＭＩＳトランジスタ形成領域１００２上を覆うレジストマスク１１１８を形成する。その後、ゲート電極１１００、第１の側壁絶縁膜１１０６、第２の側壁絶縁膜１１１７及びレジストマスク１１１８をマスクとして用いて、ｎ型不純物である砒素（Ａｓ＋）イオン１１１９を、注入エネルギーが約５ｋｅＶ〜３０ｋｅＶ、ドーズ量が１×１０14〜１×１０16／ｃｍ2の条件でイオン注入する。これにより、ｎＭＩＳトランジスタ形成領域１００１にｎ型ソース・ドレイン領域１１２０が形成される。
【０１６２】
次に、図１１Ｃに示す工程において、レジストマスク１１１８をアッシングすることにより除去する。なお、硫酸過酸化水素水溶液（ＳＰＭ）、又はアンモニア過酸化水素水溶液（ＡＰＭ）などを用いたウェット洗浄を行うことによりレジストマスク１１１８を除去してもよい。次に、ｐＭＩＳトランジスタ形成領域１００２上に開口を有し、かつｎＭＩＳトランジスタ形成領域１００１上を覆うレジストマスク１１２１を形成する。
【０１６３】
その後、ゲート電極１１０５、第１の側壁絶縁膜１１０６、第２の側壁絶縁膜１１１７及びレジストマスク１１２１をマスクとして用いて、ｐ型不純物であるボロン（Ｂ＋）イオン１１２２を、注入エネルギーが約５ｋｅＶ〜２０ｋｅＶ、ドーズ量が１×１０14〜１×１０16／ｃｍ2の条件でイオン注入する。これにより、ｐＭＩＳトランジスタ形成領域１００２のｐ型ソース・ドレイン領域１１２３が形成される。
【０１６４】
次に図１１Ｄに示す工程において、レジストマスク１１２１をアッシングすることにより除去する。なお、硫酸過酸化水素水溶液（ＳＰＭ）、又はアンモニア過酸化水素水溶液（ＡＰＭ）などを用いたウェット洗浄を行うことによりレジストマスク１１１８を除去する。
【０１６５】
以上により、トランジスタ特性を決定する注入工程が行われたトランジスタ構造が形成される。
【０１６６】
この後、層間絶縁膜形成工程、コンタクト形成工程、配線形成工程、及びＰＡＤ形成工程を経て製品（半導体装置）が完成する。
【０１６７】
上述した製造制御装置２０は、例えば、上記工程における第２の側壁用絶縁膜１１１６の堆積時間ｔtargetを算出する。なお、製造制御装置２０は、上記工程における第１の側壁用絶縁膜１１０１の堆積時間ｔtargetを算出してもよい。
【０１６８】
（第２の実施形態）
本発明の第２の実施形態に係る製造制御装置２０Ａは、各Ｌｏｔに投入される複数のウェハの総表面積が大きいほど、堆積時間を長くする。これにより、本発明の第２の実施形態に係る製造制御装置２０Ａは、ウェハの総表面積に依存した堆積膜厚の変動（上記第２の膜厚変動）を抑制できるので、トランジスタ特性のばらつきを軽減できる。
【０１６９】
なお、上述した第１の実施形態と同様の内容の説明は省略し、以下では相違点のみを説明する。
【０１７０】
図１２は、本発明の第２の実施形態に係る製造制御装置２０Ａの構成を示すブロック図である。なお、図６と同様の要素には同一の符号を付しており、重複する説明は省略する。この製造制御装置２０Ａは、第１処理部２１Ａと、第２処理部２２Ａとを備える。
【０１７１】
第１処理部２１Ａは、第１の実施形態に係る第１処理部２１の構成に加え、さらに、第１ウェハ枚数取得部２２１と、第１ウェハ枚数蓄積部２２２と、第１総表面積算出部２２３とを備える。また、第１ウェハ表面積取得部２０１、第１ウェハ表面積蓄積部２０２及び第１変動膜厚算出部２０３の構成が第１の実施形態と異なる。
【０１７２】
第１ウェハ表面積取得部２０１は、成膜装置３０の支持体内部に導入された第１Ｌｏｔのウェハに含まれる複数種の製品のそれぞれの第１ウェハ表面積Ｌ0n（ｎ＝０〜製品種数−１）を成膜装置３０から取得する。
【０１７３】
第１ウェハ表面積蓄積部２０２は、第１ウェハ表面積取得部２０１により取得された第１ウェハ表面積Ｌ0nを蓄積する。
【０１７４】
第１ウェハ枚数取得部２２１は、第１Ｌｏｔの複数種の製品それぞれの第１ウェハ枚数Ｎ0n（ｎ＝０〜製品種数−１）を取得する。
【０１７５】
第１ウェハ枚数蓄積部２２２は、第１ウェハ枚数取得部２２１により取得された第１ウェハ枚数Ｎ0nを蓄積する。
【０１７６】
第１総表面積算出部２２３は、第１ウェハ表面積蓄積部２０２に蓄積された第１ウェハ表面積Ｌ0nと、第１ウェハ枚数蓄積部２２２に蓄積された第１ウェハ枚数Ｎ0nとを用いて、支持体内部に導入された複数のウェハの表面積の総和である第１総表面積Ｌt0を算出する。具体的には、第１総表面積算出部２２３は、製品ごとに、第１ウェハ表面積Ｌ0nと第１ウェハ枚数Ｎ0nとの積を算出し、算出した製品ごとの積を加算することにより、第１総表面積Ｌt0を算出する。つまり、Ｌt0＝Σ（Ｌ0n×Ｎ0n）である。
【０１７７】
第１変動膜厚算出部２０３は、第１総表面積算出部２２３により算出された第１総表面積Ｌt0を用いて、当該第１総表面積Ｌt0に対する第１変動膜厚ＴA0を算出する。ここで、第１変動膜厚ＴA0は、具体的には、第１変動膜厚算出部２０３は、第１総表面積Ｌt0に、変動膜厚依存性係数Ｄ0を乗算することにより、第１変動膜厚ＴA0を算出する。つまり、第１総表面積Ｌt0が大きいほど、第１変動膜厚ＴA0は厚くなる。
【０１７８】
第２処理部２２Ａは、第１の実施形態に係る第２処理部２２の構成に加え、さらに、第２ウェハ枚数取得部２２４と、第２ウェハ枚数蓄積部２２５と、第２総表面積算出部２２６とを備える。また、第２ウェハ表面積取得部２１０、第２ウェハ表面積蓄積部２１１及び第２変動膜厚算出部２１２の構成が第１の実施形態と異なる。
【０１７９】
第２ウェハ表面積取得部２１０は、成膜装置３０の支持体内部に導入された第２Ｌｏｔのウェハに含まれる複数種の製品のそれぞれの第２ウェハ表面積Ｌ1n（ｎ＝０〜製品種数−１）を成膜装置３０から取得する。
【０１８０】
第２ウェハ表面積蓄積部２１１は、第２ウェハ表面積取得部２１０により取得された第２ウェハ表面積Ｌ1nを蓄積する。
【０１８１】
第２ウェハ枚数取得部２２４は、第２Ｌｏｔの複数種の製品それぞれの第２ウェハ枚数Ｎ1n（ｎ＝０〜製品種数−１）を取得する。
【０１８２】
第２ウェハ枚数蓄積部２２５は、第２ウェハ枚数取得部２２４により取得された第２ウェハ枚数Ｎ1nを蓄積する。
【０１８３】
第２総表面積算出部２２６は、第２ウェハ表面積蓄積部２１１に蓄積された第２ウェハ表面積Ｌ1nと、第２ウェハ枚数蓄積部２２５に蓄積された第２ウェハ枚数Ｎ1nとを用いて、支持体内部に導入された複数のウェハの表面積の総和である第２総表面積Ｌt1を算出する。具体的には、第２総表面積算出部２２６は、製品ごとに、第２ウェハ表面積Ｌ1nと第２ウェハ枚数Ｎ1nとの積を算出し、算出した製品ごとの積を加算することにより、第２総表面積Ｌt1を算出する。つまり、Ｌt1＝Σ（Ｌ1n×Ｎ1n）である。
【０１８４】
第２変動膜厚算出部２１２は、第２総表面積算出部２２６により算出された第２総表面積Ｌt1を用いて、当該第２総表面積Ｌt1に対する第２変動膜厚ＴA1を算出する。ここで、第２変動膜厚ＴA1は、具体的には、第２変動膜厚算出部２１２は、第２総表面積Ｌt1に、変動膜厚依存性係数Ｄ0を乗算することにより、第２変動膜厚ＴA1を算出する。つまり、第２総表面積Ｌt1が大きいほど、第２変動膜厚ＴA1は厚くなる。
【０１８５】
以上の構成により、製造制御装置２０Ａは、以下の式（２）を用いて、理論堆積時間ｔtargetを算出する。
【０１８６】
ｔtarget＝（Ｔtarget＋Ｌ00×Ｎ00×Ｄ0＋Ｌ01×Ｎ01×Ｄ0＋・・・＋Ｌ0n×Ｎ0n×Ｄ0＋Ｅ）／［（Ｔ0−Ｌ10×Ｎ10×Ｄ０＋Ｌ11×Ｎ11×Ｄ0＋・・・＋Ｌ1n×Ｎ1n×Ｄ0＋Ｅ）／ｔ0］＋Ｆ      ・・・式（２）
【０１８７】
上記式（２）において、補正値Ｅは、例えば、装置間差などを補正するための係数であり、補正値Ｆは、例えば、堆積前に形成されている自然酸化膜厚などを補正するための係数である。
【０１８８】
また、上述した第１の実施形態と同様に、製造制御装置２０Ａを変形してもよい。
【０１８９】
以上により、本発明の第２の実施形態に係る製造制御装置２０Ａは、第２Ｌｏｔのウェハの第２総表面積Ｌt1が大きくなるほど、堆積時間ｔtargetを長くする。これにより、製造制御装置２０は、ウェハの総表面積に依存した堆積膜厚の変動（上記第２の膜厚変動）を抑制できるので、トランジスタ特性のばらつきを軽減できる。
【０１９０】
（第３の実施形態）
本発明の第３の実施形態に係る製造制御装置２０Ｂは、第１の実施形態に係る製造制御装置２０の変形例である。第３の実施形態に係る製造制御装置２０Ｂは、ウェハ表面積が大きくなるほど、成膜装置３０が絶縁膜を厚く堆積するような、成膜装置３０の制御パラメータを算出する。これにより、本発明の第３の実施形態に係る製造制御装置２０Ｂは、ウェハ表面積に依存した堆積膜厚の変動（上記第１の膜厚変動）を抑制できるので、トランジスタ特性のばらつきを軽減できる。
【０１９１】
なお、上述した第１の実施形態と同様の内容の説明は省略し、以下では相違点のみを説明する。
【０１９２】
図１３は、本発明の第３の実施形態に係る製造制御装置２０Ｂの構成を示すブロック図である。なお、図６と同様の要素には同一の符号を付しており、重複する説明は省略する。この製造制御装置２０Ｂは、第２処理部２２Ｂの構成が第１の実施形態と異なる。具体的には、第２処理部２２Ｂは、堆積時間算出部１１６、堆積時間蓄積部１１７及び堆積時間出力部１１８の代わりに、パラメータ算出部２１６、パラメータ蓄積部２１７及びパラメータ出力部２１８を備える。
【０１９３】
第２処理部２２Ｂは、第１Ｌｏｔの成膜後、かつ第２Ｌｏｔの成膜前である第２Ｌｏｔの前工程において、第１処理部２１により算出された推定成膜レートＲ0と、第２Ｌｏｔのウェハの第２ウェハ表面積Ｌ1と、目標堆積膜厚Ｔtargetとを用いて、制御パラメータＰtargetを算出し、算出した制御パラメータＰtargetを成膜装置３０に出力する。
【０１９４】
パラメータ算出部２１６は、第２変動膜厚算出部１１２により算出された第２変動膜厚ＴA1と、推定成膜レート取得部１１５により取得された推定成膜レートＲ0と、目標堆積膜厚蓄積部１１４に蓄積される目標堆積膜厚Ｔtargetとを用いて、第２Ｌｏｔの製品ウェハに最適な制御パラメータＰtargetを算出する。具体的には、パラメータ算出部２１６は、目標堆積膜厚Ｔtargetに対して第２変動膜厚ＴA1を補完するような制御パラメータＰtargetを算出する。つまり、パラメータ算出部２１６は、第２変動膜厚ＴA1が大きいほど、成膜装置３０が絶縁膜を厚く堆積するような制御パラメータＰtargetを算出する。言い換えると、パラメータ算出部２１６は、第２ウェハ表面積Ｌ1が大きいほど、成膜装置３０が絶縁膜を厚く堆積するような制御パラメータＰtargetを算出する。
【０１９５】
ここで制御パラメータＰtargetは、成膜装置３０の成膜時における、温度、パワー、圧力、分圧、出力、入力、ガス流量、及び排気圧力等を制御するパラメータである。
【０１９６】
パラメータ蓄積部２１７は、パラメータ算出部２１６により算出された制御パラメータＰtargetを蓄積する。
【０１９７】
パラメータ出力部２１８は、パラメータ蓄積部２１７に蓄積される制御パラメータＰtargetを成膜装置３０に出力する。
【０１９８】
以上により、本発明の第３の実施形態に係る製造制御装置２０Ｂは、第２Ｌｏｔの第２ウェハ表面積Ｌ1が大きくなるほど、成膜装置３０が絶縁膜を厚く堆積するような、成膜装置３０の制御パラメータＰtargetを算出する。これにより、本発明の第３の実施形態に係る製造制御装置２０Ｂは、ウェハ表面積に依存した堆積膜厚の変動（上記第１の膜厚変動）を抑制できるので、トランジスタ特性のばらつきを軽減できる。
【０１９９】
なお、上述した第２の実施形態に係る製造制御装置２０Ａに対して、同様の変形例を適用してもよい。
【０２００】
（第４の実施形態）
本発明の第４の実施形態に係る製造制御装置２０Ｃは、第１の実施形態に係る製造制御装置２０の変形例である。第４の実施形態に係る製造制御装置２０Ｃは、製造制御装置２０の機能に加え、さらに、第２Ｌｏｔの前工程で生成されたゲート電極寸法に応じて、目標堆積膜厚Ｔtargetを補正する。これにより、本発明の第４の実施形態に係る製造制御装置２０Ｃは、装置間及びＬｏｔ間のトランジスタ特性のばらつき（上記第３の膜厚変動）を軽減できる。
【０２０１】
まず、第４の実施形態に係る製造システム１０における、全体の処理の流れを説明する。
【０２０２】
図１４は、第４の実施形態に係る製造システム１０の処理の流れを示すフローチャートである。なお、ステップＳ１１〜Ｓ１３の処理は、第１の実施形態と同様である。
【０２０３】
図１４に示すように、まず、成膜装置３０は、第１Ｌｏｔのウェハに絶縁膜を堆積する（Ｓ１１）。次に、測定装置４０は、ステップＳ１１で堆積された絶縁膜の膜厚を測定する（Ｓ１２）。
【０２０４】
次に、製造制御装置２０は、ステップＳ１２で測定された絶縁膜の膜厚等を用いて、成膜装置３０の推定成膜レートＲ0を算出する（Ｓ１３）。
【０２０５】
次に、成膜装置３０を含む半導体製造装置は、第２Ｌｏｔの第１工程を行う（Ｓ２４）。
【０２０６】
次に、測定装置４０は、第２Ｌｏｔの第１工程で生成された構造の形状を測定する（Ｓ２５）。
【０２０７】
次に、製造制御装置２０は、ステップＳ１３で算出した推定成膜レートＲ0とステップＳ２５で測定された測定値とを用いて、第２Ｌｏｔの第２工程に対する、成膜装置３０による絶縁膜の堆積時間ｔtargetを算出する（Ｓ２６）。
【０２０８】
次に、成膜装置３０は、製造制御装置２０により算出された堆積時間ｔtargetで、第２Ｌｏｔの第２工程の絶縁膜を堆積する（Ｓ２７）。
【０２０９】
次に、本発明の第４の実施形態に係る製造制御装置２０Ｃの構成を説明する。
【０２１０】
図１５は、本発明の第４の実施形態に係る製造制御装置２０Ｃの構成を示すブロック図である。なお、図６と同様の要素には同一の符号を付しており、重複する説明は省略する。この製造制御装置２０Ｃは、第２処理部２２Ｃの構成が第１の実施形態と異なる。具体的には、第２処理部２２Ｃは、さらに、測定値取得部２３１と、測定値蓄積部２３２と、目標堆積膜厚補正部２３３とを備える。
【０２１１】
測定値取得部２３１は、測定装置４０により測定された、第２Ｌｏｔの第１工程終了後のウェハ上に形成された構造の形状を示す測定値２３４を、測定装置４０から取得する。
【０２１２】
測定値蓄積部２３２は、測定値取得部２３１により取得された測定値２３４を蓄積する。
【０２１３】
目標堆積膜厚補正部２３３は、目標堆積膜厚蓄積部１１４に蓄積される目標堆積膜厚Ｔtargetを、測定値蓄積部２３２に蓄積される測定値２３４に応じて、第１工程においてトランジスタの特性が変動した方向と逆方向にトランジスタの特性を変動させるように補正することにより、補正後目標堆積膜厚Ｔtarget2を生成する。
【０２１４】
堆積時間算出部１１６は、第２変動膜厚算出部１１２により算出された第２変動膜厚ＴA1と、推定成膜レート取得部１１５により取得された推定成膜レートＲ0と、目標堆積膜厚補正部２３３により生成された補正後目標堆積膜厚Ｔtarget2とを用いて、第２Ｌｏｔの第２工程に最適な堆積時間ｔtargetを算出する。具体的には、堆積時間算出部１１６は、補正後目標堆積膜厚Ｔtarget2に第２変動膜厚ＴA1を加算したうえで、推定成膜レートＲ0で除算することにより、堆積時間ｔtargetを算出する。つまり、ｔtarget＝（Ｔtarget2＋ＴA1）／Ｒ0である。
【０２１５】
具体的には、上記第１工程は、図９Ａに示す構造までを形成する工程であり、第２工程は、図９Ｂに示す第１の側壁用絶縁膜１１０１を形成する工程である。また、測定値２３４は、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４、及びｐＭＩＳトランジスタのゲート電極寸法１１２５である。また、目標堆積膜厚Ｔtarget及び堆積時間ｔtargetは、第１の側壁用絶縁膜１１０１の目標堆積膜厚及び堆積時間である。
【０２１６】
ここで、ゲート電極寸法１１２４又は１１２５が変動することによりトランジスタのＶｔ（閾値電圧）などのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第１の側壁用絶縁膜厚１１２８の目標堆積膜厚Ｔtargetを第１工程で変動したトランジスタ特性を戻す方向に変更することでトランジスタ特性の変動分を補完する。
【０２１７】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１１２４あるいは１１２５、又はその平均値とＶｔとの相関データと、第１の側壁用絶縁膜厚１１２８とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極寸法１１２４及び１１２５が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０２１８】
次に、第２処理部２２Ｃによる堆積時間ｔtargetの算出処理（図１４のステップＳ２６）の流れを説明する。
【０２１９】
図１６は、第２処理部２２Ｃによる堆積時間ｔtargetの算出処理の流れを示すフローチャートである。
【０２２０】
図１６に示すように、まず、第２ウェハ表面積取得部１１０は、第２Ｌｏｔのウェハの第２ウェハ表面積Ｌ1を取得し、第２ウェハ表面積蓄積部１１１に蓄積する（Ｓ１２１）。
【０２２１】
次に、第２変動膜厚算出部１１２は、第２ウェハ表面積Ｌ1に、変動膜厚依存性係数Ａ0を乗算することにより、第２変動膜厚ＴA1を算出する（Ｓ１２２）。
【０２２２】
次に、目標堆積膜厚取得部１１３は、目標堆積膜厚Ｔtargetを取得し、目標堆積膜厚蓄積部１１４に蓄積する（Ｓ１２３）。
【０２２３】
次に、測定値取得部２３１は、測定装置４０により測定された、第２Ｌｏｔの第１工程終了後のウェハ上に形成された構造の形状を示す測定値２３４を取得し、測定値蓄積部２３２に蓄積する（Ｓ２２７）。
【０２２４】
次に、目標堆積膜厚補正部２３３は、目標堆積膜厚Ｔtargetを、測定値２３４に応じて、第１工程で変動したトランジスタ特性を戻す方向に補正することにより、補正後目標堆積膜厚Ｔtarget2を生成する（Ｓ２２８）。
【０２２５】
次に、推定成膜レート取得部１１５は、推定成膜レート蓄積部１０９に蓄積される推定成膜レートＲ0を取得する（Ｓ１２４）。
【０２２６】
次に、堆積時間算出部１１６は、補正後目標堆積膜厚Ｔtarget2に第２変動膜厚ＴA1を加算したうえで、推定成膜レートＲ0で除算することにより、堆積時間ｔtargetを算出し、堆積時間蓄積部１１７に蓄積する（Ｓ１２５）。
【０２２７】
次に、堆積時間出力部１１８は、堆積時間蓄積部１１７に蓄積される堆積時間ｔtargetを成膜装置３０に出力する（Ｓ１２６）。
【０２２８】
以上により、第２Ｌｏｔの第２工程の堆積時間ｔtargetが成膜装置３０に出力される。
【０２２９】
なお、図１６に示すステップＳ１２１、Ｓ１２３、Ｓ２２７及びＳ１２４の順序は任意でよい。また、ステップＳ１２２は、ステップＳ１２１の後、かつ、ステップＳ１２５の前であれば任意のタイミングで行ってよい。また、ステップＳ２２８は、ステップＳ１２３及びＳ２２７の後、かつ、ステップＳ１２５の前であれば任意のタイミングで行ってよい。また、ステップＳ１２１〜Ｓ１２４の処理の一部を同時に行ってもよい。
【０２３０】
以上より、本発明の第４の実施形態に係る製造制御装置２０Ｃは、第２Ｌｏｔの第１工程で生成されたゲート電極寸法に応じて、第１工程で変動したトランジスタ特性を戻す方向に目標堆積膜厚Ｔtargetを補正する。これにより、本発明の第４の実施形態に係る製造制御装置２０Ｃは、装置間及びＬｏｔ間の装置間及びＬｏｔ間のトランジスタ特性のばらつき（上記第３の膜厚変動）を軽減できる。
【０２３１】
（第５の実施形態）
本発明の第５の実施形態に係る製造制御装置は、第４の実施形態に係る製造制御装置２０Ｃの変形例である。なお、第５〜第１２の実施形態に係る製造制御装置２０Ｃの構成は、図１５に示す構成と同様である。
【０２３２】
本発明の第５の実施形態に係る製造制御装置２０Ｃは、図９Ａに示すｎＭＩＳトランジスタのゲート電極角度１１２６、及びｐＭＩＳトランジスタのゲート電極角度１１２７に応じて、図９Ｂに示す第１の側壁用絶縁膜厚１１２８の目標堆積膜厚Ｔtargetを変更する。
【０２３３】
ここで、ゲート電極角度１１２６及び１１２７が低テーパー角度化される（より９０度に近づく）と、第１の側壁用絶縁膜１１０１を異方性エッチングすることにより形成される第１の側壁絶縁膜１１０６の第１の側壁絶縁膜幅１１３１及び１１３２は細くなる。これによりトランジスタのＶｔが変動する。これに対して、目標堆積膜厚補正部２３３は、ゲート電極角度１１２６及び１１２７が低角度化された場合には、第１の側壁用絶縁膜厚１１２８の目標堆積膜厚Ｔtargetを前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２３４】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極角度１１２６あるいは１１２７、又はその平均値とＶｔとの相関データと、第１の側壁用絶縁膜厚１１２８とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極角度１１２６及び１１２７が大きい（テーパー角が小さい）ほど、補正後目標堆積膜厚Ｔtarget2を小さくする。
【０２３５】
（第６の実施形態）
本発明の第６の実施形態に係る製造制御装置２０Ｃは、第４の実施形態に係る製造制御装置２０Ｃの変形例である。
【０２３６】
本発明の第６の実施形態に係る製造制御装置２０Ｃは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４、及びｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０２３７】
ここで、ゲート電極寸法１１２４及び１１２５が変動するとトランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２３８】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１１２４あるいは１１２５、又はその平均値とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極寸法１１２４及び１１２５が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０２３９】
（第７の実施形態）
本発明の第７の実施形態に係る製造制御装置２０Ｃは、第４の実施形態に係る製造制御装置２０Ｃの変形例である。
【０２４０】
本発明の第７の実施形態に係る製造制御装置２０Ｃは、図９Ａに示すｎＭＩＳトランジスタのゲート電極角度１１２６、及びｐＭＩＳトランジスタのゲート電極角度１１２７に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０２４１】
ここで、ゲート電極角度１１２６及び１１２７が低テーパー角度化されると、第２の側壁用絶縁膜１１１６を異方性エッチングすることにより形成される第２の側壁絶縁膜１１１７の第２の側壁絶縁膜幅１１４０及び１１４１は細くなる。これによりトランジスタのＶｔが変動する。これに対して、目標堆積膜厚補正部２３３は、ゲート電極角度１１２６及び１１２７が低角度化された場合には、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどトランジスタ特性の変動分を補完する。
【０２４２】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極角度１１２６あるいは１１２７、又はその平均値とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極角度１１２６及び１１２７が大きい（テーパー角が小さい）ほど、補正後目標堆積膜厚Ｔtarget2を小さくする。
【０２４３】
（第８の実施形態）
本発明の第８の実施形態に係る製造制御装置２０Ｃは、第４の実施形態に係る製造制御装置２０Ｃの変形例である。
【０２４４】
本発明の第８の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタのゲート電極寸法１１２９、及びｐＭＩＳトランジスタのゲート電極寸法１１３０に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。ここで、ゲート電極寸法１１２９は、ｎＭＩＳトランジスタのゲート電極１１００と第１の側壁絶縁膜１１０６とを含むゲート電極の寸法であり、ゲート電極寸法１１２４と第１の側壁絶縁膜幅１１３１との和である。また、ゲート電極寸法１１３０は、ｐＭＩＳトランジスタのゲート電極１１０５と第１の側壁絶縁膜１１０６とを含むゲート電極の寸法であり、ゲート電極寸法１１２５と第１の側壁絶縁膜幅１１３２との和である。
【０２４５】
ここで、ゲート電極寸法１１２９及び１１３０が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２４６】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１１２９あるいは１１３０、又はその平均値とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極寸法１１２９及び１１３０が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０２４７】
（第９の実施形態）
本発明の第９の実施形態に係る製造制御装置２０Ｃは、第４の実施形態に係る製造制御装置２０Ｃの変形例である。
【０２４８】
本発明の第９の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタの第１の側壁絶縁膜幅１１３１、及びｐＭＩＳトランジスタの第１の側壁絶縁膜幅１１３２に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０２４９】
ここで、第１の側壁絶縁膜幅１１３１及び１１３２が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２５０】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜幅１１３１あるいは１１３２、又はその平均値とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜幅１１３１及び１１３２が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０２５１】
（第１０の実施形態）
本発明の第１０の実施形態に係る製造制御装置２０Ｃは、第４の実施形態に係る製造制御装置２０Ｃの変形例である。
【０２５２】
本発明の第１０の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタの第１の側壁絶縁膜角度１１３３、及びｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３４に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０２５３】
ここで、第１の側壁絶縁膜角度１１３３及び１１３４が低テーパー角度化された場合、第２の側壁用絶縁膜１１１６を異方性エッチングすることにより形成される第２の側壁絶縁膜１１１７の第２の側壁絶縁膜幅１１４０及び１１４１は細くなる。これによりトランジスタのＶｔが変動する。これに対して、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜角度１１３３及び１１３４が低角度化された場合には、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２５４】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜角度１１３３あるいは１１３４、又はその平均値とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜角度１１３３及び１１３４が大きいほど、補正後目標堆積膜厚Ｔtarget2を小さくする。
【０２５５】
（第１１の実施形態）
本発明の第１１の実施形態に係る製造制御装置２０Ｃは、第４の実施形態に係る製造制御装置２０Ｃの変形例である。
【０２５６】
本発明の第１１の実施形態に係る製造制御装置２０Ｃは、ｎＭＩＳトランジスタのｎ型エクステンション領域１１１２を形成した後、アッシング又は洗浄処理を経た、図１０Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１３６に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。ここで、ゲート電極寸法１１３６は、ｐＭＩＳトランジスタのゲート電極１１０５と第１の側壁絶縁膜１１０６とを含むゲート電極の寸法であり、ゲート電極寸法１１２５と第１の側壁絶縁膜幅１１３２との和である。
【０２５７】
ここで、ｐＭＩＳトランジスタのゲート電極寸法１１３６が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２５８】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１１３６とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とｐＭＩＳトランジスタのＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極寸法１１３６が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０２５９】
（第１２の実施形態）
本発明の第１２の実施形態に係る製造制御装置２０Ｃは、第４の実施形態に係る製造制御装置２０Ｃの変形例である。
【０２６０】
本発明の第１２の実施形態に係る製造制御装置２０Ｃは、ｎＭＩＳトランジスタのｎ型エクステンション領域１１１２を形成した後、アッシング又は洗浄処理を経た、図１０Ａに示すｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３７に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０２６１】
ここで、ｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３７が低テーパー角度化された場合、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２６２】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜角度１１３７とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とｐＭＩＳトランジスタのＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜角度１１３７が大きいほど、補正後目標堆積膜厚Ｔtarget2を小さくする。
【０２６３】
以上より、上記第４〜第１２の実施形態に係る製造制御装置２０Ｃは、前工程の寸法、傾き、及び膜厚データに応じて、前工程で変動したトランジスタ特性を戻す方向に目標堆積膜厚Ｔtargetを変更する。これにより、上記第４〜第１２の実施形態に係る製造制御装置２０Ｃは、処理毎、及び製品毎のトランジスタ特性ばらつき（第３の膜厚変動）を低減できる。
【０２６４】
なお、上記説明では、第４〜第１２の実施形態に係る製造制御装置２０Ｃが、それぞれ一つの測定値２３４に基づき、一つの絶縁膜の膜厚の目標堆積膜厚Ｔtargetを補正する例を述べたが、上述した２類以上の測定値２３４に基づき、一つの絶縁膜の膜厚の目標堆積膜厚Ｔtargetを補正してもよいし、２以上の絶縁膜の膜厚の目標堆積膜厚Ｔtargetを補正してもよい。つまり、製造制御装置２０Ｃは、ゲート電極寸法１１２４、１１２５、１１２９、１１３０、１１３６、ゲート電極角度１１２６、１１２７、第１の側壁絶縁膜幅１１３１、１１３２、第１の側壁絶縁膜角度１１３３、１１３４及び１１３７のうち２以上に基づき、第１の側壁用絶縁膜厚１１２８及び第２の側壁用絶縁膜厚１１３５のうち一つ以上を補正してもよい。
【０２６５】
（第１３の実施形態）
以下の第１３〜第３７の実施形態では、第４の実施形態に係る製造制御装置２０Ｃの変形例について説明する。
【０２６６】
また、第１３〜第３７の実施形態では、上述した第１〜第１２の実施形態と異なる工程で半導体装置を製造する場合について説明する。
【０２６７】
まず、第１３〜第３７の実施形態における、半導体装置の製造方法を説明する。
【０２６８】
図１７Ａ〜図１９Ｃは、第１３〜第３７の実施形態において、製造システム１０により製造される半導体装置の製造行程を示す断面図である。なお、図９Ａ〜図１１Ｄと同様の要素には同一の符号を付しており、重複する説明は省略する。
【０２６９】
第１３〜第３７の実施形態において、製造される半導体装置は、さらに、第３の側壁用絶縁膜１２１６と、コンタクトエッチストップレイヤー１２２６とを備える。
【０２７０】
第３の側壁用絶縁膜１２１６は、第１の側壁絶縁膜１１０６と第２の側壁絶縁膜１１１７との間に形成される。
【０２７１】
コンタクトエッチストップレイヤー１２２６は、ゲート電極１１００及び１１０５上に形成される絶縁膜である。このコンタクトエッチストップレイヤー１２２６は、トランジスタの駆動能力の向上のためにチャネル部にストレスを加える機能を持つ。
【０２７２】
なお、レジストマスク１１１３を除去する工程（図９Ａ〜図１０Ｃ）までは、第１〜第１２の実施形態と同様であり説明は省略する。
【０２７３】
レジストマスク１１１３を除去した後、図１７Ａに示す工程において、ＣＶＤ法を用いて基板上の全面にシリコン酸化膜からなる第３の側壁用絶縁膜１２１６を堆積する。
【０２７４】
次に、図１７Ｂに示す工程において、ＣＶＤ法を用いて基板上の全面にシリコン窒化膜からなる第２の側壁用絶縁膜１１１６を形成する。これにより、ｎＭＩＳトランジスタのゲート電極１１００、ｐＭＩＳトランジスタのゲート電極１１０５、第１の側壁絶縁膜１１０６を含むｎＭＩＳトランジスタ形成領域１００１とｐＭＩＳトランジスタ形成領域１００２との全体が第３の側壁用絶縁膜１２１６及び第２の側壁用絶縁膜１１１６によって覆われる。
【０２７５】
次に、図１８Ａに示す工程において、第３の側壁用絶縁膜１２１６を異方性ドライエッチングする。その際、第２の側壁用絶縁膜１１１６をエッチストップとして用いて、シリコン基板１１０４の基板ダメージを抑制する。その後、第２の側壁用絶縁膜１１１６を異方性ドライエッチングすることにより、選択的にゲート電極１１００、１１０５、第１の側壁絶縁膜１１０６の側面上に第３の側壁絶縁膜１２１８を形成するとともに、第３の側壁絶縁膜１２１８の側面及び上面に第２の側壁絶縁膜１１１７を形成する。
【０２７６】
次に、図１８Ｂに示す工程において、ｎＭＩＳトランジスタ形成領域１００１上に開口を有し、かつｐＭＩＳトランジスタ形成領域１００２上を覆うレジストマスク１１１８を形成する。その後、ゲート電極１１００、第１の側壁絶縁膜１１０６、第３の側壁絶縁膜１２１８、第２の側壁絶縁膜１１１７及びレジストマスク１１１８をマスクとして用いて、ｎ型不純物である砒素（Ａｓ＋）イオン１１１９を、注入エネルギーが約５ｋｅＶ〜３０ｋｅＶ、ドーズ量が１×１０14〜１×１０16／ｃｍ2の条件でイオン注入する。これにより、ｎＭＩＳトランジスタ形成領域１００１にｎ型ソース・ドレイン領域１１２０を形成する。
【０２７７】
次に、図１８Ｃに示す工程において、レジストマスク１１１８をアッシングすることにより除去する。なお、硫酸過酸化水素水溶液（ＳＰＭ）、又はアンモニア過酸化水素水溶液（ＡＰＭ）などを用いたウェット洗浄を行うことによりレジストマスク１１１８を除去してもよい。
【０２７８】
次に、図１９Ａに示す工程において、ｐＭＩＳトランジスタ形成領域１００２上に開口を有し、かつｎＭＩＳトランジスタ形成領域１００１上を覆うレジストマスク１１２１を形成する。
【０２７９】
その後、ゲート電極１１０５、第１の側壁絶縁膜１１０６、第３の側壁絶縁膜１２１８、第２の側壁絶縁膜１１１７及びレジストマスク１１２１をマスクとして用いて、ｐ型不純物であるボロン（Ｂ＋）イオン１１２２を、注入エネルギーが約５ｋｅＶ〜２０ｋｅＶ、ドーズ量が１×１０14〜１×１０16／ｃｍ2の条件でイオン注入する。これにより、ｐＭＩＳトランジスタ形成領域１００２のｐ型ソース・ドレイン領域１１２３を形成する。
【０２８０】
次に図１９Ｂに示す工程において、レジストマスク１１２１をアッシングすることにより除去する。なお、硫酸過酸化水素水溶液（ＳＰＭ）、又はアンモニア過酸化水素水溶液（ＡＰＭ）などを用いたウェット洗浄を行うことによりレジストマスク１１２１を除去してもよい。
【０２８１】
次に図１９Ｃに示す工程において、トランジスタの駆動能力の向上のためチャネル部にストレスを加える機能を持つコンタクトエッチストップレイヤー１２２６（絶縁膜）を、ＣＶＤ法を用いて堆積する。
【０２８２】
以上により、トランジスタ特性を決定する注入工程が行われたトランジスタ構造が形成される。
【０２８３】
この後、層間絶縁膜形成工程、コンタクト形成工程、配線形成工程、及びＰＡＤ形成工程を経て製品（半導体装置）が完成する。
【０２８４】
以下、この半導体装置の成膜を制御する第１３の実施形態に係る製造制御装置２０Ｃについて説明する。なお、第１３〜第３７の実施形態に係る製造制御装置２０Ｃの構成は、図１５に示す構成と同様である。
【０２８５】
本発明の第１３の実施形態に係る製造制御装置２０Ｃは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４、ｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、図１７Ｂに示す第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを変更する。
【０２８６】
ここで、ゲート電極寸法１１２４及び１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２８７】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１１２４あるいは１１２５、又はその平均値とＶｔとの相関データと、第３の側壁用絶縁膜厚１２３９とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極寸法１１２４及び１１２５が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０２８８】
（第１４の実施形態）
本発明の第１４の実施形態に係る製造制御装置２０Ｃは、図９Ａに示すｎＭＩＳトランジスタのゲート電極角度１１２６、及びｐＭＩＳトランジスタのゲート電極角度１１２７に応じて、図１７Ｂに示す第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを変更する。
【０２８９】
ここで、ゲート電極角度１１２６及び１１２７が低テーパー角度化されると、第３の側壁用絶縁膜１２１６、及び第２の側壁用絶縁膜１１１６を異方性エッチングすることにより形成される第３の側壁絶縁膜１２１８及び第２の側壁絶縁膜１１１７の側壁絶縁膜幅１２４３及び１２４４は細くなる。これによりトランジスタのＶｔが変動する。これに対して、目標堆積膜厚補正部２３３は、ゲート電極角度１１２６及び１１２７が低角度化された場合には、第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２９０】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極角度１１２６あるいは１１２７、又はその平均値とＶｔとの相関データと、第３の側壁用絶縁膜厚１２３９とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極角度１１２６及び１１２７が大きい（テーパー角が小さい）ほど、補正後目標堆積膜厚Ｔtarget2を小さくする。
【０２９１】
（第１５の実施形態）
本発明の第１５の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタのゲート電極寸法１１２９、及びｐＭＩＳトランジスタのゲート電極寸法１１３０に応じて、図１７Ｂに示す第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを変更する。
【０２９２】
ここで、ゲート電極寸法１１２９及び１１３０が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２９３】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１１２９あるいは１１３０、又はその平均値とＶｔとの相関データと、第３の側壁用絶縁膜厚１２３９とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極寸法１１２９及び１１３０が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０２９４】
（第１６の実施形態）
本発明の第１６の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタの第１の側壁絶縁膜幅１１３１、及びｐＭＩＳトランジスタの第１の側壁絶縁膜幅１１３２に応じて、図１７Ｂに示す第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを変更する。
【０２９５】
ここで、第１の側壁絶縁膜幅１１３１及び１１３２が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２９６】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜幅１１３１あるいは１１３２、又はその平均値とＶｔとの相関データと、第３の側壁用絶縁膜厚１２３９とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜幅１１３１及び１１３２が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０２９７】
（第１７の実施形態）
本発明の第１７の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタの第１の側壁絶縁膜角度１１３３、及びｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３４に応じて、図１７Ｂに示す第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを変更する。
【０２９８】
ここで、第１の側壁絶縁膜角度１１３３及び１１３４が低テーパー角度化されると、第３の側壁用絶縁膜１２１６、及び第２の側壁用絶縁膜１１１６を異方性エッチングすることにより形成される第３の側壁絶縁膜１２１８及び第２の側壁絶縁膜１１１７の側壁絶縁膜幅１２４３及び１２４４は細くなる。これによりトランジスタのＶｔが変動する。これに対して、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜角度１１３３及び１１３４が低角度化された場合には、第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０２９９】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜角度１１３３あるいは１１３４、又はその平均値とＶｔとの相関データと、第３の側壁用絶縁膜厚１２３９とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜角度１１３３及び１１３４が大きいほど、補正後目標堆積膜厚Ｔtarget2を小さくする。
【０３００】
（第１８の実施形態）
本発明の第１８の実施形態に係る製造制御装置２０Ｃは、ｎＭＩＳトランジスタのｎ型エクステンション領域１１１２を形成した後、アッシング又は洗浄処理を経た、図１０Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１３６に応じて、図１７Ｂに示す第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを変更する。
【０３０１】
ここで、ｐＭＩＳトランジスタのゲート電極寸法１１３６が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０３０２】
目標堆積膜厚補正部２３３は、この際の補正量を、ｐＭＩＳの第１の側壁絶縁膜１１０６を含むゲート電極寸法１１３６とＶｔとの相関データと、第３の側壁用絶縁膜厚１２３９とｐＭＩＳトランジスタのＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極寸法１１３６が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０３０３】
（第１９の実施形態）
本発明の第１９の実施形態に係る製造制御装置２０Ｃは、ｎＭＩＳトランジスタのｎ型エクステンション領域１１１２を形成した後、アッシング又は洗浄処理を経た、図１０Ａに示すｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３７に応じて、図１７Ｂに示す第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを変更する。
【０３０４】
ここで、ｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３７が低テーパー角度となると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第３の側壁用絶縁膜厚１２３９の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０３０５】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜角度１１３７とＶｔとの相関データと、第３の側壁用絶縁膜厚１２３９とｐＭＩＳトランジスタのＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜角度１１３７が大きいほど、補正後目標堆積膜厚Ｔtarget2を小さくする。
【０３０６】
（第２０の実施形態）
本発明の第２０の実施形態に係る製造制御装置２０Ｃは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４、及びｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０３０７】
ここで、ゲート電極寸法１１２４及び１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０３０８】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１１２４あるいは１１２５、又はその平均値とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極寸法１１２４及び１１２５が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０３０９】
（第２１の実施形態）
本発明の第２１の実施形態に係る製造制御装置２０Ｃは、図９Ａに示すｎＭＩＳトランジスタのゲート電極角度１１２６、及びｐＭＩＳトランジスタのゲート電極角度１１２７に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０３１０】
ここで、ゲート電極角度１１２６及び１１２７が低テーパー角度化されると、第３の側壁用絶縁膜１２１６、及び第２の側壁用絶縁膜１１１６を異方性エッチングすることにより形成される第３の側壁絶縁膜１２１８及び第２の側壁絶縁膜１１１７の側壁絶縁膜幅１２４３及び１２４４は細くなる。これによりトランジスタのＶｔが変動する。これに対して、目標堆積膜厚補正部２３３は、ゲート電極角度１１２６及び１１２７が低角度化された場合には、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０３１１】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極角度１１２６あるいは１１２７、又はその平均値とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極角度１１２６及び１１２７が大きいほど、補正後目標堆積膜厚Ｔtarget2を小さくする。
【０３１２】
（第２２の実施形態）
本発明の第２２の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタのゲート電極寸法１１２９、及びｐＭＩＳトランジスタのゲート電極寸法１１３０に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０３１３】
ここで、ゲート電極寸法１１２９及び１１３０が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０３１４】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１１２９あるいは１１３０、又はその平均値とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極寸法１１２９及び１１３０が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０３１５】
（第２３の実施形態）
本発明の第２３の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタの第１の側壁絶縁膜幅１１３１、及びｐＭＩＳトランジスタの第１の側壁絶縁膜幅１１３２に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０３１６】
ここで、第１の側壁絶縁膜幅１１３１及び１１３２が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０３１７】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜幅１１３１あるいは１１３２、又はその平均値とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜幅１１３１及び１１３２が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０３１８】
（第２４の実施形態）
本発明の第２４の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタの第１の側壁絶縁膜角度１１３３、及びｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３４に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０３１９】
ここで、第１の側壁絶縁膜角度１１３３及び１１３４が低テーパー角度化されると、第３の側壁用絶縁膜１２１６及び第２の側壁用絶縁膜１１１６を異方性エッチングすることにより形成される第３の側壁絶縁膜１２１８及び第２の側壁絶縁膜１１１７の側壁絶縁膜幅１２４３及び１２４４は細くなる。これによりトランジスタのＶｔが変動する。これに対して、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜角度１１３３及び１１３４が低角度化された場合には、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０３２０】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜角度１１３３あるいは１１３４、又はその平均値とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜角度１１３３及び１１３４が大きいほど、補正後目標堆積膜厚Ｔtarget2を小さくする。
【０３２１】
（第２５の実施形態）
本発明の第２５の実施形態に係る製造制御装置２０Ｃは、ｎＭＩＳトランジスタのｎ型エクステンション領域１１１２を形成した後、アッシング又は洗浄処理を経た、図１０Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１３６に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０３２２】
ここで、ｐＭＩＳトランジスタのゲート電極寸法１１３６が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０３２３】
目標堆積膜厚補正部２３３は、この際の補正量を、ｐＭＩＳの第１の側壁絶縁膜１１０６を含むゲート電極寸法１１３６とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とｐＭＩＳトランジスタのＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、ゲート電極寸法１１３６が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０３２４】
（第２６の実施形態）
本発明の第２６の実施形態に係る製造制御装置２０Ｃは、ｎＭＩＳトランジスタのｎ型エクステンション領域１１１２を形成した後、アッシング又は洗浄処理を経た、図１０Ａに示すｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３７に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０３２５】
ここで、ｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３７が低テーパー角度となると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０３２６】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜角度１１３７とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とｐＭＩＳトランジスタのＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜角度１１３７が大きいほど、補正後目標堆積膜厚Ｔtarget2を小さくする。
【０３２７】
（第２７の実施形態）
本発明の第２７の実施形態に係る製造制御装置２０Ｃは、図１７Ｂに示す第３の側壁用絶縁膜厚１２３９に応じて、図１０Ｄに示す第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを変更する。
【０３２８】
ここで、第３の側壁用絶縁膜厚１２３９が薄くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、第２の側壁用絶縁膜厚１１３５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０３２９】
目標堆積膜厚補正部２３３は、この際の補正量を、第３の側壁用絶縁膜厚１２３９とＶｔとの相関データと、第２の側壁用絶縁膜厚１１３５とＶｔとの相関データとを用いて算出する。具体的には、目標堆積膜厚補正部２３３は、第３の側壁用絶縁膜厚１２３９が小さいほど、補正後目標堆積膜厚Ｔtarget2を大きくする。
【０３３０】
（第２８の実施形態）
本発明の第２８の実施形態に係る製造制御装置２０Ｃは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４、及びｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、コンタクトエッチストップレイヤー１２２６の堆積膜厚であるコンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを変更する。
【０３３１】
ここで、ゲート電極寸法１１２４及び１１２５が細くなると、トランジスタの駆動能力などのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、コンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することで駆動能力などのトランジスタ特性の変動分を補完する。
【０３３２】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１１２４あるいは１１２５、又はその平均値と駆動能力との相関データとコンタクトエッチストップ膜厚１２４５と駆動能力の相関データを用いて算出する。
【０３３３】
ここで、コンタクトエッチストップレイヤー１２２６により生じる内部応力の方向（圧縮応力、又は引っ張り応力）と、ｎＭＩＳトランジスタであるかｐＭＩＳトランジスタであるかに応じて、駆動能力に与える効果がそれぞれ反転する。具体的には、目標堆積膜厚補正部２３３は、駆動能力が低下した場合、ｎＭＩＳトランジスタに対しては、チャネル部に引っ張り応力が強くなる（圧縮応力が弱くなる）ようにコンタクトエッチストップ膜厚１２４５を変更する。さらに、コンタクトエッチストップレイヤー１２２６がチャネル部に圧縮応力を与えるのであれば、目標堆積膜厚補正部２３３は、コンタクトエッチストップ膜厚１２４５を薄くする。
【０３３４】
（第２９の実施形態）
本発明の第２９の実施形態に係る製造制御装置２０Ｃは、図９Ａに示すｎＭＩＳトランジスタのゲート電極角度１１２６、及びｐＭＩＳトランジスタのゲート電極角度１１２７に応じて、図１９Ｃに示すコンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを変更する。
【０３３５】
ここで、ゲート電極角度１１２６及び１１２７が低テーパー角度化されると、第３の側壁用絶縁膜１２１６、コンタクトエッチストップレイヤー１２２６を異方性エッチングすることにより形成される第３の側壁絶縁膜１２１８及び第２の側壁絶縁膜１１１７の側壁絶縁膜幅１２４３及び１２４４は細くなる。これによりトランジスタの駆動能力が変動する。これに対して、目標堆積膜厚補正部２３３は、ゲート電極角度１１２６及び１１２７が低角度化された場合には、コンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することで駆動能力などのトランジスタ特性の変動分を補完する。
【０３３６】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極角度１１２６あるいは１１２７、又はその平均値と駆動能力との相関データと、コンタクトエッチストップ膜厚１２４５と駆動能力との相関データとを用いて算出する。
【０３３７】
（第３０の実施形態）
本発明の第３０の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタのゲート電極寸法１１２９、及びｐＭＩＳトランジスタのゲート電極寸法１１３０に応じて、図１９Ｃに示すコンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを変更する。
【０３３８】
ここで、ゲート電極寸法１１２９及び１１３０が細くなると、トランジスタの駆動能力などのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、コンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することで駆動能力などのトランジスタ特性の変動分を補完する。
【０３３９】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１１２９あるいは１１３０、又はその平均値と駆動能力との相関データと、コンタクトエッチストップ膜厚１２４５と駆動能力との相関データから算出する。
【０３４０】
（第３１の実施形態）
本発明の第３１の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタの第１の側壁絶縁膜幅１１３１、及びｐＭＩＳトランジスタの第１の側壁絶縁膜幅１１３２に応じて、図１９Ｃに示すコンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを変更する。
【０３４１】
ここで、第１の側壁絶縁膜幅１１３１及び１１３２が細くなると、トランジスタの駆動能力などのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、コンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することで駆動能力などのトランジスタ特性の変動分を補完する。
【０３４２】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜幅１１３１あるいは１１３２、又はその平均値と駆動能力との相関データと、コンタクトエッチストップ膜厚１２４５と駆動能力との相関データとを用いて算出する。
【０３４３】
（第３２の実施形態）
本発明の第３２の実施形態に係る製造制御装置２０Ｃは、図９Ｃに示すｎＭＩＳトランジスタの第１の側壁絶縁膜角度１１３３、及びｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３４に応じて、図１９Ｃに示すコンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを変更する。
【０３４４】
ここで、第１の側壁絶縁膜角度１１３３及び１１３４が低テーパー角度化されると、第３の側壁用絶縁膜１２１６、及び第２の側壁用絶縁膜１１１６を異方性エッチングすることにより形成される第３の側壁絶縁膜１２１８及び第２の側壁絶縁膜１１１７の側壁絶縁膜幅１２４３及び１２４４は細くなる。これによりトランジスタの駆動能力が変動する。これに対して、目標堆積膜厚補正部２３３は、第１の側壁絶縁膜角度１１３３及び１１３４が低角度化された場合には、コンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することで駆動能力などのトランジスタ特性の変動分を補完する。
【０３４５】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜角度１１３３あるいは１１３４、又はその平均値と駆動能力との相関データと、コンタクトエッチストップ膜厚１２４５と駆動能力との相関データとを用いて算出する。
【０３４６】
（第３３の実施形態）
本発明の第３３の実施形態に係る製造制御装置２０Ｃは、ｎＭＩＳトランジスタのｎ型エクステンション領域１１１２を形成した後、アッシング又は洗浄処理を経た、図１０Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１３６に応じて、図１９Ｃに示すコンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを変更する。
【０３４７】
ここで、ｐＭＩＳトランジスタのゲート電極寸法１１３６が細くなると、トランジスタの駆動能力などのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、コンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することで駆動能力などのトランジスタ特性の変動分を補完する。
【０３４８】
目標堆積膜厚補正部２３３は、この際の補正量を、ｐＭＩＳの第１の側壁絶縁膜１１０６を含むゲート電極寸法１１３６と駆動能力との相関データと、コンタクトエッチストップ膜厚１２４５とｐＭＩＳトランジスタの駆動能力との相関データとを用いて算出する。
【０３４９】
（第３４の実施形態）
本発明の第３４の実施形態に係る製造制御装置２０Ｃは、ｎＭＩＳトランジスタのｎ型エクステンション領域１１１２を形成した後、アッシング又は洗浄処理を経た、図１０Ａに示すｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３７に応じて、図１９Ｃに示すコンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを変更する。
【０３５０】
ここで、ｐＭＩＳトランジスタの第１の側壁絶縁膜角度１１３７が低テーパー角度となると、トランジスタの駆動能力などのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、コンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することで駆動能力などのトランジスタ特性の変動分を補完する。
【０３５１】
目標堆積膜厚補正部２３３は、この際の補正量を、第１の側壁絶縁膜角度１１３７と駆動能力との相関データと、コンタクトエッチストップ膜厚１２４５とｐＭＩＳトランジスタの駆動能力との相関データとを用いて算出する。
【０３５２】
（第３５の実施形態）
本発明の第３５の実施形態に係る製造制御装置２０Ｃは、図１７Ｂに示す第３の側壁用絶縁膜厚１２３９に応じて、図１９Ｃに示すコンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを変更する。
【０３５３】
ここで、第３の側壁用絶縁膜厚１２３９が薄くなると、トランジスタの駆動能力などのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、コンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することで駆動能力などのトランジスタ特性の変動分を補完する。
【０３５４】
目標堆積膜厚補正部２３３は、この際の補正量を、第３の側壁用絶縁膜厚１２３９と駆動能力との相関データと、コンタクトエッチストップ膜厚１２４５と駆動能力との相関データとを用いて算出する。
【０３５５】
（第３６の実施形態）
本発明の第３６の実施形態に係る製造制御装置２０Ｃは、第１の側壁絶縁膜１１０６、第３の側壁絶縁膜１２１８及び第２の側壁絶縁膜１１１７を含む、図１８Ａに示すゲート電極寸法１２４１及び１２４２に応じて、図１９Ｃに示すコンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを変更する。
【０３５６】
ここで、ゲート電極寸法１２４１及び１２４２が細くなると、トランジスタの駆動能力などのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、コンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することで駆動能力などのトランジスタ特性の変動分を補完する。
【０３５７】
目標堆積膜厚補正部２３３は、この際の補正量を、ゲート電極寸法１２４１あるいは１２４２、又はその平均値と駆動能力との相関データと、コンタクトエッチストップ膜厚１２４５と駆動能力との相関データとを用いて算出する。
【０３５８】
（第３７の実施形態）
本発明の第３７の実施形態に係る製造制御装置２０Ｃは、第３の側壁用絶縁膜１２１６及び第２の側壁用絶縁膜１１１６を含む、図１８Ａに示す側壁絶縁膜幅１２４３及び１２４４に応じて、図１９Ｃに示すコンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを変更する。
【０３５９】
ここで、側壁絶縁膜幅１２４３及び１２４４が細くなると、トランジスタの駆動能力などのトランジスタ特性が変動する。これに対して、目標堆積膜厚補正部２３３は、コンタクトエッチストップ膜厚１２４５の目標堆積膜厚Ｔtargetを、前工程で変動したトランジスタ特性を戻す方向に変更することで駆動能力などのトランジスタ特性の変動分を補完する。
【０３６０】
目標堆積膜厚補正部２３３は、この際の補正量を、側壁絶縁膜幅１２４３あるいは１２４４、又はその平均値と駆動能力との相関データと、コンタクトエッチストップ膜厚１２４５と駆動能力との相関データから算出する。
【０３６１】
（第３８の実施形態）
第３８の実施形態に係る製造制御装置２０Ｃは、上述した第１３〜第３７の実施形態の変形例である。また、第３８の実施形態では、上述した第１３〜第３７の実施形態と異なる工程で半導体装置を製造する場合について説明する。
【０３６２】
第３８の実施形態に係る半導体装置の製造方法では、第２の側壁絶縁膜１１１７を除去したうえで、コンタクトエッチストップレイヤー１２２６を形成する。
【０３６３】
なお、図１９Ｂに示す工程までは、上述した第１３〜第３７の実施形態と同様であり説明は省略する。
【０３６４】
図２０Ａ及び図２０Ｂは、第３８の実施形態において、製造システム１０により製造される半導体装置の製造行程を示す断面図である。
【０３６５】
図１９Ｂの工程の後、図２０Ａに示すように、よりトランジスタ能力を向上させるため第２の側壁絶縁膜１１１７をウェットエッチで除去する。
【０３６６】
次に、図２０Ｂに示すように、コンタクトエッチストップレイヤー１２２６を形成する。
【０３６７】
このようなプロセスにおいても、前述の第１３〜第３７の実施形態と同様の製造制御装置２０Ｃを実現できる。
【０３６８】
以上より、上記の第１３〜第３８の実施形態に係る製造制御装置２０Ｃは、目標堆積膜厚Ｔtargetを前工程の寸法、傾き、及び膜厚データに応じて、前工程で変動したトランジスタ特性を戻す方向に目標堆積膜厚Ｔtargetを変更する。これにより、上記第１３〜第３８の実施形態に係る製造制御装置２０Ｃは、処理毎、及び製品毎のトランジスタ特性ばらつき（第３の膜厚変動）を低減できる。
【０３６９】
なお、上記説明では、第１３〜第３８の実施形態に係る製造制御装置２０Ｃが、それぞれ一つの測定値２３４に基づき、一つの絶縁膜の膜厚の目標堆積膜厚Ｔtargetを補正する例を述べたが、上述した２類以上の測定値２３４に基づき、一つの絶縁膜の膜厚の目標堆積膜厚Ｔtargetを補正してもよいし、２以上の絶縁膜の膜厚の目標堆積膜厚Ｔtargetを補正してもよい。
【０３７０】
（第３９の実施形態）
以下の本発明の第３９〜第４４の実施形態では、第１の実施形態に係る製造制御装置２０の変形例について説明する。
【０３７１】
また、第３９〜第４４の実施形態では、上述した第１の実施形態と異なる工程で半導体装置を製造する場合について説明する。
【０３７２】
まず、第３９〜第４４の実施形態における、半導体装置の製造方法を説明する。
【０３７３】
第３９〜第４４の実施形態に係る半導体装置の製造方法では、ポリシリコン等により形成されるゲート電極１１００及び１１０５を除去した後、金属材料を用いてゲート電極を形成する。
【０３７４】
図２１Ａ〜図２３Ｃは、第３９〜第４４の実施形態において、製造システム１０により製造される半導体装置の製造行程を示す断面図である。なお、図９Ａ〜図１０Ｃ及び図１７Ａ〜図１９Ｃと同様の要素には同一の符号を付しており、重複する説明は省略する。
【０３７５】
第３９〜第４４の実施形態における半導体装置の製造方法は、上述した図１９Ｃの工程後に、さらに工程を含む。
【０３７６】
なお、図１９Ｃの工程までは、第１３〜第３７の実施形態と同様であり説明は省略する。
【０３７７】
図１９Ｃに示す工程の後、次に図２１Ａに示す工程において、ＣＶＤ法を用いて層間絶縁膜１３２７を堆積する。
【０３７８】
次に図２１Ｂに示す工程において、機械的化学的研磨（ＣＭＰ）を行うことで平坦化を行うことにより、ポリシリコン層（ゲート電極１１００及び１１０５）を露出させる。
【０３７９】
次に図２２Ａに示す工程において、露出したゲート電極１１００及び１１０５を濃度の薄いアンモニア水溶液を含む薬液を用いて除去する。
【０３８０】
次に図２２Ｂに示す工程において、除去部分にＣＶＤ法を用いてＡｌ、Ｔａ、Ｍｏ、Ｔｉ、Ｈｆ、ＴａＮ、Ｎｂ、又はＴｉＮなどの仕事関数の低いゲート電極材料１３２８を埋め込む。
【０３８１】
次に図２２Ｃに示す工程において、ＣＭＰを用いて余剰なゲート電極材料１３２８を研磨することにより、除去する。
【０３８２】
次に図２３Ａに示す工程において、ｐＭＩＳトランジスタ形成領域１００２上に開口を有し、かつｎＭＩＳトランジスタ形成領域１００１上を覆うレジストマスク１３２９を形成する。
【０３８３】
その後ｐＭＩＳトランジスタ形成領域１００２に埋め込まれたゲート電極材料１３２８を、ウェットエッチを行うことにより除去する。その後レジストマスク１３２９を、ウェット洗浄などを行うことにより除去する。
【０３８４】
次に図２３Ｂに示す工程において、除去部分にＣＶＤ法を用いてＲｕＯ2、Ｉｒ、Ｐｔ、ＷＮ、Ｍｏ2Ｎ、ＴａＮ、Ａｕ、又はＮｉなどの仕事関数の高いゲート電極材料１３３０を埋め込む。
【０３８５】
次に図２３Ｃに示す工程において、ＣＭＰを用いてｎＭＩＳトランジスタ形成領域１００１のゲート電極材料１３２８の表面が露出するまで余剰なゲート電極材料１３３０を研磨する。
【０３８６】
以上により、トランジスタ特性を決定する注入工程が行われたトランジスタ構造が形成される。
【０３８７】
この後、層間絶縁膜形成工程、コンタクト形成工程、配線形成工程、及びＰＡＤ形成工程を経て製品（半導体装置）が完成する。
【０３８８】
次に、本発明の第３９〜４４の実施形態に係る製造制御装置２０Ｄの構成を説明する。
【０３８９】
本発明の第３９〜４４の実施形態に係る製造制御装置２０Ｄは、ゲート電極材料１３２８及び１３３０の仕事関数を前工程の寸法、傾き、膜厚データに応じて変更することにより、処理毎、製品毎のトランジスタ特性ばらつき（第３の膜厚変動）を低減する。
【０３９０】
図２４は、本発明の第３９〜４４の実施形態に係る製造制御装置２０Ｄの構成を示すブロック図である。なお、図６と同様の要素には同一の符号を付しており、重複する説明は省略する。この製造制御装置２０Ｄは、さらに、第３処理部２３を備える。
【０３９１】
第３処理部２３は、測定値取得部２４１と、測定値蓄積部２４２と、ゲート電極特性決定部２４３と、ゲート電極特性蓄積部２４４と、ゲート電極特性出力部２４５とを備える。
【０３９２】
測定値取得部２４１は、測定装置４０により測定された、第２Ｌｏｔの第１工程終了後のウェハ上に形成された構造の形状を示す測定値２５１を、測定装置４０から取得する。
【０３９３】
測定値蓄積部２４２は、測定値取得部２４１により取得された測定値２５１を蓄積する。
【０３９４】
ゲート電極特性決定部２４３は、測定値蓄積部２４２に蓄積される測定値２５１に応じて、ゲート電極特性２５２を決定する。ここで、ゲート電極特性２５２とは、例えば、ｎＭＩＳゲート電極材料１３２８、又はｐＭＩＳゲート電極材料１３３０の特性であり、具体的には、膜種、膜質又は膜厚（１３４９又は１３５０）である。また、ゲート電極特性決定部２４３は、第２Ｌｏｔの第１工程において、変動したＶｔ等のトランジスタ特性を戻すように、ゲート電極特性２５２を決定する。
【０３９５】
ゲート電極特性蓄積部２４４は、ゲート電極特性決定部２４３により決定されたゲート電極特性２５２を蓄積する。
【０３９６】
ゲート電極特性出力部２４５は、ゲート電極特性蓄積部２４４により蓄積されるゲート電極特性２５２を、成膜装置３０に出力する。
【０３９７】
また、成膜装置３０は、第２Ｌｏｔの第２工程において、ゲート電極特性出力部２４５により出力されたゲート電極特性２５２で、ゲート電極材料１３２８又は１３３０を生成する。
【０３９８】
ここでは、製造制御装置２０Ｄが、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４（測定値２５１）に応じて、ｎＭＩＳゲート電極材料１３２８の膜種（ゲート電極特性２５２）を変更する場合について説明する。
【０３９９】
ここで、ゲート電極寸法１１２４が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ｎＭＩＳゲート電極材料１３２８の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、ｎＭＩＳゲート電極材料１３２８の膜種を、所望の仕事関数となるように変更することでＶｔなどのトランジスタ特性の変動分を補完する。例えば、ゲート電極特性決定部２４３は、ｎＭＩＳゲート電極材料１３２８を必要な仕事関数を持つ別の金属に変更したり、ＴａＮのＮ量を変更したりする。具体的には、仕事関数を小さくすることで、Ｖｔを小さくできる。
【０４００】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２４とＶｔとの相関データと、ｎＭＩＳゲート電極材料１３２８の膜種とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２４が小さいほど、ｎＭＩＳゲート電極材料１３２８の仕事関数を小さくする。
【０４０１】
（第４０の実施形態）
第４０の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４に応じて、ｎＭＩＳゲート電極材料１３２８の膜質を変更する。
【０４０２】
ここで、ゲート電極寸法１１２４が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ｎＭＩＳゲート電極材料１３２８の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、ｎＭＩＳゲート電極材料１３２８の膜質（例えば、ＴａＮの結晶構造）を所望の仕事関数となるように膜質を変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０４０３】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２４とＶｔとの相関データと、ｎＭＩＳゲート電極材料の膜質とＶｔとの相関データとを用いて算出する。
【０４０４】
（第４１の実施形態）
第４１の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４に応じて、図２３Ｃに示すｎＭＩＳゲート電極材料１３２８の膜厚であるｎＭＩＳゲート電極膜厚１３４９を変更する。
【０４０５】
ここで、ゲート電極寸法１１２４が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ｎＭＩＳゲート電極材料１３２８の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、ＣＭＰの際の研磨厚を変更することにより、ｎＭＩＳゲート電極膜厚１３４９を、所望の仕事関数となるような膜厚へ変更する。これによりＶｔなどのトランジスタ特性の変動分を補完する。
【０４０６】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２４とＶｔとの相関データと、ｎＭＩＳゲート電極膜厚１３４９とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２４が小さいほど、ｎＭＩＳゲート電極膜厚１３４９を薄くする。
【０４０７】
（第４２の実施形態）
第４２の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、ｐＭＩＳゲート電極材料１３３０の膜種を変更する。
【０４０８】
ここで、ゲート電極寸法１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ｐＭＩＳゲート電極材料１３３０の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、ｐＭＩＳゲート電極材料１３３０の膜種を、所望の仕事関数となるように変更することでＶｔなどのトランジスタ特性の変動分を補完する。例えば、ゲート電極特性決定部２４３は、ｐＭＩＳゲート電極材料１３３０を必要な仕事関数を持つ別の金属に変更したり、ＴａＮのＮ量を変更したりする。
【０４０９】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、ｐＭＩＳゲート電極材料の膜種とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２５が小さいほど、ｐＭＩＳゲート電極材料１３３０の仕事関数を小さくする。
【０４１０】
（第４３の実施形態）
第４３の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、ｐＭＩＳゲート電極材料１３３０の膜質を変更する。
【０４１１】
ここで、ゲート電極寸法１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ｐＭＩＳゲート電極材料１３３０の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、ｐＭＩＳゲート電極材料１３３０の膜質（例えば、ＴａＮの結晶構造）を、所望の仕事関数となるように変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０４１２】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、ｐＭＩＳゲート電極材料の膜質とＶｔとの相関データとを用いて算出する。
【０４１３】
（第４４の実施形態）
第４４の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、図２３Ｃに示すｐＭＩＳゲート電極膜厚１３５０を変更する。
【０４１４】
ここで、ゲート電極寸法１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ｐＭＩＳゲート電極材料１３３０の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、ＣＭＰの際の研磨厚を変更することにより、ＣＭＰ後のｐＭＩＳゲート電極膜厚１３５０を、所望の仕事関数となるような膜厚へ変更する。これにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０４１５】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、ｐＭＩＳゲート電極膜厚１３５０とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２５が小さいほど、ｐＭＩＳゲート電極膜厚１３５０を薄くする。
【０４１６】
なお、上記第３９〜第４４の実施形態では、ゲート電極寸法１１２４又は１１２５に応じて、ゲート電極材料１３２８、１３３０の膜種、膜質又は膜厚（１３４９又は１３５０）を補正する場合を説明したが、ｎＭＩＳゲート電極角度１１２６、ｐＭＩＳゲート電極角度１１２７、第１の側壁用絶縁膜厚１１２８、ｎＭＩＳゲート電極寸法１１２９、ｐＭＩＳゲート電極寸法１１３０、ｎＭＩＳ第１の側壁絶縁膜角度１１３３、ｐＭＩＳ第１の側壁絶縁膜角度１１３４、ｎＭＩＳゲート電極の第１の側壁絶縁膜幅１１３１、ｐＭＩＳゲート電極の第１の側壁絶縁膜幅１１３２、第３の側壁用絶縁膜厚１２３９、第２の側壁用絶縁膜厚１１３５、ｎＭＩＳゲート電極寸法１２４１、ｐＭＩＳゲート電極寸法１２４２、ｎＭＩＳ側壁絶縁膜幅１２４３、ｐＭＩＳ側壁絶縁膜幅１２４４、又はコンタクトエッチストップ膜厚１２４５に応じて、ゲート電極材料１３２８、１３３０の膜種、膜質又は膜厚（１３４９又は１３５０）を補正してもよい。
【０４１７】
また、製造制御装置２０Ｃは、上述した２類以上の測定値２３４に基づき、一つの絶縁膜の膜厚の目標堆積膜厚Ｔtargetを補正してもよいし、２以上の絶縁膜の膜厚の目標堆積膜厚Ｔtargetを補正してもよい。
【０４１８】
以上のように上記第３９〜第４４の実施形態に係る製造制御装置２０Ｄは、ゲート電極材料１３２８及び１３３０の仕事関数を前工程の寸法、傾き、膜厚データに応じて変更することにより、処理毎、製品毎のトランジスタ特性ばらつき（第３の膜厚変動）を低減できる。
【０４１９】
なお、ここでは、第１の実施形態に係る製造制御装置２０が、さらに、第３処理部２３を備える例を説明したが、他の実施形態に係る製造制御装置２０Ａ〜２０Ｃが、さらに、第３処理部２３を備えてもよい。
【０４２０】
また、製造制御装置２０Ｄは、第１処理部２１及び第２処理部２２を備えず、第３処理部２３のみを備えてもよい。
【０４２１】
（第４５の実施形態）
以下、本発明の第４５〜第５２の実施形態では、第３９〜第４４の実施形態に係る製造制御装置２０Ｄの変形例について説明する。
【０４２２】
また、第４５〜第５２の実施形態では、上述した第３９〜第４４の実施形態と異なる工程で半導体装置を製造する場合について説明する。
【０４２３】
まず、第４５〜第５２の実施形態における、半導体装置の製造方法を説明する。
【０４２４】
第４５〜第５２の実施形態に係る半導体装置の製造方法は、ゲート電極１１００及び１１０５に加え、ゲート絶縁膜１１０２を除去したうえで、ゲート絶縁膜となる高誘電体膜１４０１を形成し、その後、ゲート電極材料１３２８及び１３３０を埋め込む。
【０４２５】
なお、図２２Ａまでの処理は、第３９〜第４４の実施形態と同様であり、説明は省略する。
【０４２６】
図２５Ａ〜図２６は、第４５〜第５２の実施形態において、製造システム１０により製造される半導体装置の製造行程を示す断面図である。
【０４２７】
図２２Ａの工程後、図２５Ａに示す工程において、下地のゲート絶縁膜１１０２を、ウェットエッチを行うことにより除去する。
【０４２８】
次に図２５Ｂに示す工程において、除去部分にＣＶＤ法を用いてＨｆを含む絶縁膜などの高誘電体膜１４０１を堆積する。その後ＣＶＤ法を用いてＡｌ、Ｔａ、Ｍｏ、Ｔｉ、Ｈｆ、ＴａＮ、Ｎｂ、又はＴｉＮなどの仕事関数の低いゲート電極材料１３２８を埋め込む。
【０４２９】
続いて、ＣＭＰを用いて余剰のゲート電極材料１３２８及び高誘電体膜１４０１を研磨することにより除去する。
【０４３０】
次に図２５Ｃに示す工程において、ｐＭＩＳトランジスタ形成領域１００２に開口を有し、かつｎＭＩＳトランジスタ形成領域１００１上を覆うレジストマスク１３２９を形成する。その後ｐＭＩＳトランジスタ形成領域１００２に埋め込まれたゲート電極材料１３２８を、ウェットエッチを行うことにより除去する。その後レジストマスク１３２９を、ウェット洗浄などを行うことにより除去する。
【０４３１】
次に図２５Ｄに示す工程において、除去部分にＣＶＤ法を用いてＲｕＯ2、Ｉｒ、Ｐｔ、ＷＮ、Ｍｏ2Ｎ、ＴａＮ、Ａｕ、又はＮｉなどの仕事関数の高いゲート電極材料１３３０を埋め込む。
【０４３２】
次に図２６に示す工程において、ＣＭＰを用いてｎＭＩＳトランジスタ形成領域１００１のゲート電極材料１３３０の表面が露出するまで余剰なゲート電極材料１３３０を研磨することにより、ｐＭＩＳゲート電極を形成する。
【０４３３】
以上により、トランジスタ特性を決定する注入工程が行われたトランジスタ構造が形成される。
【０４３４】
この後、層間絶縁膜形成工程、コンタクト形成工程、配線形成工程、及びＰＡＤ形成工程を経て製品（半導体装置）が完成する。
【０４３５】
以下、この半導体装置の製造を制御する第４５の実施形態に係る製造制御装置２０Ｄについて説明する。なお、第４５〜第５２の実施形態に係る製造制御装置２０Ｄの構成は、図２４に示す構成と同様である。
【０４３６】
第４５の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４に応じて、ｎＭＩＳゲート絶縁膜となる高誘電体膜１４０１の膜種を変更する。
【０４３７】
ここで、ゲート電極寸法１１２４が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、高誘電体膜１４０１の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、高誘電体膜１４０１の膜種を、所望の仕事関数となるように変更することでＶｔなどのトランジスタ特性の変動分を補完する。例えば、ゲート電極特性決定部２４３は、高誘電体膜１４０１が必要な仕事関数を持つようＨｆとＳｉとの組成を変更する、又は添加物を加えるなどを行う。
【０４３８】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２４とＶｔとの相関データと、高誘電体膜１４０１の膜種とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２４が小さいほど、高誘電体膜１４０１の仕事関数を小さくする。
【０４３９】
（第４６の実施形態）
第４６の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４に応じて、高誘電体膜１４０１の膜質を変更する。
【０４４０】
ここで、ゲート電極寸法１１２４が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、高誘電体膜１４０１の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、高誘電体膜１４０１の膜質（例えば、ＨｆＯ2の結晶構造）を、所望の仕事関数となるように変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０４４１】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２４とＶｔとの相関データと、高誘電体膜１４０１の膜質とＶｔとの相関データとを用いて算出する。
【０４４２】
（第４７の実施形態）
第４７の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４に応じて、図２５Ａに示す高誘電体膜厚１４０５を変更する。
【０４４３】
ここで、ゲート電極寸法１１２４が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ゲート電極寸法１４０８を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、ＣＶＤ法を用いて堆積される高誘電体膜１４０１の堆積膜厚量を変更することにより、所望のゲート電極寸法１４０８となるように高誘電体膜厚１４０５を変更する。これにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０４４４】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２４とＶｔとの相関データと、高誘電体膜厚１４０５とｎＭＩＳゲート電極寸法１４０８とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２４が小さいほど、高誘電体膜厚１４０５を小さくする。
【０４４５】
（第４８の実施形態）
第４８の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４に応じて、図２６に示すｎＭＩＳゲート電極膜厚１３４９を変更する。
【０４４６】
ここで、ゲート電極寸法１１２４が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ｎＭＩＳゲート電極膜厚１３４９を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、ＣＭＰの際の研磨厚を変更することにより、所望のｎＭＩＳゲート電極膜厚１３４９となるようにｎＭＩＳゲート電極膜厚１３４９を変更する。これにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０４４７】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２４とＶｔとの相関データと、ｎＭＩＳゲート電極膜厚１３４９とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２４が小さいほど、ｎＭＩＳゲート電極膜厚１３４９を薄くする。
【０４４８】
（第４９の実施形態）
第４９の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、高誘電体膜１４０１の膜種を変更する。
【０４４９】
ここで、ゲート電極寸法１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、高誘電体膜１４０１の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、高誘電体膜１４０１の膜種を、所望の仕事関数となるように変更することでＶｔなどのトランジスタ特性の変動分を補完する。例えば、ゲート電極特性決定部２４３は、高誘電体膜１４０１が必要な仕事関数を持つようＨｆとＳｉとの組成を変更する、又は添加物を加えるなどを行う。
【０４５０】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、高誘電体膜１４０１の膜種とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２５が小さいほど、高誘電体膜１４０１の仕事関数を小さくする。
【０４５１】
（第５０の実施形態）
第５０の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、高誘電体膜１４０１の膜質を変更する。
【０４５２】
ここで、ゲート電極寸法１１２４が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、高誘電体膜１４０１の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、高誘電体膜１４０１の膜質（例えば、ＨｆＯ2の結晶構造）を、所望の仕事関数となるように変更することでＶｔなどのトランジスタ特性の変動分を補完する。
【０４５３】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、高誘電体膜１４０１の膜種とＶｔとの相関データとを用いて算出する。
【０４５４】
（第５１の実施形態）
第５１の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、高誘電体膜厚１４０５を変更する。
【０４５５】
ここで、ゲート電極寸法１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ゲート電極寸法１４０９を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、ＣＶＤ法に堆積される高誘電体膜１４０１の堆積膜厚量を変更することにより、所望のゲート電極寸法１４０９となるように高誘電体膜厚１４０５を変更する。これにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０４５６】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、高誘電体膜厚１４０５とｐＭＩＳゲート電極寸法１４０９とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２５が小さいほど、高誘電体膜厚１４０５を小さくする。
【０４５７】
（第５２の実施形態）
第５２の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、図２６に示すｐＭＩＳゲート電極膜厚１３５０を変更する。
【０４５８】
ここで、ゲート電極寸法１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ｐＭＩＳゲート電極膜厚１３５０を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、ＣＭＰの際の研磨厚を変更することにより、所望のゲート電極膜厚１３５０となるようにゲート電極膜厚１３５０を変更する。これにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０４５９】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、ｐＭＩＳゲート電極膜厚１３５０とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２５が小さいほど、ｐＭＩＳゲート電極膜厚１３５０を薄くする。
【０４６０】
なお、上記第４５〜第５２の実施形態では、ゲート電極寸法１１２４又は１１２５に応じて、高誘電体膜１４０１の膜種、膜質、高誘電体膜厚１４０５、ゲート電極膜厚１３４９又は１３５０を補正する場合を説明したが、ｎＭＩＳゲート電極角度１１２６、ｐＭＩＳゲート電極角度１１２７、第１の側壁用絶縁膜厚１１２８、ｎＭＩＳゲート電極寸法１１２９、ｐＭＩＳゲート電極寸法１１３０、ｎＭＩＳ第１の側壁絶縁膜角度１１３３、ｐＭＩＳ第１の側壁絶縁膜角度１１３４、ｎＭＩＳゲート電極の第１の側壁絶縁膜幅１１３１、ｐＭＩＳゲート電極の第１の側壁絶縁膜幅１１３２、第３の側壁用絶縁膜厚１２３９、第２の側壁用絶縁膜厚１１３５、ｎＭＩＳゲート電極寸法１２４１、ｐＭＩＳゲート電極寸法１２４２、ｎＭＩＳ側壁絶縁膜幅１２４３、ｐＭＩＳ側壁絶縁膜幅１２４４、又はコンタクトエッチストップ膜厚１２４５に応じて、高誘電体膜１４０１の膜種、膜質、高誘電体膜厚１４０５、ゲート電極膜厚１３４９又は１３５０を補正してもよい。
【０４６１】
また、製造制御装置２０Ｄは、上述した２類以上の測定値２５１に基づき、高誘電体膜１４０１の膜種、膜質、高誘電体膜厚１４０５、ゲート電極膜厚１３４９及び１３５０のうち１以上を補正してもよい。
【０４６２】
以上のように上記第４５〜第５２の実施形態に係る製造制御装置２０Ｄは、高誘電体膜１４０１の膜種、膜質、高誘電体膜厚１４０５、ゲート電極膜厚１３４９又は１３５０を、前工程の寸法、傾き、又は膜厚データに応じて変更することにより、処理毎、製品毎のトランジスタ特性ばらつき（第３の膜厚変動）を低減できる。
【０４６３】
（第５３の実施形態）
以下の本発明の第５３〜第５８の実施形態では、第４５〜第５２の実施形態に係る製造制御装置２０Ｄの変形例について説明する。
【０４６４】
また、第５３〜第５８の実施形態では、上述した第４５〜第５２の実施形態と異なる工程で半導体装置を製造する場合について説明する。
【０４６５】
第５３〜第５８の実施形態に係る半導体装置は、２層の金属材料が積層されたゲート電極構造を有する。
【０４６６】
図２７Ａ〜図２８は、第５３〜第５８の実施形態において、製造システム１０により製造される半導体装置の製造行程を示す断面図である。
【０４６７】
なお、図２５Ａの工程までは、第４５〜第５２の実施形態と同様であり説明は省略する。
【０４６８】
図２５Ａの工程の後、次に図２７Ａに示す工程において、除去部分にＣＶＤ法を用いてＨｆを含む絶縁膜などの高誘電体膜１４０１を堆積する。その後ＣＶＤ法を用いてＬａ、Ｍｏ、Ａｌ、Ｔａ、Ｍｏ、Ｔｉ、Ｈｆ、ＴａＮ、Ｎｂ、又はＴｉＮなどの仕事関数の低い第１のゲート電極材料１５０１を埋め込む。
【０４６９】
その後、さらに第１のゲート電極材料１５０１の上部に、ＣＶＤ法を用いてＬａ、Ｍｏ、Ａｌ、Ｔａ、Ｍｏ、Ｔｉ、Ｈｆ、ＴａＮ、Ｎｂ、又はＴｉＮなどの仕事関数の低い第２のゲート電極材料１５０２を埋め込む。
【０４７０】
続いて、ＣＭＰを用いて余剰の高誘電体膜１４０１、第１のゲート電極材料１５０１及び第２のゲート電極材料１５０２を研磨することにより除去する。
【０４７１】
次に図２７Ｂに示す工程において、ｐＭＩＳトランジスタ形成領域１００２に開口を有し、かつ、ｎＭＩＳトランジスタ形成領域１００１上を覆うレジストマスク１３２９を形成する。その後ｐＭＩＳトランジスタ形成領域１００２に埋め込まれた第１のゲート電極材料１５０１及び第２のゲート電極材料１５０２を、ウェットエッチを行うことにより除去し、その後レジストマスク１３２９を、ウェット洗浄などを行うことにより除去する。
【０４７２】
次に図２７Ｃに示す工程において、除去部分にＣＶＤ法を用いてＲｕＯ2、Ｉｒ、Ｐｔ、ＷＮ、Ｍｏ2Ｎ、ＴａＮ、Ａｕ、Ｎｉ、又はＡｌ2Ｏ3などの仕事関数の高い第３のゲート電極材料１５０４を埋め込む。続いて、ＲｕＯ2、Ｉｒ、Ｐｔ、ＷＮ、Ｍｏ2Ｎ、ＴａＮ、Ａｕ、Ｎｉ、又はＴｉＮなどを含む仕事関数の高い第４のゲート電極材料１５０５を埋め込む。
【０４７３】
次に図２８に示す工程において、ＣＭＰを用いてｎＭＩＳトランジスタ形成領域１００１の第１のゲート電極材料１５０１及び第２のゲート電極材料１５０２の表面が露出するまで余剰な第３のゲート電極材料１５０４及び第４のゲート電極材料１５０５を研磨することによりｐＭＩＳゲート電極を形成する。
【０４７４】
以上により、トランジスタ特性を決定する注入工程が行われたトランジスタ構造が形成される。
【０４７５】
この後、層間絶縁膜形成工程、コンタクト形成工程、配線形成工程、及びＰＡＤ形成工程を経て製品（半導体装置）が完成する。
【０４７６】
以下、この半導体装置の製造を制御する第５３の実施形態に係る製造制御装置２０Ｄについて説明する。なお、第５３〜第５８の実施形態に係る製造制御装置２０Ｄの構成は、図２４に示す構成と同様である。
【０４７７】
第５３の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４に応じて、第１のゲート電極材料１５０１の膜種を変更する。
【０４７８】
ここで、ゲート電極寸法１１２４が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、第１のゲート電極材料１５０１の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、第１のゲート電極材料１５０１の膜種を、所望の仕事関数となるように変更することでＶｔなどのトランジスタ特性の変動分を補完する。例えば、ゲート電極特性決定部２４３は、第１のゲート電極材料１５０１として、必要な仕事関数を持つよう別金属を採用する、又は第１のゲート電極材料１５０１に添加物を加えるなどを行うことにより第１のゲート電極材料１５０１の膜種を変更する。
【０４７９】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２４とＶｔとの相関データと、第１のゲート電極材料１５０１の膜種とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２４が小さいほど、第１のゲート電極材料１５０１の仕事関数を小さくする。
【０４８０】
（第５４の実施形態）
第５４の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｎＭＩＳトランジスタのゲート電極寸法１１２４に応じて、図２７Ａに示す第１のゲート電極膜厚１５０６を変更する。
【０４８１】
ここで、ゲート電極寸法１１２４が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ＣＶＤ法を用いて堆積される第１のゲート電極膜厚１５０６を前工程で変動したトランジスタ特性を戻す方向に変更することにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０４８２】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２４とＶｔとの相関データと、第１のゲート電極膜厚１５０６とＶｔとの相関データとを用いて算出する。
【０４８３】
（第５５の実施形態）
第５５の実施形態に係る製造制御装置２０Ｄは、図２７Ａに示すｎＭＩＳトランジスタの第１のゲート電極膜厚１５０６に応じて、第２のゲート電極材料１５０２の膜種を変更する。
【０４８４】
ここで、第１のゲート電極膜厚１５０６が薄くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、前工程で変動したトランジスタ特性を戻す方向に第２のゲート電極材料１５０２の膜種を変更することにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０４８５】
ゲート電極特性決定部２４３は、この際の補正量を、第１のゲート電極膜厚１５０６とＶｔとの相関データと、第２のゲート電極材料１５０２の膜種とＶｔとの相関データとを用いて算出する。
【０４８６】
（第５６の実施形態）
第５６の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、第３のゲート電極材料１５０４の膜種を変更する。
【０４８７】
ここで、ゲート電極寸法１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、第３のゲート電極材料１５０４の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、第３のゲート電極材料１５０４の膜種を、所望の仕事関数となるように変更することでＶｔなどのトランジスタ特性の変動分を補完する。例えば、ゲート電極特性決定部２４３は、第３のゲート電極材料１５０４として、必要な仕事関数を持つよう別金属を採用する、又は第３のゲート電極材料１５０４に添加物を加えるなどを行うことにより第３のゲート電極材料１５０４の膜種を変更する。
【０４８８】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、第３のゲート電極材料１５０４の膜種とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２５が小さいほど、第３のゲート電極材料１５０４の仕事関数を小さくする。
【０４８９】
（第５７の実施形態）
第５７の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、図２７Ｃに示す第３のゲート電極膜厚１５０７を変更する。
【０４９０】
ここで、ゲート電極寸法１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ＣＶＤ法を用いて堆積される第３のゲート電極膜厚１５０７を前工程で変動したトランジスタ特性を戻す方向に変更することにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０４９１】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、第３のゲート電極膜厚１５０７とＶｔとの相関データとを用いて算出する。
【０４９２】
（第５８の実施形態）
第５８の実施形態に係る製造制御装置２０Ｄは、図２７Ｃに示すｐＭＩＳトランジスタの第３のゲート電極膜厚１５０７に応じて、第４のゲート電極材料１５０５の膜種を変更する。
【０４９３】
ここで、第３のゲート電極膜厚１５０７が薄くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、前工程で変動したトランジスタ特性を戻す方向に第４のゲート電極材料１５０５の膜種を変更することにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０４９４】
ゲート電極特性決定部２４３は、この際の補正量を、第３のゲート電極膜厚１５０７とＶｔとの相関データと、第４のゲート電極材料１５０５の膜種とＶｔとの相関データとを用いて算出する。
【０４９５】
なお、上記第５３〜第５８の実施形態では、ゲート電極寸法１１２４、１１２５、第１のゲート電極膜厚１５０６、又は第３のゲート電極膜厚１５０７に応じて、第１のゲート電極材料１５０１の膜種、第１のゲート電極膜厚１５０６、第２のゲート電極材料１５０２の膜種、第３のゲート電極材料１５０４の膜種、第３のゲート電極膜厚１５０７又は第４のゲート電極材料１５０５の膜種を補正しているが、ｎＭＩＳゲート電極角度１１２６、ｐＭＩＳゲート電極角度１１２７、第１の側壁用絶縁膜厚１１２８、ｎＭＩＳゲート電極寸法１１２９、ｐＭＩＳゲート電極寸法１１３０、ｎＭＩＳ第１の側壁絶縁膜角度１１３３、ｐＭＩＳ第１の側壁絶縁膜角度１１３４、ｎＭＩＳゲート電極の第１の側壁絶縁膜幅１１３１、ｐＭＩＳゲート電極の第１の側壁絶縁膜幅１１３２、第３の側壁用絶縁膜厚１２３９、第２の側壁用絶縁膜厚１１３５、ｎＭＩＳゲート電極寸法１２４１、ｐＭＩＳゲート電極寸法１２４２、ｎＭＩＳ側壁絶縁膜幅１２４３、ｐＭＩＳ側壁絶縁膜幅１２４４、又はコンタクトエッチストップ膜厚１２４５に応じて、第１のゲート電極材料１５０１の膜種、第１のゲート電極膜厚１５０６、第２のゲート電極材料１５０２の膜種、第３のゲート電極材料１５０４の膜種、第３のゲート電極膜厚１５０７又は第４のゲート電極材料１５０５の膜種を補正してもよい。
【０４９６】
また、製造制御装置２０Ｄは、上述した２類以上の測定値２５１に基づき、第１のゲート電極材料１５０１の膜種、第１のゲート電極膜厚１５０６、第２のゲート電極材料１５０２の膜種、第３のゲート電極材料１５０４の膜種、第３のゲート電極膜厚１５０７及び第４のゲート電極材料１５０５の膜種のうち１以上を補正してもよい。
【０４９７】
以上のように上記第５３〜第５８の実施形態に係る製造制御装置２０Ｄは、第１のゲート電極材料１５０１の膜種、第１のゲート電極膜厚１５０６、第２のゲート電極材料１５０２の膜種、第３のゲート電極材料１５０４の膜種、第３のゲート電極膜厚１５０７又は第４のゲート電極材料１５０５の膜種を、前工程の寸法、傾き、又は膜厚データに応じて変更することにより、処理毎、製品毎のトランジスタ特性ばらつき（第３の膜厚変動）を低減できる。
【０４９８】
（第５９の実施形態）
以下の本発明の第５９〜第６１の実施形態では、第５３〜第５８の実施形態に係る製造制御装置２０Ｄの変形例について説明する。
【０４９９】
また、第５９〜第６１の実施形態では、上述した第５３〜第５８の実施形態と異なる工程で半導体装置を製造する場合について説明する。
【０５００】
第５９〜第６１の実施形態に係る半導体装置は、ｎＭＩＳとｐＭＩＳとで異なるゲート絶縁膜を有する。
【０５０１】
図２９Ａ〜図３０は、第５９〜第６１の実施形態において、製造システム１０により製造される半導体装置の製造行程を示す断面図である。
【０５０２】
なお、図２７Ａの工程までは、第５３〜第５８の実施形態と同様であり説明は省略する。
【０５０３】
図２７Ａの工程の後、次に図２９Ａに示す工程において、ｐＭＩＳトランジスタ形成領域１００２に開口を有し、かつｎＭＩＳトランジスタ形成領域１００１上を覆うレジストマスク１３２９を形成する。その後ｐＭＩＳトランジスタ形成領域１００２に埋め込まれた高誘電体膜１４０１、第１のゲート電極材料１５０１、及び第２のゲート電極材料１５０２を、ウェットエッチを行うことにより除去する。その後レジストマスク１３２９を、ウェット洗浄などを行うことにより除去する。
【０５０４】
次に図２９Ｂに示す工程において、除去部分にＣＶＤ法を用いてＨｆを含む絶縁膜などの高誘電体膜１６０４を堆積する。その後ＣＶＤ法を用いてＲｕＯ2、Ｉｒ、Ｐｔ、ＷＮ、Ｍｏ2Ｎ、ＴａＮ、Ａｕ、Ｎｉ、又はＡｌ2Ｏ3などの仕事関数の高い第３のゲート電極材料１５０４を埋め込む。
【０５０５】
続いて、ＲｕＯ2、Ｉｒ、Ｐｔ、ＷＮ、Ｍｏ2Ｎ、ＴａＮ、Ａｕ、Ｎｉ、ＴｉＮなどを含む仕事関数の高い第４のゲート電極材料１５０５を埋め込む。
【０５０６】
次に図３０に示す工程において、ＣＭＰを用いてｎＭＩＳトランジスタ形成領域１００１の第１のゲート電極材料１５０１及び第２のゲート電極材料１５０２の表面が露出するまで余剰な第３のゲート電極材料１５０４、第４のゲート電極材料１５０５及び高誘電体膜１６０４を研磨することにより、ｐＭＩＳゲート電極を形成する。
【０５０７】
以上により、トランジスタ特性を決定する注入工程が行われたトランジスタ構造が形成される。
【０５０８】
この後、層間絶縁膜形成工程、コンタクト形成工程、配線形成工程、及びＰＡＤ形成工程を経て製品（半導体装置）が完成する。
【０５０９】
以下、この半導体装置の製造を制御する第５９の実施形態に係る製造制御装置２０Ｄについて説明する。なお、第５９〜第６１の実施形態に係る製造制御装置２０Ｄの構成は、図２４に示す構成と同様である。
【０５１０】
第５９の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、第３のゲート電極材料１５０４の膜種を変更する。
【０５１１】
ここで、ゲート電極寸法１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、第３のゲート電極材料１５０４の仕事関数を、前工程で変動したトランジスタ特性を戻す方向に変更する。具体的には、ゲート電極特性決定部２４３は、第３のゲート電極材料１５０４の膜種を、所望の仕事関数となるように変更することでＶｔなどのトランジスタ特性の変動分を補完する。例えば、ゲート電極特性決定部２４３は、第３のゲート電極材料１５０４として、必要な仕事関数を持つよう別金属を採用する、又は第３のゲート電極材料１５０４に添加物を加えるなどを行うことにより第３のゲート電極材料１５０４の膜種を変更する。
【０５１２】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、第３のゲート電極材料１５０４の膜種とＶｔとの相関データとを用いて算出する。具体的には、ゲート電極特性決定部２４３は、ゲート電極寸法１１２５が小さいほど、第１のゲート電極材料１５０１の仕事関数を小さくする。
【０５１３】
（第６０の実施形態）
第６０の実施形態に係る製造制御装置２０Ｄは、図９Ａに示すｐＭＩＳトランジスタのゲート電極寸法１１２５に応じて、図２７Ｃに示す第３のゲート電極膜厚１５０７を変更する。
【０５１４】
ここで、ゲート電極寸法１１２５が細くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、ＣＶＤ法を用いて堆積される第３のゲート電極膜厚１５０７を前工程で変動したトランジスタ特性を戻す方向に変更することにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０５１５】
ゲート電極特性決定部２４３は、この際の補正量を、ゲート電極寸法１１２５とＶｔとの相関データと、第３のゲート電極膜厚１５０７とＶｔとの相関データとを用いて算出する。
【０５１６】
（第６１の実施形態）
第６１の実施形態に係る製造制御装置２０Ｄは、図２９Ｂに示すｐＭＩＳトランジスタの第３のゲート電極膜厚１５０７に応じて、第４のゲート電極材料１５０５の膜種を変更する。
【０５１７】
ここで、第３のゲート電極膜厚１５０７が薄くなると、トランジスタのＶｔなどのトランジスタ特性が変動する。これに対して、ゲート電極特性決定部２４３は、前工程で変動したトランジスタ特性を戻す方向に第４のゲート電極材料１５０５の膜種を変更することにより、Ｖｔなどのトランジスタ特性の変動分を補完する。
【０５１８】
ゲート電極特性決定部２４３は、この際の補正量を、第３のゲート電極膜厚１５０７とＶｔとの相関データと、第４のゲート電極材料１５０５の膜種とＶｔとの相関データとを用いて算出する。
【０５１９】
なお、上記第５９〜第６１の実施形態では、ゲート電極寸法１１２５、又は第３のゲート電極膜厚１５０７に応じて、第３のゲート電極材料１５０４の膜種、第３のゲート電極膜厚１５０７又は第４のゲート電極材料１５０５の膜種を補正しているが、ｐＭＩＳゲート電極角度１１２７、第１の側壁用絶縁膜厚１１２８、ｐＭＩＳゲート電極寸法１１３０、ｐＭＩＳ第１の側壁絶縁膜角度１１３４、ｐＭＩＳゲート電極の第１の側壁絶縁膜幅１１３２、第３の側壁用絶縁膜厚１２３９、第２の側壁用絶縁膜厚１１３５、ｐＭＩＳゲート電極寸法１２４２、ｐＭＩＳ側壁絶縁膜幅１２４４、又はコンタクトエッチストップ膜厚１２４５に応じて、第３のゲート電極材料１５０４の膜種、第３のゲート電極膜厚１５０７又は第４のゲート電極材料１５０５の膜種を補正してもよい。
【０５２０】
また、製造制御装置２０Ｄは、上述した２類以上の測定値２５１に基づき第３のゲート電極材料１５０４の膜種、第３のゲート電極膜厚１５０７及び第４のゲート電極材料１５０５のうち１以上を補正してもよい。
【０５２１】
以上のように上記第５９〜６１の実施形態に係る製造制御装置２０Ｄは、第３のゲート電極材料１５０４の膜種、第３のゲート電極膜厚１５０７又は第４のゲート電極材料１５０５の膜種を、前工程の寸法、傾き、又は膜厚データに応じて変更することにより、処理毎、製品毎のトランジスタ特性ばらつき（第３の膜厚変動）を低減できる。
【０５２２】
また、上記第１〜６１の実施形態に係る製造制御装置に含まれる各処理部は典型的にはＣＰＵ等のプロセッサがプログラムを実行することにより実現される。
【０５２３】
さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【０５２４】
なお、本発明の第１〜６１の実施形態に係る製造制御装置の機能の一部又は全てを、集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。
【０５２５】
ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
【０５２６】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０５２７】
また、上記図では半導体装置の各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０５２８】
また、上記第１〜６１の実施形態に係る、製造制御装置、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０５２９】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０５３０】
本発明は、半導体製造装置を制御する製造制御装置に適用できる。また、本発明は、半導体装置を製造する製造システムに適用できる。
【符号の説明】
【０５３１】
１０  製造システム
２０、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ  製造制御装置
２１、２１Ａ  第１処理部
２２、２２Ａ、２２Ｂ、２２Ｃ  第２処理部
３０  成膜装置
４０  測定装置
１０１、２０１  第１ウェハ表面積取得部
１０２、２０２  第１ウェハ表面積蓄積部
１０３、２０３  第１変動膜厚算出部
１０４  処理時間取得部
１０５  処理時間蓄積部
１０６  測定膜厚取得部
１０７  測定膜厚蓄積部
１０８  推定成膜レート算出部
１０９  推定成膜レート蓄積部
１１０、２１０  第２ウェハ表面積取得部
１１１、２１１  第２ウェハ表面積蓄積部
１１２、２１２  第２変動膜厚算出部
１１３  目標堆積膜厚取得部
１１４  目標堆積膜厚蓄積部
１１５  推定成膜レート取得部
１１６  堆積時間算出部
１１７  堆積時間蓄積部
１１８  堆積時間出力部
２１６  パラメータ算出部
２１７  パラメータ蓄積部
２１８  パラメータ出力部
２２１  第１ウェハ枚数取得部
２２２  第１ウェハ枚数蓄積部
２２３  第１総表面積算出部
２２４  第２ウェハ枚数取得部
２２５  第２ウェハ枚数蓄積部
２２６  第２総表面積算出部
２３１、２４１  測定値取得部
２３２、２４２  測定値蓄積部
２３３  目標堆積膜厚補正部
２３４、２５１  測定値
２４３  ゲート電極特性決定部
２４４  ゲート電極特性蓄積部
２４５  ゲート電極特性出力部
２５２  ゲート電極特性
３０１、１１０４  シリコン基板
３０２、１１０２  ゲート絶縁膜
３０３、１１００、１１０５  ゲート電極
３０４、１１０３  素子分離絶縁膜
３０５  側壁用絶縁膜
３０６  側壁絶縁膜
３０７、３１０、１１１０、１１１３、１１１８、１１２１、１３２９  レジストマスク
３０８、３１１、１１１１、１１１４、１１１９、１１２２  イオン
３０９、１１１２  ｎ型エクステンション領域
３１２、１１１５  ｐ型エクステンション領域
１００１、ＲTN  ｎＭＩＳトランジスタ形成領域
１００２、ＲTP  ｐＭＩＳトランジスタ形成領域
１１０１  第１の側壁用絶縁膜
１１０６  第１の側壁絶縁膜
１１１６  第２の側壁用絶縁膜
１１１７  第２の側壁絶縁膜
１１２０  ｎ型ソース・ドレイン領域
１１２３  ｐ型ソース・ドレイン領域
１１２４、１１２５、１１２９、１１３０、１１３６、１２４１、１２４２、１４０８、１４０９  ゲート電極寸法
１１２６、１１２７  ゲート電極角度
１１２８  第１の側壁用絶縁膜厚
１１３１、１１３２  第１の側壁絶縁膜幅
１１３３、１１３４、１１３７  第１の側壁絶縁膜角度
１１３５  第２の側壁用絶縁膜厚
１１４０、１１４１  第２の側壁絶縁膜幅
１２１６  第３の側壁用絶縁膜
１２１８  第３の側壁絶縁膜
１２２６  コンタクトエッチストップレイヤー
１２３９  第３の側壁用絶縁膜厚
１２４３、１２４４  側壁絶縁膜幅
１２４５  コンタクトエッチストップ膜厚
１３２７  層間絶縁膜
１３２８、１３３０  ゲート電極材料
１３４９、１３５０  ゲート電極膜厚
１４０１、１６０４  高誘電体膜
１４０５  高誘電体膜厚
１５０１  第１のゲート電極材料
１５０２  第２のゲート電極材料
１５０４  第３のゲート電極材料
１５０５  第４のゲート電極材料
１５０６  第１のゲート電極膜厚
１５０７  第３のゲート電極膜厚
Ｌ0、Ｌ0n  第１ウェハ表面積
Ｌ1、Ｌ1n  第２ウェハ表面積
Ｌt0  第１総表面積
Ｌt1  第２総表面積
Ｎ0n  第１ウェハ枚数
Ｎ1n  第２ウェハ枚数
Ｐtarget  制御パラメータ
Ｒ0  推定成膜レート
Ｔ0  測定膜厚
ＴA0  第１変動膜厚
ＴA1  第２変動膜厚
Ｔtarget  目標堆積膜厚
Ｔtarget2  補正後目標堆積膜厚
ｔ0  処理時間
ｔtarget  堆積時間
【図１Ａ】
2010258105.tif 000003
【図１Ｂ】
2010258105.tif 000004
【図２Ａ】
2010258105.tif 000005
【図２Ｂ】
2010258105.tif 000006
【図３】
2010258105.tif 000007
【図４】
2010258105.tif 000008
【図５】
2010258105.tif 000009
【図６】
2010258105.tif 000010
【図７】
2010258105.tif 000011
【図８】
2010258105.tif 000012
【図９Ａ】
2010258105.tif 000013
【図９Ｂ】
2010258105.tif 000014
【図９Ｃ】
2010258105.tif 000015
【図９Ｄ】
2010258105.tif 000016
【図１０Ａ】
2010258105.tif 000017
【図１０Ｂ】
2010258105.tif 000018
【図１０Ｃ】
2010258105.tif 000019
【図１０Ｄ】
2010258105.tif 000020
【図１１Ａ】
2010258105.tif 000021
【図１１Ｂ】
2010258105.tif 000022
【図１１Ｃ】
2010258105.tif 000023
【図１１Ｄ】
2010258105.tif 000024
【図１２】
2010258105.tif 000025
【図１３】
2010258105.tif 000026
【図１４】
2010258105.tif 000027
【図１５】
2010258105.tif 000028
【図１６】
2010258105.tif 000029
【図１７Ａ】
2010258105.tif 000030
【図１７Ｂ】
2010258105.tif 000031
【図１８Ａ】
2010258105.tif 000032
【図１８Ｂ】
2010258105.tif 000033
【図１８Ｃ】
2010258105.tif 000034
【図１９Ａ】
2010258105.tif 000035
【図１９Ｂ】
2010258105.tif 000036
【図１９Ｃ】
2010258105.tif 000037
【図２０Ａ】
2010258105.tif 000038
【図２０Ｂ】
2010258105.tif 000039
【図２１Ａ】
2010258105.tif 000040
【図２１Ｂ】
2010258105.tif 000041
【図２２Ａ】
2010258105.tif 000042
【図２２Ｂ】
2010258105.tif 000043
【図２２Ｃ】
2010258105.tif 000044
【図２３Ａ】
2010258105.tif 000045
【図２３Ｂ】
2010258105.tif 000046
【図２３Ｃ】
2010258105.tif 000047
【図２４】
2010258105.tif 000048
【図２５Ａ】
2010258105.tif 000049
【図２５Ｂ】
2010258105.tif 000050
【図２５Ｃ】
2010258105.tif 000051
【図２５Ｄ】
2010258105.tif 000052
【図２６】
2010258105.tif 000053
【図２７Ａ】
2010258105.tif 000054
【図２７Ｂ】
2010258105.tif 000055
【図２７Ｃ】
2010258105.tif 000056
【図２８】
2010258105.tif 000057
【図２９Ａ】
2010258105.tif 000058
【図２９Ｂ】
2010258105.tif 000059
【図３０】
2010258105.tif 000060
【図３１Ａ】
2010258105.tif 000061
【図３１Ｂ】
2010258105.tif 000062
【図３１Ｃ】
2010258105.tif 000063
【図３１Ｄ】
2010258105.tif 000064
【図３２Ａ】
2010258105.tif 000065
【図３２Ｂ】
2010258105.tif 000066
【図３２Ｃ】
2010258105.tif 000067
【図３３】
2010258105.tif 000068