(57)【要約】【課題】ＶＩＣの線形性を高めるとともに、ＡＤＣの広帯域化を可能とする電流モードＡＤ変換器を得る。【解決手段】差動信号の入力アナログ電圧値を作動信号の入力アナログ電流値に変換するＶＩコンバータ１０と、１．５ビットの冗長変換機能を有し、ＶＩコンバータの出力である差動信号の入力アナログ電流値をＡＤ変換する電流モードパイプライン型ＡＤコンバータ１５とを備え、ＶＩコンバータ１０は、電圧利得が−Ａ倍のアンプと、アンプの入力をソースに接続し、アンプの出力をゲートに接続し、負帰還をかけたトランジスタと、抵抗と、定電流源とを含んで構成される。【選択図】図１
2010171533.tif 000002
【特許請求の範囲】
【請求項１】
差動信号の入力アナログ電圧値を作動信号の入力アナログ電流値に変換するＶＩコンバータと、
１．５ビットの冗長変換機能を有し、前記ＶＩコンバータの出力である前記差動信号の入力アナログ電流値をＡＤ変換する電流モードパイプライン型ＡＤコンバータと
を備えた電流モードＡＤ変換器であって、
前記ＶＩコンバータは、
電圧利得が−Ａ倍のアンプと、
前記アンプの入力をソースに接続し、前記アンプの出力をゲートに接続し、負帰還をかけたトランジスタと、
抵抗と、
定電流源と
を含んで構成されることを特徴とする電流モードＡＤ変換器。
【請求項２】
請求項１に記載の電流モードＡＤ変換器において、
前記電流モードパイプライン型ＡＤコンバータは、前記ＶＩコンバータの出力である前記差動信号の入力アナログ電流値のそれぞれをサンプル期間でサンプリングし、ホールド期間で一定値に保持する電流モードサンプルホールド回路を含み、
前記電流モードサンプルホールド回路は、スイッチ用トランジスタをゲート間に挟んだカレントミラーペアのうち、コピーする側に２つのトランジスタを用意し、前記２つのトランジスタのアスペクト比を１：２とし、前記２つのトランジスタに流れる電流の差を出力する回路構成を有し、前記ＶＩコンバータの出力である前記差動信号の入力アナログ電流値に対して作動構成として働く
ことを特徴とする電流モードＡＤ変換器。
【請求項３】
請求項１または２に記載の電流モードＡＤ変換器において、
前記電流モードパイプライン型ＡＤコンバータは、電流値と参照電流値との大小を比較する電流コンパレータ回路を含み、
前記電流コンパレータ回路は、
差動入力電流から参照電流を足したり引いたりするための定電流源と、
差動電流値と参照電流値との大小を差動電圧値の大小に変換するためにダイオード接続されたトランジスタと、
前記トランジスタにより変換された差動電圧値の大小の比較結果をデジタル信号として出力するためのラッチコンパレータと
を含んで構成されることを特徴とする電流モードＡＤ変換器。
【請求項４】
請求項１ないし３のいずれか１項に記載の電流モードＡＤ変換器において、
前記電流モードパイプライン型ＡＤコンバータは、動作させるパイプラインステージの数を制御することでＡＤ変換の分解能を適応的に変化させる制御回路をさらに含むことを特徴とする電流モードＡＤ変換器。
【請求項５】
請求項１ないし４のいずれか１項に記載の電流モードＡＤ変換器において、
前記電流モードパイプライン型ＡＤコンバータを並列に複数個設け、それぞれの電流モードパイプライン型ＡＤコンバータをタイムインターリーブ動作させるタイムインターリーブ制御回路をさらに含むことを特徴とする電流モードＡＤ変換器。
【請求項６】
請求項５に記載の電流モードＡＤ変換器において、
前記タイムインターリーブ制御回路は、タイムインターリーブ動作させる電流モードパイプライン型ＡＤコンバータの数を適応的に変化させることを特徴とする電流モードＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル無線通信端末等に用いられる、アナログ信号をデジタル信号に変換する高速・高精度な電流モードＡＤ変換器に関する。
【背景技術】
【０００２】
従来、高速・高精度のＡＤ変換器（以下、ＡＤＣと称す）として、パイプライン型ＡＤＣが広く用いられている。パイプライン型ＡＤＣは、パイプラインステージを数段縦続に接続し、各段で上位ビット順に数ビットずつ量子化を行っていく。各ステージでは入力アナログ信号をサンプルホールド回路（以下、ＳＨ回路と称す）で保持し、数ビットのＡＤ変換を行う。
【０００３】
さらに、このＡＤ変換結果であるデジタルデータをＤＡ変換し、その変換値を元の入力信号から差し引いた値を後段のステージに出力する。後段のステージにこの値が入力されると、前段のステージには、次のアナログ信号が入力される。この結果、各ステージで別々のアナログ信号を時間並列処理することで、高速なＡＤ変換を可能にしている。
【０００４】
また、各ステージで実際に量子化するビット数をＮとすると、各ステージでＭビット（Ｍ＞Ｎ）のＡＤ変換を行い、Ｍ−Ｎビットの冗長性を持たせることで、コンパレータに要求されるオフセット誤差等が大幅に緩和され、高精度なＡＤ変換を可能にしている。実際には、１ビットの量子化を行うパイプラインステージを、１．５ビットのＡＤ変換を行う構成にして、０．５ビット分の冗長性を持たせる構成のパイプライン型ＡＤＣが一般的である。
【０００５】
従来のパイプライン型ＡＤＣでは、アナログ電圧信号をＡＤ変換する電圧モードＡＤＣが一般的である。この場合、パイプラインステージ内のＳＨ回路や、入力アナログ信号からＤＡ変換値を差し引いて後段に出力する回路は、容量、ＭＯＳスイッチ、および高利得のＯＰアンプの組み合わせで構成される。
【０００６】
具体的には、ＭＯＳスイッチのオンオフにより電圧値に比例した電荷を容量に保持する。そして、さらに高利得のＯＰアンプにフィードバックをかけて入力ノードの仮想接地を利用することで、アナログ電圧値の離散時間演算処理を行い、上記の回路を実現している。このアナログ電圧値の演算の精度は、ＯＰアンプの利得に左右され、高精度のＡＤ変換を行うには、高利得のＯＰアンプが不可欠である。
【０００７】
現在、ＡＤＣは、デジタル回路との混在が可能であるという利点から、Ｓｉ−ＣＭＯＳプロセスを用いたものが主流となりつつある。近年の微細プロセス技術の進歩により、寄生容量が小さく閾値電圧の低い小型のＭＯＳトランジスタの使用が可能となり、その結果として、高速・低消費電力、かつ小型なＡＤＣの設計が可能となった。
【０００８】
しかしながら、微細プロセスのＭＯＳトランジスタは、耐圧が低く、回路の電源電圧が低下する。また、トランジスタのチャネル長が短いため、チャネル長変調効果の影響が大きく、ドレイン抵抗が低下し、高利得の電圧増幅器の実現が困難である。
【０００９】
すなわち、電圧モードのパイプライン型ＡＤＣに高利得のＯＰアンプを用いることは上で述べたが、微細プロセスの場合、ＯＰアンプの高利得化が困難であり、ＡＤ変換の精度が劣化する。また、電源電圧の低下により、信号振幅が小さくなり、信号電力と雑音電力の比であるＳＮＲが劣化し、これもまたＡＤ変換の精度の劣化の一因となる。
【００１０】
以上のように、微細プロセスを用いた電圧モードパイプライン型ＡＤＣは、小型・高速・低消費電力であるが、高精度化が困難であるという問題点があった。このような電圧モードパイプラインＡＤＣに対して、アナログ電流値をＡＤ変換する電流モードパイプライン型ＡＤＣがある。電流モードパイプライン型ＡＤＣは、ＡＤ変換するアナログ信号は電流値であるため、大きな電圧振幅は必要なく、低電源電圧で動作してもＳＮＲは劣化しない。また、ＳＨ回路や、入力アナログ信号からＤＡ変換値を差し引いて後段に出力する回路を、高利得のＯＰアンプを使用せずに実現できる。以上より、電流モードＡＤＣは、電源電圧が低く電圧利得の低い微細ＣＭＯＳプロセスに適しており、微細ＣＭＯＳプロセスを用いて設計することで、高速・小型・低消費電力、かつ高精度のＡＤＣが実現可能となる。
【００１１】
ここで、従来の電流モードパイプライン型ＡＤＣとしては、次のものがある（例えば、非特許文献１参照）。この非特許文献１に記載された電流モードＡＤＣ中のＶＩＣは、例えば、非特許文献２に記載のものが使用されている。
【００１２】
図１４は、従来方式の電流モードパイプライン型ＡＤＣの構成図であり、非特許文献１に記載されているものである。また、図１５は、図１４中のＶＩＣ１４１の構成図であり、非特許文献２に記載されているものである。図１４の電流モードＡＤＣは、入力電圧を電圧モードＳＨ回路１４０でサンプリングした後に、ＶＩＣ１４１によって電流値に変換する構成をとっている。
【００１３】
図１５のＶＩＣは、２対の差動ペアのトランジスタ（Ｍ１８、Ｍ１９とＭ２０、Ｍ２１）、それぞれのペア間に接続されたソースデジェネレーション抵抗Ｒ２、Ｒ３（抵抗値をそれぞれＲｓ１、Ｒｓ２とする）、および電流値Ｉ１／２、Ｉ２／２を流す定電流源Ｃ５、Ｃ６で構成されている。さらに、２対の差動ペアトランジスタで、互いに逆相のもの（つまり、Ｍ１８とＭ２１、Ｍ１９とＭ２０）のドレインノードを短絡している。
【００１４】
この構成をとることで、２対の差動ペアそれぞれの出力差動電流の差が、ＶＩＣ全体の出力差動電流となる。この回路の動作は、非特許文献２に記載されている。非特許文献２によれば、Ｉ１とＩ２、Ｒｓ１とＲｓ２、β１とβ２（β１、β２は、それぞれＭ１８とＭ１９、Ｍ２０とＭ２１のゲインファクター）の値の比を適切に設定することで、出力電流の奇数次高調波成分を抑制し、線形性の高いＶＩ変換が可能となる。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】Behnam Sedighi, et al.,“An 8-bit 300MS/s Switched-Current Pipeline ADC in 0.18um CMOS,” Proc. IEEE Int.   Symp.  Circuits and Systems, pp. 1481-1484, 2007.
【非特許文献２】S. Ouzounov, et al. “A CMOS V-I Converter With 75-dB SFDR and 360uW Power Consumption,” IEEE J. Solid-State Circuits, Vol. 40, pp.1527-1532, July 2005.
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来技術には、以下のような課題がある。
従来の電流モードＡＤ変換器では、ＶＩＣ内のトランジスタサイズを設定する際、チャネル長変調効果の影響を考慮しておらず、トランジスタのチャネル長をプロセスが提供可能な最小サイズよりも十分に大きくすることで、その影響を抑制している。サイズの大きなトランジスタの使用は、回路の寄生容量の増大を招く。その結果、帯域の劣化につながり、微細プロセスの利点を生かすことができないので、望ましくない。
【００１７】
ＳＨ回路の出力信号は、ホールドモード時は、ほぼＤＣ成分であると考えることができる。したがって、非特許文献１に記載の電流モードパイプライン型ＡＤＣは、ＳＨ回路１４０をＶＩＣ１４１の前段に置くことで、後段に置いた場合に比べてＡＤＣ全体の帯域を広げていると考えられる。
【００１８】
しかしながら、変換速度もしくは入力信号の周波数が上がるにつれて、ＶＩＣの帯域の影響が顕著になり、結局、ＡＤＣの帯域は、ＶＩＣの帯域でほぼ決まってしまう。
【００１９】
以上のことから、非特許文献１に記載されたような従来の電流モードパイプライン型ＡＤＣは、その構成要素であるＶＩＣの線形性を高めるために、トランジスタのチャネル長を長くとる必要がある。その結果、ＡＤＣの帯域が劣化してしまうという問題点があった。
【００２０】
本発明は、前記のような課題を解決するためになされたものであり、ＶＩＣの線形性を高めるとともに、ＡＤＣの広帯域化を可能とする電流モードＡＤ変換器を得ることを目的とする。
【課題を解決するための手段】
【００２１】
本発明に係る電流モードＡＤ変換器は、差動信号の入力アナログ電圧値を作動信号の入力アナログ電流値に変換するＶＩコンバータと、１．５ビットの冗長変換機能を有し、ＶＩコンバータの出力である差動信号の入力アナログ電流値をＡＤ変換する電流モードパイプライン型ＡＤコンバータとを備えた電流モードＡＤ変換器であって、ＶＩコンバータは、電圧利得が−Ａ倍のアンプと、アンプの入力をソースに接続し、アンプの出力をゲートに接続し、負帰還をかけたトランジスタと、抵抗と、定電流源とを含んで構成されるものである。
【発明の効果】
【００２２】
本発明に係る電流モードＡＤ変換器によれば、負帰還によるインピーダンスの低減を利用してＶＩＣ回路の線形性を高め、トランジスタのチャネル長を過度に長くとる必要をなくすことにより、ＶＩＣの線形性を高めるとともに、ＡＤＣの広帯域化を可能とする電流モードＡＤ変換器を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１における電流モードＡＤＣの構成図である。
【図２】本発明の実施の形態１の図１におけるＶＩＣに関する詳細な内部構成の一例を示した図である。
【図３】本発明の実施の形態１の図１における１．５ビットパイプラインステージのブロック図および入出力特性を示した図である。
【図４】本発明の実施の形態１の図３におけるマルチプルＤＡＣ（ＭＤＡＣ）の構成の一例を示した図である。
【図５】本発明の実施の形態２における電流モードＡＤＣの構成図、および１．５ビットパイプラインステージのブロック図である。
【図６】本発明の実施の形態２の図５における電流モードＳＨ回路５０に関する詳細な内部構成の一例を示した図である。
【図７】従来の一般的な電流モードＳＨ回路である。
【図８】本発明の実施の形態３における電流モードＡＤＣの構成図、および１．５ビットパイプラインステージのブロック図である。
【図９】本発明の実施の形態３の図８における２ビットフラッシュ型ＡＤＣおよびサブＡＤＣに用いられる、入力差動電流と参照電流との大小を比較する電流コンパレータの構成図である。
【図１０】本発明の実施の形態４における電流モードＡＤＣの構成図である。
【図１１】本発明の実施の形態５における電流モードＡＤＣの構成図である。
【図１２】本発明の実施の形態６における電流モードＡＤＣの構成図である。
【図１３】本発明の実施の形態６における電流モードＡＤＣの別の構成図である。
【図１４】従来方式の電流モードパイプライン型ＡＤＣの構成図である。
【図１５】図１４中のＶＩＣの構成図である。
【発明を実施するための形態】
【００２４】
以下、本発明の電流モードＡＤ変換器の好適な実施の形態につき図面を用いて説明する。
【００２５】
実施の形態１．
図１は、本発明の実施の形態１における電流モードＡＤＣの構成図である。この電流モードＡＤＣは、ＶＩＣ１０、および電流モードパイプライン型ＡＤＣ１５で構成される。さらに、電流モードパイプライン型ＡＤＣ１５は、電流モードＳＨ回路１１、（Ｎ−２）段縦続接続された１．５ビットパイプラインステージ１２、２ビットフラッシュ型ＡＤＣ１３、およびロジック１４で構成される。
【００２６】
図２は、本発明の実施の形態１の図１におけるＶＩＣ１０に関する詳細な内部構成の一例を示した図である。また、図３は、本発明の実施の形態１の図１における１．５ビットパイプラインステージ１２のブロック図および入出力特性を示した図である。さらに、図４は、本発明の実施の形態１の図３におけるマルチプルＤＡＣ（ＭＤＡＣ）の構成の一例を示した図である。
【００２７】
本発明の実施の形態１における電流モードＡＤＣの動作について、図１〜図４を用いて説明する。図１において、ＶＩＣ１０は、差動の入力電圧Ｖｉｎｐ、Ｖｉｎｎに比例した差動の電流値Ｉｉｎｐ、Ｉｉｎｎを出力する。ＶＩＣ１０から出力される出力電流値は、後段の１．５ビットの冗長変換機能を有したパイプライン型ＡＤＣ１５によって、Ｎビットのデジタル信号に変換される。
【００２８】
まず、電流値は、電流モードＳＨ回路１１によってサンプリングされ、後段の１．５ビットパイプラインステージ１２に入力される。１．５ビットパイプラインステージ１２は、入力値に対して１．５ビットのＡＤ変換を行い、その結果をロジック１４に出力する。さらに、１．５ビットパイプラインステージ１２は、入力アナログ電流値を２倍したものからＡＤ変換結果に応じたＤＡ変換値を差し引いたアナログ値を、次段のステージに出力する。
【００２９】
パイプラインステージ１２は、同様の構造のものが（Ｎ−２）段縦続接続されて構成されており、次段以降のステージは、同様の動作を行う。そして、最終段（Ｎ−２段目に相当）のステージのアナログ出力は、２ビットフラッシュ型ＡＤＣ１３に入力される。そして、２ビットフラッシュ型ＡＤＣ１３は、入力信号に基づく２ビットのＡＤ変換結果を、ロジック１４に出力する。
【００３０】
ロジック１４は、各ステージのＡＤ変換で生じた出力の遅延のタイミングを合わせるためのフリップフロップと、各ステージの１．５ビットの出力を１ビットに変換するための加算器とで構成され、結果としてＮビットのデジタル出力を得ることができる。
【００３１】
続いて、図１中のＶＩＣ１０の動作について、図２中の左側に示したＶｉｎｐ側の構成図を用いて説明する。入力端子からトランジスタＭ１のソースであるノードＮ１へ流れ込む電流値Ｉｘ１は、ノードＮ１の電圧値をＶｘ１とおくと、下式（１）で表すことができる。
【００３２】
【数１】
2010171533.tif 000003
【００３３】
上式（１）において、Ｒは、抵抗Ｒ１の抵抗値である。ここで、電圧アンプ２０は、−Ａ倍の電圧利得を持っており、その入力をノードＮ１、出力をトランジスタＭ１のゲートに接続することで負帰還がかかる。これにより、ノードＮ１からＭ１を見込んだ入力インピーダンスは、１／Ａ倍の低インピーダンスとなる。
【００３４】
この結果、ＶｉｎｐによるＩｘ１の変化に対して、Ｖｘ１は、ほぼ一定に保たれ、上式（１）より、Ｉｘ１は、Ｖｉｎｐに比例する。また、電流Ｉ１を流す定電流源Ｃ１は、ゲートを一定電圧に保ったトランジスタで構成される。このため、Ｖｘ１の値が変化すると、ドレイン電圧が変化するので、電流値がＩ１から変化してしまう。しかしながら、負帰還によってＶｘ１を一定に保つことにより、この影響も抑制できる。以上のことより、出力電流Ｉｏｕｔｐは、下式（２）で表すことができる。
【００３５】
【数２】
2010171533.tif 000004
【００３６】
上式（２）において、ＶＤＭ、ＶＣＭは、それぞれＶｉｎｐとＶｉｎｎの差動成分、同相成分であり、
Ｖｉｎｐ＝ＶＤＭ／２＋ＶＣＭ
Ｖｉｎｎ＝−ＶＤＭ／２＋ＶＣＭ
である。上式（２）の右辺第１項は、出力差動電流の差動成分、第２項は、同相成分である。Ｖｉｎｎ側も同様にして、下式（３）が出力として得られる。
【００３７】
【数３】
2010171533.tif 000005
【００３８】
上式（３）において、Ｖｘ２は、ノードＮ２の電圧値である。Ｖｘ１≒Ｖｘ２となるので、上式（２）（３）より、差動出力電流Ｉｏｕｔ＝Ｉｏｕｔｐ−Ｉｏｕｔｎは、下式（４）となる。
【００３９】
【数４】
2010171533.tif 000006
【００４０】
上式（４）より、入力電圧の差動成分ＶＤＭに比例した電流値が出力として得られることがわかる。なお、出力電流Ｉｏｕｔｐは、出力ノードＮ３にｐＭＯＳのカレントミラーを接続して電流値をコピーすることで、次段の回路の入力として使用することができ、Ｉｏｕｔｎ側も同様である。
【００４１】
続いて、図１中の１．５ビットパイプラインステージ１２の動作について、図３を用いて説明する。図３の右側に示した入出力特性のグラフの横軸は、ステージの差動入力Ｉｉｎ＝Ｉｉｎｐ−Ｉｉｎｎであり、縦軸は、次段のステージへの差動出力Ｉｏｕｔ＝Ｉｏｕｔｐ−Ｉｏｕｔｎである。フルスケールの入出力レンジは、共に±Ｉ０である。
【００４２】
一方、図３の左側に示した１．５ビットパイプラインステージ１２のブロック図は、電流モードＳＨ回路３０、サブＡＤＣ３１、およびサブＤＡＣ３２を含むＭＤＡＣ３３で構成される。電流モードＳＨ回路３０は、サンプルモードでは、出力を入力に追随させ、ホールドモードでは、サンプルモードからホールドモードに切り替わる瞬間の入力電流値を出力に保持する。
【００４３】
ホールドモード期間において、サブＡＤＣ３１は、Ｉｉｎの値に応じて、１．５ビットのＡＤ変換を行う。Ｉｉｎ＜−Ｉ０／４、−Ｉ０／４≦Ｉｉｎ＜Ｉ０／４、Ｉ０／４≦Ｉｉｎのとき、サブＡＤＣ３１のデジタル出力は、それぞれ００、０１、１０である。出力は、２桁の２進数であるが、出力が３種類であることが１．５ビットのＡＤ変換と呼ばれる所以である。
【００４４】
ＭＤＡＣ３３は、電流モードＳＨ回路３０がＩｉｎの値をサンプリングし保持している間に、電流モードＳＨ回路３０の出力値を２倍し、その値からサブＡＤＣ３１の結果に応じたサブＤＡＣ３２の出力電流値を引き算した値Ｉｏｕｔを、次段のステージへ出力する。
【００４５】
Ｉｉｎ＜−Ｉ０／４のときには、サブＤＡＣ３２は、Ｉｏｕｔｐ側には−Ｉ０／２、Ｉｏｕｔｎ側にはＩ０／２を出力する。この結果、Ｉｏｕｔｐ＝２Ｉｉｎｐ＋Ｉ０／２、Ｉｏｕｔｎ＝２Ｉｉｎｎ―Ｉ０／２となり、差動出力Ｉｏｕｔ＝２Ｉｉｎ＋Ｉ０が得られる。
【００４６】
また、−Ｉ０／４≦Ｉｉｎ＜Ｉ０／４のときには、サブＤＡＣ３２の出力は、Ｉｏｕｔｐ側、Ｉｏｕｔｎ側ともに０で、Ｉｏｕｔｐ＝２Ｉｉｎｐ、Ｉｏｕｔｎ＝２Ｉｉｎｎとなり、Ｉｏｕｔ＝２Ｉｉｎである。
【００４７】
さらに、Ｉ０／４≦Ｉｉｎのときには、サブＤＡＣ３２の出力は、Ｉｏｕｔｐ側がＩ０／２、Ｉｏｕｔｎ側が−Ｉ０／２で、Ｉｏｕｔｐ＝２Ｉｉｎｐ−Ｉ０／２、Ｉｏｕｔｎ＝２Ｉｉｎｎ＋Ｉ０／２となり、差動出力Ｉｏｕｔ＝２Ｉｉｎ−Ｉ０である。
【００４８】
次に、図４を用いてＭＤＡＣ３３の動作の説明をする。前段の電流モードＳＨ回路３０からの出力電流は、トランジスタＭ２、Ｍ３のｐＭＯＳカレントミラーペアを介してＭ３にコピーされる。ここで、トランジスタＭ２、Ｍ３のアスペクト比を１：２にすると、Ｍ３にはＩｉｎｐを２倍した値の電流が流れる。このとき、Ｉｉｎｐの同相成分Ｉｃｍも２倍されるので、定電流源Ｃ２によって同相成分の増分Ｉｃｍを引き抜く。
【００４９】
破線枠で囲まれた部分がサブＤＡＣ３２であり、トランジスタＭ４、Ｍ５をスイッチＳ１〜Ｓ４の切り替えによって定電流源として動作させたりＯＦＦさせたりすることで、ＤＡＣとして動作させる。
【００５０】
サブＡＤＣ３１の出力コードが００のときには、スイッチＳ２、Ｓ４をＯＮし、Ｓ１，Ｓ３をＯＦＦする。このとき、Ｍ４のゲートは、定電圧Ｖｂ１につながるので定電流源となる。ここで、Ｍ４のサイズもしくはＶｂ１を調整して、Ｉ０／２を流すようにする。また、Ｍ５のゲートは、ＧＮＤに接続されるのでＯＦＦとなり、Ｍ５のパスに電流は流れない。結果として、Ｉｏｕｔｐ＝２Ｉｉｎｐ＋Ｉ０／２−Ｉｃｍが出力として得られる。
【００５１】
サブＡＤＣ３１の出力コードが０１のときには、Ｓ１、Ｓ４がＯＮし、Ｓ２、Ｓ３がＯＦＦする。このとき、Ｍ４、Ｍ５のゲートは、それぞれ電源電圧Ｖｄｄ、ＧＮＤに接続されるのでどちらもＯＦＦになり電流が流れず、Ｉｏｕｔｐ＝２Ｉｉｎｐ−Ｉｃｍが出力される。
【００５２】
サブＡＤＣ３１の出力コードが１０のときには、Ｓ１、Ｓ３がＯＮし、Ｓ２、Ｓ４がＯＦＦする。Ｍ４がＯＦＦし、Ｍ５にＩ０／２が流れる。このとき、出力は、Ｉｏｕｔｐ＝２Ｉｉｎｐ−Ｉ０／２−Ｉｃｍである。Ｉｉｎｎ側も同様の回路構成で、Ｉｉｎｐ側と同様の方法によって、ステージの入力電流に応じて所望の出力電流が得られるように、サブＤＡＣを制御する。
【００５３】
なお、カレントミラーペアのドレイン電圧が等しくなかったり、定電流源のドレイン電圧の値が変化したりした場合には、チャネル長変調効果の影響で、コピー電流の誤差や定電流源の誤差が発生してしまう。
【００５４】
この影響は、プロセスの微細化が進むにつれて顕著になるが、トランジスタを縦積みにしてカスコード接続することで抑制が可能である。電圧信号を扱う回路の場合、縦積みの数を増やすほど出力の電圧振幅が小さくなってしまうが、電流信号を扱う回路では、電圧振幅を大きくとる必要がない。このため、低電圧で動作する微細プロセスを使用する場合でも、３段もしくはそれ以上のカスコードにすることができる。
【００５５】
以上のように、実施の形態１によれば、ＡＤ変換するアナログ信号は、電流値であるため、大きな電圧振幅は必要なく、低電源電圧で動作してもＳＮＲは劣化しない。さらに、ＳＨ回路や、入力アナログ信号からＤＡ変換値を差し引いて後段に出力する回路を、高利得のＯＰアンプを使用せずに実現できる。
【００５６】
この結果、電源電圧が低く電圧利得の低い微細ＣＭＯＳプロセスに適した電流モードＡＤＣを得ることができる。さらに、本発明の電流モードＡＤＣを、微細ＣＭＯＳプロセスを用いて設計することで、高速・小型・低消費電力、かつ高精度のＡＤＣが実現可能となる。
【００５７】
さらに、本発明の電流モードＡＤＣで用いられるＶＩＣは、負帰還を利用して高い線形性を実現している。この結果、チャネル長を過度に長くとる必要がなく、従来の電流モードパイプライン型ＡＤＣと比較して、広帯域化を図ることが可能となる。
【００５８】
実施の形態２．
図５は、本発明の実施の形態２における電流モードＡＤＣの構成図、および１．５ビットパイプラインステージ５１のブロック図である。この電流モードＡＤＣは、ＶＩＣ１０、および電流モードパイプライン型ＡＤＣ５２で構成される。さらに、電流モードパイプライン型ＡＤＣ５２は、電流モードＳＨ回路５０、（Ｎ−２）段縦続接続された１．５ビットパイプラインステージ５１、２ビットフラッシュ型ＡＤＣ１３、およびロジック１４で構成される。
【００５９】
また、図５の右下に示した１．５ビットパイプラインステージ５１のブロック図は、電流モードＳＨ回路５０、サブＡＤＣ３１、およびサブＤＡＣ３２を含むＭＤＡＣ３３で構成される。
【００６０】
図６は、本発明の実施の形態２の図５における電流モードＳＨ回路５０に関する詳細な内部構成の一例を示した図である。先の実施の形態１と比較すると、本実施の形態１における電流モードＡＤＣは、この図６に記載された電流モードＳＨ回路５０を用いている点が異なる。
【００６１】
一般的な電流モードＳＨ回路は、サンプルモードからホールドモードに切り替わる瞬間の電流値をホールド期間中一定に保持する回路である。しかしながら、モードの切り替えを制御するクロック信号のフィードスルーや、チャージインジェクションの影響で、ホールドモード時の電流値がホールドモードに切り替わる瞬間の電流値からずれるという問題がある。
【００６２】
これに対して、図６に示した電流モードＳＨ回路５０によれば、クロック信号のフィードスルー、チャージインジェクションの影響を除去することができ、高精度な電流モードＡＤＣが実現できる。そこで、この電流モードＳＨ回路５０の機能について、以下に説明する。
【００６３】
まず、図７と数式を用いて、電流誤差の発生の仕組みについて説明する。図７は、従来の一般的な電流モードＳＨ回路であり、例えば、非特許文献３（C. Toumazou, et al., Analogue IC design : the current-mode approach., Peter Peregrinus Ltd, 1993）に記載されている。カレントミラーペアのトランジスタＭ６、Ｍ７のゲートがトランジスタＭ８を介して接続されている。
【００６４】
Ｍ８は、スイッチとして働く。サンプルモードのとき、Ｍ８のゲートに入力するクロック信号は、Ｈｉｇｈであり、Ｍ８がＯＮする。この結果、Ｍ６とＭ７のゲート電圧は等しくなり、Ｍ７はＭ６に流れる電流をコピーするので、出力電流Ｉｏｕｔは、入力電流Ｉｉｎに追随する。
【００６５】
一方、ホールドモードのとき、クロック信号は、Ｌｏｗとなり、Ｍ８がＯＦＦする。この結果、Ｍ７のゲートはオープンとなる。ホールドモードに切り替わる瞬間の、Ｍ７のゲートにかかっていた電圧値が寄生容量に電荷として保持されるので、Ｍ７は、切り替わる瞬間の電流を流し続ける。
【００６６】
まず、クロックフィードスルーの影響による誤差について考える。ここで、ノードＮ４とＭ８のゲート間の寄生容量をＣｓｗ、Ｍ７のゲートドレイン間、ゲートソース間の寄生容量をそれぞれＣｇｄ７、Ｃｇｓ７とする。サンプルモード時のクロック信号電圧をＶｄｄ、Ｍ７のゲート電圧をＶｇ７、ドレイン電圧をＶｄ７とすると、サンプルモード時に各寄生容量のＮ４側に貯まっている電荷Ｑｓは、次式（５）で表すことができる。
【００６７】
【数５】
2010171533.tif 000007
【００６８】
サンプルモードからホールドモードに切り替わり、クロック信号電圧が０になったとき、Ｎ４は、フローティングノードとなり、電荷の保存則が成り立つ。Ｖｄ７がサンプルモードからホールドモードに切り替わる前後で変化しないと仮定し、ホールドモード時のＭ７のゲート電圧をＶｇ７'とすると、ホールドモード時に各寄生容量のＮ４側に貯まっている電荷Ｑｈは、次式（６）で表すことができる。
【００６９】
【数６】
2010171533.tif 000008
【００７０】
Ｑｓ＝Ｑｈであるので上式（５）（６）から、Ｖｇ７'は、次式（７）で表すことができる。
【００７１】
【数７】
2010171533.tif 000009
【００７２】
上式（７）の右辺第２項は、フィードスルーによる誤差電圧Ｖｆである。
【００７３】
次に、サンプルモードからホールドモードに切り替わり、Ｍ８がＯＮからＯＦＦに変わるとき、Ｍ８のチャネルに貯まっていた電荷がＭ８のソースとドレイン端子に抜けてしまうチャージインジェクションの影響を考える。サンプルモード時にＭ８のチャネルに貯まっている電荷Ｑｃは、下式（８）で表すことができる。
【００７４】
【数８】
2010171533.tif 000010
【００７５】
上式（８）において、Ｃｏｘは単位面積当たりのゲート容量、Ｓ８はＭ８のゲート面積、Ｖｔｈは閾値電圧である。Ｍ７が飽和領域で動作しているとすると、ホールドモードに切り替わった瞬間に、ＱｃがＮ４側に抜けることによって発生する電圧Ｖｃは、下式（９）で表すことができる。
【００７６】
【数９】
2010171533.tif 000011
【００７７】
ここで、γはＱＣがＮ４側に抜ける割合であり、Ｎ４、Ｎ５の寄生容量等で決まる。ＶｆとＶｃの和がホールドモード時の電圧誤差Ｖｅであり、Ｖｅは、下式（１０）で表すことができる。
【００７８】
【数１０】
2010171533.tif 000012
【００７９】
ホールドモード時のＭ７のゲート電圧が、ホールドモード時に切り替わる直前の値からＶｅだけ変化してしまい、その影響がホールドモード時の出力電流の誤差となって表れてしまう。Ｍ６とＭ７のアスペクト比が等しいとき、ホールドモード時にＭ７を流れる電流値Ｉｈ７は、下式（１１）で表すことができる。
【００８０】
【数１１】
2010171533.tif 000013
【００８１】
ここで、βはゲインファクターであり、トランジスタのアスペクト比やプロセスによって決まる。また、Ｖｓはホールドモードに切り替わる直前のＭ７のゲート電圧である。上式（１１）の右辺第１項は、ホールドモードに切り替わる直前のＭ６に流れる電流値であり、本来、電流モードＳＨ回路が保持すべき電流値である。一方、第２項、第３項は、Ｖｅによる電流誤差であり、Ｖｓが入力依存性を持つ値であることを考えると、第２項、第３項は、それぞれ、入力依存性のない誤差、入力依存性のある誤差と考えることができる。
【００８２】
続いて、上式（１１）中の電流誤差のうち、入力依存性を持つ誤差のみを除去する仕組みについて、先の図６の左側に示したＩｉｎｐ側の構成図を用いて説明する。トランジスタＭ９には入力電流Ｉｉｎｐが流れ込む。Ｍ９とＭ１０、Ｍ１１のそれぞれとは、カレントミラー構造となっており、Ｍ９とＭ１０、Ｍ９とＭ１１のゲート間には、それぞれスイッチとして働くトランジスタＭ１２、Ｍ１３が挿入されている。
【００８３】
ここで、Ｍ９〜Ｍ１１の各トランジスタのアスペクト比は、Ｍ９：Ｍ１０：Ｍ１１＝１：１：２の関係となっている。また、ｐＭＯＳトランジスタＭ１４とＭ１５は、アスペクト比の等しいカレントミラーペアであり、Ｍ１４にはＭ１０と等しい電流が流れるので、Ｍ１５に流れる電流は、Ｍ１０のそれと等しい。出力電流Ｉｏｕｔｐは、Ｍ１１を流れる電流から、Ｍ１５を流れる電流を引いたものとなる。
【００８４】
サンプルモード時には、Ｍ１２、Ｍ１３は、ＯＮしており、Ｍ１０、Ｍ１１には、それぞれＩｉｎｐ、２Ｉｉｎｐが流れる。ホールドモードに切り替わったとき、Ｍ１０、Ｍ１１に保持される電流値を、それぞれＩ１０、Ｉ１１とおくと、下式（１２）（１３）で表すことができる。
【００８５】
【数１２】
2010171533.tif 000014
【００８６】
上式（１２）（１３）において、Ｉ９とＶｓは、それぞれホールドモードに切り替わる直前の、Ｍ９に流れる電流とＭ１０のゲート電圧である。また、β１０は、Ｍ１０のゲインファクターであり、Ｖｅ１０、Ｖｅ１１は、それぞれ、Ｍ１０、Ｍ１１の電圧誤差である。ここで、Ｍ１２、Ｍ１３のトランジスタサイズがＭ１０、Ｍ１１のそれより十分小さいと仮定すると、上式（１０）の右辺第１項の分母は、Ｃｓｗ＋Ｃｇｄ７＋Ｃｇｓ７≒Ｃｇｄ７＋Ｃｇｓ７と考えることができる。さらに、γが等しいと仮定すると、上式（１０）からＶｅ１１＝Ｖｅ１０／２と近似できる。このとき、上式（１３）より、Ｉ１１は、下式（１４）で表すことができる。
【００８７】
【数１３】
2010171533.tif 000015
【００８８】
Ｍ１０とＭ１５を流れる電流値は等しいので、ホールドモード時の出力電流Ｉｏｕｔｐは、下式（１５）で表すことができる。
【００８９】
【数１４】
2010171533.tif 000016
【００９０】
上式（１５）の右辺第２項は、入力依存性のない電流誤差であり、入力依存性のある電流誤差が除去されていることがわかる。
【００９１】
続いて、Ｉｉｎｐ側の構成図を、Ｉｎｎｎ側にも適用し、差動構成とすることで、上式（１１）中の電流誤差を完全に除去できる仕組みについて説明する。ホールドモードに切り替わる瞬間の入力電流を、Ｉｉｎｐ側でＩｓｐとし、Ｉｉｎｎ側でＩｓｎとすると、ホールドモード時の差動出力電流Ｉｏｕｔ＝Ｉｏｕｔｐ−Ｉｏｕｔｎは、上式（１５）より、下式（１６）となる。
【００９２】
【数１５】
2010171533.tif 000017
【００９３】
差動構成とすることで、上式（１５）中の入力依存性のない電流誤差も除去され、結果として、所望の電流値をホールドしていることがわかる。
【００９４】
以上のように、実施の形態２によれば、クロック信号のフィードスルー、チャージインジェクションの影響を除去することができる電流モードＳＨ回路を用いることで、先の実施の形態１の効果に加え、高精度な電流モードＡＤＣを実現することができる。
【００９５】
実施の形態３．
図８は、本発明の実施の形態３における電流モードＡＤＣの構成図、および１．５ビットパイプラインステージ７０のブロック図である。この電流モードＡＤＣは、ＶＩＣ１０、および電流モードパイプライン型ＡＤＣ７２で構成される。さらに、電流モードパイプライン型ＡＤＣ７２は、電流モードＳＨ回路１１、（Ｎ−２）段縦続接続された１．５ビットパイプラインステージ７０、２ビットフラッシュ型ＡＤＣ７１、およびロジック１４で構成される。
【００９６】
また、図８の右下に示した１．５ビットパイプラインステージ７０のブロック図は、電流モードＳＨ回路１１、サブＡＤＣ７３、およびサブＤＡＣ３２を含むＭＤＡＣ３３で構成される。
【００９７】
図９は、本発明の実施の形態３の図８における２ビットフラッシュ型ＡＤＣ７１およびサブＡＤＣ７３に用いられる、入力差動電流と参照電流との大小を比較する電流コンパレータの構成図である。先の実施の形態１、２と比較すると、本実施の形態３では、電流コンパレータに図９に記載されたものを用いている点が異なる。なお、図８中の電流モードＳＨ回路１１および３０を、先の図６に記載した電流モードＳＨ回路５０を用いて構成してもよい。
【００９８】
次に、図９に示した電流コンパレータの動作について、数式を用いて説明する。トランジスタＭ１６には、Ｉｉｎｐ−Ｉｒｅｆ／２の電流が流れ、一方、Ｍ１７には、Ｉｉｎｎ＋Ｉｒｅｆ／２の電流が流れる。ここで、差動信号電流の差動成分をＩＤＭ、同相成分をＩＣＭとすると、Ｉｉｎｐ＝ＩＤＭ／２＋ＩＣＭ、Ｉｉｎｎ＝−ＩＤＭ／２＋ＩＣＭと表すことができる。従って、Ｍ１６、Ｍ１７のゲートおよびドレインにかかる電圧をそれぞれＶｉｎｐ、Ｖｉｎｎとすると、下式（１７）（１８）で表すことができる。
【００９９】
【数１６】
2010171533.tif 000018
【０１００】
上式（１７）（１８）より、差動成分ＩＤＭの増加に伴ってＶｉｎｐは上昇するが、その一方で、Ｖｉｎｎは低下する。また、ＩＤＭがＩｒｅｆに等しくなったとき、ＶｉｎｐとＶｉｎｎは等しくなり、ＩＤＭ＜Ｉｒｅｆのときは、Ｖｉｎｐ＜Ｖｉｎｎとなり、ＩＤＭ＞Ｉｒｅｆのときは、Ｖｉｎｐ＞Ｖｉｎｎとなる。つまり、ＩＤＭとＩｒｅｆとの大小が、ＶｉｎｐとＶｉｎｎとの大小に変換されていることがわかる。
【０１０１】
続いて、ＶｉｎｐとＶｉｎｎは、ラッチコンパレータ８０に入力される。ラッチコンパレータ８０は、他の回路のクロック信号と同期しており、サンプルモードからホールドモードに切り替わるとき、切り替わる瞬間のＶｉｎｐとＶｉｎｎの大小を比較し、ホールドモード期間にその比較結果のデジタル信号を保持する。
【０１０２】
Ｖｉｎｐ＜Ｖｉｎｎならば、Ｖｏｕｔｐは、Ｌｏｗ、Ｖｏｕｔｎは、Ｈｉｇｈを出力する。一方、Ｖｉｎｐ≧Ｖｉｎｎならば、Ｖｏｕｔｐは、Ｈｉｇｈ、Ｖｏｕｔｎは、Ｌｏｗを出力する。ラッチコンパレータ８０を用いることで、ホールドモード時の出力のセットリングを非常に高速にでき、サブＡＤＣや２ビットフラッシュ型ＡＤＣの変換速度を速めることができる。
【０１０３】
そこで、図８中のサブＡＤＣ７３、２ビットフラッシュ型ＡＤＣ７１に、図９の電流コンパレータ８０を適用することを考える。図９中の定電流源Ｃ３、Ｃ４の電流値を調整することで、適用が可能となる。
【０１０４】
まず、サブＡＤＣ７３に、図９の電流コンパレータ８０を適用することを考える。サブＡＤＣ７３では、入力電流と−Ｉ０／４、また、入力電流とＩ０／４とを比較する電流コンパレータが必要となる。入力電流とＩ０／４とを比較する電流コンパレータは、Ｃ２、Ｃ３の電流値をＩ０／８とすることで実現できる。また、入力電流と−Ｉ０／４とを比較する電流コンパレータは、Ｃ２、Ｃ３の電流値をＩ０／８とし、図６中のＩｉｎｐとＩｉｎｎの入力ノードを入れ替え、さらにラッチコンパレータの入力ノードを入れ替えることで実現できる。
【０１０５】
次に、２ビットフラッシュ型ＡＤＣ７１に、図９の電流コンパレータ８０を適用する場合を考える。２ビットフラッシュ型ＡＤＣ７１のデジタル出力は、差動入力電流ＩｉｎがＩｉｎ＜−Ｉ０／２、−Ｉ０／２≦Ｉｉｎ＜０、０≦Ｉｉｎ＜Ｉ０／２、Ｉ０／２≦Ｉｉｎのとき、それぞれ００、０１、１０、１１となる。このことから入力電流とＩ０／２、０、―Ｉ０／２をそれぞれ比較する電流コンパレータが必要となる。
【０１０６】
サブＡＤＣ７３の場合と同様に考えて、入力電流とＩ０／２との電流コンパレータはＣ２、Ｃ３の電流値をＩ０／４とすることで実現できる。また、入力電流と０とを比較する電流コンパレータは、Ｃ２、Ｃ３の電流値を０とすることで実現できる。さらに、入力電流と−Ｉ０／２とを比較する電流コンパレータは、Ｃ２、Ｃ３の電流値をＩ０／４とし、先の図６中のＩｉｎｐとＩｉｎｎの入力ノードを入れ替え、さらにラッチコンパレータの入力ノードを入れ替えることで実現できる。
【０１０７】
以上のように、実施の形態３によれば、ラッチコンパレータを用いることで、先の実施の形態１、２の効果に加え、ホールドモード時の出力のセットリングを非常に高速にでき、サブＡＤＣや２ビットフラッシュ型ＡＤＣの変換速度を速めることができる電流モードＡＤＣを実現することができる。
【０１０８】
実施の形態４．
図１０は、本発明の実施の形態４における電流モードＡＤＣの構成図である。先の実施の形態１における図１中の電流モードパイプライン型ＡＤＣ１５の構成と比較すると、本実施の形態４における図１０中の電流モードパイプライン型ＡＤＣ９１の構成は、動作させるパイプラインステージ数を制御する制御回路９０がさらに追加されている点が異なる。
【０１０９】
パイプライン型ＡＤＣの分解能は、パイプラインステージ数で決まる。従って、このような図１０の構成にすることで、適応的に分解能を変化させることができ、変換精度と消費電力の最適化を図ることができる。
【０１１０】
また、図１０中の電流モードＳＨ回路１１、および１.５ビットパイプライン型ステージ１２内の電流モードＳＨ回路に、先の実施の形態２で説明した図６の電流モードＳＨ回路５０を用いてもよい。また、２ビットフラッシュ型ＡＤＣ１３、および１.５ビットパイプライン型ステージ１２内のサブＡＤＣに用いられる電流コンパレータに、先の実施の形態３で説明した図９の電流コンパレータを用いてもよい。
【０１１１】
以上のように、実施の形態４によれば、動作させるパイプラインステージ数を制御する制御回路を備えることで、適応的に分解能を変化させることができ、変換精度と消費電力の最適化を実現した電流モードＡＤＣを得ることができる。
【０１１２】
実施の形態５．
図１１は、本発明の実施の形態５における電流モードＡＤＣの構成図である。図１１の電流モードＡＤＣは、フラッシュ型であり、電流モードＳＨ回路５０、並列に（２Ｎ−１）個並べられた電流コンパレータ１００、およびエンコーダ１０１で構成されている。まず始めに、入力差動電流は、電流モードＳＨ回路５０によってサンプリングされる。そして、その出力は、並列に（２Ｎ−１）個並べられた電流コンパレータ１００にそれぞれ入力される。
【０１１３】
各電流コンパレータ１００は、電流モードＳＨ回路５０からの出力電流とそれぞれ設定された参照電流との大小を比較し、量子化を行う。エンコーダ１０１は、各コンパレータの出力から得られるリニアコードをバイナリーコードに変換し、Ｎビットのデジタルコードを出力する。また、図１１の電流モードＡＤＣは、電流コンパレータ１００に、先の実施の形態３における図９に記載のものを用いてもよい。
【０１１４】
なお、図１１では、電流モードＡＤＣに先の実施の形態２における図６に記載の電流モードＳＨ回路５０と、先の実施の形態３における図９に記載の電流コンパレータとを用いたフラッシュ型ＡＤＣを一例として示した。しかしながら、本実施の形態５の電流モードＡＤＣは、このような構成に限定されるものではなく、他の方式の電流モードＡＤＣに上記の電流モードＳＨ回路および電流コンパレータを用いてもよい。
【０１１５】
以上のように、実施の形態５によれば、電流モードＳＨ回路、および並列に並べられた電流コンパレータを備えたフラッシュ型の電流モードＡＤＣを構成することによっても、先の実施の形態１と同様の効果を得ることができる。
【０１１６】
実施の形態６．
図１２は、本発明の実施の形態６における電流モードＡＤＣの構成図である。図１１の電流モードＡＤＣは、ＶＩＣ１０、パラレルに並べられたサブＡＤＣ１５、およびタイムインターリーブ制御回路１１０で構成される。
【０１１７】
ＶＩＣ１０の出力電流は、パラレルに並べられた各サブＡＤＣ１５により構成された電流モードパイプライン型ＡＤＣに入力される。そして、タイムインターリーブ制御回路１１０によって各サブＡＤＣ１５をタイムインターリーブ動作させることで、単体のときに比べ、パラレルに並べるチャネル数だけ変換速度を増大させることができる。
【０１１８】
また、サブＡＤＣ１５に、先の実施の形態２における図５中の電流モードパイプライン型ＡＤＣ５２、先の実施の形態３における図８中の電流モードパイプライン型ＡＤＣ７２、もしくは先の実施の形態４における図１０中の電流モードパイプライン型ＡＤＣ９１のいずれかを用いる構成としてもよい。
【０１１９】
図１３は、本発明の実施の形態６における電流モードＡＤＣの別の構成図である。図１２の構成と比較すると、タイムインターリーブ制御回路１１０の代わりに、タイムインターリーブさせるサブ電流モードＡＤＣのチャネル数を制御する制御回路１２０が用いられている点が異なる。
【０１２０】
このような図１３の構成にすることで、動作させるサブ電流モードＡＤＣの数を適応的に変化させることができ、変換速度と消費電力の最適化に有効である。また、図１３におけるサブＡＤＣ１５にも、先の実施の形態２における図５中の電流モードパイプライン型ＡＤＣ５２、先の実施の形態３における図８中の電流モードパイプライン型ＡＤＣ７２、もしくは先の実施の形態４における図１０中の電流モードパイプライン型ＡＤＣ９１のいずれかを用いる構成としてもよい。
【０１２１】
以上のように、実施の形態６によれば、サブＡＤＣ１５をパラレルに並べた電流モードパイプライン型ＡＤＣを用いることで、パラレルに並べるチャネル数だけ変換速度を増大させることができる。また、タイムインターリーブさせるサブ電流モードＡＤＣのチャネル数を制御する制御回路をさらに備えることにより、動作させるサブ電流モードＡＤＣの数を適応的に変化させることができ、変換速度と消費電力の最適化を図った電流モードＡＤＣを実現できる。
【符号の説明】
【０１２２】
１０  ＶＩＣ、  １１  電流モードＳＨ回路、  １２  １.５ビットパイプラインステージ、  １３  ２ビットフラッシュ型、  １４  ロジック、  １５  電流モードパイプライン型ＡＤＣ、  ２０  電圧アンプ、  ３０  電流モードＳＨ回路、  ３１  サブＡＤＣ、３２  サブＤＡＣ、  ３３  ＭＤＡＣ、  ５０  電流モードＳＨ回路、  ５１  １.５ビットパイプラインステージ、  ５２  電流モードパイプライン型ＡＤＣ、  ７０  １.５ビットパイプラインステージ、  ７１  ２ビットフラッシュ型ＡＤＣ、  ７２  電流モードパイプライン型ＡＤＣ、  ７３サブＡＤＣ、  ８０  ラッチコンパレータ、  ９０  動作ステージ数制御回路、  ９１  電流モードパイプライン型ＡＤＣ、  １００  電流コンパレータ、１０１  エンコーダ、  １１０  タイムインターリーブ制御回路、  １２０  動作チャネル数制御回路、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６  定電流源、Ｍ１、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１６、Ｍ１７  ＮＭＯＳトランジスタ、Ｍ２、Ｍ３、Ｍ４、Ｍ１４、Ｍ１５  ＰＭＯＳトランジスタ、Ｒ１、Ｒ２、Ｒ３  抵抗。
【図１】
2010171533.tif 000019
【図２】
2010171533.tif 000020
【図３】
2010171533.tif 000021
【図４】
2010171533.tif 000022
【図５】
2010171533.tif 000023
【図６】
2010171533.tif 000024
【図７】
2010171533.tif 000025
【図８】
2010171533.tif 000026
【図９】
2010171533.tif 000027
【図１０】
2010171533.tif 000028
【図１１】
2010171533.tif 000029
【図１２】
2010171533.tif 000030
【図１３】
2010171533.tif 000031
【図１４】
2010171533.tif 000032
【図１５】
2010171533.tif 000033