(57)【要約】【課題】ヒステリシス幅を設定できる比較回路、集積回路装置及び電子機器等を提供すること。【解決手段】比較回路は、第１の入力端子に入力信号ＳＩＮが入力され、第２の入力端子に比較用の基準電圧ＶＲが入力されるコンパレーター１０と、コンパレーター１０の出力信号ＳＱをモニターする制御部２０と、制御部２０からのしきい値電圧制御信号ＳＶＴが入力される電圧生成回路３０とを含み、電圧生成回路３０は、コンパレーター１０の出力信号ＳＱの電圧レベルが第１のレベルである場合には、基準電圧ＶＲとして、ヒステリシス幅を規定する高電位側しきい値電圧又は低電位側しきい値電圧のいずれか一方である第１のしきい値電圧を出力し、出力信号ＳＱの電圧レベルが第２のレベルである場合には、基準電圧ＶＲとして、高電位側しきい値電圧又は低電位側しきい値電圧の他方である第２のしきい値電圧を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の入力端子に入力信号が入力され、第２の入力端子に比較用の基準電圧が入力されるコンパレーターと、
前記コンパレーターの出力信号をモニターする制御部と、
前記制御部からのしきい値電圧制御信号が入力される電圧生成回路とを含み、
前記電圧生成回路は、
前記コンパレーターの前記出力信号の電圧レベルが第１のレベルである場合には、前記基準電圧として、ヒステリシス幅を規定する高電位側しきい値電圧又は低電位側しきい値電圧のいずれか一方である第１のしきい値電圧を出力し、
前記コンパレーターの前記出力信号の電圧レベルが第２のレベルである場合には、前記基準電圧として、前記高電位側しきい値電圧又は前記低電位側しきい値電圧の他方である第２のしきい値電圧を出力することを特徴とする比較回路。
【請求項２】
請求項１において、
前記電圧生成回路は、第１の電源のノードと第２の電源のノードとの間に直列に設けられる第１の抵抗回路〜第３の抵抗回路を含み、
前記第１の抵抗回路及び前記第３の抵抗回路の各々は、前記制御部からの前記しきい値電圧制御信号に基づいてその抵抗値が設定されることを特徴とする比較回路。
【請求項３】
請求項２において、
前記第１の抵抗回路は、第１の抵抗素子〜第ｍの抵抗素子（ｍは２以上の整数）と、前記第１の抵抗素子〜前記第ｍの抵抗素子に対応して設けられる第１のバイパススイッチ〜第ｍのバイパススイッチとを含み、
前記第３の抵抗回路は、第ｍ＋１の抵抗素子〜第ｎの抵抗素子（ｎはｎ≧ｍ＋２である整数）と、前記第ｍ＋１の抵抗素子〜前記第ｎの抵抗素子に対応して設けられる第ｍ＋１のバイパススイッチ〜第ｎのバイパススイッチとを含み、
前記第１のバイパススイッチ〜前記第ｍのバイパススイッチ及び前記第ｍ＋１のバイパススイッチ〜前記第ｎのバイパススイッチは、前記しきい値電圧制御信号によりオン・オフ制御されることを特徴とする比較回路。
【請求項４】
請求項３において、
前記コンパレーターの前記出力信号の電圧レベルが前記第１のレベルである場合には、前記第１の抵抗回路の前記第１のバイパススイッチ〜前記第ｍのバイパススイッチがオン状態となり、前記第３の抵抗回路の前記第ｍ＋１のバイパススイッチ〜前記第ｎのバイパススイッチがオフ状態となり、
前記コンパレーターの前記出力信号の電圧レベルが前記第２のレベルである場合には、前記第１の抵抗回路の前記第１のバイパススイッチ〜前記第ｍのバイパススイッチの少なくとも１つがオフ状態となり、前記第３の抵抗回路の前記第ｍ＋１のバイパススイッチ〜前記第ｎのバイパススイッチの少なくとも１つがオン状態となることを特徴とする比較回路。
【請求項５】
請求項４において、
前記第１の抵抗素子〜前記第ｍの抵抗素子の抵抗値の総和である第１の総和値は、前記第ｍ＋１の抵抗素子〜前記第ｎの抵抗素子の抵抗値の総和である第２の総和値と等しく、
前記第１の総和値は、前記コンパレーターの前記出力信号の電圧レベルが前記第２のレベルである場合の、前記第１の抵抗素子〜前記第ｍの抵抗素子及び前記第ｍ＋１の抵抗素子〜前記第ｎの抵抗素子のうちの非バイパスになっている抵抗素子の抵抗値の総和である第３の総和値と等しいことを特徴とする比較回路。
【請求項６】
請求項２乃至５のいずれかにおいて、
前記電圧生成回路は、セレクターを含み、
前記セレクターは、前記第２の抵抗回路の複数の電圧分割ノードのいずれかの電圧分割ノードを選択して前記基準電圧を出力することを特徴とする比較回路。
【請求項７】
第１の入力端子に入力信号が入力され、第２の入力端子に比較用の第１の基準電圧が入力される第１のコンパレーターと、
第１の入力端子に比較用の第２の基準電圧が入力され、第２の入力端子に前記入力信号が入力される第２のコンパレーターと、
前記第１のコンパレーターの出力信号である第１の出力信号と、前記第２のコンパレーターの出力信号である第２の出力信号とをモニターする制御部と、
前記制御部からの第１のしきい値電圧制御信号が入力される第１の電圧生成回路と、
前記制御部からの第２のしきい値電圧制御信号が入力される第２の電圧生成回路とを含み、
前記第１の電圧生成回路は、
前記第１の出力信号の電圧レベルが第１のレベルである場合には、前記第１の基準電圧として、第１のヒステリシス幅を規定する第１の高電位側しきい値電圧を出力し、前記第１の出力信号の電圧レベルが第２のレベルである場合には、前記第１の基準電圧として、前記第１のヒステリシス幅を規定する第１の低電位側しきい値電圧を出力し、
前記第２の電圧生成回路は、
前記第２の出力信号の電圧レベルが前記第１のレベルである場合には、前記第２の基準電圧として、第２のヒステリシス幅を規定する第２の低電位側しきい値電圧を出力し、前記第２の出力信号の電圧レベルが前記第２のレベルである場合には、前記第２の基準電圧として、前記第２のヒステリシス幅を規定する第２の高電位側しきい値電圧を出力することを特徴とする比較回路。
【請求項８】
請求項７において、
前記第１の電圧生成回路は、第１の電源のノードと第２の電源のノードとの間に直列に設けられる第１の抵抗回路〜第３の抵抗回路を含み、
前記第２の電圧生成回路は、前記第１の電源のノードと前記第２の電源のノードとの間に直列に設けられる第４の抵抗回路〜第６の抵抗回路を含み、
前記第１の抵抗回路及び前記第３の抵抗回路の各々は、前記制御部からの前記第１のしきい値電圧制御信号に基づいてその抵抗値が設定され、
前記第４の抵抗回路及び前記第６の抵抗回路の各々は、前記制御部からの前記第２のしきい値電圧制御信号に基づいてその抵抗値が設定されることを特徴とする比較回路。
【請求項９】
請求項８において、
前記第１の抵抗回路は、第１の抵抗素子〜第ｍの抵抗素子（ｍは２以上の整数）と、前記第１の抵抗素子〜前記第ｍの抵抗素子に対応して設けられる第１のバイパススイッチ〜第ｍのバイパススイッチとを含み、
前記第３の抵抗回路は、第ｍ＋１の抵抗素子〜第ｎの抵抗素子（ｎはｎ≧ｍ＋２である整数）と、前記第ｍ＋１の抵抗素子〜前記第ｎの抵抗素子に対応して設けられる第ｍ＋１のバイパススイッチ〜第ｎのバイパススイッチとを含み、
前記第１のバイパススイッチ〜前記第ｍのバイパススイッチ及び前記第ｍ＋１のバイパススイッチ〜前記第ｎのバイパススイッチは、前記第１のしきい値電圧制御信号によりオン・オフ制御され、
前記第４の抵抗回路は、第ｎ＋１の抵抗素子〜第ｎ＋ｐの抵抗素子（ｐは２以上の整数）と、前記第ｎ＋１の抵抗素子〜前記第ｎ＋ｐの抵抗素子に対応して設けられる第ｎ＋１のバイパススイッチ〜第ｎ＋ｐのバイパススイッチとを含み、
前記第６の抵抗回路は、第ｎ＋ｐ＋１の抵抗素子〜第ｎ＋ｑの抵抗素子（ｑはｑ≧ｐ＋２である整数）と、前記第ｎ＋ｐ＋１の抵抗素子〜前記第ｎ＋ｑの抵抗素子に対応して設けられる第ｎ＋ｐ＋１のバイパススイッチ〜第ｎ＋ｑのバイパススイッチとを含み、
前記第ｎ＋１のバイパススイッチ〜前記第ｎ＋ｐのバイパススイッチ及び前記第ｎ＋ｐ＋１のバイパススイッチ〜前記第ｎ＋ｑのバイパススイッチは、前記第２のしきい値電圧制御信号によりオン・オフ制御されることを特徴とする比較回路。
【請求項１０】
請求項１乃至９のいずれかに記載の比較回路を含むことを特徴とする集積回路装置。
【請求項１１】
請求項１０に記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較回路、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
近年複数のセンサーをネットワークを介して接続し、各センサーからの情報を取得して、状況を総合的に判断するセンサーネットワークが注目されている。このようなセンサーネットワークでは、温度センサー、煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどの様々なセンサーが使用される。
【０００３】
ところで、センサーの検出信号（センサー信号）はアナログ信号であるため、ＣＰＵ等により情報の解析・判断処理を行うためには、このアナログ信号を増幅し、Ａ／Ｄ変換回路によりデジタルデータに変換する必要がある。そのためにはセンサー信号をＡ／Ｄ変換回路の適正な入力レベルに増幅する必要がある。
【０００４】
入力信号が適正なレベルであるか否かを判定するためにヒステリシス特性を備えた比較回路が用いられるが、入力信号レベルやノイズレベル等の状況に応じてヒステリシス幅を最適な値に設定する必要がある。
【０００５】
この課題に対して例えば特許文献１には、比較回路に含まれるカレントミラー回路のカレントミラー比を変化させる手法が開示されている。また、例えば特許文献２には、比較回路に含まれるトランジスターのゲート長又はゲート幅を変化させる手法が開示されている。
【０００６】
しかしながらこれらの手法では、入力信号レベルやノイズレベル等の状況に応じてヒステリシス幅を最適な値に設定することが難しいなどの課題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−００８４０９号公報
【特許文献２】特開２００８−００５５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の幾つかの態様によれば、ヒステリシス幅を設定できる比較回路、集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１の入力端子に入力信号が入力され、第２の入力端子に比較用の基準電圧が入力されるコンパレーターと、前記コンパレーターの出力信号をモニターする制御部と、前記制御部からのしきい値電圧制御信号が入力される電圧生成回路とを含み、前記電圧生成回路は、前記コンパレーターの前記出力信号の電圧レベルが第１のレベルである場合には、前記基準電圧として、ヒステリシス幅を規定する高電位側しきい値電圧又は低電位側しきい値電圧のいずれか一方である第１のしきい値電圧を出力し、前記コンパレーターの前記出力信号の電圧レベルが第２のレベルである場合には、前記基準電圧として、前記高電位側しきい値電圧又は前記低電位側しきい値電圧の他方である第２のしきい値電圧を出力することを特徴とする比較回路に関係する。
【００１０】
本発明の一態様によれば、入力信号の電圧レベルが比較用の基準電圧より高いか低いかを判定することができる。また、ヒステリシス特性を有するから、入力信号がノイズを含む場合に、ノイズに起因する誤動作を防ぐことができる。また、正帰還を使わずにヒステリシス特性を持たせることができるから、帰還電流による前段の回路への影響を防ぐことができる。
【００１１】
また本発明の一態様では、前記電圧生成回路は、第１の電源のノードと第２の電源のノードとの間に直列に設けられる第１の抵抗回路〜第３の抵抗回路を含み、前記第１の抵抗回路及び前記第３の抵抗回路の各々は、前記制御部からの前記しきい値電圧制御信号に基づいてその抵抗値が設定されてもよい。
【００１２】
このようにすれば、しきい値電圧制御信号に基づいて比較用の基準電圧を設定できるから、しきい値電圧及びヒステリシス幅を所望の値に設定することができる。
【００１３】
また本発明の一態様では、前記第１の抵抗回路は、第１の抵抗素子〜第ｍの抵抗素子（ｍは２以上の整数）と、前記第１の抵抗素子〜前記第ｍの抵抗素子に対応して設けられる第１のバイパススイッチ〜第ｍのバイパススイッチとを含み、前記第３の抵抗回路は、第ｍ＋１の抵抗素子〜第ｎの抵抗素子（ｎはｎ≧ｍ＋２である整数）と、前記第ｍ＋１の抵抗素子〜前記第ｎの抵抗素子に対応して設けられる第ｍ＋１のバイパススイッチ〜第ｎのバイパススイッチとを含み、前記第１のバイパススイッチ〜前記第ｍのバイパススイッチ及び前記第ｍ＋１のバイパススイッチ〜前記第ｎのバイパススイッチは、前記しきい値電圧制御信号によりオン・オフ制御されてもよい。
【００１４】
このようにすれば、しきい値電圧制御信号に基づいてバイパススイッチをオン・オフすることにより、ヒステリシス幅を変化させることができる。
【００１５】
また本発明の一態様では、前記コンパレーターの前記出力信号の電圧レベルが前記第１のレベルである場合には、前記第１の抵抗回路の前記第１のバイパススイッチ〜前記第ｍのバイパススイッチがオン状態となり、前記第３の抵抗回路の前記第ｍ＋１のバイパススイッチ〜前記第ｎのバイパススイッチがオフ状態となり、前記コンパレーターの前記出力信号の電圧レベルが前記第２のレベルである場合には、前記第１の抵抗回路の前記第１のバイパススイッチ〜前記第ｍのバイパススイッチの少なくとも１つがオフ状態となり、前記第３の抵抗回路の前記第ｍ＋１のバイパススイッチ〜前記第ｎのバイパススイッチの少なくとも１つがオン状態となってもよい。
【００１６】
このようにすれば、バイパススイッチをオン・オフすることにより、ヒステリシス幅を段階的に変化させることができるから、入力信号レベルやノイズレベル等に応じて最適なヒステリシス幅を設定することができる。
【００１７】
また本発明の一態様では、前記第１の抵抗素子〜前記第ｍの抵抗素子の抵抗値の総和である第１の総和値は、前記第ｍ＋１の抵抗素子〜前記第ｎの抵抗素子の抵抗値の総和である第２の総和値と等しく、前記第１の総和値は、前記コンパレーターの前記出力信号の電圧レベルが前記第２のレベルである場合の、前記第１の抵抗素子〜前記第ｍの抵抗素子及び前記第ｍ＋１の抵抗素子〜前記第ｎの抵抗素子のうちの非バイパスになっている抵抗素子の抵抗値の総和である第３の総和値と等しくてもよい。
【００１８】
このようにすれば、しきい値電圧の設定を変えても、ヒステリシス幅は一定に保たれ、さらにヒステリシス幅の設定の刻み（ステップ）も一定に保たれる。その結果、入力信号レベルやノイズレベル等の条件に柔軟に対応できるレベル判定回路を実現することができる。
【００１９】
また本発明の一態様では、前記電圧生成回路は、セレクターを含み、前記セレクターは、前記第２の抵抗回路の複数の電圧分割ノードのいずれかの電圧分割ノードを選択して前記基準電圧を出力してもよい。
【００２０】
このようにすれば、電圧分割ノードを選択することで、最適な基準電圧すなわちしきい値電圧を選択することができる。その結果、入力信号レベル等の条件に柔軟に対応できるレベル判定回路を実現することができる。
【００２１】
本発明の他の態様は、第１の入力端子に入力信号が入力され、第２の入力端子に比較用の第１の基準電圧が入力される第１のコンパレーターと、第１の入力端子に比較用の第２の基準電圧が入力され、第２の入力端子に前記入力信号が入力される第２のコンパレーターと、前記第１のコンパレーターの出力信号である第１の出力信号と、前記第２のコンパレーターの出力信号である第２の出力信号とをモニターする制御部と前記制御部からの第１のしきい値電圧制御信号が入力される第１の電圧生成回路と、前記制御部からの第２のしきい値電圧制御信号が入力される第２の電圧生成回路とを含み、前記第１の電圧生成回路は、前記第１の出力信号の電圧レベルが第１のレベルである場合には、前記第１の基準電圧として、第１のヒステリシス幅を規定する第１の高電位側しきい値電圧を出力し、前記第１の出力信号の電圧レベルが第２のレベルである場合には、前記第１の基準電圧として、前記第１のヒステリシス幅を規定する第１の低電位側しきい値電圧を出力し、前記第２の電圧生成回路は、前記第２の出力信号の電圧レベルが前記第１のレベルである場合には、前記第２の基準電圧として、第２のヒステリシス幅を規定する第２の低電位側しきい値電圧を出力し、前記第２の出力信号の電圧レベルが前記第２のレベルである場合には、前記第２の基準電圧として、前記第２のヒステリシス幅を規定する第２の高電位側しきい値電圧を出力することを特徴とする比較回路に関係する。
【００２２】
本発明の他の態様によれば、入力信号の電圧レベルが予め設定された２つの電圧レベルの範囲に入っているか否かを判定することができる。また、正帰還を使わずにヒステリシス特性を持たせることができるから、帰還電流による前段の回路への影響を防ぐことができる。
【００２３】
また本発明の他の態様では、前記第１の電圧生成回路は、第１の電源のノードと第２の電源のノードとの間に直列に設けられる第１の抵抗回路〜第３の抵抗回路を含み、前記第２の電圧生成回路は、前記第１の電源のノードと前記第２の電源のノードとの間に直列に設けられる第４の抵抗回路〜第６の抵抗回路を含み、前記第１の抵抗回路及び前記第３の抵抗回路の各々は、前記制御部からの前記第１のしきい値電圧制御信号に基づいてその抵抗値が設定され、前記第４の抵抗回路及び前記第６の抵抗回路の各々は、前記制御部からの前記第２のしきい値電圧制御信号に基づいてその抵抗値が設定されてもよい。
【００２４】
このようにすれば、しきい値電圧制御信号に基づいて比較用の基準電圧を設定できるから、第１、第２のしきい値電圧及びそれぞれのヒステリシス幅を所望の値に設定することができる。
【００２５】
また本発明の他の態様では、前記第１の抵抗回路は、第１の抵抗素子〜第ｍの抵抗素子（ｍは２以上の整数）と、前記第１の抵抗素子〜前記第ｍの抵抗素子に対応して設けられる第１のバイパススイッチ〜第ｍのバイパススイッチとを含み、前記第３の抵抗回路は、第ｍ＋１の抵抗素子〜第ｎの抵抗素子（ｎはｎ≧ｍ＋２である整数）と、前記第ｍ＋１の抵抗素子〜前記第ｎの抵抗素子に対応して設けられる第ｍ＋１のバイパススイッチ〜第ｎのバイパススイッチとを含み、前記第１のバイパススイッチ〜前記第ｍのバイパススイッチ及び前記第ｍ＋１のバイパススイッチ〜前記第ｎのバイパススイッチは、前記第１のしきい値電圧制御信号によりオン・オフ制御され、前記第４の抵抗回路は、第ｎ＋１の抵抗素子〜第ｎ＋ｐの抵抗素子（ｐは２以上の整数）と、前記第ｎ＋１の抵抗素子〜前記第ｎ＋ｐの抵抗素子に対応して設けられる第ｎ＋１のバイパススイッチ〜第ｎ＋ｐのバイパススイッチとを含み、前記第６の抵抗回路は、第ｎ＋ｐ＋１の抵抗素子〜第ｎ＋ｑの抵抗素子（ｑはｑ≧ｐ＋２である整数）と、前記第ｎ＋ｐ＋１の抵抗素子〜前記第ｎ＋ｑの抵抗素子に対応して設けられる第ｎ＋ｐ＋１のバイパススイッチ〜第ｎ＋ｑのバイパススイッチとを含み、前記第ｎ＋１のバイパススイッチ〜前記第ｎ＋ｐのバイパススイッチ及び前記第ｎ＋ｐ＋１のバイパススイッチ〜前記第ｎ＋ｑのバイパススイッチは、前記第２のしきい値電圧制御信号によりオン・オフ制御されてもよい。
【００２６】
このようにすれば、バイパススイッチをオン・オフすることにより、ヒステリシス幅を段階的に変化させることができるから、入力信号レベルやノイズレベル等に応じて最適なヒステリシス幅を設定することができる。
【００２７】
本発明の他の態様は、上記に記載の比較回路を含むことを特徴とする集積回路装置及び電子機器に関係する。
【図面の簡単な説明】
【００２８】
【図１】比較回路の第１の基本的な構成例。
【図２】図２（Ａ）、図２（Ｂ）は、コンパレーターの動作の説明図。
【図３】比較回路の第１の詳細な構成例。
【図４】図４（Ａ）、図４（Ｂ）は、バイパススイッチのオン・オフの説明図。
【図５】基準電圧がどのように決まるかを説明する図。
【図６】ヒステリシス幅が４段階に設定されることを説明する図。
【図７】比較回路の第２の構成例。
【図８】第４〜第６の抵抗回路の詳細な構成例。
【図９】図９（Ａ）、図９（Ｂ）は、バイパススイッチのオン・オフの説明図。
【図１０】入力信号及び第１、第２の出力信号の信号波形の一例。
【図１１】集積回路装置の一例。
【図１２】集積回路装置の動作の説明図。
【図１３】集積回路装置の動作の説明図。
【図１４】電子機器の一例。
【発明を実施するための形態】
【００２９】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３０】
１．第１の基本的な構成例
図１に本実施形態の比較回路の第１の基本的な構成例を示す。本実施形態の比較回路は、コンパレーター１０、制御部２０、電圧生成回路３０を含む。コンパレーター１０は、その第１の入力端子（非反転入力端子、＋入力端子）に入力信号ＳＩＮが入力され、第２の入力端子（反転入力端子、−入力端子）に比較用の基準電圧ＶＲが入力され、出力信号ＳＱを出力する。制御部２０は、コンパレーター１０の出力信号ＳＱをモニターする。電圧生成回路３０は、制御部２０からのしきい値電圧制御信号ＳＶＴが入力され、しきい値電圧制御信号ＳＶＴに基づいて基準電圧ＶＲを出力する。
【００３１】
なお、本実施形態の比較回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３２】
電圧生成回路３０は、コンパレーター１０の出力信号ＳＱの電圧レベルが第１のレベル（例えば低電圧レベル、Ｌレベル）である場合には、基準電圧ＶＲとして、ヒステリシス幅を規定する高電位側（上側）のしきい値電圧ＶＴＨ又は低電位側（下側）のしきい値電圧ＶＴＬのいずれか一方である第１のしきい値電圧を出力する。一方、コンパレーター１０の出力信号ＳＱの電圧レベルが第２のレベル（例えば高電圧レベル、Ｈレベル）である場合には、基準電圧ＶＲとして、高電位側のしきい値電圧ＶＴＨ又は低電位側のしきい値電圧ＶＴＬの他方である第２のしきい値電圧を出力する。
【００３３】
例えば、コンパレーター１０の出力信号ＳＱがＬレベルである場合には、電圧生成回路３０は基準電圧ＶＲとして高電位側のしきい値電圧ＶＴＨを出力し、出力信号ＳＱがＨレベルである場合には、基準電圧ＶＲとして低電位側のしきい値電圧ＶＴＬを出力する。なお、ヒステリシス幅の電圧値をＶＨＷとした場合に、ＶＨＷはＶＨＷ＝ＶＴＨ−ＶＴＬで与えられる。
【００３４】
電圧生成回路３０は、第１〜第３の抵抗回路３１、３２、３３及びセレクター３４を含む。第１〜第３の抵抗回路３１、３２、３３は、第１の電源のノード（低電位側電源のノード）ＶＳＳと第２の電源のノード（高電位側電源のノード）ＶＤＤとの間に直列に設けられる。例えば図１に示すように、第１の抵抗回路３１の一端が第２の電源のノードＶＤＤに接続され、その他端が第２の抵抗回路３２の一端に接続される。さらに第２の抵抗回路３２の他端が第３の抵抗回路３３の一端に接続され、第３の抵抗回路３３の他端が第１の電源のノードＶＳＳに接続される。即ち第２の抵抗回路３２は第１の抵抗回路３１と第３の抵抗回路３３の間に設けられる。
【００３５】
第１、第３の抵抗回路３１、３３の各々は、制御部２０からのしきい値電圧制御信号ＳＶＴに基づいてその抵抗値が設定される。具体的には、しきい値電圧制御信号ＳＶＴに含まれるバイパススイッチ制御信号ＳＢＰにより、第１、第３の抵抗回路３１、３３に含まれる複数のバイパススイッチがオン・オフされることによって、その抵抗値が設定される。後述するように、第１、第３の抵抗回路３１、３３のそれぞれの抵抗値を変化させることで、ヒステリシス幅ＶＨＷを変化させることができる。
【００３６】
セレクター３４は、制御部２０からのしきい値電圧制御信号ＳＶＴに含まれる選択信号ＳＥＬにより、第２の抵抗回路３２の複数の電圧分割ノードのいずれかの電圧分割ノードを選択して基準電圧ＶＲを出力する。これにより、ヒステリシス幅を持つしきい値電圧の基準値を設定できる。
【００３７】
制御部２０は、メイン制御回路２１及びレベル制御回路２２を含む。メイン制御回路２１は、第２の抵抗回路３２の電圧分割ノードを選択するための選択信号ＳＥＬ及びヒステリシス幅を設定するためのヒステリシス幅設定信号ＳＨＷを出力する。レベル制御回路２２は、コンパレーター１０の出力信号ＳＱ及びヒステリシス幅設定信号ＳＨＷに基づいて、バイパススイッチ制御信号ＳＢＰを出力する。
【００３８】
図２（Ａ）、図２（Ｂ）は、コンパレーター１０の動作を説明するための図である。一例として、コンパレーター１０の出力信号ＳＱがＬレベルである場合には、電圧生成回路３０は基準電圧ＶＲとして高電位側のしきい値電圧ＶＴＨを出力し、出力信号ＳＱがＨレベルである場合には、基準電圧ＶＲとして低電位側のしきい値電圧ＶＴＬを出力する場合を説明する。図２（Ａ）には、上記の例のコンパレーター１０の入出力特性を示す。なお、以下では「高電位側」を「上側」と呼び、「低電位側」を「下側」と呼び、説明を行う。
【００３９】
図２（Ａ）に示すように、入力信号ＳＱの電圧レベルが十分に低い場合には、出力信号ＳＱとして第１のレベル（Ｌレベル）Ｖ１が出力されるから、基準電圧ＶＲは上側のしきい値電圧ＶＴＨに設定される。入力信号ＳＱの電圧レベルが徐々に上昇して、設定された基準電圧ＶＲすなわち上側のしきい値電圧ＶＴＨに達すると、図２（Ａ）のＡ１に示すように出力信号ＳＱは第２のレベル（Ｈレベル）Ｖ２に遷移する。さらに入力信号ＳＱの電圧レベルが上昇すると、出力信号ＳＱは第２のレベル（Ｈレベル）Ｖ２を保持する。
【００４０】
一方、入力信号ＳＱの電圧レベルが十分に高い場合には、出力信号ＳＱとして第２のレベル（Ｈレベル）Ｖ２が出力されるから、基準電圧ＶＲは下側のしきい値電圧ＶＴＬに設定される。入力信号ＳＱの電圧レベルが徐々に降下して、設定された基準電圧ＶＲすなわち下側のしきい値電圧ＶＴＬに達すると、図２（Ａ）のＡ２に示すように出力信号ＳＱは第１のレベル（Ｌレベル）Ｖ１に遷移する。さらに入力信号ＳＱの電圧レベルが降下すると、出力信号ＳＱは第１のレベル（Ｌレベル）Ｖ１を保持する。
【００４１】
以上説明したように、コンパレーター１０の出力信号ＳＱの電圧レベルに基づいて、基準電圧ＶＲを上側のしきい値電圧ＶＴＨ又は下側のしきい値電圧ＶＴＬのいずれか一方に設定することによって、コンパレーター１０にヒステリシス特性を持たせることができる。この際のヒステリシス幅ＶＨＷは、上側のしきい値電圧ＶＴＨと下側のしきい値電圧ＶＴＬとの差（ＶＴＨ−ＶＴＬ）で与えられる。
【００４２】
図２（Ｂ）には、コンパレーター１０の入力信号ＳＩＮ及び出力信号ＳＱの信号波形の一例を示す。図２（Ｂ）に示すように、例えば入力信号ＳＩＮが上側にピークを持つ信号である場合について説明する。
【００４３】
初期状態では、出力信号ＳＱとして第１のレベル（Ｌレベル）Ｖ１が出力されるから、基準電圧ＶＲは上側のしきい値電圧ＶＴＨに設定される。図２（Ｂ）のＡ３に示すように、時刻ｔ１に入力信号ＳＩＮの電圧レベルが上側のしきい値電圧ＶＴＨに達すると、出力信号ＳＱは第２のレベル（Ｈレベル）Ｖ２に遷移する。そうすると基準電圧ＶＲは下側のしきい値電圧ＶＴＬに設定される。そして入力信号ＳＩＮの電圧レベルがピークに達し、降下を始めて、図２（Ｂ）のＡ４に示すように時刻ｔ２に下側のしきい値電圧ＶＴＬに等しくなると、出力信号ＳＱは第１のレベル（Ｌレベル）Ｖ１に遷移する。
【００４４】
以上説明したように、本実施形態の比較回路を用いることにより、入力信号レベルが所定のしきい値電圧より高いか否かを判定することができる。例えば図２（Ａ）、図２（Ｂ）に示した例では、入力信号レベルが所定のしきい値電圧より高い期間には、比較回路はＨレベル（第２のレベル）を出力し、入力信号レベルが所定のしきい値電圧より低い期間には、比較回路はＬレベル（第１のレベル）を出力する。
【００４５】
なお、本実施形態の比較回路を用いて、入力信号レベルが所定のしきい値電圧より低いか否かを判定することもできる。例えば図１に示す回路において、コンパレーター１０の第１の入力端子（非反転入力端子、＋入力端子）に比較用の基準電圧ＶＲを入力し、第２の入力端子（反転入力端子、−入力端子）に入力信号ＳＩＮを入力すればよい。このようにすれば、入力信号レベルが所定のしきい値電圧より低い期間には、比較回路はＨレベル（第２のレベル）を出力し、入力信号レベルが所定のしきい値電圧より高い期間には、比較回路はＬレベル（第１のレベル）を出力する。
【００４６】
本実施形態の比較回路は上述したようにヒステリシス特性を有するから、入力信号がノイズを含む場合に、入力信号レベルがしきい値電圧に近い値となる際に出力信号レベルがＬレベルとＨレベルとの間を極短い期間に往復する現象を防ぐことができる。このようにすれば、比較回路を増幅回路のゲイン制御に使用する場合に、ノイズに起因する誤動作を防ぐことができる。
【００４７】
また、本実施形態の比較回路は正帰還を使わずにヒステリシス特性を持たせることができるから、帰還電流による前段の回路への影響を防ぐことができる。
【００４８】
さらに本実施形態の比較回路はヒステリシス幅を変化させることができるから、入力信号レベルやノイズレベル等に応じて最適なヒステリシス幅を設定することができる。このようにすれば、増幅回路のより安定なゲイン制御を実現することができる。
【００４９】
２．第１の詳細な構成例
図３には、本実施形態の比較回路の第１の詳細な構成例を示す。本構成例では、第１の抵抗回路３１は、第１〜第４の抵抗素子Ｒ１〜Ｒ４（広義には第１〜第ｍの抵抗素子、ｍは２以上の整数）と、第１〜第４の抵抗素子Ｒ１〜Ｒ４に対応して設けられる第１〜第４のバイパススイッチＳＷ１〜ＳＷ４（広義には第１〜第ｍのバイパススイッチ）とを含む。さらに第３の抵抗回路３３は、第５〜第８の抵抗素子Ｒ５〜Ｒ８（広義には第ｍ＋１〜第ｎの抵抗素子、ｎはｎ≧ｍ＋２である整数）と、第５〜第８の抵抗素子Ｒ５〜Ｒ８に対応して設けられる第５〜第８のバイパススイッチＳＷ５〜ＳＷ８（広義には第ｍ＋１〜第ｎのバイパススイッチ）とを含む。第１〜第４のバイパススイッチＳＷ１〜ＳＷ４（広義には第１〜第ｍのバイパススイッチ）及び第５〜第８のバイパススイッチＳＷ５〜ＳＷ８（広義には第ｍ＋１〜第ｎのバイパススイッチ）は、バイパススイッチ制御信号ＳＢＰ１〜ＳＢＰ８（広義にはしきい値電圧制御信号）によりオン・オフ制御される。なお、上記のバイパススイッチはＭＯＳトランジスター（トランスファーゲート）等を用いて構成することができる。
【００５０】
また図３の詳細な構成例では、第２の抵抗回路３２は、９個の抵抗素子ＲＡ１〜ＲＡ９（広義には複数の抵抗素子）を含み、これらの抵抗素子による電圧分割ノードが電圧分割ノードＮＡ１〜ＮＡ８（広義には複数の電圧分割ノード）となる。セレクター３４は、制御部２０からの選択信号ＳＥＬ１〜ＳＥＬ８（広義にはしきい値電圧制御信号）により、第２の抵抗回路３２の８個の電圧分割ノードＮＡ１〜ＮＡ８（広義には複数の電圧分割ノード）のいずれかの電圧分割ノードを選択して基準電圧ＶＲを出力する。
【００５１】
なお、本実施形態の比較回路は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００５２】
図４（Ａ）、図４（Ｂ）は、第１〜第８のバイパススイッチＳＷ１〜ＳＷ８がどのようにオン・オフされるかを説明するための図である。図４（Ａ）は、コンパレーター１０の出力信号ＳＱの電圧レベルがＬレベルの場合を示し、図４（Ｂ）は、出力信号ＳＱの電圧レベルがＨレベルの場合を示す。
【００５３】
図４（Ａ）に示すように、コンパレーターの出力信号ＳＱの電圧レベルがＬレベル（広義には第１のレベル）である場合には、第１の抵抗回路３１の第１〜第４のバイパススイッチＳＷ１〜ＳＷ４がオン状態（バイパス状態）となり、第３の抵抗回路３３の第５〜第８のバイパススイッチＳＷ５〜ＳＷ８がオフ状態（非バイパス状態）となる。バイパススイッチがオン状態のときは、そのバイパススイッチに並列に接続された抵抗素子は電気的に抵抗として機能しない。すなわち、第１の抵抗回路３１の全てのバイパススイッチＳＷ１〜ＳＷ４がオン状態になると、第１の抵抗回路３１の抵抗値は０オームに設定され、第３の抵抗回路３３の抵抗値は第５〜第８の抵抗素子Ｒ５〜Ｒ８の抵抗値の総和に設定される。なお、実際のバイパススイッチはオン抵抗（オン状態での抵抗）が存在するが、オン抵抗の抵抗値を抵抗素子の抵抗値よりも十分に小さくすることにより、オン抵抗を無視することができる。
【００５４】
一方、図４（Ｂ）に示すように、コンパレーター１０の出力信号ＳＱの電圧レベルがＨレベル（広義には第２のレベル）である場合には、第１の抵抗回路３１の第１〜第４のバイパススイッチＳＷ１〜ＳＷ４の少なくとも１つがオフ状態となり、第３の抵抗回路の第５〜第８のバイパススイッチＳＷ５〜ＳＷ８の少なくとも１つがオン状態となる。
【００５５】
具体的には、ヒステリシス幅設定信号ＳＨＷの第１、第２のビットＳＨＷ１、ＳＨＷ２により設定される４段階のヒステリシス幅に対応して、各バイパススイッチがオン・オフされる。例えばＳＨＷ１＝０、ＳＨＷ２＝０の場合には、ＳＷ１、ＳＷ６〜ＳＷ８がオフ状態となり、それ以外のバイパススイッチはオン状態となる。
【００５６】
第１〜第４の抵抗素子Ｒ１〜Ｒ４及び第５〜第８の抵抗素子Ｒ５〜Ｒ８の各々の抵抗値は、以下の条件を満足するように設定される。第１〜第４の抵抗素子Ｒ１〜Ｒ４の抵抗値の総和である第１の総和値は、第５〜第８の抵抗素子Ｒ５〜Ｒ８の抵抗値の総和である第２の総和値と等しい。さらに第１の総和値は、コンパレーター１０の出力信号ＳＱの電圧レベルがＨレベル（広義には第２のレベル）である場合の、第１〜第４の抵抗素子Ｒ１〜Ｒ４及び第５〜第８の抵抗素子Ｒ５〜Ｒ８のうちの非バイパスになっている抵抗素子の抵抗値の総和である第３の総和値と等しい。
【００５７】
具体的には、例えば次のように各抵抗素子の抵抗値を設定すればよい。第１〜第８の抵抗素子Ｒ１〜Ｒ８の各々の抵抗値をＲＲ１〜ＲＲ８とした場合に、ＲＲ１＝ＲＲ５、ＲＲ２＝ＲＲ６、ＲＲ３＝ＲＲ７及びＲＲ４＝ＲＲ８となるように設定する。このようにすることで、コンパレーター１０の出力信号ＳＱの電圧レベルがＬレベル（図４（Ａ）の場合）であっても、またＨレベル（図４（Ｂ）の場合）であっても、さらにヒステリシス幅の設定がいずれであっても、非バイパスになっている抵抗素子の抵抗値の総和は一定になる。
【００５８】
図５を用いて、基準電圧ＶＲがどのように決まるかを説明する。図５ではセレクター３４は、第２の抵抗回路３２の電圧分割ノードＮＡｉ（ｉは１≦ｉ≦８である整数）を選択している。第２の抵抗回路３２の抵抗素子ＲＡ１〜ＲＡ９のうち、選択されたノードＮＡｉの高電位側に設けられた抵抗素子の抵抗値の和をＲＨとし、ノードＮＡｉの低電位側に設けられた抵抗素子の抵抗値の和をＲＬとする。また、第１の抵抗回路３１の抵抗素子Ｒ１〜Ｒ４のうち非バイパスの抵抗素子の抵抗値の和をＲＮ１とし、第３の抵抗回路３３の抵抗素子Ｒ５〜Ｒ８のうち非バイパスの抵抗素子の抵抗値の和をＲＮ３とする。上述したように全ての非バイパスの抵抗素子の抵抗値の総和が一定になるように設定されているから、非バイパスの抵抗素子の抵抗値の総和をＲＮとすると、ＲＮ（＝ＲＮ１＋ＲＮ３）は一定になる。
【００５９】
図５に示すように、基準電圧ＶＲはＶＲ＝ＶＳＳ＋（ＶＤＤ−ＶＳＳ）×（ＲＬ＋ＲＮ３）／Ｒｔｏｔで与えられる。ここでＲｔｏｔは第１の電源ノードＶＳＳと第２の電源ノードＶＤＤとの間の全抵抗値であり、Ｒｔｏｔ＝ＲＨ＋ＲＬ＋ＲＮで与えられる。ＲＮ３はバイパススイッチＳＷ１〜ＳＷ８をオン・オフすることによって変化させることができる。
【００６０】
例えば図４（Ａ）の場合では、ＳＷ１〜ＳＷ４はオン状態、ＳＷ５〜ＳＷ８はオフ状態であるから、ＲＮ３＝ＲＲ５＋ＲＲ６＋ＲＲ７＋ＲＲ８となる。この場合には、基準電圧ＶＲは上側のしきい値電圧ＶＴＨとなる。
【００６１】
一方、図４（Ｂ）の場合では、基準電圧ＶＲは下側のしきい値電圧ＶＴＬとなる。この場合には、ヒステリシス幅設定信号ＳＨＷの第１、第２のビットＳＨＷ１、ＳＨＷ２に基づいてＲＮ３を４段階に変化させることができる。例えばＳＨＷ１＝０、ＳＨＷ２＝０の場合には、ＲＮ３＝ＲＲ６＋ＲＲ７＋ＲＲ８となる。また、ＳＨＷ１＝１、ＳＨＷ２＝０の場合には、ＲＮ３＝ＲＲ７＋ＲＲ８となる。このようにすることで、下側のしきい値電圧ＶＴＬを４段階に変化させることができる。
【００６２】
図６には、下側のしきい値電圧ＶＴＬが４段階に選択的に設定され、その結果ヒステリシス幅ＶＨＷが４段階に選択的に設定されることを示す。入力信号ＳＩＮの電圧レベルが上昇し、図６のＢ１に示すように上側のしきい値電圧ＶＴＨを越えると、下側のしきい値電圧ＶＴＬが設定される。その際にヒステリシス幅設定信号ＳＨＷにより、図６のＢ２に示すように４段階のＶＴＬのうちの１つが選択される。
【００６３】
上述したように、基準電圧ＶＲはＶＲ＝ＶＳＳ＋（ＶＤＤ−ＶＳＳ）×（ＲＬ＋ＲＮ３）／Ｒｔｏｔで与えられる。ここでＲＬは選択信号ＳＥＬに基づいて変化し、ＲＮ３はヒステリシス幅設定信号ＳＨＷに基づいて変化するが、Ｒｔｏｔは一定値を保つ。このようにすることで、しきい値電圧の設定を変えても、ヒステリシス幅は一定に保たれ、さらにヒステリシス幅の設定の刻み（ステップ）も一定に保たれる。
【００６４】
なお、図３の構成例では、コンパレーター１０の出力信号ＳＱがＬレベルの場合にも、ヒステリシス幅設定信号ＳＨＷに基づいてバイパススイッチＳＷ１〜ＳＷ８をオン・オフすることによって、ヒステリシス幅を段階的に変化させることができる。このようにすれば、例えば図６において、上側のしきい値電圧ＶＴＨについても４段階に選択的に設定することができる。
【００６５】
以上説明したように、本実施形態の比較回路によれば、ヒステリシス幅を段階的に変化させることができるから、入力信号レベルやノイズレベル等に応じて最適なヒステリシス幅を設定することができる。さらにしきい値電圧の設定を変えても、設定されたヒステリシス幅は一定に保たれる。その結果、本実施形態の比較回路を増幅回路のゲイン制御に使用することで、安定なゲイン制御を実現することができる。
【００６６】
３．第２の構成例
図７には、本実施形態の比較回路の第２の構成例を示す。本構成例の比較回路２００は、第１、第２のコンパレーター１１０、２１０、制御部１２０及び第１、第２の電圧生成回路１３０、２３０を含む。なお、本実施形態の比較回路は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００６７】
第１のコンパレーター１１０は、その第１の入力端子（非反転入力端子、＋入力端子）に入力信号ＳＩＮが入力され、第２の入力端子（反転入力端子、−入力端子）に比較用の第１の基準電圧ＶＲ１が入力され、第１の出力信号ＳＱ１を出力する。第２のコンパレーター２１０は、その第１の入力端子（非反転入力端子、＋入力端子）に比較用の第２の基準電圧ＶＲ２が入力され、第２の入力端子（反転入力端子、−入力端子）に入力信号ＳＩＮが入力され、第２の出力信号ＳＱ２を出力する。制御部１２０は、第１、第２のコンパレーター１１０、２１０の各々の出力信号である第１、第２の出力信号ＳＱ１、ＳＱ２をモニターする。第１、第２の電圧生成回路１３０、２３０には、制御部１２０からの第１、第２のしきい値電圧制御信号ＳＶＴ１、ＳＶＴ２が入力される。
【００６８】
第１の電圧生成回路１３０は、第１の出力信号ＳＱ１の電圧レベルが第１のレベル（低電圧レベル、Ｌレベル）である場合には、第１の基準電圧ＶＲ１として、第１のヒステリシス幅を規定する第１の高電位側（上側）のしきい値電圧ＶＴ１Ｈを出力し、第１の出力信号ＳＱ１の電圧レベルが第２のレベル（高電圧レベル、Ｈレベル）である場合には、第１の基準電圧ＶＲ１として、第１のヒステリシス幅を規定する第１の低電位側（下側）のしきい値電圧ＶＴ１Ｌを出力する。
【００６９】
第２の電圧生成回路２３０は、第２の出力信号ＳＱ２の電圧レベルが第１のレベル（低電圧レベル、Ｌレベル）である場合には、第２の基準電圧ＶＲ２として、第２のヒステリシス幅を規定する第２の低電位側（下側）のしきい値電圧ＶＴ２Ｌを出力し、第２の出力信号ＳＱ２の電圧レベルが第２のレベル（高電圧レベル、Ｈレベル）である場合には、第２の基準電圧ＶＲ２として、第２のヒステリシス幅を規定する第２の高電位側（上側）のしきい値電圧ＶＴ２Ｈを出力する。
【００７０】
第１の電圧生成回路１３０は、第１の電源のノード（低電位側電源のノード）ＶＳＳと第２の電源のノード（高電位側電源のノード）ＶＤＤとの間に直列に設けられる第１〜第３の抵抗回路１３１、１３２、１３３及び第１のセレクター１３４を含む。第１、第３の抵抗回路１３１、１３３の各々は、制御部１２０からの第１のしきい値電圧制御信号ＳＶＴ１に基づいてその抵抗値が設定される。
【００７１】
第２の電圧生成回路２３０は、第１の電源のノード（低電位側電源のノード）ＶＳＳと第２の電源のノード（高電位側電源のノード）ＶＤＤとの間に直列に設けられる第４〜第６の抵抗回路２３１、２３２、２３３及び第２のセレクター２３４を含む。第４、第６の抵抗回路２３１、２３３の各々は、制御部１２０からの第２のしきい値電圧制御信号ＳＶＴ２に基づいてその抵抗値が設定される。
【００７２】
第１〜第３の抵抗回路１３１、１３２、１３３は、図３に示す第１〜第３の抵抗回路３１、３２、３３と同一の構成とすることができる。すなわち第１の抵抗回路１３１は、第１〜第４の抵抗素子Ｒ１〜Ｒ４（広義には第１〜第ｍの抵抗素子、ｍは２以上の整数）と、第１〜第４の抵抗素子Ｒ１〜Ｒ４に対応して設けられる第１〜第４のバイパススイッチＳＷ１〜ＳＷ４（広義には第１〜第ｍのバイパススイッチ）とを含む。さらに第３の抵抗回路１３３は、第５〜第８の抵抗素子Ｒ５〜Ｒ８（広義には第ｍ＋１〜第ｎの抵抗素子、ｎはｎ≧ｍ＋２である整数）と、第５〜第８の抵抗素子Ｒ５〜Ｒ８に対応して設けられる第５〜第８のバイパススイッチＳＷ５〜ＳＷ８（広義には第ｍ＋１〜第ｎのバイパススイッチ）とを含む。第１〜第４のバイパススイッチＳＷ１〜ＳＷ４（広義には第１〜第ｍのバイパススイッチ）及び第５〜第８のバイパススイッチＳＷ５〜ＳＷ８（広義には第ｍ＋１〜第ｎのバイパススイッチ）は、バイパススイッチ制御信号ＳＢＰ１〜ＳＢＰ８（広義には第１のしきい値電圧制御信号）によりオン・オフ制御される。
【００７３】
図８には、第４〜第６の抵抗回路２３１、２３２、２３３の詳細な構成例を示す。第４の抵抗回路２３１は、第９〜第１２の抵抗素子Ｒ９〜Ｒ１２（広義には第ｎ＋１〜第ｎ＋ｐの抵抗素子、ｐは２以上の整数）と、第９〜第１２の抵抗素子Ｒ９〜Ｒ１２に対応して設けられる第９〜第１２のバイパススイッチＳＷ９〜ＳＷ１２（広義には第ｎ＋１〜第ｎ＋ｐのバイパススイッチ）とを含む。さらに第６の抵抗回路２３３は、第１３〜第１６の抵抗素子Ｒ１３〜Ｒ１６（広義には第ｎ＋ｐ＋１〜第ｎ＋ｑの抵抗素子、ｑはｑ≧ｐ＋２である整数）と、第１３〜第１６の抵抗素子Ｒ１３〜Ｒ１６に対応して設けられる第１３〜第１６のバイパススイッチＳＷ１３〜ＳＷ１６（広義には第ｎ＋ｐ＋１〜第ｎ＋ｑのバイパススイッチ）とを含む。第９〜第１２のバイパススイッチＳＷ９〜ＳＷ１２及び第１３〜第１６のバイパススイッチＳＷ１３〜ＳＷ１６は、バイパススイッチ制御信号ＳＢＰ９〜ＳＢＰ１６（広義には第２のしきい値電圧制御信号）によりオン・オフ制御される。
【００７４】
第１〜第８のバイパススイッチＳＷ１〜ＳＷ８は、図４（Ａ）、図４（Ｂ）に示すようにオン・オフ制御され、第１の上側のしきい値電圧ＶＴ１Ｈ及び第１の下側のしきい値電圧ＶＴ１Ｌが出力される。一方、第９〜第１６のバイパススイッチＳＷ９〜ＳＷ１６は、図９（Ａ）、図９（Ｂ）に示すようにオン・オフ制御され、第２の下側のしきい値電圧ＶＴ２Ｌ及び第２の上側のしきい値電圧ＶＴ２Ｈが出力される。ヒステリシス幅設定信号ＳＨＷの第１、第２のビットＳＨＷ１、ＳＨＷ２により、第２の上側のしきい値電圧ＶＴ２Ｈを４段階に変化させることができる。なお、ＶＴ２Ｌ及びＶＴ２Ｈがどのように決まるかについては、図５で説明したものと同様であるから、ここでは省略する。
【００７５】
図１０には、本実施形態の比較回路の第２の構成例における入力信号ＳＩＮ及び第１、第２の出力信号ＳＱ１、ＳＱ２の信号波形の一例を示す。
【００７６】
初期状態では、第１、第２の出力信号ＳＱ１、ＳＱ２として共に第１のレベル（Ｌレベル）Ｖ１が出力されるから、第１の基準電圧ＶＲ１は第１の上側のしきい値電圧ＶＴ１Ｈに設定され、第２の基準電圧ＶＲ２は第２の下側のしきい値電圧ＶＴ２Ｌに設定される。図１０のＣ１に示すように、時刻ｔ１に入力信号ＳＩＮの電圧レベルが第１の上側のしきい値電圧ＶＴ１Ｈに達すると、第１の出力信号ＳＱ１は第２のレベル（Ｈレベル）Ｖ２に遷移する。そうすると第１の基準電圧ＶＲ１は第１の下側のしきい値電圧ＶＴ１Ｌに設定される。そして入力信号ＳＩＮの電圧レベルがピークに達し、降下を始めて、図１０のＣ２に示すように時刻ｔ２に第１の下側のしきい値電圧ＶＴ１Ｌに等しくなると、第１の出力信号ＳＱ１は第１のレベル（Ｌレベル）Ｖ１に遷移する。
【００７７】
さらに入力信号ＳＩＮの電圧レベルが降下して、図１０のＣ３に示すように時刻ｔ３に第２の下側のしきい値電圧ＶＴ２Ｌに達すると、第２の出力信号ＳＱ２は第２のレベル（Ｈレベル）Ｖ２に遷移する。そうすると第２の基準電圧ＶＲ２は第２の上側のしきい値電圧ＶＴ２Ｈに設定される。そして入力信号ＳＩＮの電圧レベルが再び上昇を始めて、図１０のＣ４に示すように時刻ｔ４に第２の上側のしきい値電圧ＶＴ２Ｈに達すると、第２の出力信号ＳＱ２は第１のレベル（Ｌレベル）Ｖ１に遷移する。
【００７８】
以上説明したように、本実施形態の比較回路を用いることにより、入力信号レベルが所定の２つの電圧の範囲に入っているか否かを判定することができる。例えば図１０に示した例では、第１、第２の出力信号ＳＱ１、ＳＱ２が共にＬレベル（第１のレベル）である期間では、入力信号レベルは第１、第２のしきい値電圧で規定される電圧の範囲に入っていることが分かる。
【００７９】
また本実施形態の比較回路は上述したようにヒステリシス特性を有するから、入力信号がノイズを含む場合に、入力信号レベルがしきい値電圧に近い値となる際に出力信号レベルがＬレベルとＨレベルとの間を極短い期間に往復する現象を防ぐことができる。このようにすれば、比較回路を増幅回路のゲイン制御に使用する場合に、ノイズに起因する誤動作を防ぐことができる。
【００８０】
また、本実施形態の比較回路は正帰還を使わずにヒステリシス特性を持たせることができるから、帰還電流による前段の回路への影響を防ぐことができる。
【００８１】
さらに本実施形態の比較回路はヒステリシス幅を段階的に変化させることができるから、入力信号レベルやノイズレベル等に応じて最適なヒステリシス幅を設定することができる。
【００８２】
さらにしきい値電圧の設定を変えても、ヒステリシス幅は一定に保たれ、さらにヒステリシス幅の設定の刻み（ステップ）も一定に保たれる。その結果、入力信号レベルやノイズレベル等の条件に柔軟に対応できるレベル判定回路を実現することができる。
【００８３】
４．集積回路装置
図１１には、本実施形態の比較回路を含む集積回路装置の一例を示す。図１１の集積回路装置はＡ／Ｄ変換回路であって、増幅回路３１０、セレクター３２０、Ａ／Ｄ変換器３５０、判定回路３６０及び制御回路３７０を含む。増幅回路３１０は増幅器ＡＭ１、ＡＭ２、ＡＭ３を含み、差動の増幅器ＡＭ１は増幅器ＡＭ１１、ＡＭ１２を有する。なお増幅器の段数は任意であり、３〜４段以上であってもよい。
【００８４】
なお、本実施形態の集積回路装置は図１１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８５】
増幅器ＡＭ１１は、差動入力・差動出力の増幅器となっており、差動入力信号ＶＩＰ、ＶＩＮを差動増幅する。増幅器ＡＭ１２は、差動入力・シングルエンド出力の増幅器となっており、増幅器ＡＭ１１からの差動出力信号ＡＱ０Ｐ、ＡＱ０Ｎを受け、シングルエンドの信号ＡＱ１を出力する。増幅器ＡＭ１１、ＡＭ１２により初段の増幅器ＡＭ１（差動増幅器）が構成される。また後段の増幅器ＡＭ２、ＡＭ３は、シングルエンド入力・シングルエンド出力の反転増幅器となっており、信号ＡＱ２、ＡＱ３を出力する。なお増幅器ＡＭ２、ＡＭ３は、そのゲインＧ２、Ｇ３が可変に調整できるようになっている。
【００８６】
判定回路３６０は、本実施形態の比較回路２００ａ、２００ｂ、２００ｃを含む。これらの比較回路２００ａ、２００ｂ、２００ｃとして、図７に示す比較回路２００を用いることができる。比較回路２００ａ、２００ｂ、２００ｃは、増幅器ＡＭ１（ＡＭ１１、ＡＭ１２）、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３の電圧と、高電位側及び低電位側の判定電圧ＶＣＨ、ＶＣＬとを比較する。そして信号ＡＱ１、ＡＱ２、ＡＱ３の電圧が、ＶＣＨ〜ＶＣＬの判定電圧範囲内にあるか否かを判定する。そして、判定電圧範囲内ではない場合には、判定結果を示すエラー信号ＥＲ１、ＥＲ２、ＥＲ３（信号ＤＲＳ）をアクティブにする。例えば出力信号ＡＱ１、ＡＱ２、ＡＱ３が判定電圧範囲を超えていた場合には、各々、信号ＥＲ１、ＥＲ２、ＥＲ３をアクティブにする。
【００８７】
具体的には、例えば信号ＡＱ１の電圧が高電位側の判定電圧ＶＣＨより高い場合には、比較回路２００ａの出力信号ＳＱ１をＨレベル（アクティブ）にする。また、信号ＡＱ１の電圧が低電位側の判定電圧ＶＣＬより低い場合には、出力信号ＳＱ２をＨレベル（アクティブ）にする。そして、ＯＲゲートにより２つの出力信号ＳＱ１とＳＱ２との論理和（ＯＲ）をエラー信号ＥＲ１として出力する。
【００８８】
次に図１２、図１３を用いて集積回路装置（Ａ／Ｄ変換回路）の動作について説明する。図１２では増幅器ＡＭ１の出力信号ＡＱ１の電圧は、ＶＣＨ〜ＶＣＬの判定電圧範囲内になっている。従って、図１１の比較回路２００ａからのエラー信号ＥＲ１はＬレベル（非アクティブ）になる。同様に図１２では、増幅器ＡＭ２、ＡＭ３の出力信号ＡＱ２、ＡＱ３の電圧も、ＶＣＨ〜ＶＣＬの判定電圧範囲内になっている。従って、比較回路２００ｂ、２００ｃからのエラー信号ＥＲ２、ＥＲ３もＬレベル（非アクティブ）になる。
【００８９】
このように図１２では、信号ＥＲ１、ＥＲ２、ＥＲ３が全てＬレベルであるため、これを受けた制御回路３７０は、増幅器ＡＭ３の出力信号ＡＱ３の選択を指示する信号ＳＳＤをセレクター３２０に出力する。するとセレクター３２０は信号ＡＱ３を選択し、この信号ＡＱ３がセレクター出力信号ＳＬＱとしてＡ／Ｄ変換器３５０に入力されてＡ／Ｄ変換される。この信号ＡＱ３は、信号ＡＱ２、ＡＱ１に比べて振幅が大きく、その高電位側、低電位側のピーク電圧がＡ／Ｄ変換器３５０の基準電圧ＶＲＰ、ＶＲＮに近い。従って、Ａ／Ｄ変換器３５０の入力振幅ＶＡＴを大きくでき、ダイナミックレンジＤＲ＝ＶＡＴ／ＶＬＳＢを高くできる。
【００９０】
図１３では、増幅器ＡＭ１、ＡＭ２の出力信号ＡＱ１、ＡＱ２は、ＶＣＨ〜ＶＣＬの判定電圧範囲内の信号になっている。一方、増幅器ＡＭ３の出力信号ＡＱ３は、ＶＣＨ〜ＶＣＬの判定電圧範囲外の信号になっている。従って、この場合には比較回路２００ａ、２００ｂ、２００ｃからのエラー信号ＥＲ１、ＥＲ２、ＥＲ３は、各々、Ｌ、Ｌ、Ｈレベルになり、増幅器ＡＭ３の飽和が検知される。すると、これを受けた制御回路３７０は、増幅器ＡＭ２の出力信号ＡＱ２の選択を指示する信号ＳＳＤをセレクター３２０に出力する。するとセレクター３２０は信号ＡＱ２を選択し、この信号ＡＱ２がＡ／Ｄ変換器３５０に入力されてＡ／Ｄ変換される。この信号ＡＱ２は、信号ＡＱ１に比べて振幅が大きい。従って、Ａ／Ｄ変換器３５０の入力振幅を大きくでき、ダイナミックレンジを向上できる。また、出力が飽和してしまった増幅器ＡＭ３の出力信号ＡＱ３がＡ／Ｄ変換器３５０に入力されて誤ったＡ／Ｄ変換が行われてしまう事態を防止できる。
【００９１】
このように本実施形態の比較回路を含む集積回路装置（Ａ／Ｄ変換回路）によれば、ダイナミックレンジを向上させることができ、さらに増幅器の出力が飽和することによる誤動作を防止することができる。
【００９２】
５．電子機器
図１４に、集積回路装置（Ａ／Ｄ変換回路）を含む電子機器の一例を示す。図１４に示す電子機器は、センサーデバイス５００、アナログフロントエンド（ＡＦＥ）であるＡ／Ｄ変換回路５１０、処理部５３０及びインターフェース（Ｉ／Ｆ）５３２を含む。Ａ／Ｄ変換回路５１０は、本実施形態の比較回路を含む。
【００９３】
図１４の電子機器では、センサーデバイス５００（物理量トランスデューサー）が、各種の物理量（力、加速度、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。このセンサーデバイス５００はセンサー５０２と検出回路５０４を含む。なお検出回路５０４を含まない構成としてもよい。
【００９４】
Ａ／Ｄ変換回路５１０は、センサーデバイス５００からの検出信号を受け、検出信号のＡ／Ｄ変換を行って、デジタルデータを出力する。
【００９５】
処理部５３０は、Ａ／Ｄ変換回路５１０からのデジタルデータを受け、各種の処理を行う。Ｉ／Ｆ５３２は、例えばＵＳＢ、ＩＥＥＥ１３９４等の規格に準拠したデータ転送を、ＰＣ（パーソナルコンピューター）等の外部機器との間で行う。
【００９６】
図１４の電子機器によれば、煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどを内蔵した様々な電子機器を実現できる。さらに例えばセンサーデバイス５００の開発・試作等に使用される評価装置（評価ボード）などの電子機器を実現できる。
【００９７】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また比較回路、集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【００９８】
ＳＩＮ  入力信号、ＳＱ  出力信号、ＶＲ  基準電圧、ＳＶＴ  しきい値電圧制御信号、
ＳＢＰ  バイパススイッチ制御信号、ＳＥＬ  選択信号、
ＳＨＷ  ヒステリシス幅設定信号、ＶＳＳ  第１の電源のノード、
ＶＤＤ  第２の電源のノード、
１０  コンパレーター、２０  制御部、３０  電圧生成回路、３１  第１の抵抗回路、
３２  第２の抵抗回路、３３  第３の抵抗回路、３４  セレクター、
１１０  第１のコンパレーター、１２０  制御部、１３０  第１の電圧生成回路、
１３１  第１の抵抗回路、１３２  第２の抵抗回路、１３３  第３の抵抗回路、
１３４  第１のセレクター、２００、２００ａ〜２００ｃ  比較回路、
２１０  第２のコンパレーター、２３０  第２の電圧生成回路、
２３１  第４の抵抗回路、２３２  第５の抵抗回路、２３３  第６の抵抗回路、
２３４  第２のセレクター、３１０  増幅回路、３２０  セレクター、
３５０  Ａ／Ｄ変換器、３６０  判定回路、３７０  制御回路、
５００  センサーデバイス、５０２  センサー、５０４  検出回路、
５１０  Ａ／Ｄ変換器、５３０  処理部、５３２  インターフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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