(57)【要約】【課題】ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタにおいて共通のゲート絶縁膜構造及びゲート電極材料を用いながら、各々のトランジスタのしきい値電圧を適正な値へ設定し、且つゲート絶縁膜における酸素欠損に伴う移動度の低下を抑制する。【解決手段】メタルゲート電極及び高誘電率ゲート絶縁膜を用いた半導体装置の製造方法であって、ｎ型半導体領域２００及びｐ型半導体領域３００上にそれぞれ、シリコン酸化物からなる第１のゲート絶縁膜、Ｌａ，Ａｌ，Ｏを含む第２のゲート絶縁膜、Ｈｆを含む第３のゲート絶縁膜を積層し、その上に金属膜からなるゲート電極を形成し、次いでｐ型半導体領域３００上の、第１のゲート絶縁膜，第２のゲート絶縁膜，第３のゲート絶縁膜，及びゲート電極の積層構造を、水素拡散防止膜３５０で被覆した後、水素雰囲気で熱処理を施す。【選択図】      図４
2010171137.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体領域及びｐ型半導体領域上にそれぞれ、半導体領域側から順にシリコン酸化物からなる第１のゲート絶縁膜、Ｌａ，Ａｌ，Ｏを含む第２のゲート絶縁膜、及びＨｆを含む第３のゲート絶縁膜が積層された構造を形成する工程と、
前記第３のゲート絶縁膜上に、該第３のゲート絶縁膜に接する金属膜を有するゲート電極を形成する工程と、
前記ｐ型半導体領域上の、前記第１のゲート絶縁膜，前記第２のゲート絶縁膜，前記第３のゲート絶縁膜，及び前記ゲート電極の積層構造を、水素拡散防止膜で被覆する工程と、
前記水素拡散防止膜で被覆する工程を行った後に、水素雰囲気で熱処理を施す工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のゲート絶縁膜を構成するＬａ及びＡｌの原子比Ｌａ／（Ｌａ＋Ａｌ）が、２０％以上８３％以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記水素拡散防止膜は、シリコン酸化膜，シリコン窒化膜，ＢＰＳＧ膜，アルミニウム酸化膜，及びアルミニウム窒化膜の何れかで形成されることを特徴とする１又は２に記載の半導体装置の製造方法。
【請求項４】
前記水素雰囲気での熱処理は、水素濃度１０％以上で行われることを特徴とする請求項１から３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
ｎ型半導体領域及びｐ型半導体領域上にそれぞれ形成された、シリコン酸化物からなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された、Ｌａ，Ａｌ，Ｏを含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された、Ｈｆを含む第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された金属膜からなるゲート電極と、
を具備し、
前記ｎ型半導体領域上に形成された第１，第２，第３のゲート絶縁膜中に含まれるトータルの水素量が、前記ｐ型半導体領域上に形成された第１，第２，第３のゲート絶縁膜中に含まれるトータルの水素量よりも多いことを特徴とする半導体装置。
【請求項６】
前記ｎ型半導体領域上に形成された第１，第２，第３のゲート絶縁膜中に含まれる水素量が１×１０20（atoms/cc）以上であることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極及び高誘電率ゲート絶縁膜を用いた半導体装置において、熱処理プロセスの改良をはかった半導体装置の製造方法及びこの方法を用いて作製された半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高性能化のために、ゲート絶縁膜としてＳｉＯ2 よりも高い誘電率を有する High-k 膜を用い、ゲート電極としてメタルゲート電極材料を用いることが検討されている。メタルゲート電極材料を選択するにあたっての前提は、消費電力を抑えるために、ｎ型，ｐ型の双方のＭＯＳトランジスタにおいて適正なしきい値電圧を与える仕事関数をゲート絶縁膜との界面で示すことである。具体的には、ｎ型ＭＯＳトランジスタにおいては、シリコンの伝導帯端のエネルギーに近い４．１ｅＶ程度、さらにｐ型ＭＯＳトランジスタにおいては同じく価電子帯端のエネルギーに近い５．２ｅＶ程度の仕事関数を持つことが望ましい。
【０００３】
しかし、ｎ型，ｐ型のＭＯＳトランジスタにおいてそれぞれ異なる金属材料をゲート電極として用いる場合は、製造プロセスが極めて煩雑化すると共に製造コストの増大を招く。加えて、ｎ型ＭＯＳトランジスタ向け、ｐ型ＭＯＳトランジスタ向けの各々のメタルゲート電極において、ソース・ドレイン領域の活性化熱処理等のＬＳＩ製造プロセスに耐性があり、かつ前記のような仕事関数を示す金属材料を見出せていない。より具体的には、ｎ型ＭＯＳトランジスタ用ゲート電極材料では仕事関数が理想値よりも増加し、ｐ型ＭＯＳトランジスタ用ゲート電極材料では逆に仕事関数が理想値よりも低下してしまい、各々のトランジスタにおいてしきい値電圧が高くなってしまう傾向がある。
【０００４】
これらの問題の対策として、Ｓｉ基板上の酸化ハフニウム膜からなるゲート絶縁膜上にプラチナ膜を堆積し、プラチナ膜の還元触媒効果を利用してｎ型ＭＯＳトランジスタ側のゲート絶縁膜のみを選択的に還元することにより、ｎ型ＭＯＳトランジスタのゲート電極の仕事関数を変動させ、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタのしきい値電圧を調整する方法が提案されている（例えば、特許文献１参照）。
【０００５】
しかし、この方法は、水素アニールによる酸化ハフニウムの還元作用により生成した酸素欠損を利用するものであるため、酸化ハフニウム中に酸素欠損が生じ、チャネル近傍に酸素欠損が存在することから、キャリア移動度の低下を招くことが懸念される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１２８４１６号公報
【非特許文献】
【０００７】
【非特許文献１】CRC Handbook of Chemistry and Physics 78th edition
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタにおいて共通のゲート絶縁膜構造及びゲート電極材料を用いながら、各々のトランジスタのしきい値電圧を適正な値へ設定することができ、且つゲート絶縁膜における酸素欠損に伴う移動度の低下を抑制できる半導体装置の製造方法及びこの方法を用いて作製された半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち、本発明の一態様に係わる半導体装置の製造方法は、ｎ型半導体領域及びｐ型半導体領域上にそれぞれ、半導体領域側から順にシリコン酸化物からなる第１のゲート絶縁膜、Ｌａ，Ａｌ，Ｏを含む第２のゲート絶縁膜、及びＨｆを含む第３のゲート絶縁膜が積層された構造を形成する工程と、前記第３のゲート絶縁膜上に、該第３のゲート絶縁膜に接する金属膜を有するゲート電極を形成する工程と、前記ｐ型半導体領域上の、前記第１のゲート絶縁膜，前記第２のゲート絶縁膜，前記第３のゲート絶縁膜，及び前記ゲート電極の積層構造を、水素拡散防止膜で被覆する工程と、前記水素拡散防止膜で被覆する工程を行った後に、水素雰囲気で熱処理を施す工程と、を有することを特徴とする。
【００１１】
また、本発明の別の一態様に係わる半導体装置は、ｎ型半導体領域及びｐ型半導体領域上にそれぞれ形成された、シリコン酸化物からなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された、Ｌａ，Ａｌ，Ｏを含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された、Ｈｆを含む第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された金属膜からなるゲート電極と、を具備し、前記ｎ型半導体領域上に形成された第１，第２，第３のゲート絶縁膜中に含まれるトータルの水素量が、前記ｐ型半導体領域上に形成された第１，第２，第３のゲート絶縁膜中に含まれるトータルの水素量よりも多いことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタにおいて共通のゲート絶縁膜構造及びゲート電極材料を用いながら、各々のトランジスタのしきい値電圧を適正な値へ設定することができる。しかも、ゲート絶縁膜における酸素欠損を少なくすることができるため、酸素欠損に伴う移動度の低下を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】ウェハ面内における原子比Ｌａ／（Ｌａ＋Ａｌ）の変化を示す特性図。
【図２】熱処理時の各水素濃度におけるＶｆｂの原子比Ｌａ／（Ｌａ＋Ａｌ）依存性を示す特性図。
【図３】第１の実施形態に係わる半導体装置の素子構造を示す断面図。
【図４】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】第２の実施形態に係わる半導体装置の素子構造を示す断面図。
【図７】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】第３の実施形態に係わる半導体装置の素子構造を示す斜視図。
【発明を実施するための形態】
【００１４】
まず、実施形態を説明する前に、本発明の概要及び原理を、図１及び図２を参照して説明する。
【００１５】
本発明では、前記課題を克服するために、ｐ型ＭＯＳトランジスタのゲート絶縁膜中へ選択的に高濃度の水素を熱処理雰囲気から導入することにより、ｎ型，ｐ型の各ＭＯＳトランジスタのゲート絶縁膜及びメタルゲート電極構造を同一にしつつ、両トランジスタに対して適性なしきい値電圧を与える製造方法及び装置を提供する。なお、ここで云うＭＯＳとは、ゲート絶縁膜にシリコン酸化膜以外の絶縁膜を用いたいわゆるＭＩＳ構造も含むものとする。
【００１６】
まず、水素雰囲気の熱処理を施すことによりしきい値電圧を制御できることを示す実験結果について説明する。
【００１７】
５ｎｍの熱酸化膜（ＳｉＯ2 ）を形成させてある３インチのＳｉウェハ上にＰＬＤ（Pulsed laser deposition）法によって、Ｌａ2Ｏ3 とＡｌ2Ｏ3 のターゲットを用いて、ウェハ面上でＬａとＡｌの組成比を変化させながらＬａ，Ａｌ，Ｏからなる絶縁膜を形成させた。ＡＥＳ（Auger Electron Spectroscopy）により分析して得られた原子比（Ｌａ／（Ｌａ＋Ａｌ））のウェハ面位置依存性を、図１に示す。
【００１８】
図１に示されるように、原子比Ｌａ／（Ｌａ＋Ａｌ）はウェハ端から端までほぼ１００％〜０％まで変化していることが分かる。さらに、このＬａ，Ａｌ，Ｏからなる絶縁膜上に同じくＰＬＤ法によりＨｆＯ2 をウェハ全面に堆積させ、その後にゲート電極としてＰｔを電子蒸着法により堆積させＭＯＳキャパシターを作製した。その後、Ｈ2／Ｎ2 ＝３％及び１０％の雰囲気で熱処理を実施した。
【００１９】
ここで、（特許文献１）と異なる構成は、ＨｆＯ2 とＳｉＯ2 の間にＬａ，Ａｌ，Ｏからなる絶縁膜が形成されている点である。Ｌａ2Ｏ3 及びＡｌ2Ｏ3 の標準生成エンタルピー（ΔＨo）はそれぞれ、-1793.7 kJ/mol，-1675.7 kJ/mol であるのに対してＨｆＯ2 のそれは -1144.7kJ/mol であることから、Ｌａ，Ａｌ，Ｏからなる絶縁膜はＨｆＯ2 よりも熱的安定であり、酸素欠損を生成し難い（例えば、非特許文献１参照）。これは、（特許文献１）の構成と比べると、チャネルに近い位置に酸素欠損を生成し難いＬａ，Ａｌ，Ｏからなる絶縁膜を配した本発明の構造の方が（特許文献１）よりも望ましいことを示している。
【００２０】
図２には、前記のようにＨ2／Ｎ2 ＝３％及び１０％での熱処理を実施したウェハの面上の端から端まで連続的に存在するキャパシターを測定したＣ−Ｖカーブから抽出したフラットバンド電圧（Ｖｆｂ）、及び実効仕事関数（Φeff）のＬａ／（Ｌａ＋Ａｌ）依存性プロットを載せる。
【００２１】
図２に示されるように、Ｈ2／Ｎ2 ＝３％で熱処理を施した場合、Ｖｆｂは、Ｌａ／（Ｌａ＋Ａｌ）が０〜２０％程度の領域では急激に減少し、２０％〜８３％ではほぼ一定の値となり、８３％を越えるとまた増加する傾向が観測される。０〜２０％程度の領域における急激な減少は、ＳｉＯ2 とＬａ，Ａｌ，Ｏからなる絶縁膜との間に存在するＬａに起因したダイポールがＬａ濃度の増加に伴ってその密度が増加するためと考えられる。また、８３％を越えるとＶｆｂシフトが増加する要因は、Ｌａ濃度が高くなり、且つＡｌ濃度が低くなった結果、Ｌａ2Ｏ3 が特徴的に持つ、高い吸湿性に起因した現象であると考えられる。例えば、絶縁膜が吸湿した結果、負の電荷が発生して、Ｖｆｂの増加をもたらすことなどが考えられる。
【００２２】
一方、Ｈ2／Ｎ2 ＝１０％で熱処理を施した場合は、Ｌａ／（Ｌａ＋Ａｌ）の増加に伴うＶｆｂ値の減少は極めて小さい。この実験結果から、同じＬａ／（Ｌａ＋Ａｌ）比を持つ膜を用いても、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴ各々に対して異なる水素濃度で熱処理を施すことにより、大きく異なるＶｆｂ値を与えることが可能である。例えば、ｐ−ＭＯＳＦＥＴに対する熱処理の水素濃度を高く（Ｈ2／Ｎ2 ＝１０％）、ｎ−ＭＯＳＦＥＴに対する熱処理の水素濃度を低く（Ｈ2／Ｎ2 ＝３％）することにより、ｐ−ＭＯＳＦＥＴのＶｆｂ値を低くさせることなく、ｎ−ＭＯＳＦＥＴのＶｆｂ値のみを低くさせることができる。これは、同一構成のｐ−ＭＯＳＦＥＴ及びｎ−ＭＯＳＦＥＴにそれぞれ適したしきい値を実現するのに有効である。
【００２３】
また、二次イオン質量分析（ＳＩＭＳ）の結果、Ｈ2／Ｎ2 ＝１０％で熱処理を施した場合は、絶縁膜中の水素濃度は１×１０20（atoms/cc）以上であることが分かっている。さらに、Ｈ2／Ｎ2 ＝３％で熱処理を施した場合は、水素濃度は５×１０19（atoms/cc）であったが、Ｈ2／Ｎ2 ＝３％に限らず、１０％に満たない水素濃度条件で熱処理を施した場合は、Ｌａ／（Ｌａ＋Ａｌ）の増加に伴いＶｆｂ値は大きく減少した。これらのことから、Ｌａ／（Ｌａ＋Ａｌ）の増加に伴うＶｆｂ値の減少を抑制するには、水素濃度は１×１０20（atoms/cc）以上であることが必要である。
【００２４】
また、Ｈ2／Ｎ2 ＝３％の場合と水素雰囲気熱処理を施さない場合とでは、ＶｆｂのＬａ／（Ｌａ＋Ａｌ）に対する挙動に有意な違いは無かった。さらに、Ｈ2／Ｎ2 ＝３％の場合でもＳｉＯ2 層が下層に無い場合には、図２に示したようなＶｆｂ差は生まれなかった。これらのことから、大きなＶｆｂ差をもたらすには、少なくともＳｉＯ2 を含む層がＬａ，Ａｌ，Ｏからなる層の下に形成されていることが重要である。
【００２５】
以下では、本発明の詳細を図示の実施形態によって説明する。なお、以下の説明はこの発明における最良の形態の例であって特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。
【００２６】
（第１の実施形態）
図３は、本発明の第１の実施形態に係わる半導体装置（ＣＭＯＳトランジスタ）の素子構造を示す断面図である。
【００２７】
Ｓｉ基板１００上に、ＳｉＯ2 からなる素子分離絶縁膜１０１によって分離されるように、ｎ型ウェル（ｎ型半導体領域）２００及びｐ型ウェル（ｐ型半導体領域）３００が形成されている。なお、基板１００としては、ＳＯＩ（Silicon On Insulator）構造の基板を用いてもよい。ｎ型ウェル２００上にはｐ型ＭＯＳトランジスタ、ｐ型ウェル３００上にはｎ型ＭＯＳトランジスタが形成されている。
【００２８】
ｐ型ＭＯＳトランジスタにおいては、ｎ型ウェル２００上のゲート絶縁膜として、基板１００側からＳｉＯ2 を含む層／Ｌａ，Ａｌ，Ｏから成る層／ＨｆＯ2 からなる層の３層が形成されている。即ち、ｎ型ウェル２００上に、ＳｉＯ2 を含む第１のゲート絶縁膜２１１、Ｌａ，Ａｌ，Ｏから成る第２のゲート絶縁膜２１２、及びＨｆＯ2 からなる第３のゲート絶縁膜２１３が積層形成されている。第３のゲート絶縁膜２１３の上には、Ｐｔからなるゲート電極２２０が形成されている。そして、各ゲート絶縁膜２１１，２１２，２１３及びゲート電極２２０からなるゲート部の側面には、ＳｉＮからなる側壁絶縁膜２４０が形成されている。さらに、ゲート部の両側には、ｎ型ウェル２００の表面にソース／ドレイン及びエクステンション層となるｐ型拡散層２３０が形成されている。
【００２９】
ｎ型ＭＯＳトランジスタにおいては、ｐ型ＭＯＳトランジスタと同様に、ｐ型ウェル３００上のゲート絶縁膜として、基板１００側からＳｉＯ2 を含む第１のゲート絶縁膜３１１、Ｌａ，Ａｌ，Ｏから成る第２のゲート絶縁膜３１２、及びＨｆＯ2 からなる第３のゲート絶縁膜３１３が積層形成されている。さらに、第３のゲート絶縁膜３１３上にはゲート電極３２０が形成され、各ゲート絶縁膜３１１，３１２，３１３及びゲート電極３２０からなるゲート部の側面には側壁絶縁膜３４０が形成されている。そして、ゲート部の両側には、ｐ型ウェル３００の表面にソース・ドレイン及びエクステンション層となるｎ型拡散層３３０が形成されている。
【００３０】
ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタが形成された基板上には、ゲート部間を埋め込むように層間絶縁膜１０２が形成され、基板表面が平坦化されている。なお、ゲート電極側の最上層である第３のゲート絶縁膜２１３，３１３はＨｆシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等であってもかまわない。ゲート電極２２０，３２０やゲート側壁絶縁膜２４０，３４０の構成はこれに限ったものではなく、デバイス用途に応じてその材料を自由に選択できる。また、ゲート絶縁膜２１１，２１２，３１２，３１３は非晶質、多結晶、単結晶のいかなる形態をとっても良い。
【００３１】
本実施形態においては、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタにおける第２のゲート絶縁膜２１２，３１２の組成比（Ｌａ／（Ｌａ＋Ａｌ））は、上述したように２０％〜８３％の値であることが望ましい。また、積層されたゲート絶縁膜中に含まれる水素量は、水素熱処理条件に違いに応じてｐ型ＭＯＳトランジスタ中の方がｎ型ＭＯＳトランジスタ中よりも多いことがＣＭＯＳトランジスタとしての本実施形態の構造的特徴である。
【００３２】
本実施形態による上記構造によれば、ｎ型ＭＯＳトランジスタの実効仕事関数は４．１ｅＶ、ｐ型ＭＯＳトランジスタ実効仕事関数は４．９ｅＶを示すことから、ｎ型ＭＯＳトランジスタ，ｐ型ＭＯＳトランジスタに共通のゲート電極及びゲート絶縁膜を用いながら、ｎ型ＭＯＳトランジスタ，ｐ型ＭＯＳトランジスタ共に低しきい値電圧にて動作させることができる。
【００３３】
次に、本実施形態の半導体装置の製造方法について、図４及び図５を参照して説明する。本実施形態の半導体装置の製造方法は、トランジスタ製造にいわゆるダミーゲートを利用するリプレースメントゲートプロセスを用いる。なお、この製造方法は、ゲート電極にＰｔを使用した場合を例にとって説明する。
【００３４】
まず、図４（ａ）に示すように、Ｓｉ基板１００に、ＳＴＩ構造の素子分離絶縁膜１０１によって分離されたｎ型ウェル２００及びｐ型ウェル３００を形成する。続いて、ｎ型ウェル２００及びｐ型ウェル３００にそれぞれダミーゲート（図示せず）を形成し、このダミーゲートをマスクとして、ｎ型ウェル２００にｐ型不純物を注入してｐ型エクステンション層２３１を形成し、ｐ型ウェル３００にｎ型不純物を注入してｎ型エクステンション層３３１を形成する。その後、上記ダミーゲートの側部にゲート側壁絶縁膜２４０，３４０を形成する。そして、ダミーゲート及びゲート側壁絶縁膜２４０，３４０をマスクとしてｎ型ウェル２００にｐ型不純物を注入してｐ型ソース・ドレイン領域２３２を形成し、ｐ型ウェル３００にｎ型不純物を注入してｎ型ソース・ドレイン領域３３２を形成する。続いて、層間絶縁膜１０２を堆積し、この層間絶縁膜１０２を平坦化する。その後、上記ダミーゲートを除去することにより図４（ａ）に示す構造を得る。
【００３５】
図４（ａ）から分かるように、ダミーゲートが除去された箇所に形成されるのが、ダミーゲート溝である。なお、拡散層上にサリサイド層が形成されていてもよい。なお、ダミーゲートとしては、Ｓｉなどの材料を用いる。このとき、ダミーゲート除去には、アルカリ溶液によるウェットエッチングなどの手法を用いる。
【００３６】
次に、図４（ｂ）に示すように、ゲート絶縁膜１０５を堆積する。ここでのゲート絶縁膜１０５は前記のように３層からなる。まず、熱酸化膜（ＳｉＯ2 層）を０．３ｎｍ形成した。その後、ＡＬＤ（Atomic layer deposition）法によりＬａ，Ａｌ，Ｏから成る層を１ｎｍ堆積させた。さらに、同様にＡＬＤ法によりＨｆＯ2 層を２ｎｍ堆積させた。堆積法は、ダミーゲートが除去された後の溝の底面及び側面に沿って絶縁膜を形成することが可能であれば良く、ＣＶＤ（Chemical vapor deposition）法などでもかまわない。なお、熱酸化膜はゲート溝の側面には形成されないので、ゲート溝の側面の絶縁膜は、Ｌａ，Ａｌ，Ｏから成る層とＨｆＯ2 層の２層となる。
【００３７】
ここで、本実施形態の仕事関数の変調作用を最も効率的に発揮させるためには、Ｌａ，Ａｌ，Ｏから成る層は、上述したように原子比Ｌａ／（Ｌａ＋Ａｌ）で２０％〜８３％の組成比を持つことが望ましい。
【００３８】
なお、ゲート絶縁膜１０５は、上記した３層構造であれば良く、その形成方法は何ら限定されない。上記例では、第１，第２，第３のゲート絶縁膜を順に積層したが、これらの形成順序は何ら限定されるものではなく、例えば第２及び第３のゲート絶縁膜を積層した後に、熱処理により第１のゲート絶縁膜を形成することも可能である。
【００３９】
次に、図４（ｃ）に示すように、ゲート絶縁膜１０５上にゲート電極材料膜（金属膜）１０６を堆積する。ここでは、スパッタ法によりＰｔ膜を１００ｎｍ堆積した。ここで、ゲート電極材料はＰｔに限らず、Ｗ，Ｒｕ，Ｔａ，ＴｉＮ，ＴａＣ，ＷＳｉ，ＮｉＳｉ，ＨｆＣＮ，Ｍｏ，ＭｏＮ，ＴａＮなどの材料を用いても良い。
【００４０】
また、ゲート電極は必ずしも金属膜の単層に限るものではなく、上記の何れかの金属膜の上にポリＳｉ膜を積層した構造であっても良い。さらに、金属膜の上にポリＳｉ膜とＮｉＳｉ膜を積層した構造であっても良い。また、金属膜とポリＳｉとの間にバリアメタルとしてＴｉＮを設けた構造であっても良い。即ち、ゲート絶縁膜１０５に接する部分が金属膜であればよい。
【００４１】
次に、通常のＣＭＰ（Chemical mechanical polishing）プロセスによってデバイス構造を平坦化することにより、ｐ型ＭＯＳ用のゲート電極２２０及びｎ型ＭＯＳ用のゲート電極３２０を形成し、図５（ｄ）に示す構造を得る。また、ゲート絶縁膜１０５は、ｐＭＯＳ用のゲート絶縁膜２１０とｎＭＯＳ用のゲート絶縁膜３１０に分離される。
【００４２】
次に、図５（ｅ）に示すように、ｐ型ウェル３００の上部にのみ水素拡散防止膜３５０を設けた。水素拡散防止膜３５０は、次の水素雰囲気での熱処理工程にて、ｎ型ＭＯＳトランジスタのゲート絶縁膜中への水素供給を避けるために配置する。ここでは、水素拡散防止膜３５０として厚さ５０ｎｍのシリコン窒化膜を用いたが、これ以外にシリコン酸化膜，ＢＰＳＧ（Boro-phospho silicate glass）膜，アルミニウム酸化膜，及びアルミニウム窒化膜を用いることも可能である。
【００４３】
引き続き、水素雰囲気の熱処理を行う。このときの雰囲気ガスは、機能的には水素１００％、水素ラジカル雰囲気などが最も相応しいが、プロセス管理の利便性を考慮すればＮ2＋Ｈ2 ガスが最も好ましい。さらに、最大の仕事関数変化を得るためには水素１０％以上の濃度での熱処理が必要である。
【００４４】
この熱処理により、ｐ型ＭＯＳトランジスタではゲート絶縁膜２１０中に水素が十分に拡散することになるが、ｎ型ＭＯＳトランジスタではゲート絶縁膜３１０中に水素が殆ど拡散されない。このため、ゲート絶縁膜２１０，３１０を異なる水素濃度で熱処理することが可能となる。
【００４５】
また、ここでは、熱処理温度は４００℃以上６００℃以下の温度範囲で行うことが好ましい。４００℃より低い温度では、大きな仕事関数の低下が確認できなかった。６００℃より高い熱処理温度では、仕事関数変調作用は効率的に行われると予測されるが、ｐ型エクステンション層２３１及びｎ型エクステンション層３３１の不純物プロファイルが変化してしまうため、不適である。またこのときの熱処理時間は、ｐ型ＭＯＳトランジスタのゲート絶縁膜に水素を十分いきわたらせる目的から、３０分以上の時間をかけて行うことが望ましい。
【００４６】
最後に、水素拡散防止膜３５０として配したシリコン窒化膜をリソグラフィー技術とリン酸を用いたウェットエッチングにより取り除くことにより、前記図３に示す構造が得られる。なお、水素拡散防止膜３５０として、例えばアルミニウム酸化膜を用いた場合には、リン酸：８０％＋硝酸：５％＋酢酸：５％＋Ｈ２Ｏ：１０％の混酸を用いたウェットエッチングにより取り除く。このように水素拡散防止膜３５０の除去には、水素拡散防止膜３５０の膜種に応じた方法を用いればよい。
【００４７】
このように本実施形態によれば、ｐ型ウェル３００上の第１のゲート絶縁膜３１１、第２のゲート絶縁膜３１２、第３のゲート絶縁膜３１３、及びゲート電極３２０の積層構造を水素拡散防止膜３５０で被覆した状態で熱処理を施すことにより、ｎ型ＭＯＳトランジスタのゲート絶縁膜３１１，３１２，３１３中への水素供給を抑制することができる。
【００４８】
このため、ｐ型ＭＯＳトランジスタのＶｆｂを変えることなく、ｎ型ＭＯＳトランジスタのＶｆｂを低めることができる。逆に言えば、ｎ型ＭＯＳトランジスタのＶｆｂを変えることなく、ｐ型ＭＯＳトランジスタのＶｆｂを高めることができる。これにより、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタにおいて共通のゲート絶縁膜構造及びゲート電極材料を用いながら、各々のトランジスタのしきい値電圧を適正な値へ設定することができる。また、第２のゲート絶縁膜２１２，３１２として用いたＬａ，Ａｌ，Ｏからなる膜はＨｆＯ2 よりも熱的安定であり、酸素欠損を生成し難いため、チャネル近傍における酸素欠損の発生を抑制することができ、キャリア移動度の低下を抑制することができる利点もある。
【００４９】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる半導体装置（ＣＭＯＳトランジスタ）の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５０】
本実施形態が先に説明した第２の実施形態と異なる点は、ゲート絶縁膜を、ゲート側部に形成することなく、ゲート底部のみに形成したことにある。即ち、ｎ型ウェル２００とゲート電極２２０との間には第１の実施形態と同様に、ＳｉＯ2 を含む第１のゲート絶縁膜２１１、Ｌａ，Ａｌ，Ｏから成る第２のゲート絶縁膜２１２、及びＨｆＯ2 からなる第３のゲート絶縁膜２１３が積層形成されている。さらに、ｐ型ウェル３００とゲート電極３２０との間には第１の実施形態と同様に、ＳｉＯ2 を含む第１のゲート絶縁膜３１１、Ｌａ，Ａｌ，Ｏから成る第２のゲート絶縁膜３１２、及びＨｆＯ2 からなる第３のゲート絶縁膜３１３が積層形成されている。
【００５１】
そして、ゲート電極２２０の側面は、ゲート絶縁膜２１２，２１３を介することなく側壁絶縁膜２４０に直接接している。同様に、ゲート電極３２０の側面は、ゲート絶縁膜３１２，３１３を介することなく側壁絶縁膜３４０に直接接している。
【００５２】
本実施形態の半導体装置は、従来のシリコンゲート同様のセルフアラインプロセスを用いて作製されたＣＭＯＳデバイスである。セルフアラインプロセスでは、ゲート電極のドライエッチング加工、さらにその後の１０００℃以上の高温熱処理工程を要することから、ゲート電極には１０００℃以上の高温熱処理工程を経ても劣化しない性質を持つ金属を用いる。
【００５３】
次に、本実施形態の半導体装置の製造方法について、図７を参照して説明する。
【００５４】
まず、図７（ａ）に示すように、Ｓｉ基板１００に、ＳＴＩ構造の素子分離絶縁膜１０１によって分離されたｎ型ウェル２００及びｐ型ウェル３００を形成する。続いて、ｎ型ウェル２００，ｐ型ウェル３００，及び素子分離絶縁膜１０１上に、前記した３層構造のゲート絶縁膜１０５を形成し、更にその上にゲート電極材料膜１０６を５０ｎｍ堆積する。ここでの、ゲート絶縁膜材料は第１の実施形態と同じである。
【００５５】
次に、図７（ｂ）に示すように、ｎ型ウェル２００上及びｐ型ウェル３００上のゲート電極材料膜１０６及びゲート絶縁膜１０５をパターニングすることにより、ｐＭＯＳトランジスタのゲート電極２２０と、ｎＭＯＳトランジスタのゲート電極３２０を形成する。ここでは、酸素ＲＩＥ（Reactive Ion Etching）によりパターニングし、ゲート電極を形成した。引き続き、ゲート電極２２０，３２０でマスクされていない部分のゲート絶縁膜１０５を、ウェットエッチング等を用いて除去することにより、ｐＭＯＳトランジスタのゲート絶縁膜２１０とｎＭＯＳトランジスタのゲート絶縁膜３１０を形成する。
【００５６】
続いて、ｎ型ウェル２００にゲート電極２２０をマスクとして自己整合的にｐ型不純物を注入してｐ型エクステンション層２３１を形成する。その後、ｐ型ウェル３００にゲート電極３２０をマスクとして自己整合的にｎ型不純物を注入してｎ型エクステンション層３３１を形成する。
【００５７】
次に、図７（ｃ）に示すように、ゲート電極２２０，３２０の側部に絶縁材で形成されたゲート側壁絶縁膜２４０，３４０を形成する。その後、ゲート電極２２０，３２０及びゲート側壁絶縁膜２４０，３４０をマスクとして、ｎ型ウェル２００及びｐ型ウェル３００に別々にイオン注入することにより、ｐ型ソース・ドレイン領域２３２及びｎ型ソース・ドレイン領域３３２を形成する。続いて、基板の全面に層間絶縁膜１０２を堆積し、平坦化のための研磨（例えば、ＣＭＰ）を行う。
【００５８】
引き続き、第１の実施形態と同様に、ｎ型ＭＯＳトランジスタの上部領域にのみ、水素拡散防止膜３５０を堆積した。水素拡散防止膜３５０は、次の水素雰囲気での熱処理工程にて、ｎ型ＭＯＳトランジスタのゲート絶縁膜３１０中への水素供給を避けるために配置する。ここでは、水素拡散防止膜３５０としてシリコン窒化膜を用いた。引き続き、水素雰囲気の熱処理を行う。このときの望ましい雰囲気ガス、条件は第１の実施形態に示したものと同じである。また、本実施形態の効果を得るという観点からは、ゲート電極の加工前に水素雰囲気熱処理工程を行ってもかまわない。
【００５９】
この熱処理により、ｐ型ＭＯＳトランジスタではゲート絶縁膜２１０中に水素が十分に拡散することになるが、ｎ型ＭＯＳトランジスタではゲート絶縁膜３１０中に水素が殆ど拡散されない。このため、ゲート絶縁膜２１０，３１０を異なる水素濃度で熱処理することが可能となる。従って、第１の実施形態と同様の効果が得られる。
【００６０】
（第３の実施形態）
図８は、本発明の第３実施形態に係わる半導体装置（ＣＭＯＳトランジスタ）の素子構造を示す斜視図である。本実施形態は、ｐ型及びｎ型の半導体領域を基板表面から突出させた、いわゆるＦｉｎＦＥＴに適用した例である。
【００６１】
Ｓｉ基板（半導体基板）８０上にＳｉＯ2 等の埋め込み絶縁膜８１が形成され、この絶縁膜上に、Ｆｉｎ状のｐ型Ｓｉ層８２とＦｉｎ状のｎ型Ｓｉ層８３が平行に形成されている。ｎ型，ｐ型Ｓｉ層８２，８３の上面及び側面の一部には、第１、２の実施形態と同様に３層からなるゲート絶縁膜８４，８５が形成されている。そして、各ゲート絶縁膜８４，８５を覆うように、Ｐｔからなる共通のゲート電極８６が形成されている。また、ゲート電極８６の側面には、ゲート側壁絶縁膜８７が形成されている。さらに、図には示さないが、ｐ型Ｓｉ層８２及びｎ型Ｓｉ層８３にはそれぞれ、ソース・ドレイン領域が形成されている。
【００６２】
このような構成であっても、ｎ型ＭＯＳトランジスタ領域上に水素拡散防止膜等を被覆した状態で水素雰囲気中での熱処理を施すことにより、水素雰囲気熱処理条件をｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタで変えることができる。これにより、同じゲート電極材料を用いながら、ｎ型ＭＯＳトランジスタ，ｐ型ＭＯＳトランジスタ共に適性なしきい値電圧にて動作させることができ、先の第１の実施形態と同様の効果が得られる。
【００６３】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【符号の説明】
【００６４】
１００…Ｓｉ基板
１０１…素子分離絶縁膜
１０２…層間絶縁膜
１０５…３層構造ゲート絶縁膜
１０６…ゲート電極材料膜
２００…ｎ型ウェル（ｎ型半導体領域）
２１０…ｐＭＯＳ用ゲート絶縁膜
２１１，３１１…第１のゲート絶縁膜
２１２，３１２…第２のゲート絶縁膜
２１３，３１３…第３のゲート絶縁膜
２２０…ｐＭＯＳ用ゲート電極
２３０…ｐ型拡散層
２３１…ｐ型エクステンション層
２３２…ｐ型ソース・ドレイン領域
２４０…ｐＭＯＳ用側壁絶縁膜
３００…ｐ型ウェル（ｐ型半導体領域）
３１０…ｎＭＯＳ用ゲート絶縁膜
３２０…ｎＭＯＳ用ゲート電極
３３０…ｎ型拡散層
３４０…ｎＭＯＳ用側壁絶縁膜
３３１…ｎ型エクステンション層
３３２…ｎ型ソース・ドレイン領域
３５０…水素拡散防止膜
【図１】
2010171137.tif 000003
【図２】
2010171137.tif 000004
【図３】
2010171137.tif 000005
【図４】
2010171137.tif 000006
【図５】
2010171137.tif 000007
【図６】
2010171137.tif 000008
【図７】
2010171137.tif 000009
【図８】
2010171137.tif 000010