(57)【要約】【課題】おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたＳｉＧｅの層を含んでなるウェーハを製造する方法。【解決手段】本方法は、次の順序で工程：前記シリコン単結晶基板のおもて面及び裏面を同時に研磨する工程；応力補償層を前記シリコン単結晶基板の裏面上に堆積させる工程；前記シリコン単結晶基板のおもて面を研磨する工程；前記裏面上に堆積された応力補償層を有する前記シリコン単結晶基板を洗浄する工程；及びＳｉＧｅの完全に又は部分的に緩和された層を前記シリコン単結晶基板の前記おもて面上に堆積させる工程を含んでなる。【選択図】図２
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【特許請求の範囲】
【請求項１】
おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたＳｉＧｅの層を含んでなるウェーハを製造する方法であって、前記方法が、次の順序で工程：
前記シリコン単結晶基板のおもて面及び裏面を同時に研磨する工程；
応力補償層を前記シリコン単結晶基板の裏面上に堆積させる工程；
前記シリコン単結晶基板のおもて面を研磨する工程；
前記裏面上に堆積された応力補償層を有する前記シリコン単結晶基板を洗浄する工程；及び
ＳｉＧｅの完全に又は部分的に緩和された層を前記シリコン単結晶基板の前記おもて面上に堆積させる工程
を含んでなることを特徴とする、ウェーハを製造する方法。
【請求項２】
さらに
シリコンキャップ層を前記応力補償層上に堆積させる工程
を含んでなる、請求項１記載の方法。
【請求項３】
さらに
前記シリコン単結晶基板、前記裏面上に堆積された応力補償層及び前記シリコン単結晶基板のおもて面上に堆積されたＳｉＧｅのヘテロエピタキシャル層を含んでなる前記ウェーハのエッジ及びノッチを研磨する工程
を含んでなる、請求項１記載の方法。
【請求項４】
さらに
前記シリコン単結晶基板のおもて面上に堆積されたＳｉＧｅのヘテロエピタキシャル層を研磨及び洗浄する工程
を含んでなる、請求項１記載の方法。
【請求項５】
さらに
１つ又はそれ以上の別のエピタキシャル層を、前記シリコン単結晶基板のおもて面上に堆積されたＳｉＧｅ層上に堆積させる工程
を含んでなる、請求項１記載の方法。
【請求項６】
別のエピタキシャル層を堆積させる前に前記ウェーハのおもて面を研磨する工程を含んでなり、研磨が、砥粒を含有するスラリーの存在で化学機械研磨として又は砥粒を含有するスラリーの不在での固定砥粒研磨として実施されることを特徴とする、請求項５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
エピタキシャル堆積によりシリコン単結晶基板上に堆積されたＳｉＧｅの結晶質ヘテロエピタキシャル層は、前記基板とは、結晶格子寸法及び熱膨張係数を含む幾つかの材料特性が典型的に相違する。Ｓｉ上へのＳｉＧｅ堆積は、Ｓｉから純Ｇｅへ格子定数を増加させるのに十分知られた系であり、純ＧｅはＳｉの格子定数よりも４．２％大きい格子定数を有する。以下、ＳｉＧｅは、Ｓｉ(1-x)Ｇｅxの省略形であり、ここでｘは、０．２〜１．０の範囲内の値を表す。前記堆積の早い段階で、前記ヘテロエピタキシャルＳｉＧｅ層は、下地の基板格子に対して歪む。ある層厚（臨界厚）を越えた後に、前記ヘテロエピタキシャル層の結晶は、いわゆるミスフィット転位（ＭＦＤ）が入ることにより緩和し始める。ＭＦＤは成長方向に対して垂直な面に向いているので、全てのＭＦＤが前記基板ウェーハのエッジへ延びないけれども、しかしある程度の数のＭＦＤは曲がり、かつ前記成長層を通り前記表面に伝播する貫通転位（ＴＤ）を形成する。線沿いにクラスタを形成するＴＤは、パイルアップ（Ｐｕ）と呼ばれ、かつ電子装置にとって特に有害である。前記転位ネットワークからの応力場も、クロスハッチと呼ばれる表面荒れを引き起こす。ＭＦＤ、Ｐｕ、ＴＤ、クロスハッチの形成及び前記ウェーハのたわみ(bending)（ボウ(bow)、ワープ）は、前記格子ミスマッチからの歪みが軽減される機構である。多くのエピタキシャル堆積技術は、前記ヘテロエピタキシャル層の結晶品質に及ぼす歪み緩和の不利な作用を減少させるために開発されてきた。前記ＳｉＧｅ層中のＧｅ濃度の傾斜は、ＴＤ及びＰｕの密度及びいわゆるＳｉＧｅバッファ層の表面粗さを減少させることで達成する手法であった。Ｓｉの結晶格子を前記傾斜型ＳｉＧｅバッファ層の表面での意図的な結晶格子定数に適合させるためにＧｅ濃度の傾斜の多くの変化形が開発されてきた。例えば、前記ＳｉＧｅバッファ層中のＧｅの濃度は、連続的に又は段階的に傾斜している。
【背景技術】
【０００２】
これまで、前記堆積が終了した後の反応にはあまり注意が払われていなかった。典型的には、前記堆積は、シリコン単結晶基板ウェーハをある温度に加熱し、ついで膜を成長させるための成分を気相中に供給する（例えばＣＶＤ、ＰＶＤ、ＭＢＥ）ことにより行われる。前記膜成長が終了したときに、前記膜は、前記基板に関して完全に又は部分的に緩和される。時折、アニール工程が、前記ＳｉＧｅバッファを完全に緩和するために適用される。前記堆積が完了した後に、積層ウェーハの冷却が始まる。ヘテロエピタキシャル層と基板との間の熱膨張係数の差のために、新たな応力が発生される。前記応力成分は、膜成長の間の格子ミスマッチにより導入される応力に類似して層特性に影響を及ぼす。二次緩和、前記ウェーハの反り(bowing)及び前記表面の荒れは、この応力を開放する機構である。
【０００３】
前記ウェーハの反りを減少させることは試みられている。そのような試みは、前記ヘテロエピタキシャル層中に歪みＳｉの薄い中間層を設けることによりある程度成功してきた。この種類のアプローチは、US2008/0017952 A1に、他のものはUS2009/0087961 A1に開示されている。
【０００４】
US2003/0033974 A1によれば、欠陥及びミクロクラックを有しない、ＩＩＩ−Ｖ窒化物層を有するフラットなエピタキシャルウェーハは、そのような層を基板のおもて面及び裏面上に堆積させることにより得られることができる。
【０００５】
これらの方法は全て、ヘテロエピタキシャルなおもて面層により発生される応力により引き起こされる前記ウェーハの反りを補償するために使用されてきた。本発明は、裏面層により発生される応力を使用して、ヘテロエピタキシャルおもて面層の成長及び冷却機構を変え、それにより前記おもて面層の結晶品質、特にクロスハッチ発生により引き起こされるＴＤＤ及び表面粗さを改善する方法を提供することを目的とする。
【０００６】
応力補償層を設けることで、前記ウェーハを堆積温度から冷却した後の段階の間でのヘテロエピタキシャル層の劣化(degradation)は防止される。前記堆積後に、前記ヘテロエピタキシャル層は、堆積の間の条件に依存して、完全に又は部分的に緩和された状態にある。膜形成ガスが遮断されたときに、前記ウェーハは通常、制御されて冷却される。前記基板の熱的ミスマッチ及前記びヘテロエピタキシャル層のために、新たな応力が発生され、かつ一連の二次緩和プロセスを引き起こす。これらは、二次転位の形成、前記表面の荒れ並びに前記ウェーハの反りを含む。典型的には、前記ウェーハエッジに向かってＴＤの密度及び表面粗さの激しい増加が観察されるだろう。しかしながら、前記ヘテロエピタキシャル層を堆積させる前に前記基板の裏面上での応力の所望の量を提供する応力補償層を堆積させることで、新たな応力の発生に対抗し、ＲＭＳ粗さに関して中心からエッジへの不均一性を除去し、ＴＤの密度を減少させ、かつクロスハッチにより引き起こされる粗さを減少させ、かつ前記ウェーハのボウを改善する。
【０００７】
しかしながら、おもて面上のヘテロエピタキシャル層の堆積の前の応力補償層の堆積が、前記ヘテロエピタキシャル層の欠陥及び前記ウェーハの反りに関する問題を解決するけれども、他のウェーハパラメーターは重大な影響を受けうる。サブ４５nmデバイス世代用の先端ＣＭＯＳトランジスタの製造にとって最も重要であるのは、前記ウェーハのジオメトリーに関連したパラメーター、特にグローバルフラットネスパラメーター及びローカルフラットネスパラメーター（ＳＦＱＲ、ＳＢＩＲ）及びナノトポグラフィーである。
【０００８】
３２nmデバイス世代及びそれ未満の世代に適したヘテロエピタキシャル３００mmウェーハを製造するためのプロセスフローは、ウェーハの裏面上に前記応力補償層を及びおもて面上に前記ヘテロエピタキシャル層を追加するにも拘わらず、これらのパラメーターに関する厳密な規格を満たすように最適化されることを必要とする。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】US2008/0017952 A1
【特許文献２】US2009/0087961 A1
【特許文献３】US2003/0033974 A1
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、シリコン単結晶基板を含んでなり、かつ前記基板のおもて面上に堆積されたＳｉＧｅのヘテロエピタキシャル層と、前記裏面上に応力補償層とを有するウェーハを製造する方法を提供することであり、前記ウェーハは改善されたグローバルフラットネスパラメーター及びローカルフラットネスパラメーター及びナノトポグラフィーを有する。
【課題を解決するための手段】
【００１１】
前記課題は、おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたＳｉＧｅの層を含んでなるウェーハを製造する方法により解決され、前記方法は、工程を次の順序で含んでなる：
前記シリコン単結晶基板のおもて面及び裏面を同時に研磨する工程；
応力補償層を前記シリコン単結晶基板の裏面上に堆積させる工程；
前記シリコン単結晶基板のおもて面を研磨する工程；
前記裏面上に堆積された応力補償層を有する前記シリコン単結晶基板を洗浄する工程；及び
ＳｉＧｅの完全に又は部分的に緩和された層を前記シリコン単結晶基板の前記おもて面上に堆積させる工程。
【００１２】
本発明の方法は、応力補償層（ＳＣＬ）を前記基板の裏面上に設けることを含んでなる。前記ＳＣＬは、前記基板の裏面上に、かつ前記基板のおもて面上への完全に又は部分的に緩和されたＳｉＧｅバッファ層（以下では"ヘテロエピタキシャル層"とも呼ぶ）の堆積の前に、堆積される。前記ＳＣＬは有利に、前記ウェーハが前記基板のおもて面上に前記ヘテロエピタキシャル層を堆積させた後に堆積温度から冷却される間に発生される応力を補償するために適切な量の応力を提供するようにして成長される。応力を補償する適切な量は、本発明の一実施態様によれば、ＳＣＬの厚さ及び組成が、所望の量の応力を提供するようにして選択される場合に達成される。これは、本発明の一実施態様によれば、応力を補償する層が、一定組成のＳｉＧｅ層を含んでなり、かつ前記一定組成のＳｉＧｅ層の厚さ又は組成のいずれか又は双方が、応力制御に使用される場合に達成されることができる。原則的に、このアプローチは、前記ヘテロエピタキシャル層の組成及び厚さから独立している。前記一定組成のＳｉＧｅ層の厚さが増加するか又は前記一定組成のＳｉＧｅ層中のＧｅの濃度が増加するか又は双方が増加すると、前記冷却の間に前記ヘテロエピタキシャル層により引き起こされる応力を補償するための応力が増加するようになる。前記一定組成のＳｉＧｅ層中のＧｅの濃度は、１０〜８０％の範囲内で好ましくは選択される。
【００１３】
本発明の方法の個々の工程に関する詳細は次のとおりである：同時の両面研磨（ＤＳＰ）の間に、前記基板は、キャリヤー中に保持され、かつ研磨スラリーの存在で、２つの回転する研磨パッドの間で研磨される。前記ウェーハを研磨して、前記エピタキシャル層を前記おもて面及び裏面上へ追加することにより引き起こされる前記ウェーハの肥厚化を補償するのに必要とされる最終厚さにすることが好ましい。前記材料除去は好ましくは、前記ヘテロエピタキシャルウェーハの製造の過程で前記基板上に堆積される層の厚さの合計に実質的に等しいので、最終ウェーハ製品の厚さは目標厚さを越えない。前記目標厚さは好ましくは、前記ヘテロエピタキシャルウェーハと同じ直径を有する通例使用されるエピタキシャルウェーハの厚さである。例えば、３００mmの直径を有するエピタキシャルウェーハの厚さは、典型的に７７２〜７７８μmの範囲内である。−  例えば−  全てのおもて面及び裏面のエピタキシャル層が、１１μm（中間ＣＭＰ工程による除去が考慮される）を最終厚さに追加する場合には、前記基板ウェーハは好ましくは、厚さ７６１〜７６７μmに両面研磨される。
【００１４】
ＤＳＰ後に、前記基板は、好ましくは洗浄され、かつ乾燥され、ついで、応力補償層は、前記シリコン基板の裏面上に化学蒸着（ＣＶＤ）により堆積される。前記ＳＣＬは、ＳｉＧｅ層を含んでなる。前記ＳｉＧｅ層の厚さ及び組成は、前記基板のおもて面上への前記ヘテロエピタキシャル層の堆積後に発生される応力を実質的に補償する応力を発生させるように選択される。本発明の第一の実施態様によれば、前記応力補償層は、前記ヘテロエピタキシャル層と同じか又は類似した厚さ及び組成を実質的に有する。本発明の第二の実施態様によれば、前記ＳＣＬは、一定組成を有するＳｉＧｅ層を含んでなる。前記ＳＣＬの厚さ又は前記一定組成中のＧｅの含量のいずれか又は双方は、前記基板のおもて面上での前記ヘテロエピタキシャル層の応力を実質的に補償するための前記ＳＣＬの応力を制御するように選択される。好ましくは１００nm以下及び好ましくは５nm以上の厚さを有するシリコンのシーリングキャップ層が、前記ＳＣＬ上に堆積されることができる。前記キャップ層は、さらなる製造プロセスにおいて含まれうる取扱い操作及び洗浄操作を改善する。
【００１５】
前記基板の裏面上への前記ＳＣＬの堆積後に、前記基板のおもて面は、化学機械研磨（ＣＭＰ）により研磨される。ＣＭＰの間に、前記基板は、回転する研磨パッドに対してキャリヤーを用いて押し付けられ、かつ研磨スラリーの存在で研磨される。この工程は主として、前記ヘテロエピタキシャルウェーハのローカルフラットネス及びナノトポグラフィーを改善する。ＣＭＰにより除去される材料の量は、好ましくは約０．５μm〜１．５μmである。この除去は好ましくは、ＳｉＧｅの完全に又は部分的に緩和された層を前記シリコン基板のおもて面上に堆積させた後に前記ウェーハが全厚の規格を満たしているように考慮される。
【００１６】
さらに、前記基板は、枚葉ウェーハ洗浄装置中で好ましくは実施されるＣＭＰ後洗浄工程にかけられる。前記洗浄溶液は、水又は水性洗浄剤、特にＳｉＧｅ表面のために修正された濃度及び温度を有するＳＣ１／ＳＣ２洗浄タイプの洗浄溶液であることができる。
【００１７】
前記基板のＣＭＰ後洗浄後に、完全に又は部分的に緩和された傾斜型ＳｉＧｅヘテロエピタキシャル層は、前記基板のおもて面上に、好ましくはＣＶＤにより、堆積される。前記ヘテロエピタキシャル層は、２０．０〜９０．０％の範囲内のＧｅの濃度を好ましくは有する。Ｇｅ傾斜の程度は、好ましくは１０〜２０％／μmである。前記ヘテロエピタキシャル層は、好ましくは１．０〜９．０μmである厚さを有する。
【００１８】
本発明の方法は、１つ又はそれ以上の追加の工程、例えば、前記基板のおもて面上への前記ＳｉＧｅ層の堆積後の前記ヘテロエピタキシャルウェーハのエッジ及びノッチの研磨を含んでなることができる。追加のＣＭＰ及びＣＭＰ後洗浄は、前記シリコン単結晶基板のＤＳＰの後に実施されることができる。１つ又はそれ以上のさらなるエピタキシャル層は、前記ヘテロエピタキシャルウェーハのおもて面上に、例えば一定組成のＳｉＧｅ層が前記傾斜型ＳｉＧｅヘテロエピタキシャル層上に、及び歪みシリコン層が前記一定組成のＳｉＧｅ層上に、堆積されることができる。前記一定組成のＳｉＧｅ層中のＧｅの濃度は、好ましくは２０〜９０％である。ＣＭＰ及びＣＭＰ後洗浄は、さらなるエピタキシャル層を堆積させる前に、繰り返されることができる。さらなるエピタキシャル層を堆積させる前のＣＭＰは、固定されない砥粒(free abrasive particles)を含むスラリーの代わりに固定砥粒を有するパッドを使用する固定砥粒研磨方法により置き換えられることができる。
【図面の簡単な説明】
【００１９】
【図１】一定組成ＳｉＧｅ７０％のＳＣＬの適切な厚さを選択するための校正曲線。
【図２】本発明の好ましい第一の実施態様により製造されるヘテロエピタキシャルウェーハ。
【図３】本発明の好ましい第二の実施態様により製造されるヘテロエピタキシャルウェーハ。
【図４】通例使用されるヘテロエピタキシャルウェーハ。
【００２０】
以下では、本発明は、図を参照することによりさらに説明される。
図１は、一定組成ＳｉＧｅ７０％のＳＣＬの適切な厚さを選択するための校正曲線を表す。例えば、前記基板のおもて面上での傾斜型層４．５μmで７０％以上の範囲内のＧｅの濃度を有する傾斜型ＳｉＧｅ層及び一定組成７０％の層１μmの応力を補償するために、図１は、一定組成７０％ＳｉＧｅ−ＳＣＬの２．５μmの厚さが、ボウを回避し（菱形の点にフィットした線）、かつワープを最小限に減少させる（正方形の点にフィットした曲線）ために適切であることを示唆する。
【００２１】
図２は、本発明の好ましい第一の実施態様により製造されるヘテロエピタキシャルウェーハを表す。前記ウェーハは、シリコン単結晶基板１０と、前記基板のおもて面上に堆積された傾斜型ＳｉＧｅ層２０とを含んでなる。前記ウェーハはさらに、前記基板の裏面上に堆積された応力補償層３０を含んでなる。前記応力補償層は好ましくは、前記ヘテロエピタキシャル層により引き起こされる応力を補償するのに適切な厚さ及び組成を有する一定組成のＳｉＧｅ層を含んでなる。
【００２２】
図３は、本発明の好ましい第二の実施態様により製造されるヘテロエピタキシャルウェーハを表す。前記ウェーハは、シリコン単結晶基板１０及び前記基板のおもて面上に堆積されたヘテロエピタキシャル層を含んでなり、その際に、前記ヘテロエピタキシャル層は、前記基板のおもて面上に堆積された傾斜型ＳｉＧｅ層４０と、前記傾斜型ＳｉＧｅ層上に堆積された一定組成のＳｉＧｅ層５０とを含んでなる。前記ウェーハはさらに、前記基板の裏面上に堆積された応力補償層を含んでなり、その際に、前記応力補償層は、前記基板の裏面上に堆積された傾斜型ＳｉＧｅ層６０と、前記傾斜型ＳｉＧｅ層上に堆積された一定組成のＳｉＧｅ層７０とを含んでなる。
【００２３】
前記応力補償層は、前記ヘテロエピタキシャル層と同じか又は類似した組成及び前記ヘテロエピタキシャル層と同じか又は類似した厚さを有することができる。
【００２４】
図４は、通例使用されるヘテロエピタキシャルウェーハを表す。これは、シリコン単結晶基板１と、前記基板のおもて面上に堆積されたヘテロエピタキシャル層２とを含んでなる。
【００２５】
本発明の有利な効果は、以下で実施例により示される。
【実施例】
【００２６】
図２に略示的に示されたようなヘテロエピタキシャルウェーハを、次の工程順序を実施することにより製造した：
３００mmの直径を有する単結晶シリコンの基板ウェーハを、ＤＳＰにかけた。前記ウェーハを、７６８μmの目標厚さに研磨した。ついで、前記基板を洗浄及び乾燥した後に、７０％のＧｅ含量及び２．５μmの厚さを有する一定組成のＳｉＧｅ層を、枚葉ウェーハＣＶＤ反応器中で前記基板の裏面上に堆積させた。その後、前記基板のおもて面をＣＭＰにかけた。材料１．０μmを、前記基板のおもて面から除去した。ついで、前記基板を、純水でのＣＭＰ後洗浄にかけた。最後に、５μmの厚さを有する傾斜型ＳｉＧｅ層を、前記基板のおもて面上に堆積させて、応力を補償する裏面層を有するヘテロエピタキシャルウェーハを製造した。前記傾斜型ＳｉＧｅ層中のＧｅの濃度を、Ｇｅ ０％から７０％に傾斜させた。その後、一定組成のＳｉＧｅ（Ｇｅ ７０％）１μmの層を堆積させた。前記応力補償層及び前記ヘテロエピタキシャル層を堆積させるための堆積ガスは、キャリヤーガスとしての水素中のＳｉＣｌ2Ｈ2及びＧｅＣｌ4の混合物であった。
【００２７】
比較例１：
比較のために、さらにヘテロエピタキシャルウェーハを、同じおもて面及び裏面ヘテロエピタキシャル層を有して実施例と同じように製造したが、しかし本発明とは異なる方法により製造した：（１）標準ウェーハ厚さ（７７３μm）への両面研磨、及び（２）０．３μm除去を有する前記おもて面のＣＭＰ。その後、工程（３）として、一定組成のＳＣＬを前記裏面上に堆積させ、工程（４）として傾斜型バッファ５μm及び一定組成のＳｉＧｅ（Ｇｅ ７０％）１μmを前記おもて面上に堆積させた。
【００２８】
比較例２：
比較のために、前記裏面上にＳＣＬを有しないヘテロエピタキシャルウェーハ（図４に略示的に示される）を、次の工程順序を実施することにより製造した：（１）標準ウェーハ厚（７７３μm）への両面研磨、（２）０．３μm除去を有する前記おもて面の標準ＣＭＰ、及び（３）前記おもて面上への傾斜型バッファ５μm及び一定組成のＳｉＧｅ（Ｇｅ ７０％）１μmの堆積。
【００２９】
実施例及び比較例１及び２に従って製造されたヘテロエピタキシャルウェーハを、ボウ、ワープ、グローバルフラットネス及びローカルフラットネスを表すキーパラメーター並びにナノトポグラフィーを鑑みて分析した。結果は次の表に示されている。
【００３０】
【表１】
2010267969.tif 000003
【００３１】
ジオメトリーデータを、ADE-AFSツールを用いて測定した。ナノトポグラフィーを、SEMI規格M43によるADE Nanomapper装置で測定した。
【００３２】
結果は明らかに、比較例１及び２と比較した場合に、本発明の方法が、ウェーハジオメトリーに関するキーパラメーター及びナノトポグラフィーのほぼ全てを鑑みて、前記ウェーハの改善された品質をもたらすことを示す。
【符号の説明】
【００３３】
１  シリコン単結晶基板、  ２  ヘテロエピタキシャル層、  １０  シリコン単結晶基板、  ２０  傾斜型ＳｉＧｅ層、  ３０  応力補償層、  ４０  傾斜型ＳｉＧｅ層、  ５０  一定組成のＳｉＧｅ層、  ６０  傾斜型ＳｉＧｅ層、  ７０  一定組成のＳｉＧｅ層
【図１】
2010267969.tif 000004
【図２】
2010267969.tif 000005
【図３】
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【図４】
2010267969.tif 000007
【外国語明細書】
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