(57)【要約】【課題】  直流成分カット用のコンデンサが不要であるなどの各種効果が享受可能なＤ級増幅回路を提供する。【解決手段】  Ｄ級増幅回路は、ソースが電源電位（ＶＤＤ）とされドレインが第１ノード（Ｎ１）に接続された第１トランジスタ（Ｔｒ１）と、ソースが基準電位とされドレインが第１ノードに接続された第２トランジスタ（Ｔｒ２）と、ソースが第２ノード（Ｎ２）に接続されドレインが基準電位とされた第３トランジスタ（Ｔｒ３）と、第１・第２ノード各々に接続された第１コンデンサ（Ｃ１）と、ソースが第１ノードに接続されドレインが出力端である第４トランジスタ（Ｔｒ４）と、ソースが第２ノードに接続されドレインが前記出力端である第５トランジスタ（Ｔｒ５）と、を備える。ゲートドライバ（１０２）は、負荷（７０）に正負両方向の電流が流れるように各トランジスタを制御する。この場合、第１コンデンサが負荷に対する電源として機能する。【選択図】図２
2010213114.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じてパルス幅が変調されたパルス信号を生成するＤ級増幅回路であって、
一端が電源電位とされ、他端が第１ノードに電気的に接続された第１スイッチング素子と、
一端が基準電位とされ、他端が前記第１ノードに電気的に接続された第２スイッチング素子と、
一端が第２ノードに電気的に接続され、他端が前記基準電位とされた第３スイッチング素子と、
前記第１及び第２ノードそれぞれに第１及び第２電極が電気的に接続された第１容量素子と、
一端が前記第１ノードに電気的に接続され、他端が出力端である第４スイッチング素子と、
一端が前記第２ノードに電気的に接続され、他端が前記出力端である第５スイッチング素子と、
一端が前記出力端に電気的に接続され、他端が前記基準電位とされた負荷に、第１の時点ではその一端からその他端に電流が流れ、第２の時点ではその逆に電流が流れるように、前記第１乃至第５スイッチング素子の各々の導通及び非導通状態間の遷移を制御する制御手段と、
を備えることを特徴とするＤ級増幅回路。
【請求項２】
前記制御手段は、
前記第１及び第３スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、前記第１容量素子の充電をし、
前記第１の時点では、前記第３及び第４スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、前記負荷に前記充電に応じた電流を流し、
前記第２の時点では、前記第２及び第５スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、前記負荷に前記充電に応じた電流を流すように、
前記第１乃至第５スイッチング素子の各々の導通及び非導通状態間の遷移を制御する、
ことを特徴とする請求項１に記載のＤ級増幅回路。
【請求項３】
一端が前記第２ノードに電気的に接続された第６スイッチング素子と、
一方の電極が前記第６スイッチング素子の他端に電気的に接続され、他方の電極が前記基準電位とされた第２容量素子と、を更に備える
ことを特徴とする請求項１又は２に記載のＤ級増幅回路。
【請求項４】
前記制御手段は、
前記第２及び第６スイッチング素子を導通状態とし、その他のスイッチング素子を非導通状態とすることによって、前記第２容量素子の充電をする、
ことを特徴とする請求項３に記載のＤ級増幅回路。
【請求項５】
一端が前記出力端であり、他端が前記基準電位とされ、かつ、バックゲートが前記第２容量素子の前記一方の電極又は前記電源電位に接続された出力待機用スイッチング素子、を更に備える、
ことを特徴とする請求項３又は４に記載のＤ級増幅回路。
【請求項６】
前記制御手段は、
前記第１容量素子の充電の後、前記第１の時点の前又は後において、
前記第３スイッチング素子及び前記出力待機用スイッチング素子を導通状態とするとともに、その他のスイッチング素子を非導通状態とし、及び、
前記第１容量素子の充電の後、前記第２の時点の前又は後において、
前記第２スイッチング素子及び前記出力待機用スイッチング素子を導通状態とするとともに、その他のスイッチング素子を非導通状態とすることによって、
前記負荷への出力を待機する、
ことを特徴とする請求項５に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅回路に関する。
【背景技術】
【０００２】
Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができる。さらに、入力信号の振幅の大小に係わらずリニア増幅器より効率が高いといった利点がある。
【０００３】
このようなＤ級増幅回路は、例えば、入力信号を積分する積分回路と、積分回路の出力信号と所定の三角波信号とを比較する比較回路と、比較回路に基づいてパルス幅変調したパルス幅変調信号を出力するパルス増幅器とを備え、パルス幅増幅器の出力信号が、積分回路の入力側にフィードバックされる。そして、パルス幅増幅器の出力信号は、コイル及びコンデンサなどからなるローパスフィルタを通ってスピーカなどの負荷を駆動するアナログ信号となる。
このようなＤ級増幅回路としては、例えば特許文献１及び非特許文献１に開示されているようなものが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１７１０６号公報
【非特許文献】
【０００５】
【非特許文献１】本田潤編著，「Ｄ級／ディジタル・アンプの設計と製作」，ＣＱ出版社，2004，ｐ51以下
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述のようなＤ級増幅回路では、以下に述べるような、解決ないし配慮すべき様々な課題がある。
例えば、前述した特許文献１に開示されるようなハーフブリッジＤ級増幅回路においては、負荷に直流電流が流れることを防止するための、比較的大容量のコンデンサの設置が必要となる（特許文献１の〔図１〕、あるいは〔請求項１〕内の「ＡＣ結合用コンデンサ」、等参照）。この設置は、装置全体の小型化等にとって大きな障害となりかねない。したがって、できればその設置は回避したいが、それを実現するためには、例えばハーフブリッジ回路に正負２つの電源電位を供給する方法がある。しかしながら、これでは電源を２つ準備しなければならないという新たな不都合が生じる。
また、ハーフブリッジ回路ではなくて、フルブリッジＤ級増幅回路によれば、そのフルブリッジ回路には差動信号が与えられることから、以上の諸点は好適に解決される（その構成については、例えば非特許文献１のｐ50，[図3-7]等を参照）。すなわち、直流電流対策用のコンデンサは不要であるし、正負２つの電源を用意する必要もない。とはいえ、この場合においても、例えば、単極性の電源を用いることを前提とすると、グランド基準を必要とする負荷（例えばステレオヘッドホンやステレオイヤホン等）に対しては適用できないという問題点が生じることになる。
【０００７】
さらに、上述のようなＤ級増幅回路では、いわゆるパンピング現象の問題もある。ここでいうパンピング現象とは、広く捉えて、何らかの原因によって電源電圧の不安定さがもたらされる現象を指している。より具体的には、前記ローパスフィルタを構成するコイルの応答の遅れ（更に具体的には、例えば、前記ハーフブリッジを構成する２つのスイッチング素子の一方から他方への切替えに応じた電圧の変化に対する、電流の（向きの）変化の遅れ）等を原因として、電源電圧に不安定さがもたらされる。
【０００８】
本発明は、上述した課題の少なくとも一部を解決することの可能なＤ級増幅回路を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明に係るＤ級増幅回路は、上述した課題を解決するため、入力信号に応じてパルス幅が変調されたパルス信号を生成するＤ級増幅回路であって、一端が電源電位とされ、他端が第１ノードに電気的に接続された第１スイッチング素子と、一端が基準電位とされ、他端が前記第１ノードに電気的に接続された第２スイッチング素子と、一端が第２ノードに電気的に接続され、他端が前記基準電位とされた第３スイッチング素子と、前記第１及び第２ノードそれぞれに第１及び第２電極が電気的に接続された第１容量素子と、一端が前記第１ノードに電気的に接続され、他端が出力端である第４スイッチング素子と、一端が前記第２ノードに電気的に接続され、他端が前記出力端である第５スイッチング素子と、一端が前記出力端に電気的に接続され、他端が前記基準電位とされた負荷に、第１の時点ではその一端からその他端に電流が流れ、第２の時点ではその逆に電流が流れるように、前記第１乃至第５スイッチング素子の各々の導通及び非導通状態間の遷移を制御する制御手段と、を備える。
【００１０】
本発明によれば、各種スイッチング素子の導通及び非導通状態が適当に制御されることによって、第１容量素子を、いわば電源として機能させ、負荷に対して、正負の両出力を行うことが可能である。このことから、本発明においては、従来の技術例として上に述べたような、直流電流対策用のコンデンサは不要である。しかも、本発明によれば、かかる効果は、正負２つの電源を用意することなく、享受され得るものとなっている（逆に言えば、本発明は、正負２つの電源を用意する必要がないという効果を奏するものともいえる。）。したがって、本発明に係るＤ級増幅回路は、負荷がグランド基準を必要とする場合であっても、好適に適用され得る。
なお、本発明において、「第１の時点」、「第２の時点」（特に「第１」「第２」）というのは、時間の前後を表現しているわけではなく、両者を相互に区別するための単なる名前であるに過ぎない。
【００１１】
本発明に係るＤ級増幅回路では、前記制御手段は、前記第１及び第３スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、前記第１容量素子の充電をし、前記第１の時点では、前記第３及び第４スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、前記負荷に前記充電に応じた電流を流し、前記第２の時点では、前記第２及び第５スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、前記負荷に前記充電に応じた電流を流すように、前記第１乃至第５スイッチング素子の各々の導通及び非導通状態間の遷移を制御する、ように構成してもよい。
この態様によれば、制御手段による各スイッチング素子の制御が好適に行われることから、上述した本発明に係る効果がより実効的に奏される。
【００１２】
本発明に係るＤ級増幅回路では、一端が前記第２ノードに電気的に接続された第６スイッチング素子と、一方の電極が前記第６スイッチング素子の他端に電気的に接続され、他方の電極が前記基準電位とされた第２容量素子と、を更に備えるように構成してもよい。
この態様によれば、第６スイッチング素子をはじめとする前記各スイッチング素子の導通及び非導通状態を適当に制御することによって、第２容量素子を充電し、これを負電源として機能させることができる。そして、このような負電源は、例えば前記制御手段を駆動するためのものとして利用可能である。なお、ここでいう「制御手段」には、より具体的には例えば、前記各スイッチング素子がＦＥＴ（Field Effect Transistor;電界効果トランジスタ）である場合は、そのゲートに所定の電位を供給する“ゲートドライバ”、あるいはその中に含まれる“レベルシフタ”等々が含まれる。
なお、本態様の「第２容量素子」は、前述の例のように、あるいは、より具体的には後述する実施形態の例のように、負荷に流す電流は流れないものとすることが可能であり、その場合は、第１容量素子と比べて、より小さな容量値をもつものを用意すれば十分である。
【００１３】
この態様では、前記制御手段は、前記第２及び第６スイッチング素子を導通状態とし、その他のスイッチング素子を非導通状態とすることによって、前記第２容量素子の充電をする、ように構成してもよい。
この態様によれば、前述した第２容量素子を負電源として利用するという効果がより実効的に奏される。
【００１４】
本発明に係るＤ級増幅回路では、一端が前記出力端であり、他端が前記基準電位とされ、かつ、バックゲートが前記第２容量素子の前記一方の電極又は前記電源電位に接続された出力待機用スイッチング素子、を更に備える、ように構成してもよい。
この態様によれば、出力待機用スイッチング素子が備えられているので、負荷への出力がより好適に行われる。特に、本態様の場合、出力端と基準電位との間に寄生ダイオードが生じないので好適である。なお、本態様において、バックゲートが第２容量素子の一方の電極に接続される場合は、「出力待機用スイッチング素子」は“ｎ型トランジスタ”であり、電源電位に接続される場合は、“ｐ型トランジスタ”であることを想定している。
【００１５】
この態様では、前記制御手段は、前記第１容量素子の充電の後、前記第１の時点の前又は後において、前記第３スイッチング素子及び前記出力待機用スイッチング素子を導通状態とするとともに、その他のスイッチング素子を非導通状態とし、及び、前記第１容量素子の充電の後、前記第２の時点の前又は後において、前記第２スイッチング素子及び前記出力待機用スイッチング素子を導通状態とするとともに、その他のスイッチング素子を非導通状態とすることによって、前記負荷への出力を待機する、ように構成してもよい。
この態様によれば、前述した待機状態の実現に係る効果がより実効的に奏される。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係るＤ級増幅回路の構成を示すブロック図である。
【図２】図１の出力部（１０１）の構成を示す回路図である。
【図３】図２の出力部において、〔ｉ〕充電工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図４】図２の出力部において、〔ｉｉ〕負電源充電工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図５】図２の出力部において、〔ｉｉｉ〕正出力待機工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図６】図２の出力部において、〔ｉｖ〕正出力工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図７】図２の出力部において、〔ｖ〕負出力待機工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図８】図２の出力部において、〔ｖｉ〕負出力工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図９】図３乃至図８の結果、出力されるパルスの様子を示す説明図である。
【図１０】図２に相当する、従来例の出力部（２０１）の構成を示す回路図である。
【図１１】図２に相当する、従来例の出力部（２０２）の構成を示す回路図である。
【図１２】Ｄ級出力の出力パルス例（その１）である。
【図１３】Ｄ級出力の出力パルス例（その２）である。
【図１４】図２と同趣旨の図であって、本発明の別の実施形態に係る出力部（１０１Ａ）の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
以下では、本発明に係る実施の形態について図１及び図２を参照しながら説明する。なお、ここに言及した図１及び図２に加え、以下で参照する各図面においては、各部の寸法の比率が実際のものとは適宜に異ならせてある場合がある。
【００１８】
Ｄ級増幅回路１００は、図１に示すように、出力部１０１、ゲートドライバ１０２、及びＰＷＭ（Pulse Width Modulation）信号生成部１０３を備える。
このうちＰＷＭ信号生成部１０３は、入力信号に応じたパルス幅をもつパルス信号を生成する。また、ゲートドライバ１０２は、前記パルス信号に応じて、後述する出力部１０１に含まれる各種のトランジスタの各々のゲートを所定の電位にするためのゲート制御信号を供給する。このゲートドライバ１０２には、必要に応じて、前記ゲート制御信号のレベルを上昇又は下降させるためのレベルシフタ（不図示）等々の各種の回路が含まれてよい。
前記のパルス信号、あるいはゲート制御信号の生成方法は種々あり、それに応じて、ＰＷＭ信号生成部１０３及びゲートドライバ１０２の具体的な構成のあり方は種々存在しうる。本発明は、基本的には、これらＰＷＭ信号生成部１０３及びゲートドライバ１０２の構成、あるいはそれらによる信号生成方法については特にこだわらない。
【００１９】
出力部１０１は、図２に示すように、各種のトランジスタ等の回路要素を含む。出力部１０１は、これらの各種回路要素からなる構成、及び、前述したゲート制御信号の入力態様に基づいて、負荷７０を駆動する。
なお、本実施形態においては、この負荷７０には、コンデンサＣＦ及びコイルＬＦからなるローパルフィルタが付設されている。また、本実施形態では、負荷７０に直流電流が流れることを防止するためのコンデンサが付設されていないことには注意されてよい（この点については後に改めて触れる。）。
【００２０】
出力部１０１には、図２に示すように、第１〜第７トランジスタＴｒ１〜Ｔｒ７、第１及び第２コンデンサＣ１及びＣ２が含まれる。このうち第１〜第７トランジスタＴｒ１〜Ｔｒ７は、それぞれ、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）からなる。
第１トランジスタＴｒ１は、そのソースが電源電位ＶＤＤとされ、そのドレインが第１ノードＮ１に電気的に接続されている。この第１トランジスタＴｒ１はｐ型である。
また、第２トランジスタＴｒ２は、そのソースが基準電位ＧＮＤとされ、そのドレインが前記第１ノードＮ１に電気的に接続されている。さらに、第３トランジスタＴｒ３は、そのソースが第２ノードＮ２に電気的に接続され、そのドレインが前記基準電位ＧＮＤとされている。これら第２及び第３トランジスタＴｒ２及びＴｒ３はｎ型である。
なお、前述の電源電位ＶＤＤと基準電位ＧＮＤとの間には、ＶＤＤ＞ＧＮＤが成立する。また、本実施形態では、負荷７０の駆動に関わる出力系の電源が実質的に１個だけ準備されればよいことには注意されてよい（この点については後に改めて触れる。）。
【００２１】
第４トランジスタＴｒ４は、そのソースが前記第１ノードＮ１に電気的に接続されている。また、第５トランジスタＴｒ５は、そのソースが前記第２ノードＮ２に電気的に接続されている。これら第４及び第５トランジスタＴｒ４及びＴｒ５のドレインは、出力部１０１の（負荷７０に対する）出力端子を構成しており、前記コイルＬＦの一端に電気的に接続されている。なお、これら第４及び第５トランジスタＴｒ４及びＴｒ５は、それぞれ、ｐ型及びｎ型である。
【００２２】
第１コンデンサＣ１は、前記第１及び第２ノードＮ１及びＮ２のそれぞれに、その第１及び第２電極が電気的に接続されている。この第１コンデンサＣ１は、後の動作説明からも明らかとなるとおり、本実施形態において、負荷７０のいわば電源として機能する。
【００２３】
以上に加えて、第６トランジスタＴｒ６は、そのドレインが前記第２ノードＮ２に電気的に接続されている。また、第２コンデンサＣ２は、その一方の電極が第６トランジスタＴｒ６のソースに電気的に接続され、その他方の電極が前記基準電位ＧＮＤとされている。この第２コンデンサＣ２は、本実施形態においては特に、前述のゲートドライバ１０２用の負電源ＶＳＳとして機能する（図１参照）。なお、この第６トランジスタＴｒ６は、ｎ型である。
【００２４】
さらに、第７トランジスタＴｒ７は、そのドレインが前述した出力端子に電気的に接続され、そのソースが前記基準電位ＧＮＤとされている。また、この第７トランジスタＴｒ７のバックゲートは、前記第２コンデンサＣ２の前記一方の電極に電気的に接続されている。これにより、第７トランジスタＴｒ７のバックゲートには、第２コンデンサＣ２の充電量に応じたバイアス電圧がかけられるようになっている。
なお、この第７トランジスタＴｒ７は、本発明にいう「出力待機用スイッチング素子」の一具体例に該当する。また、これに関連して、本実施形態にいう前記の第１〜第６トランジスタＴｒ１〜Ｔｒ６のそれぞれは、本発明にいう「第１スイッチング素子」乃至「第６スイッチング素子」の一具体例に該当し、第１及び第２コンデンサＣ１及びＣ２はそれぞれ、「第１容量素子」及び「第２容量素子」の一具体例に該当する。
【００２５】
以上の第１〜第７トランジスタＴｒ１〜Ｔｒ７の導通及び非導通状態間の遷移は、前述のゲート制御信号に応じる。図１では、ゲートドライバ１０２から７つのゲート制御信号Ｇ１〜Ｇ７が出力される様子が描かれている。これら７つのゲート制御信号Ｇ１〜Ｇ７が、それぞれに対応する第１〜第７トランジスタＴｒ１〜Ｔｒ７のゲートに供給されることによって、当該第１〜第７トランジスタＴｒ１〜Ｔｒ７各々の導通及び非導通状態が個別的に制御されるようになっている。
【００２６】
次に、以上に述べた本実施形態に係るＤ級増幅回路１００の作用ないし動作及び効果について、既に参照した図１及び図２に加えて、図３乃至図１１を参照しながら説明する。なお、本実施形態においては、図１に示したＤ級増幅回路１００のうち、特に出力部１０１の動作について特徴があるので、この点に関して重点的に説明する。
【００２７】
まず、本実施形態に係るＤ級増幅回路１００では、ＰＷＭ信号生成部１０３が、入力信号に応じたパルス幅をもつパルス信号を生成し、ゲートドライバ１０２は、このパルス信号に応じて、ゲート制御信号を生成する。既述のように、本発明は、これら各種信号の具体的な生成方法等に関しては特にこだわらないが、本実施形態に係るゲート制御信号Ｇ１〜Ｇ７の生成順序等については、以下に追々述べられるような限定が加えられると好ましい。
【００２８】
以下、このゲート制御信号Ｇ１〜Ｇ７の生成順序等（即ち、第１〜第７トランジスタＴｒ１〜Ｔｒ７の導通・非導通状態間遷移の順序等）について説明するが、その前提として、本実施形態に係るＤ級増幅回路１００が、負荷７０をどのように駆動するのかについての大まかな説明を与えておく。
すなわち、第１に、本実施形態では、負荷７０に正方向及び負方向の２種の電流が流されるように、当該負荷７０が駆動される。第２に、本実施形態では、そのような駆動を実現するため、以下に述べる〔ｉ〕充電工程から〔ｖｉ〕負出力工程までの各工程を適宜の順番で行う。ここで簡単に一例を述べておけば、〔ｉ〕充電→〔ｉｉ〕負電源充電→〔ｉｉｉ〕正出力待機→〔ｉｖ〕正出力→〔ｉｉｉ〕正出力待機（ここまで「正出力関連」）、〔ｉ〕充電→〔ｉｉ〕負電源充電→〔ｖ〕負出力待機→〔ｖｉ〕負出力→〔ｖ〕負出力待機（ここまで「負出力関連」）→〔ｉ〕充電→……（以下、繰り返し）、などというようである。
以上のような前提の下、以下では、これら〔ｉ〕から〔ｖｉ〕までの各工程について説明する。
【００２９】
〔ｉ〕充電工程（図３参照）；
ゲートドライバ１０２は、第１、第３及び第７トランジスタＴｒ１、Ｔｒ３及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ１、Ｇ３及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ２，Ｔｒ４〜Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ２、Ｇ４〜Ｇ６を生成する。
これにより、出力部１０１では、図３に示すように、第１コンデンサＣ１の図中上側の電極が、第１トランジスタＴｒ１を介して電源電位ＶＤＤに設定され、図中下側の電極が、第３トランジスタＴｒ３を介して基準電位ＧＮＤに設定される。したがって、第１コンデンサＣ１周りでは、図示する矢印の方向に電流が流れ、当該第１コンデンサＣ１の電極間には電荷が蓄積され、図中上側がプラス側、下側がマイナス側となる。
以上のようにして、電源電位ＶＤＤ及び基準電位ＧＮＤ間の差に応じた第１コンデンサＣ１の充電が行われる。なお、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる。
【００３０】
〔ｉｉ〕負電源充電工程（図４参照）；
ゲートドライバ１０２は、第２、第６及び第７トランジスタＴｒ２、Ｔｒ６及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ２、Ｇ６及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３〜Ｔｒ５）が非導通状態となるような、ゲート制御信号Ｇ１、Ｇ３〜Ｇ５を生成する。
これにより、出力部１０１では、図４に示すように、第２コンデンサＣ２の図中上側の電極が、第６トランジスタＴｒ６を介して、第１コンデンサＣ１の図中下側の電極に導通状態となる。また、第１コンデンサＣ１の図中上側の電極は、第２トランジスタＴｒ２の導通により、基準電位ＧＮＤに設定される。
以上のようにして、第２コンデンサＣ２は、第１コンデンサＣ１の充電量に応じて、充電されることになる。なお、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００３１】
〔ｉｉｉ〕正出力待機工程（図５参照）；
ゲートドライバ１０２は、第３及び第７トランジスタＴｒ３及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ３及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ４〜Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ１、Ｇ２、Ｇ４〜Ｇ６を生成する。
この〔ｉｉｉ〕正出力待機工程が、〔ｉ〕充電工程の後に実施されるときには、第１、第２及び第４トランジスタＴｒ１、Ｔｒ２及びＴｒ４が非導通状態とされることから、第１コンデンサＣ１の電極間に蓄積されている電荷は保持されることになる。他方、この〔ｉｉｉ〕正出力待機工程が、後述する〔ｉｖ〕正出力工程の後に実施されるときには、第１コンデンサＣ１の図中下側の電極を基準電位ＧＮＤに設定した上で、次なる〔ｉ〕充電工程の実施に備える意義がある。
なお、いずれの場合においても、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００３２】
〔ｉｖ〕正出力工程（図６参照）；
ゲートドライバ１０２は、第３及び第４トランジスタＴｒ３及びＴｒ４が導通状態となるような、ゲート制御信号Ｇ３及びＧ４を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ５〜Ｔｒ７）が非導通状態となるような、ゲート制御信号Ｇ１、Ｇ２、Ｇ５〜Ｇ７を生成する。
これにより、出力部１０１では、第１コンデンサＣ１の図中上側の電極と負荷７０の一端とが導通状態となるとともに、第１コンデンサＣ１の図中下側の電極が基準電位ＧＮＤと導通状態となり、図６に示すように、負荷７０には図中上側から下側に向かった電流が流れる。
以上のようにして、負荷７０は、第１コンデンサＣ１が蓄えた電荷を原因として生起する電流によって駆動される。この意味において、本実施形態では、第１コンデンサＣ１が、負荷７０の電源として機能する。
【００３３】
〔ｖ〕負出力待機工程（図７参照）；
ゲートドライバ１０２は、第２及び第７トランジスタＴｒ２及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ２及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３〜Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ１、Ｇ３〜Ｇ６を生成する。
この〔ｖ〕負出力待機工程が、〔ｉ〕充電工程の後に実施されるときには、第３、第５及び第６トランジスタＴｒ３、Ｔｒ５及びＴｒ６が非導通状態とされることから、第１コンデンサＣ１の電極間に蓄積されている電荷は保持されることになる。他方、この〔ｖ〕負出力待機工程が、後述する〔ｖｉ〕負出力工程の後に実施されるときには、第１コンデンサＣ１の図中上側の電極を基準電位ＧＮＤに設定した上で、次なる〔ｉ〕充電工程の実施に備える意義がある。
なお、いずれの場合においても、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００３４】
〔ｖｉ〕負出力工程（図８参照）；
ゲートドライバ１０２は、第２及び第５トランジスタＴｒ２及びＴｒ５が導通状態となるような、ゲート制御信号Ｇ２及びＧ５を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６，Ｔｒ７）が非導通状態となるような、ゲート制御信号Ｇ１、Ｇ３、Ｇ４、Ｇ６、Ｇ７を生成する。
これにより、出力部１０１では、第１コンデンサＣ１の図中下側の電極と負荷７０の一端とが導通状態となるとともに、第１コンデンサＣ１の図中上側の電極が基準電位ＧＮＤと導通状態となり、図８に示すように、負荷７０には図中下側から上側に向かった電流が流れる。
以上のようにして、負荷７０は、第１コンデンサＣ１が蓄えた電荷を原因として生起する電流によって駆動される。前述の〔ｖｉ〕正出力工程の場合も含め、この意味においても、本実施形態の第１コンデンサＣ１は、負荷７０の電源として機能する。
なお、この場合に重要なのは、前記の〔ｉｖ〕正出力工程と〔ｖｉ〕負出力工程との間で、負荷７０に流れる電流の向きが逆になることである。
【００３５】
以上の各工程は既に述べたように、正出力関連及び負出力関連の別に応じて、適宜の順番に従って実施される。図番号を用いて改めていえば、
正出力関連；図３→図４→図５→図６→図５→（図３）
負出力関連；図３→図４→図７→図８→図７→（図３）
などというようである。これにより、図９に示すように、待機期間を伴う正出力又は負出力が行われることになる。ちなみに、本実施形態において、ゼロ出力を行う場合は待機期間とすることで、出力部１０１の出力自体を０とする（図９参照）。
ここに述べた「正出力関連」及び「負出力関連」それぞれを１まとまりのプロセスと捉えるならば、そのうちの〔ｉ〕充電工程（図３）と〔ｉｉ〕負電源充電工程（図４）とは、広い意味で準備工程といえるから、その他の工程に比べて相対的に短い時間で行われることが想定される。具体的には例えば、〔ｉ〕〔ｉｉ〕の実施時間が前記プロセスの全期間中に占める割合が１／８、その他の工程の割合が７／８、等というようである。具体的数値でいえば、当該その他の工程が実施される実時間は、例えば２μｓなどすることが可能である。この場合、図９に示す出力期間、即ち第１コンデンサＣ１と負荷７０とが接続されている期間は最大で２μｓとなるが、第１コンデンサＣ１の容量値を１μＦ、負荷７０の抵抗を１６Ωと仮定すると、その場合でも電圧は１２％低下するだけである。つまり、第１コンデンサＣ１として、比較的に小さい容量値をもつものを準備しても、その電荷がすべて抜けてしまうということはないのである。
【００３６】
なお、以上に述べたような〔ｉ〕から〔ｖｉ〕までの各工程が繰り返し実施される場合において、各工程の間には適当な時間幅の緩衝期間が設けられていると好ましい。ここで緩衝期間とは、連続する任意の２つの工程それぞれにおいて導通状態となるトランジスタが、同時に導通状態となることを避けるための期間を意味している。例えば、〔ｉ〕充電工程と〔ｉｉ〕負電源充電工程とにおいては、第１トランジスタＴｒ１は、前者でＯＮ（導通）、後者でＯＦＦ（非導通）となる一方、第２トランジスタＴｒ２は前者でＯＦＦ（非導通）、後者でＯＮ（導通）となる。この場合、両工程の実施が時間的に重なり合うことで、第１及び第２トランジスタＴｒ１及びＴｒ２がともにＯＮとなると、両者を貫く貫通電流が発生することになるので、かかる事態は避けたい。そこで、このような場合においては、第１及び第２トランジスタＴｒ１及びＴｒ２がともにＯＦＦとなる状態を若干の期間でも設けておくのが望ましい。緩衝期間とは、そのようなことを実現するための時間である。
このような緩衝期間を設ける場合は、前記プロセスの全期間中に占める各工程の割合も、それに応じて定められるべきである。
【００３７】
以上に述べたような構成及び作用をもつＤ級増幅回路１００によれば、以下の効果が奏される。
（１）  まず、本実施形態のＤ級増幅回路１００によれば、従来の技術例として述べたような、直流電流対策用のコンデンサを設置する必要がない。また、本実施形態によれば、正負２つの電源を用意しているわけでもないのに、負荷７０を、正方向及び負方向に流れる２種の電流によって駆動することが可能となっている。
この点は、図１０及び図１１によってより明瞭に把握される。
これら図１０及び図１１はそれぞれ、図２に示した本実施形態に係る出力部１０１に相当する、従来例の構成をもつ出力部２０１及び２０２を示す。図１０では、負荷７０に直流成分をブロックするためのコンデンサＣｆＤを付設する必要があることが表されている。他方、図１１では、負電源ＶＬがあることにより、図１０に示すコンデンサＣｆＤの設置は不要となっているが、まさに、その負電源ＶＬが別途用意されなければいけないことが表されている。しかしながら、これらはいずれも、装置全体の小型化の障害となったり、回路構成の複雑化等を招くおそれが高い（なお、図１１に示す符号ＤＰ等については、後の説明で触れる。）。
本実施形態では、既に図２乃至図８等を参照して説明したように、正負２つの電源を用意せずに、負荷７０を正方向及び負方向に流れる２種の電流によって駆動可能であるので、このような不具合を被らないのである。
【００３８】
（２）  また、関連して、本実施形態のＤ級増幅回路１００によれば、例えばステレオヘッドホンやステレオイヤホン等のグランド基準を必要とする負荷に対しても十分適用が可能である。これは、既に述べたように、本実施形態においては正負２つの電源を準備するわけではなく、１種の電源電位ＶＤＤと、基準電位ＧＮＤだけで、正負両方向の電流を生成していることによっている。この点は、フルブリッジＤ級増幅回路に対する優位な点といえる。
【００３９】
（３）  さらに、本実施形態のＤ級増幅回路１００によれば、前記〔発明が解決しようとする課題〕の欄に述べたようなパンピング現象について心配をする必要もない。
まず、より一般的な観点から、パンピング現象について説明する。参考までに前記図１１において併せ示しておいたように、トランジスタには寄生ダイオードＤＰが存在する。これにより、トランジスタがＯＦＦ（非導通）となったときにコイルＬＦに電流が流れていると、図１１中の破線矢印で示すような電流が流れ、これに応じた電位差ｖｆが発生する。この電流の流れる方向は、図１１に示す２つのトランジスタのいずれについても、電源を充電してしまう方向であるから、電源電圧の不安定化をもたらすおそれがある。
【００４０】
本実施形態のＤ級増幅回路１００、特に出力部１０１では、負荷７０の電源として機能するのは第１コンデンサＣ１であるから、それへの電流の影響を考えることになるが、このような観点からみて、本実施形態では、前述のようなパンピング現象についての懸念は殆どない。
というのも、第１に、第７トランジスタＴｒ７がＯＮ（導通）とされていることを前提とすると、負荷７０をはじめ、ローパスフィルタを構成するコンデンサＣＦ及びコイルＬＦはいわば固定された状態に置かれ、コイルＬＦに流れる電流は基準電位ＧＮＤに向かって又はそこを起点として流れるので、パンピング現象は発生しない（図３、図４、図５及び図７参照）。
第２に、第７トランジスタＴｒ７がＯＦＦ（非導通）とされていることを前提とし（図６及び図８参照）、かつ、コイルＬＦに流れている電流の方向が、出力状態における場合の電流の方向と一致する場合を想定すると、例えば図５の第５トランジスタＴｒ５、あるいは図７の第４トランジスタＴｒ４に関して前述した電位差ｖｆが発生する可能性があるが、この場合も、電流は基準電位ＧＮＤに向かって又はそこを起点として流れるので、パンピング現象は発生しない。
第３に、第７トランジスタＴｒ７がＯＦＦ（非導通）とされていることを前提とし（図６及び図８参照）、かつ、コイルＬＦに流れている電流の方向が、出力状態における場合の電流の方向と逆である場合を想定すると、例えば図６の第４トランジスタＴｒ４、あるいは図８の第５トランジスタＴｒ５に関して前述した電位差ｖｆが発生する可能性があり、この場合は、第１コンデンサＣ１の充電が行われる可能性が生じる。しかしながら、この第３の場合は、前記の第１及び第２の場合に比べて、その発生頻度は極めて低いと考えられること、また、一般的に負荷電流は小さいと考えられること、さらに、かかる状態が継続する時間は極めて短時間であると考えられること、等から、出力に影響を与える可能性は極めて小さい。
以上のように、本実施形態では、第３の場合を除いてパンピング現象の懸念はなく、しかも、第３の場合の影響も無視しうるほど小さいと考えられることから、結局、本実施形態に係る出力部１０１においては、パンピング現象について心配する必要が殆どないのである。
【００４１】
（４）  また、本実施形態のＤ級増幅回路１００によれば、ゲートドライバ１０２用の負電源が出力部１０１の第２コンデンサＣ２において準備されることも利点として挙げられる。
さらに、本実施形態のＤ級増幅回路１００によれば、前述の図３、図４、図５及び図７に示したような出力待機状態（負荷７０の固定状態）が好適に実現されるようになっているので、例えば無用なノイズの発生等について特に懸念する必要がない。
【００４２】
以上、本発明に係る実施の形態について説明したが、本発明に係るＤ級増幅回路は、上述した形態に限定されることはなく、各種の変形が可能である。
（１）  上記実施形態においては、図２に示したように、出力部１０１が、第６トランジスタＴｒ６及び第２コンデンサＣ２を備え、かつ、これを用いた〔ｉｉ〕負電源充電工程が行われるようになっているが、本発明は、かかる構成及び工程を必須のものとはしない。
同様に、上記実施形態では、出力部１０１が、第７トランジスタＴｒ７を備え、かつ、これを用いた〔ｉｉｉ〕正出力待機工程、〔ｖ〕負出力待機工程が行われるようになっているが、本発明は、かかる構成及び工程をも必須のものとはしない。
要するに、本発明は、これらの要素及び工程が省略され、あるいは、その上で更に別の要素及び工程が加えられた構成及び工程を具備する態様であっても、その範囲内に収める。
本発明が要求する必要最小限の構成は、仮に図２に即して言うならば、以上に記載した要素を除く、第１〜第５トランジスタＴｒ１〜Ｔｒ５、第１コンデンサＣ１だけである。これによっても、上記実施形態によって奏された作用効果は、本質的部分に変更なく享受可能であることは明白である。
【００４３】
（２）  上記実施形態では、図９を参照して説明したように、正出力及び負出力並びにゼロ出力という三態様を、いわば個別的に実施する場合を念頭に説明しているが、本発明は、かかる形態に限定されない。
一般的にいって、Ｄ級出力の方法には様々なものがある。例えば、図１２に示すように、入力信号がゼロのときに、出力パルスを残す方法があり、あるいは、図１３に示すように、各出力をハイレベル及びローレベルの比率の相違によって定める方法もある（この場合、ゼロ出力は、両者の比率を等しくする。）
本発明は、基本的には、どのような出力方法であってもその適用が可能である。例えば、図１２のような場合には、特に大きな変更を伴うことなく、上記実施形態がそのまま適用可能であることは明らかである。また、図１３のような場合であっても、出力パルスの極性レベルが切り替わるタイミングで、前述の〔ｉ〕充電工程等を実施することとすれば、十分に対応可能である。
いずれにせよ、このような観点から、本発明は特に限定を受けるわけではない。
【００４４】
（３）  上記実施形態では、一貫して出力系が１個のみ設けられる形態について説明しているが、本発明は、かかる形態に限定されない。
例えば図１４に示すように、出力系は２個あってもよい。この図１４の出力部１０１Ａでは、第１負荷７１に対応してコンデンサＬＦ１及びコイルＣＦ１からなる第１ローパルフィルタが備えられ、第２負荷７２に対応してコンデンサＬＦ２及びコイルＣＦ２からなる第２ローパルフィルタが備えられている。また、これら第１及び第２負荷７１及び７２それぞれに対応するように、上記実施形態でいう第４、第５及び第７トランジスタＴｒ４、Ｔｒ５及びＴｒ７は、図１４において２個ずつ設けられる（図中、符号Ｔｒ４１及びＴｒ４２、Ｔｒ５１及びＴｒ５２、Ｔｒ７１及びＴｒ７２が付された各トランジスタ参照）。残る構成要素については、図から明らかなように、図２における場合と大きな変更はない。
このような形態によっても、上記実施形態によって奏された作用効果と本質的に異ならない作用効果が奏されることは明白である。
【符号の説明】
【００４５】
１００……Ｄ級増幅回路、１０１，１０１Ａ……出力部、１０２……ゲートドライバ、１０３……ＰＷＭ信号生成部、７０，７１，７２……負荷、ＣＦ，ＣＦ１，ＣＦ２……コンデンサ、ＬＦ，ＬＦ１，ＬＦ２……コイル、Ｇ１〜Ｇ７……ゲート制御信号、Ｔｒ１〜Ｔｒ７，Ｔｒ４１，Ｔｒ４２，Ｔｒ５１，Ｔｒ５２，Ｔｒ７１，Ｔｒ７２……第１〜第７トランジスタ、Ｃ１，Ｃ２……第１・第２コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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