(57)【要約】      （修正有）【課題】電源投入時のＣＰＵのリセットを確実にする。【解決手段】カウンタＩＣ２５６，２５７でクロック信号を分周し、システムリセット信号の変化から所定時間（Ｔ１）遅れて、カウンタＩＣ２５６の出力信号がＨアクティブの信号として立ち上がり、ＮＯＲゲートＩＣ２６１への出力信号はＬに変化する。フリップフロップＩＣ２６７は、カウンタＩＣ２５６の出力信号を受けると、発振部２１０からのクロックごとにカウンタＩＣ２６０のＥｎａｂｌｅ端子に交互にＨ，Ｌを出力し、所定時間（Ｔ２）遅れて立ち上がり、更に所定時間（Ｔ３）後に立ち下がるパルスを与え、これをＮＯＲゲートＩＣ２６１に出力させる。ＮＯＲゲートＩＣ２６１は、シュミットトリガインバータＩＣ２５９の出力信号と、カウンタＩＣ２６０のＱ２Ｂ端子からの出力信号との論理和の否定をとり、これをＣＰＵに対しリセット信号として入力する。【選択図】図５
2010246949.tif 000002
【特許請求の範囲】
【請求項１】
遊技に係る制御を行なう制御装置を備えた遊技機において、
前記制御装置は、初期化信号を生成する初期化信号生成部と、前記初期化信号に基づき初期化される電子回路部を備え、前記初期化信号生成部は、前記初期化信号に複数の変化形態を与えることを特徴とする遊技機。
【請求項２】
前記初期化信号は、前記第１の変化形態を示すのに先立ち前記電子回路部の初期化可能形態を示し、その後、前記第１の変化形態により前記電子回路部の非初期化形態を示すことを特徴とする請求項１記載の遊技機。
【請求項３】
前記複数の変化形態が第１及び第２の変化形態であり、該第１及び第２の変化形態が、信号の立ち上がり若しくは立ち下がりの形態のうちの相異なる形態であることを特徴とする請求項２記載の遊技機。
【請求項４】
前記初期化信号生成部が、電源投入に伴い発生若しくは変化する基準信号に基づき前記初期化信号を生成することを特徴とする請求項１ないし３のいずれかに記載の遊技機。
【請求項５】
前記初期化信号生成部が、電源投入時用初期化信号生成部と、定常制御用初期化信号生成部とを備えたことを特徴とする請求項１ないし４のいずれかに記載の遊技機。
【請求項６】
前記電源投入時用初期化信号生成部が、汎用初期化信号生成部と、電子回路部用初期化信号生成部とを有することを特徴とする請求項５記載の遊技機。
【請求項７】
前記電子回路部がＣＰＵであることを特徴とする請求項１ないし６のいずれかに記載の遊技機。
【請求項８】
前記初期化信号生成部は、前記複数の変化形態の付与タイミングを相違させ、前段の変化形態に係る初期化で残留した残留不具合要素を後段の変化形態の入力より解消して前記電子回路部の初期化を補償することを特徴とする請求項１ないし７のいずれかに記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
ＣＰＵを含む制御回路によって遊技を制御される遊技機に関する。
【背景技術】
【０００２】
一般に、ぱちんこ機等の遊技機においてはコンピュータ制御が採り入れられており、遊技機の電源投入時から通常の遊技時に至るまで、コンピュータ制御に必要な信号の生成や入出力制御が行なわれている。このため、ＣＰＵの選定や生成信号の波形は、許認可制がとられている遊技機の所望の性能や、ゲーム性（遊技内容や趣向性）、及び、生産・ランニングコスト等の種々の要因を勘案して決定されている。また、遊技機の制御においては、遊技者と遊技場との間の公平性や、遊技場の過酷な動作環境（塵埃や電気的ノイズ等）を考慮して、リセット制御が行なわれている。このリセット制御には、主に、遊技機の電源立上げ時のリセット制御（以下、パワーオンリセットという）と、遊技機の稼働中に定常的に実施されるリセット制御（ユーザーリセット）とがある。前者のパワーオンリセットは、遊技場の毎日の開店前等に、営業開始に備えて行われる制御であり、通常の遊技制御に入る前に、遊技機の主電源投入に伴い、定常制御に備え、遊技機全体の制御データが初期化される。一方、後者のユーザーリセットは、定常制御において短周期（例えば２ｍｓ毎）に繰り返し行われる制御であり、遊技の進行に応じて発生した必要なデータを残して、遊技の主制御が毎回初期状態に戻される。このユーザーリセットによって、遊技場内の過酷な動作環境において仮に遊技機の暴走が発生したとしても、短期で制御の初期状態に回復し、外乱により遊技への悪影響が及ぶことが防止される。また、ＣＰＵへの信号の入出力設計は、ＣＰＵ内部の動作を考慮して適切な時期に行なうことが必要である。つまり、例えばＣＰＵが信号読込みの準備を整えていない状態で信号入力が行なわれても、ＣＰＵはその入力信号を適切に利用することができない。このような不具合を防止したＣＰＵとして、読込み可能時に読込み可能信号を出力し、書込み可能時に書込み可能信号を出力して、周辺回路との信号入出力の時期の整合を図るものがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ところで、電源投入時にＣＰＵを初期化するシステムリセット（パワーオンリセットともいう）信号は、図１４（２）を引用して示すように、遊技機への電源（（１）にその電位状態を示す）が立ち上がってから安定するまでの一定時間Ｔ０の間、Ｌレベル（アクティブ）を持続し、その後Ｈレベル（インアクティブ）になる。このシステムリセット信号が、電源投入後、Ｌレベルにある際に、ＣＰＵが初期化される。しかし、実際には、この電源信号（１）とパワーオンリセット信号（２）との関係が設計通りにはＣＰＵの動作状態に反映されず、一部の制御回路が電源信号の立ち上がり途中の中間電位で予定外の挙動を示すことがあった。このような不具合は、開発段階において極く希に見られる現象であり、年間数百万台生産される遊技機の多くに発生するというものではないが、遊技結果に応じて遊技者に価値媒体が与えられる遊技機においては、遊技の公平性をより高め、公序良俗を害さないよう、所望の性能を安定して発揮させる必要がある。したがって、遊技機設計者の思想と異なる現象の発生は、可能な限り防止しなければならず、制御回路を設計思想通りに動作させるための何らかの策をとることが重要である。また、ＣＰＵの信号入出力についても、単にＣＰＵからの信号出力時に書込み可能信号を出力し、信号入力時期に読込み可能信号を出力したのでは、周辺の電子部品の特性が反映されず、ＣＰＵの動作が不安定となる惧れがある。
【０００４】
本発明の目的は、制御動作をより安定化できる遊技機を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の遊技に係る制御を行なう制御装置を備えた遊技機において、上記制御装置は、初期化信号を生成する初期化信号生成部と、初期化信号に基づき初期化される電子回路部を備え、初期化信号生成部は、初期化信号に複数の変化形態を与えることを特徴とする。
【０００６】
遊技機の電源投入に際して、電子部品に対し複数の変化形態を有する波形の初期化信号を与えれば、単一の変化形態しか有しない波形の初期化信号を与える場合に比べて、該電子部品をより確実に且つ安定して初期化でき、ひいては遊技機の動作を安定させることが可能になった。
【０００７】
初期化信号の有する複数の変化形態を第１及び第２の変化形態とし、該第１及び第２の変化形態が、信号の立ち上がり若しくは立ち下がりの形態のうちの相異なる形態であるようにすることもできる。これにより電子回路のうち、初期化信号の立ち上がりまたは立ち下がりにて初期化される部分を初期化することができる。
【０００８】
さらに初期化信号に関しては、電源投入後、第１の変化形態を示すのに先立ち電子回路部の初期化可能形態（以下リセットアクティブとも称す）を示し、その後、第１の変化形態により電子回路部の非初期化形態（以下リセットノンアクティブとも称す）を示す波形とすることもできる。こうすれば電源を投入すると同時にリセットアクティブとなるため、電子回路が作動することがなく、その時点での誤動作を未然に防ぐことができる。
【０００９】
また初期化信号は、初期化信号生成部が電源投入に伴い発生若しくは変化する基準信号に基づいて生成するとすれば、初期化信号の入力を適正なタイミングで過たず行なうことができる。
【００１０】
さらに初期化信号生成部が、電源投入時用初期化信号生成部と、定常制御用初期化信号生成部とを備えれば、電源投入時のみならず周期的に必要とされる遊技機のリセット動作を行なう回路を兼用することができ、回路素子の省部品、回路基板の省スペースなどを実現することができる。同様に、電源投入時用初期化信号生成部が、各回路に対し初期化を行ない得る汎用初期化信号生成部と、特定の電子部品を初期化する電子部品用初期化信号生成部とを有するようにすれば一層の省部品、省スペースを実現可能である。また、特定の電子部品をＣＰＵとすれば、遊技機の安定動作、不正防止のために必要とされる定期的な初期化動作を、電源投入時の初期化回路を利用して行なうことができる。
【００１１】
一方、初期化信号生成部は、複数の変化形態の付与タイミングを相違させ、前段の変化形態に係る初期化で残留した残留不具合要素を後段の変化形態の入力より解消して電子回路部の初期化を補償することを特徴とするように構成することもできる。これはつまり、遊技機の内部回路中に電荷が残留したままの、電源の再投入を行なった場合に、それら残留不具合要素である残留電荷を原因としておこる誤動作を後段の変化形態の入力によって解消することを可能としている。
【００１２】
ＣＰＵごとに定められた、当該ＣＰＵの初期化に必要とされるリセット入力信号に関し、その信号のリセットアクティブレベル、リセットアクティブレベルを入力すべき時間、また信号の変化形態すなわち波形の傾き（エッジ）の条件なども付記すべき条件ではあるが、本発明においてはそれら種々のリセット動作に必要な条件はすでに踏まえいるものとし、それ以上の安定動作を図るものとして構成してある。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例の遊技機の正面図。
【図２】遊技機の裏面図。
【図３】主制御基板のブロック図。
【図４】主制御基板に用いられるＣＰＵ内部のブロック図
【図５】リセット回路部とＣＰＵとの接続状態を示す回路図。
【図６】Ｉ／Ｏデコード回路部とＣＰＵとの接続状態を示す回路図。
【図７】第一入力回路部とＣＰＵとの接続状態を示す回路図。
【図８】コマンド出力回路部を示す回路図。
【図９】ソレノイド駆動回路部を示す回路図。
【図１０】ＬＥＤ駆動・情報出力回路部を示す回路図。
【図１１】第２外部入力回路部を示す回路図。
【図１２】出力ポート部を示す回路図。
【図１３】ＣＰＵリセット回路部を示す回路図。
【図１４】主電源信号（１）、システムリセット信号（２）、ＣＰＵ初期化リセット信号（３）を示すタイミングチャート
【図１５】ＣＰＵ初期化リセット信号（５）と、その生成に用いられる各種信号（１）〜（４）を示すタイミングチャート。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を、第一種遊技機を例に取り、図面に示す実施例を参照して説明する。
【実施例】
【００１５】
以下、本発明の実施の形態を、第一種遊技機を例に取り、図面に示す実施例を参照して説明する。図１は、本発明の遊技機１の正面図である。遊技機１の前面部は、本体枠２と、中枠３と、前面枠４と、上皿部５と、下皿部６と、施錠装置７とから構成されている。本体枠２は、木製の板状体を略長方形の額縁状に組立て固着したものである。中枠３は、ほぼ全体がプラスチック製で、枠体部（図示略）と下板部（図示略）とを有して本体枠２の内周側に嵌合し取り付けられている。右端中央には施錠装置７が設けられ、その施錠装置７は、正面視すると鍵穴を備えた略長方形状を呈し、前面枠４を閉鎖した場合に施錠するためのものである。
前面枠４は、全体がプラスチック製であり、遊技盤１０を前方から視認するべく、遊技盤１０に形成された遊技領域の形状に対応して上側が略円弧状を呈し、全体が略弾丸形状に開設された開口部４ａを有している。そして、その裏面には、開口部４ａに応じてガラス板が嵌められた略長方形状のガラス枠（図示略）が装着されている。また、この前面枠４は、遊技機１の前面全体の２／３のサイズを占め、中枠３の左端に軸着され開閉可能に形成されている。
遊技盤１０は略長方形の木製の板状体であって中枠３に保持され、後述する裏機構盤１０２（図２参照）にその背面側が覆われ、表面に設けられた外レールと内レールとにより略円形状の遊技領域が形成され、その遊技領域内には、特別図柄表示装置や変動入賞装置などの遊技にかかわる遊技装置が配設されている。
【００１６】
ここで枠体部は、上端から下方へ中枠３全体の略２／３程度に略長方形の額縁状に形成され、上端部には、開口部４ａの上端部の円弧部分に沿って枠飾りランプ４ｂ、４ｃ、４ｅ、４ｈが設けられ、これらに対応して、枠飾りランプ基板４ｇが設置されている。それらの左側上方の中枠３には、賞球表示ＬＥＤ４ｉ及び賞球表示ＬＥＤ基板４ｄが、右側上方にはストップ表示ＬＥＤ４ｊ及びストップ表示ＬＥＤ基板４ｆが設けられている。
【００１７】
また、下板部は、下端から上方へ中枠３全体の略１／３程度を占め、左側には、上皿部５に形成されたスピーカ面５ａに対応すべく、遊技状態に応じた効果音その他の音声情報を発生させるスピーカー（図示略）が配設され、略右側には、遊技球を発射する発射装置ユニット８（図２参照）に対し、上皿部５に貯留された遊技球を供給する供給装置等（図示略）が設けられている。さらに、下方には下皿部６が設けられている。
【００１８】
下皿部６は、灰皿や玉抜きレバー等を備えて、遊技機１の内部から遊技球を排出するための排出口６ａが開設され、右端に発射装置ユニット８（図２参照）を操作する発射ハンドル９が設けられている。また、この発射ハンドル９には、遊技者がタッチしていることを検出するタッチスイッチ９ａが装着され、その近傍には、発射停止を一時的に指令する発射停止スイッチ９ｂが配置されている。
【００１９】
上皿部５は、前面枠４の下側で、中枠３の左端に軸着され開閉可能に形成されている。皿外縁部５ｂには、玉抜きボタンや遊技球の貸出・返却ボタン等が配設されている。また遊技機１の内部から遊技球を排出するための排出口５ｃが開設されている。左端には、複数の長孔を有するスピーカ面５ａが形成され、その裏面には、音量スイッチ基板（図示略）が設けられている。遊技機１の左端側には、プリペイドカードユニット１３が装着されている。遊技盤１０は中枠３の表面側に着脱可能に取り付けられている。
【００２０】
次に、本実施例の遊技機１の裏面構造について図２を参照して説明する。前面枠４は中枠３にあって、前面枠４の上下端の位置に設けられた一対のヒンジ１０１により、開閉可能に支持されている。機構盤１０２は中枠３にあって機構盤１０２の上下端の位置に設けられた一対のヒンジ１０３により、開閉可能に支持されている。上端側にあるヒンジ１０１の配設位置からみて左側には、タンク球切れ検知スイッチ１０４をタンク底部に備えた賞球タンク１０５と、この賞球タンク１０５に接続されるタンクレール１０６とが取り付けられている。また、タンクレール１０６の右側には、球抜きレバー１０７が設けられ、その下流側には、補給球切れ検知スイッチ１０８が、さらに、その下流側には、賞球払出装置１０９が配設されている。
【００２１】
続いて、遊技球の振り分け部１１０が賞球払出装置１０９の下流側に設けられている。タンクレール１０６の下側には、図示しない表示制御部を収納した蓋付きの裏ケース１１１が、この裏ケース１１１の下側には、後述する主制御基板１００が収納された主制御基板ケース１１２がそれぞれ脱着可能に設けられている。主制御基板ケース１１２の左側には、発射装置制御基板（図示略）を格納した発射装置制御基板ケース１１３、タッチ感度調整つまみ１１４、球飛び強弱調整つまみ１１５及び発射制御集合中継基板１１６が設けられている。機構盤１０２の左下方部には、上述した発射装置ユニット８が、同じく右下方部には、補給球詰まり、下皿部満タン、主電源電圧異常、発射停止、主制御基板通信異常、賞球モータ異常などを７セグメントＬＥＤで表示する枠状態表示器１１７を備えた枠制御部（図示略）を収納した枠制御基板ケース１１８が設けられている。
【００２２】
一方、機構盤１０２の右上端部には、ヒューズボックス１１９、電源スイッチ１２０、電源ターミナル基板１２１及び大当り、発射装置制御、球切れ、扉開放、賞球、球貸し用等の遊技機枠用外部接続端子を備えた端子基板１２２が設けられている。また、外部からの電力の供給を受けるための電源ケーブル１２３も端子基板１２２の下側に配設されている。枠制御基板ケース１１８からは接続ケーブル１２４が上方へ延出し、電源ケーブル１２５を備えたプリペイドカードユニット１３に接続されている。また、機構盤１０２の略中央下端部には、下皿部用球通路部材１２６が設けられている。電源スイッチ１２０には、シーソー式スイッチが用いられている。この電源スイッチ１２０は、遊技機１の主電源のＯＮ／ＯＦＦのために操作されるもので、遊技場の毎日の営業開始に先立ち、遊技場店員等により操作される。電源スイッチ１２０をＯＮすると、商用電源を所定電圧（例えば交流２４Ｖ）に変圧して得られた電力が、島設備から遊技機１に備えられた各電源に供給される。
【００２３】
次に主制御基板１００について、図３以下に基づいて説明する。主制御基板１００には、ＣＰＵ２０１を含む主回路部２００と、入出力回路部３００とが形成されている（図３参照）。以下に、主回路部２００及び入出力回路部３００とを順に説明する。
【００２４】
主回路部２００は、図３に示すように、ＣＰＵ２０１、発振部２１０、リセット回路部２５０、第１外部入力回路部２３０、Ｉ／Ｏデコード回路部２２０、及びデータバス安定化部２１１を有している。これらのうちＣＰＵ２０１は、図４に示すように、ＣＰＵコア２８０、内蔵ＲＡＭ２８１、内蔵ＲＯＭ２８２、メモリ制御回路２８３、クロック発生器２８４、アドレスデコーダ２８５、ウオッチドッグタイマ２８６、カウンタ／タイマ２８７、パラレル入出力ポート２８８、リセット／割り込みコントローラ２８９、外部バスインターフェース２９０、出力制御回路２９１を備える。
【００２５】
図５に示すように、発振部２１０は水晶発振モジュール２０４を備えている。また、同じく図５に示すように、リセット回路部２５０は、初期化リセット信号生成部２１２（電源投入時用初期化信号生成部）と、ユーザリセット信号生成部２１３（定常制御用初期化信号生成部）とを有している。初期化リセット信号生成部２１２は、汎用初期化リセット信号生成部２１８（汎用初期化信号生成部）と、ＣＰＵ用初期化リセット信号生成部２１４（電子部品用初期化信号生成部）とが備えられている。これらのうち、初期化リセット信号生成部２１２の汎用初期化リセット信号生成部２１８は、電源入力コネクタ２４５、リセット入力保護抵抗２５１、シュミットトリガインバータＩＣ２５２、２５４、ローパス（ＬＰ）フィルタ回路２５３、ＮＡＮＤゲート２５５、ＮＯＲゲートＩＣ２５８、及び、カウンタＩＣ２５６，２５７により構成される。また、ＣＰＵ用初期化リセット信号生成部２１４は、フリップフロップＩＣ２６７、シュミットトリガインバータＩＣ２５９、カウンタＩＣ２６０、及びＮＯＲゲートＩＣ２６１により構成される。さらに、ユーザリセット信号生成部２１３はフリップフロップ回路部２６２、カウンタＩＣ２６３、シュミットトリガインバータＩＣ２６４、２６６、カウンタＩＣ２６５により構成される。
【００２６】
図７に示すように、第１外部入力回路部２３０は、入力コネクタ部２４０、スイッチドライバ２３２、信号整合部２３３、標準化信号安定化部２３４及び抵抗アレー２３１を有している。入力コネクタ部２４０は、枠用コネクタ２４１と遊技盤用コネクタである第１特別図柄始動スイッチ用コネクタ２４２、第２特別図柄始動スイッチ用コネクタ２４３及び普通図柄始動スイッチ用コネクタ２４４を有している。標準化信号安定化部２３４は複数の抵抗により構成され、信号整合部２３３は複数の抵抗とコンデンサとにより構成される。
【００２７】
図６に示すように、Ｉ／Ｏデコード回路部２２０は、デバイス選択信号生成部２１５、ゲート信号生成部２１６を有している。デバイス選択信号生成部２１５は、ＮＯＲゲートＩＣ２２２、デコーダＩＣ２２３，２２４及び、抵抗アレー２２１、２２８を備える。また、ゲート信号生成部２１６は、ＮＯＲゲートＩＣ２２５、ＮＡＮＤゲートＩＣ２２６、及び、フリップフロップＩＣ２２７、抵抗アレー２２９及びシュミットトリガインバータＩＣ２０５を備えている。同じく図６に示すように、データバス安定化部２１１は、抵抗アレー２０３とバッファＩＣ２０２を有している。
【００２８】
次に、主回路部２００のＣＰＵ２０１及び各回路部の機能を説明する。図５等に示すＣＰＵ２０１の各端子は、以下のように分類される。
（１）アドレス部
Ａ０〜Ａ１５：１６ビットアドレスバス出力端子。
（２）データ部
Ｄ０〜Ｄ７：８ビットの双方向性データバス端子。
（３）システム制御部
ＸＭ１：マシンサイクル１を示す信号の出力端子。
ＸＭＲＥＱ：メモリ空間へのリクエスト信号の出力端子。
ＸＩＯＲＱ：Ｉ／Ｏ空間への入出力リクエスト信号の出力端子。
ＸＷＲ：データバスがライトサイクルであることを示す信号の出力端子。
ＸＲＤ：データバスがリードサイクルであることを示す信号の出力端子。
ＸＲＦＳＨ：リフレッシュ信号の出力端子。
（４）ＣＰＵ制御部
ＸＨＡＬＴ：ホールト信号の出力端子。
ＸＩＮＴ：マスカブル割り込み要求信号の入力端子。
ＸＮＭＩ：マスク不可能な割り込み要求信号の入力端子。
ＸＳＲＳＴ：システムリセット信号の入力端子。
ＸＳＲＳＴＯ：システムリセット信号の出力端子。
ＸＵＲＳＴ：ユーザーリセット信号の入力端子。
ＩＥＯ／ＳＣＬＫＯ：デージーチェーン信号、分周クロックの兼用出力端子。
ＰＲＧ：ＣＰＵをＰＲＯＭモードに設定する入力端子。
ＭＯＤＥ：ＣＰＵの動作モードの状態を示す出力端子。
（５）Ｉ／Ｏ部
ＣＬＫ／ＴＲＧ２・ＣＬＫ／ＴＲＧ３：外部クロック／タイマトリガ信号の入力端子。
ＺＣ／ＴＯ０・ＺＣ／ＴＯ１：内蔵ＣＴＣ信号の出力端子。
ＰＡ０〜ＰＡ７：８ビットのパラレルＩ／Ｏ端子。
ＰＢ０／ＸＣＳＩＯ０〜ＰＢ３／ＸＣＳＩＯ３：４ビットのパラレルＩ／Ｏポート、外部デバイスのチップセレクト用の兼用端子。
（６）クロック部
ＥＸＴＡＬ１・ＥＸＴＡＬ２：水晶振動子接続端子。
ＣＬＫＯ：システムクロック信号の出力端子。ＥＸＴＡＬ１／ＥＸＴＡＬ２端子の入力信号周波数を１／２分周して得られたデューティ５０％の方形波が出力される。
（７）電源部
ＶＤＤ１・２：電源（＋５Ｖ）端子。
ＶＳＳ１・２：電源（ＧＮＤ）端子。
ＶＢＢ：内蔵ＲＡＭ２８１のバックアップ端子。
（８）その他
ＮＣ：ノンコネクション端子。
【００２９】
このＣＰＵ２０１は、図４に示す内蔵ＲＯＭ２８２に書き込まれたプログラムに基づき、内蔵ＲＡＭ２８１をワークエリアとして使用する。さらに、ＣＰＵ２０１は、電源遮断時において、内蔵ＲＡＭ２８１の内容をＶＢＢ端子に接続された電圧保持部により保持するＲＡＭバックアップ機能と、プログラム認証機能及び指定エリア外プログラム実行禁止機能などの不正防止機能を備えている。プログラム認証機能とは、電源投入時にＣＰＵ２０１を初期化するための初期化信号が入力された際に、プログラムを基に計算された認証コードが正しいかどうかのチェックを行い、認証コードが正しくない場合はプログラムの実行を停止する機能である。また、指定エリア外プログラム実行禁止機能とは、予め定められたアドレス範囲外でのプログラムの実行を禁止する機能である。
【００３０】
ＣＰＵ２０１においては、暴走防止のため、一定周期で割込みリセットが行われる。暴走の原因としては、過剰なノイズの侵入等が挙げられる。また、本実施例のＣＰＵ２０１においては、Ｉ／ＯマップドＩ／Ｏ方式のデコードが行われており、ＸＩＯＲＱ端子が使用され、ＸＭＲＥＱ端子は使用されない。しかし、デコードにメモリマップドＩ／Ｏ方式を採用し、ＸＭＲＥＱ端子を使用することも可能である。
【００３１】
図５に示す発振部２１０の水晶発振モジュール２０４は、ＣＰＵ２０１の動作クロック信号を出力している。この動作クロック信号は、ＣＰＵ２０１のＥＸＴＡＬ１端子に入力される。なお、水晶発振モジュール２０４の代わりに水晶発振子を用い、この水晶発振子をＥＸＴＡＬ１・２端子の間に接続し、ＣＰＵ２０１のクロック発生器２８４（図４参照）による発振クロックの生成も可能である。しかし、本実施例では、水晶発振モジュール２０４を用い、それをＣＰＵ２０１のＥＸＴＡＬ１端子に接続しているので、水晶発振子とクロック発生回路との整合を図る必要がない。
【００３２】
同じく図５に示すリセット回路部２５０においては、汎用初期化リセット信号生成部２１８にて汎用初期化リセット信号が生成され、ユーザーリセット信号生成部２１３にてユーザーリセット信号が生成される。汎用初期化リセット信号生成部２１８は、外部から電源入力コネクタ２４５を介して入力されたシステムリセット信号（以下、パワーオンリセット信号とも称する）に基づき、汎用初期化リセット信号をＣＰＵ用初期化リセット信号生成部２１４や入出力回路部３００に出力する。ＣＰＵ用初期化リセット信号生成部２１４は、外部から外部入力コネクタ２４５を介して入力されたシステムリセット信号に基づき、ＣＰＵ２０１のＸＳＲＳＴ端子にＣＰＵ用初期化リセット信号を出力する。ＣＰＵ用初期化リセット信号は、ＣＰＵ２０１の電源安定が行われた時点で、一定時間Ｈレベルを維持し、その後一旦Ｌレベルとなってから、更にＨレベルに変化するパルス信号である。このＣＰＵ用初期化リセット信号が生成されることで、ＣＰＵ２０１においては、電源信号に影響されずに、電源投入時の初期化が確実に行われる。なお、このＣＰＵ用初期化リセット信号生成部２１４の更なる詳細な機能については、後述する。ユーザーリセット信号生成部２１３は、ＣＰＵ２０１のＸＭ１端子の出力信号とシステムリセット信号を基に、ＣＰＵ２０１のＸＵＲＳＴ端子にユーザーリセット信号を出力する。つまり、ユーザーリセット信号生成部２１３は、ＣＰＵ２０１のＸＭ１端子の出力信号がＬレベルとなるのを切っ掛けとしてカウント動作を行い、ＣＰＵ２０１に一定周期のパルス信号であるユーザーリセット信号を供給する。
【００３３】
次に、ＣＰＵ用初期化リセット信号生成部２１４の機能を、図１３〜図１５を用いて、更に詳細に説明する。また、ＣＰＵ用初期化リセット信号生成部２１４への入力信号の生成についても併せて説明する。まず、システムリセット信号（図１５（１））が立ち下がってアクティブになるとカウンタＩＣ２５６，２５７のへのクロック信号が分周され、システムリセット信号（同（１））の変化から所定時間（Ｔ１）遅れて、カウンタＩＣ２５６の出力信号（同（２））が、Ｈアクティブの信号として立ち上がる。カウンタＩＣ２５７の出力信号はシュミットトリガインバータＩＣ２５９へ送られ、シュミットトリガインバータＩＣ２５９からＮＯＲゲートＩＣ２６１への出力信号（同（３））はＬに変化する。
【００３４】
この一方で、タイマＩＣ２５６の出力信号（同（２））は、フリップフロップＩＣ２６７のクリア端子（ＣＬＲ）に入力される。フリップフロップＩＣ２６７は、発振部２１０からのクロック入力に基づいて、後段のカウンタＩＣ２６０のＥｎａｂｌｅ入力信号を生成し、後段のカウンタＩＣ２６０は、その出力信号（同（４））に、カウンタＩＣ２５７の出力信号（同（２））に対し所定時間（Ｔ２）遅れて立ち上がり、更に所定時間（Ｔ３）後に立ち下がるパルスを与える。ＮＯＲゲートＩＣ２６１は、シュミットトリガインバータＩＣ２５９の出力信号（同（３））と、カウンタＩＣ２６０のＱ２Ｂ端子からの出力信号（同（４））との論理和の否定をとる。つまり、シュミットトリガインバータＩＣ２５９の出力信号（同（３））が立ち下がった際、カウンタＩＣ２６０の出力信号（同（４））はＬレベルを維持しているので、ＮＯＲゲートＩＣ２６１の出力信号（同（５））はＨレベルに変化する（第1の変化形態を示す）。さらに、カウンタＩＣ２６０の出力信号（同（４））がＨレベルに変化するのに伴い、ＮＯＲゲートＩＣ２６１の出力信号（同（５））は、Ｌレベルに変化する（第２の変化形態を示す）。また、カウンタＩＣ２６０の出力信号（同（４））が再びＨレベルに変化するのに伴い、ＮＯＲゲートＩＣ２６１の出力信号（同（５））が再度Ｈレベルに変化する。
【００３５】
また、本実施例においては、前記所定時間Ｔ１〜Ｔ３は、Ｔ１＝３４９．９ｍｓ，Ｔ２＝Ｔ３＝６６７ｎｓに設定されている。
【００３６】
図７に示す第１外部入力回路部２３０は、ＣＰＵ２０１から要求された球検知スイッチ類の信号をＣＰＵ２０１に送信する。つまり、第１外部入力回路部２３０には、入力コネクタ部２４０を介して各種スイッチ群が接続されており、ＣＰＵ２０１がスイッチ状態読込みの際に、各スイッチの状態が、スイッチドライバ２３２のＯ１〜Ｏ５端子とＶＯ端子とからＣＰＵ２０１へ送られる。なお、本実施例では、対応付けられた球検知スイッチ類の個数に合せて、スイッチドライバ２３２の６つの出力端子（Ｏ１〜Ｏ５端子、ＶＯ端子）が使用されている。これら６つの端子は、ＣＰＵ２０１で割当てられた６つのポート（ＰＡ０〜ＰＡ５）に個々に対応している。また、本実施例では、抵抗アレー２３１により、ＰＡ０〜ＰＡ５端子のインピーダンスが低減され、外来ノイズ等の影響が抑制されている。
【００３７】
入力コネクタ部２４０からの信号は、スイッチドライバ２３２の内部回路と標準化信号安定化部２３４と信号整合部２３３との組み合わせによりノイズ除去される。さらに、信号整合部においては、電圧調整もなされる。これは、入力コネクタ部２４０に繋がるスイッチ類のうち、送信先が分岐しているものがあり、主制御基板１００以外にも検知信号が送られていることに基づく。つまり、そのスイッチに係る回路系の負荷は他のスイッチに比べて大きいため、その信号の特性は他の信号と異なる。このため、該当する信号線上に信号整合部２３３を設けて、他の信号との整合を図っている。なお、信号整合部２３３の出力信号はスイッチドライバ２３２のＶ１端子に入力される。
【００３８】
図６に示すＩ／Ｏデコード回路部２２０は、ＣＰＵ２０１からのアドレス信号を復号して、デバイス選択信号（ＣＳ０〜ＣＳ６）とゲート信号（Ｇ）とを入出力回路部３００（後述する）へ出力する。デバイス選択信号（ＣＳ０〜ＣＳ６）は、外部機器（後述する）を選択する信号であり、ゲート信号は、デバイス選択信号（ＣＳ６）を有効化する信号である。デバイス選択信号（ＣＳ０〜ＣＳ６）は、出力用デバイス選択信号（ＣＳ０〜ＣＳ５）と入力用デバイス選択信号（ＣＳ６）に区別される。
【００３９】
出力用デバイス選択信号（ＣＳ０〜ＣＳ５）は、ＣＰＵ２０１が入出力回路部３００へのデータの書き込み状態にある場合で、且つ、ＰＢ０／ＸＣＳＩＯ０端子の範囲アドレスが指定され、Ａ０〜Ａ４端子から予め定められたアドレス出力があった場合に、デコーダＩＣ２２３から出力される。つまり、ＣＰＵ２０１のＤ０〜Ｄ７端子の出力信号がデータバスを介して入出力回路部３００へ出力されると、出力用デバイス選択信号（ＣＳ０〜ＣＳ５）が図１２に示す出力ポート４００に送信され、フリップフロップＩＣ３１１〜３６１の１Ｄ〜８Ｄ端子に入力される。一方、アドレス信号はＩ／Ｏデコード回路部２２０にて出力用デバイス選択信号（ＣＳ０〜ＣＳ５）に変換され、これも出力ポート４００に送信され、対応するフリップフロップＩＣのｃｌｏｃｋ端子に入力される。
【００４０】
入力用デバイス選択信号（ＣＳ６）は、Ａ０〜Ａ４端子から予め定めたアドレス出力があり、かつＰＢ１／ＸＣＳＩＯ１端子から出力があった場合に、ＮＯＲゲートＩＣ２２２とデコーダＩＣ２２４により形成され、デコーダＩＣ２２４からバッファＩＣ３７１（図１１参照）へ出力される。またゲート信号生成部２１６において、水晶発振モジュール２０４から出力されている発振クロックと、ＣＰＵ２０１のＸＲＤ端子とＸＩＯＲＱ端子の出力信号に基づき、ゲート信号（Ｇ）が生成され、これもバッファＩＣ３７１へ出力される。また本実施例では、抵抗アレー２２１、２２８、２２９により、入力端子側のインピーダンスが低減され、それぞれデバイス選択信号生成部の生成する出力選択信号、入力選択信号、ゲート信号生成部２１６の生成するゲート信号への外来ノイズ等の影響が抑制されている。なお、本実施例では、データバス（ＯＤ，Ｄ）が２経路に別れている。これは、ＣＰＵ２０１とフリップフロップＩＣ３１１〜３６１の間の負荷容量によるものであり、２経路に分ける必要がない回路構成としてもよい。
【００４１】
データバス安定化部２１１はＣＰＵ２０１と入出力回路部３００を接続するデータバスの信号を安定させる。抵抗アレー２０３はインピーダンスを低減することでバスにはいるノイズを軽減し、バッファ２０２は２経路に別れたデータバスのうち、賞球、ランプ、表示及び音声の各コマンド出力回路部（３１０〜３４０）へのバス（ＯＤ）の出力信号（ＯＤ０〜ＯＤ７）を増幅する。
【００４２】
次に、入出力回路部３００について説明する。図３に示すように、入出力回路部３００には、賞球コマンド出力回路部３１０、ランプコマンド出力回路部３２０、表示コマンド出力回路部３３０、音声コマンド出力回路部３４０、ソレノイド駆動回路部３５０、ＬＥＤ駆動・情報出力回路部３６０、及び、第２外部入力回路部３７０が備えられている。
【００４３】
上述の各回路部３１０〜３７０のうち、賞球コマンド出力回路部３１０，ランプコマンド出力回路部３２０，表示コマンド出力回路部３３０，音声コマンド出力回路部３４０は、いずれも同様な回路構成を有している。したがって、本実施例では図面が冗長になるのを避けるため、賞球コマンド出力回路部３１０のみを図示し（図８）、その他の回路部３２０〜３４０については、図８に符号を括弧書するのみとして、これらの図示を省略する。つまり、各出力回路部３１０，３２０，３３０，３４０は、各々フリップフロップＩＣ３１１，３２１，３３１，３４１と、バッファＩＣ３１２，３２２，３３２，３４２と、ストローブ信号線バッファＩＣ３１３，３２３，３３３，３４３と接続コネクタ３１４，３２４，３３４，３４４とを有している。
【００４４】
図９に示すように、ソレノイド駆動回路部３５０は、フリップフロップＩＣ３５１と、３つのランプ・ソレノイドドライバ３５２〜３５４と、そのランプ・ソレノイドドライバのＤｒａｉｎ端子に対しそれぞれ並列に接続されたフリーホイールダイオード３５５と、出力コネクタ３５６とを備えている。
【００４５】
図１０に示すように、ＬＥＤ駆動・情報出力回路部３６０は、フリップフロップＩＣ３６１、トランジスタアレイ３６２、ランプ・ソレノイドドライバ３６３、継電部３６５、電力調整部３６４、出力コネクタ３５６、情報出力コネクタ３６６を有し、またフリップフロップＩＣ３５１もその構成の一部を担っている。継電部３６５には２つのリレー３６７、３６８が備えられ、電力調整部３６４には１０個の抵抗Ｒ４〜Ｒ１３が備えられている。
【００４６】
図１１に示すように、第２外部入力回路部３７０は、バッファＩＣ３７１、スイッチドライバ３７２、抵抗アレー３７３、電力調整部３７４、出力コネクタ３５６を有している。電力調整部３７４には、６つの抵抗Ｒ２１〜Ｒ２６が備えられている。
【００４７】
また、図１２に示すように、賞球コマンド出力回路部３１０、ランプコマンド出力回路部３２０、表示コマンド出力回路部３３０、音声コマンド出力回路部３４０、ソレノイド駆動回路部３５０及びＬＥＤ駆動・情報出力回路部３６０のフリップフロップＩＣ３１１，３２１，３３１，３４１，３５１，３６１は、出力ポート回路部４００の６つの出力ポートを構成している。
【００４８】
次に、入出力回路部３００の各回路部３１０〜３７０について、その機能を説明する。図９に示す出力ポート回路部４００においては、主回路部２００からのデータ（ＯＤ，D）、デバイス選択信号（ＣＳ０〜ＣＳ５）、及びクリア信号（ＣＬＲ）が入力される。また、出力ポート回路部４００の各ポートには外部装置が割り当てられている。外部装置としては、賞球装置、ランプ装置、表示装置、音声装置、ソレノイド装置、ＬＥＤ装置、及びホールコンピュータ等が挙げられる。データ（ＯＤ）は、フリップフロップＩＣ３１１〜３６１の１Ｄ〜８Ｄ端子に入力される。デバイス選択信号（ＣＳ０〜ＣＳ５）は、対応するフリップフロップＩＣ３１１〜３６１のｃｌｏｃｋ端子に入力される。デバイス選択信号（ＣＳ０〜ＣＳ５）により選択されたフリップフロップＩＣ３１１〜３６１においては、主回路部２００からのデータ（ＯＤ，Ｄ）が１Ｄ〜８Ｄ端子に入力され、デバイス選択信号（ＣＳ０〜ＣＳ５）の立ち上がりエッジのタイミングで、１Ｑ〜８Ｑ端子からデータが出力される。また、この出力ポート回路部４００においては、遊技機１への電源投入時に、前述の汎用初期化リセット信号部２１２からの初期化リセット信号により、フリップフロップＩＣ３１１、３２１、３３１、３４１、３５１、３６１は初期化される。
【００４９】
図８に示す各種のコマンド出力回路部３１０〜３４０は、後段の外部装置である賞球装置、ランプ装置、表示装置、音声装置にコマンドデータを送信する。つまり、デバイス選択信号（ＣＳ０〜ＣＳ３）によりいずれかのコマンド出力回路３１０〜３４０が選択される。そして、フリップフロップＩＣ３１１〜３４１から出力されたコマンドデータが、バッファＩＣ３１２，３２２，３３２，３４２のＡ１〜Ａ８端子に入力され、コネクタ３１４〜３４４へ出力される。また、各バッファＩＣ３１２，３２２，３３２，３４２のアウトプットイネーブル端子Ｇ１、Ｇ２は接地されており、バッファＩＣ３１２，３２２，３３２，３４２からは、ドライブ能力が増強された信号が出力される。なお、各種コマンド出力回路部３１０〜３４０で扱われる制御信号は、データ８ビット、ストローブ１ビットの合計９ビットであるが、データビット数は接続する外部装置によっては変更される場合もある。
【００５０】
図９に示すソレノイド駆動回路部３５０は、デバイス選択信号（ＣＳ４）により選択され、遊技状態に合わせて外部装置であるソレノイド装置を駆動する回路部である。ソレノイド駆動回路部３５０においては、ランプ・ソレノイドドライバ３５２〜３５４がソレノイドに対応付けられている。そして、フリップフロップＩＣ３５１は、５Ｑ〜７Ｑ端子から対応するランプ・ソレノイドドライバ３５２〜３５４へ信号を出力する。さらに、フリップフロップＩＣ３５１からランプ・ソレノイドドライバ３５２〜３５４のＩＮ端子への入力信号がＨレベルの場合に、ランプ・ソレノイドドライバ３５２〜３５４がソレノイド装置を駆動する。また、フリップフロップＩＣ３５１は、コマンド出力回路部３１０〜３４０へストローブ信号を送信するストローブ信号発生部としても機能する。すなわち、図１０に示すように、フリップフロップＩＣ３５１は、１Ｑ〜４Ｑ端子からの出力信号を対応するコマンド出力回路部３１０〜３４０のストローブ信号バッファＩＣ３１３〜３４３に、スローブ信号として送信する。
【００５１】
フリーホイールダイオード３５５は、高速スイッチング動作時の負荷電流を持続させる働きによって、ランプ・ソレノイドドライバ３５２〜３５４の出力信号がＨレベルからＬレベルへ切り換わる際に、持続電流を還流させる。なお、ランプ・ソレノイドドライバ３５２〜３５４の代わりに、例えば、トランジスタ、ＦＥＴを使用してソレノイドを駆動することも可能である。
【００５２】
図１０に示すＬＥＤ駆動・情報出力回路部３６０は、普通図柄ＬＥＤの駆動や、ホールコンピュータ等への外部情報出力に使用される。ＬＥＤ駆動・情報出力回路部３６０のフリップフロップＩＣ３６１から出力されたデータは、トランジスタアレイ３６２のＩ１〜Ｉ８端子へ入力される。トランジスタアレイ３６２においては、２ビットが普通図柄ＬＥＤに割当てられ、６ビットが外部情報出力に割り当てられている。トランジスタアレイ３６２のＯ１〜Ｏ７端子の出力は、出力コネクタ３５６へ出力される。また、トランジスタアレイ３６２のＯ８端子の出力は、継電部３６５のリレー３６８を経て情報出力コネクタ３６６へ送られる。なお、トランジスタアレイ３６２の出力信号は、保護抵抗部３６４の抵抗Ｒ４〜Ｒ１３により電流規制されている。
【００５３】
図１１に示す第２外部入力回路部３７０は、各種スイッチの状態をＣＰＵ２０１へ入力する回路部であり、使用するデータバス（Ｄ０〜Ｄ５）の信号線数は、接続されているスイッチの数に対応している。出力コネクタ３５６からの検知信号は、電力調整部３７４を経てスイッチドライバ３７２のＩ１〜Ｉ６端子に入力される。電力調整部３７４においては、抵抗Ｒ２１〜Ｒ２６とスイッチドライバ３７２の内部回路との組み合わせによりノイズ除去と電圧調整がなされる。スイッチドライバ３７２のＯ１〜Ｏ６端子からの出力信号は、バッファＩＣ３７１に入力される。また、スイッチドライバ３７２は、短絡検知機能を備えており、Ｉ１、Ｉ２端子に接続されているスイッチが短絡状態になると、その出力信号がＨレベルからＬレベルに変化する。さらに、抵抗アレー３７３は、バッファＩＣ３７１のＡ１〜Ａ８端子のインピーダンスを低くして外来ノイズ等の影響を抑制している。
【００５４】
バッファＩＣ３７１のＧ２端子には、主回路部２００からのゲート信号（Ｇ）が入力され、バッファＩＣ３７１は、スイッチドライバ３７２からの信号を増幅してデータバス（Ｄ）へ出力する。
【００５５】
本実施例の遊技機１においては、遊技機１の電源投入に伴い、外部から遊技機１への供給電力（図１４（１）、電圧にて示す）が立ち上がり、システムリセット信号（「パワーオンリセット信号」ともいう、同（２））が主制御基板１００に供給され、ＣＰＵ２０１に前述のようなＣＰＵ用初期化リセット信号が供給されると、外部からの供給電力（同（１））の立ち上がり後、ＬレベルにあるＣＰＵ用初期化リセット信号（同（３），図１５（５））により、ＣＰＵ２０１が初期化される。この後、ＣＰＵ用初期化リセット信号（同（３），図１５（５））が、一旦立ち上がってから立ち下がり、Ｌレベルに戻ることから、ＣＰＵ２０１には、再度初期化信号が入力される。そして、ＣＰＵ用初期化リセット信号（同（３），図１５（５））は、再びＨレベルを示し、遊技機１の制御は定常状態に移行する。つまり、遊技機１によれば、ＣＰＵ用初期化リセット信号（同（３），図１５（５））に、複数の変化形態が与えられているので、単一の変化形態のみが与えられる場合に比べて、より確実に且つ安定してＣＰＵ２０１を初期化でき、遊技機の動作を安定させることが可能になった。このような結果が得られた理由としては、以下のものが挙げられる。つまり、遊技機１の電源遮断の際、ＣＰＵ２０１の内部回路中でノイズフィルタ等を構成するコンデンサに蓄電されていた電荷が残留し、例えば翌日の遊技場営業日の電源投入時に、残留電荷を原因として部分的に早く閾値を超える信号が発生し、電源電位（図１４（２））の立ち上がりの際も、ＣＰＵ２０１の初期化の際も、ＣＰＵ２０１への初期化信号が同様なレベルを示すこと等も影響して、立ち上がりのアンバランスが生じ、制御の安定性が損なわれる。しかし、本実施例の遊技機１のように、ＣＰＵ用初期化リセット信号（同（３），図１５（５））に複数の変化形態を与えることにより、追加補償の変化形態が含まれることとなり、単一の変化形態を与えるのみでは解消できなかった残留不具合要素の解消を図ることが可能となる。
【００５６】
なお、遊技機の技術分野においては、ＣＰＵ２０１は行政指導に基づき指定機関が主に開発を進めており、不正防止等の観点から、ＣＰＵ２０１の内部回路の構成の全てが遊技機製造業者にさえも明らかにはされない。したがって、ＣＰＵ２０１のリセット時における不具合の原因は、前述のもに限られるわけではない。
【００５７】
なお、図１４と図１５は、ともにＣＰＵ用初期化リセット信号を説明するものであり、両図ともにシステムリセット信号（図１４（２），図１５（１））を含んでいるが、図１４（２）には、主制御基板１００へ入力されるシステムリセット信号が図示されており、図１５（１）には、主基板への入力後に成形されたシステムリセット信号（ＮＡＮＤゲート２５５（図５参照）の出力信号）が図示されている。本実施例では、これらをともに「システムリセット信号」として説明しているが、例えば、成形前を「成形前システムリセット信号」、「成形後システムリセット信号」のように区別して捉えることも可能である。図１４（２）の波形と、図１５（１）の波形が反転表示されているのは、このような理由による。
【００５８】
また、本発明は上述の実施例に限定されるものではなく、その技術思想を逸脱しない範囲で種々に変形することが可能である。例えば、ＣＰＵ用初期化リセット信号生成部２１４をＣＰＵ２０１内部に設けてもよい。こうすればＣＰＵ２０１の外部回路を簡略化でき、主制御基板１００の小型化が可能となる。そして、遊技機１の背面構成の簡素化や、遊技球が流下する樋の配設設計の高自由度化が可能となる。さらに、本実施例では、ＣＰＵ用初期化リセット信号の第１の変化形態を立ち上がりの形態とし、第２の変化形態を同信号の立ち下がりの形態としているが、変化形態の一方或は双方を、立ち上がり及び立ち下がりを含むような一定の波形パターンと考え、それらを組み合わせるものとしてもよい。また、この場合の立ち上がり及び立ち下がりの回数は一ずつに限られるものではなく、一又は複数の選択を適宜行なうことが可能である。例えば、本実施例におけるＣＰＵ用初期化信号の、電源投入後の立ち下がりとその後の立ち上がりとを併せて第２の変化形態と捉えることも可能である。
【００５９】
また、システムリセット信号（図１５（１）等）の立ち下がりから、ＣＰＵ用初期化信号（図１５（５））の前段の立ち上がりまでの時間Ｔ１、そこからＣＰＵ用初期化信号（図１５（５））の立ち下がりまでの時間Ｔ２、さらにそこからＣＰＵ用初期化信号（図１５（５））の後段の立ち上がりまでの時間Ｔ３は適宜変更が可能である。
【００６０】
本実施例では、Ｔ１はＴ２（及びＴ３）の約５００倍に設定されており、Ｔ２とＴ３とは等しく設定されている。ＣＰＵ２０１をより安定して初期化するためには、Ｔ１を充分に大きく設定することが望ましい。Ｔ２とＴ３とは必ずしも同等に設定する必要はない。両者を同等に設定した場合には、同様の回路構成で波形を生成できるため、回路の設計及び構成が簡略化される。変形例として、例えば、Ｔ２及びＴ３を、本実施例と同様に共通のクロック信号に基づき設定し、且つ、Ｔ２をＴ３よりも大とすることが考えられる。Ｔ２を大とするのはＣＰＵ２０１に充分な初期化時間を与えるためであり、Ｔ３を小とするのは、ＣＰＵ２０１の制御をより早く定常化するためである。また、Ｔ２，Ｔ３の定義手法としては、最小値をクロック数（例えば４）で定義し、Ｔ２の最大値を１００ｍｓとすることが考えられる。
【符号の説明】
【００６１】
１  遊技機
１００  主制御基板
１２０  電源スイッチ
２０１  ＣＰＵ
２１０  発振部
２１２  初期化リセット信号生成部
２１３  ユーザリセット信号生成部
２１４  ＣＰＵ用初期化リセット信号生成部
２１８  汎用初期化リセット信号生成部
２５０  リセット回路部
２５６，２５７  カウンタＩＣ
２５９  シュミットトリガインバータＩＣ
２６０  カウンタＩＣ
２６１  ＮＯＲゲートＩＣ
２６７  フリップフロップＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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