(57)【要約】【課題】ＳＰＳＴスイッチなどにおいて信号の損失や端子間の干渉を抑制した半導体スイッチを提供する。【解決手段】シャントＦＥＴ１，２は、第１配線Ｌ１を挟むように配置されている。また、２分割されたシャントＦＥＴ１，２は、シャントＦＥＴ１とシャントＦＥＴ２にそれぞれグランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２が接続されている。シャントＦＥＴ１，２のドレイン（もしくはソース）は、第１配線Ｌ１の２つの側面ＳＩＤＥ１，ＳＩＤＥ２で接続され、シャントＦＥＴ１，２のソース（もしくはドレイン）は、それぞれグランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２に接続されている。シャントＦＥＴ１，２の間に第１配線Ｌ１があることで、第１配線Ｌ１と接続される端子Ｔ２が、シリーズＦＥＴ３が配置される領域の端よりも中心に近い位置に配線することができる。【選択図】図２
2010067664.tif 000002
【特許請求の範囲】
【請求項１】
アンテナとの結合に用いられる第１端子と、
送信または受信装置との結合に用いられる第２端子と、
接地電圧が供給される接地端子と、
前記第１端子と前記第２端子との接続制御を行なうシリーズトランジスタと、
前記第２端子と前記接地端子との接続制御を行なうシャントトランジスタとが半導体基板上に配置されたアンテナスイッチを有する半導体装置であって、
前記シャントトランジスタは第１と第２のトランジスタを有し、
前記接地端子は、前記第１トランジスタに結合される第１接地端子と、
前記第２トランジスタに結合される第２接地端子とを有し、
前記シリーズトランジスタと、前記第１トランジスタと、前記第２トランジスタと結合される接続配線を有し、
前記第１トランジスタと前記第２トランジスタとは、それぞれ前記シリーズトランジスタと対向するように並び、前記第２端子と前記シリーズトランジスタとの間に配置されるとともに、
前記第１トランジスタと前記第２トランジスタとで前記接続配線をはさむように配置され、
更に前記第２端子が、前記第１接地端子と、前記第２接地端子との間に配置されたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記シリーズトランジスタのドレインとソースで電流が流れる方向の活性領域の幅に相当するゲート配線長であるゲートフィンガ長は、
前記シャントトランジスタのドレインとソースで電流が流れる方向の活性領域の幅に相当するゲート配線長であるゲートフィンガ長より長いことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記シリーズトランジスタと前記シャントトランジスタのゲートは、複数のゲート配線により構成され、
前記ゲート配線は、お互いにそれぞれ同一方向に伸びるように配置されることを特徴とする半導体装置。
【請求項４】
アンテナとの結合に用いられる第１端子と、
送信または受信装置との結合に用いられる第２端子と、
接地電圧が供給される接地端子と、
前記第１端子と前記第２端子との間に配置され、前記第１端子と前記第２端子との接続制御を行うシリーズトランジスタと、
前記第２端子と前記接地端子との接続制御を行なうシャントトランジスタとを基本構成とする単位スイッチが、半導体基板上に複数配置されたアンテナスイッチを有する半導体装置であって、
前記単位スイッチのうち少なくとも一つは、前記シャントトランジスタは分割され第１と第２のトランジスタを有し、
前記接地端子は、前記第１トランジスタに結合される第１接地端子と、
前記第２トランジスタに結合される第２接地端子とを有し、
前記シリーズトランジスタと、前記第１トランジスタと、前記第２トランジスタと前記第２端子と結合される接続配線を有し、
前記第１トランジスタと前記第２トランジスタとは、それぞれ前記シリーズトランジスタと対向するように並び、前記第２端子と前記シリーズトランジスタとの間に配置されるとともに、
前記第１トランジスタと前記第２トランジスタとで前記接続配線をはさむように配置され、
更に前記第２端子が、前記第１接地端子と、前記第２接地端子との間に配置されたことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１、および前記第２トランジスタと結合される前記シリーズトランジスタのゲートフィンガ長は、前記第１、および前記第２トランジスタのゲートフィンガ長より長いことを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第１、および前記第２トランジスタと、前記第１、および前記第２トランジスタと結合される前記シリーズトランジスタのゲートは、複数のゲート配線により構成され、
前記ゲート配線は、お互いにそれぞれ同一方向に伸びるように配置されることを特徴とする半導体装置。
【請求項７】
請求項４記載の半導体装置において、
前記第１、および前記第２のトランジスタのドレインとソースで電流が流れる方向の活性領域の幅に相当するゲートフィンガ長の総和であるゲート幅は、他の分割されないで配置されるシャントトランジスタのゲート幅よりも大きいことを特徴とする半導体装置。
【請求項８】
請求項４記載の半導体装置において、
前記第１端子は、複数の前記単位スイッチが接続されていることを特徴とする半導体装置。
【請求項９】
アンテナに結合される分波器の端子との結合に用いられる第１端子と、
送信または受信装置との結合に用いられる第２端子と、
前記送信または受信装置とは異なる送信または受信装置との結合に用いられる第３端子と、
接地電圧が供給される第１と第２の接地端子と、
前記第１端子と前記第２端子との間に配置され、前記第１端子と前記第２端子との接続制御を行う第１シリーズトランジスタと、
前記第１端子と前記第３端子との間に配置され、前記第１端子と前記第３端子との接続制御を行う第２シリーズトランジスタと、
前記第２端子と前記第１接地端子との接続制御を行う第１シャントトランジスタと、
前記第３端子と前記第２接地端子との接続制御を行う第２シャントトランジスタと、
前記第１シリーズトランジスタと前記第１シャントトランジスタと前記第２端子とに結合される第１接続配線と、
前記第２シリーズトランジスタと前記第２シャントトランジスタと前記第３端子とに結合される第２接続配線とで構成される第１スイッチと、
前記分波器の他の端子との結合に用いられる第４端子と、
前記第２端子、前記第３端子に結合される前記送信または受信装置とは異なる送信または受信装置との結合に用いられる第５端子と、
前記第２端子、前記第３端子、前記第５端子に結合される前記送信または受信装置とは異なる送信または受信装置との結合に用いられる第６端子と、
接地電圧が供給される第３と第４の接地端子と、
前記第４端子と前記第５端子との間に配置され、前記第４端子と前記第５端子との接続制御を行う第３シリーズトランジスタと、
前記第４端子と前記第６端子との間に配置され、前記第４端子と前記第６端子との接続制御を行う第４シリーズトランジスタと、
前記第５端子と前記第３接地端子との接続制御を行う第３シャントランジスタと、
前記第６端子と前記第４接地端子との接続制御を行う第４シャントランジスタと
前記第３シリーズトランジスタと前記第３シャントトランジスタと前記第５端子とに結合される第３接続配線と、
前記第４シリーズトランジスタと前記第４シャントトランジスタと前記第６端子とに結合される第４接続配線とで構成される第２スイッチと、
前記第１、第２スイッチを制御する制御信号発生器とが半導体基板上に配置された半導体装置であって、
前記制御信号発生器は、前記第１スイッチと、前記第２スイッチに挟まれるように配置されることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１、前記第２、前記第３、前記第４シャントトランジスタのうち少なくとも１つは、第１と第２のトランジスタを有し、
前記接地端子は、前記第１トランジスタに結合される第１分割接地端子と、
前記第２トランジスタに結合される第２分割接地端子とを有し、
前記第１トランジスタと前記第２トランジスタとは、前記第１、第２トランジスタと結合される前記シリーズトランジスタと対向するように並び、
前記第１、第２トランジスタと結合される前記送信または受信装置との結合に用いられる端子と、前記シリーズトランジスタとの間に配置されるとともに、
前記第１トランジスタと第２トランジスタとで、前記第１、第２トランジスタと結合される前記接続配線を挟むように配置され、
更に、前記端子が、前記第１分割接地端子と、前記第２分割接地端子との間に配置されたことを特徴とする半導体装置。
【請求項１１】
アンテナ及び送信または受信装置に接続される半導体装置であって、
アンテナとの結合に用いられる第１端子と、
送信または受信装置との結合に用いられる第２端子と、
接地電圧が供給される第１接地端子と第２接地端子と、
前記第１端子と前記第２端子との接続制御を行うシリーズトランジスタと、
前記第２端子と前記第１接地端子との接続制御を行う第１トランジスタと、
前記第２端子と前記第２接地端子との接続制御を行う第２トランジスタと、
前記シリーズトランジスタと、前記第１トランジスタと、前記第２トランジスタと結合される接続配線とが半導体基板上に配置され、
前記第１トランジスタと前記第２トランジスタとの間に、前記接続配線が配置され、
更に、前記第２端子が、前記第１接地端子と、前記第２接地端子との間に配置されたことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記シリーズトランジスタのドレインとソースで電流が流れる方向の活性領域の幅に相当するゲート配線長であるゲートフィンガ長は、
前記第１トランジスタと前記第２トランジスタのドレインとソースで電流が流れる方向の活性領域の幅に相当するゲート配線長であるゲートフィンガ長より長いことを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記シリーズトランジスタと前記第１トランジスタと前記第２トランジスタのゲートは、複数のゲート配線により構成され、
前記ゲート配線は、お互いにそれぞれ同一方向に伸びるように配置されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体通信機器などに搭載される半導体装置に係り、特に、高周波の伝送信号の通過経路切り替えを行うスイッチを有する半導体装置に有効な技術に関する。
【背景技術】
【０００２】
近年、携帯電話は、音声信号に加えてデータ通信を利用した多様なサービス展開をはかり、発展を続けている。
【０００３】
通信方式としては、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）ＤＣＳ（Ｄｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ  Ｓｙｓｔｅｍ、ＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｅｒｖｉｃｅ）、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）などがあり、マルチバンド／マルチモード化への対応が携帯電話に求められている。
【０００４】
このマルチバンド／マルチモード化に伴い、複雑な高周波信号の切り替えが可能な送受信切り替え用のスイッチが求められている。
【０００５】
このスイッチには、送信信号の品質改善と、受信信号の受信感度向上のために、低通過損失（または挿入損失）と、高アイソレーションが高いレベルで求められている。この低通過損失と、高アイソレーションを実現する技術として、例えば、特許文献１に開示されたものがある。
【０００６】
特許文献１では、ＳＯＩ構造の表面シリコン層に、ＳＰＳＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｓｉｎｇｌｅ  Ｔｈｒｏｗ）ＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）等の高周波用半導体スイッチを作り込むものである。
【０００７】
ｐウェル領域内に形成された半導体スイッチを構成するＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が、トレンチに埋設した絶縁体で包囲して分離されている。
【０００８】
また、各々のｐウェル領域とＤＣ−ＧＮＤとを接続するラインを設けることによって、基板を通って漏洩する経路を遮断し、また、ＤＣ−ＧＮＤラインを通る経路の漏洩を抑制している。
【０００９】
この信号の漏洩を遮断又は抑制することにより、挿入損失を低減できるとしている。
【特許文献１】特開２００３−３４７５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載された信号の漏洩経路を遮断し挿入損失を低減する技術は、半導体装置の縦構造についてであり、その他の技術、手法についての十分な開示はなされていない。
【００１１】
信号が漏洩する経路は、例えば上述の技術で開示されている経路だけに特定されるものではないため、スイッチの特性が今まで以上に要求された際に、その要求性能を満足することができない恐れがある。
【００１２】
本発明の目的は、上記問題点に鑑みてなされたものであって、ＳＰＳＴスイッチや、信号の経路がｎ個（ｎは自然数）に分岐されるＳＰｎＴスイッチタイプの半導体スイッチ等において信号の損失や端子間の干渉を抑制する技術を提供することにある。
【００１３】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置は、アンテナとの結合に用いられる第１端子と、送信または受信装置との結合に用いられる第２端子と、接地電圧が供給される接地端子と、第１端子と第２端子との接続制御を行うシリーズトランジスタと、第２端子と接地端子との接続制御を行うシャントトランジスタとが半導体基板上に配置されたアンテナスイッチを有する半導体装置であって、シャントトランジスタは第１と第２のトランジスタを有し、接地端子は、第１トランジスタに結合される第１接地端子と、第２トランジスタに結合される第２接地端子とを有し、シリーズトランジスタと、第１トランジスタと、第２トランジスタと結合される接続配線を有するものである。
【００１６】
ここで、第１トランジスタと、第２トランジスタとがそれぞれシリーズトランジスタと対向するように並び、第２端子とシリーズトランジスタとの間に配置されるとともに、第１トランジスタと第２トランジスタとで接続配線をはさむように配置され、更に第２端子が、第１接地端子と、第２接地端子との間に配置されたことを特徴とするものである。
【００１７】
また、代表的な実施の形態によれば、シャントトランジスタであるシャントＦＥＴを２つに分けたので、その間に接続配線である第１配線を配置することができる。
【００１８】
これにより、シリーズトランジスタであるシリーズＦＥＴの周辺領域に比べ、中央領域近くから２方向の周辺領域に第１配線を伸ばすことができる。
【００１９】
さらに、シャントＦＥＴを２つに分割し、それぞれに接地端子であるグランド端子ＡＣ−ＧＮＤを設けている。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
（１）シャントＦＥＴを分割して、それぞれグランド端子へ接続されるように半導体基板上に配置することにより、従来の高周波スイッチ回路に比べて、端子間のアイソレーション特性を向上することができる。
【００２２】
（２）また、シリーズＦＥＴに接続される配線が、シャントＦＥＴに挟まれ、シリーズＦＥＴの周辺領域に比べ、中央領域近くから２方向の周辺領域に第１配線を伸ばすことができる。
【００２３】
（３）上記（１）、（２）により、従来の高周波スイッチ回路に比べて、スイッチオン時の端子間の損失を低減することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
図１は、本発明の実施の形態１によるＳＰＳＴスイッチの等価回路図、図２は、図１に示す等価回路図のＳＰＳＴスイッチにおけるＳＰＳＴスイッチの各素子の半導体基板上での配置を示す図、図３は、本発明者が検討したＳＰＳＴスイッチの各素子の半導体基板上での配置を示す図、図４は、図２の破線部分を拡大した説明図、図５は、図４のＡ−Ａ’部の断面図、図６は、図２のＢ−Ｂ’部の断面図である。
【００２６】
まず、本発明の実施の形態１に係るＳＰＳＴタイプの半導体スイッチについて、図１、図２を参照して説明する。図１は、本発明の半導体スイッチの基本構成を示す等価回路であり、図２は、その構成の半導体基板上でのトランジスタ等の配置を示すレイアウト図である。
【００２７】
図１の等価回路のように、ＳＰＳＴスイッチは、シリーズトランジスタ（シリーズＦＥＴ）と、シャントトランジスタ（シャントＦＥＴ）を有する。シリーズトランジスタは、数百ＭＨｚ以上の高周波信号が入力もしくは出力される第１端子である端子Ｔ１と第２端子である端子Ｔ２とにソース／ドレインの各々が接続され、端子Ｔ２と接地端子であるグランド端子ＡＣ−ＧＮＤとにドレイン／ソースとの各々が接続される。
【００２８】
以後、シリーズトランジスタはシリーズＦＥＴと呼ぶ。また、シャントトランジスタはシャントＦＥＴと呼ぶ。また、接地端子はグランド端子ＡＣ−ＧＮＤと呼ぶ。
【００２９】
そして、シリーズＦＥＴは、高周波信号を伝送するためのトランスファ回路として用いられる。一方、シャントＦＥＴは、漏れた高周波信号をグランド端子ＡＣ−ＧＮＤへ逃がすシャント回路として用いられる。
【００３０】
このように、ＳＰＳＴスイッチは、トランスファ回路とシャント回路とを組み合わせることにより構成されている。
【００３１】
実施の形態１の特徴として、シャントＦＥＴは、第１のトランジスタであるシャントＦＥＴ１と第２のトランジスタであるシャントＦＥＴ２の２つに分割され、それぞれが別々のグランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２に接続される構成となっている。
【００３２】
以後、第１のトランジスタはシャントＦＥＴ１と呼ぶ。また、第２のトランジスタはシャントＦＥＴ２と呼ぶ。
【００３３】
なお、シャントＦＥＴ１とシャントＦＥＴ２のゲート幅は、等しくするのが望ましい。
【００３４】
それは、高周波信号が入力された際に、シャントＦＥＴ１，２に印加される電圧を均一化することができるからである。
【００３５】
つまり、特定のシャントＦＥＴに、大きな電圧がかかるのを防ぐことができ、ＦＥＴに大きな電圧がかかることによる歪み特性の劣化を抑制することができる。
【００３６】
ここで、ゲート幅とは、ゲート配線が複数集まった構成のＭＯＳＦＥＴにおいて、ドレインとソースで電流が流れる幅の総和のことである。ここで、シリーズＦＥＴ３は、ＦＥＴＸ１１，Ｘ１２，Ｘ１３の３つのＦＥＴの直列接続により構成され、シャントＦＥＴ１は、ＦＥＴＸ２１Ｕ，２２Ｕ，Ｘ２３Ｕの３つのＦＥＴの直列接続により構成され、シャントＦＥＴ２は、ＦＥＴＸ２１Ｌ，Ｘ２２Ｌ，Ｘ２３Ｌの直列接続により構成されている。
【００３７】
このように、シリーズＦＥＴとシャントＦＥＴが、それぞれ複数のＦＥＴの直列接続により構成されている場合は、各ＦＥＴには、制御信号入力端子ＴＣ１，ＴＣ２に入力される直流電圧に、分圧された高周波信号の電圧が重畳されることになる。
【００３８】
そのため、シリーズＦＥＴとシャントＦＥＴがそれぞれ一つのＦＥＴで構成される場合に比べて、各ＦＥＴに印加される電圧を低くすることができる。
【００３９】
例えば、入力される高周波信号のパワーレベルが低く、各ＦＥＴに印加される電圧を低くする必要がない場合は、シリーズＦＥＴとシャントＦＥＴをそれぞれ一つのＦＥＴにより構成してもよい。
【００４０】
また、入力される高周波信号のパワーレベルが大きく、各ＦＥＴに印加される電圧を低くする必要がある場合は、シリーズＦＥＴとシャントＦＥＴを複数のＦＥＴの直列接続により構成してもよい。
【００４１】
図１において、シリーズＦＥＴ３のＦＥＴＸ１１のドレイン（またはソース）とシャントＦＥＴ１のＦＥＴＸ２１Ｕのドレイン（またはソース）とシャントＦＥＴ２のＦＥＴＸ２１Ｌのドレイン（またはソース）とがお互いにノードＡで接続されている。
【００４２】
そして、ＦＥＴＸ１３のソース（またはドレイン）には、端子Ｔ１が接続されており、ノードＡには、端子Ｔ２が接続されている。また、ＦＥＴＸ１１のゲートはゲート抵抗Ｒ１１を介して、ＦＥＴＸ１２のゲートはゲート抵抗Ｒ１２を介して、シリーズＦＥＴのＸ１３のゲートはゲート抵抗Ｒ１３を介して、共に制御信号入力端子ＴＣ１に接続されている。
【００４３】
そして、ＦＥＴＸ２１Ｕのゲートはゲート抵抗Ｒ２１Ｕを介して、ＦＥＴＸ２２Ｕのゲートはゲート抵抗Ｒ２２Ｕを介して、ＦＥＴＸ２３Ｕのゲートはゲート抵抗Ｒ２３Ｕを介して、共に制御信号入力端子ＴＣ２に接続されている。
【００４４】
同様に、ＦＥＴＸ２１Ｌはゲート抵抗Ｒ２１Ｌを介して、ＦＥＴＸ２２Ｌはゲート抵抗Ｒ２２Ｌを介して、ＦＥＴＸ２３Ｌのゲートはゲート抵抗Ｒ２３Ｌを介して、共に制御信号入力端子ＴＣ２に接続されている。
【００４５】
例えば、各ＦＥＴでは、ゲート配線とは別に設けられたポリシリコン等からなる配線で抵抗を構成する。具体的には、その抵抗値は、１０ＫΩから８０ＫΩである。
【００４６】
このように、ゲート抵抗の値を高抵抗とすることで、ＦＥＴのゲートからゲート抵抗を介して高周波信号が漏洩することを抑制することができる。その結果、端子Ｔ１，Ｔ２間の通過損失（挿入損失）が低減される。
【００４７】
次に上記構成における動作について説明する。
【００４８】
信号を送信する場合、端子Ｔ２から端子Ｔ１へ信号を伝送する。この場合、シリーズＦＥＴ３のＦＥＴＸ１１，Ｘ１２，Ｘ１３のゲート−ソース間電圧（Ｖｇｓ）がスレッショルド電圧（Ｖｔｈ）よりも高くなるよう制御信号入力端子ＴＣ１にハイレベルの制御電圧が印加される。
【００４９】
一方、ＦＥＴＸ２１Ｕ，Ｘ２２Ｕ，Ｘ２３Ｕ，Ｘ２１Ｌ，Ｘ２２Ｌ，Ｘ２３Ｌのゲート−ソース間電圧（Ｖｇｓ）がスレッショルド電圧（Ｖｔｈ）よりも低くなるよう制御信号入力端子ＴＣ２にロウレベルの制御電圧が印加される。
【００５０】
これにより、ＦＥＴＸ１１，Ｘ１２，Ｘ１３はオン状態になり、ＦＥＴＸ２１Ｕ，Ｘ２２Ｕ，Ｘ２３Ｕ及びＦＥＴＸ２１Ｌ，Ｘ２２Ｌ，Ｘ２３Ｌはオフ状態になる。つまり、端子Ｔ１と端子Ｔ２は実質的に短絡状態となるため、端子Ｔ２から端子Ｔ１へ信号を伝送することができる。
【００５１】
これに対して、信号を送信しない場合、端子Ｔ１と端子Ｔ２を遮断する。この場合、ＦＥＴＸ１１，Ｘ１２，Ｘ１３のゲート−ソース間電圧（Ｖｇｓ）がスレッショルド電圧（Ｖｔｈ）よりも低くなるよう制御信号入力端子ＴＣ１にロウレベルの制御電圧が印加される。
【００５２】
一方、ＦＥＴＸ２１Ｕ，Ｘ２２Ｕ，Ｘ２３Ｕ、ＦＥＴＸ２１Ｌ，Ｘ２２Ｌ，Ｘ２３Ｌのゲート−ソース間電圧（Ｖｇｓ）がスレッショルド電圧（Ｖｔｈ）よりも高くなるよう制御信号入力端子ＴＣ２にハイレベルの制御電圧が印加される。
【００５３】
これにより、ＦＥＴＸ１１，Ｘ１２，Ｘ１３はオフ状態になり、ＦＥＴＸ２１Ｕ，Ｘ２２Ｕ，Ｘ２３Ｕ及びシャントＦＥＴのＸ２１Ｌ，Ｘ２２Ｌ，Ｘ２３Ｌはオン状態になる。つまり、端子Ｔ１と端子Ｔ２は、シリーズＦＥＴＸ１１，Ｘ１２，Ｘ１３によってほぼ開放となり，Ｘ１１，Ｘ１２，Ｘ１３を通過する漏れた信号はシャントＦＥＴＸ２１Ｕ，Ｘ２２Ｕ，Ｘ２３Ｕ，Ｘ２１Ｌ，Ｘ２２Ｌ，Ｘ２３Ｌを通過して接地端子へと行くため、端子Ｔ１と端子Ｔ２を遮断することができる。
【００５４】
図２は、図１の等価回路の各素子を半導体基板ｓｕｂ上に配置したものである。
【００５５】
端子Ｔ１、シリーズＦＥＴ３、端子Ｔ２の順に半導体基板ｓｕｂ上に配置され、シリーズＦＥＴ３と端子Ｔ２の間には、シリーズＦＥＴ３とシャントＦＥＴ１，２を接続する接続配線である第１配線Ｌ１と、一対のシャントＦＥＴ１，２が配置されている。以後、接続配線は第１配線Ｌ１と呼ぶ。シャントＦＥＴ１，２は、第１配線Ｌ１を挟むように配置されている。
【００５６】
シャントＦＥＴがシャントＦＥＴ１とシャントＦＥＴ２に分割され、シャントＦＥＴ１とシャントＦＥＴ２にそれぞれグランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２が接続された配置となっている。
【００５７】
図３は、本発明者が検討した配置の一例であり、シャントＦＥＴは分割されずに半導体基板上に配置されている。
【００５８】
ＲＣ１とＲＣ２は、端子Ｔ２からシリーズＦＥＴに至るまでの第１配線Ｌ１上の高周波信号の経路の例を示したものである。
【００５９】
端子Ｔ２がシリーズＦＥＴの片端に寄った配置となっている。そのため、ＲＣ２のように信号の経路が長くなるところがあり、そこでの寄生抵抗は大きくなってしまう。また、ＲＣ１とＲＣ２の高周波信号の経路差が大きい。つまり、シリーズＦＥＴと第１配線Ｌ１との接続位置によって、入力される信号の位相が異なってしまう。
【００６０】
一方、本実施の形態の図２の配置では、シャントＦＥＴ１，２のドレイン（もしくはソース）は、第１配線Ｌ１の２つの側面ＳＩＤＥ１，ＳＩＤＥ２で接続され、シャントＦＥＴ１，２のソース（もしくはドレイン）は、それぞれグランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２に接続されている。
【００６１】
そして、端子Ｔ２からシリーズＦＥＴに至るまでの第１配線Ｌ１上の高周波信号の経路は、例えばＲＰ１，ＲＰ２のようになっている。
【００６２】
また、図２のように、シャントＦＥＴ１，２の間に第１配線Ｌ１があることで、第１配線Ｌ１と接続される端子Ｔ２が、シリーズＦＥＴが配置される領域の端よりも中心に近い位置に配線することができる。
【００６３】
そのため、高周波信号の経路ＲＰ１，ＲＰ２が、従来の経路例であるＲＣ２のように長くならないで済むことができる。
【００６４】
また、ＲＰ１とＲＰ２との経路差をＲＣ１とＲＣ２との経路差より小さくできる。つまり、シリーズＦＥＴへ入力される信号の位相が、シリーズＦＥＴと第１配線Ｌ１との接続位置によって、異なりにくい配置となっている。
【００６５】
特に信号の経路差による位相変化は、信号の周波数が高い程顕著となるため、高周波用スイッチにおいては図２のような配置が好適である。
【００６６】
また、シャントＦＥＴ１，２は、それぞれが別々のグランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２に接続されている。そのため、グランド端子ＡＣ−ＧＮＤが一つの場合に比べて、グランド端子ＡＣ−ＧＮＤに接続される接地（ＧＮＤ）へ、漏れた高周波信号を、より逃がしやくなっている。
【００６７】
また、ここまで示したものは、シャントＦＥＴのゲート配線とシリーズＦＥＴのゲート配線の伸びる方向を等しくしている。この配置では、精度が要求される最小寸法であるゲート配線幅（ゲート長に対応）方向に対して、寸法精度を保証しなくてはならない。
【００６８】
しかし、ゲート配線長方向に対しては、最小寸法に対して十分大きいため、寸法検査を省略することができる。つまり、ゲート配線方向をシャントＦＥＴとシリーズＦＥＴでそろえた場合は、ＳＰＳＴスイッチは、半導体プロセスを用いて製造する際に、ゲート配線の方向が一方向のため、寸法精度は一方向だけに求められることになる。
【００６９】
したがって、製造工程の簡略化が可能であり、製造コスト削減と製造期間短縮には、好適な配置となっている。
【００７０】
ここで、図２のシャントＦＥＴのゲートフィンガ長Ｗｆ２は、シリーズＦＥＴのゲートフィンガ長Ｗｆ１と等しいか、もしくは、より短くなるようにするのが望ましい。
【００７１】
それは、トータルのゲート幅が一定の条件においては、ゲートフィンガ長の短い方がソース、ドレインの配線抵抗が小さくなり、ＦＥＴの電流駆動能力を高くできるためである。その結果、グランド端子ＡＣ−ＧＮＤと接続される接地（ＧＮＤ）へ、漏れた高周波信号を、より逃がしやくなるからである。
【００７２】
また、シャントＦＥＴのゲートフィンガ長が短くなることで、グランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２は、シャントＦＥＴと第１配線Ｌ１が接続される側面ＳＩＤＥ１，ＳＩＤＥ２に近づけられている。
【００７３】
したがって、グランド端子ＡＣ−ＧＮＤと並んで配置される端子Ｔ２は、シリーズＦＥＴに近づけられていることになる。その結果、端子Ｔ２とシリーズＦＥＴまでの第１配線Ｌ１の距離は短くなっており、配線による寄生抵抗を小さくすることができる。
【００７４】
ここで、ゲート幅が広い場合、一本のゲート配線では形成できないことから、複数のゲート配線を並列に並べる。ゲートフィンガ長とは、これらの各ゲート配線の長手方向の長さ（一般的に言われるゲート長のことではない）、他の表現をすれば、ＭＯＳＦＥＴにおいて、ドレインとソースで電流が流れる方向の活性領域の幅に相当するゲート幅のことである。
【００７５】
図４は、図２の破線部分ＷＬ１を拡大し示した図である。
【００７６】
この図は、グランド端子ＡＣ−ＧＮＤ２とＦＥＴＸ２３Ｌ、Ｘ２２Ｌの要部を概略的に示したものであり、ＦＥＴがＳＯＩ−ＭＯＳＦＥＴ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）の場合である。
【００７７】
なお、以下においては、ＳＯＩ−ＭＯＳＦＥＴのことをＦＥＴと呼ぶこととし、主要部分を概説する。
【００７８】
図５は、図４のＡ−Ａ’部の断面図である。
【００７９】
図４および図５のように、各ＦＥＴは、ＦＥＴの基板側から順に形成される、第１ビアｖｉａ１、第１メタル配線１ｓｔ  ｍｅｔａｌ  ｌａｙｅｒ、第２ビアｖｉａ２、第２メタル配線２ｎｄ  ｍｅｔａｌ  ｌａｙｅｒにより接続され、構成されている。
【００８０】
そして、ＡＣ−ＧＮＤ２は、第２メタル配線２ｎｄ  ｍｅｔａｌ  ｌａｙｅｒで形成されており、ＦＥＴＸ２３Ｌのソース電極配線Ｓ２へと繋がっている。ソース電極配線Ｓ２は、ＦＥＴＸ２３Ｌの活性領域Ａｃｔｉｖｅ  ａｒｅａの中心付近まで櫛状に伸びており、第２ビアｖｉａ２を用いて第１メタル配線１ｓｔ  ｍｅｔａｌ  ｌａｙｅｒで形成されるソース電極配線Ｓ１と接続されている。
【００８１】
ソース電極配線Ｓ１は、第１ビアｖｉａ１を用いてＦＥＴＸ２３Ｌのソースであるｎ+ 領域に接続されている。また、ＦＥＴＸ２３Ｌのドレインであるｎ+ 領域と第１ビアｖｉａ１を用いて接続されるドレイン電極配線Ｄ１は、第２ビアｖｉａ２を用いてソース−ドレイン電極接続配線Ｓ／Ｄに接続されている。
【００８２】
ソース−ドレイン電極接続配線Ｓ／Ｄは、ＦＥＴＸ２２Ｌのソースであるｎ+ 領域と第１ビアｖｉａ１を用いて接続されるソース電極配線Ｓ３に、第２ビアｖｉａ２を用いて接続されている。
【００８３】
また、ＦＥＴＸ２３ＬとＦＥＴＸ２２Ｌのゲートは、それぞれゲート配線であるゲートフィンガｆｇ＿Ｘ２３Ｌ，ｆｇ＿Ｘ２２Ｌが並列に複数集まり構成されている。ゲートフィンガｆｇ＿Ｘ２３Ｌ，ｆｇ＿Ｘ２２Ｌは、それぞれゲート引き出し配線Ｇ１，Ｇ２を介して、ゲート抵抗Ｒ２３，Ｒ２２へ接続され、制御信号入力端子ＴＣ２に接続されている。
【００８４】
ここで、ゲートフィンガ及びゲート抵抗は、例えばポリシリコン、シリサイドとポリシリコンとの２重積層で形成される。なお、ＦＥＴＸ２３ＵやＦＥＴＸ２１ＬやＦＥＴＸ１１などの構成及び接続は、同様であるため省略する。
【００８５】
図６は、図２のＢ−Ｂ’部の断面図である。
【００８６】
同図に示すように、ＦＥＴＸ２３ＬとＦＥＴＸ２３Ｕは、ＳｉＯ2 層４により分離され配置されている。また、第１配線Ｌ１は、第２メタル配線２ｎｄ  ｍｅｔａｌ  ｌａｙｅｒで形成されている。
【００８７】
以下、本実施の形態の主な効果を記す。
【００８８】
シャントＦＥＴを２つに分けたので、その間に接続配線である第１配線Ｌ１を配置することができる。これにより、シリーズＦＥＴ３の中央領域近くから、２方向の周辺領域に第１配線Ｌ１を伸ばすことができる。
【００８９】
その結果、端子Ｔ２とシリーズＦＥＴ３間の第１配線Ｌ１の寄生抵抗を小さくすることができるため、端子Ｔ１と端子Ｔ２間の損失を少なくすることができる。
【００９０】
また、シャントＦＥＴを２つに分割し、それぞれにグランド端子ＡＣ−ＧＮＤを設けている。そのため、漏れた高周波信号が、シャントＦＥＴ１，２を介して、グランド端子ＡＣ−ＧＮＤと接続される接地へ逃げ易くなっている。
【００９１】
（実施の形態２）
図７は、本発明の実施の形態２によるＳＰＳＴスイッチにおけるシャントＦＥＴのゲートフィンガ長がシリーズＦＥＴのゲートフィンガ長より短い場合の配置を示す説明図、図８は、シャントＦＥＴのゲートフィンガ長がシリーズＦＥＴのゲートフィンガ長より長い場合の配置を示す説明図である。
【００９２】
実施の形態２のＳＰＳＴスイッチは、実施の形態１とシャントＦＥＴとシリーズＦＥＴのゲート配線の方向の関係が異なる。
【００９３】
図７のようにシリーズＦＥＴ３とシャントＦＥＴ１，２のゲート配線が、互いに直角方向に伸びるように、それぞれ半導体基板ｓｕｂ上に配置されている。なお、回路構成、回路動作については、図１のＳＰＳＴスイッチで説明したと同様であることに変わりはないものであるので、ここでの再度の説明は省略することとする。
【００９４】
図７に示すようにシャントＦＥＴ１，２のドレイン（もしくはソース）は、端子Ｔ２と近い距離にある第１配線Ｌ１の２つの側面ＳＩＤＥ３，ＳＩＤＥ４で接続され、シャントＦＥＴ１，２の他方のソース（もしくはドレイン）は、それぞれグランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２に接続されている。
【００９５】
これにより、端子Ｔ２から側面ＳＩＤＥ３，ＳＩＤＥ４へ至る距離は、図２の端子Ｔ２から側面ＳＩＤＥ１，ＳＩＤＥ２へと至る距離に比べて短くできる。
【００９６】
したがって、端子Ｔ２からシャントＦＥＴまでの第１配線Ｌ１の寄生抵抗低減が可能であり、漏れた高周波信号を接地（ＧＮＤ）へ逃がすには好適な配置といえる。
【００９７】
ここで、図７においても、図２の場合と同様に、シャントＦＥＴ１，２のゲートフィンガ長Ｗｆ２は、シリーズＦＥＴ３のゲートフィンガ長Ｗｆ１と等しいか、もしくは、より短くなるようにするのが望ましい。
【００９８】
このことで、図２の場合と同様に、シャントＦＥＴ１，２は、ゲートフィンガ長が短いことで電流駆動能力を高くできるため漏れた高周波信号を、より逃がしやすくなる。また、チップサイズをより低減しやすくなる。
【００９９】
シャントＦＥＴ１，２のゲートフィンガ長がシリーズＦＥＴ３のゲートフィンガ長より長くすると、図８のように、半導体基板ｓｕｂ上での形状が長細くなり、チップに空き領域ができてしまうからである。
【０１００】
本実施の形態２は、実施の形態１に比べて、端子Ｔ２からシャントＦＥＴ１，２のソース（またはドレイン）に至るまでの配線の経路を、更に短くできる。
【０１０１】
したがって、端子Ｔ２からシャントＦＥＴまでの寄生抵抗低減が可能であり、漏れた高周波信号が、シャントＦＥＴを介して、グランド端子ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２と接続される接地へ、より逃げ易くなっている。
【０１０２】
（実施の形態３）
図９は、本発明の実施の形態３によるＳＰＤＴスイッチの等価回路図、図１０は、図９に示す等価回路図のＳＰＤＴスイッチの各素子の半導体基板上での配置を示す説明図である。
【０１０３】
本実施の形態３は、前記実施の形態１，２のＳＰＳＴスイッチに対して、信号の分岐経路が２経路で、高周波信号の端子が３つのＳＰＤＴスイッチに関するものである。
【０１０４】
このＳＰＤＴスイッチの構成は、おおまかには実施の形態１のＳＰＳＴスイッチを単位スイッチとして、２つの単位スイッチが端子Ｔ３を共通にして接続されたものである。
【０１０５】
一方の単位スイッチのシャントＦＥＴと他方の単位スイッチのシャントＦＥＴに、シリーズＦＥＴを挟むことで互いに離れた位置に配置されているものである。
【０１０６】
本実施の形態２に係るＳＰＤＴスイッチについて、図９、図１０を参照して説明する。
【０１０７】
図９は、本発明の半導体スイッチの基本構成を示す等価回路であり、図１０はその構成の半導体基板上での各素子の配置を示すレイアウト図である。
【０１０８】
また、本実施形態３の構成要素のうち、前記の実施の形態１と同一の構成要素については、同一の参照符号を付して説明を省略する。
【０１０９】
具体的にその構成を説明する。
【０１１０】
図９のように、単位スイッチＵＳ１，ＵＳ２（ＳＰＳＴスイッチ）は、それぞれ一方の端部で直列接続され、その接続点に端子Ｔ３が設けられたものとなっている。そして、単位スイッチＵＳ１の他方の端部には、端子Ｔ４が、また、単位スイッチＵＳ２の他方の端部には、端子Ｔ５が、それぞれ設けられたものとなっている。
【０１１１】
単位スイッチＵＳ１（ＳＰＳＴスイッチ）は、端子Ｔ３と端子Ｔ４とが、ソース（もしくはドレイン）と接続されるシリーズＦＥＴのＦＥＴＳＸ１１と、端子Ｔ４とグランド端子ＡＣ−ＧＮＤとが、ドレイン（もしくはソース）と接続されるシャントＦＥＴのＦＥＴＳＸ１２から構成される。
【０１１２】
また、単位スイッチＵＳ２（ＳＰＳＴスイッチ）は、端子Ｔ３と端子Ｔ５とが、ソース（もしくはドレイン）と接続されるシリーズＦＥＴのＦＥＴＳＸ２１と、端子Ｔ５とグランド端子ＡＣ−ＧＮＤとが、ドレイン（もしくはソース）と接続されるシャントＦＥＴのＦＥＴＳＸ２２から構成される。
【０１１３】
ここで、第１の単位スイッチのＦＥＴＳＸ１２は、ＦＥＴＳ１とＦＥＴＳ２の２つに分割され、第２の単位スイッチのＦＥＴＳＸ２２は、ＦＥＴＳ３、ＦＥＴＳ４に分割され、それぞれが別々のグランド端子ＡＣ−ＧＮＤに接続される構成となっている。
【０１１４】
また、ＦＥＴＳＸ１１のゲートはゲート抵抗ＲＳ１１を介して、ＦＥＴＳＸ１２のゲートはゲート抵抗ＲＳ１２を介して、各ＦＥＴのゲートに印加されるゲート電圧を制御する制御信号発生器ＣＳＧに接続されている。
【０１１５】
同様に、ＦＥＴＳＸ２１のゲートはゲート抵抗ＲＳ２１を介して、ＦＥＴＸ２２のゲートはゲート抵抗ＲＳ２２を介して、制御信号発生器ＣＳＧに接続されている。
【０１１６】
なお、制御信号発生器ＣＳＧには、外部回路よりＶｄｄ端子Ｔｖｄｄを介して電源電圧と、ＶＣ端子Ｔｖｃを介して制御指示電圧が供給されている。
【０１１７】
次に、上記構成における動作について説明する。
【０１１８】
端子Ｔ４から端子Ｔ３へ信号を伝送する場合には、ＦＥＴＳＸ１１、ＦＥＴＳＸ２２のゲート−ソース間電圧（ＶＧＳ）がスレッショルド電圧（Ｖｔｈ）よりも高くなるようハイレベルの制御電圧が制御信号発生器ＣＳＧから印加され、ＦＥＴＳＸ１２、ＦＥＴＳＸ２１のゲート−ソース電圧（ＶＧＳ）がスレッショルド電圧（Ｖｔｈ）よりも低くなるようロウレベルの制御電圧が制御信号発生器から印加される。
【０１１９】
これにより、ＦＥＴＳＸ１１、ＦＥＴＳＸ２２はオン状態になり、ＦＥＴＳＸ１２、ＦＥＴＳＸ２１はオフ状態になる。つまり、端子Ｔ４と端子Ｔ３は実質的に短絡状態となるため、端子Ｔ４から端子Ｔ３へ信号を伝送することができる。
【０１２０】
同様に、端子Ｔ３から端子Ｔ５へ信号を伝送する場合には、ＦＥＴＳＸ２１、ＦＥＴＳＸ１２をオン状態とし、ＦＥＴＳＸ１１、ＦＥＴＳＸ２２をオフ状態とする。
【０１２１】
図１０は、図９の等価回路の各素子を半導体基板ｓｕｂ上に配置したものである。主な接続線を示しており、一部の接続線は省略して示している。
【０１２２】
単位スイッチＵＳ１、ＵＳ２の主な各端子と各ＦＥＴは、端子Ｔ４、ＦＥＴＳＸ１２、ＦＥＴＳＸ１１、ＦＥＴＳＸ２１、ＦＥＴＳＸ２２、端子Ｔ５の順に半導体基板上に配置され、ＦＥＴＳＸ１１のソース（ドレイン）とＦＥＴＳＸ２１のソース（ドレイン）の間には、ＦＥＴＳＸ１１のソース（ドレイン）とＦＥＴＳＸ２１のソース（ドレイン）と端子Ｔ３とを接続する第２配線Ｌ２が配置され、単位スイッチＵＳ１，ＵＳ２は、それぞれのＦＥＴＳＸ１２とＦＥＴＳＸ２２が互いに離れた位置となるように、第２配線Ｌ２を挟むように対向して配置される。
【０１２３】
ここで、単位スイッチＵＳ１，ＵＳ２の各素子の配置は、実施の形態１と同じ為、省略する。
【０１２４】
上述の実施の形態３では、以下の効果が期待できる。
【０１２５】
なお、実施の形態１と同じ効果については、繰り返しとなるため詳しいことは省略する。
【０１２６】
まず、端子Ｔ３と端子Ｔ４との間と、端子Ｔ３と端子Ｔ５との間の損失は、実施の形態１の単位スイッチを適用しているため小さくすることができる。
【０１２７】
更に、シャントＦＥＴのＦＥＴＳＸ１２，ＳＸ２２は、シリーズＦＥＴのＦＥＴＳＸ１１，ＳＸ２１と、第２配線Ｌ２を隔てて、離れて配置されているため、一方のシャントＦＥＴから発生した信号リークは、他方のシャントＦＥＴに到達しにくくなっている。
【０１２８】
以上、本実施の形態３により、端子Ｔ３と端子Ｔ４との間と、端子Ｔ３と端子Ｔ５との間の損失が低く、かつ、端子Ｔ４と、端子Ｔ５との間で高いアイソレーションが得られるＳＰＤＴスイッチを実現することができる。
【０１２９】
なお、上述では、単位スイッチＵＳ１，ＵＳ２の各素子は、実施の形態１の配置としているが、実施の形態２の配置としてもよい。また、２つの単位スイッチに対して実施の形態１の技術を適用しているが、どちらか一方の単位スイッチのみに実施の形態１，２の技術を適用するとしてもよい。
【０１３０】
（実施の形態４）
図１１は、本発明の実施の形態４によるＳＰｎＴスイッチを説明するための一例であるＳＰ６Ｔスイッチの等価回路図、図１２は、図１１の等価回路図のＳＰ６Ｔスイッチの各素子の半導体基板上での配置を示す説明図である。
【０１３１】
本実施の形態４では、信号の分岐経路がｎ経路（ｎは３以上の自然数）に一般化したものであるＳＰｎＴスイッチに係る。このＳＰｎＴスイッチは、ｎ個の単位スイッチで構成され、ｎ個のうちの少なくとも一つの単位スイッチが、実施の形態１または実施の形態２と同じように半導体基板上に配置されるものである。
【０１３２】
ＳＰｎＴスイッチの半導体スイッチについて、その一例としてＳＰ６Ｔスイッチを図１１、図１２を参照して説明する。
【０１３３】
図１１は、本発明の半導体スイッチ（ＳＰ６Ｔスイッチ）の基本構成を示す等価回路であり、図１２はその構成の半導体基板上での各素子の配置を示すレイアウト図である。また、本実施の形態の構成要素のうち、実施の形態１，２，３と同一の構成要素については、同一の参照符号を付して、その詳細な説明を省略する。
【０１３４】
以下、異なる点を中心に説明する。
【０１３５】
実施の形態４の半導体スイッチは、実施の形態１のＳＰＳＴスイッチを単位スイッチとして６つ設けたＳＰ６Ｔスイッチが構成されている。
【０１３６】
具体的にその構成を説明する。
【０１３７】
図１１に示すように、本実施の形態のＳＰ６Ｔスイッチは、６つの単位スイッチＵＳ１，ＵＳ２，ＵＳ３，ＵＳ４，ＵＳ５，ＵＳ６からなり、一方の端部であるその相互の接続点にアンテナ接続端子である端子３が設けられている。また、単位スイッチの他方の端部に端子Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９が、それぞれ接続されて設けられたものとなっている。
【０１３８】
また、単位スイッチを構成するシリーズＦＥＴのＦＥＴＸ１１，Ｘ２１，Ｘ３１，Ｘ４１，Ｘ５１，Ｘ６１のゲートは、それぞれゲート抵抗ＲＳ１１，ＲＳ２１，ＲＳ３１，ＲＳ４１，ＲＳ５１，ＲＳ６１を介して、制御信号発生器ＣＳＧに接続され、同様に、シャントＦＥＴのＦＥＴＸ１２，Ｘ２２，Ｘ３２，Ｘ４２，Ｘ５２，Ｘ６２のゲートは、それぞれゲート抵抗ＲＳ１２，ＲＳ２２，ＲＳ３２，ＲＳ４２，ＲＳ５２，ＲＳ６２を介して、制御信号発生器ＣＳＧに接続されている。
【０１３９】
なお、制御信号発生器ＣＳＧには、外部回路よりＶｄｄ端子Ｔｖｄｄを介して電源電圧と、ＶＣ端子Ｔｖｃ１〜Ｔｖｃ３を介して制御指示電圧が供給されている。
【０１４０】
次に、上記構成における動作について概説する。
【０１４１】
なお、図１のＳＰＳＴスイッチと、図９のＳＰＤＴスイッチで説明したと同様の動作であることに変わりはないものであるので、ここでの再度の詳細な説明は省略することとする。
【０１４２】
以下、異なる点を中心に説明する。
【０１４３】
図１１において、制御信号発生器ＣＳＧから出力される信号によって、６つの高周波信号経路の中で、選択された経路に対応する単位スイッチをオン状態とし、その他の経路に対応する単位スイッチは、全てオフ状態とする。
【０１４４】
つまり、選択された経路は実質的に短絡状態となるため、この経路に対応する端子間で高周波信号を伝送することができる。一方、選択された経路以外は、実質的に遮断状態となるため、高周波信号を伝送することはできない。また、端子Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９の任意の端子間で信号が漏洩することはない。
【０１４５】
次に、上記構成における各素子の半導体基板ｓｕｂ上での配置について概説する。
【０１４６】
図１２は、図１１の等価回路の各素子を半導体基板ｓｕｂ上に配置したものである。
【０１４７】
以下、実施の形態１，２，３と異なる点を中心に説明する。
【０１４８】
図１２のように、半導体基板ｓｕｂ上に各単位スイッチＵＳ１，ＵＳ２，ＵＳ３，ＵＳ４，ＵＳ５，ＵＳ６と端子Ｔ３とを接続する第２配線Ｌ２が配置され、単位スイッチＵＳ１，ＵＳ２，ＵＳ３，ＵＳ４，ＵＳ５，ＵＳ６は、第２配線L２を対向して挟むように、もしくは並んで配置される。
【０１４９】
ここで単位スイッチのゲート幅が大きく、レイアウトサイズが大きいものについては、実施の形態１、２、３と同様にシャントＦＥＴは分割されている。
【０１５０】
これに対し、これよりゲート幅が小さく、レイアウトサイズが小さいものについては、シャントＦＥＴは分割されていない。具体的には、単位スイッチＵＳ１，ＵＳ２は、シャントＦＥＴが分割されている。また、単位スイッチＵＳ３，ＵＳ４，ＵＳ５，ＵＳ６は分割されていない。
【０１５１】
以下、本実施の形態４の効果を記す。
【０１５２】
なお、本実施の形態４の半導体基板上に配置された半導体スイッチにおいても、前述の実施の形態１，２，３で説明したと同様の効果が得られることに変わりはないものであるので、ここでの再度の詳細な説明は省略することとする。
【０１５３】
本実施の形態では、シャントＦＥＴの半導体基板ｓｕｂ上での配置が、単位スイッチのゲート幅、レイアウトサイズで異なるものを組み合わせた。
【０１５４】
単位スイッチのうち少なくとも一つはシャントＦＥＴが分割され、第１配線を挟むように半導体基板ｓｕｂ上に配置される。そのため、実施の形態１，２，３と同様に、半導体スイッチの挿入損失低減、アイソレーション特性向上を図ることができる。
【０１５５】
また、単位スイッチのうち他のひとつは、シャントＦＥＴが分割されないで半導体基板ｓｕｂ上に配置される。そのため、単位スイッチに必要なグランド接続端子ＡＣ−ＧＮＤが一つで済み、チップサイズの拡大を抑制することができる。
【０１５６】
つまり、挿入損失低減とアイソレーション特性向上とチップサイズの拡大抑制といった効果が得られるＳPｎＴスイッチを実現することができる。
【０１５７】
（実施の形態５）
図１３は、本発明の実施の形態４によるＤＰ４Ｔスイッチの等価回路図、図１４は、本発明の実施の形態５による分波器の端子例を示す説明図、図１５は、図１３の等価回路図のＤＰ４Ｔスイッチの各素子の半導体基板上での配置を示す説明図である。
【０１５８】
本実施の形態５は、信号の分岐経路がｎ経路（ｎは自然数）であるＳＰｎＴスイッチを複数個と分波器（ダイプレクサ）とを組み合わされたスイッチである。
【０１５９】
本発明の実施の形態４に係るＳＰｎＴスイッチの半導体スイッチを複数個と、分波器（ダイプレクサ）とを組み合わされてなるスイッチについてである。その一例として、半導体スイッチが２つのＳＰＤＴで構成されるＤＰ４Ｔ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  ４  Ｔｈｒｏｗ）の場合について、図１３、図１４、図１５を参照して説明する。
【０１６０】
図１３は、本発明のＤＰ４Ｔスイッチの基本構成を示す等価回路であり、図１４は、ダイプレクサの端子を示す概略図であり、図１５はＤＰ４Ｔスイッチの半導体基板上での各素子の配置を示すレイアウト図である。
【０１６１】
また、本実施の形態の構成要素のうち、実施の形態１，２，３と同一の構成要素については、同一の参照符号を付して、その詳細な説明を省略する。
【０１６２】
以下、異なる点を中心に説明する。
【０１６３】
実施の形態５のスイッチは、実施の形態３のＳＰＤＴスイッチを、２つ設けることによるＤＰ４Ｔスイッチと、分波器（ダイプレクサ）から構成されている。
【０１６４】
具体的にその構成を説明する。
【０１６５】
図１３のように、本実施の形態４のＤＰ４Ｔスイッチは、２つのＳＰＤＴスイッチ５，６から構成されている。ＳＰＤＴスイッチ５は単位スイッチＵＳ１，ＵＳ２から構成され、その接続点に端子Ｔ３ａが設けられている。
【０１６６】
同様に、ＳＰＤＴスイッチ６は、単位スイッチＵＳ３，ＵＳ４から構成され、その接続点に端子Ｔ３ｂが設けられている。また、ＳＰＤＴスイッチ５，６は、制御信号発生器ＣＳＧに接続されている。なお、制御信号発生器ＣＳＧには、外部回路よりＶｄｄ端子Ｔｄｖｖを介して電源電圧と、ＶＣ端子Ｔｖｃを介して制御指示電圧が供給されている。
【０１６７】
また、図１４のように、ダイプレクサには３つの端子ＴＤａ、ＴＤｂ、ＴＤａｎｔが設けられている。そして、ＤＰ４Ｔの端子Ｔ３ａ、Ｔ３ｂは、ダイプレクサの端子ＴＤａ，ＴＤｂとそれぞれ接続され、ダイプレクサの端子ＴＤａｎｔは、アンテナと接続されている。
【０１６８】
なお、このダイプレクサは、２つの異なる周波数帯域をもつフィルタを端子ＴＤａｎｔで共有することで実現されており、端子ＴＤａと端子ＴＤａｎｔ間と、端子ＴＤｂと端子ＴＤａｎｔ間とで通過できる信号の周波数帯域が異なっている。また、端子ＴＤａと端子ＴＤｂ間は実質的に開放であり、信号が伝送するようなことはない。
【０１６９】
このように、本実施の形態５では、高周波信号の４つの経路を切り替えるために、アンテナと接続される端子を２つにし、それぞれの端子Ｔ３ａ，Ｔ３ｂに繋がる単位スイッチをそれぞれ２つとなるように構成されている。
【０１７０】
つまり、ＤＰ４Ｔスイッチとダイプレクサとの階層化にすることで、この端子に接続される単位スイッチの数を減らしている。
【０１７１】
次に、上記構成における動作について概説する。
【０１７２】
なお、ＳＰＤＴスイッチ５，６は、図９のＳＰＤＴスイッチで説明したと同様の動作であることに変わりはないものであるので、ここでの再度の詳細な説明は省略することとする。
【０１７３】
以下、異なる点を中心に説明する。
【０１７４】
図１３において、高周波信号を伝送するには、制御信号発生器ＣＳＧにより、選択された高周波信号の伝送経路に対応する単位スイッチをオン状態とする。一方、選択されなかった他の全ての高周波信号の伝送経路に対応する単位スイッチはオフ状態とする。
【０１７５】
つまり、ＳＰＤＴスイッチ５の単位スイッチと、ＳＰＤＴスイッチ６の単位スイッチが同時に動作するようなことはない。
【０１７６】
ここで、オン状態の単位スイッチは実質的に短絡状態となるため、この単位スイッチの端子間で信号を伝送することができる。一方、オフ状態の単位スイッチは実質的に開放状態となるため、高周波信号を遮断することができる。
【０１７７】
また、ＳＰＤＴスイッチ５とＳＰＤＴスイッチ６はそれぞれ電気的に分離された構成となっているため、ＳＰＤＴスイッチ５の端子Ｔ３ａ，Ｔ４ａ，Ｔ５ａと、ＳＰＤＴスイッチ２の端子Ｔ３ｂ，Ｔ４ｂ，Ｔ５ｂとの間で、高周波信号が漏洩するのを防ぐのに好適な構成になっている。
【０１７８】
ここで、ＳＰＤＴスイッチ１とＳＰＤＴスイッチ２には、異なる周波数帯域の高周波信号が入出力される。この異なる周波数帯域の高周波信号は、分波器（ダイプレクサ）により周波数帯域毎に分波される。
【０１７９】
具体的には、例えば、高周波送信信号ＳＴｘ１と高周波受信信号ＳＲｘ１の周波数帯域が一方の周波数帯域ｆｗ１であり、高周波送信信号ＳＴｘ２と高周波受信信号ＳＲｘ２の周波数帯域が他方の周波数帯域ｆｗ２とする４つの信号の経路を切り替える場合について説明する。
【０１８０】
高周波送信信号ＳＴｘ１を送信する場合は、端子Ｔ４ａに入力され、端子Ｔ３ａから出力されるようになっている。そして端子Ｔ３ａの出力が、分波器の端子ＴＤａに入力され、分波器の端子ＴＤａｎｔから出力されるようになっている。
【０１８１】
また、高周波受信信号ＳＲｘ１を受信する場合は、分波器の端子ＴＤａｎｔから入力され、端子ＴＤａから出力されるようになっている。そして、端子ＴＤａの出力が端子Ｔ３ａに入力され、端子Ｔ５ａから出力されるようになっている。
【０１８２】
同様に、高周波送信信号ＳＴｘ２を送信する場合は、端子Ｔ４ｂに入力され、端子Ｔ３ｂから出力されるようになっている。そして端子Ｔ３ｂの出力が、分波器の端子ＴＤｂに入力され、分波器の端子ＴＤａｎｔから出力されるようになっている。
【０１８３】
また、高周波受信信号ＳＲｘ２を受信する場合は、分波器の端子ＴＤａｎｔから入力され、端子ＴＤｂから出力されるようになっている。そして、端子ＴＤｂの出力が端子Ｔ３ｂに入力され、端子Ｔ５ｂから出力されるようになっている。
【０１８４】
次に、上記構成における各素子の半導体基板ｓｕｂ上での配置について概説する。
【０１８５】
図１５は、図１３の等価回路の各素子を半導体基板ｓｕｂ上に配置したものである。
【０１８６】
以下、実施の形態１，２，３，４と異なる点を中心に説明する。
【０１８７】
図１５のように、実施の形態５では、２つのＳＰＤＴスイッチ５，６は、半導体基板ｓｕｂ上において制御信号発生器ＣＳＧとＶＣ端子ＴｖｃとＶＤＤ端子Ｔｖｄｄを挟むように、かつ、制御信号発生器ＣＳＧに対して端子Ｔ３ａ，Ｔ３ｂが外側となるように配置されている。
【０１８８】
また、ＶＣ端子ＴｖｃとＶＤＤ端子Ｔｖｄｄは、制御信号発生器ＣＳＧを挟むように配置され、ＳＰＤＴスイッチ５及びＳＰＤＴスイッチ６のグランド端子に挟まれるように配置されている。
【０１８９】
ここで、ＶＣ端子Ｔｖｃ、ＶＤＤ端子Ｔｖｄｄを挟むように配置されているＳＰＤＴスイッチ５とＳＰＤＴスイッチ６のグランド端子ＡＣ−ＧＮＤは、互いに近い位置に配置されてもよい。
【０１９０】
それは、ＳＰＤＴスイッチ５の単位スイッチと、ＳＰＤＴスイッチ６の単位スイッチが同時にオン状態となることはないからである。また、交流的に実質的に接地電位であるＶＣ端子Ｔｖｃ及びＶＤＤ端子Ｔｖｄｄを挟んでいるために、このグランド端子ＡＣ−ＧＮＤを介して漏れる高周波信号は、接地へ逃げやすくなっているからである。
【０１９１】
以下、本実施の形態５の効果を記す。
【０１９２】
なお、本実施の形態５の半導体基板上に配置された半導体スイッチにおいても、前述の実施の形態１，２で説明したと同様の効果が得られることに変わりはないものであるので、ここでの再度の詳細な説明は省略することとする。
【０１９３】
本実施の形態では、４つの高周波信号の経路を切り替える手段として、ＤＰ４Ｔスイッチと、１つのダイプレクサを用いたものである。これは、４つの高周波信号の経路を切り替える別の手段として、アンテナへと繋がる端子を一つにしたＳＰ４Ｔスイッチと比べて、回路的に以下のような効果がある。
【０１９４】
まず、ＳＰＤＴスイッチ１とＳＰＤＴスイッチ２は、半導体基板上でメタル等の配線により接続されていないため、これらスイッチ間での高周波信号の漏洩が抑圧できる構成となっている。
【０１９５】
また、ＤＰ４Ｔスイッチとダイプレクサとの階層化にすることで、この端子に接続される単位スイッチの数を減らしている。
【０１９６】
つまり、高周波信号経路と並列接続の関係にあり、その経路のインピーダンスを変化させてしまう単位スイッチが少なくなっている。したがって、高周波信号経路のインピーダンスは概ね一定を維持することができるようになっている。
【０１９７】
このことで、各端子において、高周波信号が反射することなく、効率的に信号が伝達されるようになる。
【０１９８】
また、選択された高周波経路と並列接続の関係にある単位スイッチを介して、高周波信号が漏洩することを防ぐのに役立っている。つまり、単位スイッチの挿入損失と、アイソレーション特性が向上可能な構成となっている。
【０１９９】
また、図１５のように、半導体基板上に各素子が配置されることで、以下のような効果がある。
【０２００】
まず、端子Ｔ３ａ，Ｔ３ｂは、半導体基板上に離れて配置されているため、これら端子間のアイソレーション特性を高くすることができる。また、ＳＰＤＴスイッチ５とＳＰＤＴスイッチ６の間に、制御信号発生器ＣＳＧが配置されているため、各スイッチ間でのアイソレーション特性を高くすることができる。
【０２０１】
更に、シャントＦＥＴと接続されるグランド端子ＡＣ−ＧＮＤは、交流的には実質的に接地であるＶＣ端子Ｔｖｃ、ＶＤＤ端子Ｔｖｄｄを挟むように配置されるため、漏れた高周波信号がＶＣ端子Ｔｖｃ及びＶＤＤ端子Ｔｖｄｄへ逃げやすく、アイソレーション特性を高くすることができる。
【０２０２】
また、制御信号発生器ＣＳＧからＳＰＤＴスイッチ１、２までの距離は、実質的に等しく、そして短くするのに好適な配置であるため、スイッチの切り替え動作を高速化するのに有利である。
【０２０３】
（実施の形態６）
図１６は、本発明の実施の形態６による送受切り替え用スイッチが搭載された携帯電話の構成を示すブロック図である。
【０２０４】
図１６は、本発明の実施の形態３であるＳＰＤＴスイッチを搭載した基地局との通信を行う携帯電話の構成の一例を示す図である。
【０２０５】
同図に示すように、送受切り替え用ＳＰＤＴスイッチ７、音声／データの情報が入出力されるインタフェース部８、この情報をデジタル信号として処理するベースバンド信号処理ユニット９、該ベースバンド信号処理ユニット９に入出力される情報を、無線通信周波数であるＲＦ（高周波）周波数で入出力するＲＦ集積回路１０、送信ＲＦ信号を電力増幅する電力増幅モジュール１１、受信ＲＦ信号を低雑音に増幅する低雑音増幅ユニット１２、制御部１３、及びアンテナＡＮＴから構成されている。
【０２０６】
送受切り替え用ＳＰＤＴスイッチ７は、制御部１３からの出力信号に基づいて送受信する信号の切り替えを行う。この送受切り替え用ＳＰＤＴスイッチ７は、アンテナ用端子、送信信号用端子、受信信号用端子が備えられ、これら端子は、実施の形態２のＳＰＤＴスイッチのそれぞれ、端子Ｔ３、端子Ｔ４、端子Ｔ５に対応する。
【０２０７】
更に、送受切り替え用ＳＰＤＴスイッチ７は、送受信の信号切り替えを制御するためのＶＣ端子Ｔｖｃが備えられ、この端子は、実施の形態３の図９のＶＣ端子Ｔｖｃに対応する。
【０２０８】
ここで、アンテナ用端子には信号電波の送受信を行う送受信用アンテナＡＮＴが接続されている。
【０２０９】
送信信号用端子には、電力増幅モジュール１１であるＨＰＡが接続されている。受信信号用端子には、低雑音増幅ユニット１２であるＬＮＡが接続されている。制御端子には、送受信の信号切り替えを制御する制御部が接続されている。なお、制御部１３は、ベースバンド信号処理ユニット９からの制御信号によって制御されている。
【０２１０】
上記携帯電話においては、アンテナ端子と送信信号用端子、及びアンテナ端子と受信信号用端子との間の通過損失（挿入損失）が低く、かつ、送信用信号端子と受信用信号端子の間で高いアイソレーションが得られることができる。
【０２１１】
そのため、電力増幅モジュール１１から出力された信号の送受切り替え用ＳＰＤＴスイッチ７による減衰が少なくできる。その結果、電力増幅モジュール１１は、その出力レベルを緩和できるため、消費電力を低減することができる。
【０２１２】
なお、電力増幅モジュール１１の消費電力は、通常、携帯電話の約半分を占めている。したがって、この電力増幅モジュール１１の消費電力低減により、携帯電話の電池の寿命が延び、長時間通話が可能な携帯電話を実現することができる。
【０２１３】
（実施の形態７）
図１７は、本発明の実施の形態７によるマルチモード、マルチバンド対応の送受切り替え用スイッチが搭載された携帯電話の構成を示すブロック図である。
【０２１４】
図１７は、本発明の実施の形態４である上述のマルチモード、マルチバンド対応の送受切り替え用のＳＰ６Ｔスイッチ１４を搭載した基地局との通信を行う携帯電話の構成の一例を示す図である。
【０２１５】
また、本実施の形態７の構成要素のうち、上述の実施の形態と同一の構成要素については、同一の参照符号を付して、その詳細な説明を省略する。
【０２１６】
以下、異なる点を中心に説明する。
【０２１７】
同図に示すように、複数の通信方式を表すマルチモード、複数の周波数帯域を表すマルチバンド対応の送受切り替え用のＳＰ６Ｔスイッチ１４、音声／データのインタフェース部８、ベースバンド信号処理ユニット９、ＲF集積回路１０、電力増幅モジュール１１、低雑音増幅ユニット１２）、制御部１３、及び送受信用アンテナＡNＴから構成されている。
【０２１８】
ここで、ベースバンド信号処理ユニット９は、ＧＳＭ／ＧＰＲＳ（Ｇｅｎｅｒａｌ  Ｐａｃｋｅｔ  Ｒａｄｉｏ  Ｓｅｒｖｉｃｅ）ベースバンド９ａと３Ｇベースバンド９ｂとから構成され、ＲＦ集積回路１０は、ＧＳＭ／ＧＰＰＲＳＲＦトランシーバ１０ａと３ＧＲＦトランシーバ１０ｂとから構成される。
【０２１９】
具体的には、本実施の形態の携帯電話は、ＧＳＭ／ＧＰＲＳ方式のＨｉｇｈＢａｎｄ（約１．９ＧＨｚ）とＬｏｗＢａｎｄ（約９００ＭＨｚ）の各周波数帯域で、送受信に対応できるとともに、３Ｇ（ＷＣＤＭＡ）方式の送受信にも対応できるように構成されている。
【０２２０】
この構成において、ＳＰ６Ｔスイッチは、制御部の制御に基づいてマルチモード、マルチバンドに対応して送受信する信号の切り替えを行う。
【０２２１】
ここで送受切り替え用のＳＰ６Ｔスイッチ１４は、アンテナ用端子１４ａ、ＧＳＭ／ＧＰＲＳＬｏｗＢａｎｄ送信信号用端子１４ｂ、ＧＳＭ／ＧＰＲＳＨｉｇｈＢａｎｄ送信信号用端子１４ｃ、３Ｇ送信信号用端子１４ｇ、ＧＳＭ／ＧＰＲＳＬｏｗＢａｎｄ受信信号用端子１４ｅ、ＧＳＭ／ＧＰＲＳＨｉｇｈＢａｎｄ受信信号用端子１４ｆ、３Ｇ受信信号用端子１４ｇが備えられ、これら端子は、前述のＳＰ６Ｔスイッチにおいて、それぞれ、端子Ｔ３、端子Ｔ４、端子Ｔ５、端子Ｔ６、端子Ｔ７、端子Ｔ８、端子Ｔ９に対応する。
【０２２２】
更に、送受切り替え用のＳＰ６Ｔスイッチ１４は、マルチモード、マルチバンドに対応して送受信の信号切り替えを制御するための制御端子ＴＶＣ１，ＴＶＣ２，ＴＶＣ３が備えられる（図示しない）。
【０２２３】
ここで、アンテナ用端子には信号電波の送受信を行う送受信用アンテナＡＮＴが接続されている。ＧＳＭ／ＧＰＲＳＬｏｗＢａｎｄ送信信号用端子１４ｂ、ＧＳＭ／ＧＰＲＳＨｉｇｈＢａｎｄ送信信号用端子１４ｃ、３Ｇ送信信号用端子１４ｄには、ＨＰＡなどからなる電力増幅モジュール１１が接続されている。
【０２２４】
ＧＳＭ／ＧＰＲＳＬｏｗＢａｎｄ受信信号用端子１４ｅ、ＧＳＭ／ＧＰＲＳＨｉｇｈＢａｎｄ受信信号用端子１４ｆ、３Ｇ受信信号用端子１４ｇには、ＬＮＡからなる低雑音増幅モジュール１２が接続されている。
【０２２５】
制御端子ＴＶＣ１，ＴＶＣ２，ＴＶＣ３には、マルチモード、マルチバンドに対応して送受信の信号切り替えを制御する制御部１３が接続されている。尚、制御部１３は、ベースバンド信号処理ユニット９から出力される制御信号によって、ＳＰ６Ｔスイッチ１４の動作制御を行う。
【０２２６】
上記携帯電話は、アンテナ用端子１４ａと、ＧＳＭ／ＧＰＲＳＬｏｗＢａｎｄ送信信号用端子１４ｂ、ＧＳＭ／ＧＰＲＳＨｉｇｈＢａｎｄ送信信号用端子１４ｃ、３Ｇ送信信号用端子１４ｄ、ＧＳＭ／ＧＰＲＳＬｏｗＢａｎｄ受信信号用端子１４ｅ、ＧＳＭ／ＧＰＲＳＨｉｇｈＢａｎｄ受信信号用端子１４ｆ、３Ｇ受信信号用端子１４ｇとの間の挿入損失が低く、かつ、各端子間で高いアイソレーションが得られることができる。
【０２２７】
そのため、実施の形態６の効果と同様に、電力増幅モジュール１１の電力効率が高いことによる長い電池寿命と、高い通信品質を備えた携帯電話を実現することができる。
【０２２８】
また、本実施の形態の携帯電話に適用しているＳＰ６Ｔスイッチ１４は、実施の形態４のようにチップサイズの拡大が抑制されているため、携帯電話を小型化できる。
【０２２９】
なお、高周波信号の分岐経路がｎ経路（ｎは自然数）である携帯電話の場合は、ＳＰ６Ｔスイッチ１４をＳＰｎＴスイッチに変更すればよい。その際、ＳＰｎＴスイッチは、ＳＰ６Ｔスイッチと同様な半導体基板上の配置が可能であるため、同様の作用、効果が得られることに変わりはない。
【０２３０】
したがって、携帯電話にＳＰｎＴスイッチが適用される場合においても、ＳＰ６Ｔが適用される場合と同様な効果を得ることができる。
【０２３１】
（実施の形態８）
図１８は、本発明の実施の形態８によるマルチモード、マルチバンド対応の送受切り替え用ＳＰ６Ｔスイッチと電力増幅モジュールを半導体基板上に１チップとして構成した一例を示すチップ配置図、図１９は、図１８のチップ配置図に、ローパスフィルタを加えて半導体基板上に１チップとして構成した一例を示すチップ配置図である。
【０２３２】
図１８は、実施の形態７である上述のマルチモード、マルチバンド対応の送受切り替え用のＳＰ６Ｔスイッチ１４と、電力増幅モジュール１１を、例えばシリコン（Ｓｉ）基板等の半導体基板ｓｕｂ上に１チップとして構成した一例を示すチップ配置図である。つまり、実施の形態７の図１７おける電力増幅モジュール１１、ＳＰ６Ｔスイッチ１４を１チップとしたスイッチ機能付き電力増幅モジュール１５のチップ配置図である。
【０２３３】
同図に示すように、複数の通信方式を表すマルチモード、複数の周波数帯域を表すマルチバンド対応の送受切り替え用のＳＰ６Ｔスイッチ１４、該ＳＰ６Ｔスイッチ１４に負電圧を供給する機能等を有するスイッチ制御部１６、ＲＦ信号を増幅して出力するＨＰＡ増幅素子１７及びＨＰＡ増幅素子１８、ＨＰＡ増幅素子１７，１８を制御するＨＰＡ制御部１９といったブロックから構成され、１チップとして半導体基板ｓｕｂ上に配置されている。
【０２３４】
具体的には、本実施の形態の電力増幅モジュール１５は、ＧＳＭ／ＧＰＲＳ方式のＨｉｇｈＢａｎｄとＬｏｗＢａｎｄの各周波数帯域で、送受信に対応できるとともに、３Ｇ（ＷＣＤＭＡ）方式の送受信にも対応できるように構成されている。
【０２３５】
上記構成における各素子の半導体基板ｓｕｂ上での配置について概説する。
【０２３６】
図１８のように、半導体基板ｓｕｂ上において、ＨＰＡ増幅素子１７とＨＰＡ増幅素子１８は、ＨＰＡ制御部１９及びスイッチ制御部１６を挟むように配置されている。
【０２３７】
また、ＳＰ６Ｔスイッチ１４とＨＰＡ制御部１９とは、スイッチ制御部１６を挟むように配置されている。なお、半導体基板ｓｕｂとしては、Ｓｉ基板に限定されるものではなく、ＳＯＩ基板、ＧＡＡＳ基板等でもよい。
【０２３８】
以下、本実施の形態の効果を記す。
【０２３９】
送受切り替え用ＳＰ６Ｔスイッチ１４は、挿入損失が低く、かつ、各端子間で高いアイソレーションが得られる。そのため、電力増幅モジュール１５は、高い通信品質と、高い電力効率を実現することができる。
【０２４０】
また、ＨＰＡ増幅素子１７，１８とＨＰＡ制御部１９、スイッチ制御部１６といったブロックを１チップとして半導体基板ｓｕｂ上に配置しており、小型化が可能となっている。
【０２４１】
そして、各ブロック間の接続を半導体基板ｓｕｂ上の配線で短く接続できる。そのことで、ブロック間の接続で生じる損失を小さくすることができる。更に、ボンディングワイヤによる接続に比べて、配線間の干渉を少なくできるという効果もある。
【０２４２】
図１９は、図１８の電力増幅モジュール１５の構成に、更にローパスフィルタ２０を加えて、半導体基板ｓｕｂ上に１チップとして構成した一例を示すチップ配置図である。
【０２４３】
同図の構成では、送受切り替え用ＳＰ６Ｔスイッチ１４より出力される不要な高調波成分をローパスフィルタ２０により除去することが可能となっている。つまり、図１８の構成よりも、より不要な信号を抑圧可能な構成となっている。
【０２４４】
上述した本発明の実施の形態１〜８における各ＦＥＴは、高周波信号の伝送のオンとオフのために、ゲート電圧の制御によりドレインとソース間で実質的に短絡状態と実質的に遮断状態を実現できればよいため、特にドレインとソースを区別して接続する必要はない。
【０２４５】
また、ＦＥＴとしては、例えばＭＯＳＦＥＴや、ＳＯＩ−ＭＯＳＦＥＴや、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）や、ｐＨＥＭＴ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等のＨＥＭＴなどのＦＥＴからなる。
【０２４６】
また、各実施の形態の一部もしくは全部を、それぞれ適宜組み合わせてもよい。
【０２４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２４８】
本発明は、移動体通信機器などに用いられる高周波の伝送信号の通過経路切り替えを行うスイッチに適している。
【図面の簡単な説明】
【０２４９】
【図１】本発明の実施の形態１によるＳＰＳＴスイッチの等価回路図である。
【図２】図１に示す等価回路図のＳＰＳＴスイッチにおけるＳＰＳＴスイッチの各素子の半導体基板上での配置を示す図である。
【図３】本発明者が検討したＳＰＳＴスイッチの各素子の半導体基板上での配置を示す図である。
【図４】図２の破線部分を拡大した説明図である。
【図５】図４のＡ−Ａ’部の断面図である。
【図６】図２のＢ−Ｂ’部の断面図である。
【図７】シャントＦＥＴのゲートフィンガ長がシリーズＦＥＴのゲートフィンガ長より短い場合の配置を示す説明図である。
【図８】シャントＦＥＴのゲートフィンガ長がシリーズＦＥＴのゲートフィンガ長より長い場合の配置を示す説明図である。
【図９】本発明の実施の形態２によるＳＰＤＴスイッチの等価回路図である。
【図１０】図９に示す等価回路図のＳＰＤＴスイッチの各素子の半導体基板上での配置を示す説明図である。
【図１１】本発明の実施の形態４によるＳＰｎＴスイッチを説明するための一例であるＳＰ６Ｔスイッチの等価回路図である。
【図１２】図１１の等価回路図のＳＰ６Ｔスイッチの各素子の半導体基板上での配置を示す説明図である。
【図１３】本発明の実施の形態４によるＤＰ４Ｔスイッチの等価回路図である。
【図１４】本発明の実施の形態５による分波器の端子例を示す説明図である。
【図１５】図１３の等価回路図のＤＰ４Ｔスイッチの各素子の半導体基板上での配置を示す説明図である。
【図１６】本発明の実施の形態６による送受切り替え用スイッチが搭載された携帯電話の構成を示すブロック図である。
【図１７】本発明の実施の形態７によるマルチモード、マルチバンド対応の送受切り替え用スイッチが搭載された携帯電話の構成を示すブロック図である。
【図１８】本発明の実施の形態８によるマルチモード、マルチバンド対応の送受切り替え用ＳＰ６Ｔスイッチと電力増幅モジュールを半導体基板上に１チップとして構成した一例を示すチップ配置図である。
【図１９】図１８のチップ配置図に、ローパスフィルタを加えて半導体基板上に１チップとして構成した一例を示すチップ配置図である。
【符号の説明】
【０２５０】
１  シャントＦＥＴ
２  シャントＦＥＴ
３  シリーズＦＥＴ
４  ＳｉＯ2 層
５  ＳＰＤＴスイッチ
６  ＳＰＤＴスイッチ
７  送受切り替え用ＳＰＤＴスイッチ
８  インタフェース部
９  ベースバンド信号処理ユニット
９ａ  ＧＳＭ／ＧＰＲＳベースバンド
９ｂ  ３Ｇベースバンド
１０  ＲＦ集積回路
１０ａ  ＧＳＭ／ＧＰＲＳＲＦトランシーバ
１０ｂ  ３ＧＲＦトランシーバ
１１  電力増幅モジュール
１２  低雑音増幅ユニット
１３  制御部
１４  ＳＰ６Ｔスイッチ
１４ａ  アンテナ用端子
１４ｂ  ＧＳＭ／ＧＰＲＳＬｏｗＢａｎｄ送信信号用端子
１４ｃ  ＧＳＭ／ＧＰＲＳＨｉｇｈＢａｎｄ送信信号用端子
１４ｄ  ３Ｇ送信信号用端子
１４ｅ  ＧＳＭ／ＧＰＲＳＬｏｗＢａｎｄ受信信号用端子
１４ｆ  ＧＳＭ／ＧＰＲＳＨｉｇｈＢａｎｄ受信信号用端子
１４ｇ  ３Ｇ受信信号用端子
１５  電力増幅モジュール
１６  スイッチ制御部
１７  ＨＰＡ増幅素子
１８  ＨＰＡ増幅素子
１９  ＨＰＡ制御部
２０  ローパスフィルタ
Ｔ１  端子
Ｔ２  端子
Ｔ３  端子
Ｔ３ａ  端子
Ｔ３ｂ  端子
Ｔ４  端子
Ｔ４ａ  端子
Ｔ４ｂ  端子
Ｔ５  端子
Ｔ５ａ  端子
Ｔ５ｂ  端子
Ｔ６  端子
Ｔ７  端子
Ｔ８  端子
Ｔ９  端子
ＴＤａ、ＴＤｂ、ＴＤａｎｔ  端子
ＡＣ−ＧＮＤ  グランド端子
ＡＣ−ＧＮＤ１，ＡＣ−ＧＮＤ２  グランド端子
Ｘ１１，Ｘ１２，Ｘ１３  ＦＥＴ
Ｘ２１Ｕ，Ｘ２１Ｌ  ＦＥＴ
Ｘ２２Ｕ，Ｘ２２Ｌ  ＦＥＴ
Ｘ２３Ｌ，Ｘ２３Ｕ  ＦＥＴ
ＴＣ１，ＴＣ２  制御信号入力端子
Ｒ１１，Ｒ１２，Ｒ１３  ゲート抵抗
Ｒ２１Ｕ，Ｒ２２Ｕ，Ｒ２３Ｕ  ゲート抵抗
ＲＳ１１，ＲＳ１２，ＲＳ２１  ゲート抵抗
ｓｕｂ  半導体基板
Ｌ１  第１配線
Ｌ２  第２配線
Ｓ１  ソース電極配線
Ｓ２  ソース電極配線
Ｓ３  ソース電極配線
Ｓ／Ｄ  ソース−ドレイン電極接続配線
ｆｇ＿Ｘ２３Ｌ，ｆｇ＿Ｘ２２Ｌ  ゲートフィンガ
Ｇ１，Ｇ２  ゲート引き出し配線
Ｒ２３，Ｒ２２  ゲート抵抗
ＳＩＤＥ１〜ＳＩＤＥ４  側面
Ｗｆ１，Ｗｆ２  ゲートフィンガ長
ＵＳ１〜ＵＳ６  単位スイッチ
ＲＳ３１，ＲＳ３２  ゲート抵抗
ＲＳ４１，ＲＳ４２  ゲート抵抗
ＲＳ５１，ＲＳ５２  ゲート抵抗
ＲＳ６１，ＲＳ６２  ゲート抵抗
ＣＳＧ  制御信号発生器
Ｔｖｄｄ  Ｖｄｄ端子
Ｔｖｃ１〜Ｔｖｃ３  ＶＣ端子
ＡＮＴ  アンテナ
【図１】
2010067664.tif 000003
【図２】
2010067664.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010067664.tif 000011
【図１０】
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【図１１】
2010067664.tif 000013
【図１２】
2010067664.tif 000014
【図１３】
2010067664.tif 000015
【図１４】
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【図１５】
2010067664.tif 000017
【図１６】
2010067664.tif 000018
【図１７】
2010067664.tif 000019
【図１８】
2010067664.tif 000020
【図１９】
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