(57)【要約】【課題】簡便な製造工程を実現しながら、プロセスの安定化を図り、信頼性を向上させた半導体素子及びその製造方法を提供することを目的とする。【解決手段】基板１０上に、活性層１２を含み、表面にストライプ状のリッジ１４が形成された半導体層２０と、リッジ１４上に形成された電極１５とを備えてなる半導体素子であって、電極１５は、半導体層２０とリッジ１４上面のみで接触し、かつリッジ１４上面よりも幅広であり、リッジ１４側面から電極１５上面に至り、リッジ１４上面に開口部を有する保護膜１６が形成されてなる半導体素子。【選択図】図１
2010258064.tif 000002
【特許請求の範囲】
【請求項１】
基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、
前記電極は、前記半導体層とリッジ上面で接触し、かつ前記半導体素子の側面方向に突出する突出部を備え、
前記リッジの側面から前記電極上面に至る範囲に保護膜が被覆されており、
該保護膜は、前記リッジ上面に開口部を有することを特徴とする半導体レーザ素子。
【請求項２】
基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、
前記電極は、前記半導体層とリッジ上面で接触し、かつ前記リッジ上面よりも幅広であり、
前記リッジの側面から前記電極上面に至る範囲に保護膜が被覆されており、
該保護膜は、前記リッジ上面に開口部を有することを特徴とする半導体レーザ素子。
【請求項３】
前記開口部の幅は、前記リッジ上面の幅と同じであるか又はそれ以上に幅広である請求項１又は２に記載の半導体素子。
【請求項４】
さらに、パッド電極を備えており、該パッド電極は、前記リッジ側面において前記保護膜との間に空隙を有し、前記保護膜及びリッジ上面の電極を被覆している請求項１から３のいずれか１つに記載の半導体レーザ素子。
【請求項５】
（ａ）基板上に半導体層を積層し、該半導体層上にリッジを形成し、
（ｂ）前記リッジに対応する位置に開口を有するレジストパターンを形成し、
（ｃ）少なくとも前記リッジ上に電極材料膜とマスク層を順に形成し、
（ｄ）前記レジストパターンを除去し、さらに前記電極材料膜及びマスク層の一部を除去して前記リッジ上に該リッジ上面よりも幅広の電極と該電極よりも幅狭のマスク層とを形成し、
（ｅ）少なくとも前記リッジの底面及び側面と前記マスク層上に保護膜を形成し、
（ｆ）前記保護膜及びマスク層を前記電極の表面から除去する
工程を具備することを特徴とする半導体レーザ素子の製造方法。
【請求項６】
工程（ｆ）において、前記保護膜を、リッジ側面から前記電極上面にかけて形成する請求項５に記載の方法。
【請求項７】
工程（ｃ）において、前記マスク層を、前記電極材料膜よりもエッチングレートが速い材料で形成する請求項５又は６に記載の方法。
【請求項８】
工程（ｂ）において、リッジを含む半導体層上にレジスト層を形成し、エッチバックすることによりレジストパターンを形成する請求項５から７のいずれか１つに記載の方法。
【請求項９】
工程（ｂ）において、レジストパターンを、前記リッジ上面よりも高い上面を有するように形成する請求項５から８のいずれか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳細には、電極及び保護膜の簡便な製造工程を実現しながら、信頼性に優れた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
従来から、化合物半導体素子におけるｐ側半導体層の表面に、ストライプ状のリッジを形成し、そのリッジ下方の活性層を導波路領域とする化合物半導体素子が提案されている。このような化合物半導体素子は、通常、基板の上に積層された化合物半導体層に、ストライプ状のリッジを形成し、このストライプ状のリッジに電極を電気的接続させている（例えば、特許文献１〜３）。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、これらの方法では、リッジ又は電極の形成工程において、プロセスに起因する材料等の劣化が生じ、そのため、リッジ幅又は電極幅等のウェハ面内でのばらつき、電極の剥がれ、電極とパッド電極との接触面積の確保など、得られる半導体素子の性能を十分に発揮させることができないという課題があった。
また、特に半導体レーザ素子においては、ビーム形状のばらつきやビームシフトが発生するという課題があった。
【０００４】
本発明は上記課題に鑑みなされたものであり、簡便な製造工程を実現しながら、プロセスの安定化を図り、信頼性を向上させた半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体レーザ素子は、
基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、
前記電極は、前記半導体層とリッジ上面で接触し、かつ前記半導体素子の側面方向に突出する突出部を備え、
前記リッジの側面から前記電極上面に至る範囲に保護膜が被覆されており、
該保護膜は、前記リッジ上面に開口部を有することを特徴とする。
【０００６】
また、本発明の別の半導体レーザ素子は、
基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、
前記電極は、前記半導体層とリッジ上面で接触し、かつ前記リッジ上面よりも幅広であり、
前記リッジの側面から前記電極上面に至る範囲に保護膜が被覆されており、
該保護膜は、前記リッジ上面に開口部を有することを特徴とする。
【０００７】
これらの半導体素子では、
前記開口部の幅は、前記リッジ上面の幅と同じであるか又はそれ以上に幅広であることが好ましい。
また、前記半導体素子は、パッド電極を備えており、該パッド電極は、前記リッジ側面において前記保護膜との間に空隙を有し、前記保護膜及びリッジ上面の電極を被覆していることが好ましい。
【０００８】
さらに、本発明の半導体素子の製造方法は、
（ａ）基板上に半導体層を積層し、該半導体層上にリッジを形成し、
（ｂ）前記リッジに対応する位置に開口を有するレジストパターンを形成し、
（ｃ）少なくとも前記リッジ上に電極材料膜とマスク層を順に形成し、
（ｄ）前記レジストパターンを除去し、さらに前記電極材料膜及びマスク層の一部を除去して前記リッジ上に該リッジ上面よりも幅広の電極と該電極よりも幅狭のマスク層とを形成し、
（ｅ）少なくとも前記リッジの底面及び側面と前記マスク層上に保護膜を形成し、
（ｆ）前記保護膜及びマスク層を前記電極の表面から除去する
工程を具備することを特徴とする。
【０００９】
このような半導体レーザ素子の製造方法では、
工程（ｆ）において、前記保護膜を、リッジ側面から前記電極上面にかけて形成することが好ましい。
工程（ｃ）において、前記マスク層を、前記電極材料膜よりもエッチングレートが速い材料で形成することが好ましい。
工程（ｂ）において、リッジを含む半導体層上にレジスト層を形成し、エッチバックすることによりレジストパターンを形成することが好ましい。
工程（ｂ）において、レジストパターンを、前記リッジ上面よりも高い上面を有するように形成することが好ましい。
【発明の効果】
【００１０】
本発明によれば、プロセスの安定化を図ることにより、信頼性を向上させた半導体素子を得ることができる。
また、本発明の半導体素子の製造方法によれば、製造工程の簡略化を実現することができ、プロセスの安定化を図り、製造歩留まりを向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態に係る半導体素子の構造を説明するための要部の概略横断面図である。
【図２】本発明の半導体素子の製造方法を説明するための要部の概略断面工程図である。
【図３】本発明の別の実施の形態に係る半導体素子の構造を説明するための要部の概略横断面図である。
【図４】本発明のさらに別の実施の形態に係る半導体素子の構造を説明するための要部の概略横断面図である。
【図５】共振器面からの光の出射を説明するための一般的な半導体素子の要部の概略断面図である。
【発明を実施するための形態】
【００１２】
本発明の半導体素子は、主として、基板と、半導体層と、電極と、保護膜とを備えて構成される。このような半導体素子は、典型的には、図１に示すように、基板１０上に、ｎ側半導体層１１、活性層１２及びｐ側半導体層１３が順に積層された半導体層２０を有しており、その表面には、ストライプ状のリッジ１４が形成されている。リッジ１４上には、半導体層２０とリッジ１４上面で接触し、かつリッジ１４上面よりも幅広に形成された電極１５が形成されている。つまり、この電極１５は、リッジ１４から半導体素子の側面方向に突出する突出部Ａが形成されている。この電極１５は、その端部が、半導体層２０の上面及びリッジ１４側面から電極１５上面に至る保護膜１６により被覆されている。この保護膜は、リッジ１４上面に、電極１５の上面の一部を露出する開口部Ｂを備えている。この開口部Ｂの幅は、リッジ１４上面の幅と同じであるか、又はリッジ１４上面の幅よりも幅広であることが適している。
なお、突出部Ａの幅は、リッジ端部から突出部Ａの端部までの幅（図１中、Ｗ）である。この幅の長さは特に限定されるものではないが、好ましくは０．０５μｍ〜０．１μｍに設定されている。
【００１３】
さらに、この半導体素子は、リッジ１４上の電極１５と電気的に接続され、電極１５及び保護膜１６を被覆するパッド電極１８を備えている。
また、このような半導体素子は、半導体層２０の側面に第２保護膜１７が形成されているが、省略してもよい。図示しないが、この半導体素子の共振器面には、例えば、多層誘電体膜からなる保護膜が形成されている。
【００１４】
図１に示したように、本発明の半導体素子は、基板の裏面にｎ電極１９が形成されている。あるいは図示しないが、本発明の半導体素子は、基板の半導体層２０側においてｎ側半導体層１１に接触するｎ電極１９が形成されている構造であってもよい。
【００１５】
このように、電極が、リッジ上面のみで接続するように形成されることにより、電極がリッジ側面に接触した場合の電流のリークを回避することができる。
また、活性層近傍での電極の半導体層への接触に起因して生じる、電極による光の吸収を回避することができ、取り出し効率を向上させ、より高出力及び高輝度の光半導体素子を実現することができる。
さらに、電極がリッジよりも幅広である場合（突出部を有する場合）には、通常その上に形成されるパッド電極との接触面積を増大させることができ、電力の供給を向上させることができる。
また、保護膜によって電極の一部を被覆するために、半導体層と電極及び保護膜との密着性を確保することができる。その結果、電極及び保護膜の剥がれ等を防止することができる。
加えて、保護膜によって電極の一部が被覆された場合においても、電極表面の保護膜からの露出幅（つまり、開口部Ｂ）を、リッジ上面の幅と同じ幅とするか又はそれよりも幅広とすることができるため、パッド電極との接触面積の増大を実現することができる。
さらに、電極を形成した後に、保護膜を形成することができるため、保護膜の材料による制約が解消されるとともに、保護膜の膜質を安定化、均一化、さらには膜厚の均一化を図ることができる。その結果、保護膜の材料変更に伴う半導体層との屈折率差を安定化させることができ、信頼性が高い半導体素子を動作させることが可能となる。
【００１６】
本発明の別の実施態様では、図３に示したように、パッド電極１８と保護膜１６との間に、幅広の電極１５の形状に起因して、リッジ１４の側面において空隙２４を有している。このような空隙２４は、リッジ側面の双方において形成されていることが好ましい。その形状は、共振器方向に延長した形状でもよいし、共振器方向に部分的に１つのみ、あるいは分散して複数形成されていてもよい。例えば、空隙２４の具体的な形状として、断面形状が扇形状、三角形状が挙げられる。また、空隙の大きさは、一辺０．１μｍ程度が挙げられる。
【００１７】
特に、このように空隙をリッジ側面に備えることにより、通常用いられる種々の保護膜よりも屈折率の小さなエアーを配置することができるために、共振器面から出射されるビーム方向を変化させることができる。言い換えると、空隙が、屈折率に起因して、発光中心へ光を閉じ込める作用をすることから、不所望のビームシフトを抑制することができる。具体的には、ビームのＦＦＰ−Ｙを上方に変化させることができる。これにより、レーザのビームが基板やｎ側半導体層の端部で跳ね返り、そのビーム方向が変更されることを防止することができる。また、本発明の半導体素子に形成された空隙は、半導体素子の内部に設けられたものであるため、半導体素子の外部にエアーが存在するエアーリッジ構造とは異なり、ワイヤーボンディング時やフェイスダウン構造とする場合にも空隙が維持される。
特に、空隙を、電極とリッジとの接触面よりもやや下方のリッジ側面に配置することにより、リッジの底面近傍に配置する場合等では、より強力な光の閉じ込めを緩和して、キンク等の発生を防止しながら、最適なビーム方向の調整が可能となる。つまり、この低屈折率の空隙（エアー）は、ビームスポットから半導体層を介して存在しているので、光の閉じ込め効果を奏しながら、キンクは発生させない。
【００１８】
この空隙は、後述するように、例えば、共振器面をエッチングによって形成する場合に特に有効である。通常、共振器面をエッチングによって形成する場合には、例えば、図５に示すように、共振器面２５と基板端面１０ａとの間に、段差が生じる場合があり、この基板端面１０ａにおける段差が出射した光Ｌを一部遮断又は反射することがある。しかし、この基板端面１０ａの段差を考慮して、ビーム方向を上向きに調整することにより、出射した光の遮断又は反射を回避することができ、より光の取り出し効率を向上させることが可能となる。さらに、これら光の反射に起因するＦＦＰ形状の変動を回避する。例えばリップルを回避することができる。
加えて、このような段差を生じさせない特別な設計を不要とし、プロセス上の自由度を向上させることができる。
なお、このような空隙の配置は、光の出射面のみならず、共振器における光の反射面において、漏れ光に対しても同様の制御を行うことが可能となる。
【００１９】
また、本発明の半導体素子の製造方法では、工程（ａ）において、まず、基板上に、活性層を含む半導体層を形成する。
このような半導体層は、通常、基板上に、ｎ側半導体層、活性層及びｐ側半導体層がこの順に積層される。
【００２０】
基板としては、サファイア、スピネル（ＭｇＡ１２Ｏ４）のような絶縁性基板でもよいし、炭化珪素、シリコン、ＺｎＳｅ、ＺｎＯ、ＧａＡｓ、ダイヤモンド及び窒化物半導体と格子接合するニオブ酸リチウム、ガリウム酸ネオジウム等の酸化物基板でもよいが、窒化物基板（ＧａＮ、ＡｌＮ等）であることが好ましい。
【００２１】
基板の厚みは、例えば、５０μｍから１０ｍｍ程度が挙げられる。
窒化物基板は、ＭＯＶＰＥ、ＭＯＣＶＤ法（有機金属化学気相成長法）、ＨＶＰＥ法（ハライド気相成長法）、ＭＢＥ（分子線気相成長法）法等の気相成長法、超臨界流体中で結晶育成させる水熱合成法、高圧法、フラックス法、溶融法等により形成することができる。また、市販のものを用いてもよい。
【００２２】
基板は、例えば、第１主面及び／又は第２主面に０．０３〜１０°程度のオフ角を有する窒化物半導体基板であることがより好ましい。また、その一表面において、転位密度が面内でストライプ状に周期的に分布しているものでもよい。例えば、選択成長法を用いて低転位密度領域と高転位密度領域とを交互にストライプ状に形成したもの等が例示される。低転位密度領域とは、単位面積当たりの転位数が１×１０７／ｃｍ２以下の領域であり、高転位密度領域とは、これよりも転位密度が高い領域であればよい。
【００２３】
窒化物半導体基板として、例えば、特開２００５−１７５０５６号公報、特開２００４−１５８５００号公報、特開２００３−３３２２４４号公報等に記載されているものを利用してもよい。基板上には、窒化物半導体レーザ素子として機能する窒化物半導体層を形成する前に、バッファ層、中間層等を設けてもよい。
【００２４】
ｎ側半導体層、活性層及びｐ側半導体層のうち、ｎ側及びｐ側半導体層は、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＩｎＮ等のIII−Ｖ族窒化物半導体層が挙げられる。なかでも、Ａｌを含む窒化物半導体層が適当である。具体的にはＩｎｙＡｌｚＧａ１−ｙ−ｚＮ（０≦ｙ、０≦ｚ、ｙ＋ｚ≦１）、特に、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）等の窒化ガリウム系化合物半導体層が好ましい。これらの半導体層は、単層または積層構造である。また、超格子構造を有する構造でもよい。
【００２５】
ｎ側半導体層は、クラッド層を有している。また、このクラッド層と後述する活性層との間又はクラッド層の活性層とは反対側に、光ガイド層又はクラック防止層を有する構成であってよい。ｐ側半導体層は、クラッド層とコンタクト層を有している。また、このクラッド層と後述する活性層との間あるいはクラッド層の活性層とは反対側に、電子閉じ込め層、光ガイド層等が、１種又は２種以上組み合わせられて構成されている。
【００２６】
ｎ側及びｐ側半導体層は、窒化物半導体基板と同様の気相成長法を利用して形成することができる。半導体層は、ｐ側不純物（例えば、Ｍｇ、Ｚｎ、Ｃｄ、Ｂｅ、Ｃａ、Ｂａ等）又はｎ側不純物（例えば、Ｓｉ、Ｇｅ等）がドーピングされることにより、ｎ側又はｐ側の導電性を有する。ドーピング濃度は、例えば、１×１０１６〜５×１０２０ｃｍ−３程度が挙げられる。
【００２７】
活性層は、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ（０≦ｙ、０≦ｚ、ｙ＋ｚ≦１）を備えた多重量子井戸構造又は単一量子井戸構造のいずれでもよい。活性層の膜厚は、例えば、１０〜３００ｎｍ程度が適当である。特に、量子井戸構造とする場合には、井戸層の膜厚及び井戸層の数は特に限定されないが、例えば、膜厚としては、１〜３０ｎｍ程度の範囲とすることで、Ｖｆ、閾値電流密度を低減させることができる。井戸層の膜厚を１０ｎｍ以下の範囲として、活性層の膜厚を低く抑えることが好ましい。障壁層の膜厚としては、例えば、５０ｎｍ以下である。活性層の発振波長の範囲は特に限定されるものではないが、III−Ｖ族窒化物半導体層を用いた場合、例えば３５０ｎｍ〜６５０ｎｍである。
【００２８】
次いで、得られた半導体層上にリッジを形成する。
そのために、例えば、ｐ側半導体層上に所定形状のマスク層を形成する。マスク層は、レジストにより形成してもよいし、絶縁膜等によって形成してもよいし、これらの積層構造として形成してもよい。
【００２９】
このマスク層を用いて、ｐ側半導体層の一部を除去する。ｐ側半導体層の一部を除去する方法は、特に限定されることなく、ウェットエッチング又はドライエッチングのいずれを利用してもよい。具体的には、半導体層の材料を考慮して、マスク層との選択比が大きくなるエッチャントを選択して、除去することが好ましい。リッジの大きさは、マスク層の大きさにほぼ対応するが、その底面側の幅が広く上面に近づくにつれてストライプ幅が小さくなる順メサ形状、積層面に垂直な側面を有する形状であってもよいし、これらが組み合わされた形状でもよい。リッジの幅は、例えば、１．０μｍ〜１０．０μｍ程度が適しており、１．２μｍ〜２．５μｍ程度が好ましい。リッジの高さは、ｐ側半導体層の膜厚によって適宜調整することができ、例えば、０．１μｍ〜２μｍ程度、さらに０．２μｍ〜１μｍ程度が挙げられる。
【００３０】
工程（ｂ）において、リッジに対応する位置に開口を有するレジストパターンを形成する。
このレジストパターンは、その上面が、リッジの上面よりも高くなるように形成することが好ましい。具体的には、レジストパターンの膜厚が０．１μｍよりも厚く、３μｍ以下とすることが適している。この範囲とすることにより、再現性よく製造することができる。
【００３１】
このようなレジストパターンを形成するために、例えば、先の工程において、リッジを形成するために用いたマスク層を、そのまま用いることが好ましい。したがって、このマスク層及びリッジを形成したｐ側半導体層の表面に、レジスト層を形成する。
その後、レジスト層をエッチバックすることにより、リッジに対応する位置に開口を有するレジストパターンを形成することができる。この際、エッチバックの時間、エッチャントの種類等を適宜選択することにより、上述したように、レジストパターンの上面を、リッジの上面と同じ高さに設定するか、若しくはリッジの上面よりも高く設定することができる。ここで、レジストパターンの上面がリッジの上面よりも高いとは、レジストパターンの上面が、マスク層の上面と同じ高さであるか、リッジ上面とマスク層との間に位置することを意味する。
【００３２】
このようにレジストパターンを形成する場合、通常、リッジ形成のために用いたマスク層は、リッジ上に残存していることがある。したがって、マスク層が残存している場合には、このマスク層を除去する。このマスク層は、レジストパターンの材料等を考慮して、適当なエッチャントを選択して、ウェットエッチング又はドライエッチングのいずれを利用して除去してもよい。例えば、硝酸、フッ化水素酸、希塩酸、希硝酸、硫酸、塩酸、酢酸、過酸化水素等の酸の単独又は２種以上の混合液、アンモニア等のアルカリ溶液の単独又はアンモニアと過酸化水素等の混合液、各種界面活性剤等の適当なエッチャントを用いる。また残存するレジストパターンの除去方法には、浸漬、超音波処理又はこれらの組み合わせ等、公知の方法が挙げられる。
【００３３】
工程（ｃ）において、少なくともリッジ上に電極材料膜とマスク層を順に形成する。
電極材料としては、特に限定されるものではなく、通常電極として使用されるものを用いることができる。例えば、金属又は合金、導電性酸化物膜等の単層膜又は積層膜が挙げられる。これら電極材料の膜厚は、５０〜１０００ｎｍ程度が適しており、１００〜５００ｎｍ程度が好ましい。具体的には、半導体層側からＮｉ（膜厚：５〜２０ｎｍ程度）とＡｕ（膜厚：５０〜３００ｎｍ程度）の２層構造、Ｎｉ−Ａｕ−Ｐｔ、Ｎｉ−Ａｕ−Ｐｄ、Ｎｉ−ＩＴＯ−Ｐｔ、Ｎｉ−ＩＴＯ−Ｒｈ、Ｎｉ−Ａｕ−Ｒｈ、Ｎｉ−Ａｕ−ＲｈＯ２、Ｎｉ−Ａｕ−Ｉｒ、Ｎｉ−Ａｕ−Ｒｕ、Ｐｄ−Ｐｔ−Ａｕ、Ｐｄ−Ｐｔ−Ｒｈ、Ｐｄ−Ｐｔ−Ｉｒ、Ｒｈ−Ｉｒ−Ｐｔ等の３層構造等が例示される。なかでも、半導体層とのオーミックコンタクトが良好な材料であることが好ましい。別の観点から、電極を積層膜とすれば、この電極を構成する下層はオーミック特性およびマスク材を除去する溶剤と反応しないものが好ましい。また、電極を構成する上層は、マスク材およびマスク材を除去する溶剤と反応しないものが好ましい。特に、下層側にＮｉ及びＡｕ等の金属を配置させた多層膜であること、最上層にＰｔを配置させた多層膜であることが適している。
これら電極材料膜はＣＶＤ法、スパッタ法、蒸着法等の公知の方法により形成することができる。電極材料膜の膜厚は特に限定されるものではなく、例えば、５０ｎｍ程度以上とすることで、シート抵抗を低くすることができる。
【００３４】
さらに、前記電極材料膜上にマスク層を形成する。このマスク層は、少なくともリッジ上に形成された電極材料膜上に形成する。このマスク層は、電極材料及び後述する保護膜の材料等によって、適宜調整することができる。なかでも、電極材料よりもエッチングレートが速い材料によって形成することが好ましい。なお、エッチングレートが速い材料とは、任意のエッチング方法及び／又は任意のエッチング条件において、エッチングレートが速ければよく、いずれのエッチング方法及びいずれのエッチング条件においても常にエッチングレートが速くなる材料でなくてもよい。具体的には、マスク層には、例えば、ＺｎＯ、ＩＴＯなどを用いることが適している。マスク層は、ＣＶＤ法、スパッタ法、蒸着法等の公知の方法により形成することができる。マスク層の膜厚は特に限定されるものではなく、例えば、１００〜１０００ｎｍ程度とすることが適しており、１００〜５００ｎｍ程度が好ましい。
電極材料膜とマスク層との組み合わせは、特に限定されないが、金属又は合金と絶縁膜との組み合わせが適しており、金属及び／又は合金の積層膜と酸化膜との組み合わせが好ましい。
【００３５】
工程（ｄ）において、電極とマスク層とを形成する。
このために、リフトオフ法によりレジストパターンを除去する。この際、電極材料膜及びマスク層の一部も一緒に除去することができる。つまり、レジストパターンを溶解し得るエッチャントを用いて除去することにより、レジストパターン上に配置した電極材料膜及びマスク層の一部を、レジストパターンとともに除去することができ、電極とマスク層とをパターン形成することができる。このリフトオフの間又は後には、超音波を印加するなどしてもよい。
これにより、リッジ上面にのみ接触し、その端部がリッジよりも幅広になる電極を形成することができる。また、その上に配置されるマスク層は、電極よりも幅狭のマスク層として形成される。
【００３６】
ここで、電極の幅広の程度、つまり、突出部（図１中、Ａ）の幅は、用いる電極材料及び膜厚、エッチング方法等によって適宜調整することができるが、片側において、例えば、リッジ幅の５％〜２０％程度が挙げられる。また、マスク層における電極よりも幅狭の程度は特に限定されるものではなく、通常、マスク層の幅は、リッジ幅と同程度の幅であることが適している。
【００３７】
工程（ｅ）において、少なくとも前記リッジの底面及び側面と前記マスク層上に保護膜を形成する。
保護膜は、リッジの側面及びｐ側半導体層上面の絶縁性を確保するとともに、ｐ側半導体層に対する屈折率差を確保して、活性層からの光の漏れを制御し得る機能を有する。従って、このような機能を実現し得る材料であれば、どのような材料を用いてもよい。例えば、Ｓｉ、Ｍｇ、Ａｌ、Ｈｆ、Ｎｂ、Ｚｒ、Ｓｃ、Ｔａ、Ｇａ、Ｚｎ、Ｙ、Ｂ、Ｔｉ及びこれらの酸化物、窒化物（例えば、ＡｌＮ、ＡｌＧａＮ、ＢＮ等）、フッ化物等の化合物が挙げられる。これらは単一膜で用いてもよいし、複数を組み合わせた化合物又は複数を組み合わせた多層膜であってもよい。なかでも、酸化ケイ素による膜が好ましい。これらの膜は、例えば、スパッタ法、真空蒸着法、気相成長法等の当該分野で公知の方法により形成することができる。膜厚は、例えば、２０ｎｍ〜５００ｎｍ程度、２０ｎｍ〜３００ｎｍ程度が挙げられ、５０ｎｍ〜１００ｎｍ程度、例えば７５ｎｍ程度が適当である。
【００３８】
工程（ｆ）において、保護膜及びマスク層を電極の表面から除去する。
この除去方法は、特に限定されるものではないが、リフトオフによりマスク層と該マスク層上に形成されている保護膜を除去することができる。リフトオフは、例えば、マスク層の種類、電極の種類及び保護膜の種類等によって適宜選択することができ、例えば、硝酸、フッ化水素酸、硫酸、塩酸、酢酸、過酸化水素等の酸の単独又は２種以上の混合液、アンモニア等のアルカリ溶液の単独又はアンモニアと過酸化水素等の混合液、各種界面活性剤等の適当なエッチャントを用いることが適している。また、浸漬、超音波処理又はこれらの組み合わせ等、公知の方法を利用することができる。
これにより、リッジ上に幅広の電極が形成され、リッジ側面から電極上面の一部を被覆する保護膜、つまり、電極上面の一部のみを露出させる保護膜を形成することができる。
【００３９】
さらに、工程（ｆ）の後の任意の段階において、得られた半導体素子上にパッド電極を形成する。
パッド電極は、Ｎｉ、Ｔｉ、Ａｕ、Ｐｔ、Ｐｄ、Ｗ等の金属からなる積層膜とすることが好ましい。具体的には、ｐ電極側からＷ−Ｐｄ−Ａｕ又はＮｉ−Ｔｉ−Ａｕ、Ｎｉ−Ｐｄ−Ａｕの順に形成した膜が挙げられる。パッド電極の膜厚は特に限定されないが、最終層のＡｕの膜厚を１００ｎｍ程度以上とすることが好ましい。パッド電極の形状は、特に限定されない。
【００４０】
本発明の半導体素子の製造方法では、上述したように、電極がリッジ上面よりも幅広に形成されているために、半導体素子の上方からの電極材料の堆積等を行ってパッド電極を形成する際、リッジの側壁であって、幅広の電極の下方において、電極材料の回り込みが抑制される。したがって、リッジ側壁の保護膜とパッド電極との間の部位において、空隙が形成されることになる。
この空隙の大きさ及び形状、共振器方向の位置、数等は、上述した一連の工程によって適宜調整することができる。例えば、マスク層、電極及び保護膜の材料及び膜厚、エッチング方法及び条件等を適宜調整することが例示される。
【００４１】
なお、本発明の半導体素子の製造方法では、任意の段階で、例えば、ｎ側電極を形成する前に、基板の第２主面を研磨することが好ましい。基板の研磨方法は、当該分野で公知のいずれの方法をも利用することができる。
【００４２】
さらに、上述したｐ側電極の形成前後に、基板の第２主面に、部分的又は全面に、ｎ側電極を形成することが好ましい。ｎ側電極は、例えば、スパッタ法、ＣＶＤ、蒸着等で形成することができる。ｎ側電極の形成には、リフトオフ法を利用することが好ましく、ｎ側電極を形成した後、３００℃程度以上でアニールを行うことが好ましい。
【００４３】
ｎ側電極としては、例えば、総膜厚が１μｍ程度以下で、基板側から、Ｖ（膜厚１０ｎｍ）−Ｐｔ（膜厚２００ｎｍ）−Ａｕ（膜厚３００ｎｍ）、Ｔｉ（１５ｎｍ）−Ｐｔ（２００ｎｍ）−Ａｕ（３００ｎｍ）、Ｔｉ（１０ｎｍ）−Ａｌ（５００ｎｍ）、Ｔｉ（６ｎｍ）−Ｐｔ（１００ｎｍ）−Ａｕ（３００ｎｍ）、Ｔｉ（６ｎｍ）−Ｍｏ（５０ｎｍ）−Ｐｔ（１００ｎｍ）−Ａｕ（２１０ｎｍ）、Ｔｉ−Ｈｆ−Ｐｔ−Ａｕ、Ｔｉ−Ｍｏ−Ｔｉ−Ｐｔ−Ａｕ、Ｗ−Ｐｔ−Ａｕ、Ｗ−Ａｌ−Ｗ−Ａｕ、あるいは、窒化物半導体側からＨｆ−Ａｌ、Ｔｉ−Ｗ−Ｐｔ−Ａｕ、Ｔｉ−Ｐｄ−Ｐｔ−Ａｕ、Ｐｄ−Ｐｔ−Ａｕ、Ｔｉ−Ｗ−Ｔｉ−Ｐｔ−Ａｕ、Ｍｏ−Ｐｔ−Ａｕ、Ｍｏ−Ｔｉ−Ｐｔ−Ａｕ、Ｗ−Ｐｔ−Ａｕ、Ｖ−Ｍｏ−Ｐｔ−Ａｕ、Ｖ−Ｗ−Ｐｔ−Ａｕ、Ｃｒ−Ｐｔ−Ａｕ、Ｃｒ−Ｍｏ−Ｐｔ−Ａｕ、Ｃｒ−Ｗ−Ｐｔ−Ａｕ等の膜が例示される。
【００４４】
ｎ側電極は、基板の第２主面でなく、この段階又はその前後の任意の段階で、ｎ側半導体層を露出させた領域に形成してもよい。例えば、基板が絶縁性基板である場合には、このようなｎ側半導体層を露出させた領域にｎ側電極を形成してもよい。
【００４５】
任意に、ｎ側電極上にメタライズ電極を形成してもよい。メタライズ電極は、例えば、Ｔｉ−Ｐｔ−Ａｕ−（Ａｕ／Ｓｎ）、Ｔｉ−Ｐｔ−Ａｕ−（Ａｕ／Ｓｉ）、Ｔｉ−Ｐｔ−Ａｕ−（Ａｕ／Ｇｅ）、Ｔｉ−Ｐｔ−Ａｕ−Ｉｎ、Ａｕ−Ｓｎ、Ｉｎ、Ａｕ−Ｓｉ、Ａｕ−Ｇｅ等により形成することができる。メタライズ電極の膜厚は、特に限定されない。
【００４６】
任意に、例えば、ｐ側電極を形成した後に、オーミックアニールすることが好ましい。例えば、窒素及び／又は酸素含有雰囲気下で、３００℃程度以上、好ましくは４００℃程度以上の条件が適当である。
【００４７】
任意に、例えば、工程（ｆ）の後、保護膜の上に、第２の保護膜を形成してもよい。第２の保護膜は、当該分野で公知の方法により形成することができ、上述した保護膜と同様の材料の中から選択することができる。
【００４８】
任意に、半導体層に共振器面を形成する。共振器面は、エッチング又は劈開等により、当該分野で公知の方法により形成することができる。
【００４９】
また、任意の段階に、得られた共振器面、つまり、共振器面の光反射側及び／又は光出射面に、誘電体膜を形成することが好ましい。誘電体膜はＳｉＯ2、ＺｒＯ2、ＴｉＯ2、Ａｌ2Ｏ３、Ｎｂ2Ｏ５、ＡｌＮ、ＡｌＧａＮ等からなる単層膜又は多層膜とすることが好ましい。  さらに、共振器方向に分割することにより、半導体素子のチップを得ることができる。この分割は、任意の段階で分割補助溝を形成し、それを用いてスクライブすることなどによって形成することができる。
【００５０】
本発明の半導体素子の製造方法では、簡便な工程によって、容易に、特定の安定した半導体素子を製造することができる。つまり、通常の半導体プロセスにおいて、制御が困難であるエッチバック工程の回数を最小限にとどめることにより、各工程を高精度に制御することが可能となり、半導体素子の製造歩留まりを簡便な工程によって向上させることができる。言い換えると、リッジの形成、電極の形成、保護膜の形成という一連の工程において、リッジを形成するためのマスク合わせの工程を１回行うのみで、電極及び保護膜を自己整合的に形成することができる。
さらに、得られる半導体素子は、特性が安定して、優れた性能を備えることが可能となる。
【００５１】
以下に、本発明の半導体素子及びその製造方法の実施例を図面に基づいて詳細に説明する。
実施例１
この実施例の半導体レーザ素子は、図１に示したように、Ｃ面を成長面とするＧａＮ基板１０上に、ｎ側半導体層（第１窒化物半導体層）１１、活性層１２及びｐ側半導体層（第２窒化物半導体層）１３をこの順に積層した半導体層が形成されており、ｐ側半導体層１３の表面にはリッジ１４が形成されている。
また、リッジ１４上には、ｐ側電極１５がオーミック接触されている。この電極１５は、ｐ側半導体層１３とは、リッジ１４上面のみで接触しており、リッジ１４上面よりも幅広である。
【００５２】
この半導体素子は、ｐ側半導体層１３の表面、リッジ１４側面から、電極１５上面に至り、リッジ１４上面に開口部を有する保護膜１６が形成されている。この開口部は、リッジ１４上面の幅と同程度又は若干幅広に設定されている。
また、半導体素子の側面には、第２保護膜１７が形成されている。さらに、図示しないが、半導体層の共振器面には、Ａｌ２Ｏ３及びＺｒＯ２からなる多層誘電体膜が形成されている。
露出した電極１５上には、保護膜１６及び一部の第２の保護膜１７を被覆するようにｐ側パッド電極が形成されている。
【００５３】
このような半導体レーザ素子は、以下の製造方法によって形成することができる。
（リッジの形成）
まず、上述したようにＧａＮ基板１０を準備し、この基板１０上に、ｎ側半導体層１１、活性層１２及びｐ側半導体層１３をこの順に積層した。
その後、ｐ側半導体層１３の最上層のｐ側コンタクト層のほぼ全面に、ＰＶＤ装置により、ＳｉＯ２膜を０．５μｍの膜厚で形成した。その上に、所定形状のレジストパターンを形成した。この場合のレジストパターンの幅は２．０μｍとした。
続いて、このレジストパターンをマスクとして用いて、ＳｉＯ２膜をエッチングした。エッチングは、ＲＩＥ（反応性イオンエッチング）装置を用い、エッチングガスはＣＨＦ３を用いて行った。その後、レジストパターンを除去した。
【００５４】
次いで、図２（ａ）に示したように、ＳｉＯ２膜２１をマスクとして、ＲＩＥ（反応性イオンエッチング）装置にて、エッチングガスとしてＣｌ２＋ＳｉＣｌ４を用いて、ｐ側半導体層１３をエッチングすることにより、幅２．０μｍ程度、高さ０．５μｍ程度のストライプ状のリッジ１４を形成した。
【００５５】
（電極の形成）
図２（ｂ）に示したように、リッジ１４が形成されたｐ側半導体層１３上の全面に、膜厚１．５μｍでレジスト層２２を形成した。このレジスト層２２を、酸素を用いたエッチバックにより、表面の平坦化を行った。これにより、レジスト層２２は、リッジ１４に対応する位置に開口が形成されるとともに、レジスト層２２の上面がリッジ１４上面とほぼ面一になるような形状とした。
その後、ＳｉＯ２膜２１を除去した。
【００５６】
図２（ｃ）に示したように、得られたリッジ１４上及びレジスト層２２上の全面に、電極材料膜１５ａとして、リッジ１４側から順にＮｉ（１０ｎｍ）−Ａｕ（１００ｎｍ）−Ｐｔ（１００ｎｍ）を形成した。
続いて、電極材料膜１５ａ上に、マスク層２３ａを形成した。このマスク層はＺｎＯからなり、膜厚は７００ｎｍ程度とした。
【００５７】
図２（ｄ）に示したように、得られた基板に対して、剥離液を用いたリフトオフ法によりレジスト層２２を除去した。この際、同時に、レジスト層２２上に配置する電極材料膜１５ａとマスク層２３ａとが除去される。
これにより、リッジ１４上に、ｐ電極１５を形成した。このｐ電極は、リッジ１４上面にのみ接触し、さらに、その幅はリッジ１４よりも広く形成され、膜厚はほぼ均一であった。このｐ電極の幅は、２．２μｍ程度であって、リッジの両側に０．１μｍ程度の幅で突出部Ａがそれぞれ形成されている。このｐ電極の突出部の幅は、リッジ幅に対して１０％程度である。また、このｐ電極１５上には、マスク層２３がｐ電極よりも狭い幅で形成された。このマスク層２３の幅はリッジ幅と略同様の幅である。
【００５８】
（保護膜の形成）
図２（ｅ）に示したように、得られた基板上の全面に、例えば、膜厚３００ｎｍのＳｉＯ２膜からなる保護膜１６ａを形成した。そして、リフトオフにより、ｐ電極１５上のマスク層２３と保護膜１６の一部を除去した。これによって、図２（ｆ）に示したように、ｐ電極１５の上面を露出し、ｐ側半導体層１３上面及びリッジ１４の側面からｐ電極１５上におよぶ保護膜１６を形成した。
【００５９】
その後、ｐ側パッド電極１８、第２保護膜１７、基板１０の裏面にｎ側電極１９等を形成することにより、図１に示す半導体素子を形成することができる。
【００６０】
このように、電極がリッジ上面のみで接続されているため電極がリッジ側面に接触した場合の電流のリークを回避することができる。また、電極による光の吸収を回避することができ、取り出し効率を向上させることができる。
さらに、電極がリッジよりも幅広である場合には、通常その上に形成されるパッド電極との接触面積を増大させることができ、電力の供給を向上させることができる。
また、保護膜によって電極の突出部Ａである上面の一部と側面及び下面の一部を被覆するために、半導体層と電極及び保護膜との密着性を確保することができる。さらに、電極表面の保護膜からの露出幅（つまり、開口部Ｂ）を、リッジ上面の幅と同じ又はそれよりも幅広とすることができるため、パッド電極との接触面積の増大を確実にすることができる。
加えて、電極を形成した後に、保護膜を形成することができるため、保護膜の材料による制約が解消される。また、保護膜の膜質を安定化、均一化、さらには膜厚の均一化を図ることができる。
しかも、簡便な工程によって、容易に、特性が安定した半導体素子を製造することができる。
【００６１】
実施例２
この実施例の半導体レーザ素子は、図２（ｃ）において、電極材料膜１５ａとして、リッジ１４側から順にＮｉ（１０ｎｍ）−Ａｕ（１００ｎｍ）−Ｒｈ（５０ｎｍ）を形成し、マスク層２３ａとして、膜厚１０００ｎｍのＺｎＯを用いた以外は、実施例１の半導体レーザ素子と実質的に同様に半導体レーザ素子を製造した。
この実施例においても、実施例１と同様に、電極１５の幅が、リッジ幅よりも１０％程度幅広に形成することができる。
この実施例においても、実施例１と同様の効果を得ることができる。
【００６２】
実施例３
この実施例の半導体レーザ素子は、図２（ｃ）において、電極材料膜１５ａとして、リッジ１４側から順にＮｉ（１０ｎｍ）−Ａｕ（１００ｎｍ）−Ｒｈ（５０ｎｍ）を形成し、マスク層２３ａとして、膜厚７００ｎｍのＺｎＯを用いる。また、リッジ幅は１．５μｍとする。それ以外は、実施例１の半導体レーザ素子と実質的に同様に半導体レーザ素子を製造した。
この実施例においても、実施例１と同様に、電極１５の幅が、リッジ幅よりも１５％程度幅広に形成することができる。
この実施例においても、実施例１と同様の効果を得ることができる。
【００６３】
実施例４
この半導体レーザ素子は、図３に示したように、ｐ側電極１５の形状に起因して、リッジ１４の側面の一部において、保護膜１６がＳ字状に起伏する部分を有しているため、このｐ側電極１５及び保護膜１６上に、パッド電極１８を形成した際に、リッジの側面であって、保護膜１６とパッド電極１８との間に空隙２４が形成されている。これ以外は、実質的に実施例１と同様の方法により、同様の構成の半導体レーザ素子である。
【００６４】
この実施例では、ｐ側パッド電極を、スパッタ法によりＮｉ(１００ｎｍ）−Ｐｄ(１００ｎｍ）−Ａｕ(３００ｎｍ)の順に積層して形成する。
この実施例の半導体素子、つまりこのような空隙が入ったものと、空隙のないもの（電極１５がリッジ１４よりも幅広でないもの）とを、それぞれ複数個、任意に取り出して、光の出射方向を測定したところ、空隙の入ったものは、確実に、出射方向を水平から若干上向きに制御することができた。
ここで、半導体素子のＦＦＰ測定は、受光部にフォトダイオードを用い、半導体素子（レーザダイオード）の発光位置を中心にして、このフォトダイオードを回転させる方法が一般に用いられる。
【００６５】
このように、空隙２４がリッジ１４の側面に形成されている場合には、キンクを生じさせることなく、出射方向を水平から若干上向きにすることができる。これによって、光の出射方向を安定にすることができ、種々の光源等に用いる場合に、レンズ設計等の装置設計において自由度を広げることができる。
【００６６】
実施例５
この半導体レーザ素子は、図４に示したように、ｐ側の電極をＮｉ（１００ｎｍ）、Ａｕ（１００ｎｍ）及びＰｔ（１００ｎｍ）の積層構造とし、図２（ｅ）の工程において、希硝酸を用いてリフトオフを行った以外、実質的に実施例１と同様の方法で半導体レーザ素子を形成した。
得られた半導体レーザ素子では、最表面のＰｔ層１５ｂよりも、下層１５ａ側のＮｉ及びＡｕが容易にエッチングされ、特に下層１５ａ側で傾斜する形状となっている。
この半導体レーザ素子では、リッジ幅を１．５μｍに設定した。
このような半導体レーザ素子においても、実施例１等と同様の効果を有する。
【産業上の利用可能性】
【００６７】
本発明の半導体素子は、例えば、半導体レーザ、発光ダイオードなどの発光素子のほか、トランジスタなどの電子デバイス、また受光素子や太陽電池などに利用可能である。その用途は、例えば照明用光源、ディスプレイ用光源、光ディスク用光源、光通信システム用光源、又は印刷機用光源、露光用光源、測定器用光源、バイオ関連の励起用光源等である。
【符号の説明】
【００６８】
１０    基板
１０ａ  基板端面
１１    ｎ側半導体層
１２    活性層
１３    ｐ側半導体層
１４    リッジ
１５    電極
１５ａ  電極材料膜
１６、１６ａ    保護膜
１７    第２保護膜
１８    ｐ側パッド電極
１９    ｎ側電極
２０    半導体層
２１  ＳｉＯ２膜（マスク層）
２２    レジスト層
２３、２３ａ    マスク層
２４    空隙
２５  共振器面
Ａ  突出部
Ｂ  開口部
【先行技術文献】
【特許文献】
【００６９】
【特許文献１】特開２０００−２９９５２８号公報
【特許文献２】特表２００６−５１１９４２号公報
【特許文献３】特開２００７−１５０２６９号公報
【図１】
2010258064.tif 000003
【図２】
2010258064.tif 000004
【図３】
2010258064.tif 000005
【図４】
2010258064.tif 000006
【図５】
2010258064.tif 000007