(57)【要約】【課題】広いレンジの入力コモン電圧に対して安定して動作し、かつ、低消費電流の増幅回路及びＡ／Ｄコンバータを提供すること。【解決手段】本発明に係る増幅回路は、第１の電源ＶＤＤと第２の電源ＧＮＤとの間で動作する増幅回路ＰＡ１００であって、制御端子に入力信号ＶｉｎＰ、ＶｉｎＮが入力されるトランジスタ対Ｎ１、Ｎ２と、その各トランジスタＮ１、Ｎ２と第１の電源との間に設けられた負荷抵抗対Ｐ１、Ｐ２と、第２の電源とトランジスタ対Ｎ１、Ｎ２との間に設けられた定電流源ＣＳと、第２の電源とトランジスタ対Ｎ１、Ｎ２との間において定電流源ＣＳと直列に接続され、クロック信号に応じてオンオフが制御される第１のスイッチＮ３と、を備えたものである。【選択図】図１
2010213042.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の電源間で動作する増幅回路であって、
制御端子に入力信号が入力されるトランジスタ対と、
前記トランジスタ対の各トランジスタと前記第１の電源との間に設けられた負荷抵抗対と、
前記第２の電源と前記トランジスタ対との間に設けられた定電流源と、
前記第２の電源と前記トランジスタ対との間において前記定電流源と直列に接続され、クロック信号に応じてオンオフが制御される第１のスイッチと、を備えた増幅回路。
【請求項２】
前記負荷抵抗対が、前記クロック信号に応じて前記第１のスイッチと相補的にオンオフが制御される第２のスイッチであることを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記第１のスイッチが第１の導電型のトランジスタからなり、
前記第２のスイッチが第１の導電型と異なる第２の導電型のトランジスタからなることを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記トランジスタ対と前記負荷抵抗対との間の出力ノードに可変容量を更に備えることを特徴とする請求項１〜３のいずれか一項に記載の増幅回路。
【請求項５】
前記定電流源が生成するバイアス電流を制御するバイアス電流制御回路を更に備えることを特徴とする請求項１〜４のいずれか一項に記載の増幅回路。
【請求項６】
前記クロック信号に応じて前記第１のスイッチと相補的にオンオフが制御される第３のスイッチと、
前記入力信号をサンプリングするためのサンプリング容量と、を含むサンプリング回路を更に備えることを特徴とする請求項１〜５のいずれか一項に記載の増幅回路。
【請求項７】
前記サンプリング容量が前記トランジスタ対のゲート容量であることを特徴とする請求項６に記載の増幅回路。
【請求項８】
フォールディング型であることを特徴とする請求項１〜７のいずれか一項に記載の増幅回路。
【請求項９】
前記トランジスタがＭＯＳトランジスタであることを特徴とする請求項１〜８のいずれか一項に記載の増幅回路。
【請求項１０】
請求項１〜９のいずれか一項に記載の増幅回路と、
前記増幅回路から出力された信号が入力される比較回路と、を備えるアナログ／デジタル変換回路。
【請求項１１】
請求項１〜９のいずれか一項に記載の第１及び第２の増幅回路と、
前記第１の増幅回路の出力端子に接続された第１の抵抗と、
前記第２の増幅回路の出力端子に接続された第２の抵抗と、
前記第１及び第２の抵抗が互いに接続されたノードから出力される信号が入力される比較回路と、を備える補間型のアナログ／デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路及びそれを用いたアナログ／デジタル変換回路に関する。
【背景技術】
【０００２】
アナログ／デジタル変換回路（Ａ／Ｄコンバータ）は、アナログ電圧信号を参照電圧と比較する比較回路（コンパレータ）を備えている。このコンパレータは、入力換算オフセットを有し、このオフセットは製造によりばらつく。そのため、例えば特許文献１の図５に示すように、入力換算オフセットよりも十分大きい信号レベルまで、プリアンプによりコンパレータへの入力信号を増幅している。特許文献１に開示されたプリアンプは、入力トランジスタ対と電源との間に定電流源を備える典型的な差動増幅回路である。このようなプリアンプを備えるため、高精度な信号比較を行うことができる。しかしながら、定常的に電流を流す必要があり、消費電流が大きいという問題があった。
【０００３】
これに対し、図１７は非特許文献１の図２に記載されたセンスアンプの回路図である。このセンスアンプは、ＮＭＯＳトランジスタである入力トランジスタＮ１、Ｎ２、ＰＭＯＳトランジスタである負荷トランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタであるスイッチトランジスタＮ３を備えている。ここで、入力トランジスタＮ１、Ｎ２のゲートにはそれぞれ入力信号ＶｉｎＰ、ＶｉｎＮが入力される。また、負荷トランジスタＰ１、Ｐ２のゲート及びスイッチトランジスタＮ３のゲートには、クロック信号ＣＬＫが入力される。そのため、負荷トランジスタＰ１、Ｐ２とスイッチトランジスタＮ３とが相補的にオンオフする。
【０００４】
具体的には、クロック信号ＣＬＫ＝Ｈ（Ｈｉｇｈ）の時、負荷トランジスタＰ１、Ｐ２がオフ、スイッチトランジスタＮ３がオンとなり、増幅期間となる。一方、クロック信号ＣＬＫ＝Ｌ（Ｌｏｗ）の時、負荷トランジスタＰ１、Ｐ２がオン、スイッチトランジスタＮ３がオフとなり、リセット期間となる。リセット期間には、出力信号ＶｏｕｔＰ、ＶｏｕｔＮはいずれも電源電圧ＶＤＤにリセットされる。また、リセット期間にはスイッチトランジスタＮ３がオフとなり、電流が遮断される。そのため、特許文献１のプリアンプよりも消費電流が小さくなる。なお、特許文献２の図１にも、同様なセンスアンプが開示されている。また、特許文献３には、可変容量を用いてオフセット量を調整する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第４６０２１６７号明細書
【特許文献２】特開平１１−１７６１６３号公報
【特許文献３】米国特許第６７２８２４０号明細書
【非特許文献】
【０００６】
【非特許文献１】Schinkel, D、他４名、「A Double-Tail Latch-Type Voltage Sense Amplifier with 18ps Setup+Hold Time」、Solid-State Circuits Conference, 2007. ISSCC 2007. Digest of Technical Papers. IEEE International、２００７年２月、ｐ．３１４−６０５
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、非特許文献１のセンスアンプでは、入力トランジスタＮ１、Ｎ２のソース電位が、増幅期間の開始とともにグランド電圧ＧＮＤまで急速に降下し、増幅期間中グランド電圧ＧＮＤに固定される。すなわち、入力トランジスタＮ１、Ｎ２は、差動対でなくソース接地として機能するため、出力信号ＶｏｕｔＰ、ＶｏｕｔＮの降下スピードは、入力コモン電圧に強く依存する。従って、回路動作を安定させるためには、入力コモン電圧のレンジを狭くする必要がある。一方、上記Ａ／Ｄコンバータ用のプリアンプでは、入力コモン電圧のレンジを広くする必要があり、非特許文献１の回路構成の適用は困難であった。
【課題を解決するための手段】
【０００８】
本発明に係る増幅回路は、
第１及び第２の電源間で動作する増幅回路であって、
制御端子に入力信号が入力されるトランジスタ対と、
前記トランジスタ対の各トランジスタと前記第１の電源との間に設けられた負荷抵抗対と、
前記第２の電源と前記トランジスタ対との間に設けられた定電流源と、
前記第２の電源と前記トランジスタ対との間において前記定電流源と直列に接続され、クロック信号に応じてオンオフが制御される第１のスイッチと、を備えたものである。
【０００９】
本発明に係る増幅回路は、第２の電源とトランジスタ対との間に設けられた定電流源と、これと直列に接続されクロック信号に応じてオンオフが制御される第１のスイッチを備えるため、広いレンジの入力コモン電圧に対して安定して動作し、かつ、低消費電流の増幅回路及びアナログ／デジタル変換回路を提供することができる。
【発明の効果】
【００１０】
本発明によれば、広いレンジの入力コモン電圧に対して安定して動作し、かつ、低消費電流の増幅回路及びアナログ／デジタル変換回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る増幅回路の回路図である。
【図２】実施の形態１に係る増幅回路のＡ／Ｄコンバータへの適用例を示す図である。
【図３】実施の形態１に係る増幅回路からの出力信号のシミュレーション波形図である。
【図４】図１７に示した増幅回路からの出力信号のシミュレーション波形図である。
【図５】実施の形態２に係る増幅回路の回路図である。
【図６】可変容量Ｃ１の具体例である。
【図７】実施の形態３に係る増幅回路の回路図である。
【図８】クロック周波数ｆＣＬＫ＝２ＧＨｚにおける実施の形態１に係るプリアンプＰＡ１００からの出力信号のシミュレーション波形図である。
【図９】クロック周波数ｆＣＬＫ＝２００ＭＨｚにおける実施の形態１に係るプリアンプＰＡ１００からの出力信号のシミュレーション波形図である。
【図１０】実施の形態４に係る増幅回路の回路図である。
【図１１】実施の形態５に係る補間型Ａ／Ｄコンバータの回路図である。
【図１２】実施の形態６に係る増幅回路の回路図である。
【図１３】実施の形態６に係る増幅回路のフォールディング型アナログ／デジタル（Ａ／Ｄ）コンバータＦＡＤＣへの適用例を示す図である。
【図１４】実施の形態７に係る増幅回路の回路図である。
【図１５】実施の形態８に係る増幅回路の回路図である。
【図１６】実施の形態９に係るフォールディング補間型Ａ／Ｄコンバータの回路図である。
【図１７】非特許文献１の図２に記載されたセンスアンプの回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。特に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの極性を反転させた構成が可能であることは言うまでもない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１３】
（実施の形態１）
図１は、本発明の第１の実施の形態に係る増幅回路の回路図である。また、図２は、実施の形態１に係る増幅回路のアナログ／デジタル変換回路（Ａ／Ｄコンバータ）ＡＤＣへの適用例を示す図である。図２に示すように、プリアンプＰＡは、非反転入力端子に入力された入力信号ＶｉｎＰ及び反転入力端子に入力された入力信号ＶｉｎＮを増幅し、コンパレータＣＭＰの非反転入力端子及び反転入力端子のそれぞれに対し出力信号ＶｏｕｔＰ及びＶｏｕｔＮを出力する。図２に示すプリアンプＰＡとして、図１に示すプリアンプＰＡ１００は好適である。
【００１４】
図１に示すように、プリアンプＰＡ１００は、ＮＭＯＳトランジスタである入力トランジスタＮ１、Ｎ２、ＰＭＯＳトランジスタである負荷トランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタであるスイッチトランジスタＮ３、定電流源ＣＳを備えている。
【００１５】
ここで、負荷トランジスタＰ１、Ｐ２のソースは、ともに電源（例えば第１の電源、電源電圧ＶＤＤ）に接続されている。負荷トランジスタＰ１、Ｐ２のドレインは、それぞれ入力トランジスタＮ１、Ｎ２のドレインに接続されている。負荷トランジスタＰ１のドレインと入力トランジスタＮ１のドレインとの間のノード（出力ノード）から出力信号ＶｏｕｔＮが出力され、負荷トランジスタＰ２のドレインと入力トランジスタＮ２のドレインとの間のノード（出力ノード）から出力信号ＶｏｕｔＰが出力される。
【００１６】
入力トランジスタＮ１、Ｎ２のソースは、ともにスイッチトランジスタＮ３のドレインに接続されている。入力トランジスタＮ１のゲートには、入力信号ＶｉｎＰが入力される。入力トランジスタＮ２のゲートには、入力信号ＶｉｎＮが入力される。スイッチトランジスタＮ３のソースは定電流源ＣＳの一端に接続されている。そして、定電流源ＣＳの他端はグランド（例えば第２の電源、グランド電圧ＧＮＤ）に接続されている。なお、スイッチトランジスタＮ３と定電流源ＣＳとの位置関係は逆であってもよい。
【００１７】
また、負荷トランジスタＰ１、Ｐ２のゲート及びスイッチトランジスタＮ３のゲートには、クロック信号ＣＬＫが入力される。そのため、負荷トランジスタＰ１、Ｐ２とスイッチトランジスタＮ３とが相補的にオンオフする。
【００１８】
具体的には、クロック信号ＣＬＫ＝Ｈ（Ｈｉｇｈ）の時、負荷トランジスタＰ１、Ｐ２がオフ、スイッチトランジスタＮ３がオンとなり、増幅期間となる。本実施の形態に係るプリアンプＰＡ１００は、入力トランジスタＮ１、Ｎ２とグランドとの間に、定電流源ＣＳを備えている。そのため、入力トランジスタＮ１、Ｎ２のソース電位が、増幅期間の開始とともにグランド電位まで急速に降下し、増幅期間中グランド電位に固定されることがない。すなわち、入力トランジスタＮ１、Ｎ２は、差動対として機能し、入力コモン電圧に対する出力信号ＶｏｕｔＰ、ＶｏｕｔＮの降下スピードの依存性は小さい。従って、入力コモン電圧のレンジを広くすることができる。
【００１９】
一方、クロック信号ＣＬＫ＝Ｌ（Ｌｏｗ）の時、負荷トランジスタＰ１、Ｐ２がオン、スイッチトランジスタＮ３がオフとなり、リセット期間となる。リセット期間には、出力信号ＶｏｕｔＰ、ＶｏｕｔＮはいずれも電源電圧ＶＤＤにリセットされる。また、リセット期間にはスイッチトランジスタＮ３がオフとなり、電流が遮断される。そのため、低消費電流である。すなわち、本実施の形態に係るプリアンプＰＡ１００は、広いレンジの入力コモン電圧に対して安定して動作し、かつ、低消費電流である。入力コモン電圧依存性については以下に詳述する。
【００２０】
次に、図３を用いて、出力信号ＶｏｕｔＰ、ＶｏｕｔＮの入力コモン電圧依存性について説明する。図３は、実施の形態１に係る増幅回路からの出力信号のシミュレーション波形図である。図３（ａ）は、入力信号ＶｉｎＮ＝０．７５Ｖでのシミュレーション波形、図３（ｂ）は、入力信号ＶｉｎＮ＝０．５５Ｖでのシミュレーション波形、図３（ｃ）は、入力信号ＶｉｎＮ＝０．３５Ｖでのシミュレーション波形、図３（ｄ）は、入力信号ＶｉｎＰ、ＶｉｎＮの波形、図３（ｅ）は、クロック信号ＣＬＫの波形を示している。
【００２１】
図３（ａ）、（ｂ）、（ｃ）において出力信号ＶｏｕｔＰは実線、出力信号ＶｏｕｔＮは点線で示されている。また、図３（ｄ）において入力信号ＶｉｎＰは実線、入力信号ＶｉｎＮは点線で示されている。図３（ｄ）に示すように、本シミュレーションでは、入力信号ＶｉｎＮを所定の一定値とし、この入力信号ＶｉｎＮに対し、入力信号ＶｉｎＰをスイープさせている。具体的には、図３（ｄ）に示すように、ＶｉｎＮ＞ＶｉｎＰからＶｉｎＮ＝ＶｉｎＰを経てＶｉｎＮ＜ＶｉｎＰとなるように、入力信号ＶｉｎＰを徐々に線形に変化させている。従って、入力コモン電圧はＶｃ＝ＶｉｎＮとなる。また、図３（ｅ）に示すように、クロック信号ＣＬＫの周波数ｆＣＬＫ＝２ＧＨｚである。
【００２２】
図３（ｅ）に示すクロック信号ＣＬＫ＝Ｌの時がリセット期間である。図３（ａ）、（ｂ）、（ｃ）の出力信号ＶｏｕｔＰ、ＶｏｕｔＮはいずれも電源電圧ＶＤＤにリセットされる。一方、図３（ｅ）に示すクロック信号ＣＬＫ＝Ｈの時が増幅期間である。入力信号ＶｉｎＮ、ＶｉｎＰに応じて、図３（ａ）、（ｂ）、（ｃ）の出力信号ＶｏｕｔＰ、ＶｏｕｔＮがそれぞれＶＤＤから降下し、出力信号ＶｏｕｔＰ、ＶｏｕｔＮの差が増幅される。図３（ａ）、（ｂ）、（ｃ）に示すように、実施の形態１に係る増幅回路では、入力信号ＶｉｎＮ＝０．７５Ｖ、ＶｉｎＮ＝０．５５Ｖ、ＶｉｎＮ＝０．３５Ｖのいずれの条件でも適切な差動ゲインが得られている。
【００２３】
次に、図４は、図１７に示した増幅回路からの出力信号のシミュレーション波形図である。図３（ａ）〜（ｅ）と同様に、図４（ａ）は、入力信号ＶｉｎＮ＝０．７５Ｖでのシミュレーション波形、図４（ｂ）は、入力信号ＶｉｎＮ＝０．５５Ｖでのシミュレーション波形、図４（ｃ）は、入力信号ＶｉｎＮ＝０．３５Ｖでのシミュレーション波形、図４（ｄ）は、入力信号ＶｉｎＰ、ＶｉｎＮの波形、図４（ｅ）は、クロック信号ＣＬＫの波形を示している。シミュレーション条件も図３と同様である。図１７に係る増幅回路では、図４（ｃ）に示す入力信号ＶｉｎＮ＝０．３５Ｖでは、適切な差動ゲインが得られているものの、図４（ａ）（ｂ）に示す入力信号ＶｉｎＮ＝０．７５Ｖ及びＶｉｎＮ＝０．５５Ｖでは、適切な差動ゲインが得られていない。
【００２４】
このように、本実施の形態に係るプリアンプＰＡ１００は、入力コモン電圧に対する出力信号ＶｏｕｔＰ、ＶｏｕｔＮの降下スピードの依存性は小さく、入力コモン電圧のレンジを広くすることができる。
【００２５】
（実施の形態２）
次に、図５を参照して本発明の第２の実施の形態について説明する。図５は実施の形態２に係る増幅回路の回路図である。ここで、図１のプリアンプＰＡ１００に対し、図５のプリアンプＰＡ２００では、出力信号ＶｏｕｔＰ、ＶｏｕｔＮの出力ノードに、それぞれ可変容量Ｃ２、Ｃ１が接続されている点が異なる。その他の構成は、図１と同様であるため、説明を省略する。
【００２６】
高速化や低消費電力化のためにトランジスタを微細化するほど、トランジスタ素子間の製造ばらつきによる入力換算オフセット電圧が大きくなる。この入力換算オフセット電圧は、Ａ／Ｄコンバータの特性劣化の原因となる。そこで、本実施の形態に係るプリアンプＰＡ２００では、出力信号ＶｏｕｔＰ、ＶｏｕｔＮの出力ノードに可変容量Ｃ２、Ｃ１が接続されている。この可変容量Ｃ１、Ｃ２の容量を調整することにより、入力換算オフセット電圧を制御することができる。
【００２７】
図６は、可変容量Ｃ１の具体例である。図６に示すように、可変容量Ｃ１は、ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、・・・、Ｐ１ｎ（ｎは自然数）を備えている。ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、・・・、Ｐ１ｎのゲートには、それぞれデジタル制御信号Ｄ１、Ｄ２、Ｄ３、・・・、Ｄｎが入力される。各ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、・・・、Ｐ１ｎのソースとドレインとは互いに接続され、出力信号ＶｏｕｔＮの出力ノードに共通に接続されている。
【００２８】
すなわち、各ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、・・・、Ｐ１ｎが、互いに並列に接続された可変容量である。例えばＰＭＯＳトランジスタＰ１１のゲートに入力されるデジタル制御信号Ｄ１＝Ｌの場合、チャネルが形成され、容量が大きくなる。一方、ＰＭＯＳトランジスタＰ１１のゲートに入力されるデジタル制御信号Ｄ１＝Ｈの場合、チャネルが形成されず、容量が小さくなる。各ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、・・・、Ｐ１ｎのゲートに入力するデジタル制御信号Ｄ１、Ｄ２、Ｄ３、・・・、Ｄｎを個別に制御することにより、可変容量Ｃ１全体としての容量を制御することができる。可変容量Ｃ２についても同様である。
【００２９】
例えば出荷前に、入力換算オフセット電圧を制御することにより、トランジスタ素子の製造ばらつきをキャンセルすることができる。結果として、より微細なトランジスタ素子を用いることができ、高速化・低消費電力化が可能になる。なお、上述の通り、可変容量を用いてオフセット量を調整する技術は、特許文献３に開示されている。
【００３０】
（実施の形態３）
次に、図７を参照して本発明の第３の実施の形態について説明する。図７は実施の形態３に係る増幅回路の回路図である。ここで、図１のプリアンプＰＡ１００に対し、図７のプリアンプＰＡ３００では、定電流源ＣＳのバイアス電流ＩＢＩＡＳを制御するバイアス電流制御回路ＢＣが設けられている点が異なる。その他の構成は、図１と同様であるため、説明を省略する。
【００３１】
一般的に、クロック信号ＣＬＫの周波数ｆＣＬＫに応じて、最適なバイアス電流値ＩＢＩＡＳが存在する。これについて、図８、図９を用いて説明する。図８は、クロック周波数ｆＣＬＫ＝２ＧＨｚにおける実施の形態１に係るプリアンプＰＡ１００からの出力信号のシミュレーション波形図である。図８（ａ）は、バイアス電流ＩＢＩＡＳ＝５０μＡでのシミュレーション波形、図８（ｂ）は、バイアス電流ＩＢＩＡＳ＝１５μＡでのシミュレーション波形である。図８（ｃ）は入力信号ＶｉｎＰ、ＶｉｎＮの波形である。入力信号ＶｉｎＮ＝０．５５Ｖで一定値とし、入力信号ＶｉｎＰをスイープさせている。図８（ｄ）は、クロック信号ＣＬＫ（周波数ｆＣＬＫ＝２ＧＨｚ）の波形である。
【００３２】
一方、図９は、クロック周波数ｆＣＬＫ＝２００ＭＨｚにおける実施の形態１に係るプリアンプＰＡ１００からの出力信号のシミュレーション波形図である。図８と同様に、図９（ａ）は、バイアス電流ＩＢＩＡＳ＝５０μＡでのシミュレーション波形、図９（ｂ）は、バイアス電流ＩＢＩＡＳ＝１５μＡでのシミュレーション波形である。図９（ｃ）は入力信号ＶｉｎＰ、ＶｉｎＮの波形である。入力信号ＶｉｎＮ＝０．５５Ｖで一定値とし、入力信号ＶｉｎＰをスイープさせている。図９（ｄ）は、クロック信号ＣＬＫ（周波数ｆＣＬＫ＝２００ＭＨｚ）の波形である。
【００３３】
クロック周波数ｆＣＬＫ＝２ＧＨｚの場合、図８（ｂ）に示すバイアス電流ＩＢＩＡＳ＝１５μＡの場合よりも、図８（ａ）に示すバイアス電流ＩＢＩＡＳ＝５０μＡの場合の方が出力信号ＶｏｕｔＰ、ＶｏｕｔＮの差が増幅されている。すなわち、バイアス電流ＩＢＩＡＳ＝５０μＡの場合の方が安定した動作が可能になる。
【００３４】
一方、クロック周波数ｆＣＬＫ＝２００ＭＨｚの場合、出力信号ＶｏｕｔＰ、ＶｏｕｔＮの差が十分大きい期間に注目すると、図９（ａ）に示すバイアス電流ＩＢＩＡＳ＝５０μＡの場合よりも、図９（ｂ）に示すバイアス電流ＩＢＩＡＳ＝１５μＡの場合の方が長い。そのため、バイアス電流ＩＢＩＡＳ＝１５μＡの場合の方が、後段のコンパレータＣＭＰの取り込みタイミングのマージンを大きくすることができ、より安定した動作が可能になる。
【００３５】
以上より、クロック周波数ｆＣＬＫ＝２ＧＨｚの場合、バイアス電流ＩＢＩＡＳ＝５０μＡの場合の方が好ましく、クロック周波数ｆＣＬＫ＝２００ＭＨｚの場合、バイアス電流ＩＢＩＡＳ＝１５μＡの場合の方が好ましい。従って、例えばクロック周波数ｆＣＬＫを切り替えて２種類以上のモードで動作させる場合、本実施の形態に係るプリアンプＰＡ３００はバイアス電流ＩＢＩＡＳを制御することができるため、各周波数においてより安定した動作が可能となる。なお、当然のことながら、実施の形態３に係るプリアンプＰＡ３００に、実施の形態２に係る可変容量Ｃ１、Ｃ２を付加してもよい。
【００３６】
（実施の形態４）
次に、図１０を参照して本発明の第４の実施の形態について説明する。図１０は実施の形態４に係る増幅回路の回路図である。実施の形態４に係るプリアンプＰＡ４００は、実施の形態１に係るプリアンプＰＡ１００の回路図に対し、サンプリング回路ＳＣ１、ＳＣ２を付加したものである。その他の構成は、図１と同様であるため、説明を省略する。
【００３７】
図１０に示すように、サンプリング回路ＳＣ１はスイッチＳＷ１及びサンプリングキャパシタを備えている。サンプリングキャパシタとして入力トランジスタＮ１のゲート容量を利用している。同様に、サンプリング回路ＳＣ２はスイッチＳＷ２及びサンプリングキャパシタを備えている。サンプリングキャパシタとして入力トランジスタＮ２のゲート容量を利用している。スイッチＳＷ１は並列接続されたＮＭＯＳトランジスタＳＮ及びＰＭＯＳトランジスタＳＰから構成されている。このような構成としてＣＭＯＳトランスファゲートが好適である。スイッチＳＷ２も同様である。
【００３８】
スイッチＳＷ１を構成するＮＭＯＳトランジスタＳＮのゲートには反転クロック信号ＣＬＫＢが、ＰＭＯＳトランジスタＳＰのゲートにはクロック信号ＣＬＫが入力される。
【００３９】
クロック信号ＣＬＫ＝Ｌの期間は、スイッチＳＷ１を構成するＮＭＯＳトランジスタＳＮ及びＰＭＯＳトランジスタＳＰはいずれもオンとなり、サンプリング期間となる。この期間、プリアンプＰＡ４００はリセット期間である。一方、クロック信号ＣＬＫ＝Ｈの期間は、スイッチＳＷ１を構成するＮＭＯＳトランジスタＳＮ及びＰＭＯＳトランジスタＳＰはいずれもオフとなり、ホールド期間となる。この期間、プリアンプＰＡ４００は増幅期間である。
【００４０】
このような構成においても、広いレンジの入力コモン電圧に対して安定して動作し、かつ、低消費電流の増幅回路を提供することができる。なお、当然のことながら、実施の形態２に係るプリアンプＰＡ２００や実施の形態３に係るプリアンプＰＡ３００に対し、サンプリング回路ＳＣ１、ＳＣ２を付加してもよい。
【００４１】
（実施の形態５）
次に、図１１を参照して本発明の第５の実施の形態について説明する。図１１は実施の形態５に係る補間型Ａ／Ｄコンバータの回路図である。実施の形態５に係るＡ／Ｄコンバータは、実施の形態１〜４に係るプリアンプＰＡ１００〜ＰＡ４００のいずれかを補間型Ａ／ＤコンバータのプリアンプＰＡ１、ＰＡ２に適用した例である。このような構成により、低消費電流の補間型Ａ／Ｄコンバータを提供することができる。
【００４２】
図１１に示すように、プリアンプＰＡ１の出力信号ＶｏｕｔＮ１の出力ノードは、コンパレータＣＭＰ１の反転入力端子に接続されている。さらに、抵抗Ｒを１つずつ介してコンパレータＣＭＰ２〜ＣＭＰ５の反転入力端子に順に接続されている。一方、プリアンプＰＡ１の出力信号ＶｏｕｔＰ１の出力ノードは、コンパレータＣＭＰ１の非反転入力端子に接続されている。さらに、抵抗Ｒを１つずつ介してコンパレータＣＭＰ２〜ＣＭＰ５の非反転入力端子に順に接続されている。
【００４３】
同様に、プリアンプＰＡ２の出力信号ＶｏｕｔＮ２の出力ノードは、コンパレータＣＭＰ５の反転入力端子に接続されている。さらに、抵抗Ｒを１つずつ介してコンパレータＣＭＰ４〜ＣＭＰ１の反転入力端子に順に接続されている。一方、プリアンプＰＡ２の出力信号ＶｏｕｔＰ２の出力ノードは、コンパレータＣＭＰ５の非反転入力端子に接続されている。さらに、抵抗Ｒを１つずつ介してコンパレータＣＭＰ４〜ＣＭＰ１の非反転入力端子に接続されている。
【００４４】
（実施の形態６）
次に、図１２を参照して本発明の第６の実施の形態について説明する。図１２は実施の形態６に係る増幅回路の回路図である。また、図１３は、実施の形態６に係る増幅回路のフォールディング型アナログ／デジタル（Ａ／Ｄ）コンバータＦＡＤＣへの適用例を示す図である。図１３に示すように、フォールディングアンプＦＡは入力信号ＶｉｎＰ１〜ＶｉｎＰ３及びＶｉｎＮ１〜ＶｉｎＮ３を増幅し、コンパレータＣＭＰに対し出力信号ＶｏｕｔＰ及びＶｏｕｔＮを出力する。図１３に示すフォールディングアンプＦＡとして、図１２に示すフォールディングアンプＦＡ６００は好適である。フォールディングアンプＦＡ６００は、複数の入力信号を合成し、折り返し信号を発生させることができる。
【００４５】
図１２に示すように、フォールディングアンプＦＡ６００は、３組の入力トランジスタＮ１ａ、Ｎ２ａ、Ｎ１ｂ、Ｎ２ｂ、Ｎ１ｃ、Ｎ２ｃ、３つのスイッチトランジスタＮ３ａ、Ｎ３ｂ、Ｎ３ｃ、３つの定電流源ＣＳａ、ＣＳｂ、ＣＳｃを備えている。
【００４６】
ここで、負荷トランジスタＰ１、Ｐ２のソースは、ともに電源（電源電圧ＶＤＤ）に接続されている。負荷トランジスタＰ１のドレインは、並列接続された入力トランジスタＮ１ａ、Ｎ２ｂ、Ｎ１ｃのドレインに接続されている。負荷トランジスタＰ２のドレインは、並列接続された入力トランジスタＮ２ａ、Ｎ１ｂ、Ｎ２ｃのドレインに接続されている。負荷トランジスタＰ１のドレインと入力トランジスタＮ１ａ、Ｎ２ｂ、Ｎ１ｃのドレインとの間のノード（出力ノード）から出力信号ＶｏｕｔＮが出力され、負荷トランジスタＰ２のドレインと入力トランジスタＮ２ａ、Ｎ１ｂ、Ｎ２ｃのドレインとの間のノード（出力ノード）から出力信号ＶｏｕｔＰが出力される。
【００４７】
ここで、入力トランジスタＮ１ａ、Ｎ２ａのソースは、ともにスイッチトランジスタＮ３ａのドレインに接続されている。入力トランジスタＮ１ａのゲートには、入力信号ＶｉｎＰａが入力される。入力トランジスタＮ２ａのゲートには、入力信号ＶｉｎＮａが入力される。スイッチトランジスタＮ３ａのソースは定電流源ＣＳａの一端に接続されている。そして、定電流源ＣＳａの他端は接地されている。
【００４８】
同様に、入力トランジスタＮ１ｂ、Ｎ２ｂのソースは、ともにスイッチトランジスタＮ３ｂのドレインに接続されている。入力トランジスタＮ１ｂのゲートには、入力信号ＶｉｎＰｂが入力される。入力トランジスタＮ２ｂのゲートには、入力信号ＶｉｎＮｂが入力される。スイッチトランジスタＮ３ｂのソースは定電流源ＣＳｂの一端に接続されている。そして、定電流源ＣＳｂの他端は接地されている。
【００４９】
同様に、入力トランジスタＮ１ｃ、Ｎ２ｃのソースは、ともにスイッチトランジスタＮ３ｃのドレインに接続されている。入力トランジスタＮ１ｃのゲートには、入力信号ＶｉｎＰｃが入力される。入力トランジスタＮ２ｃのゲートには、入力信号ＶｉｎＮｃが入力される。スイッチトランジスタＮ３ｃのソースは定電流源ＣＳｃの一端に接続されている。そして、定電流源ＣＳｃの他端は接地されている。
【００５０】
また、負荷トランジスタＰ１、Ｐ２のゲート及びスイッチトランジスタＮ３ａ、Ｎ３ｂ、Ｎ３ｃのゲートには、クロック信号ＣＬＫが入力される。そのため、負荷トランジスタＰ１、Ｐ２とスイッチトランジスタＮ３ａ、Ｎ３ｂ、Ｎ３ｃとが相補的にオンオフする。
【００５１】
具体的には、クロック信号ＣＬＫ＝Ｈの時、負荷トランジスタＰ１、Ｐ２がオフ、スイッチトランジスタＮ３ａ、Ｎ３ｂ、Ｎ３ｃがオンとなり、増幅期間となる。本実施の形態に係るプリアンプＰＡ１００は、３組の入力トランジスタＮ１ａ、Ｎ２ａ、Ｎ１ｂ、Ｎ２ｂ、Ｎ１ｃ、Ｎ２ｃとグランドとの間に、それぞれ定電流源ＣＳａ、ＣＳｂ、ＣＳｃを備えている。そのため、実施の形態１と同様の理由から、各入力コモン電圧のレンジを広くすることができる。
【００５２】
一方、クロック信号ＣＬＫ＝Ｌの時、負荷トランジスタＰ１、Ｐ２がオン、スイッチトランジスタＮ３ａ、Ｎ３ｂ、Ｎ３ｃがオフとなり、リセット期間となる。リセット期間には、出力信号ＶｏｕｔＰ、ＶｏｕｔＮはいずれも電源電圧ＶＤＤにリセットされる。また、リセット期間にはスイッチトランジスタＮ３ａ、Ｎ３ｂ、Ｎ３ｃがオフとなり、電流が遮断される。そのため、低消費電流である。すなわち、本実施の形態に係るフォールディングアンプＦＡ６００は、広いレンジの入力コモン電圧に対して安定して動作し、かつ、低消費電流である。
【００５３】
（実施の形態７）
次に、図１４を参照して本発明の第７の実施の形態について説明する。図１４は実施の形態７に係る増幅回路の回路図である。ここで、図１２のフォールディングアンプＦＡ６００に対し、図１４のフォールディングアンプＦＡ７００では、出力信号ＶｏｕｔＰ、ＶｏｕｔＮの出力ノードに、それぞれ実施の形態２に係る可変容量Ｃ２、Ｃ１が接続されている点が異なる。その他の構成は、図１２と同様であるため、説明を省略する。本実施の形態に係るフォールディングアンプＦＡ７００は、広いレンジの入力コモン電圧に対して安定して動作し、かつ、低消費電流である。また、入力換算オフセット電圧を制御することができるため、さらなる高速化・低消費電力化が可能になる。
【００５４】
（実施の形態８）
次に、図１５を参照して本発明の第８の実施の形態について説明する。図１５は実施の形態８に係る増幅回路の回路図である。ここで、図１２のフォールディングアンプＦＡ６００に対し、図１５のフォールディングアンプＦＡ８００では、実施の形態３に係る定電流源ＣＳのバイアス電流ＩＢＩＡＳを制御するバイアス電流制御回路ＢＣが設けられている点が異なる。その他の構成は、図１２と同様であるため、説明を省略する。本実施の形態に係るフォールディングアンプＦＡ８００は、広いレンジの入力コモン電圧に対して安定して動作し、かつ、低消費電流である。また、バイアス電流ＩＢＩＡＳを制御することができるため、各周波数においてより安定した動作が可能となる。なお、当然のことながら、本実施の形態８に係るフォールディングアンプＦＡ８００に、実施の形態２に係る可変容量Ｃ１、Ｃ２を付加してもよい。
【００５５】
（実施の形態９）
次に、図１６を参照して本発明の第９の実施の形態について説明する。図１６は実施の形態９に係るフォールディング補間型Ａ／Ｄコンバータの回路図である。実施の形態９に係るＡ／Ｄコンバータは、実施の形態６〜８に係るフォールディングアンプＦＡ６００〜ＦＡ８００のいずれかを補間型Ａ／ＤコンバータのフォールディングアンプＦＡ１、ＦＡ２に適用した例である。このような構成により、低消費電流のフォールディング補間型Ａ／Ｄコンバータを提供することができる。
【００５６】
図１６に示すように、フォールディングアンプＦＡ１はプリアンプＰＡ１〜ＰＡ３からの入力信号を合成し、出力信号ＶｏｕｔＮ１、ＶｏｕｔＰ１を出力する。同様に、フォールディングアンプＦＡ２はプリアンプＰＡ４〜ＰＡ６からの入力信号を合成し、出力信号ＶｏｕｔＮ２、ＶｏｕｔＰ２を出力する。
【００５７】
フォールディングアンプＦＡ１の出力信号ＶｏｕｔＮ１の出力ノードは、コンパレータＣＭＰ１の反転入力端子に接続されている。さらに、抵抗Ｒを１つずつ介してコンパレータＣＭＰ２〜ＣＭＰ５の反転入力端子に順に接続されている。一方、フォールディングアンプＦＡ１の出力信号ＶｏｕｔＰ１の出力ノードは、コンパレータＣＭＰ１の非反転入力端子に接続されている。さらに、抵抗Ｒを１つずつ介してコンパレータＣＭＰ２〜ＣＭＰ５の非反転入力端子に順に接続されている。
【００５８】
同様に、フォールディングアンプＦＡ２の出力信号ＶｏｕｔＮ２の出力ノードは、コンパレータＣＭＰ５の反転入力端子に接続されている。さらに、抵抗Ｒを１つずつ介してコンパレータＣＭＰ４〜ＣＭＰ１の反転入力端子に順に接続されている。一方、フォールディングアンプＦＡ２の出力信号ＶｏｕｔＰ２の出力ノードは、コンパレータＣＭＰ５の非反転入力端子に接続されている。さらに、抵抗Ｒを１つずつ介してコンパレータＣＭＰ４〜ＣＭＰ１の非反転入力端子に接続されている。
【符号の説明】
【００５９】
ＡＤＣ  Ａ／Ｄコンバータ
ＢＣ  バイアス電流制御回路
Ｃ１、Ｃ２  可変容量
ＣＭＰ、ＣＭＰ１〜ＣＭＰ５  コンパレータ
ＳＮ  ＮＭＯＳトランジスタ
Ｐ１１〜Ｐ１ｎ、ＳＰ  ＰＭＯＳトランジスタ
ＣＳ、ＣＳａ、ＣＳｂ、ＣＳｃ  定電流源
ＦＡ、ＦＡ１、ＦＡ２、ＦＡ６００、ＦＡ７００、ＦＡ８００  フォールディングアンプ
ＦＡＤＣ  フォールディング型Ａ／Ｄコンバータ
Ｎ１、Ｎ１ａ、Ｎ１ｂ、Ｎ１ｃ、Ｎ２、Ｎ２ａ、Ｎ２ｂ、Ｎ２ｃ  入力トランジスタ
Ｎ３、Ｎ３ａ、Ｎ３ｂ、Ｎ３ｃ  スイッチトランジスタ
Ｐ１、Ｐ２  負荷トランジスタ
ＰＡ、ＰＡ１〜ＰＡ３、ＰＡ１００、ＰＡ２００、ＰＡ３００、ＰＡ４００  プリアンプ
Ｒ  抵抗
ＳＣ１、ＳＣ２  サンプリング回路
ＳＷ１、ＳＷ２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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