(57)【要約】【課題】３Ｄピラー型ＳＧＴを複数並列に接続する際に、配線層を設ける必要のない半導体装置を提供する。【解決手段】３Ｄピラー型ＳＧＴの上部主電極領域が選択エピタキシャル成長半導体層を含み、少なくとも２つの隣接する３Ｄピラー型ＳＧＴを、各々の選択エピタキシャル成長半導体層を接触させて並列接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面側に設けられた柱状半導体領域と、
前記柱状半導体領域の側面にゲート絶縁膜を介して設けられたゲート電極と、
前記柱状半導体領域の上部及び下部に設けられた主電極領域と、
を有する絶縁ゲート縦型トランジスタを具備する半導体装置であって、
前記トランジスタの上部主電極領域が選択エピタキシャル成長半導体層を含み、少なくとも２つの隣接する前記トランジスタが、前記トランジスタの各々の選択エピタキシャル成長半導体層を接触させて並列接続されたトランジスタを含む半導体装置。
【請求項２】
選択エピタキシャル成長半導体層を上部主電極領域として含む、少なくとも２つの隣接する並列接続されていない絶縁ゲート縦型トランジスタをさらに具備する請求項１に記載の半導体装置。
【請求項３】
前記エピタキシャル成長半導体層が、前記柱状半導体領域の上部を覆う層間絶縁膜の少なくとも２つのトランジスタを含む領域に開口を形成し、該開口内に前記柱状半導体領域の上部を露出して形成されたホール内に成長されたものであって、並列接続された前記トランジスタの前記柱状半導体領域の上部の前記ホールの深さが、並列接続されていない前記トランジスタの前記柱状半導体領域の上部の前記ホールの深さより浅い請求項２に記載の半導体装置。
【請求項４】
並列接続された前記トランジスタの前記柱状半導体領域の上部の前記ホールの深さがエピタキシャル成長量より浅く、並列接続されていない前記トランジスタの前記柱状半導体領域の上部の前記ホールの深さがエピタキシャル成長量以上である請求項３に記載の半導体装置。
【請求項５】
並列接続された少なくとも２つの隣接する前記トランジスタ間の間隔が、並列接続されていない少なくとも２つの隣接する前記トランジスタ間の間隔よりも狭い請求項２に記載の半導体装置。
【請求項６】
前記エピタキシャル成長半導体層が、前記柱状半導体領域の上部を覆う層間絶縁膜の少なくとも２つの隣接する柱状半導体領域を含む領域に開口を形成し、該開口内に前記柱状半導体領域の上部を露出し、エピタキシャル成長量よりも浅く形成されたホール内に成長されたものである請求項５に記載の半導体装置。
【請求項７】
前記絶縁ゲート縦型トランジスタは、前記柱状半導体領域の側面全周にわたってゲート絶縁膜を介して設けられたゲート電極を有するサラウンドゲートトランジスタである請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板の主面側に少なくとも２つの隣接する柱状半導体領域を含む複数の柱状半導体領域を形成する工程、
前記柱状半導体領域の側面にゲート絶縁膜を介して設けられたゲート電極と、前記柱状半導体領域の下部に設けられた主電極領域を形成した後、全面に層間絶縁膜を堆積する工程、
前記柱状半導体領域の上面を露出させる工程、
前記露出した柱状半導体領域の上面に選択エピタキシャル成長半導体層を成長させ、少なくとも２つの隣接する柱状半導体領域上の前記選択エピタキシャル成長半導体層を接触させる工程、
前記選択エピタキシャル成長半導体層に不純物イオンを導入して、並列接続されたトランジスタの上部主電極領域を形成する工程、
とを含む半導体装置の製造方法。
【請求項９】
前記選択エピタキシャル成長半導体層を上部主電極領域として含み、少なくとも２つの隣接する並列接続されていない絶縁ゲート縦型トランジスタをさらに形成する工程を含む請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記並列接続されていないトランジスタの選択エピタキシャル成長半導体層が、前記並列接続されたトランジスタの選択エピタキシャル成長半導体層と同時に形成され、
前記柱状半導体領域の上面を露出させる工程は、前記柱状半導体領域の上部を覆う層間絶縁膜の少なくとも２つの隣接する柱状半導体領域を含む領域に開口を形成し、該開口内に前記柱状半導体領域の上面を露出するホールを形成する工程であって、
並列接続された前記トランジスタの前記柱状半導体領域の上部の前記ホールの深さがエピタキシャル成長量より浅く、並列接続されていない前記トランジスタの前記柱状半導体領域の上部の前記ホールの深さがエピタキシャル成長量以上になるように行う請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板の主面側に少なくとも２つの隣接する柱状半導体領域を含む複数の柱状半導体領域を形成する工程は、半導体基板の主面上に窒化膜マスクを形成し、該窒化膜マスクを介して前記半導体基板をエッチングして前記柱状半導体領域を形成するものであって、
前記深さの異なるホールは、前記層間絶縁膜を前記窒化膜マスクの高さ以上の膜厚に堆積後、前記並列接続されていないトランジスタの前記柱状半導体領域の上部を覆う層間絶縁膜をエッチングし、少なくとも２つの隣接する柱状半導体領域上の前記窒化膜マスクを露出する第１の開口を形成する工程と、前記並列接続されたトランジスタの前記柱状半導体領域の上部の層間絶縁膜を前記第１の開口よりも深くエッチングし、少なくとも２つの隣接する柱状半導体領域上の前記窒化膜マスクを露出する第２の開口を形成する工程と、前記窒化膜マスクを除去する工程により前記第１及び第２の開口内に形成する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記並列接続されていないトランジスタの選択エピタキシャル成長半導体層が、前記並列接続されたトランジスタの選択エピタキシャル成長半導体層と同時に形成され、
前記半導体基板の主面側に少なくとも２つの隣接する柱状半導体領域を含む複数の柱状半導体領域を形成する工程は、並列接続されていない少なくとも２つの隣接する前記トランジスタの柱状半導体領域間の間隔を、並列接続された少なくとも２つの隣接する前記トランジスタの柱状半導体領域間の間隔よりも、前記並列接続されていないトランジスタの選択エピタキシャル成長半導体層同士が接触しない程度に広くなるように行う請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板の主面側に少なくとも２つの隣接する柱状半導体領域を含む複数の柱状半導体領域を形成する工程は、半導体基板の主面上に窒化膜マスクを形成し、該窒化膜マスクを介して前記半導体基板をエッチングして前記柱状半導体領域を形成するものであって、
前記層間絶縁膜を前記窒化膜マスクの高さ以上の膜厚に成膜後、前記柱状半導体領域の上部を覆う層間絶縁膜を、少なくとも２つの隣接する柱状半導体領域上の前記窒化膜マスクが少なくとも露出するまでエッチングして開口を形成する工程と、前記窒化膜マスクを除去することで、並列接続された少なくとも２つの隣接する前記トランジスタの柱状半導体領域上及び並列接続されていない少なくとも２つの隣接する前記トランジスタの柱状半導体領域上の前記開口内に同じ深さのホールを形成する工程とを有し、
前記ホールの深さが、エピタキシャル成長量より浅く、かつ前記並列接続された少なくとも２つの隣接する前記トランジスタの柱状半導体領域上のみの前記選択エピタキシャル成長半導体層同士が前記ホール上の開口内で接触する深さである請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記窒化膜マスクを除去した後のホールの側壁にサイドウォール窒化膜を形成する工程を有する請求項１１又は１３に記載の半導体装置の製造方法。
【請求項１５】
さらに、前記並列接続されたトランジスタの接触形成された上部電極領域となる選択エピタキシャル成長層に接続する１つのコンタクトと、前記並列接続されていないトランジスタの上部電極領域となる選択エピタキシャル成長層の個々に接続するコンタクトを形成する工程を有する請求項７乃至１４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は３次元構造を有する絶縁ゲート縦型トランジスタを有する半導体装置及びその製造方法に関し、特に並列接続された絶縁ゲート縦型トランジスタと並列接続されていない絶縁ゲート縦型トランジスタとが混載された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置のトランジスタとして、チップサイズ低減と性能向上の観点から絶縁ゲート縦型トランジスタ、特に３次元の縦型サラウンドゲートトランジスタ（以後３Ｄピラー型ＳＧＴと記載）が提案されている。
【０００３】
３Ｄピラー型ＳＧＴは、基板に対してソース、ゲート、ドレインが垂直方向に配置されており、ゲートがチャネルとなる半導体ピラーを取り囲む構造をしている。従って、３Ｄピラー型ＳＧＴは平面型ＭＯＳＦＥＴに比べて占有面積が大きく縮小でき、３Ｄピラー型ＳＧＴは、ＤＲＡＭ、Ｆｌａｓｈ  ＥＥＰＲＯＭ、ＣＭＯＳへの応用が非常に期待されている。
【０００４】
３Ｄピラー型ＳＧＴ構造は、例えば、特許文献１に示されているように、半導体基板の表面に半導体ピラーの型となる複数のピラーマスクを形成し、半導体基板に対して通常のトレンチ形成と同様にＲＩＥやプラズマエッチング等の異方性エッチングを行い、複数の半導体ピラーを形成する。次に各半導体ピラーの上部及び半導体ピラーの間の基板表面にイオン注入してソース／ドレイン領域となる拡散層を形成する。そして、ゲート絶縁膜を全面に形成した後、ゲート電極となるポリシリコン膜等の導電材料を全面に堆積し、このポリシリコン膜をＲＩＥ等の異方性エッチングにより半導体ピラーの側面にゲート電極を形成する。これにより、ＳＧＴ構造が完成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−６６７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の回路を３Ｄピラー型ＳＧＴで構成する場合、大きな駆動電流を必要とする箇所には３Ｄピラー型ＳＧＴを複数並列に接続することになるが、個々の３Ｄピラー型ＳＧＴ全てにコンタクトを接続した場合、各コンタクトを並列に接続する配線層を設ける必要があり、このような並列接続用の配線層を設けると他の配線等とのレイアウトに大幅な制約がかかってしまう。
【課題を解決するための手段】
【０００７】
並列接続する３Ｄピラー型ＳＧＴの半導体ピラー上部を露出させた段階で、選択エピタキシャル成長を用いて横方向に半導体層（シリコン）を成長させて上部拡散層同士を接続する構成とする。
【０００８】
つまり、本発明の一実施形態では、
半導体基板の主面側に設けられた柱状半導体領域と、
前記柱状半導体領域の側面にゲート絶縁膜を介して設けられたゲート電極と、
前記柱状半導体領域の上部及び下部に設けられた主電極領域と、
を有する絶縁ゲート縦型トランジスタを具備する半導体装置であって、
前記トランジスタの上部主電極領域が選択エピタキシャル成長半導体層を含み、少なくとも２つの隣接する前記トランジスタが、前記トランジスタの各々の選択エピタキシャル成長半導体層を接触させて並列接続されたトランジスタを含む半導体装置が提供される。
【発明の効果】
【０００９】
並列接続されたトランジスタでは、上部主電極領域（上部拡散層）に接続するコンタクトを共有できるため、コンタクト数が１個で済み、また、配線層なしで、３Ｄピラー型ＳＧＴの上部拡散層を並列に接続することができ、位置の制約が軽減できてレイアウトの自由度が拡大する。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態になる半導体装置の主要部を説明する模式的断面図であり、（Ａ）は上部拡散層共通タイプ、（Ｂ）は上部拡散層別タイプを示す。
【図２】図１に示す半導体装置の主要部を示す上面図である。
【図３】本発明の一実施形態になる半導体装置の製造工程を示す模式的断面図である。
【図４】本発明の一実施形態になる半導体装置の製造工程を示す模式的断面図である。
【図５】本発明の一実施形態になる半導体装置の製造工程を示す模式的断面図である。
【図６】本発明の一実施形態になる半導体装置の製造工程を示す模式的断面図である。
【図７】本発明の一実施形態になる半導体装置の製造工程を示す模式的断面図である。
【図８】本発明の他の実施形態になる半導体装置の主要部を説明する模式的断面図であり、（Ａ）は上部拡散層共通タイプ、（Ｂ）は上部拡散層別タイプを示す。
【図９】図８に示す半導体装置の主要部を示す上面図である。
【図１０】本発明の他の実施形態になる半導体装置の製造工程を示す模式的断面図である。
【図１１】本発明の他の実施形態になる半導体装置の製造工程を示す模式的断面図である。
【図１２】本発明の他の実施形態になる半導体装置の製造工程を示す模式的断面図である。
【発明を実施するための形態】
【００１１】
本発明の一つの特徴は、少なくとも２つの隣接する絶縁ゲート縦型トランジスタの上部主電極領域となる選択エピタキシャル成長半導体層を接触させて並列接続した前記トランジスタ（以下、上部拡散層共通タイプという）を有することであるが、本発明の更なる特徴は、少なくとも２つの隣接する絶縁ゲート縦型トランジスタの上部主電極領域となる選択エピタキシャル成長半導体層が接触せず、並列接続されていない前記トランジスタ（以下、上部拡散層別タイプという）を有し、上部拡散層共通タイプと上部拡散層別タイプとにおいて、選択エピタキシャル成長半導体層を同時に形成することである。
【００１２】
以下に、本発明の好ましい実施形態について具体例を挙げて説明するが、本発明はこれらの実施形態のみに限定されるものではない。
【００１３】
（第１の実施形態）
図１に本発明の一実施形態になる半導体装置の断面図を示す。図２は層間酸化膜を透過して上から見た図１の平面図を示す。図１及び図２における左側（Ａ）が並列接続する上部拡散層共通タイプの３Ｄピラー型ＳＧＴを図示している。半導体基板の主面側に設けられた柱状半導体領域（以下、シリコンピラーという）１ａと２ａが並列接続される３Ｄピラー型ＳＧＴの各チャネルである。上部主電極領域（上部拡散層）３ａが選択エピタキシャル成長半導体層で接続されており、上部拡散層コンタクト４ａを一つとるだけで、２つのトランジスタを駆動することができる。
【００１４】
一方、右側（Ｂ）は並列接続したくない上部拡散層別タイプの３Ｄピラー型ＳＧＴを図示している。なお図中のそれぞれの番号は、５−ゲートコンタクト用シリコンピラー、６−ゲート絶縁膜、７−ゲート電極（ポリシリコンゲート）、８−ピラーマスク窒化膜、９−ゲートコンタクト、１０−下部拡散層コンタクト、１１−サイドウォール窒化膜、１２−下部主電極領域（下部拡散層）、１３−下部酸化膜、１４−ＳＴＩ、１５−タングステン配線、１６−層間絶縁酸化膜を表し、各図（Ａ）の構成物はａを、各図（Ｂ）の構成物はｂをそれぞれ付しているが、共通して説明する場合は省略する。
【００１５】
次に、図１に示す半導体装置の製造方法について、図３〜図７を参照して説明する。
【００１６】
図３までに３Ｄピラー型ＳＧＴの上部拡散層以外の作製は公知の方法で終了している。各シリコンピラーの上部には、シリコンピラー加工のためのピラーマスク窒化膜８が残っており、これをＣＭＰストッパーとしてピラー層間酸化膜を平坦化したところである。
【００１７】
ここで図４に示すように、酸化膜を薄く成膜した後で、並列接続したくないシリコンピラー（１ｂ、２ｂ）上のみリソグラフィマスクを用いて浅く異方性ドライエッチを行い、ピラーマスク窒化膜８ｂを露出する開口１７ｂを形成する（図４（Ｂ））。
【００１８】
次に図５（Ａ）に示すように、並列接続したいシリコンピラー（１ａ、１ｂ）上のみ、リソグラフィマスクと異方性ドライエッチで、先ほどよりも深くエッチングし、開口１７ａを形成する。すなわち開口１７ａの深さＤ１＞開口１７ｂの深さＤ２である。
【００１９】
次に図６に示すように、ピラーマスク窒化膜８を熱リン酸で除去した後で、サイドウォール窒化膜１１をＬＰ窒化膜成長とドライエッチバックで形成し、サイドウォール窒化膜１１で規定されるホール１８を形成する。
【００２０】
次に図７に示すように、選択エピタキシャル成長した後で、砒素イオン注入とＲＴＡを行って上部拡散層を形成する。
【００２１】
選択エピタキシャル成長は、例えば、温度７８０℃、圧力１．３３ｋＰａ（１０Ｔｏｒｒ）の条件の下、ジクロロシラン（ＤＣＳ）を７０ｓｃｃｍ、ＨＣｌを４０ｓｃｃｍ、Ｈ２を１９ｓｌｍの流量で導入して行う。
【００２２】
上部拡散層共通タイプでは、サイドウォール窒化膜１１ａで規定されるホール１８ａの深さがエピタキシャル成長量よりも浅いため、選択エピタキシャル成長が縦方向だけでなく横方向にも進んで上部拡散層同士が繋がる。一方、上部拡散層別タイプでは、サイドウォール窒化膜１１ｂで規定されるホール１８ｂの深さがエピタキシャル成長量以上の深さのため、選択エピタキシャル成長が横方向には進まず、トランジスタの分離が保たれる。このように、上部拡散層共通タイプと上部拡散層別タイプでは、シリコンピラー上のホール１８の深さを隣接するシリコンピラー間の距離に応じて最適化することにより、並列接続された上部拡散層と、並列接続されない上部拡散層とを容易に作り分けることができる。
【００２３】
この後は図１に示すように、既知の方法で層間絶縁酸化膜１６を形成して、各種コンタクトと配線を形成する。
【００２４】
また、本実施形態の変形例として、上部拡散層共通タイプでは、ホール１８ａを形成しない、つまり、開口１７ａの底部をシリコンピラー１ａ、２ａの上端部とし、シリコンピラー１ａ、２ａの上端部から直接横方向に選択エピタキシャル成長させて上部拡散層同士を接続させることができる。また、上部拡散層別タイプのホール１８ｂの深さはエピタキシャル成長量以上に限定されるものではなく、エピタキシャル成長量より浅く、横方向に成長しても拡散層同士が繋がらない範囲であれば、トランジスタの分離は保たれる。
【００２５】
（第２の実施形態）
３Ｄピラー型ＳＧＴで上部拡散層を共通化するものとしないものを３Ｄピラー型ＳＧＴの配置間隔で作り分けることもできる。
【００２６】
図８に示すように、上部拡散層を共通化するトランジスタはシリコンピラー１ａと２aを間隔Ｆで配置し、上部拡散層を共通化しないトランジスタはシリコンピラー１ｂと２ｂをＦよりも広く例えば間隔２Ｆで配置する。図９は図８の平面図である。
【００２７】
図８に示す半導体装置の作製方法を、図１０から図１２を用いて説明する。図１０までに前述の実施例同様に３Ｄピラー型ＳＧＴの上部拡散層以外の作製は終了している。
【００２８】
図１１のように酸化膜を薄く成膜した後で、チャネルとなるシリコンピラー（１，２）上のみリソグラフィと異方性エッチングで開口１７を形成してピラーマスク窒化膜８を露出させる。この例では、開口１７ａと開口１７ｂの深さは同じである。
【００２９】
その後、第１の実施形態と同様に、ピラーマスク窒化膜８を除去した後、サイドウォール窒化膜１１を形成し、図１２に示すように選択エピタキシャル成長を行う。選択エピタキシャル成長が横方向に進む距離は限られているので、間隔が狭い上部拡散層共通タイプの縦型トランジスタの上部拡散層３ａのみ繋がって共通化される。
【００３０】
なお、この例では、上部拡散層別タイプでは、チャネルとなるシリコンピラー（１ｂ，２ｂ）が離れているため、ポリシリコンゲート７ｂがシリコンピラー１ｂと２ｂ間で連続しておらず、それぞれにゲートコンタクト用ピラー５ｂをそれぞれ隣接して設けているが、これに限定されず、シリコンピラー１ｂと２ｂの間にゲートコンタクト用ピラー５ｂを設け、ゲートコンタクト９ｂの位置を最適化することにより、シリコンピラー１ｂと２ｂの離間を同時に達成することも可能である。また、本実施形態においては、上部拡散層共通タイプ又は、上部拡散層共通タイプ及び上部拡散層別タイプの両方で、ホールを形成していない開口内に選択エピタキシャル成長を行うこともできる。
【００３１】
以上の例では、隣接する２つのトランジスタが並列接続される場合について説明したが、並列接続するトランジスタは２つに限定されず、３つ以上であっても良い。
【００３２】
また、本発明が適用できるトランジスタは、シリコンピラーの全周にゲート絶縁膜を介してゲート電極が形成された３Ｄピラー型ＳＧＴに限定されるものではなく、上下に主電極領域を配した絶縁ゲート縦型トランジスタ全般に適用することができる。
【符号の説明】
【００３３】
１ａ、１ｂ、２ａ、２ｂ  シリコンピラー
３ａ、３ｂ  上部主電極領域（上部拡散層）
４ａ、４ｂ  上部拡散層コンタクト
５ａ、５ｂ  ゲートコンタクト用シリコンピラー
６ａ、６ｂ  ゲート絶縁膜
７ａ、７ｂ  ゲート電極
８ａ、８ｂ  ピラーマスク窒化膜
９ａ、９ｂ  ゲートコンタクト
１０ａ、１０ｂ  下部拡散層コンタクト
１１ａ、１１ｂ  サイドウォール窒化膜
１２ａ、１２ｂ  下部主電極領域（下部拡散層）
１３ａ、１３ｂ  下部酸化膜
１４ａ、１４ｂ  ＳＴＩ
１５ａ、１５ｂ  タングステン配線
１６ａ、１６ｂ  層間絶縁酸化膜
１７ａ、１７ｂ  開口
１８ａ、１８ｂ  選択エピタキシャル成長用ホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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