(57)【要約】【課題】積層型の電子放出素子を備えた電子線装置において、ゲートの変形を防止して、電子放出特性の変動を低減し、素子の破壊を防止する。【解決手段】ゲート５の膜厚ｈと、絶縁部材３の外表面から凹部７の内側面までの距離Ｌとの関係を適切に保つことにより、電子放出素子を動作させたときに生じるクーロン力によるゲート５の変形を抑制する。【選択図】図３
2010267474.tif 000002
【特許請求の範囲】
【請求項１】
表面に凹部を有する絶縁部材と、
前記絶縁部材の表面に位置するゲートと、
前記凹部の縁から前記ゲートに向かって突起する突起部分を有し、該突起部分が前記ゲートと対向するように前記絶縁部材の表面に位置するカソードと、
前記ゲートを介在させて前記突起部分と対向配置されたアノードとを有し、
真空誘電率をε０［Ｆ／ｍ］、
前記ゲートのヤング率Ｙ［Ｐａ］、
前記ゲートと前記カソードとの間に印加する電圧Ｖｆ［Ｖ］、
前記ゲートと前記カソードの突起部分との最短距離ｄ［ｍ］、
前記ゲートと前記カソードの突起部分との距離の平均値ｄａｖ［ｍ］、
荷重係数ｃ１＝０．９４×（ｄ／ｄａｖ）1.78、
前記ゲートの膜厚ｈ［ｍ］、
前記絶縁部材のうち凹部を有する部位の厚さＴ２［ｍ］、
前記ゲートの外表面から前記凹部の内側面までの距離Ｌ［ｍ］、
前記カソードの前記凹部への入り込み距離をＸ［ｍ］とした時、
Ｌ／ｈ≦０．８×（（２×ｄ3×Ｙ）／（２７×ｃ１×ε０×（ｄ×Ｘ／Ｔ２）×Ｖｆ2））1.0/3
２．７×Ｔ２≦Ｌ
の関係を満たすことを特徴とする電子線装置。
【請求項２】
表面に凹部を有する絶縁部材と、
前記絶縁部材の表面に位置するゲートと、
前記凹部の縁から前記ゲートに向かって突起する突起部分を有し、該突起部分が前記ゲートと対向するように前記絶縁部材の表面に位置するカソードと、
前記ゲートを介在させて前記突起部分と対向配置されたアノードとを有し、
真空での誘電率ε０［Ｆ／ｍ］、
前記ゲートのヤング率Ｙ［Ｐａ］、
前記ゲートと前記カソードとの間に印加する電圧Ｖｆ［Ｖ］、
前記ゲートと前記突起部分との最短距離ｄ［ｍ］、
前記ゲートと前記突起部分との距離の平均値ｄａｖ［ｍ］、
荷重係数ｃ１＝０．９４×（ｄ／ｄａｖ）1.78、
前記ゲートの前記凹部の内側面の位置における膜厚ｈ１［ｍ］、
前記ゲートの外表面における膜厚ｈ２［ｍ］、
前記絶縁部材のうち凹部を有する部位の厚さＴ２［ｍ］、
前記ゲートの外表面から前記凹部の内側面までの距離Ｌ［ｍ］、
前記カソードの前記凹部への入り込み距離Ｘ［ｍ］とした時、
Ｌ≦０．８×（（２×ｄ3×Ｙ）／（２７×ｃ１×ε０×（ｄ×Ｘ／Ｔ２）×Ｖｆ2））1.0/3×ｈ１×（０．５＋０．５×（ｈ２／ｈ１）0.5）
２．７×Ｔ２≦Ｌ
の関係を満たすことを特徴とする電子線装置。
【請求項３】
請求項１または２に記載の電子線装置と、前記アノードと積層して位置する発光部材とを有することを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラットパネルディスプレイに用いられる、電子を放出する電子放出素子を備えた電子線装置と、これを用いてなる画像表示装置に関するものである。
【背景技術】
【０００２】
従来より、カソードから出た電子の多数が対向するゲートに衝突、散乱した後に電子として取り出される電子放出素子が存在する。このような形態で電子を放出する素子として特許文献１には、積層型の電子放出素子であって、電子放出部近傍の絶縁層に凹部（リセス部）を設けた構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１６７６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
積層型で、絶縁層に凹部を設けた構成の電子放出素子においては、クーロン力によってゲートとカソード間に引力が生じ、ゲートに変形が生じて電子放出特性が変動する可能性があった。また、ゲートに変形が生じた場合、ゲートとカソード間の距離が変動してゲートとカソード間の引力がさらに上昇し、さらなるゲートの変形を招くという問題があった。
【０００５】
本発明の目的は、上記問題を解決し、積層型の電子放出素子を備えた電子線装置において、ゲートの変形を防止して、電子放出特性の変動を低減し、素子の破壊を防止することにある。
【課題を解決するための手段】
【０００６】
本発明の第１は、表面に凹部を有する絶縁部材と、
前記絶縁部材の表面に位置するゲートと、
前記凹部の縁から前記ゲートに向かって突起する突起部分を有し、該突起部分が前記ゲートと対向するように前記絶縁部材の表面に位置するカソードと、
前記ゲートを介在させて前記突起部分と対向配置されたアノードとを有し、
真空誘電率をε０［Ｆ／ｍ］、
前記ゲートのヤング率Ｙ［Ｐａ］、
前記ゲートと前記カソードとの間に印加する電圧Ｖｆ［Ｖ］、
前記ゲートと前記カソードの突起部分との最短距離ｄ［ｍ］、
前記ゲートと前記カソードの突起部分との距離の平均値ｄａｖ［ｍ］、
荷重係数ｃ１＝０．９４×（ｄ／ｄａｖ）1.78、
前記ゲートの膜厚ｈ［ｍ］、
前記絶縁部材のうち凹部を有する部位の厚さＴ２［ｍ］、
前記ゲートの外表面から前記凹部の内側面までの距離Ｌ［ｍ］、
前記カソードの前記凹部への入り込み距離をＸ（ｍ）とした時、
Ｌ／ｈ≦０．８×（（２×ｄ3×Ｙ）／（２７×ｃ１×ε０×（ｄ×Ｘ／Ｔ２）×Ｖｆ2））1.0/3
２．７×Ｔ２≦Ｌ
の関係を満たすことを特徴とする電子線装置である。
【０００７】
本発明の第２は、表面に凹部を有する絶縁部材と、
前記絶縁部材の表面に位置するゲートと、
前記凹部の縁から前記ゲートに向かって突起する突起部分を有し、該突起部分が前記ゲートと対向するように前記絶縁部材の表面に位置するカソードと、
前記ゲートを介在させて前記突起部分と対向配置されたアノードとを有し、
真空での誘電率ε０［Ｆ／ｍ］、
前記ゲートのヤング率Ｙ［Ｐａ］、
前記ゲートと前記カソードとの間に印加する電圧Ｖｆ［Ｖ］、
前記ゲートと前記突起部分との最短距離ｄ［ｍ］、
前記ゲートと前記突起部分との距離の平均値ｄａｖ［ｍ］、
荷重係数ｃ１＝０．９４×（ｄ／ｄａｖ）1.78、
前記ゲートの前記凹部の内側面の位置における膜厚ｈ１［ｍ］、
前記ゲートの外表面における膜厚ｈ２［ｍ］、
前記絶縁部材のうち凹部を有する部位の厚さＴ２［ｍ］、
前記ゲートの外表面から前記凹部の内側面までの距離Ｌ［ｍ］、
前記カソードの前記凹部への入り込み距離Ｘ［ｍ］とした時、
Ｌ≦０．８×（（２×ｄ3×Ｙ）／（２７×ｃ１×ε０×（ｄ×Ｘ／Ｔ２）×Ｖｆ2））1.0/3×ｈ１×（０．５＋０．５×（ｈ２／ｈ１）0.5）
２．７×Ｔ２≦Ｌ
の関係を満たすことを特徴とする電子線装置である。
【０００８】
本発明の第３は、上記本発明の電子線装置と、前記アノードと積層して位置する発光部材とを有することを特徴とする画像表示装置である。
【発明の効果】
【０００９】
本発明によれば、電子放出素子を駆動した際に生じるゲートとカソード間のクーロン力によるゲートの変形が抑制され、安定した電子放出特性が得られる。よって、本発明の電子線装置を用いた画像表示装置においては、安定した画像表示を維持することができる。
【図面の簡単な説明】
【００１０】
【図１】発明の一実施形態に係る電子放出素子の構成を模式的に示す図である。
【図２】図１の素子の凹部周辺部分の拡大図である。
【図３】本発明に係る素子の電子放出特性を測定する時の電源の供給配置を示す模式図である。
【図４】本発明に係るクーロン力によるゲート変形を説明するための図である。
【図５】本発明に係るゲートの変形とクーロン力・荷重の関係について説明するための図である。
【図６】本発明に係る荷重係数ｃ１について説明するための図である。
【図７】ゲートとカソードの突起部分との間の間隙距離と荷重係数ｃ１の関係を示す図である。
【図８】ゲートの変位量と安全係数ｃ２との関係を示した図である。
【図９】本発明に係る電子放出素子の電子放出部近傍を拡大した断面模式図とスパッタ成膜法による粒子の入射角と付着確率の関係を示した図である。
【図１０】本発明の他の実施形態に係る電子放出素子の凹部周辺部分を拡大した断面模式図である。
【図１１】ゲートの固定端側と自由端側の膜厚比と、自由端側での変位の関係、及びゲートの等価膜厚との関係を示した図である。
【図１２】本発明に係る電子放出素子の製造工程の一例を示す図である。
【図１３】本発明に係る電子放出素子の一例の斜視図である。
【図１４】本発明の実施例１の電子放出素子の印加電圧と素子電流の関係を示す図である。
【図１５】本発明の実施例２の電子放出素子の印加電圧と素子電流の関係を示す図である。
【図１６】本発明の実施例３の電子放出素子の印加電圧と素子電流の関係を示す図である。
【図１７】本発明の実施例４の電子放出素子の印加電圧と素子電流の関係を示す図である。
【図１８】本発明の実施例５の電子放出素子の印加電圧と素子電流の関係を示す図である。
【図１９】本発明の実施例６の電子放出素子の印加電圧と素子電流の関係を示す図である。
【図２０】本発明の実施例７の電子放出素子の印加電圧と素子電流の関係を示す図である。
【図２１】本発明の画像表示装置の一実施形態の表示パネルの構成を示す斜視図である。
【発明を実施するための形態】
【００１１】
以下に図面を参照して、本発明の好適な実施形態を例示的に詳しく説明する。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１２】
本発明の電子線装置は、電子を放出する電子放出素子と、該電子放出素子から放出された電子が到達するアノードとを備えている。本発明に係る電子放出素子は、表面に凹部を有する絶縁部材と、該絶縁部材の表面に位置するゲート及びカソードとを備えている。そして、カソードは該凹部の縁からゲートに向かって突起する突起部分を有し、該突起部分が前記ゲートと対向するように位置している。さらに、該突起部分の凹部の縁に沿った方向の長さは、ゲートの該突起部分に対向する部分の該方向における長さよりも短く形成されている。アノードは、ゲートを介在させて該突起部分と対向配置されている。
【００１３】
〔構成の概要〕
図１（Ａ）は本発明の一実施形態に係る電子放出素子の平面的模式図であり、図１（Ｂ）は図１（Ａ）におけるＡ−Ａ’断面図、図１（Ｃ）は図１（Ｂ）において素子を紙面右側から見た側面図である。
【００１４】
図１中、１は基板、２は電極、３は絶縁部材であって絶縁層３ａと３ｂの積層体からなる。５はゲート、６はカソードであって電極２に電気的に接続されている。７は絶縁部材３の凹部であって、本例では絶縁層３ｂの側面のみを絶縁層３ａよりも内側に凹ませて形成している。８は電子放出に必要な電界が形成される間隙（カソード６の先端からゲート５の底面までの最短距離ｄ）である。
【００１５】
本発明に係る電子放出素子においては、図１に示すように、ゲート５が絶縁部材３の表面（本例では上面）に形成されている。一方、カソード６も絶縁部材３の表面（本例では側面）に形成され、凹部７を挟んでゲート５に対向する側に凹部７の縁からゲート５に向かって突起する突起部分を有している。よって、カソード６は該突起部分において、間隙８を介してゲート５と対向している。尚、本発明においては、カソード６はゲート５よりも低電位に規定される。また、図１では不図示であるが、ゲート５を介して（介在させて）カソード６と対向する位置には、これらよりも高電位に規定されたアノードを有している（図３の２０）。
【００１６】
図２は図１（Ｂ）の素子の凹部７周辺部分の拡大図である。図２に示すように、カソード６は、距離Ｘをもって凹部７内表面に入り込む形で形成されている。距離Ｘは１０乃至３０ｎｍ程度に設定され、２０ｎｍより長いことが望ましい。しかしＸをあまり長く取ると凹部７の内表面（絶縁層３ｂの側面）を介したカソード６とゲートとの間にリークが発生し、リーク電流が増大する。
【００１７】
〔電源・電位〕
図３に、本発明に係る素子の電子放出特性を測定する時の電源の供給配置を示す。図３に示すように、本発明の電子線装置においては、ゲート５を介在させて、アノード２０をカソード６の突起部分に対向配置させる。本例においては、絶縁部材３が基板１上に配置しているため、アノード２０は該基板１の絶縁部材３が配置している側に、該基板１に対向して配置されているとも言える。
【００１８】
図３において、Ｖｆは素子のゲート５とカソード６の間に印加される電圧、Ｉｆはこの時流れる素子電流、Ｖａはカソード６とアノード２０の間に印加される電圧、Ｉｅは電子放出電流である。ここで、電子放出効率ηとは素子に電圧を印加した時に検出される電流Ｉｆと真空中に取り出される電流Ｉｅを用いて、一般には効率η＝Ｉｅ／（Ｉｆ＋Ｉｅ）で与えられる。
【００１９】
〔クーロン力によるゲート変形の概要〕
図３のように素子に電圧Ｖｆを印加すると、凹部７を介して、ゲート５の底面（凹部７に対向する部分）及びカソード６のうち凹部７に形成された突起部分に、それぞれ正負いずれかの電荷が生じる。即ち、凹部７を挟んで向かい合うゲート５とカソード６との間には、電荷によるクーロン力が引力として生じる。そして、該クーロン力によってゲート５もしくはカソード６のいずれかが一方に引き寄せられるように変形することにより、間隙８の距離は狭くなる。電圧Ｖｆが変わらなければ、間隙８における電界強度が大きくなるため、ゲート５とカソード６にはより多くの電荷が生じる。するとさらにゲート５もしくはカソード６が引き寄せられるように変形していく。つまり、より変形が進む方向にフィードバックがかかり、やがてゲート５とカソード６が接触して電子放出部が破壊に至ると考えられる。
【００２０】
このことを図２、図４、図５を用いてさらに詳細に説明する。先ず、ゲート５とカソード６に生じるクーロン力について検討する。図４（Ａ）は図２におけるゲート５とカソード６を導電体で形成された平行平板で単純化したモデルである。図４（Ａ）において、２枚の平行平板間の距離ｄ［ｍ］は、図２におけるゲート５とカソード６の突起部分との間隙８の距離ｄ［ｍ］に相当し、Ｘ’［ｍ］は後述の式（５）で表されるクーロン力の生じる範囲である。ここで、以下の説明においては、図４（Ａ）に示す断面形状が紙面奥行き方向に一様に続いているものとする。
【００２１】
平行平板間に電圧Ｖｆ（Ｖ）を与えると、平行平板の表面に電荷が生じる。その時の電荷量Ｑ［Ｃ］は、平行平板の表面の面積をＳ［ｍ2］、真空誘電率ε０［Ｆ／ｍ］とすると、
Ｑ＝ε０×Ｓ／ｄ      （１）
で表される。
【００２２】
式（１）で示す電荷量Ｑによって平行平板間に生じるクーロン力Ｆ［ｋｇ・ｍ／ｓ2］は、平行平板間に生じる電界強度をＥ［Ｖ／ｍ］として下記の式（２）で表される。
Ｆ＝０．５×Ｑ×Ｅ
＝０．５×（ε０×Ｓ／ｄ）×Ｖｆ×（Ｖｆ／ｄ）
＝０．５×ε０×Ｓ×（Ｖｆ／ｄ）2    （２）
【００２３】
〔クーロン力載荷範囲〕
図４（Ａ）では２枚の平行平板間の距離はｄで一定としているが、図２に示すように本発明の電子放出素子の構成ではゲート５とカソード６の突起部分との間の距離は、内側に入ると距離が広がっている。そこで図４（Ｂ）のような模式図で生じるクーロン力を検討する。図４（Ｂ）はゲート５とカソード６の突起部分との間の距離に着目した模式図である。図４（Ｂ）において、ゲート５の外表面においてｄ、カソード６の凹部７内への入り込み距離Ｘ［ｍ］の位置でのゲート５とカソード６の距離を絶縁層３ｂの膜厚（絶縁部材３の凹部７を有する部位の厚さ）Ｔ２［ｍ］としている。図４（Ｂ）のように上下２枚の平板間の距離に分布を持つ構成において生じるクーロン力を算出する。
【００２４】
式（２）において面積ΔＳ＝Δｘ×ｂ（ｂ［ｍ］は紙面奥行き方向長さ）として０からＸの範囲で積分すると下記の式（３）で表される。
【００２５】
【数１】
2010267474.tif 000003
Ｆ１＝０．５×ε０×ｂ×Ｖｆ2×（Ｘ／（ｄ×Ｔ２））    （３）
一方、上下２枚の平板間がｄで一定とし、クーロン力の加わる面積Ｓ＝ｂ×Ｘ’とすると、式（２）を用いて
Ｆ２＝０．５×ε０×ｂ×Ｖｆ2×（Ｘ’／ｄ2）    （４）
となる。
【００２６】
図４（Ｂ）のように上下２枚の平板間の距離に分布を持つ構成を、図４（Ａ）のように２枚の平板間の距離がｄで一定な構成で置き換えると、Ｆ１＝Ｆ２として、
Ｘ’＝（ｄ×Ｘ）／Ｔ２    （５）
となる。
【００２７】
即ち、図４（Ｂ）のような構成で生じるクーロン力を、図４（Ａ）に示すように平板間の距離はｄ一定で、Ｘ’の範囲でクーロン力が生じるものと置き換えることができる。
【００２８】
Ｘ’の式には距離ｄが含まれており、クーロン力による変形が生じるとｄの値も変化するが、Ｘ’の値は変化させないものとすると、電圧印加前の距離ｄ０［ｍ］として
Ｘ’＝（ｄ０×Ｘ）／Ｔ２    （６）
となる。
【００２９】
よって、図４（Ａ）における紙面奥行き方向単位長さ当りのクーロン力Ｆ［ｋｇ・ｍ／ｓ2］は、
Ｆ＝０．５×ε０×（ｄ０×Ｘ／Ｔ２）×（Ｖｆ／ｄ）2    （７）
となる。
【００３０】
次に、カソード６とゲート５との間に生じたクーロン力によって生じる変形量について検討する。ここではゲート５の側が変形するものとし、図４（Ｃ）はゲート５を片持ち梁で単純化したモデルである。
【００３１】
図４（Ａ）において、長さＬ［ｍ］はゲート５の外表面から凹部７の内側面までの距離に相当する。また、ｈ［ｍ］はゲート５の膜厚に相当し、外表面の側を自由端、凹部７の内側面側を固定端とした片持ち梁の断面図で、紙面奥行き方向に一様な形状が続いているものとする。
【００３２】
図４（Ａ）の片持ち梁の自由端側に式（７）で示すクーロン力が荷重として生じるとすると、荷重Ｆによって片持ち梁の自由端側に生じる変形量δ［ｍ］は、
δ＝Ｆ×Ｌ3／（３×Ｙ×Ｉ）    （８）
と表される。ここで、梁の断面２次モーメントＩ［ｍ4］、ヤング率Ｙ［Ｐａ］である。
【００３３】
紙面奥行き方向単位長さ当りの断面２次モーメントＩは長方形断面を考えると、
Ｉ＝ｈ3／１２    （９）
であるため、式（８）、（９）より、
δ＝４×Ｆ×Ｌ3／（Ｙ×ｈ3）    （１０）
となる。
【００３４】
ゲート５とカソード６の突起部分の間の電圧印加前における間隙距離をｄ０［ｍ］とし、ゲート５が荷重Ｆにより変形した後の間隙距離をｄ’とおくと、
δ＝ｄ０−ｄ’    （１０．５）
となる。式（１０）と式（１０．５）より、荷重Ｆとゲート５の変形後の間隙距離ｄ’［ｍ］の関係は、
Ｆ＝Ｙ×ｈ3／（４×Ｌ3）×（ｄ０−ｄ’）    （１１）
と表される。
【００３５】
次に図５を用いて変形とクーロン力・荷重の関係について説明する。図５は、式（７）を横軸ｄ、縦軸Ｆとしてグラフに表した曲線ａと、式（１１）を横軸ｄ’、縦軸Ｆで表した曲線ｂとを、横軸に変形後の間隙距離ｄ’、縦軸にクーロン力・荷重として重ね書きしたものである。図５において、式（７）の間隙距離−クーロン力曲線ａにおける間隙距離ｄは変形後の間隙距離ｄ’に置き換えている。又、電圧印加前の間隙距離をｄ０とする。
【００３６】
初めに、変形が収束する場合について説明する。図５（Ａ）は、式（７）の曲線ａと式（１１）の曲線ｂが交点を有する場合である。図５（Ａ）において、電圧印加前の間隙距離ｄ０で生じるクーロン力はｆ１である。荷重ｆ１によって梁が変形し、間隙距離はｄ１に更新される。更新された間隙距離ｄ１によって生じるクーロン力はｆ２である。これを繰り返すと、最終的に間隙距離と荷重はｄｃｏｎｖとｆｃｏｎｖに収束していく。
【００３７】
次に、変形によりゲート５とカソード６の突起部分がショートする場合について説明する。図５（Ｂ）は間隙距離−クーロン力曲線ａと、荷重−間隙距離曲線ｂが交点を有しない場合である。同様に間隙距離ｄ０でのクーロン力はｆ１、ｆ１によって梁が変形して間隙距離はｄ１に更新される。これを繰り返していくと、クーロン力は無限大に発散し、間隙距離は０に収束する。間隙距離０とは、電子放出素子がカソード６の突起部分とゲート５の間でショートして破壊されることを意味する。
【００３８】
よって、ゲート５とカソード６の突起部分との間に生じるクーロン力によって電子放出素子が破壊に至るのを防ぐには次の条件が必要である。即ち、図５（Ａ）のように、式（７）で表される間隙距離−クーロン力曲線ａと、式（１１）で表される荷重−間隙距離曲線ｂが交点を有することである。
【００３９】
〔パラメータｃ１〕
次に荷重係数ｃ１について説明する。式（７）に示す間隙距離−クーロン力曲線ａにおいて、図４（Ａ）に示す間隙距離ｄは紙面垂直方向に一様に続いているものと仮定している（図６（Ａ））。しかしながら間隙距離ｄはナノメートルと微細なオーダーであるため、完全に一様な幅にはならず、実際の電子放出素子は図６（Ｂ）のように、間隙距離ｄには分布が存在し、間隙距離の広いところと狭いところが存在する。図６（Ｂ）で示すＹ軸方向での間隙距離ｄの分布の例を示したのが図６（Ｃ）である。図６（Ｃ）を見ると、最も間隙距離の狭いところで３ｎｍ、最も広いところでは３０ｎｍ程度に分布しており、平均は１５ｎｍであった。
【００４０】
ここで、間隙距離ｄ＝３ｎｍでＹ軸方向一様とした場合（図６（Ａ））に生じるクーロン力Ｆと、図６（Ｃ）で示すような間隙距離分布を持つ場合（図６（Ｂ））に生じるクーロン力Ｆ’の比較を行った。ここでＦ’はＹ軸方向の微小区間ΔＹにおける間隙距離を式（７）に当てはめて区間ΔＹでのクーロン力ΔＦ’を求め、図示した範囲でΔＦ’を積分してＦ’とした。するとＦ’／Ｆ＝０．０５３４となった。
【００４１】
同様に別の間隙距離分布を持つ例についても、それぞれ間隙距離の最小値ｄと間隙距離の平均値ｄａｖ、クーロン力ＦとＦ’の算出を行った。図７はそれぞれの間隙距離分布について、横軸にｄ／ｄａｖ、縦軸にｃ１＝Ｆ’／Ｆとしてプロットした図である。図７にプロットした点を近似すると、
ｃ１＝０．９４×（ｄ／ｄａｖ）1.78    （１２）
という近似式で表すことができる。
【００４２】
以上より、式（７）は式（１２）のｃ１を用いて、
Ｆ’＝０．５×ε０×（ｄ０×Ｘ／Ｔ２）×ｃ１×（Ｖｆ／ｄ）2    （１３）
と置き換えることができる。
【００４３】
〔カンチレバー暴走抑制の条件〕
式（１３）で表される間隙距離−クーロン力曲線ｃと、式（１１）で表される荷重−間隙距離曲線ｂが交点を有するとき、交点となる間隙距離ｄ’は、電圧印加前の間隙距離ｄ０として次式を満たす。
【００４４】
ここで、式（１３）のＦ’と式（１１）のＦが等しいものとした。
【００４５】
０．５×ｃ１×ε０×（ｄ０×Ｘ／Ｔ２）×（Ｖｆ／ｄ’）2＝Ｙ×ｈ3／４×Ｌ3×（ｄ０−ｄ’）    （１４）
式（１４）を整理すると、（１５）のようにｄ’の３次式で表すことができる。
【００４６】
（Ｙ×ｈ3／（４×Ｌ3））×ｄ’3−（Ｙ×ｈ3／（４×Ｌ3））×ｄ０×ｄ’2＋０．５×ｃ１×ε０×（ｄ０×Ｘ／Ｔ２）×Ｖｆ2＝０    （１５）
【００４７】
図５（Ｃ）のように式（１３）と式（１１）の２本の曲線が接するとき、式（１５）はｄ’について重根を持ち、その条件は、
Ｌ／ｈ＝（２×ｄ０3×Ｙ／（２７×ｃ１×ε０×（ｄ×Ｘ／Ｔ２）×Ｖｆ2））1.0/3    （１６）
となる。
【００４８】
即ち、Ｌとｈの比が式（１５）の関係を満たす時、図５（Ｃ）のように式（１３）の間隙距離−クーロン力曲線ｃと、式（１１）の荷重−間隙距離曲線ｂの２本の曲線が接する。Ｌとｈの比が式（１５）を満たす値よりも小さい場合には図５（Ａ）のように２本の曲線が交点を有し、逆にＬとｈの比が式（１５）を満たす値よりも大きい場合には図５（Ｂ）のように２本の曲線は交点を持たない。
【００４９】
よって、クーロン力暴走による電子放出部の破壊を抑制する条件は、
Ｌ／ｈ≦ｃ２×（２×ｄ０3×Ｙ／（２７×ｃ１×ε０×（ｄ×Ｘ／Ｔ２）×Ｖｆ2））1.0/3    （１７）
とおける。
【００５０】
ここで、ｃ２は１．０以下の安全係数である。例えばｄ＝３ｎｍ、ｃ１＝０．０５５、Ｖｆ＝２６Ｖ、Ｙ＝１５５ＧＰａ、Ｘ＝１０ｎｍとし、ｃ２＝１．０とすると、Ｌ／ｈ≦４．６となる。収束点における間隙距離ｄ’は電圧印加前の間隙距離ｄ０から０．９ｎｍ減って２．１ｎｍとなる。
【００５１】
図８は係数ｃ２とクーロン力による変形量との関係を示した図で、横軸に係数ｃ２を、縦軸に（ｄ０−ｄ’）／ｄ０を取っている。図８を見ると、変形量を電圧印加前の間隙距離ｄ０の１０％程度に抑えるには、ｃ２≦０．８であれば良いことがわかる。
【００５２】
以上より、式（１７）の安全係数ｃ２＝０．８として、クーロン力暴走による電子放出部の破壊を抑制する条件は、電圧印加前の距離ｄ０をｄと置き直して、下記式（１８）で示される。
【００５３】
Ｌ／ｈ≦０．８×（２×ｄ3×Ｙ／（２７×ｃ１×ε０×（ｄ×Ｘ／Ｔ２）×Ｖｆ2））1.0/3    （１８）
〔Ｌの下限値〕
式（１８）の左辺のｈを右辺にもってくれば、クーロン力暴走による電子放出部の破壊を抑制するためのＬの上限値を示すことができるが、一方でＬの値は素子形成後のリーク電流に深く関わり、凹部７を深く形成するほどリーク電流の値が小さくなる。又、入り込み距離Ｘが長さＬより大きくなると、リーク電流が発生しやすくなる。リーク電流を小さくするために、カソード６の凹部７への入り込み距離Ｘが長さＬよりも小さくなる条件を検討する。
【００５４】
図９（Ａ）は凹部７とカソード６に着目した模式図であり、Ｔ２は絶縁層３ｂの厚さ［ｍ］、Ｘはカソード６の凹部７への入り込み距離［ｍ］、角度θは凹部７へ入り込んだカソード６の先端部からゲート端部とを結ぶ線が鉛直方向と成す角度である。
【００５５】
図９（Ｂ）はスパッタされた粒子の入射角と付着確率の関係を示しており、横軸は粒子の入射角である。入射角が大きいと粒子が付着しにくくなることを示しており、入射角７０°以上ではほとんど付着しないことがわかる。つまり図９（Ａ）におけるθは７０°以下の範囲のみを考慮すればよい。θ＝７０°とすると、ｔａｎ７０°＝２．７として、Ｘ＝２．７×Ｔ２で表すことができる。
【００５６】
以上より、ゲート５の外表面から凹部７の内側面までの距離Ｌの下限値は、絶縁層３ｂの厚さＴ２として、
２．７×Ｔ２≦Ｌ    （１９）
と表すことができる。
【００５７】
〔楔形ゲート〕
以上においては、ゲート５の形状を簡略化したモデルとして図２に示すように矩形としていたが、ゲート５の形状が外表面ほど細くなる図１０のような楔形断面を有するモデルについても検討を行った。図１０において、ゲート５の外表面における膜厚をｈ２、絶縁層３ｂの内側面における位置での膜厚をｈ１とした。当該構成は、膜厚ｈ１側を固定端、膜厚ｈ２側を自由端とした片持ち梁構成でもある。
【００５８】
シミュレーションで図１０の形状をモデル化し、Ｌ＝１００ｎｍ、Ｘ＝１０ｎｍ、ｈ１＝２０ｎｍ、ｈ２＝０乃至２０ｎｍとし、距離Ｘの範囲に荷重を載荷した時の、自由端における片持ち梁の変位量を計算した。図１１（Ａ）は横軸にｈ２／ｈ１、縦軸に自由端の変位を、ｈ１＝ｈ２＝２０ｎｍの時に１と正規化した値で示した。
【００５９】
ここで、楔形断面を有するゲートの膜厚ｈ１、ｈ２を、矩形断面と考えた時の等価なｈ’で置き換えることを考える。矩形断面の片持ち梁を考えた時、自由端に荷重Ｆを加えたときの自由端における変位量は式（１０）で表すようにゲート膜厚の３乗に反比例する。
【００６０】
δ∝１／ｈ’3    （２０）
式（２０）を式変形すると、
ｈ’∝（１／δ）1.0/3    （２１）
となる。
【００６１】
ｈ’は式（２１）より自由端における変位の逆数の立方根に比例する。図１１（Ｂ）は横軸にｈ２／ｈ１を、縦軸に等価膜厚ｈ’を取ったものである。ｈ’の値は式（２１）に従い、図１１（Ａ）の値の逆数の立方根をとっており、ｈ２／ｈ１＝１においてｈ’＝１と正規化している。図１１（Ｂ）に示した値の近似曲線は
０．５＋０．５×（ｈ２／ｈ１）0.5
とおくことができる。
【００６２】
よって、楔形のゲートと、荷重−間隙距離関係において等価な矩形形状のゲート膜厚ｈ’は、
ｈ’＝ｈ１×（０．５＋０．５×（ｈ２／ｈ１）0.5）    （２２）
となる。
【００６３】
以上より、楔形のゲートを含めた、クーロン力暴走による電子放出部の破壊を抑制する条件は、矩形形状のゲートに対する式（１８）と、式（２２）のｈ’を用いて、下記式（２３）で表すことができる。
【００６４】
Ｌ／ｈ’≦０．８×（２×ｄ3×Ｙ／（２７×ｃ１×ε０×（ｄ×Ｘ／Ｔ２）×Ｖｆ2））1.0/3    （２３）
【００６５】
〔製造方法〕
図１２を参照して、図１に例示した電子放出素子の製造方法の一例を説明する。
【００６６】
基板１は素子を機械的に支えるための基板であり、石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス及び、シリコン基板である。基板に必要な機能としては、機械的強度が高いだけでなく、ドライエッチング、ウェットエッチング、現像液等のアルカリや酸に対して耐性があり、ディスプレイパネルのような一体ものとして用いる場合は成膜材料や他の積層部材と熱膨張差が小さいものが望ましい。また熱処理に伴いガラス内部からのアルカリ元素等が拡散しづらい材料が望ましい。
【００６７】
まず最初に、図１２（Ａ）に示すように基板上に段差を形成するために絶縁層２２、２３と導電層２４を積層する。絶縁層２２、２３は、加工性に優れる材料からなる絶縁性の膜であり、例えばＳｉＮ（ＳｉxＮy）やＳｉＯ2であり、その作製方法はスパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成される。またその厚さとしては、絶縁層２２は数ｎｍから数十μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲に選択され、絶縁層２３は数ｎｍから数百ｎｍの範囲で設定され、好ましくは数ｎｍから数十ｎｍの範囲で選択される。尚、絶縁層２２と２３を積層した後に凹部７を形成する必要があるため、絶縁層２２と絶縁層２３とはエッチングに対して異なるエッチング量を持つような関係に設定されなければならない。望ましくは絶縁層２２と絶縁層２３との間のエッチング量の比は、１０以上が望ましく、できれば５０以上とれることが望ましい。例えば、絶縁層２２はＳｉxＮyを用い、絶縁層２３はＳｉＯ2等絶縁性材料、或いはリン濃度の高いＰＳＧ、ホウ素濃度の高いＢＳＧ膜等で構成する事ができる。
【００６８】
導電層２４は蒸着法、スパッタ法等の一般的真空成膜技術により形成されるものである。導電層２４の材料は、導電性に加えて高い熱伝導率があり、融点が高い材料が望ましい。例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用できる。また、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体なども使用可能である。また、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も適宜使用可能である。また、導電層２４の厚さとしては、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲で選択される。また、電圧印加時のクーロン力によるゲート５の変形を抑制するため、凹部７の深さとゲート５の膜厚との比が本発明で示す範囲に含まれている必要がある。
【００６９】
フォトリソグラフィー技術により導電層２４上にレジストパターンを形成した後、エッチング手法を用いて導電層２４、絶縁層２３、２２を順に加工し、図１２（Ｂ）に示すように、ゲート５、絶縁層３ｂ、３ａを得る。このようなエッチング加工では一般的にエッチングガスをプラズマ化して材料に照射することで材料の精密なエッチング加工が可能なＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）が用いられる。この際の加工ガスとしては、加工する対象部材としてフッ化物を作る場合はＣＦ4、ＣＨＦ3、ＳＦ6のフッ素系ガスが選ばれる。またＳｉやＡｌのように塩化物を形成する場合はＣｌ2、ＢＣｌ3などの塩素系ガスが選ばれる。またレジストとの選択比を取るため、またエッチング面の平滑性の確保或いはエッチングスピードを上げるために水素や酸素、アルゴンガスなどが随時添加される。
【００７０】
図１２（Ｃ）に示すように、絶縁層３ｂをエッチングして、絶縁層３ａ、３ｂからなる絶縁部材３の表面に凹部７を形成する。エッチングは、例えば絶縁層３ｂがＳｉＯ2からなる材料であれば、通称バッファーフッ酸（ＢＨＦ）と呼ばれるフッ化アンモニウムとフッ酸との混合溶液を用い、絶縁層３ｂがＳｉxＮyからなる材料であれば熱リン酸系エッチング液を使用することが可能である。凹部７の深さ（絶縁部材３の外表面（絶縁層３ａの側面）から絶縁層３ｂの側面までの距離）は、素子形成後のリーク電流に深く関わり、凹部７を深く形成するほどリーク電流の値が小さくなる。しかし、あまり距離を深く形成するとゲートが変形する等の課題が発生する。このため、およそ３０ｎｍ乃至２００ｎｍ程度で形成される。また、電圧印加時のクーロン力によるゲート５の変形を抑制するため、凹部７の深さとゲート５の膜厚との比が本発明で示す範囲に含まれている必要がある。
【００７１】
図１２（Ｄ）に示すように、ゲート５に剥離層２５を形成する。剥離層２５の形成は、次の工程で堆積するカソード材料２６をゲート５から剥離することが目的である。このような目的のため、例えばゲート５を酸化させて酸化膜を形成する、或いは電解メッキにて剥離金属を付着させるなどの方法によって剥離層２５が形成される。
【００７２】
図１２（Ｅ）に示すように、カソード材料２６をゲート５上及び絶縁部材３の外表面の一部（絶縁層３ａの外表面上（側面上））及び凹部７の内表面上（絶縁層３ａの上面）に付着させる。カソード材料２６は導電性があり、電界放出する材料であればよく、一般的には２０００℃以上の高融点、５ｅＶ以下の仕事関数材料であり、酸化物等の化学反応層の形成しづらい或いは簡易に反応層を除去可能な材料が好ましい。このような材料として例えば、Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用可能である。また、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物も使用可能である。またさらには、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も使用可能である。カソード材料２６は、蒸着法、スパッタ法等の一般的真空成膜技術により形成される。
【００７３】
前述したように、本発明においては効率良く電子を取り出すためカソード６の突起部分が最適な形状になるように、蒸着の角度と成膜時間、形成時の温度及び形成時の真空度を制御して作製する必要がある。具体的には、凹部７の内表面となる絶縁層３ａ上面へのカソード材料２６の入り込み量Ｘは、１０ｎｍ乃至３０ｎｍ、更に好ましくは、２０ｎｍ乃至３０ｎｍである。また、絶縁部材３の凹部７の内表面となる絶縁層３ａの上面とカソード６との接する角度（図２のθ）は９０°以上とすると良い。
【００７４】
図１２（Ｆ）に示すように、剥離層２５をエッチングで取り除くことで、ゲート５上のカソード材料２６が取り除かれる。次に図１２（Ｇ）に示すように、カソード６と電気的な導通を取るために電極２を形成する。この電極２は、前記カソード６と同様に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成される。電極２の材料は、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用可能である。また、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物も使用可能である。またさらには、Ｓｉ，Ｇｅ等の半導体、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も使用可能である。電極２の厚さとしては、数十ｎｍから数ｍｍの範囲で設定され、好ましくは数十ｎｍから数μｍの範囲で選択される。
【００７５】
電極２及びゲート５は、同一材料でも異種材料でも良く、また、同一形成方法でも異種方法でも良いが、ゲート５は電極２に比べてその膜厚が薄い範囲で設定される場合があり、低抵抗材料が望ましい。
【００７６】
以下、本発明に係る電子放出素子を複数配して得られる電子源を備えた画像表示装置について、図２１を用いて説明する。
【００７７】
図２１は単純マトリクス配置の電子源を用いて構成した画像表示装置の表示パネルの一例を示す模式図であり、一部を切り欠いた状態で示す。
【００７８】
図２１において、３１は電子源基板、３２はＸ方向配線、３３はＹ方向配線であり、電子源基板３１は先に説明した電子放出素子の基板１に相当する。また、３４は本発明に係る電子放出素子である。尚、Ｘ方向配線３２は、上述の電極２を共通に接続する配線であり、Ｙ方向配線３３は上述のゲート５を共通に接続する配線である。
【００７９】
ｍ本のＸ方向配線３２は、Ｄｘ１，Ｄｘ２，…Ｄｘｍからなり、真空蒸着法、印刷法、スパッタ法等を用いて形成された導電性金属等で構成することができる。配線の材料、膜厚、巾は、適宜設計される。Ｙ方向配線３３は、Ｄｙ１，Ｄｙ２，…Ｄｙｎのｎ本の配線よりなり、Ｘ方向配線３２と同様に形成される。これらｍ本のＸ方向配線３２とｎ本のＹ方向配線３３との間には、不図示の層間絶縁層が設けられており、両者を電気的に分離している（ｍ，ｎは、共に正の整数）。
【００８０】
不図示の層間絶縁層は、真空蒸着法、印刷法、スパッタ法等を用いて形成されたＳｉＯ2等で構成される。例えば、Ｘ方向配線３２を形成した電子源基板３１の全面或いは一部に所望の形状で形成され、特に、Ｘ方向配線３２とＹ方向配線３３の交差部の電位差に耐え得るように、膜厚、材料、製法が、適宜設定される。Ｘ方向配線３２とＹ方向配線３３は、それぞれ外部端子として引き出されている。電極２とゲート５（図１）は、ｍ本のＸ方向配線３２とｎ本のＹ方向配線３３と導電性金属等からなる結線によって電気的に接続されている。配線３２と配線３３を構成する材料、結線を構成する材料及び電極２、ゲート５を構成する材料は、その構成元素の一部或いは全部が同一であっても、またそれぞれ異なってもよい。
【００８１】
Ｘ方向配線３２には、Ｘ方向に配列した電子放出素子３４の行を選択するための走査信号を印加する、不図示の走査信号印加手段が接続される。一方、Ｙ方向配線３３には、Ｙ方向に配列した電子放出素子３４の各列を入力信号に応じて変調するための、不図示の変調信号発生手段が接続される。各電子放出素子に印加される駆動電圧は、当該素子に印加される走査信号と変調信号の差電圧として供給される。
【００８２】
上記構成においては、単純なマトリクス配線を用いて、個別の素子を選択して、独立に駆動可能とすることができる。
【００８３】
図２１において、４１は電子源基板３１を固定したリアプレート、４６はガラス基板４３の内面に発光部材としての蛍光体である蛍光膜４４とアノード２０であるメタルバック４５等が形成されたフェースプレートである。また、４２は支持枠であり、この支持枠４２にリアプレート４１、フェースプレート４６がフリットガラス等を介して取り付けられ、外囲器４７を構成している。フリットガラスによる封着は、大気中或いは、窒素中で、４００乃至５００℃の温度範囲で１０分以上焼成することにより実施される。
【００８４】
外囲器４７は、上述の如く、フェースプレート４６、支持枠４２、リアプレート４１で構成される。ここで、リアプレート４１は主に電子源基板３１の強度を補強する目的で設けられるため、電子源基板３１自体で十分な強度を持つ場合には、別体のリアプレート４１は不要とすることができる。
【００８５】
即ち、電子源基板３１に直接支持枠４２を封着し、フェースプレート４６、支持枠４２及び電子源基板３１とで外囲器４７を構成しても良い。一方、フェースプレート４６とリアプレート４１との間に、スペーサーとよばれる不図示の支持体を設置することにより、大気圧に対して十分な強度を持たせた構成とすることもできる。
【００８６】
このような画像表示装置では、放出した電子軌道を考慮して、各電子放出素子３４の上部に蛍光体をアライメントして配置する。図１１の蛍光膜４４がカラーの蛍光膜の場合は、蛍光体の配列によりブラックストライプ或いはブラックマトリクスなどと呼ばれる黒色導電材と蛍光体とから構成すると良い。
【００８７】
次に、単純マトリクス配置の電子源を用いて構成した表示パネルに、ＮＴＳＣ方式のテレビ信号に基づいたテレビジョン表示を行うための駆動回路の構成例について説明する。
【００８８】
表示パネルは、端子Ｄｘ１乃至Ｄｘｍ、端子Ｄｙ１乃至Ｄｙｎ、及び高圧端子を介して外部の電気回路と接続している。端子Ｄｘ１乃至Ｄｘｍには、表示パネル内に設けられている電子源、即ち、ｍ行ｎ列の行列状にマトリクス配線された電子放出素子群を一行（Ｎ素子）ずつ順次駆動する為の走査信号が印加される。一方、端子Ｄｙ１乃至Ｄｙｎには、走査信号により選択された一行の電子放出素子の各素子の出力電子ビームを制御する為の変調信号が印加される。高圧端子には、直流電圧源より、例えば１０［ｋＶ］の直流電圧が供給されるが、これは電子放出素子から放出される電子ビームに蛍光体を励起するのに十分なエネルギーを付与する為の加速電圧である。
【００８９】
上述のように走査信号、変調信号、及びアノードへの高電圧印加により、放出された電子を加速して蛍光体へと照射することによって、画像表示装置を実現する。
【００９０】
尚、このような画像表示装置を本発明の電子放出素子を用いて形成することによって、電子ビームの形状の整った画像表示装置を構成でき、結果、良好な表示特性の画像表示装置を提供することができる。
【実施例】
【００９１】
（実施例１）
図１に示した構成の電子放出素子を、図１２の工程に従って作製した。図１３はその斜視図である。
【００９２】
先ず、図１２（Ａ）に示すように、低ナトリウムガラスであるＰＤ２００を基板１として用い、絶縁層２２として厚さ５００ｎｍのＳｉＮ（ＳｉxＮy）膜をスパッタ法にて形成し、次いで絶縁層２３として厚さ２３ｎｍのＳｉＯ2膜をスパッタ法にて形成した。さらに、絶縁層２３上に、導電層２４として、厚さ３０ｎｍのＴａＮ膜をスパッタ法にて形成した。
【００９３】
次に、フォトリソグラフィー技術により導電層２４上にレジストパターンを形成した後、ドライエッチング手法を用いて導電層２４、絶縁層２３，２２を順に加工し、図１２（Ｂ）に示すように、絶縁層３ａと３ｂからなる絶縁部材３と、ゲート５を形成した。この時の加工ガスとしては、絶縁層２２、２３及び導電層２４には前述のようにフッ化物を作る材料が選択されているためＣＦ4系のガスが用いられた。このガスを用いてＲＩＥを行った結果、絶縁層３ａ、３ｂ及びゲート５のエッチング後の角度は基板水平面に対しておよそ８０°の角度で形成されていた。
【００９４】
レジストを剥離した後、図１２（Ｃ）に示すように、ＢＨＦを用いて深さ約１５０ｎｍになるように絶縁層３ｂをエッチングし、絶縁層３ａ，３ｂからなる絶縁部材３に凹部７を形成した。
【００９５】
次に、図１２（Ｄ）に示すように、ゲート５表面に電解メッキによりＮｉを電解析出させて剥離層２５を形成した。
【００９６】
図１２（Ｅ）に示すように、カソード材料２６であるモリブデン（Ｍｏ）を、絶縁部材３の外表面上及び凹部７の内表面上（絶縁層３ａの上面）に付着させ、カソード６を形成した。尚この際、ゲート５上にもカソード材料２６が付着した。本例では成膜方法としてＥＢ蒸着法を用いた。本形成方法では凹部７内に４０ｎｍ程度、カソード材料２６が入り込むように、基板の角度を基板水平面に対し６０°にセットした。これによりゲート５上部にはＭｏが６０°で入射し、段差を形成する絶縁部材３の一部である絶縁層３ａのＲＩＥ加工後の外表面上には入射角度が４０°で入射するようにセットした。蒸着は約１２ｎｍ／ｍｉｎになるように蒸着速度を定めた。そして蒸着時間を精密に制御し（本例では２．５分）、絶縁部材３の外表面上のＭｏの厚さが３０ｎｍ、凹部７内へのカソード材料２６の入り込み量（Ｘ）が４０ｎｍとなるように形成した。また、凹部７の内表面（絶縁層３ａの上面）と電子放出部となるカソード６の突起部とが接する角度が１２０°となるようにした。
【００９７】
Ｍｏ膜を形成後、ヨウ素とヨウ化カリウムからなるエッチング液を用いてゲート５上に析出させたＮｉ剥離層２５を除去することによりゲート上のＭｏ材料２６をゲート５から剥離した。剥離後、カソード６の幅Ｔ４（図１３）が１００μｍになるようにフォトリソグラフィー技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてモリブデンからなるカソード６を加工した。この時の加工ガスとしては、導電層材料として用いたモリブデンがフッ化物を作るためＣＦ4系のガスを用いた（図１２（Ｆ））。これによって、絶縁部材３の凹部７の縁に沿って位置する突起部分を有する短冊状のカソード６を形成した。本形態においては、カソード６の幅は突起部分の幅と一致しており、Ｔ４は突起部分の幅ともいえる。尚、突起部分の幅とは、突起部分の、絶縁部材３の凹部７の縁に沿った方向の長さを意味する。
【００９８】
断面ＴＥＭと正面ＳＥＭによる解析の結果、図２における放出部であるカソード６の突起部分とゲート５間の間隙８の距離ｄは最小３ｎｍ、平均値１５ｎｍであった。
【００９９】
次に図１２（Ｇ）に示すように、厚さ５００ｎｍの銅（Ｃｕ）膜をスパッタ法にて積層し、電極２を形成した。
【０１００】
以上の方法で電子放出素子を形成した後、図３に示した構成で電子源の特性を評価した。その評価結果が図１４である。図１４は横軸にＶｆ、縦軸にＩｆを表しており、Ｖｆを１０Ｖ乃至２６Ｖまで段階的に上昇させ、その後５Ｖまで段階的に下降させた時の、それぞれのＶｆにおけるＩｆの値を示している。図１４を見ると、Ｖｆを２４Ｖに上げた時に、突発的に大電流が生じ、さらにＶｆを上げると電流が大幅に低下していることがわかる。あるＶｆまで上げた時に突発的に大電流が生じた理由として、前述のクーロン力暴走が生じてゲート５が変形し、ゲート５とカソード６とが接触してリーク電流が増大したものと考えられる。その後Ｖｆをさらに上げると大電流が消滅した理由として、ゲート５とカソード６との接触部分が、大電流によって破壊され、リーク電流が低減したものと考えられる。
【０１０１】
本例における構成を式（１２）及び（１８）にあてはめると、大電流が生じたＶｆ＝２４Ｖ、ゲート５（ＴａＮ）のヤング率Ｙ＝１５５ＧＰａ、Ｘ＝４０ｎｍ、Ｔ２＝２０ｎｍ、ｄ＝３ｎｍ、ｄａｖ＝１５ｎｍとして、
Ｌ／ｈ≦４．５    （２４）
となる。本例においてＬ／ｈ＝１５０／３０＝５となり、Ｖｆ＝２４Ｖでは式（２４）を満たさずクーロン力暴走が生じることが示されている。
【０１０２】
（実施例２）
次に、絶縁層３ｂのエッチング深さ（凹部７の深さ）を実施例１よりも浅くした電子放出素子を作製しその効果検証を行った。作製した素子は実施例１同様であるが、絶縁層３ｂをエッチングし、凹部７を形成する際のエッチング深さを１２０ｎｍとした。断面ＴＥＭと正面ＳＥＭによる解析の結果、図２における放出部であるカソード６の突起部分とゲート５間の間隙８の距離ｄは最小３ｎｍ、平均値１４．８ｎｍであった。こうして得られた電子放出素子を用いて実施例１同様の特性評価を行ったところ、図１５に示すように、Ｖｆ＝３０Ｖで突発的な大電流が生じた。
【０１０３】
表１は、実施例１、２及びこれ以降に説明する実施例３乃至５における、素子の構成と大電流発生の有無、式（１８）によるＬ／ｈの上限値の値をまとめた表である。
【０１０４】
【表１】
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【０１０５】
実施例２において式（１８）によるＬ／ｈの上限値はＶｆ＝２４Ｖにおいて
Ｌ／ｈ≦４．５    （２４−１）
で表される。実施例２の構成ではＬ＝１２０ｎｍ、ｈ＝３０ｎｍよりＬ／ｈ＝４．０で式（２４−１）を満たしている。実施例１と比較すると、実施例２においてはＬの値を小さくすることで、Ｌ／ｈの値も小さくなり、式（２４−１）で示す上限値以下になるため、Ｖｆ＝２４Ｖではクーロン力暴走が生じないことを示している。一方、実施例２で大電流が生じたＶｆ＝３０Ｖを式（１２）及び（１８）に当てはめると、
Ｌ／ｈ≦３．９    （２５）
となり、実施例２の構成Ｌ／ｈ＝４．０を満たさない。Ｖｆを高くするとＬ／ｈの上限値が小さくなり、クーロン力暴走に至ることを示している。
【０１０６】
（実施例３）
ゲート５の膜厚を実施例１よりも厚くした電子放出素子を作製しその効果検証を行った。作製した素子は実施例１同様であるが、ゲート５の厚さＴ２を３６ｎｍとした。断面ＴＥＭと正面ＳＥＭによる解析の結果、図２における放出部であるカソード６の突起部分とゲート５間の間隙８の距離ｄは最小３ｎｍ、平均値１４．５ｎｍであった。こうして得られた電子放出素子を用いて実施例１同様の特性評価を行ったところ、図１６に示す通り、Ｖｆ＝２６Ｖまで電圧を印加した範囲では、実施例１のような突発的な大電流が生じることなく、安定した素子電流を得ることができた。
【０１０７】
実施例３において式（１８）によるＬ／ｈの上限値はＶｆ＝２４Ｖにおいて
Ｌ／ｈ≦４．５    （２４−２）
で表される。実施例３の構成ではＬ＝１５０ｎｍ、ｈ＝３５ｎｍよりＬ／ｈ＝４．２９で式（２４−２）を満たしている。実施例１と比較すると、実施例３においてはｈの値を大きくすることで、Ｌ／ｈの値は小さくなり、式（２４−２）で示す上限値以下になるため、Ｖｆ＝２４Ｖではクーロン力暴走が生じないことを示している。
【０１０８】
（実施例４）
ゲート５の材料を実施例１よりも剛性の高い材料とした電子放出素子を作製しその効果検証を行った。作製した素子は実施例１同様であるが、ゲート５の材料としてモリブデンを用いた。こうして得られた電子放出素子を用いて実施例１同様の特性評価を行ったところ、図１７に示すように、Ｖｆ＝２６Ｖまで電圧を印加した範囲では、実施例１のような突発的な大電流が生じることなく、安定した素子電流を得ることができた。また、断面ＴＥＭと正面ＳＥＭによる解析の結果、図１における放出部であるカソード６の突起部分とゲート５間の間隙８の距離ｄは最小３ｎｍ、平均値１５．２ｎｍであった。
【０１０９】
実施例４における構成を式（１２）及び（１８）にあてはめると、ゲート５の材料であるモリブデンのヤング率Ｙ＝２６０ＧＰａとして
Ｌ／ｈ≦５．４    （２６）
となる。実施例１と比較すると、実施例４ではゲート５の剛性が高いために式（２６）に示すようにＬ／ｈの上限値も高くなる。このため、実施例４の構成ではＬ＝１５０ｎｍ、ｈ＝３０ｎｍで実施例１同様にＬ／ｈ＝５となるが、式（２６）を満たしており、クーロン力暴走が抑制されることを示している。
【０１１０】
（実施例５）
ゲート５とカソード６の突起部分との間の距離を実施例１よりも広げた電子放出素子を作製しその効果検証を行った。作製した素子は実施例１同様であるが、カソード６を形成する際、モリブデンの蒸着時間を２．２分とし、絶縁部材の外表面上のＭｏの厚さが２６ｎｍになるように形成した。断面ＴＥＭと正面ＳＥＭによる解析の結果、図２における放出部であるカソード６の突起部分とゲート５間の間隙８の距離ｄは最小４ｎｍ、平均値１９．８ｎｍであった。こうして得られた電子放出素子を用いて実施例１同様の特性評価を行ったところ、図１８に示す通り、Ｖｆ＝２６Ｖまで電圧を印加した範囲では、実施例１のような突発的な大電流が生じることなく、安定した素子電流を得ることができた。
【０１１１】
実施例５における構成を式（１２）及び（１８）にあてはめると、
Ｌ／ｈ≦５．５    （２７）
となる。実施例１と比較すると、実施例５では間隙距離ｄが広いために式（２７）に示すようにＬ／ｈの上限値も高くなる。このため、実施例５の構成ではＬ＝１５０ｎｍ、ｈ＝３０ｎｍで実施例１同様にＬ／ｈ＝５となるが、式（２７）を満たしており、クーロン力暴走が抑制されることを示している。
【０１１２】
（実施例６）
図１０に例示したように、ゲート５の膜厚が、絶縁層３ｂの内側面と、ゲート５の外表面とで異なるような電子放出素子を作製しその効果検証を行った。作製した素子は実施例１同様であるが、ゲート５はＭｏ膜で構成し、スパッタ法にて形成したところ、その厚さとしては外表面でｈ２＝２０ｎｍ、絶縁層３ｂの内側面の位置でｈ１＝３０ｎｍであった。断面ＴＥＭと正面ＳＥＭによる解析の結果、図２における放出部であるカソード６の突起部分とゲート５間の間隙８の距離ｄは最小が３ｎｍ、平均値が１４．８ｎｍであった。こうして得られた電子放出素子を用いて実施例１同様の特性評価を行ったところ、図１９に示す通り、Ｖｆ＝２４Ｖにおいて突発的に大電流が生じた。
【０１１３】
実施例４と実施例６では、ゲート５の外表面における膜厚ｈ２のみが異なる構成となっているため、実施例４と実施例６での構成と特性評価の比較を行った。表２は、実施例４，６及びこれ以降に説明する実施例７における、各実施例の構成と大電流発生の有無、式（２３）によるＬ／ｈの上限値の値をまとめた表である。
【０１１４】
【表２】
2010267474.tif 000005
【０１１５】
実施例６における構成を式（１２）及び（２３）にあてはめると、Ｖｆ＝２４Ｖにおいて
Ｌ／ｈ’≦５．４    （２８）
となる。実施例４と比較すると、実施例４ではｈ＝３０ｎｍでＬ／ｈ＝５となり式（２６）を満たしている。一方、実施例６ではｈ１＝３０ｎｍ、ｈ２＝２０ｎｍを式（２２）に代入してｈ’＝２７．３ｎｍでＬ／ｈ’＝５．５１となり、式（２８）を満たさない。実施例６では実施例４に比べゲート５の外表面における膜厚ｈ２が薄いために式（２８）を満たさず、クーロン力暴走にいたることを示している。
【０１１６】
（実施例７）
ゲート５の膜厚を厚くした電子放出素子を作製しその効果検証を行った。作製した素子は実施例６同様であるが、ゲート５の厚さは、外表面でｈ２＝２４ｎｍ、絶縁層４の内側面の位置でｈ１＝３５ｎｍであった。断面ＴＥＭと正面ＳＥＭによる解析の結果、図２における放出部であるカソード６の突起部分とゲート５間の間隙８の距離ｄは最小が３ｎｍ、平均値が１５．１ｎｍであった。こうして得られた電子放出素子を用いて実施例１同様の特性評価を行ったところ、図２０に示す通り、Ｖｆ＝２６Ｖまで電圧を印加した範囲では、実施例１のような突発的な大電流が生じることなく、安定した素子電流を得ることができた。
【０１１７】
実施例７において式（２３）によるＬ／ｈ’の上限値はＶｆ＝２４Ｖにおいて
Ｌ／ｈ’≦５．４    （２８−１）
で表される。実施例７の構成ではｈ１＝３５ｎｍ、ｈ２＝２４ｎｍを式（２２）に代入してｈ’＝３２ｎｍでＬ／ｈ’＝４．６９となり、式（２８−１）を満たしている。実施例６と比較すると、ゲート５の膜厚ｈ１、ｈ２をともに厚くすることで、Ｌ／ｈ’の値が小さくなり、式（２８−１）で示す上限値以下になるため、クーロン力暴走が抑制されることを示している。
【符号の説明】
【０１１８】
１：基板、２：電極、３：絶縁部材、３ａ，３ｂ：絶縁層、５：ゲート、６：カソード、７：凹部、８：間隙、２０：アノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010267474.tif 000012
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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