(57)【要約】【課題】  ＥＭＣ耐量を高めることのできる集積回路用保護装置を実現する。【解決手段】  アイソレーション層４により区画された第１および第２の島状領域は、それぞれプレーナ型のバイポーラトランジスタ構造である。第１の島状領域においてベース層６およびエミッタ層７により形成される第１のツェナーダイオードＺＤ１が入出力端子ＳＧに順方向接続されている。また、第１の島状領域を形成するコレクタ層３は電気的に浮遊な状態になっているため、コレクタ層３およびアイソレーション層４が寄生ダイオードとして動作しない。このため、装置の降伏電位を高めることができ、入出力端子ＳＧから侵入した高周波ノイズの負電圧部分がクランプされ難くなるので、フィルタ回路を通過した高周波ノイズの直流成分にズレが発生し難い。【選択図】  図１
2010171134.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板の主表面上に形成された第２導電型の第１の半導体層と、を備え、前記第１の半導体層の表面から前記第１の半導体層を貫通して前記半導体基板に達する第１導電型の絶縁拡散層によって前記半導体層を複数の島状領域に区画してなる集積回路用保護装置において、
入出力端子に順方向接続されており、前記第１の半導体層よりも不純物濃度が高濃度に設定された第２導電型の第２の半導体層および第１導電型の第３の半導体層からなる第１のツェナーダイオードを有する第１の島状領域と、
前記入出力端子に対して順方向接続となるように前記第１のツェナーダイオードに直列接続されており、前記第１の半導体層よりも不純物濃度が高濃度に設定された第２導電型の第４の半導体層および第１導電型の第５の半導体層からなる第２のツェナーダイオードを有する第２の島状領域と、を備えており、
前記第１の島状領域を形成する第１の半導体層が電気的に浮遊な状態になっていることを特徴とする集積回路用保護装置。
【請求項２】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１に記載の集積回路用保護装置。
【請求項３】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項１に記載の集積回路用保護装置。
【請求項４】
前記第１のツェナーダイオードの周囲には、前記第１の島状領域を形成する第１の半導体層の表面から所定の深さにガードリングが形成されてなることを特徴とする請求項１ないし請求項３のいずれか１つに記載の集積回路用保護装置。
【請求項５】
前記ガードリングは、前記第１の島状領域を形成する第１の半導体層の表面から前記半導体基板の主表面に達してなることを特徴とする請求項４に記載の集積回路用保護装置。
【請求項６】
前記ガードリングの電位が前記入出力端子の電位よりも高いことを特徴とする請求項４または請求項５に記載の集積回路用保護装置。
【請求項７】
前記ガードリングがプルアップ抵抗を介して電源に接続されてなることを特徴とする請求項６に記載の集積回路用保護装置。
【請求項８】
前記第１導電型の絶縁拡散層に代えて、酸化シリコンにより形成された絶縁拡散層を備えることを特徴とする請求項１ないし請求項７のいずれか１つに記載の集積回路用保護装置。
【請求項９】
前記第２の島状領域を複数有し、各第２の島状領域に備えられた各第２のツェナーダイオードがそれぞれ前記入出力端子に対して逆方向接続となるように前記第１のツェナーダイオードに直列接続されてなることを特徴とする請求項１ないし請求項８のいずれか１つに記載の集積回路用保護装置。
【請求項１０】
前記第１の島状領域を複数有し、各第１の島状領域に備えられた各第１のツェナーダイオードがそれぞれ前記入出力端子に順方向に直列接続されてなることを特徴とする請求項１ないし請求項９のいずれか１つに記載の集積回路用保護装置。
【請求項１１】
前記第５の半導体層は前記第４の半導体層の周囲に形成されており、
前記第５の半導体層の近傍には、前記第１の半導体層よりも不純物濃度が高濃度に設定された第２導電型の第６の半導体層が形成されており、
前記第５および第６の半導体層が短絡されてなることを特徴とする請求項１ないし請求項１０のいずれか１つに記載の集積回路用保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入出力端子から侵入するノイズから集積回路を保護するための集積回路用保護装置に関する。
【背景技術】
【０００２】
従来、この種の集積回路用保護装置として、プレーナ型のバイポーラトランジスタ構造を有し、そのエミッタ領域およびベース領域間の接合の降伏により、サージ電流を吸収するものが知られている（たとえば、特許文献１）。図１２は、その集積回路用保護装置の説明図であり、（ａ）は集積回路用保護装置の縦断面図の一部、（ｂ）は（ａ）の電極パターンの平面図である。
【０００３】
この集積回路用保護装置は、Ｐ型基板７０と、このＰ型基板に形成されたＮ＋型埋め込みコレクタ領域７１と、これらの上に形成されたＮ−層をＰ＋型絶縁拡散層７３で島状に区画してなるＮ−コレクタ領域７２と、このＮ−コレクタ領域７２の表面部に形成されたＰ型ベース領域７６と、このＰ型ベース領域７６に形成されたＮ＋エミッタ領域７５と、Ｐ型ベース領域７６の外側面に接して形成されたＮ＋型表面コレクタ領域７４とを備える。９０は、フィールド酸化膜である。
【０００４】
Ｐ型ベース領域７６およびＮ＋型表面コレクタ領域７４は、フィールド酸化膜９０に形成された開口部を介してアノード電極８０と接続されている。また、Ｎ＋エミッタ領域７５は、フィールド酸化膜９０に形成された開口部を介してカソード電極８１と接続されている。カソード電極８１は、電源Ｖｃｃに接続されており、アノード電極８０は、グランドに接続されている。図１２（ｂ）に示すように、アノード電極８０は、櫛歯状に形成されており、カソード電極８１は、アノード電極８０の櫛歯間に介在された形状に連続形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−５５４７１号公報（第１７〜１９段落、図１，２）。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、前述した従来の集積回路用保護装置は、高電圧の高周波ノイズが入出力端子ＳＧから侵入すると、その負電圧部分により、Ｐ＋型絶縁拡散層７３およびＮ−コレクタ領域７２で形成する寄生ダイオードが動作し、整流効果が発生してしまう。このため、ツェナーダイオードを何段接続しても、ツェナー電位が低下してしまう。具体的には、図１３に示すように、ツェナー電位が、ツェナーダイオードの順方向電圧降下−ＶＦと、寄生ダイオードの順方向電圧降下−ＶＦとを加えた−２ＶＦに低下する。
【０００７】
したがって、図１４に示すように、入出力端子ＳＧから侵入した高周波ノイズが集積回路用保護装置を通過すると、上記の整流効果によって、高周波ノイズの負電圧部分が、−２ＶＦでクランプされる現象が発生するおそれがある。そして、そのような現象が発生すると、フィルタ回路を通過した高周波ノイズの直流成分にズレが発生するため、集積回路６０に備えられた比較回路や判定回路などが誤動作するおそれがある。
つまり、従来の集積回路用保護装置は、ＥＳＤ(Electrostatic Discharge：静電気放電)に対する対策はなされているが、高周波ノイズなどのＥＭＣ（Electromagnetic Compatibility：電磁的両立性）に対する耐量が低いという問題がある。
【０００８】
そこでこの発明は、上述の諸問題を解決するためになされたものであり、ＥＭＣ耐量を高めることのできる集積回路用保護装置を実現することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、この発明の第１の特徴は、第１導電型の半導体基板（２）と、前記半導体基板の主表面上に形成された第２導電型の第１の半導体層（３）と、を備え、前記第１の半導体層の表面から前記第１の半導体層を貫通して前記半導体基板に達する第１導電型の絶縁拡散層（４）によって前記半導体層を複数の島状領域に区画してなる集積回路用保護装置において、入出力端子（ＳＧ）に順方向接続されており、前記第１の半導体層よりも不純物濃度が高濃度に設定された第２導電型の第２の半導体層（７）および第１導電型の第３の半導体層（６）からなる第１のツェナーダイオードを有する第１の島状領域と、前記入出力端子に対して順方向接続となるように前記第１のツェナーダイオードに直列接続されており、前記第１の半導体層よりも不純物濃度が高濃度に設定された第２導電型の第４の半導体層（９）および第１導電型の第５の半導体層（８）からなる第２のツェナーダイオードを有する第２の島状領域と、を備えており、前記第１の島状領域を形成する第１の半導体層（３）が電気的に浮遊な状態になっていることにある。
【００１０】
入出力端子に順方向接続された第１のツェナーダイオードを備えるため、入出力端子から侵入した高周波ノイズの負電圧部分をその第１のツェナーダイオードによって吸収することができる。また、第１の島状領域を形成する第１の半導体層が電気的に浮遊な状態になっているため、その第１の半導体層および絶縁拡散層が寄生ダイオードとして動作するおそれがない。
したがって、入出力端子から高周波ノイズが侵入した場合であっても、第１のツェナーダイオードのツェナー電位になるまで寄生ダイオードが動作しないため、高周波ノイズの負電圧部分がクランプされ難くなるので、フィルタ回路を通過した後の高周波ノイズの直流成分にズレが発生し難くなり、ＥＭＣ耐量を高めることができる。
【００１１】
また、この発明の第２の特徴として、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。また、第３の特徴として、逆に、第１導電型をＮ型とし、第２導電型をＰ型とすることもできる。
【００１２】
さらに、この発明の第４の特徴は、第１のツェナーダイオードの周囲に、第１の島状領域を形成する第２導電型の半導体層（３）の表面から所定の深さにガードリング（１１）を形成したことにある。
【００１３】
この構造によれば、入出力端子から侵入したサージによるリーク電流をガードリングに吸収させることができるため、耐圧を高めることができる。
【００１４】
特に、第５の特徴は、ガードリング（１１）を、第１の島状領域を形成する第２導電型の半導体層（３）の表面から半導体基板（２）の主表面に達するように形成したことにある。
【００１５】
この構造によれば、サージによるリーク電流のガードリングにおける吸収率を高めることができるため、耐圧をより一層高めることができる。
【００１６】
また、この発明の第６の特徴は、ガードリング（１１）の電位が入出力端子（ＳＧ）の電位よりも高くなるように構成したことにある。
【００１７】
この構造によれば、サージによるリーク電流のガードリングにおける吸収率をより一層高めることができるため、耐圧をより一層高めることができる。
【００１８】
また、この発明の第７の特徴は、ガードリング（１１）をプルアップ抵抗（Ｒ）を介して電源（Ｖｃｃ）に接続したことにある。
この構造によれば、第１の島状領域を形成する第２導電型の半導体層の電位を入出力端子の電位よりも高くすることができるため、サージによるリーク電流を漏れなくガードリングに吸収することができるので、さらに耐圧を高めることができる。
【００１９】
また、この発明の第８の特徴は、第１導電型の絶縁拡散層（４）に代えて、酸化シリコンにより形成された絶縁拡散層（４４）を備える構成にしたことにある。
【００２０】
この構成によれば、入出力端子から高周波ノイズが侵入した場合であっても、第１の島状領域を形成する第２導電型の半導体層および絶縁拡散層が寄生ダイオードとして動作しない。
したがって、ＥＭＣ耐量をより一層高めることができる。
【００２１】
また、第９の特徴は、第２の島状領域を複数有し、各第２の島状領域に備えられた各第２のツェナーダイオードがそれぞれ入出力端子（ＳＧ）に対して逆方向接続となるように第１のツェナーダイオードに直列接続されてなる構成としたことにある。
【００２２】
この構成によれば、入出力端子に正電圧が印加された場合の動作範囲を広くすることができ、かつ、ＥＭＣ耐量をより一層高めることができる。
【００２３】
さらに、第１０の特徴は、第１の島状領域を複数有し、各第１の島状領域に備えられた各第１のツェナーダイオードがそれぞれ入出力端子（ＳＧ）に順方向に直列接続されてなる構成としたことにある。
【００２４】
この構成によれば、ＥＭＣ耐量をより一層高めることができる。
【００２５】
さらに、第１１の特徴は、第５の半導体層（８）が第４の半導体層（９）の周囲に形成されており、第５の半導体層の近傍には、第１の半導体層（３）よりも不純物濃度が高濃度に設定された第２導電型の第６の半導体層（１０）が形成されており、第５および第６の半導体層（８，１０）が短絡されてなる構成としたことにある。
【００２６】
この構成によれば、サージ電圧およびサージ電流が小さい範囲では、第４および第５の半導体層の接合（第２のツェナーダイオード）の降伏によってのみサージ電流を吸収することができる。また、サージ電流が増大した場合は、第２のツェナーダイオードを構成する第５の半導体層におけるサージ電流通過経路における電圧降下が増大するため、第５の半導体層と、第２の島状領域を形成する第２の半導体層および第６の半導体層との間の接合が順バイアスし、第１および第６の半導体層から第４の半導体層へ電子が注入され、逆トランジスタ電流が流れるので、サージ電流を吸収することができる。
【００２７】
なお、上記各括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２８】
【図１】この発明の第１実施形態に係る集積回路用保護装置の要部の縦断面図である。
【図２】図１に示す集積回路用保護装置が回路チップに配置された状態を示す模式図の等価回路図である。
【図３】第１実施形態に係る集積回路用保護装置の電流電圧特性を示す説明図である。
【図４】第２実施形態に係る集積回路用保護装置の要部の縦断面図である。
【図５】第３実施形態に係る集積回路用保護装置の要部の縦断面図である。
【図６】フィルタを通過した高周波ノイズの特性変動量を示す説明図である。
【図７】第３実施形態の変更例に係る集積回路用保護装置の要部の縦断面図である。
【図８】第４実施形態に係る集積回路用保護装置の要部の縦断面図である。
【図９】第４実施形態の変更例に係る集積回路用保護装置の要部の縦断面図である。
【図１０】第５実施形態に係る集積回路用保護装置の要部の縦断面図である。
【図１１】第６実施形態に係る集積回路用保護装置の要部の縦断面図である。
【図１２】従来の集積回路用保護装置の説明図であり、（ａ）は集積回路用保護装置の縦断面図の一部、（ｂ）は（ａ）の電極パターンの平面図である。
【図１３】従来の集積回路用保護装置の電流電圧特性を示す説明図である。
【図１４】フィルタ回路を通過した高周波ノイズの直流成分のズレを説明する説明図である。
【発明を実施するための形態】
【００２９】
〈第１実施形態〉
この発明に係る第１実施形態について図を参照して説明する。図１は、この第１実施形態に係る集積回路用保護装置の要部の縦断面図であり、図２は、図１に示す集積回路用保護装置が回路チップに配置された状態を示す模式図である。
【００３０】
図２に示すように、この第１実施形態に係る集積回路用保護装置１は、集積回路６０が搭載された回路チップ１２に配置されている。集積回路用保護装置１は、集積回路６０の入出力端子ＳＧおよびグランド間に直列接続された第１のツェナーダイオードＺＤ１および第２のツェナーダイオードＺＤ２から構成されている。入出力端子ＳＧとは、信号入力端子、信号出力端子、集積回路６０の電気的特性を調整するための調整端子および電源端子などのことをいうが、以下では、信号入力端子、信号出力端子および調整端子を入出力端子として説明する。
【００３１】
第１のツェナーダイオードＺＤ１は、そのアノードを入出力端子ＳＧにカソードをグランドＧＮＤにそれぞれ接続してなる。つまり、第１のツェナーダイオードＺＤ１は、入出力端子ＳＧに対して順方向接続されている。第２のツェナーダイオードＺＤ２は、そのカソードを第１のツェナーダイオードＺＤ１のカソードにアノードをグランドＧＮＤにそれぞれ接続してなる。つまり、第２のツェナーダイオードＺＤ２は、入出力端子ＳＧに対して逆方向接続されている。
【００３２】
集積回路６０は、入出力端子ＳＧから集積回路用保護装置１を通過した高周波ノイズをフィルタリングするフィルタ回路（図示省略）を備える。
【００３３】
図１に示すように、集積回路用保護装置１は、Ｐ型の半導体基板２と、この半導体基板２の主表面上に形成されたＮ−型のコレクタ層３と、このコレクタ層３を第１および第２の島状領域に区画するＰ＋型のアイソレーション層４とを備える。アイソレーション層４は、コレクタ層３の表面から半導体基板２の主表面まで達している。
【００３４】
第１の島状領域は、プレーナ型のバイポーラトランジスタ構造であり、コレクタ層３の下層部に形成されたＮ＋型の埋め込みコレクタ層５と、コレクタ層３の表層部に形成されたＰ＋型のベース層６と、このベース層６の表層部に形成されたエミッタ層７とを備える。
【００３５】
第２の島状領域もプレーナ型のバイポーラトランジスタ構造であり、Ｎ＋型の埋め込みコレクタ層５と、Ｎ−型のコレクタ層３の表層部に形成されたＰ＋型のベース層８と、このベース層８の表層部に形成されたエミッタ層９と、コレクタ層３の表層部においてベース層８の近傍に形成された表層コレクタ層１０とを備える。この実施形態では、ベース層６，８、エミッタ層７，９および表層コレクタ層１０の平面形状はストライプ形状であるが、図１２（ｂ）に示した櫛歯状あるいはコ字状でもよい。
【００３６】
なお、図２では、ベース層６の表面に形成されるアノード電極と、ベース層８および表層コレクタ層１０の表面に形成されるアノード電極と、エミッタ層７の表面に形成されるカソード電極と、エミッタ層９の表面に形成されるカソード電極と、各アイソレーション層４の表面に形成される電極と、各層の表面に形成されるフィールド酸化膜とを省略している。
【００３７】
第１の島状領域を形成するベース層６およびエミッタ層７によって第１のツェナーダイオードＺＤ１が構成されており、第２の島状領域を形成するベース層８およびエミッタ層９によって第２のツェナーダイオードＺＤ２が構成されている。
第１のツェナーダイオードＺＤ１のベース層６は、図示しないアノード電極を介して入出力端子ＳＧと接続されており、エミッタ層７は、図示しないカソード電極を介して第２のツェナーダイオードＺＤ２を構成するエミッタ層９と接続されている。
【００３８】
第１の島状領域を形成するコレクタ層３は、ベース層６とコンタクトしておらず、電気的に浮遊な状態になっている。
第２のツェナーダイオードＺＤ２のベース層８および表層コレクタ層１０は、図示しないアノード電極を介してグランドと接続されている。また、各アイソレーション層４は、図示しない電極を介してグランドと接続されている。
【００３９】
上記のように、この第１実施形態に係る集積回路用保護装置１は、第１のツェナーダイオードＺＤ１が入出力端子ＳＧに対して順方向接続されているため、入出力端子ＳＧに印加された高周波ノイズの負電圧部分を第１のツェナーダイオードＺＤ１によって吸収することができるし、それを効率良く次段の第２のツェナーダイオードＺＤ２へ流すことができる。
【００４０】
このとき、第１の島状領域を形成するコレクタ層３が電気的に浮遊な状態になっているため、Ｎ−型のコレクタ層３およびＰ＋型のアイソレーション層４は、上記の吸収した高周波ノイズの負電圧が、第２のツェナーダイオードＺＤ２のツェナー電位−ＶＺになるまでは寄生ダイオードとして動作しない。
したがって、図３に示すように、集積回路用保護装置全体の降伏電位を従来の−２ＶＦから、−ＶＺまで高めることができる。つまり、第１のツェナーダイオードＺＤ１によって吸収した高周波ノイズを効率良く次段の第２のツェナーダイオードＺＤ２へ流すことができる。
【００４１】
また、入出力端子ＳＧから侵入した高周波ノイズの負電圧部分がクランプされ難くなる。このため、集積回路６０に備えられたフィルタ回路を通過した高周波ノイズの直流成分のズレが発生し難いので、集積回路６０に備えられた比較回路や判定回路などが誤動作し難い。つまり、ＥＭＣ耐量の高い集積回路用保護装置を実現することができる。
【００４２】
また、第２の島状領域を構成する表層コレクタ層１０およびベース層８は、図示しないアノード電極により短絡されているため、サージ電圧およびサージ電流が小さい範囲では、単にエミッタ層９およびベース層８間の接合の降伏によってのみ（第２のツェナーダイオードでのみ）サージ電流を吸収することができる。
【００４３】
一方、サージ電流が増大すると、ベース層８におけるサージ電流通過経路の電圧降下が増大するため、ベース層８と、コレクタ層３および表層コレクタ層１０との間の接合が順バイアスし、コレクタ層３および表層コレクタ層１０からエミッタ層９へ電子が注入され、逆トランジスタ電流が流れるため、サージ電流を吸収することができる。つまり、ＥＳＤに強い集積回路用保護装置を実現することができる。
【００４４】
また、集積回路用保護装置１の正電圧に対する動作範囲は、第１のツェナーダイオードＺＤ１の順方向電位ＶＦと、第２のツェナーダイオードＺＤ２のツェナー電位ＶＺとを加算したＶＦ＋ＶＺである（図３）。
【００４５】
〈第２実施形態〉
次に、この発明の第２実施形態について図を参照して説明する。図４は、この第２実施形態に係る集積回路用保護装置の要部の縦断面図である。
【００４６】
この実施形態に係る集積回路用保護装置１は、第２の島状領域を複数有し、各第２の島状領域に備えられた各第２のツェナーダイオードＺＤ２がそれぞれ入出力端子ＳＧに対して逆方向接続となるように第１のツェナーダイオードＺＤ１に直列接続されてなる。
【００４７】
したがって、第１のツェナーダイオードＺＤ１の順方向電位をＶＦとし、第２のツェナーダイオードＺＤ２の段数をＮとし、各第２のツェナーダイオードＺＤ２のツェナー電位をＶＺとすると、集積回路用保護装置１の正電圧に対する動作範囲は、（ＶＦ＋Ｎ・ＶＺ）となる。
【００４８】
つまり、入出力端子ＳＧに順方向接続された第１のツェナーダイオードＺＤ１に、入出力端子ＳＧに逆方向接続された第２のツェナーダイオードＺＤ２をＮ段直列接続することにより、正電圧に対する動作範囲をＮ・ＶＺ分広げることができる。また、ＥＭＣ耐量を高めることもできる。
【００４９】
〈第３実施形態〉
次に、この発明の第３実施形態について図を参照して説明する。図５は、この第３実施形態に係る集積回路用保護装置の要部の縦断面図であり、図６は、フィルタ回路を通過した高周波ノイズの特性変動量を示す説明図である。
【００５０】
図５に示すように、この実施形態に係る集積回路用保護装置１は、第１のツェナーダイオードＺＤ１を構成するベース層６の周囲が、Ｎ＋型のガードリング１１によって囲まれている。ガードリング１１は、コレクタ層３の表面から所定の深さで、かつ、ベース層６の周壁から所定距離隔てて形成されている。
したがって、入出力端子ＳＧから侵入したサージによるリーク電流をガードリング１１に吸収させることができるため、耐圧を高めることができる。
【００５１】
この出願の発明者らは、数十〜４００ＭＨｚの高周波ノイズを入出力端子ＳＧに印加し、フィルタ回路を通過した高周波ノイズの特性変動量（任意単位；たとえば、ｍＶ）を測定する実験を行った。この実験は、図１２に示した従来の集積回路用保護装置と、この実施形態に係る集積回路用保護装置１とについて行った。その結果、図６に示すように、従来のものでは、高周波ノイズの特性変動量が、いくつかの周波数帯において大きくなった。一方、上記実施形態の集積回路用保護装置１では、特性変動量が殆ど変化しなかった。
つまり、上記第３実施形態に係る集積回路用保護装置１を用いれば、ＥＭＣ耐量を高めることができることが実証された。
【００５２】
［第３実施形態の変更例］
図７に示すように、ガードリング１１をコレクタ層３の表面から半導体基板２の主表面に達する深さに形成することもできる。この構造を用いれば、サージによるリーク電流のガードリング１１における吸収率を高めることができるため、耐圧をより一層高めることができる。
【００５３】
〈第４実施形態〉
次に、この発明の第４実施形態について図を参照して説明する。図８は、この第４実施形態に係る集積回路用保護装置の要部の縦断面図である。
【００５４】
図８に示すように、前述の第３実施形態のガードリング１１がプルアップ抵抗Ｒを介して電源Ｖｃｃに接続されており、第１の島状領域を形成するコレクタ層３の電位が、入出力端子ＳＧの電位よりも高くなっている。この構造を用いれば、サージによるリーク電流を漏れなくガードリング１１に吸収することができるので、さらに耐圧を高めることができる。
【００５５】
［第４実施形態の変更例］
図９に示すように、前述の第３実施形態の変更例に示したガードリング１１をプルアップ抵抗Ｒを介して電源Ｖｃｃに接続することもできる。この構造を用いれば、サージによるリーク電流をより一層漏れなくガードリング１１に吸収することができるので、より一層耐圧を高めることができる。
【００５６】
〈第５実施形態〉
次に、この発明の第５実施形態について図を参照して説明する。図１０は、この第５実施形態に係る集積回路用保護装置の要部の縦断面図である。
【００５７】
図１０に示すように、この実施形態に係る集積回路用保護装置１は、Ｎ型の半導体基板２２と、この半導体基板２２の主表面上に形成された９−型のコレクタ層２３と、このコレクタ層２３を第１および第２の島状領域に区画するＮ＋型のアイソレーション層２４とを備える。アイソレーション層２４は、コレクタ層２３の表面から半導体基板２２の主表面まで達している。
【００５８】
第１の島状領域は、プレーナ型のバイポーラトランジスタ構造であり、コレクタ層２３の下層部に形成されたＰ＋型の埋め込みコレクタ層２５と、コレクタ層２３の表層部に形成されたＮ＋型のベース層２６と、このベース層２６の表層部に形成されたエミッタ層２７とを備える。
【００５９】
第２の島状領域もプレーナ型のバイポーラトランジスタ構造であり、Ｐ＋型の埋め込みコレクタ層２５と、Ｐ−型のコレクタ層２３の表層部に形成されたＮ＋型のベース層２８と、このベース層２８の表層部に形成されたエミッタ層２９と、コレクタ層２３の表層部においてベース層２８の近傍に形成された表層コレクタ層３０とを備える。
【００６０】
また、各アイソレーション層２４、ベース層２８および表層コレクタ層３０には、電源３１（Ｖｃｃ）の正極が接続されている。
このように、この実施形態に係る集積回路用保護装置１は、前述の第１実施形態における集積回路用保護装置１を構成する各層の導電型を逆の導電型に変更したものであり、第１実施形態と同じように、ＥＭＣ耐量を高めることができる。
【００６１】
〈第６実施形態〉
次に、この発明の第６実施形態について図を参照して説明する。図１１は、この第６実施形態に係る集積回路用保護装置の要部の縦断面図である。
【００６２】
図１１に示すように、この実施形態に係る集積回路用保護装置１は、半導体基板４２と、その主表面に形成された絶縁層５０と、酸化シリコンにより形成されたアイソレーション層４４とを備える。たとえば、この集積回路用保護装置１は、シリコンウェハ上の埋込酸化膜上にＳＯＩ層が形成されているＳＯＩウエハを利用して製造することができる。この場合、ＳＯＩウエハのシリコンウエハが半導体基板４２となり、埋込酸化膜が絶縁層５０となる。また、ＳＯＩ層を形成するシリコン単結晶を酸化することによりアイソレーション層４４を形成することができる。
【００６３】
この構成によれば、第１の島状領域を形成するＮ−型のコレクタ層３およびアイソレーション層４４は、寄生ダイオードとして動作することがない。したがって、ＥＭＣ耐量をより一層高めることができる。
【００６４】
前述の各実施形態の集積回路用保護装置１は、入出力端子ＳＧが電源端子である場合にも適用することができ、この場合も前述の各実施形態と同じ効果を奏することができる。
【００６５】
〈他の実施形態〉
前述の各実施形態において、第１の島状領域を複数形成し、入出力端子ＳＧに順方向に第１のツェナーダイオードＺＤ１を直列接続することもできる。この構成によれば、ＥＭＣ耐量ををより一層高めることができる。
【符号の説明】
【００６６】
１・・集積回路用保護装置、２・・半導体基板、３・・コレクタ層、
４・・アイソレーション層、５・・コレクタ層、６・・ベース層、７・・エミッタ層、
８・・ベース層、９・・エミッタ層、１０・・表層コレクタ層、
１１・・ガードリング、ＺＤ１・・第１のツェナーダイオード、
ＺＤ２・・第２のツェナーダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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