(57)【要約】【課題】シールド電極の電位の影響による表示不良が起こるのを抑制することが可能な液晶表示装置を提供する。【解決手段】この液晶表示装置１００は、基板１と、基板１側に形成された画素選択用の薄膜トランジスタ１６と、基板１側の薄膜トランジスタ１６の上方に形成された画素電極１９および共通電極２１と、画素電極１９および共通電極２１の上方に液晶層３６を介して設けられた基板２と、基板２の表面上に設けられたシールド電極３１と、シールド電極３１と共通電位（ＣＯＭ）を供給する共通電位配線７との間に設けられ、所定の電位（１０Ｖ）よりも大きい電位によりオン状態となるダイオードとして機能する薄膜トランジスタ６とを備える。【選択図】図１
2010156903.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板側に形成された画素選択用の第１薄膜トランジスタと、
前記第１基板側の前記第１薄膜トランジスタの上方に形成された画素電極および共通電極と、
前記画素電極および前記共通電極の上方に液晶層を介して設けられた第２基板と、
前記第２基板の表面上に設けられたシールド電極と、
前記シールド電極と、交流的または直流的な特定の電位を供給する配線との間に設けられ、所定の電位よりも大きい電位によりオン状態となるスイッチ素子とを備える、液晶表示装置。
【請求項２】
前記特定の電位を供給する配線は、前記共通電極に共通電位を供給する配線である、請求項１に記載の液晶表示装置。
【請求項３】
前記シールド電極は、前記第２基板の前記第１基板側に設けられている、請求項１または２に記載の液晶表示装置。
【請求項４】
前記スイッチ素子は、前記画素選択用の第１薄膜トランジスタの能動層と同一の層からなる能動層を有する第２薄膜トランジスタを含む、請求項１〜３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記第２薄膜トランジスタのソース／ドレインの一方は、前記シールド電極と導通するとともに、
前記第２薄膜トランジスタの少なくともソース／ドレインの一方と前記第２薄膜トランジスタのゲートとが接続されている、請求項４に記載の液晶表示装置。
【請求項６】
前記第２薄膜トランジスタのソース／ドレインの他方と前記第２薄膜トランジスタのゲートとが接続されている、請求項５に記載の液晶表示装置。
【請求項７】
前記シールド電極と前記スイッチ素子の一方端との間に設けられる導通部をさらに備え、
前記スイッチ素子の一方端と前記導通部とが接続されるとともに、前記スイッチ素子の他方端と前記特定の電位を供給する配線とが接続されている、請求項１〜６のいずれか１項に記載の液晶表示装置。
【請求項８】
前記第１基板には、複数の画素が設けられる表示領域と前記表示領域以外の非表示領域とが設けられ、
前記スイッチ素子は、前記非表示領域に設けられている、請求項１〜７いずれか１項に記載の液晶表示装置。
【請求項９】
前記液晶層を封入するように前記第１基板と前記第２基板とをシールするシール材をさらに備え、
前記スイッチ素子は、平面的に見て、前記シール材とオーバーラップするように設けられている、請求項１〜８のいずれか１項に記載の液晶表示装置。
【請求項１０】
前記シールド電極と前記スイッチ素子の一方端との間に設けられる導通部と、
前記導通部と前記スイッチ素子の一方端とを接続する配線層とをさらに備え、
前記導通部および前記配線層は、平面的に見て、前記シール材とオーバーラップするように設けられている、請求項９に記載の液晶表示装置。
【請求項１１】
前記スイッチ素子は、複数設けられ、前記複数のスイッチ素子は、直列または並列に接続されている、請求項１〜１０のいずれか１項に記載の液晶表示装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の液晶表示装置を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置および電子機器に関し、特に、一対の基板のうちの一方にシールド電極が設けられる液晶表示装置および電子機器に関する。
【背景技術】
【０００２】
従来、一対の基板のうちの一方にシールド電極が設けられる液晶表示装置が知られている（たとえば、特許文献１参照）。上記特許文献１に記載の液晶表示装置は、一対の基板のうちの一方にシールド電極が設けられるとともに、一対の基板のうちの他方には、画素電極と共通電極とが設けられている。そして、この液晶表示装置は、画素電極と共通電極との間に発生する横方向の電界により液晶を駆動するＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）方式により駆動されている。また、液晶表示装置に設けられるシールド電極（導電層）は、所定の電位（接地電位、共通電極電位など）に接続されているか、または、フローティング状態となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−５１２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の液晶表示装置では、シールド電極が特定の電位（接地電位、共通電極電位など）に接続されている場合には、シールド電極の特定の電位が画素に影響を及ぼすことにより、シールド電極がフローティング状態の場合と比べて、透過率が小さくなるという不都合がある。一方、シールド電極がフローティング状態である場合には、シールド電極に蓄積された静電気が抜けにくく、黒表示の際に光が漏れてしまうという不都合がある。このように、上記特許文献１に記載の液晶表示装置では、シールド電極の電位の影響のため、表示不良が起こるという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、シールド電極の電位の影響による表示不良が起こるのを抑制することが可能な液晶表示装置および電子機器を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、この発明の第１の局面における液晶表示装置は、第１基板と、第１基板側に形成された画素選択用の第１薄膜トランジスタと、第１基板側の第１薄膜トランジスタの上方に形成された画素電極および共通電極と、画素電極および共通電極の上方に液晶層を介して設けられた第２基板と、第２基板の表面上に設けられたシールド電極と、シールド電極と、交流的または直流的な特定の電位を供給する配線との間に設けられ、所定の電位よりも大きい電位によりオン状態となるスイッチ素子とを備える。
【０００７】
この第１の局面による液晶表示装置では、上記のように、シールド電極と、交流的または直流的な特定の電位との間に設けられ、所定の電位よりも大きい電位によりオン状態となるスイッチ素子を備えることによって、シールド電極が直接特定の電位を供給する配線に接続されている場合と異なり、シールド電極の電位が所定の電位未満の場合には特定の電位の影響を受けないので、シールド電極に印加される特定の電位の画素への影響により、表示不良が起こるのを抑制することができる。また、スイッチ素子が所定の電位よりも大きい電位によりオン状態となることにより、シールド電極に所定の電位以上の静電気が蓄積されることが抑制されるので、シールド電極に蓄積される静電気が放電されない場合と比べて、シールド電極に蓄積される静電気の影響による表示不良が起こるのを抑制することができる。
【０００８】
上記第１の局面による液晶表示装置において、好ましくは、特定の電位を供給する配線は、共通電極に共通電位を供給する配線である。このように構成すれば、共通電極に供給される共通電位は液晶表示装置にもともと備えられた電位であるので、別途電位を設ける場合と異なり、容易に、スイッチ素子と特定の電位とを接続することができる。
【０００９】
上記第１の局面による液晶表示装置において、好ましくは、シールド電極は、第２基板の第１基板側に設けられている。このように構成すれば、シールド電極が第２基板の第１基板と反対側に形成される場合と異なり、シールド電極を第１基板側の素子に容易に接続することができる。
【００１０】
上記第１の局面による液晶表示装置において、好ましくは、スイッチ素子は、第１薄膜トランジスタの能動層と同一の層からなる能動層を有する第２薄膜トランジスタを含む。このように構成すれば、第２薄膜トランジスタの能動層を第１薄膜トランジスタの能動層とは別個に形成する場合と異なり、第１薄膜トランジスタと第２薄膜トランジスタとを同一の工程により形成することができるので、第２薄膜トランジスタを容易に形成することができる。
【００１１】
この場合、好ましくは、第２薄膜トランジスタのソース／ドレインの一方は、シールド電極と導通するとともに、第２薄膜トランジスタの少なくともソース／ドレインの一方と第２薄膜トランジスタのゲートとが接続されている。このように構成すれば、容易に、シールド電極に蓄積された電荷を第２薄膜トランジスタのソース／ドレインの他方側に放電することができる。
【００１２】
上記第２薄膜トランジスタの少なくともソース／ドレインの一方とゲートとが接続される液晶表示装置において、好ましくは、第２薄膜トランジスタのソース／ドレインの他方と第２薄膜トランジスタのゲートとが接続されている。このように構成すれば、シールド電極の電位が第２薄膜トランジスタのソース／ドレインの他方側の電位よりも低くなった場合でも、第２薄膜トランジスタのソース／ドレインの他方側からシールド電極に電位を供給することができる。
【００１３】
上記第１の局面による液晶表示装置において、好ましくは、シールド電極とスイッチ素子の一方端との間に設けられる導通部をさらに備え、スイッチ素子の一方端と導通部とが接続されるとともに、スイッチ素子の他方端と特定の電位を供給する配線とが接続される。このように構成すれば、シールド電極に蓄積された電荷が、導通部を介して、容易に特定の電位に放電される。
【００１４】
上記第１の局面による液晶表示装置において、好ましくは、第１基板には、複数の画素が設けられる表示領域と表示領域以外の非表示領域とが設けられ、スイッチ素子は、非表示領域に設けられている。このように構成すれば、スイッチ素子が表示領域に設けられる場合と異なり、表示領域の表示に寄与する部分が小さくなるのを抑制することができる。
【００１５】
上記第１の局面による液晶表示装置において、好ましくは、液晶層を封入するように第１基板と第２基板とをシールするシール材をさらに備え、スイッチ素子は、平面的に見て、シール材とオーバーラップするように設けられている。このように構成すれば、スイッチ素子を設けるためのスペースをわざわざ設ける必要がないため、シール材より外側の領域（いわゆる額縁領域）を広げる必要がなく、よって液晶表示パネル全体の面積が増加するのを抑制できるため、液晶表示装置の小型化にも寄与するものとなる。
【００１６】
この場合、好ましくは、シールド電極とスイッチ素子の一方端との間に設けられる導通部と、導通部とスイッチ素子の一方端とを接続する配線層とをさらに備え、導通部および配線層は、平面的に見て、シール材とオーバーラップするように設けられている。このように構成すれば、導通部および配線層を設けるためのスペースをわざわざ設ける必要がないため、シール材より外側の領域（いわゆる額縁領域）を広げる必要がなく、よって液晶表示パネル全体の面積が増加するのを抑制できるため、液晶表示装置の小型化にも寄与するものとなる。
【００１７】
上記第１の局面による液晶表示装置において、好ましくは、スイッチ素子は、複数設けられ、複数のスイッチ素子は、直列または並列に接続されている。このように構成すれば、複数のスイッチ素子のうち、１つのスイッチ素子が壊れても、他のスイッチ素子を介して、シールド電極に蓄積された電荷を特定の電位側に放電することができる。
【００１８】
この発明の第２の局面による電子機器は、上記のいずれかの構成を有する液晶表示装置を備える。このように構成すれば、シールド電極の電位の影響による表示不良が起こるのを抑制することが可能な電子機器を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による液晶表示装置の平面図である。
【図２】本発明の一実施形態による液晶表示装置の共通電位配線、ダイオードとして機能する薄膜トランジスタおよび導通部を示す平面図である。
【図３】本発明の一実施形態による液晶表示装置の画素の断面図である。
【図４】本発明の一実施形態による液晶表示装置の表示領域の端部近傍の断面図である。
【図５】本発明の一実施形態による液晶表示装置のダイオードとして機能する薄膜トランジスタのソース電極／ドレイン電極以下の層を示す平面図である。
【図６】本発明の一実施形態による液晶表示装置のダイオードとして機能する薄膜トランジスタの平面図である。
【図７】図６の２００−２００線に沿った断面図である。
【図８】本発明の一実施形態による液晶表示装置を用いた電子機器の一例を説明するための図である。
【図９】本発明の一実施形態による液晶表示装置を用いた電子機器の一例を説明するための図である。
【図１０】本発明の一実施形態による液晶表示装置の第１変形例の薄膜トランジスタの回路図である。
【図１１】本発明の一実施形態による液晶表示装置の第２変形例の薄膜トランジスタの回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。
【００２１】
図１は、本発明の一実施形態による液晶表示装置の平面図である。図２は、本発明の一実施形態による液晶表示装置の共通電位配線、ダイオードとして機能する薄膜トランジスタおよび導通部を示す平面図である。図３〜図７は、本発明の一実施形態による液晶表示装置の構造を説明するための図である。図１〜図７を参照して、本発明の一実施形態による液晶表示装置１００の構成について説明する。
【００２２】
本発明の一実施形態による液晶表示装置１００では、図１に示すように、ガラスからなる一対の基板１および基板２と、複数の画素３と、複数の画素３（液晶層３６）を封入するためのシール材４と、シール材４に含まれる導通部５と、導通部５に接続されるダイオードとして機能する薄膜トランジスタ６と、薄膜トランジスタ６に接続される共通電位配線７とが設けられている。なお、基板１および基板２は、それぞれ、本発明の「第１基板」および「第２基板」の一例である。また、薄膜トランジスタ６は、本発明の「第２薄膜トランジスタ」の一例である。また、本実施形態では、共通電位配線７には、後述する共通電極２１に供給される共通電位（ＣＯＭ）が接続されている。また、液晶表示装置１００は、共通電位の電位が交流的に反転する反転駆動により駆動されるように構成されている。なお、共通電位は、本発明の「特定の電位」の一例である。また、共通電位配線７は、本発明の「特定の電位を供給する配線」の一例である。
【００２３】
また、本実施形態では、基板２の面積は、平面的に見て、基板１の面積よりも小さく形成されており、基板１と基板２とが重なる領域の基板１上には、表示領域１ａが設けられている。また、表示領域１ａの周囲を取り囲むように、非表示領域１ｂ（表示領域１ａ以外の部分）が形成されている。複数の画素３は、表示領域１ａにおいてマトリクス状に配置されている。
【００２４】
また、本実施形態では、図２に示すように、薄膜トランジスタ６は、導通部５と共通電位配線７との間に配置されており、導通部５と薄膜トランジスタ６とは、配線８によって接続されている。なお、配線８は、本発明の「配線」の一例である。また、配線８は、後述する画素選択用の薄膜トランジスタ１６のゲート電極１１と同一の層からなる金属層により形成されている。そして、本実施形態では、導通部５、薄膜トランジスタ６、共通電位配線７、および、配線８は、平面的に見て、非表示領域１ｂ上にシール材４とオーバーラップするように設けられている。なお、薄膜トランジスタ６の全体が平面的に見て、シール材４とオーバーラップしてもよいし、薄膜トランジスタ６の一部分がシール材４とオーバーラップしていてもよい。
【００２５】
画素３の断面構造としては、図３に示すように、基板１上に、ゲート電極１１が設けられている。また、ゲート電極１１上と基板１上とには、ＳｉＮ膜またはＳｉＯ２膜からなるゲート絶縁膜１２ａを含む絶縁膜１２が形成されている。ゲート絶縁膜１２ａを介してゲート電極１１と平面的に見て重なるように下層のａ−Ｓｉ層と、上層のｎ型の導電性を有するｎ＋Ｓｉ層との２層構造からなる半導体層１３が形成されている。なお、半導体層１３は、本発明の「能動層」の一例である。
【００２６】
半導体層１３上には、ゲート電極１１および半導体層１３と平面的に見て重なるように、ソース電極１４およびドレイン電極１５が形成されている。また、平面的に見て、ソース電極１４とドレイン電極１５とに挟まれる半導体層１３の領域には、チャネル領域１３ａが形成されている。そして、ゲート電極１１、半導体層１３、ソース電極１４、および、ドレイン電極１５により、画素選択用の薄膜トランジスタ１６が構成されている。なお、薄膜トランジスタ１６は、本発明の「第１薄膜トランジスタ」の一例である。
【００２７】
ソース電極１４、ドレイン電極１５および絶縁膜１２を覆うように、ＳｉＮ膜からなる層間絶縁膜１７が形成されている。また、層間絶縁膜１７には、ドレイン電極１５に対応する領域にコンタクトホール１７ａが形成されている。層間絶縁膜１７の表面上には、アクリル系の樹脂などの有機膜からなる平坦化膜１８が形成されている。また、平坦化膜１８には、コンタクトホール１７ａと貫通するようにコンタクトホール１８ａが形成されている。また、平坦化膜１８の表面上には、コンタクトホール１７ａおよびコンタクトホール１８ａを介してドレイン電極１５と接続するように、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：酸化インジウムスズ）などの透明電極からなる画素電極１９が形成されている。なお、画素電極１９は、画素３毎に形成されている。
【００２８】
また、平坦化膜１８および画素電極１９の表面上には、低温で形成されたＳｉＮ膜からなるパッシベーション膜２０が形成されている。パッシベーション膜２０の表面上には、複数の画素３に跨るように、ＩＴＯなどの透明電極からなる共通電極２１が形成されている。また、共通電極２１には、複数のスリット２１ａが設けられており、スリット２１ａを介して画素電極１９と共通電極２１との間で電界が発生するように構成されている。
【００２９】
また、共通電極２１の表面上には、ポリイミドなどの有機膜からなる配向膜２２が形成されている。この配向膜２２は、共通電極２１の表面上を覆うように形成されるとともに、共通電極２１のスリット２１ａを介して、パッシベーション膜２０と接触するように形成されている。
【００３０】
ここで、本実施形態では、基板１に対向するように設けられる基板２の基板１側の表面上には、ＩＴＯなどの透明電極からなるシールド電極３１が形成されている。シールド電極３１は、基板２の略全面に形成されている。また、シールド電極３１の表面上には、樹脂などから形成されるブラックマトリクス３２が形成されている。ブラックマトリクス３２は、平面的に見て、画素３の境界上に形成されるとともに、マトリクス状に形成されている。また、シールド電極３１およびブラックマトリクス３２の表面上には、カラーフィルター３３が形成されている。また、ブラックマトリクス３２およびカラーフィルター３３の表面上には、保護膜としてのオーバーコート３４が形成されている。オーバーコート３４の表面上には、ポリイミドなどの有機膜からなる配向膜３５が形成されている。配向膜２２と配向膜３５との間には、液晶層３６が封入されている。
【００３１】
また、基板１の基板２と反対側の表面には、偏光板３７が形成されている。基板２の基板１と反対側の表面には、偏光板３８が形成されている。また、偏光板３７と対向するようにバックライト３９が設けられている。
【００３２】
また、図４に示すように、基板２の端部に対応する基板１の表面上には、一方端が共通電極２１に接続されるとともに、他方端が薄膜トランジスタ６に接続される配線８が設けられている。配線８の表面上には、ＳｉＮ膜またはＳｉＯ２膜からなる絶縁膜１２が形成されている。そして、絶縁膜１２には、コンタクトホール１２ｂが形成されるとともに、コンタクトホール１２ｂを介して配線８と接続するようにＩＴＯからなる電極４０が形成されている。また、本実施形態では、シール材４の電極４０に対応する領域には、金（Ａｕ）などからなる粒子状の導電材４１が含まれており、シールド電極３１と配線８とは、導電材４１を含むシール材４の部分（導通部５）によって、導通するように構成されている。
【００３３】
また、図５に示すように、ダイオードとして機能する薄膜トランジスタ６では、基板１の表面上に、ゲート電極５１およびゲート電極５２が形成されている。なお、ゲート電極５２は、シールド電極３１に導通する導通部５（図４参照）に接続される配線８と接続されている。また、ゲート電極５１およびゲート電極５２は、共通電位配線７と同一の層に形成されている。
【００３４】
図７に示すように、ゲート電極５１（図示しないゲート電極５２）、配線８、および、共通電位配線７の表面上には、薄膜トランジスタ６のゲート絶縁膜１２ｃとしても機能するＳｉＮ膜またはＳｉＯ２膜からなる絶縁膜１２が形成されている。絶縁膜１２の共通電位配線７および配線８に対応する領域には、それぞれ、コンタクトホール１２ｄおよび１２ｅが設けられている。
【００３５】
図５および図６に示すように、ゲート絶縁膜１２ｃを介してゲート電極５１（５２）と、平面的に見て重なるように、下層のａ−Ｓｉ層と上層のｎ型の導電性を有するｎ＋Ｓｉ層との２層構造からなる半導体層５３（５４）が形成されている。なお、半導体層５３（５４）は、本発明の「能動層」の一例である。半導体層５３（５４）上には、ゲート電極５１（５２）および半導体層５３（５４）と平面的に見て重なるように、ソース電極５５およびドレイン電極５６が形成されている。また、平面的に見て、ソース電極５５とドレイン電極５６とに挟まれる半導体層５３（５４）の領域には、チャネル領域５３ａ（５４ａ）が形成されている。
【００３６】
図７に示すように、ソース電極５５、ドレイン電極５６および絶縁膜１２を覆うように、ＳｉＮ膜からなる層間絶縁膜１７が形成されている。また、層間絶縁膜１７の共通電位配線７、ソース電極５５、ドレイン電極５６および配線８に対応する領域には、それぞれ、コンタクトホール１７ｂ〜１７ｅが形成されている。
【００３７】
また、層間絶縁膜１７の表面上には、平坦化膜１８が形成されており、平坦化膜１８の共通電位配線７、ソース電極５５、ドレイン電極５６および配線８に対応する領域には、それぞれ、コンタクトホール１８ｂ〜１８ｅが形成されている。
【００３８】
また、図６および図７に示すように、共通電位配線７とソース電極５５とをコンタクト部５７および５８を介して接続するように透明電極からなる電極５９が形成されている。また、ドレイン電極５６と配線８とをコンタクト部６０および６１を介して接続するように透明電極からなる電極６２が形成されている。
【００３９】
ここで、本実施形態では、図６に示すように、ソース電極５５と、ゲート電極５１とを接続するように、透明電極からなる電極６３が形成されている。これにより、薄膜トランジスタ６は、ソース電極５５とゲート電極５１とが接続されるダイオードとして機能する。また、本実施形態では、ドレイン電極５６と、配線８（ゲート電極５２）とが電極６２を介して接続されることにより、薄膜トランジスタ６は、ドレイン電極５６とゲート電極５２とが接続されるダイオードとして機能する。なお、薄膜トランジスタ６は、たとえば、１０Ｖの電圧でゲート電極５１およびゲート電極５２がオン状態となるように構成されている。なお、薄膜トランジスタ６がオン状態となる１０Ｖは、本発明の「所定の電位」の一例である。
【００４０】
また、本実施形態では、図３および図７に示すように、画素選択用の薄膜トランジスタ１６のゲート電極１１、半導体層１３、ソース電極１４およびドレイン電極１５は、それぞれ、ダイオードとして機能する薄膜トランジスタ６のゲート電極５１（５２）、半導体層５３（５４）、ソース電極５５およびドレイン電極５６と同一の層から形成されている。
【００４１】
また、図６に示すように、ダイオードとして機能する薄膜トランジスタ６のチャネル領域５３ａおよび５４ａのチャネル幅Ｗは、画素選択用の薄膜トランジスタ１６のチャネル領域１３ａのチャネル幅と略等しくなるように形成されている。また、ダイオードとして機能する薄膜トランジスタ６のチャネル領域５３ａおよび５４ａのチャネル長Ｄは、画素選択用の薄膜トランジスタ１６のチャネル領域１３ａのチャネル長の５倍から１０倍の大きさになるように形成されている。これにより、ダイオードとして機能する薄膜トランジスタ６のチャネル領域５３ａおよび５４ａの抵抗が、画素選択用の薄膜トランジスタ１６のチャネル領域１３ａの抵抗よりも大きくなる。
【００４２】
本実施形態では、上記のように、シールド電極３１と共通電位配線７との間に設けられ、所定の電位（１０Ｖ）よりも大きい電位によりオン状態となるダイオードとして機能する薄膜トランジスタ６を備えることによって、シールド電極３１が直接共通電位配線７に接続されている場合と異なり、シールド電極３１の電位が所定の電位未満の場合には共通電位の影響を受けないので、シールド電極３１に印加される共通電位の画素３への影響により、表示不良が起こるのを抑制することができる。また、薄膜トランジスタ６が所定の電位よりも大きい電位によりオン状態となることにより、シールド電極３１に所定の電位以上の静電気が蓄積されるのが抑制されるので、シールド電極３１に蓄積される静電気が放電されない場合と比べて、シールド電極３１に蓄積される静電気の影響による表示不良が起こるのを抑制することができる。
【００４３】
また、本実施形態では、上記のように、シールド電極３１に薄膜トランジスタ６を介して共通電位を供給する共通電位配線７を接続することによって、共通電位は液晶表示装置１００にもともと備えられた電位であるので、別途電位を設ける場合と異なり、容易に、シールド電極３１に薄膜トランジスタ６を介して電位を接続することができる。
【００４４】
また、本実施形態では、上記のように、シールド電極３１を基板２の基板１側に設けることによって、シールド電極３１が基板２の基板１と反対側に形成される場合と異なり、シールド電極３１を薄膜トランジスタ６に容易に接続することができる。
【００４５】
また、本実施形態では、上記のように、ダイオードとして機能する薄膜トランジスタ６のゲート電極５１（５２）、半導体層５３（５４）、ソース電極５５およびドレイン電極５６を、それぞれ、画素選択用の薄膜トランジスタ１６のゲート電極１１、半導体層１３、ソース電極１４およびドレイン電極１５と同一の層により構成することによって、薄膜トランジスタ６と薄膜トランジスタ１６とが同一の工程によって形成されるので、薄膜トランジスタ６と薄膜トランジスタ１６とを容易に形成することができる。
【００４６】
また、本実施形態では、上記のように、薄膜トランジスタ６のドレイン電極５６がシールド電極３１と導通するとともに、薄膜トランジスタ６のドレイン電極５６と薄膜トランジスタ６のゲート電極５２とを接続することによって、容易に、シールド電極３１に蓄積された電荷を薄膜トランジスタ６のソース電極５５側に放電することができる。
【００４７】
また、本実施形態では、上記のように、薄膜トランジスタ６のソース電極５５と薄膜トランジスタ６のゲート電極５１とを接続することによって、シールド電極３１の電位が共通電位よりも低くなった場合でも、共通電位からシールド電極３１に電位を供給することができる。
【００４８】
また、本実施形態では、上記のように、薄膜トランジスタ６のドレイン電極５６と導通部５とを接続するとともに、薄膜トランジスタ６のソース電極５５と共通電位配線７とを接続することによって、シールド電極３１に蓄積された電荷が、導通部５を介して、容易に共通電位に放電される。
【００４９】
また、本実施形態では、上記のように、薄膜トランジスタ６を非表示領域１ｂに設けることによって、薄膜トランジスタ６が表示領域１ａに設けられる場合と異なり、表示領域１ａの表示に寄与する部分が小さくなるのを抑制することができる。
【００５０】
また、本実施形態では、上記のように、薄膜トランジスタ６を、平面的に見て、シール材４とオーバーラップするように設けることによって、薄膜トランジスタ６を設けるためのスペースをわざわざ設ける必要がないため、シール材４より外側の領域（いわゆる額縁領域）を広げる必要がなく、よって液晶表示パネル全体の面積が増加するのを抑制できるため、液晶表示装置１００の小型化にも寄与するものとなる。
【００５１】
また、本実施形態では、上記のように、導通部５および配線８を、平面的に見て、シール材４とオーバーラップするように設けることによって、導通部５および配線８を設けるためのスペースをわざわざ設ける必要がないため、シール材４より外側の領域（いわゆる額縁領域）を広げる必要がなく、よって液晶表示パネル全体の面積が増加するのを抑制できるため、液晶表示装置１００の小型化にも寄与するものとなる。
【００５２】
図８および図９は、それぞれ、本発明の一実施形態による液晶表示装置を用いた電子機器の一例を説明するための図である。次に、図８および図９を参照して、本発明の一実施形態による液晶表示装置１００を用いた電子機器について説明する。
【００５３】
本発明の一実施形態による液晶表示装置１００は、図８および図９に示すように、携帯電話４００およびＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）５００などに用いることが可能である。図８の携帯電話４００においては、表示画面４００ａに本発明の一実施形態による液晶表示装置１００が用いられる。また、図９のＰＣ５００においては、表示画面５００ａなどに本発明の一実施形態による液晶表示装置１００を用いることが可能である。
【００５４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５５】
たとえば、上記実施形態では、ダイオードとして機能する薄膜トランジスタ６が１つ設けられる例を示したが、本発明はこれに限らず、図１０に示すように、ダイオードとして機能する並列に接続される２つの薄膜トランジスタ６を設けてもよい。また、図１１に示すように、ダイオードとして機能する直列に接続される２つの薄膜トランジスタ６を設けてもよい。また、３つ以上の薄膜トランジスタ６を並列または直列に設けてもよい。これにより、複数の薄膜トランジスタ６うち、１つの薄膜トランジスタ６が壊れても、他の薄膜トランジスタ６を介して、シールド電極３１に蓄積された電荷を共通電位に放電することができる。
【００５６】
また、上記実施形態では、ダイオードとして機能する薄膜トランジスタ６のソース電極５５およびゲート電極５１を接続するとともに、ドレイン電極５６およびゲート電極５２を接続することにより、ソース電極５５側およびドレイン電極５６側の両方から電流が流れるように構成される例を示したが、本発明はこれに限らず、ドレイン電極５６側（シールド電極３１側）の一方から電流が流れるように構成してもよい。
【００５７】
また、上記実施形態では、スイッチ素子として、ダイオードとして機能する薄膜トランジスタ６を設ける例を示したが、本発明はこれに限らず、ダイオードとして機能する薄膜トランジスタ以外のスイッチ素子を設けてもよい。
【００５８】
また、上記実施形態では、シールド電極３１に薄膜トランジスタ６を介して供給される特定の電位を交流的な共通電位にする例を示したが、本発明はこれに限らず、直流的な電位を供給するようにしてもよい。
【００５９】
また、上記実施形態では、ダイオードとして機能する薄膜トランジスタ６のソース電極５５に共通電位配線７を接続する例を示したが、本発明はこれに限らず、薄膜トランジスタ６のソース電極５５に接地電位などの共通電位以外の電位を接続してもよい。
【００６０】
また、上記実施形態では、基板２の基板１側の表面上にシールド電極３１が設けられる例を示したが、本発明はこれに限らず、基板２の基板１と反対側の表面上にシールド電極３１を設けてもよい。
【符号の説明】
【００６１】
１  基板（第１基板）      １ａ  表示領域      １ｂ  非表示領域      ２  基板（第２基板）      ３  画素      ４  シール材      ５  導通部      ６  薄膜トランジスタ（スイッチ素子、第２薄膜トランジスタ）      ７  共通電位配線（特定の電位を供給する配線）      ８  配線（配線層）      １３  半導体層（能動層）      １６  薄膜トランジスタ（第１薄膜トランジスタ）      １９  画素電極      ２１  共通電極      ３１  シールド電極      ３６  液晶層      ５３、５４  半導体層（能動層）
【図１】
2010156903.tif 000003
【図２】
2010156903.tif 000004
【図３】
2010156903.tif 000005
【図４】
2010156903.tif 000006
【図５】
2010156903.tif 000007
【図６】
2010156903.tif 000008
【図７】
2010156903.tif 000009
【図８】
2010156903.tif 000010
【図９】
2010156903.tif 000011
【図１０】
2010156903.tif 000012
【図１１】
2010156903.tif 000013