(57)【要約】      （修正有）【課題】外付けの基準抵抗と半導体集積回路に形成した抵抗の遅延量を比較して、半導体集積回路に形成した抵抗の抵抗値を補正する抵抗値補正回路を提供する。【解決手段】半導体集積回路に形成した抵抗２９と半導体集積回路の外部に設けられた基準抵抗３３に予め設定された周期のクロック信号を入力し、抵抗２９から出力された第１の信号Ａ１と基準抵抗３３から出力された第２の信号Ａ２との遅延差を検出する遅延判定回路３と、直列接続される複数のフリップフロップにより構成されるフリップフロップ部に、遅延判定回路３で遅延差を計測開始と同時にクロック信号を入力し、フリップフロップごとに順次クロック信号を遅延させ、フリップフロップごとに遅延信号を出力し、遅延差が発生している期間に出力された遅延信号を選択して出力するばらつき検出回路と、を備える抵抗値補正回路１である。【選択図】図１
2010213186.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路に形成した抵抗と前記半導体集積回路の外部に設けられた基準抵抗に予め設定された周期のクロック信号を入力し、前記抵抗から出力された第１の信号と前記基準抵抗から出力された第２の信号との遅延差を検出する遅延判定回路と、
直列接続される複数のフリップフロップにより構成されるフリップフロップ部に、前記遅延判定回路で前記遅延差を計測開始と同時に前記クロック信号を入力し、前記フリップフロップごとに順次前記クロック信号を遅延させ、前記フリップフロップごとに遅延信号を出力し、前記遅延差が発生している期間に出力された前記遅延信号を選択して出力するばらつき検出回路と、
を備えることを特徴とする抵抗値補正回路。
【請求項２】
前記遅延判定回路は、
２つのインバータの間に前記抵抗を形成する第１の遅延回路と、
２つのインバータの間に前記基準抵抗を接続する第２の遅延回路と、
前記第１の遅延回路の出力である前記第１の信号と前記第２の遅延回路の出力である第２の信号の前記遅延差の検出を排他的論理和回路により行うことを特徴とする請求項１に記載の抵抗値補正回路。
【請求項３】
前記ばらつき検出回路の前記フリップフロップ部は、
前記直列接続される複数のフリップフロップにより構成される第１のフリップフロップ部と、第２のフリップフロップ部と、第３のフリップフロップ部を備え、
前記第１のフリップフロップ部は、前記遅延判定回路で前記遅延差を計測開始と同時に前記クロック信号を入力し、該フリップフロップごとに順次前記クロック信号を遅延させ、最終段のフリップフロップの出力を前記第２のフリップフロップ部に出力し、
前記第２のフリップフロップ部は、前記第１のフリップフロップ部の出力信号をフリップフロップごとに順次遅延させ、前記フリップフロップごとに遅延信号を出力し、
前記第３のフリップフロップ部は、前記遅延差が発生している期間に前記第２のフリップフロップ部から出力された前記遅延信号を選択して出力することを特徴とする請求項２に記載の抵抗値補正回路。
【請求項４】
前記第３のフリップフロップ部から出力される前記遅延信号により、抵抗値を切り替え可能な調整抵抗を備えた調整機能付き抵抗の抵抗値を切り替えることを特徴とする請求項３に記載の抵抗値補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に設けられた抵抗の抵抗値のばらつきを補正する回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路内に作られる抵抗（ポリシリコン）は、製造バラツキによりその抵抗値は±１０％〜±２０％も変動することがしられている。そこで、その抵抗値を補正するために、外付けの基準抵抗と補正対象の抵抗に同じ電流を流し、補正対象の抵抗値をスイッチで順次切り替え、その両端の電圧を比較し、両電圧がほぼ等しくなる条件を見つけることで、抵抗値の補正をしている。
【０００３】
特許文献１によれば、外付けされた標準の抵抗と、集積回路内に形成されている基準の抵抗で分圧された電圧値をディジタルデータとして出力することができるＡ／Ｄ変換器を設け、Ａ／Ｄ変換器から出力されるディジタルデータによって集積回路内の被補正抵抗の値を修正する集積回路内抵抗補正が提案されている。
【０００４】
特許文献２によれば、ＬＳＩの内部基準抵抗と外部基準抵抗と、基準電圧を入力し信号に応じた電圧を出力するＤ／Ａ変換器と、内部基準抵抗と外部基準抵抗で基準電圧を分圧した電圧とＤ／Ａ出力電圧を入力し比較するコンパレータと、コンパレータ出力信号を入力しクロックパルスに同期してカウントアップするカウンタと、カウント値を入力してデコードした信号をＤ／Ａ変換器に出力するデコーダと、カウンタのカウント値とコンパレータ出力信号が反転した時点でカウント値を記憶保持するレジスタと、レジスタの出力をデコードするデコーダと、デコーダの出力信号でスイッチがオン・オフ制御される抵抗ストリングと、を備えて、チップ面積を削減し、抵抗ばらつき補正のためにツェナーダイオードを破壊する等することを不要とした抵抗ばらつき自動補正回路が提案されている。
【０００５】
しかしながら、従来の半導体集積回路の抵抗値補正回路や特許文献１、２では、外付けの基準抵抗と半導体集積回路に形成した抵抗の電圧を比較するための補正回路の規模が大きくなるという問題がある。また、補正回路を構成するＭＯＳトランジスタ（Metal-Oxide-Semiconductor Transistor）には製造上の特性ばらつきが発生するため、そのばらつきにより補正に誤差を生じるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６２−２０８７０６号公報
【特許文献２】特開２００１−２０３５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記のような実情に鑑みてなされたものであり、補正精度劣化がなく回路規模の小さな抵抗値補正回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
態様のひとつである抵抗値補正回路は、遅延判定回路とばらつき検出回路を備えている。遅延判定回路は、半導体集積回路に形成した抵抗と上記半導体集積回路の外部に設けられた基準抵抗に予め設定された周期のクロック信号を入力し、上記抵抗から出力された第１の信号と上記基準抵抗から出力された第２の信号との遅延差を検出する。ばらつき検出回路は、直列接続される複数のフリップフロップにより構成されるフリップフロップ部に、上記遅延判定回路で上記遅延差を計測開始と同時に上記クロック信号を入力し、上記フリップフロップごとに順次上記クロック信号を遅延させ、上記フリップフロップごとに遅延信号を出力し、上記遅延差が発生している期間に出力された上記遅延信号を選択して出力する。
【０００９】
上記構成により、外付けの基準抵抗と半導体集積回路に形成した抵抗の遅延量を比較して、半導体集積回路に形成した抵抗の抵抗値を補正することができる。
また、上記遅延判定回路は、２つのインバータの間に上記抵抗を形成する第１の遅延回路と、２つのインバータの間に上記基準抵抗を接続する第２の遅延回路と、上記第１の遅延回路の出力である上記第１の信号と上記第２の遅延回路の出力である第２の信号の上記遅延差の検出を排他的論理和回路により行う。
【００１０】
また、上記ばらつき検出回路の上記フリップフロップ部は、上記直列接続される複数のフリップフロップにより構成される第１のフリップフロップ部と、第２のフリップフロップ部と、第３のフリップフロップ部を備え、上記第１のフリップフロップ部は、上記遅延判定回路で上記遅延差を計測開始と同時に上記クロック信号を入力し、該フリップフロップごとに順次上記クロック信号を遅延させ、最終段のフリップフロップの出力を上記第２のフリップフロップ部に出力し、上記第２のフリップフロップ部は、上記第１のフリップフロップ部の出力信号をフリップフロップごとに順次遅延させ、上記フリップフロップごとに遅延信号を出力し、上記第３のフリップフロップ部は、上記遅延差が発生している期間に上記第２のフリップフロップ部から出力された上記遅延信号を選択して出力する。
【００１１】
また、上記第３のフリップフロップ部から出力される上記遅延信号により、抵抗値を切り替え可能な調整抵抗を備えた調整機能付き抵抗の抵抗値を切り替える。
【発明の効果】
【００１２】
外付けの基準抵抗と半導体集積回路に形成した抵抗の遅延量を比較して、半導体集積回路に形成した抵抗の抵抗値を補正することにより、精度劣化がなく回路規模の小さい抵抗補正回路を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】抵抗値補正回路の構成と調整機能付き抵抗を示す図である。
【図２】抵抗値補正回路の各回路の出力タイムチャートを示す図である。
【図３】抵抗値補正回路の各回路の出力タイムチャートを示す図である。
【図４】抵抗値補正回路の各回路の出力タイムチャートを示す図である。
【図５】調整機能付き抵抗の構成を示す図である。
【図６】調整機能付き抵抗の制御方法を示す表である。
【発明を実施するための形態】
【００１４】
以下、図面を用いて実施形態を説明する。
（実施例１）
図１は、抵抗値補正回路を示す図であり、図２〜図４は、抵抗値補正回路内の各回路の出力のタイムチャートを示す図である。
【００１５】
図１に示す抵抗値補正回路１は、半導体集積回路に形成した抵抗の抵抗値のばらつきを調整する回路である。抵抗値補正回路１は、Ｄ型のフリップフロップ４〜２５、（論理回路）を備えている。
【００１６】
遅延判定回路３は、半導体集積回路に形成した抵抗と半導体集積回路の外部に設けられた基準抵抗に予め設定された周期のクロック信号を入力し、抵抗から出力された第１の信号と基準抵抗から出力された第２の信号の遅延差を検出する。
【００１７】
本例では、遅延判定回路３は、第１の遅延回路２６、第２の遅延回路３０、遅延比較部３４を備えている。第１の遅延回路２６は、インバータ２７、２８と抵抗２９を備え、インバータ２７の出力端子と抵抗２９の一方の端子が接続され、抵抗２９の他方がインバータ２８の入力端子に接続されている。なお、抵抗２９は半導体集積回路に形成した抵抗の代表となる抵抗である。第２の遅延回路３０は、インバータ３１、３２と基準抵抗３３を備え、インバータ３１の出力端子と基準抵抗３３の一方の端子が接続され、基準抵抗３３の他方がインバータ３２の入力端子に接続されている。なお、基準抵抗３３は半導体集積回路の外部に外付けされた抵抗値の変動が少ない精度のよい抵抗である。
【００１８】
また、遅延判定回路３は、まず後述する図１に示すフリップフロップ４の出力端子Ｑから出力される信号Ａをインバータ２７、３１に入力し、抵抗２９、３３を介してインバータ２８、３２から出力する。このインバータ２８から出力された信号Ａ１（第１の信号）と、インバータ３２から出力された信号Ａ２（第２の信号）を、遅延比較部３４に入力して比較する。この比較した結果である信号Ｂ（遅延差の検出結果）は、フリップフロップ１８〜２５の入力端子Ｄに入力される。なお、本例では遅延比較部３４は排他的論理和（ＸＯＲ）を用いている。
【００１９】
ばらつき検出回路３５は、直列接続される複数のフリップフロップ４〜２５により構成されるフリップフロップ部は、遅延判定回路３で遅延差を計測開始と同時にクロック信号ＣＬＫを入力し、フリップフロップごとに順次クロック信号ＣＬＫを遅延させ、フリップフロップごとに遅延信号を出力し、遅延差が発生している期間に出力された遅延信号を選択して出力する。
【００２０】
ばらつき検出回路３５のフリップフロップ部は、直列接続される複数のフリップフロップにより構成される後述する第１のフリップフロップ部と、第２のフリップフロップ部と、第３のフリップフロップ部を備えている。
【００２１】
フリップフロップ４は、入力端子Ｄに入力されるイネーブル信号ＥＮＢがローレベルからハイレベルになった後、クロック端子Ｃに入力されるクロック信号ＣＬＫがローレベルからハイレベルになると、出力端子Ｑから出力される信号Ａがローレベルからハイレベルになる。なお、ローレベルは、例えば、電圧値が０Ｖ付近のレベルである。ハイレベルは、例えば、該回路に供給される電圧値付近のレベルである。なお、イネーブル信号は、例えば、抵抗値補正回路１の外部で生成されるパワーオン信号（Power On Reset Signal）である。また、クロック信号は、例えば抵抗値補正回路１の外部または内部で発振器により生成される一定周期の信号である。
【００２２】
フリップフロップ５〜１７は、直列接続され、それぞれのクロック端子Ｃにクロック信号ＣＬＫが入力される。なお、フリップフロップ５〜９を第１のフリップフロップ部、フリップフロップ１０〜１７を第２のフリップフロップ部という。
【００２３】
第１のフリップフロップ部は、遅延判定回路３で遅延差を計測開始と同時にクロック信号を入力し、該フリップフロップごとに順次クロック信号を遅延させ、最終段のフリップフロップの出力を第２のフリップフロップ部に出力する。
【００２４】
第２のフリップフロップ部は、第１のフリップフロップ部の出力信号をフリップフロップごとに順次遅延させ、フリップフロップごとに遅延信号を出力する。
ばらつき検出回路３５は、まずフリップフロップ４の出力端子Ｑからフリップフロップ５の入力端子Ｄへ入力される信号Ａがローレベルからハイレベルになった後、クロック信号ＣＬＫがローレベルからハイレベルになると、フリップフロップ５の出力端子Ｑから出力される信号がローレベルからハイレベルになる。
【００２５】
次に、フリップフロップ５の出力端子Ｑからフリップフロップ６の入力端子Ｄへ入力される信号がローレベルからハイレベルになった後、クロック信号ＣＬＫがローレベルからハイレベルになると、フリップフロップ６の出力端子Ｑから出力される信号がローレベルからハイレベルになる。
【００２６】
以降、このように、前の段のフリップフロップの出力信号がハイレベルになった後、クロック信号ＣＬＫがハイレベルになると、次の段のフリップフロップから出力される信号がハイレベルになるという動作がフリップフロップ６〜１７において行われる。
【００２７】
すなわち、フリップフロップ５〜１７により、抵抗値補正回路１の遅延時間がカウントされる。
フリップフロップ１８〜２５は、互いに直列接続され、それぞれの入力端子Ｄに抵抗値補正回路１から出力される信号Ｂが入力される。なお、フリップフロップ１８〜２５を第３のフリップフロップ部という。第３のフリップフロップ部は、遅延差が発生している期間に第２のフリップフロップ部から出力された前記遅延信号を選択して出力する。
【００２８】
例えば、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１０の出力端子Ｑからフリップフロップ１８のクロック端子Ｃに入力される信号Ｃがローレベルからハイレベルになると、フリップフロップ１８の出力端子Ｑから出力される信号Ｑ０がローレベルからハイレベルになる。
【００２９】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１１の出力端子Ｑからフリップフロップ１９のクロック端子Ｃに入力される信号Ｄがローレベルからハイレベルになると、フリップフロップ１９の出力端子Ｑから出力される信号Ｑ１がローレベルからハイレベルになる。
【００３０】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１２の出力端子Ｑからフリップフロップ２０のクロック端子Ｃに入力される信号Ｅがローレベルからハイレベルになると、フリップフロップ２０の出力端子Ｑから出力される信号Ｑ２がローレベルからハイレベルになる。
【００３１】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１３の出力端子Ｑからフリップフロップ２１のクロック端子Ｃに入力される信号Ｆがローレベルからハイレベルになると、フリップフロップ２１の出力端子Ｑから出力される信号Ｑ３がローレベルからハイレベルになる。
【００３２】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１４の出力端子Ｑからフリップフロップ２２のクロック端子Ｃに入力される信号Ｇがローレベルからハイレベルになると、フリップフロップ２２の出力端子Ｑから出力される信号Ｑ４がローレベルからハイレベルになる。
【００３３】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１５の出力端子Ｑからフリップフロップ２３のクロック端子Ｃに入力される信号Ｈがローレベルからハイレベルになると、フリップフロップ２３の出力端子Ｑから出力される信号Ｑ５がローレベルからハイレベルになる。
【００３４】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１６の出力端子Ｑからフリップフロップ２４のクロック端子Ｃに入力される信号Ｉがローレベルからハイレベルになると、フリップフロップ２４の出力端子Ｑから出力される信号Ｑ６がローレベルからハイレベルになる。
【００３５】
また、信号Ｂがローレベルからハイレベルになった後、フリップフロップ１７の出力端子Ｑからフリップフロップ２５のクロック端子Ｃに入力される信号Ｊがローレベルからハイレベルになると、フリップフロップ２５の出力端子Ｑから出力される信号Ｑ７がローレベルからハイレベルになる。
【００３６】
すなわち、フリップフロップ１８〜２５により、抵抗値補正回路１の抵抗２９と基準抵抗３３の抵抗値の違いによる遅延時間の差と、抵抗値の大小を示す信号Ｑ０〜Ｑ７が出力される。
【００３７】
上記構成により、半導体集積回路内部の抵抗２９と基準抵抗３３の抵抗値が略等しい場合は、信号Ｑ０〜Ｑ７は全て「０」になる。また、基準抵抗３３に比べて抵抗２９の方が大きい場合は、信号Ｑ７側に「１」が表れ、抵抗２９の方が小さい場合は、信号Ｑ０側に「１」が表れる。半導体集積回路内部の抵抗値が大きいほど信号Ｑ７側に「１」が表れ、抵抗値が小さいほど信号Ｑ０側に「１」が表れる。このディジタル出力が、抵抗値のばらつきを表わしていることになるので、この信号Ｑ０〜Ｑ７を利用して、他の回路内の抵抗値を補正することができる。
（動作説明）
図２に半導体集積回路内部に形成する抵抗の抵抗値が予め想定した範囲であった場合のタイムチャートである。本例では図１の抵抗２９と外付け基準抵抗３３が略同じ抵抗値の場合である。
【００３８】
図２の縦軸には図１に示した抵抗値補正回路１の信号ＣＬＫ、ＥＮＢ、Ａ、Ａ１、Ａ２、Ｂ〜Ｊ、Ｑ０〜Ｑ７が示され、横軸には時間が示されている。
図２の例では、タイミングＴ１とＴ２のクロック信号ＣＬＫの立下りで、イネーブル信号ＥＮＢがローレベルからハイレベルに変化し、タイミングＴ２でフリップフロップ４の出力端子Ｑから信号Ａが遅延判定回路３の第１の遅延回路２６と第２の遅延回路３０に入力される。このとき、第１、第２のフリップフロップ部のフリップフロップ４〜１７も並行して動作を開始する。
【００３９】
タイミングＴ１２（破線範囲２０１）では、信号Ａが第１の遅延回路２６により遅延した信号Ａ１と、信号Ａが第２の遅延回路３０により遅延した信号Ａ２がローレベルからハイレベルに変化する。図２の場合予め想定した範囲で抵抗２９が形成されたため、信号Ａ１と信号Ａ２は同じタイミングで変化をする。そのため遅延比較部３４の出力である信号Ｂは変化しないので、第３のフリップフロップ部の入力端子Ｄには信号Ｂが入力されないため信号Ｑ０〜Ｑ７は変化しない。つまり、イネーブル信号である信号Ｂが入力されないために出力端子Ｑから出力される信号Ｑ０〜Ｑ７は、ローレベルのままである。
【００４０】
その結果、半導体集積回路内部の抵抗が標準（Typical）で仕上がった場合、第３のフリップフロップ部の出力はＱ［７:０］＝「００００００００」となる。
図３に半導体集積回路内部に形成する抵抗の抵抗値が予め想定した範囲より大きくできた場合のタイムチャートである。
【００４１】
図３の縦軸には図１に示した抵抗値補正回路１の信号ＣＬＫ、ＥＮＢ、Ａ、Ａ１、Ａ２、Ｂ〜Ｊ、Ｑ０〜Ｑ７が示され、横軸には時間が示されている。
図３の例では、タイミングＴ１とＴ２のクロック信号ＣＬＫの立下りで、イネーブル信号ＥＮＢがローレベルからハイレベルに変化し、タイミングＴ２でフリップフロップ４の出力端子Ｑから信号Ａが遅延判定回路３の第１の遅延回路２６と第２の遅延回路３０に入力される。このとき、第１、第２のフリップフロップ部のフリップフロップ４〜１７も並行して動作を開始する。
【００４２】
タイミングＴ１２〜Ｔ１５（破線範囲３０１）では、タイミングＴ１２とＴ１３の間において、信号Ａが第２の遅延回路３０により遅延して信号Ａ２がローレベルからハイレベルに変化する。遅延比較部３４はこの変化を検出して信号Ｂをローレベルからハイレベルに変化させる。例えば、遅延比較部３４に排他的論理和を用いれば、信号Ａ１がローレベル「０」で、信号Ａ２がハイレベル「１」であるので信号Ｂはハイレベル「１」を出力する。
【００４３】
次に、タイミングＴ１３とＴ１４では、第３のフリップフロップ部の入力端子Ｄにはハイレベルの信号Ｂが入力される。信号Ｂがハイレベルの間にローレベルからハイレベルに変化したフリップフロップ１４、１５の出力信号Ｇ、Ｈが、フリップフロップ２２、２３に入力され、信号Ｑ４、Ｑ５がローレベルからハイレベルに変化する。他の信号Ｑ０〜Ｑ３、Ｑ６、Ｑ７は変化しない。
【００４４】
次に、タイミングＴ１４とＴ１５の間において、信号Ａが第１の遅延回路２６により遅延して信号Ａ１がローレベルからハイレベルに変化する。遅延比較部３４はこの変化を検出して信号Ｂをハイレベルからローレベルに変化させる。例えば、遅延比較部３４に排他的論理和を用いれば信号Ａ１がハイレベル「１」で、信号Ａ２がハイレベル「１」であるので信号Ｂはローレベル「０」を出力する。
【００４５】
その結果、半導体集積回路内部の抵抗の抵抗値が大きくなるほうにばらついた場合、遅延時間が大きくなるので、第１の遅延回路２６の立ち上りのタイミングが第２の遅延回路３０の立ち上りタイミングより遅くなり、タイミング差がある期間だけ遅延比較部３４の出力は「１」となる。
【００４６】
図４に半導体集積回路内部に形成する抵抗の抵抗値が予め想定した範囲より小さくできた場合のタイムチャートである。
図４の縦軸には図１に示した抵抗値補正回路１の信号ＣＬＫ、ＥＮＢ、Ａ、Ａ１、Ａ２、Ｂ〜Ｊ、Ｑ０〜Ｑ７が示され、横軸には時間が示されている。
【００４７】
図４の例では、タイミングＴ１とＴ２のクロック信号ＣＬＫの立下りで、イネーブル信号ＥＮＢがローレベルからハイレベルに変化し、タイミングＴ２でフリップフロップ４の出力端子Ｑから信号Ａが遅延判定回路３の第１の遅延回路２６と第２の遅延回路３０に入力される。このとき、第１、第２のフリップフロップ部のフリップフロップ４〜１７も並行して動作を開始する。
【００４８】
タイミングＴ１０〜Ｔ１３（破線範囲４０１）では、タイミングＴ１２とＴ１３の間において、信号Ａが第１の遅延回路２６により遅延して信号Ａ１がローレベルからハイレベルに変化する。遅延比較部３４はこの変化を検出して信号Ｂをローレベルからハイレベルに変化させる。例えば、遅延比較部３４に排他的論理和を用いれば、信号Ａ２がローレベル「０」で、信号Ａ１がハイレベル「１」であるので信号Ｂはハイレベル「１」を出力する。
【００４９】
次に、タイミングＴ１１とＴ１２では、第３のフリップフロップ部の入力端子Ｄにはハイレベルの信号Ｂが入力される。信号Ｂがハイレベルの間にローレベルからハイレベルに変化したフリップフロップ１２、１３の出力信号Ｅ、Ｆが、フリップフロップ２０、２１に入力され、信号Ｑ２、Ｑ３がローレベルからハイレベルに変化する。他の信号Ｑ０、Ｑ１、Ｑ４〜Ｑ７は変化しない。
【００５０】
次に、タイミングＴ１２とＴ１３の間において、信号Ａが第２の遅延回路３０により遅延して信号Ａ２がローレベルからハイレベルに変化する。遅延比較部３４はこの変化を検出して信号Ｂをハイレベルからローレベルに変化させる。例えば、遅延比較部３４に排他的論理和を用いれば信号Ａ２がハイレベル「１」で、信号Ａ１がハイレベル「１」であるので信号Ｂはローレベル「０」を出力する。
【００５１】
その結果、半導体集積回路内部の抵抗の抵抗値が小さくなるほうにばらついた場合、遅延時間が小さくなるので、第１の遅延回路２６の立ち上りのタイミングが第２の遅延回路３０の立ち上りタイミングより早くなり、タイミング差がある期間だけ遅延比較部３４の出力は「１」となる。
【００５２】
このように、遅延時間から抵抗値のばらつきを検出することにより、フリップフロップとクロック信号のシンプルな構成で、抵抗値の補正が可能となる。
（実施例２）
実施例２は、図１に示した抵抗値補正回路１を用いて調整機能付き抵抗２を調整するものである。
【００５３】
図５のＡに調整機能付き抵抗２の内部回路を示す。調整機能付き抵抗２は、例えば、抵抗Ｒ、調整抵抗Ｒ０〜Ｒ７、スイッチＳＷ０から構成されている。
抵抗Ｒは、例えば、フィルタなどを構成する抵抗であり、抵抗値の変動を極力避けたいような箇所に使用するものである。調整抵抗Ｒ０〜Ｒ３は抵抗Ｒに直列に接続され端子Ｐ０−Ｐ１間の抵抗値を調整する抵抗である。調整抵抗Ｒ４〜Ｒ７は抵抗Ｒに並列に接続され端子Ｐ０−Ｐ１間の抵抗値を調整する抵抗である。
【００５４】
スイッチＳＷ０〜ＳＷ７は、調整抵抗Ｒ０〜Ｒ７に並列に接続され、抵抗値補正回路１の出力Ｑ０〜Ｑ７により制御される。また、スイッチＳＷ０〜ＳＷ７は図５のＢに示すようにＮＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２により構成してもよい。図５のＢではＮＭＯＳトランジスタ５１のゲート端子Ｓから信号Ｑ（Ｑ０〜Ｑ７の何れか）か、または信号Ｑを反転した信号を入力し、ＰＭＯＳトランジスタ５２のゲート端子ＳＢから信号Ｑ（Ｑ０〜Ｑ７の何れか）か、または信号Ｑを反転した信号を入力する。ＮＭＯＳトランジスタ５１のドレイン端子とＰＭＯＳトランジスタ５２のソース端子が接続されている端子Ｐ２、ＮＭＯＳトランジスタ５１のソース端子とＰＭＯＳトランジスタ５２のドレイン端子が接続されている端子Ｐ３は、調整抵抗Ｒ０〜Ｒ７の両端に接続される。
【００５５】
上記のように構成した調整機能付き抵抗２のスイッチＳＷ０〜ＳＷ７は、図６に示す表Ａ、Ｂのように制御される。実施例２では従来のようにメモリなどにこの表Ａ、Ｂのパターンを記録する必要がないため、回路規模を小さくすることができる。
【００５６】
図６の表Ａは、抵抗補正回路１の出力信号Ｑ０〜Ｑ７［０：７］とスイッチＳＷ０〜ＳＷ７のＯＮ／ＯＦＦの関係を示している。また、図６の表Ｂは、抵抗補正回路１の出力信号Ｑ０〜Ｑ７とスイッチＳＷ０〜ＳＷ７の端子接続の例を示している。
【００５７】
図６の表Ａでは、抵抗補正回路１の出力信号Ｑ０〜Ｑ７が「００００１１１１」の場合には、スイッチＳＷ０〜ＳＷ７をすべてＯＦＦ（オープン）にする。この状態は抵抗値が標準に比べて小さい状態を示している（遅延時間：−４）。出力信号Ｑ０〜Ｑ７が「００００１１１０」の場合には、スイッチＳＷ０をオン（クローズ）にし、スイッチＳＷ１〜ＳＷ７をＯＦＦ（オープン）にする。この状態は抵抗値が標準に比べて小さい状態を示している（遅延時間：−３）。出力信号Ｑ０〜Ｑ７が「００００１１００」の場合には、スイッチＳＷ０、ＳＷ１をオン（クローズ）にし、スイッチＳＷ２〜ＳＷ７をＯＦＦ（オープン）にする。この状態は抵抗値が標準に比べて小さい状態を示している（遅延時間：−２）。出力信号Ｑ０〜Ｑ７が「００００１０００」の場合には、スイッチＳＷ０〜ＳＷ２をオン（クローズ）にし、スイッチＳＷ３〜ＳＷ７をＯＦＦ（オープン）にする。この状態は抵抗値が標準に比べて小さい状態を示している（遅延時間：−１）。出力信号Ｑ０〜Ｑ７が「００００００００」の場合には、スイッチＳＷ０〜ＳＷ３をオン（クローズ）にし、スイッチＳＷ４〜ＳＷ７をＯＦＦ（オープン）にする。この状態は抵抗値が標準状態であることを示している（遅延時間が許容範囲内）。出力信号Ｑ０〜Ｑ７が「０００１００００」の場合には、スイッチＳＷ０〜ＳＷ４をオン（クローズ）にし、スイッチＳＷ５〜ＳＷ７をＯＦＦ（オープン）にする。この状態は抵抗値が標準に比べて大きい状態を示している（遅延時間：＋１）。出力信号Ｑ０〜Ｑ７が「００１１００００」の場合には、スイッチＳＷ０〜ＳＷ５をオン（クローズ）にし、スイッチＳＷ６〜ＳＷ７をＯＦＦ（オープン）にする。この状態は抵抗値が標準に比べて大きい状態を示している（遅延時間：＋２）。出力信号Ｑ０〜Ｑ７が「０１１１００００」の場合には、スイッチＳＷ０〜ＳＷ６をオン（クローズ）にし、スイッチＳＷ７をＯＦＦ（オープン）にする。この状態は抵抗値が標準に比べて大きい状態を示している（遅延時間：＋３）。出力信号Ｑ０〜Ｑ７が「１１１１００００」の場合には、スイッチＳＷ０〜ＳＷ７をオン（クローズ）にする。この状態は抵抗値が標準に比べて大きい状態を示している（遅延時間：＋４）。
【００５８】
図６の表Ｂに示すようにスイッチＳＷ０〜ＳＷ７を制御する場合には、図５のＢに示すように各端子Ｓ、ＳＢに信号を入力する。ＳＷ０では、端子Ｓに信号Ｑ０を反転した信号を入力し、端子ＳＢに信号Ｑ０を入力する。ＳＷ１では、端子Ｓに信号Ｑ１を反転した信号を入力し、端子ＳＢに信号Ｑ１を入力する。ＳＷ２では、端子Ｓに信号Ｑ２を反転した信号を入力し、端子ＳＢに信号Ｑ２を入力する。ＳＷ３では、端子Ｓに信号Ｑ３を反転した信号を入力し、端子ＳＢに信号Ｑ３を入力する。ＳＷ４では、端子Ｓに信号Ｑ４を入力し、端子ＳＢに信号Ｑ４を反転した信号を入力する。ＳＷ５では、端子Ｓに信号Ｑ５を入力し、端子ＳＢに信号Ｑ５を反転した信号を入力する。ＳＷ６では、端子Ｓに信号Ｑ６を入力し、端子ＳＢに信号Ｑ６を反転した信号を入力する。ＳＷ７では、端子Ｓに信号Ｑ７を入力し、端子ＳＢに信号Ｑ７を反転した信号を入力する。
【００５９】
上記のように信号Ｑ０〜Ｑ７を用いて制御することにより回路規模を小さくすることができる。
また、上記実施例の抵抗値補正回路１は、フリップフロップ５〜９により遅延判定回路３の遅延時間のばらつきを調整する開始時間を任意に設定することができる。
【００６０】
また、上記実施例では、クロック信号ＣＬＫの周期は特に限定されない。例えば、クロック信号の周期をさらに短くすることで、より細かい単位時間で遅延時間のばらつきを調整することができる。
【００６１】
また、上記実施例では、抵抗値補正回路１の遅延時間のばらつきを８段階（８ビット）で調整する構成であるが、遅延時間のばらつきの調整段階数は特に限定されない。例えば、フリップフロップを増やすことで、より多い調整段階数で遅延時間のばらつきを調整することができる。
【符号の説明】
【００６２】
１  抵抗値補正回路、
２  調整機能付き抵抗、
３  遅延判定回路、
４〜２５  フリップフロップ、
２６  遅延回路、
２７、２８、３１、３２  インバータ、
２９  抵抗、
３０  遅延回路、
３３  基準抵抗、
３４  遅延比較部、
３５  ばらつき検出回路、
５１、５２  トランジスタ
Ｒ  抵抗、
Ｒ０〜Ｒ７  調整抵抗、
ＳＷ０〜ＳＷ７  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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