(57)【要約】【課題】複数の同種の製造装置を用いて半導体装置を製造する場合に、製品間での寸法のばらつきの発生を抑制できる技術を提供する。【解決手段】制御機器ＣＤをそれぞれの露光機に対して個別に配置する。露光処理が完了した各ロットは、どの露光機で露光処理がなされたかによって分類され、露光機毎に、露光機を調整するためのパラメータが製品情報収集部ＣＤ１に収集され、最適製造条件計算部ＣＤ２にて処理条件が計算され、計算された処理条件が設定される。すべてのロットは、露光処理を行う露光機が予め割り当てられ、露光処理が済んでいないロットは、分類機ＣＭによって割り当てられた露光機へ振り分けられ、制御機器ＣＤによって求められた処理条件で露光処理が行われる。【選択図】図２
2010258356.tif 000002
【特許請求の範囲】
【請求項１】
同種の複数台の製造装置を用いてウエハ処理を行う工程を含む半導体装置の製造方法であって、
前記複数台の製造装置は、それぞれ制御手段によって前記ウエハ処理の条件を設定および制御され、
前記制御手段は、製品情報を収集し、過去の加工結果から推定した変動予測モデル式に設計情報を代入して新たな加工結果を予測し、前記新たな加工結果から前記ウエハ処理の前記条件を設定して前記製造装置へ出力する、製造装置制御処理を行い、
前記複数台の製造装置は、前記製造装置制御処理によって出力された前記ウエハ処理の前記条件に基づいて前記ウエハ処理を実施し、
前記製造装置制御処理は、前記ウエハ処理の前記条件として、前記複数台の製造装置のそれぞれの前記過去の加工結果を用いて設定された前記複数台の製造装置のそれぞれに対する第１の運用条件、もしくは前記複数台の製造装置のすべての前記過去の加工結果を用いて設定された前記複数台の製造装置のすべてに対する第２の運用条件のいずれかを出力し、
前記制御手段は、前記複数台の製造装置が前記ウエハ処理に着工していない未着工時間を監視し、前記ウエハ処理の前記条件を設定する際に、前記未着工時間をフィードバックすることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記未着工時間は、前記複数台の製造装置のうちの選択された１台が稼動を停止している時間であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記未着工時間について、予め前記第１の運用条件もしくは前記第２の運用条件を選択する基準となる第１の時間を設定し、
前記未着工時間が前記第１の時間内である場合には、前記第１の運用条件を選択し、
前記未着工時間が前記第１の時間より長くなる場合には、前記第２の運用条件を選択することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記未着工時間を決める要因は、工程能力指数が最大になる時の値であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記制御手段へ前記未着工時間を入力する工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記複数台の製造装置は、露光装置であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
（ａ）半導体基板上に導電性膜を形成する工程、
（ｂ）前記導電性膜上に感光性のマスキング層を形成する工程、
（ｃ）前記露光装置を用いて前記マスキング層をパターニングする工程、
（ｄ）パターニングされた前記マスキング層をマスクとして前記導電性膜をエッチングし、残った前記導電性膜からＭＩＳＦＥＴのゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、複数の同種の装置を用いた処理工程を含む半導体装置の製造工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００７−２８１２４８号公報（特許文献１）は、半導体装置の電気特性および加工寸法、特にゲート電極の加工寸法の変動を低減し、半導体装置を高品質かつ高歩留りで製造できる技術を開示している。
【０００３】
特開２００４−１０３６７４号公報（特許文献２）は、ＡＰＣ（Advanced Process Control）システムの制御に当たって、露光装置のメンテナンスが行われた場合には、メンテナンス以前のデータを計算のスコープから外すことにより、データの信頼性を保ちつつ、計算量の増大を抑制する技術を開示している。
【０００４】
特開２００８−１７７５３４号公報（特許文献３）は、ＡＰＣ制御やメンテナンスに起因しないＱＣ値の変動要因を抽出し、半導体製造工程における異常原因の特定が可能な半導体製造装置の管理方法、および半導体製造装置の製造システムについて開示している。
【０００５】
特開２００５−１９１３６５号公報（特許文献４）は、半導体製造装置のメンテナンス情報を有し、半導体装置のスムーズな量産移管を可能とする量産移管支援システムについて開示している。
【０００６】
特開２００２−６４０４６号公報（特許文献５）は、露光装置間の機差による重ね合わせ誤差を、予め取得した露光装置の性能情報または過去の重ね合わせ測定値から露光装置間の機差の影響を取り除くことにより算出する技術を開示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２８１２４８号公報
【特許文献２】特開２００４−１０３６７４号公報
【特許文献３】特開２００８−１７７５３４号公報
【特許文献４】特開２００５−１９１３６５号公報
【特許文献５】特開２００２−６４０４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置の製造に当たって、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極の寸法に製品間でのばらつきが生じると、製品の品質、性能および製造歩留りを大きく左右してしまうこととなる。そのため、このようなばらつきを抑制する技術は、半導体装置の製造技術上、必須となっている。
【０００９】
上記特許文献１では、ゲート電極を加工するエッチング時に、（１）それより前の工程での目標規格からのずれを測定する、（２）過去の実験結果から推定した変動予測モデル式にそのずれを代入して、ゲート電極寸法（ゲート長方向）を予想する、（３）そのゲート電極寸法の予想値を利用してゲート電極のエッチングの処理条件を微調整して、ゲート電極寸法を目標値に合わせこむ、といった手順を踏んでいる。このような合わせ込みが期待通りとなれば、ゲート電極の寸法のばらつきは小さくなり、製品の品質、性能および製造歩留等を向上できる。
【００１０】
ここで、図２３は、本発明者らが２台の露光機（露光機１号および露光機２号）を用いて上記（１）〜（３）の手順でゲート電極の加工を行った際の、ゲート電極の寸法の測定値を示すものであり、測定値は、目標値を１００とした場合の相対値で規格化し、ロット番号毎に示されている。
【００１１】
図２３に示すように、ゲート電極の寸法の測定値は、露光機１号による加工が行われた場合には目標値より小さい方へ集中し、露光機２号による加工が行われた場合には目標値より大きい方へ集中するという差異が見出された。露光機毎の加工されたゲート電極の寸法の平均値は、露光機１号で９９．６、露光機２号で１００．３となり、平均値の差では０．７となった。露光機間でのゲート電極の寸法のばらつきを小さくするためには、この平均値の０．７の差を可能な限り０に近づけることが課題となる。
【００１２】
本発明の目的は、複数の同種の製造装置を用いて半導体装置を製造する場合に、製品間での寸法のばらつきの発生を抑制できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置の製造方法は、同種の複数台の製造装置を用いてウエハ処理を行う工程を含む半導体装置の製造方法であって、
前記複数台の製造装置は、それぞれ制御手段によって前記ウエハ処理の条件を設定および制御され、
前記制御手段は、製品情報を収集し、過去の加工結果から推定した変動予測モデル式に前記設計情報を代入して新たな加工結果を予測し、前記新たな加工結果から前記ウエハ処理の前記条件を設定して前記製造装置へ出力する、製造装置制御処理を行い、
前記複数台の製造装置は、前記製造装置制御処理によって出力された前記ウエハ処理の前記条件に基づいて前記ウエハ処理を実施し、
前記製造装置制御処理は、前記ウエハ処理の前記条件として、前記複数台の製造装置のそれぞれの前記過去の加工結果を用いて設定された前記複数台の製造装置のそれぞれに対する第１の運用条件、もしくは前記複数台の製造装置のすべての前記過去の加工結果を用いて設定された前記複数台の製造装置のすべてに対する第２の運用条件のいずれかを出力し、
前記制御手段は、前記複数台の製造装置が前記ウエハ処理に着工していない未着工時間を監視し、前記ウエハ処理の前記条件を設定する際に、前記未着工時間をフィードバックするものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
複数の同種の製造装置を用いて半導体装置を製造する場合に、製品間での寸法のばらつきの発生を抑制できる。
【図面の簡単な説明】
【００１８】
【図１】露光機の調整および制御手順の一例を示す説明図である。
【図２】本発明の一実施の形態である半導体装置の製造工程において用いる露光機の調整および制御手順の一例を示す説明図である。
【図３】本発明の一実施の形態である半導体装置の製造工程の要部を説明するフローチャートである。
【図４】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】露光機を調整するためのパラメータとなる各値のサンプリング数と制御方式とゲート電極寸法の測定値のばらつきとの関係を示す説明図である。
【図１３】製品未処理時間Ｔ１〜Ｔ３を示す説明図である。
【図１４】本発明の一実施の形態である半導体装置の製造工程における、露光機のスイング運用を説明するフローチャートである。
【図１５】時間間隔Ｔ１〜Ｔ３を管理するデータベースを示す説明図である。
【図１６】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】本発明の一実施の形態である半導体装置の製造工程における製品未処理時間Ｔ１を決定するためのシミュレーション結果を示す説明図である。
【図２０】本発明の一実施の形態である半導体装置の製造工程における予想ゲート電極寸法ばらつき６σの求め方を示す説明図である。
【図２１】本発明の一実施の形態である半導体装置の製造工程における予想ゲート電極寸法と変動予測モデル式とについて示す説明図である。
【図２２】製品未処理時間Ｔ１〜Ｔ３を示す説明図である。
【図２３】２台の露光機を用いてゲート電極の加工を行った際の、ゲート電極の寸法の測定値を示す説明図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２４】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
本実施の形態の半導体装置は、ＭＩＳＦＥＴを有するものである。半導体装置の製造に当たっては、ＭＩＳＦＥＴのゲート電極の寸法に製品間でのばらつきが生じると、製品の品質、性能および製造歩留りを大きく左右してしまうため、そのようなばらつきを抑制することが求められる。図１は、ゲート電極のパターニングに用いる露光機の調整および制御手順の一例を示す説明図であり、露光機としては同種のものを２台用いている場合を図示している。図２は、この図１に示した例を基本構成として用いた本実施の形態における露光機の調整および制御手順の一例を示す説明図であり、露光機としては同種のものを２台用いている場合を図示している。図３は、ゲート電極のパターニング工程を含む、本実施の形態の半導体装置の要部製造工程を示すフローチャートであり、図４〜図１８（図１３〜図１６を除く）は、本実施の形態の半導体装置の製造工程中の要部断面図である。以下、本実施の形態の半導体装置の製造方法を工程順に説明しつつ、上記のばらつき発生の抑制方法について、該当する工程時に併せて説明する。
【００２８】
まず、図４に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板（以下、単に基板と記す）１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）２を形成する。次いでこの酸化シリコン膜２の上に膜厚１２０ｎｍ程度の窒化シリコン膜３をＣＶＤ（Chemical Vapor Deposition）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３と酸化シリコン膜２とを除去する。酸化シリコン膜２は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）する時などに基板１に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜３は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０ｎｍ程度の溝４を形成する（工程Ｓ１）。ここで、後のゲート電極パターニングの際に用いるゲート電極用エッチャー（後述の工程Ｓ１５にて使用）を調整および制御する制御機器ＣＤ（図１参照）は、そのゲート電極用エッチャーを調整するためのパラメータとなる酸化シリコン膜２の膜厚ＴＯ１、窒化シリコン膜３の膜厚ＴＮ１および窒化シリコン膜３の上面から溝４の底部までの深さＤＳＴ１のデータを収集し、収集したデータを製品情報収集部ＣＤ１（図１参照）へ格納する（工程Ｓ２）。
【００２９】
次に、エッチングで溝２の内壁に生じたダメージ層を除去するために、基板１を１０００℃程度で熱処理して溝２の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
【００３０】
続いて、ＣＶＤ法にて基板１上に酸化シリコン膜５を堆積した後、この酸化シリコン膜５の膜質を改善するために、基板１を熱処理して酸化シリコン膜をデンシファイ（焼き締め）する（工程Ｓ３）。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる酸化シリコン膜５の膜厚ＴＯ２のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ４）。
【００３１】
次に、図６に示すように、窒化シリコン膜３をストッパに用いた化学機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）法で酸化シリコン膜５を研磨して溝４の内部に残すことにより、表面が平坦化された素子分離溝６を形成する（工程Ｓ５）。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ３および窒化シリコン膜３の膜厚ＴＮ２のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ６）。窒化シリコン膜３の膜厚のデータについては、上記工程Ｓ２にてすでに収集されているが、酸化シリコン膜５をＣＭＰ法にて研磨した際のストッパとして用いているために目減りが生じている場合がある。そのため、工程Ｓ６では、改めて窒化シリコン膜３の膜厚ＴＮ２のデータを収集している。
【００３２】
次に、図７に示すように、熱リン酸を用いたウェットエッチングで基板１の活性領域上に残った窒化シリコン膜３を除去する（工程Ｓ７）。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ４および酸化シリコン膜２の表面より突出した酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ５のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ８）。溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚のデータは、上記工程Ｓ６にてすでに収集されているが、窒化シリコン膜３を除去する際のウェットエッチング時に目減りが生じている場合がある。そのため、工程Ｓ６では、改めて溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ４のデータを収集している。
【００３３】
次に、図８に示すように、ｎチャネルＭＩＳＦＥＴが形成される領域にＢ（ホウ素）をイオン注入してｐ型ウエル７を形成し、ｐチャネルＭＩＳＦＥＴが形成される領域にＰ（リン）またはＡｓ（ヒ素）をイオン注入してｎ型ウエル８を形成する（工程Ｓ９）。続いて、図９に示すように、たとえばフッ酸系の洗浄液を用いて基板１（ｐ型ウエル７およびｎ型ウエル８）の主面をウェット洗浄（前洗浄）した後、約８００℃の熱酸化によりｐ型ウエル７およびｎ型ウエル８の表面（主面）に清浄な酸化膜からなるゲート絶縁膜９を形成する（工程Ｓ１０）。次いで、ゲート絶縁膜９の上部に、ＣＶＤ法にて膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜（導電性膜）１０を堆積する（工程Ｓ１１）。この低抵抗多結晶シリコン膜１０は、次工程でパターニングされて、ＭＩＳＦＥＴのゲート電極となる。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる、素子分離溝６を形成する酸化シリコン膜上の低抵抗多結晶シリコン膜１０の膜厚ＴＰ１のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ１２）。
【００３４】
次に、図１０に示すように、低抵抗多結晶シリコン膜１０上に、次のフォトリソグラフィ工程時における光の反射を防ぐための反射防止膜１１を形成する。続いて、その反射防止膜１１上にフォトレジスト膜（感光性のマスキング層）１２を塗布し、そのフォトレジスト膜１２をフォトリソグラフィ技術によりパターニングする（工程Ｓ１３）。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる、パターニングされたフォトレジスト膜１２のゲート長方向での長さＬＧ１のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ１４）。
【００３５】
次に、図１１に示すように、パターニングされたフォトレジスト膜１２をマスクとしたドライエッチングにより低抵抗多結晶シリコン膜１０をパターニングすることにより、ゲート電極１３を形成する（工程Ｓ１５）。次いで、フォトレジスト膜１２および反射防止膜１１に対してアッシング（灰化）処理を施し、続いて基板１を洗浄することにより、アッシングされたフォトレジスト膜１２および反射防止膜１１を除去する。ここで、前述の制御機器ＣＤは、ゲート電極用エッチャーを調整するためのパラメータとなる、パターニングされたゲート電極１３の寸法、特にゲート長方向での寸法ＬＧ２のデータを収集し、収集したデータを製品情報収集部ＣＤ１へ格納する（工程Ｓ１６）。
【００３６】
ＭＩＳＦＥＴを有する製品の品質、性能および製造歩留りを維持もしくは向上するためには、製品間でゲート電極１３の寸法にばらつきが生じてしまうことを防ぐことが求められる。以下、本実施の形態における、ゲート電極１３の寸法のばらつき抑制方法について、図１、図２、および図１２〜図１５を用いて説明する。
【００３７】
ウエハ状の基板１は、１枚または複数枚のウエハロット（以下、単にロットと記す）として、フォトレジスト膜１２のパターニングを行う露光機（製造装置）へ搬送される。各ロットには、製品を区別するための番号が付与され、その番号が小さいほど古い製品となる。また、各ロットには、どの露光機で露光処理（ウエハ処理）が行われたかが明示され、図１および図２では、露光機が同種の２台である場合について示している。
【００３８】
ここで、図１に示すように、前述の露光機を調整するためのパラメータ（製品情報、過去の加工結果）である酸化シリコン膜２の膜厚ＴＯ１（図４参照）、窒化シリコン膜３の膜厚ＴＮ１（図４参照）、窒化シリコン膜３の上面から溝４の底部までの深さＤＳＴ１（図４参照）、酸化シリコン膜５の膜厚ＴＯ２（図５参照）、溝４内に残った酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ３、ＴＯ４（図６および図７参照）、窒化シリコン膜３の膜厚ＴＮ２（図６参照）、酸化シリコン膜２の表面より突出した酸化シリコン膜５（素子分離溝６）の膜厚ＴＯ５（図７参照）、素子分離溝６を形成する酸化シリコン膜上の低抵抗多結晶シリコン膜１０の膜厚ＴＰ１（図９参照）、フォトレジスト膜１２のゲート長方向での長さＬＧ１（図１０参照）、およびゲート電極１３の寸法ＬＧ２（図１１参照）に関するデータが、露光処理を行った露光機の区別なく制御機器（制御手段）ＣＤへ格納されるとする。なお、以降は、この露光機の区別なく制御機器ＣＤへデータを格納する方式を混合制御方式と記す。制御機器ＣＤは、製品情報収集部ＣＤ１、最適製造条件計算部ＣＤ２および出力部ＣＤ３等から形成されており、前記パラメータ群は、製品情報収集部ＣＤ１に格納される。
【００３９】
混合制御方式（第２の運用条件）では、まず、露光処理を行った露光機の区別なく前記パラメータが製品情報収集部ＣＤ１へ収集される。次いで、最適製造条件計算部ＣＤ２にて、過去の測定結果から推定した変動予測モデル式にパラメータを代入することでゲート電極１３の寸法（新たな加工結果）が予想され、そのゲート電極１３の寸法ＬＧ２の予想値を利用して、フォトレジスト膜１２のパターニング（露光）および低抵抗多結晶シリコン膜１０のエッチングにおける処理条件が計算される。次いで、出力部ＣＤ３がその計算された処理条件をゲート電極用エッチャーへ設定（製造装置制御処理）し、該当するロットについてフォトレジスト膜１２のパターニングおよび低抵抗多結晶シリコン膜１０のエッチングを実施する。このような手順を経ることで、処理したロットが増えるほどに、ゲート電極１３の寸法ＬＧ２を目標値へ近づけていくことができる。しかしながら、使用している露光機が複数台（２台）であることから、同種の露光機とはいえ個体差が互いに干渉し、ゲート電極１３の寸法ＬＧ２をさらに目標値へ近づけることを妨げてしまうことが懸念される。
【００４０】
そこで、本実施の形態では、図１に示したパラメータの収集方法、計算方法および出力方法を生かしつつ、露光機の個体差の干渉を取り除いて、ゲート電極１３の寸法ＬＧ２をさらに目標値へ近づけていく。すなわち、図２に示すように、制御機器ＣＤは、それぞれのゲート電極用エッチャーに対して個別に配置される。露光処理が完了した各ロットは、どの露光機で露光処理がなされたかによって分類され、露光機毎に、前述のパラメータが製品情報収集部ＣＤ１に収集され、最適製造条件計算部ＣＤ２にて処理条件が計算され、計算された処理条件が設定される。すべてのロットは、露光処理を行う露光機が予め割り当てられ、露光処理が済んでいないロットは、分類機ＣＭによって割り当てられた露光機へ振り分けられ、制御機器ＣＤによって求められた処理条件でゲートエッチングが行われる。なお、以降は、このように露光機別に制御機器ＣＤへデータを格納し、処理条件を算出する方式を分離制御方式と記す。このような分離制御方式（第２の運用条件）を用いることにより、パラメータの測定を重ねるほどに、ゲート電極１３の寸法ＬＧ２は、目標値を１００とした場合にそれぞれの露光機とも１００へ近づけることが可能となり、露光機間でのゲート電極１３の寸法ＬＧ２のばらつきを極力小さくすることができる。
【００４１】
ここで、上記パラメータを収集するサンプリング数（基板１の枚数もしくはロット数）についても考慮してみる。図１２に示すように、上記分離制御方式を用いた場合には、露光機毎にパラメータが収集されることから、混合制御方式に比べるとサンプリング数は少なくなる。サンプリング数が少なくなると、分離制御方式を用いた場合でも制御機器ＣＤ（製造条件計算部ＣＤ２）による予測制度が低下し、目標値へ合わせ込むための処理条件の算出精度も低下してしまうため、結果として露光機間でのゲート電極１３の寸法ＬＧ２のばらつきが大きくなってしまうことが懸念される。
【００４２】
そこで、本実施の形態では、上記サンプリング数が極端に低下してしまうことを防ぐために、混合制御方式と分離制御方式とを使い分けるスイング運用を適用する。スイング運用を実施するに当たっては、混合制御方式と分離制御方式とを切り替える目安として、製品未処理時間（アイドル時間（未着工時間））Ｔを導入する。なお、混合制御方式と分離制御方式との切り替えは、製品未処理時間Ｔが所定時間内である場合（混合制御方式）と、製品未処理時間Ｔが所定時間外である場合（混合制御方式）との間で行う。
【００４３】
次に、上記製品未処理時間Ｔについて図１３を用いて説明する。製品未処理時間Ｔには、製品未処理時間Ｔ１〜Ｔ３の３種類があり、これらは露光機毎に設定および管理することができる。図１３に示す３つのグラフは、横軸をパラメータとなるデータを収集完了した時刻とし、縦軸をゲート電極１３の寸法ＬＧ２の測定値を示したものであり、上から露光機１号のグラフ、露光機２号のグラフ、および露光機１号もしくは露光機２号の区別なく測定値を示した（ただし、測定値のプロットは露光機１号と露光機２号とで区別している）混合グラフである。製品未処理時間Ｔ１は、混合グラフにおける最新の測定値が収集完了した時刻と露光機２号のグラフにおける最新の測定値が収集完了した時刻との間の時間である。図１３に示す例では、混合グラフにおける最新の測定値が露光機１号のものであることから、露光機１号については製品未処理時間Ｔ１が設定されない。製品未処理時間Ｔ２は、露光機毎に設定され、各露光機が最新の測定値を収集完了した時刻と現在時刻との間の時間である。製品未処理時間Ｔ３は、露光機毎に設定され、各露光機が最後の露光処理を実施した時刻と現在時刻との間の時間である。これら製品未処理時間Ｔ１〜Ｔ３の１つ以上が大きくなるほど、単位時間当たりのサンプリング数は少なくなり、目標値へ合わせ込むための処理条件の算出精度も低下してしまうことが懸念される。
【００４４】
そこで、本実施の形態１では、上記製品未処理時間Ｔ１〜Ｔ３の最大値を調整および管理することで、サンプリング数の減少を防ぐ。以下、上記製品未処理時間Ｔ１〜Ｔ３の調整方法を説明する。
【００４５】
製品未処理時間Ｔ１、Ｔ２は、工程能力指数Ｃｐを以下のシミュレーション方法で求めて最大になる時の値と定める。製品未処理時間Ｔ３は、露光機別に故障時間（ダウンタイム）を月別に集計して平均値を求め、その最新の平均値を制御に用いる。まず、製品未処理時間Ｔ１に関するシミュレーション結果を図１９に示す。図１９の曲線は、次のようにして求める。Ｃｐの計算式は、「Ｃｐ＝（製品別ゲート電極寸法上限値−同左下限値）／予想ゲート電極寸法ばらつき６σ」である。製品別ゲート電極寸法上限値と下限値とは、製品設計した時に決まっている。予想ゲート電極寸法ばらつき６σは、図２０に示すように、正規分布を仮定して一般的な統計計算で求める。データ収集時刻は、月別に区分して管理および計算する。製品未処理時間Ｔ１を１分単位で０から１００００分（約１週間）まで変化させる。図２０の中の個々の予想ゲート電極寸法は、図２１に示すような方法で求める。図２１の予想時間は、図２０に示す制御方式である分離方式または混合方式によって異なり、計算方法は特開２００７−２８１２４８号に開示されている。
【００４６】
以下、製品未処理時間Ｔ１〜Ｔ３の最大値を調整および管理しつつスイング運用を実施するアルゴリズムについて、図１４を用いて説明する。
【００４７】
まず、月初めになると、製品未処理時間Ｔ１〜Ｔ３の更新処理が起動する。この更新処理は、上記の製品未処理時間Ｔ１〜Ｔ３の調整方法に沿って実施される（工程Ｓ２０）。
【００４８】
ロットが露光機へ到着すると、混合制御方式による最適製造条件（ゲート電極エッチャー条件）の計算（工程Ｓ２１）および分離制御方式による最適製造条件（ゲート電極エッチャー条件）の計算（工程Ｓ２２）を行う。図１４では、混合制御方式による最適製造条件の計算を行った後に分離制御方式による最適製造条件の計算を行うように図示されているが、これらはどちらが先でもよい。次いで、条件分岐となり、製品未処理時間Ｔ１〜Ｔ３が予め設定された規定値（第１の時間）内であるか否かを判定する。製品未処理時間Ｔ１〜Ｔ３が予め設定された規定値内である場合には、分離制御方式による最適製造条件（ゲート電極エッチャー条件）をゲート電極エッチャーに設定し（工程Ｓ２３）、製品未処理時間Ｔ１〜Ｔ３が予め設定された規定値外である場合には、混合制御方式による最適製造条件（ゲート電極エッチャー条件）をゲート電極エッチャーに設定する（工程Ｓ２４）。
【００４９】
図１５に示すように、製品未処理時間Ｔ１〜Ｔ３の規定値は、露光機および他の機器の設定を管理するデータベース内で管理されており、ロットへの露光処理を実施中でもその規定値を変更することが可能となっている。前述のように、製品未処理時間Ｔ１〜Ｔ３の規定値は、露光機毎に設定できるようになっており、各ゲート電極エッチャーを制御する制御機器ＣＤは、製品未処理時間Ｔ１〜Ｔ３の規定値を入力する画面を、たとえば図１５に示すような構成で備えている。また、製品未処理時間Ｔ３は、露光機のダウンタイム（故障等により露光処理を停止している時間）の最大値と同義である。
【００５０】
上記のような本実施の形態のスイング運用を適用することにより、露光機間でのゲート電極１３の寸法ＬＧ２のばらつきを極力小さくしつつ、サンプリング数が小さくなることに起因する露光機間でのゲート電極１３の寸法ＬＧ２のばらつきが大きくなる不具合も防ぐことができる。それにより、ＭＩＳＦＥＴを有する製品の品質、性能および製造歩留りを維持もしくは向上することが可能となる。
【００５１】
ゲート電極１３を形成し、フォトレジスト膜１２および反射防止膜１１の除去した後、図１６に示すように、ｎチャネルＭＩＳＦＥＴが形成される領域にＰまたはＡｓをイオン注入してｎ−型半導体領域１４を形成し、ｐチャネルＭＩＳＦＥＴが形成される領域にＢをイオン注入してｐ−型半導体領域１５を形成する。
【００５２】
続いて、基板１上に酸化シリコン膜を堆積し、次いでその酸化シリコン膜を異方的にエッチングすることにより、ゲート電極１３の側壁にサイドウォールスペーサ１６を形成する。
【００５３】
次に、ｎチャネルＭＩＳＦＥＴが形成される領域にＰまたはＡｓをイオン注入してｎ＋型半導体領域１７を形成し、ｐチャネルＭＩＳＦＥＴが形成される領域にＢをイオン注入してｐ＋型半導体領域１８を形成する。それにより、ｎ−型半導体領域１４とｎ＋型半導体領域１７とによるＬＤＤ（Lightly Doped Drain）構造のソースおよびドレインと、ｐ−型半導体領域１５とｐ＋型半導体領域１８とによるＬＤＤ構造のソースおよびドレインとを形成することができる。ここまでの工程により、基板１の主面にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成することができる。
【００５４】
次に、基板１上に金属膜としてＣｏ（コバルト）膜を堆積する。続いて、基板１に熱処理を施すことによってＣｏ膜とＳｉ（シリコン）とを反応させることにより、ゲート電極１３、ｎ＋型半導体領域１７およびｐ＋型半導体領域１８の表面にシリサイド膜１９としてＣｏＳｉ２膜を形成する。これらのシリサイド膜１３を形成することで、ゲート電極１３の表面、ｎ＋型半導体領域１７およびｐ＋型半導体領域１８の表面の接触抵抗を低減することができる。また、本実施の形態では、シリサイド膜としてＣｏを用いたＣｏＳｉ２膜を例示したが、他の材料としてＮｉ(ニッケル)、Ｍｏ（モリブデン）およびＴｉ等を用いても同様の効果を得ることができる。
【００５５】
続いて、基板１上に層間絶縁膜２０となる酸化シリコン膜を形成した後、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその層間絶縁膜２０をエッチングすることにより、ｎ＋型半導体領域１７およびｐ＋型半導体領域１８のそれぞれの上部にコンタクトホールを形成する。次いで、そのコンタクトホール内を含む基板１上に、バリアメタル膜（ＴｉＮ（窒化チタン）膜、Ｔｉ（チタン）膜もしくはそれらの積層膜）を形成した後、さらにＷ（タングステン）膜を堆積し、そのコンタクトホールをＷ膜で埋め込む。その後、コンタクトホール以外の層間絶縁膜２０上のバリアメタル膜およびＷ膜を、たとえばＣＭＰ法により除去し、プラグ２１を形成する。
【００５６】
次に、プラグ２１と接続する配線２２を形成する。配線２２を形成するには、たとえば層間絶縁膜２０上にＴｉ膜、主導電層となるＡｌ（アルミニウム）合金膜およびＴｉＮ膜をスパッタリング法により順次堆積し、続いてフォトレジスト膜をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜およびＴｉＮ膜をパターニングする。
【００５７】
その後、層間絶縁膜２０、プラグ２１および配線２２を形成した工程を繰り返すことにより、層間絶縁膜２３、２４、プラグ２５、２６、および配線２７、２８を形成し、配線層を多層に形成する。続いて、基板１上に配線２８を覆う酸化シリコン膜２９を堆積する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその酸化シリコン膜２９をエッチングすることにより、配線２８に達する開口部３０を形成し、本実施の形態の半導体装置を製造する。開口部３０下の配線２８は、基板１をチップに個片化した後で、ボンディングワイヤ等を用いてチップと外部とを電気的に接続する際に、ボンディングワイヤ等が接続されるボンディングパッドとなる。
【００５８】
（実施の形態２）
前記実施の形態１では、露光機が２台である場合について説明したが、本実施の形態２では、露光機が３台である場合について説明する。
【００５９】
前記実施の形態１で説明したように、製品未処理時間Ｔには、製品未処理時間Ｔ１〜Ｔ３の３種類があり、これらは露光機毎に設定および管理することができる（図１３〜図１５参照）。図２２に示す４つのグラフは、横軸をパラメータとなるデータの収集が完了した時刻とし、縦軸をゲート電極１３の寸法ＬＧ２の測定値を示したものであり、上から露光機１号のグラフ、露光機２号のグラフ、露光機３号のグラフ、および露光機１号〜３号の区別なく測定値を示した（ただし、測定値のプロットは露光機１号と露光機２号と露光機３号とで区別している）混合グラフである。製品未処理時間Ｔ１は、混合グラフにおける最新の測定値が収集完了した時刻と、露光機１号〜３号のグラフにおける最新の測定値が収集完了した時刻との間の時間である。図２２に示す例では、混合グラフにおける最新の測定値が露光機２号のものであることから、露光機２号については製品未処理時間Ｔ１が設定されない。製品未処理時間Ｔ２は、露光機毎に設定され、各露光機が最新の測定値を収集完了した時刻と現在時刻との間の時間である。製品未処理時間Ｔ３は、露光機毎に設定され、各露光機が最後の露光処理を実施した時刻と現在時刻との間の時間である。これら製品未処理時間Ｔ１〜Ｔ３の１つ以上が大きくなるほど、単位時間当たりのサンプリング数は少なくなり、目標値へ合わせ込むための処理条件の算出精度も低下してしまうことが懸念される。
【００６０】
上記のように、本実施の形態２においても、前記実施の形態１と同様の方法で製品未処理時間Ｔ１〜Ｔ３を決定することができる。すなわち、本実施の形態２においても、前記実施の形態１において図１９〜図２１を用いて説明した方法と同様の方法により、製品未処理時間Ｔ１〜Ｔ３を調整することができ、図１４を用いて説明した方法と同様の方法により、製品未処理時間Ｔ１〜Ｔ３の最大値を調整および管理しつつスイング運用を実施することができ、図１５を用いて説明した方法と同様の方法により、製品未処理時間Ｔ１〜Ｔ３の規定値を管理することができる。
【００６１】
また、露光機の台数がさらに増えた場合でも、同様の方法で製品未処理時間Ｔ１〜Ｔ３の調整および管理をすることができる。
【００６２】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
前記実施の形態では、複数の同種の露光機を用いてゲート電極を形成する場合に、露光機毎のゲート電極の寸法のばらつきを抑制する場合について説明したが、ゲート電極以外の他の配線を形成する際に用いる露光機についても、ゲート電極の場合と同様の方法で寸法のばらつきを抑制することができる。
【００６５】
また、前記実施の形態では、Ａｌ合金膜を主導電層とする配線を形成する場合について説明したが、銅または銅合金を主導電層とする配線を形成してもよい。銅または銅合金を主導電層とする配線を形成する場合には、層間絶縁膜に形成した溝に銅膜または銅合金膜を埋め込み、溝外の銅膜または銅合金膜をＣＭＰ法等で除去することで形成することができる。
【産業上の利用可能性】
【００６６】
本発明の半導体装置の製造方法は、製造工程中に複数の同種の製造装置を用いる半導体装置の製造工程に広く適用することができる。
【符号の説明】
【００６７】
１  基板
２  酸化シリコン膜
３  窒化シリコン膜
４  溝
５  酸化シリコン膜
６  素子分離溝
７  ｐ型ウエル
８  ｎ型ウエル
９  ゲート絶縁膜
１０  低抵抗多結晶シリコン膜（導電性膜）
１１  反射防止膜
１２  フォトレジスト膜（感光性のマスキング層）
１３  ゲート電極
１４  ｎ−型半導体領域
１５  ｐ−型半導体領域
１６  サイドウォールスペーサ
１７  ｎ＋型半導体領域
１８  ｐ＋型半導体領域
１９  シリサイド膜
２０  層間絶縁膜
２１  プラグ
２２  配線
２３、２４  層間絶縁膜
２５、２６  プラグ
２７、２８  配線
２９  酸化シリコン膜
３０  開口部
ＣＤ  制御機器（制御手段）
ＣＤ１  製品情報収集部
ＣＤ２  最適製造条件計算部
ＣＤ３  出力部
ＣＭ  分類機
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｓ１〜Ｓ１６  工程
Ｓ２０〜Ｓ２４  工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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