(57)【要約】【課題】消費電流をゲイン設定によらず一定に保つことが可能で、ゲイン切り替え時の装置の動作安定までのセトリング時間を短縮することが可能なＤＡ変換装置、固体撮像素子、およびカメラシステムを提供する。【解決手段】ＤＡ変換装置１０は、ゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流および非出力電流を生成し、出力電流を電流電圧変換したアナログ信号を出力し、非出力電流を基準電位に流すアナログ信号出力部２０と、デジタルゲイン制御信号の値に応じたゲイン電流および非選択側電流を生成し、ゲイン電流を電流電圧変換してゲイン制御信号を生成するゲイン制御信号生成部３０と、ゲイン制御信号生成部３０の非選択側電流を基にゲイン制御信号生成部３０でゲイン設定を変化させることによる電流変動分を補った補正電流を生成し、補正電流を基準電位に流す補正電流生成部４０と、を有する。【選択図】図３
2010258736.tif 000002
【特許請求の範囲】
【請求項１】
ゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流および非出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力し、上記非出力電流を基準電位に流すアナログ信号出力部と、
デジタルゲイン制御信号の値に応じたゲイン電流および非選択側電流を生成し、上記ゲイン電流を電流電圧変換して上記ゲイン制御信号を生成し、生成した上記ゲイン制御信号を上記アナログ信号出力部に供給するゲイン制御信号生成部と、
上記ゲイン制御信号生成部の非選択側電流を基に上記ゲイン制御信号生成部でゲイン設定を変化させることによる電流変動分を補った補正電流を生成し、当該補正電流を上記基準電位に流す補正電流生成部と
を有するＤＡ変換装置。
【請求項２】
上記ゲイン制御信号生成部の上記ゲイン制御信号の出力部と上記アナログ信号出力部の上記ゲイン制御信号の入力部は、上記ゲイン電流の所定の電流ミラー比をもつ第１のカレントミラー回路を形成し、
上記補正電流生成部は、
上記非選択側電流を受けて上記補正電流を出力する第２のカンレトミラー回路を含み、
上記第２のカンレトミラー回路の電流ミラー比は、上記第１のカンレトミラー回路の入出力電流ミラー比と揃えてある
請求項１記載のＤＡ変換装置。
【請求項３】
上記アナログ信号出力部は、
差動トランジスタと、当該差動トランジスタの電流源としての第１の電流源トランジスタとを含み、当該第１の電流源トランジスタの制御端子に共通のバイアス電圧として上記ゲイン制御信号が供給される複数の基本電流源セルを含み、
上記差動トランジスタは、制御端子にはデジタル入力信号の値に応じた信号が供給され、選択された一方のトランジスタの出力を加算して上記出力電流を生成し、他方のトランジスタの出力を加算して上記非出力電流を生成し、
上記ゲイン制御信号生成部は、
上記ゲイン電流を電流電圧変換する素子がダイオード接続された第１のダイオード接続トランジスタにより形成され、当該第１のダイオード接続トランジスタの制御端子が、上記アナログ信号出力部における上記複数の基本電流源セルの上記第１の電流源トランジスタの上記制御端子に共通に接続され、
上記補正電流生成部は、
上記ゲイン制御信号生成部の上記第１のダイオード接続トランジスタに相当する第２のダイオード接続トランジスタと、
上記アナログ信号出力部の電流源トランジスタの相当する第２の電流源トランジスタと、
上記第２の電流源トランジスタに直列に接続された上記差動トランジスタの一方のトランジスタに相当する補正電流を出力するための出力トランジスタと、を含み、
上記第２のダイオード接続トランジスタの制御端子が、上記第２の電流源トランジスタの上記制御端子に接続されている
請求項１または２記載のＤＡ変換装置。
【請求項４】
上記補正電流生成部は、
直列接続された上記第２の電流源トランジスタおよび出力トランジスタが、上記アナログ信号出力部の複数の基本電流源セルの数に相当する分だけ並列に配置され、
複数の出力トランジスタの出力を加算し上記補正電流として出力する
請求項３記載のＤＡ変換装置。
【請求項５】
上記ゲイン制御信号生成部は、
差動トランジスタと、当該差動トランジスタの電流源としてのトランジスタとを含み、当該電流源としてのトランジスタの制御端子に共通のバイアス電圧が供給される複数の基本電流源セルを含み、
上記差動トランジスタは、制御端子にはデジタルゲイン制御信号の値に応じた信号が供給され、選択された一方のトランジスタの出力を加算して上記ゲイン電流を生成し、他方のトランジスタの出力を加算して上記非選択側電流を生成する
請求項１から４のいずれか一に記載のＤＡ変換装置。
【請求項６】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、
供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、
を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して、
ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、
上記ＤＡ変換装置は、
ゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流および非出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力し、上記非出力電流を基準電位に流すアナログ信号出力部と、
デジタルゲイン制御信号の値に応じたゲイン電流および非選択側電流を生成し、上記ゲイン電流を電流電圧変換して上記ゲイン制御信号を生成し、生成した上記ゲイン制御信号を上記アナログ信号出力部に供給するゲイン制御信号生成部と、
上記ゲイン制御信号生成部の非選択側電流を基に上記ゲイン制御信号生成部でゲイン設定を変化させることによる電流変動分を補った補正電流を生成し、当該補正電流を上記基準電位に流す補正電流生成部と、を含む
固体撮像素子。
【請求項７】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、
供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して、
ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、
上記ＤＡ変換装置は、
ゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流および非出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力し、上記非出力電流を基準電位に流すアナログ信号出力部と、
デジタルゲイン制御信号の値に応じたゲイン電流および非選択側電流を生成し、上記ゲイン電流を電流電圧変換して上記ゲイン制御信号を生成し、生成した上記ゲイン制御信号を上記アナログ信号出力部に供給するゲイン制御信号生成部と、
上記ゲイン制御信号生成部の非選択側電流を基に上記ゲイン制御信号生成部でゲイン設定を変化させることによる電流変動分を補った補正電流を生成し、当該補正電流を上記基準電位に流す補正電流生成部と、を含む
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能なＤＡ変換装置、固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
一般的に、電流制御型のデジタル−アナログ変換装置（以下、ＤＡ変換装置(Digital Analog Converter)という）は、一定の電流を発生する複数個の基本電流源セルと電流電圧変換部としての出力抵抗により構成される。
【０００３】
図１（Ａ）および（Ｂ）は、電流制御型ＤＡ変換装置の概略構成を説明するための図である。
図１（Ａ）はグランドＧＮＤを基準とした場合、図１（Ｂ）は電源Ｖｄｄを基準とした場合のＤＡ変換装置の基本的な構成を示している。
【０００４】
ＤＡ変換装置１ａ，１ｂは、基本的に、複数の基本電流源セルを含む電流源Ｉ１、基準抵抗Ｒ１、カウンタＣＮＴ１を含んで構成される。
図１（Ａ）のグランド基準型ＤＡ変換装置１ａは基準抵抗Ｒ１がグランドＧＮＤ側に接続され、図１（Ｂ）の電源基準型ＤＡ変換装置１ｂは基準抵抗Ｒ１が電源Ｖｄｄ側に接続される。
ＤＡ変換装置１ａ，１ｂでは、カウンタＣＮＴ１に入力されるクロックＣＬＫをカウントし、カウント値を基に、電流源の選択される基本電流源セルの数が決まり、この電流を基準抵抗Ｒ１に流して、抵抗値の電圧がランプ波形となる。
【０００５】
図２は、グランド基準型ＤＡ変換装置の具体的な構成例を示す回路図である（たとえば、特許文献１参照）。
【０００６】
図２のグランド基準型ＤＡ変換装置１ａは、アナログ信号出力部２、ゲイン制御信号生成部３、カウンタデコーダ４、およびゲインデコーダ５を有する。
【０００７】
アナログ信号出力部２は、カウンタデコーダ４でデコードされるデジタル入力信号ＤＩ１の値に応じたアナログ信号を生成する。アナログ信号出力部２は、ゲイン制御信号生成部３から供給されるゲイン制御信号であるバイアス電圧Ｖｂｉａｓに応じて生成するアナログ信号のゲインを調整する。
【０００８】
図２のアナログ信号出力部２は、差動トランジスタと、この差動トランジスタの電流源としてトランジスタとを含み、電流源としてトランジスタのゲートに共通のバイアス電圧が供給される複数の基本電流源セル２−１〜２−ｎを含む。
グランド基準型ＤＡ変換装置１ａの場合、基本電流源セル２−１〜２−ｎはｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタにより形成される。
アナログ信号出力部２は、選択出力線ＬＯ１、非選択出力線ＮＬＯ１、および電流電圧変換回路（ＩＶ変換回路）としての出力抵抗Ｒ２を有している。
複数の基本電流源セル２−１〜２−ｎは、差動トランジスタの一方のトランジスタのドレインが選択出力線ＬＯ１に共通に接続され、他方のトランジスタのドレインが非選択出力線ＮＬＯ１に共通に接続されている。
選択出力線ＬＯ１は出力抵抗Ｒ２を介してグランドＧＮＤに接続され、非選択出力線ＮＬＯ１はグランドＧＮＤに直接的に接続されている。
【０００９】
複数の基本電流源セル２−１〜２−ｎは、カウンタデコーダ４のデコード情報に応じて差動トランジスタの一方のトランジスタが選択される。これにより、選択された基本電流源セルの電流出力が加算されて出力電流Ｉrampが選択出力線ＬＯ１に流れ、この電流Ｉrampが出力抵抗Ｒ２で電圧信号に変換されて出力される。
複数の基本電流源セル２−１〜２−ｎは、カウンタデコーダ４のデコード情報に応じて他方のトランジスタが選択されると、選択された基本電流源セルの電流出力が加算されて非出力電流Ｉramp_minusが非選択出力線ＮＬＯ１を介してグランドＧＮＤに流される。
【００１０】
ゲイン制御信号生成部３は、ゲインデコーダ５でデコードされるデジタルゲイン制御信号ＤＧＩ１の値に応じたゲイン制御信号であるバイアス電圧Ｖｂｉａｓを生成する。
【００１１】
図２のゲイン制御信号生成部３は、差動トランジスタと、この差動トランジスタの電流源としてトランジスタとを含み、電流源としてトランジスタのゲートに共通の基準電流に応じたバイアス電圧が供給される複数の基本電流源セル３−１〜３−ｎを含む。
グランド基準型ＤＡ変換装置１ａの場合、基本電流源セル３−１〜３−ｎはｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタにより形成される。
ゲイン制御信号生成部３は、選択線Ｌ１、非選択線ＮＬ１、およびＩＶ変換回路としてのダイオード接続されたＰＭＯＳトランジスタＰ３を有している。
複数の基本電流源セル３−１〜３−ｎは、差動トランジスタの一方のトランジスタのドレインが選択線Ｌ１に共通に接続され、他方のトランジスタのドレインが非選択線ＮＬ１に共通に接続されている。
選択線Ｌ１はＰＭＯＳトランジスタＰ３のドレインおよびゲートに接続され、その接続ノードがアナログ信号出力部２の基本電流源セル２−１〜２−ｎの電流源としてのトランジスタのゲートに接続されている。
すなわち、ＰＭＯＳトランジスタＰ３と基本電流源セル２−１〜２−ｎの電流源としてのトランジスタによりカレントミラー回路が形成されている。
非選択線ＮＬ１は電源Ｖｄｄに直接的に接続されている。
【００１２】
複数の基本電流源セル３−１〜３−ｎは、ゲインデコーダ５のデコード情報に応じて差動トランジスタの一方のトランジスタが選択される。
これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Ｉgainが選択線Ｌ１に流れ、このゲイン電流ＩgainがＰＭＯＳトランジスタＰ３で電圧信号に変換されてアナログ信号出力部２に出力される。
複数の基本電流源セル３−１〜３−ｎは、ゲインデコーダ５のデコード情報に応じて他方のトランジスタが選択されると、選択された基本電流源セルの電流出力が加算されて非選択側電流Ｉgain_minusが非選択線ＮＬ１を介して電源Ｖｄｄに流される。
【００１３】
このような電流制御型のＤＡ変換装置は、マトリクス状に単位画素が配置された固体撮像素子(イメージセンサ)の画素信号をアナログ−デジタル変換するアナログ−デジタル変換装置（以下ＡＤ変換装置（Analog Digital Converter)という）にも使用されている。
この種のＡＤ変換装置を有する固体撮像素子としては、たとえば特許文献１，２，３に記載された固体撮像素子が知られている。
【００１４】
上記の特許文献に記載されている固体撮像素子は、ライン毎あるいは画素毎に選択されたアナログの画素信号とデジタル信号に変換するために単調に変化させた参照電圧(ランプ波形ＲＡＭＰを電圧比較部で比較する。
そして、固体撮像素子は、この比較処理と並行してカウンタ部でカウント処理を行い、比較処理が完了した時点のカウント値に基づいて画素信号のデジタル信号を取得する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開2007-59991号公報  ＤＡ変換装置、ＡＤ変換装置、半導体装置
【特許文献２】特開2000-152082号公報  イメージセンサ
【特許文献３】特開2002-232291号公報  アナログデジタル変換機およびこれを用いたイメージセンサ
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかし、上記したＤＡ変換装置では、ゲイン制御信号生成部３の設定条件に応じて、ゲイン電流Ｉgainの変動に比例したアナログ信号出力部２での電流変動がある。
その結果、アナログ信号出力部２において、出力電流Ｉrampと非出力電流Ｉramp_minusの合計電流はゲイン電流Ｉgainに比例して変動する。
したがって、ＤＡ変換装置全体での消費電流変動が生じる。
【００１７】
ＤＡ変換装置での電流変動は、電源Ｖｄｄ、グランドＧＮＤに存在する寄生抵抗・寄生インダクタンス等による電源Ｖｄｄレベル、グランドＧＮＤレベルの変動を引き起こし、ＤＡ変換装置の出力変動を引き起こす。このため、このＤＡ変換装置では、電流が安定するまでのセトリング時間を必要とする。
【００１８】
ゲイン切り替え時のセトリング時間は、特に列方向走査毎にゲイン切替えを行う方式のイメージセンサにおいては重要な問題である。
例として、特許文献１の図１を引用して説明する。
【００１９】
１画面の全色を同じゲイン設定で列方向走査する場合には、ゲイン切り替えのセトリング時間は画面切り替え時のみ考慮すればよいため、問題度は低い。
しかし、色別のゲイン設定が異なる場合は、列方向走査毎にゲイン切り替えが必要であるため、ゲイン切り替え時のセトリング時間が重要視される。
特許文献１の図１での行制御線を、Ｖ１、Ｖ２、Ｖ３、、の順次走査を行う場合、垂直信号線Ｈ１には、画素信号が、Ｒ、Ｇ、Ｒ、Ｇ、、、の順で与えられる。
垂直信号線Ｈ２には、画素信号が、Ｇ、Ｂ、Ｇ、Ｂ、、、の順で与えられる。
色毎にゲイン設定が異なる場合は、２つのＤＡ変換装置ＤＡＣａ，ＤＡＣｂのゲイン設定を、列方向走査毎に交互に切り替える必要がある。
センサ側色毎ゲイン設定にてホワイトバランスを調整するシステム構成となっている場合は、上記のような、色別に異なるゲイン設定を行う回路構成となる。
上記した方式の回路では、ＤＡ変換装置にて消費する電流が列方向走査毎に大きく変わるために、搭載セットにて電源系回路の応答特性に注意して対応する必要がある。
また、セトリング時間を短くするためには、電源系の周波数帯域を広くする必要があるため、特に電源基準タイプのＤＡ変換装置ではノイズ設計の観点からは不利である。
【００２０】
本発明は、消費電流をゲイン設定によらず一定に保つことが可能で、ゲイン切り替え時の装置の動作安定までのセトリング時間を短縮することが可能なＤＡ変換装置、固体撮像素子、およびカメラシステムを提供することにある。
【００２１】
本発明の第１の観点のＤＡ変換装置は、ゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流および非出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力し、上記非出力電流を基準電位に流すアナログ信号出力部と、デジタルゲイン制御信号の値に応じたゲイン電流および非選択側電流を生成し、上記ゲイン電流を電流電圧変換して上記ゲイン制御信号を生成し、生成した上記ゲイン制御信号を上記アナログ信号出力部に供給するゲイン制御信号生成部と、上記ゲイン制御信号生成部の非選択側電流を基に上記ゲイン制御信号生成部でゲイン設定を変化させることによる電流変動分を補った補正電流を生成し、当該補正電流を上記基準電位に流す補正電流生成部とを有する。
【００２２】
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して、ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、上記ＤＡ変換装置は、ゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流および非出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力し、上記非出力電流を基準電位に流すアナログ信号出力部と、デジタルゲイン制御信号の値に応じたゲイン電流および非選択側電流を生成し、上記ゲイン電流を電流電圧変換して上記ゲイン制御信号を生成し、生成した上記ゲイン制御信号を上記アナログ信号出力部に供給するゲイン制御信号生成部と、上記ゲイン制御信号生成部の非選択側電流を基に上記ゲイン制御信号生成部でゲイン設定を変化させることによる電流変動分を補った補正電流を生成し、当該補正電流を上記基準電位に流す補正電流生成部と、を含む。
【００２３】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、供給されるデジタル信号に応じたランプ波である参照電圧を生成するＤＡ変換装置と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して、ランプ波である上記参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のラッチと、を含み、上記ＤＡ変換装置は、ゲインを調整するためのゲイン制御信号を受けて、デジタル入力信号の値に応じた出力電流および非出力電流を生成し、上記出力電流を電流電圧変換したアナログ信号を出力し、上記非出力電流を基準電位に流すアナログ信号出力部と、デジタルゲイン制御信号の値に応じたゲイン電流および非選択側電流を生成し、上記ゲイン電流を電流電圧変換して上記ゲイン制御信号を生成し、生成した上記ゲイン制御信号を上記アナログ信号出力部に供給するゲイン制御信号生成部と、上記ゲイン制御信号生成部の非選択側電流を基に上記ゲイン制御信号生成部でゲイン設定を変化させることによる電流変動分を補った補正電流を生成し、当該補正電流を上記基準電位に流す補正電流生成部と、を含む。
【発明の効果】
【００２４】
本発明によれば、消費電流をゲイン設定によらず一定に保つことができ、ゲイン切り替え時の装置の動作安定までのセトリング時間を短縮することができる。
【図面の簡単な説明】
【００２５】
【図１】電流制御型ＤＡ変換装置の構成例を示す図である。
【図２】グランド基準型ＤＡ変換装置の具体的な構成例を示す回路図である。
【図３】本発明の第１の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【図４】ゲイン設定に対するアナログ信号出力部での電流と、補正用電流増幅回路での電流、回路全体での合計電流量を示す図である。
【図５】ゲイン切り替えを行った際の時間変動による電流変動を示す図である。
【図６】ゲイン切り替えを行った際の時間経過によるＤＡ変換装置の出力変動を示す図である。
【図７】本発明の第２の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【図８】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図９】図８の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【図１０】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図１１】図８および図９のＤＡ変換装置が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【図１２】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＤＡ変換装置の第１の構成例）
２．第２の実施形態（ＤＡ変換装置の第２の構成例）
３．第３の実施形態（固体撮像素子の全体構成例）
４．第４の実施形態（カメラシステムの構成例）
【００２７】
＜１．第１の実施形態＞
［ＤＡ変換装置の第１の構成例］
図３は、本発明の第１の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【００２８】
本第１の実施形態のＤＡ変換装置１０は、グランド基準型ＤＡ変換装置として構成されている。
ＤＡ変換装置１０は、アナログ信号出力部２０、ゲイン制御信号生成部３０、補正電流生成部としての補正用電流増幅回路４０、カウンタデコーダ５０、およびゲインデコーダ６０を有する。
【００２９】
アナログ信号出力部２０は、カウンタデコーダ５０でデコードされるデジタル入力信号ＤＩ１１の値に応じたアナログ信号を生成する。
アナログ信号出力部２０は、ゲイン制御信号生成部３０から供給されるゲイン制御信号であるバイアス電圧Ｖｂｉａｓに応じて生成するアナログ信号のゲインを調整する。
【００３０】
図３のアナログ信号出力部２０は、差動トランジスタと、この差動トランジスタの電流源としてトランジスタとを含み、電流源としての第１の電流源トランジスタのゲートに共通のバイアス電圧が供給される複数の基本電流源セル２１−１〜２１−ｎを含む。
グランド基準型ＤＡ変換装置１０の場合、基本電流源セル２１−１〜２１−ｎはＰＭＯＳトランジスタにより形成される。
アナログ信号出力部２０は、選択出力線ＬＯ２１、非選択出力線ＮＬＯ２１、およびＩＶ変換回路としての出力抵抗Ｒ２１を有している。
【００３１】
アナログ信号出力部２０の各基本電流源セル２１−１〜２１−ｎは、共通した構成を有する。
すなわち、各基本電流源セル２１（−１〜−ｎ）は、ＰＭＯＳトランジスタＰＴ２１〜ＰＴ２３を有している。
ＰＭＯＳトランジスタＰＴ２１より電流源としての第１の電流源トランジスタが形成される。
ソース同士が接続されたＰＭＯＳトランジスタＰＴ２２およびＰＴ２３により差動トランジスタが形成される。
【００３２】
基本電流源セル２１において、ＰＭＯＳトランジスタＰＴ２１のソースが電源Ｖｄｄに接続され、ドレインがＰＭＯＳトランジスタＰＴ２２，ＰＴ２３のソースに接続されている。
ＰＭＯＳトランジスタＰＴ２２のドレインが非選択出力線ＮＬＯ２１に接続され、非選択出力線ＮＬＯ２１はグランドＧＮＤに直接的に接続されている。
ＰＭＯＳトランジスタＰＴ２３のドレインが選択出力線ＬＯ２１に接続されている。選択出力線ＬＯ２１は出力抵抗Ｒ２１の一端に接続され、出力抵抗Ｒ２１の他端がグランドＧＮＤに接続されている。
【００３３】
各基本電流源セル２１−１〜２１−ｎは、ＰＭＯＳトランジスタＰＴ２１のゲートがゲイン制御信号生成部３０のゲイン制御信号であるバイアス電圧Ｖｂｉａｓの供給線ＬＶＢ１１に共通に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２２のゲートがデジタル信号Ｑｉｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ２３のゲートがデジタル信号Ｑｉｎと逆相の信号ｘＱｉｎの供給ラインに接続されている。
【００３４】
複数の基本電流源セル２１−１〜２１−ｎは、差動トランジスタの一方のＰＭＯＳトランジスタＰＴ２３のドレインが選択出力線ＬＯ２１に共通に接続され、他方のＰＭＯＳトランジスタＰＴ２２のドレインが非選択出力線ＮＬＯ２１に共通に接続されている。
そして、上記したように、選択出力線ＬＯ２１は出力抵抗Ｒ２１の一端に接続され、その接続ノードＮＤ２１からアナログ信号出力部２０の出力であるアナログ信号が出力される。
【００３５】
アナログ信号出力部２０において、複数の基本電流源セル２１−１〜２１−ｎは、カウンタデコーダ５０のデコード情報に応じて差動トランジスタの一方のＰＭＯＳトランジスタＰＴ２３が選択される。
これにより、選択された基本電流源セルの電流出力が加算されて出力電流Ｉrampが選択出力線ＬＯ２１に流れ、この電流Ｉrampが出力抵抗Ｒ２１で電圧信号に変換されて、ノードＮＤ２１から出力される。
【００３６】
複数の基本電流源セル２１−１〜２１−ｎは、カウンタデコーダ５０のデコード情報に応じて他方のＰＭＯＳトランジスタＰＴ２２が選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非出力電流ＩIramp_minusが非選択出力線ＮＬＯ２１を介してグランドＧＮＤに流される。
また、非出力電流Ｉramp_minusは、後述するように、補正用電流増幅回路４０による補正電流Ｉcorctにより補正される。
【００３７】
図３のゲイン制御信号生成部３０は、ゲインデコーダ６０でデコードされるデジタルゲイン制御信号ＤＧＩ１１の値に応じたゲイン制御信号であるバイアス電圧Ｖｂｉａｓを生成する。
ゲイン制御信号生成部３０は、生成したバイアス電圧Ｖｂｉａｓをアナログ信号出力部２０にゲインを調整するための信号として出力する。
【００３８】
ゲイン制御信号生成部３０は、差動トランジスタと、この差動トランジスタの電流源としてトランジスタとを含み、電流源としてトランジスタのゲートに共通の基準電流に応じたバイアス電圧が供給される複数の基本電流源セル３１−１〜３１−ｎを含む。
グランド基準型ＤＡ変換装置１０の場合、基本電流源セル３１−１〜３１−ｎはＮＭＯＳトランジスタにより形成される。
ゲイン制御信号生成部３０は、選択線Ｌ３１、非選択線ＮＬ３１、およびＩＶ変換回路としてのダイオード接続されたＮＭＯＳトランジスタＤＮ３１およびＰＭＯＳトランジスタＤＰ３１を有している。
ＰＭＯＳトランジスタＤＰ３１は第１のダイオード接続トランジスタに相当する。
【００３９】
ゲイン制御信号生成部３０の各基本電流源セル３１−１〜３１−ｎは、共通した構成を有する。
すなわち、各基本電流源セル３１（−１〜−ｎ）は、ＮＭＯＳトランジスタＮＴ３１〜ＮＴ３３を有している。
ＮＭＯＳトランジスタＮＴ３１より電流源としてのトランジスタが形成される。
ソース同士が接続されたＮＭＯＳトランジスタＮＴ３２およびＮＴ３３により差動トランジスタが形成される。
【００４０】
基本電流源セル３１において、ＮＭＯＳトランジスタＮＴ３１のソースがグランドＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ３２，ＮＴ３３のソースに接続されている。
ＮＭＯＳトランジスタＮＴ３２のドレインが非選択線ＮＬ３１に接続され、非選択線ＮＬ３１は補正用電流増幅回路４０に接続されている。
ＮＭＯＳトランジスタＮＴ３３のドレインが選択線Ｌ３１に接続されている。
選択線Ｌ３１は、ＰＭＯＳトランジスタＤＰ３１のドレインおよびゲートに接続され、その接続ノードがアナログ信号出力部２０の基本電流源セル２１−１〜２１−ｎの電流源としてのトランジスタのゲートに接続されている。
すなわち、ゲイン制御信号生成部３０のＰＭＯＳトランジスタＤＰ３１とアナログ信号出力部２０の基本電流源セル２１−１〜２１−ｎの電流源としてのＰＭＯＳトランジスタＰＴ２１により第１のカレントミラー回路ＣＲＭ２１が形成されている。
【００４１】
各基本電流源セル３１−１〜３１−ｎは、ＮＭＯＳトランジスタＮＴ３１のゲートがＩＶ変換回路としてのＮＭＯＳトランジスタＤＮ３１による基準電圧Ｖｒｅｆの供給線ＬＶＢ１２に共通に接続されている。
そして、ＮＭＯＳトランジスタＮＴ３２のゲートが信号Ｇｉｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ３３のゲートが信号Ｇｉｎと逆相の信号ｘＧｉｎの供給ラインに接続されている。
ＮＭＯＳトランジスタＤＮ３１のソースがグランドＧＮＤに接続され、ドレインおよびゲートが基準電流Ｉｒｅｆの供給ラインに接続され、その接続点（ゲート）が各基本電流源セル３１−１〜３１−ｎのＮＭＯＳトランジスタＮＴ３１のゲートに接続されている。
【００４２】
複数の基本電流源セル３１−１〜３１−ｎは、差動トランジスタの一方のＮＭＯＳトランジスタＮＴ３３のドレインが選択線Ｌ３１に共通に接続され、他方のＮＭＯＳトランジスタＮＴ３２のドレインが非選択線ＮＬ３１に共通に接続されている。
【００４３】
複数の基本電流源セル３１−１〜３１−ｎは、ゲインデコーダ６０のデコード情報に応じて差動トランジスタの一方のＮＭＯＳトランジスタＮＴ３３が選択される。
これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Ｉgainが選択線Ｌ３１に流れ、このゲイン電流ＩgainがＰＭＯＳトランジスタＤＰ３１で電圧信号に変換されてアナログ信号出力部２０に出力される。
複数の基本電流源セル３１−１〜３１−ｎは、ゲインデコーダ６０のデコード情報に応じて他方のトランジスタが選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非選択側電流Ｉgain_minusが非選択線ＮＬ３１を介して補正用電流増幅回路４０に供給される。
【００４４】
補正用電流増幅回路４０は、非選択側電流Ｉgain_minusを非選択線ＮＬ３１を介して入力し、ゲイン制御信号生成部３０でゲイン設定を変化させることによる電流変動分を、正確に補った補正電流Ｉcorctを生成する。
補正用電流増幅回路４０は、生成した補正電流Ｉcorctを、補正電流線ＬＩＣ１１を介してアナログ信号出力部２０の非選択出力線ＮＬＯ２１とグランドＧＮＤとの接続点に供給する。
補正用電流増幅回路４０は、ゲイン設定を変化させることによる電流変動分を正確に補った補正電流Ｉcorctを非出力電流Ｉramp_minusに加算する。これにより、アナログ信号出力部２０と補正用電流増幅回路４０での消費電流の合計はゲイン設定によらず一定に保たれる。
したがって、ＤＡ変換装置１０全体での電流はゲイン設定によらず一定に保たれる。
【００４５】
補正用電流増幅回路４０は、ＩＶ変換回路としてＰＭＯＳトランジスタＤＰ４１、電流源としてのＰＭＯＳトランジスタＰＴ４１、および出力用のＰＭＯＳトランジスタＰＴ４２を有する。
ＰＭＯＳトランジスタＤＰ４１は、ダイオード接続され、ゲイン制御信号生成部３０のＰＭＯＳトランジスタＤＰ３１と同等の機能を有する。
ＰＭＯＳトランジスタＤＰ４１は、第２のダイオード接続トランジスタに相当する。
ＰＭＯＳトランジスタＰＴ４１は、アナログ信号出力部２０の基本電流源セル２１−１〜２１−ｎの電流源としてのＰＭＯＳトランジスタＰＴ２１と同等の機能を有する。
また、ＰＭＯＳトランジスタＰＴ４２は、アナログ信号出力部２０の基本電流源セル２１−１〜２１−ｎの差動トランジスタのＰＭＯＳトランジスタＰＴ２２またはＰＴ２３と同等の機能を有する。
補正用電流増幅回路４０において、ＰＭＯＳトランジスタＰＴ４１，ＰＴ４２の並列数はアナログ信号出力部２０の基本電流源セル２１−１〜２１−ｎの数ｎと同様に設定される。
ＰＭＯＳトランジスタＤＰ４１が第２のダイオード接続トランジスタに相当し、ＰＭＯＳトランジスタＰＴ４１が第２の電流源トランジスタに相当し、ＰＭＯＳトランジスタＰＴ４２が出力トランジスタに相当する。
【００４６】
ＰＭＯＳトランジスタＤＰ４１は、ドレインおよびゲートが非選択線ＮＬ３１に接続され、ソースが電源Ｖｄｄに接続されている。
ＰＭＯＳトランジスタＤＰ４１は、ゲートがバイアス電圧Ｖｂｉａｓ２の供給線ＬＶＢ１３に接続されている。
ｎ個のＰＭＯＳトランジスタＰＴ４１は、ソースが電源Ｖｄｄに接続され、ドレインがＰＭＯＳトランジスタＰＴ４２のソースにそれぞれ接続されている。
ｎ個のＰＭＯＳトランジスタＰＴ４１のゲートは、ＰＭＯＳトランジスタＤＰ４１のゲートに接続されたバイアス電圧Ｖｂｉａｓ２の供給線ＬＶＢ１３に共通に接続されている。
また、ｎ個のＰＭＯＳトランジスタＰＴ４２のゲートは、グランドＧＮＤに共通に接続されている。
すなわち、ｎ個のＰＭＯＳトランジスタＰＴ４２は、ゲートがグランド電位に保持され、オン状態に保持されている。
そして、ｎ個のＰＭＯＳトランジスタＰＴ４２のドレインは、補正電流線ＬＩＣ１１の一端に共通に接続されている。そして、補正電流線ＬＩＣ１１の他端がアナログ信号出力部２０の出力抵抗Ｒ２１の他端および非選択出力線ＮＬＯ２１とグランドＧＮＤとの接続点に接続されている。
【００４７】
補正用電流増幅回路４０において、ダイオード接続されたＰＭＯＳトランジスタＤＰ４１とｎ個のＰＭＯＳトランジスタＰＴ４１により第２のカレントミラー回路ＣＭＲ４１が形成されている。
第２のカンレトミラー回路ＣＭＲ４１の電流ミラー比は、第１のカンレトミラー回路ＣＭＲ２１の入出力電流ミラー比と揃えてある。
なお、上述したように、カレントミラー回路ＣＭＲ２１は、ゲイン制御信号生成部３０のＰＭＯＳトランジスタＤＰ３１とアナログ信号出力部２０の基本電流源セル２１−１〜２１−ｎの電流源としてのＰＭＯＳトランジスタＰＴ２１により形成される。
すなわち、補正用電流増幅回路４０は、ＰＭＯＳトランジスタＤＰ３１と基本電流源セル２１−１〜２１−ｎの電流源としてのＰＭＯＳトランジスタＰＴ２１により形成されるカレントミラー回路ＣＭＲ２１の電流ミラー比と同じ比率で電流増幅を行う。
【００４８】
次に、本実施形態に係る補正用電流増幅回路４０を用いたＤＡ変換装置の消費電流等について、補正用電流増幅回路を用いないＤＡ変換装置を比較例として考察する。
【００４９】
図４（Ａ）および（Ｂ）は、ゲイン設定に対するアナログ信号出力部での電流と、補正用電流増幅回路での電流、回路全体での合計電流量を示す図である。
図４（Ａ）は比較例におけるゲイン設定変化に対する電流変化特性を示し、図４（Ｂ）は本補正用電流増幅回路を用いたＤＡ変換装置のゲイン設定変化に対する電流変化特性を示している。
図４（Ａ）および（Ｂ）において、横軸がゲイン設定値を、縦軸が電流を表している。
また、図４（Ａ）および（Ｂ）において、Ｘで示す線はアナログ信号出力部２０における消費電流変化を示している。
図４（Ｂ）において、Ｙで示す線は補正用電流増幅回路４０における消費電流変化を示し、Ｚで示す線がアナログ信号出力部２０と補正用電流増幅回路４０の消費電流の合計を示している。
【００５０】
一般的に、図４（Ａ）に示すように、ゲイン設定値を高くすると消費電流は線形に変化する。図４（Ａ）の例では消費電流が線形に減少している。
補正用電流増幅回路４０を用いた本ＤＡ変換装置１０では、図４（Ｂ）に示すように、補正用電流増幅回路４０の消費電流Ｙは、アナログ信号出力部２０の消費電流Ｘと逆の傾きをもって線形に変化する。図４（Ｂ）の例では消費電流Ｙは線形に増加する。
したがって、図４（Ｂ）中に線Ｚで示すように、ゲイン設定を変化させることによる電流変動分を、補正用電流増幅回路４０が正確に補うことにより、ＤＡ変換装置１０全体での電流をゲイン設定によらず一定に保つことができる。
なお、補正用電流増幅回路４０でのタイミングの制御は不要である。
【００５１】
図５（Ａ）および（Ｂ）は、ゲイン切り替えを行った際の時間変動による電流変動を示す図である。
図５（Ａ）は、比較例における電流変動（変化）特性を示し、図５（Ｂ）は本補正用電流増幅回路を用いたＤＡ変換装置の電流変動（変化）特性を示している。
図５（Ａ）および（Ｂ）において、横軸が時間を、縦軸が電流を表している。
図５（Ａ）および（Ｂ）の例では、ゲイン切り替えを「００ｄｂ」から「０６ｄｂ」に切り替え、デジタル入力信号ＤＩ１１をハイレベルからローレベルに順次切り替えた場合を示している。
【００５２】
図５（Ａ）に示すように、比較例では、ＤＡ変換装置での電流変動は、電源Ｖｄｄ、グランドＧＮＤに存在する寄生抵抗や寄生インダクタンス等による電源Ｖｄｄレベル、グランドＧＮＤレベルの変動を引き起こし、ＤＡ変換装置の出力変動を引き起こす。このため、電源Ｖｄｄ、ＧＮＤレベルが安定するまでのセトリング時間を必要とする。
これに対して、本ＤＡ変換装置１０では、図５（Ｂ）に示すように、ＤＡ変換装置全体での電流が一定であるため、電源Ｖｄｄレベル、ＧＮＤレベルの安定化待ち時間が不要である。
【００５３】
図６（Ａ）および（Ｂ）は、ゲイン切り替えを行った際の時間経過によるＤＡ変換装置の出力変動を示す図である。
図６（Ａ）は、比較例における出力変動特性を示し、図６（Ｂ）は本補正用電流増幅回路を用いたＤＡ変換装置の出力変動特性を示している。
図６（Ａ）および（Ｂ）において、横軸が時間を、縦軸が電流を表している。
図６（Ａ）および（Ｂ）の例においても、ゲイン切り替えを「００ｄｂ」から「０６ｄｂ」に切り替え、デジタル入力信号ＤＩ１１をハイレベルからローレベルに順次切り替えた場合を示している。
【００５４】
比較例においても、電源Ｖｄｄ、グランドＧＮＤに存在する寄生抵抗や寄生インダクタンス等がない理想状態であれば電源Ｖｄｄレベル、グランドＧＮＤレベルの変動はない。
しかし、図６（Ａ）に示すように、実際には存在する寄生成分による、ＤＡ変換装置の出力変動を引き起こすため、電源Ｖｄｄレベル、グランドＧＮＤレベルが安定するまでのセトリング時間を必要とする。
これに対して、本ＤＡ変換装置１０では、ＤＡ変換装置全体での電流が一定であるため、電源Ｖｄｄレベル、グランドＧＮＤレベルの安定化待ち時間が不要である。
【００５５】
次に、上記構成による動作を説明する。
【００５６】
ゲイン制御信号生成部３０において、複数の基本電流源セル３１−１〜３１−ｎは、ゲインデコーダ６０のデコード情報（ゲイン設定値）に応じて差動トランジスタの一方のＮＭＯＳトランジスタＮＴ３３が選択される。
これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Ｉgainが選択線Ｌ３１に流れ、このゲイン電流ＩgainがＰＭＯＳトランジスタＤＰ３１で電圧信号に変換されてアナログ信号出力部２０に出力される。
複数の基本電流源セル３１−１〜３１−ｎは、ゲインデコーダ６０のデコード情報に応じて他方のＮＭＯＳトランジスタＮＴ３２が選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非選択側電流Ｉgain_minusが非選択線ＮＬ３１を介して補正用電流増幅回路４０に供給される。
【００５７】
アナログ信号出力部２０において、複数の基本電流源セル２１−１〜２１−ｎは、デジタル入力信号ＤＩ１１に対するカウンタデコーダ５０のデコード情報に応じて差動トランジスタの一方のＰＭＯＳトランジスタＰＴ２３が選択される。
具体的には、カウンタデコーダ５０に入力されるクロックがカウントされ、カウント値を基に、電流源セルの選択される数が決まり、差動トランジスタの一方のＰＭＯＳトランジスタＰＴ２３が選択される。
これにより、選択された基本電流源セルの電流出力が加算されて出力電流Ｉrampが選択出力線ＬＯ２１に流れ、この電流Ｉrampが出力抵抗Ｒ２１で電圧信号に変換されて、ノードＮＤ２１から出力される。
【００５８】
また、複数の基本電流源セル２１−１〜２１−ｎは、カウンタデコーダ５０のデコード情報に応じて他方のＰＭＯＳトランジスタＰＴ２２が選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非出力電流ＩIramp_minusが非選択出力線ＮＬＯ２１を介してグランドＧＮＤに流される。
【００５９】
補正用電流増幅回路４０においては、非選択側電流Ｉgain_minusが非選択線ＮＬ３１を介して入力され、ゲイン制御信号生成部３０でゲイン設定を変化させることによる電流変動分を、正確に補った補正電流Ｉcorctが生成される。
補正用電流増幅回路４０で生成された補正電流Ｉcorctは、補正電流線ＬＩＣ１１を介してアナログ信号出力部２０の非選択出力線ＮＬＯ２１とグランドＧＮＤとの接続点に供給される。
これにより、非出力電流Ｉramp_minusは、補正用電流増幅回路４０による補正電流Ｉcorctにより補正される。
補正用電流増幅回路４０により、ゲイン設定を変化させることによる電流変動分を正確に補った補正電流Ｉcorctが非出力電流Ｉramp_minusに加算される。
これにより、アナログ信号出力部２０と補正用電流増幅回路４０での消費電流の合計はゲイン設定によらず一定に保たれる。
したがって、ＤＡ変換装置１０全体での電流はゲイン設定によらず一定に保たれる。
【００６０】
以上説明したように、本第１の実施形態によれば、ＤＡ変換装置１０の消費電流を、ゲイン設定によらず一定に保つことができる。
ゲイン切り替え時の電流変動がないため、ゲイン切り替え時のＤＡ変換装置の動作安定までのセトリング時間を短縮することができる。
特に、走査毎にゲイン切り替えを行うシステムの場合に有効である。
また、電源回路系での狭帯域化が可能となるため、電源ノイズを低減することも可能となる。
【００６１】
これまでの説明は、グランド基準型ＤＡ変換装置を例に説明しているが、本発明は電源基準型ＤＡ変換装置にも適用可能である。
【００６２】
＜２．第２の実施形態＞
［ＤＡ変換装置の第２の構成例］
図７は、本発明の第２の実施形態に係るＤＡ変換装置の構成例を示す回路図である。
【００６３】
本第２の実施形態に係るＤＡ変換装置１０Ａは、電源基準型ＤＡ変換装置として構成されている。
ＤＡ変換装置１０Ａは、アナログ信号出力部２０Ａ、ゲイン制御信号生成部３０Ａ、補正電流生成部としての補正用電流増幅回路４０Ａ、カウンタデコーダ５０Ａ、およびゲインデコーダ６０Ａを有する。
【００６４】
アナログ信号出力部２０Ａは、カウンタデコーダ５０Ａでデコードされるデジタル入力信号ＤＩ１１の値に応じたアナログ信号を生成する。
アナログ信号出力部２０Ａは、ゲイン制御信号生成部３０Ａから供給されるゲイン制御信号であるバイアス電圧Ｖｂｉａｓに応じて生成するアナログ信号のゲインを調整する。
【００６５】
図７のアナログ信号出力部２０Ａは、差動トランジスタと、この差動トランジスタの電流源としてトランジスタとを含み、電流源としての第１の電流源トランジスタのゲートに共通のバイアス電圧が供給される複数の基本電流源セル２１Ａ−１〜２１Ａ−ｎを含む。
電源基準型ＤＡ変換装置１０Ａの場合、基本電流源セル２１Ａ−１〜２１Ａ−ｎはＮＭＯＳトランジスタにより形成される。
アナログ信号出力部２０Ａは、選択出力線ＬＯ２１Ａ、非選択出力線ＮＬＯ２１Ａ、およびＩＶ変換回路としての出力抵抗Ｒ２１Ａを有している。
【００６６】
アナログ信号出力部２０Ａの各基本電流源セル２１−１〜２１−ｎは、共通した構成を有する。
すなわち、各基本電流源セル２１（−１〜−ｎ）は、ＮＭＯＳトランジスタＮＴ２１〜ＮＴ２３を有している。
ＮＭＯＳトランジスタＮＴ２１より電流源としての第１の電流源トランジスタが形成される。
ソース同士が接続されたＮＭＯＳトランジスタＮＴ２２およびＮＴ２３により差動トランジスタが形成される。
【００６７】
基本電流源セル２１Ａにおいて、ＮＭＯＳトランジスタＮＴ２１のソースがグランドＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ２２，ＮＴ２３のソースに接続されている。
ＮＭＯＳトランジスタＮＴ２２のドレインが非選択出力線ＮＬＯ２１Ａに接続され、非選択出力線ＮＬＯ２１Ａは電源Ｖｄｄに直接的に接続されている。
ＮＭＯＳトランジスタＮＴ２３のドレインが選択出力線ＬＯ２１Ａに接続されている。選択出力線ＬＯ２１Ａは出力抵抗Ｒ２１Ａの一端に接続され、出力抵抗Ｒ２１Ａの他端が電源Ｖｄｄに接続されている。
【００６８】
各基本電流源セル２１Ａ−１〜２１Ａ−ｎは、ＮＭＯＳトランジスタＮＴ２１のゲートがゲイン制御信号生成部３０Ａのゲイン制御信号であるバイアス電圧Ｖｂｉａｓの供給線ＬＶＢ１１Ａに共通に接続されている。
そして、ＮＭＯＳトランジスタＮＴ２２のゲートがデジタル信号Ｑｉｎの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２３のゲートがデジタル信号Ｑｉｎと逆相の信号ｘＱｉｎの供給ラインに接続されている。
【００６９】
複数の基本電流源セル２１Ａ−１〜２１Ａ−ｎは、差動トランジスタの一方のＮＭＯＳトランジスタＮＴ２３のドレインが選択出力線ＬＯ２１Ａに共通に接続されている。他方のＮＭＯＳトランジスタＮＴ２２のドレインが非選択出力線ＮＬＯ２１Ａに共通に接続されている。
そして、上記したように、選択出力線ＬＯ２１Ａは出力抵抗Ｒ２１Ａの一端に接続され、その接続ノードＮＤ２１Ａからアナログ信号出力部２０Ａの出力であるアナログ信号が出力される。
【００７０】
アナログ信号出力部２０Ａにおいて、複数の基本電流源セル２１Ａ−１〜２１Ａ−ｎは、カウンタデコーダ５０Ａのデコード情報に応じて差動トランジスタの一方のＮＭＯＳトランジスタＮＴ２３が選択される。
これにより、選択された基本電流源セルの電流出力が加算されて出力電流Ｉrampが選択出力線ＬＯ２１Ａに流れ、この電流Ｉrampが出力抵抗Ｒ２１Ａで電圧信号に変換されて、ノードＮＤ２１Ａから出力される。
【００７１】
複数の基本電流源セル２１Ａ−１〜２１Ａ−ｎは、カウンタデコーダ５０Ａのデコード情報に応じて他方のＮＭＯＳトランジスタＮＴ２２が選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非出力電流ＩIramp_minusが非選択出力線ＮＬＯ２１Ａを介して電源Ｖｄｄに流される。
また、非出力電流Ｉramp_minusは、補正用電流増幅回路４０Ａによる補正電流Ｉcorctにより補正される。
【００７２】
図７のゲイン制御信号生成部３０Ａは、ゲインデコーダ６０Ａでデコードされるデジタルゲイン制御信号ＤＧＩ１１の値に応じたゲイン制御信号であるバイアス電圧Ｖｂｉａｓを生成する。
ゲイン制御信号生成部３０Ａは、生成したバイアス電圧Ｖｂｉａｓをアナログ信号出力部２０Ａにゲインを調整するための信号として出力する。
【００７３】
ゲイン制御信号生成部３０Ａは、差動トランジスタと、この差動トランジスタの電流源としてトランジスタとを含み、電流源としてトランジスタのゲートに共通の基準電流に応じたバイアス電圧が供給される複数の基本電流源セル３１Ａ−１〜３１Ａ−ｎを含む。
電源基準型ＤＡ変換装置１０Ａの場合、基本電流源セル３１Ａ−１〜３１Ａ−ｎはＰＭＯＳトランジスタにより形成される。
ゲイン制御信号生成部３０Ａは、選択線Ｌ３１Ａ、非選択線ＮＬ３１Ａ、およびＩＶ変換回路としてのダイオード接続されたＰＭＯＳトランジスタＤＰ３１およびＮＭＯＳトランジスタＤＮ３１を有している。
ＮＭＯＳトランジスタＤＮ３１は第１のダイオード接続トランジスタに相当する。
【００７４】
ゲイン制御信号生成部３０Ａの各基本電流源セル３１Ａ−１〜３１Ａ−ｎは、共通した構成を有する。
すなわち、各基本電流源セル３１Ａ（−１〜−ｎ）は、ＰＭＯＳトランジスタＰＴ３１〜ＰＴ３３を有している。
ＰＭＯＳトランジスタＰＴ３１より電流源としてのトランジスタが形成される。
ソース同士が接続されたＰＭＯＳトランジスタＰＴ３２およびＰＴ３３により差動トランジスタが形成される。
【００７５】
基本電流源セル３１Ａにおいて、ＰＭＯＳトランジスタＰＴ３１のソースが電源Ｖｄｄに接続され、ドレインがＰＭＯＳトランジスタＰＴ３２，ＰＴ３３のソースに接続されている。
ＰＭＯＳトランジスタＰＴ３２のドレインが非選択線ＮＬ３１Ａに接続され、非選択線ＮＬ３１Ａは補正用電流増幅回路４０Ａに接続されている。
ＰＭＯＳトランジスタＰＴ３３のドレインが選択線Ｌ３１Ａに接続されている。
選択線Ｌ３１Ａは、ＮＭＯＳトランジスタＤＮ３１のドレインおよびゲートに接続され、その接続ノードがアナログ信号出力部２０Ａの基本電流源セル２１Ａ−１〜２１Ａ−ｎの電流源としてのトランジスタのゲートに接続されている。
すなわち、ゲイン制御信号生成部３０ＡのＮＭＯＳトランジスタＤＮ３１とアナログ信号出力部２０Ａの基本電流源セル２１Ａ−１〜２１Ａ−ｎの電流源としてのＮＭＯＳトランジスタＮＴ２１により第１のカレントミラー回路ＣＲＭ２１Ａが形成されている。
【００７６】
各基本電流源セル３１Ａ−１〜３１Ａ−ｎは、ＰＭＯＳトランジスタＰＴ３１のゲートがＩＶ変換回路としてのＰＭＯＳトランジスタＤＰ３１による基準電圧Ｖｒｅｆの供給線ＬＶＢ１２Ａに共通に接続されている。
そして、ＰＭＯＳトランジスタＰＴ３２のゲートが信号Ｇｉｎの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ３３のゲートが信号Ｇｉｎと逆相の信号ｘＧｉｎの供給ラインに接続されている。
ＰＭＯＳトランジスタＤＰ３１のソースが電源Ｖｄｄに接続され、ドレインおよびゲートが基準電流Ｉｒｅｆの供給ラインに接続され、その接続点（ゲート）が各基本電流源セル３１Ａ−１〜３１Ａ−ｎのＰＭＯＳトランジスタＰＴ３１のゲートに接続されている。
【００７７】
複数の基本電流源セル３１Ａ−１〜３１Ａ−ｎは、差動トランジスタの一方のＰＭＯＳトランジスタＰＴ３３のドレインが選択線Ｌ３１Ａに共通に接続され、他方のＰＭＯＳトランジスタＰＴ３２のドレインが非選択線ＮＬ３１Ａに共通に接続されている。
【００７８】
複数の基本電流源セル３１Ａ−１〜３１Ａ−ｎは、ゲインデコーダ６０Ａのデコード情報に応じて差動トランジスタの一方のＰＭＯＳトランジスタＰＴ３３が選択される。
これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Ｉgainが選択線Ｌ３１Ａに流れ、このゲイン電流ＩgainがＮＭＯＳトランジスタＤＮ３１で電圧信号に変換されてアナログ信号出力部２０Ａに出力される。
複数の基本電流源セル３１Ａ−１〜３１Ａ−ｎは、ゲインデコーダ６０Ａのデコード情報に応じて他方のＰＭＯＳトランジスタＰＴ３２が選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非選択側電流Ｉgain_minusが非選択線ＮＬ３１Ａを介して補正用電流増幅回路４０Ａに供給される。
【００７９】
補正用電流増幅回路４０Ａは、非選択側電流Ｉgain_minusを非選択線ＮＬ３１Ａを介して入力し、ゲイン制御信号生成部３０Ａでゲイン設定を変化させることによる電流変動分を、正確に補った補正電流Ｉcorctを生成する。
補正用電流増幅回路４０Ａは、生成した補正電流Ｉcorctを、補正電流線ＬＩＣ１１Ａを介してアナログ信号出力部２０Ａの非選択出力線ＮＬＯ２１Ａと電源Ｖｄｄとの接続点に供給する。
補正用電流増幅回路４０Ａは、ゲイン設定を変化させることによる電流変動分を正確に補った補正電流Ｉcorctを非出力電流Ｉramp_minusに加算する。これにより、アナログ信号出力部２０Ａと補正用電流増幅回路４０Ａでの消費電流の合計はゲイン設定によらず一定に保たれる。
したがって、ＤＡ変換装置１０Ａ全体での電流はゲイン設定によらず一定に保たれる。
【００８０】
補正用電流増幅回路４０Ａは、ＩＶ変換回路としてＮＭＯＳトランジスタＤＮ４１、電流源としてのＮＭＯＳトランジスタＮＴ４１、および出力用のＮＭＯＳトランジスタＮＴ４２を有する。
ＮＭＯＳトランジスタＤＮ４１は、ダイオード接続され、ゲイン制御信号生成部３０ＡのＮＭＯＳトランジスタＤＮ３１と同等の機能を有する。
ＮＭＯＳトランジスタＮＴ４１は、アナログ信号出力部２０Ａの基本電流源セル２１Ａ−１〜２１Ａ−ｎの電流源としてのＮＭＯＳトランジスタＮＴ２１と同等の機能を有する。
また、ＮＭＯＳトランジスタＮＴ４２は、アナログ信号出力部２０Ａの基本電流源セル２１Ａ−１〜２１Ａ−ｎの差動トランジスタのＮＭＯＳトランジスタＮＴ２２またはＮＴ２３と同等の機能を有する。
補正用電流増幅回路４０Ａにおいて、ＮＭＯＳトランジスタＮＴ４１，ＮＴ４２の並列数はアナログ信号出力部２０Ａの基本電流源セル２１Ａ−１〜２１Ａ−ｎの数ｎと同様に設定される。
ＮＭＯＳトランジスタＤＮ４１が第２のダイオード接続トランジスタに相当し、ＮＭＯＳトランジスタＮＴ４１が第２の電流源トランジスタに相当し、ＮＭＯＳトランジスタＮＴ４２が出力トランジスタに相当する。
【００８１】
ＮＭＯＳトランジスタＤＮ４１は、ドレインおよびゲートが非選択線ＮＬ３１Ａに接続され、ソースがグランドＧＮＤに接続されている。
ＮＭＯＳトランジスタＤＮ４１は、ゲートがバイアス電圧Ｖｂｉａｓ２の供給線ＬＶＢ１３Ａに接続されている。
ｎ個のＮＭＯＳトランジスタＮＴ４１は、ソースがグランドＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ４２のソースにそれぞれ接続されている。
ｎ個のＮＭＯＳトランジスタＮＴ４１のゲートは、ＮＭＯＳトランジスタＤＮ４１のゲートに接続されたバイアス電圧Ｖｂｉａｓ２の供給線ＬＶＢ１３Ａに共通に接続されている。
また、ｎ個のＮＭＯＳトランジスタＮＴ４２のゲートは、電源Ｖｄｄに共通に接続されている。
すなわち、ｎ個のＮＭＯＳトランジスタＮＴ４２は、ゲートが電源電位に保持され、オン状態に保持されている。
そして、ｎ個のＮＭＯＳトランジスタＮＴ４２のドレインは、補正電流線ＬＩＣ１１Ａの一端に共通に接続されている。そして、補正電流線ＬＩＣ１１Ａの他端がアナログ信号出力部２０Ａの出力抵抗Ｒ２１Ａの他端および非選択出力線ＮＬＯ２１Ａと電源Ｖｄｄとの接続点に接続されている。
【００８２】
補正用電流増幅回路４０Ａにおいて、ダイオード接続されたＮＭＯＳトランジスタＤＮ４１とｎ個のＮＭＯＳトランジスタＮＴ４１により第２のカレントミラー回路ＣＭＲ４１Ａが形成されている。
第２のカンレトミラー回路ＣＭＲ４１Ａの電流ミラー比は、第１のカンレトミラー回路ＣＭＲ２１Ａの入出力電流ミラー比と揃えてある。
なお、上述したように、カレントミラー回路ＣＭＲ２１Ａは、ゲイン制御信号生成部３０ＡのＮＭＯＳトランジスタＤＮ３１とアナログ信号出力部２０Ａの基本電流源セル２１Ａ−１〜２１Ａ−ｎの電流源としてのＮＭＯＳトランジスタＮＴ２１により形成される。
すなわち、補正用電流増幅回路４０Ａは、ＮＭＯＳトランジスタＤＮ３１と基本電流源セル２１Ａ−１〜２１Ａ−ｎの電流源としてのＮＭＯＳトランジスタＮＴ２１により形成されるカレントミラー回路ＣＭＲ２１Ａの電流ミラー比と同じ比率で電流増幅を行う。
【００８３】
本第２の実施形態に係る補正用電流増幅回路４０Ａを用いたＤＡ変換装置１０Ａの消費電流等の考察結果については、図４〜図６に関連付けて説明した第１の実施形態のＤＡ変換装置１０と同様である。
したがって、その詳細はここでは省略する。
【００８４】
次に、上記構成による動作を説明する。
【００８５】
ゲイン制御信号生成部３０Ａにおいて、複数の基本電流源セル３１Ａ−１〜３１Ａ−ｎは、ゲインデコーダ６０Ａのデコード情報（ゲイン設定値）に応じて差動トランジスタの一方のＰＭＯＳトランジスタＰＴ３３が選択される。
これにより、選択された基本電流源セルの電流出力が加算されてゲイン電流Ｉgainが選択線Ｌ３１Ａに流れ、このゲイン電流ＩgainがＮＭＯＳトランジスタＤＮ３１で電圧信号に変換されてアナログ信号出力部２０Ａに出力される。
複数の基本電流源セル３１Ａ−１〜３１Ａ−ｎは、ゲインデコーダ６０Ａのデコード情報に応じて他方のＰＭＯＳトランジスタＰＴ３２が選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非選択側電流Ｉgain_minusが非選択線ＮＬ３１Ａを介して補正用電流増幅回路４０Ａに供給される。
【００８６】
アナログ信号出力部２０Ａにおいて、複数の基本電流源セル２１Ａ−１〜２１Ａ−ｎは、デジタル入力信号ＤＩ１１に対するカウンタデコーダ５０Ａのデコード情報に応じて差動トランジスタの一方のＮＭＯＳトランジスタＮＴ２３が選択される。
具体的には、カウンタデコーダ５０Ａに入力されるクロックがカウントされ、カウント値を基に、電流源セルの選択される数が決まり、差動トランジスタの一方のＮＭＯＳトランジスタＮＴ２３が選択される。
これにより、選択された基本電流源セルの電流出力が加算されて出力電流Ｉrampが選択出力線ＬＯ２１Ａに流れ、この電流Ｉrampが出力抵抗Ｒ２１Ａで電圧信号に変換されて、ノードＮＤ２１Ａから出力される。
【００８７】
また、複数の基本電流源セル２１Ａ−１〜２１Ａ−ｎは、カウンタデコーダ５０Ａのデコード情報に応じて他方のＮＭＯＳトランジスタＮＴ２２が選択される。
この場合、選択された基本電流源セルの電流出力が加算されて非出力電流ＩIramp_minusが非選択出力線ＮＬＯ２１Ａを介して電源Ｖｄｄに流される。
【００８８】
補正用電流増幅回路４０Ａにおいては、非選択側電流Ｉgain_minusが非選択線ＮＬ３１Ａを介して入力され、ゲイン制御信号生成部３０Ａでゲイン設定を変化させることによる電流変動分を、正確に補った補正電流Ｉcorctが生成される。
補正用電流増幅回路４０Ａで生成された補正電流Ｉcorctは、補正電流線ＬＩＣ１１Ａを介してアナログ信号出力部２０Ａの非選択出力線ＮＬＯ２１Ａと電源Ｖｄｄとの接続点に供給される。
これにより、非出力電流Ｉramp_minusは、補正用電流増幅回路４０Ａによる補正電流Ｉcorctにより補正される。
補正用電流増幅回路４０Ａにより、ゲイン設定を変化させることによる電流変動分を正確に補った補正電流Ｉcorctが非出力電流Ｉramp_minusに加算される。
これにより、アナログ信号出力部２０Ａと補正用電流増幅回路４０Ａでの消費電流の合計はゲイン設定によらず一定に保たれる。
したがって、ＤＡ変換装置１０Ａ全体での電流はゲイン設定によらず一定に保たれる。
【００８９】
第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００９０】
このような効果を有するＤＡ変換装置１０，１０Ａは、固体撮像素子のＤＡ変換装置に適用可能である。
本実施形態のＤＡ変換装置は、特に限定されないが、たとえば列並列型のＡＤ変換装置を搭載したＣＭＯＳイメージセンサに適用することが可能である。
【００９１】
＜３．第３の実施形態＞
［固体撮像素子の全体構成例］
図８は、本発明の第３の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図９は、図８の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【００９２】
この固体撮像素子１００は、図８および図９に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、および画素信号読み出し部としてのＡＤＣ群１５０を有する。
固体撮像素子１００は、ＤＡ変換装置１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００９３】
画素部１１０は、フォトダイオードと画素内アンプとを含む画素がマトリクス状（行列状）に配置されている。
【００９４】
図１０は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００９５】
この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１０１Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１０１Ａは、１個のフォトダイオード１１１に対し転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００９６】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００９７】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００９８】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出カする。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出カされる。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００９９】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【０１００】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【０１０１】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【０１０２】
画素部１１０においては、たとえばラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡ変換装置（ＤＡＣ）１６１からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【０１０３】
図１１は、図８および図９のＤＡ変換装置が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【０１０４】
ＡＤＣ群１５０は、ＡＤＣが複数列配列されている。
ＤＡ変換装置１６１は、図１１に示すような、階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐを生成する。
各ＡＤＣは、この参照電圧Ｖｓｌｏｐと行線毎に画素から垂直信号線１１６を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）１５１を有する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ（メモリ）１５３とを有する。
ＡＤＣ群１５０は、ｋビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
比較器１５１の具体的な構成および機能ついては後で詳述する。
【０１０５】
ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位ＶＳＬをデジタル信号に変換する。
ＡＤＣは、参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
【０１０６】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【０１０７】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
【０１０８】
次に、上記構成による動作を説明する。
【０１０９】
ＤＡ変換装置１６１において、Ｐ相時には、参照電圧Ｖｓｌｏｐが生成される。
各カラム処理回路（ＡＤＣ）１５０において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１５１で階段状に変化する参照電圧Ｖｓｌｏｐと比較される。
このとき、アナログ電位ＶＳＬと参照電圧Ｖｓｌｏｐのレベルが交差し比較器１５１の出力が反転するまで、カウンタ１５２でカウントが行われ、垂直信号線１１６の電位（アナログ信号）ＶＳＬがデジタル信号に変換される（ＡＤ変換される）。
このＡＤ変換は、ある傾きを持った線形に変換するスロープ波形である参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期（クロック）で数えることでデジタル信号に変換する。
そして、アナログ信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２のクロックＣＬＫの入力を停止し、ＡＤ変換が完了する。
【０１１０】
このＡＤ変換は、１度の読み出しで２回行われる。
１回目は画素回路１０１Ａのリセットレベルが垂直信号線１１６に読み出され（Ｐ相読み出し）、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各画素回路１０１Ａで光電変換された信号が垂直信号線１１６に読み出され（Ｄ相読み出し）、ＡＤ変換が実行される。
このＤ相においても、画素毎のばらつきが含まれるため、Ｐ相およびＤ相変換の結果と合わせて、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関２重サンプリング（ＣＤＳ；Correlated Double Sampling）が実現できる。
デジタル信号に変換された信号は、水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路１７０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
【０１１１】
本第３の実施形態に係る固体撮像素子であるＣＭＯＳイメージセンサ１００は、ＡＤ変換装置(ＡＤＣ)に参照電圧を供給しているＤＡ変換装置（ＤＡＣ）１６１に第１および第２の実施形態に係るＤＡ変換装置を適用した。
したがって、本固体撮像素子によれば、ＤＡ変換装置１６１の消費電流を、ゲイン設定によらず一定に保つことができる。
ゲイン切り替え時の電流変動がないため、ゲイン切り替え時のＤＡ変換装置の動作安定までのセトリング時間を短縮することができる。
特に、走査毎にゲイン切り替えを行う本システムの場合に有効である。
また、電源回路系での狭帯域化が可能となるため、電源ノイズを低減することも可能となる。そして、ＡＤ変換時のノイズを低減させて撮像した画像の品質を向上することができる。
【０１１２】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１１３】
＜４．第４の実施形態＞
［カメラシステムの構成例］
図１２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１１４】
本カメラシステム２００は、図１２に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【０１１５】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【０１１６】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出す。
【０１１７】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【０１１８】
１０，１０Ａ・・・ＤＡ変換装置、２０，２０Ａ・・・アナログ信号出力部、２１−１，２１−ｎ，２１Ａ−１〜２１Ａ−ｎ・・・基本電流源セル、３０，３０Ａ・・・ゲイン制御信号生成部、４０，４０Ａ・・・補正用電流増幅回路（補正電流生成部）、５０，５０Ａ・・・カウンタデコーダ、６０，６０Ａ・・・ゲインデコーダ、１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ（メモリ）、１６１・・・ＤＡ変換装置（ＤＡＣ）、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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