(57)【要約】【課題】メモリセルの隣り合うワード線の間のショートの発生を防止し、高歩留まりを可能とする構造を備えた半導体装置を提供する。【解決手段】半導体装置は、複数の拡散ビット線１０８と、複数のワード線１１４と、電荷保持機能を有する複数のトラップ膜１０２と、複数のビット線絶縁膜１１０とを備える。複数のワード線１１４は、複数の多結晶シリコン膜１０３と、該複数の多結晶シリコン１０３と電気的に接続する多結晶シリコン膜１１２とからなる。基板１０１の表面から複数のビット線絶縁膜１１０の上面までの高さは、基板１０１の表面から複数の多結晶シリコン膜１０３の上面までの高さよりも低い。【選択図】図１
2010171328.tif 000002
【特許請求の範囲】
【請求項１】
各々が、基板における上部に形成され、互いに間隔を置いて配置されると共に列方向に延伸する複数の拡散ビット線と、
各々が、前記基板の上に前記複数の拡散ビット線の各々と交差するように形成され、互いに間隔を置いて配置されると共に行方向に延伸する複数のワード線と、
各々が、前記基板の上であって、前記複数のワード線の各々の下部における互いに隣り合う前記拡散ビット線間の領域に形成された電荷保持機能を有する複数のトラップ膜と、
各々が、前記基板の上であって、前記複数の拡散ビット線の各々の上に形成された複数のビット線絶縁膜とを備え、
前記複数のワード線の各々は、
各々が、前記複数のトラップ膜のうち同一行に配置されたトラップ膜の各々の上に形成された複数の第１の導電体と、
前記複数の第１の導電体の各々の上と前記複数のビット線絶縁膜のうち前記複数の第１の導電体の各々が配置された同一行に形成されたビット線絶縁膜の各々の上とに跨るように行方向に延伸すると共に、前記複数の第１の導電体の各々と電気的に接続する第２の導電体とからなり、
前記基板の表面から前記複数のビット線絶縁膜の各々の上面までの高さは、前記基板の表面から前記複数の第１の導電体の各々の上面までの高さよりも低い、半導体装置。
【請求項２】
互いに隣り合う前記第１の導電体の側面と前記ビット線絶縁膜の側面との間には、絶縁膜が介在している、請求項１に記載の半導体装置。
【請求項３】
互いに隣り合う前記トラップ膜の側面と前記ビット線絶縁膜の側面との間には、前記絶縁膜が介在している、請求項２に記載の半導体装置。
【請求項４】
前記絶縁膜は、前記トラップ膜の上面における前記第１の導電体の側面の外側の領域上に形成されている、請求項２に記載の半導体装置。
【請求項５】
前記絶縁膜は、シリコン窒化膜である、請求項２〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記トラップ膜は、下から順にシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が形成されてなるＯＮＯ膜である、請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記ビット線絶縁膜は、シリコン酸化膜である、請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
基板上に、下から順に電荷蓄積機能を有するトラップ膜、第１の導電膜、第１の絶縁膜、及び第２の絶縁膜を形成する工程（ａ）と、
前記第２の絶縁膜と、前記第１の絶縁膜と、前記第１の導電膜と、前記トラップ膜における少なくとも上部とを選択的に除去することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の開口部を形成する工程（ｂ）と、
前記基板における上部領域であって前記複数の開口部の各々の下部に不純物を導入することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の拡散ビット線を形成する工程（ｃ）と、
前記工程（ｃ）の後、前記複数の開口部の各々に第３の絶縁膜を埋め込む工程（ｄ）と、
前記基板の表面から前記第３の絶縁膜の上面までの高さが、前記基板の表面から前記第１の導電膜の上面までの高さよりも低くなるように、前記複数の開口部の各々に埋め込まれた前記第３の絶縁膜の上部を除去してなる複数のビット線絶縁膜を形成する工程（ｅ）と、
前記工程（ｅ）の後、前記第１の導電膜における前記第３の絶縁膜の上部が除去されて露出した部分に、選択的に第４の絶縁膜を形成する工程（ｆ）と、
前記工程（ｆ）の後、前記第２の絶縁膜を除去する工程（ｇ）と、
前記工程（ｇ）の後、前記第１の絶縁膜及び前記第４の絶縁膜を除去する工程（ｈ）と、
前記工程（ｈ）の後、前記第１の導電膜及び前記複数のビット線絶縁膜の上を覆う第２の導電体を形成する工程（ｉ）と、
前記第２の導電体及び前記第１の導電体を選択的に除去することにより、互いに間隔を置いて配置されると共に行方向に延伸する、前記第２の導電体及び前記第１の導電体からなる複数のワード線を形成する工程（ｊ）とを備える、半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜、前記第３の絶縁膜、及び前記第４の絶縁膜は、シリコン酸化膜であり、
前記工程（ｅ）及び前記工程（ｈ）は、フッ酸を用いたウェットエッチング処理によって行われる工程である、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｆ）は、３００℃以上であって且つ７００℃以下の酸素雰囲気中での熱酸化処理によって行われる工程である、請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第２の絶縁膜は、シリコン窒化膜であり、
前記工程（ｇ）は、リン酸を用いたウェットエッチング処理によって行われる工程である、請求項８〜１０のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
基板上に、下から順に電荷蓄積機能を有するトラップ膜、第１の導電膜、第１の絶縁膜、及び第２の絶縁膜を形成する工程（ａ）と、
前記第２の絶縁膜と、前記第１の絶縁膜と、前記第１の導電膜と、前記トラップ膜における少なくとも上部とを選択的に除去することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の開口部を形成する工程（ｂ）と、
前記基板における上部領域であって前記複数の開口部の各々の下部に不純物を導入することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の拡散ビット線を形成する工程（ｃ）と、
前記第１の導電膜における前記複数の開口部の各々に露出する側面上に、選択的に第３の絶縁膜を形成する工程（ｄ）と、
前記工程（ｄ）の後、前記複数の開口部の各々の底部及び側壁部、並びに前記第２の絶縁膜の上面を覆うように第４の絶縁膜を形成する工程（ｅ）と、
前記工程（ｅ）の後、前記複数の開口部の各々に第５の絶縁膜を埋め込む工程（ｆ）と、
前記基板の表面から前記第５の絶縁膜の上面までの高さが、前記基板の表面から前記第１の導電膜の上面までの高さよりも低くなるように、前記複数の開口部の各々に埋め込まれた前記第５の絶縁膜の上部を除去してなる複数のビット線絶縁膜を形成する工程（ｇ）と、
前記工程（ｇ）の後、前記第５の絶縁膜と、前記第３の絶縁膜及び前記トラップ膜との間に前記第４の絶縁膜が残存するように、前記第４の絶縁膜及び前記第２の絶縁膜を除去する工程（ｈ）と、
前記工程（ｈ）の後、前記第３の絶縁膜における前記第４の絶縁膜が除去されて露出した部分と、前記第１の絶縁膜とを除去する工程（ｉ）と、
前記工程（ｉ）の後、前記第１の導電膜及び前記複数のビット線絶縁膜の上を覆う第２の導電体を形成する工程（ｊ）と、
前記第２の導電体及び前記第１の導電体を選択的に除去することにより、互いに間隔を置いて配置されると共に行方向に延伸する、前記第２の導電体及び前記第１の導電体からなる複数のワード線を形成する工程（ｋ）とを備える、半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜、前記第３の絶縁膜及び前記第５の絶縁膜は、シリコン酸化膜であり、
前記工程（ｇ）及び（ｉ）は、フッ酸を用いたウェットエッチング処理によって行われる、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｄ）は、３００℃以上で且つ７００℃以下の酸素雰囲気中での熱酸化処理によって行われる、請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２の絶縁膜及び前記第４の絶縁膜は、シリコン窒化膜であり、
前記工程（ｈ）は、リン酸を用いたウェットエッチング処理によって行われる、請求項１２〜１４のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
基板上に、下から順に電荷蓄積機能を有するトラップ膜、第１の導電膜、第１の絶縁膜、及び第２の絶縁膜を形成する工程（ａ）と、
前記第２の絶縁膜と、前記第１の絶縁膜と、前記第１の導電膜と、前記トラップ膜における少なくとも上部とを選択的に除去することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の開口部を形成する工程（ｂ）と、
前記第１の導電膜における前記複数の開口部の各々に露出する側面上に選択的に、第３の絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後、前記複数の開口部の底部及び側壁部、並びに前記第２の絶縁膜の上面を覆うように第４の絶縁膜を形成する工程（ｄ）と、
前記第４の絶縁膜を異方性エッチングすることにより、前記第２の絶縁膜の上面を露出させ、且つ、前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜の側面に前記第４の絶縁膜からなるサイドウォールを形成すると共に、前記トラップ膜における前記開口部の底部に存在する部分の少なくとも上部を除去する工程（ｅ）と、
前記基板における上部領域であって前記複数の開口部の各々の下部に不純物を導入することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の拡散ビット線を形成する工程（ｆ）と、
前記工程（ｆ）の後、前記複数の開口部の各々に第５の絶縁膜を埋め込む工程（ｇ）と、
前記基板の表面から前記第５の絶縁膜の上面までの高さが、前記基板の表面から前記第５の導電膜の上面までの高さよりも低くなるように、前記複数の開口部の各々に埋め込まれた前記第５の絶縁膜の上部を除去してなる複数のビット線絶縁膜を形成する工程（ｈ）と、
前記工程（ｈ）の後、前記トラップ膜の上面における前記第１の導電膜の側面の外側の領域において、前記第５の絶縁膜と前記第３の絶縁膜との間に前記第４の絶縁膜が残存するように、前記第４の絶縁膜及び前記第２の絶縁膜を除去する工程（ｉ）と、
前記工程（ｉ）の後、前記第３の絶縁膜における前記第４の絶縁膜が除去されて露出した部分と、前記第１の絶縁膜とを除去する工程（ｊ）と、
前記工程（ｊ）の後、前記第１の導電膜及び前記複数のビット線絶縁膜の上を覆う第２の導電体を形成する工程（ｋ）と、
前記第２の導電体及び前記第１の導電体を選択的に除去することにより、互いに間隔を置いて配置されると共に行方向に延伸する、前記第２の導電体及び前記第１の導電体からなる複数のワード線を形成する工程（ｌ）とを備える、半導体装置の製造方法。
【請求項１７】
前記第１の絶縁膜、前記第３の絶縁膜及び前記第５の絶縁膜は、シリコン酸化膜であり、
前記工程（ｈ）及び（ｊ）は、フッ酸を用いたウェットエッチング処理によって行われる、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｃ）は、３００℃以上で且つ７００℃以下の酸素雰囲気中での熱酸化処理によって行われる、請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２の絶縁膜及び前記第４の絶縁膜は、シリコン窒化膜であり、
前記工程（ｉ）は、リン酸を用いたウェットエッチング処理によって行われる、請求項１６〜１８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記トラップ膜は、下から順にシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が形成されてなるＯＮＯ膜である、請求項８〜１９のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記第１の導電体及び前記第２の導電体は、多結晶シリコンである、請求項８〜１９のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＯＮＯＳ型不揮発性半導体記憶装置に設けられた電荷蓄積用のトラップ膜及びワード線を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型不揮発性半導体記憶装置は、酸化シリコン、窒化シリコン及び酸化シリコンが順次積層された積層体からなるＯＮＯ膜に電荷を蓄積する不揮発性半導体記憶装置である。
【０００３】
これまで、様々な構造のＭＯＮＯＳ型不揮発性半導体記憶装置が提案されている。なかでも、半導体基板中に形成されたビット線と、チャネル領域上に形成されたＯＮＯ膜と、ビット線上に該ビット線と直交するように形成されたワード線とを有し、ＯＮＯ膜中に局所的に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶素子が、高密度化、高能力化及び低電圧化に適していることから注目されている。
【０００４】
以下、従来の不揮発性半導体記憶装置及びその製造方法について、図１５（ａ）〜図１５（ｅ）、図１６（ａ）〜図１６（ｄ）、図１７（ａ）〜図１７（ｄ）、及び図１８（ａ）〜図１８（ｃ）を参照しながら説明する（例えば、特許文献１を参照）。
【０００５】
図１５（ａ）は、従来の不揮発性半導体記憶装置の構造を簡略的に示す平面図である。
【０００６】
図１５（ａ）に示すように、拡散ビット線５０８の上には、該拡散ビット線５０８と直交するようにワード線（ゲート電極）５１７が形成されている。なお、下記図１５（ｂ）〜（ｅ）に示す他の構成部分については、ここでは便宜上、図示を省略している。
【０００７】
図１５（ｂ）は、図１５（ａ）のXVb-XVb線に対応する断面図である。
【０００８】
図１５（ｂ）に示すように、第１導電型の半導体基板５０１上には、トラップ膜であるＯＮＯ膜５０２が形成されており、該ＯＮＯ膜５０２の上には、ワード線５１７を構成する第１の導電膜５０３と第２の導電膜５１３との積層構造が形成されている。
【０００９】
図１５（ｃ）は、図１５（ａ）のXVc-XVc線に対応する断面図である。
【００１０】
図１５（ｃ）に示すように、第１導電型の半導体基板５０１の中には、第２導電型の拡散ビット線５０８が形成されている。該拡散ビット線５０８の上には、ＯＮＯ膜５０２の酸化シリコン膜５０２ａを介して、酸化絶縁膜からなるビット線絶縁膜５１０が形成されている。該ビット線絶縁膜５１０の上には、拡散ビット線５０８と直交する方向にワード線５１７の一部である第２の導電膜５１３が形成されている。
【００１１】
図１５（ｄ）は、図１５（ａ）のXVd-XVd線に対応する断面図である。
【００１２】
図１５（ｄ）に示すように、第１導電型の半導体基板５０１上には、トラップ膜であるＯＮＯ膜５０２が形成されており、該ＯＮＯ膜５０２には複数の開口部が形成されている。該開口部の下側の領域の半導体基板５０１の中には、第２導電型の拡散ビット線５０８が形成されている。該拡散ビット線５０８の上には、ＯＮＯ膜５０２の酸化シリコン膜５０２ａを介して、ビット線絶縁膜５１０が形成されている。ＯＮＯ膜５０２の表面及びビット線絶縁膜５１０の側面上には、ワード線５１７を構成する第１の導電膜５０３が形成されており、ビット線絶縁膜５１０の表面及び第１の導電膜５０３の表面上には、ワード線５１７を構成する第２の導電膜５１３が形成されている。
【００１３】
図１５（ｅ）は、図１５（ａ）のXVe-XVe線に対応する断面図である。
【００１４】
図１５（ｅ）に示すように、第１導電型の半導体基板５０１上には、トラップ膜であるＯＮＯ膜５０２が形成されている。該ＯＮＯ膜５０２には複数の開口部が形成されており、該開口部の下側の領域の半導体基板５０１の中には、第２導電型の拡散ビット線５０８が形成されている。該拡散ビット線５０８の上には、ＯＮＯ膜５０２の酸化シリコン膜５０２ａを介して、ビット線絶縁膜５１０が形成されている。
【００１５】
次に、従来の不揮発性半導体記憶装置の製造方法について説明する。なお、図１６（ａ）〜図１６（ｄ）、図１７（ａ）〜図１７（ｄ）、及び図１８（ａ）〜図１８（ｃ）の各図における４つの断面図は、左から順に、図１５（ａ）のXVb-XVb線、XVc-XVc線、XVd-XVd線、及びXVe-XVe線にそれぞれ対応している。
【００１６】
まず、図１６（ａ）に示すように、第１導電型の半導体基板５０１上に、トラップ膜であるＯＮＯ膜５０２を形成する。
【００１７】
次に、図１６（ｂ）に示すように、ＯＮＯ膜５０２の上にワード線の下層を構成する第１の導電膜５０３を形成した後、第１の導電膜５０３の上に第１の絶縁膜５０４を形成する。続いて、第１の絶縁膜５０４の上に第１の導電膜５０３を加工する際のハードマスクとなる第２の絶縁膜５０５を形成した後、第２の絶縁膜５０５の上に複数のビット線形成領域を規定する第１のレジストパターン５０６を形成する。
【００１８】
次に、図１６（ｃ）に示すように、第１のレジストパターン５０６をマスクに用いて、上記所定領域の第２の絶縁膜５０５を除去した後、第１のレジストパターン５０６を除去する。続いて、第２の絶縁膜５０５をマスクに用いて、第１の絶縁膜５０４、第１の導電膜５０３及びＯＮＯ膜５０２の上部を除去する。但し、ここでは、ＯＮＯ膜５０２の下部の酸化シリコン膜５０２ａを残しているが、半導体基板５０１が露出するまでＯＮＯ膜５０２を除去する場合もある。続いて、第２導電型の不純物イオンを半導体基板５０１にＯＮＯ膜５０２の下部の酸化シリコン５０２ａを介してイオン注入することにより、半導体基板５０１における開口部５０７の下側の領域に第２導電型の複数の拡散層を形成して、拡散ビット線５０８とする。
【００１９】
次に、図１６（ｄ）に示すように、開口部５０７の底部及び側壁並びに第２の絶縁膜５０５の表面上に第３の絶縁膜５１０を堆積することにより、開口部５０７に第３の絶縁膜５１０を埋め込む。
【００２０】
次に、図１７（ａ）に示すように、ＣＭＰ法により、第２の絶縁膜５０５の上面が露出するまで第３の絶縁膜５１０を除去する。
【００２１】
次に、図１７（ｂ）に示すように、ウェットエッチングにより、第３の絶縁膜５１０の上部を所定量だけ除去して膜厚調整する。
【００２２】
次に、図１７（ｃ）に示すように、ウェットエッチングにより、第２の絶縁膜５０５を除去する。
【００２３】
次に、図１７（ｄ）に示すように、ウェットエッチングにより、第１の絶縁膜５０４を除去することにより、第３の絶縁膜５１０からなるビット線絶縁膜５１０が完成する。
【００２４】
次に、図１８（ａ）に示すように、第１の導電膜５０３の表面及びビット線絶縁膜５１０の表面上にワード線を構成する第２の導電膜５１３を形成する。
【００２５】
次に、図１８（ｂ）に示すように、第２の導電膜５１３の表面上に拡散ビット線５０８と直交するように複数のワード線の配置位置をマスクする第２のレジストパターン５１４を形成する。
【００２６】
次に、図１８（ｃ）に示すように、第２のレジストパターン５１４をマスクに用いて、第１の導電膜５０３及び第２の導電膜５１３を除去することにより、第１の導電膜５０３と第２の導電膜５１３とからなるワード線（ゲート電極）５１７を形成して、不揮発性半導体記憶装置が完成する。
【特許文献１】特開２００１−１６３２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
ところで、本願発明者は種々の検討を重ねた結果、上記従来の不揮発性半導体記憶装置の製造方法では、レジストパターン５１４をマスクとして第１の導電膜５０３及び第２の導電膜５１３の一部を除去する際、ビット線絶縁膜５１０の側面に第１の導電膜５０３の一部がエッチング残渣５１６として残りやすい（図１８（ｃ）のXVe-XVe線に対応する断面図を参照）。このため、ビット線方向に隣り合うワード線５１７同士がエッチング残渣５１６を介してショートしやすいという問題が生じることを見出した。
【００２８】
さらに、本願発明者は、エッチング残渣５１６が発生しやすい原因として、以下に示すような要因が考えられることを突き止めている。
【００２９】
すなわち、図１６（ｃ）に示すように、第２の絶縁膜５０５をマスクに用いて、第１の絶縁膜５０４、第１の導電膜５０３及びＯＮＯ膜５０２の上部をドライエッチングにより除去する際、ドライエッチング後のアッシング処理により第１の導電膜５０３の肩部５０９が酸化されて丸みを帯びる。つまり、図１７（ｄ）に示すように、ビット線絶縁膜５１０の側面に庇形状の絶縁膜５１２が形成される。この庇形状の絶縁膜５１２がワード線加工時にマスクとなるため、図１８（ｃ）に示すように、第１の導電膜５０３の一部がエッチング残渣５１６として残る。このため、ビット線方向に隣り合うワード線５１７同士がエッチング残渣５１６を介してショートする。
【００３０】
この問題を回避するためには、図１９（ａ）〜（ｆ）に示すように、第１導電型の半導体基板６０１上にＯＮＯ膜６０２を形成し（図１９（ａ））、その上に続いて形成した第１の導電膜６０３の加工を行うために、レジストパターン６０４を形成する（図１９（ｂ））。そこで、該レジストパターン６０４を用いて、第１の導電膜６０３を加工する（図１９（ｃ））。その後、拡散層６０５を形成し、図１９（ｄ）〜（ｆ）に示すように、酸化シリコン膜６１０を開口部に堆積し、ＣＭＰにより第１の導電膜６０３を露出するまで酸化シリコン膜６１０を平坦化し、ウェットエッチングにより酸化シリコン膜６１０の上部の一部を除去すれば、上記の問題を回避することができる。しかしながら、上記第２導電型の複数の拡散層６０５をイオン注入によって形成する際に（図１９（ｃ））、イオン種が第１の導電膜６０３を突き抜け、隣り合う拡散層６０５同士がショートするという問題が新たに発生する。
【００３１】
また、上記図１７（ｃ）に示す第２の絶縁膜５０４をウェットエッチングにより除去する工程（図１７（ｄ））において、庇形状の絶縁膜５１２も除去するようにウェットエッチング量を増大させることにより、上記の問題を回避することができる。しかしながら、その場合、図２０に示すように、ビット線絶縁膜５１０の上部断面形状がオーバーハング形状６０８となり、第２の導電膜５１３がオーバーハング形状６０８の下にエッチング残渣６０９として残りやすい。このため、ビット線方向に隣り合うワード線同士がエッチング残渣６０９を介してショートするという問題が新たに発生する。
【００３２】
前記に鑑み、本発明の目的は、メモリセルの隣り合うワード線間のショートの発生を防止し、高歩留まりを可能とする構造を備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００３３】
上記の目的を達成するために、本発明の一形態の半導体装置は、各々が、基板における上部に形成され、互いに間隔を置いて配置されると共に列方向に延伸する複数の拡散ビット線と、各々が、基板の上に複数の拡散ビット線の各々と交差するように形成され、互いに間隔を置いて配置されると共に行方向に延伸する複数のワード線と、各々が、基板の上であって、複数のワード線の各々の下部における互いに隣り合う拡散ビット線間の領域に形成された電荷保持機能を有する複数のトラップ膜と、各々が、基板の上であって、複数の拡散ビット線の各々の上に形成された複数のビット線絶縁膜とを備え、複数のワード線の各々は、各々が、複数のトラップ膜のうち同一行に配置されたトラップ膜の各々の上に形成された複数の第１の導電体と、複数の第１の導電体の各々の上と複数のビット線絶縁膜のうち複数の第１の導電体の各々が配置された同一行に形成されたビット線絶縁膜の各々の上とに跨るように行方向に延伸すると共に、複数の第１の導電体の各々と電気的に接続する第２の導電体とからなり、基板の表面から複数のビット線絶縁膜の各々の上面までの高さは、基板の表面から複数の第１の導電体の各々の上面までの高さよりも低い。
【００３４】
本発明の一形態の半導体装置において、互いに隣り合う第１の導電体の側面とビット線絶縁膜の側面との間には、絶縁膜が介在していることが好ましい。
【００３５】
本発明の一形態の半導体装置において、互いに隣り合うトラップ膜の側面とビット線絶縁膜の側面との間には、絶縁膜が介在していることが好ましい。
【００３６】
本発明の一形態の半導体装置において、絶縁膜は、トラップ膜の上面における第１の導電体の側面の外側の領域上に形成されていることが好ましい。
【００３７】
本発明の一形態の半導体装置において、絶縁膜は、シリコン窒化膜であることが好ましい。
【００３８】
本発明の一形態の半導体装置において、トラップ膜は、下から順にシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が形成されてなるＯＮＯ膜であることが好ましい。
【００３９】
本発明の一形態の半導体装置において、ビット線絶縁膜は、シリコン酸化膜であることが好ましい。
【００４０】
本発明の第１の形態の半導体装置の製造方法は、基板上に、下から順に電荷蓄積機能を有するトラップ膜、第１の導電膜、第１の絶縁膜、及び第２の絶縁膜を形成する工程（ａ）と、第２の絶縁膜と、第１の絶縁膜と、第１の導電膜と、トラップ膜における少なくとも上部とを選択的に除去することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の開口部を形成する工程（ｂ）と、基板における上部領域であって複数の開口部の各々の下部に不純物を導入することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の拡散ビット線を形成する工程（ｃ）と、工程（ｃ）の後、複数の開口部の各々に第３の絶縁膜を埋め込む工程（ｄ）と、基板の表面から第３の絶縁膜の上面までの高さが、基板の表面から第１の導電膜の上面までの高さよりも低くなるように、複数の開口部の各々に埋め込まれた第３の絶縁膜の上部を除去してなる複数のビット線絶縁膜を形成する工程（ｅ）と、工程（ｅ）の後、第１の導電膜における第３の絶縁膜の上部が除去されて露出した部分に、選択的に第４の絶縁膜を形成する工程（ｆ）と、工程（ｆ）の後、第２の絶縁膜を除去する工程（ｇ）と、工程（ｇ）の後、第１の絶縁膜及び第４の絶縁膜を除去する工程（ｈ）と、工程（ｈ）の後、第１の導電膜及び複数のビット線絶縁膜の上を覆う第２の導電体を形成する工程（ｉ）と、第２の導電体及び第１の導電体を選択的に除去することにより、互いに間隔を置いて配置されると共に行方向に延伸する、第２の導電体及び第１の導電体からなる複数のワード線を形成する工程（ｊ）とを備える。
【００４１】
本発明の第１の形態の半導体装置の製造方法において、第１の絶縁膜、第３の絶縁膜、及び第４の絶縁膜は、シリコン酸化膜であり、工程（ｅ）及び工程（ｈ）は、フッ酸を用いたウェットエッチング処理によって行われる工程であることが好ましい。
【００４２】
本発明の第１の形態の半導体装置の製造方法において、工程（ｆ）は、３００℃以上であって且つ７００℃以下の酸素雰囲気中での熱酸化処理によって行われる工程であることが好ましい。
【００４３】
本発明の第１の形態の半導体装置の製造方法において、第２の絶縁膜は、シリコン窒化膜であり、工程（ｇ）は、リン酸を用いたウェットエッチング処理によって行われる工程であることが好ましい。
【００４４】
本発明の第２の形態の半導体装置の製造方法は、基板上に、下から順に電荷蓄積機能を有するトラップ膜、第１の導電膜、第１の絶縁膜、及び第２の絶縁膜を形成する工程（ａ）と、第２の絶縁膜と、第１の絶縁膜と、第１の導電膜と、トラップ膜における少なくとも上部とを選択的に除去することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の開口部を形成する工程（ｂ）と、基板における上部領域であって複数の開口部の各々の下部に不純物を導入することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の拡散ビット線を形成する工程（ｃ）と、第１の導電膜における複数の開口部の各々に露出する側面上に、選択的に第３の絶縁膜を形成する工程（ｄ）と、工程（ｄ）の後、複数の開口部の各々の底部及び側壁部、並びに第２の絶縁膜の上面を覆うように第４の絶縁膜を形成する工程（ｅ）と、工程（ｅ）の後、複数の開口部の各々に第５の絶縁膜を埋め込む工程（ｆ）と、基板の表面から第５の絶縁膜の上面までの高さが、基板の表面から第１の導電膜の上面までの高さよりも低くなるように、複数の開口部の各々に埋め込まれた第５の絶縁膜の上部を除去してなる複数のビット線絶縁膜を形成する工程（ｇ）と、工程（ｇ）の後、第５の絶縁膜と、第３の絶縁膜及びトラップ膜との間に第４の絶縁膜が残存するように、第４の絶縁膜及び第２の絶縁膜を除去する工程（ｈ）と、工程（ｈ）の後、第３の絶縁膜における第４の絶縁膜が除去されて露出した部分と、第１の絶縁膜とを除去する工程（ｉ）と、工程（ｉ）の後、第１の導電膜及び複数のビット線絶縁膜の上を覆う第２の導電体を形成する工程（ｊ）と、第２の導電体及び第１の導電体を選択的に除去することにより、互いに間隔を置いて配置されると共に行方向に延伸する、第２の導電体及び第１の導電体からなる複数のワード線を形成する工程（ｋ）とを備える。
【００４５】
本発明の第２の形態の半導体装置の製造方法において、第１の絶縁膜、第３の絶縁膜及び第５の絶縁膜は、シリコン酸化膜であり、工程（ｇ）及び（ｉ）は、フッ酸を用いたウェットエッチング処理によって行われることが好ましい。
【００４６】
本発明の第２の形態の半導体装置の製造方法において、工程（ｄ）は、３００℃以上で且つ７００℃以下の酸素雰囲気中での熱酸化処理によって行われることが好ましい。
【００４７】
本発明の第２の形態の半導体装置の製造方法において、第２の絶縁膜及び第４の絶縁膜は、シリコン窒化膜であり、工程（ｈ）は、リン酸を用いたウェットエッチング処理によって行われることが好ましい。
【００４８】
本発明の第３の形態の半導体装置の製造方法は、基板上に、下から順に電荷蓄積機能を有するトラップ膜、第１の導電膜、第１の絶縁膜、及び第２の絶縁膜を形成する工程（ａ）と、第２の絶縁膜と、第１の絶縁膜と、第１の導電膜と、トラップ膜における少なくとも上部とを選択的に除去することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の開口部を形成する工程（ｂ）と、第１の導電膜における複数の開口部の各々に露出する側面上に選択的に、第３の絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後、複数の開口部の底部及び側壁部、並びに第２の絶縁膜の上面を覆うように第４の絶縁膜を形成する工程（ｄ）と、第４の絶縁膜を異方性エッチングすることにより、第２の絶縁膜の上面を露出させ、且つ、第１の導電膜、第１の絶縁膜及び第２の絶縁膜の側面に第４の絶縁膜からなるサイドウォールを形成すると共に、トラップ膜における開口部の底部に存在する部分の少なくとも上部を除去する工程（ｅ）と、基板における上部領域であって複数の開口部の各々の下部に不純物を導入することにより、互いに間隔を置いて配置されると共に列方向に延伸する複数の拡散ビット線を形成する工程（ｆ）と、工程（ｆ）の後、複数の開口部の各々に第５の絶縁膜を埋め込む工程（ｇ）と、基板の表面から第５の絶縁膜の上面までの高さが、基板の表面から第５の導電膜の上面までの高さよりも低くなるように、複数の開口部の各々に埋め込まれた第５の絶縁膜の上部を除去してなる複数のビット線絶縁膜を形成する工程（ｈ）と、工程（ｈ）の後、トラップ膜の上面における第１の導電膜の側面の外側の領域において、第５の絶縁膜と第３の絶縁膜との間に第４の絶縁膜が残存するように、第４の絶縁膜及び第２の絶縁膜を除去する工程（ｉ）と、工程（ｉ）の後、第３の絶縁膜における第４の絶縁膜が除去されて露出した部分と、第１の絶縁膜とを除去する工程（ｊ）と、工程（ｊ）の後、第１の導電膜及び複数のビット線絶縁膜の上を覆う第２の導電体を形成する工程（ｋ）と、第２の導電体及び第１の導電体を選択的に除去することにより、互いに間隔を置いて配置されると共に行方向に延伸する、第２の導電体及び第１の導電体からなる複数のワード線を形成する工程（ｌ）とを備える。
【００４９】
本発明の第３の形態の半導体装置において、第１の絶縁膜、第３の絶縁膜及び第５の絶縁膜は、シリコン酸化膜であり、工程（ｈ）及び（ｊ）は、フッ酸を用いたウェットエッチング処理によって行われることが好ましい。
【００５０】
本発明の第３の形態の半導体装置の製造方法において、工程（ｃ）は、３００℃以上で且つ７００℃以下の酸素雰囲気中での熱酸化処理によって行われることが好ましい。
【００５１】
本発明の第３の形態の半導体装置の製造方法において、第２の絶縁膜及び第４の絶縁膜は、シリコン窒化膜であり、工程（ｉ）は、リン酸を用いたウェットエッチング処理によって行われることが好ましい。
【００５２】
本発明の第１〜第３の形態の半導体装置の製造方法において、トラップ膜は、下から順にシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が形成されてなるＯＮＯ膜であることが好ましい。
【００５３】
本発明の第１〜第３の形態の半導体装置の製造方法において、第１の導電体及び第２の導電体は、多結晶シリコンであることが好ましい。
【発明の効果】
【００５４】
本発明の一形態に係る半導体装置及びその製造方法によると、ビット線酸化膜の側面が庇形状にならず、ワード線を形成する際のワード線材料のエッチング残渣を無くすことができる。このため、隣り合うワード線同士のショートを防止して、高歩留まりの半導体装置を実現できる。
【発明を実施するための最良の形態】
【００５５】
本発明の各実施形態について図面を参照しながら説明する。
【００５６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図１（ａ）〜図１（ｅ）、図２（ａ）〜図２（ｄ）、図３（ａ）〜図３（ｄ）、及び図４（ａ）〜図４（ｃ）を参照しながら説明する。
【００５７】
図１（ａ）は、本実施形態の不揮発性半導体記憶装置の構造を簡略的に示す平面図である。
【００５８】
図１（ａ）に示すように、互いに間隔を置いて配置され列方向（ビット線方向）に延伸する拡散ビット線１０８の上には、該拡散ビット線１０８と直交（交差）するように、互いに間隔を置いて配置され行方向（ワード線方向）に延伸するワード線（ゲート電極）１１４が形成されている。なお、下記図１（ｂ）〜図１（ｅ）に示す他の構成部分については、ここでは便宜上、図示を省略している。
【００５９】
図１（ｂ）は、図１（ａ）のIb-Ib線に対応する断面図である。
【００６０】
図１（ｂ）に示すように、ｐ型シリコン（Ｓｉ）からなる半導体基板１０１上には、トラップ膜であるＯＮＯ膜１０２が形成されている。ＯＮＯ膜１０２は、下から順に形成された、膜厚約５ｎｍのシリコン酸化（ＳｉＯ２ ）膜１０２ａ、膜厚約５ｎｍのシリコン窒化（ＳｉＮ）膜１０２ｂ、及び膜厚約１０ｎｍのシリコン酸化膜１０２ｃによって構成されている。なお、電荷を蓄積するシリコン窒化膜１０２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）又はアルミナ（Ａｌ２Ｏ３）からなる電荷蓄積膜（絶縁膜）を用いてもよい。さらに、ＯＮＯ膜１０２の上には、多結晶シリコン膜１０３及び多結晶シリコン膜１１２からなるワード線１１４が形成されている。
【００６１】
図１（ｃ）は、図１（ａ）のIc-Ic線に対応する断面図である。
【００６２】
図１（ｃ）に示すように、半導体基板１０１の中には、拡散ビット線１０８が形成されている。該拡散ビット線１０８の上には、ＯＮＯ膜１０２のシリコン酸化膜１０２ａを介して、シリコン酸化膜１１０が形成されている。シリコン酸化膜１１０の上には、拡散ビット線１０８と直交する方向に、ワード線１１４の一部である多結晶シリコン膜１１２が形成されている。
【００６３】
図１（ｄ）は、図１（ａ）のId-Id線に対応する断面図である。
【００６４】
図１（ｄ）に示すように、半導体基板１０１上には、トラップ膜であるＯＮＯ膜１０２が形成されており、該ＯＮＯ膜１０２には複数の開口部が形成されている。該開口部の下側の領域の半導体基板１０１の中には、拡散ビット線１０８が形成されている。該拡散ビット線１０８の上には、ＯＮＯ膜１０２のシリコン酸化膜１０２ａを介して、シリコン酸化膜１１０が形成されている。ＯＮＯ膜１０２の表面及びシリコン酸化膜１１０の側面上には、半導体基板１０１表面から上面までの高さがシリコン酸化膜１１０の上面よりも高いワード線１１４を構成する多結晶シリコン膜１０３が形成されている。シリコン酸化膜１１０及び多結晶シリコン膜１０３の表面上には、ワード線１１４を構成する多結晶シリコン膜１１２が形成されている。
【００６５】
図１（ｅ）は、図１（ａ）のIe-Ie線に対応する断面図である。
【００６６】
図１（ｅ）に示すように、半導体基板１０１の表面上には、トラップ膜であるＯＮＯ膜１０２が形成されている。該ＯＮＯ膜１０２にはワード線と垂直方向に複数の開口部が形成されており、該開口部の下側の領域の半導体基板１０１の中には、拡散ビット線１０８が形成されている。該拡散ビット線１０８の上には、ＯＮＯ膜１０２のシリコン酸化膜１０２ａを介して、半導体基板１０１の表面から上面までの高さが図１（ｄ）における多結晶シリコン膜１０３の上面よりも低くなるシリコン酸化膜１１０が形成されている。
【００６７】
次に、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図２（ａ）〜図２（ｄ）、図３（ａ）〜図３（ｄ）、及び図４（ａ）〜図４（ｃ）の各図における４つの断面図は、左から順に、図１（ａ）のIb-Ib線、Ic-Ic線、Id-Id線、及びIe-Ie線にそれぞれ対応している。
【００６８】
まず、図２（ａ）に示すように、ｐ型のシリコン（Ｓｉ）からなる半導体基板１０１の表面を例えば温度８００℃程度の酸化性雰囲気で熱酸化を行なうことにより、半導体基板１０１の表面上に膜厚約５ｎｍのシリコン酸化（ＳｉＯ２ ）膜１０２ａを形成する。続いて、例えば堆積温度を７００℃程度とする減圧ＣＶＤ法により、シリコン酸化膜１０２ａの上に、膜厚約１０ｎｍのシリコン窒化（ＳｉＮ）膜１０２ｂを堆積する。さらに、堆積したシリコン窒化膜１０２ｂに対して、温度１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、シリコン窒化膜１０２ｂの上に、膜厚約１０ｎｍのシリコン酸化膜１０２ｃを形成する。これにより、半導体基板１０１の表面上には、シリコン酸化膜１０２ａ（５ｎｍ）、シリコン窒化膜１０２ｂ（５ｎｍ）及びシリコン酸化膜１０２ｃ（１０ｎｍ）からなるＯＮＯ膜（トラップ膜）１０２が形成される。なお、電荷を蓄積するシリコン窒化膜１０２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）又はアルミナからなる電荷蓄積膜（絶縁膜）を用いてもよい。
【００６９】
次に、図２（ｂ）に示すように、例えば減圧ＣＶＤ法により、ＯＮＯ膜１０２の表面上に多結晶シリコン膜１０３を堆積し、多結晶シリコン膜１０３の表面上にシリコン酸化膜１０４を堆積する。続いて、シリコン酸化膜１０４の上にシリコン窒化膜１０５を堆積し、フォトリソグラフィにより、シリコン窒化膜１０５の上に複数のビット線形成領域を規定するレジストパターン１０６を形成する。続いて、該レジストパターン１０６をマスクに用いたドライエッチングを行なって、シリコン窒化膜１０５におけるビット線形成領域に相当する部分を除去することにより、多結晶シリコン膜１０３、ＯＮＯ膜１０２の加工及び拡散ビット線１０８となる複数のｎ型拡散層をイオン注入により形成する際のハードマスクを形成する。
【００７０】
次に、図２（ｃ）に示すように、アッシング及び洗浄によりレジストパターン１０６を除去した後、シリコン窒化膜１０５をマスクとして、シリコン酸化膜１０４、多結晶シリコン膜１０３及びＯＮＯ膜１０２に開口部１０７を形成する。但し、ここでは、次のイオン注入工程における半導体基板１０１の保護膜として、ＯＮＯ膜１０２のシリコン酸化膜１０２ａを３ｎｍ程度の厚さで残している。続いて、シリコン窒化膜１０５をマスクとして、例えば注入エネルギーが約５０ｋｅＶ及び注入ドーズ量が約３×１０１５ｃｍ−２の注入条件で、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板１０１に注入して、該半導体基板１０１の上部に複数のｎ型拡散層１０８からなる拡散ビット線１０８を形成する。なお、ドライエッチング時に発生するポリマー除去のためにアッシングを実施する際に、多結晶シリコン膜１０３における角部１０９は酸化されて丸みを帯びた形状となる。
【００７１】
次に、図２（ｄ）に示すように、開口部１０７の底部及び側壁部、並びにシリコン窒化膜１０５の表面上に、シリコン酸化膜１１０を堆積することにより、開口部１０７にシリコン酸化膜１１０を埋め込む。
【００７２】
次に、図３（ａ）に示すように、例えばＣＭＰ法によりシリコン窒化膜１０５が露出するまでシリコン酸化膜１１０を除去することにより、開口部１０７内のみにシリコン酸化膜１１０を残存させる。
【００７３】
次に、図３（ｂ）に示すように、半導体基板１０１表面からシリコン酸化膜１１０の上面までの高さが、多結晶シリコン膜１０３の上面よりも低くかつＯＮＯ膜１０２の上面よりも高くなるように、シリコン酸化膜１１０をフッ酸を用いてウェットエッチングする。続いて、例えば温度３００℃以上であって且つ７００℃以下、好ましくは４００℃の熱酸化により、ウェットエッチングで露出した多結晶シリコン膜１０３の上部を選択的に酸化して、膜厚５ｎｍのシリコン酸化膜１１１を形成する。
【００７４】
次に、図３（ｃ）に示すように、リン酸を用いたウェットエッチングによりシリコン窒化膜１０５を除去する。なお、このとき、多結晶シリコン膜１０３はシリコン酸化膜（１０４、１１１）によって覆われているため、リン酸によりエッチングされることはない。
【００７５】
次に、図３（ｄ）に示すように、フッ酸を用いたウェットエッチングによりシリコン酸化膜１０４及びシリコン酸化膜１１１を除去する。
【００７６】
次に、図４（ａ）に示すように、シリコン酸化膜１１０の表面上及び多結晶シリコン膜１０３の表面上に多結晶シリコン膜１１２を堆積する。
【００７７】
次に、図４（ｂ）に示すように、フォトリソグラフィにより、多結晶シリコン膜１１２の上に複数のワード線を規定するレジストパターン１１３を形成する。
【００７８】
次に、図４（ｃ）に示すように、レジストパターン１１３をマスクに用いて、ドライエッチングを行なって、多結晶シリコン膜１０３及び１１２におけるワード線形成領域以外の部分を除去することにより、多結晶シリコン膜１０３及び１１２からなるワード線１１４を形成する。
【００７９】
本実施形態によると、半導体基板１０１表面から見たシリコン酸化膜１１０の高さが、同じく半導体基板１０１表面から見た多結晶シリコン膜１０３の高さよりも低くなるため、シリコン酸化膜１１０の側壁に庇形状が形成されることはない。このため、従来技術でワード線形成時のドライエッチングにおいて問題となっていたシリコン酸化膜５１０の側壁の庇形状に起因するエッチング残渣５１６によって引き起こされる隣り合うワード線同士のショートの発生という問題を防止することができる。
【００８０】
さらに、本実施形態によると、ＯＮＯ膜１０２上のワード線幅（ゲート幅）の均一性が向上するという効果が得られる。
【００８１】
ここで、図５（ａ）は、拡散ビット線１０８、及び該拡散ビット線１０８と直交するワード線（ゲート電極）１１４に対して、下記図５（ｂ）、（ｄ）及び（ｅ）の各断面図に対応する断面線を示している。また、図５（ｂ）は、図５（ａ）のId-Id線に対応する断面であって上記図１（ｄ）と同じ構成の図であり、図５（ｃ）は、比較例としての上記図１５（ｄ）と同じ構成図であり、図５（ｄ）は、図５（ａ）のIb-Ib線に対応する断面であって上記図１（ｂ）と同じ構成の図であり、且つ、図５（ａ）のVe-Ve線にも対応する断面であり、図５（ｅ）は、比較例としての上記図１５（ｂ）と同じ構成図を紙面に向かって左側に配置すると共に上記図５（ｃ）におけるVe-Ve線に対応する断面を紙面に向かって右側に配置したものである。
【００８２】
上記従来例では、図５（ｃ）に示すように、酸化絶縁膜からなるビット線絶縁膜５１０の上面が導電膜５０３の上面よりも高いため、導電膜１１２は、ビット線絶縁膜５１０の上方において凸状になる。
【００８３】
この場合、図５（ｅ）に示すように、チャネル中央部のワード線断面（Ib-Ib線、XVb-XVb線）とビット線絶縁膜５１０近傍のワード線断面（Ve-Ve線）とでは、導電膜５１３の膜厚が異なる。つまり、ビット線絶縁膜５１０近傍のワード線断面（Ve-Ve線）の方が、チャネル中央部のワード線断面（Ib-Ib線、XVb-XVb線）に比べて、導電膜５１３の膜厚が、表面段差ｈ１の分だけ厚くなる。このように、ワード線幅に関しては、ビット線絶縁膜５１０近傍のワード線断面（Ve-Ve線）のワード線幅ｄ２の方が、チャネル中央部のワード線断面（Ve-Ve線）のワード線幅ｄ１に比べて大きくなるという問題があった。
【００８４】
一方、本発明では、図５（ｂ）に示すように、シリコン酸化膜１０７の上では多結晶シリコン膜１１２の上面は凸状にならず、図５（ｄ）に示すようにチャネル中央部のワード線断面（Ib-Ib線）とシリコン酸化膜１０７近傍のワード線断面（Ve-Ve線）とでは、多結晶シリコン膜１１２の膜厚はほぼ同等となる。このため、ＯＮＯ膜１０２上において多結晶シリコン膜１０３及び１１２（第１及び第２の導電膜）の膜厚の和を均一にすることが可能となる。したがって、チャネル中央部及びチャネル端部においてワード線幅（ゲート幅）の寸法に差がでることがなく、ワード線幅のばらつきを無くすことができる。
【００８５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図６（ａ）〜図６（ｅ）、図７（ａ）〜図７（ｄ）、図８（ａ）〜図８（ｄ）、及び図９（ａ）〜図９（ｄ）を参照しながら説明する。
【００８６】
図６（ａ）は、本実施形態の不揮発性半導体記憶装置の構造を簡略的に示す平面図である。
【００８７】
図６（ａ）に示すように、互いに間隔を置いて配置され列方向（ビット線方向）に延伸する拡散ビット線２０８の上には、該拡散ビット線２０８と直交するように、互いに間隔を置いて配置され行方向（ワード線方向）に延伸するワード線（ゲート電極）２１５が形成されている。なお、下記図６（ｂ）〜（ｅ）に示す他の構成部分については、ここでは便宜上、図示を省略している。
【００８８】
図６（ｂ）は、図６（ａ）のVIb-VIb線に対応する断面図である。
【００８９】
図６（ｂ）に示すように、ｐ型シリコン（Ｓｉ）からなる半導体基板２０１上には、トラップ膜であるＯＮＯ膜２０２が形成されている。ＯＮＯ膜２０２は、下から順に形成された、膜厚約５ｎｍのシリコン酸化（ＳｉＯ２ ）膜２０２ａ、膜厚約５ｎｍのシリコン窒化（ＳｉＮ）膜２０２ｂ、及び膜厚約１０ｎｍのシリコン酸化膜２０２ｃによって構成されている。なお、電荷を蓄積するシリコン窒化膜２０２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）又はアルミナ（Ａｌ２Ｏ３）からなる電荷蓄積膜（絶縁膜）を用いてもよい。さらに、ＯＮＯ膜２０２の上には、多結晶シリコン膜２０３及び多結晶シリコン膜２１３からなるワード線２１５が形成されている。
【００９０】
図６（ｃ）は、図６（ａ）のVIc-VIc線に対応する断面図である。
【００９１】
図６（ｃ）に示すように、半導体基板２０１の中には、拡散ビット線２０８が形成されている。該拡散ビット線２０８の上には、ＯＮＯ膜２０２のシリコン酸化膜２０２ａを介して、シリコン窒化膜２１１が形成されている。シリコン窒化膜２１１の上には、シリコン酸化膜２１２が形成されている。シリコン酸化膜２１２の上には、拡散ビット線２０８と直交する方向に、ワード線２１５の一部である多結晶シリコン膜２１３が形成されている。
【００９２】
図６（ｄ）は、図６（ａ）のVId-VId線に対応する断面図である。
【００９３】
図６（ｄ）に示すように、半導体基板２０１上には、トラップ膜であるＯＮＯ膜２０２が形成されており、該ＯＮＯ膜２０２には複数の開口部が形成されている。該開口部の下側の領域の半導体基板２０１の中には、拡散ビット線２０８が形成されている。該拡散ビット線２０８の上には、ＯＮＯ膜２０２のシリコン酸化膜１０２ａを介して、底部及び側壁部がシリコン窒化膜２１１で囲まれたシリコン酸化膜２１２が形成されている。シリコン窒化膜２１１の側壁部の上部には、シリコン酸化膜２１０が形成されている。ＯＮＯ膜２０２の表面及びシリコン酸化膜２１０の側面上には、半導体基板２０１表面から上面までの高さがシリコン酸化膜２１２の上面よりも高いワード線２１５を構成する多結晶シリコン膜２０３が形成されている。シリコン窒化膜２１１及びシリコン酸化膜２１０の端面、並びにシリコン酸化膜２１２及び多結晶シリコン膜２０３の表面上には、ワード線２１５を構成する多結晶シリコン膜２１３が形成されている。
【００９４】
図６（ｅ）は、図６（ａ）のVIe-VIe線に対応する断面図である。
【００９５】
図６（ｅ）に示すように、半導体基板２０１の表面上には、トラップ膜であるＯＮＯ膜２０２が形成されている。該ＯＮＯ膜２０２にはワード線と垂直方向に複数の開口部が形成されており、該開口部の下側の領域の半導体基板２０１の中には、拡散ビット線２０８が形成されている。該拡散ビット線２０８の上には、ＯＮＯ膜２０２のシリコン酸化膜２０２ａを介して、底部及び側壁部がシリコン窒化膜２１１で囲まれ、半導体基板２０１の表面から上面までの高さが図６（ｄ）における多結晶シリコン膜２０３の上面より低くなるシリコン酸化膜２１２が形成されている。また、シリコン窒化膜２１１の側壁部の上部には、シリコン酸化膜２１０が形成されている。
【００９６】
次に、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図７（ａ）〜図７（ｄ）、図８（ａ）〜図８（ｄ）、及び図９（ａ）〜図９（ｄ）の各図における４つの断面図は、左から順に、図６（ａ）のVIb-VIb線、VIc-VIc線、VId-VId線、及びVIe-VIe線にそれぞれ対応している。
【００９７】
まず、図７（ａ）に示すように、ｐ型のシリコン（Ｓｉ）からなる半導体基板２０１の表面を例えば温度８００℃程度の酸化性雰囲気で熱酸化を行なうことにより、半導体基板２０１の表面上に膜厚約５ｎｍのシリコン酸化（ＳｉＯ２ ）膜２０２ａを形成する。続いて、例えば堆積温度を７００℃程度とする減圧ＣＶＤ法により、シリコン酸化膜２０２ａの上に、膜厚約１０ｎｍのシリコン窒化（ＳｉＮ）膜２０２ｂを堆積する。さらに、堆積したシリコン窒化膜２０２ｂに対して、温度１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、シリコン窒化膜２０２ｂの上に、膜厚約１０ｎｍのシリコン酸化膜２０２ｃを形成する。これにより、半導体基板２０１の表面上には、シリコン酸化膜２０２ａ（５ｎｍ）、シリコン窒化膜２０２ｂ（５ｎｍ）及びシリコン酸化膜２０２ｃ（１０ｎｍ）からなるＯＮＯ膜（トラップ膜）２０２が形成される。なお、電荷を蓄積するシリコン窒化膜２０２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）又はアルミナからなる電荷蓄積膜（絶縁膜）を用いてもよい。
【００９８】
次に、図７（ｂ）に示すように、例えば減圧ＣＶＤ法により、ＯＮＯ膜２０２の表面上に多結晶シリコン膜２０３を堆積し、多結晶シリコン膜２０３の表面上にシリコン酸化膜２０４を堆積する。続いて、シリコン酸化膜２０４の上にシリコン窒化膜２０５を堆積し、フォトリソグラフィにより、シリコン窒化膜２０５の上に複数のビット線形成領域を規定するレジストパターン２０６を形成する。
【００９９】
次に、図７（ｃ）に示すように、レジストパターン２０６をマスクに用いたドライエッチングを行なって、シリコン窒化膜２０５におけるビット線形成領域に相当する部分を除去することにより、多結晶シリコン膜２０３、ＯＮＯ膜２０２の加工及び拡散ビット線２０８となる複数のｎ型拡散層をイオン注入により形成する際のハードマスクを形成する。続いて、アッシング及び洗浄によりレジストパターン２０６を除去した後、シリコン窒化膜２０５をマスクとして、シリコン酸化膜２０４、多結晶シリコン膜２０３及びＯＮＯ膜２０２に開口部２０７を形成する。但し、ここでは、次のイオン注入工程における半導体基板２０１の保護膜として、ＯＮＯ膜２０２のシリコン酸化膜２０２ａを３ｎｍ程度の厚さで残している。続いて、シリコン窒化膜２０５をマスクとして、例えば注入エネルギーが約５０ｋｅＶ及び注入ドーズ量が約３×１０１５ｃｍ−２の注入条件で、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板２０１に注入して、該半導体基板２０１の上部に複数のｎ型拡散層２０８からなる拡散ビット線２０８を形成する。なお、ドライエッチング時に発生するポリマー除去のためにアッシングを実施する際に、多結晶シリコン膜２０３における角部２０９は酸化されて丸みを帯びた形状となる。
【０１００】
次に、図７（ｄ）に示すように、開口部２０７の側壁部における多結晶シリコン膜２０３の側壁を例えば温度３００℃以上であって且つ７００℃以下、好ましくは４００℃の熱酸化により選択的に酸化することにより、膜厚５ｎｍのシリコン酸化膜２１０を形成する。続いて、開口部２０７の底部及び側壁部、並びにシリコン窒化膜２０５の表面を覆うように、シリコン窒化膜２１１を堆積する。
【０１０１】
次に、図８（ａ）に示すように、開口部２０７の底部及び側壁部、並びにシリコン窒化膜２１１の表面上に、シリコン酸化膜２１２を堆積することにより、開口部２０７にシリコン酸化膜２１２を埋め込む。
【０１０２】
次に、図８（ｂ）に示すように、例えばＣＭＰ法によりシリコン窒化膜２０５が露出するまでシリコン酸化膜２１２を除去することにより、開口部２０７内のみにシリコン酸化膜２１２を残存させる。
【０１０３】
次に、図８（ｃ）に示すように、半導体基板２０１表面からシリコン酸化膜２１２の上面までの高さが、多結晶シリコン膜２０３の上面よりも低くかつＯＮＯ膜２０２の上面よりも高くなるように、シリコン酸化膜２１２をフッ酸を用いてウェットエッチングする。
【０１０４】
次に、図８（ｄ）に示すように、リン酸を用いたウェットエッチングによりシリコン窒化膜２１１の一部及びシリコン窒化膜２０５を除去する。なお、このとき、半導体基板２０１からシリコン窒化膜２１１の端部の高さがＯＮＯ膜２０２の高さより高くなるように、ウェットエッチング量を調整する。
【０１０５】
次に、図９（ａ）に示すように、フッ酸を用いたウェットエッチングによりシリコン酸化膜２０４を除去する。なお、この際、シリコン酸化膜２１０の上部もまた、シリコン酸化膜２１２の高さと同程度にまで除去される。
【０１０６】
次に、図９（ｂ）に示すように、シリコン窒化膜２１１及びシリコン酸化膜２１０の端部、並びにシリコン酸化膜２１２の表面上及び多結晶シリコン膜２０３の表面上に多結晶シリコン膜２１３を堆積する。
【０１０７】
次に、図９（ｃ）に示すように、フォトリソグラフィにより、多結晶シリコン膜２１３の上に複数のワード線を規定するレジストパターン２１４を形成する。
【０１０８】
次に、図９（ｄ）に示すように、レジストパターン２１３をマスクに用いて、ドライエッチングを行なって、多結晶シリコン膜２０３及び２１３におけるワード線形成領域以外の部分を除去することにより、多結晶シリコン膜２０３及び２１３からなるワード線２１５を形成する。
【０１０９】
本実施形態によると、半導体基板２０１表面から見たシリコン酸化膜２１２の高さが、同じく半導体基板２０１表面から見た多結晶シリコン膜２０３の高さよりも低くなるため、シリコン酸化膜２１２の側壁に庇形状が形成されることはない。このため、従来技術でワード線形成時のドライエッチングにおいて問題となっていたシリコン酸化膜５１０の側壁の庇形状に起因するエッチング残渣５１６によって引き起こされる隣り合うワード線同士のショートの発生を防止することができる。
【０１１０】
また、本実施形態の不揮発性半導体記憶装置及びその製造方法によると、上記第１の実施形態において図５（ａ）〜図５（ｅ）を用いて説明した、ＯＮＯ膜上のワード線幅（ゲート幅）の均一性が向上するという効果も同様に得ることができ、ワード線幅のばらつきを無くすことができる。
【０１１１】
さらに、本実施形態の不揮発性半導体記憶装置及びその製造方法によると、図１０（ａ）及び（ｂ）に示すように、閾値電圧の変動を抑制でき、データ保持特性が向上するという効果も得られる。
【０１１２】
すなわち、従来の不揮発性半導体記憶装置の構造では、図１０（ａ）に示す従来の不揮発性半導体記憶装置（図１５（ａ）〜（ｅ）参照）の斜視図に示すように、ワード線５１７下のＯＮＯ膜５０２に対して製造工程中に紫外線ＵＶが入射することによりＯＮＯ膜５０２がチャージアップし、メモリトランジスタの閾値電圧が変動するという問題もあった。これに対して、本実施形態の不揮発性半導体記憶装置の構造では、図１０（ｂ）に示す本実施形態の不揮発性半導体記憶装置（図６（ａ）〜（ｅ）参照）の斜視図に示すように、ＯＮＯ膜２０２の端部はシリコン窒化膜２１１で覆われるため、製造工程中にビット線酸化膜を通して入射した紫外線ＵＶはシリコン窒化膜２１１により遮光される。このため、ＯＮＯ膜２０２へのチャージアップを抑制することでメモリトランジスタの閾値電圧の変動を抑制でき、データ保持特性が向上するという効果を得ることができる。
【０１１３】
（第３の実施形態）
以下、本発明の第３の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図１１（ａ）〜図１１（ｅ）、図１２（ａ）〜図１２（ｄ）、図１３（ａ）〜図１３（ｄ）、及び図１４（ａ）〜図１４（ｄ）を参照しながら説明する。
【０１１４】
図１１（ａ）は、本実施形態の不揮発性半導体記憶装置の構造を簡略的に示す平面図である。
【０１１５】
図１１（ａ）に示すように、互いに間隔を置いて配置され列方向（ビット線方向）に延伸する拡散ビット線３１２の上には、該拡散ビット線３１２と直交（交差）するように、互いに間隔を置いて配置され行方向（ワード線方向）に延伸するワード線（ゲート電極）３１５が形成されている。なお、下記図１１（ｂ）〜（ｅ）に示す他の構成部分については、ここでは便宜上、図示を省略している。
【０１１６】
図１１（ｂ）は、図１１（ａ）のXIb-XIb線に対応する断面図である。
【０１１７】
図１１（ｂ）に示すように、ｐ型シリコン（Ｓｉ）からなる半導体基板３０１上には、トラップ膜であるＯＮＯ膜３０２が形成されている。ＯＮＯ膜３０２は、下から順に形成された、膜厚約５ｎｍのシリコン酸化（ＳｉＯ２ ）膜３０２ａ、膜厚約５ｎｍのシリコン窒化（ＳｉＮ）膜３０２ｂ、及び膜厚約１０ｎｍのシリコン酸化膜３０２ｃによって構成されている。なお、電荷を蓄積するシリコン窒化膜３０２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）又はアルミナ（Ａｌ２Ｏ３）からなる電荷蓄積膜（絶縁膜）を用いてもよい。さらに、ＯＮＯ膜３０２の上には、多結晶シリコン膜３０３及び多結晶シリコン膜３１３からなるワード線３１５が形成されている。
【０１１８】
図１１（ｃ）は、図１１（ａ）のXIc-XIc線に対応する断面図である。
【０１１９】
図１１（ｃ）に示すように、半導体基板３０１の中には、拡散ビット線３１２が形成されている。該拡散ビット線３１２の上には、ＯＮＯ膜３０２のシリコン酸化膜３０２ａを介して、シリコン窒化膜３１１が形成されている。シリコン窒化膜３１１の上には、拡散ビット線３１２と直交する方向に、ワード線３１５の一部である多結晶シリコン膜３１３が形成されている。
【０１２０】
図１１（ｄ）は、図１１（ａ）のXId-XId線に対応する断面図である。
【０１２１】
図１１（ｄ）に示すように、半導体基板３０１上には、トラップ膜であるＯＮＯ膜３０２が形成されており、該ＯＮＯ膜３０２には複数の開口部が形成されている。該開口部の下側の領域の半導体基板３０１の中には、拡散ビット線３１２が形成されている。該拡散ビット線３１２の上には、ＯＮＯ膜３０２のシリコン酸化膜３０２ａを介して、側壁部の上部がシリコン窒化膜３１０で囲まれたシリコン酸化膜２１２が形成されている。シリコン窒化膜３１０の側壁部には、シリコン酸化膜３０９が形成されている。具体的には、シリコン酸化膜３０９は、ＯＮＯ膜３０２の上面における後述の多結晶シリコン膜３０３の側面の外側の領域、つまり、ＯＮＯ膜３０２の上面における多結晶シリコン膜３０３の側面よりもビット線絶縁膜３１１側にその側面が突出しいる領域上に形成されている、ＯＮＯ膜３０２の表面及びシリコン酸化膜３０９の側面上には、半導体基板３０１表面から上面までの高さがシリコン酸化膜３１２の上面よりも高いワード線３１５を構成する多結晶シリコン膜３０３が形成されている。シリコン窒化膜３１０及びシリコン酸化膜３０９の端面、並びにシリコン酸化膜３１１及び多結晶シリコン膜３０３の表面上には、ワード線３１５を構成する多結晶シリコン膜３１３が形成されている。
【０１２２】
図１１（ｅ）は、図１１（ａ）のXIe-XIe線に対応する断面図である。
【０１２３】
図１１（ｅ）に示すように、半導体基板３０１の表面上には、トラップ膜であるＯＮＯ膜３０２が形成されている。該ＯＮＯ膜３０２にはワード線と垂直方向に複数の開口部が形成されており、該開口部の下側の領域の半導体基板３０１の中には、拡散ビット線３１２が形成されている。該拡散ビット線３１２の上には、ＯＮＯ膜３０２のシリコン酸化膜３０２ａを介して、側壁部の上部がシリコン窒化膜３１０で囲まれ、半導体基板３０１の表面から上面までの高さが図１１（ｄ）における多結晶シリコン膜３０３の上面より低くなるシリコン酸化膜３１１が形成されている。また、シリコン窒化膜３１０の側壁部の上部には、シリコン酸化膜３０９が形成されている。
【０１２４】
次に、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図１２（ａ）〜図１２（ｄ）、図１３（ａ）〜図１３（ｄ）、及び図１４（ａ）〜図１４（ｄ）の各図における４つの断面図は、左から順に、図１１（ａ）のXIb-XIb線、XIc-XIc線、XId-XId線、及びXIe-XIe線にそれぞれ対応している。
【０１２５】
まず、図１２（ａ）に示すように、ｐ型のシリコン（Ｓｉ）からなる半導体基板３０１の表面を例えば温度８００℃程度の酸化性雰囲気で熱酸化を行なうことにより、半導体基板３０１の表面上に膜厚約５ｎｍのシリコン酸化（ＳｉＯ２ ）膜３０２ａを形成する。続いて、例えば堆積温度を７００℃程度とする減圧ＣＶＤ法により、シリコン酸化膜３０２ａの上に、膜厚約１０ｎｍのシリコン窒化（ＳｉＮ）膜３０２ｂを堆積する。さらに、堆積したシリコン窒化膜３０２ｂに対して、温度１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、シリコン窒化膜３０２ｂの上に、膜厚約１０ｎｍのシリコン酸化膜３０２ｃを形成する。これにより、半導体基板３０１の表面上には、シリコン酸化膜３０２ａ（５ｎｍ）、シリコン窒化膜３０２ｂ（５ｎｍ）及びシリコン酸化膜３０２ｃ（１０ｎｍ）からなるＯＮＯ膜（トラップ膜）３０２が形成される。なお、電荷を蓄積するシリコン窒化膜３０２ｂに代えて、酸窒化シリコン（ＳｉＯＮ）又はアルミナからなる電荷蓄積膜（絶縁膜）を用いてもよい。
【０１２６】
次に、図１２（ｂ）に示すように、例えば減圧ＣＶＤ法により、ＯＮＯ膜３０２の表面上に多結晶シリコン膜３０３を堆積し、多結晶シリコン膜３０３の表面上にシリコン酸化膜３０４を堆積する。続いて、シリコン酸化膜３０４の上にシリコン窒化膜３０５を堆積し、フォトリソグラフィにより、シリコン窒化膜３０５の上に複数のビット線形成領域を規定するレジストパターン３０６を形成する。
【０１２７】
次に、図１２（ｃ）に示すように、レジストパターン３０６をマスクに用いたドライエッチングを行なって、シリコン窒化膜３０５におけるビット線形成領域に相当する部分を除去することにより、多結晶シリコン膜３０３、ＯＮＯ膜３０２の加工及び拡散ビット線３１２となる複数のｎ型拡散層をイオン注入により形成する際のハードマスクを形成する。続いて、アッシング及び洗浄によりレジストパターン３０６を除去した後、シリコン窒化膜３０５をマスクとして、シリコン酸化膜３０４、多結晶シリコン膜３０３及びＯＮＯ膜３０２に開口部３０７を形成する。但し、ここでは、上記第１及び第２の実施形態とは異なり、開口部３０７に底部には、ＯＮＯ膜３０２を除去せずに残存させている。続いて、シリコン窒化膜３０５をマスクとして、例えば注入エネルギーが約５０ｋｅＶ及び注入ドーズ量が約３×１０１５ｃｍ−２の注入条件で、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板３０１に注入して、該半導体基板３０１の上部に複数のｎ型拡散層３１２からなる拡散ビット線３１２を形成する。なお、ドライエッチング時に発生するポリマー除去のためにアッシングを実施する際に、多結晶シリコン膜３０３における角部３０８は酸化されて丸みを帯びた形状となる。
【０１２８】
次に、図１２（ｄ）に示すように、開口部３０７の側壁部における多結晶シリコン膜３０３の側壁を例えば温度３００℃以上であって７００℃以下、好ましくは４００℃の熱酸化により選択的に酸化することにより、膜厚５ｎｍのシリコン酸化膜３０９を形成する。続いて、開口部３０７の底部及び側壁部、並びにシリコン窒化膜３０５の表面を覆うように、シリコン窒化膜３１０を堆積する。
【０１２９】
次に、図１３（ａ）に示すように、シリコン窒化膜３１０をドライエッチングによりエッチバックすることにより、開口部３０７の内壁上にシリコン窒化膜３１０からなるサイドウォールを形成すると共に、開口部３０７の底部のＯＮＯ膜３０２を除去する。但し、ここでは、次のイオン注入工程における半導体基板３０１の保護膜として、ＯＮＯ膜３０２のシリコン酸化膜３０２ａを３ｎｍ程度の厚さで残している。続いて、シリコン窒化膜３０５をマスクとして、例えば注入エネルギーが約５０ｋｅＶ及び注入ドーズ量が約３×１０１５ｃｍ−２の注入条件で、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板３０１に注入して、該半導体基板３０１の上部にビット線となる複数のｎ型拡散層３１２からなるビット線拡散層３１２を形成する。開口部３０７の底部及び側壁部、並びにシリコン窒化膜３０５の表面上に、シリコン酸化膜３１１を堆積することにより、開口部３０７にシリコン酸化膜３１１を埋め込む。
【０１３０】
次に、図１３（ｂ）に示すように、例えばＣＭＰ法によりシリコン窒化膜３０５が露出するまでシリコン酸化膜３１１を除去することにより、開口部３０７内のみにシリコン酸化膜３１１を残存させる。
【０１３１】
次に、図１３（ｃ）に示すように、半導体基板３０１表面からシリコン酸化膜３１１の上面までの高さが、多結晶シリコン膜３０３の上面よりも低くかつＯＮＯ膜３０２の上面よりも高くなるように、シリコン酸化膜３１１をフッ酸を用いてウェットエッチングする。
【０１３２】
次に、図１３（ｄ）に示すように、リン酸を用いたウェットエッチングによりシリコン窒化膜３１０の一部並びにシリコン窒化膜３０５を除去する。なお、このとき、半導体基板３０１からシリコン窒化膜３１０の端部の高さがＯＮＯ膜３０２の高さより高くなるように、ウェットエッチング量を調整する。
【０１３３】
次に、図１４（ａ）に示すように、フッ酸を用いたウェットエッチングによりシリコン酸化膜３０４を除去する。なお、この際、シリコン酸化膜３０９の上部もまた、シリコン酸化膜３１１の高さと同程度にまで除去される。
【０１３４】
次に、図１４（ｂ）に示すように、シリコン窒化膜３１０及びシリコン酸化膜３０９の端部、並びにシリコン酸化膜３１１の表面上及び多結晶シリコン膜３０３の表面上に多結晶シリコン膜３１３を堆積する。
【０１３５】
次に、図１４（ｃ）に示すように、フォトリソグラフィにより、多結晶シリコン膜３１３の上に複数のワード線を規定するレジストパターン３１４を形成する。
【０１３６】
次に、図１４（ｄ）に示すように、レジストパターン３１４をマスクに用いて、ドライエッチングを行なって、多結晶シリコン膜３０３及び３１３におけるワード線形成領域以外の部分を除去することにより、多結晶シリコン膜３０３及び３１３からなるワード線３１５を形成する。
【０１３７】
本実施形態によると、半導体基板３０１表面から見たシリコン酸化膜３１１の高さが、同じく半導体基板３０１表面から見た多結晶シリコン膜３０３の高さよりも低くなるため、シリコン酸化膜３１１の側壁に庇形状が形成されることはない。このため、従来技術でワード線形成時のドライエッチングにおいて問題となっていたシリコン酸化膜５１０の側壁の庇形状に起因するエッチング残渣５１６によって引き起こされる隣り合うワード線同士のショートの発生を防止することができる。
【０１３８】
また、本実施形態の不揮発性半導体記憶装置及びその製造方法によると、上記第１の実施形態において図５（ａ）〜図５（ｅ）を用いて説明した、ＯＮＯ膜上のワード線幅（ゲート幅）の均一性が向上するという効果も同様に得ることができ、ワード線幅のばらつきを無くすことができる。
【０１３９】
さらに、本実施形態の不揮発性半導体記憶装置及びその製造方法によると、サイドウォールを介したイオン注入によりビット線拡散層３１２を形成するため、ビット線拡散層３１２の横方向の広がりを小さくすることが可能となり、メモリセルの微細化が可能となる。
【産業上の利用可能性】
【０１４０】
以上説明したように、本発明の実施形態に係る半導体装置及びその製造方法は、メモリセルの隣り合うワード線の間のショートの発生を防止して、高歩留まりで半導体装置を得ることができるものであるから、特に、ＭＯＮＯＳ型不揮発性半導体記憶装置に設けられた電荷蓄積用のトラップ膜及びワード線を含む半導体装置及びその製造方法等にとって有用である。
【図面の簡単な説明】
【０１４１】
【図１】（ａ）は、本発明の第１の実施形態の不揮発性半導体記憶装置の構造を簡略的に示す平面図であり、（ｂ）は、図１（ａ）のIb-Ib線に対応する断面図であり、（ｃ）は、図１（ａ）のIc-Ic線に対応する断面図であり、（ｄ）は、図１（ａ）のId-Id線に対応する断面図であり、（ｅ）は、図１（ａ）のIe-Ie線に対応する断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図１（ａ）のIb-Ib線、Ic-Ic線、Id-Id線、及びIe-Ie線にそれぞれ対応している。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図１（ａ）のIb-Ib線、Ic-Ic線、Id-Id線、及びIe-Ie線にそれぞれ対応している。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施形態の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図１（ａ）のIb-Ib線、Ic-Ic線、Id-Id線、及びIe-Ie線にそれぞれ対応している。
【図５】（ａ）は、本発明の第１の実施形態の不揮発性半導体記憶装置において、拡散ビット線、及びワード線に対して、下記（ｂ）、（ｄ）及び（ｅ）の各断面図に対応する断面線を示す簡略的な平面図であり、（ｂ）は、図５（ａ）のId-Id線に対応する断面であって上記図１（ｄ）と同じ構成の図であり、（ｃ）は、比較例としての下記図１５（ｄ）と同じ構成図であり、（ｄ）は、図５（ａ）のIb-Ib線に対応する断面であって上記図１（ｂ）と同じ構成の図であり、且つ、図５（ａ）のVe-Ve線にも対応する断面であり、（ｅ）は、比較例としての下記図１５（ｂ）と同じ構成図を紙面に向かって左側に配置すると共に上記図５（ｃ）におけるVe-Ve線に対応する断面を紙面に向かって右側に配置したものである。
【図６】（ａ）は、本発明の第２の実施形態の不揮発性半導体記憶装置の構造を簡略的に示す平面図であり、（ｂ）は、図６（ａ）のVIb-VIb線に対応する断面図であり、（ｃ）は、図６（ａ）のVIc-VIc線に対応する断面図であり、（ｄ）は、図６（ａ）のVId-VId線に対応する断面図であり、（ｅ）は、図６（ａ）のVIe-VIe線に対応する断面図である。
【図７】（ａ）〜（ｄ）は、本発明の第２の実施形態の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図６（ａ）のVIb-VIb線、VIc-VIc線、VId-VId線、及びVIe-VIe線にそれぞれ対応している。
【図８】（ａ）〜（ｄ）は、本発明の第２の実施形態の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図６（ａ）のVIb-VIb線、VIc-VIc線、VId-VId線、及びVIe-VIe線にそれぞれ対応している。
【図９】（ａ）〜（ｄ）は、本発明の第２の実施形態の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図６（ａ）のVIb-VIb線、VIc-VIc線、VId-VId線、及びVIe-VIe線にそれぞれ対応している。
【図１０】（ａ）は、従来の不揮発性半導体記憶装置の構造の斜視図であり、（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構造の斜視図である。
【図１１】（ａ）は、本発明の第３の実施形態の不揮発性半導体記憶装置の構造を簡略的に示す平面図であり、（ｂ）は、図１１（ａ）のに対応する断面図であり、（ｃ）は、図１１（ａ）のに対応する断面図であり、（ｄ）は、図１１（ａ）のに対応する断面図であり、（ｅ）は、図１１（ａ）のに対応する断面図である。
【図１２】（ａ）〜（ｄ）は、本発明の第３の実施形態の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図６（ａ）のXIb-XIb線、XIc-XIc線、XId-XId線、及びXIe-XIe線にそれぞれ対応している。
【図１３】（ａ）〜（ｄ）は、本発明の第３の実施形態の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図６（ａ）のXIb-XIb線、XIc-XIc線、XId-XId線、及びXIe-XIe線にそれぞれ対応している。
【図１４】（ａ）〜（ｄ）は、本発明の第３の実施形態の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図６（ａ）のXIb-XIb線、XIc-XIc線、XId-XId線、及びXIe-XIe線にそれぞれ対応している。
【図１５】（ａ）は、従来の不揮発性半導体記憶装置の構造を簡略的に示す平面図であり、（ｂ）は、図１５（ａ）のXVb-XVb線に対応する断面図であり、（ｃ）は、図１５（ａ）のXVc-XVc線に対応する断面図であり、（ｄ）は、図１５（ａ）のXVd-XVd線に対応する断面図であり、（ｅ）は、図１５（ａ）のXVe-XVe線に対応する断面図である。
【図１６】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図１５（ａ）のXVb-XVb線、XVc-XVc線、XVd-XVd線、及びXVe-XVe線にそれぞれ対応している。
【図１７】（ａ）〜（ｄ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図１５（ａ）のXVb-XVb線、XVc-XVc線、XVd-XVd線、及びXVe-XVe線にそれぞれ対応している。
【図１８】（ａ）〜（ｃ）は、従来の不揮発性半導体記憶装置の製造方法を工程順に示す要部断面図であって、各図における４つの断面図は、左から順に、図１５（ａ）のXVb-XVb線、XVc-XVc線、XVd-XVd線、及びXVe-XVe線にそれぞれ対応している。
【図１９】（ａ）〜（ｆ）は、従来の不揮発性半導体記憶装置の製造方法における異なる問題が生じる例を工程順に示す要部断面図である。
【図２０】（ａ）〜（ｆ）は、従来の不揮発性半導体記憶装置の製造方法における別の異なる問題が生じる例を示す要部断面図である。
【符号の説明】
【０１４２】
１０１    半導体基板（半導体領域）
１０２    ＯＮＯ膜（トラップ膜）
１０２ａ  シリコン酸化膜
１０２ｂ  シリコン窒化膜
１０２ｃ  シリコン酸化膜
１０３    多結晶シリコン膜（第１の導電体）
１０４    シリコン酸化膜
１０５    シリコン窒化膜
１０６    レジストパターン
１０７    開口部
１０８    拡散ビット線（ｎ型拡散層）
１０９    角部
１１０    シリコン酸化膜（ビット線酸化膜）
１１１    シリコン酸化膜
１１２    多結晶シリコン膜（第２の導電体）
１１３    レジストパターン
１１４    ワード線（ゲート電極）
２０１    半導体基板（半導体領域）
２０２    ＯＮＯ膜（トラップ膜）
２０２ａ  シリコン酸化膜
２０２ｂ  シリコン窒化膜
２０２ｃ  シリコン酸化膜
２０３    多結晶シリコン膜（第１の導電体）
２０４    シリコン酸化膜
２０５    シリコン窒化膜
２０６    レジストパターン
２０７    開口部
２０８    拡散ビット線（ｎ型拡散層）
２０９    角部
２１０    シリコン酸化膜
２１１    シリコン窒化膜
２１２    シリコン酸化膜（ビット線酸化膜）
２１３    多結晶シリコン膜（第２の導電体）
２１４    レジストパターン
２１５    ワード線（ゲート電極）
３０１    半導体基板（半導体領域）
３０２    ＯＮＯ膜（トラップ膜）
３０２ａ  シリコン酸化膜
３０２ｂ  シリコン窒化膜
３０２ｃ  シリコン酸化膜
３０３    多結晶シリコン膜（第１の導電体）
３０４    シリコン酸化膜
３０５    シリコン窒化膜
３０６    レジストパターン
３０７    開口部
３０８    角部
３０９    シリコン酸化膜
３１０    シリコン窒化膜
３１１    シリコン酸化膜（ビット線酸化膜）
３１２    拡散ビット線（ｎ型拡散層）
３１３    多結晶シリコン膜（第２の導電体）
３１４    レジストパターン
３１５    ワード線（ゲート電極）
【図１】
2010171328.tif 000003
【図２】
2010171328.tif 000004
【図３】
2010171328.tif 000005
【図４】
2010171328.tif 000006
【図５】
2010171328.tif 000007
【図６】
2010171328.tif 000008
【図７】
2010171328.tif 000009
【図８】
2010171328.tif 000010
【図９】
2010171328.tif 000011
【図１０】
2010171328.tif 000012
【図１１】
2010171328.tif 000013
【図１２】
2010171328.tif 000014
【図１３】
2010171328.tif 000015
【図１４】
2010171328.tif 000016
【図１５】
2010171328.tif 000017
【図１６】
2010171328.tif 000018
【図１７】
2010171328.tif 000019
【図１８】
2010171328.tif 000020
【図１９】
2010171328.tif 000021
【図２０】
2010171328.tif 000022