(57)【要約】【課題】半導体装置全体としてみたとき、微細化によるチップ面積の減少を図りつつ、各素子に必要とされる特性を維持・向上させる。【解決手段】半導体装置は、ＦｉｎＦＥＴ１０と、ＦｉｎＦＥＴ１０と同一のチップ上に設けられたＰｌａｎａｒＦＥＴ２０とを具備する。ＰｌａｎａｒＦＥＴの第２ゲート絶縁層２４は、ＦｉｎＦＥＴ１０の第１ゲート絶縁層１４よりも厚い。【選択図】図１
2010258124.tif 000002
【特許請求の範囲】
【請求項１】
ＦｉｎＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、
前記ＦｉｎＦＥＴと同一のチップ上に設けられたＰｌａｎａｒＦＥＴ（Ｐｌａｎａｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と
を具備し、
前記ＰｌａｎａｒＦＥＴの第２ゲート絶縁層は、前記ＦｉｎＦＥＴの第１ゲート絶縁層よりも厚い
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ＰｌａｎａｒＦＥＴの第２ゲート電極の側面に設けられた第２側壁下には前記第２ゲート絶縁層が存在し、
前記ＦｉｎＦＥＴの第１ゲート電極の側面に設けられた第１側壁下には前記第１ゲート絶縁層が存在しない
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ＰｌａｎａｒＦＥＴのゲート長は、前記ＦｉｎＦＥＴのゲート長より長い
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記ＰｌａｎａｒＦＥＴは、前記第２ゲート電極と前記第２側壁との間に設けられた第２オフセットスペーサを備え、
前記ＦｉｎＦＥＴは、前記第１ゲート電極と前記第１側壁との間に設けられた第１オフセットスペーサを備える
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２オフセットスペーサは、更に、前記第２側壁と前記第２ゲート絶縁膜との間に伸び、
前記第１オフセットスペーサは、更に、前記第１側壁と半導体基板表面との間に伸びる
半導体装置。
【請求項６】
請求項１乃至４のいずれか一項に記載の半導体装置において、
前記ＦｉｎＦＥＴのソース及びドレインの上面は、前記第１ゲート絶縁層と第１チャネル領域との界面よりもせり上がり、
前記ＰｌａｎａｒＦＥＴのソース領域及びドレイン領域の上面は、前記第１ゲート絶縁層と第２チャネル領域との界面と同じレベルである
半導体装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体装置において、
前記ＦｉｎＦＥＴは、コアトランジスタであり、
前記ＰｌａｎａｒＦＥＴは、Ｉ／Ｏトランジスタである
半導体装置。
【請求項８】
複数のフィンを有するＦｉｎＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成する第１領域と、ＰｌａｎａｒＦＥＴ（Ｐｌａｎａｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成する第２領域とを覆い、前記第２領域での膜厚が前記第１領域での膜厚よりも厚くなるように第１絶縁膜を形成する工程と、
前記第１絶縁膜を覆うように、第２絶縁膜及び第１導電体を形成する工程と、
前記第１領域において前記ＦｉｎＦＥＴの第１ゲート電極を形成し、前記第２領域において前記ＰｌａｎａｒＦＥＴの第２ゲート電極を形成するように、前記第１導電体をエッチングによりパターンニングする工程と、ここで、前記第１領域の上面の前記第２絶縁膜、及び、前記第２領域の前記第２絶縁膜はエッチングにより除去され、
前記第１領域において前記第１ゲート電極下以外の前記第２絶縁膜及び前記第１絶縁膜、及び、前記第２領域において前記第２ゲート電極下以外の前記第１絶縁膜の上部をエッチングにより除去する工程と、
前記第１領域において、前記第１ゲート電極をマスクとして、前記複数のフィンにプラズマドーピングで第１エクステンション領域を形成する工程と、
前記第２領域において、前記第２ゲート電極をマスクとして、イオン注入又はプラズマドーピングで第２エクステンション領域を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極の側面にそれぞれ第１側壁及び第２側壁を形成する工程と、
前記第１領域において前記第１ゲート電極及び前記第１側壁をマスクとし、前記第２領域において前記第２ゲート電極及び前記第２側壁をマスクとして、イオン注入で前記ＦｉｎＦＥＴ及び前記ＰｌａｎａｒＦＥＴのソース及びドレインをそれぞれ形成する工程と
を具備する
半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記ＰｌａｎａｒＦＥＴのゲート長は、前記ＦｉｎＦＥＴのゲート長より長い
半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第１領域にて前記第２絶縁膜及び前記第１絶縁膜、及び、前記第２領域にて前記第１絶縁膜の上部をエッチングにより除去する工程に続いて、
前記第１領域及び前記第２領域を覆うように第３絶縁膜を形成する工程を更に具備する
半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第３絶縁膜を形成する工程に続いて、
前記第３絶縁膜をエッチングして、前記第１領域において前記第１ゲート電極及び前記複数のフィンの側面、及び、前記第２領域において前記第２ゲート電極の側面に、それぞれ第１オフセットスペーサ及び第２オフセットスペーサを形成する工程を更に具備する
半導体装置の製造方法。
【請求項１２】
請求項８乃至１１のいずれか一項に記載の半導体装置の製造方法において、
前記ＦｉｎＦＥＴの前記ソース及び前記ドレインの上面を、前記第１絶縁膜と第１チャネル領域との界面よりもせり上がらせる工程を更に具備し、
前記ＰｌａｎａｒＦＥＴの前記ソース及び前記ドレインの上面は、前記第１絶縁膜と第２チャネル領域との界面と同じレベルである
半導体装置の製造方法。
【請求項１３】
請求項８乃至１２のいずれか一項に記載の半導体装置の製造方法において、
前記ＦｉｎＦＥＴは、コアトランジスタであり、
前記ＰｌａｎａｒＦＥＴは、Ｉ／Ｏトランジスタ
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に電界効果トランジスタを含む半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタの一つとして、ＦｉｎＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：フィン型電界効果トランジスタ）が知られている。ＦｉｎＦＥＴは、２２ｎｍノード以降に有力視されているデバイス構造で、従来のＰｌａｎａｒＦＥＴ（Ｐｌａｎａｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：プレーナ型電界効果トランジスタ）と比較して、短チャネル効果耐性が高いこと、不純物ランダムばらつきを低減できること等のメリットを有する。このように、ＦｉｎＦＥＴはゲート長の非常に小さいトランジスタを構築する上で有益であり、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の微細化の進展に伴い開発が進められている。
【０００３】
ＦｉｎＦＥＴの一例としては、特開２００５−８６０２４号公報（特許文献１：対応米国特許ＵＳ７１２９５５０（Ｂ２））に半導体装置及びその製造方法が開示されている。この半導体装置は、半導体基板と、半導体基板上に形成されて第１方向に長くて第１方向に交差する第２方向に短いフィン状の半導体層と、半導体層の第２方向の側面に形成されるゲート絶縁層と、ゲート絶縁層に隣接して配置されるゲート電極と、半導体層内のゲート絶縁層に隣接する位置に形成されるチャネル領域と、半導体層内においてチャネル領域に対し第１方向に隣接する位置に形成されるソース／ドレインエクステンション領域と、半導体層内においてソース／ドレインエクステンション領域に対し第１方向に隣接する位置に形成されるソース／ドレイン領域とを具備する。チャネル領域における半導体層の第２方向の幅は、ソース／ドレイン領域における半導体層の第２方向の幅よりも狭いことを特徴とする。
【０００４】
また、関連する技術として、Ｍ．Ｇｕｉｌｌｏｒｎ，ｅｔ  ａｌ．，“ＦｉｎＦＥＴ  Ｐｅｒｆｏｒｍａｎｃｅ  Ａｄｖａｎｔａｇｅ  ａｔ  ２２ｎｍ：Ａｎ  ＡＣ  ｐｅｒｓｐｅｃｔｉｖｅ”，２００８  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．１２−１３，（２００８）にＦｉｎＦＥＴの技術が開示されている（非特許文献１）。この文献では、ＦｉｎＦＥＴの欠点として寄生抵抗が大きいことが述べられている。そして、その解決方法としてソース／ドレイン領域（ＳＤ領域）にシリコンをエピタキシャル成長させて、その寄生抵抗を低減する技術が開示されている。
【０００５】
また、関連する技術として、特開２００５−１９９９６号公報（特許文献２：対応米国特許ＵＳ６９１１３８３（Ｂ２））にハイブリッド・プレーナおよびＦｉｎＦＥＴＣＭＯＳデバイスが開示されている。この集積半導体回路を形成するための方法は、埋込み絶縁層上に位置する少なくとも１つの頂部半導体層を含むシリコン・オン・インシュレータ構造を提供するステップであって、頂部半導体層が、前記構造のＦｉｎＦＥＴ領域内に位置する少なくとも１つのパターン化されたハードマスクと構造のＦＥＴ領域内に位置する少なくとも１つのパターン化されたハードマスクとを有する、ステップと、ＦＥＴ領域を保護し、ＦｉｎＦＥＴ領域内の少なくとも１つのパターン化されたハードマスクをトリミングするステップと、埋込み絶縁体層上のハードマスク・ストッピングで保護されていない頂部半導体の露出部分をエッチングするステップであって、エッチングが、ＦｉｎＦＥＴ能動デバイス領域およびＦＥＴ能動デバイス領域を形成し、ＦｉｎＦＥＴ能動デバイス領域がＦＥＴ能動デバイス領域に垂直である、ステップと、ＦｉｎＦＥＴ能動デバイス領域を保護し、及びＦＥＴ能動デバイス領域を薄くして、その結果ＦＥＴデバイス領域が、ＦｉｎＦＥＴ能動デバイス領域の高さより低くなるようにするステップと、ＦｉｎＦＥＴ能動デバイス領域の各露出垂直面上にゲート誘電体を形成し、一方で、ＦＥＴデバイス領域の露出水平面上にゲート誘電体を形成するステップと、ゲート誘電体の各露出面上に、パターン化されたゲート電極を形成するステップとを有する。
【０００６】
また、特開２００４−８８１０１号公報（特許文献３：対応米国特許ＵＳ７１６３８５１（Ｂ２））に集積回路チップおよびその製造方法が開示されている。この集積回路チップは、少なくとも１つのフィン型電界効果トランジスタと少なくとも１つの厚ボディ・デバイスとを備える。この集積回路チップは、少なくとも１つのフィン型電界効果トランジスタと少なくとも１つの厚ボディ・デバイスとが同時並行的に形成されている。
【０００７】
また、ＷＯ２００５／０２０３２５号公報（特許文献４）に半導体装置及びその製造方法が開示されている。この半導体装置は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備える。この半導体装置である。１つのチップ内に、ＭＩＳ型電界効果トランジスタとして、ゲート電極下の半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−８６０２４号公報
【特許文献２】特開２００５−１９９９６号公報
【特許文献３】特開２００４−８８１０１号公報
【特許文献４】ＷＯ２００５／０２０３２５号公報
【非特許文献】
【０００９】
【非特許文献１】Ｍ．Ｇｕｉｌｌｏｒｎ，ｅｔ  ａｌ．，“ＦｉｎＦＥＴ  Ｐｅｒｆｏｒｍａｎｃｅ  Ａｄｖａｎｔａｇｅ  ａｔ  ２２ｎｍ：Ａｎ  ＡＣ  ｐｅｒｓｐｅｃｔｉｖｅ”，２００８  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．１２−１３，（２００８）．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体装置は、主に論理演算を行うコアトランジスタと、外部とのデータ入出力を行う高耐圧用のＩ／Ｏトランジスタとで構成されている。これらのトランジスタを、ＦｉｎＦＥＴを用いて作製する場合について検討する。
【００１１】
不純物層形成の工程において、チャネル面としてフィンの上部だけでなく側面にもエクステンション注入及びハロー注入を行う必要がある。しかし、フィンが複数ある場合、フィン同士の間隔が狭いために、典型的なイオン注入装置では、シャドウイングが起きてしまいイオン注入が困難になる。そのため、ＦｉｎＦＥＴに対しては、イオン注入の代替として、プラズマドーピングが検討されている。ＦｉｎＦＥＴの不純物層形成の工程にプラズマドーピングを用いると、散乱と拡散により、フィン同士の間隔が狭い場合でも、チャネル面に不純物を注入することができる。しかし、散乱と拡散を原理とするため、イオン注入の場合と比較して、不純物を深く注入することができない。そのため、注入用のマスク酸化膜をできるだけ薄くする必要がある。
【００１２】
ここで、高耐圧用のＩ／Ｏトランジスタは、コアトランジスタと比較して、ゲート絶縁膜が厚くする必要がある。その場合、フィンゲート形成後、コアトランジスタのソース／ドレイン領域（ＳＤ領域）では酸化膜は例えば２ｎｍ以下であるが、高耐圧用のＩ／ＯトランジスタはＳＤ領域に厚い酸化膜が形成された状態となる。そうなると、プラズマドーピングではエクステンション領域に注入が困難になると考えられる。したがって、ＦｉｎＦＥＴでは、ゲート絶縁膜を厚くして耐圧を向上させることは困難である。
【００１３】
このように、２２ｎｍノード以降の半導体装置において、コアトランジスタ及びＩ／ＯトランジスタをいずれもＦｉｎＦＥＴを用いて作製することは、極めて困難であると考えられる。
【課題を解決するための手段】
【００１４】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明の半導体装置は、  ＦｉｎＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（１０）と、ＦｉｎＦＥＴ（１０）と同一のチップ上に設けられたＰｌａｎａｒＦＥＴ（Ｐｌａｎａｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（２０）とを具備する。ＰｌａｎａｒＦＥＴの第２ゲート絶縁層（２４）は、ＦｉｎＦＥＴ（１０）の第１ゲート絶縁層（１４）よりも厚い。
【００１６】
本発明の半導体装置の製造方法は、以下の８工程を具備する。第１工程は、複数のフィン（１９）を有するＦｉｎＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（１０）を形成する第１領域と、ＰｌａｎａｒＦＥＴ（Ｐｌａｎａｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（２０）を形成する第２領域とを覆い、第２領域での膜厚が第１領域での膜厚よりも厚くなるように第１絶縁膜（１２ａ／２２ａ）を形成する工程である。第２工程は、第１絶縁膜（１２ａ／２２ａ）を覆うように、第２絶縁膜（１３ａ／２３ａ）及び第１導電体（１５ａ／２５ａ）を形成する工程である。第３工程は、第１領域においてＦｉｎＦＥＴ（１０）の第１ゲート電極（１５）を形成し、第２領域においてＰｌａｎａｒＦＥＴ（２０）の第２ゲート電極（２５）を形成するように、第１導電体（１５ａ／２５ａ）をエッチングによりパターンニングする工程である。ここで、第１領域の上面の第２絶縁膜（１３ａ）、及び、第２領域の第２絶縁膜（２３ａ）はエッチングにより除去される。第４工程は、第１領域において第１ゲート電極（１５）下以外の第２絶縁膜（１３ａ）及び第１絶縁膜（１２ａ）、及び、第２領域において第２ゲート電極（２５）下以外の第１絶縁膜（２２ａ）の上部をエッチングにより除去する工程である。第５工程は、第１領域において、第１ゲート電極（１５）をマスクとして、複数のフィン（１９）にプラズマドーピングで第１エクステンション領域（１７）を形成する工程である。第６工程は、第２領域において、第２ゲート電極（２５）をマスクとして、イオン注入又はプラズマドーピングで第２エクステンション領域（２７）を形成する工程である。第７工程は、第１ゲート電極（１５）及び第２ゲート電極（２５）の側面にそれぞれ第１側壁（１６）及び第２側壁（２６）を形成する工程である。第８工程は、第１領域において第１ゲート電極（１５）及び第１側壁（１６）をマスクとし、第２領域において第２ゲート電極（２５）及び第２側壁（２６）をマスクとして、イオン注入でＦｉｎＦＥＴ（１０）及びＰｌａｎａｒＦＥＴ（２０）のソース（１８Ｓ／２８Ｓ）及びドレイン（１８Ｄ／２８Ｄ）をそれぞれ形成する工程である。
【発明の効果】
【００１７】
本発明により、半導体装置全体としてみたとき、微細化によるチップ面積の減少を図りつつ、各素子に必要とされる特性を維持・向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施の形態に係る半導体装置の構成を示す平面図である。
【図２Ａ】図２Ａは、本発明の実施の形態に係る半導体装置の構成を示すＡＡ’断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態に係る半導体装置の構成を示すＢＢ’断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態に係る半導体装置の構成を示すＣＣ’断面図である。
【図３】図３は、本発明の実施の形態に係る半導体装置の構成を示す平面図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の構成を示すＤＤ’断面図である。
【図５Ａ】図５Ａは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｃ】図５Ｃは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｄ】図５Ｄは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６Ａ】図６Ａは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｂ】図６Ｂは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｃ】図６Ｃは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｄ】図６Ｄは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７Ａ】図７Ａは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｂ】図７Ｂは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｃ】図７Ｃは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｄ】図７Ｄは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８Ａ】図８Ａは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８Ｂ】図８Ｂは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８Ｃ】図８Ｃは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８Ｄ】図８Ｄは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９Ａ】図９Ａは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｂ】図９Ｂは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｃ】図９Ｃは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｄ】図９Ｄは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０は、本発明の実施の形態に係る半導体装置の構成の変形例を示す断面図である。
【図１１】図１１は、本発明の実施の形態に係る半導体装置の構成の他の変形例を示す断面図である。
【図１２】図１２は、本発明の実施の形態に係る半導体装置の他の構成を示すＡＡ’断面図である。
【図１３】図１３は、本発明の実施の形態に係る半導体装置の他の構成を示すＤＤ’断面図である。
【図１４】図１４は、本発明の実施の形態に係る半導体装置の更に他の構成を示すＡＡ’断面図である。
【図１５】図１５は、本発明の実施の形態に係る半導体装置の更に他の構成を示すＤＤ’断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態に係る半導体装置及び半導体装置の製造方法について説明する。
本発明の半導体装置は、同一チップ上にＦｉｎＦＥＴとＰｌａｎａｒＦＥＴとを混載されている。すなわち、同一チップにおいて、高い動作速度と微細化が要求されるトランジスタ（例えば、ロジックのプリミティブトランジスタやＳＲＡＭのセルトランジスタ）はＦｉｎＦＥＴで構成し、高ゲート絶縁膜耐性が要求されるトランジスタ（例えば、アナログ、Ｉ／Ｏ系のトランジスタ）はＰｌａｎａｒＦＥＴで構成する。ただし、ＦＥＴはＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴに例示される。このようにすることで、高性能で微細なＦｉｎＦＥＴと、高ゲート絶縁膜耐性を持つＩ／Ｏ系のＰｌａｎａｒＦＥＴとを１チップ上に実現できる。この場合、ＦｉｎＦＥＴはゲート長が相対的に短いことが好ましい。ＦｉｎＦＥＴの上記特性を発揮しやすくなるからである。一方、ＰｌａｎａｒＦＥＴは、ゲート長が相対的長くても問題ない。動作速度が相対的に遅いからである。以下、詳細に説明する。
【００２０】
まず、ＦｉｎＦＥＴについて説明する。図１、図２Ａ〜図２Ｃは、それぞれ本発明の実施の形態に係る半導体装置の構成を示す平面図、図１におけるＡＡ’断面図、ＢＢ’断面図、ＣＣ’断面図である。ＦｉｎＦＥＴ１０は、半導体基板１１、ソース１８（Ｓ）、ドレイン１８（Ｄ）、ゲート電極１５、エクステンション領域１７、ゲート絶縁層１４、サイドウォール１６、オフセットスペーサ６２を具備する。
【００２１】
半導体基板１１は、第１導電型（例示：ｐ型）の半導体層である。半導体基板１１は、シリコンに例示される。半導体基板１１は、ソース（Ｓ）及びドレイン（Ｄ）用に設けられた領域と、チャネル領域用に設けられた複数のフィン１９を含んでいる。ソース及びドレイン用に設けられた領域は、略直方体の平板形状を有し、ｘ方向に並んで設けられている。複数のフィン１９は、それぞれ略直方体のフィン型形状を有し、ｘ方向に延伸し、ｙ方向に互いに平行に並んで設けられている。複数のフィン１９の各々は、一端をソース用に設けられた領域に、他端をドレイン用に設けられた領域にそれぞれ接続されている。
【００２２】
ソース１８（Ｓ）及びドレイン１８（Ｄ）は、第２導電型（例示：ｎ型）の半導体層である。それぞれ半導体基板１１におけるソース及びドレイン用に設けられた領域の表面領域に設けられている。ソース１８（Ｓ）は、更に複数のフィン１９の表面領域のソース１８（Ｓ）側サイドウォール１６下まで延びている。ドレイン１８（Ｄ）は、更に複数のフィン１９の表面領域のドレイン１８（Ｄ）側サイドウォール１６下まで延びている。
【００２３】
エクステンション領域１７は、ソース１８（Ｓ）及びドレイン１８（Ｄ）よりも低濃度の第２導電型（例示：ｎ型）の半導体層である。複数のフィン１９の表面領域に設けられ、ソース１８（Ｓ）及びドレイン１８（Ｄ）の先端からサイドウォール１６及びオフセットスペーサ６２下に延在し、チャネル領域に僅かにオーバーラップしている。複数のフィン１９の表面領域であって、ソース（Ｓ）側のエクステンション領域１７と、ドレイン（Ｄ）側のエクステンション領域１７との間の領域がチャネル領域５０（５０ａ、５０ｂ）となる。
【００２４】
ゲート絶縁層１４は、チャネル領域５０を覆うように設けられ、第１絶縁層１２と、第２絶縁層１３とを備える。第１絶縁層１２は、チャネル領域５０上に設けられている。第２絶縁層１３は、第１絶縁層１２上に設けられている。第１絶縁層１２は酸化シリコン（ＳｉＯｘ）に例示され、膜厚は例えば０．５ｎｍである。第２絶縁層１３は高誘電率材料（Ｈｉｇｈ−ｋ）で形成され、窒化ハフニウムシリケート（ＨｆＳｉＯｘＮｙ）や酸化ハフニウム（ＨｆＯｚ）に例示され、膜厚は例えば２ｎｍである。
【００２５】
ゲート電極１５は、ゲート絶縁層１４上に設けられている。ゲート電極１５は、ｙ方向に延伸し、複数のフィン１９を覆うように設けられている。すなわち、ゲート電極１５は、ゲート絶縁層１４を介してフィン１９と接続されている。そして、ゲート絶縁層１４を介してゲート電極１５と接続されたフィン１９の表面領域がチャネル領域５０（５０ａ、５０ｂ）になる。ゲート電極１５は、金属や窒化チタン（ＴｉＮ）／アモルファスシリコン層などに例示される。ゲート長Ｌｇ１はフィン１９におけるチャネル領域５０のｘ方向長さ（実質的にゲート電極１５の幅）である。
【００２６】
サイドウォール（側壁）１６は、ゲート電極１５の側壁及びエクステンション領域１７を覆うように設けられているまた、フィン１９の側壁を覆うように設けられている。サイドウォール１６は、窒化シリコン（ＳｉＮｙ）や、窒化シリコンと酸化シリコンの積層膜（ＳｉＮｙ／ＳｉＯｘ）に例示される。また、オフセットスペーサ６２は、サイドウォール１６とゲート電極１５との間に設けられている。オフセットスペーサ６２は、３〜５ｎｍ程度の窒化シリコン（ＳｉＮｙ）に例示される。
【００２７】
次に、ＰｌａｎａｒＦＥＴ２０について説明する。図３、図４は、それぞれ本発明の実施の形態に係る半導体装置の構成を示す平面図、図１におけるＤＤ’断面図である。ＰｌａｎａｒＦＥＴ２０は、ＭＯＳトランジスタに例示される。ＰｌａｎａｒＦＥＴ２０は、半導体基板２１、ソース２８（Ｓ）、ドレイン２８（Ｄ）、ゲート電極２５、エクステンション領域２７、ゲート絶縁層２４、サイドウォール２６、オフセットスペーサ６５を具備する。
【００２８】
半導体基板２１は、第１導電型（例示：ｐ型）の半導体層である。半導体基板２１は、シリコンに例示される。
【００２９】
ソース２８（Ｓ）及びドレイン２８（Ｄ）は、第２導電型（例示：ｎ型）の半導体層である。それぞれ半導体基板２１の表面領域に設けられている。ソース２８（Ｓ）は、表面領域のソース２８（Ｓ）側サイドウォール２６下まで延びている。ドレイン２８（Ｄ）は、表面領域のドレイン２８（Ｄ）側サイドウォール２６下まで延びている。
【００３０】
エクステンション領域２７は、ソース２８（Ｓ）及びドレイン２８（Ｄ）よりも低濃度の第２導電型（例示：ｎ型）の半導体層である。半導体基板２１の表面領域に設けられ、ソース１８（Ｓ）及びドレイン１８（Ｄ）の先端からサイドウォール２６及びオフセットスペーサ６５下に延在し、チャネル領域に僅かにオーバーラップしている。半導体基板２１の表面領域であって、ソース（Ｓ）側のエクステンション領域２７と、ドレイン（Ｄ）側のエクステンション領域２７との間の領域がチャネル領域５１となる。
【００３１】
ゲート絶縁層２４は、チャネル領域５１及びエクステンション領域２７を覆うように設けられ、第１絶縁層２２と第２絶縁層２３とを備える。第１絶縁層２２は、チャネル領域５１及びエクステンション領域２７上に設けられている。第２絶縁層２３は、チャネル領域５１上方の第１絶縁層２２上及びエクステンション領域２７の端部上方の第１絶縁層２２上に設けられている。第１絶縁層２２は酸化シリコン（ＳｉＯｘ）に例示され、膜厚は例えば７ｎｍである。第２絶縁層２３は高誘電率材料（Ｈｉｇｈ−ｋ）で形成され、窒化ハフニウムシリケート（ＨｆＳｉＯｘＮｙ）や酸化ハフニウム（ＨｆＯｚ）に例示され、膜厚は例えば２ｎｍである。
【００３２】
ゲート電極２５は、ゲート絶縁層２４上（チャネル領域５１上方の第２絶縁層２３上）に設けられている。ゲート電極２５は、ｙ方向に延伸すように設けられている。そして、ゲート絶縁層２４を介してゲート電極２５と接続された半導体基板２１の表面領域がチャネル領域５１になる。ゲート電極２５は、金属や窒化チタン（ＴｉＮ）／アモルファスシリコン層などに例示される。ゲート長Ｌｇ２は半導体基板２１におけるチャネル領域５１のｘ方向長さ（実質的にゲート電極２５の幅）である。
【００３３】
サイドウォール（側壁）２６は、ゲート電極２５の側壁及び第１絶縁層２２（エクステンション領域２７上）を覆うように設けられている。サイドウォール２６は、窒化シリコン（ＳｉＮｙ）や、窒化シリコンと酸化シリコンの積層膜（ＳｉＮｙ／ＳｉＯｘ）に例示される。また、オフセットスペーサ６５は、サイドウォール２６とゲート電極２５との間に設けられている。オフセットスペーサ６２は、３〜５ｎｍの窒化シリコン（ＳｉＮｙ）に例示される。
【００３４】
ＦｉｎＦＥＴ１０は、ＰｌａｎａｒＦＥＴ２０と比較して、短チャネル効果耐性が高く、ランダムばらつきを低減できる、というメリットがある。従って、本実施の形態では、ゲート長の短く、ゲート絶縁層の膜厚が小さいトランジスタ（例えば、ロジックのプリミティブトランジスタやＳＲＡＭのセルトランジスタ）をＦｉｎＦＥＴで構成することが好ましい。それにより、高性能のトランジスタの微細化を促進することができる。
一方、ＰｌａｎａｒＦＥＴ２０は、デバイス構造が３次元化され製造が困難なＦｉｎＦＥＴ１０と比較して、製造が容易で、特にゲート絶縁層の品質が良い、というメリットがある。例えば、ゲート絶縁層の均一性が良く、ＦｉｎＦＥＴ１０のようなチャネル領域５０の角部における電界集中がない。従って、本実施の形態では、ゲート長の長く、ゲート絶縁層の膜厚が大きいトランジスタ（例えば、アナログ、Ｉ／Ｏ系のトランジスタ）をＰｌａｎａｒＦＥＴで構成することが好ましい。それにより、トランジスタのゲート絶縁膜の高い耐性（信頼性）を得ることができる。
そして、これらの構成にすることにより、高性能微細ＦｉｎＦＥＴと、高いゲート絶縁膜耐性を持つＩ／Ｏ系のＰｌａｎａｒＦＥＴとを１チップ上に実現できる。
【００３５】
次に、本発明の実施の形態に係る半導体装置の製造方法について説明する。図５Ａ〜図５Ｄ乃至図９Ａ〜図９Ｄは、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。ただし、図５Ａ、図６Ａ、図７Ａ、図８Ａ及び図９Ａは、図１のＡＡ’断面図である。図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ及び図９Ｂは、図１のＢＢ’断面図である。図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ及び図９Ｃは、図１のＣＣ’断面図である。これらはＦｉｎＦＥＴ１０の形成工程を示している。図５Ｄ、図６Ｄ、図７Ｄ、図８Ｄ及び図９Ｄは、図２のＤＤ’断面図である。これらはＰｌａｎａｒＦＥＴ２０の形成工程を示している。これらＦｉｎＦＥＴ１０とＰｌａｎａｒＦＥＴ２０とは同一のチップ上に形成される。また、図５Ａ、図５Ｂ、図５Ｃ、及び図５Ｄは、半導体装置の製造方法における同じタイミングでの各部の状態を示している。図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄは、半導体装置の製造方法における同じタイミングでの各部の状態を示している。図７Ａ、図７Ｂ、図７Ｃ、及び図７Ｄは、半導体装置の製造方法における同じタイミングでの各部の状態を示している。図８Ａ、図８Ｂ、図８Ｃ、及び図８Ｄは、半導体装置の製造方法における同じタイミングでの各部の状態を示している。図９Ａ、図９Ｂ、図９Ｃ、及び図９Ｄは、半導体装置の製造方法における同じタイミングでの各部の状態を示している。
【００３６】
図５Ａ〜図５Ｃに示されるように、まず、半導体基板１１（例示：ｐ型シリコン）において、ＦｉｎＦＥＴ１０を形成する領域（第１領域）に、ソース（Ｓ）及びドレイン（Ｄ）用の領域と、チャネル用の複数のフィン１９とが形成される。ただし、ソース（Ｓ）及びドレイン（Ｄ）用の領域は、略直方体の平板形状を有し、ｘ方向に並んで設けられる。複数のフィン１９は、それぞれ略直方体のフィン型形状を有し、ｘ方向に延伸し、ｙ方向に互いに平行に並んで設けられる。複数のフィン１９の各々は、一端をソース（Ｓ）用の領域に、他端をドレイン（Ｄ）用の領域にそれぞれ接続される。次に、半導体基板１１を覆うように、第１絶縁膜１２ａ（例示：酸化シリコン）を、例えばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔａｉｏｎ）酸化法により０．５ｎｍ程度形成する。続いて、第１絶縁膜１２ａを覆うように第２絶縁膜１３ａ（例示：窒化ハフニウムシリケート）を、例えばＣＶＤ法により２ｎｍ程度形成する。続いて、ゲート電極膜１５ａを、例えばスパッタ法により４０−４５ｎｍ程度形成する。ゲート電極膜としては、例えば、５ｎｍのＴｉＮ上にアモルファスシリコンが４０ｎｍ形成された膜が用いられる。ＴｉＮ上にアモルファスシリコンが積層された構造にしているのは、後述するエクステンション領域の形成に用いるレジストの剥離液であるＳＰＭ（硫酸過酸化水素；Ｓａｌｆａｒｉｃａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ）溶液によりＴｉＮがエッチングされてしまうのを防ぐためである。その他のゲート電極膜としては、単層で構成されるＷ、ＴａＳｉ、ＴａＳｉＮなどが例示される。これらの金属ではレジスト剥離液でエッチングされるという問題がないため、表面をアモルファスシリコンで覆う必要はない。
【００３７】
一方、図５Ｄに示されるように、半導体基板２１（例示：ｐ型シリコン）において、ＰｌａｎａｒＦＥＴ２０を形成する領域（第２領域）に、半導体基板２１を覆うように、第１絶縁膜２２ａ（例示：酸化シリコン）を、例えばＩＳＳＧ酸化法により７ｎｍ程度形成する。続いて、第１絶縁膜２２ａを覆うように第２絶縁膜２３ａ（例示：窒化ハフニウムシリケート）を、例えばＣＶＤ法により２ｎｍ程度形成する。続いて、ゲート電極膜２５ａ（例示：窒化チタン）を、例えばスパッタ法により４０−４５ｎｍ程度形成する。ゲート電極膜としては、例えば、５ｎｍのＴｉＮ上にアモルファスシリコンが４０ｎｍ形成された膜が用いられる。ＴｉＮ上にアモルファスシリコンが積層された構造にしているのは、後述するエクステンション領域の形成に用いるレジストの剥離液であるＳＰＭ（硫酸過酸化水素；Ｓａｌｆａｒｉｃａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ）溶液によりＴｉＮがエッチングされてしまうのを防ぐためである。その他のゲート電極膜としては、単層で構成されるＷ、ＴａＳｉ、ＴａＳｉＮなどが例示される。これらの金属ではレジスト剥離液でエッチングされるという問題がないため、表面をアモルファスシリコンで覆う必要はない。
【００３８】
ただし、半導体基板１１と半導体基板２１とは同一である。まず、第１絶縁膜２２ａを成膜した後、第２領域の第１絶縁膜２２ａをレジスト等で被覆して、第１領域の第１絶縁膜２２ａのみウエットエッチングして除去する。続いて、薄膜の第１絶縁膜１２ａを成膜した後、第２絶縁膜１３ａ及び第２絶縁膜２３ａを成膜する。ただし、この場合、第２絶縁膜１３ａと第２絶縁膜２３ａとは同一膜である。すなわち、第１領域の第１絶縁膜１２ａと第２絶縁膜１３ａとの積層膜は全体として相対的に薄く、第２領域の第１絶縁膜２２ａと第２絶縁膜２３ａとの積層膜は全体として相対的に厚くなる。この結果、ＦｉｎＦＥＴ用のゲート絶縁膜１４ａは全体として薄くなり（例えば２．５ｎｍ程度）、ＰｌａｎａｒＦＥＴ用のゲート酸化膜２４ａは全体として厚くなる（例えば９ｎｍ）。ゲート電極膜１５ａとゲート電極膜２５ａとは膜が同じ場合、同一工程で、同一膜で形成される。なお、第２領域は、第１絶縁膜２２ａに対して、第２絶縁膜を形成する酸化雰囲気が追加されるが、第１絶縁膜２２ａは１２ａに対して相対的に厚く、第１絶縁膜２２ａの成長が飽和しているため、図示されるように実質的に第１絶縁膜２２ａと第２絶縁膜２３ａとの積層膜とみなすことができる。
【００３９】
次に、図６Ａ〜図６Ｃに示されるように、ゲート電極膜１５ａをフォトリソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、所定のゲートパターンにエッチングする。それにより、ｙ方向に延伸し、複数のフィン１９を覆うようにゲート電極１５が形成される。それとともに、半導体基板１１の上面（フィン１９の上面を含む）におけるゲート電極１５に覆われていない第２絶縁膜１３ａもエッチングされ、ゲート電極１５直下に第２絶縁層１３が形成される。ただし、フィン１９の側面の第２絶縁膜１３ａは残存している。
一方、図６Ｄに示されるように、ゲート電極膜２５ａをＲＩＥにより、所定のゲートパターンにエッチングする。それにより、ｙ方向に延伸すようにゲート電極２５が形成される。それとともに、半導体基板２１の上面におけるゲート電極２５に覆われていない第２絶縁膜２３ａもエッチングされ、ゲート電極２５直下に第２絶縁層２３が形成される。
ただし、ゲート電極１５及び第２絶縁層１３と、ゲート電極２５及び第２絶縁層２３とは、同一の工程で形成される。
【００４０】
次に、図７Ａ〜図７Ｃに示されるように、フィン１９の側面の第２絶縁膜１３ａをウエットエッチングにより除去する。そのとき、第２絶縁膜１３ａの除去により露出した第１絶縁膜１２ａや、もともと露出していた第１絶縁膜１２ａも同時に除去される。それにより、ゲート電極１５直下の第２絶縁層１３の直下に第１絶縁層１２が形成される。続いて、シリコン窒化膜を３ｎｍ成膜し、ＲＩＥによりエッチバックして、オフセットスペーサ６２を形成する。その後、半導体基板１１のフィン１９の表面領域に、ゲート電極１５をマスクとして、ハロー注入（例示：Ｂイオン）及びエクステンション注入（例示：Ａｓイオン）を、プラズマドーピングにより行う。その結果、ゲート電極１５直下の領域を除いた、半導体基板１１のフィン１９の表面領域に、エクステンション領域１７が形成される。プラズマドーピングを用いると、散乱と拡散の原理により、チャネル面となるフィン１９の表面領域に不純物イオンが注入される。ただし、ハロー注入は素子特性に応じて省略しても良い。
【００４１】
上記イオンのドーピングにおいて、フィン１９の表面領域の一部（側壁部分）に、薄膜の絶縁膜であるオフセットスペーサ６２が存在するのみである。そのため、散乱と拡散の原理を用いるエネルギーの相対的に低いプラズマドーピングを用いても、不純物イオンを確実に注入することができる。また、フィン１９同士の間隔が狭いため、通常のイオン注入装置による不純物イオンの注入では、シャドウイングが発生しやすい。しかし、本実施の形態では散乱と拡散の原理によるプラズマドーピングを用いることで、シャドウイングが発生せず、不純物イオンを確実に注入することができる。
【００４２】
一方、図７Ｄに示されるように、図７Ａ〜図７Ｃでのウエットエッチングにより、表面に露出している第１絶縁膜２２ａの表面が一部エッチングされる。ただし、第１絶縁膜２２ａの膜厚は、第１絶縁膜１２ａの膜厚よりも厚いため、本ウエットエッチングにおいても第１絶縁膜２２ａの大部分は残存し、図７Ｄのように第１絶縁層２２が形成される。続いて、シリコン窒化膜を３ｎｍ成膜し、ＲＩＥによりエッチバックして、オフセットスペーサ６５を形成する。この工程は図７Ａ〜図７Ｃでのオフセットスペーサ６２と同時に形成される。その後、半導体基板２１の表面領域に、ゲート電極２５をマスクとして、ハロー注入（例示：Ｂイオン）及びエクステンション注入（例示：Ａｓイオン）を、イオン注入又はプラズマドーピングにより行う。その結果、ゲート電極２５直下を除いた、半導体基板２１の表面領域に、エクステンション領域２７が形成される。
【００４３】
ただし、第１絶縁膜１２ａ及び第１絶縁膜２２ａのウエットエッチングは、同一の工程で実行される。一方、エクステンション領域１７とエクステンション領域２７とは、レジストマスクを用いて別々に形成される。例えば、ＰｌａｎａｒＦＥＴ２０を形成する領域（第２領域）をレジストマスクして、ＦｉｎＦＥＴ１０を形成する領域（第１領域）に対してプラズマドーピングを行う。次にレジスト剥離を行い、ＦｉｎＦＥＴ１０を形成する領域（第１領域）をレジストマスクして、ＰｌａｎａｒＦＥＴ２０を形成する領域（第２領域）に対してイオン注入またはプラズマドーピングを行う。最後にレジストマスクを剥離する。レジスト剥離工程では、ＳＰＭ溶液が剥離液として用いられるため、ゲート電極１５、２５のＴｉＮが露出しているとＴｉＮがエッチングされてしまう。これを防ぐために、ゲート電極１５、２５において、ＴｉＮの上にはアモルファスシリコンが覆い、ＴｉＮの側面にはオフセットスペーサ６２、６５が覆うことで、ＴｉＮがエッチングされないようにしてある。
【００４４】
次に、図８Ａ〜図８Ｃに示されるように、半導体基板１１やゲート電極１５を覆うように、オフセット膜１６ａ（例示：窒化シリコン）を、例えばＣＶＤ法により膜厚２０ｎｍ程度成膜する。
一方、図８Ｄに示されるように、半導体基板２１やゲート電極２５を覆うように、オフセット膜２６ａ（例示：窒化シリコン）を、例えばＣＶＤ法により膜厚２０ｎｍ程度成膜する。
ただし、オフセット膜１６ａとオフセット膜２６ａとは、同一工程で、同一膜で形成される。
【００４５】
次に、図９Ａ〜図９Ｃに示されるように、オフセット膜１６ａをエッチバックして、ゲート電極１５の側面にサイドウォール１６を形成する。その後、半導体基板１１の表面領域に、ゲート電極１５をマスクとして、拡散層用の不純物注入（例示：Ａｓイオン）を、イオン注入により行う。その結果、ゲート電極１５及びサイドウォール１６直下を除いた、半導体基板１１の表面領域に、ソース（Ｓ）１８及びドレイン（Ｄ）１８が形成される。
一方、図９Ｄに示されるように、オフセット膜２６ａをエッチバックして、ゲート電極２５の側面にサイドウォール２６を形成する。その後、半導体基板２１の表面領域に、ゲート電極２５をマスクとして、拡散層用の不純物注入（例示：Ａｓイオン）をイオン注入により行う。その結果、ゲート電極２５及びサイドウォール２６直下を除いた、半導体基板２１の表面領域に、ソース（Ｓ）２８及びドレイン（Ｄ）２８が形成される。
ただし、オフセット膜１６ａ及びオフセット膜２６ａのエッチバックは同一工程で行われる。また、ソース（Ｓ）１８及びドレイン（Ｄ）１８とソース（Ｓ）２８及びドレイン（Ｄ）２８とは、同一工程で形成される。
【００４６】
以上の工程により、同一チップ上にＦｉｎＦＥＴ１０とＰｌａｎａｒＦＥＴ２０とを混載して形成するという本発明の実施の形態に係る半導体装置の製造方法を実施することができる。
【００４７】
なお、以上の製造方法では、オフセットスペーサ６２、６５として、シリコン窒化膜を３ｎｍ成膜した後、ＲＩＥによりエッチバックしてゲート電極１５、２５の側壁に形成する例を説明した。しかし、オフセットスペーサ６２、６５は、シリコン窒化膜を成膜するだけとし、ＲＩＥでエッチバックしないようにしてもよい。この場合、エッチバック工程が無いため、エクステンション注入領域１７が形成されるフィン１９にドライエッチングによるダメージ層が形成されないという利点がある。この場合、ＦｉｎＦＥＴ１０における図１のＡＡ’断面図は図１２のようになる。またＰｌａｎａｒＦＥＴ２０のＤＤ’断面図は図１３のようになる。この場合、そのシリコン窒化膜は、ゲート電極１５、２５の側壁のサイドウォール１６、２６を形成するときのエッチバックにより、オフセットスペーサ６２、６５の形状となる。
【００４８】
また、ゲート電極１５、２５が、Ｗ、ＴａＳｉ、ＴａＳｉＮなどの単層膜で構成される場合、ＳＰＭ溶液等のレジスト剥離液によりゲート電極がエッチングされる心配が無いので、オフセットスペーサ６２、６５を無くしても良い。この場合のＦｉｎＦＥＴ１０の図１のＡＡ’断面図は図１４のようになる。また、ＰｌａｎａｒＦＥＴ２０のＤＤ’断面図は図１５のようになる。
【００４９】
なお、ＦｉｎＦＥＴ１０は、ＰｌａｎａｒＦＥＴ２０と比較して寄生抵抗が大きい。これを回避するため、ソース（Ｓ）１８及びドレイン（Ｄ）１８の領域に、シリコンをエピタキシャル成長させる構造としても良い。それを示したのが、図１０である。すなわち、図１０は、本発明の実施の形態に係る半導体装置の構成の変形例を示す断面図である。図１におけるＡＡ’断面に対応する。ソース（Ｓ）１８及びドレイン（Ｄ）１８の領域に膜厚Ｔｅｐｉのシリコンエピ層（シリコンエピタキシャル層）３１が形成されている。このような構成により、ＦｉｎＦＥＴ１０において、寄生抵抗を低減することができる（非特許文献１参照）。一方、シリコンをエピタキシャル成長させる場合の欠点として、ゲート電極とソース及びドレインとの間の寄生容量の増大が挙げられる。ゲート長が比較的長いＰｌａｎａｒＦＥＴ２０ではチャネル抵抗がそれほど低くなく、寄生抵抗の寄与は小さい。このため、寄生抵抗低減のためのシリコンのエピタキシャル成長は、ＦｉｎＦＥＴ１０のみに行うことがデバイス特性上望ましい。すなわち、ＦｉｎＦＥＴ１０にはシリコンのエピタキシャル成長を行い、ＰｌａｎａｒＦＥＴ２０にはシリコンのエピタキシャル成長を行わない構造とすることが好ましい。
【００５０】
また、ＦｉｎＦＥＴ１０において、フィン１９の上部に、絶縁層を設けてもよい。それを示したのが、図１１である。すなわち、図１１は、本発明の実施の形態に係る半導体装置の構成の他の変形例を示す断面図である。図１におけるＢＢ’断面に対応する。フィン１９の上部に絶縁層３４（例示：酸化シリコン、窒化シリコン）が設けられている。それにより、フィン１９中のチャネル領域を側面だけに限定することができる。これは、側面の面方位が上面の面方位に比較して、チャネル領域としてキャリア移動度が高い場合、有効であると考えられる。例えば、ｐ型シリコンのＦｉｎＦＥＴ１０において、上面の面方位（１００）であり側面の面方位（１１０）である場合、（１１０）のチャネル領域のキャリア移動度は、（１００）のキャリア移動度の１．５倍程度となる。従って、絶縁層３４を上面（１００）上に形成することで、当該部分にゲート電圧が印加され難くなり、チャネル領域として上面（１００）を用いず、側面（１１０）のみを用いることができる。
【００５１】
半導体装置をＦｉｎＦＥＴのみで構成した場合、Ｉ／Ｏ系の高耐圧トランジスタを実現することは非常に困難である。ＦｉｎＦＥＴはチャネルが三次元構造でありチャネルに角が存在するため、チャネル角に形成された絶縁膜の耐性は低く、高耐圧を実現できないからである。一方、半導体装置をＰｌａｎａｒＦＥＴのみで構成した場合、短チャネル効果耐性が高くランダムばらつきの小さい高性能微細トランジスタを実現できない。
しかし、本発明は、同一チップ上にＦｉｎＦＥＴとＰｌａｎａｒＦＥＴとを混載させる。すなわち、ゲート長の短いトランジスタはＦｉｎＦＥＴで構成する。それにより、短チャネル効果耐性が高く、ランダムばらつきの小さい高性能で微細なトランジスタを実現できる。一方、ゲート長が長く、高耐圧が求められるＩ／Ｏ系、アナログ系のトランジスタ（ゲート絶縁膜が厚い）はＰｌａｎａｒＦＥＴで構成する。それにより、製造上の観点から困難である長いＦｉｎ（ゲート長が長いトランジスタを形成する場合、必然的に長いＦｉｎを形成する必要がある）を形成する必要がなく、ゲート長が長く、ゲート絶縁膜が厚いＩ／Ｏ系、アナログ系のトランジスタを実現できる。この結果、半導体装置全体としてみたとき、微細化によるチップ面積の減少を図りつつ、各素子に必要とされる特性を維持・向上させることができる。
【００５２】
更に、本発明において、好ましくは、ＦｉｎＦＥＴにおいてソース及びドレインの領域にシリコンをエピタキシャル成長させ、ソース及びドレイン領域をせり上げ、一方、ＰｌａｎａｒＦＥＴにおいてシリコンをエピタキシャル成長させない構造とする。それにより、ＰｌａｎａｒＦＥＴでのゲート電極とソース及びドレインとの間の寄生容量の増大を抑制しつつ、ＦｉｎＦＥＴの寄生抵抗低減を低減することができる。
【００５３】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、上記の各技術は互いに矛盾の発生しない限り、適宜組み合わせて用いることができる。例えば、図１０や図１１に記載の技術は、それぞれ他の構成（図２Ａ／図４、図１２／図１３、図１４／図１５など）と組み合わせることができる。
【符号の説明】
【００５４】
１０    ＦｉｎＦＥＴ
１１    半導体基板
１２    第１絶縁層
１３    第２絶縁層
１４    ゲート絶縁層
１５    ゲート電極
１６    サイドウォール
１７    エクステンション領域
１８（Ｓ）    ソース
１８（Ｄ）    ドレイン
１９    フィン
２０    ＰｌａｎａｒＦＥＴ
２１    半導体基板
２２    第１絶縁層
２３    第２絶縁層
２４    ゲート絶縁層
２５    ゲート電極
２６    サイドウォール
２７    エクステンション領域
２８（Ｓ）    ソース
２８（Ｄ）    ドレイン
３１    シリコンエピ層
３４    絶縁層
５０、５０ａ、５０ｂ、５１、５１ａ、５１ｂ    チャネル領域
６２、６５    オフセットスペーサ
【図１】
2010258124.tif 000003
【図２Ａ】
2010258124.tif 000004
【図２Ｂ】
2010258124.tif 000005
【図２Ｃ】
2010258124.tif 000006
【図３】
2010258124.tif 000007
【図４】
2010258124.tif 000008
【図５Ａ】
2010258124.tif 000009
【図５Ｂ】
2010258124.tif 000010
【図５Ｃ】
2010258124.tif 000011
【図５Ｄ】
2010258124.tif 000012
【図６Ａ】
2010258124.tif 000013
【図６Ｂ】
2010258124.tif 000014
【図６Ｃ】
2010258124.tif 000015
【図６Ｄ】
2010258124.tif 000016
【図７Ａ】
2010258124.tif 000017
【図７Ｂ】
2010258124.tif 000018
【図７Ｃ】
2010258124.tif 000019
【図７Ｄ】
2010258124.tif 000020
【図８Ａ】
2010258124.tif 000021
【図８Ｂ】
2010258124.tif 000022
【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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