(57)【要約】  【課題】  デジタル機器内部の信号ラインのノイズを低減するための、安定した特性の積層型誘電体フィルタを提供する。  【解決手段】  誘電体層１ａ〜１ｉが積層された、第１側面２および第２側面３を有する積層体１と、第１側面２に形成された接地端子30と、第１側面２の接地端子30の両側に接地端子30との間にそれぞれ静電容量を有するように近接して形成された２つの第１端子21ａ，22ａと、第２側面２に形成された２つの第２端子21ｂ，22ｂと、積層体１の内部に形成された、接地端子30と第１端子21ａ，22ａとの間に容量素子Ｃ１，Ｃ２が配置されている２つのフィルタ回路Ｆ１，Ｆ２とを具備している積層型誘電体フィルタ10である。接地端子30および２つの第１端子21ａ，22ａのそれぞれの間隔を正確に設定して容量を安定して付加できるので、ノイズに対する減衰特性が高い、安定した減衰特性を有する積層型誘電体フィルタ10を供給することができる。【選択図】  図１
2010258743.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層された、対となる第１側面および第２側面を有する積層体と、
前記第１側面に形成された接地端子と、
前記第１側面の前記接地端子の両側に該接地端子との間にそれぞれ静電容量を有するように近接して形成された２つの第１端子と、
前記第２側面に２つの前記第１端子にそれぞれ電気的に接続されて形成された２つの第２端子と、
前記積層体の内部で２つの前記第１端子と２つの前記第２端子との間にそれぞれ形成された、前記接地端子と前記第１端子との間に容量素子が配置されている２つのフィルタ回路と
を具備することを特徴とする積層型誘電体フィルタ。
【請求項２】
２つの前記フィルタ回路に並列にそれぞれ少なくとも１つの並列フィルタ回路が形成されており、該並列フィルタに対応する並列第１端子および並列第２端子がそれぞれ前記第１側面および前記第２側面に形成されていることを特徴とする請求項１に記載の積層型誘電体フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル機器内部の信号供給ライン等に重畳するノイズを低減するために用いられる積層型誘電体フィルタに関するものである。
【背景技術】
【０００２】
携帯電話等の移動体通信機器は、ＬＣＤ(Liquid Crystal Display：液晶ディスプレイ)，メモリー部，ＲＦ(Radio Frequency：ラジオ周波数)回路およびカメラ部等を有しており、それらの各構成部へ信号を伝送させる信号ラインには、外部からのノイズが重畳しやすい。ノイズが信号ラインに重畳した場合には、信号とともにノイズが各構成部へ供給されてしまうので、各構成部が誤作動等を起こすこととなるのが問題となる。
【０００３】
そこで、ノイズが信号とともに各構成部へ供給されることを防ぐために、ノイズを減衰させるための各種フィルタが提案されている。例えば、複数の誘電体層が積層された積層体の一方の側面に複数の入力端子が形成され、他方の側面に複数の出力端子が形成されている構成の積層型誘電体フィルタが提案されている。そして、この積層型誘電体フィルタにおける積層体の端面には、それぞれ接地端子が形成されている（例えば、特許文献１を参照。）。
【０００４】
この構成によれば、１つの積層型誘電体フィルタに、インダクタ，抵抗素子および容量素子によって構成されたフィルタ回路を複数内蔵させることができるというものである。また、積層型誘電体フィルタにおける積層体の端面に接地端子が形成されていることから、ノイズの減衰特性を向上させることができるというものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2006−311506号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、近年の積層型誘電体フィルタの小型化に伴って、積層型誘電体フィルタにおける積層体の端面に形成された接地端子が、同じ積層体の端面に隣接している側面に形成された入出力端子に近接していることから、接地端子と近接する入出力端子との間に無視できない程度の大きさを有する静電容量が生じる。
【０００７】
また、入出力端子および接地端子を形成する工程においては、入出力端子および接地端子となる導体ペーストをスクリーン印刷用のマスクを用いて所定のパターンに塗布し印刷する方法、または転写版等に印刷された所定のパターンの導体ペーストを転写する方法によって、積層体の側面および端面に入出力端子および接地端子となる導体ペーストを塗布する。その際、積層体の側面への入出力端子の導体ペーストの印刷または転写と、積層体の端面への接地端子の導体ペーストの印刷または転写とは、それぞれ異なったマスクまたは転写版を使用して行なわれる。従って、入力端子および接地端子の間の間隔と、出力端子および接地端子の間の間隔とには、ばらつきが生じることになる。
【０００８】
ここで、積層型誘電体フィルタにおける積層体の端面の接地端子が、積層型誘電体フィルタにおける積層体の一方の側面の入力端子および他方の側面の出力端子のうちのどちらか一方に近接して形成された場合には、近接した方の端子と接地端子との間の静電容量は、近接していない方の端子と接地端子との間の静電容量より大きくなる。よって、入力端子および接地端子の間の間隔と、出力端子および接地端子の間の間隔とのばらつきに起因して、入力端子および接地端子の間に生じる静電容量（静電容量Ｃａ）の大きさと、出力端子および接地端子の間に生じる静電容量（静電容量Ｃｂ）の大きさとに、ばらつきが生じることになる。
【０００９】
この場合には、回路設計のしやすさの点で、静電容量Ｃａと静電容量Ｃｂとが同じであることを前提としてフィルタ回路を構成することが多いため、静電容量Ｃａと静電容量Ｃｂとが異なっていると、積層型誘電体フィルタのフィルタ特性を、特に減衰特性を変動させてしまうことになる。従って、ノイズに対する減衰特性が高い積層型誘電体フィルタを供給することができないという問題点があった。
【００１０】
本発明は、以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、ノイズに対する減衰特性が変動することを抑制した、ノイズに対する減衰特性が高い積層型誘電体フィルタを供給することにある。
【課題を解決するための手段】
【００１１】
本発明の積層型誘電体フィルタは、複数の誘電体層が積層された、対となる第１側面および第２側面を有する積層体と、前記第１側面に形成された接地端子と、前記第１側面の前記接地端子の両側に該接地端子との間にそれぞれ静電容量を有するように近接して形成された２つの第１端子と、前記第２側面に２つの前記第１端子にそれぞれ電気的に接続されて形成された２つの第２端子と、前記積層体の内部で２つの前記第１端子と２つの前記第２端子との間にそれぞれ形成された、前記接地端子と前記第１端子との間に容量素子が配置されている２つのフィルタ回路とを具備することを特徴とするものである。
【００１２】
また、本発明の積層型誘電体フィルタは、上記構成において、２つの前記フィルタ回路に並列にそれぞれ少なくとも１つの並列フィルタ回路が形成されており、該並列フィルタに対応する並列第１端子および並列第２端子がそれぞれ前記第１側面および前記第２側面に形成されていることを特徴とするものである。
【発明の効果】
【００１３】
本発明の積層型誘電体フィルタによれば、複数の誘電体層が積層された、対となる第１側面および第２側面を有する積層体と、第１側面に形成された接地端子と、第１側面の接地端子の両側に接地端子との間にそれぞれ静電容量を有するように近接して形成された２つの第１端子と、第２側面に２つの第１端子にそれぞれ電気的に接続されて形成された２つの第２端子と、積層体の内部で２つの第１端子と２つの第２端子との間にそれぞれ形成された、接地端子と第１端子との間に容量素子が配置されている２つのフィルタ回路とを具備することから、接地端子および２つの第１端子は同じ第１側面に形成されているので、１つのスクリーン印刷用のマスクまたは１つの転写版を用いて、接地端子および２つの第１端子のそれぞれの間隔を正確に設定して形成することができる。その結果、接地端子と２つの第１端子との間に配置された容量素子に結合する、それぞれの静電容量の大きさを予め正確に設定することができる。従って、接地端子および２つの第１端子との間に生じる、それぞれの静電容量の大きさに応じて、予め２つのフィルタ回路を設計することができる。そして、結果として、ノイズに対する減衰特性が高い積層型誘電体フィルタを得ることができる。
【００１４】
また、本発明の積層型誘電体フィルタによれば、２つのフィルタ回路に並列にそれぞれ少なくとも１つの並列フィルタ回路が形成されており、並列フィルタに対応する並列第１端子および並列第２端子がそれぞれ第１側面および第２側面に形成されているときには、上述した通り、接地端子と２つの第１端子との間に配置された容量素子に結合する、それぞれの静電容量の大きさを予め正確に設定することができることから、接地端子および２つの第１端子との間に生じるそれぞれの静電容量の大きさに応じて、予め並列フィルタ回路を設計することができる。結果として、ノイズに対する減衰特性が高い積層型誘電体フィルタを得ることができる。
【００１５】
また、合計で少なくとも４つのフィルタ回路を有する積層型誘電体フィルタとすることができるので、回路基板等に積層型誘電体フィルタを実装する際に、１つのフィルタ回路を有する積層型誘電体フィルタを複数実装する必要がなくなる。その結果、回路基板等の省スペース化ならびに機器の小型化および軽量化を達成することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の積層型誘電体フィルタについて実施の形態の一例を模式的に示す斜視図である。
【図２】図１に示す積層型誘電体フィルタの内部構造を模式的に示す分解斜視図である。
【図３】図１および図２に示す積層型誘電体フィルタの等価回路図である。
【図４】本発明の積層型誘電体フィルタについて実施の形態の他の例を模式的に示す斜視図である。
【図５】図４の積層型誘電体フィルタの内部構造を模式的に示す分解斜視図である。
【図６】図４および図５に示す積層型誘電体フィルタの等価回路図である。
【図７】本発明の実施例の積層型誘電体フィルタおよび比較例の積層型誘電体フィルタについて、それぞれ減衰特性を測定した結果を示すグラフである。
【発明を実施するための形態】
【００１７】
以下、本発明の積層型誘電体フィルタの実施の形態の例を、添付の図面に基づいて詳細に説明する。
【００１８】
（第１の例）
図１は、本発明の積層型誘電体フィルタ10について実施の形態の第１の例を模式的に示す斜視図であり、図２は、図１に示す積層型誘電体フィルタ10の内部構造を模式的に示す分解斜視図であり、図３は、図１および図２に示す積層型誘電体フィルタ10の等価回路図である。
【００１９】
図１に示す積層型誘電体フィルタ10は、複数の誘電体層１ａ〜１ｉが積層された、対となる第１側面２および第２側面３を有する積層体１と、第１側面２に形成された接地端子30と、第１側面２の接地端子30の両側に接地端子30との間にそれぞれ静電容量を有するように近接して形成された２つの第１端子21ａ，22ａと、第２側面３に２つの第１端子21ａ，22ａにそれぞれ電気的に接続されて形成された２つの第２端子21ｂ，22ｂと、積層体１の内部で２つの第１端子21ａ，22ａと２つの第２端子21ｂ，22ｂとの間にそれぞれ形成された、接地端子30と第１端子21ａ，22ａとの間に容量素子Ｃ１，Ｃ２が配置されている２つのフィルタ回路Ｆ１，Ｆ２とを具備する。
【００２０】
上記の構成により、接地端子30および２つの第１端子21ａ，22ａは同じ第１側面２に形成されているので、１つのスクリーン印刷用のマスクまたは１つの転写版を用いて、接地端子30および２つの第１端子21ａ，22ａをそれぞれの間隔を正確に設定して形成することができる。その結果、接地端子30と２つの第１端子21ａ，22ａとの間に配置された容量素子Ｃ１，Ｃ２に結合する、接地端子30と２つの第１端子21ａ，22ａとの間のそれぞれの静電容量の大きさを予め正確に設定することができる。従って、接地端子30および２つの第１端子21ａ，22ａとの間に生じるそれぞれの静電容量の大きさに応じて、予め２つのフィルタ回路Ｆ１，Ｆ２の設計をすることができる。その結果、ノイズに対する減衰特性が高い積層型誘電体フィルタ10を得ることができる。
【００２１】
以下、本発明の積層型誘電体フィルタの実施の形態の例においては、図２および図３に示す例において、右側から順番に第１フィルタ回路Ｆ１および第２フィルタ回路Ｆ２と称する。また、第１側面２に形成された端子を第１端子として、第２側面３に形成された端子を第２端子とする。また、２つの第１端子21ａ，22ａのうち、第１フィルタ回路Ｆ１に対応する方を第１端子21ａとし、第２フィルタ回路Ｆ２に対応する方を第１端子22ａとする。また、２つの第２端子21ｂ，22ｂのうち、第１フィルタ回路Ｆ１に対応する方を第２端子21ｂとし、第２フィルタ回路Ｆ２に対応する方を第２端子22ｂとした。
【００２２】
本例の積層型誘電体フィルタ10は、図１に示すように、第１および第２フィルタ回路Ｆ１，Ｆ２（図１中に符号なし）を内蔵した積層型誘電体フィルタ10の外表面に、第１フィルタ回路Ｆ１の第１端子21ａおよび第２端子21ｂ，第２フィルタ回路Ｆ２の第１端子22ａ，第２端子22ｂおよび第１，第２フィルタ回路Ｆ１、Ｆ２の入力側で共有される接地端子30がそれぞれ形成されている。
【００２３】
１つのフィルタ回路は、両端が一対の第１および第２端子に接続されたインダクタ素子と、第１端子および接地端子30の間に配置された容量素子で構成されている。すなわち、図３に示すように、図３中の右側における１つのフィルタ回路Ｆ１は、両端が一対の第１端子21ａおよび第２端子21ｂに接続されたインダクタ素子Ｌ１と、第１端子21ａおよび接地端子30の間に配置された容量素子Ｃ１で構成されており、図３中の左側における１つのフィルタ回路Ｆ２は、両端が一対の第１端子22ａおよび第２端子22ｂに接続されたインダクタ素子Ｌ２と、第１端子22ａおよび接地端子30の間に配置された容量素子Ｃ２で構成されている。つまり、図３は、このような構成のフィルタ回路を２つ内蔵している積層型誘電体フィルタ10の等価回路を示すものである。
【００２４】
図２に示すように、積層型誘電体フィルタ10は、誘電体層１ａ〜１ｉが積層されて構成されており、誘電体層１ｂ〜１ｉの各層には第１，第２フィルタ回路Ｆ１，Ｆ２を構成する各種電極やインダクタパターンが形成されている。
【００２５】
例えば、図２に示す積層型誘電体フィルタ10の第１フィルタ回路Ｆ１は、誘電体層１ｂ〜１ｆ上に形成されたインダクタパターン41ａ〜41ｅと、誘電体層１ｇ上に形成されたグランド電極50と、誘電体層１ｈ上に形成された容量電極61と、誘電体層１ｉ上に形成されたグランド電極70と、インダクタパターン41ａ〜41ｅを相互に接続するビアホール導体81ａ〜81ｄとから成る。そして、インダクタパターン41ａ〜41ｅおよびこれらを接続するビアホール導体81ａ〜81ｄによって、所定の巻き数を有するコイル状のインダクタ素子Ｌ１が構成されている。
【００２６】
また、グランド電極70は、誘電体層１ｈを介して対向する容量電極61との間で容量Ｃ１を形成している。また、インダクタ素子Ｌ１の両端部に位置するインダクタパターン41ｅ，41ａは、積層型誘電体フィルタ10の外表面に導出されて第１および第２端子21ａ，21ｂにそれぞれ接続されている。同様に、容量電極61は第１端子21ａに、グランド電極50，70は接地端子30にそれぞれ接続されている。
【００２７】
同様に、図２に示す積層型誘電体フィルタ10の第２フィルタ回路Ｆ２は、誘電体層１ｂ〜１ｆ上に形成されたインダクタパターン42ａ〜42ｅと、誘電体層１ｇ上に形成されたグランド電極50と、誘電体層１ｈ上に形成された容量電極62と、誘電体層１ｉ上に形成されたグランド電極70と、インダクタパターン42ａ〜42ｅを相互に接続するビアホール導体（図示せず）とから成る。そして、インダクタパターン42ａ〜42ｅおよびこれらを接続するビアホール導体（図示せず）によって、所定の巻き数を有するコイル状のインダクタ素子Ｌ２が構成されている。
【００２８】
また、グランド電極70は、誘電体層１ｈを介して対向する容量電極62との間で容量Ｃ２を形成している。また、インダクタ素子Ｌ２の両端部に位置するインダクタパターン42ｅ，42ａは、積層型誘電体フィルタ10の外表面に導出されて第１および第２端子22ａ，22ｂにそれぞれ接続されており、同様に、容量電極62は第１端子22ａに、グランド電極50，70は接地端子30にそれぞれ接続されている。
【００２９】
このようにして、図３の等価回路で示されるような、２つのフィルタ回路Ｆ１，Ｆ２を内蔵した積層型誘電体フィルタ10が構成されている。
【００３０】
本例の積層型誘電体フィルタ10は、携帯電話または小型ＰＣ（Personal Computer）等の移動体通信機器内部における、ＬＣＤ，メモリー部，ＲＦ回路およびカメラ部等の各構成部への信号を伝送するための信号ライン等で使用される。この信号ラインには外部からのノイズが重畳しやすいので、信号ラインのノイズを減衰させるために用いられる。また、積層型誘電体フィルタ10は、携帯電話または小型ＰＣ等の他にも、カーナビゲーションシステムやテレビ等の高周波信号が使用されるデジタル機器に使用される。
【００３１】
積層型誘電体フィルタ10は、複数の誘電体層１ａ〜１ｉを積層した構成となっており、誘電体層１ａ〜１ｉの材料としては、例えばＴｉＯ２−Ｎｄ２Ｏ３−ＢａＴｉＯ３系等の高誘電率のセラミック材料が用いられる。なお、各誘電体層１ａ〜１ｉの厚みは、例えば５μｍ〜300μｍに適宜設定される。
【００３２】
各誘電体層１ｂ〜１ｉに形成される各種電極、インダクタパターン41ａ〜41ｅ，42ａ〜42ｅおよびビアホール導体の材料としては、ＡｇまたはＡｇ−Ｐｄ合金もしくはＡｇ−Ｐｔ合金等のＡｇを主成分とする合金などから成る導電材料、あるいはＣｕまたはＣｕ−Ｚｎ合金，Ｃｕ−Ｓｎ合金，Ｃｕ−Ａｇ合金もしくはＣｕ−Ｎｉ合金等のＣｕを主成分とする合金などから成る導電材料を用いることができ、各種電極の厚みは、例えば５μｍ〜25μｍ程度に適宜設定される。
【００３３】
なお、積層型誘電体フィルタ10は、以下に示すようなセラミックグリーンシート積層法により作製される。
【００３４】
具体的には、まずセラミック原料粉末に適当な有機溶剤等を添加し混合して泥漿状にするとともに、ドクターブレード法等を用いることによってセラミックグリーンシートを形成する。
【００３５】
次に、得られたセラミックグリーンシートにスクリーン印刷法等によって、各種電極、インダクタパターン41ａ〜41ｅ，42ａ〜42ｅおよびビアホール導体を形成して、これらを積層し圧着して積層体１の成形体を形成する。
【００３６】
次に、この積層体１の成形体を所定の大きさに分割して、800〜1050℃で焼成することにより焼結した積層体１が得られる。
【００３７】
次に、得られた積層体１の角部に、マイクロクラックの除去および欠けの発生を防止する目的で、バレル研磨等による面取りを施す。
【００３８】
次に、面取りが施された積層体１の表面に、Ａｇ，Ａｇ−Ｐｄ合金またはＡｇ−Ｐｔ合金等から成る導電材料から成る接地端子30および入出力端子（第１端子21ａ，22ａおよび第２端子21ｂ，22ｂ）を形成する。このとき、接地端子30および入出力端子となる導体ペーストを、積層体１の表面にディップ法またはスクリーン印刷法等によって所定パターンに塗布する。次に、導体ペーストが塗布された積層体１を焼成して、接地端子30および入出力端子を形成する。そして、接地端子30および入出力端子の表面に、必要に応じてＮｉメッキ層，Ａｕメッキ層，Ｓｎメッキ層または半田メッキ層等のメッキ層を形成して、積層型誘電体フィルタ10を得る。
【００３９】
接地端子30は、２つの第１端子21ａ，22ａの間の位置に、２つの第１端子21ａ，22ａとの間にそれぞれ静電容量を有するように近接して形成されている。接地端子30および２つの第１端子21ａ，22ａは積層体１の同じ第１側面２に形成されているので、接地端子30および２つの第１端子21ａ，22ａのそれぞれの間隔を正確に設定できる。従って、接地端子30と２つの第１端子21ａ，22ａとの間に配置されたそれぞれの容量素子Ｃ１，Ｃ２に結合する、それぞれの静電容量の大きさを予め正確に設定することができる。従って、接地端子30と２つの第１端子21ａ，22ａとの間に配置された容量素子Ｃ１，Ｃ２に結合する、それぞれの静電容量の大きさに応じて、予め２つのフィルタ回路Ｆ１，Ｆ２の設計をすることができる。その結果、所望のフィルタ特性を有する２つのフィルタ回路Ｆ１，Ｆ２を備えた、ノイズに対する減衰特性が高い積層型誘電体フィルタ10を供給することができる。
【００４０】
例えば、接地端子30および第１端子21ａとの間隔と、接地端子30および第１端子22ａとの間隔が同じになるように、接地端子30が２つの第１端子21ａ，22ａの間に形成されている場合には、接地端子30と２つの第１端子21ａ，22ａとの間にそれぞれ生じる静電容量の大きさは同じになる。従って、同じ大きさの静電容量が、接地端子30と２つの第１端子21ａ，22ａとの間に配置された容量素子Ｃ１，Ｃ２にそれぞれ結合するように設定することができる。従って、接地端子30と２つの第１端子21ａ，22ａとの間にそれぞれ生じる静電容量を見込んだ２つのフィルタ回路Ｆ１，Ｆ２の設計をすることができるので、所望のフィルタ特性を有する２つのフィルタ回路Ｆ１，Ｆ２とすることができるとともに、ノイズに対する減衰特性が高い積層型誘電体フィルタ10を得ることができる。
【００４１】
また、例えば、接地端子30および第１端子21ａの間隔が接地端子30および第１端子22ａの間隔の２倍となるように、接地端子30が２つの第１端子21ａ，22ａの間に形成されている場合には、接地端子30および第１端子21ａの間に生じる静電容量の大きさを、接地端子30および第１端子22ａの間に生じる静電容量の大きさの0.5倍となるように予め設定することができる。従って、接地端子30と２つの第１端子21ａ，22ａとの間にそれぞれ生じる静電容量を見込んだ２つのフィルタ回路Ｆ１，Ｆ２の設計をすることができるので、所望のフィルタ特性を有する２つのフィルタ回路Ｆ１，Ｆ２とすることができるとともに、ノイズに対する減衰特性が高い積層型誘電体フィルタ10を得ることができる。
【００４２】
なお、接地端子30と２つの第１端子21ａ，22ａとの間に生じる静電容量が、第１および第２のフィルタ回路Ｆ１，Ｆ２に配設されている、接地端子30と第１端子21ａ，22ａとの間の容量素子Ｃ１，Ｃ２にそれぞれ結合した結果、結合した静電容量の合計が第１のフィルタ回路Ｆ１と第２のフィルタ回路Ｆ２とで同じになるのが好ましい。この場合には、第１および第２フィルタ回路Ｆ１，Ｆ２における容量素子Ｃ１，Ｃ２の構成および静電容量値をそれぞれ同じになるように設計して、相互にフィルタ特性が同じであるフィルタとしておけば、接地端子30を基準として、左右対称に２つのフィルタ回路Ｆ１，Ｆ２を形成した積層型誘電体フィルタ10とすることができる。従って、この積層型誘電体フィルタ10を回路基板に配置する際に、積層型誘電体フィルタ10の向きを考慮する必要がなくなるので、回路基板への配置が容易になるという点で好ましいものとなる。
【００４３】
接地端子30および２つの第１端子21ａ，22ａは、図１に示すように、積層体１の第１側面２において、上下方向に平行な帯状となるように形成されているのが好ましい。この場合には、積層体１の内部のインダクタパターン41ａ〜41ｅ，42ａ〜42ｅおよび容量電極61，62の、各誘電体層１ｂ〜１ｉにおける位置と２つの第１端子21ａ，22ａに対する位置とを対応させることが容易となる。
【００４４】
例えば、２つの第１端子21ａ，22ａを、第１側面２において上下方向に平行な帯状となるように形成し、２つの第１端子21ａ，22ａ間の間隔を同じとする場合であれば、各誘電体層１ｂ〜１ｉにおけるインダクタパターン41ａ〜41ｅ，42ａ〜42ｅ同士の間隔および容量電極61，62同士の間隔を、互いに同じとなるように形成すればよい。従って、各誘電体層１ｂ〜１ｉにおけるインダクタパターン41ａ〜41ｅ，42ａ〜42ｅおよび容量電極61，62と２つの第１端子21ａ，22ａとの位置を容易に対応させることができるので、所望のフィルタ特性を有する積層型誘電体フィルタ10の作製が容易となる。
【００４５】
また、接地端子30および２つの第１端子21ａ，22ａは、図１における積層体１の上下方向を縦とし、図１における積層体１の短い方の辺の方向を横とし、図１における積層体１の長い方の辺の方向を奥行としたときに、例えば、積層体１の第１側面２において縦が0.5ｍｍ〜1.0ｍｍ程度で、奥行が0.2ｍｍ〜0.3ｍｍ程度の帯形状であり、積層体１の上面および下面において横が0.2ｍｍ〜0.3ｍｍ程度で、奥行が0.2ｍｍ〜0.3ｍｍ程度の半楕円形状の形状である。また、接地端子30および２つの第１端子21ａ，22ａの厚みは、例えば10μｍ〜25μｍ程度である。
【００４６】
また、接地端子30および２つの第１端子21ａ，22ａの間隔は、例えば積層体１の第１側面２において奥行方向に0.1ｍｍ〜２ｍｍ程度である。また、積層体１の第２側面３における第２端子21ｂ，22ｂの形状、寸法、厚みおよび間隔は、第１側面２における第１端子21ａ，22ａと同様である。
【００４７】
また、接地端子30および２つの第１端子21ａ，22ａの形状は、第１側面２において、斜線状の平行な帯状または楕円形状等であってもよいものである。
【００４８】
図３において、第１フィルタ回路Ｆ１は、入力側端子（第１端子）21ａと出力側端子（第２端子）21ｂとの間にインダクタ素子Ｌ１が接続されており、入力側端子（第１端子）21ａと接地端子30との間に容量素子Ｃ１が配置されている。
【００４９】
また、同様に、第２フィルタ回路Ｆ２は、入力側端子（第１端子）22ａと出力側端子（第２端子）22ｂとの間にインダクタ素子Ｌ２が接続されており、入力側端子（第１端子）22ａと接地端子30との間に容量素子Ｃ２が配置されている。
【００５０】
本例の第１および第２のフィルタ回路Ｆ１，Ｆ２は互いに同じ構成から成るものであるが、両者の構成は異なっていてもよい。例えば、インダクタ素子、抵抗素子および容量素子の組合せ、個数、回路定数等が異なっていてもよいものである。
【００５１】
（第２の例）
図４は、本発明の積層型誘電体フィルタ80について実施の形態の第２の例を模式的に示す斜視図であり、図５は、図４の積層型誘電体フィルタ80の内部構造を模式的に示す分解斜視図であり、図６は、図４および図５に示す積層型誘電体フィルタ80の等価回路図である。なお、図４〜図６において、図１〜図３と同じ部材は、同じ符号で示している。
【００５２】
図４に示す積層型誘電体フィルタ80では、２つのフィルタ回路Ｆ22，Ｆ23に並列にそれぞれ少なくとも１つの並列フィルタ回路Ｆ21，Ｆ24が形成されており、並列フィルタ回路Ｆ21，Ｆ24に対応する並列第１端子91ａ，94ａおよび並列第２端子91ｂ，94ｂがそれぞれ積層体１の第１側面２および第２側面３に形成されている。
【００５３】
このような構成により、第１の例の説明において上述した通り、接地端子100ａと２つの第１端子92ａ，93ａとの間に配置された容量素子Ｃ23，Ｃ25に結合する、接地端子100ａと２つの第１端子92ａ，93ａとの間に生じるそれぞれの静電容量の大きさを予め正確に設定することができる。また、接地端子100ｂと２つの第２端子92ｂ，93ｂとの間に配置された容量素子Ｃ24，Ｃ26に結合する、接地端子100ｂと２つの第２端子92ｂ，93ｂとの間に生じるそれぞれの静電容量の大きさを予め正確に設定することができる。従って、接地端子100ａと２つの第１端子92ａ，93ａとの間に生じるそれぞれの静電容量の大きさと、接地端子100ｂと２つの第２端子92ｂ、93ｂとの間に生じるそれぞれの静電容量の大きさとを考慮して、予め並列フィルタ回路Ｆ21，Ｆ24の設計をすることができる。その結果、所望のフィルタ特性を有する４つのフィルタ回路Ｆ21〜Ｆ24を備えた、ノイズに対する減衰特性が高い積層型誘電体フィルタ80を得ることができる。
【００５４】
また、合計で４つのフィルタ回路Ｆ21〜Ｆ24を有する積層型誘電体フィルタ80とすることができるので、回路基板等に積層型誘電体フィルタ80を実装する際に、１つのフィルタ回路を有する積層型誘電体フィルタを複数実装する必要がなくなる。その結果、回路基板等の省スペース化、機器の小型化および軽量化を達成することができる。
【００５５】
以下、本例においては、図４に示す等価回路図におけるフィルタ回路を、最も右側から順番に第１，第２，第３，第４フィルタ回路Ｆ21，Ｆ22，Ｆ23，Ｆ24という。また、図４において、積層型誘電体フィルタ80の左側の側面が積層体１の入力側の第１側面２に対応し、右側の側面が積層体１の出力側の第２側面３に対応する。
【００５６】
本例の積層型誘電体フィルタ80は、図４に示すように、第１〜第４フィルタ回路Ｆ21〜Ｆ24を内蔵した積層型誘電体フィルタ80の積層体１の外表面に、第１フィルタ回路Ｆ21の入力端子91ａおよび出力端子91ｂ、第２フィルタ回路Ｆ22の入力端子92ａおよび出力端子92ｂ、第３フィルタ回路Ｆ23の入力端子93ａおよび出力端子93ｂ、第４フィルタ回路Ｆ24の入力端子94ａおよび出力端子94ｂ、第１〜第４フィルタ回路Ｆ21〜Ｆ24の入力側で共有される入力側の接地端子100ａ、ならびに第１〜第４フィルタ回路Ｆ21〜Ｆ24の出力側で共有される出力側の接地端子100ｂがそれぞれ形成されている。
【００５７】
そして、１つのフィルタ回路は、両端が一対の入出力端子（第１端子および第２端子）に接続されたインダクタ素子と、入力端子（第１端子または第２端子）および入力側の接地端子100ａの間に配置された入力側の容量素子と、出力端子（第１端子または第２端子）および出力側の接地端子100ｂの間に配置された出力側の容量素子とから構成されている。このような４つのフィルタ回路Ｆ21〜Ｆ24を内蔵している積層型誘電体フィルタ80の等価回路図は、図６に示すものとなる。
【００５８】
また、図５に示すように、積層型誘電体フィルタ80は、誘電体層１ａ〜１ｉが積層されて積層体１が構成されており、誘電体層１ａ〜１ｉの各層には第１〜第４フィルタ回路Ｆ21〜Ｆ24を構成する各種電極やインダクタパターンが形成されている。
【００５９】
例えば、図５に示す例の積層型誘電体フィルタ80の第１フィルタ回路Ｆ21は、誘電体層１ｂ〜１ｆ上に形成されたインダクタパターン111ａ〜111ｅと、誘電体層１ｇ上に形成されたグランド電極50と、誘電体層１ｈ上に形成された容量電極121，122と、誘電体層１ｉ上に形成されたグランド電極70と、インダクタパターン111ａ〜111ｅを相互に接続するビアホール導体81ａ〜81ｄとから成る。そして、インダクタパターン111ａ〜111ｅおよびこれらを接続するビアホール導体81ａ〜81ｄによって、所定の巻き数を有するコイル状のインダクタ素子Ｌ21が構成されている。
【００６０】
また、グランド電極70は、誘電体層１ｈを介して対向する容量電極121，122との間で容量Ｃ21，Ｃ22をそれぞれ形成している。また、インダクタ素子Ｌ21の両端部に位置するインダクタパターン111ｅ，111ａは、積層型誘電体フィルタ80の積層体１の外表面に導出されて、入力端子91ａおよび出力端子91ｂにそれぞれ接続されている。同様に、容量電極121，122は入力端子91ａおよび出力端子91ｂに、グランド電極50，70は入力側の接地端子100ａおよび出力側の接地端子100ｂにそれぞれ接続されている。
【００６１】
同様に、図５に示す例の積層型誘電体フィルタ80の右から２番目に位置する第２フィルタ回路Ｆ22は、誘電体層１ｂ〜１ｆ上に形成されたインダクタパターン112ａ〜112ｅと、誘電体層１ｇ上に形成されたグランド電極50と、誘電体層１ｈ上に形成された容量電極123，124と、誘電体層１ｉ上に形成されたグランド電極70と、インダクタパターン112ａ〜112ｅを相互に接続するビアホール導体（図示せず）とから成る。そして、インダクタパターン112ａ〜112ｅおよびこれらを接続するビアホール導体（図示せず）によって、所定の巻き数を有するコイル状のインダクタ素子Ｌ22が構成されている。
【００６２】
また、グランド電極70は、誘電体層１ｈを介して対向する容量電極123，124との間で容量Ｃ23，Ｃ24をそれぞれ形成している。また、インダクタ素子Ｌ22の両端部に位置するインダクタパターン112ｅ，112ａは、積層型誘電体フィルタ80の積層体１の外表面に導出されて、入力端子92ａおよび入出力端子92ｂにそれぞれ接続されており、同様に、容量電極123，124は入力端子92ａおよび出力端子92ｂに、グランド電極50，70は入力側の接地端子100ａおよび出力側の接地端子100ｂにそれぞれ接続されている。
【００６３】
同様に、図５の積層型誘電体フィルタ80の右から３番目に位置する第３フィルタ回路Ｆ23は、誘電体層１ｂ〜１ｆ上に形成されたインダクタパターン113ａ〜113ｅと、誘電体層１ｇ上に形成されたグランド電極50と、誘電体層１ｈ上に形成された容量電極125，126と、誘電体層１ｉ上に形成されたグランド電極70と、インダクタパターン113ａ〜113ｅを相互に接続するビアホール導体（図示せず）とから成る。そして、インダクタパターン113ａ〜113ｅおよびこれらを接続するビアホール導体（図示せず）によって、所定の巻き数を有するコイル状のインダクタ素子Ｌ23が構成されている。
【００６４】
また、グランド電極70は、誘電体層１ｈを介して対向する容量電極125，126との間で容量Ｃ25，Ｃ26をそれぞれ形成している。また、インダクタ素子Ｌ23の両端部に位置するインダクタパターン113ｅ，113ａは積層型誘電体フィルタ80の積層体１の外表面に導出されて、入力端子93ａおよび入出力端子93ｂにそれぞれ接続されており、同様に、容量電極125，126は入力端子93ａおよび出力端子93ｂに、グランド電極50，70は入力側の接地端子100ａおよび出力側の接地端子100ｂにそれぞれ接続されている。
【００６５】
同様に、図５の積層型誘電体フィルタ80の右から４番目に位置する第４フィルタ回路Ｆ24は、誘電体層１ｂ〜１ｆ上に形成されたインダクタパターン114ａ〜114ｅと、誘電体層１ｇ上に形成されたグランド電極50と、誘電体層１ｈ上に形成された容量電極127，128と、誘電体層１ｉ上に形成されたグランド電極70と、インダクタパターン114ａ〜114ｅを相互に接続するビアホール導体（図示せず）とから成る。そして、インダクタパターン114ａ〜114ｅおよびこれらを接続するビアホール導体（図示せず）によって、所定の巻き数を有するコイル状のインダクタ素子Ｌ24が構成されている。
【００６６】
また、グランド電極70は、誘電体層１ｈを介して対向する容量電極127，128との間で容量Ｃ27，Ｃ28をそれぞれ形成している。また、インダクタ素子Ｌ24の両端部に位置するインダクタパターン114ｅ，114ａは積層型誘電体フィルタ80の積層体１の外表面に導出されて、入力端子94ａおよび入出力端子94ｂにそれぞれ接続されており、同様に、容量電極127，128は入力端子94ａおよび出力端子94ｂに、グランド電極50，70は入力側の接地端子100ａおよび出力側の接地端子100ｂにそれぞれ接続されている。
【００６７】
このようにして、図６の等価回路図で示されるような、４つのフィルタ回路Ｆ21〜Ｆ24を内蔵した積層型誘電体フィルタ80が構成されている。
【００６８】
各誘電体層１ａ〜１ｉに形成される各種電極やインダクタパターンおよびビアホール導体の材料や厚みは、第１の例と同様のものとすればよい。
【００６９】
第１〜第４フィルタ回路Ｆ21〜Ｆ24の回路構成および各素子の回路定数は、図４〜図６に示すように、すべて同じであることが好ましい。また、積層体１の第１側面２の接地端子100ａとそれに隣接する第１端子92ａ，93ａとの間に発生する静電容量を見込んだ、第１側面２側の第１〜第４フィルタ回路Ｆ21〜Ｆ24の回路構成および各素子の回路定数と、積層体１の第２側面３の接地端子100ｂとそれに隣接する第２端子92ｂ，93ｂとの間に発生する静電容量を見込んだ、第２側面３側の第１〜第４フィルタ回路Ｆ21〜Ｆ24の回路構成および各素子の回路定数とは、対称的になっていることが好ましい。このようにした場合には、接地端子100ａ，100ｂを基準として回路構成が左右対称であるとともに、第１側面２側と第２側面３側との間でも対称的であることから、積層型誘電体フィルタ80を回路基板等に配置する際に、積層型誘電体フィルタ80の向きを考慮する必要がなくなり、回路基板への配置が容易になるので好ましい。
【００７０】
第１〜第４フィルタ回路Ｆ21〜Ｆ24の構成および各素子の回路定数を同じにする際には、例えば、第２および第３フィルタ回路Ｆ22，Ｆ23における、積層体１の第１側面２の接地端子100ａと２つの第１端子92ａ，93ａとの間にそれぞれ配置された容量素子Ｃ23，Ｃ25に結合する静電容量の大きさ、および第２側面３の接地端子100ｂと２つの第２端子92ｂ，93ｂとの間にそれぞれ配置された容量素子Ｃ24，Ｃ26に結合する静電容量の大きさを、結合した後に第１〜第４フィルタ回路Ｆ21〜Ｆ24の回路定数が同じになるように予め設定しておくとよい。逆にいえば、積層体１の第１側面２の接地端子100ａと２つの第１端子92ａ，93ａとの間にそれぞれ配置された容量素子Ｃ23，Ｃ25の容量値、および第２側面３の接地端子100ｂと２つの第２端子92ｂ，93ｂとの間にそれぞれ配置された容量素子Ｃ24，Ｃ26の容量値を、結合する静電容量を予め差し引いた値として設定しておくとよい。また、以上に示したように、第２および第３フィルタ回路Ｆ22，Ｆ23の容量素子Ｃ23〜Ｃ26の容量値の設定を行なう際に、第１および第４フィルタ回路Ｆ21，Ｆ24の容量素子Ｃ21，Ｃ22，Ｃ27，Ｃ28の容量値の大きさについても、容量素子Ｃ23〜Ｃ26に結合する静電容量の大きさを考慮して、同様に設定しておくことができる。
【００７１】
また、第１〜第４フィルタ回路Ｆ21〜Ｆ24の構成および各素子の回路定数は、異なっていてもよい。また、第１側面２側の第１〜第４フィルタ回路Ｆ21〜Ｆ24の回路構成および各素子の回路定数と、第２側面３側の第１〜第４フィルタ回路Ｆ21〜Ｆ24の回路構成および各素子の回路定数とは、異なっていてもよい。
【実施例】
【００７２】
本発明の積層型誘電体フィルタの実施例を以下に説明する。なお、本実施例においては、図４〜図６に示す構成の積層型誘電体フィルタ80を作製した。
【００７３】
まず、ＴｉＯ２−Ｎｄ２Ｏ３−ＢａＴｉＯ３粉末を用いてセラミックペーストを作製し、そのセラミックペーストを用いてドクターブレード法によってセラミックグリーンシートを作製した。
【００７４】
次に、得られたセラミックグリーンシートにＡｇ−Ｐｄ合金を含む導体ペーストを用いてスクリーン印刷法によって、各種電極、インダクタパターンおよびビアホール導体を形成して、これらを積層し圧着して積層体１の成形体を作製した。
【００７５】
次に、この積層体１の成形体を所定の個数に分割して、900℃で焼成することにより、焼結した複数の積層体１を得た。
【００７６】
次に、得られたそれぞれの積層体１の角部に面取りを施した。
【００７７】
次に、面取りが施された積層体１の表面に、Ａｇ−Ｐｄ合金から成る接地端子100ａ，100ｂ、第１端子91ａ〜94ａおよび第２端子91ｂ〜94ｂを形成した。このとき、Ａｇ−Ｐｄ合金を含む導体ペーストを、積層体１の表面にスクリーン印刷法によって所定パターンに塗布した。次に、導体ペーストが塗布された積層体１を焼成して、接地端子100ａ，100ｂ、第１端子91ａ〜94ａおよび第２端子91ｂ〜94ｂを形成した。そして、接地端子100ａ，100ｂ、第１端子91ａ〜94ａおよび第２端子91ｂ〜94ｂの表面にＮｉメッキ層を被着させて、積層型誘電体フィルタ80を得た。
【００７８】
本実施例の積層型誘電体フィルタ80の積層体１の寸法は、図４における積層体１の上下方向を縦とし、図４における積層体１の短い方の辺の方向を横とし、図４における積層体１の長い方の辺の方向を奥行としたときに、縦が0.7ｍｍで、横が1.25ｍｍで、奥行が2.0ｍｍであり、全体として直方体状の形状であった。
【００７９】
また、接地端子100ａおよび第１端子91ａ〜94ａは、積層体１の第１側面２において縦が0.7ｍｍで、奥行が0.2ｍｍの帯状であり、積層体１の上面および下面において横が0.2ｍｍで、奥行が0.2ｍｍの半楕円形状であるものとした。
【００８０】
また、積層体１の第１側面２側の接地端子100ａおよび４つの第１端子91ａ〜94ａの間のそれぞれの間隔は、第２および第３フィルタ回路Ｆ22，Ｆ23の第１端子92ａ，93ａおよび接地端子100ａの間にそれぞれ生じる静電容量の大きさが６ｐＦとなるように、積層体１の第１側面２において奥行方向に0.2ｍｍとした。
【００８１】
また、積層体１の第２側面３における接地端子100ｂおよび第２端子91ｂ〜94ｂの形状、寸法および間隔は、第１側面２における接地端子100ａおよび第１端子91ａ〜94ａと同様とした。
【００８２】
なお、図６に示したように、本実施例の積層型誘電体フィルタ80は、４つのフィルタ回路Ｆ21〜Ｆ24を有するものであり、それぞれのフィルタ回路は、両端が一対の第１および第２端子に接続されたインダクタＬ21〜Ｌ24と、第１端子91ａ〜94ａおよび第１側面２側の接地端子100ａの間に配置された入力側の容量素子Ｃ21，Ｃ23，Ｃ25，Ｃ27と、第２端子91ｂ〜94ｂおよび第２側面３側の接地端子100ｂの間に配置された出力側の容量素子Ｃ22，Ｃ24，Ｃ26，Ｃ28とを有する構成である。
【００８３】
また、インダクタＬ21〜Ｌ24のインダクタンス値は25ｎＨとした。また、第２および第３フィルタ回路Ｆ22，Ｆ23の第１側面２側および第２側面３側の容量素子Ｃ23〜Ｃ26の容量値はそれぞれ10ｐＦとし、第１および第４フィルタ回路の第１側面２側および第２側面３側の容量素子Ｃ21，Ｃ22，Ｃ27，Ｃ28の容量はそれぞれ16ｐＦとした。つまり、第２および第３フィルタ回路Ｆ22，Ｆ23の第１端子92ａ，93ａおよび第１側面２側の接地端子100ａの間に６ｐＦの静電容量が生じるように、第１端子91ａ〜94ａおよび第１側面２側の接地端子100ａを形成し、第２側面３においても、第１側面２と同様に、第２端子91ｂ〜94ｂおよび第２側面３側の接地端子100ｂを形成して、結果として第１〜第４フィルタ回路Ｆ21〜Ｆ24内の全ての容量素子Ｃ21〜Ｃ28の容量値が同じ16ｐＦとなるようにした。
【００８４】
さらに、比較例である従来の構成の積層型誘電体フィルタを、上記実施例と同様にしてセラミックグリーンシート積層法により作製した。この比較例の積層型誘電体フィルタの構成は、対となる第１側面および第２側面と、対となる第１端面および第２端面とを有する積層体において、第１側面に形成された４つの第１端子と、第２側面に４つの第１端子にそれぞれ電気的に接続されて形成された４つの第２端子と、第１端面に形成された第１接地端子と、第２端面に形成された第２接地端子と、積層体の内部で４つの第１端子と４つの第２端子との間にそれぞれ形成された４つのフィルタ回路とから成るものとした。
【００８５】
比較例の積層型誘電体フィルタの積層体の寸法は、縦が0.7ｍｍで、横が1.25ｍｍで、奥行が2.0ｍｍで、全体として直方体状の形状であった。
【００８６】
また、第１および第２端子の寸法と形状は、本実施例の積層型誘電体フィルタと同様とした。また、４つの第１端子の間隔も、本実施例の積層型誘電体フィルタと同様に、第１側面において奥行方向に0.25ｍｍとし、第２側面における第２端子も同様とした。
【００８７】
また、第１端面の第１接地端子の寸法および形状は、第１および第２端子と同様とし、第１接地端子の位置は、第１フィルタ回路における第１および第２端子との間にそれぞれ３ｐＦの静電容量が生じるように、第１端面の中心に位置するように形成した。なお、第２端面の第２接地端子の寸法、形状および位置も、第１端面の第１接地端子と同様とした。
【００８８】
ここで、比較例の積層型誘電体フィルタの積層体の内部のフィルタ回路について以下に説明する。なお、以下の説明においては、４つのフィルタ回路を積層体の第１端面側から順番に第１，第２，第３，第４フィルタ回路という。
【００８９】
第１および第２フィルタ回路はそれぞれ、両端が一対の第１および第２端子に接続されたインダクタと、第１端子および第１接地端子の間に配置された第１側面側の容量素子と、第２端子および第１接地端子の間に配置された第２側面側の容量素子とを有する構成である。また、インダクタのインダクタ値は25ｎＨとした。また、第１フィルタ回路の第１および第２側面側の容量素子の容量値をそれぞれ13ｐＦとし、第２フィルタ回路の第１および第２側面側の容量素子の容量値をそれぞれ16ｐＦとした。
【００９０】
また、第３および第４フィルタ回路はそれぞれ、両端が一対の第１および第２端子に接続されたインダクタと、第１端子および第２接地端子の間に配置された第１側面側の容量素子と、第２端子および第２接地端子の間に配置された第２側面側の容量素子とを有する構成である。また、インダクタのインダクタタンス値は25ｎＨとした。また、第４フィルタ回路の第１および第２側面側の容量素子の容量値をそれぞれ13ｐＦとし、第３フィルタ回路の第１および第２側面側の容量素子の容量値をそれぞれ16ｐＦとした。
【００９１】
つまり、上述したように、第１フィルタ回路の第１および第２端子と第１接地端子との間にそれぞれ３ｐＦの静電容量が生じるように第１接地端子を形成するとともに、第４フィルタ回路の第１および第２端子と第２接地端子との間にそれぞれ３ｐＦの静電容量が生じるように第２接地端子を形成して、結果として第１〜第４フィルタ回路内の全ての容量素子の容量値が16ｐＦとなるようにした。
【００９２】
そして、本実施例および比較例の積層型誘電体フィルタをそれぞれ回路基板上に実装し、ネットワークアナライザを使用して、それぞれの積層型誘電体フィルタの減衰特性を測定した。なお、実施例および比較例の積層型誘電体フィルタに信号を印加させる際に、積層体の第１側面側を信号の入力側とし、第２側面側を信号の出力側とした。
【００９３】
その測定結果を図７に示す。図７は本実施例の積層型誘電体フィルタ80および比較例の積層型誘電体フィルタの測定結果を示すグラフであり、グラフの横軸は積層型誘電体フィルタに印加した信号の周波数（単位：ＭＨｚ）を、縦軸は積層型誘電体フィルタにおける減衰量（単位：ｄＢ）を表している。また、破線は比較例の積層型誘電体フィルタの測定結果を、実線は本実施例の積層型誘電体フィルタの測定結果を示している。また、一点鎖線は、積層型誘電体フィルタに印加した信号の周波数が約700ＭＨｚおよび1600ＭＨｚである点を示している。
【００９４】
ここで、それぞれの積層型誘電体フィルタに約700〜1600ＭＨｚの周波数の高周波信号を入力した場合における、減衰量について比較し検討した。
【００９５】
なお、本実施例の積層型誘電体フィルタ80と比較例の積層型誘電体フィルタとについて、約700〜1600ＭＨｚの周波数の高周波信号を入力した場合の減衰特性を比較した理由は、それぞれの積層型誘電体フィルタが、約1000ＭＨｚ付近の高周波信号を減衰させ、それ以下の周波数の高周波信号を通過させるローパスフィルタとして作製されたものだからである。
【００９６】
図７のグラフより、それぞれの積層型誘電体フィルタに約700〜1600ＭＨｚの周波数の高周波信号を入力した場合における最大の減衰量の値は、本実施例の積層型誘電体フィルタ80は−41ｄＢであり、多数個の測定を行なっても減衰特性のばらつきが非常に小さかった。これに対して、比較例の積層型誘電体フィルタでは、最大の減衰量が本実施例とほぼ同じものも得られたが、減衰特性のばらつきが大きく、大きくばらついたものでは図７に２つの例を示すように最大の減衰量が−32ｄＢおよび−35ｄＢであった。従って、本実施例の積層型誘電体フィルタ80は、比較例の積層型誘電体フィルタよりも減衰量の最大値が安定して５〜８ｄＢ大きかった。
【００９７】
なお、減衰量の最大値が−32ｄＢであった比較例の積層型誘電体フィルタは、第１および第２端面に形成された第１および第２接地端子の位置が、端面の中心点から第１側面側（入力側）に0.5ｍｍずれていた。すなわち、第１および第２接地端子の位置が第１端子側（入力側）にずれていた。
【００９８】
また、減衰量の最大値が−35ｄＢであった比較例の積層型誘電体フィルタは、第１および第２端面に形成された第１および第２接地端子の位置が、端面の中心点から第２側面側（出力側）に0.5ｍｍずれていた。すなわち、第１および第２接地端子の位置が第２端子側（出力側）にずれていた。
【００９９】
このような第１および第２接地端子の位置のずれは、積層体における側面と端面とでそれぞれ別個のスクリーン印刷用のマスクを用いて各端子を形成したことに起因していると考えられる。これに対して、本実施例の積層型誘電体フィルタでは、接地端子と第１および第２端子とを同じ側面に同じスクリーン印刷用のマスクを用いて同時に形成することから、各端子同士の位置関係にずれが生じることがないので、所望の安定した減衰特性を得ることができる。
【０１００】
以上の結果より、本実施例の積層型誘電体フィルタ80は、接地端子100ａ，100ｂおよびその両側の第１および第２端子92ａ，93ａ，92ｂ，93ｂは同じ第１および第２側面２，３に形成されているので、接地端子100ａとその両側の第１端子92ａ，93ａとの間の間隔、および接地端子100ｂとその両側の第２端子92ｂ，93ｂとの間の間隔を正確に設定することができることから、比較例の積層型誘電体フィルタに比べて減衰特性にばらつきがほとんど生じないものとなり、積層型誘電体フィルタに流入したノイズを所望通りに十分に減衰させることができることが分かった。
【０１０１】
また、一般的な積層型誘電体フィルタにおいて、約700〜1600ＭＨｚの周波数の高周波信号が入力された場合には、−37ｄＢの減衰量でノイズを減衰させることができれば積層型誘電体フィルタを通過した高周波信号が伝送された回路において誤作動等の発生が無視できるものとみなされていることから、本実施例の積層型誘電体フィルタ80は、減衰量の最大値が−41ｄＢであり、十分な減衰特性であることが分かった。
【符号の説明】
【０１０２】
１：積層体
２：第１側面
３：第２側面
10、80：積層型誘電体フィルタ
１ａ〜１ｉ：誘電体層
21ａ，22ａ，91ａ〜94ａ：第１端子
21ｂ，22ｂ，91ｂ〜94ｂ：第２端子
30，100ａ，100ｂ：接地端子
41ａ〜41ｅ，42ａ〜42ｅ，111ａ〜111ｅ，112ａ〜112ｅ，113ａ〜113ｅ，114ａ〜114ｅ：インダクタパターン
50：グランド電極
61，62，121〜128：容量電極
70：グランド電極
81ａ〜81ｄ：ビアホール導体
Ｌ１，Ｌ２，Ｌ21〜Ｌ24：インダクタ素子
Ｃ１，Ｃ２，Ｃ21〜Ｃ28：容量素子
Ｆ１，Ｆ２，Ｆ21〜Ｆ24：フィルタ回路
【図１】
2010258743.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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