(57)【要約】【課題】Ｃdsubの低減化を通じて、出力容量Ｃossの低減化に寄与する半導体装置及びその製造方法を提供する。【解決手段】半導体基板と前記半導体基板上に埋め込み絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、前記第１導電型の半導体層からなる活性領域内に形成された素子領域と、前記素子領域の少なくとも１つに接続される外部取り出し用の電極とを有する半導体装置において、前記外部取り出し用の電極に接続された前記素子領域の周辺が、前記埋め込み絶縁層に到達するように形成された絶縁分離領域で囲まれたことを特徴とする。【選択図】図１
2010171085.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と前記半導体基板上に埋め込み絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、
前記第１導電型の半導体層からなる活性領域内に形成された素子領域と、
前記素子領域の少なくとも１つに接続される外部取り出し用の電極とを有する半導体装置において
前記外部取り出し用の電極に接続された前記素子領域の周辺が、前記埋め込み絶縁層に到達するように形成された絶縁分離領域で囲まれた半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記絶縁分離領域は、選択酸化によって形成された酸化膜で構成される半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴを具備しており、
前記絶縁分離領域は、
前記ドレイン領域の側方の少なくとも一部に、前記絶縁層に到達するように形成され、前記第１導電型の半導体層と、前記ドレイン領域とを絶縁分離する半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記絶縁分離領域は、さらに
ゲート電極の外部取り出し用パッドの周りを囲むように形成された半導体装置。
【請求項５】
請求項３または４に記載の半導体装置であって、
前記絶縁分離領域は、ＭＯＳ構造領域を、その周縁領域と絶縁分離する領域を含む半導体装置。
【請求項６】
請求項３乃至５に記載の半導体装置であって、
前記絶縁分離領域は、絶縁層である半導体装置。
【請求項７】
請求項３乃至６のいずれかに記載の半導体装置であって、
前記絶縁分離領域は、前記ドレイン領域の側部に形成されたトレンチと、
前記トレンチの内壁から前記第１導電型の半導体層表面を覆う絶縁膜とで構成された半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記トレンチは（１１１）面からなるテーパ状断面を構成する半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記トレンチは、前記第１導電型の半導体層表面に対して垂直断面を構成する半導体装置。
【請求項１０】
請求項７乃至９のいずれかに記載の半導体装置であって、
前記トレンチは、絶縁物で充填された半導体装置。
【請求項１１】
請求項３乃至８のいずれかに記載の半導体装置であって、
前記ドレイン領域は、少なくともひとつの環をなすように形成され、前記輪の外縁に沿ってゲート電極が形成されており、前記絶縁分離領域の外縁が前記輪の内縁に沿うように形成された半導体装置。
【請求項１２】
請求項１１に記載の半導体装置であって、
前記ドレイン領域を構成する環の内部表面は絶縁層で覆われており、
前記ドレイン領域上に形成されたドレイン電極が前記絶縁層上に伸張した半導体装置。
【請求項１３】
半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板を形成する工程と、
前記外部取り出し用の電極に接続された前記素子領域の周辺が、前記絶縁層に到達するように形成された絶縁分離領域で囲まれるように、前記半導体層内に選択的に絶縁領域を形成する工程と
前記第１導電型の半導体層からなる活性領域内に形成された素子領域と、
前記素子領域の少なくとも１つに接続される外部取り出し用の電極とを形成する工程とを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法にかかり、特にＳＯＩパワー半導体素子の高速化に関する。
【背景技術】
【０００２】
近年、低消費電力化、高速スイッチング特性、高集積化を求めて、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術を用いたＳＯＩパワー半導体素子が注目されている。ＳＯＩパワー半導体素子としては、一例を特許文献１に示すように、ＳＯＩ基板を利用した横型二重拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）がある。図１２は、ＳＯＩ基板を利用した横型二重拡散ＭＯＳＦＥＴの概略断面図である。このＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）は、ｎ型またはｐ型のシリコン基板１等の半導体基板上に酸化シリコン膜等の埋め込み絶縁層２を介して第１導電型半導体層としてｎ型シリコン層３等のｎ型半導体層が形成されてＳＯＩ基板を構成している。
【０００３】
そして、ｎ型半導体層内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型ドレイン領域であるｎ+型ドレイン領域６とが離間して形成され、さらに高濃度第１導電型ソース領域であるｎ+型ソース領域５がｐ型ウェル領域内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁層２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第２導電型ボディコンタクト領域であるｐ+型ボディコンタクト領域７が形成されている。
また、ｎ+型ドレイン領域６と電気的に接続されるようにドレイン電極９が形成され、ｐ型ウェル領域４及びｎ+型ソース領域５と電気的に接続されるようにソース電極８が形成され、ｎ型半導体層表面の、ｎ+型ドレイン領域６とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート酸化膜を介して導電性を有するポリシリコンより成るゲート電極１０が形成されている。ここで、ｎ型シリコン層３は、ドリフト領域を形成している。
【０００４】
ところで、ＳＯＩ構造のＬＤＭＯＳＦＥＴの寄生容量は、図１３に示すようにゲート・ドレイン間容量Ｃdg、ゲート・ソース間容量Ｃgs、ドレイン・ソース間容量Ｃds、ドレイン・基板間容量Ｃdsub、ソース・基板間容量Ｃssubがある。これは、図１２に示すように、各端子間に容量が形成されているためである。ＳＯＩ構造型のＬＤＭＯＳＦＥＴの出力容量Ｃossは、図１４に示すように、Ｃoss＝Ｃds＋Ｃdg＋Ｃdsubである。ここで、Ｃdgはゲートドレイン間容量であり、通常の縦型ＭＯＳＦＥＴとＳＯＩ構造型のＬＤＭＯＳＦＥＴは同一レベルである。また、Ｃdsは接合容量であり、埋め込み絶縁層２の存在により、ｐ型ウェル領域４の、ｎ+型ドレイン領域６側の側面の面積の大きさが限定されるＳＯＩ構造は、通常の縦型ＭＯＳＦＥＴと比較して桁違いにＣdsが低くなる。
従って、ＳＯＩ構造型のＬＤＭＯＳＦＥＴは、出力容量Ｃossが低減され、同素子が高速動作と低消費電力に優れているとして注目されるに至っている。出力容量Ｃossは、同素子の高速動作と低消費電力に影響し、小さいほど良い。このＣossにおいて、Ｃdsubが占める割合は少なくなく、素子特性に影響を与えている。
【０００５】
ところが、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにあっては、縦型ＭＯＳＦＥＴには存在しないＣdsub成分を有している。もっとも、縦型ＭＯＳＦＥＴと比較したとき、Ｃdsの低減分に比べてＣdsubの新規付加分は極めて小さいので、両者の出力容量Ｃossを比較するとき、Ｃdsubの新規付加分は問題にならないほど小さい値である。
【０００６】
しかしながら、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさが無視できない。
そこで特許文献２では、ｎ型半導体層と埋め込み絶縁層との界面近傍の、ｎ型半導体層内のドリフト領域にｐ-型不純物領域を形成することで、Ｃdsubの低減を図るようにした構造を提案している。
【０００７】
また素子分離方法としてトレンチ内に誘電体膜を形成し、高耐圧化、高集積化をはかるようにした横型ＭＯＳＦＥＴも提案されている（特許文献３）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００- ０１２８６７号公報
【特許文献２】特開２０００-１６４８７６号公報
【特許文献３】特開２００４-１５３１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさが無視できない。このため、Ｃdsubの低減が課題となっており、種々の改善がなされているが、さらなる高速化にむけて、Ｃdsubの低減が求められている。
本発明は、前記実情に鑑みて成されたものであり、その目的とするところは、Ｃdsubの低減化を通じて、出力容量Ｃossの低減化に寄与する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
そこで本発明の半導体装置は、半導体基板と前記半導体基板上に埋め込み絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、前記第１導電型の半導体層からなる活性領域内に形成された素子領域と、前記素子領域の少なくとも１つに接続される外部取り出し用の電極とを有する半導体装置において、前記外部取り出し用の電極に接続された前記素子領域の周辺が、前記埋め込み絶縁層に到達するように形成された絶縁分離領域で囲まれたことを特徴とする。
この構成により、半導体装置の外部取り出し用の電極に接続された前記素子領域の周辺を、埋め込み絶縁層に到達するように形成された絶縁分離領域で囲むことで、外部取り出し用の電極近傍の活性領域を絶縁分離しているため、当該素子領域と基板との間に発生する寄生容量が低減される。これにより、スイッチング特性が向上し、高速でかつ低消費電力の半導体装置を提供することが可能となる。
【００１１】
また、本発明は、上記半導体装置において、前記絶縁分離領域が、選択酸化によって形成された酸化膜で構成されたことを特徴とする。
この構成によれば、マスクを形成し、酸化雰囲気中にさらすことで埋め込み絶縁層に到達する絶縁分離領域を形成することができるため、確実かつ容易に寄生容量を低減することができる。
【００１２】
また、本発明は、上記半導体装置において、前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴを具備しており、前記絶縁分離領域は、前記ドレイン領域の側方の少なくとも一部に、前記絶縁層に到達するように形成され、前記第１導電型の半導体層と、前記ドレイン領域とを絶縁分離するものを含む。
この構成により、半導体装置を形成する活性領域のドレイン電極領域付近とそれ以外の領域を絶縁分離する絶縁分離領域を形成しているため、ドレイン領域と基板（Sｕｂ）との間に発生する寄生容量（Ｃdsub）が２つに分割される。従って、Ｃdsub’ =（Ｃdsub1×Ｃdsub2）／（Ｃdsub1 ＋Ｃdsub2）となる。すなわち、ドレイン電極領域付近の活性領域の上部と側部には絶縁分離領域が形成されているため他の活性領域とは電気的には分離されている（ＤＣ電圧をかけても電流は流れない）。
また絶縁分離領域が形成されることによってドレイン電極と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
Ｃdsub’=（Ｃdsub1×Ｃdsub2）／（Ｃdsub1 ＋Ｃdsub2）＜ Ｃdsub
Ｃdsub  : 従来のドレイン領域・基板間の寄生容量
Ｃdsub’ : 活性領域を分離した後のドレイン領域・基板間の寄生容量
【００１３】
また、本発明は、上記半導体装置において、前記絶縁分離領域は、さらにゲート電極の外部取り出し用パッドの周りを囲むように形成されたものを含む。
この構成により、さらに確実にゲート電極周辺に寄生容量が生成されるのを抑制することができ、低容量化をはかることができる。
【００１４】
また、本発明は、上記半導体装置において、前記絶縁分離領域は、ＭＯＳ構造領域を、その周縁領域と絶縁分離する領域を含む。
この構成により、さらに確実に寄生容量が生成されるのを抑制することができ、低容量化をはかることができる。
【００１５】
また本発明は、上記半導体装置において、前記絶縁分離領域は、絶縁層であるものを含む。
【００１６】
また本発明は、上記半導体装置において、前記絶縁分離領域は、前記ドレイン領域の側部に形成されたトレンチと、前記トレンチの内壁から前記第１導電型の半導体層表面を覆う絶縁膜とで構成されたものを含む。
この構成により、絶縁膜の厚さが薄くてすむため、製造が容易である。 またトレンチ内部を絶縁物で充填することで、チップ表面を平坦化することができ、これにより電極配線の断線などのリスクを低減することが可能となる。
【００１７】
また本発明は、上記半導体装置において、前記トレンチは（１１１）面からなるテーパ状断面を構成するものを含む。
この構成によりシリコンの異方性エッチングにより、エッチング速度の遅い（１１１）面が残るように容易に制御性よく形成可能である。
【００１８】
また本発明は、上記半導体装置において、前記トレンチは、前記第１導電型の半導体層表面に対して垂直断面を構成するものを含む。
この構成により、シリコンの異方性エッチングにより、形成することができるため、エッチングテーパが無くなり、より小型化をはかることができ、占有面積の低減を図ることが可能となる。
【００１９】
また本発明は、上記半導体装置において、前記トレンチは、絶縁物で充填されたものを含む。
この構成により、該半導体装置を形成する活性領域のドレイン電極領域付近をすべて酸化させることで、埋め込み酸化シリコン膜と同一材料の絶縁体とすることができ、さらに寄生容量を低減することができる。
【００２０】
また本発明は、上記半導体装置において、前記ドレイン領域は、少なくともひとつの環をなすように形成され、前記輪の外縁に沿ってゲート電極が形成されており、前記絶縁分離領域の外縁が前記輪の内縁に沿うように形成されたものを含む。
この構成により、ドレイン電極領域付近に加えてゲート電極領域付近も分離することでより寄生容量の低減が可能である。
【００２１】
また本発明は、上記半導体装置において、前記ドレイン領域を構成する環の内部表面は絶縁層で覆われており、前記ドレイン領域上に形成されたドレイン電極が前記絶縁層上に伸張したものを含む。
【００２２】
また本発明は、上記半導体装置において、前記ソース電極、ドレイン電極、ゲート電極の少なくともひとつの外部取り出し用の電極パッドは、周辺の前記第１の半導体層に形成された絶縁部分離領域で囲まれたものを含む。
この構成により、ＭＯＳ構造領域とそれ以外の領域に分離することで寄生容量の低減が可能である。
【００２３】
また本発明は、上記半導体装置において、前記絶縁分離領域は、選択酸化によって形成された酸化シリコン膜であるものを含む。
なお、全酸化を行いたい領域以外は窒化シリコン膜を成膜させておくことで、窒化シリコン膜下の活性領域は酸化しなくなる。そのため、デバイス形成領域は事前に窒化シリコン膜を形成しておくことで酸化を防ぐことが可能である。なお窒化シリコン膜は全酸化後除去することで後工程は従来工程と同一化が可能である。
【００２４】
また本発明の半導体装置の製造方法は、半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板を形成する工程と、前記外部取り出し用の電極に接続された前記素子領域の周辺が、前記絶縁層に到達するように形成された絶縁分離領域で囲まれるように、前記半導体層内に選択的に絶縁領域を形成する工程と、前記第１導電型の半導体層からなる活性領域内に形成された素子領域と、前記素子領域の少なくとも１つに接続される外部取り出し用の電極とを形成する工程とを含む。
この方法によれば、形成に先立ち絶縁分離領域を形成するだけで、容易に寄生容量の小さい半導体装置を提供することが可能となる、
【発明の効果】
【００２５】
以上説明してきたように、本発明によれば、取り出し電極に接続される素子領域周辺の活性領域に、埋め込み絶縁膜につながる絶縁分離領域を形成することで基板との間の寄生容量が小さくなり、これによりトータルの寄生容量を低減することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１に係る半導体装置の概略構成を示す断面図
【図２】本発明の実施の形態１に係る半導体装置の上面図
【図３】本発明の実施の形態１に係る半導体装置の製造工程図
【図４】本発明の実施の形態２に係る半導体装置の概略構成を示す断面図
【図５】本発明の実施の形態２に係る半導体装置の上面図
【図６】本発明の実施の形態３に係る半導体装置の概略構成を示す断面図
【図７】本発明の実施の形態３に係る半導体装置の上面図
【図８】本発明の実施の形態４に係る半導体装置の概略構成を示す断面図
【図９】本発明の実施の形態４に係る半導体装置の製造工程図
【図１０】本発明の実施の形態５に係る半導体装置の概略構成を示す断面図
【図１１】本発明の実施の形態６に係る半導体装置の概略構成を示す断面図
【図１２】通例の半導体装置の概略構成を示す断面図
【図１３】通例の半導体装置の等価回路構成を示す図
【図１４】通例の半導体装置の等価回路構成を示す図
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態に係る半導体装置について、図面を参照しつつ詳細に説明する。
【００２８】
（実施の形態１）
図１および２は、本発明の実施の形態１に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略断面図および上面説明図である。図１は、本発明の実施の形態１に係る半導体装置の概略構成を示す図である。
なお、以下に示す実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型である場合にも適用可能である。
【００２９】
ここで図１は図２のＡ−Ａ断面図である。本実施の形態に係るＬＤＭＯＳＦＥＴは、従来例として図１２に示したＬＤＭＯＳＦＥＴにおいて、ドレイン電極９に接続されたｎ+ドレイン領域６の周りを囲むように、埋め込み絶縁層２に到達するように、全面酸化を行なうことで、絶縁分離領域１１Ｓを形成し電流が流れないようにしてなることを特徴とする。
【００３０】
すなわち本発明では、半導体基板１としてのシリコン基板と、前記シリコン基板上に埋め込み絶縁層２を介して形成された第１導電型の半導体層としてのｎ型シリコン層（活性領域）３とを有するＳＯＩ基板と、この活性領域３内に、第２導電型の半導体層としてｐ+型シリコン層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、ドレイン領域６を囲むように、内壁が（１１１）面となるトレンチＴを具備し、このトレンチＴの周りに酸化シリコン膜からなる絶縁分離領域１１を形成したことを特徴とする。ここでは、ｎ型シリコン層３内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型のドレイン領域であるｎ+型ドレイン領域６とが離間して形成され、高濃度第１導電型のソース領域であるｎ+型ソース領域５がｐ型ウェル領域４内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁層２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第２導電型のボディコンタクト領域であるｐ+型ボディコンタクト領域７が形成されている。８はソース電極、９はドレイン電極、１０はゲート電極である。ここでゲート電極は蛇行するように形成したが、これはゲート幅を増大すべく形成したもので、直線でもよいことはいうまでもない。１２は絶縁膜である。
【００３１】
また、ｎ+型ドレイン領域６と電気的に接続されるようにドレイン電極９が形成され、ｐ型ウェル領域４及びｎ+型ソース領域５と電気的に接続されるようにソース電極８が形成され、ｎ型シリコン層３表面の、ｎ+型ドレイン領域６とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート酸化膜を介して導電性を有するポリシリコンより成るゲート電極１０が形成されている。ここで、ｎ型シリコン層３は、ドリフト領域を形成している。
【００３２】
このように、半導体装置を形成する活性領域（３）のドレイン電極９付近とそれ以外の領域を絶縁分離する酸化シリコン膜からなる絶縁分離領域１１Ｓを形成しているため、ドレイン領域６とシリコン基板（Ｓｕｂ）１との間に発生する寄生容量（Ｃdsub）が２つに分割される。従って、Ｃdsub’’ = （Ｃdsub1×Ｃdsub2’）／（Ｃdsub1 ＋Ｃdsub2’）となる。すなわち、ドレイン電極９領域付近の活性領域３の上部と側部には絶縁分離領域１１が形成されているため他の活性領域３とは電気的には分離されている（ＤＣ電圧をかけても電流は流れない）。
また絶縁分離領域１１が形成されることによってドレイン電極と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
Ｃoss= Ｃds＋Ｃdg＋Ｃdsub’’
Ｃdsub’’= （Ｃdsub1×Ｃdsub2’）／（Ｃdsub1＋Ｃdsub2’） ＜ Ｃdsub
Ｃdsub  : 従来のドレイン領域・基板間の寄生容量
Ｃdsub’ : 活性領域を分離した後のドレイン領域・基板間の寄生容量
【００３３】
次に、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程について説明する。
図３は、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程の一部を示す概略断面図である。本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程は、通例のＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程と略同様であるが、トレンチの形成およびトレンチ内壁に酸化シリコン膜を形成する点が特徴である。
【００３４】
本実施の形態では、まず図３（ａ）に示すように、ＳＯＩ基板を用意し、このｎ型シリコン層３に対し窒化シリコン膜などのマスクパターンＭを形成する。
【００３５】
そして、このマスクパターンＭをマスクとして熱酸化を行い、図３（ｂ）に示すように、開口領域に埋め込み絶縁層２まで到達するように、選択的に酸化シリコン膜を形し、絶縁分離領域１１Ｓを形成する。
【００３６】
この後、マスクパターンＭを除去し、再度フォトリソグラフィにより、表面に酸化シリコン膜からなる絶縁膜１２を形成する。
そしてこの後、図３（ｃ）に示すように、ポリシリコンを用いてゲート電極１０を形成し、このｎ型シリコン層３内に、図示しないマスクを形成して、高エネルギーイオン注入法によりボロン（B）等のｐ型不純物を導入し、ｐ型ウェル領域４を形成した後に、ｎ+型ドレイン領域６及びｎ+型ソース領域５形成のためのｎ型不純物の導入を行う。
【００３７】
そしてこの後、図３（ｄ）に示すように、ソースおよびドレイン電極８，９を形成する。
【００３８】
この方法によれば、通例の工程に選択酸化工程のみを追加するだけでよいので、比較的容易に製造することができる。
【００３９】
また、ＳＯＩ構造型のＬＤＭＯＳＦＥＴをインバーター等に応用するためには、その耐圧を実用的な３０Ｖ以上に設定する必要がある。ＲＥＳＵＲＦ条件として知られている電界緩和理論によれば、そのような耐圧を得るためには、ドリフト領域の濃度調整のイオン注入ドーズ量として、１．５×１０12ｃｍ-2以上が必要である。ＳＯＩ膜厚が２μm以下とすると、ドリフト領域の濃度は、（ドーズ量）／（ＳＯＩ膜厚）より、（1．５×１０12ｃｍ-2）／（２μm）＝７．５×１０15ｃｍ-3と求められる。
【００４０】
なお、本実施の形態においては、埋め込み絶縁層２として酸化シリコン膜を用いたが、窒化アルミニウム（ＡｌＮ）または、酸化シリコン膜よりも誘電率が低く、かつ、熱伝導率が高い材料を用いるようにすれば、ドレイン・基板間容量Ｃdsubを低減できるとともに、オン抵抗とドレイン電流によってドリフト領域内に発生する熱を効率良く半導体基板１側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
【００４１】
また、ドリフト領域をＳｉに比べて移動度が高く、熱伝導度が高く、高電界強度を有するＳｉＣまたは、同様の特性を有し、Ｓｉよりも広いバンドギャップを有する材料により形成すれば、オン抵抗が低くなり、耐圧が高くなるとともに、ドリフト領域内で発生する熱を効率良く半導体基板（シリコン基板）１側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
【００４２】
なお前記実施の形態１では、ｎ+型ドレイン領域６の周りを囲むように、絶縁分離領域１１Ｓを形成したが、絶縁分離領域１１Ｓはｎ+型ドレイン領域６の周りの一部に形成されていてもよい。  
【００４３】
（実施の形態２）
次に本発明の実施の形態２について説明する。
図４は本発明の実施の形態２のＬＤＭＯＳＦＥＴを示す断面図、図５は上面図である。図４は図５のＢ−Ｂ断面図である。
本実施の形態では、ゲート電極１０、正確にはゲート電極取り出し部を構成するパッド部１０Ｐ下およびその周りを囲み、埋め込み絶縁層２に到達するように酸化シリコン層を形成することにより、絶縁分離領域１１Ｓを形成してなることを特徴とする。
【００４４】
他の構成については前記実施の形態１と同様である。
製造に際しては、ゲート電極パッド１０Ｐの形成領域およびその周辺にも開口を形成したマスクを用いて選択酸化を行い絶縁分離領域１１Ｓを形成する点が異なるのみで図３に示した工程に従って同様に形成することができる。
【００４５】
この構成によれば、ゲート電極パッド下周辺を絶縁化しているため、電極取り出し部における寄生容量をなくすことができ、更にスイッチング速度を低減することができる。
【００４６】
また、Ａ−Ａ断面については図１と同様であり、実施の形態１のようにソース領域の周りも同様に、絶縁分離領域１１とし、寄生容量を大幅に低減したが、ゲート電極下およびそのまわりのみ絶縁分離領域としてもよい。
【００４７】
更にまた、この構成によれば、チャネルを構成する領域を除いて、ＭＯＳ構造を構成するゲート電極下を絶縁分離領域１１としているため、この部分での容量を低減することができる。
【００４８】
（実施の形態３）
次に本発明の実施の形態３について説明する。
図６は本発明の実施の形態３のＬＤＭＯＳＦＥＴを示す断面図、図７は上面図である。図６は図７のＣ−Ｃ断面図である。
本実施の形態では、ＬＤＭＯＳＦＥＴを構成するチップ内の素子形成領域を除く、電極取り出し領域Ｒを選択酸化し、埋め込み絶縁層２に到達するように酸化シリコン層を形成することにより、絶縁分離領域１１Ｓを形成してなることを特徴とする。
【００４９】
他の構成については前記実施の形態１と同様である。
製造に際しては、素子形成領域を除いて周縁に開口を形成したマスクを用いて選択酸化を行い絶縁分離領域１１Ｓを形成する点が異なるのみで、ここでも図３に示した工程に従って同様に形成することができる。
【００５０】
この構成によれば、電極パッド下周辺を絶縁化しているため、電極取り出し部における寄生容量をなくすことができ、更にスイッチング速度を低減することができる。
【００５１】
また、実施の形態１のようにドレイン領域の周りも同様に、絶縁分離領域１１Ｓとしたが、電極下およびそのまわりのみ絶縁分離領域としてもよい。
【００５２】
（実施の形態４）
図８は、本発明の実施の形態４に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略断面図である。
【００５３】
ここで図８は図２のＡ−Ａ断面図に相当する図である。本実施の形態に係るＬＤＭＯＳＦＥＴは、実施の形態１乃至３に示した構成に加えて、ｎ+型ドレイン領域６の周りを囲むように、埋め込み絶縁層２に到達するように、前記第１導電型の半導体層であるｎ型シリコン層３と絶縁分離する絶縁分離領域１１を形成してなることを特徴とする。
【００５４】
すなわち本発明では、半導体基板１としてのシリコン基板と、前記シリコン基板上に埋め込み絶縁層２を介して形成された第１導電型の半導体層としてのｎ型シリコン層（活性領域）３とを有するＳＯＩ基板と、この活性領域３内に、第２導電型の半導体層としてｐ+型シリコン層からなるｐ型ウェル領域４を形成し、さらにソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、ｎ+型ドレイン領域６を囲むように、内壁が（１１１）面となるトレンチＴを具備し、このトレンチＴの周りに酸化シリコン膜からなる絶縁分離領域１１を形成したことを特徴とする。他の構成については前記実施の形態１と同様であるためここでは説明を省略する。
【００５５】
このように、半導体装置を形成する活性領域（３）のドレイン電極９付近とそれ以外の領域を絶縁分離する酸化シリコン膜からなる絶縁分離領域１１を形成しているため、ｎ+型ドレイン領域６とシリコン基板（Sｕｂ）１との間に発生する寄生容量（Ｃdsub）が２つに分割される。従って、Ｃdsub’ =（Ｃdsub1×Ｃdsub2）／（Ｃdsub1 ＋Ｃdsub2）となる。すなわち、ドレイン電極９付近の活性領域３の上部と側部には絶縁分離領域１１が形成されているため他の活性領域３とは電気的には分離されている（ＤＣ電圧をかけても電流は流れない）。
また絶縁分離領域１１が形成されることによってドレイン電極と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
Ｃoss=Ｃds ＋Ｃdg＋Ｃdsub’
Ｃdsub’=（Ｃdsub1×Ｃdsub2）／（Ｃdsub1 ＋Ｃdsub2）＜ Ｃdsub
Ｃdsub  : 従来のドレイン領域・基板間の寄生容量
Ｃdsub’ : 活性領域を分離した後のドレイン領域・基板間の寄生容量
【００５６】
次に、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程について説明する。
図９は、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程の一部を示す概略断面図である。本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程は、通例のＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程と略同様であるが、トレンチの形成およびトレンチ内壁に酸化シリコン膜を形成する点が特徴である。
【００５７】
本実施の形態では、ＳＯＩ基板を用意し、図３に示したように選択酸化により絶縁分離領域１１Ｓを形成した後、図９（ａ）に示すように、このｎ型シリコン層３に対し窒化シリコン膜などのマスクパターンＭを形成し、異方性エッチングを施すことで、（１１１）面をもつようにトレンチＴを形成する。
【００５８】
そして、このマスクパターンＭを残したまま表面酸化を行い、トレンチＴの内壁に選択的に酸化シリコン膜を形成する。
この後、マスクパターンＭを除去し、図９（ｂ）に示すように、再度フォトリソグラフィにより、表面に酸化シリコン膜からなる絶縁膜（絶縁分離領域）１１を形成する。
【００５９】
そしてこの後、図９（ｃ）に示すように、ポリシリコンを用いてゲート電極１０を形成し、このｎ型シリコン層３内に、図示しないマスクを形成して、高エネルギーイオン注入法によりボロン（Ｂ）等のｐ型不純物を導入し、ｐ型ウェル領域４を形成した後に、ｎ+型ドレイン領域５及びｎ+型ソース領域６形成のためのｎ型不純物の導入を行う。
【００６０】
そしてこの後、図９（ｄ）に示すように、ソースおよびドレイン電極８，９を形成する。
【００６１】
この方法によれば、通例の工程にトレンチエッチングおよび選択酸化工程のみを追加するだけでよいので、比較的容易に製造することができる。
【００６２】
なお前記実施の形態４では、ｎ+型ドレイン領域６の周りを囲むように、絶縁分離領域１１を形成したが、絶縁分離領域１１はｎ+型ドレイン領域６の周りの一部に形成されていてもよい。
（実施の形態５）
次に本発明の実施の形態５について説明する。
図１０は本発明の実施の形態５のＬＤＭＯＳＦＥＴを示す断面図である。
本実施の形態では、ドレイン領域６の周りを囲むように、埋め込み絶縁層２に到達するように断面垂直のトレンチＴを形成し、このトレンチＴに酸化シリコン層を埋め込むことにより、前記第１導電型の半導体層と絶縁分離する絶縁分離領域１１を形成してなることを特徴とする。
【００６３】
他の構成については前記実施の形態４と同様である。
製造に際しては、トレンチエッチングのためのエッチング条件を調整する点と、トレンチ内に酸化シリコン膜を充填するように形成する点で実施の形態４の製造方法と異なる。
【００６４】
この構成によれば、断面垂直のトレンチを構成しているため、絶縁分離領域１１が小さい。このため、占有面積の増大を防止し、小型のＬＤＭＯＳＦＥＴを形成することが可能となる。
【００６５】
なおトレンチ内には酸化シリコン膜を充填するようにしたが、ポリイミド樹脂などの絶縁性樹脂でもよく、また、大面積のトレンチを形成する場合には、トレンチ内壁を酸化し、絶縁化した後、多結晶シリコン膜を充填してもよく、熱膨張率の差により反りや歪を生じない程度の膜であればよい。
【００６６】
（実施の形態６）
次に本発明の実施の形態６について説明する。
図１１は本発明の実施の形態３のＬＤＭＯＳＦＥＴを示す断面図である。
前記実施の形態５では、トレンチＴ内を完全に酸化シリコン膜で充填するようにしたが本実施の形態では、一部空洞の絶縁分離領域を形成したことを特徴とするものである。
製造に際しては、トレンチＴを形成した後、トレンチ内にレジストを充填した後、フォトリソグラフィにより一部を除去し、露呈したトレンチ内壁を酸化することで酸化シリコン膜を形成することで絶縁分離領域１１を形成する。
この構成により、大幅なチップ面積の低減を図ることができる。
【００６７】
他の構成については前記実施の形態４と同様である。
この構成によれば、断面垂直のトレンチを構成しているため、絶縁分離領域１１が小さい。このため、占有面積の増大を防止し、小型のＬＤＭＯＳＦＥＴを形成することが可能となる。
【００６８】
なお、前記実施の形態では、ＬＤＭＯＳＦＥＴについて説明したが、これに限定されることなく、バイポーラトランジスタ等の他のディスクリート素子をはじめＬＳＩにも適用可能である。
【符号の説明】
【００６９】
１  シリコン基板
２  埋め込み絶縁層
４  ｐ型ウェル領域
５  ｎ+型ソース領域
６  ｎ+型ドレイン領域
７  ｐ+型ボディコンタクト領域
８  ソース電極
９  ドレイン電極
１０  ゲート電極
１１  絶縁分離領域
１１Ｓ  絶縁分離領域
１２  絶縁膜
Ｒ  電極取り出し領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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