(57)【要約】【課題】出力回路の出力バッファに備えるＭＯＳトランジスタの閾値電圧がばらついても、このＭＯＳトランジスタのｏｆｆ動作時における出力信号のスルーレートのばらつきを抑制する。【解決手段】出力回路は、出力バッファ８のＮＭＯＳトランジスタ１５と、このトランジスタ１５をｏｎ動作させるためのトランジスタｏｎ動作駆動回路５１と、このトランジスタ１５をｏｆｆ動作させるためのＳＷ機能付電流源５２と、前記トランジスタｏｎ動作駆動回路５１と前記ＳＷ機能付電流源５２との各々を制御する駆動制御回路５０とにより構成される。前記ＳＷ機能付電流源５２の電流は、前記出力バッファ８のＮＭＯＳトランジスタ１５のゲート電圧が閾値電圧Ｖｔｈのばらつき範囲内でばらついても、一定の電流値でゲート端子の電荷を引き抜く。【選択図】図１
2010258527.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を入力して駆動信号を出力するプリドライブ回路と、
前記プリドライブ回路からの駆動信号をゲート端子に入力して、ドレイン端子から外部出力信号を出力するソース接地・オープンドレイン形式のトランジスタとにより構成される出力回路であって、
前記プリドライブ回路は、
前記ソース接地・オープンドレイン形式のトランジスタをｏｎ動作させるための前記駆動信号を出力するトランジスタｏｎ動作駆動回路と、
前記ソース接地・オープンドレイン形式のトランジスタをｏｆｆ動作させるための前記駆動信号を出力するＳＷ機能付電流源と、
前記入力信号を受けて、前記トランジスタｏｎ動作駆動回路と前記ＳＷ機能付電流源の各々を制御する制御信号を出力する駆動制御回路とにより構成され、
前記ＳＷ機能付電流源は、一端が前記ソース接地・オープンドレイン形式のトランジスタのゲート端子に接続され、他端が接地に接続され、このＳＷ機能付電流源の電流は、前記ソース接地・オープンドレイン形式のトランジスタのゲート電圧がその閾値電圧のばらつき範囲内でばらついても、一定の電流値でゲート端子の電荷を引き抜く
ことを特徴とする出力回路。
【請求項２】
前記請求項１記載の出力回路において、
前記ＳＷ機能付電流源は、電流源の電流の電流値を電流値切換信号によって切り換えることが可能なＳＷ機能付可変電流源に置換され、
出力回路の外部出力信号が所定の電圧値に達すると前記電流値切換信号の値を変化させて、前記ＳＷ機能付可変電流源の電流値を切り換える電流値切換信号を出力する出力電圧検出回路を更に備えた
ことを特徴とする出力回路。
【請求項３】
前記請求項１記載の出力回路において、
ソース接地・オープンドレイン形式のトランジスタは、ＮＭＯＳトランジスタにより構成される
ことを特徴とする出力回路。
【請求項４】
前記請求項１記載の出力回路において、
ソース接地・オープンドレイン形式のトランジスタは、ＰＭＯＳトランジスタにより構成される
ことを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に搭載される出力回路に関する。
【背景技術】
【０００２】
図１８は、従来の出力回路を示す。尚、このような従来の出力回路は、特許文献１に記載されている。
【０００３】
この出力回路では、下記のような作用で、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈ（以後、閾値電圧を単にＶｔｈと記す）がばらついても、外部出力信号ＳＣ１のスルーレートのばらつきを抑制できるという効果がある。
【０００４】
図１８において、半導体集積回路７０に備える出力回路７１では、制御信号電圧変化調整回路５９は、ＮＭＯＳトランジスタ１５のＶｔｈが小さい場合は、制御信号電圧変化調整回路５９内のＮＭＯＳトランジスタ６０のＶｔｈも同様に小さくなることを利用して、ＰＭＯＳトランジスタ１０及び６２のドレイン電流能力を小さくする。同様に、ＮＭＯＳトランジスタ１５のＶｔｈが大きい場合には、ＮＭＯＳトランジスタ６０のＶｔｈも同様に大きくなることにより、ＰＭＯＳトランジスタ１０及び６２のドレイン電流能力を大きくする。このようにして、ＮＭＯＳトランジスタ１５のＶｔｈのばらつきによる外部出力信号ＳＣ１（ＮＭＯＳトランジスタ１５のドレイン電圧）のスルーレートばらつきを抑制することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１５０９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の図１８に示す回路構成では、前記ＮＭＯＳトランジスタ１５がｏｎ動作する場合に、Ｖｔｈのばらつきに対するスルーレートばらつきを抑制する効果はあるが、前記ＮＭＯＳトランジスタ１５がｏｆｆ動作する場合のＶｔｈのばらつきに対するスルーレートばらつきを抑制する効果はない、という問題点を有している。
【０００７】
図１９は、前記の図１８に示された従来の出力回路の信号波形図である。前記出力回路の入力信号ＳＡ１がＨレベルからＬレベルに変化することにより、前記ＮＭＯＳトランジスタ１５のゲートを駆動する信号ＳＢ１がＬレベルからＨレベルに変わり、前記ＮＭＯＳトランジスタ１５がｏｎ動作をして、外部出力信号ＳＣ１がＨレベルからＬレベルに遷移する。
【０００８】
同様に、入力信号ＳＡ１がＬレベルからＨレベルに変化することにより、前記ＮＭＯＳトランジスタ１５のゲートを駆動する信号ＳＢ１がＨレベルからＬレベルに変化し、前記ＮＭＯＳトランジスタ１５がｏｆｆ動作をして、外部出力信号ＳＣ１がＬレベルからＨレベルに遷移する。
【０００９】
前記の出力回路では、前記ＮＭＯＳトランジスタ１５のＶｔｈがばらついた場合、制御電圧変化調整回路５９の作用により、このトランジスタ１５がｏｎ動作をする時の外部出力信号ＳＣ１のＨレベルからＬレベルへの遷移時の立下りスルーレートばらつきは抑制されるが、このトランジスタ１５がｏｆｆ動作をする時の外部出力信号ＳＣ１のＬレベルからＨレベルへの遷移時の立下りスルーレートばらつきは抑制できていない。
【００１０】
この問題点については、前記の特許文献１では、図２０に示すような出力回路で改善を指摘している。図２０の出力回路は、図１８に示した出力回路と、図１８の出力回路のＮＭＯＳトランジスタとＰＭＯＳトランジスタを逆に入れ替えた構成の出力回路とを組み合わせた形となっている。
【００１１】
図２１の信号波形図を用いてこの出力回路の利点を説明する。入力信号ＳＡがＨレベルからＬレベルに変化すると、制御信号電圧変化調整回路５９が働いて、ＮＭＯＳトランジスタ１５のゲートを駆動するＳＢＮ信号はＨレベルとなる。同時に、ＰＭＯＳトランジスタ２１１がｏｎすることにより、ＰＭＯＳトランジスタ２１５のゲートを駆動するＳＢＰ信号はＨレベルとなる。
【００１２】
出力バッファ８のＮＭＯＳトランジスタ１５は、信号ＳＢＮがＬレベルからＨレベルに変わったことによりｏｎ動作をし、出力バッファ８のＰＭＯＳトランジスタ２１５は、信号ＳＢＰがＬレベルからＨレベルに変わったことによりｏｆｆ動作をする。ＮＭＯＳトランジスタ１５がｏｎ動作をし、負荷５６を駆動したことにより、外部出力信号ＳＣはＨレベルからＬレベルに遷移する。
【００１３】
入力信号ＳＡがＬレベルからＨレベルに変化すると、制御信号電圧変化調整回路２５９が働いて、ＰＭＯＳトランジスタ２１５のゲートを駆動する信号ＳＢＰはＬレベルとなる。同時に、ＮＭＯＳトランジスタ１１がｏｎすることにより、ＮＭＯＳトランジスタ１５のゲートを駆動する信号ＳＢＮはＬレベルとなる。
【００１４】
出力バッファ８のＰＭＯＳトランジスタ２１５は、信号ＳＢＰがＨレベルからＬレベルに変わったことによりｏｎ動作をし、出力バッファ８のＮＭＯＳトランジスタ１５は、信号ＳＢＮがＨレベルからＬレベルに変わったことによりｏｆｆ動作をする。ＰＭＯＳトランジスタ２１５がｏｎ動作をし、負荷５６を駆動したことにより、外部出力信号ＳＣはＬレベルからＨレベルに遷移する。
【００１５】
このようにして、この出力回路では、外部出力信号ＳＣのＨレベルからＬレベルへの出力立下り遷移は、出力バッファ８のＮＭＯＳトランジスタ１５のｏｎ動作により引き起こされ、外部出力信号ＳＣのＬレベルからＨレベルへの立ち上り遷移は、出力バッファ８のＰＭＯＳトランジスタ２１５のｏｎ動作により引き起こされる。
【００１６】
ＮＭＯＳトランジスタ１５のＶｔｈがばらついた場合は、制御信号電圧変化調整回路５９が作用して、ＮＭＯＳトランジスタ１５のｏｎ動作時のスル−レートばらつきを抑制する。言い換えると、外部出力信号ＳＣのＨレベルからＬレベルへの遷移時の立下りスルーレートばらつきを抑制する。
【００１７】
ＰＭＯＳトランジスタ２１５のＶｔｈがばらついた場合は、制御信号電圧変化調整回路２５９が前記制御信号電圧変化調整回路５９と同様な作用をして、ＰＭＯＳトランジスタ２１５のｏｎ動作時のスル−レートばらつきを抑制する。言い換えると、外部出力信号ＳＣのＬレベルからＨレベルへの遷移時の立上りスルーレートばらつきを抑制する。
【００１８】
従って、図２０に示される出力回路では、ＮＭＯＳトランジスタ１５、ＰＭＯＳトランジスタ２１５等の出力バッファのトランジスタのｏｆｆ動作時のドレイン出力端子のスルーレートのＶｔｈばらつきに対するばらつき抑制対策は必要としない。
【００１９】
しかしながら、図２０の出力回路では、図２１に示した信号ＳＢＰと信号ＳＮＢとが同時にＬレベルからＨレベルに遷移する符号（Ａ）の期間は、ＰＭＯＳトランジスタ２１５がｏｎ動作からｏｆｆ動作に切り変化する期間であり、同時にＮＭＯＳトランジスタ１５がｏｆｆ動作からｏｎ動作に切り変化する期間であるために、この２つのトランジスタ１５、２１５が同時にｏｎ動作する瞬間がある。この２つのトランジスタ１５、２１５が同時にｏｎ動作をすると、この２つのトランジスタを通して、電源ＶＤＤと接地電源ＧＮＤとが導通し、大電流が流れる。この状態をＰＭＯＳトランジスタ２１５とＮＭＯＳトランジスタ１５との貫通状態と呼び、この大電流を貫通電流と呼ぶ。
【００２０】
同様に、信号ＳＢＰと信号ＳＮＢとが同時にＨレベルからＬレベルに遷移する（Ｂ）の期間は、ＰＭＯＳトランジスタ２１５がｏｆｆ動作からｏｎ動作に切り変化する期間であり、同時にＮＭＯＳトランジスタ１５がｏｎ動作からｏｆｆ動作に切り変化する期間であるために、この２つのトランジスタが同時にｏｎ動作する瞬間がある。この２つのトランジスタが同時にｏｎ動作をすることにより、前記期間（Ａ）と同じように、この２つのトランジスタが貫通状態となり、大電流の貫通電流が電源ＶＤＤから接地電源ＧＮＤに流れる。
【００２１】
前記期間（Ａ）、（Ｂ）では、ＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２１５とを通して電源ＶＤＤから接地電源ＧＮＤに貫通電流が流れる貫通状態により、ＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２１５との特性が経時的に劣化又は破壊したり、また、電源電圧ＶＤＤがゆらぐことにより電源配線を通してノイズが発生し、出力回路及びその他の回路の誤動作を招く等の恐れがある。
【００２２】
前記の説明から判るように、図２０に示す出力回路は、負荷５６が重く、そのために、出力バッファ８を構成するＮＭＯＳトランジスタ１５、ＰＭＯＳトランジスタ２１５が大電流を駆動する能力が必要な場合には、貫通電流は非常に大きい電流となり、この出力回路は信頼性上に問題があり、実用性が乏しい。
【００２３】
通常、負荷５６が重く、出力バッファ８のＮＭＯＳトランジスタ１５、ＰＭＯＳトランジスタ２１５の駆動能力が必要な場合の出力回路は、図２２に示すような構成の回路構成となる。
【００２４】
図２２において、出力反転遅延回路１は、出力バッファ８のＰＭＯＳトランジスタ２１５を駆動させる駆動信号ＳＢＰを入力信号ＳＡの反転した形で、ある遅延時間だけ遅らせて出力する回路であり、遅延回路とプリバッファ回路の機能を兼ね備えた回路である。
【００２５】
この出力反転遅延回路１は、信号ＳＡがＨレベルからＬレベルに切り替わる時の遅延時間Ｄ１Ｆと、信号ＳＡがＬレベルからＨレベルに切り替わる時の遅延時間Ｄ１Ｒとでは、通常、異なる２つの遅延時間を持つ。
【００２６】
同様に、出力反転遅延回路２は、出力バッファ８のＮＭＯＳトランジスタ１５を駆動させる駆動信号ＳＢＮを入力信号ＳＡの反転した形で、ある遅延時間だけ遅らせて出力する回路であり、遅延回路とプリバッファ回路の機能を兼ね備えた回路である。
【００２７】
この出力反転遅延回路２も、信号ＳＡがＨレベルからＬレベルに切り替わる時の遅延時間Ｄ２Ｆと、信号ＳＡがＬレベルからＨレベルに切り替わる時の遅延時間Ｄ２Ｒとでは、通常、異なる２つの遅延時間を持つ。
【００２８】
また、遅延時間Ｄ１Ｆ、Ｄ２Ｒ無くても良い。更に、遅延時間Ｄ２Ｆ、Ｄ２Ｒは同じ時間でも良い。図２２に示す出力回路構成では、遅延時間Ｄ２Ｆ、Ｄ１Ｒは、出力バッファ８を構成するＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２１５の貫通状態を防ぐために、必ず適切な値に設定する必要がある。
【００２９】
以下、図２３の信号波形図を用いて、図２２に示された出力回路の動作を詳しく説明する。
【００３０】
入力信号ＳＡがＨレベルからＬレベルに変化すると、出力反転遅延回路１は、遅延時間Ｄ１Ｆ後にＰＭＯＳトランジスタ２１５のゲートを駆動する信号ＳＢＰをＬレベルからＨレベルにさせ、ＰＭＯＳトランジスタ２１５をｏｆｆさせる。この遅延時間Ｄ１Ｆは無くても問題はないが、出力回路設計上の都合で必要に応じて遅延時間Ｄ１Ｆを設定すれば良い。
【００３１】
出力反転遅延回路２は、入力信号ＳＡがＨレベルからＬレベルに変化すると、遅延時間Ｄ２Ｆ後にＮＭＯＳトランジスタ１５のゲートを駆動する信号ＳＢＮをＬレベルからＨレベルにさせ、ＮＭＯＳトランジスタ１５をｏｎさせる。この遅延時間Ｄ２Ｆは、ＰＭＯＳトランジスタ２１５がｏｆｆした後にＮＭＯＳトランジスタ１５がｏｎするように、時間設定をすることが必要である。これにより、前記の図２１に示した貫通状態（Ａ）を防ぐことができる。
【００３２】
入力信号ＳＡがＬレベルからＨレベルに変化すると、出力反転遅延回路２は遅延時間Ｄ２Ｒ後にＮＭＯＳトランジスタ１５のゲートを駆動する信号ＳＢＮをＨレベルからＬレベルにさせ、ＮＭＯＳトランジスタ１５をｏｆｆさせる。
【００３３】
外部出力信号ＳＣは、ＮＭＯＳトランジスタ１５がｏｎしていた間は、このトランジスタ１５が負荷５６を駆動することにより、Ｌレベルとなっていた。ＮＭＯＳトランジスタ１５がｏｆｆし、負荷５６を駆動しなくなると、外部出力信号ＳＣは、負荷５６の一端がプルアップされている電源の電圧ＶＤＤまで上がる。すなわち、ＮＭＯＳトランジスタ１５がｏｆｆすることにより、外部出力信号ＳＣはＬレベルからＨレベルに遷移する。
【００３４】
この点が前述の図２０の出力回路と動作が異なる。図２０の出力回路では、ＰＭＯＳトランジスタ２１５がｏｎ動作をすることにより外部出力信号ＳＣはＬレベルからＨレベルに遷移した。また、この遷移時のスルーレートは、ＰＭＯＳトランジスタ２１５のｏｎ動作状態で決まり、そのｏｎ動作を制御するのが制御信号電圧変化調整回路２５９であった。
【００３５】
一方、図２２の出力回路では、外部出力信号ＳＣはＬレベルからＨレベルに遷移する時のスルーレートは、ＮＭＯＳトランジスタ１５のｏｆｆ動作状態で決まる。後述するが、ＮＭＯＳトランジスタ１５のｏｆｆ動作により外部出力信号ＳＣのスルーレートを制御し、且つ、このトランジスタ１５の閾値電圧Ｖｔｈがばらついても、このスルーレートのばらつきを抑制することが本発明の目的である。
【００３６】
図２３の信号波形図を用いた図２２の出力回路の動作説明に戻る。前述の遅延時間Ｄ２Ｒは無くても良い。また、遅延時間Ｄ２Ｒは、ＨレベルからＬレベルへの立下り遷移時とＬレベルからＨレベルへの立上り遷移時との２つの入力信号ＳＡに対する出力信号ＳＣの遅延時間が等しくなるように設定しても良い。
【００３７】
入力信号ＳＡがＬレベルからＨレベルに変化すると、出力反転遅延回路１は遅延時間Ｄ１Ｒ後にＰＭＯＳトランジスタ２１５のゲートを駆動する信号ＳＢＰをＨレベルからＬレベルにさせ、ＰＭＯＳトランジスタ２１５をｏｎさせ、出力回路の外部端子５４を完全にＨレベルとなるようにする。この遅延時間Ｄ１Ｒは、ＮＭＯＳトランジスタ１５がｏｆｆした後にＰＭＯＳトランジスタ２１５がｏｎするように、時間設定をすることが必要である。これにより、前記の図２１示した貫通状態（Ｂ）を防ぐことができる。
【００３８】
前記の説明から判るように、図２２に示された出力回路では、外部出力信号ＳＣのＨレベルからＬレベルへの立下り遷移とＬレベルからＨレベルへの立上り遷移時の各々のスルーレートは、出力バッファ８のＮＭＯＳトランジスタ１５のｏｎ、ｏｆｆ動作で決まる。図１８に示される従来の出力回路をこの図２２に示される出力回路に適用した場合、すなわち、図１８に図示された制御信号電圧変化調整回路５９を出力反転遅延回路２とＮＭＯＳトランジスタ１５との間に挿入した場合、ＮＭＯＳトランジスタ１５のｏｎ動作時の外部出力信号ＳＣの立下り遷移時のスルーレートについては、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈのばらつきに対する抑制効果がある。しかし、ＮＭＯＳトランジスタ１５のｏｆｆ動作時の外部出力信号ＳＣの立上り遷移時のスルーレートについては、Ｖｔｈばらつきに対する抑制効果が無い。
【００３９】
本発明は、前記の従来の問題点を解決するものであり、その目的は、出力回路において、出力ＭＯＳトランジスタの閾値電圧Ｖｔｈがばらついた時、この出力ＭＯＳトランジスタのｏｆｆ動作時のドレイン電圧のスルーレートばらつきを抑制することにある。
【００４０】
そして、図１８及び図２０で示されるような出力回路、及び他の出力回路においても、出力バッファのＭＯＳトランジスタ（ＮＭＯＳトランジスタでもＰＭＯＳトランジスタでも良い）がｏｆｆすることにより、外部出力信号ＳＣが状態遷移する時のスルーレートのＶｔｈに対するばらつきを抑制できるようにする。
【課題を解決するための手段】
【００４１】
前記の課題を解決するために、本発明の出力回路は、図１に示されているように、入力信号ＳＡを入力して駆動信号ＳＢを出力するプリドライブ回路１と、前記駆動信号ＳＢをゲート端子に入力して、ドレイン端子から外部出力信号を出力するソース接地・オープンドレイン形式のＮＭＯＳトランジスタ１５とにより構成される。
【００４２】
前記プリドライブ回路１は、前記ＮＭＯＳトランジスタ１５をｏｎ動作させるための前記駆動信号ＳＢを出力するトランジスタｏｎ動作駆動回路５１と、前記ＮＭＯＳトランジスタ１５をｏｆｆ動作させるための前記駆動信号ＳＢを出力するＳＷ機能付電流源５２と、前記入力信号ＳＡを受けて、前記トランジスタｏｎ動作駆動回路５１と前記ＳＷ機能付電流源５２との各々を制御する制御信号Ｓｏｎ、Ｓｏｆｆを出力する駆動制御回路５０とにより構成される。尚、入力信号ＳＡ、制御信号Ｓｏｎ、Ｓｏｆｆの極性は特に定義しない、従って、入力信号ＳＡと駆動信号ＳＢの極性の関係は、任意に設定して良い。
【００４３】
前記ＳＷ機能付電流源５２は、一端が前記ＮＭＯＳトランジスタ１５のゲートに接続され、他端は接地電源ＧＮＤに接続される。この電流源５２の電流ＩＧは、前記ＮＭＯＳトランジスタ１５のゲート電圧が閾値電圧Ｖｔｈのばらつき範囲内でばらついても、一定の電流値でゲート端子の電荷を引き抜くことを特徴とする。
【００４４】
また、本発明の出力回路は、図３に示すように、前記の出力回路構成において、前記ＳＷ機能付電流源５２の電流ＩＧの電流値を電流値切換信号によって切り換えることが可能なＳＷ機能付可変電流源に置き換え、出力回路の外部出力信号ＳＣがある電圧値に達すると前記電流値切換信号の値を変化させて前記ＳＷ機能付可変電流源５２の電流値を切り換える電流値切換信号を出力する出力電圧検出回路２を付け加えた回路構成としても良い。
【発明の効果】
【００４５】
外部出力信号ＳＣのスルーレートは、ＮＭＯＳトランジスタ１５のゲート−ドレイン間の容量値ＣｇｄとＳＷ機能付電流源５２の電流ＩＧの電流値とが主要因となって決まる。外部出力信号ＳＣのスルーレートは、以下のような式でほぼ近似できる。
【００４６】
スルーレート≒（電流ＩＧの電流値／Ｃｇｄ）    …（１）
前記（１）式は、前記ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈがばらついたとしても、前記ＳＷ機能付電流源５２の電流ＩＧ電流値がばらつかなければ、スルーレートはばらつかないことを意味している。
【００４７】
図２を用いて、ＮＭＯＳトランジスタ１５のｏｆｆ動作と、その作用として外部出力信号ＳＣがＬレベルからＨレベルへ遷移するときのスルーレートとの関係を詳しく説明する。
【００４８】
初期状態として、入力信号ＳＡによりプリドライブ回路１の駆動信号ＳＢはＨレベルにあり、ＮＭＯＳトランジスタ１５はｏｎ動作状態にある。その結果、外部出力信号ＳＣはＬレベルになっている。
【００４９】
次に、入力信号ＳＡの極性が変わり、駆動制御回路５０の制御信号Ｓｏｆｆが変化し、駆動信号ＳＢをＬレベルにするようにＳＷ機能付電流源５２が電流ＩＧを接地電源ＧＮＤに引き込む動作をする。この時、駆動制御回路５０の信号Ｓｏｎにより、トランジスタｏｎ動作駆動回路５１の出力は不定状態となり、前記ＳＷ機能付電流源５２の電流ＩＧは、ＮＭＯＳトランジスタ１５のゲート・ソース間、ゲート・ドレイン間の各容量にチャージされた電荷を引き抜き、ＮＭＯＳトランジスタ１５のゲート電圧（駆動信号ＳＢの電圧）はＨレベルからＬレベルに下がり始める。尚、前記ＮＭＯＳトランジスタ１５のゲート・ソース間、ゲート・ドレイン間の容量は、ＮＭＯＳトランジスタ１５の寄生容量であるため、図１には示されていない。
【００５０】
ＮＭＯＳトランジスタ１５のゲート電圧が閾値電圧Ｖｔｈまで下がると、ＮＭＯＳトランジスタ１５がｏｆｆ動作を始める。この時、以下の２つの作用がＮＭＯＳトランジスタ１５のゲートに働く。
【００５１】
（１）ＮＭＯＳトランジスタ１５のｏｆｆ動作により、このトランジスタ１５のドレイン端子電圧（外部出力信号ＳＣの電圧）は、一端が電源電圧ＶＤＤにプルアップされた負荷５６を通して、電源電圧ＶＤＤに上がろうとする。その結果、ＮＭＯＳトランジスタ１５のゲート・ドレイン間には容量Ｃｇｄがあるため、この容量Ｃｇｄを通してゲート電圧はＨレベルに上がろうとする。
【００５２】
（２）前述したように、ＳＷ機能付電流源５２がＮＭＯＳトランジスタ１５のゲート端子から電流ＩＧを引き込み、ゲート電圧をＬレベルに下げようとする。
【００５３】
前記の２つの作用が釣り合い、ＮＭＯＳトランジスタ１５のゲート電圧はほぼ閾値電圧Ｖｔｈで一定となる。この時、ＮＭＯＳトランジスタ１５は、ｏｎ動作はしているがドレイン端子電圧は次第にＬレベルからＨレベルに遷移する、というｏｎ領域とｏｆｆ領域の臨界動作の状態にいる。
【００５４】
この状態では、ＳＷ機能付電流源５２の電流ＩＧはＮＭＯＳトランジスタ１５のゲート・ドレイン間の容量に流れ、このゲート・ドレイン間電圧を変化させる。この時のゲート・ドレイン間電圧Ｖｇｄの時間微分は、以下の式で近似できる。
【００５５】
Ｖｇｄの時間微分  ≒  （電流ＩＧの電流値／Ｃｇｄ）  …（２）
前記（２）式において、符号ＩＧはＳＷ機能付電流源５２の電流ＩＧの電流値、ＣｇｄはＮＭＯＳトランジスタ１５のゲート・ドレイン間容量値である。
【００５６】
前述したように、この状態では、ＮＭＯＳトランジスタ１５のゲート電圧はほぼ閾値電圧Ｖｔｈで一定であるため、前記ゲート−ドレイン間電圧Ｖｇｄの時間微分はドレイン端子電圧（外部出力信号ＳＣの電圧）のスルーレートと等価になる。故に、外部出力信号ＳＣのスルーレートは前記（１）式が成り立つ。
【００５７】
前記（１）式が成り立つ状況は、ドレイン端子電圧が電圧ＶＤＤに達するまで続く。ドレイン端子電圧が電圧ＶＤＤに達すると、ドレイン端子電圧は変化しないため、前記（２）式の関係を成立させるためには、ＮＭＯＳトランジスタ１５のゲート電圧を下げるしかなく、その結果として、ＮＭＯＳトランジスタ１５はｏｆｆ動作状態に落ち着く。
【００５８】
前記（１）式から判るように、出力スルーレートには閾値電圧Ｖｔｈは直接関係しない。閾値電圧Ｖｔｈがばらつくことによりスルーレートがばらつく理由は、閾値電圧Ｖｔｈによりゲートに流れる電流値が変化することが大きな要因となる。
【００５９】
本発明では、ＮＭＯＳトランジスタ１５のゲート電圧（ＳＢ信号電圧）を下げるためのＳＷ機能付電流源５２の電流ＩＧは、閾値電圧Ｖｔｈがばらつく範囲でも、電流値は変わらないように設計する。
【００６０】
その結果、本発明の出力回路では、電流ＩＧの電流値を適切に設定することにより、ＮＭＯＳトランジスタ１５のｏｆｆ動作時のスルーレートを所望の値に設定でき、かつ閾値電圧Ｖｔｈがばらついても電流ＩＧの電流値が一定であるようにしているので、ＮＭＯＳトランジスタ１５がｏｆｆ動作する時の外部出力信号ＳＣのスルーレートばらつきを抑制する効果が得られる。
【００６１】
また、本発明によれば、出力回路は、図３に図示されたように、図１の出力回路構成において、前記ＳＷ機能付電流源５２の電流ＩＧの電流値を電流値切換信号によって切り換えることが可能なＳＷ機能付可変電流源５２に置き換え、出力回路の外部出力信号ＳＣがある電圧値に達すると前記電流値切換信号の値を変化させて前記ＳＷ機能付可変電流源の電流ＩＧの電流値を切り換える作用を持つ出力電圧検出回路２を付加した回路構成としても良い。
【００６２】
この構成による効果を図４を用いて説明する。この回路構成では、図４に示した符号（ａ）の期間、すなわち、プリドライブ回路１の駆動信号ＳＢは、ＮＭＯＳトランジスタ１５がｏｎ動作状態のＨレベルからＬレベルに遷移し、ＮＭＯＳトランジスタ１５のゲート電圧がほぼ閾値電圧Ｖｔｈで一定になり、出力信号ＳＣ電圧（ドレイン端子電圧）がＬレベル（ほぼ０Ｖ）からある所定の電圧値に達するまでの期間において、ＳＷ機能付可変電流源５２の電流ＩＧの電流値は大きな電流値に設定しておくことができる。
【００６３】
その設定が、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈがばらついた場合において、駆動信号ＳＢの電圧がＨレベルからＬレベルへ遷移を始めた時点から出力信号ＳＣ電圧がＬレベルから立ち上がるまでの時間間隔のばらつきを小さくすることを可能とする。
【００６４】
前記（１）式で示したように、ＳＷ機能付可変電流源５２の電流ＩＧの電流値は出力信号ＳＣのスルーレートを決める。この構成による出力回路は、図４の期間（ａ）後の、出力電圧がある電圧値からＨレベル（ＶＤＤ電圧）までに達する期間（ｂ）において、電流ＩＧの電流値を適切に設定して、所望の出力電圧のスルーレートに設定することができる。
【００６５】
従って、この構成の本発明の出力回路では、電流ＩＧの電流値を期間（ａ）、（ｂ）間で異なる電流値を適切に設定することにより、前述のＳＷ機能付電流源を用いたもう一つの本発明の出力回路と同様に、ＮＭＯＳトランジスタ１５のｏｆｆ動作時において、スルーレートが所望の出力電圧スルーレートになるように設定でき、かつ閾値電圧Ｖｔｈがばらついても、電流ＩＧの電流値が一定であるようにしているので、ＮＭＯＳトランジスタ１５がｏｆｆ動作する時の外部出力信号のスルーレートばらつきを抑制する効果が得られる。それに加えて、前述のＳＷ機能付電流源５２を用いたもう一つの本発明の出力回路に比べて、閾値電圧Ｖｔｈがばらついても、入力信号ＳＡから出力信号ＳＣまでの遅延時間のばらつきを抑制する効果も得られる。
【図面の簡単な説明】
【００６６】
【図１】本発明の出力回路のブロック図である。
【図２】同出力回路の動作説明図である。
【図３】図１の出力回路を更に改良した出力回路のブロック図である。
【図４】同出力回路の動作説明図である。
【図５】本発明の第１の実施形態の出力回路の回路図である。
【図６】同出力回路に備えるＳＷ機能付電流源の電流の特性を示す図である。
【図７】同出力回路の別の構成の回路図である。
【図８】本発明の第２の実施形態の出力回路の回路図である。
【図９】図８の出力回路の別の構成の回路図である。
【図１０】本発明の第３の実施形態の出力回路のブロック図である。
【図１１】（ａ）は同出力回路に備える出力反転遅延回路の構成図、同図（ｂ）は同出力反転遅延回路の動作説明図である。
【図１２】本発明の第３の実施形態の出力回路の動作説明図である。
【図１３】同出力回路の別の構成のブロック図である。
【図１４】図１３の出力回路の動作説明図である。
【図１５】本発明の第４の実施形態の出力回路のブロック図である。
【図１６】同出力回路の動作説明図である。
【図１７】本発明の第５の実施形態の出力回路の回路図である。
【図１８】従来の出力回路の回路図である。
【図１９】同出力回路の動作説明図である。
【図２０】従来の別の出力回路の回路図である。
【図２１】同出力回路の動作説明図である。
【図２２】出力バッファのトランジスタ間で貫通しない出力回路の回路図である。
【図２３】図２２の出力回路の動作説明図である。
【発明を実施するための形態】
【００６７】
以下、本発明の実施をするための形態について、図面を参照して説明する。尚、特に必要なとき以外は、同一又は同様な部分の説明を原則として繰り返さない。
【００６８】
（第１の実施形態）
図５を用いて、本発明の第１の実施形態を説明する。図５の出力回路は、図１で示した本発明の出力回路の具体的な実施形態の出力回路である。以下に、図１に対応させて、図５の第１の実施形態の出力回路構成を説明する。
【００６９】
図１における駆動制御回路５０は、インバータ３とＮＭＯＳトランジスタ２とで構成される。入力信号ＳＡはインバータ３を経由してＮＭＯＳトランジスタ２のゲート端子に入力され、このトランジスタ２のドレイン端子からＳＷ（スイッチ）機能付電流源５２を制御するＳｏｆｆ信号が出力される。また、入力信号ＳＡは直接Ｓｏｎ信号となり、トランジスタｏｎ動作駆動回路５１のＰＭＯＳトランジスタ１０のゲートを駆動する。
【００７０】
図１において、トランジスタｏｎ動作駆動回路５１は、図１８に示した従来技術の出力回路の制御信号電圧変化調整回路５９とＰＭＯＳトランジスタ１０とを用いて、図１８の従来技術の出力回路と同じ構成にする。この構成により、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈがばらついても、ＮＭＯＳトランジスタ１５のｏｎ動作時の外部出力信号ＳＣのスルーレートの閾値電圧Ｖｔｈに対するばらつきを抑制できる。
【００７１】
図１において、ＳＷ機能付電流源５２は、ＳＷ機能付電流源５２の電流ＩＧを出力するためのＮＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とで構成するカレントミラー回路と、電流ＩＧの基になる電流源Ｉ０とで構成される。
【００７２】
出力バッファ８のＮＭＯＳトランジスタ１５のゲート端子は、トランジスタｏｎ動作駆動回路５１のＰＭＯＳトランジスタ６２のドレイン端子と、ＳＷ機能付電流源５２のＮＭＯＳトランジスタ２２のドレイン端子とに接続される。ＮＭＯＳトランジスタ１５のドレイン端子は出力端子となり、外部出力信号ＳＣを出力する。この出力端子に接続される負荷５６の他端は電源ＶＤＤにプルアップされる。
【００７３】
前述の駆動制御回路５０の信号Ｓｏｆｆは、ＳＷ機能付電流源５２のＮＭＯＳトランジスタ２１のドレイン端子・ゲート端子に接続され、入力信号ＳＡがＬレベルであれば、このノードをＬレベルに落とすことにより、ＳＷ機能付電流源５２をｏｆｆさせ、電流ＩＧの電流値をゼロにする。
【００７４】
以上の構成により、図５に示した出力回路では、入力信号ＳＡがＨレベルであれば、トランジスタｏｎ動作駆動回路５１のＰＭＯＳトランジスタ１０がｏｆｆ動作し、ＳＷ機能付電流源５２はｏｎ動作する。従って、出力バッファ８のＮＭＯＳトランジスタ１５のゲート駆動信号ＳＢはＬレベルとなり、外部出力信号ＳＣはＨレベルとなる。逆に、入力信号ＳＡがＬレベルであれば、トランジスタｏｎ動作駆動回路５１のＰＭＯＳトランジスタ１０がｏｎ動作し、ＳＷ機能付電流源５２はｏｆｆ動作する。従って、駆動信号ＳＢはＨレベルとなり、外部出力信号ＳＣはＬレベルとなる。
【００７５】
ＳＷ機能付電流源５２の電流ＩＧは、図６に示した符号（ＩＧ）のＩＤＳ−ＶＤＳ特性曲線のように、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈのばらつき範囲内（図６の閾値圧Ｖｔｈ１〜Ｖｔｈ２の範囲内）では一定の定電流値を保つようにする。すなわち、図６に示されているような特性曲線（ａ）、（ｂ）にはならないようにする必要がある。
【００７６】
そのためには、ＮＭＯＳトランジスタ２１、２２の各トランジスタのチャンネル長Ｌのサイズを適切な大きさにすること、ＮＭＯＳトランジスタ２１、２２の各チャンネル幅Ｗ‘、Ｗを適切な値に設定にして、Ｗ’／Ｌ、Ｗ／Ｌが電流源Ｉ０、出力電流ＩＧに対して十分に大きくなるようにする。
【００７７】
尚、電流源Ｉ０は、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈに依存しないように作られているものとする。また、ＮＭＯＳトランジスタ２１、２２で構成されるカレントミラー回路の電流Ｉ０と電流ＩＧとのミラー比は、適切なマスク設計をすることにより、その回路を構成する各トランジスタの閾値電圧Ｖｔｈに依存性しない。
【００７８】
以上のように、前記チャネル長Ｌ、チャネル幅Ｗ‘、Ｗを適切に設定すると、このＳＷ機能付電流源５２の電流ＩＧの電流値は、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈのばらつき範囲内では一定となる。
【００７９】
外部出力信号ＳＣのスルーレートは、図５では図示されていなが、ＮＭＯＳトランジスタ１５のゲート・ドレイン間容量の容量値Ｃｇｄと電流ＩＧの電流値とが主要因となって決まる。すなわち、以下の（１）式のように近似できる。
【００８０】
スルーレート≒（ＩＧの電流値／Ｃｇｄ）  …（１）
ゲート・ドレイン間容量Ｃｇｄは閾値電圧Ｖｔｈに依存しないので、ＮＭＯＳトランジスタ１５のｏｆｆ動作時の外部出力信号ＳＣのスルーレートのＶｔｈ依存性はほとんどないと考えて良い。
【００８１】
以上のことから、第１の実施形態に係る発明によれば、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈのばらつきに対する外部出力信号ＳＣのスルーレートばらつきは、ＮＭＯＳトランジスタ１５がｏｎ動作する時だけではなく、ｏｆｆ動作するときにおいても抑制することができる。
【００８２】
尚、図５において、本発明の第１の実施形態の出力回路は、図７に図示したように、ＮＭＯＳトランジスタ１０とＰＭＯＳトランジスタ１５との各役割を入れ換え、外部出力端子５４に接続される負荷の他端を接地電源ＧＮＤに接地された形式であっても良い。この場合においても、ＰＭＯＳトランジスタ１５の閾値電圧Ｖｔｈのばらつきに対する外部出力信号ＳＣのスルーレートばらつきは、ＰＭＯＳトランジスタ１５がｏｎ動作する時だけではなく、ｏｆｆ動作するときにおいても抑制することができる。
【００８３】
（第２の実施形態）
図８を用いて、本発明の第２の実施形態を説明する。図８の出力回路は、図１で示した本発明の出力回路の具体的な実施形態の出力回路である。以下に、図１に対応させて、図８の第２の実施形態の出力回路の構成を説明する。
【００８４】
図１における駆動制御回路５０は、２個のインバータ３、４と、ＮＭＯＳトランジスタ２と、ＰＭＯＳトランジスタ５とにより構成される。入力信号ＳＡはインバータ３を経由してＮＭＯＳトランジスタ２のゲート端子に入力され、このトランジスタ２のドレイン端子からＳＷ機能付電流源５２を制御する信号Ｓｏｆｆが出力される。また、入力信号ＳＡは、インバータ４を経由してＰＭＯＳトランジスタ５のゲート端子に入力され、このトランジスタ５のドレイン端子からトランジスタｏｎ動作駆動回路５１を制御する信号Ｓｏｎが出力される。
【００８５】
図８において、トランジスタｏｎ動作駆動回路５１は、ＰＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３２とにより構成するカレントミラー回路と、このカレントミラー回路の入力ノード（ＰＭＯＳトランジスタ３１のゲート端子及びドレイン端子とＰＭＯＳトランジスタ３２のゲート端子）に接続される電流源３０と、ＰＭＯＳトランジスタ３２のドレイン端子とプリドライブ回路１の出力端子１４との間に直列に挿入されるゲート接地形式のＰＭＯＳトランジスタ３３と、このＰＭＯＳトランジスタ３３のゲート端子に接続される電圧源３４とにより構成される。
【００８６】
前述の駆動制御回路の信号Ｓｏｎは、トランジスタｏｎ動作駆動回路５１のＰＭＯＳトランジスタ３１のドレイン端子・ゲート端子に接続され、入力信号ＳＡがＨレベルであれば、このノードをＨレベルに落とすことにより、トランジスタｏｎ動作駆動回路５１をｏｆｆさせ、この回路の出力電流であるＰＭＯＳトランジスタ３２、３３のドレイン電流の電流値をゼロにする。
【００８７】
トランジスタｏｎ動作駆動回路５１の出力電流は、ＰＭＯＳトランジスタ３２のドレイン電流が基になっている。この出力電流の電流値は、ゲート接地形式のＰＭＯＳトランジスタ３３の作用により、プリドライブ回路１の出力端子１４の電圧が変動してもほぼ一定の電流値となる。
【００８８】
従って、前述の外部出力信号スルーレートについて説明したように、トランジスタｏｎ動作駆動回路５１は、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈがばらついても、ＮＭＯＳトランジスタ１５のｏｎ動作時の外部出力信号ＳＣのスルーレートの閾値電圧Ｖｔｈに対するばらつきを抑制できる。
【００８９】
図８におけるＳＷ機能付電流源５２と出力バッファ８と負荷５６との構成は、図５で図示した第１の実施形態の出力回路のものと同じであり、その動作、効果も同じである。
【００９０】
以上のことから、本第２の実施形態に係る発明によれば、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈのばらつきに対する外部出力信号ＳＣのスルーレートばらつきは、ＮＭＯＳトランジスタ１５がｏｎ動作する時だけではなく、ｏｆｆ動作するときにおいても抑制することができる。
【００９１】
尚、図８で図示した本発明の第２の実施形態の出力回路は、図９に図示したように、ＮＭＯＳトランジスタ１０とＰＭＯＳトランジスタ１５との各役割を入れ換え、外部出力端子５４に接続される負荷５６は、他端を接地電源ＧＮＤに接地された形式であっても良い。この場合においても、ＰＭＯＳトランジスタ１５の閾値電圧Ｖｔｈのばらつきに対する外部出力信号ＳＣのスルーレートばらつきは、ＰＭＯＳトランジスタ１５がｏｎ動作する時だけではなく、ｏｆｆ動作するときにおいても抑制することができる。
【００９２】
（第３の実施形態）
図１０を用いて、本発明の第３の実施形態を説明する。図１０の出力回路では、出力バッファ８は、ＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２１５とにより構成する。この出力回路は、外部出力端子５４から出力電流を引き込むことと、吐き出すこともできる。
【００９３】
また、この出力回路は、前記「発明が解決しようとする課題」の文中で、図２２を用いて説明した出力バッファ８のＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２１５との貫通状態を防ぐ出力回路と基本的に同じ構成であり、同じく貫通状態を防ぐ効果がある。
【００９４】
図１０に示した出力反転遅延回路１は、図１１（ａ）に図示されたロジック回路の構成をとる。
【００９５】
図１１（ａ）において、２つの遅延回路Ｄ１Ｆ、Ｄ１Ｒは、各々、異なった遅延時間Ｄ１Ｆ、Ｄ１Ｒを持つ遅延回路である。セレクタ５は、入力信号ＳＡがＨレベルであれば信号Ｒ２を、Ｌレベルであれば信号Ｆ２を選択し、信号ＳＢとして出力する。
【００９６】
前記のロジック回路は、図１１（ａ）のタイミング図に図示されているように、入力信号ＳＡがＨレベルからＬレベルに遷移すると、出力信号ＳＢは遅延時間Ｄ１Ｆ後に反転信号ＳＡを出力する。また、入力信号ＳＡがＬレベルからＨレベルに遷移すると、出力信号ＳＢは遅延時間Ｄ１Ｒ後に反転信号ＳＡを出力する。
【００９７】
図１０の出力反転遅延回路２は、図１１で説明した出力反転遅延回路１と同じ構成であり、同じ動作をするが、ＨレベルからＬレベルに遷移するときの遅延時間がＤ２Ｆであり、ＬレベルからＨレベルに遷移するときの遅延時間がＤ２Ｒであることだけが異なる。ここでは、４つの遅延時間Ｄ１Ｆ、Ｄ１Ｒ、Ｄ２Ｆ、Ｄ２Ｒを異なるものとしているが、回路設計に合わせて、同じ遅延時間にしても良い。
【００９８】
図１０に示された回路構成において、出力バッファ８のＮＭＯＳトランジスタ１５のゲートを駆動する信号ＳＢＮを出力するプリドライブ回路６は、図５の実施形態１のプリドライブ回路１又は図８の実施形態２のプリドライブ回路１と同じものである。
【００９９】
図１０のインバータ回路５は、出力バッファ８のＰＭＯＳトランジスタ２１５を駆動するための駆動用インバータである。
【０１００】
図１０の出力回路の動作は、図１２に図示された信号波形図のようになる。この信号波形図は、前記「発明が解決しようとする課題」の文中で、動作説明に用いた図２３の信号波形図と同じタイミング図となっている。図１０の出力回路は、「発明が解決しようとする課題」の文中で説明したように、遅延時間Ｄ２Ｆ、Ｄ１Ｒにより、ＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２１５との貫通状態を防ぐことが出来る。
【０１０１】
外部出力信号ＳＣのＨレベルからＬレベルへの遷移時、及びＬレベルからＨレベルへの遷移時のスルーレートは、ＮＭＯＳトランジスタ１５のｏｎ動作とｏｆｆ動作とにより決まる。ＮＭＯＳトランジスタ１５のゲートを駆動する信号ＳＢＮを出力するプリドライブ回路６は、図５の実施形態１のプリドライブ回路１又は図８の実施形態２のプリドライブ回路１と同じものであるので、ＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈのばらつきに対する外部出力信号ＳＣのスルーレートのばらつきは抑制されたものとなる。
【０１０２】
以上のことから、第３の実施形態に係る発明によれば、本発明の出力回路は、出力バッファ８のＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２１５との貫通状態を防ぎながら、外部出力端子から出力電流を引き込むことも吐き出すこともできる出力回路であり、かつ、外部出力信号ＳＣのスルーレートを決める出力バッファ８のＮＭＯＳトランジスタ１５の閾値電圧Ｖｔｈがばらついたとしても、外部出力信号ＳＣのスルーレートばらつきを抑制する効果を有する。
【０１０３】
尚、図１０の第３の本発明の実施形態では、外部出力端子５４に接続される負荷５６の他端は電源ＶＤＤに接続されているが、この負荷５６の他端を接地電源ＧＮＤに接地する場合は、図１３に図示された出力回路構成となる。
【０１０４】
図１３において、図１０との構成上の差異は、図１３の出力回路では出力バッファ８のＮＭＯＳトランジスタ１５のゲート端子はＮＭＯＳトランジスタ１５駆動用の駆動用インバータ６に接続され、出力バッファ８のＰＭＯＳトランジスタ２１５のゲート端子はプリドライブ回路５に接続される。プリドライブ回路５は、図７の実施形態１のプリドライブ回路１又は図９の実施形態２のプリドライブ回路１と同じものである。
【０１０５】
図１３の出力回路の動作は、図１４に図示された信号波形図のようになる。遅延時間Ｄ２Ｆ、Ｄ１Ｒにより、ＮＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２１５との貫通状態を防ぐことが出来る。
【０１０６】
外部出力信号ＳＣのＨレベルからＬレベルへの遷移時、及びＬレベルからＨレベルへの遷移時のスルーレートは、ＰＭＯＳトランジスタ２１５のｏｎ動作とｏｆｆ動作とで決まる。ＰＭＯＳトランジスタ２１５のゲートを駆動する信号ＳＢＰを出力するプリドライブ回路５は、図７の実施形態１のプリドライブ回路１又は図９の実施形態２のプリドライブ回路１と同じものであるので、ＰＭＯＳトランジスタ２１５の閾値電圧Ｖｔｈのばらつきに対する外部出力信号ＳＣのスルーレートのばらつきは抑制されたものとなる。
【０１０７】
（第４の実施形態）
図１５を用いて、本発明の第４の実施形態を説明する。図１５の出力回路は、２つの入力端子７、３０７と、２つの外部出力端子５４、３５４とを持つ。この出力回路は２つの同じ構成の出力回路でできていて、図１５において入力端子７と出力端子５４とを持つ左側の出力回路と、入力端子３０７と出力端子３５４とを持つ右側の出力回路とは同じ回路構成であり、同じ動作をする。故に、左側の出力回路についてのみ回路構成の説明をする。
【０１０８】
図１５の左側の出力回路は、図１０に図示した本発明の第３の実施形態の出力回路とほぼ同じ構成であり、構成上の差異は、出力バッファ８のＰＭＯＳトランジスタ２１５のゲート端子には、ＰＭＯＳトランジスタ２１５の駆動用インバータの代わりに、図７又は図９に図示された実施形態１又は実施形態２のプリドライブ回路１の出力端子が接続される。２つの外部出力端子５４、３５４間には負荷５６が接続される。
【０１０９】
図１６を用いてこの出力回路の動作を説明する。この出力回路は、入力端子７の入力信号ＳＡと入力端子３０７の入力信号ＳＡ３との各パルス信号間の時間差ＤＴ分だけ、出力端子５４の出力信号ＳＣと出力端子３５４の出力信号ＳＣ３との各パルス出力信号に時間差を与えて出力する。そのため、この出力回路は、両出力端子５４、３５４間に接続された負荷５６に２つの入力信号の時間差ＤＴ分に比例したパワーを印加することができる。以下にその動作を説明する。
【０１１０】
最初に、入力信号ＳＡがＬレベルからＨレベルに遷移した後、遅延時間Ｄ１Ｒの後に、図１６の符号（Ｈ）の状態のように、出力信号ＳＣがＬレベルからＨレベルに遷移する。この符号（Ｈ）の状態では、出力端子３５４の出力信号ＳＣ３がＬレベルであるので、図１５の左側の出力回路のＰＭＯＳトランジスタ２１５のｏｎ動作で出力信号ＳＣがＬレベルからＨレベルに遷移する。
【０１１１】
次に、入力信号ＳＡがＬレベルからＨレベルに遷移した後、時間ＤＴ後に、入力信号ＳＡ３がＬレベルからＨレベルに遷移する。その後、遅延時間Ｄ２Ｒの後に、図１６の符号（Ｆ）の状態のように、出力信号ＳＣ３がＬレベルからＨレベルに遷移する。この状態（Ｆ）では、出力端子５４の出力信号ＳＣがＨレベルであるので、図１５の右側の出力回路のＮＭＯＳトランジスタ３１５のｏｆｆ動作で出力信号ＳＣ３がＬレベルからＨレベルに遷移する。
【０１１２】
また、前記２つの遅延時間Ｄ１Ｒ、Ｄ２Ｒを等しい時間に設定すると、出力信号ＳＣの遷移（Ｈ）と出力信号ＳＣ３の遷移（Ｆ）との時間差はＤＴとなる。
【０１１３】
第３に、入力信号ＳＡ３がＨレベルからＬレベルに遷移した後、遅延時間Ｄ２Ｆの後に、図１６の符号（Ｅ）の状態のように、出力信号ＳＣ３がＨレベルからＬレベルに遷移する。この状態（Ｅ）では、出力端子５４の出力信号ＳＣがＨレベルであるので、図１５の右側の出力回路のＮＭＯＳトランジスタ３１５のｏｎ動作で出力信号ＳＣ３がＨレベルからＬレベルに遷移する。
【０１１４】
第４に、入力信号ＳＡ３がＨレベルからＬレベルに遷移した後、時間ＤＴ後に、入力信号ＳＡがＨレベルからＬレベルに遷移する。その後、遅延時間Ｄ１Ｆの後に、図１６の符号（Ｇ）の状態のように、出力信号ＳＣがＨレベルからＬレベルに遷移する。この状態（Ｇ）では、出力端子３５４の出力信号ＳＣ３がＬレベルであるので、図１５の左側の出力回路のＰＭＯＳトランジスタ２１５のｏｆｆ動作で出力信号ＳＣ３がＨレベルからＬレベルに遷移する。
【０１１５】
また、前記の２つの遅延時間Ｄ１Ｆ、Ｄ２Ｆを等しい時間に設定すると、出力信号ＳＣの遷移（Ｇ）と出力信号ＳＣ３の遷移（Ｅ）との時間差はＤＴとなる。
【０１１６】
前記の動作説明から判るように、図１６に図示されたように、２つの入力信号ＳＡ、ＳＡ３が与えられた場合は、この出力回路の２つの出力端子の出力信号ＳＣ、ＳＣ３の遷移動作は、ＰＭＯＳトランジスタ２１５とＮＭＯＳトランジスタ３１５の各々のｏｎ動作とｏｆｆ動作とにより決まる。ＰＭＯＳトランジスタ２１５は図１５のプリドライブ回路５で駆動され、ＮＭＯＳトランジスタ３１５は図１５のプリドライブ回路３０６で駆動される。各々のプリドライブ回路５、３０６は、図７と図９、及び図５と図８の実施形態１又は実施形態２のプリドライブ回路１である。従って、この出力回路では、ＮＭＯＳトランジスタ３１５、ＰＭＯＳトランジスタ２１５の閾値電圧Ｖｔｈのばらつきに対して、図１６に示された（Ｈ）、（Ｆ）、（Ｅ）、（Ｇ）の各出力信号ＳＣ、ＳＣ３の遷移状態のスルーレートのばらつきが抑制される。
【０１１７】
以上のことから、第４の実施形態に係る発明によれば、本発明の出力回路は、２つの入力信号ＳＡ、ＳＡ３の各パルス信号間の時間差ＤＴ分だけ２つの出力端子５４、３５４の各出力信号ＳＣ、ＳＣ３の各パルス出力信号間に時間差を与えて出力することにより、出力端子５４、３５４間に接続された負荷５６に２つの入力信号の時間差ＤＴ分に比例したパワーを印加する出力回路であり、この出力回路のＮＭＯＳトランジスタ１５、３１５とＰＭＯＳトランジスタ２１５、４１５の閾値電圧Ｖｔｈがばらついたとしても、各出力信号の状態遷移時のスルーレートのばらつきが抑制され、結果として負荷５６に印加される時間差ＤＴ分に比例したパワーのばらつきが抑制される効果を持つ。
【０１１８】
（第５の実施形態）
図１７を用いて、本発明の第５の実施形態を説明する。
【０１１９】
図１７の出力回路は、図８で図示した実施形態２の出力回路に、ＰＭＯＳトランジスタ６１、６２とにより構成される差動回路と、この差動回路のテール電流を決める電流源６０と、前記差動回路の一方の入力端子となるＰＭＯＳトランジスタ６２のゲートに接続される電圧源６３と、ＰＭＯＳトランジスタ６２のドレイン端子にゲート端子とドレイン端子とが接続されるＮＭＯＳトランジスタ６４と、同じくＰＭＯＳトランジスタ６２のドレイン端子にゲート端子が接続されるＮＭＯＳトランジスタ６５とを付加した回路である。
【０１２０】
ＮＭＯＳトランジスタ６４、６５はカレントミラー回路を構成する。このカレントミラー回路はＳＷ機能付可変電流源５２の一部であり、２個のＰＭＯＳトランジスタ６１、６２で構成される差動回路の出力電流ＩＳＵＢのミラー電流を、同じくＳＷ機能付可変電流源５２の一部である２個のＮＭＯＳトランジスタ２１、２２で構成されるカレントミラー回路の基の電流源２０の電流に付加する。
【０１２１】
前記２個のＰＭＯＳトランジスタ６１、６２で構成される差動回路と、この差動回路のテール電流を決める電流源６０と、ＰＭＯＳトランジスタ６２のゲートに接続される電圧源６３とにより、出力電圧検出回路２を構成している。差動回路の他端の入力であるＰＭＯＳトランジスタ６１のゲート端子は、出力バッファ８のＮＭＯＳトランジスタ１５のドレイン端子に接続される。この差動回路は、外部出力信号ＳＣの電圧値を検出し、電圧源６３の電圧値と比較し、この電圧値より外部出力信号ＳＣの電圧値が高ければ、電流切換信号として出力電流ＩＳＵＢをＳＷ機能付可変電流源５２に出力する。
【０１２２】
ＳＷ機能付可変電流源５２は、電流切換信号の電流ＩＳＵＢがゼロであれば電流源２０の電流で決まる電流ＩＧを出力し、電流ＩＳＵＢがある場合は、電流源２０の電流から電流ＩＳＵＢを引いた電流で決まる電流ＩＧを出力する。
【０１２３】
この回路構成よって、外部出力信号ＳＣの電圧（ドレイン端子電圧）がＬレベル（ほぼ０Ｖ）から、電圧源６３の電圧値に達するまでの期間において、ＳＷ機能付可変電流源５２の電流ＩＧの電流値は大きな電流値に設定しておくことができる。前記の期間は、「発明の効果」の文中で説明に用いた図４の（ａ）期間となる。
【０１２４】
前記「発明の効果」の文中で説明したように、この構成による出力回路は、図４の期間（ａ）後における出力電圧が電圧源６３の電圧値からＨレベル（電源電圧ＶＤＤ）までに達する期間（ｂ）において、電流ＩＧの電流値を適切に設定して、所望の出力電圧のスルーレートに設定することができる。
【０１２５】
従って、この構成の出力回路では、電流ＩＧの電流値を図４の（ａ）及び（ｂ）の期間で異なる電流値を適切に設定することにより、前述のＳＷ機能付電流源５２を用いたもう一つの本発明の出力回路と同様に、ＮＭＯＳトランジスタ１５のｏｆｆ動作時において、スルーレートが所望の出力電圧スルーレートになるように設定でき、かつ閾値電圧Ｖｔｈがばらついても電流ＩＧの電流値が一定であるようにしているので、ＮＭＯＳトランジスタ１５がｏｆｆ動作する時の外部出力信号のスルーレートばらつきを抑制する効果が得られる。それに加え、前述のＳＷ機能付電流源５２を用いたもう一つの本発明の出力回路に比べ、閾値電圧Ｖｔｈがばらついても、入力信号ＳＡから出力信号ＳＣまでの遅延時間のばらつきを抑制する効果も得られる。
【産業上の利用可能性】
【０１２６】
以上説明したように、本発明は、半導体集積回路装置に搭載される出力回路において、出力バッファのＭＯＳトランジスタの閾値電圧Ｖｔｈがばらついても、外部出力信号のスルーレートのばらつきを抑制する必要がある出力回路として有用である。
【符号の説明】
【０１２７】
１      プリドライブ回路
２      出力電圧検出回路
８      出力バッファ
１５    ＮＭＯＳトランジスタ
５０    駆動制御回路
５１    トランジスタｏｎ動作駆動回路
５２    ＳＷ機能付電流源
５４    外部端子
５６    負荷
５９    制御信号電圧変化調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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