(57)【要約】【課題】通信信号に応じ適切な利得制御が可能な電子回路を提供すること。【解決手段】本発明は、通信信号が入力される増幅器１０の出力に接続され、時定数制御信号Ｖｓｗに基づいて時定数が可変である保持回路２５を含み、前記増幅器１０に入力される入力信号をバイパスするバイパス回路４０を制御する制御信号を生成する制御信号回路２０を有することを特徴とする電子回路である。本発明によれば、保存回路２５の時定数が可変なため、通信信号に応じ適切な利得制御が可能となる。【選択図】図５
2010213128.tif 000002
【特許請求の範囲】
【請求項１】
通信信号が入力される増幅器の出力に接続され、時定数制御信号に基づいて時定数が可変である保持回路を含み、前記増幅器に入力される入力信号をバイパスするバイパス回路を制御する制御信号を生成する制御信号回路を有することを特徴とする電子回路。
【請求項２】
前記時定数制御信号は、前記通信信号の初期状態においては前記保持回路の時定数を小さくするように制御され、その後、前記時定数を大きくするように制御されることを特徴とする請求項１記載の電子回路。
【請求項３】
前記時定数制御信号は、前記制御信号回路の出力に基づいて生成されることを特徴とする請求項１記載の電子回路。
【請求項４】
前記時定数制御信号は、前記制御信号回路の出力を遅延した信号に基づいて生成されることを特徴とする請求項１記載の電子回路。
【請求項５】
前記保持回路は、抵抗と容量を含み構成され、前記時定数の変更は、前記抵抗の値を変化させることで実現することを特徴とする請求項１記載の電子回路。
【請求項６】
前記制御信号回路は比較回路を備え、前記保持回路の出力が基準値以上になった場合に、前記バイパスを開始する信号を出力することを特徴とする請求項１記載の電子回路。
【請求項７】
前記入力信号は、プリアンブル期間とその後に続くペイロード期間を含み構成されたデータ列を有しており、
前記時定数制御信号は、前記プリアンブル期間において、前記保持回路の時定数を小さくするように制御された後に、前記時定数を大きくするように制御されることを特徴とする請求項１記載の電子回路。
【請求項８】
前記入力信号は、入力信号期間とインターバル期間を有し、
前記インターバル期間に前記保持回路の時定数がリセットされることを特徴とする請求項１記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、特に、増幅器の出力に基づき入力端子からの入力信号をバイパスさせる電子回路に関する。
【背景技術】
【０００２】
増幅器の出力に基づき増幅器のゲインを制御する自動利得制御（ＡＧＣ）回路が知られている。特許文献１には、フォトダイオード等の受光素子の出力電流を電圧に変換し増幅するトランスインピーダンスアンプ（ＴＩＡ）において、ＴＩＡの出力に基づき、ＴＩＡに入力する入力電流をバイパスさせるＡＧＣ回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−９７３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の電子回路においては、増幅器に入力される通信信号に応じ、利得制御が適切に行なわれない場合がある。本発明は、通信信号に応じ適切な利得制御が可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、通信信号が入力される増幅器の出力に接続され、時定数制御信号に基づいて時定数が可変である保持回路を含み、前記増幅器に入力される入力信号をバイパスするバイパス回路を制御する制御信号を生成する制御信号回路を有することを特徴とする電子回路である。本発明によれば、通信信号に応じ適切な利得制御が可能となる。
【０００６】
上記構成において、前記時定数制御信号は、前記通信信号の初期状態においては前記保持回路の時定数を小さくするように制御され、その後、前記時定数を大きくするように制御される構成とすることができる。
【０００７】
上記構成において、前記時定数制御信号は、前記制御信号回路の出力に基づいて生成される構成とすることができる。
【０００８】
上記構成において、前記時定数制御信号は、前記制御信号回路の出力を遅延した信号に基づいて生成される構成とすることができる。
【０００９】
上記構成において、前記保持回路は、抵抗と容量を含み構成され、前記時定数の変更は、前記抵抗の値を変化させることで実現する構成とすることができる。
【００１０】
上記構成において、前記制御信号回路は比較回路を備え、前記保持回路の出力が基準値以上になった場合に、前記バイパスを開始する信号を出力する構成とすることができる。
【００１１】
上記構成において、前記入力信号は、プリアンブル期間とその後に続くペイロード期間を含み構成されたデータ列を有しており、前記時定数制御信号は、前記プリアンブル期間において、前記保持回路の時定数を小さくするように制御された後に、前記時定数を大きくするように制御される構成とすることができる。
【００１２】
上記構成において、前記入力信号は、入力信号期間とインターバル期間を有し、前記インターバル期間に前記保持回路の時定数がリセットされる構成とすることができる。
【発明の効果】
【００１３】
本発明によれば、通信信号に応じ適切な利得制御が可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１（ａ）はＰＯＮ方式のブロック図、図１（ｂ）はＰＯＮ方式の光通信の時間に対する光信号の模式図である。
【図２】図２は比較例に係る増幅回路の回路図である。
【図３】図３は比較例に係る増幅回路のタイミングチャートである。
【図４】図４は入力信号の例を示す図である。
【図５】図５は実施例１に係る増幅回路の回路図である。
【図６】図６は可変抵抗の回路図である。
【図７】図７は実施例１に係る増幅回路のタイミングチャートである。
【図８】図８は実施例２に係る増幅回路の回路図である。
【図９】図９は実施例２に係る増幅回路のタイミングチャートである。
【図１０】図１０は実施例３に係る増幅回路の回路図である。
【発明を実施するための形態】
【００１５】
まず、本発明が用いられるシステムの一例として、ＰＯＮ（Passive Optical Network）方式の通信システムについて説明する。図１（ａ）は、ＰＯＮ方式のブロック図である。局舎８０内の局側通信装置８２は、複数の家庭７０ａから７０ｃ内の各家庭側通信装置７２と光ファイバである通信経路Ｌ１およびＬ２を介し接続されている。局側通信装置８２とオプティカルスプリッタ７４とは１本の通信経路Ｌ１で接続されている。オプティカルスプリッタ７４と各家庭側通信装置７２との間は各通信経路Ｌ２を介し接続されている。オプティカルスプリッタ７４は、各家庭側通信装置７２から各通信経路Ｌ２を介し入出力された信号を通信経路Ｌ１に結合する。通信経路Ｌ１の信号は局側通信装置８２に入出力される。局側通信装置８２は制御回路８４、送信部８６および受信部８８を有している。送信部８６は、各家庭側通信装置７２に光信号を送信する送信回路である。受信部８８は、各家庭側通信装置７２からの光信号を受信する受信回路である。制御回路８４は送信部８６および受信部８８を制御する回路である。
【００１６】
図１（ｂ）は、受信部８８の受光素子（図２のフォトダイオード６０参照）に入力される光信号を時間に対し示す模式図である。期間Ｔｏｎ１の間は家庭７０ａの家庭側通信装置７２からの光信号が入力される。期間Ｔｏｆｆ１の間は光信号は入力されず、期間Ｔｏｎ２において家庭７０ｂの家庭側通信装置（不図示）からの光信号が入力される。さらに、期間Ｔｏｆｆ２の間は光信号は入力されず、期間Ｔｏｎ３において家庭７０ｃの家庭側通信装置（不図示）からの光信号が入力される。各家庭側通信装置７２の出力信号の振幅および各通信経路Ｌ２での光信号の損失はそれぞれ異なる。このため、期間Ｔｏｎ１、Ｔｏｎ２およびＴｏｎ３（入力信号期間）の光信号の振幅はそれぞれ振幅Ａ１、Ａ２およびＡ３と異なる。このように、ＰＯＮ用の受信部８８には、異なる家庭から光信号が異なる振幅で不定期に入力される。なお、期間Ｔｏｆｆ１およびＴｏｆｆ２は通信経路Ｌ２を切り替える期間（インターバル期間）である。受信部８８に用いられる増幅回路においては、入力する光信号の振幅が異なるため、自動利得制御回路が用いられる。
【００１７】
次に、受信部８８に用いられる増幅回路の比較例について説明する。図２は、比較例に係る増幅回路の回路図である。図２を参照に、比較例の増幅回路１００は、増幅器１０、制御信号回路２０、バイパス回路４０および差動増幅器５０を備えている。増幅回路１００の入力端子Ｔｉｎにはフォトダイオード６０のアノードが接続されている。フォトダイオード６０のカソードは電源Ｖｐｄに接続されている。入力端子Ｔｉｎに入力した通信信号である入力信号（入力電流）Ｉｉｎは増幅器１０の入力信号（入力電流）Ｉｔｉａとなる。
【００１８】
増幅器１０は、アンプ１２と帰還抵抗Ｒ０を有しており、電流を電圧に変換し増幅するトランスインピーダンスアンプとして機能する。増幅器１０はノードＮｔｉａに出力信号（出力電圧）Ｖｔｉａを出力する。差動増幅器５０は、信号Ｖｔｉａと参照端子Ｔｒｅｆ１に印加された参照信号（参照電圧）Ｖｒｅｆ１とを差動増幅する。信号Ｖｔｉａが参照信号Ｖｒｅｆ１より大きければ、出力端子Ｔｏｕｔに正の出力信号（出力電圧）Ｖｏｕｔを、出力端子Ｔｏｕｔｂに負の出力信号Ｖｏｕｔｂを出力する。信号Ｖｔｉａが参照信号Ｖｒｅｆ１より小さければ、出力端子Ｔｏｕｔに負の出力信号Ｖｏｕｔを、出力端子Ｔｏｕｔｂに正の出力信号Ｖｏｕｔｂを出力する。出力信号ＶｏｕｔとＶｏｕｔｂは互いに相補信号である。差動増幅器５０をリミットアンプとすることにより、出力信号ＶｏｕｔおよびＶｏｕｔｂを矩形信号とすることができる。
【００１９】
制御信号回路２０は、増幅器１０の出力信号Ｖｔｉａに基づき、制御信号（制御電圧）Ｖａｇｃを生成する。制御信号回路２０は、抵抗Ｒ１および容量Ｃ１を有している。抵抗Ｒ１は、ノードＮｔｉａとバイパス回路４０との間に直列に接続され、増幅器１０から出力された出力信号Ｖｔｉａが入力する。容量Ｃ１は抵抗Ｒ１のバイパス回路４０側とグランドとの間に接続され、抵抗Ｒ１の出力を充電する。このように、抵抗Ｒ１と容量Ｃ１とは保持回路２５を構成する。保持回路２５は、増幅器１０の出力に接続されている。制御信号回路２０は、出力信号Ｖｔｉａを抵抗Ｒ１と容量Ｃ１とにより規定される時定数により平均化し制御信号Ｖａｇｃを出力する。このように、制御信号回路２０は、後述するバイパス回路４０を制御する制御信号Ｖａｇｃを生成する。
【００２０】
入力端子Ｔｉｎとグランドとの間に、ダイオード４１および電流源４２が直列に接続されている。ダイオード４１のアノードは入力端子Ｔｉｎ、カソードは電流源４２に接続されている。ダイオード４１は、電流が逆流することを抑制する。バイパス回路４０は、トランジスタを有している。トランジスタのコレクタは電源Ｖｄに接続されている。トランジスタのエミッタはダイオード４１と電流源４２との間のノードに接続されている。トランジスタのベースには制御信号Ｖａｇｃが入力される。制御信号Ｖａｇｃが低くなると、バイパス回路４０はダイオード４１と電流源４２との間のノードの電位を低くし入力信号Ｉｉｎの一部をバイパス電流Ｉｂとしてバイパスする。このように、バイパス回路４０は、制御信号Ｖａｇｃに基づいて入力信号をバイパスさせる。これにより、増幅器１０に入力する信号Ｉｔｉａが減少する。よって、増幅回路１００の利得が低減する。
【００２１】
図３は、比較例の動作を示すタイミングチャートである。入力信号Ｉｉｎ、制御信号Ｖａｇｃおよび制御信号回路２０の時定数を時間に対し示している。入力信号はプリアンブル信号とペイロード信号とを有している。プリアンブル信号は、制御信号Ｖａｇｃをペイロード信号が入力するまでの間に安定化させる（つまり、信号Ｖｔｉａを平均化する）ための信号である。ペイロード信号は、データの送受信のための信号である。プリアンブル信号が入力しはじめる時間をｔ０、プリアンブル信号が終了しペイロード信号が始まる時間をｔ１、ペイロード信号が終了する時間をｔ２、次のプリアンブル信号が入力し始める時間をｔ３とする。比較例では、制御信号回路２０の時定数はτｌで一定である。
【００２２】
時間ｔ０において、制御信号Ｖａｇｃは入力信号が入力する前の初期状態の信号Ｖｔｉａである。プリアンブル信号が入力し始めると、制御信号Ｖａｇｃは時定数τｌで信号Ｖｔｉａの平均値に近づいて行く。制御信号ＶａｇｃがＶｔｈより小さくなると、バイパス回路４０はバイパス電流Ｉｂを流し始める。つまり、自動利得制御を開始する（ＡＣＧオン）。時間ｔ２において、ペイロード信号が終了すると、信号Ｖｔｉａは大きくなる。制御信号Ｖａｇｃは時定数τｌで初期状態の信号Ｖｔｉａに戻る。制御信号ＶａｇｃがＶｔｈより大きくなるとバイパス回路４０はバイパス電流Ｉｂを流さなくなる。つまり、自動利得制御が終了する（ＡＣＧオフ）。入力信号の振幅が大きい場合、制御信号Ｖａｇｃはより小さくなるため、バイパス電流Ｉｂはより大きくなり、増幅回路１００の利得はより小さくなる。このように、増幅回路１００は、入力信号の振幅に応じ利得を調整する。
【００２３】
図４は、入力信号Ｉｉｎを示した図である。入力信号はプリアンブル期間とその後に続くペイロード期間を含み構成されたデータ列を有している。プリアンブル信号は、制御信号Ｖａｇｃを安定させるための信号であり、ハイおよびローが交互に一定周期であらわれる。図１（ｂ）のように、入力信号の振幅は様々なため、プリアンブル信号が入力する期間に制御信号Ｖａｇｃを安定させる。ペイロード信号は、送受信すべき信号であり、プリアンブル信号の後に入力される。ペイロード信号のハイおよびローは不定期であり、入力信号において同じビットが連続することがある。この場合、図４の領域７０のようにハイまたはローの期間が長く続く。
【００２４】
ペイロード信号において、ハイまたはローの期間が長く続いた場合制御信号Ｖａｇｃが変動してしまうと増幅回路１００の利得が変わってしまい、増幅回路１００が不安定になってしまう。そこで、抵抗Ｒ１を大きくして、時定数τｌを長くする。しかし、時定数τ１が長いと、図３のように、制御信号Ｖａｇｃが安定する時間が長くなり、プリアンブル信号が終了する時間ｔ１以降に自動利得制御が開始される。また、次の信号が入力する時間ｔ３までに制御信号Ｖａｇｃが初期状態に戻らないこともある。このため、制御信号Ｖａｇｃを初期状態に戻すためのリセット回路を設ける場合がある。
【００２５】
このように、比較例においては、制御信号回路２０の時定数を小さくすると、ペイロード信号期間中に制御信号Ｖａｇｃを安定させることができない。一方、制御信号回路２０の時定数を大きくすると、プリアンブル信号期間中にバイパス回路４０を安定させることができない。以下、このような課題を解決する実施例について説明する。
【実施例１】
【００２６】
図５は、実施例１に係る増幅回路１００ａの回路図である。制御信号回路２０は差動増幅器３４（比較回路）を有している。また、保持回路２５の抵抗Ｒ１が可変抵抗である。時定数制御回路３０が設けられ、時定数制御回路３０は差動増幅器３２を有している。差動増幅器３４は、可変抵抗Ｒ１と容量Ｃ１の出力信号（出力電圧）Ｖｔｉａ２と参照信号Ｖｒｅｆ１とを差動増幅し、制御信号ＶａｇｃをノードＮａｇｃに出力する。ノードＮａｇｃはバイパス回路４０のトランジスタのベースに接続されている。また、時定数制御回路３０の差動増幅器３２は、制御信号Ｖａｇｃと参照信号（参照電圧）Ｖｒｅｆ２とを比較し、制御信号Ｖａｇｃが参照信号Ｖｒｅｆ２より小さくなると時定数制御信号Ｖｓｗとしてローを、制御信号Ｖａｇｃが参照信号Ｖｒｅｆ２より大きくなるとハイを出力する。
【００２７】
図６は、可変抵抗Ｒ１の例である。抵抗Ｒ１１とスイッチＳＷが直列に接続され、抵抗Ｒ１１およびスイッチＳＷと抵抗Ｒ１２とが並列に接続されている。抵抗Ｒ１２は抵抗Ｒ１１より大きい。時定数制御信号Ｖｓｗがハイのとき、スイッチＳＷはオンし、可変抵抗Ｒ１の抵抗は小さくなる。よって、保持回路２５の時定数は小さい値τｓとなる。時定数制御信号Ｖｓｗがローのとき、スイッチＳＷはオフし、可変抵抗Ｒ１の抵抗は大きくなる。よって、保持回路２５の時定数は大きい値τｌとなる。その他の構成は、比較例の図２と同じであり説明を省略する。
【００２８】
図７は、実施例１の動作を示すタイミングチャートである。入力信号Ｉｉｎ、信号Ｖｔｉａ２、制御信号Ｖａｇｃおよび保持回路２５の時定数を時間に対し示している。時間ｔ０において、時定数制御信号Ｖｓｗはハイであり、時定数は短いτｓである。Ｖｔｉａ２は入力信号が入力する前の信号Ｖｔｉａである。プリアンブル信号が入力し始めると、信号Ｖｔｉａ２は時定数τｓで信号Ｖｔｉａの平均値に近づいて行く。信号Ｖｔｉａ２がＶｔｈより小さくなると、バイパス回路４０はバイパス電流Ｉｂを流し始め自動利得制御が開始される。一方、制御信号Ｖａｇｃは信号Ｖｔｉａ２とほぼ同じように振舞う。制御信号Ｖａｇｃが参照信号ｒｅｆ２より小さくなるとスイッチＳＷがオフし時定数は長いτｌとなる。時間ｔ２においてペイロード信号が終了すると、信号Ｖｔｉａ２および制御信号Ｖａｇｃは徐々に大きくなる。信号Ｖｔｉａ２がＶｔｈより大きくなるとバイパス回路４０はバイパス電流Ｉｂを遮断し自動利得制御が終了する。制御信号Ｖａｇｃが参照信号Ｖｒｅｆ２より大きくなると制御信号回路２０の時定数は短いτｓとなる。よって、信号Ｖｔｉａ２と制御信号Ｖａｇｃは速やかに初期状態に戻る。
【００２９】
実施例１によれば、時定数制御回路３０が制御信号Ｖａｇｃに基づいて、可変抵抗Ｒ１の抵抗値を変化させることにより、保持回路２５の時定数を制御する。これにより、入力信号に応じ、保持回路２５の時定数を適切に制御することができる。
【００３０】
また、時定数制御回路３０は、入力信号Ｉｉｎが入力する前の初期状態からの出力信号Ｖｔｉａの変化が大きくなると、可変抵抗Ｒ１の抵抗値を初期状態の抵抗値より増大させるように可変抵抗Ｒ１の抵抗値を制御する。例えば、時定数制御回路３０は、出力信号Ｖｔｉａの変化が所定量（参照信号Ｖｒｅｆ２に相当する）より大きくなると、可変抵抗Ｒ１の抵抗値を増大させる。これにより、保持回路２５の時定数を制御する（つまりτｓからτｌとする）。これにより、入力信号Ｉｉｎが入力後、保持回路２５の時定数を大きくできる。
【００３１】
さらに、バイパス回路４０は、初期状態からの出力信号Ｖｔｉａの変化が大きくなると入力信号Ｉｉｎのバイパスを大きくする。例えば、バイパス回路４０は、出力信号Ｖｔｉａの変化が所定量（Ｖｔｈに相当する量）より大きくなると入力信号Ｉｉｎをバイパスする。これにより、増幅器１０の出力が大きくなると入力信号Ｉｉｎをバイパスすることができ、増幅器１０の利得を制御することができる。
【００３２】
さらに、制御信号回路２０は、差動増幅器３４（比較回路）により、保持回路２５の出力が基準値Ｖｔｈ以上になった場合に、バイパスを開始する信号を出力する。
【００３３】
さらに、時定数制御回路３０は、プリアンブル信号が入力する間（図６の時間ｔ０からｔ１の間）に、可変抵抗Ｒ１の抵抗値を初期状態の抵抗値より増大させる。このように、時定数制御信号Ｖｓｗは、プリアンブル期間において、保持回路２５の時定数を小さくするように制御され後に、時定数を大きくするように制御される。これにより、プリアンブルの期間に制御信号を安定させ、ペイロード期間では保持回路２５の時定数を大きくできる。
【００３４】
さらに、時定数制御回路３０は、入力信号の入力が終了し次の入力信号が入力するまでの間（図６の時間ｔ２からｔ３の間）に、可変抵抗Ｒ１の抵抗値を初期状態の抵抗値とする。このように、時定数制御回路３０は、インターバル期間図６の時間ｔ２からｔ３の間の期間）に保持回路２５の時定数をリセットする。これにより、これにより、制御信号Ｖａｇｃを初期状態に戻すためのリセット回路が不要となる。
【００３５】
時定数τｓは、プリアンブル信号内で制御信号Ｖｓｇｃを安定化させるためプリアンブルの期間より短いことが好ましい。また、時定数τｓは、プリアンブル信号のハイローの周期で変動しないようにプリアンブル信号のハイローの周期より長いことが好ましい。
【実施例２】
【００３６】
図８は、実施例２に係る増幅回路１００ｂの回路図である。時定数制御回路３０は、遅延回路３６を有している。遅延回路３６は抵抗Ｒ２および容量Ｃ２を有している。遅延回路３６は制御信号Ｖａｇｃを遅延させ信号（電圧）Ｖａｇｃ２を差動増幅器３２に出力する。その他の構成は、実施例１の図５と同じであり説明を省略する。
【００３７】
図９は、実施例２の動作を示すタイミングチャートである。入力信号Ｉｉｎ、信号Ｖｔｉａ２、制御信号Ｖａｇｃ、信号Ｖａｇｃ２および保持回路２５の時定数を時間に対し示している。信号Ｖａｇｃ２の破線は、遅延回路３６を用いない場合の信号を仮想的に示している。時間ｔ０において、時定数制御信号Ｖｓｗはハイであり、時定数は短いτｓである。信号Ｖａｇｃ２は制御信号Ｖａｇｃから遅延している。このため、実施例１の図７に比べ、スイッチＳＷがオンする時間およびオフする時間が遅くなる。つまり、時定数がτｓからτｌになる時間、時定数τｌからτｓになる時間が実施例１より遅くなる。
【００３８】
実施例１では、制御信号回路２０が短い時定数τｓで動作を開始したのちに、制御信号回路２０を長い時定数τｌに切り替えることで、自動利得制御を安定に行うことができる。実施例２では、前述の時定数の切り替えのタイミングを遅らせることで。制御信号回路２０が短い時定数の状態で十分に動作したのち、制御信号回路２０を長い時定数τｌに切り替えることで、さらに、自動利得制御を安定に行うことができる。
【００３９】
実施例２によれば、時定数制御回路３０は、初期状態からの出力信号Ｖｔｉａの変化が所定量より大きくなってから一定時間経過後に、可変抵抗Ｒ１の抵抗値を初期状態の抵抗値より増大させる。これにより、時定数制御回路３０は、バイパス回路４０が入力信号Ｉｉｎのバイパスを開始させた後に可変抵抗Ｒ１の抵抗値を初期状態の抵抗値より増大させることができる。このように、時定数制御信号は、制御信号回路２０の出力を遅延した信号に基づいて生成することができる。よって、自動利得制御が開始される時点は保持回路２５の時定数を短い状態とすることができ、制御信号Ｖａｇｃを早期に安定させることができる。
【実施例３】
【００４０】
図１０は、実施例３に係る増幅回路１００ｃの回路図である。時定数制御回路３０ａには、制御信号回路２０の出力は入力してない。実施例３では、時定数制御回路３０は、プリアンブル期間の後半、またはペイロード期間に入ったことを検知して保持回路２５の時定数を大きくする制御を行う。実施例１および２のように、時定数制御回路３０は、制御信号回路２０の保持回路（抵抗Ｒ１およびＣ１）の時定数制御のために制御信号回路２０の出力を利用してもよい。つまり、時定数制御信号Ｖｓｗは、制御信号回路２０の出力に基づいて生成してもよい。また、実施例３のように、時定数制御回路３０ａは、制御信号回路２０とは独立に時定数制御を行ってもよい。
【００４１】
実施例１から３によれば、制御信号回路２０は、時定数制御信号Ｖｓｗに基づいて時定数が可変である保持回路２５を含む。また、制御信号回路２０は、増幅器１０に入力される入力信号Ｉｉｎをバイパスするバイパス回路４０を制御する制御信号Ｖｇａｃを生成する。このように、保存回路２５の時定数が可変なため、入力信号に応じ、制御信号回路２０の時定数を適切に制御することができる。
【００４２】
また、時定数制御信号Ｖｓｗは、通信信号の初期状態においては保持回路２５の時定数を小さくするように制御され、その後、時定数を大きくするように制御される。これにより、プリアンブルの期間に制御信号Ｖａｇｃを安定させ、ペイロード期間では保持回路２５の時定数を大きくできる。
【００４３】
実施例１から３では、保持回路２５が抵抗Ｒ１と容量Ｃ１を含み構成され、時定数の変更は、抵抗Ｒ１の値を変化させることで実現している。保持回路２５は、時定数が可変な保持回路（例えばローパスフィルタ）であればよい。抵抗以外の値（例えば容量値）を変化させることにより、保持回路２５の時定数を変更してもよい。
【００４４】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４５】
１０        増幅器
２０        制御信号回路
２５        保持回路
３０        時定数制御回路
３６        遅延回路
４０        バイパス回路
【図１】
2010213128.tif 000003
【図２】
2010213128.tif 000004
【図３】
2010213128.tif 000005
【図４】
2010213128.tif 000006
【図５】
2010213128.tif 000007
【図６】
2010213128.tif 000008
【図７】
2010213128.tif 000009
【図８】
2010213128.tif 000010
【図９】
2010213128.tif 000011
【図１０】
2010213128.tif 000012