(57)【要約】【課題】偶数段パルス遅延装置において、リングディレイライン内でのパルスの周回動作の停止を自動で検出して、再起動等の処理を適正に実行できるようにする。【解決手段】偶数段パルス遅延装置は、ＮＡＮＤ１、ＩＮＶ（インバータ）２〜３１及びＮＡＮＤ３２からなる偶数個の反転回路がリング状に連結され、ＮＡＮＤ３２の制御用端子にインバータＩＮＶ１８の出力が接続されたリングディレイライン１０を備える。リングディレイライン１０は、ＮＡＮＤ１の起動用端子にスタートパルスＰＡを入力すると起動し、パルスを周回させるが、外乱ノイズ等によって周回動作が停止することがある。そこで、ＩＮＶ３１の出力を監視し、その出力が、リングディレイライン１０内でパルスが一周するのに要する時間以上変化しないときに、リングディレイライン１０の動作が停止したと判断して、リングディレイライン１０を再起動する動作判定部２０を設ける。【選択図】図１
2010148005.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を反転して出力する反転回路を偶数個リング状に連結し、前記偶数個の反転回路の一つを、第１制御信号により入力信号の反転動作を開始する第１起動用反転回路として構成し、前記偶数個の反転回路の内、前記第１起動用反転回路及び前記第１起動用反転回路の次段に接続される反転回路を除く反転回路の一つを、第２制御信号により入力信号の反転動作を開始する第２起動用反転回路として構成してなるリングディレイラインと、
前記リングディレイラインの第１起動用反転回路に前記第１制御信号が入力されて前記第１起動用反転回路が反転動作を開始してから、その反転動作により最初に発生したパルスのエッジがメインエッジとして次段以降の反転回路の反転動作により順次伝達されて前記第２起動用反転回路に入力されるまでの間に、前記第２起動用反転回路に前記第２制御信号を入力して該第２起動用反転回路に反転動作を開始させることにより、前記リングディレイライン内にて、前記メインエッジと、前記メインエッジとは反対のレベルに反転するパルスのエッジとを周回させる第２制御信号入力手段と、
を備えた偶数段パルス遅延装置において、
前記リングディレイライン内で前記各パルスのエッジが周回しているか否かを判定する動作判定手段を設けたことを特徴とする偶数段パルス遅延装置。
【請求項２】
前記動作判定手段は、前記リングディレイラインを構成する反転回路の一つから出力される出力信号を取り込み、前記パルスのエッジが前記リングディレイライン内を一周回するのに要する周回時間よりも長い判定時間の間、前記出力信号が変化しないときに、前記リングディレイラインによる前記パルスのエッジの周回動作が停止していると判定することを特徴とする請求項１に記載の偶数段パルス遅延装置。
【請求項３】
前記動作判定手段は、前記リングディレイラインを構成する偶数個の反転回路の内、特定の反転回路を１段目とする偶数段目若しくは奇数段目の反転回路から出力信号を取り込み、その出力信号が全て同一レベルであるときに、前記リングディレイラインによる前記パルスのエッジの周回動作が停止していると判定することを特徴とする請求項１に記載の偶数段パルス遅延装置。
【請求項４】
前記動作判定手段が前記リングディレイライン内でのパルスのエッジの周回動作が停止していると判定すると、前記リングディレイライン内の前記第１起動用反転回路に前記第１制御信号を入力して、前記リングディレイラインによる前記パルスのエッジの周回動作を再開させる再起動手段を備えたことを特徴とする請求項１〜請求項３の何れかに記載の偶数段パルス遅延装置。
【請求項５】
外部から入力される初期起動用の第１制御信号と、前記再起動手段が発生した再起動用の第１制御信号とをそれぞれ取り込み、前記第１起動用反転回路に選択的に出力する第１制御信号選択回路を備えたことを特徴とする請求項１〜請求項４の何れかに記載の偶数段パルス遅延装置。
【請求項６】
前記リングディレイラインを構成する反転回路は、論理ゲート回路からなることを特徴とする請求項１〜請求項５の何れかに記載の偶数段パルス遅延装置。
【請求項７】
前記リングディレイライン及び前記動作判定手段は、ＣＭＯＳプロセスによって形成されることを特徴とする請求項１〜請求項６の何れかに記載の偶数段パルス遅延装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、偶数個の反転回路をリング状に連結してなるリングディレイラインを備え、このリングディレイライン内にてパルスエッジを周回させる偶数段パルス遅延装置に関する。
【背景技術】
【０００２】
従来、２つのパルス間の位相差を検出し、その位相差を２進デジタル信号に符号化するパルス位相差符号化回路として、偶数段パルス遅延装置を備えたものが知られている（例えば、特許文献１、２等参照）。
【０００３】
この偶数段パルス遅延装置は、入力信号を反転して出力する反転回路が偶数個リング状に連結されたリングディレイラインを備える。そして、リングディレイラインにおいては、偶数個の反転回路の一つが、第１制御信号により反転動作を開始する第１起動用反転回路として構成され、第１起動用反転回路とその次段に接続される反転回路とを除く反転回路の一つが、第２制御信号により反転動作を開始する第２起動用反転回路として構成される。
【０００４】
また、偶数段パルス遅延装置には、例えば、第１起動用反転回路と第２起動用反転回路との間に設けられた反転回路からの出力を第２制御信号として第２起動用反転回路に入力することで、第１起動用反転回路に第１制御信号が入力されて第１起動用反転回路が反転動作を開始してから、その反転動作により最初に発生したパルスのエッジ（メインエッジ）が第２起動用反転回路に伝達されるまでの間に、第２起動用反転回路に第２制御信号を入力する、第２制御信号入力回路が設けられている。
【０００５】
つまり、この第２制御信号入力回路は、第２制御信号にて第２起動用反転回路の反転動作を開始させることで、メインエッジとは反対のレベルに反転するパルスのエッジ（リセットエッジ）を発生させて、リングディレイライン内にて、メインエッジとリセットエッジとを周回させる。
【０００６】
このため、上記偶数段パルス遅延装置によれば、メインエッジとリセットエッジとが所定の間隔（反転回路を複数個分）を空けてリングディレイライン内を繰り返し周回することになり、所望の反転回路から出力を取り出せば、リングディレイライン内の反転回路の個数で決まる遅延時間を一周期とする発振信号を安定に得ることができる。
【０００７】
また、パルス位相差符号化回路では、リングディレイライン内でのメインエッジ（若しくはリセットエッジ）の周回回数と周回位置とを検出して２進デジタル信号に符号化するが、偶数段パルス遅延装置は、リングディレイライン内の反転回路の個数が偶数個であることから、その個数を２のｎ乗個にすることで、簡単に符号化データを得ることができるようになる。
【特許文献１】特開平６−２１６７２１号公報
【特許文献２】特開平７−１８３８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、偶数段パルス遅延装置においては、リングディレイラインが偶数個の反転回路にて構成されているため、例えば、外乱ノイズなどによって、反転回路の一つが誤動作すると、リングディレイラインは、各反転回路の出力が交互に異なる値となる安定状態となって、各エッジ(延いてはパルス)の周回動作が停止してしまうという問題があった。
【０００９】
特に、偶数段パルス遅延装置は、デジタル回路の一種である論理ゲート回路（インバータゲート回路、ＮＡＮＤゲート回路、ＮＯＲゲート回路等）で構成できるため、半導体集積回路の製造技術（プロセス技術）の微細化進歩に伴い、他のデジタル回路と同様に小型高速化が可能である。
【００１０】
しかし、偶数段パルス遅延装置において、製造技術の微細化により小型高速化するには、電源電圧の低下が必須となり、耐ノイズ性が低下する。このため、偶数段パルス遅延装置は、微細化により小型高速化すると、大きなノイズが到来したときや、瞬時の異常電圧低下が生じたときに、リングディレイライン内でのパルスの周回動作が停止し易くなるという問題があった。
【００１１】
また、微細化に伴いトランジスタの閾値の種類が複数化して、偶数段パルス遅延装置設計時の設計マージンが小さくなるとか、微細化により電気的特性に対する製造バラツキの影響も大きくなるといったことがあり、これらも偶数段パルス遅延装置の安定動作を阻害する要因となっている。
【００１２】
一方、偶数段パルス遅延装置を安定動作させるために、リングディレイラインでの周回動作を周期的に強制停止して再起動することも考えられる。しかし、このような対策では、リングディレイラインが正常動作していても、強制停止及び再起動が実行されることになるため、不要な機能停止期間が生じるとか、無駄な処理電力を浪費するという問題が生じる。また、この対策では、強制停止及び再起動を周期的に行うための専用制御回路を用意する必要があるため、偶数段パルス遅延装置のコストアップを招くという問題もある。
【００１３】
本発明は、こうした問題に鑑みなされたものであり、偶数個の反転回路をリング状に連結してなるリングディレイラインを備えた偶数段パルス遅延装置において、リングディレイライン内でのパルスの周回動作の停止を自動で検出して、再起動等の処理を適正に実行できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
かかる目的を達成するためになされた請求項１に記載の偶数段パルス遅延装置には、入力信号を反転して出力する反転回路を偶数個リング状に連結し、その偶数個の反転回路の一つを、第１制御信号により入力信号の反転動作を開始する第１起動用反転回路として構成し、偶数個の反転回路の内、第１起動用反転回路及び第１起動用反転回路の次段に接続される反転回路を除く反転回路の一つを、第２制御信号により入力信号の反転動作を開始する第２起動用反転回路として構成してなるリングディレイラインが備えられている。
【００１５】
このリングディレイラインにおいては、第１起動用反転回路に第１制御信号が入力されて、第１起動用反転回路が反転動作を開始すると、その反転動作により発生したパルスのエッジ(メインエッジ)が次段以降の反転回路の反転動作により順次伝達されることになる。
【００１６】
しかし、リングディレイラインは偶数個の反転回路にて構成されているので、第１起動用反転回路の反転動作を開始しただけでは、メインエッジが第１起動用反転回路に戻ってきた時点で、各反転回路の入・出力が全て反転状態となり、メインエッジの伝達（換言すればパルスの遅延動作）が停止する。
【００１７】
このため、偶数段パルス遅延装置には、第２制御信号入力手段が設けられている。つまり、第２制御信号入力手段は、第１起動用反転回路が反転動作を開始してから、その反転動作により最初に発生したパルスのエッジ（メインエッジ）が次段以降の反転回路により順次伝達されて第２起動用反転回路に入力されるまでの間に、第２起動用反転回路に第２制御信号を入力し、第２起動用反転回路による反転動作を開始させることによって、メインエッジとは反対のレベルに反転するパルスのエッジ（リセットエッジ）を発生させる。
【００１８】
この結果、リングディレイライン内では、メインエッジとリセットエッジとが各反転回路にて順次伝達され、これら各エッジ（換言すればパルス）がリングディレイライン内を繰り返し周回することになる。
【００１９】
そして、特に、本発明の偶数段パルス遅延装置には、リングディレイライン内で上記各エッジが周回しているか否かを判定する動作判定手段が設けられている。
【００２０】
このため、本発明の偶数段パルス遅延装置によれば、外乱ノイズや電源電圧の低下等によって、リングディレイラインでのパルスの周回動作が停止した際、その旨を速やかに検出することができることになる。
【００２１】
よって、本発明の偶数段パルス遅延装置によれば、例えば、動作判定手段による判定結果を報知するようにすれば、使用者は、偶数段パルス遅延装置の動作停止や、この偶数段パルス遅延装置を利用する電子回路（例えば、上述のパルス位相差符号化回路や、パルス位相差符号化回路を用いたＡ／Ｄ変換回路、ＰＬＬ回路等）の動作異常を、速やかに把握することができるようになり、その異常状態に対し、迅速な対応をとることが可能となる。
【００２２】
ここで、動作判定手段は、請求項２に記載のように、リングディレイラインを構成する反転回路の一つから出力される出力信号を取り込み、パルスのエッジ（メインエッジ若しくはリセットエッジ）がリングディレイライン内を一周回するのに要する周回時間よりも長い判定時間の間、出力信号が変化しないときに、リングディレイラインの周回動作が停止していると判定するように構成するとよい。
【００２３】
つまりこのようにすれば、リングディレイラインの周回動作を、判定時間毎に周期的に判定することができ、リングディレイラインの周回動作の停止を、速やかにしかも正確に検出することができる。
【００２４】
なお、反転回路から出力される出力信号は、信号レベルが周期的に反転するクロック信号となることから、判定時間もＣＰＵ等の駆動クロック等から生成したクロック信号の周期にて規定することにより、動作判定手段は、これら２種類のクロック信号を受けて動作するデジタル回路として簡単に構成することができる。
【００２５】
ところで、リングディレイラインの周回動作が停止した際には、リングディレイラインを構成する各反転回路の出力が交互に異なる値となって安定する。
【００２６】
このため、動作判定手段は、請求項３に記載のように、リングディレイラインを構成する偶数個の反転回路の内、特定の反転回路を１段目とする偶数段目若しくは奇数段目の反転回路から出力信号を取り込み、その出力信号が全て同一レベル（ハイレベル又はローレベル）であるときに、リングディレイラインによるパルスのエッジの周回動作が停止していると判定するようにしてもよい。
【００２７】
そして、リングディレイラインにおける偶数段目若しくは奇数段目の反転回路からの出力信号は、リングディレイラインの周回動作が停止した時点で、全て同一レベルになることから、動作判定手段を請求項３に記載のように構成しても、リングディレイラインの周回動作の停止を、速やかにしかも正確に検出することができるようになる。
【００２８】
次に、請求項４に記載の偶数段パルス遅延装置には、再起動手段が設けられている。そして、この再起動手段は、動作判定手段にてリングディレイラインによる周回動作の停止が判定されると、リングディレイライン内の第１起動用反転回路に第１制御信号を入力して、リングディレイラインによるパルスのエッジの周回動作を再開させる。
【００２９】
このため、請求項４に記載の偶数段パルス遅延装置によれば、リングディレイラインの周回動作が停止した際、リングディレイラインを自動で再起動して周回動作を再開させることができるようになる。よって、この偶数段パルス遅延装置によれば、偶数段パルス遅延装置を利用する電子回路（パルス位相差符号化回路、Ａ／Ｄ変換回路、ＰＬＬ回路等）の動作についても正常復帰させることができるようになり、その電子回路の誤動作や停止を防止することができる。
【００３０】
また次に、請求項５に記載の偶数段パルス遅延装置には、外部から入力される初期起動用の第１制御信号と、再起動手段が発生した再起動用の第１制御信号とをそれぞれ取り込み、第１起動用反転回路に選択的に出力する第１制御信号選択回路が備えられている。
【００３１】
このため、請求項５に記載の偶数段パルス遅延装置によれば、リングディレイラインの周回動作を再開させるに当たって、第１起動用反転回路に対し、外部から入力される初期起動用の第１制御信号と再起動用の第１制御信号とを選択的に入力することができるようになり、初期起動と再起動とを行うための第１制御信号を生成する起動用回路を別途設ける必要がない。
【００３２】
そして、第１制御信号選択回路は、後述の実施形態に記載のように、アンド（ＡＮＤ）ゲート回路等の論理ゲート回路にて簡単に構成できることから、リングディレイラインの再起動を行うための回路構成を簡単にして小型化することができる。
【００３３】
また、リングディレイラインを構成する反転回路は、請求項６に記載のように、論理ゲート回路（具体的には、インバータゲート回路、ナンド（ＮＡＮＤ）ゲート回路、ノア（ＮＯＲ）ゲート回路等）にて構成するとよい。
【００３４】
つまり、このようにすれば、リングディレイラインやその周辺回路、延いては、本発明の偶数段パルス遅延装置を利用する電子回路（パルス位相差符号化回路、Ａ／Ｄ変換回路、ＰＬＬ回路等）を、安価なデジタル回路にて構成できるようになる。
【００３５】
また、特に、請求項７に記載のように、リングディレイライン及び動作判定手段を、ＣＭＯＳプロセスによって形成するようにすれば、ＣＭＯＳで構成される各種機能回路（乗算器、加算器、メモリ、ＣＰＵ、アンプ、コンパレータ）と同一ＩＣチップ上（ＳＯＣ上、ＳＯＣ：System On a Chip）に構成できるようになる。
【発明を実施するための最良の形態】
【００３６】
以下に本発明の実施形態を図面と共に説明する。
【００３７】
図１は、本発明が適用された実施形態の偶数段パルス遅延装置全体の構成を表す構成図である。
【００３８】
図１に示す如く、本実施例の偶数段パルス遅延装置は、第１起動用反転回路としての２入力ナンドゲート回路（以下、単にナンドゲートという）ＮＡＮＤ１と、３０個のインバータゲート回路（以下単にインバータという）ＩＮＶ２〜３１と、第２起動用反転回路としてのナンドゲートＮＡＮＤ３２と、からなる合計３２個の反転回路を順次リング状に連結することにより構成されたリングディレイライン１０を備える。
【００３９】
なお、ナンドゲート及びインバータを表す符号ＮＡＮＤ、ＩＮＶに付与した数値は、第１起動用反転回路としてのナンドゲートＮＡＮＤを初段（１段目）として、パルスの伝達方向に沿って順に付与した各ゲート回路の接続段数を表している。
【００４０】
そして、ナンドゲートＮＡＮＤ１のナンドゲートＮＡＮＤ３２に接続されない方の入力端子（以下、この入力端子を起動用端子という）には、外部から入力されるスタートパルスＰＡが第１制御信号として入力され、ナンドゲートＮＡＮＤ３２のインバータＩＮＶ３１に接続されない方の入力端子（以下、この入力端子を制御用端子という）には、インバータＩＮＶ１９〜ＩＮＶ３１を迂回する迂回経路１０ａを介して、インバータＩＮＶ１８からの出力Ｑ８が第２制御信号として入力される。
【００４１】
なお、インバータＩＮＶ１８の出力Ｑ８をナンドゲートＮＡＮＤ３２の制御用端子に伝達する迂回経路１０ａは、本発明の第２制御信号入力手段に相当する。
【００４２】
また、インバータＩＮＶ１９〜３１において、その偶数段目のインバータの反転応答時間は、立ち上がり出力よりも立ち下がり出力の方が速く、逆に、奇数段目のインバータの反転応答時間は、立ち下がり出力よりも立ち上がり出力の方が速くなるように調整されている。
【００４３】
このように構成されたリングディレイライン１０において、スタートパルスＰＡがローレベル（０）となる初期状態では、図２（ａ）に示すように、ナンドゲートＮＡＮＤ１の出力がハイレベル（１）となるため、ナンドゲートＮＡＮＤ１から数えて偶数段目のインバータの出力（図１に示す出力Ｑ０〜Ｑ１５）はローレベル（０）となり、奇数段目のインバータの出力はハイレベル（１）となって安定する。
【００４４】
また、この初期状態において、ナンドゲートＮＡＮＤ３２の制御用端子に入力されるインバータＩＮＶ１８の出力Ｑ８はローレベル（０）であるため、ナンドゲートＮＡＮＤ３２だけは、偶数段目に接続されているにも関わらず、その出力Ｑ１５がハイレベル（１）となる。
【００４５】
次に、スタートパルスＰＡがローレベル（０）からハイレベル（１）に変化すると、図２（ｂ）に示すように、ナンドゲートＮＡＮＤ１の出力が、ハイレベル（１）からローレベル（０）に反転し、後続のインバータの出力が順次反転して、奇数段目のインバータの出力はハイレベル（１）からローレベル（０）に変化し、偶数段目のインバータの出力はローレベル（０）からハイレベル（１）に変化していく。
【００４６】
なお、このようにスタートパルスＰＡの変化によって発生し、リングディレイライン１０内にて、奇数段目のナンドゲート及びインバータの立ち下がり出力、偶数段目のナンドゲート及びインバータの立ち上がり出力、として順次周回するパルスのエッジを、メインエッジという。
【００４７】
そして、このメインエッジがインバータＩＮＶ１８に到達して、インバータＩＮＶ１８の出力Ｑ８がローレベル（０）からハイレベル（１）に反転すると、その時点では、インバータＩＮＶ３１の出力は未だハイレベル（１）であるため、ナンドゲートＮＡＮＤ３２の２つの入力信号は、共にハイレベル（１）となって、ナンドゲートＮＡＮＤ３２が反転動作を開始し、その出力Ｑ１５がハイレベル（１）からローレベル（０）に反転する。
【００４８】
なお、このようにメインエッジがナンドゲートＮＡＮＤ３２の制御用端子に入力されることによりナンドゲートＮＡＮＤ３２によって反転され、リングディレイライン１０内にて、奇数段目のナンドゲート及びインバータの立ち上がり出力、偶数段目のナンドゲート及びインバータの立ち下がり出力、として順次周回するパルスのエッジをリセットエッジという。そして、このリセットエッジが、ナンドゲートＮＡＮＤ１により発生したメインエッジと共に、リングディレイライン１０内を移動する。
【００４９】
また、その後、メインエッジは、インバータＩＮＶ１８からの後続の各インバータにより順次反転されてインバータＩＮＶ３１まで伝達され、その伝達により、インバータＩＮＶ３１の出力がハイレベル（１）からローレベル（０）に反転することにより、ナンドゲートＮＡＮＤ３２に入力されるが、このときナンドゲートＮＡＮＤ３２の制御用端子の入力、即ちインバータＩＮＶ１８の出力Ｑ８は、ハイレベル（１）となっているため、メインエッジはそのままナンドゲートＮＡＮＤ３２及びナンドゲートＮＡＮＤ１以後の各インバータによって順次反転されて、パルス周回回路１０内を移動する。
【００５０】
なお、メインエッジが、インバータＩＮＶ１９〜３１を経由して、ナンドゲートＮＡＮＤ３２に到達したときに、インバータＩＮＶ１８の出力Ｑ８が未だハイレベル（１）であるのは、インバータＩＮＶ１９からインバータＩＮＶ３１までのインバータの数が１３個であるのに対して、ナンドゲートＮＡＮＤ３２からインバータＩＮＶ１８までのナンドゲートを含むインバータの数が１９個であるためであり、これにより、リセットエッジが、ナンドゲートＮＡＮＤ３２からインバータＩＮＶ１８まで伝達するよりも早く、メインエッジがナンドゲートＮＡＮＤ３２に入力されるからである。
【００５１】
一方、ナンドゲートＮＡＮＤ３２によって発生したリセットエッジは、ナンドゲートＮＡＮＤ１を含む各インバータを経由して、再びインバータＩＮＶ１８に到達し、ナンドゲートＮＡＮＤ３２の制御用端子の信号レベルをハイレベル（１）からローレベル（０）に反転させるが、このときは、ナンドゲートＮＡＮＤ３２のインバータＩＮＶ３１からの入力信号が、既にメインエッジによってローレベル（０）となっているため、ナンドゲートＮＡＮＤ３２の出力Ｑ１５は変化せず、リセットエッジは、インバータＩＮＶ１８からインバータＩＮＶ１９〜３１の正規ルートで順次ナンドゲートＮＡＮＤ３２へ伝達される。
【００５２】
そして、リセットエッジが、インバータＩＮＶ３１に到達すると、ナンドゲートＮＡＮＤ３２のインバータＩＮＶ３１からの入力信号が、ローレベル（０）からハイレベル（１）へと反転する。また、これとほぼ同時に、メインエッジがインバータＩＮＶ１８に到達して、ナンドゲートＮＡＮＤ３２の制御用端子の入力信号もローレベル（０）からハイレベル（１）へと反転する。
【００５３】
これは、メインエッジが、ナンドゲートＮＡＮＤ１から始まり、リングディレイライン１０内を正規ルートで一周してから、再びナンドゲートＮＡＮＤ１を通過してインバータＩＮＶ１８へ到達するのに対し、リセットエッジは、メインエッジがナンドゲートＮＡＮＤ１からインバータＩＮＶ１８へ到達してから、ナンドゲートＮＡＮＤ３２の反転動作開始により発生され、その後、リングディレイライン１０内を正規ルートで一周するというように、両エッジがナンドゲートＮＡＮＤ３２へ到達するまでに経由するナンドゲートを含むインバータの延べ総数が、５０個と全く同一であるからである。
【００５４】
しかし、本実施形態では、インバータＩＮＶ１９〜３１において、その偶数段目のインバータの反転応答時間は、立ち上がり出力よりも立ち下がり出力の方が速く、逆に、奇数段目のインバータの反転応答時間は、立ち下がり出力よりも立ち上がり出力の方が速くなるように調整されているため、リセットエッジの方が、メインエッジよりも若干速くナンドゲートＮＡＮＤ３２に到達する。
【００５５】
この結果、リセットエッジによって、インバータＩＮＶ３１の出力がローレベル（０）からハイレベル（１）に反転しても、ナンドゲートＮＡＮＤ３２の制御用端子の入力信号は、未だローレベル（０）のままであるため、ナンドゲートＮＡＮＤ３２の出力Ｑ１５は反転せず、やや遅れてメインエッジがインバータＩＮＶ１８に到達し、ナンドゲートＮＡＮＤ３２の制御用端子の入力信号のレベルがローレベル（０）からハイレベル（１）に反転したときに、ナンドゲートＮＡＮＤ３２の出力Ｑ１５がハイレベル（１）からローレベル（０）に反転する。つまり、リセットエッジは、ここで一旦消滅し、メインエッジによって再発生される。
【００５６】
また、メインエッジにより再発生されたリセットエッジは、ナンドゲートＮＡＮＤ３２からナンドゲートＮＡＮＤ１へ伝達され、メインエッジは、インバータＩＮＶ１８から正規ルートでナンドゲートＮＡＮＤ３２へ向けて伝達される。従って、その後、リセットエッジは、メインエッジ一周毎に再発生されて、メインエッジと共に、リングディレイライン１０内を繰り返し周回することになる。
【００５７】
そして、リングディレイライン１０において、上記のような一連の周回動作を停止させたいときには、スタートパルスＰＡをハイレベル（１）からローレベル（０）にすればよく、その周回動作を再開させたいときには、スタートパルスＰＡをローレベル（０）からハイレベル（１）にすればよい。
【００５８】
ところで、リングディレイライン１０は、偶数個の反転回路（ＮＡＮＤ１、ＩＮＶ２〜３１、ＮＡＮＤ３２）にて構成されていることから、スタートパルスＰＡがローレベル（０）からハイレベル（１）に切り換えられて、リングディレイライン１０が周回動作を開始してから、外乱ノイズや電源電圧の低下等によって反転回路の一つが誤動作し、エッジの伝達が停止すると、図２（ｂ）に示すように、奇数段目の反転回路の出力がローレベル（０）、偶数段目の反転回路の出力（図１に示すＱ０〜Ｑ１５）がハイレベル（１）、となる。そして、この状態では、リングディレイライン１０が安定するため、リングディレイライン１０でのパルスの周回動作が完全に停止してしまう。
【００５９】
そこで、本実施形態の偶数段パルス遅延装置には、図１に示すように、リングディレイライン１０の周回動作を監視し、周回動作が停止した際には、スタートパルスＰＡを一旦ローレベル（０）に戻し、再度ハイレベル（１）に切り換えることにより、リングディレイライン１０を再起動する動作判定部２０が設けられている。
【００６０】
図３に示すように、動作判定部２０には、リングディレイライン１０内の任意の判定回路（本実施形態ではインバータＩＮＶ３１）の出力をリングディレイライン１０の動作クロックＲＣＫとして取り込み、その動作クロックＲＣＫの数をカウントするカウンタ２２と、外部入力クロックＥＸＣＫに同期してカウンタ２２のカウント値をラッチするラッチ回路２３と、外部入力クロックＥＸＣＫに同期してラッチ回路２３の出力をラッチするラッチ回路２４と、これら各ラッチ回路２３、２４からの出力の差ＤＴ（ＤＴ＝「ラッチ回路２３の出力」−「ラッチ回路２４の出力」）を演算する減算器２６と、が設けられている。
【００６１】
また、外部入力クロックＥＸＣＫの周期は、上記各エッジ（換言すればパルス）がリングディレイライン１０内を一周回するのに要する周回時間よりも長い周期に設定されている。
【００６２】
このため、リングディレイライン１０から動作クロックＲＣＫが周期的に出力されている場合（つまり、リングディレイライン１０が正常動作している場合）には、減算器２６からの出力ＤＴは「１」以上となり、リングディレイライン１０からの動作クロックＲＣＫの出力が停止した場合（つまり、リングディレイライン１０の動作が停止している場合）には、減算器２６からの出力ＤＴは「０」となる。
【００６３】
また、動作判定部２０には、減算器２６からの出力ＤＴが「０」であるか否か（つまり、リングディレイライン１０の動作が停止しているか否か）を判定する判定部２８と、この判定部２８の判定結果に応じて再起動信号ＰＡｒを発生する再起動部３０と、が設けられている。
【００６４】
この再起動部３０は、判定部２８にてリングディレイライン１０の動作が停止していると判断された場合（ＤＴ=０のとき）に、通常ハイレベル（１）となっている再起動信号ＰＡｒをローレベル（０）することで、リングディレイライン１０に入力されるスタートパルスＰＡを一旦ローレベル（０）にし、その後、再起動信号ＰＡｒをハイレベル（１）することで、スタートパルスＰＡをハイレベル（１）にして、リングディレイライン１０を再起動する。
【００６５】
つまり、リングディレイライン１０へのスタートパルスＰＡの入力経路には、リングディレイライン１０を起動するために外部から入力される初期起動信号ＰＡｓと、動作判定部２０の再起動部３０から出力された再起動信号ＰＡｒとを取り込み、スタートパルスＰＡを生成するアンドゲート回路（以下、単にアンドゲートという）１２が設けられている（図１参照）。
【００６６】
そして、図４に示すように、再起動部３０は、通常、ハイレベル（１）の再起動信号ＰＡｒを出力することにより、アンドゲート１２から初期起動信号ＰＡｓが選択的に出力されるようにし、初期起動信号ＰＡｓがハイレベル（１）で、リングディレイライン１０が動作しているときに、その動作の停止を検出すると、再起動信号ＰＡｒを一時的にローレベル（０）にして、アンドゲート１２からローレベル（０）の再起動信号ＰＡｒを選択的に出力させることで、リングディレイライン１０を再起動する。
【００６７】
以上説明したように、本実施形態の偶数段パルス遅延装置には、リングディレイライン１０によるパルスの周回動作を監視し、その動作停止を判定する動作判定部２０が設けられており、動作判定部２０にて、リングディレイライン１０の動作停止が検出されると、再起動部３０が再起動信号ＰＡｒを一時的にローレベル（０）にしてリングディレイライン１０を初期状態に戻し、その後再起動信号ＰＡｒをハイレベル（１）にすることで、リングディレイライン１０を再起動させる。
【００６８】
このため、本実施形態の偶数段パルス遅延装置によれば、外乱ノイズや電源電圧の低下等によって、リングディレイライン１０内でのパルスの周回動作が停止しても、その旨を速やかに検出して、リングディレイライン１０を自動で再起動することができるようになる。
【００６９】
また、このようにリングディレイライン１０を自動で再起動させることができるので、本実施形態の偶数段パルス遅延装置を利用する電子回路（パルス位相差符号化回路、Ａ／Ｄ変換回路、ＰＬＬ回路等）の動作についても正常復帰させることができるようになり、その電子回路の誤動作や停止を防止することができる。
【００７０】
また、本実施形態では、リングディレイライン１０を、外部から入力される初期起動信号ＰＡｓで起動し、再起動部３０から出力される再起動信号ＰＡｒで再起動することができるように、これら各信号を取り込み、これら各信号を選択的に出力することで、リングディレイライン１０にスタートパルスＰＡを入力するアンドゲート１２が設けられていることから、リングディレイライン１０の初期起動と再起動とを行うための起動用回路を別途設ける必要がなく、偶数段パルス遅延装置の回路構成を簡単にすることができる。
【００７１】
また、リングディレイライン１０はインバータ及びナンドゲートからなる論理ゲート回路にて構成されており、動作判定部２０もデジタル回路で構成されることから、本実施形態の偶数段パルス遅延装置は、アンドゲート１２を含めて、ＣＭＯＳプロセスによって同一ＩＣチップ上に形成することができる。
【００７２】
また、このように偶数段パルス遅延装置をＣＭＯＳＵプロセスにより形成するようにすれば、ＣＭＯＳで構成される他の機能回路（乗算器、加算器、メモリ、ＣＰＵ、アンプ、コンパレータ）と共に同一ＩＣチップ上（ＳＯＣ上）に構成できるようになる。
【００７３】
そしてこの場合、リングディレイライン１０の動作判定に用いられる外部入力クロックＥＸＣＫは、その同一ＩＣチップ上に形成された他の機能回路で用いられるクロック信号を利用するようにすれば、リングディレイライン１０の動作判定を極めて簡単に行うことができるようになる。
【００７４】
なお、本実施形態において、動作判定部２０は、本発明の動作判定手段に相当し、再起動部３０は、本発明の再起動手段に相当し、アンドゲート１２は、本発明の第１制御信号選択回路に相当する。
【００７５】
以上、本発明の一実施形態について説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内にて種々の態様をとることができる。
【００７６】
例えば、上記実施形態では、動作判定部２０は、リングディレイライン１０を構成する反転回路の一つから出力信号を取り込み、その信号が、外部入力クロックＥＸＣＫの周期で決まる判定時間の間変化しないときに、リングディレイライン１０の動作停止を判定するものとして説明した。
【００７７】
しかし、図２（ｂ）に示すように、リングディレイライン１０の動作停止時には、偶数段目の反転回路からの出力が全てハイレベル（１）となり、奇数段目の反転回路からの出力が全てローレベル（０）となることから、動作判定部２０は、リングディレイライン１０の偶数段目若しくは奇数段目の反転回路からの出力が全て同一レベルに固定されたか否かを判断することにより、リングディレイライン１０の動作停止を判定するようにしてもよい。
【００７８】
そして、この場合、動作判定部２０は、例えば図５に示すように構成すればよい。
【００７９】
すなわち、図５に示す動作判定部２０は、リングディレイライン１０の偶数段目の反転回路から出力される信号を、外部入力クロックＥＸＣＫ等を用いて周期的にラッチするラッチ回路４２と、ラッチ回路４２でラッチされた各信号の論理積をとるアンドゲート４４と、アンドゲート４４からの出力がハイレベル（１）であるか否かを判定する判定部４６と、この判定部４６でアンドゲート４４からの出力がハイレベル（１）であると判定されたとき（つまり、リングディレイライン１０の動作が停止しているとき）にリングディレイライン１０を再起動する再起動部３０と、から構成されている。
【００８０】
従って、図５の動作判定部２０によれば、リングディレイライン１０の動作が停止して、偶数段目の反転回路からの出力が全てハイレベル（１）となったときに、アンドゲート４４からの出力がハイレベル（１）となって、判定部４６にてリングディレイライン１０の動作停止が検出され、その検出結果に従い再起動部３０がリングディレイライン１０を再起動することになる。
【００８１】
そして、動作判定部２０をこのように構成しても、リングディレイライン１０の動作停止時に、その旨を速やかに検出して、リングディレイライン１０を再起動することができるため、上記実施形態と同様の効果を得ることができる。
【００８２】
また次に、上記実施形態では、動作判定部２０にて、リングディレイライン１０の動作停止を検出すると、再起動部３０にて、リングディレイライン１０を再起動するものとして説明したが、リングディレイライン１０の動作停止を検出した際には、リングディレイライン１０の異常を使用者に報知するようにしてもよい。
【００８３】
そして、このようにすれば、使用者は、リングディレイライン１０が動作を停止した際、その原因を究明して、適正な対策を施した後、リングディレイライン１０を再起動することができるようになる。
【００８４】
また次に、上記実施形態では、リングディレイライン１０を構成する反転回路（ナンドゲート及びインバータ）の数は３２個であり、第２起動用反転回路としてのナンドゲートＮＡＮＤ３２は、第１起動用反転回路としてのナンドゲートＮＡＮＤ１の前段に配置され、しかも、ナンドゲートＮＡＮＤ３２の制御用端子には、迂回経路１０ａを介して、１８段目のインバータＩＮＶ１８からの出力が入力されるものとして説明したが、リングディレイライン１０を構成する反転回路の数や、第２起動用反転回路の位置、第２起動用反転回路への第２制御信号の入力経路等は、適宜変更することができる。
【００８５】
例えば、図６に示すリングディレイライン１０は、反転回路（ナンドゲート及びインバータ）の数が６４個であり、第２起動用反転回路としてのナンドゲートＮＡＮＤ４６は、第１起動用反転回路としてのナンドゲートＮＡＮＤ１から数えて４６段目に配置されており、しかも、このナンドゲートＮＡＮＤ４６の制御用端子には、迂回経路１０ａを介して、２０段目のインバータＩＮＶ２０からの出力が入力されるように構成されているが、リングディレイライン１０がこのように構成されていても、本発明は、上記実施形態と同様に適用して、同様の効果を得ることができる。
【００８６】
また、上記実施形態では、第１及び第２起動用反転回路として、共にナンドゲートを使用したが、例えば、共にノアゲートを使用してもよい。但しこの場合は、スタートパルスＰＡが、ハイレベル（１）のときにリングディレイライン１０が初期状態となり、ローレベル（０）に反転させたときにリングディレイライン１０が起動されることになる。
【図面の簡単な説明】
【００８７】
【図１】実施形態の偶数段パルス遅延装置全体の構成を表す構成図である。
【図２】リングディレイラインが初期状態及び停止状態であるときの反転回路の入・出力レベルを表す説明図である。
【図３】動作判定部の構成を表すブロック図である。
【図４】リングディレイラインを起動させる初期起動信号及び再起動信号を説明するタイムチャートである。
【図５】動作判定部の他の構成例を表すブロック図である。
【図６】リングディレイラインの他の構成例を表す回路図である。
【符号の説明】
【００８８】
１０・・・リングディレイライン、ＮＡＮＤ１，ＮＡＮＤ３２・・・ナンドゲート、ＩＮＶ２〜ＩＮＶ３１・・・インバータ、１０ａ・・・迂回経路、１２・・・アンドゲート、２０・・・動作判定部、２２・・・カウンタ、２３，２４・・・ラッチ回路、２６・・・減算器、２８・・・判定部、３０・・・再起動部、４２・・・ラッチ回路、４４・・・アンドゲート、４６・・・判定部。
【図１】
2010148005.tif 000003
【図２】
2010148005.tif 000004
【図３】
2010148005.tif 000005
【図４】
2010148005.tif 000006
【図５】
2010148005.tif 000007
【図６】
2010148005.tif 000008