(57)【要約】【課題】スケーリングされたフラッシュメモリ装置で低いビット線コンタクト抵抗を容易にする、改良されたフラッシュメモリ装置の製造技術が必要とされている。【解決手段】  半導体装置ウェハ上でエッチマスクの一連の開口部をパターニングする際に使用するためにリソグラフィマスク上に光学的特徴を作るための方法（２１０）が提供され、この方法は、第１の方向に沿ってリソグラフィマスク上で互いから間隔をあけられた一連の光学的特徴を作るステップ（３００，３１０）を含み、個々の光学的特徴は、エッチマスクにパターニングされる開口部に対する所望の第１の寸法より小さい第１の方向に沿った第１のマスク特徴寸法を有する。【選択図】図１５Ａ
2010156994.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置ウェハ上でエッチマスクの一連の開口部をパターニングする際に使用するためにリソグラフィマスク上に光学的特徴を作るための方法（３００，３１０）であって、
エッチマスクにパターニングされる一連の実質的に類似の開口部に対して第１の方向に沿って所望の第１の寸法を決定するステップ（３０４，３１４）を含み、前記開口部は前記第１の方向に沿って互いから間隔をあけられ、前記方法はさらに、
リソグラフィマスク上に前記第１の方向に沿って互いから間隔をあけられた一連の光学的特徴を作るステップ（３０６，３１６）を含み、個々の光学的特徴は前記エッチマスクにパターニングされる開口部に対する前記所望の第１の寸法より小さい前記第１の方向に沿った第１のマスク特徴寸法を有する、方法（３００，３１０）。
【請求項２】
前記リソグラフィマスク上の光学的特徴は、前記エッチマスクにパターニングされる開口部に対する前記所望の第１の寸法より約３０パーセント小さい前記第１の方向に沿った第１のマスク特徴寸法を有する、請求項１に記載の方法（３００，３１０）。
【請求項３】
前記リソグラフィマスク上の光学的特徴は、前記エッチマスクにパターニングされる開口部に対する前記所望の第１の寸法に実質的に等しい第２の方向に沿った第２のマスク特徴寸法を有し、前記第１および第２の方向は実質的に直交する、請求項１に記載の方法（３００）。
【請求項４】
前記リソグラフィマスク上の光学的特徴は、前記エッチマスクにパターニングされる開
口部に対する前記所望の第１の寸法より大きい第２の方向に沿った第２のマスク特徴寸法を有し、前記第１および第２の方向は実質的に直交する、請求項１に記載の方法（３１０）。
【請求項５】
前記リソグラフィマスク上の光学的特徴は実質的に長方形である、請求項１に記載の方法（３００，３１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は、一般に半導体装置の分野に関し、特に、半導体装置の製造においてビット線またはワード線のコンタクトのための、狭い間隔のフラッシュメモリアレイコンタクト開口部を形成することに関する。
【背景技術】
【０００２】
背景技術
フラッシュメモリは、再書込可能で、かつそのデータの内容を電力なしに保持することのできる不揮発性タイプのメモリである。フラッシュおよび他のタイプの電子記憶装置は、個々にデータを記憶しかつデータへのアクセスを提供するメモリセルで構成される。典型的なメモリセルは、２つのあり得る状態のうちの１つを有する、ビットと称される単一の２進数の情報片を記憶する。セルは、８つのセルを有するバイト、および１６以上のそのようなセルを有するワードなどの、通常８の倍数で構成される複数のセルユニットに組織される。そのような記憶装置アーキテクチャでのデータの記憶は、時としてセルのプログラミングと称される、メモリセルの特定のセットへの書込によって行なわれ、データは読出動作で検索可能である。プログラミングおよび読出の動作に加え、記憶装置のセルのグループは消去されてもよく、グループの各セルは既知の状態に設定される。典型的なシングルビットのフラッシュ装置では、各セルは、プログラムされた状態または消去された状態の、２つのあり得るデータ状態のうちの１つを有し、データ状態は、対応するビットの２つのあり得る２進数の状態に対応する（たとえば、プログラムされた状態は２進数「０」を表わし、消去された状態は２進数「１」を表わす）。最近では、２つの物理的に分離されたビットを記憶することのできるセル構造が開発されている。異なるマルチビットのデータの組合せが所与のセルで電気的に区別可能なプログラミングレベルとして表わされる、他のマルチビット構造が提案されている。
【０００３】
従来のフラッシュメモリセルは、捕捉された電荷の形でデータが保持され得るゲート構造を備えた金属酸化膜半導体（ＭＯＳ）装置を含む。消去、プログラム、および読出の動作は、セルＭＯＳ装置のある端子への適切な電圧の印加によって通常行なわれる。プログラムまたは消去の動作では、電荷がメモリセルに記憶されるかまたはセルから除去されるように電圧が印加され、それによってセルのしきい値電圧を変更または設定する。読出動作では、セル電流が流れるように適切な電圧が印加され、そのような電流の量は、セルのしきい値電圧状態に関連し、したがって、セルに記憶されるデータの値を示す。
【０００４】
従来のシングルビットフラッシュメモリセルは、しばしば「積層ゲート」または「ＳＯＮＯＳ」セルタイプとして形成される。積層ゲートセルは、基板またはそのｐ−ウェルにソース、ドレイン、およびチャネルを有するトランジスタ構造、ならびに、ｐ−ウェルの表面上に形成された（時としてトンネル酸化物と称される）ゲート誘電層を含む、チャネルの上にある積層ゲート構造を含む。積層ゲートは、トンネル酸化物の上にあるポリシリコン浮遊ゲート、および浮遊ゲートの上にあるポリシリコン間（interpoly）誘電層も含
む。ドープされたポリシリコン制御ゲートがポリシリコン間誘電層を覆って積層ゲート構造が完成する。ポリシリコン間誘電層は、しばしば、窒化物層を挟む２つの酸化物層を有する酸化物−窒化物−酸化物（ＯＮＯ）層などの複数層の絶縁体である。従来のＳＯＮＯＳタイプのセル（たとえば、シリコン−酸化物−窒化物−酸化物−シリコン）は基板チャネル上に形成されたＯＮＯ構造も含み、制御ゲートがＯＮＯ構造上に形成されているが、浮遊ゲートはない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１６８３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フラッシュおよび他のタイプの記憶装置設計で続いている傾向は、スケーリングと称される、装置寸法および特徴の間隔の低減である。他の設計目的は、フラッシュメモリにおける電力消費および動作電圧の低減、ならびに読出、プログラムおよび消去の動作を行なうのに必要な時間の低減を含む。フラッシュメモリアレイのデータは、典型的にはセルソース／ドレインとして動作する注入された線として形成されたビット線に沿ってアクセスされる。メモリのアクセススピードおよび装置の電力消費は、高いビット線コンタクト抵抗によって悪影響を受ける。ビット線コンタクト抵抗は、基板の注入されたソース／ドレイン領域と、介在する誘電材料を通じて形成された導電性コンタクトを通常含む、上にある相互接続（たとえば、メタライゼーション構造）との間の電気的な接続によって部分的に影響を受ける。フラッシュメモリ装置がスケーリングされると、しかしながら、特にメモリアレイビット線が非常に薄くなり、かつ間隔がより狭い場合（たとえば、スケーリングされたビット線幅およびビット線ピッチ）、低いビット線コンタクト抵抗を維持することがさらに困難になる。したがって、スケーリングされたフラッシュメモリ装置で低いビット線コンタクト抵抗を容易にする、改良されたフラッシュメモリ装置の製造技術が必要とされている。
【課題を解決するための手段】
【０００７】
発明の開示
以下は、この発明のいくつかの局面の基本的な理解を提供するために、この発明の簡略化された概要を示す。この概要はこの発明の広範囲にわたる概要ではない。これは、この発明の鍵となるかまたは重要な要素を識別することを意図するのでもなければ、この発明の範囲を明らかにすることを意図するのでもない。そうではなく、この概要の第１の目的は、この発明のいくつかの概念を、後に示されるより詳細な説明への序文として簡略化された形で提供することである。この発明は、フラッシュメモリ装置の製造に用いられ得る半導体装置の製造技術に関し、フラッシュメモリアレイにビット線またはワード線コンタクト開口部を作るなどのために半導体装置ウェハ上でエッチマスクの一連の開口部をパターニングする際に使用されるリソグラフィマスク上に光学的特徴が設けられる。この発明は、スケーリングされたフラッシュメモリアレイで低いビット線またはワード線コンタクト抵抗を容易にするために用いることができ、一連のビット線またはワード線コンタクト開口部が半導体装置の第１の方向に沿って非常に近接して形成される状況で特に有用である。
【０００８】
この発明の一局面によると、フラッシュメモリ装置にコンタクトを形成するための方法が提供される。行方向に沿ってコンタクトの特徴を含むリソグラフィマスクが提供され、ここでコンタクトの特徴は、所望のコンタクト行方向寸法より小さいコンタクト行方向寸法を有する。リソグラフィマスクを使用してエッチマスクがフラッシュ装置にパターニングされ、エッチマスクを使用してコンタクト開口部が装置にエッチングされる。導電材料がコンタクト開口部に形成されて、装置にコンタクトを作る。行方向の低減された特徴寸法は、特に特徴が行方向に沿って間隔が狭い場合に、エッチマスクへのリソグラフィマスクパターンの転写で光近接効果を補償し、それによって、従来の技術を使用して可能であったものより所望の寸法に近い行方向寸法を有する、コンタクトおよびそのための開口部が作られる。所望のコンタクトの形状およびリソグラフィマスク特徴は、ビット線、ワード線または他の信号接続に対してコンタクト開口部を形成するために、正方形、長方形、円、楕円形、長円形、多角形または他のものなど、どのような形状であってもよい。１つのあり得る実現例では、リソグラフィマスクには、所望のコンタクト行方向寸法より約３０パーセント小さい行方向寸法を有する、一般に長方形のコンタクトの特徴が設けられ、光近接効果および他の光パターン転写効果は、パターンがエッチマスクに転写されるときに角が丸くなることおよび行方向寸法の拡大に繋がり得る。さらに、リソグラフィマスク
のコンタクトの特徴は、スケーリングされたフラッシュメモリ装置でも低いビット線またはワード線コンタクト抵抗を容易にするために、所望のコンタクト行方向寸法に実質的に等しいかまたはそれより大きい列方向寸法を有し得る。
【０００９】
この発明の別の局面は、半導体装置に開口部を作るための方法を提供する。この方法は、第１の方向に沿って互いから間隔をあけられた光学的特徴を有するリソグラフィマスクを提供するステップを含み、光学的特徴は半導体装置の開口部に対する所望の第１の寸法より小さい第１の方向に沿った第１のマスク特徴寸法を有する。この方法はさらに、リソグラフィマスクを使用して半導体装置にエッチマスクをパターニングするステップと、エッチマスクを使用して半導体装置に開口部をエッチングするステップとを含む。一例では、リソグラフィマスクの光学的特徴は、所望の第１の寸法より約３０パーセント小さい第１の方向に沿った第１のマスク特徴寸法、および所望の第１の寸法より大きい第２の方向に沿った第２のマスク特徴寸法を有し、第１および第２の方向は実質的に直交する。
【００１０】
この発明のさらに別の局面は、半導体装置ウェハ上でエッチマスクの一連の開口部をパターニングする際に使用するためにリソグラフィマスク上に光学的特徴を作るための方法を提供する。この方法は、エッチマスクにパターニングされる一連の実質的に類似の開口部に対する第１の方向に沿った所望の第１の寸法を決定するステップを含み、開口部は第１の方向に沿って互いから間隔をあけられる。この方法はさらに、リソグラフィマスク上に第１の方向に沿って互いに間隔をあけられた一連の光学的特徴を作るステップを含み、個々の光学的特徴は、エッチマスクパターニングされる開口部に対する所望の第１の寸法より小さい、たとえば、１つのあり得る実現例では約３０パーセント小さい、第１の方向に沿った第１のマスク特徴寸法を有する。リソグラフィマスクの光学的特徴は実質的に長方形であってもよく、所望の第１の寸法に実質的に等しいかまたはそれより大きい、第２の実質的に直交方向に沿った第２の寸法を有してもよい。
【００１１】
以下の説明および添付の図面は、この発明のある例示的な局面および実現例を詳細に示す。これらは、この発明の原則が用いられ得るさまざまな方法のうちのいくつかを示す。
【図面の簡単な説明】
【００１２】
【図１Ａ】例示的なフラッシュメモリセルを示す部分的側面断面図である。
【図１Ｂ】この発明の１つまたは複数の局面が実行され得るフラッシュメモリ装置の簡略化された上面図である。
【図１Ｃ】仮想接地構成に組織された、図１Ｂの装置のフラッシュメモリアレイの一部分を示す概略図である。
【図１Ｄ】図１Ｂおよび図１Ｃのアレイのビット線コンタクト行を示す概略図である。
【図１Ｅ】図１Ｂおよび図１Ｃのアレイのビット線コンタクト行を示す概略図である。
【図２】この発明の１つまたは複数の局面による、フラッシュメモリ装置およびそのためのビット線コンタクトを製造する例示的な方法を示すフロー図である。
【図３】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図４】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図５】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図６】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図７】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図８】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図９】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図１０】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図１１Ａ】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図１１Ｂ】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図１２】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図１３】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図１４】この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置を示す部分的側面断面図である。
【図１５Ａ】この発明による、半導体装置ウェハ上でエッチマスクに一連の開口部をパターニングするために使用されるリソグラフィマスク上に光学的特徴を作るための方法を示すフロー図である。
【図１５Ｂ】この発明による、半導体装置ウェハ上でエッチマスクに一連の開口部をパターニングするために使用されるリソグラフィマスク上に光学的特徴を作るための方法を示すフロー図である。
【図１６Ａ】行方向に沿って互いから間隔をあけられ、かつ図１Ｄおよび１Ｅの装置のビット線コンタクトの列に対する所望の行方向および列方向の寸法を有する、一連のビット線コンタクト開口部特徴を示す上面図である。
【図１６Ｂ】図１６Ａの所望の行方向寸法より小さい行方向寸法を有する光学的特徴を備えた例示的なリソグラフィマスクの一部分を示す上面図である。
【図１６Ｃ】図１６Ｂのリソグラフィマスクを使用してパターニングされた図１６Ａの所望の行方向寸法に実質的に等しい行および列方向寸法を備えた開口部を有する半導体装置上に形成された例示的なエッチマスクの一部分を示す上面図である。
【図１７Ａ】図１Ｄおよび１Ｅの装置のビット線コンタクトの行に対する所望の行方向および列方向の寸法を有する行方向に沿って互いから間隔をあけられた別の例示的な一連のビット線コンタクト開口部特徴を示す上面図である。
【図１７Ｂ】図１７Ａの所望の行方向寸法より小さい行方向寸法、および図１７Ａの所望の行方向寸法より大きい列方向寸法を有する光学的特徴を備えた別の例示的なリソグラフィマスクの一部分を示す上面図である。
【図１７Ｃ】図１７Ｂのリソグラフィマスクを使用してパターニングされた、図１７Ａの所望の行方向寸法に実質的に等しい行方向寸法、および図１７Ａの所望の行方向寸法より大きい列方向寸法を備えた開口部を有する半導体装置上に形成された別の例示的なエッチマスクの一部分を示す上面図である。
【図１８】この発明による、リソグラフィマスクを使用してウェハ上にエッチマスクをパターニングする際に用いられ得るステッパーシステムの部分的概略図である。
【発明を実施するための形態】
【００１３】
発明を実行するための態様
この発明の１つまたは複数の実現例を、全体を通じて同様の参照番号が同様の要素を示すために使用される図面を参照して説明する。この発明の１つまたは複数の局面は、これ以降、マルチビットメモリセルの仮想接地フラッシュタイプアレイでのビット線コンタクトの行の形成でさまざまな技術が用いられる例示的なフラッシュメモリ装置の状況で示され、説明されるが、ここに示される構造は、必ずしも同じ縮尺で書かれていない。これに代えて、この発明は、シングルビットフラッシュセルまたはさまざまなマルチビットフラッシュセルを有する記憶装置を含む、他の半導体装置とともに用いられ得る。さらに、この発明は、ビット線コンタクト開口部およびワード線コンタクト開口部を含むがこれらに限定されない、あらゆるタイプのコンタクト開口部の形成で使用可能である。さらに、この発明のさまざまな方法は、ＮＯＲアレイ、仮想接地アレイ、ＮＡＮＤアレイ、ＤＩＮＯＲアレイ等を含むがこれらに限定されない、あらゆるアーキテクチャのメモリアレイの製造で用いることができ、すべてのそのような代替の実現例は、この発明および請求項の範囲内にあるものと見なされる。
【００１４】
この発明は、フラッシュメモリおよび他の半導体装置ならびにそのためのリソグラフィマスクを製造するための技術を提供し、半導体装置ウェハ上でエッチマスクの一連の開口部をパターニングする際に使用するためにリソグラフィマスク上に光学的特徴が形成され、個々の光学的特徴は、エッチマスクにパターニングされる開口部に対する所望の第１の寸法より小さい第１の方向に沿った第１のマスク特徴寸法を有する。この発明は、エッチ
マスクをパターニングするときに起こり得る光近接歪み効果の存在下で、第１の方向に沿って一般に所望の寸法の、エッチマスク開口部、およびエッチングされたコンタクト開口部の形成を容易にする。
【００１５】
メモリアレイのビット線またはワード線コンタクト行の場合、発明者らは、フラッシュメモリアレイの特徴サイズおよび間隔のスケーリングの進行は、ビット線コンタクト開口部をエッチングするためのエッチマスクの作成でリソグラフィマスクを通じてフォトレジストを露光するために使用される光の波長に近付くビット線および／またはワード線の間隔および幅を必要とすることがあり、光近接効果に繋がることを理解している。特に、発明者らは、そのような光近接効果が、パターニングされたエッチマスク開口部の特徴寸法（たとえば、開口部）での収差または歪みに繋がり得ることを発見しており、ここでエッチマスク上のパターニングされた寸法は、第１の方向に沿ったリソグラフィマスク特徴の対応する寸法よりも長く、複数の、間隔の狭い特徴は行または列で第１の方向に沿って配置される。スケーリングされたビット線コンタクトの行の場合、この発明は、低いビット線コンタクト抵抗を確実するために最終ビット線コンタクトが好適な寸法であるようにし、同時にビット線コンタクトがビット線間で基板に短絡するか（たとえば、それによって低いビット線対ビット線絶縁破壊電圧を生じる）または隣接するビット線に接触する可能性を最小限にするために有利に用いられ得る。
【００１６】
この発明は、これ以降、仮想接地タイプアレイアーキテクチャで配置されたデュアルビットＳＯＮＯＳタイプフラッシュメモリセル１０１を含む１つまたは複数のメモリアレイ５４を有する例示的な半導体装置１００の状況で示され、説明される。装置１００は、これ以降、図１Ａ〜１Ｅに関して示され、説明され、ここで装置１００はフラッシュメモリアレイ５４が含まれる、専用記憶装置または他のタイプの半導体装置（たとえば、マイクロプロセッサ、論理装置等）であり得る。しかしながら、この発明のさまざまな局面は、他の半導体装置の製造において用いられてもよく、この発明は示される例に限定されない。
【００１７】
まず図１Ａを参照すると、装置１００の例示的なデュアルビットフラッシュメモリセル１０１が示され、これは半導体本体１０２上／内に形成される。この発明は、示されるＰ型ドープシリコン基板１０２、ＳＯＩウェハを含むがそれらに限定されないあらゆるタイプの半導体本体、または他のタイプの半導体本体を使用する装置の製造で実行され得る。図１Ａの例示的なフラッシュメモリセル１０１は、アレイワード線ＷＬJに沿ってアレイ
５４で第１の（たとえば、行）方向に沿って延在するゲート構造を含み、ワード線ＷＬJ
は同じアレイ行に沿ったセルに対して共有される制御ゲート構造を形成し、近隣の行のセル（図示せず）は対応するワード線に沿って位置付けられる。ゲート構造は、ドープされたポリシリコン制御ゲート１１０、および制御ゲート１１０と半導体本体１０２のチャネル領域１０３との間にある電荷捕捉窒化物材料１０６ｂを含む。例示的なゲート構造はさらに、制御ゲート１１０と電荷捕捉材料１０６ｂとの間にある上方酸化物１０６ｃ、および電荷捕捉材料１０６ｂとチャネル領域１０３との間にある下方酸化物１０６ａを含む。
【００１８】
例示的なポリシリコン制御ゲート１１０は、もう１つのｎ−タイプ不純物（たとえば、リン、砒素、アンチモン等）でドープされ、それによってワード線／制御ゲート１１０を導電性にする。制御ゲート１１０は、これに代えて、ワード線電圧信号が読出動作に対してチャネル領域１０３内で電界を生じさせることを可能にし、およびドープされたポリシリコン１１０、金属、またはこの発明の範囲内の他の材料を含むがこれらに限らないセル１０１でのプログラミングおよび消去動作に対して制御ゲート１１０とチャネル１０３またはセルソース／ドレイン１０５、１０７との間で電界を生じさせることを可能にする、あらゆる好適な導電材料から作られ得る。あらゆる好適な電荷捕捉構造が制御ゲート１１０とセルチャネル１０６との間に設けられ得るが、例示的なセル１０１の電荷捕捉構造１
０６は、ＯＮＯ誘電体（酸化物−窒化物−酸化物）を形成する３つの層を含む。示されるＯＮＯ構造１０６では、電荷捕捉（たとえば、電子の捕捉）は主に窒化物層１０６ｂで起こる。一般に、電荷捕捉構造１０６は、この発明の範囲内で、セル１０１のしきい値電圧、およびデータ状態を設定または確立するために電子の捕捉が可能であるかまたはそれを容易にするどのような誘電層であってもよい。示される装置１００では、酸化物層１０６ａおよび１０６ｃは二酸化シリコン（たとえば、ＳｉＯ2またはその他の化学量論的変形
）であり、電荷捕捉材料１０６ｂは窒化シリコンであるが（たとえば、Ｓｉ3Ｎ4またはその変形）、制御ゲート１１０とチャネル領域１０３との間にある、単一または複数層構造を含む、あらゆる好適な電荷捕捉材料が用いられ得る。
【００１９】
セル１０１はさらに、アレイ５４で第２の（たとえば、列）方向に沿ってビット線を形成する、チャネル領域１０３の横方向の側にある第１および第２のソース／ドレイン１０５および１０７をそれぞれ含み、行および列の方向は実質的に互いに直交する。第１のソース／ドレイン１０５（説明のために図１Ａではソースとして示される）は、基板１０２の第１のドープされた部分を含み、第２のソース／ドレイン１０７（図１Ａではドレインと示される）は基板１０２の第２のドープされた部分を含み、ソース１０５およびドレイン１０７はチャネル１０３の横方向に対向する側に延在する。この発明のさまざまな局面は、示されるビット線１０５、１０７、または他のビット線構造（図示せず）との電気的な結合を提供するためにビット線コンタクトの形成で使用され得る。
【００２０】
図１Ａに示されるように、例示的なメモリセル１０１は、破線の円Ａによって表わされる左ビット、および破線の円Ｂによって表わされる右ビットを含む、２つの空間的に分離された２進数のデータビットを記憶することができる。非対称な実現例がこの発明の範囲内で可能であるが、デュアルビットメモリセル１０１は一般に対称的であり、ドレイン１０７およびソース１０５は交換可能である。例示的なセル１０１では、左ビット線１０５はソース端子として働き、右ビット線１０７は右ビットＢに関してドレイン端子として働き得る。同様に、右ビット線１０７はソース端子として働き、左ビット線１０５は左ビットＡに対してドレイン端子として働き得る。この発明は、図１ＡのＳＯＮＯＳセル１０１、および図示されない他のものを含む、さまざまなシングルまたはマルチビットのメモリセルタイプに関して実現され得る。さらに、この発明は、両方のビット（たとえば、セル１０１のビットＡおよびＢ）がデータまたは情報の記憶に使用されるようなデュアルビット記憶装置、ならびにデュアルビットセルの１つのビット（たとえば、セル１０１のビットＡ）のみがそのように使用されるものに適用可能である。
【００２１】
図１Ｂ〜１Ｅを参照すると、図１Ｂは、例示的な半導体装置１００のある主要な構成要素を簡略的に示し、図１Ｃは、装置１００の仮想接地フラッシュメモリセルアレイ５４の一部分を概略的に示す。図１Ｄおよび１Ｅは、図１Ｂおよび１Ｃの装置１００のセルの行のグループ間のアレイ５４にある例示的なビット線コンタクト行１０４の概略図である。図１Ｂに示されるように、例示的な専用記憶装置１００は、１つまたは複数の高密度コア領域および１つまたは複数の低密度周辺部分が形成される半導体基板１０２を含む。コア領域は、図１Ａのセル１０１のような、個々にアドレス指定可能な、実質的に同一のフラッシュメモリセル１０１の１つまたは複数のＭｘＮアレイコア５４を含む。周辺部分は、個々のメモリセル１０１またはそのグループ（たとえば、ワード）を選択的にアドレス指定するために入出力回路５０およびプログラミングまたはデコーダ回路５８および６０を含む。プログラミング回路は、１つまたは複数のｘ方向（たとえば、列）デコーダ５８およびｙ方向（たとえば、行）デコーダ６０を含み、これらは、入出力回路５０とともに、プログラム、消去、および読出の動作中に、選択されたアドレス指定されたメモリセル１０１の本体（たとえば、基板）、ゲート、および／またはソース／ドレイン（たとえば、ワード線およびビット線）を予め定められた電圧またはインピーダンスと結合するように動作する。これに関して、デコーダおよび入出力回路は、メモリアクセス動作中に必要な
ワード線およびビット線制御信号を提供し、それに関連して入来するおよび出ていくデータをバッファリングし、回路５０、５８および６０は、あらゆる好適なアナログおよび／または論理回路および装置から作られ得る。
【００２２】
図１Ｃは装置１００のコアアレイ５４の１つの一部分を示し、フラッシュセル１０１のいくつかの行および列の部分がワード線ＷＬ0からＷＬNまで、およびビット線ＢＬ0から
ＢＬMまでに沿ってそれぞれ示され、アレイ５４はこの例では仮想接地構成で示される。
またはこれに代えて、この発明は、ＮＯＲ、ＮＡＮＤ、ＤＩＮＯＲまたは他のものを含むがこれらに限定されない、他のアレイアーキテクチャを有する装置に関して用いられ得る。図１Ｃに示されるように、例示的な仮想接地アレイ５４は、制御ゲート端子（たとえば、図１Ａの制御ゲート１１０）が第１の方向に沿って対応するワード線ＷＬに結合されている、フラッシュセル１０１の行、および１つのセル１０１のドレイン（たとえば、ドレイン１０７）が隣接するセル１０１の対応するビット線ＢＬおよびソース（たとえば、ソース１０５）に結合されている、第２の直交する方向に沿ったセル１０１の列を含む。この構成では、所与の列内のセル１０１のドレイン端子１０７は同じビット線ＢＬに結合される。
【００２３】
個々のフラッシュセル１０１は、ターゲットセル１０１の境界を示す対応するワード線ＷＬおよびビット線ＢＬの対を介して選択することができ、ビット線およびワード線の信号はデコーダ回路５８、６０（図１Ｂ）によって生成される。したがって、たとえば、選択されたセル１０１のドレイン１０７に結合されるビット線ＢＬに正の電圧が印加されたとき、ドレイン１０７とそのソース１０５との間に導電経路が確立され、これはデコーダ５８、６０からの適切なビット線信号の提供によって接地に結合される。このように、仮想接地は、アクセスされるために選択されたフラッシュセル１０１のみのソース端子に関連するビット線に接地を選択的に接続することによって形成される。アレイ５４では、導電性ｎ−ドープポリシリコンワード線（たとえば、制御ゲート１１０）が電荷捕捉材料１０６ｂ上に形成されて、基板１０２のｎ−ドープビット線部分（たとえば、ソース１０５およびドレイン１０７）と組合さってフラッシュメモリセル１０１を作り、セル１０１は仮想接地アレイ５４で行（たとえば、ワード線）および列（たとえば、ビット線）に沿って組織される。
【００２４】
図１Ｄおよび１Ｅに示されるように、導電性ビット線コンタクト構造１１２の行１０４によってアレイビット線１０５、１０７に対して電気的なコンタクトが作られ、ビット線コンタクト行１０４は、アレイ５４の上端および下端（たとえば、第１の行の上方であって最後の行の下方）、ならびに１６のアレイの行のグループ間に位置付けられる。図示され、図８〜１４に関して以下にさらに詳しく説明されるように、コンタクト１１２は、ドープされた半導体ソース／ドレイン（たとえば、ビット線）１０５、１０７と上にあるメタライゼーションレベルまたはメタライゼーション層（図示せず）の導電性相互接続ルーティング構造との間に形成された、レベル間または層間の誘電（ＩＬＤ）材料１１６を通って延在する。コンタクト１１２は、以下に図１０から１４に示されるように、パターニングされた開口部１１７ａを備えたエッチマスク１１７を使用してＩＬＤ材料１１６にコンタクト開口部１１８をエッチングすることによって形成される。
【００２５】
図１Ｅに示されるように、ビット線はアレイ５４の行方向に沿って横方向の幅寸法１１３およびピッチ（たとえば、中心対中心の間隔）寸法１１４を有する。半導体装置がさらに小さいサイズへとスケーリングされると、ビット線幅およびピッチの寸法１１３および１１４はそれぞれ低減される。しかしながら、同時に、最低限の電力消費でアレイ５４のメモリセル１０１への高速なアクセスを可能にするために、低いビット線コンタクト抵抗を維持することが望ましい。発明者らは、光近接効果が、角が丸くなることなどのパターニングされた特徴寸法の歪みを生じさせることがあり、半導体装置の製造中にリソグラフ
ィマスク（たとえば、レチクル）上の長方形の光学的特徴がエッチマスク１１７およびウェハ上により丸い（たとえば、角の丸い）特徴としてパターニングまたは転写され得ることを理解している。さらに、発明者らは、装置寸法（たとえば、ビット線幅１１３およびビット線ピッチ１１４）がさらに小さくスケーリングされると、複数の特徴がそのような特徴の行に沿った方向で狭い間隔にされる場合に、光近接効果がパターニングされた特徴の望まれない延長を生じさせることがあることを理解している。たとえば、アレイ５４の行方向に沿ったビット線コンタクト１１２の狭い間隔は、エッチマスクのパターニング中にコンタクト開口部の望ましくない延長に繋がることがあり、これはコンタクト１１２を形成するためのプロセスアライメントマージンを悪化させ、ビット線の短絡または他の悪影響を生じさせ得る。図１Ｅに示されるビット線コンタクト１１２は、一般にビット線幅１１３に対応する直径寸法を有するが、コンタクト１１２はビット線幅１１３より小さいかまたは大きく作られてもよく、コンタクト１１２の寸法はビット線幅１１３に関連する必要はない。
【００２６】
したがって、この発明は、ビット線コンタクトおよびそのためのエッチマスク開口部を形成するための技術、ならびにフラッシュメモリおよび他の半導体装置の製造におけるそのような不都合な光近接効果に対抗するために使用され得る、リソグラフィマスク上に光学的特徴を作るための方法を提供する。これに関して、フラッシュメモリビット線コンタクト行１０４の状況で示されているが、この発明のさまざまな局面は、光学的パターニングを使用して、半導体装置にワード線コンタクト開口部または他の開口部などのあらゆるタイプの開口部を形成するためにリソグラフィ動作で用いることができ、この発明および特許請求の範囲はここに示される例に限定されない。
【００２７】
ビット線コンタクト行１０４およびそのコンタクト１１２の作成への、この発明の１つの具体的な適用を示すために、図２は、フラッシュメモリ装置（たとえば、例示的な装置１００または他のもの）を製造するための例示的な方法２１０を示す簡略的なフロー図であり、図３〜１４は、この発明による製造処理中の図１Ａ〜１Ｅの例示的なフラッシュメモリ装置の図である。この発明の例示的な方法２１０および他の方法は、一連の動作または出来事として以下に示され、説明され得るが、この発明はそのような動作または出来事の示される順序によって制限されない。たとえば、この発明に従って、ある動作は異なる順序で行なわれてもよいし、および／またはここに示されるかおよび／または説明されるもの以外の他の動作または出来事と同時に行なわれてもよい。さらに、この発明に従って方法を実現するために、示されるすべてのステップが必要とされるわけではない。さらに、この発明による方法は、ここに示され説明されるフラッシュメモリ装置の製造および／または処理に関して、ならびに示されない他の構造および装置に関して実現され得る。
【００２８】
２１２で始まり、３層の電荷捕捉（たとえば、ＯＮＯ）構造１０６は、たとえば、図３に示されるように、より低い誘電（たとえば、二酸化シリコン）材料層１０６ａ、電荷捕捉材料層１０６ｂ（たとえば、窒化シリコンＳｉ3Ｎ4等）、上方誘電（たとえば、二酸化シリコン等）材料層１０６ｃを含む、シリコン基板または他の半導体本体上に２１４で形成される。２１６で、ビット線１０５、１０７は、将来的にメモリアレイ５４の列となる部分に沿って選択的に注入される。図３に示されるように、マスク１２２は、好適なフォトリソグラフィ技術を使用してＯＮＯ層１０６上に形成され、マスク１２２は、その下にビット線（たとえば、将来的なソースおよびドレイン領域１０５および１０７）が形成されるＯＮＯ層１０６の部分を露出する。好適なドーパント（たとえば、リン、砒素、アンチモン等）を層１０６の露出された部分を通じて、下にある基板１０２へと注入して、ソース１０５およびドレイン１０７を形成し、その間にｐ−タイプ基板１０２のチャネル領域を残すために注入プロセス１２０が行なわれる。これに代えて、他のドーパントタイプ（たとえば、ｎまたはｐ−タイプ）、組成、および／または濃度を使用して、ソース１０５およびドレイン１０７（たとえば、例示的な仮想接地アレイ５４のビット線）を２１６
で形成することが可能であり、その後マスク１２２が除去される。１つのあり得る代替例では、２１６のビット線の注入は、材料層１０６の一部またはすべての形成の前、たとえば、上方誘電体１０６ｃの堆積の前に行なわれ得る。
【００２９】
２１８で、ポリシリコンワード線または制御ゲート構造１１０が形成され、選択的に注入されてアレイ５４の第１または行の方向に沿って導電性ワード線１１０を提供する。図４および５では、ポリシリコン材料１１０の層がＯＮＯ層上に２１８で堆積されるかまたは他の態様で形成される（たとえば、ポリシリコン層１１０が上方誘電材料１０６ｃ上に形成される）。図５〜８は、アレイワード線構造の形成でのポリシリコン１１０のパターニングをよりよく示すための例示的なビット線１０７を通る図４の線５−５に沿った側面断面図である。図６に示されるように、ポリシリコン１１０は、セル１０１に対して制御ゲートとして動作するポリシリコンワード線を規定するために選択的にパターニングされる。示される例では、ワード線エッチマスク１３２がポリシリコン１１０上に形成され、将来的なワード線構造を覆い、装置１００の残りを露出し、エッチプロセス１３０が行なわれて（たとえば、反応性イオンエッチング（ＲＩＥ）または他の好適なプロセス１３０）ポリシリコン１１０の選択部分を除去する。エッチプロセス１３０は、隣接するパターニングされたワード線／制御ゲート構造１１０の間のＯＮＯ材料層１０６の一部またはすべてを除去し得るが、そうする必要はない。パターニングされたワード線構造の上方にコバルトまたは他の金属のシリサイド１３３を作るためにケイ素化１３１が図７で行なわれ得る。
【００３０】
例示的な装置１００では、パターニングされたポリシリコンワード線／制御ゲート構造１１０は、将来的にフラッシュメモリアレイ５４のビット線（たとえば、列）となる方向に一般に垂直な行方向に沿って延在する。しかしながら、他の相対的な方向付けも可能であり、この発明の範囲内にあるものと見なされる。これに関して、コンタクト行１０４のビット線コンタクト１１２（図１Ｄおよび１Ｅ）は行に配置され、行方向に沿って延在し、個々のビット線コンタクト１１２は行方向に沿って互いから間隔をあけられることが注目される。
【００３１】
２２０で、酸化物または他の低誘電率（low-k）誘電材料などの誘電（ＩＬＤ）材料１
１６が装置１００上に形成される（図８および９）。２２２で、導電性ビット線コンタクト１１２がＩＬＤ材料１１６を通って形成され、ビット線１０５、１０７と後に形成されるメタライゼーション層（図示せず）の導電相互接続ルーティング構造との間に電気的な接続を提供する。図９、１０および１２〜１４は、装置１００でのビット線開口部１１８の形成における、ＩＬＤおよびＯＮＯ材料１１６および１０６のパターニングをそれぞれよりよく示すために、将来的なビット線コンタクト１１２が形成される、連続するワード線１１０間の空間を通る図８の断面線９−９に沿った側面断面図である。
【００３２】
図１０に示されるように、レジスト材料１１７は、２２４でＩＬＤ１１６上に形成される。リソグラフィプロセス１１９が２２６および２２８で行なわれて、レジスト１１７を通る開口部を形成し、将来的なビット線コンタクト１１２が形成される位置でＩＬＤ材料１１６の部分を露出する。２２６で、レジスト材料１１７は、図１１Ａ、１１Ｂおよび１５Ａ〜１８にさらに詳しく示され説明されるように、リソグラフィマスクを通じて光または他の放射に選択的に露出され、（たとえば、正または負のレジスト材料１１７が使用されるかどうか、およびリソグラフィマスクが正または負の画像であるかどうかに応じて）レジスト１１７の露出されたまたは露出されない部分が２２８で除去され、ビット線コンタクトパターン開口部１１７ａを備えたコンタクトエッチマスク１１７が残る。
【００３３】
図１１Ａおよび１１Ｂは、図１０の線１１−１１に沿った、パターニングされたエッチマスク１１７の２つの例の部分的上面図である。図１１Ａの例では、エッチマスク開口部
１１７ａは一般に円形であり、行および列方向に実質的に等しい寸法１２１ａおよび１２１ｂをそれぞれ備えている。図１１Ｂの例では、細長いかまたは長円形のコンタクトエッチマスク開口部１１７ｂが形成され、列方向寸法１２１ｂは行方向寸法１２１ａより大きい。図１Ｅも参照すると、理想的な行方向寸法１２１ａは、ビット線１０５、１０７の幅寸法１１３に等しいかまたはそれより小さく、これは開口部１１７ａまたは１１７ｂの、下にあるビット線１０５、１０７との完全な行方向のアライメントと組合さって、所与の列方向寸法１２１ｂに対して装置１００におけるビット線コンタクト抵抗を最低限にする傾向がある。図１１Ｂに関して、（たとえば、図１Ｅのように、コンタクト１１２の境界を示すワード線１１０の近接によって課される制限内で）列方向にエッチマスク開口部を細長くすることは、アレイ５４でビット線コンタクト抵抗を低減する役割も果たし得ることも注目される。これに関して、ビット線コンタクト行（図１Ｄ）の境界を示すワード線構造１１０は、一般に通常のアレイワード線ピッチ間隔を超えて間隔をあけられ、ビット線コンタクト行１０４の配置を考慮し、ビット線コンタクト１１２がそのように列方向に細長くなること、およびビット線コンタクトエッチマスク開口部１１７ｂが対応して細長くなることを考慮する。
【００３４】
図２、１２および１３を参照すると、方法２１０は２３０で続き、エッチマスク１１７を定位置にしてＩＬＤエッチプロセス１２３が行なわれて、ＩＬＤ材料１１６（図１２）およびＯＮＯ層１０６（図１３）の露出された部分を除去し、ビット線コンタクト開口部１１８を作る。２３２では、タングステン、チタン等の導電材料１１２がビット線コンタクト開口部１１８に形成されて、図１４に示されるようにコンタクト１１２を形成する。２３４の導電材料１１２の形成は、たとえば、装置１００上の材料１１２の堆積、開口部１１８のソース／ドレイン１０５、１０７上でシリサイドを形成するための熱アニーリング（たとえば、ＲＴＡ等）、および図１４および上述の図１Ｅのように、電気的に分離されたビット線コンタクト１１２に平坦な上方装置表面を提供するための後続の平坦化処理（たとえば、化学機械研磨（ＣＭＰ））を含み得る。
【００３５】
図１５Ａ〜１８を参照すると、この発明は、コンタクトエッチマスク開口部１１７ａ、１１７ｂの横方向の行方向および列方向の寸法への制御を容易にするために用いることが可能であり、それによってビット線コンタクト１１２の横方向寸法の制御が提供される。コンタクト寸法の制御は、装置１００のビット線コンタクト抵抗への制御を容易にする。さらに、この発明は、半導体装置の製造で狭い間隔の開口部を形成するためのエッチマスクの作成でパターン転写をこれまで妨げてきた光近接および他のパターニングの効果に対する補正または補償を可能にする。この発明は、ビット線コンタクトの特徴を行方向に沿って有するリソグラフィマスクが提供される、フラッシュメモリ装置にビット線コンタクトおよびそのためのコンタクト開口部を形成するための方法を提供し、ビット線コンタクトの特徴は所望のビット線コンタクト行方向寸法より小さいビット線コンタクト行方向寸法を有する。その後、装置のエッチマスク（たとえば、上方のマスク１１７）がリソグラフィマスクを使用してパターニングされ、パターニングされたエッチマスクを使用して装置にビット線コンタクト開口部がエッチングされる。
【００３６】
図１５Ａは、後で半導体装置１００上でエッチマスク（たとえば、コンタクト開口部エッチマスク１１７）に一連の開口部をパターニングする際に使用するために、リソグラフィマスクまたはレチクル上に光学的特徴を作るための例示的な方法３００でのこの発明のこれらの原則の適用を示す。３０２で始まり、所望のビット線コンタクト寸法が第１の（たとえば、行）方向に沿って３０４で決定される。たとえば、上述のフラッシュメモリ装置１００では、図１Ｅのビット線幅寸法１１３と実質的に同じ行方向寸法を有するビット線コンタクト開口部１１８を形成することが望ましいことがあり得る。３０６では、一連の光学的特徴がリソグラフィマスク上に作られ、光学的特徴は行方向に沿って互いから間隔をあけられ、個々の光学的特徴は、３０４で決定された所望の行方向寸法より小さい行
方向マスク特徴寸法を有し、方法３００は３０８で終わる。
【００３７】
一例では、リソグラフィマスク上の光学的特徴は所望の行方向寸法より約３０パーセント小さい行方向寸法を有するが、他の低減された寸法の値がこの発明の範囲内で使用され得る。図１５Ａの例では、さらに、リソグラフィマスク上の光学的特徴は、エッチマスク１１７にパターニングされる開口部１１８に対する所望の行方向寸法に実質的に等しい列方向に沿った第２のマスク特徴寸法を有する。
【００３８】
図１６Ａ〜１６Ｃを参照すると、図１６Ａは、所望の行および列方向の寸法１４１ｂおよび１４１ｃをそれぞれ備えた、所望の、一般的に正方形の形状１４１ａの行を含む、所望のコンタクト開口部１４１の行の上面図である。一例では、これら寸法１４１ｂおよび１４１ｃは互いに実質的に等しく、かつ図１Ｅのビット線幅１１３に等しい。図１６Ｂは、光透過性基板１５０ｄ上に形成された、行および列方向の特徴寸法１５０ｂおよび１５０ｃを備えた一連の暗い光学的特徴１５０ａを有する例示的なリソグラフィマスク１５０の一部分を示す。またはこれに代えて、光透過性特徴１５０ａが他の態様で暗い基板１５０ｄ上に形成されてもよい。この発明のある局面によると、行方向リソグラフィマスク光学的特徴寸法１５０ｂ（図１６Ｂ）は、所望の行方向寸法１４１ｂ（図１６Ａ）より約３０パーセント小さく、列方向特徴寸法１５０ｃは所望の行寸法１４１ｂと実質的に同じである。
【００３９】
マスク１５０上の光学的特徴１５０ａの形成において行方向寸法を予め縮小または低減することは、マスク１５０がエッチマスクレジスト材料１１７を露出するために使用されるときに（たとえば、図２の２２６）光近接効果および他のパターン転写の歪みを抑制し、それによって、図１６Ｃおよび１１Ａに示されるように一般的に円形の開口部１１７ａがビット線コンタクトエッチマスク１１７に形成される。この例では、コンタクトエッチマスク開口部１１７ａは、互いに実質的に等しく、かつ所望の行方向寸法１４１ｂに実質的に等しい、行および列方向の寸法１２１ａおよび１２１ｂをそれぞれ有する。コンタクトエッチング（たとえば、上述の図１２および１３のエッチプロセス）の後、コンタクト開口部１１８および結果的なコンタクト１１２（上述の図１４）は、たとえば、エッチプロセス１２３の方向性の変動のために（たとえば、プロセス１２３が一般的に等方性であるかまたは異方性であるかに応じて）、いくらかのプロセス関連のばらつきを備えた実質的に同じ横寸法１２１ａおよび１２ｂを有する。
【００４０】
図１５Ｂは、この発明による、後で半導体装置上でエッチマスクに一連の開口部をパターニングする際に使用するために、リソグラフィマスクまたはレチクル上に光学的特徴を作るための別の例示的な方法３１０を示す。３１２で始まり、所望のビット線コンタクト寸法が第１の方向に沿って３１４で決定される（たとえば、一例では図１Ｅのビット線幅寸法１１３と同じ）。一連の光学的特徴が３１６でリソグラフィマスク上に作られ、光学的特徴は行方向に沿って互いから間隔をあけられており、個々の光学的特徴は、３１４で決定された所望の行方向寸法より小さい行方向マスク特徴寸法、および所望の行方向寸法より大きい列方向寸法を有し、その後、方法３１０は３１８で終わる。
【００４１】
図１７Ａ〜１７Ｃは、この発明の別のあり得る実現例を示し、ここで列方向寸法は、たとえば、装置１００でビット線コンタクト抵抗をさらに低減するために延ばされる。図１７Ａは、所望の行および列方向寸法１７１ｂおよび１７１ｃをそれぞれ備えた一般に長方形の所望の形状１７１ａの行を含む、所望のコンタクト開口部１７１の別のセットを示し、所望の寸法の列方向寸法１７１ｃは所望の行方向寸法１７１ｂより大きく、所望の行方向寸法１７１ｂはここでも図１Ｅのビット線幅１１３に実質的に等しい。光透過性基板１７０ｄ上に形成された、行および列方向特徴寸法１７０ｂおよび１７０ｃの一連の暗い長方形の光学的特徴１７０ａを有する、例示的なリソグラフィマスク１７０の一部分が図１
７Ｂに示される。この例の行方向マスク特徴寸法１７０ｂは、所望の行方向寸法１７１ｂより約３０パーセント小さく、延ばされた列方向特徴寸法１７０ｃは、所望の行寸法１７１ｂより大きい。図１７Ｃは、マスク１７０を使用したパターニングに続くコンタクトエッチマスク１１７を示し、マスク１７０上での特徴１７０ａの形成での行方向寸法１７０ｂの低減は、光近接効果を抑制し、それによって（たとえば、上述の図１１Ｂにも示されるように）丸みを付けられた長円形の開口部１１７ｂがビット線コンタクトエッチマスク１１７に形成される。
【００４２】
図１８は、この発明のさまざまな局面の実行においてリソグラフィマスク（たとえば、上述のマスク１５０、１７０）を使用してコンタクトエッチマスク１１７がパターニングされ得る例示的なステッパーシステム４００を示す。システム４００は、照明４７０（たとえば、紫外光）を生成するための照明源４０５を含み、これは源４０５に供給される電力を調節することによって、および照明４７０の強度および／または位相を空間的に調節するための照明変更フィルタ４１０（たとえば、瞳フィルタ）によって制御され得る。システム４００は、コンデンサレンズシステム４１５および低減レンズシステム（reduction lens system）４２５も含み、これらの各々は、コンデンサレンズシステム４１５およ
び低減レンズシステム４２５を通る照明４７０の焦点を調整するために制御され得る（たとえば、垂直位置調整）。システム４００は、装置ウェハ１００上で光学的特徴１５０ａのパターン４７５を露出するために、上述のようにリソグラフィマスクまたはレチクル１５０を用い、装置１００上で正または負のレジスト材料１１７が使用されているかどうかに応じて、正または負のマスク１５０が提供され得る。ステッパーシステム４００内で焦点パラメータを制御するために、焦点制御システム４４５がコンデンサレンズシステム４１５および低減レンズシステム４２５のどちらかまたは両方に動作可能に接続されてもよい。さらに、源４０５によって放出される光に対する装置ウェハ１００の露出を制御するために、露出制御システム４５０が照明源４０５、照明変更フィルタ４１０、およびマスク１５０のうちの１つまたは複数に動作可能に接続される。焦点制御システム４４５および露出制御システム４５０はプロセッサ４４０に動作可能に接続され、これはステッパーシステム４００に対する１つまたは複数の設定を制御する。ステージ４３０は、そこに位置付けられる装置１００への照明露出４７０の位置を調整するために、プロセッサ４４０を介してインデックスを付けられるかまたは「段を付けられる」。
【００４３】
本発明の実施例の方法（２１０）は、フラッシュメモリ装置にコンタクトを形成するための方法（２１０）であって、行方向に沿ってコンタクトの特徴を有するリソグラフィマスクを提供するステップ（３００，３１０）を含み、前記コンタクトの特徴は所望のコンタクト行方向寸法より小さいコンタクト行方向寸法を有し、前記方法はさらに、前記リソグラフィマスクを使用して前記装置にエッチマスクをパターニングするステップ（２２６，２２８）と、前記エッチマスクを使用して前記装置にコンタクト開口部をエッチングするステップ（２３０）と、前記コンタクト開口部に導電材料を形成するステップ（２３２）とを含む。
【００４４】
また、方法（２１０）は、前記リソグラフィマスクを提供するステップ（３００，３１０）は、前記リソグラフィマスク上に一般に長方形のコンタクトの特徴を形成するステップ（３０６，３１６）を含み、前記一般に長方形のコンタクトの特徴は、前記所望のコンタクト行方向寸法より小さい行方向寸法を有していてもよい。
【００４５】
また、方法（２１０）において、前記一般に長方形のコンタクトの特徴は、前記所望のコンタクト行方向寸法より大きい列方向寸法を有するように形成されてもよい（３１６）。
【００４６】
また、方法（２１０）は、前記リソグラフィマスクを提供するステップ（３００，３１０）は、前記リソグラフィマスク上にコンタクトの特徴を形成するステップ（３０６，３１６）を含み、前記コンタクトの特徴は、前記所望のコンタクト行方向寸法より小さい行方向寸法を有していてもよい。
【００４７】
また、方法（２１０）は、前記リソグラフィマスクのコンタクトの特徴は、前記所望のコンタクト行方向寸法より約３０パーセント小さいコンタクト行方向寸法を有していてもよい。
【００４８】
この発明を１つまたは複数の実現例に関して示し説明してきたが、特許請求の範囲の精神および範囲を離れることなく、示された例に変更および／または変形が可能である。特に上述の構成要素または構造（アセンブリ、装置、回路、システム等）によって行なわれるさまざまな機能に関して、そのような構成要素を説明するために使用される用語（「手段」への言及を含む）は、別段の記載のない限り、この発明のここに示される例示的な実現例の機能を行なう開示された構造に構造的に等価でない場合でも、説明される構成要素の特定された機能を行なうあらゆる構成要素または構造（たとえば、機能的に等価である）に対応することが意図される。さらに、この発明の特定の特徴はいくつかの実現例のうちの１つに関してのみ開示されていることがあるが、そのような特徴は、所与のまたは特定の適用例に対して望ましくかつ有利であり得るように他の実現例の１つまたは複数の他の特徴と組合され得る。さらに、用語「含む（including）」、「含む（includes）」、
「有する（having）」、「有する（has）」、「備える（with）」、またはそれらの変形
が詳細な説明および請求項で使用される程度まで、そのような用語は、用語「含む（comprising）」と同様に包括的であることを意図される。
【産業上の利用可能性】
【００４９】
産業上の利用可能性
ここに開示される方法は、フラッシュメモリ装置のコンタクトおよびそのためのリソグラフィマスクの形成を容易にするために半導体製造の分野で利用され得る。
【符号の説明】
【００５０】
２１０  方法、３００，３０４，３０６，３１０，３１４，３１６  ステップ。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８】
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