(57)【要約】【課題】積層型の電子放出素子を備えた電子線装置において、電子放出効率の向上を図る。【解決手段】表面に凹部７を有する絶縁部材３と、絶縁部材３の側面と凹部７の内表面に跨って位置するカソード６と、該カソード６と対向するゲート５と該ゲート５上に形成された突出部８を備え、凹部７内に位置するカソード６の低電位面が凹部７の入り口から奥に向かってゲート５側に傾斜している構成とする。【選択図】図１
2010067398.tif 000002
【特許請求の範囲】
【請求項１】
表面に凹部を有する絶縁部材と、
前記絶縁部材の、外表面と前記凹部の内表面とに跨って位置するカソードと、
前記絶縁部材の外表面に、前記カソードと対向して位置するゲートと、
前記ゲートを介して前記カソードと対向して位置するアノードとを有し、
前記カソードの前記凹部の前記内表面に位置する部分の表面と、前記カソードと前記ゲートとが互いに対向する領域の、前記凹部の開口側端部同士を結ぶ線を法線とする仮想平面とがなす角度θが、以下の式（１）を満たすことを特徴とする電子線装置。
θ≧１５×（ｈ２／ｄ）0.5＋（２３０×Ｖｆ-0.6−３５）    （１）
（０°＜θ＜９０°）
ｄ：カソードとゲートとが互いに対向する領域の最短距離［ｎｍ］
ｈ２：ｄと平行な方向におけるゲート側部材の高さ［ｎｍ］
Ｖｆ：駆動電圧［Ｖ］
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラットパネルディスプレイに用いられる、電子を放出する電子放出素子を備えた電子線装置に関するものである。
【背景技術】
【０００２】
従来より、カソードから出た電子の多数が対向するゲートに衝突、散乱した後に電子として取り出される電子放出素子が存在する。このような形態で電子を放出する素子として表面伝導型電子放出素子や積層型の電子放出素子が知られている。例えば、特許文献１及び２にはそれぞれ、積層型の電子放出素子が開示されている。
【０００３】
【特許文献１】特許第３３７２７５９号公報
【特許文献２】特開２００１−２２９８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記特許文献に開示された電子放出素子は、いずれも、電子放出効率向上の点でより一層の向上が望まれていた。
【０００５】
本発明は、高効率な電子放出素子を備えた電子線装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、表面に凹部を有する絶縁部材と、
前記絶縁部材の、外表面と前記凹部の内表面とに跨って位置するカソードと、
前記絶縁部材の外表面に、前記カソードと対向して位置するゲートと、
前記ゲートを介して前記カソードと対向して位置するアノードとを有し、
前記カソードの前記凹部の前記内表面に位置する部分の表面と、前記カソードと前記ゲートとが互いに対向する領域の、前記凹部の開口側端部同士を結ぶ線を法線とする仮想平面とがなす角度θが、以下の式（１）を満たすことを特徴とする電子線装置である。
【０００７】
θ≧１５×（ｈ２／ｄ）0.5＋（２３０×Ｖｆ-0.6−３５）    （１）
（０°＜θ＜９０°）
ｄ：カソードとゲートとが互いに対向する領域の最短距離［ｎｍ］
ｈ２：ｄと平行な方向におけるゲート側部材の高さ［ｎｍ］
Ｖｆ：駆動電圧［Ｖ］
【発明の効果】
【０００８】
本発明においては、電子放出時にゲートから離れる方向の力が大きくなり、電子が遠くに飛びやすくなり、ゲートに吸収される電子がなくなり、１００％の電子放出効率が得られる。
【発明を実施するための最良の形態】
【０００９】
以下に図面を参照して、本発明の実施形態を例示的に詳しく説明する。但し、この実施形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１０】
本発明の電子線装置は、電子を放出する電子放出素子と、該電子放出素子から放出された電子が到達するアノードとを備えており、該アノードの外側にさらに蛍光体等の発光部材を配置することで画像表示装置が構成される。
【００１１】
図１は本発明の電子線装置の好ましい一実施形態に係る電子放出素子の構成を模式的に示す図であり、（ａ）は平面模式図、（ｂ）は（ａ）のＡ−Ａ’断面模式図である。図中、１は基板、２は電極、３は絶縁層３ａ，３ｂからなる絶縁部材、５はゲート、６は電極２に電気的に接続された導電性材料で形成されたカソードであり、７は絶縁部材３に設けられた凹部である。カソード６は、絶縁部材３の外表面である側壁面から内表面に跨って位置している。８はカソード６と同様の材料でゲート５上に設けられた突出部であり、該突出部８はゲート５と合わせてゲートとして機能する。当該構成において、カソード６の表面が電子を引き出す電圧の低電位側に設定され、突出部８が高電位側に設定される。本例において、突出部８はゲートの一部でもあり、突出部８とゲート５を合わせてゲートと呼ぶこともできるが、本例においては、便宜上、突出部８とゲート５とを合わせて高電位側構造物と呼ぶ。
【００１２】
図２は図１におけるＡ−Ａ’断面の凹部７とその周辺を拡大した図である。図２に示すように、凹部７は少なくとも、低電位面２８、高電位面２７、及び絶縁層３ｂの側面とで構成されており、低電位面２８及び高電位面２７は、カソード６と、高電位側構造物とが互いに対向する領域である。ここで、高電位側構造物の高電位面２７の、凹部７の開口側端部をＢ、カソード６の低電位面２８の、凹部７の開口側端部をＡとする。尚、図２においては、高電位面２７はカソード５内に限定されているが、本発明では高電位面２７が突出部８側にまで延びて、突出部８に端部Ｂが設定される場合もある。
【００１３】
低電位面２８は、凹部７内で低電位を規定している面である。高電位面２７は、凹部７内で高電位を規定している面である。また、低電位面２８或いは高電位面２７が凸凹である場合には、それぞれ凸凹の最上面をつないだ曲面を低電位面２８或いは高電位面２７とする。一般に、凸凹は数ｎｍ程度である。
【００１４】
また図２中、低電位面２８と高電位面２７の最短距離を凹部７の間隙ｄとする。凹部７の間隙ｄに関して、低電位面２８或いは高電位面２７に突起物がある場合には、それを含めたときの最短距離とする。ｈ２は、ｄと平行な方向におけるゲート側部材の高さを表しており、本例ではゲート５と突出部８を含めた高電位側構造物の高さである。高電位側部材は本例のように電位規定されていても良いし、絶縁体のように電位規定されていなくても良い。
【００１５】
カソード６の側面２９は、凹部７の外側の、絶縁部材３の外表面の低電位側（即ち、本例では絶縁層３ａの外表面）に沿って電位が規定されている面を指す。また、突出部８の側面３０は、高さｈ２が示す範囲以内で凹部７の外側の、高電位側構造物（ゲート５及び突出部８）に沿って電位が規定されている面を指す。これらの低電位側の側面２９或いは高電位側の側面３０が凸凹を有する場合、それぞれ凸凹の最上面をつないだ曲面を低電位面の側面２９或いは高電位面の側面３０とする。一般に、凸凹は数ｎｍ程度である。尚、図中、高電位側の側面３０と高電位面２７との間をつなぐ傾斜した領域は側面３０に含まれ、低電位側の側面２９と低電位面２８との間をつなぐ傾斜した領域は側面２９に含まれるものとする。よって、点Ａはカソード６の低電位面２８と側面２９との交点、点Ｂは高電位側構造物の高電位面２７と側面３０との交点である。
【００１６】
そして、点Ａと点Ｂとをつなぐ線分ＡＢを、凹部７の入り口とし、本発明では、低電位面２８が線分ＡＢを法線とする仮想平面に対し、凹部７の入り口から奥に行くに従って、高電位側に傾斜している構成となっている。また、低電位面２８と、上記仮想平面とのなす角度（低電位面２８の傾斜角度）θは、０°＜θ＜９０°である。
【００１７】
図３は、図１の電子放出素子を備えた本発明の電子線装置の電源の供給配置を示している。ここでＶｆは突出部８とカソード６の間に印加される電圧、Ｉｆは突出部８とカソード６の間に流れる素子電流、Ｖａはカソード６とアノード２０の間に印加される電圧、Ｉｅはカソード６とアノード２０の間に流れる電子放出電流である。図３に示されるように、本発明の電子線装置においては、アノード２０はゲート５を介してカソード６と対向する位置にゲート５から所定の距離を置いて（基板１からＨの距離）に配置される。
【００１８】
ここで、電子放出効率（η）とは素子に電圧を印加した時に検出される素子電流（Ｉｆ）と真空中に取り出される電子放出電流（Ｉｅ）を用いて、一般にはη＝Ｉｅ／（Ｉｆ＋Ｉｅ）で与えられる。
【００１９】
次に、図４を使って、本発明の構成による電子放出の高効率化の効果について説明する。
【００２０】
電子放出効率の向上は、高電位側構造物での電子の散乱回数を減少させるような構成で実現される。散乱回数の減少が高効率化となるのは、以下のような理由である。
【００２１】
電子は、散乱時に、導電性部材であるゲート５及び突出部８に吸収される場合がある。また、一回の散乱では吸収されなくても、散乱を繰り返すことで、徐々にエネルギーを失い、その結果吸収されることもある。つまり、散乱回数を減少させることで、導電性部材に吸収される電子を減らし、より多くの電子をアノード２０に到達させることができる。
【００２２】
図４（ａ）は、凹部７内の低電位面２８を基板１の表面と平行に構成した電子放出素子の断面図を示し、図４（ｂ）は本発明の電子放出素子の断面図を示している。破線１１、１２は各素子において放出された電子の電子軌道の一例を表している。ｆは、電子がカソード６から出射してから、１回目の散乱までの飛翔距離を表している。また、図５（ａ）、（ｂ）にそれぞれ図４（ａ）、（ｂ）の凹部７近傍の拡大図を示す。図中、破線２２は等電位線であり矢印２５は電子が出射位置２４で受ける力の方向を示している。
【００２３】
図４（ａ）、図５（ａ）に示すように、低電位面２８が基板１の表面に平行な場合、電子の出射位置２４での等電位線２２は、線分ＡＢを法線とする仮想平面とほぼ平行になっている。しかし、図４（ｂ）、図５（ｂ）に示すように、本発明の構成を用いると、電子の出射位置２４での等電位線２２は、線分ＡＢを法線とする仮想平面に対し、傾斜角θの角度を持っている。電子は等電位線２２に対して垂直方向の力を受けるため、電子が出射位置２４で受ける方向が、低電位面２８の傾斜角度θによって異なってくる。
【００２４】
図５（ａ）の矢印２５に示されるように、当該構成では電子が出射位置２４でゲート５や突出部８に引きつけられる力を強く受けるため、飛翔距離ｆが小さくなる。そのため、電子はゲート５または突出部８で数回の散乱（多重散乱）を繰り返した後、アノード２０へ到達する。
【００２５】
しかし、図５（ｂ）の矢印２５に示されるように、本発明の構成では、出射位置２４でゲート５や突出部８から離れる方向への力が大きくなり、飛翔距離ｆが大きくなる。このため、ゲート５及び突出部８での電子の散乱回数が減少、或いはゲート５及び突出部８で散乱することなくアノード２０へと到達することで、高効率化効果が得られる。
【００２６】
つまり、本発明のように凹部７の入り口から奥に行くに従い、低電位面２８を高電位側に傾斜させることで、電子放出効率の向上を図ることができるのである。
【００２７】
図４（ｂ）中のｗは凹部７内の低電位面２８の、入り口から奥方向の電位規定する距離を表している。高効率化を図るには、出射位置２４近傍の等電位線２２が、線分ＡＢを法線とする仮想平面に対し傾斜角θを持っていなければならない。そのため、ｗはある程度の長さが必要で、好ましくはｗが１０ｎｍ以上である。
【００２８】
さらに、本発明においては、以下の条件式により、臨界的効果が得られる。
【００２９】
本発明の構成は主として、傾斜角θ、電圧Ｖｆ、凹部７の間隙ｄ、ゲート側部材の高さｈ２で特性が決定される。θは、前述の理由より、角度が大きくなると電子放出方向が変わり、飛翔距離ｆが大きくなる。Ｖｆ及びｄは、Ｖｆの増加或いはｄの減少に従って、電子のエネルギーが大きくなり、飛翔距離ｆが大きくなる。
【００３０】
また、ｈ２が小さくなると高電位側積層体の厚さが薄くなって、電子が衝突し難くなるので散乱回数が減少する。ｈ２が電子の１回目の散乱までの飛翔距離ｆ未満、つまりｈ２＜ｆとなることで、電子は散乱しないでアノード２０へ到達する。そして、全電子が散乱なしでアノードに到達する構成にすることで、臨界的な高効率効果を得ることができる。
【００３１】
本構成において、散乱の挙動の詳細な検討を行った結果、Ｖｆ、ｄとｈ２を用いた関数により傾斜角θを表すことができた。即ち、放出部近傍の形状や駆動条件の効果により、効率が臨界的に向上し、電子散乱が０％で電子放出効率（η）が１００％（Ｉｆ＝０）となる条件が存在することが明らかになった。
【００３２】
図６は、効率が臨界的に向上する領域を、ｈ２／ｄと傾斜角θの関係で模式的に表した図である。図６中の近似曲線１６は、臨界点を、ｈ２／ｄと傾斜角θの関係で模式的に表した近似曲線である。図６に示すように、ｈ２／ｄが小さくなると、臨界点となるために必要なθは小さくなる。これは、前述したようにｈ２／ｄが小さくなると、飛翔距離ｆが長くなり、高効率となるためである。
【００３３】
図７は、効率が臨界的に向上する領域を、Ｖｆと傾斜角θの関係で模式的に表した図である。図７中の近似曲線１７は、臨界点を、Ｖｆと傾斜角θの関係で模式的に表した近似曲線である。図７に示すように、Ｖｆが大きくなると、臨界点となるθは小さくなる。これは、前述したようにＶｆが大きくなると、飛翔距離ｆが長くなり、高効率となるためである。
【００３４】
図６及び図７において、近似曲線１６または近似曲線１７よりも傾斜角θが大きい、つまり各図中のハッチング領域は、効率１００％となる領域を表している。
【００３５】
効率１００％となるθの条件は、ｈ２／ｄとＶｆを用いた、以下の式（１）で表される。
【００３６】
θ≧１５×（ｈ２／ｄ）0.5＋（２３０×Ｖｆ-0.6−３５）    （１）
ここで、θの単位はｄｅｇ［°］、ｄ及びｈ２の単位は［ｎｍ］、Ｖｆの単位は［Ｖ］である。
【００３７】
それぞれの作用、効果を示す。
【００３８】
本発明において、上記式（１）を満たし、電子放出効率が１００％となる効果が得られる電子放出素子の構造は、他にもいくつか考えられる。図８乃至図１１に形状例を示す。
【００３９】
図８（ａ）乃至（ｃ）に示すように、凹部７内の高電位面２７は低電位面２８と比較し、効率への影響が小さいため、低電位面２８の傾斜と平行でなくてもよい。この構成は本発明の基本的な構成と同様の効果が得られるが、高電位面２７も入り口から奥に行くに従って上方に傾斜した方が、電子放出位置を入り口近くに形成出来るので、より好ましい。
【００４０】
図９に示すように、ゲート５、絶縁層３ａの加工後の側面２３が傾斜していてもよい。この構成は本発明の基本的な構成と同様の効果が得られる。
【００４１】
図１０（ａ）及び（ｂ）に示すように、ゲート５の加工後の側面が上方に行くに従って引っ込んでいてもよい。図のように、凹部７の端部をつないだ線分の延長線と高電位面の側面３０がなす角を、傾斜角θCとする。傾斜角θCは、高さｈ２ほどの効果はないが、その角度が大きいほど電子が衝突し難くなるため、高効率となる。
【００４２】
図１１（ａ）及び（ｂ）に示すように、本発明の効果が得られる範囲においては、ゲート５の加工後の側面が上方に行くに従って若干せり出していてもよい。図のように、凹部７の端部をつないだ線分の延長線と高電位面の側面３０がなす角を、傾斜角θDとする。傾斜角θDは、前述の理由より小さい方が好ましく、５°以内であることがより好ましい。
【００４３】
次に、本発明に係る電子放出素子の製造方法について説明する。
【００４４】
図１２は、図１の電子放出素子の製造工程を順に示した模式図である。
【００４５】
基板１は素子を機械的に支えるための基板であり、石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス及び、シリコン基板が好ましく用いられる。基板１の機能としては、機械的強度が高いだけでなく、ドライエッチング、ウェットエッチング、現像液等のアルカリや酸に対して耐性があり、ディスプレイパネルのような一体ものとして用いる場合は成膜材料や他の積層部材と熱膨張差が小さいものが望ましい。また熱処理に伴いガラス内部からのアルカリ元素等が拡散しづらい材料が望ましい。
【００４６】
〈工程１〉
最初に、図１２（ａ）に示すように基板１上に絶縁層３ａ、３ｂを積層する。またこの時、絶縁層３ａの上面を、サンドブラスト等により、基板１表面に対して傾斜させた斜面に加工する。そして、絶縁層３ｂ及びゲート５を積層する。斜面形成方法は、例えばエッチング手法等の加工法や、絶縁層の多層構造による形成方法でも形成される。
【００４７】
絶縁層３ａは、加工性に優れる材料からなる絶縁性の膜であり、例えばＳｉＮ（ＳｉxＮy）やＳｉＯ2である。その形成方法はスパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成され、厚さとしては、数ｎｍ乃至数十μｍの範囲で設定され、好ましくは数十ｎｍ乃至数百ｎｍの範囲で選択される。
【００４８】
絶縁層３ｂは、絶縁層３ａと同様に加工性に優れる材料からなる絶縁性の膜であり、例えばＳｉＮ（ＳｉxＮy）やＳｉＯ2である。また、その形成方法は一般的な真空成膜法、例えばＣＶＤ法、真空蒸着法或いはスパッタ法で形成され、その厚さとしては、５ｎｍ乃至５００ｎｍの範囲で設定され、好ましくは５ｎｍから５０ｎｍの範囲で選択される。尚、絶縁層３ａと絶縁層３ｂを積層した後に凹部７を形成する必要があるため、絶縁層３ａと絶縁層３ｂとの間にはエッチングに対して異なるエッチング量を持つように設定されなければならない。望ましくは絶縁層３ａと絶縁層３ｂとの間には選択比として１０以上が望ましく、できれば５０以上とれることがのぞましい。
【００４９】
絶縁層３ａは、例えばＳｉxＮyを用い、絶縁層３ｂは例えばＳｉＯ2等絶縁性材料で構成し、或いはリン濃度の高いＰＳＧ、ホウ素濃度の高いＢＳＧ膜等で構成する事ができる。
【００５０】
ゲート５は導電性部材であり、蒸着法、スパッタ法等の一般的真空成膜技術により形成されるものである。
【００５１】
加えて、高い熱伝導率があり、融点が高い材料が望ましい。例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が用いられる。また、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体も用いられる。さらに、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も適宜選択される。
【００５２】
また、ゲート５の厚さとしては、５ｎｍ乃至５００ｎｍの範囲で設定され、好ましくは５０ｎｍ乃至５００ｎｍの範囲で選択される。
【００５３】
〈工程２〉
図１２（ｂ）に示すように、積層の後にフォトリソグラフィー技術によりゲート５上にレジストパターン（不図示）を形成した後、エッチング手法を用いてゲート５、絶縁層３ｂ、絶縁層３ａを順に加工する。
【００５４】
このようなエッチング加工では一般的にエッチングガスをプラズマ化して材料に照射することで材料の精密なエッチング加工が可能なＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）が用いられる。
【００５５】
この時の加工ガスとしては、加工する対象部材としてフッ化物を作る場合はＣＦ4、ＣＨＦ3、ＳＦ6のフッ素系ガスが選ばれる。またＳｉやＡｌのように塩化物を形成する場合はＣｌ2、ＢＣｌ3などの塩素系ガスが選ばれる。またレジストとの選択比を取るため、エッチング面の平滑性の確保或いはエッチングスピードを上げるために水素や酸素、アルゴンガスなどが随時添加される。
【００５６】
〈工程３〉
図１２（ｃ）に示すようにエッチング手法を用いて、絶縁層３ｂに凹部７を形成する。
【００５７】
エッチングの手法は例えば絶縁層３ｂがＳｉＯ2からなる材料であれば通称バッファーフッ酸（ＢＨＦ）と呼ばれるフッ化アンモニウムとフッ酸との混合溶液を用いる。また、絶縁層３ｂがＳｉxＮyからなる材料であれば熱リン酸系エッチング液でエッチングすることが可能である。
【００５８】
凹部７の絶縁部材３側面からの距離（深さ）は、素子形成後のリーク電流に深く関わり深く形成するほどリーク電流の値が小さくなるが、あまり距離を深く形成するとゲート５が変形する等の課題が発生するため、３０ｎｍ乃至２００ｎｍ程度で形成される。
【００５９】
〈工程４〉
図１２（ｄ）に示すように絶縁層３ａにカソード６、ゲート５上にカソード６と同一の突出部８をゲート５に付着させる。
【００６０】
突出部８は導電性があり、電界放出する材料であればよく、一般的には２０００℃以上の高融点、５ｅＶ以下の仕事関数材料であり、酸化物等の化学反応層を形成しづらい或いは簡易に反応層を除去可能な材料が好ましい。このような材料として例えば、Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物が用いられる。また、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等が挙げられる。
【００６１】
カソード６及び突出部８の形成方法としては蒸着法、スパッタ法等の一般的真空成膜技術により形成されるものである。前述したように、本発明においては効率良く電子を取り出すためカソード形状が最適な形状になるように、蒸着の角度と成膜時間、形成時の温度及び形成時の真空度を制御して形成する必要がある。
【００６２】
〈工程５〉
図１２（ｅ）に示すようにカソード６と電気的な導通を取るために電極２を形成する。
【００６３】
この電極２は、前記カソード６と同様に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成される。電極２の材料は、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が用いられる。また、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物も用いられる。さらに、Ｓｉ，Ｇｅ等の半導体、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等からも適宜選択される。
【００６４】
電極２の厚さとしては、数十ｎｍ乃至数ｍｍの範囲で設定され、好ましくは数十ｎｍ乃至数μｍの範囲で選択される。
【００６５】
電極２及びゲート５は、同一形成方法でも異種方法でも良いが、ゲート５はカソード２に比べてその膜厚が薄い範囲で設定される場合があり、低抵抗材料が望ましい。
【実施例】
【００６６】
（実施例１）
図１３に示す工程に従って、本発明の電子放出素子を作製した。
【００６７】
基板１としてはプラズマディスプレイ用に開発された低ナトリウムガラスであるＰＤ２００を用いた。
【００６８】
最初に、図１３（ａ）に示すように基板１上に絶縁層３ａを積層した。またこの時、絶縁層３ａをサンドブラストにより、上面を基板水平面に対して斜面に加工した。そして、絶縁層３ｂ及びゲート５を積層した。
【００６９】
絶縁層３ａとしては、ＳｉＮ（Ｓｉ3Ｎ4）膜をスパッタ法にて形成し、その厚さとしては、５００ｎｍであった。そして、上面の基板水平面に対する角度θEはおよそ２０°の角度で形成した。
【００７０】
絶縁層３ｂとしては、スパッタ法により厚さ３０ｎｍのＳｉＯ2膜を形成した。
【００７１】
ゲート５としては、スパッタ法により厚さ３０ｎｍのＴａＮ膜を形成した。
【００７２】
図１３（ｂ）に示すように、積層の後にフォトリソグラフィー技術によりゲート５上にレジストパターンを形成したのち、ドライエッチング手法を用いてゲート５、絶縁層３ｂ、絶縁層３ａを順に加工した。
【００７３】
この時の加工ガスとしては、絶縁層３ａ、３ｂ及びゲート５は前述のようにフッ化物を作る材料が選択されているためＣＦ4系のガスを用いた。このガスを用いてＲＩＥを行った結果、素子の絶縁層３ａ，３ｂ及びゲート５の側面のエッチング後の角度は基板水平面に対しておよそ８０°の角度で形成されていた。
【００７４】
レジストを剥離した後、図１３（ｃ）に示すようにＢＨＦを用いて深さ約７０ｎｍになるようにエッチング手法を用いて、絶縁層３ｂにのみ凹部７を形成した。
【００７５】
次に、図１３（ｄ）に示すようにカソード６を絶縁層３ａに付着させ、ゲート５上にカソード６と同一の材料である突出部８をゲート５にも付着させた。本例では成膜方法としてＥＢ蒸着法を用いた。本形成方法では、蒸着を斜め方向からＭｏが入射するように行い、ゲート５の上面及び側面、絶縁層３ａのＲＩＥ加工後の側面及び凹部７内に、付着するようにした。
【００７６】
その後、カソード６上にフォトリソグラフィー技術によりレジストパターンを形成し、ドライエッチング手法を用いてカソード６を加工した。この時の加工ガスとしては、カソード６の材料として用いたＭｏはフッ化物を作るためＣＦ4系のガスが用いられた。
【００７７】
断面ＴＥＭによる解析の結果、図１におけるカソード６とゲート５間の凹部７の間隙ｄは１０ｎｍであった。
【００７８】
次に図１３（ｅ）に示すように、電極２としてスパッタ法により厚さ５００ｎｍの銅（Ｃｕ）を膜を形成した。
【００７９】
以上の方法で素子を形成した。図１４に部分斜視図を示す。
【００８０】
得られた素子に、図３に示したようにアノード２０と電源を接続し、電子放出特性を評価した。
【００８１】
ここで、本構成の特性を評価した結果、駆動電圧Ｖｆ＝２６Ｖで平均の電子放出電流Ｉｅは１．５μＡ、平均電子放出効率η＝１００％の素子が得られた。
【００８２】
素子の凹部近傍を断面ＴＥＭにて観察した結果、図１５のような形状となっていた。図１５において、θUは線分ＡＢを法線とする仮想平面と凹部７内の高電位面２７とのなす角度を表す。また、θAは基板水平面に対して凹部７外表面の高電位側の側面３０がなす角度を、θBは基板水平面に対して凹部７外表面の低電位側の側面２９がなす角度をそれぞれ表す。
【００８３】
各パラメータの値を抽出した結果、θ＝θU＝３０°、θA＝８０°、θB＝８０°、ｈ２＝４０ｎｍ、ｄ＝１０ｎｍであった。
【００８４】
上記パラメータを式（１）に代入すると、θ≧２８°となり、本例の素子においてθが式（１）を満たしていることがわかった。
【００８５】
上記と同様の製造方法及び評価方法により、さらに、以下のような検討を行った。
【００８６】
Ｖｆ及びｈ２／ｄ変化による、電子放出効率１００％になるθの条件との関係を調べた。θは５°ごとに変化させた。
【００８７】
図１９（ａ）、（ｂ）に、ｈ２／ｄ変化時の、電子放出効率１００％となる臨界点θを、２種類のＶｆ（２６Ｖ、３６Ｖ）条件で示した。ｈ２／ｄ変化は、具体的にはｄ＝１０ｎｍと固定したまま、ｈ２を２０ｎｍ乃至１００ｎｍの範囲で２０ｎｍごとに変化させた。図１９（ａ）にＶｆ＝２６Ｖ時の臨界点を示した。また、図１９（ｂ）にＶｆ＝３６Ｖの時の臨界点を示した。図１９（ａ）中の近似曲線１８は、式（１）を用いてＶｆ＝２６Ｖの時のθの臨界点を描いた近似曲線であり、図１９（ｂ）中の近似曲線１９は、同様にしてＶｆ＝３６Ｖの時のθの臨界点を描いた近似曲線である。また各図中の「○」は効率１００％が得られ、「△」は効率１００％未満となった条件である。
【００８８】
さらに、Ｖｆを変化させた時の、電子放出効率が１００％になる条件を調べた。Ｖｆは１５Ｖ、２６Ｖ、３６Ｖ、５０Ｖと変化させた。図２０に、Ｖｆ変化時の、効率１００％となる臨界点θを示した。近似曲線２０は式（１）を用いてＶｆ変化時（ｈ２／ｄ＝６）のθの臨界点を描いた近似曲線である。また図１９と同様、図中の「○」は効率１００％が得られ、「△」は効率１００％未満となった条件である。
【００８９】
（比較例１）
図２１、図２２に示す工程に従って、電子放出素子を作製した。
【００９０】
最初に、図２１（ａ）に示すように、基板１上に厚さ３００μｍのＡｌＮからなる絶縁層４１を積層した。
【００９１】
次に、図２１（ｂ）に示すように、積層の後にフォトリソグラフィー技術により絶縁層４１上にレジストパターン４２を形成し、図２１（ｃ）に示すように、ウェットエッチング手法を用いて絶縁層４１を加工し、斜面を形成した。
【００９２】
その御、図２１（ｄ）に示すように、レジストパターン４２を剥離し、ＢＨＦ（フッ酸エッチング）を行い、さらに、図２１（ｅ）に示すように絶縁層３ａ、絶縁層３ｂ及びゲート５を積層した。各層の素材は実施例１と同様である。積層の後にフォトリソグラフィー技術によりゲート５上にレジストパターンを形成したのち、ドライエッチング手法を用いて、ゲート５、絶縁層３ｂ、絶縁層３ａを順に加工した。
【００９３】
レジストパターン１４を剥離した後〔図２１（ｆ）〕、図２２（ｇ）に示すようにＢＨＦを用いて深さ約７０ｎｍになるようにエッチング手法を用いて、絶縁層３ｂにのみ凹部７を形成した。
【００９４】
図２２（ｈ）に示すように、ＥＢ蒸着法を用いて、モリブデン（Ｍｏ）を材料としたカソード６を絶縁層３ａに付着させた。またこの時、ゲート５上にもカソード６と同一の材料の突出部８を付着させた。本形成方法では、蒸着を斜め方向からＭｏが入射するように行い、ゲート５の上面及び側面、絶縁層３ａのＲＩＥ加工後の側面及び凹部７内に、Ｍｏが付着するようにした。その際の条件は実施例１と同様にした。
【００９５】
次に図２２（ｉ）に示すように、スパッタ法により厚さ５００ｎｍの銅を積層して電極２を形成した。
【００９６】
以上の方法で素子を形成した後、図３に示した構成で電子放出特性を評価した。その結果、駆動電圧Ｖｆ＝２６Ｖで平均の電子放出電流Ｉｅは１．５μＡ、電子放出効率η＝２０．１％であった。
【００９７】
素子の凹部近傍を断面ＴＥＭにて観察した結果、実施例１と同様に図１５のような形状であった。各パラメータの値を抽出した結果、θ＝θU＝５°、θA＝６０°、θB＝８０°、ｈ２＝４０ｎｍ、ｄ＝１０ｎｍであり、θが式（１）を満たしていないことがわかった。
【００９８】
上記と同様の製造方法及び評価方法により、さらに、θ（＝θU）を１５°、２５°と変化させて検討を行った。その結果、電子放出効率はそれぞれθ＝１５°で２１．３％、θ＝２５°で２２．２％で、θが大きくなるほど電子放出効率は向上したが、１００％には至らなかった。
【００９９】
（比較例２）
図１６に示す構成の電子放出素子を作製した。
【０１００】
最初に、実施例１と同様にして基板１上に絶縁層３ａを積層し、上面は斜面に加工しないまま、続けて絶縁層３ｂ及びゲート５を積層した。
【０１０１】
この後は、図１２（ｂ）乃至（ｅ）に示した実施例１の工程と同様にして電子放出素子を作製し、図１６に示す構成で電子放出特性を評価した。その結果、駆動電圧２６Ｖで平均の電子放出電流Ｉｅは１．５μＡ、電子放出効率η＝１９．６％であった。
【０１０２】
素子の凹部近傍を断面ＴＥＭにて観察した結果、図１８のような形状であった。各パラメータの値を抽出した結果、θ＝θU＝０°、θA＝９０°、θB＝９０°、ｈ２＝４０ｎｍ、ｄ＝１０ｎｍであった。
【図面の簡単な説明】
【０１０３】
【図１】本発明の電子線装置の好ましい一実施形態の電子放出素子の構成を模式的に示す図である。
【図２】図１の電子放出素子の凹部とその周辺を拡大した断面模式図である。
【図３】本発明の電子線装置の好ましい一実施形態の構成を模式的に示す図である。
【図４】本発明の構成による電子放出の高効率化の説明図である。
【図５】本発明の構成による電子放出の高効率化の説明図である。
【図６】本発明における電子放出効率の臨界的点の説明図である。
【図７】本発明における電子放出効率の臨界的点の説明図である。
【図８】本発明における電子放出素子の応用例を示す図である。
【図９】本発明における電子放出素子の応用例を示す図である。
【図１０】本発明における電子放出素子の応用例を示す図である。
【図１１】本発明における基本的な電子放出素子の構成部分を示す他の平面図である。
【図１２】本発明における電子放出素子の製造方法の工程を示す図である。
【図１３】本発明の実施例における電子放出素子の製造工程を示す図である。
【図１４】本発明の実施例の電子放出素子の斜視図である。
【図１５】本発明の実施例の電子放出素子の凹部近傍の断面図である。
【図１６】本発明の比較例の電子放出素子の構成を示す図である。
【図１７】本発明の比較例の電子線装置の構成を示す図である。
【図１８】本発明の比較例の電子放出素子の凹部近傍の断面図である。
【図１９】本発明の実施例の電子放出素子のｈ２／ｄとθと電子放出効率との関係を示した図である。
【図２０】本発明の実施例の電子放出素子のＶｆとθと電子放出効率との関係を示した図である。
【図２１】本発明の比較例の電子放出素子の製造工程を示す図である。
【図２２】本発明の比較例の電子放出素子の製造工程を示す図である。
【符号の説明】
【０１０４】
１  基板
２  電極
３  絶縁部材
３ａ，３ｂ  絶縁層
５  ゲート
６  カソード
８  突出部
７  凹部
２０  アノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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