(57)【要約】【課題】  分解能の向上、低ノイズ、ＥＭＩ問題の解消等を目指す。【解決手段】  Ｄ級増幅回路は、前記入力信号に基づいて前記パルス信号を生成するパルス信号生成部と、前記パルス信号を増幅した出力信号を負荷に出力する出力部（１０１）と、前記出力部における増幅態様を制御する制御部と、を備える。前記出力部は更に、低電源電位（ＶＤＤ２）を限界値とした前記パルス信号の増幅を行う第２増幅部（Ｚ２）と、前記低電源電位とはその大きさが異なる高電源電位（ＶＤＤ１）を限界値とした前記パルス信号の増幅を行う第１増幅部（Ｚ１）とを備える。前記制御部は、前記入力信号のレベルに応じて、前記第１又は第２増幅部を選択することにより、前記出力部における増幅態様を制御する（≒２種の波高値をもつ出力信号を適宜に出力する。）。【選択図】図２
2010213112.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じてパルス幅が変調されたパルス信号を生成するＤ級増幅回路であって、
前記入力信号に基づいて前記パルス信号を生成するパルス信号生成部と、
前記パルス信号を増幅した出力信号を負荷に出力する出力部と、
前記出力部における増幅態様を制御する制御部と、
を備え、
前記出力部は更に、
第１電位を限界値とした前記パルス信号の増幅を行う第１増幅部と、
前記第１電位とはその大きさが異なる第２電位を限界値とした前記パルス信号の増幅を行う第２増幅部と、
を備え、
前記制御部は、
前記入力信号のレベルに応じて、前記第１又は第２増幅部を選択することにより、
前記出力部における増幅態様を制御する、
ことを特徴とするＤ級増幅回路。
【請求項２】
前記第１増幅部は、
一端が前記第１電位とされ、他端が第１ノードに電気的に接続された第１スイッチング素子と、
一端が基準電位とされ、他端が前記第１ノードに電気的に接続された第２スイッチング素子と、
一端が第２ノードに電気的に接続され、他端が前記基準電位とされた第３スイッチング素子と、
前記第１及び第２ノードそれぞれに、その両電極が電気的に接続された第１容量素子と、
一端が前記第１ノードに電気的に接続され、他端が出力端である第４スイッチング素子と、
一端が前記第２ノードに電気的に接続され、他端が前記出力端である第５スイッチング素子と、
を含み、
前記第２増幅部は、
一端が前記第２電位とされ、他端が第３ノードに電気的に接続された第１１スイッチング素子と、
一端が基準電位とされ、他端が前記第３ノードに電気的に接続された第１２スイッチング素子と、
一端が第４ノードに電気的に接続され、他端が前記基準電位とされた第１３スイッチング素子と、
前記第３及び第４ノードそれぞれに、その両電極が電気的に接続された第２容量素子と、
一端が前記第３ノードに電気的に接続され、他端が出力端である第１４スイッチング素子と、
一端が前記第４ノードに電気的に接続され、他端が前記出力端である第１５スイッチング素子と、
を含む、
ことを特徴とする請求項１に記載のＤ級増幅回路。
【請求項３】
前記制御部は、前記入力信号のレベルに応じて、
前記第１及び第３スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、前記第１容量素子の充電をし、又は、
前記第１１及び第１３スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、第２容量素子の充電をする、
ことを特徴とする請求項２に記載のＤ級増幅回路。
【請求項４】
前記制御部は、
前記第１増幅部から前記第２増幅部へ、又は、前記第２増幅部から前記第１増幅部への切替えに際し、
前記第１及び第２電位の差に応じて、
その新たに切替えられた増幅部から出力される前記出力信号のパルス幅を定める、
ことを特徴とする請求項１乃至３のいずれか一項に記載のＤ級増幅回路。
【請求項５】
前記第１電位の大きさが、第２電位の大きさのｎ倍（ｎは適当な数）である場合において、
前記制御部は、同一レベルの前記入力信号を表現する際、
前記新たに切替えられた増幅部が前記第２増幅部である場合、その出力信号のパルス幅を従前のｎ倍とし、
前記新たに切替えられた増幅部が前記第１増幅部である場合、その出力信号のパルス幅を従前の（１／ｎ）倍とする、
ことを特徴とする請求項４に記載のＤ級増幅回路。
【請求項６】
前記制御部は、
前記入力信号が第１レベルであるとき、前記第１増幅部から前記第２増幅部への切替えを行い、
前記入力信号が前記第１レベルとは異なる第２レベルであるとき、前記第２増幅部から前記第１増幅部への切替えを行う、
ことを特徴とする請求項１乃至５のいずれか一項に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅回路に関する。
【背景技術】
【０００２】
Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができる。さらに、入力信号の振幅の大小に係わらずリニア増幅器より効率が高いといった利点がある。
【０００３】
このようなＤ級増幅回路は、例えば、入力信号を積分する積分回路と、積分回路の出力信号と所定の三角波信号とを比較する比較回路と、比較回路に基づいてパルス幅変調したパルス幅変調信号を出力するパルス増幅器とを備え、パルス幅増幅器の出力信号が、積分回路の入力側にフィードバックされる。そして、パルス幅増幅器の出力信号は、コイル及びコンデンサなどからなるローパスフィルタを通ってスピーカなどの負荷を駆動するアナログ信号となる。
このようなＤ級増幅回路としては、例えば特許文献１及び２に開示されているようなものが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１４２３６号公報
【特許文献２】特許第３３４８０１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述のようなＤ級増幅回路では、以下に述べるような、解決ないし配慮すべき様々な課題がある。例えば、Ｄ級増幅回路における出力波形は高周波の方形波になるため、いわゆるＥＭＩ（electro magnetic interference；電磁波干渉）に関する問題が生じる。また、サンプリング周期の限界（即ち、分解能の限界）等の要因から、入力信号のレベルが小さいときに生じる残留ノイズの問題もある。
【０００６】
前述した特許文献１及び２は、このような問題に特に対処しようとするものではない。すなわち、特許文献１は、「ＭＯＳＦＥＴを駆動するための最適な駆動電圧を安定的に供給することができ」なくなることに着目し（特許文献１の〔０００４〕）、これに対応するため、そのＭＯＳＦＥＴ「の温度に基づいて…パルス幅変調信号の波高値を制御」する技術を開示する（特許文献１の〔請求項１〕）。また、特許文献２は、正側及び負側の電源電圧が同一となる保障はなく、正側及び負側のスイッチング素子のオン抵抗値等の各種特性もまた同一であるとは限らないこと等から、両者間の差に基づいて発生するオフセットの影響を回避しようとする（特許文献２の〔００１２〕以下等参照）。そして、特許文献２は、これを実現するため、「オフセット量に対応して…（正側に対応する増幅手段に供給される）第一電圧および…（負側に対応する増幅手段に供給される）第二電圧を制御する」技術を開示する（特許文献２の〔請求項１〕。ただし、（）内は出願人加筆）。
このように、特許文献１及び２は、それ自身が着目する独自の課題を解決するための技術を開示するが、前記のＥＭＩ、あるいは残留ノイズ等について特に注意を払っているわけではない。もっとも、これらの文献に開示される技術はともに、パルス幅変調信号の波高値を変更しようとする点で共通点をもつといえ、この点は、後の説明において明らかとなる本発明に係る構成と若干ながら関連性がある。特許文献１及び２がここで挙げられているのは、そのような趣旨に基づいているが、これらの文献と本発明との間の相違点等に関しては、本明細書の最後において触れられる。
【０００７】
本発明は、上述した課題の少なくとも一部を解決することの可能なＤ級増幅回路を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明に係るＤ級増幅回路は、上述した課題を解決するため、入力信号に応じてパルス幅が変調されたパルス信号を生成するＤ級増幅回路であって、前記入力信号に基づいて前記パルス信号を生成するパルス信号生成部と、前記パルス信号を増幅した出力信号を負荷に出力する出力部と、前記出力部における増幅態様を制御する制御部と、を備え、前記出力部は更に、第１電位を限界値とした前記パルス信号の増幅を行う第１増幅部と、前記第１電位とはその大きさが異なる第２電位を限界値とした前記パルス信号の増幅を行う第２増幅部と、を備え、前記制御部は、前記入力信号のレベルに応じて、前記第１又は第２増幅部を選択することにより、前記出力部における増幅態様を制御する。
【０００９】
本発明によれば、出力部が第１及び第２増幅部を備え、かつ、これら第１及び第２増幅部が、それぞれ相異なる大きさを持つ第１及び第２電位に応じた増幅を行う。これにより、パルス信号は、２種の波高値をもつ出力信号に変換され得る。
そして、本発明では、この２種の波高値をもつ出力信号の選択、あるいは切替えが、入力信号のレベルに応じて行われるようになっている。したがって、本発明においては、これを前提に、その２種の出力信号についてのパルス幅について適宜適当な調整を行うなどすれば、例えばパルス信号生成部におけるクロック周波数が固定されていて、その観点から定められる装置本来の分解能が仮にあるとしても、その分解能を更に向上させることができる。また、このようにして、分解能が向上すれば、それに応じて、入力信号のレベルが小さいときに生じる残留ノイズや歪を低減することも可能になる。
さらに、本発明によれば、第１及び第２電位のうちその大きさが小さいほうを使った増幅が行われるときには、出力信号のレベルの遷移間隔が狭まることにもなるので、ＥＭＩに関する問題も相当程度抑制することができる。
【００１０】
本発明に係るＤ級増幅回路では、前記第１増幅部は、一端が前記第１電位とされ、他端が第１ノードに電気的に接続された第１スイッチング素子と、一端が基準電位とされ、他端が前記第１ノードに電気的に接続された第２スイッチング素子と、一端が第２ノードに電気的に接続され、他端が前記基準電位とされた第３スイッチング素子と、前記第１及び第２ノードそれぞれに、その両電極が電気的に接続された第１容量素子と、一端が前記第１ノードに電気的に接続され、他端が出力端である第４スイッチング素子と、一端が前記第２ノードに電気的に接続され、他端が前記出力端である第５スイッチング素子と、を含み、前記第２増幅部は、一端が前記第２電位とされ、他端が第３ノードに電気的に接続された第１１スイッチング素子と、一端が基準電位とされ、他端が前記第３ノードに電気的に接続された第１２スイッチング素子と、一端が第４ノードに電気的に接続され、他端が前記基準電位とされた第１３スイッチング素子と、前記第３及び第４ノードそれぞれに、その両電極が電気的に接続された第２容量素子と、一端が前記第３ノードに電気的に接続され、他端が出力端である第１４スイッチング素子と、一端が前記第４ノードに電気的に接続され、他端が前記出力端である第１５スイッチング素子と、を含む、ように構成してもよい。
この態様によれば、各種スイッチング素子の導通及び非導通状態が適当に制御されることによって、第１又は第２容量素子を、いわば電源として機能させ、負荷に対して、正負の両出力を行うことが可能である。すなわち、一端が前記出力端に電気的に接続され、他端が前記基準電位とされた負荷があるとして、制御部が、第１の時点ではその一端からその他端に電流が流れ、第２の時点ではその逆に電流が流れるように、前記第１乃至第５スイッチング素子の各々、又は、前記第１１乃至第１５スイッチング素子の各々、の導通及び非導通状態間の遷移を制御する、などのようにすればよい。
このようなことから、本発明においては、まず、前述した２種の波高値をもつ出力信号の負荷への供給がより好適に行われる。
また、本発明によれば、直流電流対策用のコンデンサが不要である。さらに、かかる効果は、正負２つの電源を用意することなく、享受され得るものとなっている（逆に言えば、本発明は、正負２つの電源を用意する必要がないという効果を奏するものともいえる。）。したがって、本発明に係るＤ級増幅回路は、負荷がグランド基準を必要とする場合であっても、好適に適用され得る。
なお、本発明において、「第１１スイッチング素子」から「第１５スイッチング素子」というのは、「第１スイッチング素子」から「第５スイッチング素子」の各々との対応関係を明瞭にするための単なる便宜的なネーミングに過ぎない。例えば、「第５」とあって「第１１」とある以上、「第６スイッチング素子」から「第１０スイッチング素子」の存在が前提されているとか、その他の特別の意味があるとかいうことではない。
【００１１】
この態様では、前記制御部は、前記入力信号のレベルに応じて、前記第１及び第３スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、前記第１容量素子の充電をし、又は、前記第１１及び第１３スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、第２容量素子の充電をする、ように構成してもよい。
この態様によれば、前記第１の時点では、前記第３及び第４スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、前記負荷に前記第１容量素子の充電量に応じた電流を流し、前記第２の時点では、前記第２及び第５スイッチング素子を導通状態とし、その他のスイッチング素子を非導通常態とすることによって、前記負荷に前記第１容量素子の充電量に応じた電流を流すように、前記第１乃至第５スイッチング素子の各々の導通及び非導通状態間の遷移を制御することによって、負荷に対して正負の両出力を行うことができる。このことは、第１１〜第１５スイッチング素子及び第２容量素子に関しても同様に言える。
このように、本態様によれば、各スイッチング素子の制御が好適に行われることから、上述した本発明に係る効果がより実効的に奏される。
【００１２】
本発明に係るＤ級増幅回路では、前記制御部は、前記第１増幅部から前記第２増幅部へ、又は、前記第２増幅部から前記第１増幅部への切替えに際し、前記第１及び第２電位の差に応じて、その新たに切替えられた増幅部から出力される前記出力信号のパルス幅を定める、ように構成してもよい。
この態様によれば、第１及び第２電位の差に応じて、出力信号のパルス幅が定められるので、上述した本発明に係る効果がより好適に奏される。すなわち、一般に、出力信号の性質は、波高値とパルス幅とによって規定されるが（また、これらの如何によって負荷の駆動態様が決まるが）、本発明においては、第１及び第２電位はそれぞれその大きさが異なることから、これに対応するように、パルス幅の調整をも行うようにすれば、例えば、両電位間ないし第１及び第２増幅部間の切替えに際する制御、各種処理、負荷の駆動態様等の連続性を確保すること等が可能になる。
なお、本態様において「定める」とあるのは、前記切替えに際して、パルス幅が、第１及び第２電位の差に基づいて“必ず定められる”ということまでは含意しない。強いて言えば、“定められることがある”というほうが正確である。
【００１３】
そして、この態様では、前記第１電位の大きさが、第２電位の大きさのｎ倍（ｎは適当な数）である場合において、前記制御部は、同一レベルの前記入力信号を表現する際、前記新たに切替えられた増幅部が前記第２増幅部である場合、その出力信号のパルス幅を従前のｎ倍とし、前記新たに切替えられた増幅部が前記第１増幅部である場合、その出力信号のパルス幅を従前の（１／ｎ）倍とする、ように構成するとより好適である。
この態様によれば、例えば、当初、第１電位（に応じた波高値）、かつ、パルス幅ｔをもつ出力が行われているとすると、第２増幅部への切替えに際して、第２電位（に応じた波高値）、かつ、パルス幅ｎ・ｔをもつ出力が行われるということになる。あるいは、当初、第２電位（に応じた波高値）、かつ、パルス幅ｎ・ｔをもつ出力が行われているとすると、第１増幅部への切替えに際して、第１電位（に応じた波高値）、かつ、パルス幅（ｎｔ／ｎ）＝ｔをもつ出力が行われる。これらの場合、第１電位かつパルス幅ｔの出力と、第２電位かつパルス幅ｎｔの出力とは、負荷を駆動する上において等価である。
このようにして、本態様によれば、上述した効果がより実効的に奏される。
【００１４】
本発明に係るＤ級増幅回路では、前記制御部は、前記入力信号が第１レベルであるとき、前記第１増幅部から前記第２増幅部への切替えを行い、前記入力信号が前記第１レベルとは異なる第２レベルであるとき、前記第２増幅部から前記第１増幅部への切替えを行う、ように構成してもよい。
この態様によれば、第１及び第２増幅部間の切替えに関して、いわばヒステリシスが設けられるようなことになる。例えば、仮に第１電位が第２電位よりも大きいとすると、第２増幅部から第１増幅部への切替えに際して機能する前記第２レベルは、第１増幅部から第２増幅部への切替えに際して機能する前記第１レベルよりも大きい、などというようである。
これにより、第１及び第２増幅部間の切替えが短時間のうちに頻繁に生じるといった不都合が未然に回避される。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係るＤ級増幅回路の構成を示すブロック図である。
【図２】図１の出力部（１０１）の構成を示す回路図である。
【図３】図２の出力部において、〔ｉ〕充電工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図４】図２の出力部において、〔ｉｉ〕負電源充電工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図５】図２の出力部において、〔ｉｉｉ〕正出力待機工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図６】図２の出力部において、〔ｉｖ〕正出力工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図７】図２の出力部において、〔ｖ〕負出力待機工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図８】図２の出力部において、〔ｖｉ〕負出力工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図９】図３乃至図８の結果、出力されるパルスの様子を示す説明図である。
【図１０】図２に相当する、従来例の出力部（２０１）の構成を示す回路図である。
【図１１】図２に相当する、従来例の出力部（２０２）の構成を示す回路図である。
【図１２】図２に示す第１及び第２増幅部（Ｚ１及びＺ２）間の切替えに係る閾値の設定方法の例を示す説明図である。
【発明を実施するための形態】
【００１６】
以下では、本発明に係る実施の形態について図１及び図２を参照しながら説明する。なお、ここに言及した図１及び図２に加え、以下で参照する各図面においては、各部の寸法の比率が実際のものとは適宜に異ならせてある場合がある。
【００１７】
Ｄ級増幅回路１００は、図１に示すように、出力部１０１、ゲートドライバ１０２、及びＰＷＭ（Pulse Width Modulation）信号生成部１０３を備える。
このうちＰＷＭ信号生成部１０３は、入力信号に応じたパルス幅をもつパルス信号を生成する。また、ゲートドライバ１０２は、前記パルス信号に応じて、後述する出力部１０１に含まれる各種のトランジスタの各々のゲートを所定の電位にするためのゲート制御信号を供給する。このゲートドライバ１０２には、必要に応じて、前記ゲート制御信号のレベルを上昇又は下降させるためのレベルシフタ（不図示）等々の各種の回路が含まれてよい。
前記のパルス信号、あるいはゲート制御信号の生成方法は種々あり、それに応じて、ＰＷＭ信号生成部１０３及びゲートドライバ１０２の具体的な構成のあり方は種々存在しうる。本発明は、基本的には、これらＰＷＭ信号生成部１０３及びゲートドライバ１０２の構成、あるいはそれらによる信号生成方法については特にこだわらない。
【００１８】
出力部１０１は、図２に示すように、各種のトランジスタ等の回路要素を含む。出力部１０１は、これらの各種回路要素からなる構成、及び、前述したゲート制御信号の入力態様に基づいて、負荷７０を駆動する。
なお、本実施形態においては、この負荷７０には、コンデンサＣＦ及びコイルＬＦからなるローパルフィルタが付設されている。
【００１９】
出力部１０１は、図２に示すように、第１増幅部Ｚ１、第２増幅部Ｚ２等を含む。
このうち第１増幅部Ｚ１は、第１〜第５トランジスタＴｒ１〜Ｔｒ５、第１コンデンサＣ１を含む。このうち第１〜第５トランジスタＴｒ１〜Ｔｒ５は、それぞれ、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）からなる。
第１トランジスタＴｒ１は、そのソースが電源電位ＶＤＤ１とされ、そのドレインが第１ノードＮ１に電気的に接続されている。この第１トランジスタＴｒ１はｐ型である。
また、第２トランジスタＴｒ２は、そのソースが基準電位ＧＮＤとされ、そのドレインが前記第１ノードＮ１に電気的に接続されている。さらに、第３トランジスタＴｒ３は、そのソースが第２ノードＮ２に電気的に接続され、そのドレインが前記基準電位ＧＮＤとされている。これら第２及び第３トランジスタＴｒ２及びＴｒ３はｎ型である。
なお、前述の電源電位ＶＤＤ１と基準電位ＧＮＤとの間には、ＶＤＤ１＞ＧＮＤが成立する。
【００２０】
第４トランジスタＴｒ４は、そのソースが前記第１ノードＮ１に電気的に接続されている。また、第５トランジスタＴｒ５は、そのソースが前記第２ノードＮ２に電気的に接続されている。これら第４及び第５トランジスタＴｒ４及びＴｒ５のドレインは、出力部１０１の（負荷７０に対する）出力端子を構成しており、前記コイルＬＦの一端に電気的に接続されている。なお、これら第４及び第５トランジスタＴｒ４及びＴｒ５は、それぞれ、ｐ型及びｎ型である。
【００２１】
第１コンデンサＣ１は、前記第１及び第２ノードＮ１及びＮ２のそれぞれに、その第１及び第２電極が電気的に接続されている。この第１コンデンサＣ１は、後の動作説明からも明らかとなるとおり、本実施形態において、負荷７０のいわば電源として機能する。
【００２２】
一方、第２増幅部Ｚ２もまた、第１増幅部Ｚ１と同様、第１〜第５トランジスタＴｒ１１〜Ｔｒ１５、第２コンデンサＣ２を含む。
この第２増幅部Ｚ２を構成する各回路要素は、図２から明らかな通り、第１増幅部Ｚ１を構成する各回路要素とほぼ同じであり、それらの配置ないしは結線態様もほぼ同じである。ただし、第１増幅部Ｚ１中の第１トランジスタＴｒ１には電源電位ＶＤＤ１が供給されるのに対して、第２増幅部Ｚ２中の第１トランジスタＴｒ１１には電源電位ＶＤＤ２が供給される。ここで、ＧＮＤ＜ＶＤＤ２＜ＶＤＤ１が成立する。
【００２３】
なお、これまでの説明からわかるように、この第２増幅部Ｚ２を構成する回路要素と、第１増幅部Ｚ１を構成する回路要素とに関しては、それぞれ対応関係にある要素について同じ名称を用いることとする。それらの間の区別は符号によって行う（例えば、第２増幅部Ｚ２の「第１トランジスタ」は、符号「Ｔｒ１１」、第１増幅部Ｚ１の「第１トランジスタ」は「Ｔｒ１」、などというようである。）。ただし、第１増幅部Ｚ１中の第１ノードＮ１に相当する、第２増幅部Ｚ２中のノードは「第３ノードＮ３」と名付け、同じく、第１増幅部Ｚ１中の第２ノードＮ２に相当する第２増幅部Ｚ２中のノードは「第４ノードＮ４」と名付けることとする。
また、これに関連して、本実施形態にいう第１〜第５トランジスタＴｒ１〜Ｔｒ５のそれぞれは、本発明にいう「第１スイッチング素子」乃至「第５スイッチング素子」の一具体例に該当し、第１〜第５トランジスタＴｒ１１〜Ｔｒ１５のそれぞれは、本発明にいう「第１１スイッチング素子」乃至「第１５スイッチング素子」の一具体例に該当する。また、第１及び第２コンデンサＣ１及びＣ２はそれぞれ、「第１容量素子」及び「第２容量素子」の一具体例に該当する。
【００２４】
以上に加えて、出力部１０１は、第６トランジスタＴｒ６、第３コンデンサＣ３、及び第７トランジスタＴｒ７を含む。
このうち第６トランジスタＴｒ６は、そのドレインが前記第２ノードＮ２に電気的に接続されている。また、第３コンデンサＣ３は、その一方の電極が第６トランジスタＴｒ６のソースに電気的に接続され、その他方の電極が前記基準電位ＧＮＤとされている。この第３コンデンサＣ３は、本実施形態においては特に、前述のゲートドライバ１０２用の負電源ＶＳＳとして機能する（図１参照）。
【００２５】
さらに、第７トランジスタＴｒ７は、そのドレインが前述した出力端子に電気的に接続され、そのソースが前記基準電位ＧＮＤとされている。また、この第７トランジスタＴｒ７のバックゲートは、前記第３コンデンサＣ３の前記一方の電極に電気的に接続されている。これにより、第７トランジスタＴｒ７のバックゲートには、第３コンデンサＣ３の充電量に応じたバイアス電圧がかけられるようになっている。
関連して、第２増幅部Ｚ２中の第５トランジスタＴｒ１５のバックゲートにも、上述した第３コンデンサＣ３の一方の電極に電気的に接続されており、この第５トランジスタＴｒ１５にもバイアス電圧がかけられるようになっている。また、第４トランジスタＴｒ１４のバックゲートには、電源電位ＶＤＤ１が供給されるようになっており、第７トランジスタＴｒ７と同様、バイアス電圧がかけられるようになっている。
【００２６】
以上の第１〜第７トランジスタＴｒ１〜Ｔｒ５，Ｔｒ１１〜Ｔｒ１５，Ｔｒ６，Ｔｒ７の導通及び非導通状態間の遷移は、前述のゲート制御信号に応じる。図１では、ゲートドライバ１０２から１２個のゲート制御信号Ｇ１〜Ｇ７，Ｇ１１〜Ｇ１５が出力される様子が描かれている。
【００２７】
次に、以上に述べた本実施形態に係るＤ級増幅回路１００の作用ないし動作及び効果について、既に参照した図１及び図２に加えて、図３乃至図１１を参照しながら説明する。なお、本実施形態においては、図１に示したＤ級増幅回路１００のうち、特に出力部１０１の動作について特徴があるので、この点に関して重点的に説明する。
【００２８】
まず、本実施形態に係るＤ級増幅回路１００では、ＰＷＭ信号生成部１０３が、入力信号に応じたパルス幅をもつパルス信号を生成し、ゲートドライバ１０２は、このパルス信号に応じて、ゲート制御信号を生成する。既述のように、本発明は、これら各種信号の具体的な生成方法等に関しては特にこだわらないが、本実施形態に係るゲート制御信号Ｇ１〜Ｇ７，Ｇ１１〜Ｇ１５の生成順序等については、以下に追々述べられるような限定が加えられると好ましい。
【００２９】
なお、ＰＷＭ信号生成部１０３は、入力信号のレベルに応じて、第１増幅部Ｚ１を駆動するか、第２増幅部Ｚ２を駆動するかを決定する。前者であれば、ゲート制御信号Ｇ１〜Ｇ５が、第１〜第５トランジスタＴｒ１〜Ｔｒ５を制御するために用いられ、後者であれば、ゲート制御信号Ｇ１１〜Ｇ１５が、第１〜第５トランジスタＴｒ１１〜Ｔｒ１５を制御するために用いられる。このような相違はあるが、第１及び第２増幅部Ｚ１及びＺ２両者の動作は基本的部分を共通にする。
【００３０】
以下、このゲート制御信号Ｇ１〜Ｇ７の生成順序等（即ち、第１〜第７トランジスタの導通・非導通状態間遷移の順序等）について説明するが、その前提として、本実施形態に係るＤ級増幅回路１００が、負荷７０をどのように駆動するのかについての大まかな説明を与えておく。
すなわち、第１に、本実施形態では、負荷７０に正方向及び負方向の２種の電流が流されるように、当該負荷７０が駆動される。第２に、本実施形態では、そのような駆動を実現するため、以下に述べる〔ｉ〕充電工程から〔ｖｉ〕負出力工程までの各工程を適宜の順番で行う。ここで簡単に一例を述べておけば、〔ｉ〕充電→〔ｉｉ〕負電源充電→〔ｉｉｉ〕正出力待機→〔ｉｖ〕正出力→〔ｉｉｉ〕正出力待機（ここまで「正出力関連」）、〔ｉ〕充電→〔ｉｉ〕負電源充電→〔ｖ〕負出力待機→〔ｖｉ〕負出力→〔ｖ〕負出力待機（ここまで「負出力関連」）→〔ｉ〕充電→……（以下、繰り返し）、などというようである。
以上のような前提の下、以下では、これら〔ｉ〕から〔ｖｉ〕までの各工程について説明する。また、上述のように、第１増幅部Ｚ１の動作と第２増幅部Ｚ２の動作とは基本的に同じであるから、以下では、第１増幅部Ｚ１のほうを例にとって説明を行う。
【００３１】
〔ｉ〕充電工程（図３参照）；
ゲートドライバ１０２は、第１、第３及び第７トランジスタＴｒ１、Ｔｒ３及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ１、Ｇ３及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ２、Ｇ４〜Ｇ６を生成する。
これにより、出力部１０１では、図３に示すように、第１コンデンサＣ１の図中上側の電極が、第１トランジスタＴｒ１を介して電源電位ＶＤＤ１に設定され、図中下側の電極が、第３トランジスタＴｒ３を介して基準電位ＧＮＤに設定される。したがって、第１コンデンサＣ１周りでは、図示する矢印の方向に電流が流れ、当該第１コンデンサＣ１の電極間には電荷が蓄積され、図中上側がプラス側、下側がマイナス側となる。
以上のようにして、電源電位ＶＤＤ１及び基準電位ＧＮＤ間の差に応じた第１コンデンサＣ１の充電が行われる。なお、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる。
【００３２】
〔ｉｉ〕負電源充電工程（図４参照）；
ゲートドライバ１０２は、第２、第６及び第７トランジスタＴｒ２、Ｔｒ６及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ２、Ｇ６及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３〜Ｔｒ５）が非導通状態となるような、ゲート制御信号Ｇ１、Ｇ３〜Ｇ５を生成する。
これにより、出力部１０１では、図４に示すように、第３コンデンサＣ３の図中上側の電極が、第６トランジスタＴｒ６を介して、第１コンデンサＣ１の図中下側の電極に導通状態となる。また、第１コンデンサＣ１の図中上側の電極は、第２トランジスタＴｒ２の導通により、基準電位ＧＮＤに設定される。
以上のようにして、第３コンデンサＣ３は、第１コンデンサＣ１の充電量に応じて、充電されることになる。なお、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００３３】
〔ｉｉｉ〕正出力待機工程（図５参照）；
ゲートドライバ１０２は、第３及び第７トランジスタＴｒ３及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ３及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５，Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ１、Ｇ２、Ｇ４〜Ｇ６を生成する。
この〔ｉｉｉ〕正出力待機工程が、〔ｉ〕充電工程の後に実施されるときには、第１、第２及び第４トランジスタＴｒ１、Ｔｒ２及びＴｒ４が非導通状態とされることから、第１コンデンサＣ１の電極間に蓄積されている電荷は保持されることになる。他方、この〔ｉｉｉ〕正出力待機工程が、後述する〔ｉｖ〕正出力工程の後に実施されるときには、第１コンデンサＣ１の図中下側の電極を基準電位ＧＮＤに設定した上で、次なる〔ｉ〕充電工程の実施に備える意義がある。
なお、いずれの場合においても、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００３４】
〔ｉｖ〕正出力工程（図６参照）；
ゲートドライバ１０２は、第３及び第４トランジスタＴｒ３及びＴｒ４が導通状態となるような、ゲート制御信号Ｇ３及びＧ４を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ５，Ｔｒ６，Ｔｒ７）が非導通状態となるような、ゲート制御信号Ｇ１、Ｇ２、Ｇ５〜Ｇ７を生成する。
これにより、出力部１０１では、第１コンデンサＣ１の図中上側の電極と負荷７０の一端とが導通状態となるとともに、第１コンデンサＣ１の図中下側の電極が基準電位ＧＮＤと導通状態となり、図６に示すように、負荷７０には図中上側から下側に向かった電流が流れる。
以上のようにして、負荷７０は、第１コンデンサＣ１が蓄えた電荷を原因として生起する電流によって駆動される。この意味において、本実施形態では、第１コンデンサＣ１が、負荷７０の電源として機能する。
【００３５】
〔ｖ〕負出力待機工程（図７参照）；
ゲートドライバ１０２は、第２及び第７トランジスタＴｒ２及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ２及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３〜Ｔｒ５，Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ１、Ｇ３〜Ｇ６を生成する。
この〔ｖ〕負出力待機工程が、〔ｉ〕充電工程の後に実施されるときには、第３、第５及び第６トランジスタＴｒ３、Ｔｒ５及びＴｒ６が非導通状態とされることから、第１コンデンサＣ１の電極間に蓄積されている電荷は保持されることになる。他方、この〔ｖ〕負出力待機工程が、後述する〔ｖｉ〕負出力工程の後に実施されるときには、第１コンデンサＣ１の図中上側の電極を基準電位ＧＮＤに設定した上で、次なる〔ｉ〕充電工程の実施に備える意義がある。
なお、いずれの場合においても、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００３６】
〔ｖｉ〕負出力工程（図８参照）；
ゲートドライバ１０２は、第２及び第５トランジスタＴｒ２及びＴｒ５が導通状態となるような、ゲート制御信号Ｇ２及びＧ５を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６，Ｔｒ７）が非導通状態となるような、ゲート制御信号Ｇ１、Ｇ３、Ｇ４、Ｇ６、Ｇ７を生成する。
これにより、出力部１０１では、第１コンデンサＣ１の図中下側の電極と負荷７０の一端とが導通状態となるとともに、第１コンデンサＣ１の図中上側の電極が基準電位ＧＮＤと導通状態となり、図８に示すように、負荷７０には図中下側から上側に向かった電流が流れる。
以上のようにして、負荷７０は、第１コンデンサＣ１が蓄えた電荷を原因として生起する電流によって駆動される。前述の〔ｖｉ〕正出力工程の場合も含め、この意味においても、本実施形態の第１コンデンサＣ１は、負荷７０の電源として機能する。
なお、この場合に重要なのは、前記の〔ｉｖ〕正出力工程と〔ｖｉ〕負出力工程との間で、負荷７０に流れる電流の向きが逆になることである。
【００３７】
以上の各工程は既に述べたように、正出力関連及び負出力関連の別に応じて、適宜の順番に従って実施される。図番号を用いて改めていえば、
正出力関連；図３→図４→図５→図６→図５→（図３）
負出力関連；図３→図４→図７→図８→図７→（図３）
などというようである。
【００３８】
第１増幅部Ｚ１は以上のように動作するが、既述のように、第２増幅部Ｚ２も基本的には上記と同様に動作する。ただし、第２増幅部Ｚ２においては、第２コンデンサＣ２への充電は、電源電位ＶＤＤ１ではなく、電源電位ＶＤＤ２に応じてなされるので、より小さな電位での充電が行われることになる。
【００３９】
以上により、本実施形態に係るＤ級増幅回路１００によれば、図９に示すように、待機期間を伴う正出力又は負出力が行われることになる。ちなみに、本実施形態において、ゼロ出力を行う場合は待機期間とすることで、出力部１０１の出力自体を０とする（図９参照）。
この図９に示すように、第２増幅部Ｚ２が駆動される場合は、ＶＤＤ２＜ＶＤＤ１が成立することから、図中左方に示すように、より小さな波高値をもつ出力信号が生成・出力されることになる。他方、第１増幅部Ｚ１が駆動される場合は、図中右方に示すように、より大きな波高値をもつ出力信号が生成・出力される。理想的な動作を前提とすれば、前者における正出力の際の波高値は＋ＶＤＤ２、負出力の際の波高値は−ＶＤＤ２となり、後者における正出力の際の波高値は＋ＶＤＤ１、負出力の際の波高値は−ＶＤＤ１となる。つまり、前者では、ＶＤＤ２を限界値とした増幅が行われ、後者では、ＶＤＤ１を限界値とした増幅が行われるということがいえる。なお、両者とも中心電位は基準電位ＧＮＤである。
【００４０】
なお、以上に述べたような〔ｉ〕から〔ｖｉ〕までの各工程が繰り返し実施される場合において、各工程の間には適当な時間幅の緩衝期間が設けられていると好ましい。ここで緩衝期間とは、連続する任意の２つの工程それぞれにおいて導通状態となるトランジスタが、同時に導通状態となることを避けるための期間を意味している。例えば、〔ｉ〕充電工程と〔ｉｉ〕負電源充電工程とにおいては、第１トランジスタＴｒ１は、前者でＯＮ（導通）、後者でＯＦＦ（非導通）となる一方、第２トランジスタＴｒ２は前者でＯＦＦ（非導通）、後者でＯＮ（導通）となる。この場合、両工程の実施が時間的に重なり合うことで、第１及び第２トランジスタＴｒ１及びＴｒ２がともにＯＮとなると、両者を貫く貫通電流が発生することになるので、かかる事態は避けたい。そこで、このような場合においては、第１及び第２トランジスタＴｒ１及びＴｒ２がともにＯＦＦとなる状態を若干の期間でも設けておくのが望ましい。緩衝期間とは、そのようなことを実現するための時間である。
【００４１】
以上に述べたような構成及び作用をもつＤ級増幅回路１００によれば、以下の効果が奏される。
（１）  まず、本実施形態のＤ級増幅回路１００によれば、分解能の向上、入力信号のレベルが小さいときに生じる残留ノイズや歪の低減が実現され、さらには、ＥＭＩに関する問題も相当程度解消される。これは、本実施形態において、入力信号のレベルＬが、Ｌ≦Ｌｔｈを満たすときは、図９の左方に示すように、波高値がより小さい出力信号が使用され、Ｌ＞Ｌｔｈを満たすときは、図９の右方に示すように、波高値がより大きい出力信号が使用されるようになっているからである。
いま、仮に図９の右方の意義を読み変えて、この図は、波高値切替えが不能のＤ級増幅回路（以下、この段落番号において「切替え不能回路」という。）の出力信号の様子を示しているものと仮定する。この場合更に、図９の右方に示されるパルス幅ｔは、その切替え不能回路に備えられたＰＷＭ信号生成部におけるクロック周波数等の要因に応じて定まる最小値であるとも仮定する。そうすると、これらの仮定によれば、当該切替え不能回路では、そのパルス幅ｔによって画された以上の分解能を達成することは不可能ということになる。
しかしながら、この波高値ＶＤＤ１及びパルス幅ｔの出力信号が負荷７０に与えられる際に生じる効果と、波高値ＶＤＤ１／ｎ及びパルス幅ｎ・ｔの出力信号が負荷７０に与えられる際に生じる効果とは同じである。そして、この後者として言及される出力信号は、まさに、図９の左方に示す出力信号の形態と同視可能である（図９右方の破線も参照）。つまり、本実施形態によれば、仮に図９の右方に示すような出力信号を出力すべき状況においても、それを図９の左方に示すような出力信号として出力することが可能なのであり、これによって、分解能が一般にｎ倍に向上するとみなすことが可能なのである。
そして、このようにして、分解能が向上するならば、それに応じて、入力信号のレベルが小さいときに生じる残留ノイズや歪を低減することも可能になる。
さらに、本実施形態によれば、第２増幅部Ｚ２を使った増幅が行われるときには、出力信号のレベルの遷移間隔が狭まることにもなるので、ＥＭＩに関する問題も相当程度抑制することができる。
【００４２】
なお、このような事情に鑑みるなら、本実施形態においては、なるべく、波高値がより小さい出力信号のほうが使用されるべきであるということがいえる。このことは、前記閾値Ｌｔｈの具体的な値を設定する際の指標となる。
【００４３】
（２）  また、本実施形態のＤ級増幅回路１００によれば、波高値が異なる出力が可能であるのに、その中心電位は変化せず（図９参照）、また、多数種類の電源を準備する必要がないという利点も得られる。
この点は、図１０及び図１１によってより明瞭に把握される。これら図１０及び図１１はそれぞれ、図２に示した本実施形態に係る出力部１０１に相当する、従来例の構成をもつ出力部２０１及び２０２を示す。図１０では、波高値の異なる出力信号を得るために、２つの電源電位ｖｌ及びｖｈ（＞ｖｌ）が用意される例が示されている。しかし、この図１０の場合、波高値を切替えようとすると、中心電位が変化してしまう。他方、図１１では、電位ｖｌ及びｖｈ（＞ｖｌ）に関する両極性の電源が用意される例が示されており、これによれば、中心電位が変動するということはない。しかしながら、この図１１の場合、まさに、両極性複数電源を準備しなければいけないこととなって、装置全体の小型化の障害となったり、回路構成の複雑化等を招くおそれが高い。
本実施形態では、既に図２乃至図９を参照して説明したように、このような不具合を被らないのである。
【００４４】
（３）  また、本実施形態のＤ級増幅回路１００によれば、ゲートドライバ１０２用の負電源が出力部１０１の第３コンデンサＣ３において準備されることも利点として挙げられる。
さらに、本実施形態のＤ級増幅回路１００によれば、前述の図３、図４、図５及び図７に示したような出力待機状態（負荷７０の固定状態）が好適に実現されるようになっているので、例えば無用なノイズの発生等について特に懸念する必要がない。
【００４５】
以上、本発明に係る実施の形態について説明したが、本発明に係るＤ級増幅回路は、上述した形態に限定されることはなく、各種の変形が可能である。
（１）  上記実施形態においては、第１及び第２増幅部Ｚ１及びＺ２間、ないし波高値ＶＤＤ１及びＶＤＤ２間の切替えに関して、特に特別な処理を実施するようにはなっていないが、本発明においては、この点に関し、以下のような措置が施されているとより好ましい。
すなわち、当初、入力信号のレベルＬがＬ≦Ｌｔｈを満たし、第２増幅部Ｚ２による出力がなされている状態において、Ｌ＞Ｌｔｈが満たされるに至ったときには、上述のように、第１増幅部Ｚ１による出力が開始されることになるが、この場合、両者間の連続性を確保するために、前者の出力信号のレベルと、後者のそれとの差に応じて、後者の出力信号のパルス幅が定められると好ましい。より具体的には例えば、改めて図９を参照して説明すると、例えば、当初、図９の左方に示すように、波高値ＶＤＤ２・パルス幅ｎｔの出力信号が出力されている場合において、同じ入力値を図９の右方に示すような波高値ＶＤＤ１の出力信号を出力しようとする際には、そのパルス幅は、（ｎｔ／ｎ）＝ｔ、とすることが好ましいということである。このような調整は、図２に示した各種トランジスタ（特に、第４又は第５トランジスタＴｒ４又はＴｒ５等。図６及び図８も参照）の導通・非導通状態間の遷移に係る制御によって実現可能であることはいうまでもない。
このような措置を施しておけば、両者間の切替え処理がよりスムースに行われることになり、非常に好適である。
【００４６】
（２）  また、上記実施形態においては、第１及び第２増幅部Ｚ１及びＺ２間の切替えに関して、１個の閾値Ｌｔｈだけが参照されるようになっているが、本発明は、かかる形態に限定されない。
例えば、図１２に示すように、前記切替えに関しては、いわゆるヒステリシスを設けておくのが好ましい。すなわち、この図１２において、第２増幅部Ｚ２から第１増幅部Ｚ１への切替えに際しては、より大きな閾値Ｌｔｈ１が参照され、その逆の切替えに際しては、より小さな閾値Ｌｔｈ２（＜Ｌｔｈ１）が参照される。これによれば、実際の入力信号のレベルが、例えば図１２中併せて示した矢印Ａｒに示すように変動したとしても、当該レベルが閾値Ｌｔｈ１を上から下に（図では右から左に）横切る際、第１増幅部Ｚ１から第２増幅部Ｚ２への切替えは行われない（閾値が１つしかなければ、この際にも切り替えが生じる。）。
このようなことから、図１２に示すような形態によれば、入力信号のレベルが一定の範囲内で上下を繰り返しているような場合において、前記切替えを頻繁に生じさせるといった不具合が発生しないという利点が得られる。
【００４７】
（３）  上記実施形態においては、図２に示したように、出力部１０１が、第６トランジスタＴｒ６及び第３コンデンサＣ３を備え、かつ、これを用いた〔ｉｉ〕負電源充電工程が行われるようになっているが、本発明は、かかる構成及び工程を必須のものとはしない。
同様に、上記実施形態では、出力部１０１が、第７トランジスタＴｒ７を備え、かつ、これを用いた〔ｉｉｉ〕正出力待機工程、〔ｖ〕負出力待機工程が行われるようになっているが、本発明は、かかる構成及び工程をも必須のものとはしない。
要するに、本発明は、これらの要素及び工程が省略され、あるいは、その上で更に別の要素及び工程が加えられた構成及び工程を具備する態様であっても、その範囲内に収める。
本発明が要求する必要最小限の構成は、仮に図２に即して言うならば、以上に記載した要素を除く、第１〜第５トランジスタＴｒ１〜Ｔｒ５、Ｔｒ１１〜Ｔｒ１５、第１・第２コンデンサＣ１・Ｃ２だけである。これによっても、上記実施形態によって奏された作用効果は、本質的部分に変更なく享受可能であることは明白である。
【００４８】
なお、上記実施形態のＤ級増幅回路１００、あるいはより一般的に本発明に係るＤ級増幅回路と、上述した特許文献１及び２との技術との相違点は、以上までの説明において明らかである。
すなわち、これら特許文献１及び２はそれぞれ、出力信号の波高値を調整するという点において、本発明と若干の関連性を有するものの、特許文献１は、それを「ＭＯＳＦＥＴの温度」に基づき行い、特許文献２は、前記「オフセット量」に基づいて行う。要するに、これら特許文献１及び２が目的とするところは、装置運用に伴って生じ得る各種回路要素の特性の不揃い、変更、あるいは劣化等々に追随して、それらが増幅性能に悪影響を及ぼさないように対応していこうとするもの、と広く捉えることが可能である。
しかしながら、本発明は、そのようなことに着目しているのではない。装置運用に伴って生じ得る不都合を糊塗するために、波高値の異なる出力信号を利用するのではなくて、本発明は、いわばより積極的な目的（即ち、上述したように分解能向上、ノイズ低減、ＥＭＩ問題解消等々）の下、“入力信号のレベルに応じて”、波高値を変更するのである。
そして、このような背景の相違は、特許文献１及び２と本発明との間に更なる相違点をもたらす。すなわち、本発明は、上述のような目的があるからこそ、波高値切替えに、より好適に対応可能な回路構成（例えば図２等参照）を提供し、さらには、前述のように、波高値切替えに際しての処理の連続性の確保やヒステリシスを設けること等の更なる改善例を提供するものとなっているのである（これらの点に関して、特許文献１及び２は勿論不開示である。）。
【符号の説明】
【００４９】
１００……Ｄ級増幅回路、１０１……出力部、Ｚ１……第１増幅部、Ｚ２……第２増幅部、１０２……ゲートドライバ、１０３……ＰＷＭ信号生成部、７０……負荷、ＣＦ……コンデンサ、ＬＦ……コイル、Ｇ１〜Ｇ７，Ｇ１１〜Ｇ１５……ゲート制御信号、Ｔｒ１〜Ｔｒ５……（第１増幅部Ｚ１内の）第１〜第５トランジスタ、Ｔｒ１１〜Ｔｒ１５……（第２増幅部Ｚ２内の）第１〜第５トランジスタ、Ｃ１……（第１増幅部Ｚ１内の）第１コンデンサ、Ｃ２……（第２増幅部Ｚ２内の）第２コンデンサ、Ｃ３……第３コンデンサ、Ｔｒ６，Ｔｒ７……第６，第７トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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