(57)【要約】【課題】ｐ型不純物がドーピングされたバッファ層からの空乏化による影響を低減することで、特性が改善された電界効果トランジスタを提供する。【解決手段】ダブルヘテロのＨＥＭＴ構造を有する電界効果トランジスタ１０であって、半絶縁性ＧａＡｓ基板１１と、半絶縁性ＧａＡｓ基板１１上に形成され、ｐ型不純物がドーピングされたｐ型バッファ層１０１と、ｐ型バッファ層１０１の上方に形成され、ｎ型不純物がドーピングされた下部キャリア供給層１０３と、下部キャリア供給層１０３の上方に形成されたアンドープのチャネル層１０５と、チャネル層１０５の上方に形成され、ｎ型不純物がドーピングされた上部キャリア供給層１０７と、ｐ型バッファ層１０１と下部キャリア供給層１０３との間に形成され、ｎ型不純物がドーピングされたｎ型バッファ層１０２Ｂとを備える。【選択図】図１
2010267817.tif 000002
【特許請求の範囲】
【請求項１】
ダブルヘテロのＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）構造を有する電界効果トランジスタであって、
基板と、
前記基板上に形成され、ｐ型不純物がドーピングされたｐ型バッファ層と、
前記ｐ型バッファ層の上方に形成され、ｎ型不純物がドーピングされた第１キャリア供給層と、
前記第１キャリア供給層の上方に形成されたアンドープのチャネル層と、
前記チャネル層の上方に形成され、ｎ型不純物がドーピングされた第２キャリア供給層と、
前記ｐ型バッファ層と前記第１キャリア供給層との間に形成され、ｎ型不純物がドーピングされた１以上のｎ型バッファ層とを備える
電界効果トランジスタ。
【請求項２】
前記ｐ型バッファ層と、前記ｎ型バッファ層とは、ＧａＡｓ又はＡｌＧａＡｓから構成される
請求項１記載の電界効果トランジスタ。
【請求項３】
前記ｎ型バッファ層には、ｎ型不純物が均一にドーピングされている
請求項１又は２記載の電界効果トランジスタ。
【請求項４】
前記ｎ型バッファ層には、ｎ型不純物がデルタドーピングされている
請求項１又は２記載の電界効果トランジスタ。
【請求項５】
前記ｎ型バッファ層のドーピング濃度は、前記ｐ型バッファ層のドーピング濃度以下である
請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
前記ｎ型バッファ層のドーピング濃度は、前記第１キャリア供給層のドーピング濃度より低い
請求項１〜５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
前記チャネル層は、ＩｎＧａＡｓから構成される
請求項１〜６のいずれか１項に記載の電界効果トランジスタ。
【請求項８】
前記電界効果トランジスタは、さらに、
前記ｐ型バッファ層上に形成されたアンドープの第１バッファ層と、
前記１以上のｎ型バッファ層上に形成されたアンドープの第２バッファ層とを備え、
前記第１キャリア供給層は、前記第２バッファ層上に形成される
請求項１〜７のいずれか１項に記載の電界効果トランジスタ。
【請求項９】
前記電界効果トランジスタは、さらに、
前記第１キャリア供給層上に形成されたアンドープの第１スペーサ層と、
前記チャネル層上に形成されたアンドープの第２スペーサ層とを備え、
前記第２キャリア供給層は、前記第２スペーサ層上に形成される
請求項１〜８のいずれか１項に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、特に、ダブルヘテロ構造のＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に関する。
【背景技術】
【０００２】
ＧａＡｓからなる半絶縁性基板上に形成される電界効果トランジスタ（以下、ＧａＡｓＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と称する）は、その優れた性能により、通信機器、とりわけ携帯電話端末等のパワーアンプおよびスイッチ等に利用されている。近年、この携帯電話端末等の高性能化に伴い、ＧａＡｓＦＥＴに関しても更なる高性能化が強く求められている。
【０００３】
ところで、ＧａＡｓＦＥＴの特性を向上させるためには、如何に基板側およびＦＥＴ表面側からの影響（寄生効果）を抑え、特性を劣化させない（デバイス本来の能力を引き出す）かが重要である。そこで、従来のＧａＡｓＦＥＴとしては、例えば、特許文献１に記載の電界効果トランジスタが知られている。
【０００４】
特許文献１に記載された電界効果トランジスタは、半絶縁性化合物半導体基板上にエピタキシャル成長によって形成されたエピタキシャル層の半絶縁性基板に接する領域が、活性層とは逆の導電型の半導体層で形成されており、その不純物濃度が１×１０17ｃｍ-3以上で、かつ、完全に空乏化する厚さであることを特徴とする電界効果トランジスタである。
【０００５】
以下、特許文献１に記載の従来の電界効果トランジスタの構造および機能について簡単に説明する。
【０００６】
図５は、特許文献１に記載された従来の電界効果トランジスタ２０の構造断面図である。同図における従来の電界効果トランジスタ２０は、半導体層２００と、ソース電極２０６およびドレイン電極２０７と、ゲート電極２０８とを備える。
【０００７】
半導体層２００は、半絶縁性ＧａＡｓ基板２０１と、その上に分子線エピタキシー法や有機金属気相成長法によりｐ型不純物がドーピングされたＧａＡｓから構成されるｐ型バッファ層２０２と、アンドープＧａＡｓから構成されるチャネル層２０３と、ｎ型不純物がドーピングされたＡｌＧａＡｓから構成され、ショットキー層としても機能するキャリア供給層２０４と、ｎ型不純物がドーピングされたＧａＡｓから構成されるオーミックコンタクト層２０５とが順次形成されている。
【０００８】
さらに、ＡｕＧａ／Ｎｉ／Ａｕから構成されたソース電極２０６とドレイン電極２０７とが、オーミックコンタクト層２０５の表面上に形成されている。また、ゲート電極２０８は、ソース電極２０６とドレイン電極２０７との間に配置され、キャリア供給層２０４の表面上に形成される。
【０００９】
以上のように、図５に示す従来の電界効果トランジスタ２０は、半絶縁性ＧａＡｓ基板２０１に接するようにｐ型不純物がドーピングされたｐ型バッファ層２０２を具備する。その理由は、以下の通りである。
【００１０】
半絶縁性ＧａＡｓ基板２０１とエピタキシャル層との界面部分は、酸素や炭素などに汚染されていることが知られている。これにより、例えば、酸素に汚染されていると半導体中で深い準位を形成し、ドレインコンダクタンスの周波数分散やドレインラグなどのデバイス寄生効果を引き起こしてしまう。つまり、ＦＥＴの特性を劣化させてしまう。この現象を抑制する１つの手段として、半絶縁性ＧａＡｓ基板上に接するようにｐ型バッファ層２０２を具備する。これにより、ＦＥＴの特性劣化を抑制することが可能となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平８−８８３５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来技術では、以下に示す課題がある。
例えば、特許文献１に示すように、半絶縁性ＧａＡｓ基板２０１上にｐ型不純物がドーピングされたｐ型バッファ層２０２が存在する場合であって、かつ、ダブルヘテロのＨＥＭＴ構造を用いた場合、ｐ型バッファ層２０２からの空乏化により本来下部キャリア供給層からチャネルに供給されるべき電子を欠損し、チャネルの電子濃度低下を招いてしまう。
【００１３】
その結果、トランジスタのオン抵抗は増大し、駆動（電流）能力を低下させる。さらに寄生容量の増大も招いてしまうなど、本来のＦＥＴの特性（能力）を引き出すことができなくなる。
【００１４】
以上のように、ｐ型不純物がドーピングされたｐ型バッファ層２０２からの空乏化により、従来の電界効果トランジスタは、本来のＧａＡｓＦＥＴの特性（能力）を引き出せない。
【００１５】
そこで、上記問題に鑑み、本発明は、ｐ型不純物がドーピングされたバッファ層からの空乏化による影響を低減することで、特性が改善された電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る電界効果トランジスタは、ダブルヘテロのＨＥＭＴ構造を有する電界効果トランジスタであって、基板と、前記基板上に形成され、ｐ型不純物がドーピングされたｐ型バッファ層と、前記ｐ型バッファ層の上方に形成され、ｎ型不純物がドーピングされた第１キャリア供給層と、前記第１キャリア供給層の上方に形成されたアンドープのチャネル層と、前記チャネル層の上方に形成され、ｎ型不純物がドーピングされた第２キャリア供給層と、前記ｐ型バッファ層と前記第１キャリア供給層との間に形成され、ｎ型不純物がドーピングされた１以上のｎ型バッファ層とを備える。
【００１７】
これにより、ｐ型バッファ層と第１キャリア供給層との間に少なくとも１層以上のｎ型バッファ層が形成されているので、ｐ型バッファ層からの空乏化による第１キャリア供給層への影響を軽減することができ、チャネルの電子濃度を上げることができる。その結果、ＦＥＴの駆動（電流）能力を向上させ、オン抵抗を低減し、さらに寄生容量も低減することができ、本来のＦＥＴの特性（能力）を引き出すことが可能となる。
【００１８】
また、前記ｐ型バッファ層と、前記ｎ型バッファ層とは、ＧａＡｓ又はＡｌＧａＡｓから構成されてもよい。
【００１９】
これにより、半絶縁性ＧａＡｓ基板などの化合物半導体基板との格子不整合を緩和することが可能となる。
【００２０】
また、前記ｎ型バッファ層には、ｎ型不純物が均一にドーピングされていてもよい。
これにより、ｎ型不純物ドーピングを層内に均一に行うことで、ｐ型バッファ層からの空乏化を安定して抑制することが可能となる。
【００２１】
また、前記ｎ型バッファ層には、ｎ型不純物がデルタドーピングされていてもよい。
これにより、ｎ型ドーピングが１原子層面ごとに局在され、ｐ型バッファ層に近い距離で急峻に電子が存在するため、効率的に空乏化の影響を低減することが可能となる。
【００２２】
また、前記ｎ型バッファ層のドーピング濃度は、前記ｐ型バッファ層のドーピング濃度以下であってもよい。
【００２３】
これにより、ｐ型バッファ層からの空乏化の影響を低減することができる。また、この構成によると、ｎ型バッファ層へドーピングされた電子が全て空乏化を排除する目的で作用する。その結果、余剰な電子層として残存することが無いため、ＦＥＴのリーク源とならない。
【００２４】
また、前記ｎ型バッファ層のドーピング濃度は、前記第１キャリア供給層のドーピング濃度より低くてもよい。
【００２５】
これにより、ｎ型バッファ層のドーピング濃度は、第１キャリア供給層のドーピング濃度よりも低いため、ｎ型バッファ層が電子供給層としての役割を担わず、ＦＥＴのリーク源とはならない。
【００２６】
また、前記チャネル層は、ＩｎＧａＡｓから構成されてもよい。
これにより、高移動度、高電子濃度を実現でき、ＦＥＴの特性を向上させることが可能となる。
【００２７】
また、前記電界効果トランジスタは、さらに、前記ｐ型バッファ層上に形成されたアンドープの第１バッファ層と、前記１以上のｎ型バッファ層上に形成されたアンドープの第２バッファ層とを備え、前記第１キャリア供給層は、前記第２バッファ層上に形成されてもよい。
【００２８】
また、前記電界効果トランジスタは、さらに、前記第１キャリア供給層上に形成されたアンドープの第１スペーサ層と、前記チャネル層上に形成されたアンドープの第２スペーサ層とを備え、前記第２キャリア供給層は、前記第２スペーサ層上に形成されてもよい。
【発明の効果】
【００２９】
本発明に係る電界効果トランジスタによれば、ｐ型不純物がドーピングされたバッファ層からの空乏化による影響を低減することで、ＦＥＴの特性を改善することができる。
【図面の簡単な説明】
【００３０】
【図１】本実施の形態の電界効果トランジスタの構造の一例を示す断面図である。
【図２】本実施の形態の電界効果トランジスタと従来の電界効果トランジスタとのコンダクションバンド（Ｅｃ）の比較図の一例を示す。
【図３】本実施の形態の電界効果トランジスタと従来の電界効果トランジスタとのコンダクションバンド（Ｅｃ）の比較図におけるチャネル層部分の拡大図である。
【図４】本実施の形態の電界効果トランジスタと従来の電界効果トランジスタとの電子濃度の比較図におけるチャネル層部分の拡大図である。
【図５】従来の電界効果トランジスタの構造を示す断面図である。
【発明を実施するための形態】
【００３１】
以下では、本発明に係る電界効果トランジスタについて、実施の形態に基づいて図面を用いて詳細に説明する。
【００３２】
本実施の形態における電界効果トランジスタは、ダブルヘテロのＨＥＭＴ構造を有する電界効果トランジスタであって、基板上に形成されるｐ型バッファ層と下部キャリア供給層との間に少なくとも１層以上のｎ型バッファ層を含む。これにより、ｐ型バッファ層からの空乏化による下部キャリア供給層への影響が抑制され、チャネルの電子濃度が上がるので、ＦＥＴ特性を向上させる。なお、ダブルヘテロのＨＥＭＴ構造とは、チャネル層の上下にキャリア供給層が形成された構造である。
【００３３】
図１は、本実施の形態に係る電界効果トランジスタ１０の構造の一例を示す断面図である。同図における電界効果トランジスタ１０は、半絶縁性ＧａＡｓ基板１１と、エピタキシャル層１２と、ゲート電極１３と、オーミック電極１４とを備える。
【００３４】
エピタキシャル層１２は、半絶縁性ＧａＡｓ基板１１上に順に積層された、ｐ型バッファ層１０１と、積層バッファ層１０２と、下部キャリア供給層１０３と、第１スペーサ層１０４と、チャネル層１０５と、第２スペーサ層１０６と、上部キャリア供給層１０７と、閾値調整層１０８と、オーミックコンタクト層１０９とを備える。
【００３５】
ｐ型バッファ層１０１は、例えば、膜厚２０ｎｍでｐ型不純物がドーピングされたＡｌＧａＡｓからなり、ドーピング濃度は５×１０17／ｃｍ3である。また、ｐ型バッファ層１０１は、エピタキシャル層１２と半絶縁性ＧａＡｓ基板１１との格子不整合を緩和する機能を有する。
【００３６】
積層バッファ層１０２は、エピタキシャル層１２と半絶縁性ＧａＡｓ基板１１との格子不整合を緩和する層であり、バッファ層１０２Ａとｎ型バッファ層１０２Ｂとバッファ層１０２Ｃとを備える。
【００３７】
バッファ層１０２Ａは、例えば、膜厚１００ｎｍでアンドープのＡｌＧａＡｓから構成される。ｎ型バッファ層１０２Ｂは、例えば、膜厚２０ｎｍで層内に一様にシリコン（Ｓｉ）からなるｎ型不純物が均一にドーピングされたｎ型ＡｌＧａＡｓ層から構成される。例えば、ドーピング濃度は、１Ｅ１７／ｃｍ3である。バッファ層１０２Ｃは、例えば、膜厚１００ｎｍでアンドープのＡｌＧａＡｓから構成される。なお、不純物が均一にドーピングされた層とは、層の任意の領域、例えば、層の上部、中部、下部、又は水平方向において異なる領域のそれぞれにおいて、ドーピング濃度がほぼ等しいことを示す。
【００３８】
このように、ｎ型不純物ドーピングをｎ型バッファ層１０２Ｂの層内に均一に行うことで、ｐ型バッファ層１０１からの空乏化を安定して抑制することが可能となる。この均一なｎ型ドーピング領域の形成方法としては、例えば、ｎ型バッファ層１０２Ｂのエピタキシャル成長中にＳｉを含むガスを混入することが挙げられる。
【００３９】
なお、このｎ型ドーピングはデルタ（δ）ドーピングであってもよい。ここで、デルタドーピングとは、半導体結晶中の１原子層面だけに局在した不純物原子層を導入することである。このデルタドーピングは、例えば、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）や有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）のような原子レベルの膜厚制御性を有する薄膜形成技術を使って、結晶成長を一時中断させた表面に不純物原子を供給することで実現される。なお、このデルタドーピングは、シートドーピングとも呼ばれる。
【００４０】
このデルタドーピングをｎ型バッファ層１０２Ｂに使用することにより、ｎ型ドーピングが１原子層面ごとに局在するので、ｐ型バッファ層１０１に近い距離で急峻に電子が存在するため効率的に空乏化の影響を低減することが可能となる。ｎ型バッファ層１０２Ｂへのｎ型のデルタドーピングは、例えば、ｎ型バッファ層１０２Ｂのエピタキシャル成長を一時中断して、Ｓｉを含むガスを充填することにより実現される。
【００４１】
なお、このｎ型バッファ層１０２Ｂのドーピング濃度は、ｐ型バッファ層１０１のドーピング濃度以下であり、下部キャリア供給層１０３のドーピング濃度より低いことが好ましい。この構成によると、ｎ型バッファ層１０２Ｂへドーピングされた電子が全て空乏化を排除する目的で作用する。その結果、余剰な電子層として残存することが無いためＦＥＴのリーク源とならない。
【００４２】
また、余剰な電子が存在する状況を形成すると、移動度の高いチャネル層１０５以外に電子が流れ、いわゆるパラレルコンダクタンスが発生してしまう。この場合、空乏化の影響は抑制されるが、ゲート電圧によるドレイン電流の制御性が低下してしまう。
【００４３】
下部キャリア供給層１０３は、チャネル層１０５にキャリアである電子を供給する層であり、例えば、ｎ型不純物イオンであるＳｉがドーピングされたＡｌＧａＡｓで構成され、膜厚は７ｎｍである。例えば、ドーピング濃度は、３Ｅ１８／ｃｍ3である。
【００４４】
第１スペーサ層１０４は、例えば、膜厚２ｎｍのアンドープＡｌＧａＡｓで構成される。
【００４５】
チャネル層１０５は、キャリアが走行する層であり、例えば、膜厚５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成される。
【００４６】
第２スペーサ層１０６は、例えば、膜厚２ｎｍのアンドープＡｌＧａＡｓで構成される。
【００４７】
上部キャリア供給層１０７は、チャネル層１０５にキャリアである電子を供給する層であり、例えば、ｎ型不純物イオンであるＳｉがドーピングされたＡｌＧａＡｓで構成され、膜厚は７ｎｍである。例えば、ドーピング濃度は、３Ｅ１８／ｃｍ3である。
【００４８】
閾値調整層１０８は、ＦＥＴのゲートの閾値電圧を調整する層であり、例えば、膜厚２０ｎｍのアンドープＡｌＧａＡｓで構成される。また、閾値調整層１０８は、その最上層から閾値調整層１０８の上に当接するオーミックコンタクト層１０９のエッチングを停止するエッチングストップ層としても機能する。
【００４９】
オーミックコンタクト層１０９は２つの領域に分割され、それぞれにオーミック電極１４が接続される。オーミックコンタクト層１０９は、例えば２層からなり（図示せず）、下層が膜厚５０ｎｍのｎ型ＧａＡｓで構成され、上層は膜厚５０ｎｍのｎ型ＩｎＧａＡｓで構成される。
【００５０】
ゲート電極１３は、閾値調整層１０８上に形成される。ゲート電極１３は、例えば、Ｔｉ／Ａｌ／Ｔｉで構成され、閾値調整層１０８とショットキー接合する。
【００５１】
オーミック電極１４は、ＦＥＴのソース電極およびドレイン電極であり、ゲート電極１３を挟むように分離形成され、オーミックコンタクト層１０９上にオーミック接続する。また、オーミック電極１４は、オーミックコンタクト層１０９、閾値調整層１０８、上部キャリア供給層１０７、および第２スペーサ層１０６を介して、チャネル層１０５と電気的に接続される。
【００５２】
以上の構成に示すように、本実施の形態の電界効果トランジスタ１０は、ダブルヘテロ構造のＨＥＭＴであって、半絶縁性ＧａＡｓ基板１１上に形成されたｐ型バッファ層１０１と下部キャリア供給層１０３との間に、ｎ型バッファ層１０２Ｂを備える。この構成により、ｐ型バッファ層１０１からの空乏化の影響が下部キャリア供給層１０３に及ぶことを低減することができ、ＦＥＴとしての性能を充分に発揮することができる。
【００５３】
なお、本実施の形態の電界効果トランジスタ１０は、以下のようにして形成される。
まず、ＭＯＣＶＤ又はＭＢＥ法などを用いて各層をエピタキシャル成長させる。そして、フォトリソグラフィーによるパターニングと、ドライエッチング又はウェットエッチングなどのエッチングとにより、オーミックコンタクト層１０９を２つの領域に分割する。さらに、蒸着法又はスパッタ法などを用いて金属を全面に形成した後、パターニングおよびエッチングを行うことで、ゲート電極１３およびオーミック電極１４を形成する。なお、エッチングの代わりにリフトオフ法を用いてゲート電極１３およびオーミック電極１４を形成してもよい。
【００５４】
以下では、本実施の形態の電界効果トランジスタ１０の特性および効果について説明する。
【００５５】
図２は、本実施の形態の電界効果トランジスタ１０と従来の電界効果トランジスタとのコンダクションバンド（Ｅｃ）の比較図の一例を示す。これによれば、本実施の形態の電界効果トランジスタ１０では、ｐ型バッファ層１０１により半絶縁性ＧａＡｓ基板側に持ち上げられたバンドポテンシャルを、ｎ型バッファ層１０２Ｂを具備することで低下させることができる。
【００５６】
なお、同図において、横軸は、閾値調整層１０８の上面からの距離を示している。図２で破線の四角で囲った領域が、チャネル層１０５に相当する領域である。
【００５７】
図３は、図２において、ＩｎＧａＡｓからなるチャネル層１０５部分を拡大させた図を示す。これによれば、ｎ型バッファ層１０２Ｂを具備することで、バンドポテンシャルが低下し、半絶縁性ＧａＡｓ基板１１方向にチャネルが広がる。
【００５８】
図４は、図３で拡大したＩｎＧａＡｓチャネル部分の電子濃度を比較した図を示す。これによれば、ｎ型バッファ層１０２Ｂを具備することで、チャネル層１０５部分の電子濃度を増加させることができる。その結果、ＦＥＴの駆動（電流）能力が増加し、オン抵抗を低減することができるため、ＦＥＴの特性の向上が可能となる。
【００５９】
以上、本発明に係る電界効果トランジスタについて、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものも、本発明の範囲内に含まれる。
【００６０】
例えば、実施の形態では、各半導体層は、ＧａＡｓ又はＡｌＧａＡｓを主成分とする構成について説明したが、ＧａＮなどの他の窒化物半導体、あるいは、その他の半導体を用いてもよい。また、基板についても半絶縁性のＧａＡｓ基板に限らず、他の化合物半導体基板や、その他基板であってもよい。
【００６１】
また、各半導体層の材料、厚さ、不純物のドーピング濃度などは、あくまで一例であって、適宜変更してもよい。
【産業上の利用可能性】
【００６２】
本発明に係る電界効果トランジスタは、ＧａＡｓＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を用いる通信機器などに適用でき、特に、携帯電話端末などのパワーアンプおよびスイッチなどに用いるのに最適である。
【符号の説明】
【００６３】
１０、２０  電界効果トランジスタ
１１、２０１  半絶縁性ＧａＡｓ基板
１２  エピタキシャル層
１３、２０８  ゲート電極
１４  オーミック電極
１０１、２０２  ｐ型バッファ層
１０２  積層バッファ層
１０２Ａ、１０２Ｃ  バッファ層
１０２Ｂ  ｎ型バッファ層
１０３  下部キャリア供給層
１０４  第１スペーサ層
１０５、２０３  チャネル層
１０６  第２スペーサ層
１０７  上部キャリア供給層
１０８  閾値調整層
１０９、２０５  オーミックコンタクト層
２００  半導体層
２０４  キャリア供給層
２０６  ソース電極
２０７  ドレイン電極
【図１】
2010267817.tif 000003
【図２】
2010267817.tif 000004
【図３】
2010267817.tif 000005
【図４】
2010267817.tif 000006
【図５】
2010267817.tif 000007