(57)【要約】【課題】素子分離端における薄膜化を抑制しつつ、第１半導体層と格子定数の異なる第２半導体層を第１半導体層に埋め込む。【解決手段】Ｏｘ、ＮまたはＣの斜めイオン注入１６を第１半導体からなる半導体基板１１に行うことにより、半導体基板１１を構成する第１半導体よりもエッチングレートが小さなエッチブロック層１７を素子分離溝１２の側壁に形成し、第１半導体よりも格子定数が大きな第２半導体を凹部２５内にエピタキシャル成長させることにより、第２半導体からなる埋め込み層２６を凹部２５内に選択的に形成する。【選択図】      図１
2010171144.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体からなる半導体基板上に第１のマスク材を配置する工程と、
前記第１のマスク材に開口部を形成する工程と、
前記開口部が形成されたマスク材をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝の底に第２のマスク材を配置する工程と、
前記第１のマスク材および前記第２のマスク材をマスクとして前記半導体基板にＯｘ、ＮまたはＣの斜めイオン注入を行うことにより、前記第１半導体よりもエッチングレートが小さなエッチブロック層を前記素子分離溝の側壁に形成する工程と、
前記エッチブロック層が側壁に形成された前記素子分離溝内に素子分離絶縁層を形成する工程と、
前記素子分離絶縁層にて素子分離された前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記エッチブロック層が前記素子分離絶縁層の端部に残るようにして前記ゲート電極の両側の前記半導体基板をエッチングすることにより、前記素子分離絶縁層と離間された凹部を前記ゲート電極の両側に形成する工程と、
前記第１半導体よりも格子定数の大きな第２半導体からなる埋め込み層を前記凹部に埋め込み成長させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記Ｏｘ、ＮまたはＣの濃度が５×１０１０ｃｍ−３以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
第１半導体からなる半導体基板に素子分離絶縁層を形成する工程と、
前記素子分離絶縁層にて素子分離された前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側に開口部が形成されるとともに、前記素子分離絶縁層の端部から前記ゲート電極の方向にはみ出すように配置されたレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体基板をエッチングすることにより、前記素子分離絶縁層と離間された凹部を前記ゲート電極の両側のソース領域およびドレイン領域に形成する工程と、
前記第１半導体よりも格子定数の大きな第２半導体からなる埋め込み層を前記凹部に埋め込み成長させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記埋め込み層を前記凹部に埋め込み成長させる前に、水素の濃度が１００％、温度が８２０℃以上、圧力が１５０Ｔｏｒｒ以上の条件で前記凹部を有する半導体基板の熱処理を行う工程をさらに備えることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
第１半導体からなる半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側のソース領域およびドレイン領域に埋め込まれ、前記第１半導体よりも格子定数の大きな第２半導体からなる埋め込み層と、
前記埋め込み層と素子分離端との間に配置され、前記第１半導体よりもエッチングレートが小さくなるように前記第１半導体に不純物を含ませて構成されたエッチブロック層とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、電界効果トランジスタのソース領域およびドレイン領域にＳｉＧｅ層を埋め込む方法に適用して好適なものである。
【背景技術】
【０００２】
高速ロジックデバイスなどでは、電界効果トランジスタの高速化を図るため、ソース領域およびドレイン領域にＳｉＧｅ層を埋め込むことで、チャネル領域に圧縮応力をかけ、ホールの移動度を上昇させる方法が採られることがある（特許文献１）。
【０００３】
しかしながら、ソース領域およびドレイン領域にＳｉＧｅ層を選択的に埋め込み成長させる場合、素子分離端ではＳｉＧｅ層が成膜されないため、ＳｉＧｅ層が薄くなる。このため、チャネル領域に十分な圧縮応力をかけることができなくなり、電界効果トランジスタの性能が低下するという問題があった。
【０００４】
【特許文献１】特開２００８−１４７５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、素子分離端における薄膜化を抑制しつつ、第１半導体よりも格子定数の大きな第２半導体を第１半導体に埋め込むことが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様によれば、第１半導体からなる半導体基板上に第１のマスク材を配置する工程と、前記第１のマスク材に開口部を形成する工程と、前記開口部が形成されたマスク材をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に素子分離溝を形成する工程と、前記素子分離溝の底に第２のマスク材を配置する工程と、前記第１のマスク材および前記第２のマスク材をマスクとして前記半導体基板にＯｘ、ＮまたはＣの斜めイオン注入を行うことにより、前記第１半導体よりもエッチングレートが小さなエッチブロック層を前記素子分離溝の側壁に形成する工程と、前記エッチブロック層が側壁に形成された前記素子分離溝内に素子分離絶縁層を形成する工程と、前記素子分離絶縁層にて素子分離された前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記エッチブロック層が前記素子分離絶縁層の端部に残るようにして前記ゲート電極の両側の前記半導体基板をエッチングすることにより、前記素子分離絶縁層と離間された凹部を前記ゲート電極の両側のソース領域およびドレイン領域に形成する工程と、前記第１半導体よりも格子定数の大きな第２半導体からなる埋め込み層を前記凹部に埋め込み成長させる工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【０００７】
また、本発明の一態様によれば、第１半導体からなる半導体基板に素子分離絶縁層を形成する工程と、前記素子分離絶縁層にて素子分離された前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側のソース領域およびドレイン領域上に開口部が形成されるとともに、前記素子分離絶縁層の端部から前記ゲート電極の方向にはみ出すように配置されたレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記半導体基板をエッチングすることにより、前記素子分離絶縁層と離間された凹部を前記ゲート電極の両側のソース領域およびドレイン領域に形成する工程と、前記第１半導体よりも格子定数の大きな第２半導体からなる埋め込み層を前記凹部に埋め込み成長させる工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【０００８】
また、本発明の一態様によれば、第１半導体からなる半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側のソース領域およびドレイン領域に埋め込まれ、前記第１半導体よりも格子定数の大きな第２半導体からなる埋め込み層と、前記埋め込み層と素子分離端との間に配置され、前記第１半導体よりもエッチングレートが小さくなるように前記第１半導体に不純物を含ませて構成されたエッチブロック層とを備えることを特徴とする半導体装置を提供する。
【発明の効果】
【０００９】
以上説明したように、本発明によれば、素子分離端における薄膜化を抑制しつつ、第１半導体層と格子定数の異なる第２半導体層を第１半導体層に埋め込むことが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
（第１実施形態）
図１および図２は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１（ａ）において、ＣＶＤなどの方法を用いることにより、第１半導体からなる半導体基板１１上にマスク材１３を形成する。なお、マスク材１３の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびドラエッチング技術を用いることにより、半導体基板１１上の素子分離領域に対応して配置された開口部１４をマスク材１３に形成する。
【００１１】
次に、開口部１４が設けられたマスク材１３をマスクとして、半導体基板１１のドライエッチングを行うことにより、半導体基板１１に素子分離溝１２を形成する。
【００１２】
次に、図１（ｂ）に示すように、素子分離溝１２が埋め込まれるようにしてマスク材１３上にマスク材１５を形成する。なお、マスク材１５の材料としては、例えば、レジスト、シリコン酸化膜またはシリコン窒化膜を用いることができ、マスク材１３よりもエッチングレートが大きくなるような材料を選択することが好ましい。また、マスク材１３上にマスク材１５を形成した場合、マスク材１５の表面は平坦化されていることが好ましい。ここで、マスク材１５の材料としてレジストを用いることにより、マスク材１３上にマスク材１５を塗布することで、マスク材１５の表面を平坦化させることができる。また、マスク材１５の材料としてシリコン酸化膜またはシリコン窒化膜を用いた時に、素子分離溝１２に対応した凹部がマスク材１５の表面に発生した場合、ＣＭＰなどの方法でマスク材１５の表面を平坦化させるようにしてもよい。
【００１３】
次に、図１（ｃ）に示すように、マスク材１３上に形成されたマスク材１５のエッチバックを行うことで、素子分離溝１２の底がマスク材１５にて覆われるようにして、素子分離溝１２の側壁を露出させる。
【００１４】
次に、図１（ｄ）に示すように、マスク材１３およびマスク材１５をマスクとして、Ｏｘ、ＮまたはＣの斜めイオン注入１６を半導体基板１１に行うことにより、半導体基板１１を構成する第１半導体よりもエッチングレートが小さなエッチブロック層１７を素子分離溝１２の側壁に形成する。なお、エッチブロック層１７に導入されたＯｘ、ＮまたはＣの濃度は５×１０１７ｃｍ−３以上であることが好ましく、例えば、Ｏｘの濃度を５×１０１８ｃｍ−３に設定することができる。
【００１５】
次に、図２（ａ）に示すように、マスク材１５を除去した後、エッチブロック層１７が側壁に設けられた素子分離溝１２に素子分離絶縁層１８を埋め込むことで、半導体基板１１に素子分離領域を形成する。なお、素子分離絶縁層１８の材質としては、例えば、シリコン酸化膜を用いることができる。そして、マスク材１３を除去した後、素子分離絶縁層１８にて素子分離された半導体基板１１上にゲート絶縁膜１９を介してゲート電極２０を形成するとともに、ゲート電極２０上にキャップ絶縁層２１を形成する。なお、ゲート絶縁膜１９の材質としては、例えば、シリコン酸化膜を用いるようにしてもよいし、Ｈｆ系酸化物などの高誘電率絶縁膜を用いるようにしてもよい。また、ゲート電極２０としては、例えば、多結晶シリコンゲートを用いるようにしてもよいし、シリサイド或いはメタルゲートを用いるようにしてもよい。
【００１６】
次に、ゲート電極２０の熱酸化を行うことにより、ゲート電極２０の側壁に酸化層２２を形成し、さらに、ゲート電極２０の側壁にサイドウォール絶縁層２３、２４を形成する。なお、キャップ絶縁層２１およびサイドウォール絶縁層２３の材質は、希フッ酸に対して耐性のあることが好ましく、例えば、シリコン窒化膜を用いることができる。また、サイドウォール絶縁層２４の材質は、例えば、シリコン酸化膜を用いることができる。
【００１７】
次に、図２（ｂ）に示すように、サイドウォール絶縁層２４が形成されたゲート電極２０をマスクとして、半導体基板１１のドライエッチングを行うことにより、ゲート電極２０の両側に配置された凹部２５を半導体基板１１に形成する。ここで、半導体基板１１よりもエッチングレートの小さいエッチブロック層１７が素子分離絶縁層１８の側壁に形成されているため、エッチブロック層１７が素子分離絶縁層１８の端部に残るように半導体基板１１のエッチングを行うことで、半導体基板１１に形成された凹部２５がエッチブロック層１７を介して素子分離絶縁層１８と離間されるようにする。
【００１８】
また、半導体基板１１をドライエッチングする時のエッチング条件を調整することで、凹部２５のテーパ角θを制御することができ、埋め込み成長に適したように凹部２５の形状を調整することができる。例えば、半導体基板１１のドライエッチング時のエッチングガスとしてＨＢｒ／ＣＦ４／Ｏ２／Ｈｅを含む混合ガスを用いた場合、Ｏ２の流量を増加させることにより、凹部２５のテーパ角θを大きくすることができる。
【００１９】
次に、図２（ｃ）に示すように、凹部２５が形成された半導体基板１１の希フッ酸処理を行うことにより、凹部２５の表面の自然酸化膜を除去する。なお、サイドウォール絶縁層２４がシリコン酸化膜から構成されている場合、この希フッ酸処理を行った時にサイドウォール絶縁層２４も除去される。
【００２０】
次に、凹部２５内に第２半導体をエピタキシャル成長させることにより、第２半導体からなる埋め込み層２６を凹部２５内に選択的に形成する。なお、埋め込み層２６を構成する第２半導体は、第１半導体よりも格子定数が大きくなるように選択することができ、第１半導体および第２半導体の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、第１半導体がＳｉの場合、第２半導体層としてＳｉＧｅを用いることが好ましい。これにより、第１半導体と第２半導体との間の格子整合をとることを可能としつつ、第１半導体よりも第２半導体の格子定数を大きくすることができる。
【００２１】
ここで、埋め込み層２６としてＳｉＧｅを凹部２５内に形成する場合、成膜温度は７００〜７５０℃の範囲に設定し、原料ガスとして、ＳｉＨ４（またはＳｉＨ２Ｃｌ２）／ＧｅＨ４／ＨＣｌ／Ｂ２Ｈ６を含む混合ガスを用いることができる。
【００２２】
また、第２半導体を凹部２５内にエピタキシャル成長させる前に、水素雰囲気中で半導体基板１１の熱処理を行うことにより、凹部２５の表面の自然酸化膜を除去することが好ましい。この熱処理条件としては、水素の濃度が１００％、温度が８２０℃以上、圧力が１５０Ｔｏｒｒ以上に設定することが好ましく、例えば、温度が８３０℃、圧力が１５０Ｔｏｒｒ、処理時間を１ｍｉｎとすることができる。
【００２３】
ここで、素子分離絶縁層１８の端部にエッチブロック層１７を形成することにより、埋め込み層２６を素子分離絶縁層１８に接触させることなく、埋め込み層２６を凹部２５内に埋め込むことができる。このため、埋め込み層２６の全面に渡って埋め込み層２６の膜厚を確保することが可能となり、ゲート電極２０下のチャネル領域に十分な圧縮応力をかけることが可能となることから、チャネル領域のホールの移動度を上昇させることが可能となり、Ｐチャンネル電界効果トランジスタの高速化を図ることが可能となる。
【００２４】
また、Ｏｘ、ＮまたはＣなどの不純物を半導体基板１１に導入することにより、半導体基板１１を構成する第１半導体のマイグレーションを抑制することが可能となる。このため、半導体基板１１の熱処理を行った場合においても、素子分離絶縁層１８の端部のエッチブロック層１７が崩れ落ちるのを抑制することが可能となり、素子分離絶縁層１８の端部にエッチブロック層１７を保持することができる。
【００２５】
次に、図２（ｄ）に示すように、埋め込み層２６が埋め込まれたソース領域およびドレイン領域にＢ、ＢＦ２などの不純物を注入することにより、ゲート電極２０の両側に不純物導入層２７を形成する。ここで、不純物導入層２７は、埋め込み層２６の外側にはみ出すように形成するようにしてもよいし、埋め込み層２６の内側に形成するようにしてもよい。
【００２６】
なお、埋め込み層２６は、ホールの移動度を上昇させるために効果があるため、Ｐチャンネル電界効果トランジスタのみに設ける。Ｎチャンネル電界効果トランジスタの場合には、第２半導体として第１半導体よりも格子定数の小さな材料を用いることで同様の効果を得ることができる。
【００２７】
（第２実施形態）
図３は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図３（ａ）において、第１半導体からなる半導体基板３１に素子分離溝３２を形成する。そして、素子分離溝３２に素子分離絶縁層３３を埋め込むことで、半導体基板３１に素子分離領域を形成する。
【００２８】
次に、素子分離絶縁層３３にて素子分離された半導体基板３１上にゲート絶縁膜３４を介してゲート電極３５を形成するとともに、ゲート電極３５上にキャップ絶縁層３６を形成する。
【００２９】
次に、ゲート電極３５の熱酸化を行うことにより、ゲート電極３５の側壁に酸化層３７を形成し、さらに、ゲート電極３７の側壁にサイドウォール絶縁層３、３９を形成する。
【００３０】
次に、図３（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、ゲート電極３５の両側のソース領域およびドレイン領域上に開口部４２が形成されたレジストパターン４０を半導体基板３１上に形成する。ここで、レジストパターン４０は、素子分離絶縁層３３の端部からゲート電極３５の方向にはみ出すように配置することができる。
【００３１】
そして、レジストパターン４０およびゲート電極３５をマスクとして、半導体基板３１のドライエッチングを行うことにより、素子分離絶縁層３３と離間されるようにしてゲート電極３５の両側に配置された凹部４１を半導体基板３１に形成する。
【００３２】
次に、図３（ｃ）に示すように、レジストパターン４０を除去した後、凹部４１が形成された半導体基板３１の希フッ酸処理を行うことにより、凹部４１の表面の自然酸化膜を除去する。
【００３３】
次に、凹部４１内に第２半導体をエピタキシャル成長させることにより、第２半導体からなる埋め込み層４３を凹部４１内に選択的に形成する。なお、埋め込み層４３を構成する第２半導体は、第１半導体よりも格子定数が大きくなるように選択することができ、特に、第１半導体がＳｉの場合、第２半導体層としてＳｉＧｅを用いることが好ましい。
【００３４】
また、第２半導体を凹部４１内にエピタキシャル成長させる前に、水素雰囲気中で半導体基板３１の熱処理を行うことにより、凹部４１の表面の自然酸化膜を除去することが好ましい。
【００３５】
次に、図３（ｄ）に示すように、埋め込み層４３が埋め込まれたソース領域およびドレイン領域にＢ、ＢＦ２などの不純物を注入することにより、ゲート電極３５の両側に不純物導入層４４を形成する。
【００３６】
これにより、埋め込み層４３を素子分離絶縁層３３に接触させることなく、埋め込み層４３を凹部４１内に埋め込むことができ、埋め込み層４３の全面に渡って埋め込み層４３の膜厚を確保することが可能となる。このため、ゲート電極３５下のチャネル領域に十分な圧縮応力をかけることが可能となり、チャネル領域のホールの移動度を上昇させることが可能となることから、Ｐチャンネル電界効果トランジスタの高速化を図ることが可能となる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３８】
１１、３１  半導体基板、１２、３２  素子分離溝、１３、１５  マスク材、１４、４２  開口部、１６  斜めイオン注入、１７  エッチブロック層、１８、３３  素子分離絶縁層、１９、３４  ゲート絶縁膜、２０、３５  ゲート電極、２１、３６  キャップ絶縁層、２２、３７  酸化層、２３、３８、２４、３９  サイドウォール絶縁層、２５、４０  レジストパターン、４１  凹部、２６、４３  埋め込み層、２７、４４  不純物導入層
【図１】
2010171144.tif 000003
【図２】
2010171144.tif 000004
【図３】
2010171144.tif 000005