(57)【要約】【課題】受信したクロックと入力信号の間に位相ずれがあっても、位相ずれをなくした状態で入力信号を取り込める半導体装置の実現。【解決手段】受信したクロックに基づいて内部クロックを発生するクロック発生回路142と、入力信号を内部クロックに同期して取り込む信号入力回路144とを備える半導体装置において、外部クロックと同じ周波数を有する入力信号に同期した信号が入力され、クロック発生回路で発生された内部クロックに同期して取り込んだ時の出力信号値を判定することにより、取り込みタイミングが内部クロックに対して進んでいるか遅れているかを判定するダミー入力回路174,175,176,181を備え、クロック発生回路は、判定結果に基づいて外部クロックを選択的に遅延させて内部クロックを生成するデイレイ回路171,172と、ダミー入力回路の判定結果に基づいてディレイ回路での遅延量を制御するディレイ制御回路173とを備える。【選択図】図７４
2010220230.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される外部クロックに基づいて内部クロックを発生するクロック発生回路と、
前記外部クロックに同期して外部から入力される入力信号を受け、前記クロック発生回路で発生された内部クロックに同期して前記入力信号を当該半導体装置内に取り込む信号入力回路とを備える半導体装置において、
前記外部クロックと同じ周波数を有する前記入力信号に同期した信号が入力され、該入力される信号を前記クロック発生回路で発生された内部クロックに同期して取り込んだ時の出力信号値を判定することにより、前記信号入力回路の前記入力信号の取り込みタイミングが前記内部クロックに対して進んでいるか遅れているかを判定するダミー入力回路を備え、
前記クロック発生回路は、
前記ダミー入力回路の判定結果に基づいて、入力された前記外部クロックを選択的に遅延させて前記内部クロックを生成するディレイ回路と、
前記ダミー入力回路の判定結果に基づいて、前記ディレイ回路での遅延量を制御するディレイ制御回路とを備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記入力信号は、前記外部クロックの立ち上がり又は立ち下がりの前後の所定期間有効となる信号であり、
前記ダミー入力回路には、前記外部クロックが入力される半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記入力信号の有効期間は、前記外部クロックの立ち上がり又は立ち下がりに対し、所定位相ずれた信号であり、
入力される前記外部クロックから、該外部クロックと同一の周期で、位相の異なる信号を生成する位相ずれクロック生成回路を備え、
前記ダミー入力回路には、前記位相ずれクロック生成回路の出力する前記入力信号に同期するクロックが入力される半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置であって、
前記クロック発生回路から、前記信号入力回路と前記ダミー入力回路に前記内部クロックを伝達する信号経路は同じ遅延量を有する半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記クロック発生回路から、前記信号入力回路と前記ダミー入力回路に前記内部クロックを伝達する信号経路は、等距離配線である半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置であって、
前記信号入力回路と前記ダミー入力回路は、前記入力信号が直接入力されるラッチ回路を有するラッチ型である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部クロックに同期して有効となる入力信号を、外部クロックから生成した内部クロックに同期して取り込む半導体装置に関し、特に内部クロックのタイミングを調整して周囲温度や電源電圧の変動にかかわらず所定のタイミングで入力信号を取り込むようにした半導体装置に関する。
【背景技術】
【０００２】
半導体装置を使用したコンピュータ等の大規模な半導体装置システムでは、システムの各部分がクロックに同期して動作するように構成されており、データ信号やアドレス信号等の信号の入出力はクロック信号に同期して行われる。図１は、このような半導体装置システムの構成例を示す図である。図１に示すシステムは、複数のメモリ１２−０、１２−１、１２−２へのデータの入出力をコントローラ１１で制御するもので、特にメモリへのデータの書込みのための構成を示している。図１に示すように、コントローラ１１から延びるクロック信号線１３、制御信号バス１４、アドレス信号バス１５、及び書込みデータバス１６が並行に配置され、メモリ１２−０、１２−１、１２−２はこれらの信号線やバスに沿って配置され、メモリ１２−０、１２−１、１２−２の各端子は対応する配線に接続される。図では信号線やバスの上部にメモリ１２−０、１２−１、１２−２が配置されるように示してあるが、実際には各配線はメモリ１２−０、１２−１、１２−２の端子間を通るように設けられている。コントローラ１１からクロック信号線１３、制御信号バス１４、アドレス信号バス１５、及び書込みデータバス１６に信号が出力され、各メモリはクロックを取り込んで内部クロックを生成し、生成した内部クロックに基づいて、制御信号バス１４、アドレス信号バス１５、及び書込みデータバス１６の信号を取込み、必要な処理を行って書込みデータバスに出力されたデータを記憶する。このようなメモリ１２−０、１２−１、１２−２は、外部から供給されるクロックに従って動作するのでシンクロナス型と呼ばれている。シンクロナス型のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）をＳＤＲＡＭと呼んでおり、本発明は、主として、ＳＤＲＡＭを対象としており、以下の説明ではＳＤＲＡＭを例として説明を行う。しかし、本発明はＳＤＲＡＭに限られるものではない。
【０００３】
近年、コンピュータ・システムにおけるＣＰＵのクロックの高速化、或いは、他の様々な電子回路の処理速度の高速化に伴って、各半導体装置を結ぶインターフェース部分も高速化する必要に迫られている。ＳＤＲＡＭは、このような高速化の要求に答えるための半導体装置であり、連続したアドレスにアクセスする場合には、非常な高速のアクセスが行える。そのため、非常に短い周期で変化するのはデータバスの信号であり、データバスの信号を高速に取り込める必要がある。
【０００４】
図２は、上記のような半導体装置システムのもっとも基本的な構成例を示す図である。図２に示すように、このシステムは、信号を送出する駆動側半導体装置１１と、信号を受ける受信側半導体装置１２とで構成される。駆動側半導体装置１１からはクロック信号ＣＬＫと共に、クロック信号ＣＬＫに同期して出力信号Ｄ０〜Ｄｎが出力され、受信側半導体装置１２は受信したクロックＣＬＫに同期して駆動側半導体装置１１から送られた信号を入力信号Ｑ０〜Ｑｎとして取り込む。半導体装置システムを構成する半導体装置は、他の半導体装置との間で送受信を行うので、動作に応じて駆動側にも受信側にもなりえる。
【０００５】
図３は、駆動側と受信側の半導体装置における信号の送信と受信の経路をより詳しく示す図である。図３に示すように、駆動側半導体装置１１からは、クロック出力回路２１からクロック信号ＣＬＫ（Ｄ）が出力され、レジスタ２３で生成された出力信号Ｄ０、Ｄ１、…、Ｄｎが出力回路２２−０、２２−１、…、２２−ｎを介して出力される。受信側半導体装置１２は、クロック信号ＣＬＫを受けて内部クロックを生成するクロック生成回路３１と、出力信号Ｄ０、Ｄ１、…、Ｄｎに対応する入力信号Ｑ０、Ｑ１、…、Ｑｎを取り込む入力回路３２−０、３２−１、…、３２−ｎと、入力回路３２−０、３２−１、…、３２−ｎの出力を処理する内部回路内にこれらの信号を受けるために設けられたレジスタ３３とを有する。
【０００６】
図４は、受信側半導体装置の入力回路の従来例を示す図である。
図４に示すように、入力回路３２では、外部から入力されるクロックＣＬＫがクロックカレントミラー回路４１に入力され、その出力がクロックバッファ回路４２から半導体装置内の各部分に内部クロックとして伝達される。同様に、入力信号はカレントミラー回路４３に入力された後、入力信号バッファ回路４４を介してラッチ回路４５に入力される。ラッチ回路４５では、クロックバッファ回路４２からの内部クロックの立ち上がりに同期して入力信号バッファ回路４４からの入力信号をラッチする。これにより、入力信号は半導体装置内に取り込まれたことになる。ラッチ回路４５でラッチされた入力信号は、内部回路の各部分に伝達される。カレントミラー回路は、外部から入力される信号を正確に受けるために使用される。なお、図４では、入力信号は１つだけで、入力回路も１つだけ示してあるが、実際には複数の入力信号があり、カレントミラー回路４３と入力信号バッファ回路４４とラッチ回路４５で構成される入力回路が、入力信号の個数分存在する。
【０００７】
図４の回路では、クロックの入力回路とそれ以外の入力信号の入力回路は等価な回路構成を有しており、この半導体装置に入力してからラッチ回路４５に伝達されるまでのクロックと入力信号の遅延量は同じになるようにしている。従って、半導体装置のクロック入力端子と入力端子に入力されるクロックと他の入力信号のタイミングの関係は、ラッチ回路１３５でも維持される。
【０００８】
図５は、半導体装置システムにおけるクロックＣＬＫと、バス上の信号を示す図である。駆動側半導体装置１１は、クロックＣＬＫの立ち上がりに同期して制御信号バス１４、アドレス信号バス１５、及び書き込みデータバス１６に出力する信号を変化させる。これに応じて、受信側半導体装置１２は、駆動側半導体装置１１からの出力信号を入力信号としてクロックＣＬＫの立ち上がりに同期して取り込む。なお、本明細書では、クロックＣＬＫの立ち下がりに同期して出力信号が変化し、クロックＣＬＫの立ち上がりに同期して入力信号として取り込まれる例を説明するが、クロックＣＬＫの立ち上がりや立ち下がりからずれた位相で入力信号が変化し、ずれた位相で半導体装置内に取り込む場合もある。
【０００９】
半導体装置が入力信号を取り込む場合、取り込むタイミングの前後で入力信号が確定している必要のある期間が定められている。図５に示すように、取り込むタイミングの前に入力信号が確定している必要のある期間をセットアップ時間ｔＳと呼び、取り込むタイミングの後で入力信号が確定している必要のある期間をホールド時間ｔＨと呼んでいる。
【００１０】
図６は、図２の半導体装置システムにおけるクロックＣＬＫと、バス上の信号を示す図であり、上側に駆動側から出力される時のクロックＣＬＫ（Ｄ）と出力信号Ｄ０〜Ｄｎを、下側にこれらの信号を受信側でクロックＣＬＫ（Ｒ）と出力信号Ｑ０〜Ｑｎとして取り込む時の状態を示している。駆動側半導体装置１１は、クロックＣＬＫ（Ｄ）の立ち下がりに同期して出力信号Ｄ０〜Ｄｎを変化させる。受信側半導体装置１２は取り込んだクロック信号の立ち上がりに同期して出力信号Ｄ０〜Ｄｎを入力信号Ｑ０〜Ｑｎとして取り込む。
【００１１】
なお、図５及び図６ではクロックＣＬＫの立ち下がりに同期して出力信号が変化し、クロックＣＬＫの立ち上がりに同期して入力信号として取り込まれるとしたが、クロックＣＬＫの立ち下がりや立ち上がりからずれた位相で入力信号が変化し、半導体装置内に取り込む場合もある。以下の例では、説明を簡単にするために、入力信号はクロックＣＬＫの立ち下がりに同期して変化し、入力信号はクロックＣＬＫの立ち上がりに同期して取り込まれるものとして説明するが、本発明はこれに限られるものではない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平７−９８６１７号
【特許文献２】特開平７−８４９４６号
【特許文献３】特開平５−７５５９４号
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図２の半導体装置システムで、信号が駆動側半導体装置１１から受信側半導体装置１２に伝達される時間は、信号線の長さで規定されると共に、信号線の負荷によっても変化する。各信号線の長さと負荷をまったく同じにすることはできないので、図６に示すように、たとえ駆動側からクロックの立ち下がりに同期して出力信号が変化するように出力されても、受信側半導体装置１２の入力端子に入力する時点では、信号間で位相差が生じる。図６では、クロックが駆動側から受信側に伝達されるのに時間ｔＤを要している。すなわち、受信するクロックＣＬＫ（Ｒ）は駆動側半導体装置１１から出力されたクロックＣＬＫ（Ｄ）よりｔＤ遅れている。駆動側半導体装置１１から出力された出力信号Ｄ０は、クロックより小さな遅延量で伝達されるため、入力信号Ｑ０はクロックＣＬＫ（Ｒ）の立ち下がりより早く変化する。同様に、入力信号ＱｎはクロックＣＬＫ（Ｒ）の立ち下がりから遅れて変化する。Ｑ０がもっとも進んでおり、Ｑｎがもっとも遅れているとすると、図６に示したＱ０が変化してからＱｎが変化するまでの間は正しい信号が入力されない状態であり、この期間は信号が不確定な期間である。そのため、信号が有効となる期間は、信号の変化周期、すなわちクロックの１周期からこの信号が不確定な期間を除いた期間である。
【００１４】
近年、コンピュータ・システムにおけるＣＰＵのクロックの高速化、或いは、他の様々な電子回路の処理速度の高速化に伴って、各半導体装置を結ぶインターフェース部分も高速化する必要に迫られている。このような高速の半導体装置を使用した高速のシステムでは、各半導体装置が入力信号を取り込むための入力確定時間がシステムの速度を規定するようになっており、半導体装置の入力確定時間を低減することが求められている。
【００１５】
低速のシステムでは、このような信号の不確定期間はクロック周期に比べて相対的に小さく問題にならないが、高速のシステムではクロック周期が非常に短くなるので大きな問題となる。そのため、高速のシステムでは、クロック信号線と他の信号線の長さをできるだけ同一にする等の対策を行っているが、配線長や負荷を完全に同一にすることは難しく、ある程度の位相差が生じることが避けられず、高速化する上での障害になっていた。
【００１６】
更に、受信側半導体装置における位相差の問題もある。図７は、受信側半導体装置において必要な信号確定時間を説明する図である。図４の回路において、ラッチ回路４５には動作の関係から必然的に必要なセットアップ時間ｔＳとホールド時間ｔＨがあり、図７ではその時間を回路動作から必要な入力確定時間として示してある。上記のように、図４の回路では、クロックの入力回路とそれ以外の入力信号の入力回路は等価な回路構成を有しており、この半導体装置に入力してからラッチ回路４５に伝達されるまでのクロックと入力信号の遅延量は同じになるようにしている。しかし、実際には回路設計上まったく同じ回路にするのは不可能であり、できるだけ類似の遅延量になるようにするが、ある程度異なった回路や配線にせざるをえない。そのため、製造プロセスでのバラツキ、遅延量の温度依存性、電源電圧依存性を考えると、たとえ図４に示すようにクロックの入力回路とそれ以外の入力信号の入力回路を等価な回路としても、遅延量に差が生じる。この遅延量の差のため、回路動作から必要な入力確定時間は、図４に示すように条件１と２で、クロックＣＬＫの立ち上がりに対してある程度バラツクことになる。従って、図７の入力確定時間が図６の信号有効時間内に入ることが必要であり、この条件を満たさない場合には、正常な入力信号の取込みが行えないことになる。従来は、回路動作から必要な入力確定時間にこのバラツキを考慮して、入力確定時間、すなわち、セットアップ時間ｔＳとホールド時間ｔＨを規定していた。
【００１７】
近年、コンピュータ・システムにおけるＣＰＵのクロックの高速化、或いは、他の様々な電子回路の処理速度の高速化に伴って、各半導体装置を結ぶインターフェース部分も高速化する必要に迫られている。このような高速の半導体装置を使用した高速のシステムでは、各半導体装置が入力信号を取り込むための入力確定時間がシステムの速度を規定するようになっており、半導体装置の入力確定時間を低減することが求められている。
【００１８】
本発明は、このような要求に答えるためのもので、受信側でクロックと信号の位相がずれていても、また受信側の半導体装置内部でクロック入力回路と他の信号の入力回路の間で位相差が生じる場合でもシステムを高速化し、更にそのようなシステムを構成するための半導体装置を実現することを目的とする。
【課題を解決するための手段】
【００１９】
図８は、本発明の第１の原理構成図である。
図８に示すように、本発明の半導体装置システムは、上記目的を達成するため、受信側半導体装置に、入力回路５３−０、５３−１、…、５３−ｎが入力信号を有効で安定した状態で取り込むように、入力回路に供給されるクロックの位相を調整する入力タイミング調整回路５４−０、５４−１、…、５４−ｎを設けることを特徴とする。図８において、参照番号５１はクロック入力回路であり、５５は入力回路５３−０、５３−１、…、５３−ｎで取り込まれた入力信号及びクロックが供給される内部回路である。
【００２０】
すなわち、本発明の半導体装置システムは、クロックに同期して動作する複数の半導体装置で構成され、半導体装置間で信号の送信を行う場合に、駆動側半導体装置はクロックを出力すると共にクロックに同期して出力信号を出力し、受信側半導体装置１２は受信したクロックに同期して駆動側半導体装置から出力された出力信号を入力信号として取り込む半導体装置システムにおいて、受信側半導体装置１２は、入力信号を取り込む入力回路５３−０、５３−１、…、５３−ｎと、入力回路が入力信号を有効で安定した状態で取り込むように、入力回路に供給されるクロックの位相を調整する入力タイミング調整回路５４−０、５４−１、…、５４−ｎとを備えることを特徴とする。
【００２１】
図示のように、入力タイミング調整回路は、各入力回路毎に設けることが望ましい。しかし、入力信号間のスキューが、入力信号群とクロックの間のスキューに比べて小さい場合には、複数の入力回路に共通に入力タイミング調整回路を設けることも可能である。
本発明の半導体装置システムでは、たとえクロックと入力信号の間にスキューがあっても、最適なタイミングになるように調整されるため実質的にスキューがゼロになり、入力回路において入力信号が有効になる期間を広げることができる。
【００２２】
入力タイミング調整回路は、受信したクロックに基づいて発生された内部クロックを遅延させて入力タイミングクロックとして出力し、遅延量が選択可能なディレイ回路と、入力タイミングクロックに同期して前記入力信号を取り込む信号入力回路と、入力タイミングクロックと入力信号の位相を比較する位相比較回路と、位相比較回路の判定結果に基づいて、入力タイミングクロックが入力信号に対して所定の位相になるようにディレイ回路の遅延量を変化させるディレイ制御回路とを備えるフィードバック回路で構成する。
【００２３】
入力タイミング調整回路をこのようなフィードバック回路で構成した場合、フィードバック回路の制御値が収束するまである程度の時間が必要であり、このような半導体装置システムを起動した場合には、かならず所定の時間調整モードを行う必要である。この調整モードにおいては、入力タイミング調整回路のフィードバックに適した信号を入力することができる。そして、この調整モードが終了した後もそのままフィードバック制御を続けるか、調整モードが終了した時点の制御値を記憶して維持するかが考えられる。調整モードが終了した後もそのままフィードバック制御を続ける場合には、調整モード終了後に位相変化があっても対応可能であるが、調整モード終了後は通常の動作に伴う信号が入力されるため、このような通常動作の信号でフィードバック制御が行えることが必要である。また、調整モードが終了した時点の制御値を記憶して維持する場合、調整モード終了後もそのままフィードバック制御を続ける場合に比べて構成が簡単であるが、調整モード終了後に位相変化があっても対応できない。そのため、定期的に調整モードを設けることが望ましい。
【００２４】
図９は、入力信号の取込みにおける位相比較の原理を説明する図である。２つの信号の位相を比較する場合、２つの信号の変化エッジにおける前後関係を比較して一方が他方に対して進んでいるか遅れているかを比較するのが一般的である。しかし、入力回路の場合、図示のように、入力タイミングクロックＤＣＬＫは入力信号が安定した状態で変化する信号であり、入力信号は入力タイミングクロックの立ち上がるセットアップ時間ｔＳの前に安定し、入力タイミングクロックの立ち上がりからホールド時間ｔＨの間安定していることが要求される。そのため、入力信号は、１クロックサイクルをｔＰとすると、入力タイミングクロックの立ち上がりのｔＰ×ｔＳ／（ｔＳ＋ｔＨ）前に変化することが望ましいといえる。このような入力信号と入力タイミングクロックＤＣＬＫの変化エッジでは位相を比較できない。そのため、入力タイミングクロックを所定の位相ずらして、入力信号と同一位相で変化するシフトクロックＳＣＬＫを発生させ、このシフトクロックと入力信号の位相を比較するか、入力信号を所定の位相ずらして、入力タイミングクロックとずらしたシフト入力信号の位相を比較する必要がある。シフトクロックＳＣＬＫ又はずらした入力信号を受信側で発生させる場合には、位相を比較しながら入力タイミングクロックＤＣＬＫで入力信号を取り込むことが可能であり、上記の調整モード終了後もそのままフィードバック制御を続けることが可能である。しかし、駆動側で所定位相ずれた信号を発生させる場合には、そのような所定位相ずれた通常動作と異なる信号を受信側に送信する必要があり、通常モードではそのような信号は送信できない。従って、駆動側で所定位相ずれた信号を発生させるのは、調整モード終了後はフィードバック制御を行わない場合のみ可能である。受信側で所定位相ずらした入力信号を発生させる場合、入力信号をラッチすることなしに、カレントミラー回路とバッファ回路で受信した入力信号をそのまま比較に使用する必要があるが、これでは入力信号がなまっているため、良好な比較が行えない。そのため、受信側で所定位相ずれた信号を発生させる場合には、シフトクロックを発生させることが望ましい。また、駆動側でシフトクロックを発生させて調整モード時にはこのシフトクロックを送信することも考えられるが、クロックが同期動作の基準になっており、たとえ調整モード時でもクロックの位相が異なるのは好ましくないので、駆動側で所定位相ずれた信号を発生させて送信する場合には、調整モード時にはシフトクロックに同期して出力を行い、通常動作時にはクロックに同期して出力を行うことが望ましい。
【００２５】
位相比較を行う場合、ラッチする前の入力信号と入力タイミング信号又はシフトクロックとの位相を比較することが考えられるが、上記のように入力信号がなまっているため良好な位相比較が難しいという問題がある。そこで、本発明では、一方に変化する入力信号をその変化エッジ付近のタイミング信号でラッチした場合、位相が進んでいる場合と遅れている場合で、そのラッチした値が異なることを利用して位相比較を行う。
【００２６】
受信タイミング調整モード時がある場合には、信号入力回路に取り込む信号をかならず所定の周期で変化する信号とすることができ、例えば、クロックの１周期毎に変化する信号にすることができる。そのため、判定する信号値を取り込むタイミングの所定時間前、例えば１周期毎に変化する信号であれば半周期前の信号値を判定することにより、入力信号が「低」から「高」へ変化するのか「高」から「低」へ変化するのかが判定できる。これに対して、通常モードで判定する場合には、信号入力回路に取り込む信号は通常の信号であり、どのように変化するかは分からない。この場合には、判定する信号値を取り込むタイミングの前後の信号値を判定することにより、入力信号が変化したか、どちらの変化であるかが判定できる。
【００２７】
次に、以上の説明に基づいた本発明の基本構成について説明する。まず、調整モード時には、駆動側から通常動作時に比べて所定位相ずれた出力信号が出力される場合の構成について説明する。
図１０は、本発明の第１の態様の半導体装置システムの基本構成を示す図である。このシステムの駆動側半導体装置は、クロックとクロックを所定位相ずらしたシフトクロックとを発生させ、選択的に出力するクロック発生回路と、クロック発生回路の出力するクロック又はシフトクロックに同期して出力信号を出力する信号出力回路８８−０、８８−１、…、８８−ｎとを備え、クロックに同期して出力信号を出力する通常モードと、シフトクロックに同期して出力信号を出力する受信側タイミング調整モードとが選択可能であることを特徴とする。図１０では、クロック発生回路は、基礎クロックを発生するクロック源８１と、シフトクロック発生回路８２と、シフトクロック発生回路８２から出力回路８８−０、８８−１、…、８８−ｎに出力するクロックを基礎クロックとシフトクロックの間で選択するスイッチ８７とを有する。また、調整モード時に出力する入力タイミング調整回路の調整に適した信号を出力するためにダミー出力発生回路８４を設け、更に内部回路８３からの出力とダミー出力発生回路８４からの出力を選択するためのスイッチ８５を設ける。このような構成により、調整モード時にはクロックの立ち上がりエッジで変化する出力信号を出力し、通常モード時にはクロックの立ち上がりエッジから所定位相ずれて変化する出力信号を出力できる。
【００２８】
シフトクロック発生回路８２は、各段の遅延量が同一で該遅延量が選択可能で、前段の出力が後段に入力され、初段には前記基礎クロックが入力される複数段のシフトディレイ回路と、複数段のシフトディレイ回路の最終段の出力と前記基礎クロックの位相を比較するクロック位相比較回路と、クロック位相比較回路の比較結果に基づいて、最終段の出力と前記基礎クロックの位相が一致するように複数段のシフトディレイ回路の遅延量を制御するディレイ制御回路とを備える。
【００２９】
第１の態様の半導体装置システムの受信側では、調整モード時には受信したクロックと受信した入力信号の位相を比較して入力信号を取り込むタイミングを調整し、調整モードが終了して通常モードに入る時には調整モード終了時の制御値を記憶し、それ以後はその値を保持する。調整モード時に駆動側から送られる入力信号は、クロックの立ち上がりエッジで変化する信号であり、そのまま比較が可能であり、入力回路のラッチで取り込んだ値を判定に使用できる。
【００３０】
図１１は、第１の態様の半導体装置システムの受信側の基本構成を示す図である。図示のように、位相比較回路７０は、変化情報検出回路６８と位相判定回路６９で構成され、位相判定回路６９は入力ラッチ６２のラッチした値と変化情報検出回路６８の検出した入力信号が変化したか変化した場合にはどちらの方向の変化エッジであるかの検出結果に基づいて位相の比較を行う。特に、調整モード時に駆動側から送られる入力信号が、クロックの１サイクルで変化する信号の場合には、変化情報検出回路６８は入力信号が変化したかを検出する必要はなく、単にどちらの方向の変化エッジであるかを検出できればよい。
【００３１】
図１２は、第１の態様の半導体装置システムにおける受信タイミング調整モード（キャリブレーションモード）と通常モードにおける、駆動側から出力されるクロックＣＬＫと出力信号の例を示す図で、ここでは調整モード時には出力信号がクロックの１サイクルで変化する例を示してある。図示のように、クロックＣＬＫはキャリブレーションモードと通常モードで連続した同じ信号である。出力信号は、キャリブレーションモードではクロックの立ち上がりエッジ毎に変化する信号であり、通常モードでは変化する場合にはクロックの立ち下がりエッジで変化するが、かならず変化するとは限らない。
【００３２】
次に、調整モード終了後も入力タイミング調整回路のフィードバック制御が行える構成について説明する。この場合は、駆動側半導体装置は従来通りの構成でよい。
図１３は、本発明の第２の態様の受信側の半導体装置の基本構成を示す図である。図示のように、この半導体装置は、外部クロックＥＣＬＫが入力され、内部クロックＣＬＫを発生するクロック発生回路５１と、入力バッファ６１と入力ラッチ６２を有する入力回路５３と、入力回路が入力信号を有効で安定した状態で取り込むように、入力ラッチ６２に供給される内部クロックＣＬＫの位相を調整する入力タイミング調整回路５４とを備え、入力タイミング調整回路５４は、受信した内部クロックＣＬＫを遅延させて入力タイミングクロックＤＣＬＫとして出力し、遅延量が選択可能なディレイ回路６４と、入力タイミングクロックと入力信号の位相を判定する位相比較回路６６と、位相比較回路の比較結果に基づいて、入力タイミングクロックが入力信号に対して所定の位相になるようにディレイ回路の遅延量を変化させるディレイ制御回路６５と、入力タイミングクロックを所定の位相ずらして、入力信号と同一位相で変化するシフトクロックを発生させるシフトクロック発生回路７０を備え、位相比較回路６６は、シフトクロックに同期して入力信号をラッチするダミーラッチ６７と、入力信号が変化したか及び変化の方向を検出する変化情報検出回路６８と、ダミーラッチ６７でラッチした値と変化情報検出回路６８の検出結果に基づいて位相を判定する位相判定回路６９とを備える。
【００３３】
シフトクロックは、入力タイミング信号から所定位相ずれた信号であり、入力タイミング信号の位相が調整されて変化した場合には、それに応じて変化する必要がある。そのため、第２の態様では、入力タイミング調整回路のディレイ回路から出力される入力タイミング信号からシフトクロックを発生させている。シフトクロック発生回路７０は、図１０のシフトクロック発生回路８２と同じ構成が使用できる。
一方、クロック同期型の半導体装置では、装置内部で内部クロックの逆相のクロックを使用することが多く、正確に１８０°位相がずれた内部クロックを発生させることが多い。そこで、入力信号がクロックの立ち上がりエッジから１８０°ずれた位相で変化する場合、すなわち、入力信号がクロックの立ち下がりエッジで変化する場合には、この逆相のクロックがシフトクロックとして利用できる。図１４は、このような場合に適用可能な本発明の第３の態様の受信側の半導体装置の基本構成を示す図である。図示のように、内部クロックＣＬＫから正確に１８０°位相のずれた逆相クロック／ＣＬＫを発生するシフトクロック発生回路７１が設けられ、ディレイ回路がそれぞれＣＬＫと／ＣＬＫを同じ遅延量だけ遅延させる２つのディレイ回路−１とディレイ回路−２で構成される点が第２の態様と異なる。
【００３４】
以上説明した第２と第３の態様では、受信側で入力タイミング信号を所定位相ずらしたシフトクロックを発生させており、入力信号は通常動作時の信号であり、通常動作時でもフィードバック制御が行える。この第２と第３の態様の半導体装置は、調整モード終了後は終了時の制御値を維持する場合にも適用可能であり、その場合には、駆動側は入力タイミング調整回路の調整に適した信号を出力することが望ましい。
【００３５】
更に、高速になると、入力信号の値が１クロックサイクル毎に変化した場合には入力信号が一方の値に十分に変化しないうちに次の値に変化するが、同じ値が連続した場合には一方の値に十分に変化しているため、次の値に変化する波形が異なり、位相差が生じる。従って、入力タイミングを調整する場合には、入力信号の前の状態を考慮することが必要である。そこで、本発明の半導体装置システムの受信側は、入力信号が直前の２クロックサイクルで連続して変化したことを検出する最小周期変化検出回路を備え、ディレイ制御回路は、入力信号が直前の２クロックサイクルで連続して変化した時のみ、ディレイ回路の遅延量を変化させるフィードバック制御を行い、それ以外の時にはフィードバック制御を行わないようにする。このような制御は、入力信号の値が１クロックサイクル毎に変化する時に最適なタイミングになるように調整することを意味するので、入力信号の値が連続した場合には、その分入力タイミング信号を補正することが望ましい。そこで、本発明の半導体装置システムの受信側は、信号入力回路での取込みのタイミングを所定量遅延させるかどうかを選択するタイミング補正回路と、入力信号が直前のクロックサイクルで変化したことを検出する直前変化検出回路とを備え、入力信号が直前のクロックサイクルで変化しない場合には、タイミング補正回路により信号入力回路での取込みのタイミングを所定量遅延させる。これにより、入力信号の値が１クロックサイクル毎に変化する場合も、連続する場合も適切なタイミングで入力信号が取り込まれる。
【００３６】
図８の本発明の構成では、入力回路５３−０、５３−１、…、５３−ｎ毎に入力タイミング調整回路５４−０、５４−１、…、５４−ｎを設けて入力タイミングを調整するため、各入力回路は最適なタイミングで入力信号を取り込むことができる。しかし、各入力回路５３−０、５３−１、…、５３−ｎの出力には位相ずれがあり、同期していないことになる。内部回路５５での動作もクロックに同期して行われるので、このような位相ずれは好ましくなく、内部回路へ入力される信号は同期していることが望ましい。そのため、本発明の半導体装置システムにおける受信側は、各入力回路の出力信号間の位相差を検出して、同一位相になるように調整する信号間タイミング調整回路を更に備える。
【００３７】
信号間タイミング調整回路は、例えば、複数の入力回路の出力がすべて同一サイクルの信号である期間を検出して、この期間中に共通有効信号を出力する共通有効期間検出回路と、共通有効信号の期間中に複数の入力回路の出力をそれぞれラッチする複数のラッチ回路とを備えるように構成するか、複数の入力回路の出力を遅延させる信号ディレイ回路と、複数の入力回路の出力のうちもっとも遅い信号を検出し、もっとも遅い信号に合うように、信号ディレイ回路の遅延量を制御するディレイ制御レジスタとを備えるように構成する。このような調整を行うためには、入力信号がすべて同じパターンで変化することが必要であり、調整モードを設けて行う必要がある。各入力回路の出力の位相差は、各入力回路に設けられた入力タイミング調整回路の制御値により検出することもできる。そこで、信号間タイミング調整回路は、ディレイ制御回路の制御値に基づいて、各信号入力回路の出力信号間の位相差を検出するようにしてもよい。
【図面の簡単な説明】
【００３８】
【図１】半導体装置システムの構成例を示す図である。
【図２】クロックに同期した信号の伝達システムの基本構成を示す図である。
【図３】半導体装置システムにおけるクロック同期伝送の構成を示す図である。
【図４】半導体装置の入力回路の従来例を示す図である。
【図５】半導体装置システムにおけるクロックと他の信号の相対関係の例を示す図である。
【図６】半導体装置システムにおけるクロックと他の信号の相対関係に起因する有効期間を示す図である。
【図７】従来の半導体装置システムにおける問題点を説明する図である。
【図８】本発明の原理構成図である。
【図９】本発明における入力信号取込みにおける位相判定の原理を説明する図である。
【図１０】本発明の第１の態様の半導体装置システムの基本構成を示す図である。
【図１１】第１の態様における受信側の基本構成を示す図である。
【図１２】第１の態様における基本動作を示す図である。
【図１３】本発明の第２の態様の受信側半導体装置の基本構成を示す図である。
【図１４】本発明の第３の態様の受信側半導体装置の基本構成を示す図である。
【図１５】本発明の第１実施例の駆動側半導体装置のクロック発生回路と出力タイミング調整部の構成を示す図である。
【図１６】第１実施例のシフトクロック発生回路の基本構成を示す図である。
【図１７】第１実施例のシフトクロック発生回路の構成を示す図である。
【図１８】第１実施例の受信側半導体装置のクロック発生回路と入力回路の構成を示す図である。
【図１９】第１実施例の受信側半導体装置のディレイ回路と、ディレイ制御回路の構成例を示す図である。
【図２０】ラッチ回路の構成例を示す図である。
【図２１】第１実施例の動作を説明するためのタイムチャートである。
【図２２】第２実施例の受信側半導体装置の入力部の構成を示す図である。
【図２３】第２実施例のクロック発生回路の構成を示す図である。
【図２４】第２実施例の入力回路の構成を示す図である。
【図２５】位相判定回路の構成を示す図である。
【図２６】第２実施例での位相判定動作を説明する図である。
【図２７】第２実施例での位相判定動作を説明する図である。
【図２８】第２実施例での位相判定動作を説明する図である。
【図２９】第２実施例での位相判定動作の真理値表である。
【図３０】第２実施例の受信側半導体装置のディレイ回路と、ディレイ制御回路の構成例を示す図である。
【図３１】第３実施例のクロック発生回路の構成を示す図である。
【図３２】第３実施例の入力回路の構成を示す図である。
【図３３】第４実施例の入力回路の構成を示す図である。
【図３４】第４実施例の動作モードを示す図である。
【図３５】入力信号のパターンによる最適タイミングの差を示す図である。
【図３６】第５実施例の入力回路の構成を示す図である。
【図３７】第５実施例の位相判定動作を説明する示す図である。
【図３８】第５実施例の位相判定回路の構成を示す図である。
【図３９】第５実施例の位相判定回路の真理値表を示す図である。
【図４０】第６実施例の入力回路の構成を示す図である。
【図４１】第６実施例のタイミング補正回路の構成を示す図である。
【図４２】第６実施例の位相判定回路の構成を示す図である。
【図４３】第６実施例の位相判定回路の真理値表を示す図である。
【図４４】図８の本発明の入力回路の問題点を説明する図である。
【図４５】図８の本発明の入力回路の出力の１クロックサイクル内の信号値の変化を示す図である。
【図４６】本発明の第７実施例の基本構成を示す図である。
【図４７】本発明の第７実施例の受信側半導体装置の構成を示す図である。
【図４８】第７実施例のディレイ制御回路の構成例を示す図である。
【図４９】第７実施例のディレイ回路とラッチパルス発生回路の構成を示す図である。
【図５０】第７実施例のディレイ制御回路の動作を説明する図である。
【図５１】第７実施例における入力タイミング調整の原理を説明する図である。
【図５２】第７実施例における入力タイミング調整の動作を示す図である。
【図５３】第７実施例の半導体装置の全体構成を示す図である。
【図５４】第７実施例における動作モードの切り換えを示す図である。
【図５５】タイミング調整を指示する信号端子を設けた変形例を示す図である。
【図５６】変形例における動作モードの切り換えを示す図である。
【図５７】本発明の第８実施例の受信側半導体装置の構成を示す図である。
【図５８】本発明の第９実施例の受信側半導体装置の基本構成を示す図である。
【図５９】本発明の第９実施例の受信側半導体装置の構成を示す図である。
【図６０】第９実施例における入力タイミング調整の動作を示す図である。
【図６１】本発明の第１０実施例の受信側半導体装置の構成を示す図である。
【図６２】本発明の第１０実施例におけるタイミング調整ディレイ回路の構成を示す図である。
【図６３】第１０実施例における入力タイミング調整の動作を示す図である。
【図６４】スキューが１クロックサイクル以上の場合の問題点を説明する図である。
【図６５】本発明の第１１実施例の受信側半導体装置の構成を示す図である。
【図６６】第１１実施例における入力タイミング調整の動作を示す図である。
【図６７】第１１実施例における入力タイミング調整の動作を示す図である。
【図６８】本発明の第１２実施例における入力信号を示す図である。
【図６９】本発明の第１２実施例の受信側半導体装置の構成を示す図である。
【図７０】第１２実施例における入力タイミング調整の動作を示す図である。
【図７１】第１２実施例における入力タイミング調整の動作を示す図である。
【図７２】本発明の第１３実施例の受信側半導体装置の構成を示す図である。
【図７３】本発明の第１４実施例の受信側半導体装置の構成を示す図である。
【図７４】第１４実施例の入力回路の構成を示す図である。
【図７５】第１４実施例における入力タイミング調整の動作を示す図である。
【図７６】本発明の第１５実施例の半導体装置の入力部の構成を示す図である。
【図７７】第１５実施例の動作を示すタイムチャートである。
【図７８】第１５実施例の動作を説明するためのタイムチャートである。
【図７９】第１５実施例の動作を説明するためのタイムチャートである。
【図８０】第１６実施例の半導体装置の入力部の構成を示す図である。
【図８１】第１６実施例のクロック分配回路の構成と、クロック発生回路、信号入力回路、ダミー入力回路の配置を示す図である。
【図８２】本発明の第１７実施例の構成を示す図である。
【図８３】第１７実施例の動作を示す図である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施例を説明する。第１実施例は、図１０に示した第１の態様の半導体装置システムに対応する。
図１５は、本発明の第１実施例の半導体装置システムにおける駆動側半導体装置のクロック発生回路と信号出力回路の部分の構成を示す図である。第１実施例では、図１２に示したように、通常モードと受信タイミング調整モードを有し、切り換えられるようになっている。システムを起動する時には、まず受信タイミング調整モードにしてタイミング調整を行った後、通常モードに移行する。また、必要に応じて通常モードを中断して受信タイミング調整モードに移行し、タイミング調整を行った後再び通常モードに戻るようにしてもよい。
【００４０】
図１５に示すように、第１実施例の駆動側半導体装置は、クロックＣＬＫを発生して装置の各部に供給するクロック源８１と、入力されるクロックＣＬＫから出力タイミングの基礎となる基礎クロックとその半周期シフトした１／２シフトクロックを生成していずれかを出力するシフトクロック発生回路８２と、シフトクロック発生回路８２の出力するクロックの遅延量を調整して出力信号が外部に出力するクロックと同期するように出力タイミングクロックを調整して出力するディレイ調整回路８３と、出力タイミングクロックを出力回路に分配するための等距離配線のクロック分配回路８７と、クロック分配回路８７からの出力タイミングクロックに同期して出力信号生成回路９０の出力する信号を出力する出力回路８８−１〜８８−ｎと、出力回路８８−１〜８８−ｎに接続された出力端子８９−１〜８９−ｎと、ダミー信号生成回路９１を有する出力信号生成回路９０と、入力される出力回路８８−０からの出力信号を受けるダミーカレントミラー回路６２と、ダミーカレントミラー回路９２の出力を受けてディレイ調整回路８３に出力するダミーバッファ回路９３とを有する。ディレイ調整回路８３は、遅延量が調整できるディレイ回路８４と、位相比較回路８５と、ディレイ制御回路８６とを有し、ダミーカレントミラー回路９２とダミーバッファ回路９３を介して入力される出力信号とシフトクロック位相シフト回路８２の出力する出力タイミングクロックの位相を位相比較回路８５で比較し、ディレイ制御回路８６はその比較結果に基づいてディレイ回路８４の遅延量を調整し、出力信号と出力タイミングクロックの位相が一致するように制御する。これにより内部回路の差にかかわらず、出力信号はクロックに同期して図９に示したようにクロックに対して同じ位相で出力されることになる。第１実施例の駆動側半導体装置は、シフトクロック発生回路８２を有する点が特徴であり、他の回路部分についてはこれ以上の説明は省略する。
【００４１】
第１実施例のシフトクロック発生回路８２について説明する前に、正確に所定位相ずれたクロックを発生させる回路について説明する。図１６は、クロックＣＬＫの位相を２πｉ／Ｎずらしたシフトクロックを発生させる回路構成を示す図である。図示のように、同一の構成を有するディレイ回路−Ａ１０１とバッファ１０２、ディレイ回路−Ｂ１０３とバッファ１０４、…、ディレイ回路−Ｎ１０５とバッファ１０６の組が、前段の出力が後段の入力になるようにしてＮ段直列に接続されている。各ディレイ回路は、ディレイ制御回路１０８により同じ制御値が印加されるので遅延量は同時に変化され、各ディレイ回路の遅延量は同一である。位相比較回路１０７は最終段の組のバッファ１０６の出力とクロックＣＬＫの位相を比較し、ディレイ制御回路１０８はその比較結果に基づいて、最終段の出力とクロックＣＬＫの位相が一致するように、ディレイ回路の遅延量を変化させる。最終段の出力とクロックＣＬＫの位相が一致した時には、各段の出力は１サイクルを正確に１／Ｎずつシフトした信号である。従って、いずれかの段の出力が所望の位相ずれたクロックであればよく、そのような位相ずれが生じるように段数を決定する。前述のように、ここでは、セットアップ時間とホールド時間が等しく、通常モードにおいては、出力信号がクロックの立ち下がりエッジに同期して変化し、入力回路はクロックの立ち上がりエッジに同期して入力信号を取り込むものとしているので、シフトクロックは１８０°、すなわち１／２クロックサイクルずれた信号であればよく、上記の段数を２段にすることにより実現できる。
【００４２】
図１７は、第１実施例のシフトクロック発生回路８２の構成を示す図である。図１７に示すように、シフトクロック発生回路８２は、同一の構成を有する第１と第２の１／２φディレイ回路１１０と１１６と、入力段１２２と、位相比較回路１２５と、ディレイ制御回路１２６と、選択回路１２７とを有する。第１と第２の１／２φディレイ回路１１０と１１６は、それぞれ入力段１２２と同一の入力段１１１又は１１７と、遅延量が調整可能なディレイ回路１１４又は１２０と、バッファ回路１１５又は１２１を有する。入力段１１１、１１７、１２２は、カレントミラー回路（ＣＭ）１１２、１１８、１２３と、バッファ回路１１３、１１９、１２４を有する回路である。カレントミラー回路は、入力される信号の変化を正確に取り込むための回路である。
【００４３】
入力段１１１から出力されたクロックは、ディレイ回路−Ａ１１４で遅延された後、バッファ回路１１５と入力段１１７を介してディレイ回路−Ｂ１２０に入力され、ディレイ回路−Ａ１１４の遅延量と同じ量遅延され、バッファ回路１２１と入力段１２２を介して位相比較回路１２５に入力される。位相比較回路１２５では、入力段１１１から出力されたクロックと入力段１２２から出力されたクロックの位相が比較され、ディレイ制御回路１２６はその比較結果に基づいて２つの位相が一致するようにディレイ回路−Ａ１１４とディレイ回路−Ｂ１２０の遅延量を変化させる。２つの位相が一致した時には、ディレイ回路−Ａ１１４からバッファ１１５と入力段１１７を介してディレイ回路−Ｂ１２０に入力するまでの経路と、ディレイ回路−Ｂ１２０からバッファ１２１と入力段１２２を介して位相比較回路１２５入力するまでの経路は同一であるから、ディレイ回路−Ｂ１２０に入力する信号の位相はディレイ回路−Ａ１１４に入力する信号の位相とちょうど半周期ずれている。従って、バッファ回路１１５と１２１からそれぞれ出力されるクロックの位相も半周期ずれており、バッファ回路１２１からはクロック信号φ１が出力され、バッファ回路１１５からは半周期シフトした１／２シフトクロックφ１／２が出力されることになる。選択回路１２７は、モード選択信号に従ってクロック信号φ１と１／２シフトクロックφ１／２のいずれを出力するかを選択する回路で、モード選択信号が通常モードを示す時にはクロック信号φ１を、受信タイミング調整モードを示す時には１／２シフトクロックφ１／２が出力させるように選択する。なお、図から明らかなように、位相シフト回路８２に入力されるクロックＣＬＫとバッファ１２１から出力されるクロック信号φ１は同位相である。
【００４４】
図１５に戻って、受信タイミング調整モード時には、出力信号生成回路９０は、ダミー信号生成回路９１が生成した受信タイミング調整のためのダミー出力信号を出力し、各出力回路８８−０、８８−１、…、８８−ｎは１／２シフトクロックφ１／２に同期してダミー出力信号を出力する。ダミー出力信号は、例えば、クロックの周期で変化する信号である。図示していないが、クロック出力回路からは、クロックφ１が出力される。なお、受信タイミング調整モード時には、回路の他の部分は、すべてクロックＣＬＫ、すなわちクロックφ１に同期して動作しており、１／２シフトクロックφ１／２に同期して動作するのは、出力タイミングを調整する部分とダミー信号生成回路８１のみである。出力タイミングを調整する部分は、シフトクロック発生回路８２から出力する信号をクロックφ１に切り換えれば通常の動作を行い、ダミー信号生成回路９１は通常モードでは必要ない回路であり、受信タイミング調整モードから通常モードに切り換えても何も問題は生じない。
【００４５】
以上が第１実施例における駆動側半導体装置の説明である。次に受信側半導体装置について説明する。
図１８は、第１実施例における受信側半導体装置のクロック入力回路と信号入力回路の部分の構成を示す図である。ここでは、クロック入力回路と、１組の入力回路と入力タイミング調整回路のみを示すが、実際には入力信号の個数分このような組が設けられており、図示したクロック入力回路から内部クロックＣＬＫが供給される。
【００４６】
図１８に示すように、第１実施例の受信側半導体装置は、駆動側半導体装置から送信されるクロックが入力され、内部クロックＣＬＫを発生するクロック入力回路１３１と、駆動側半導体装置から送信される信号を入力信号として取り込む入力回路１４４を有する。入力回路１４４で取り込まれた入力信号は内部回路に送られる。これは従来通りである。クロック入力回路１３１は、クロックカレントミラー回路１３２とクロックバッファ回路１３３とを有する。入力回路１４４は、カレントミラー回路１４０とクロックバッファ回路１４１とラッチ回路１４２とを有する。前述のように、カレントミラー回路は送信されてくる信号を正確に受信するために使用される。カレントミラー回路、バッファ回路、及びラッチ回路は従来のものがそのまま使用される。従って、カレントミラー回路とバッファ回路については、ここでは説明を省略するが、ラッチ回路は他の部分の説明と関係するので、後述する。
【００４７】
第１実施例の受信側半導体装置は、上記のような従来の構成に加えて、クロック入力回路１３１から出力される内部クロックＣＬＫが入力され、指示された遅延量だけ遅延させるディレイ回路１３４と、ディレイ回路１３４の遅延量を制御するディレイ制御回路１３５と、ディレイ回路１３４から出力される遅延クロックＤＣＬＫを半周期分遅延させたクロックφ１／２Ｄを出力する１／２位相シフト回路１３６と、入力回路１４４と同等の構成を有するダミー入力回路１４５と、排他的論理和（ＥＸＯＲ）ゲート１４３とを有する。ダミー入力回路１４５は、入力回路１４４のカレントミラー回路１４０とクロックバッファ回路１４１とラッチ回路１４２とに相当するダミーカレントミラー回路１３７とダミークロックバッファ回路１３８とダミーラッチ回路１３９とを有する。クロックφ１／２Ｄはあまり正確な遅延量は必要ないため、１／２位相シフト回路１３６は適当な個数のインバータを接続することにより実現できる。入力信号は、入力回路１４４とダミー入力回路１４５に入力される。入力回路１４４のラッチ回路１４２は、遅延クロックＤＣＬＫに同期して入力信号を取り込む。またダミー入力回路１４５のダミーラッチ回路１３９は、クロックφ１／２Ｄに同期して入力信号を取り込む。ラッチ回路１４２とダミーラッチ回路１３９がラッチした信号値ＬＤとＤＬＤはＥＸＯＲゲート１４３に入力され、そこで排他的論理和が計算されて位相のずれが判定される。ディレイ制御回路１３５は、位相のずれの判定結果に基づいて位相ずれを無くすようにディレイ回路１３４の遅延量を１段ずつ変化させる。
【００４８】
図１９は、ディレイ回路１３４とディレイ制御回路１３５の構成例を示す図である。図示のように、ディレイ回路１３４は、複数のインバータを直列に接続したインバータ列１５１と、入力の一方がインバータ列１５１の２段毎の出力を受けるように設けられた複数のＡＮＤゲート１５２−１、１５２−２、…、１５２−ｎで構成されるＡＮＤゲート列と、各ＡＮＤゲートの出力がゲートに印加され、ソースは接地され、ドレインが共通に接続されているＮ−チャンネルトランジスタ１５３−１、１５３−２、…、１５３−ｎで構成されるトランジスタ列と、各Ｎ−チャンネルトランジスタのドレインが共通に接続される信号線と電源の高電位側の間に接続された抵抗１５４と、入力がこの信号線に接続され内部クロックＤＣＬＫを出力するバッファ１５５とを備える。ディレイ制御回路１３５は、ＥＸＯＲゲート１４３の出力ＣＬＫＣのレベルに応じて、カウントアップとカウントダウンを切り換えるアップ・ダウンカウンタ１５６と、アップ・ダウンカウンタ１５６の出力をデコードするデコーダ１５７とを備える。アップ・ダウンカウンタ１５６がカウント動作を行うのは、モード選択信号が受信タイミング調整モードを示し、クロックφ１／２Ｄが立ち上がる時であり、その時のＣＬＫＣの値に応じてカウントアップとカウントダウンのいずれかを行う。デコーダ１５７は、アップ・ダウンカウンタ１５６の出力に応じて、いずれか１つの出力を「Ｈ」にし、他の出力を「Ｌ」にする。アップ・ダウンカウンタ１５６がカウントアップした場合には「Ｈ」にする出力位置を右にシフトし、カウントダウンする場合には「Ｈ」にする出力位置を左にシフトする。デコーダ１５７の出力は、順に各ＡＮＤゲート１５２−１、１５２−２、…、１５２−ｎのもう一方の入力に接続されており、デコーダ１５７から「Ｈ」が入力されるＡＮＤゲートだけが活性化される。そして、インバータ列の出力のうち、活性化されたＡＮＤゲートに入力される信号が内部クロックＤＣＬＫとして出力されることになり、どのＡＮＤゲートを活性化するかにより、インバータ列を通過する段数が変化するので、内部クロックの遅延量を選択することができる。従って、遅延量制御の調整単位はインバータ２個分の遅延量である。なお、図１５や図１６に示したディレイ回路とディレイ制御回路として図１９に示した構成のものが使用可能である。
【００４９】
図２０は、ラッチ回路１４２の回路構成を示す図であり、ダミーラッチ回路１３９も同じ回路構成を有する。この回路構成については広く知られているので、ここでは説明を省略する。
図２１は、第１実施例のシステムの動作を説明するタイムチャートである。
受信タイミング調整モードでは、駆動側半導体装置１１は、クロックＣＬＫ（Ｄ）の立ち上がりに同期して１周期毎に変化する出力信号ＣＤを出力する。左側には、このような信号が受信側半導体装置１２に伝達された時に、入力信号ＣＱはクロックＣＬＫ（Ｒ）より更に遅れて伝達された場合を、右側には、入力信号ＣＱはクロックＣＬＫ（Ｒ）より早く伝達された場合を示す。
【００５０】
いま、ディレイ回路１３４での遅延量がクロックの１周期に等しいとすると、ディレイ回路１３４から出力される基礎クロックＤＣＬＫは、クロックＣＬＫ（Ｒ）をクロック入力回路１３１での遅延量分遅延させた信号と同じである。カレントミラー回路１４０とバッファ回路１４１はクロック入力回路１３１のクロックカレントミラー回路１３２とクロックバッファ回路１３３と同じであるから、入力信号ＣＱがラッチ回路１４２に入力するまでの遅延量は、クロック入力回路１３１での遅延量と同じであり、入力信号ＣＱをクロックＣＬＫ（Ｒ）の立ち上がりに同期して取り込むのと同じ位相関係である。また、同様の理由で、ダミーラッチ回路１３９は、入力信号をクロックＣＬＫ（Ｒ）の立ち下がりに同期して取り込むことになる。
【００５１】
図示のように、出力信号ＣＤはクロックＣＬＫ（Ｄ）の立ち上がりに同期して１周期毎に変化するので、入力信号が立ち上がるのか立ち下がるのかが分かれば、ラッチ回路１４２がクロックＣＬＫ（Ｒ）の立ち上がりに同期して取り込んだ信号値を判定することにより、クロックＣＬＫ（Ｒ）の立ち上がりエッジが入力信号ＣＱの変化エッジに対して進んでいるか遅れているかが判定できる。例えば、入力信号ＣＱが立ち上がる時には、信号値が「Ｌ」であれば遅れており、信号値が「Ｈ」であれば進んでおり、立ち下がる時には逆である。入力信号ＣＱは１周期毎に変化するので、半周期前の信号値を判定すれば次にどのように変化するかが分かる。第１実施例では、この判定をダミーラッチ回路１３９の信号値ＤＬＤを判定することにより行う。
【００５２】
ダミーラッチ回路１３９とラッチ回路１４２の出力ＤＬＤとＬＤは図示のように変化し、ＤＬＤとＬＤの排他的論理和ＣＬＫＣは図示のように変化する。従って、カウントアップするかカウントダウンするかの判定は、ＤＣＬＫが立ち上がってＬＤが変化した後からＤＣＬＫが立ち下がって次にＤＬＤが変化するまでの間に行う必要がある。第１実施例では、図１９に示したように、アップ・ダウン・カウンタ１５６のカウント動作を、クロックφ１／２Ｄが立ち上がる時のＣＬＫＣの値に応じて行うようにしている。すなわち、図２１のＣＬＫＣの部分に矢印で示したタイミングで判定を行っている。従って、左側の入力信号ＣＱがクロックＣＬＫ（Ｒ）より遅れている場合にはＣＬＫＣが「Ｌ」であり、基礎クロックＣＬＫ２が進んでいるのでアップ・ダウン・カウンタ１５６をカウントアップさせてディレイ回路１３４での遅延量を増加させる。また、右側の入力信号ＣＱがクロックＣＬＫ（Ｒ）より進んでいる場合にはＣＬＫＣが「Ｈ」であり、アップ・ダウン・カウンタ１５６をカウントダウンさせてディレイ回路１３４での遅延量を減少させる。カウントアップ又はカウントダウンを繰り返して位相ずれがなくなると、交互にカウントアップとカウントダウンを繰り返すことになる。このような状態になったところで、モード選択信号を通常モードに切り換えると、図１９のＡＮＤゲートによりアップ・ダウン・カウンタ１５６へのクロックの入力が遮断されるので、アップ・ダウン・カウンタ１５６はカウント値を保持することになる。この状態は、遅延クロックＤＣＬＫの立ち上がりエッジが、入力信号の変化エッジと一致する状態である。
【００５３】
通常モード時には、駆動側半導体装置１１から出力される出力信号ＣＤは、クロックＣＬＫ（Ｄ）の立ち下がりに同期して変化するように切り換えられる。図１６と図１７で説明したように、正確に半周期分ずらすことが可能であるから、クロックＣＬＫ（Ｄ）の立ち上がりエッジは、出力信号ＣＤの変化エッジのちょうど中間になる。受信側半導体装置１２では、ＤＣＬＫの立ち上がりエッジは上記のように調整されているので、入力信号が半周期分ずれた信号になると、ＤＣＬＫの立ち上がりエッジが入力信号ＣＱの変化エッジのちょうど中間になる。従って、入力信号が安定する必要のある期間は、ラッチ回路１４２がセットアップとホールドのために必要な時間の合計になり、最小限にできる。従って、クロックの周期がこの時間に等しくなるまで、クロック周波数を増加させることが可能で、高速化が図れる。
【００５４】
第１実施例では受信タイミング調整モードを設ける例を示したが、第２実施例では受信タイミング調整モードを設けず、通常モードで常時受信タイミングを調整する例を説明する。従って、第２実施例では、駆動側半導体装置は、クロックに同期して出力信号を出力すればよく、図１５に示した構成から、シフトクロック発生回路８２を除いた構成を使用すればよい。
【００５５】
図２２は、第２実施例の受信側半導体装置の受信部の構成を示す図である。第２実施例は、図１４に示した第３の態様に対応する実施例である。
第２実施例の受信側半導体装置は、駆動側半導体装置から端子２０１に入力されるクロックＥＣＬＫを取り込んで、内部クロックφ１とφ１を半周期ずらした１／２シフトクロックφ１／２を発生させるクロック発生回路２０２と、端子２０３−０〜２０３−ｎに入力されるクロックＥＣＬＫに同期した入力信号Ｄ０〜Ｄｎを取り込む入力部２０４−０、２０４−１、２０４−ｎを有する。
【００５６】
図２３は、クロック発生回路２０２の構成を示す図である。図２３において、参照番号２１０、２１６、２２２は同一の構成を有する入力回路−１、−２、−３であり、２１３と２１９は同一の構成を有するディレイ回路Ａ、Ａ１であり、２１４と２２０は同一の構成を有する補助ディレイ回路Ｂ、Ｂ１であり、２１５と２２１は同一の構成を有するバッファ回路であり、２２５は位相比較回路であり、２２６はディレイ制御回路である。図から明らかなように、図１７に示したシフトクロック発生回路とほぼ同様の構成を有し、異なるのは選択回路１２７がなく、φ１とφ１／２が両方出力される点と、バッファ１１５と１２１の替わりに補助ディレイ回路２１４と２２０が設けられ、ディレイ回路２１３と２１９の出力ガバッファ２１５と２２１を介して出力される点である。図２３のクロック発生回路も、図１７のシフトクロック発生回路と同様に、正確に半周期ずれたクロック信号を出力することができる。
【００５７】
図２４は、第２実施例の各入力部の構成を示す図である。図示のように、図１８に示した構成と類似の構成を有しており、異なるのは、クロックφ１とφ１／２の位相を調整するために別々にディレイ回路２３１と２３２が設けられている点と、ＥＸＯＲゲート１４３の替わりにラッチ２４０と位相判定回路２４１が設けられている点である。
【００５８】
第２実施例の入力回路では、通常の入力信号の取込みはクロックφ１に同期して行い、位相のずれを判定するための入力信号の取込みは、クロックφ１／２に同期してダミー入力回路で行う。従って、ラッチ回路に供給されるクロックφ１とφ１／２は、正確に半周期ずれている必要がある。そのため、ディレイ回路２３１と２３２はディレイ制御回路２３３により同一の遅延量になるように共通に制御され、ディレイ回路２３１と２３２から出力されるクロックは正確に半周期ずれた位相関係を維持している。これにより、クロックφ１／２に同期してダミー入力回路で取り込んだ信号値を判定して位相のずれを判定できることになる。
【００５９】
入力信号は通常の信号であり、第１実施例のように所定のサイクルで変化する信号ではなく、変化する場合も変化しない場合もある。そのため、第２実施例では、クロックφ１／２の立ち上がりエッジの前後に半周期ずれた時点の信号値を検出して、３つの信号値を判定することにより、入力信号が変化したか、変化した場合にはどちらの方向の変化で、位相はどちらにずれているかを判定する。クロックφ１／２の立ち上がりエッジの前後の半周期ずれた時点の信号値は、入力信号を通常に取り込んだ信号であるので、ラッチ回路２３９の出力を利用する。前側に半周期ずれた時点で取り込んだ信号値は、後側に半周期ずれた時点で入力信号を取り込むと変化してしまうので、変化する前に記憶して１周期の間保持している必要がある。ラッチ２４０はこのための回路で、φ１の立ち上がりに同期してラッチ２３９の出力が変化する直前に記憶し、次にφ１が立ち上がるまでの１周期保持する。位相判定回路２４１は、このようなクロックφ１／２の立ち上がりエッジとその前後に半周期ずれた時点の３つの信号値から、入力信号が変化したか、変化した場合にはどちらの方向の変化で、位相はどちらにずれているかを判定する回路である。前側に半周期ずれた時点の信号値がＲＧ０であり、クロックφ１／２の立ち上がりエッジの時点の信号値がＲＧ１であり、後側に半周期ずれた時点の信号値がＲＧ２である。
【００６０】
図２５は、位相判定回路２４１の構成を示す回路図である。位相判定回路２４１の動作を図２６から図２９を参照して説明する。
位相ずれがない状態では、入力信号はφ１の立ち下がりエッジで変化する。状態１は入力信号が「Ｈ」のままで変化しない時であり、この時のＲＧ０、ＲＧ１、ＲＧ２はすべて「Ｈ」であり、位相のずれは判定できないので、カウント動作をしないようにする。同様に、状態２は入力信号が「Ｌ」のままで変化しない時であり、この時のＲＧ０、ＲＧ１、ＲＧ２はすべて「Ｌ」であり、位相のずれは判定できないので、カウント動作をしないようにする。
【００６１】
図２７に示す状態３と４は、入力信号が「Ｈ」から「Ｌ」に変化する場合で、状態３のようにφ１／２の立ち上がりエッジに対して入力信号の変化エッジが遅れている場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｈ」、「Ｈ」、「Ｌ」になる。この場合は、ディレイ回路２３１と２３２の遅延量を増加させる。状態４のようにφ１／２の立ち上がりエッジに対して入力信号の変化エッジが進んでいる場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｈ」、「Ｌ」、「Ｌ」になる。この場合は、ディレイ回路２３１と２３２の遅延量を減少させる。
【００６２】
図２８に示す状態５と６は、入力信号が「Ｌ」から「Ｈ」に変化する場合で、状態５のようにφ１／２の立ち上がりエッジに対して入力信号の変化エッジが遅れている場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｌ」、「Ｌ」、「Ｈ」になる。この場合は、ディレイ回路２３１と２３２の遅延量を増加させる。状態６のようにφ１／２の立ち上がりエッジに対して入力信号の変化エッジが進んでいる場合には、ＲＧ０、ＲＧ１、ＲＧ２はそれぞれ「Ｌ」、「Ｈ」、「Ｈ」になる。この場合は、ディレイ回路２３１と２３２の遅延量を減少させる。
【００６３】
図２９は、上記の各状態とその時のＲＧ０、ＲＧ１、ＲＧ２の値と、必要な操作を表にしたものである。
図２５の位相判定回路は、状態１と２の場合にはホールド信号として「Ｌ」を、アップ／ダウン信号として「Ｈ」を出力し、状態３から６の場合にはホールド信号として「Ｈ」を出力し、その上で、状態３と５の時にはアップ／ダウン信号としてカウントアップを指示する「Ｈ」を出力し、状態４と６の時にはアップ／ダウン信号としてカウントダウンを指示する「Ｌ」を出力する。
【００６４】
図３０は、第２実施例のディレイ回路２３１及びディレイ制御回路２３３の構成を示す図である。図２４に示すように、ディレイ回路２３１と同一の構成を有し、ディレイ制御回路２３３の同一の制御値で制御されるディレイ回路２３２が設けられているが、ここでは省略してある。図示のように、図１９の構成を類似の構成を有しており、異なるのは、ＣＬＫＣとしてアップ／ダウン信号が入力され、モード選択信号の替わりにホールド信号が入力され、φ１／２Ｄの替わりにディレイ回路−２から出力されるクロックφ１／２を分周回路１５９で分周した信号が入力される点である。位相判定回路２４１での演算及びその結果に基づくアップ・ダウンカウンタ１５６及びデコーダ１５７での制御値変更動作により、ディレイ回路１３４での遅延量が変化するまでにある程度の時間が必要であり、この時間がクロックの半周期より長い場合には、判定結果に基づいて遅延量を変化させても実際に遅延量が変化するのは次の判定が終了した後であり、フィードバックの時間遅れが生じる。このようなフィードバックの時間遅れがあると、位相が一致する付近で、ディレイ回路の２段分の時間範囲で遅延量が周期的に変動することになる。本実施例では、このような問題が生じないように、クロックφ１を分周回路１５９で分周した後入力している。これにより、フィードバックは数クロックに１回行われることになり、上記の問題は生じない。
【００６５】
第２実施例の半導体装置の入力回路では、半導体装置の動作中は常時位相ずれを調整する動作が行われる。従って、半導体装置の動作中は常時位相ずれを調整する動作が行われるので、温度変化等によって遅延量に差が生じても、自動的に位相ずれをなくすように調整が行われる。第２実施例の半導体装置の入力回路は、モードの切り換え等は行う必要がない。しかし、システムの起動直後は大きくずれている可能性があるので、適当なクロック数分イニシャライズ期間を設け、キャリブレーション動作を行う必要がある。そこで、第２実施例では、最大限ずれている状態から収束するまでに要するクロック数分の時間以上にイニシャライズ期間の時間を設定し、駆動側半導体装置にはダミー信号発生回路を設け、イニシャライズ期間には受信タイミングを調整するのに適した周期的に変化するダミー信号が出力されるようにしている。受信側半導体装置は、イニシャライズ期間中にこのダミー信号に基づいて入力タイミング調整回路の調整を行い、イニシャライズ期間終了後には通常の入力信号で入力タイミング調整回路の調整を行う。
【００６６】
図３１は第３実施例の受信側半導体装置のクロック発生回路を、図３２は第３実施例の受信側半導体装置の入力部の構成を示す図である。第３実施例は、第２実施例のクロック発生回路と入力回路の一部を変更した例で、基本的な構成は第２実施例と同じである。
図３１に示すように、第３実施例のクロック発生回路は、図２３に示した第２実施例のクロック発生回路から、入力回路２１６と２２２を除いたものである。２つの入力回路２１６と２２２が同時に除かれているので、ディレイ回路２５３からディレイ回路２５６に至る経路と、ディレイ回路２５６から位相比較回路２５９に至る経路は同じであり、クロックφ１とそれを正確に半周期ずらしたクロックφ１／２が出力される。カレントミラー回路は信号を正確なタイミングで取り込むために使用されるが、本発明では位相が調整されるので、この点の制約は少なく、カレントミラー回路を使用しなくてもよい。
【００６７】
図３２に示すように、第３実施例の入力部（入力回路と入力タイミング調整回路）は、図２４に示した第２実施例の入力部から、カレントミラー回路２３７、バッファ回路２３８、ダミーカレントミラー回路２３４、ダミーバッファ回路２３５を除き、ラッチ回路の替わりにφディレイ回路２７６を設け、ディレイ制御回路２７３で判定結果に応じてカウント動作をするタイミングを調整するディレイ回路２７８を設けたものである。
【００６８】
上記のように、カレントミラー回路は信号を正確なタイミングで取り込むために使用されるが、本発明では位相が調整されるので、この点の制約な少なく、カレントミラー回路を使用しなくてもよいので、カレントミラー回路を除いている。カレントミラー回路には常時電流が流れるため電力消費が大きいが、カレントミラー回路を使用しないので消費電力を低減できる。
【００６９】
また、第２実施例では、クロックφ１を分周回路で分周することによりフィードバックの遅れによる問題が生じないようにしていたが、第３実施例では、ディレイ回路２７８で適当なタイミング信号を生成し、このタイミング信号でアップ・ダウン・カウンタのカウント動作が行われるようにすることで、フィードバックの遅れを低減して、上記の問題が生じないようにしている。
【００７０】
第２実施例及び第３実施例では、クロック発生回路が内部クロックと内部クロックから正確に１／２周期ずれたシフトクロックを発生させ、入力タイミング調整回路にはそれぞれを遅延させる２つのディレイ回路を設けていたが、図１３に示した第２の態様のように、入力タイミングを調整するためのディレイ回路の出力から正確に１／２周期ずれたシフトクロックを発生させることも可能である。第４実施例は、このような実施例である。
図３３は、第４実施例の入力回路と入力タイミング調整回路の構成を示す図である。第４実施例の入力回路と入力タイミング調整回路は、図示のように、図２４に示した第２実施例の回路と類似の構成を有しており、異なるのは、ディレイ回路が１つで、その出力からシフトクロックを発生させるシフトクロック発生回路２８９が設けられている点と、ダミーラッチ２８４には入力回路のバッファ回路２８７の出力が入力され、ダミーカレントミラー回路とダミーバッファ回路が除かれている点と、ディレイ制御回路２８２の制御値が変化しなくなったかを監視する制御値監視回路２９０が設けられている点である。シフトクロック発生回路２８９はこれまで説明したものが使用される。第４実施例の入力回路と入力タイミング調整回路は、上記の点を除けば、第２実施例の回路とほぼ同じ動作をする。
【００７１】
前述のように、第２実施例の回路では、システムの起動後のイニシャライズ期間を十分に長くして、たとえ最大限ずれている状態からでもイニシャライズ期間内には制御値が収束するようにしていた。第４実施例では、制御値監視回路２９０を設け、ディレイ制御回路２８２の制御値の変動を監視できるようにしている。入力タイミング信号が最適な状態に設定された時には、ディレイ制御回路２８２の制御値は変化しなくなると考えられるので、制御値監視回路２９０が同じ制御値が連続したことを検出した時には、入力タイミング信号が最適な状態に設定されたと判定する。
【００７２】
図３４は、第４実施例における動作モードを示す図である。システムの起動に応じてパワーオンリセット信号が出され、それに応じて初期化モード（キャリブレーションモード）が開始される。キャリブレーションモードでは、駆動側半導体装置は所定のサイクルで値が切り替わる信号を出力し、受信側半導体装置はこれを受けて入力タイミング調整回路の制御値を最適なタイミングになるように徐々に変化させる。入力タイミングが最適になった時点では、上記のように、ディレイ制御回路２８２の制御値が変化しなくなり、制御値監視回路２９０が同じ制御値が連続したことを検出して制御値監視信号をオンにする。これに応じてシステムはモード信号を通常モードを示すように切り換え、通常動作が開始される。受信側半導体装置の入力タイミング調整回路は、通常モードになっても、入力信号に対して位相比較を行い、その比較結果に基づいてフィードバック制御を続ける。
【００７３】
以上説明した第１実施例から第４実施例では、実際に取り込んだ入力信号の値を判定することにより入力信号と入力タイミング信号の位相を比較し、最適なタイミングになるように調整している。ところでクロックの周期が非常に短くなった場合、入力信号が１クロックサイクル毎に変化した場合と、同じ値が連続した場合とでは、最適な入力タイミングに差が生じる。
【００７４】
図３５は、この問題を説明する図であり、実線が入力信号が１クロックサイクル毎に変化する場合の入力信号のレベルの変化を、破線が同じ値が連続した場合の入力信号のレベルの変化を示す。図示のように、入力信号が１クロックサイクル毎に変化すると、入力信号が十分なレベルまで変化しないうちに次のレベルに変化を始める。すなわち、入力信号は途中のレベルまでしか変化せず、振幅が小さくなる。これに対して入力信号が同じ値で連続した場合、入力信号は十分なレベルまで変化する。このような同じ値で連続して十分なレベルになった信号が変化した場合、直前の２サイクルで変化して途中のレベルまでしか変化していない場合に比べて振幅の変化が大きくなり、中間のレベルを通過して変化するまでの時間に遅れが生じる。従って、クロックＣＬＫの立ち下がりエッジで位相比較を行う場合、入力信号の値が直前の２サイクルで変化した場合と、同じ値である場合で、位相比較の結果にこの遅れの分だけ差を生じることになる。このため、どのような入力信号のパターンに対して入力タイミングを調整するかにより、図の遅れの分だけずれが生じる。また、図示のように、変化した入力信号を取り込む場合の最適なタイミングも、入力信号の値が直前の２サイクルで変化した場合と、同じ値である場合で差が生じる。
【００７５】
第５実施例では、上記の入力タイミングの調整において入力信号パターンにより差が生じる問題を、入力信号の値が直前の２サイクルで変化した場合にのみ位相の比較を行って、フィードバック補正を行うことで解決する。
図３６は、第５実施例の受信側半導体装置の入力回路と入力タイミング調整回路の構成を示す図である。図示のように、第５実施例の入力回路と入力タイミング調整回路は、図２４に示した第２実施例の入力部と類似しており、ラッチ３０６の出力を更にラッチするラッチ３０７が設けられ、その出力が位相判定回路３０８にＲＧ３として与えられることである。ラッチ３０７は、ラッチ３０６の出力を、ラッチ３０６と同様にディレイ回路−１の出力する入力タイミング信号に同期して取り込むので、ラッチ３０６の出力を更に１クロックサイクル保持する役割を行うことになる。また、ディレイ制御回路３０３の制御値を変更するタイミングとしてディレイ回路３０１の出力をディレイ回路３０９で遅延させた信号が入力されるが、これは図３２に示した第３実施例の入力部と同じである。
【００７６】
図３７は、第５実施例における入力信号のパターンと、各ラッチの取込み値と、位相判定の関係を説明する図である。ラッチ３０５、３０６、３０７は、それぞれ入力タイミング信号に同期して、入力信号、及び前段の出力を取り込み、ＲＧ２、ＲＧ０、ＲＧ３として出力し、ラッチ３０４は入力タイミング信号から正確に半周期ずれたタイミングで入力信号を取り込んで、ＲＧ１として出力するので、ＲＧ０、ＲＧ１、ＲＧ２、ＲＧ３は、図示のような関係になる。Ｑａは「高（Ｈ）」又は「低（Ｌ）」のままで変化しない入力信号を表し、Ｑｂは１つ前のサイクルでは変化したが、直前のサイクルでは変化しなかった入力信号を表し、ＱｃとＱｄは１つ前のサイクルでは変化しなかったが、直前のサイクルでは変化した入力信号を表し、Ｑｃは入力タイミング信号ＤＣＬＫの位相が進んでいる場合を、Ｑｄは入力タイミング信号ＤＣＬＫの位相が遅れている場合を表し、ＱｅとＱｆは直前の２サイクルで連続して変化した場合を表し、Ｑｅは入力タイミング信号ＤＣＬＫの位相が進んでいる場合を、Ｑｆは入力タイミング信号ＤＣＬＫの位相が遅れている場合を表す。上記のように、第５実施例では、入力信号の値が直前の２サイクルで変化した場合にのみ位相の比較を行って、フィードバック補正を行うので、入力信号Ｑｅの場合には入力タイミング信号ＤＣＬＫを遅延させるようにディレイ制御回路３０３の制御値を変化させ、入力信号Ｑｆの場合には入力タイミング信号ＤＣＬＫを進ませるようにディレイ制御回路３０３の制御値を変化させ、それ以外の場合には、ディレイ制御回路３０３の制御値を維持する。
【００７７】
図３８は位相判定回路３０８の回路図であり、図３９はその真理値表である。図３８の回路により図３９の真理値表になるので、入力信号が図３７のＱｅとＱｆの場合のみ、ホールド信号は「低（Ｌ）」になって、アップ／ダウン信号に応じてディレイ制御回路３０３の制御値を変化させ、入力信号が図３７のＱａ〜Ｑｄの場合には、ホールド信号は「高（Ｈ）」になって、ディレイ制御回路３０３の制御値を維持する。
【００７８】
上記のように、変化した入力信号を取り込む場合の最適なタイミングも、入力信号の値が直前の２サイクルで変化した場合と、同じ値である場合で差が生じる。第６実施例では、第５実施例と同じように入力タイミングを調整した上で、入力信号が直前の２サイクルで異なる値の場合にはその入力タイミング信号に同期して入力信号を取り込むが、直前の２サイクルで同じ値の場合には、次の入力タイミング信号を所定量遅延させて取り込む。
【００７９】
図４０は、第６実施例の入力回路の構成を示す図であり、図３６の第５実施例とは、スイッチ３１０と補正用ディレイ回路３１１が設けられ、ラッチ３０５に供給される入力タイミング信号ＤＣＬＫを、補正制御信号Ｈ１に応じて、所定量遅延するかしないかの選択が可能になっている点が異なる。図４１は第６実施例のスイッチ３１０と補正用ディレイ回路３１１の構成を示す図であり、トランスファーゲート３２１と３２２及びインバータ３２３がスイッチ３１０を構成し、２段のインバータ３２４と３２５が補正用ディレイ回路３１１を構成する。位相判定回路３０８から出力される補正制御信号Ｈ１は、入力信号の値が直前の２サイクルで変化した場合には「Ｌ」に、同じ値である場合には「Ｈ」になる。補正制御信号Ｈ１が「Ｌ」の時には、トランスファーゲート３２２が通過状態になり、入力タイミング信号ＤＣＬＫは遅延されずにそのままラッチ３０５に入力され、補正制御信号Ｈ１が「Ｈ」の時には、トランスファーゲート３２１が通過状態になり、入力タイミング信号ＤＣＬＫは２段のインバータ３２４と３２５の分遅延されてラッチ３０５に入力される。
【００８０】
図４２は第６実施例の位相判定回路３１２の構成を示す図であり、図４３はその真理値表である。図３８及び図３９と比較して明らかなように、第５実施例の位相判定回路３０８に、直前の２サイクルで入力信号の値が異なるか判定する機能が付加されており、直前の２サイクルで入力信号の値が異なるＱａ、Ｑｃ及びＱｄの場合には補正制御信号Ｈ１が「Ｈ」になり、直前の２サイクルで入力信号の値が同じであるＱｂ、Ｑｅ及びＱｆの場合には補正制御信号Ｈ１が「Ｌ」になる。
【００８１】
これまで説明した第１実施例から第６実施例では、受信側半導体装置は図８に示すような基本構成を有し、各入力回路毎に入力タイミング調整回路を設けて、各入力信号毎に最適なタイミングで取り込めるように調整していた。そのため、各入力回路から出力される信号の位相が異なるという問題が生じる。図４４は、このような問題を説明する図である。図４４では、各入力回路５３−０、５３−１、…、５３−ｎに入力される時点の入力信号をＱ０、Ｑ１、Ｑ２とし、各入力回路の出力が内部回路５５に入力される時点の信号をＱ００、Ｑ１０、Ｑ２０で表す。入力信号Ｑ０、Ｑ１、Ｑ２の位相が図示のようにずれていると、各入力タイミング調整回路５４−０、５４−１、…、５４−ｎは、各入力回路５３−０、５３−１、…、５３−ｎが入力信号Ｑ０、Ｑ１、…、Ｑｎをもっとも適当なタイミングで取り込むように内部クロックの位相を調整するので、各入力回路から出力されて内部回路５５に入力される信号Ｑ００、Ｑ１０、Ｑ２０の位相も同じようにずれている。図４５は、信号Ｑ００、Ｑ１０、Ｑ２０が１クロックサイクル内でどのようなサイクルの信号になるかを示した図であり、ｔ０からｔ４は図４４に示したタイミングを表す。図４５に示すように、ｔ０−ｔ１の間では、Ｑ００とＱ２０は同じサイクルの信号Ｑ０ＢとＱ２Ｂになるが、Ｑ１０は前のサイクルの信号Ｑ１Ａになる。同様に、ｔ２−ｔ３の間では、Ｑ００とＱ１０は同じサイクルの信号Ｑ０ＢとＱ１Ｂになるが、Ｑ２０は次のサイクルの信号Ｑ２Ｃになる。もし、内部回路５５で、ｔ０−ｔ１やｔ２−ｔ４の間の信号に基づいた処理が行われると、異なった信号の組みに対して処理が行われることになり、誤った処理が行われることになるという問題が生じる。
【００８２】
次に説明する実施例では、この問題が解決され、受信側でクロックと信号の位相がずれていても、また受信側の半導体装置内部でクロック入力回路と他の信号の入力回路の間で位相差が生じる場合でも高速の信号の受渡しが可能になる。
図４６は、本発明の第７実施例の半導体装置の基本構成を示す図である。図４６に示すように、第７実施例の半導体装置は、図８に示した本発明の基本構成に加えて、各入力回路の出力信号間の位相差を検出して、同一位相になるように調整する信号間タイミング調整回路を備える。なお、第７実施例の半導体装置システムは図３に示したようなシステムであるとする。
【００８３】
図４７は、第７実施例における受信側半導体装置のクロック入力回路と入力部と信号間タイミング調整回路の構成を示す図である。
図４７に示すように、第７実施例の受信側半導体装置は、駆動側半導体装置から送信されるクロックが入力され、内部クロックφとφ１／２を発生するクロック入力回路１４２と、駆動側半導体装置から送信される信号を入力信号として取り込む入力部１４４−０、１４４−１、…、１４４−ｎと、入力部の出力の論理積を算出するＡＮＤゲート４０１と、ディレイ回路４０２と、ディレイ制御回路４０３と、ラッチパルス発生回路４０４と、ラッチパルス発生回路４０４の出力するラッチパルスＱＳＹＮに従って入力部１４４−０、１４４−１、…、１４４−ｎの出力をラッチするラッチ回路４０５−０、４０５−１、…、４０５−ｎとを有する。クロック入力回路１４２と入力部１４４−０、１４４−１、…、１４４−ｎは、第２実施例と同じであり、クロック入力回路１４２は図２３に示したような構成を有し、各入力部は図２４に示したような構成を有する。従って、第７実施例の半導体装置の入力回路では、半導体装置の動作中は常時位相ずれを調整する動作を行うことができる。しかし、第７実施例では、モード信号が入力され、入力タイミング調整モード時のみ、調整動作が行われる。
【００８４】
図４８は図４７のディレイ制御回路４０３の構成を示す図であり、図４９はディレイ回路４０２とラッチパルス発生回路４０４の構成を示す図であり、図５０はディレイ制御回路４０３の動作を示すタイムチャートである。図４７に示すように、ＡＮＤゲート４０１の出力ＱＡＮＤは、入力部１４４−０、１４４−１、…、１４４−ｎの出力Ｑ００、Ｑ１０、…、Ｑｎ１がすべて「高（Ｈ）」の時に「Ｈ」になる。受信タイミング調整モードにおいて入力される入力信号は、「低（Ｌ）」が連続した中に特定サイクルのみ「Ｈ」になるパターンで変化する。この「Ｈ」になるサイクルの部分で、Ｑ００、Ｑ１０、…、Ｑｎ１がすべて「Ｈ」になると、ＱＡＮＤが「Ｈ」のパルスになる。このＱＡＮＤの立ち上がりは、一番遅れている入力信号が立ち上がるタイミングであり、ＱＡＮＤが「Ｈ」の期間は、Ｑ００、Ｑ１０、…、Ｑｎ１がすべて同じサイクルの信号である期間を示している。従って、この期間に、ラッチ回路４０５−０、４０５−１、…、４０５−ｎで入力部１４４−０、１４４−１、…、１４４−ｎの出力をラッチすれば、すべての出力が揃うことになる。図４８のａ０、ａ１、…、ａｍの信号は徐々に遅延されており、図５０に示すように変化している。ＱＡＮＤが立ち上がると、フリップフロップＦ／Ｆがａ０、ａ１、…、ａｍの信号をラッチするが、ＱＡＮＤが立ち上がるタイミングでラッチする値が異なる。例えば、図４８のｂ０、ｂ１、…、ｂｍは、ｂ１までが「Ｈ」で、それ以降は「Ｌ」になる。このような信号が図４８のＮＯＲゲート列に入力されると、変化点の部分の出力のみが「Ｈ」になる。図２３では、ｃ２のみが「Ｈ」になっている。このような信号ｃ０、ｃ１、…、ｃｎがディレイ回路４０２に入力されると、ｃが「Ｈ」のディレイ回路のＮＡＮＤゲートのみが通過状態になる。通過状態になるＮＡＮＤゲートの位置でクロックφの遅延量が決定される。最終のＮＯＲゲートが、クロックφの立ち上がりから所定幅のパルスＱＳＹＮを発生させる。このようにして、ＱＡＮＤが立ち上がった直後にＱＳＹＮが出力され、ラッチ回路４０５−０、４０５−１、…、４０５−ｎがＱＡＮＤが「Ｈ」の期間内に入力部１４４−０、１４４−１、…、１４４−ｎの出力Ｑ００、Ｑ１０、…、Ｑｎ０をラッチする。
【００８５】
図５１は、第７実施例の半導体装置における入力タイミングの調整原理を説明する図である。図５１に示すように、入力信号Ｑ０、Ｑ１、…、Ｑｎは、クロックＣＬＫ（Ｒ）に対してずれていると同時に、相互にもずれている。このような入力信号を取り込む場合、入力信号Ｑ０、Ｑ１、…、Ｑｎが安定した時点で取り込む必要がある。すなわち、図で点で示した時点でラッチすることが望ましい。そこで、入力回路では、点で示した時点でラッチするように内部クロックの位相を調整し、Ｑ００、Ｑ１０、…、Ｑｎ０が出力される。１パルスの信号に対しては、図示のようにＱ００、Ｑ１０、…、Ｑｎ０がすべて「Ｈ」になる時にＱＡＮＤが「Ｈ」になり、これに応じてラッチパルスＱＳＹＮが出力され、Ｑ００、Ｑ１０、…、Ｑｎ０がすべて揃った時点で後段のラッチ回路にラッチされる。
【００８６】
図５２は、第７実施例の入力タイミング調整を示す図である。図示のように、入力信号Ｑ０、Ｑ１、…、Ｑｎは安定している期間が限られているが、各入力回路ではそれぞれこの限られた安定期間で入力信号を取り込み、Ｑ００、Ｑ１０、…、Ｑｎ０を出力する。次いで、Ｑ００、Ｑ１０、…、Ｑｎ０の同じサイクルの信号が揃った時点で、ＱＳＹＮが出力され、次段のラッチ回路で同じサイクルの信号がラッチされてＱ０１、Ｑ１１、…、Ｑｎ１として出力される。
【００８７】
図５３は、第７実施例の半導体装置の全体構成を示す図であり、ＳＤＲＡＭの場合を例として示してある。ＳＤＲＡＭ４００は、／ＲＡＳ、／ＣＡＳ、／ＷＥ等が入力される制御信号入力回路４１１と、アドレス信号が入力されるアドレス信号入力回路部４１２と、クロックＣＬＫが入力されるクロック発生回路４１３と、データ信号が入力されるデータ信号入力回路部４１４と、モードレジスタ・デコーダ４１５と、信号間タイミング調整回路４１６とを有する。データ信号入力回路部４１４と、信号間タイミング調整回路４１６にこれまで説明した第１実施例の回路が適用されている。前述のように、ＳＤＲＡＭでは高速で信号の入出力を行う必要があるのは、データ信号であり、それ以外の制御信号やアドレス信号はデータ信号に比べて低速で信号の入出力を行えばよい。そこで、モード指示信号は、比較的低速で信号の入力が行われる信号端子、すなわち、制御信号やアドレス信号を組み合わせて行われ、モードレジスタ・デコーダ４１５で、制御信号からモードレジスタセットが指示されたかを判定し、その上でアドレス信号の値から処理の内容を判定する。
【００８８】
図５４は、第７実施例における動作モードの判定と入力タイミング調整モードを説明する図である。図示のように、モードレジスタ・デコーダ４１５は、制御信号によりモードレジスタセットが指示されると、アドレス信号により入力タイミングを合わせる処理であることを解読し、これまで説明した入力タイミングを調整する処理が開始される。そして、再び制御信号によりモードレジスタセットが指示され、アドレス信号により入力タイミングを合わせる処理を終了する指示が行われると、タイミング調整を停止し、その時点の調整値を維持する。
【００８９】
図５５は、入力タイミング調整モードを指示するために別の信号入力端子を設けた変形例を示す図であり、ＲＥＳＥＴ信号が入力されると、ＳＤＲＡＭの内部がリセットされ、新たに入力タイミング調整モードが開始される。
図５６は、この変形例における動作モードの判定と入力タイミング調整モードを説明する図である。入力タイミング調整モードの指示がＲＥＳＥＴ信号により行われる点以外は、図５４と同じである。
【００９０】
図５７は、第８実施例の半導体装置の構成を示す図である。第７実施例と異なるのは、ラッチ回路４０５−０、４０５−１、…、４０５−ｎの代わりに、ディレイ回路４３１−０、４３１−１、…、４３１−ｎが設けれている…と、それに伴って、ディレイ制御レジスタ４３０が設けられている点である。また、第７実施例のディレイ回路４０２とディレイ制御回路４０３も除かれ、内部回路でこれらの入力信号を受けるレジスタ４３２が示されている。ディレイ制御レジスタ４３０には、ＱＡＮＤに加えて、各入力回路の出力Ｑ００、Ｑ１０、…、Ｑｎ０が入力されている。ディレイ制御レジスタ４３０は、Ｑ００、Ｑ１０、…、Ｑｎ０のうちもっとも遅い信号にあわせるように、各ディレイ回路４３１−０、４３１−１、…、４３１−ｎでの遅延量を設定する制御を行う。そのため、ディレイ制御レジスタ４３０では、ＱＡＮＤとＱ００、Ｑ１０、…、Ｑｎ０の排他的論理和を算出してＱ００、Ｑ１０、…、Ｑｎ０の遅延量を算出して記憶し、その記憶値に基づいてディレイ回路４３１−０、４３１−１、…、４３１−ｎでの遅延量を設定する。
【００９１】
入力信号の受信タイミングの調整は調整モード時に行い、調整モード終了後は調整値を維持する。調整モードであることを認識するには、外部から入力されるモード指示信号を認識するモードレジスタ・デコーダを備えるようにする。この受信タイミング調整モード中には、駆動側半導体装置からは所定の信号パターンを有する信号が出力される。このパターンは、例えば、同じ論理値が連続した中に特定サイクルのみ異なる論理値になるパターンである。
【００９２】
ＳＤＲＡＭでは高速で信号の入出力を行う必要があるのは、データ信号であり、それ以外の制御信号やアドレス信号はデータ信号に比べて低速で信号の入出力を行えばよい。そこで、モード指示信号は、比較的低速で信号の入力が行われる信号端子、すなわち、長い周期の入力信号の値を組み合わせて行うとよい。また、モード指示信号を入力する専用の入力信号端子を設けてもよい。モード指示信号として、例えば、リセット信号を使用してもよく、リセット信号が入力された場合には、自動的に所定期間調整モードに入るようにしてもよい。その場合、受信タイミング調整モードの終了を指示した後も、所定期間の間は所定の信号パターンの入力信号が入力されるようにすることが望ましい。
【００９３】
図５８は、本発明の第９実施例の半導体装置の基本構成を示す図である。図５８に示すように、本発明の第９実施例の半導体装置は、入力回路部をカレントミラー回路等の入力バッファ４４１−０、４４１−１、…、４４１−ｎで構成し、各入力バッファの出力が所定の内部クロックで最適に取り込めるように、各入力バッファの出力の遅延量を調整した後に取り込むタイミング調整取込み回路４４３を備えることを特徴とする。タイミング調整取込み回路４４３は、入力信号のタイミングを調整するタイミング調整回路４４５−０、４４５−１、…、４４５−ｎと、タイミング制御回路４４４−０、４４４−１、…、４４４−ｎの組みが各入力信号毎に設けられている。この組みは、具体的には、入力バッファ回路４４１−０、４４１−１、…、４４１−ｎの出力を遅延させ、遅延量が選択可能なディレイ回路と、内部クロックに同期して前記入力バッファ回路の出力を取り込む信号入力回路と、信号入力回路の出力信号値を判定することにより、入力バッファ回路の出力の内部クロックに対する位相を判定する位相判定回路と、位相判定回路の判定結果に基づいて、入力バッファ回路の出力が内部クロックに対して所定の位相になるようにディレイ回路の遅延量を制御するディレイ制御回路とを備える。
【００９４】
図５９は、第９実施例の半導体装置の構成を示す図である。第７実施例と異なるのは、内部回路で入力信号を受けるレジスタ４５６の近くに信号間タイミング調整回路４５５を配置し、その近くに、タイミング調整ラッチ回路４５４−０、４５４−１、…、４５４−ｎとシフトクロック発生回路４５３を配置し、入力部には、カレントミラー回路４５２−０、４５２−１、…、４５２−ｎのみを配置した…である。信号間タイミング調整回路４５５で各信号の位相が一致するように調整しても、信号間タイミング調整回路４５からレジスタ４５６までの距離が長いと、その間に位相差が生じる恐れがある。そのため、信号間タイミング調整回路４５５はレジスタ４５６の近くに配置することが望ましい。入力信号を取り込む入力回路もこの近くに配置した方がよい。そのため、第９実施例では、第７実施例の入力回路を、カレントミラー回路と入力タイミングを調整してラッチする部分のタイミングラッチ回路とに分け、カレントミラー回路４５２−０、４５２−１、…、４５２−ｎは信号端子の近傍に配置し、タイミングラッチ回路４５４−０、４５４−１、…、４５４−ｎは信号間タイミング調整回路４５５の近傍に配置する。それに応じて、シフトクロック発生回路４５３もタイミングラッチ回路４５４−０、４５４−１、…、４５４−ｎの近傍に配置することが望ましい。
【００９５】
図６０は、第９実施例における入力タイミング調整を説明する図である。図５２に示した第７実施例の動作と異なるのは、入力信号が不確定な状態を含んだまま内部のタイミングラッチ回路４５４−０、４５４−１、…、４５４−ｎまで送られる点だけである。
図６１は、第１０実施例の半導体装置の構成を示す図である。この実施例は、第９実施例と同じように、入力信号端子に近い所にはカレントミラー回路４５２−０、４５２−１、…、４５２−ｎを配置するが、タイミング調整ラッチ回路４５４−０、４５４−１、…、４５４−ｎと信号間タイミング調整回路４５５の代わりにタイミング調整ラッチ回路４５８−０、４５８−１、…、４５８−ｎを配置した点である。
【００９６】
図６２は、タイミング調整ラッチ回路４５８−０、４５８−１、…、４５８−ｎの１つの構成を示す図である。このタイミング調整ラッチ回路は、クロックを遅延させるのではなく、入力信号の遅延量を調整して入力信号Ｑ０Ｚ、Ｑ１Ｚ、…、Ｑ２Ｚの位相をシフトクロック発生回路４５３から出力されるクロックφとφ１／２の位相に合わせる。ディレイ回路４６０、ディレイ制御回路４６１、ラッチ回路４６２と４６３と４６４、及び位相判定回路４６５は、図３２に示したものと同じである。従って、これ以上の詳しい説明は省略する。
【００９７】
図６３は、第１０実施例におけるタイミング調整を示す図である。Ｑ０、Ｑ１、Ｑ２はカレントミラー回路４５２−０、４５２−１、…、４５２−ｎへの入力信号を、Ｑ０Ｚ、Ｑ１Ｚ、Ｑ２Ｚはタイミング調整ラッチ回路４５４−０、４５４−１、…、４５４−ｎへの入力信号を、Ｑ００、Ｑ１０、Ｑ２０はタイミング調整ラッチ回路の内部で位相を揃えた状態を、Ｑ０１、Ｑ１１、Ｑ２１はタイミング調整ラッチ回路からの出力を示す。図示のように、タイミング調整ラッチ回路４５４−０、４５４−１、…、４５４−ｎの内部で所定の内部クロックで最適に取り込めるように位相を揃えた上で、ラッチ回路に取り込まれるので、タイミング調整ラッチ回路から出力される信号の位相は揃っている。このように、第１０実施例の半導体装置では、所定の内部クロックで最適に取り込めるように、入力信号の遅延量を調整する。従って、入力信号が複数ある場合でも、各入力信号毎にこの調整を行えば、すべての入力信号の位相が揃うので、それ以上のタイミング調整は必要ない。
【００９８】
図６４は、入力信号間のずれ（スキュー）が、１クロックサイクル以上の場合を示している。この場合、第７実施例のように、入力回路でこれらの入力信号を取り込んでた出力Ｑ００、Ｑ１０、…、Ｑｎ０は同じサイクルの部分が相互に重ならない。従って、図４７に示した構成では、ＱＡＮＤが「Ｈ」になることがなく、入力信号間に位相を揃えることができない。第１１実施例は、この問題を解決した実施例である。
【００９９】
図６５は、第１１実施例の構成を示す図である。第７実施例の構成と異なるのは、入力回路５０１の部分に、遅延回路５０２と、１／２分周回路５０３と、ラッチ回路５０４と５０５とが追加され、ラッチパルス発生回路５１０からＱＳＹＮＡ、ＱＳＹＮＢ、ＱＳＹＮＣが出力される点である。
図６６図６７は、第１１実施例の半導体装置の動作を説明する図である。この図を参照して第１１実施例の動作を説明する。
【０１００】
１／２分周回路５０３からはクロックを１／２分周した逆相の１／２分周クロックが出力され、ラッチ回路５０４と５０５は逆相の１／２分周クロックに従って入力回路５０１の出力をラッチするので、ラッチ回路５０４はＱ００Ａをラッチし、ラッチ回路５０５はＱ００Ｂをラッチする。他の入力信号についても同様である。ＯＲゲート５０６−０でラッチ回路５０４と５０５の出力をとると、Ｑ００ＡとＱ００Ｂが「Ｈ」である期間を示す信号が出力される。いわば３クロックサイクルに広げられた入力信号が出力されることになる。従って、これをＡＮＤゲート５０７に入力すると、その出力ＱＡＮＤは、３クロックサイクルに広げられた入力信号が重なる期間を示すことになる。入力信号の位相差が３クロックサイクル以下であれば、ＱＡＮＤが「Ｈ」に変化することになる。後は、第１実施例と同様に、ＱＳＹＮＡが生成される。ラッチ回路５０４と５０５はラッチした入力信号を２クロックサイクルにわたって保持し、ラッチ回路５０４と５０５の出力する信号は１クロックサイクルずれた信号である。ラッチ回路５１１−０は、ラッチ回路５０４の出力する信号を更に１クロックサイクル保持する動作を行う。ラッチ回路５０４と５０５の出力及びラッチ回路５１１−０の出力はラッチ／選択回路５１２−０に入力されるので、各入力信号の遅延量に応じて、ラッチ／選択回路５１２−０はこれらのうちのいずれかを選択してラッチする。ＱＳＹＮＢとＱＳＹＮＣはこのためのラッチ信号である。
【０１０１】
図６８は第１２実施例の入力信号を示す図である。第１２実施例では、クロックＣＬＫの２倍の周波数でデータ信号が入力される。そして、一旦取り込まれたデータ信号は連続した２つのデータ信号が並列のデータ信号に変換されて処理される。第１２実施例では、第１１実施例で示した構成を利用して、この変化を行う。
【０１０２】
図６９は、第１２実施例の半導体装置の構成を示す図であり、第１１実施例と異なるのは、ラッチ／選択回路５１２−０、…、５１２−ｎが連続した２つの信号を出力する点と、それをラッチするラッチ回路５１３−０、…、５１３−ｎが設けられている点である。
図７０と図７１は、第１２実施例の半導体装置の動作を説明する図である。この図を参照して第１２実施例の動作を説明する。
【０１０３】
ラッチ回路５１１−１は、Ｑ０１Ａに対してＱ０１Ｂを１クロックサイクル遅れて出力する。そして、ラッチ／選択回路５１２−０、…、５１２−ｎは同じクロックサイクルの信号の位相を合わせて出力する。すなわち、次のクロックサイクルの信号Ｑ０１ＢはＱ０１Ａに対して１クロックサイクル遅れて出力される。しかし、Ｑ０１ＡとＱ１１Ａは位相が一致しており、Ｑ０１ＢとＱ１１Ｂも位相が一致している。これをラッチ回路５１３−０、…、５１３−ｎが、ＱＳＹＮＣに同期してラッチすることにより、ラッチ回路５１３−０、…、５１３−ｎから出力されるＱ０２Ａ、Ｑ０２Ｂ、Ｑ１２Ａ、Ｑ１２Ｂの位相がすべて一致する。これにより、信号を並列にする変換が行われたことになる。
【０１０４】
図７２は、第１３実施例の構成を示す図である。第１３実施例は、第１０実施例において、入力信号の位相が１クロックサイクル以上ずれている場合にも、入力タイミングの調整が行えるようにするものである。図７２に示すように、カレントミラー回路４５２の出力を１／２分周する１／２分周回路５２１と、タイミング調整ライッチ回路４５５へ入力する信号を、カレントミラー回路４５２の出力と、１／２分周回路５２１の出力との間で切り換える切り換え回路５２２が設けられている。この場合、受信タイミング調整モードの初期段階では、１／２分周回路の出力がタイミング調整ライッチ回路４５５へ入力されるように切り換え、その後カレントミラー回路４５２出力がタイミング調整ライッチ回路４５５へ入力されるように切り換える。この場合、受信タイミング調整モードでは、入力信号として４クロックサイクルの周期以上の周期で変化するパターンの信号を入力する。
【０１０５】
以上説明した第７実施例から第１３実施例では、入力タイミング調整されて取り込まれた入力信号を再同期化するのに、所定のパターンで変化する入力信号が必要である。そのため、調整モード時を設け、調整モード時には駆動側からそのようなパターンで変化する信号を出力する必要がある。回路における遅延量は、温度変化や電源電圧の変化に応じて変化する。そのため、定期的に調整モードを設けて、このような変化があっても最適なタイミングで入力信号を取り込むと共に、再同期化する必要がある。しかし、このような調整モードを設けずに、常時フィードバック制御して最適なタイミングで入力信号を取り込むと共に、再同期化できることが望まれる。
【０１０６】
前述のように、第２実施例から第６実施例では、調整モードを設けずに、最適なタイミングで入力信号を取り込むようにフィードバック調整が行える。そこで、入力信号にかかわらず再同期化が行えれば、常時フィードバック制御して最適なタイミングで入力信号を取り込むと共に、再同期化できることになる。第１４実施例はこのようなことを可能にした実施例である。第１４実施例では、各入力回路における入力タイミング信号が、入力回路から出力される信号の位相に対応することに着目して、入力タイミング信号を利用してもっとも遅い入力信号を検出する。
【０１０７】
図７３は、第１４実施例の受信側半導体装置の構成を示す図である。図示のように、第１４実施例の半導体装置は、ＡＮＤゲート４０１に入力する信号を入力タイミング信号を分周した信号ＤＫ０、…、ＤＫｎとした以外は、図４７に示した第７実施例と同じである。図７４は、第１４実施例の入力回路の構成を示す図である。図示のように、１／２分周回路５２１が設けられている点を除けば、図２４に示した回路と同じである。
【０１０８】
図７５は、第１４実施例の半導体装置の動作を説明する図である。各入力タイミング信号ＤＣＬＫは、各入力回路の出力Ｑ００、Ｑ１０、…、Ｑｎ０が変化する直前に立ち上がる、クロックと同じ周期の信号である。従って、１／２分周回路５２１で入力タイミング信号ＤＣＬＫを分周すると、ほぼＱ００、Ｑ１０、…、Ｑｎ０と同じように変化する信号ＤＫ０、…、ＤＫｎになる。ここで、パワーオンリセット時に、信号ＤＫ０、…、ＤＫｎが同じ位相になるようにすれば、信号ＤＫ０、…、ＤＫｎは入力タイミング信号ＤＣＬＫの立ち上がりエッジで変化するクロックの２倍の周期で変化する信号となる。従って、信号ＤＫ０、…、ＤＫｎをＡＮＤゲート４０１に入力すれば、第７実施例と同じように、再同期化することができる。
【０１０９】
入力回路で取り込んだ入力信号を内部回路に供給する場合、信号間タイミング調整回路は内部回路の近傍に設けることが望ましい。更に、入力部はカレントミラー回路等の入力バッファとし、ラッチ回路や入力タイミング調整回路は内部回路の近傍に設けるようにしてもよい。
入力タイミング調整回路は、複数個まとめて配置し、クロックの位相を調整するためのディレイ回路等を共用することが望ましい。これにより、回路規模を低減できる。
入力信号の位相ずれが１クロックサイクル以上の場合には、複数の入力回路の出力がすべて重なる状態は存在しないため、その論理積は変化しない。そのため、そのような場合には、入力回路に、前記入力信号を取り込んだ後入力信号の連続する２つの信号を並列の信号に変換する並列変換回路を設け、それらの出力が重なる期間を検出するようにする。そして、信号間タイミング調整回路は、並列変換回路の出力を同一サイクルの信号が同一位相になるように調整する。更に、ＳＤＲＡＭでは、データ信号のサイクルがクロックのサイクルより短く、入力信号の連続した複数のサイクルの信号で組みをなす場合がある。このような場合には、この並列変換回路を利用して連続する入力信号の並列信号への変換を行うようにする。この場合、信号間タイミング調整回路は、１組の並列変換回路の出力を同一位相になるように調整する。
【０１１０】
以上説明したように、第７実施例から第１３実施例では、信号経路の伝達時間の差のために、受信したクロックと入力信号の間に位相ずれがあっても、位相ずれをなくした状態で取り込まれ、しかも取り込んで出力される信号にも位相ずれがないので、誤動作等を生じなくなる。
第１実施例から第１３実施例における受信側半導体装置は、図８に示すように、各入力回路毎に入力タイミング調整回路を有している。これにより各入力信号間にスキューがある場合でも、各入力信号を最適なタイミングで取り込むことができる。しかし、このような半導体装置は、各入力信号毎に入力タイミング調整回路を設ける必要があるので、回路が大きくなるという問題がある。半導体装置システムでは、配線や負荷の関係から、クロックと入力信号群の間のスキューは大きいが、入力信号間のスキューは小さいという例が数多くある。そのような場合には、１つの代表的な入力信号についてこれまで説明した入力タイミング調整回路を設け、他の入力信号については同じ入力タイミング信号に同期して取り込むようにしてもよい。これであれば回路規模は大幅に縮小できる上、ほぼ最適なタイミングで入力信号を取り込むことができる。
【０１１１】
また、半導体装置システムでは、図１に示すように、駆動側半導体装置１１から受信側半導体装置１２への信号の伝達を行う配線をできるだけ平行に配置することで信号間のスキューをできるだけ小さくしている。そのため、受信側半導体装置の端子に入力されるクロックと入力信号間のスキューは無視できる程度に小さい場合がある。受信側半導体装置の内部回路は、受信したクロックから発生された内部クロックに同期して動作するため、内部クロックを内部の各所に分配する必要があり、しかも各部は内部クロックに同期して動作するため、分配された内部クロックは位相差が小さいことが必要である。内部クロックの分配の個数が多く装置内に分散している場合、内部クロック発生回路から分配先までの配線長が長くなる上、途中に多数のクロックバッファを設ける必要があるため、分配された内部クロックは入力されたクロックに対して大きな遅延を生じることになる。入力回路がこのような遅延した内部クロックに同期して入力信号を取り込む場合、たとえ入力端子の所ではクロックと入力信号のスキューが小さくても、入力回路が入力信号を取り込む内部クロック、すなわち入力タイミング信号と入力信号の間には大きな位相差が生じることになる。このような場合には、上記のように、代表的な１つの入力信号についてこれまで説明した入力タイミング調整回路を設け、そこで調整した入力タイミング信号に同期して入力信号を取り込むことが考えられる。しかし、入力タイミング調整ができるようにするには、図１６に示すようなシフトクロック発生回路を駆動側又は受信側のいずれかに設ける必要があり、更にディレイ回路やディレイ制御回路を有する入力タイミング調整を設ける必要があり、そのための回路規模が大きいという問題がある。そこで、入力タイミング調整ができるようにするための回路をできるだけ小さな規模で実現することが要求される。
【０１１２】
上記のような、クロック分配システムによる遅延で分配されるクロックと入力信号の間に生じる位相差が問題である場合、クロック分配システムは、かなりの回路規模になるため、そこでの遅延量は温度や電源電圧により変動する。そのため、上記の位相差は環境により変動する可能性があり、タイミングを一定量ずらすだけでは良好なタイミングで入力信号を取り込むことはできない。この位相差は、半導体装置内で内部クロックを分配する分配システムにおける遅延であり、いいかえれば入力されたクロックと分配されたクロックの位相差であるといえる。そこで、第１５実施例では、入力されたクロックと分配されたクロックの位相差をなくすように調整する。
【０１１３】
図７６は、本発明の第１５実施例の受信側半導体装置の内部クロック発生回路と信号入力回路の部分の構成を示す図である。
図７６において、参照番号６１０は外部クロックＣＬＫから内部クロックＣＬＫ２を発生するクロック発生回路であり、６２０はダミー入力回路であり、６３０は信号入力回路である。図７６では、信号入力回路は１個だけ示してあるが、入力信号の個数分存在する。また、ダミー入力回路６２０は、すべての信号入力回路に共通に１個設けるが、複数の信号入力回路で構成される組み毎に設ける場合も、各信号入力回路毎に設けてもよい。クロック発生回路６１０は、従来例のクロック入力回路と同様に、入力された外部クロックＣＬＫを正確に受けるためのクロックカレントミラー回路６１１と、クロックカレントミラー回路６１１の出力をバッファリングするクロックバッファ回路６１２とを備え、更に、ディレイ回路６１３とディレイ回路６１３での遅延量を制御するディレイ制御回路６１４とを備える。
【０１１４】
信号入力回路６３０は、従来の信号入力回路と同様に、入力信号を受けるカレントミラー回路６３１と、入力バッファ回路６３２と、ラッチ回路６３３とを備える。信号入力回路６３０は信号入力端子の近くに設けられるのが一般的であり、本実施例でも信号入力端子の近くに設けられる。ダミー入力回路６２０は、信号入力回路６３０と同等の構成を有する回路であり、外部クロックＣＬＫが入力されるカレントミラー回路６３１と、入力バッファ回路６３２と、ラッチ回路６３３に対応するダミーカレントミラー回路６２１と、ダミー入力バッファ回路６２２と、ダミーラッチ回路６２３とを備える。ダミー入力回路６２０も、外部クロックＣＬＫが入力されるクロック入力端子の近くに設けられる。それぞれのカレントミラー回路、バッファ回路、及びラッチ回路は従来のものがそのまま使用される。従って、カレントミラー回路とバッファ回路については、ここでは説明を省略する。また、ラッチ回路は図２０に示したような構成を有し、ディレイ回路６１３及びディレイ制御回路６１４は図１９のような構成を有する。
【０１１５】
図７７は、図７６の動作を示すタイムチャートである。
図７７に示すように、入力信号は、外部クロックＣＬＫの立ち上がりの前後で有効になるように入力される。クロックカレントミラー回路６１１の出力ＣＬＫ０とクロックバッファ回路６１２の出力ＣＬＫ１は、それぞれの回路での遅延のために、図示のようになる。破線の矢印で示したように、ＣＬＫ１はディレイ回路６１３でクロックの約１サイクル分遅延されて出力される。カレントミラー回路６３１の出力ＳＩＧ０と入力信号バッファ回路６３２の出力ＳＩＧ１は、入力信号がそれぞれの回路で遅延されるために、有効な期間は図示のようになる。ダミーカレント回路６２１には外部クロックＣＬＫが入力されるが、ダミーカレント回路６２１とダミーバッファ回路６２２は、カレントミラー回路６３１と入力信号バッファ回路６３２の遅延量と同じ遅延を生じるので、その出力ＤＣＬＫ０とＤＣＬＫ１は図示のようになる。すなわち、ＤＣＬＫ１はＳＩＧ１の有効期間に対し、最適なタイミングで立ち上がる。従って、内部クロックＣＬＫ２がＤＣＬＫ１と同じタイミングで立ち上がるようにディレイ回路６１３における遅延量を調整すればよい。
【０１１６】
ダミーラッチ回路６２３では、内部クロックＣＬＫ２に応じてＤＣＬＫ１がラッチされる。ＤＣＬＫ１が内部クロックＣＬＫ２より先に立ち上がるか後で立ち上がるかによってダミーラッチ回路６２３の出力ＣＬＫＣが異なるので、ＣＬＫＣに応じてディレイ制御回路６１４のアップ・ダウンカウンタをカウントアップさせるかカウントダウンさせ、内部クロックＣＬＫ２がＤＣＬＫ１と同じタイミングで立ち上がるようにディレイ回路６１３における遅延量をフィードバック調整する。
【０１１７】
図７８はＤＣＬＫ１が内部クロックＣＬＫ２に対して進んでいる場合を示すタイムチャートであり、図７９はＤＣＬＫ１が内部クロックＣＬＫ２に対して遅れている場合を示すタイムチャートである。
図７８に示すように、入力信号は外部クロックＣＬＫの立ち上がりの前後の適切な期間有効であるとする。クロック発生回路６１０から出力されダミーラッチ回路６２３に入力される内部クロックＣＬＫ２に対して、ダミーバッファ回路６２２から出力されるＤＣＬＫ１がａだけ進んでいるとする。この場合、ダミーラッチ回路６２３の出力ＣＬＫＣは図示のように変化し、内部クロックＣＬＫ２が「Ｈ」である期間「Ｈ」である。ディレイ制御回路６１４は、ＣＬＫＣが「Ｈ」で内部クロックＣＬＫ２が立ち下がる時にディレイ回路６１３での遅延量を減少させる。これにより、内部クロックＣＬＫ２はＤＣＬＫ１と立ち上がりが一致するように変化する。逆に、図７９に示すように、内部クロックＣＬＫ２に対してＤＣＬＫ１がｂだけ遅れている場合、ＣＬＫＣは図示のようにほぼ全期間にわたって「Ｌ」である。ディレイ制御回路６１４は、ＣＬＫＣが「Ｌ」で内部クロックＣＬＫ２が立ち下がる時にディレイ回路６１３での遅延量を増加させる。これにより、内部クロックＣＬＫ２はＤＣＬＫ１と立ち上がりが一致するように変化する。
【０１１８】
以上説明したように、第１５実施例では、信号入力回路と等価なダミー入力回路に外部クロックを入力し、内部クロックでラッチした時の値から、信号入力回路で入力信号を内部クロックでラッチする場合のタイミングがどちらにずれているか検出し、その検出結果に基づいて最適なタイミングになるように調整しているため、温度条件や電源電圧にかかわらず、常に最適なタイミングで入力信号を取り込むことができる。
【０１１９】
図８０は、第１６実施例の半導体装置のクロック発生回路と信号入力回路の部分の構成を示す図である。第１５実施例と異なるのは、クロック発生回路６１０で発生された内部クロックを、半導体装置内の各部分に分配するクロック分配回路６４０が設けられており、クロック分配回路６４０から分配される内部クロックがダミー入力回路６２５と信号入力回路６３５に入力される点と、ダミー入力回路６２５と信号入力回路６３５が、外部クロックＣＬＫ又は入力信号がラッチ回路に直接入力されるラッチ型である点である。
【０１２０】
既に説明したように、外部からの信号を受ける部分にカレントミラー回路を使用するのは、信号の変化を正確に取り込むためである。信号を取り込む時の誤差はそのままタイミングの誤差になるため、従来は信号の変化を正確に取り込むことが可能なカレントミラー回路を使用していた。カレントミラー回路は信号の変化を正確に取り込むことが可能であるが、常時電流が流れるため消費電力が大きくなるという問題があった。本発明を適用すれば、半導体装置の内部で入力信号が所定の適切なタイミングで取り込まれるように調整されるため、カレントミラー回路を使用しなくても信号を取り込む時のタイミングの誤差は発生しない。従って、図示のように、信号入力回路３５を、カレントミラー回路を使用せずに、入力信号ラッチ回路６３６とバッファ回路６３７で構成することができる。もちろん、ダミー入力回路６２５も、等価なダミーラッチ回路６２６とダミーバッファ回路６２７で構成する。これにより消費電力が低減できる。
【０１２１】
図８１は、第１６実施例における、クロック分配回路６４０と、クロック発生回路６１０と、ダミー入力回路（ＤＳＣ）６２５と、複数の信号入力回路の配置例を示す図である。
図示のように、この半導体装置には、複数の信号Ｓｉｇ−１、Ｓｉｇ−２、…、Ｓｉｇ−ｎが入力されるので、入力信号毎に信号入力回路（ＳＣ−１、ＳＣ−２、…、ＳＣ−ｎ）３５−１、３５−２、…、３５−ｎが設けられている。クロック分配回路６４０は、バッファ回路（ＣＢ１、ＣＢ２１、…、ＣＢ３４）６４１から６４７を介して、クロック発生回路６１０からの内部クロックを半導体装置内に分配するが、分配先までの配線長と経由するバッファ回路の個数がすべて同じになる等距離配線になっている。従って、図８１においては、各信号入力回路６３５−１、６３５−２、…、６３５−ｎとダミー入力回路６２５に入力される内部クロックの位相はすべて一致している。従って、ダミー入力回路６２５で外部クロックＣＬＫに対する内部クロックの位相の進み具合を判定して、判定結果に基づいてクロック発生回路６１０での遅延量を調整すれば、すべての信号入力回路６３５−１、６３５−２、…、６３５−ｎで、入力信号Ｓｉｇ−１、Ｓｉｇ−２、…、Ｓｉｇ−ｎを適切なタイミングで取り込むことができる。
【０１２２】
図８２は、第１７実施例の半導体装置のクロック発生回路と信号入力回路の部分の構成を示す図であり、図８３は第１７実施例の動作を示すタイムチャートである。クロック発生回路６１０、ダミー入力回路６２０、及び入力回路６３０は第１５実施例と同じものであり、第１５実施例と異なるのは、ＰＬＬ回路６８０が設けられている点である。第１実施例では、入力信号は外部クロックの立ち上がりの前後の所定期間有効であったが、入力信号が外部クロックの立ち上がり又は立ち下がりに対してずれた位相を中心として所定期間有効になる場合もある。図８３に示すように、第１７実施例では、入力信号は、外部クロックＣＬＫの立ち上がりと立ち下がりのちょうど中間のＣＬＫが「Ｌ」の時点で切り換わり、ＣＬＫが「Ｈ」のＣＬＫの立ち上がりと立ち下がりのちょうど中間の時点で取り込まれるとして示してある。ダミー入力回路で、タイミングを判定するには、入力信号と同じ位相のＣＬＫが「Ｈ」のＣＬＫの立ち上がりと立ち下がりのちょうど中間の時点で変化する信号をダミー入力回路に入力する必要がある。このような信号を外部クロックＣＬＫを遅延させて生成することも考えられるが、その場合にはＣＬＫを遅延させるための回路での誤差が問題になり、正確な判定が行えない。そのため、図８２に示すように、外部クロックＣＬＫからクロックの１／４サイクル分遅延させた信号ＤＣＬＫａを生成し、これをダミー入力回路に入力するようにしている。ＰＬＬ回路の替わりにＤＬＬ（Deley Locked Loop)回路を使用することも可能である。
【０１２３】
以上説明したように、本発明によれば、信号経路の伝達時間の差のために、受信したクロックと入力信号の間に位相ずれがあっても、位相ずれをなくした状態で取り込まれるため、入力確定時間を回路動作から必要な最低限の長さにできる。しかも、取り込んで出力される信号は再同期化されるので、位相ずれがなく、御動作などを生じなくなる。
【符号の説明】
【０１２４】
１０    クロック発生回路
１１    クロックカレントミラー回路
１２    クロックバッファ回路
１３    ディレイ回路
１４    ディレイ制御回路
２０    ダミー入力回路
２１    ダミーカレントミラー回路
２２    ダミーバッファ回路
２３    ダミーラッチ回路
３０    信号入力回路
３１    カレントミラー回路
３２    バッファ回路
３３    ラッチ回路
４０    クロック分配回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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