(57)【要約】【課題】スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。【解決手段】ゲート絶縁膜が強誘電体膜４で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成されたＭＩＳＦＥＴ２２からなる選択スイッチング素子とを備え、強誘電体膜４と常誘電体膜９とはアモルファス半導体膜５を介して積層されており、強誘電体膜４側に、ＭＦＳＦＥＴ２１の第１のゲート電極３が形成され、常誘電体膜９側に、ＭＩＳＦＥＴの第２のゲート電極１０が形成されている。アモルファス半導体膜５は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２の共通のチャネル層を構成しており、アモルファス半導体膜５の主面上に、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２に共通のソース電極６及びドレイン電極８が形成されている。【選択図】図１０
2010267705.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、
ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子と
を備えた半導体メモリセルであって、
前記強誘電体膜と前記常誘電体膜とはアモルファス半導体膜を介して積層されており、
前記強誘電体膜側に、前記第１の電界効果トランジスタの第１のゲート電極が形成され、
前記常誘電体膜側に、前記第２の電界効果トランジスタの第２のゲート電極が形成されており、
前記アモルファス半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネル層を構成しており、
前記アモルファス半導体膜の主面上に、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタに共通のソース電極及びドレイン電極が形成されている、半導体メモリセル。
【請求項２】
前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオン状態にし、
前記第１のゲート電極と前記ドレイン電極間に所定の電圧を印加して、前記強誘電体膜の分極状態を変化させることによって、前記メモリ素子にデータの書き込みが行われる、請求項１に記載の半導体メモリセル。
【請求項３】
前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオン状態にし、
前記ソース電極と前記ドレイン電極間に所定の電圧を印加して、前記強誘電体膜の分極状態に応じて前記チャネル層を流れる電流を検出することによって、前記メモリ素子に書き込まれたデータの読み出しが行われる、請求項１に記載の半導体メモリセル。
【請求項４】
前記アモルファス半導体膜は、金属酸化物からなる、請求項１に記載の半導体メモリセル。
【請求項５】
前記アモルファス半導体は、インジウム(Ｉｎ)、ガリウム(Ｇａ)、亜鉛(Ｚｎ)の少なくとも１種を含む金属酸化物からなる、請求項４に記載の半導体メモリセル。
【請求項６】
前記アモルファス半導体膜は、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物からなる、請求項５に記載の半導体メモリセル。
【請求項７】
前記アモルファス半導体膜は、キャリア濃度が１０１８ｃｍ−３以下である、請求項１に記載の半導体メモリセル。
【請求項８】
請求項１に記載の半導体メモリセルを製造する方法であって、
基板上に前記第１のゲート電極を形成する工程（ａ）と、
前記第１のゲート電極を覆うように、前記基板上に前記強誘電体膜を形成する工程（ｂ）と、
前記強誘電体膜上に、前記アモルファス半導体膜を形成する工程（ｃ）と、
前記アモルファス半導体膜上に、前記ソース電極及びドレイン電極を形成する工程（ｄ）と、
前記ソース電極及びドレイン電極を覆うように、前記アモルファス半導体膜上に前記常誘電体膜を形成する工程（ｅ）と、
前記常誘電体膜上に、前記第２のゲート電極を形成する工程（ｆ）と
を含む、半導体メモリセルの製造方法。
【請求項９】
前記工程（ｂ）の後、前記工程（ｃ）の前に、前記強誘電体膜の表面を平滑化処理する工程をさらに含む、請求項８に記載の半導体メモリセルの製造方法。
【請求項１０】
前記工程（ｂ）において、前記強誘電体膜は多結晶膜として形成される、請求項８に記載の半導体メモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜が強誘電体膜で構成された電界効果トランジスタからなる半導体記メモリセルに関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、データの０、１状態を区別する。データを読み出す際に、記憶されていたデータを破壊してしまうため、データの再書き込み動作が必要となる。そのため、読み出すごとに分極反転させることになり、分極反転疲労が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
【０００４】
一方、ＦＥＴ型の強誘電体メモリ（ＭＦＳＦＥＴ：Metal-Ferroelectric-Semiconductor FET）は、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することによりデータを読み出すため、非破壊でのデータの読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。そのため、キャパシタ型に比べて飛躍的に微細化することが可能である。
【０００５】
ところで、ＦＥＴ型の強誘電体メモリを行列状にマトリクス配置したメモリセルアレイにおいて、強誘電体メモリへの２値データの書き込みは、選択されたメモリセルのワード線に接続されたゲート電極と、ソース線に接続されたソース電極間に電圧パルスを印加することによって行われる。しかしながら、その際、選択されたメモリセルのワード線及びソース線に接続された非アクセス対象のメモリセルにも電圧が印加されることから、データの誤書き込みが発生してしまう。そのため、通常は、ワード線とゲート電極間および／またはソース線とソース電極間に、例えば、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）からなる選択スイッチ素子を挿入することによって、誤書き込みの防止を図っている。このような構成にすれば、各メモリセルへのランダムアクセスが可能になる（例えば、特許文献１を参照）。
【０００６】
しかしながら、メモリ素子であるＭＦＳＦＥＴに、選択スイッチ素子であるＭＩＳＦＥＴを平面的に並べて配置すると、少なくとも、これらＦＥＴのゲート電極を電気的に分離する領域が必要となるため、セルサイズが大きくなってしまうという問題がある。
【０００７】
このような問題に対して、本願出願人は、セルサイズの小さい新構造の半導体メモリセルを提案している（特許文献２）。この新構造の半導体メモリセルは、メモリ素子であるＭＦＳＦＥＴのゲート絶縁膜を構成する強誘電体膜と、選択スイッチング素子であるＭＩＳＦＥＴのゲート絶縁膜を構成する常誘電体膜とを、半導体膜を介して積層し、当該半導体膜を、ＭＦＳＦＥＴ及びＭＩＳＦＥＴの共通のチャネル層とする構成を採用している。このような構成により、メモリ素子をなすＭＦＳＦＥＴの第１のゲート電極と、選択スイッチング素子をなすＭＩＳＦＥＴの第２のゲート電極とを、平面的に近接して配置できるため、セルサイズを小さくすることができる。理想的にはセルサイズを６Ｆ２（Ｆは最小加工寸法）まで小さくすることが可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２０５４８７号公報
【特許文献２】特開２００８−２６３０１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献２に開示した半導体メモリセルは、通常、基板上にＭＦＳＦＥＴの第１のゲート電極を形成した後、基板上に強誘電体膜及び半導体膜を積層し、さらに、半導体膜上にソース・ドレイン電極を形成した後、常誘電体膜を形成することによって製造される。
【００１０】
ところで、メモリセルを駆動するための周辺回路（デコーダやカラムアンプ等）との接続を考慮すると、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを容易に作りこめるシリコン基板上に、これらのメモリセルを形成することが望ましい。また、シリコン基板を用いることができれば、コスト削減にも繋がる。
【００１１】
しかしながら、シリコン基板（またはシリコン基板上に形成されたシリコン酸化膜）上に、半導体メモリセルの構成要素である強誘電体膜や半導体膜といった酸化物薄膜を結晶性良く堆積することは容易でない。そのため、スイッチング特性の良いＦＥＴ素子が容易に得られないという課題がある。
【００１２】
本発明は、かかる課題に鑑みなされたもので、その主な目的は、スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明は、メモリ素子であるＭＦＳＦＥＴのゲート絶縁膜を構成する強誘電体膜と、選択スイッチング素子であるＭＩＳＦＥＴのゲート絶縁膜を構成する常誘電体膜とを、半導体膜を介して積層し、当該半導体膜を、ＭＦＳＦＥＴ及びＭＩＳＦＥＴの共通のチャネル層とした半導体メモリセルおいて、半導体膜にアモルファス半導体膜を用いた構成を採用する。
【００１４】
本発明の一側面における半導体メモリセルは、ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子とを備え、強誘電体膜と常誘電体膜とはアモルファス半導体膜を介して積層されており、強誘電体膜側に、第１の電界効果トランジスタの第１のゲート電極が形成され、常誘電体膜側に、第２の電界効果トランジスタの第２のゲート電極が形成されており、アモルファス半導体膜は、第１の電界効果トランジスタ及び第２の電界効果トランジスタの共通のチャネル層を構成しており、アモルファス半導体膜の主面上に、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極及びドレイン電極が形成されている。
【００１５】
このような構成により、アモルファス半導体膜の表面が平坦になるため、スイッチング特性の優れた選択スイッチング素子（第２の電界効果トランジスタ）を得ることができる。加えて、半導体膜が自発分極を有する材料からなる場合でも、半導体膜が結晶化していないため、自発分極をゼロにすることができる。そのため、チャネル層を構成するアモルファス半導体膜の界面にキャリアが自然に発生することはなく、しきい値電圧の変動のない選択スイッチング素子を得ることができる。
【００１６】
本発明の他の側面において、上記アモルファス半導体膜は、金属酸化物からなることが好ましい。これにより、半導体メモリセルのゲート絶縁膜を構成する強誘電体膜及び常誘電体膜が金属酸化物からなる場合、これら誘電体膜とチャネル層を構成するアモルファス半導体膜とは同じ酸化物同士で接合されるため、界面に反応層が形成されにくい。そのため、良好な界面が得られ、スイッチング特性の優れた半導体メモリ素子（第１の電界効果トランジスタ）及び選択スイッチング素子（第２の電界効果トランジスタ）を得ることができる。
【００１７】
本発明の他の側面において、上記アモルファス半導体膜は、インジウム(Ｉｎ)、ガリウム(Ｇａ)、亜鉛(Ｚｎ)の少なくとも１種を含む金属酸化物からなることが好ましい。これにより、半導体膜がアモルファスであるにも拘わらず、移動度の高いチャネル構造を得ることができる。その結果、半導体メモリ素子及び選択スイッチング素子のオン抵抗が大きくなるため、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。ここで、アモルファス半導体膜は、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物からなることが好ましい。これにより、多結晶のＺｎＯ膜と同等レベルの移動度を得ることができる。
【００１８】
本発明の他の側面において、上記アモルファス半導体膜は、キャリア濃度が１０１８ｃｍ−３以下であることが好ましい。これにより、半導体メモリ素子及び選択スイッチング素子のオフ電流を小さくすることができる。そのため、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。
【００１９】
本発明の一側面における半導体メモリセルの製造方法は、基板上に第１のゲート電極を形成する工程（ａ）と、第１のゲート電極を覆うように、基板上に強誘電体膜を形成する工程（ｂ）と、強誘電体膜上に、アモルファス半導体膜を形成する工程（ｃ）と、アモルファス半導体膜上に、ソース電極及びドレイン電極を形成する工程（ｄ）と、ソース電極及びドレイン電極を覆うように、アモルファス半導体膜上に常誘電体膜を形成する工程（ｅ）と、常誘電体膜上に、第２のゲート電極を形成する工程（ｆ）とを含む。
【００２０】
このような方法により、セルサイズの小さな上記半導体メモリセルを容易に製造することができる。
【００２１】
本発明の他の側面において、上記工程（ｂ）の後、工程（ｃ）の前に、強誘電体膜の表面を平滑化処理する工程をさらに含む。このような方法により、強誘電体膜が表面起伏の大きな膜（例えば多結晶膜）として形成された場合でも、アモルファス酸化物半導体膜との界面を急峻にできる。急峻な界面においては伝導電子の散乱が抑制されるので、半導体メモリ素子（第１の電界効果トランジスタ）のオン電流を大きくすることができ、これにより、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。
【発明の効果】
【００２２】
本発明によれば、半導体メモリ素子（ＭＦＳＦＥＴ）及び選択スイッチング素子（ＭＩＳＦＥＴ）の共通のチャネル層を構成する半導体膜にアモルファス半導体膜を用いることによって、スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを実現することができる。
【図面の簡単な説明】
【００２３】
【図１】特許文献２に開示された半導体メモリセルの構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。
【図２】（ａ）〜（ｄ）は、半導体メモリセルにおけるＭＦＳＦＥＴの作製手順を示した断面図である。
【図３】半導体メモリセルにおけるＭＦＳＦＥＴのドレイン電流−ゲート電極特性を示したグラフである。
【図４】（ａ）〜（ｃ）は、半導体メモリセルにおけるＭＩＳＦＥＴの作製手順を示した断面図である。
【図５】半導体メモリセルにおけるＭＩＳＦＥＴのドレイン電流−ゲート電極特性を示したグラフである。
【図６】ＺｎＯ膜の表面粗さの測定部位を示した半導体メモリセルの断面図である。
【図７】（ａ）〜（ｄ）は、ＺｎＯ膜の表面粗さの測定結果を示したＡＦＭ像である。
【図８】（ａ）及び（ｂ）は、ＰＺＴ膜及びＺｎＯ膜の結晶性をＥＢＳＤで測定した結果を示した回折像である。
【図９】（ａ）はＺｎＯの結晶模式図、（ｂ）は半導体メモリセルの断面図、（ｃ）はＭＩＳＦＥＴが形成された領域の拡大断面図である。
【図１０】（ａ）は本発明の一実施形態における半導体メモリセルの構成を示した断面図、（ｂ）はその等価回路図である。
【図１１】（ａ）〜（ｄ）は、本発明の一実施形態における半導体メモリセルの製造工程を示した断面図である。
【図１２】（ａ）〜（ｃ）は、本発明の一実施形態における半導体メモリセルの製造工程を示した断面図である。
【図１３】（ａ）〜（ｄ）は、本発明の一実施形態におけるＩＧＺＯ膜の表面粗さの測定結果を示したＡＦＭ像である。
【図１４】（ａ）及び（ｂ）は、本発明の一実施形態におけるＰＺＴ膜及びＩＧＺＯ膜の結晶性をＥＢＳＤで測定した結果を示した回折像である。
【図１５】本発明の一実施形態におけるＭＩＳＦＥＴのドレイン電流−ゲート電極特性を示したグラフである。
【図１６】（ａ）は本発明の他の実施形態における半導体メモリセルの構成を示した断面図、（ｂ）はその等価回路図である。
【図１７】（ａ）は本発明の他の実施形態における半導体メモリセルの構成を示した断面図、（ｂ）はその等価回路図である。
【図１８】本実施形態における半導体メモリセルの動作を説明した表である。
【図１９】（ａ）及び（ｂ）は、本実施形態における半導体メモリセルの動作を説明した断面図である。
【図２０】本実施形態における半導体メモリセルをアレイ状に配置した構成を示した回路図である。
【発明を実施するための形態】
【００２４】
本発明における実施形態を説明する前に、本発明を想到するに至った経緯を説明する。
【００２５】
図１（ａ）、（ｂ）は、本願出願人が特許文献２に開示した半導体メモリセル１２０の構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。
【００２６】
図１（ａ）に示すように、基板１０１上に、強誘電体膜１０４と常誘電体膜１０９とが、半導体膜１０５を介して積層されて形成されており、強誘電体膜１０４側には、ＭＦＳＦＥＴのゲート電極１０３が形成され、常誘電体膜１０９側には、ＭＩＳＦＥＴのゲート電極１１０が形成されている。また、半導体膜１０５は、ＭＦＳＦＥＴ及びＭＩＳＦＥＴに共通のチャネル層を構成しており、半導体膜１０５上には、ＭＦＳＦＥＴ及びＭＩＳＦＥＴに共通のソース電極１０６、ドレイン電極１０８、及び中間電極１０７が形成されている。
【００２７】
すなわち、半導体メモリセル１２０は、図１（ａ）に示すように、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）とが積層された構造をなし、等価回路的には、図１（ｂ）に示すように、ＭＦＳＦＥＴ１２１とＭＩＳＦＥＴ１２２とが直列接続された構成をなす。
【００２８】
メモリ素子へのデータの書き込みは、ＭＩＳＦＥＴ１２２のゲート電極１１０に所定の電圧を印加して、選択スイッチング素子をオン状態にして、ＭＦＳＦＥＴ１２１のゲート電極１０３とドレイン電極１０８間に所定の電圧を印加することによって、強誘電体膜１０４に電界を発生させ、これにより、強誘電体膜１０４の分極状態を変化させることによって行われる。
【００２９】
メモリ素子に書き込まれたデータの読み出しは、ＭＩＳＦＥＴ１２２のゲート電極１１０に所定の電圧を印加して、選択スイッチング素子をオン状態にするとともに、ソース電極１０６とドレイン電極１０８間に所定の電圧を印加して、強誘電体膜１０４の分極状態に応じてチャネル層（半導体膜１０５）を流れる電流を検出することによって行われる。
【００３０】
本願発明者等は、上記構成の半導体メモリセルをシリコン基板上に作製し、ＭＦＳＦＥＴ１２１及びＭＩＳＦＥＴ１２２の特性の評価を行った。
【００３１】
まず、ＭＦＳＦＥＴ１２１の特性を評価するために、図２（ａ）〜（ｄ）に示す手順で、シリコン基板上にＭＦＳＦＥＴを作製した。
【００３２】
図２（ａ）に示すように、シリコン基板１０１上にシリコン酸化膜（ＳｉＯ２）１０２を形成した後、白金とルテニウム酸ストロンチウム（ＳＲＯ）の積層膜からなるゲート電極１０３を形成した。
【００３３】
次に、図２（ｂ）に示すように、ＳｉＯ２膜１０２上に、チタン・ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下ＰＺＴ）膜からなるゲート絶縁膜（強誘電体膜）１０４を堆積した。このとき、ゲート電極１０３と平面的に重なっている箇所のＰＺＴ膜１０４は（１１１）方向に単一配向していたが、表面粗さ（ＲＭＳ）は１０ｎｍ程度と大きかった。そこで、ＰＺＴ膜１０４の表面を化学機械研磨によって平滑化し、表面粗さ（ＲＭＳ）を原子層レベルの０．６ｎｍ程度にした。
【００３４】
次に、図２（ｃ）に示すように、ＰＺＴ膜１０４上に、厚さ３０ｎｍのＺｎＯ膜からなる半導体膜１０５を堆積した。このとき、ゲート電極１０３と平面的に重なっている箇所のＺｎＯ膜１０５は（０００１）方向に単一配向していた。
【００３５】
次に、ＺｎＯ膜１０５上に、白金とチタンの積層膜からなるソース電極１０６、中間電極１０７、及びドレイン電極１０８をリフトオフ法によって形成し、ＭＦＳＦＥＴを作製した。
【００３６】
作製したＭＦＳＦＥＴの特性を評価するために、ソース電極１０６を接地し、中間電極（ドレイン電極に相当）１０７に０．１Ｖの電圧を印加した状態で、ゲート電極１０３の電圧を−１０Ｖから＋１０Ｖに掃引して、ドレイン電流を測定した。
【００３７】
図３は、ドレイン電流−ゲート電極特性を示したグラフで、ドレイン電流は、ゲート電圧に対して半時計周りのヒステリシスループを描き、強誘電体の自発分極の反転に応じて大きく変調された。さらに、ゲート電極１０３が０Ｖのときのチャネルのオン・オフ比は５桁以上であった。これは、強誘電体のゲート絶縁膜に書き込まれた分極状態を明瞭に区別できる特性であり、シリコン基板上に形成したＭＦＳＦＥＴは、メモリ素子として十分な特性を有することを確認できた。
【００３８】
次に、ＭＩＳＦＥＴ１２２の特性を評価するために、ＭＦＳＦＥＴ１２１を作製した後、さらに、図４（ａ）〜（ｃ）に示す手順で、ＭＩＳＦＥＴ１２２を作製した。
【００３９】
図４（ａ）に示すように、半導体膜１０５上に、シリコン窒化膜（ＳｉＮｘ）からなるゲート絶縁膜（常誘電体膜）１０９を形成した。その後、図４（ｂ）に示すように、ＳｉＮｘ膜１０９上に、金とチタンの積層膜からなるゲート電極１１０をリフトオフ法により形成した。さらに、図４（ｃ）に示すように、ソース電極１０６、中間電極１０７、ドレイン電極１０８とコンタクトする電極１１１ａ〜１１１ｃを形成して、ＭＩＳＦＥＴを作製した。
【００４０】
作製したＭＩＳＦＥＴの特性を評価するために、中間電極（ソース電極に相当）１０７を接地し、ドレイン電極１０８に０．１Ｖの電圧を印加した状態で、ゲート電極１０３の電圧を−１０Ｖから＋１０Ｖに掃引して、ドレイン電流を測定した。
【００４１】
図５は、ドレイン電流−ゲート電極特性を示したグラフで、ドレイン電流は、ゲート電圧に対して２桁程度しか変調されず、しきい値も負バイアス側にシフトしていた。さらに、ゲート絶縁膜１０９が常誘電体にもかかわらず、ドレイン電流はヒステリシス履歴を示した。すなわち、作製したＭＩＳＦＥＴは、選択スイッチング素子として不十分な特性であることが判明した。
【００４２】
本発明者等は、作製したＭＩＳＦＥＴのスイッチング特性が優れない理由をさらに検討した結果、次のような知見を得た。
【００４３】
まず、チャネルを構成するＺｎＯ膜１０５の表面粗さを評価した。図６は、表面粗さの測定部位を示した図で、ＭＦＳＦＥＴのゲート電極１０３と平面的に重なる領域Ａ、及びＭＩＳＦＥＴのゲート電極１１０と平面的に重なる領域Ｂで、それぞれＰＺＴ膜１０４とＺｎＯ膜１０５との界面Ｘ、及びＺｎＯ膜１０５とＳｉＮｘ膜１０９との界面ＹにおけるＺｎＯ膜１０５の表面荒さをＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）を用いて測定した。
【００４４】
図７は、その結果を示したＡＦＭ像で、界面Ｘにおいては、領域Ａ、Ｂとも表面粗さ（ＲＭＳ）は０．６ｎｍと小さかったのに対し（図７（ｃ）、（ｄ）を参照）、界面Ｙにおいては、領域Ａで表面粗さ（ＲＭＳ）が１．８ｎｍ（図７（ａ）を参照）、領域Ｂで表面粗さ（ＲＭＳ）が１．３ｎｍ（図７（ｂ）を参照）と大きかった。界面Ｘにおいて表面粗さが小さいのは、ＰＺＴ膜１０４の表面が研磨されているからである。一方、界面Ｙにおいて表面粗さが大きいのは、多結晶のＰＺＴ膜１０４上に形成されたＺｎＯ膜１０５が多結晶成長し、結晶粒に起因した表面粗さが生じたものと考えられ、これが、ＭＩＳＦＥＴのスイッチング特性が優れなかった理由の一つと推察される。
【００４５】
次に、ＺｎＯ膜１０５の結晶性を、電子線後方散乱回折（ＥＢＳＤ）を用いて評価した。図８（ａ）、（ｂ）は、その結果を示した回折像で、図８（ａ）は、ＰＺＴ膜１０４の領域Ａ及び領域Ｂにける回折像、図８（ｂ）は、ＺｎＯ膜１０５の領域Ａ及び領域Ｂにおける回折像である。
【００４６】
領域Ａでは、ＰＺＴ膜１０４は（１１１）方向に、ＺｎＯ膜１０５は（０００１）方向に単一配向し、結晶粒径は１５０ｎｍ〜２５０ｎｍであった。一方、領域Ｂでは、回折像は得られず、ＰＺＴ膜１０４及びＺｎＯ膜１０５は、アモルファス若しくは微結晶であった。これは、ＭＦＳＦＥＴのゲート電極１０３を構成する白金の結晶性が良いため、その上に堆積されたＰＺＴ膜１０４やＺｎＯ膜１０５は結晶化したのに対し、ゲート電極１０３のない領域では、下地がアモルファスのＳｉＯ２膜１０２であるため、結晶化しにくかったためと考えられる。ＺｎＯ膜１０５は結晶化が不十分であると、酸素空孔が容易に形成されるため、キャリア濃度が高くなる。キャリア濃度が高い場合、キャリアを自由に変調できないため、ＭＩＳＦＥＴが形成されている領域Ｂではスイッチング特性が優れなかった理由の一つと推察される。
【００４７】
次に、ＺｎＯ膜１０５に固有の性質である自発分極について検討した。図９（ａ）は、ＺｎＯの結晶模式図、図９（ｂ）は、半導体メモリセルの断面図、図９（ｃ）は、ＭＩＳＦＥＴが形成された領域の拡大断面図である。
【００４８】
図９（ａ）に示すように、ＺｎＯは、[０００１]方向に、大きさ５．５μＣ／ｃｍ２の自発分極Ｐｓを持つことから、ＺｎＯ膜１０５の表面には、３×１０１３／ｃｍ２個のキャリアが蓄えられている。従って、図９（ｃ）に示すように、ＰＺＴ膜１０４上に（０００１）配向して形成されたＺｎＯ膜１０５の自発分極は、ＳｉＮｘ膜１０９側を向くため、ゲート電極１１０に電圧を印加しない状態でも、ＺｎＯ膜１０５とＳｉＮｘ膜１０９との界面に電子が蓄えられていると考えられる。これが、ＭＩＳＦＥＴのしきい値が負バイアス側へシフトした理由と推察される。
【００４９】
本発明者等は、上記の知見に基づき、種々検討を行った結果、チャネルを構成する半導体膜１０５を、凹凸が少なく、結晶性が悪くても残留キャリアを発生させにくいアモルファス半導体材料にすることによって、ＭＩＳＦＥＴのスイッチング特性を劣化させる要因を排除できることに気がつき、本発明を想到するに至った。
【００５０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施形態との組み合わせも可能である。
【００５１】
図１０（ａ）は、本発明の一実施形態における半導体メモリセル２０の構成を模式的に示した断面図で、図１０（ｂ）はその等価回路図である。
【００５２】
図１０（ａ）、（ｂ）に示すように、半導体メモリセル２０は、ゲート絶縁膜が強誘電体膜４で構成された第１の電界効果トランジスタ（ＭＦＳＦＥＴ）２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成された第２の電界効果トランジスタ（ＭＩＳＦＥＴ）２２からなる選択スイッチング素子とを備えている。そして、強誘電体膜４と常誘電体膜９とはアモルファス半導体膜５を介して積層されており、強誘電体膜４側に、ＭＦＳＦＥＴ２１の第１のゲート電極３が形成され、常誘電体膜９側に、ＭＩＳＦＥＴ２２の第２のゲート電極１０が形成されている。ここで、アモルファス半導体膜５は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２の共通のチャネル層を構成している。また、アモルファス半導体膜５の主面上に、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２に共通のソース電極６及びドレイン電極８が形成されている。
【００５３】
すなわち、本実施形態における半導体メモリセル２０は、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）２１と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）２２とが積層された構造をなし、等価回路的には、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが直列接続された構成をなす。
【００５４】
ここで、メモリ素子２１へのデータの書き込みは、ＭＩＳＦＥＴ２２のゲート電極１０に所定の電圧を印加して、選択スイッチング素子２２をオン状態にして、ＭＦＳＦＥＴ２１のゲート電極３とドレイン電極８間に所定の電圧を印加することによって、強誘電体膜４に電界を発生させ、これにより、強誘電体膜４の分極状態を変化させることによって行われる。
【００５５】
メモリ素子２１に書き込まれたデータの読み出しは、ＭＩＳＦＥＴ２２のゲート電極１０に所定の電圧を印加して、選択スイッチング素子をオン状態にするとともに、ソース電極６とドレイン電極８間に所定の電圧を印加して、強誘電体膜４の分極状態に応じてチャネル層（半導体膜５）を流れる電流を検出することによって行われる。
【００５６】
次に、図１１（ａ）〜（ｄ）、及び図１２（ａ）〜（ｃ）を参照しながら、本実施形態における半導体メモリセル２０の製造方法を説明する。
【００５７】
まず、図１１（ａ）に示すように、シリコン基板１上にシリコン酸化膜（ＳｉＯ２）２を形成した後、白金とルテニウム酸ストロンチウム（ＳＲＯ）の積層膜からなる第１のゲート電極３を形成する。
【００５８】
次に、図１１（ｂ）に示すように、ＳｉＯ２膜２上に、チタン・ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下ＰＺＴ）膜からなるゲート絶縁膜（強誘電体膜）４を堆積する。このとき、第１のゲート電極３と平面的に重なっている箇所のＰＺＴ膜４は（１１１）方向に単一配向する。
【００５９】
次に、ＰＺＴ膜４の表面を化学機械研磨によって平滑化した後、図１１（ｃ）に示すように、ＰＺＴ膜４上に、厚さ２０ｎｍのＩｎＧａＺｎＯ（ＩＧＺＯ）膜からなるアモルファス半導体膜５を堆積する。
【００６０】
次に、図１１（ｄ）に示すように、ＩＧＺＯ膜５上に、白金とチタンの積層膜からなるソース電極６、中間電極７、及びドレイン電極８をリフトオフ法によって形成して、ＭＦＳＦＥＴ２１を形成する。
【００６１】
次に、図１２（ａ）に示すように、ＩＧＺＯ膜５上に、シリコン窒化膜（ＳｉＮｘ）からなる第２のゲート絶縁膜（常誘電体膜）９を形成する。その後、図１２（ｂ）に示すように、ＳｉＮｘ膜９上に、金とチタンの積層膜からなるゲート電極１１０をリフトオフ法により形成する。さらに、図１２（ｃ）に示すように、ソース電極６、中間電極７、ドレイン電極８とコンタクトする電極１１ａ〜１１ｃを形成して、ＭＩＳＦＥＴ２２を形成する。これにより、ＭＦＳＦＥＴ（メモリ素子）２１と、ＭＩＳＦＥＴ（選択スイッチング素子）２２とが積層された構造の半導体メモリセル２０が完成する。
【００６２】
図１３は、チャネルを構成するＩＧＺＯ膜５の表面粗さを測定した結果を示したＡＦＭ像である。なお、表面粗さは、図１０（ａ）に示したように、ＭＦＳＦＥＴ２１の第１のゲート電極３と平面的に重なる領域Ａ、及びＭＩＳＦＥＴ２２の第２のゲート電極１０と平面的に重なる領域Ｂで、それぞれＰＺＴ膜４とＩＧＺＯ膜５との界面Ｘ、及びＩＧＺＯ膜５とＳｉＮｘ膜９との界面ＹにおけるＺｎＯ膜１０５の表面を測定した。
【００６３】
図１３に示すように、界面Ｙにおいて、領域Ａ及び領域Ｂでの表面粗さ（ＲＭＳ）は０．６〜０．７ｎｍ程度で、これは、界面Ｘにおける領域Ａ及び領域Ｂでの表面粗さ（ＲＭＳ）０．６ｎｍとほぼ同程度であった。これは、ＩＧＺＯ膜５がアモルファスであるため、結晶粒に起因した表面粗さが生じなかったためと考えられる。
【００６４】
図１４（ａ）、（ｂ）は、ＰＺＴ膜４及びＩＧＺＯ膜５の結晶性を、電子線後方散乱回折（ＥＢＳＤ）で測定した結果を示した回折像である。図１４（ａ）は、ＰＺＴ膜４の領域Ａ及び領域Ｂにける回折像、図１４（ｂ）は、ＩＧＺＯ膜５の領域Ａ及び領域Ｂにおける回折像である。
【００６５】
ＰＺＴ膜４は、図１４（ａ）に示すように、領域Ａでは結晶化し、領域Ｂでは結晶化されていなかった。一方、ＩＧＺＯ膜５は、図１４（ｂ）に示すように、領域Ａ及び領域Ｂともに回折像は得られず、結晶化されていなかった。すなわち、ＩＧＺＯ膜５は、下地のＰＺＴ膜４の結晶性によらず、均一なアモルファス状態であった。
【００６６】
形成した半導体メモリセル２０のＭＩＳＦＥＴ２２について、図５に示した方法と同様の方法でドレイン電流−ゲート電圧特性を測定したところ、図１５に示すように、ヒステリシスのない良好なスイッチング特性が得られた。
【００６７】
これは、チャネルを構成する半導体膜５をアモルファスにすることによって、１）半導体膜５の表面粗さが低減され、２）半導体膜５が、下地の強誘電体膜４の結晶性に依存しない均一で残留キャリアの少ないアモルファス状態となり、３）半導体膜５の自発分極がゼロになったためと考えられる。
【００６８】
本発明において、アモルファス半導体膜５の材料は特に制限されないが、金属酸化物からなる材料を用いることが好ましい。半導体メモリセルのゲート絶縁膜を構成する強誘電体膜４及び常誘電体膜９が金属酸化物からなる場合、これら誘電体膜とチャネル層を構成するアモルファス半導体膜５とは同じ酸化物同士で接合されるため、界面に反応層が形成されにくい。そのため、良好な界面が得られ、スイッチング特性の優れたＭＦＳＦＥＴ及びＭＩＳＦＥＴを得ることができる。
【００６９】
また、上記実施形態では、アモルファス半導体膜５としてＩＧＺＯ膜を用いたが、これに限らず、インジウム(Ｉｎ)、ガリウム(Ｇａ)、亜鉛(Ｚｎ)の少なくとも１種を含む金属酸化物からなる材料を用いてもよい。これらの材料からなる半導体膜５は、アモルファスであるにも関わらず、移動度が高いため（典型的には、１５〜２０ｃｍ２／Ｖ・ｓ）、半導体メモリ素子及び選択スイッチング素子のオン抵抗を大きくすることができる。これにより、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。また、アモルファス半導体膜５は、キャリア濃度が１０１８ｃｍ−３以下であることが好ましい。これにより、半導体メモリ素子及び選択スイッチング素子のオフ電流を小さくすることができる。そのため、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。
【００７０】
また、アモルファス半導体膜５の材料としては、金属酸化物の他、非酸化物のシリコンやゲルマニウムを用いてもよい。また、アモルファス半導体膜５は、ＰＬＤ（Pulse Laser Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、スパッタ法、真空蒸着法等の方法で形成することができる。
【００７１】
なお、本実施形態において、強誘電体膜４はＰＺＴ膜を用いたが、これに限定されず、例えば、ランタン（Ｌａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、 タングステン（Ｗ）、 プラセオジウム（Ｐｒ）、 サマリウム（Ｓｍ）等の元素を添加したＰＺＴ膜を用いてもよい。他元素の添加により、結晶化温度が下げられるため、低温形成が可能になるとともに、繰り返し分極反転疲労を低減する効果も得られる。また、ビスマスチタネート（Ｂｉ４Ｔｉ３Ｏ１２）、ビスマスランタチタネート（Ｂｉ３．２５Ｌａ０．７５Ｔｉ３Ｏ１２）、ストロンチウムビスマスタンタレート（Ｓｒ（Ｂｉ, Ｔａ）２Ｏ９）、ビスマスフェライト（ＢｉＦｅＯ３）、イットリウムマンガナイト（ＹＭｎＯ３）等を用いてもよい。
【００７２】
なお、強誘電体膜４は、多結晶膜として形成されることが好ましい。なぜなら、メモリチップのドライバなどに必要なＣＭＯＳ回路を形成したシリコン基板に強誘電体膜をエピタキシャル成長させることは容易ではないため、多結晶の強誘電体膜を用いることで駆動回路と一体化した素子を得ることができるからである。例えば、ＣＭＯＳ回路と本メモリ素子との間に層間絶縁膜を介して、第１のゲート電極として多結晶の白金を用い、強誘電体膜として多結晶のＰＺＴを用いるような構成がある。
【００７３】
また、本発明において、半導体メモリセル２０は、図１０（ａ）に示した構造に限らず、種々の構造を採用し得る。例えば、図１６（ａ）、（ｂ）に示すように、中間電極７を省略した構造のものであってもよい。この場合、第１のゲート電極３と第２のゲート電極１０とは、平面的に一部重なった領域を有することが好ましい。また、図１７（ａ）、（ｂ）に示すように、第１のゲート電極３と第２のゲート電極１０とを対向させて配置した構造のものであってもよい。この場合、図１７（ｂ）に示すように、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２１は並列接続された構成となり、ＮＡＮＤ型メモリとしての動作が可能になる。
【００７４】
次に、図１８、及び図１９（ａ）、（ｂ）を参照しながら、半導体メモリセルの動作を説明する。なお、ここでは、図１６（ａ）、（ｂ）に示した構造の半導体メモリセルを例に説明する。
【００７５】
非アクセス状態では、第１のゲート電極３、第２のゲート電極１０、及びソース電極６を接地する。第２のゲート電極１０を接地することで、ＭＩＳＦＥＴ２２はオフ状態となっており、ドレイン電極８に任意の電圧を印加しても、ＭＦＳＦＥＴ２１に誤書き込みは生じない。
【００７６】
データの書き込み動作では、第２のゲート電極１０に正電圧（例えば１２Ｖ）を印加してＭＩＳＦＥＴ２２をオン状態にして、ドレイン電極８及び第１のゲート電極３に電圧を印加し、チャネル層５と第１のゲート電極３間に書き込み電圧を印加する。例えば、データ“１”を書き込む場合、ドレイン電極８を接地し、第１のゲート電極３に正電圧（例えば１０Ｖ）を印加する。また、データ“０”を書き込む場合、第１のゲート電極３を接地し、ドレイン電極８に正電圧（例えば１０Ｖ）を印加する。これにより、データ“１”を書き込む場合には、ＭＦＳＦＥＴのゲート絶縁膜４の分極は、図１９（ｂ）に示すように、上方向（チャネル層５方向）を向き、データ“０”を書き込む場合には、ゲート絶縁膜４の分極は、図１９（ａ）に示すように、下方向（第１のゲート電極３方向）を向く。
【００７７】
データの読み出しは、第１のゲート電極３を接地し、第２のゲート電極１０に正電圧（例えば１２Ｖ）を印加して、ＭＩＳＦＥＴ２２をオン状態にし、ドレイン電極８、ソース電極６間に電圧（例えば１Ｖ）を印加し、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。
【００７８】
図２０は、半導体メモリセル２０をアレイ状に配置した構成を示した回路図である。図２０では、半導体メモリセル２０を、４行×４列に配置した例を示す。各半導体メモリセル２０において、ＭＦＳＦＥＴ（半導体メモリ素子）の第１のゲート電極はローデコーダ３０側の第１のワード線ＷＬ１に、ＭＩＳＦＥＴ（選択スイッチング素子）の第２のゲート電極は第２のワード線ＷＬ２に、ドレイン電極はカラムデコーダ３１側のビット線ＭＬに、ソース電極はソース線（不図示）に、それぞれ接続されている。本実施形態では、ＭＦＳＦＥＴを列方向に交互に反転して配置することにより、上下に隣り合う半導体メモリ素子がソース電極及びドレイン電極を共有する構成としている。これにより、セル占有面積を縮小できる。なお、本実施形態におけるＭＦＳＦＥＴ及びＭＩＳＦＥＴは、可視光に対して透明であるため、電子ペーパーなど透明性が要求される用途に対して、メモリ機能・スイッチング機能を付加できる。
【００７９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。
【産業上の利用可能性】
【００８０】
本発明は、強誘電体を用いた超高集積メモリ・スイッチング素子に有用である。
【符号の説明】
【００８１】
１      シリコン基板
２      ＳｉＯ２膜
３      第１のゲート電極
４      強誘電体膜（ゲート絶縁膜）
５      ＩＧＺＯ膜（アモルファス半導体膜）
６      ソース電極
７      中間電極
８      ドレイン電極
９      常誘電体膜（ゲート絶縁膜）
１０    第２のゲート電極
１１ａ〜１１ｃ    電極
２０    半導体メモリセル
２１    ＭＦＳＦＥＴ（第１の電界効果トランジスタ）
２２    ＭＩＳＦＥＴ（第２の電界効果トランジスタ）
３０    ローデコーダ
３１    カラムデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図７】
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【図８】
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【図１３】
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【図１４】
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