(57)【要約】      （修正有）【課題】メモリセルトランジスタの電気的特性の劣化を抑制することが可能な不揮発性半導体記憶装置を提供する。【解決手段】半導体基板１と、半導体基板上に形成されたトンネル絶縁膜２と、トンネル絶縁膜上に形成されたシリコンリッチなシリコン窒化膜３１、及びシリコンリッチなシリコン窒化膜上に形成され、そのシリコンリッチなシリコン窒化膜よりも窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉ比が高い窒素リッチなシリコン窒化膜３２とを有する電荷蓄積層３と、電荷蓄積層３上に形成されたブロック絶縁膜５と、ブロック絶縁膜５上に形成された制御ゲート電極６とを有することを特徴とする不揮発性半導体記憶装置。【選択図】図３
2010258388.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたシリコンリッチなシリコン窒化膜、及びそのシリコンリッチなシリコン窒化膜上に形成され、そのシリコンリッチなシリコン窒化膜よりも窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉ比が高い窒素リッチなシリコン窒化膜とを有する電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲート電極と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板に埋め込まれた素子分離絶縁膜と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたシリコンリッチなシリコン窒化膜、及び前記トンネル絶縁膜上に形成されかつ前記素子分離絶縁膜と接し、シリコンリッチなシリコン窒化膜よりも窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉ比が高い窒素リッチなシリコン窒化膜とを有する電荷蓄積層と、
前記電荷蓄積層上及び前記素子分離絶縁膜上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲート電極と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたシリコンリッチなシリコン窒化膜を有する電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲート電極と、
前記電荷蓄積層、前記ブロック絶縁膜及び前記制御ゲート電極の側面、前記トンネル絶縁膜上を覆う層間絶縁膜とを有し、
前記電荷蓄積層と前記層間絶縁膜との界面が前記シリコンリッチなシリコン窒化膜よりも窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉ比が高い窒素リッチなシリコン窒化膜からなることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記シリコンリッチなシリコン窒化膜の組成比はＮ／Ｓｉ比が１．１以下であることを特徴とする請求項１乃至請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記窒素リッチなシリコン窒化膜の組成比はＮ／Ｓｉ比が１．１以上であることを特徴とする請求項１乃至請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係わり、特にメモリセルトランジスタ構造の改良をはかった不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルトランジスタの一つとして、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）セルが開発されている。このＭＯＮＯＳセルは一般に、半導体基板上にトンネル絶縁膜を介して、電荷蓄積層を形成し、電荷蓄積層上にブロック絶縁膜を形成し、その上に制御ゲートを形成することによって構成される。
【０００３】
一般的に、ＭＯＮＯＳセルは、絶縁膜であるシリコン窒化膜を電荷蓄積層に用い、電荷蓄積層中に離散的に存在するトラップサイトに捕獲された電荷を引き抜くことで消去を行う。そのため、ＭＯＮＯＳセルは、浮遊ゲート電極を電荷蓄積層に用いたＦＧ型と呼ばれるセルと比較して動作速度が遅い。そのようなＭＯＮＯＳセルの消去速度を上げるために、電荷蓄積層のシリコン窒化膜中のＳｉを化学量論比よりも増やし、トラップ準位が浅く、トラップが高密度化したシリコンリッチなシリコン窒化膜を用いる方法がある（例えば、非特許文献１参照）。
【０００４】
しかし、電荷蓄積層のシリコン窒化膜中のＳｉを化学量論比よりも増やすことで、書き込み動作時に、電荷が電荷蓄積層に捕獲されずにブロック絶縁膜側に貫通し易くなり、所望の書き込み特性が得られないという問題が生じる。また、浅いトラップ準位に捕獲された電荷が容易にブロック絶縁膜へ移動し、電荷保持特性が劣化する。ブロック絶縁膜側のシリコン窒化膜がシリコンリッチな場合に、このような電荷保持特性の劣化が顕著となる。ブロック絶縁膜側のシリコン窒化膜がシリコンリッチな場合は、さらに消去動作時にトンネル絶縁膜を介した電荷のデトラップ効率が悪く、消去速度が遅いという問題も生じる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T..H.Kim  ｅｔ  ａｌ．  ＡＰＰＬＩＥＤ  ＰＨＹＳＩＣＳ  ＬＥＴＴＥＲＳ  ８９，０６３５０８（２００６）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するためになされたもので、メモリセルトランジスタの電気的特性の劣化を抑制することが可能な不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の一態様に係わる不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたシリコンリッチなシリコン窒化膜、及びそのシリコンリッチなシリコン窒化膜上に形成され、そのシリコンリッチなシリコン窒化膜よりも窒素（Ｎ）とシリコン（Ｓｉ）との組成比Ｎ／Ｓｉ比が高い窒素リッチなシリコン窒化膜とを有する電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と
を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリセルトランジスタの電気的特性の劣化を抑制することが可能な不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの平面図。
【図２】図１の本発明の実施例に係るＮＡＮＤ型フラッシュメモリの等価回路図。
【図３】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの断面図。
【図４】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図５】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図６】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図７】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図８】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図９】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１０】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１１】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの断面図。
【図１２】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの断面図。
【図１３】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの断面図。
【図１４】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの断面図。
【図１５】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１６】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１７】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１８】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの断面図。
【図１９】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの断面図。
【図２０】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの断面図。
【図２１】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２２】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２３】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２４】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２５】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２６】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２７】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの断面図。
【図２８】本発明に係るＮＡＮＤ型フラッシュメモリの断面図。
【図２９】本発明に係るＮＡＮＤ型フラッシュメモリの断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態に係る不揮発性半導体記憶装置として、電気的に消去可能なNAND型フラッシュメモリを例に図面を参照して説明する。
【実施例１】
【００１１】
図１は、実施例１に係るNAND型フラッシュメモリの概略構成を模式的に示した平面図である。図２は、図１に示した構成の等価回路図である。
【００１２】
図１及び図２に示すように、NAND型フラッシュメモリでは、複数のNANDセルユニットU1、U2及びU３（以下、単にセルユニットと称する）が、行方向に互いに間隔を置いて配置されている。各セルユニットは、複数の選択トランジスタＳ１、Ｓ２と複数のメモリセルトランジスタＭ１〜Ｍ８とを有し、複数のメモリセルトランジスタＭ１〜Ｍ８は、列方向において、選択トランジスタＳ１及びＳ２間に配置されて直列接続されている。
【００１３】
各セルユニットの選択トランジスタＳ１及びＳ２は、行方向に設けられた選択ゲート線ＳＧ１及びＳＧ２に接続されており、メモリセルトランジスタＭ１〜Ｍ８の各々は、行方向に設けられたコントロールゲート線（ワード線とも言う）ＣＧ１〜ＣＧ８に接続されている。また、各セルユニットＵ１、Ｕ２及びＵ３の選択トランジスタＳ１の各々は、ビット線ＢＬ１、ＢＬ２及びＢＬ３に接続されており、選択トランジスタＳ２の各々は、Ｖｓｓ電源電圧が与えられるＶｓｓ電源に接続されている。なお、ここではメモリセルトランジスタが８個の場合について示したが、メモリセルトランジスタの数は８個に限定されるものではない。また、セルユニットも３個の場合について示したが、３個に限定されるものではない。
【００１４】
図３は、本発明の実施例１に係わるＮＡＮＤ型フラッシュメモリのメモリセルトランジスタ構造を示す断面図である。図３（ａ）は図１のＡ１−Ａ２線に沿う断面図であり、ワード線方向（チャネル幅方向）の断面を示している。また、図３（ｂ）は図１のＢ１−Ｂ２線に沿う断面図であり、ビット線方向（チャネル長方向）の断面を示している。
【００１５】
図３に示すように、メモリセルトランジスタＭ１〜Ｍ８の各々は、シリコン基板１と、このシリコン基板１上にトンネル絶縁膜２を介して設けられた電荷蓄積層３と、この電荷蓄積層３上に設けられたブロック絶縁膜５と、このブロック絶縁膜５上に形成された制御ゲート電極６と、トンネル絶縁膜２及び電荷蓄積層３の間に形成された素子分離絶縁膜４を有している。
【００１６】
そして、シリコン基板１は、例えばｐ型シリコン基板からなる。トンネル絶縁膜２は、例えばシリコン酸化膜やシリコン酸窒化膜などからなり、３ｎｍの膜厚に形成されている。
【００１７】
電荷蓄積層３は、シリコン窒化膜からなり５ｎｍの膜厚に形成されている。さらに、電荷蓄積層３は、トンネル絶縁膜２上のシリコンリッチなシリコン窒化膜３１と、その上の窒素リッチなシリコン窒化膜３２から成る。シリコンリッチなシリコン窒化膜３１は例えばＮ／Ｓｉ比が１．０であり、化学量論比よりもシリコンリッチな組成である。また、窒素リッチなシリコン窒化膜３２は、例えばＮ／Ｓｉ比が１．２であり、シリコンリッチなシリコン窒化膜３１よりも窒素リッチである。つまり、窒素リッチなシリコン窒化膜３２は、シリコンリッチなシリコン窒化膜３１よりも窒素（Ｎ）とシリコン（Ｓｉ）との組成比（Ｎ／Ｓｉ）が高い。また、窒素リッチなシリコン窒化膜３２は必ずしも化学量論比よりも窒素リッチである必要はなく、その下に存在するシリコンリッチなシリコン窒化膜３１よりも窒素リッチであれば良い。
【００１８】
トンネル絶縁膜２の側の電荷蓄積層３は、シリコンリッチなシリコン窒化膜３１であるため、トラップ準位が浅く、トラップ密度が高い。よって、消去動作時にトンネル絶縁膜２を介した電荷蓄積層３からの電荷のデトラップが容易に起こるため消去速度が上がる。
【００１９】
一方、ブロック絶縁膜５の側の電荷蓄積層３は、窒素リッチなシリコン窒化膜３２であるため、トラップの準位が深く、トラップ密度が低い。そのため、電荷保持時におけるブロック絶縁膜５側への捕獲電荷の移動、書き込み動作時における電荷のブロック絶縁膜５側への貫通を抑制することが出来る。よって、書き込み特性及び電荷保持特性が向上する。
【００２０】
電荷蓄積層３はトンネル絶縁膜２との界面の方がブロック絶縁膜５との界面よりもＮ／Ｓｉ比が小さい。さらに、トンネル絶縁膜２の側に形成するシリコンリッチなシリコン窒化膜３１は、Ｎ／Ｓｉ比が１．１以下であることが望ましい。Ｎ／Ｓｉ比が１．１以下であると、消去時に電荷のデトラップ効率が高くなり、消去速度が大きく向上するからである。一方、ブロック絶縁膜５の側の窒素リッチなシリコン窒化膜３２は、シリコンリッチなシリコン窒化膜３１よりもＮ／Ｓｉ比が大きければ、電荷蓄積層３からブロック絶縁膜５への電荷の移動を抑制できる。化学量論比であるＮ／Ｓｉ比＝１．３３より小さくても構わない。
【００２１】
さらに、窒素リッチなシリコン窒化膜３２は、シリコンリッチなシリコン窒化膜３１に捕獲された電荷がダイレクトトンネリングでブロック絶縁膜５の側に移動するのを抑制するため、２ｎｍ以上の膜厚であることが望ましい。
【００２２】
また、素子分離絶縁膜４はシリコン酸化膜からなり、ブロック絶縁膜５は膜厚３０ｎｍのアルミナ膜からなる。制御ゲート電極６は、多結晶シリコンとタングステンシリサイド層の積層構造からなり、膜厚１００ｎｍである。
【００２３】
以下、図４乃至図１０を参照して、実施例１に係るＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの製造方法を説明する。図４乃至図１０において、（ａ）はワード線方向（チャネル幅方向）の断面を示しており、(ｂ)はビット線方向（チャネル長方向）の断面を示している。
【００２４】
図４に示すように、所望の不純物をドーピングしたシリコン基板１上に、膜厚３ｎｍのトンネル絶縁膜２を熱酸化法で形成する。次に電荷蓄積層３となるシリコン窒化膜をアンモニアとシリコンソースであるジクロロシランを用いたＬＰＣＶＤ法で形成する。このときに、アンモニアとジクロロシランの流量比（アニモニア／ジクロロシラン）を制御することでシリコン窒化膜のＮ／Ｓｉ比を変化させる。具体的には、トンネル絶縁膜２の上にＮ／Ｓｉ比が１．０のシリコンリッチなシリコン窒化膜３１を３ｎｍ形成する。その後、アンモニアとジクロロシランの流量比（アニモニア／ジクロロシラン）を大きくして、Ｎ／Ｓｉ比が１．２の窒素リッチなシリコン窒化膜３２を２ｎｍ形成する。このようにしてシリコンリッチなシリコン窒化膜３１及び窒素リッチなシリコン窒化膜３２からなる電荷蓄積層３を形成する。続いて、素子分離加工のマスク材となるＢＳＧ膜７をＣＶＤ法で形成する。
【００２５】
次に、図５に示すように、レジスト（図示せず）をマスクにし、ＲＩＥ法により、ＢＳＧ膜７、窒素リッチなシリコン窒化膜３２、シリコンリッチなシリコン窒化膜３１、トンネル絶縁膜２及びシリコン基板１を順次エッチングして、深さ１００ｎｍの素子分離溝８を形成する。
【００２６】
次に、図６に示すように、シリコン酸化膜９を堆積して、素子分離溝８を完全に埋め込み、ＣＭＰ法により、シリコン酸化膜９を平坦化する。このとき、ＢＳＧ膜７の表面が露出する。
【００２７】
次に、図７に示すように、ＢＳＧ膜７を化学薬液などで選択的に除去し、希フッ酸溶液を用いてシリコン酸化膜９をシリコン窒化膜３と同じ高さまでエッチングして、素子分離絶縁膜４を形成する。
【００２８】
次に、図８示すように、ブロック絶縁膜５となる膜厚３０ｎｍのアルミナ膜をＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。さらに、制御ゲート電極６となる膜厚１００ｎｍの導電層をＣＶＤ法で形成する。この導電層は多結晶シリコンとタングステンシリサイドの二層構造からなる。
【００２９】
次に、図９に示すように、シリコン窒化膜１０をＣＶＤ法で形成する。その後、レジスト（図示せず）をマスクにし、ＲＩＥ法により、シリコン窒化膜１０、制御ゲート電極６、ブロック絶縁膜５及び電荷蓄積層３を順次エッチングする。このエッチングによって、シリコン窒化膜１０はエッチングされ、消失する。
【００３０】
さらに、図１０に示すように、制御ゲート電極６、ブロック絶縁膜５及び電荷蓄積層３の側面に熱酸化法とＣＶＤ法を組み合わせて、膜厚１０ｎｍの酸化膜１１を形成する。続いて、イオン注入法と熱アニールにより、不純物拡散層１２を形成し、さらに、ＣＶＤ法を用いて層間絶縁膜１３を形成する。その後は、公知の技術を用いて、配線層等（図示せず）を形成して、メモリセルトランジスタを形成する。
【００３１】
本実施例では、トンネル絶縁膜２の上に、シリコンリッチなシリコン窒化膜３１を形成した後、窒素リッチなシリコン窒化膜３２を形成している。つまり、電荷蓄積層３は、Ｎ／Ｓｉ比の異なるシリコン窒化膜の二層構造である。しかし、二層構造である必要はなく、電荷蓄積層３のトンネル絶縁膜２との界面が化学量論比よりもシリコンリッチなシリコン窒化膜であり、電荷蓄積層３のブロック絶縁膜５との界面がトンネル絶縁膜２との界面と比べて窒素リッチなシリコン窒化膜であれば良い。つまり、シリコン窒化膜の組成は連続的に変化していても良いし、三層以上の積層構造でも良い。
【００３２】
組成が連続的に変化するシリコン窒化膜の製造方法としては、例えば、Ｎ／Ｓｉ比が１．０の膜厚５ｎｍのシリコンリッチなシリコン窒化膜３１を形成した後、ラジカル窒化法や熱窒化法を用いてシリコンリッチなシリコン窒化膜３１の表面を窒化し、シリコンリッチなシリコン窒化膜３１のブロック絶縁膜５側に窒素リッチな組成の層を形成すれば良い。この場合には、窒素リッチなシリコン窒化膜３２は形成しても良いし、形成しなくても良い。
【００３３】
また、本実施例では、チャネル幅方向断面において、電荷蓄積層３の形成後に素子分離溝を形成している。つまり、トンネル絶縁膜２と電荷蓄積層３が素子分離絶縁膜４で分離されている。しかし、このような構造でなくても良い。例えば、図１１に示すように、トンネル絶縁膜２、電荷蓄積層３、ブロック絶縁膜５及び制御ゲート電極６が素子分離絶縁膜４で分離されていなくても良い。さらに、図１２に示すように、トンネル絶縁膜２、電荷蓄積層３、ブロック絶縁膜５及び制御ゲート電極６が素子分離絶縁膜４で分離されていても良い。
【００３４】
また、電荷蓄積層３の窒素リッチなシリコン窒化膜３２の膜厚は同一セル内で均一でなくても良い。例えば、図１３（ａ）に示すようにワード線方向の端部や、図１３（ｂ）に示すようにビット線方向の端部で窒素リッチなシリコン窒化膜３２の膜厚が厚くても良い。つまり、トンネル動作領域の端部で窒素リッチなシリコン窒化膜３２の膜厚が厚くても良い。トンネル動作領域の端部は電界集中により電荷のリークパスとして作用し易く、電荷保持特性の劣化が容易に起こる。そのため、トラップ準位が深く、トラップ密度が低い窒素リッチなシリコン窒化膜３２をトンネル動作領域の端部に厚く形成することで、電荷保持特性がさらに向上する。
【００３５】
さらに、本実施例では、アンモニアとジクロロシランの流量比を制御することで、組成の異なるシリコン窒化膜を形成したが、他の方法でも良い。例えば、シリコンソースと窒化剤を交互に供給するＡＬＤ法で、窒化剤の供給量や供給時間を制御しても良い。ＡＬＤ法は数ｎｍ程度の薄膜の形成においても、比較的精度良く膜厚の制御が可能なため、組成の異なる極薄のシリコン窒化膜の形成に適している。
【実施例２】
【００３６】
図１４は、本発明の実施例２に関わるＮＡＮＤ型フラッシュメモリのメモリセルトランジスタ構造を示す断面図である。図１４（ａ）はワード線方向（チャネル幅方向）の断面を示しており、図１４（ｂ）はビット線方向（チャネル長方向）の断面を示している。
【００３７】
本実施例は、チャネル幅方向の断面図において、電荷蓄積層３のトンネル動作領域の中央部がシリコンリッチなシリコン窒化膜３１であり、トンネル動作領域の端部が窒素リッチなシリコン窒化膜３２である点が実施例１と異なっている。
【００３８】
チャネル幅方向端部の電荷蓄積層３は、チャネル幅方向中央部の電荷蓄積層３と比較して、Ｎ／Ｓｉ比が高い。チャネル幅方向端部の窒素リッチなシリコン窒化膜３２は素子分離絶縁膜４と接している。このようにトンネル動作領域の中央部におけるシリコンリッチなシリコン窒化膜３１は、トラップ準位が浅く、トラップ密度が高い。そのため、消去動作時のトンネル絶縁膜を介した電荷のデトラップが効率良く起こり、消去速度が上がる。また、電界が集中し、電荷のリークパスになり易いトンネル動作領域の端部の電荷蓄積層３は、トラップ準位が深く、トラップ密度が低い窒素リッチなシリコン窒化膜３２であるため、電荷保持特性の劣化を抑制できる。さらに、窒素リッチなシリコン窒化膜３２は、耐酸化バリアとなる。つまり、素子分離溝８へのシリコン酸化膜９の埋め込みや酸化性雰囲気での熱処理を行うことによって生じるシリコンリッチなシリコン窒化膜３１の酸化を抑制し、消去速度の低下を防ぐ。よって、このような構造のメモリセルトランジスタでは、電気的特性の劣化が抑制できる。
【００３９】
実施例１と同様に、シリコンリッチなシリコン窒化膜３１のＮ／Ｓｉ比は１．１以下が望ましく、窒素リッチなシリコン窒化膜３２のＮ／Ｓｉ比は１．１以上が望ましい。シリコンリッチなシリコン窒化膜３１のＮ／Ｓｉ比は１．１以下であれば、電荷のデトラップ効率が上がり、消去速度の高速化が可能である。また、窒素リッチなシリコン窒化膜３２は、シリコンリッチなシリコン窒化膜３１よりもＮ／Ｓｉ比が大きければ良く、化学量論比であるＮ／Ｓｉ比＝１．３３より小さくても構わない。
【００４０】
さらに、窒素リッチなシリコン窒化膜３２は所望の耐酸化性を得るために、２ｎｍ以上の膜厚であることが望ましい。
【００４１】
以下、図１５乃至図１７を参照して、実施例２に係るＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの製造方法を説明する。図１５乃至図１７において、（ａ）はワード線方向（チャネル幅方向）の断面を示しており、(ｂ)はビット線方向（チャネル長方向）の断面を示している。
【００４２】
まず、図１５に示すように、所望の不純物をドーピングしたシリコン基板１上に、膜厚３ｎｍのトンネル絶縁膜２を熱酸化法で形成する。次に電荷蓄積層３の一部となるＮ／Ｓｉ比が１．０のシリコンリッチなシリコン窒化膜３１を膜厚５ｎｍでＬＰＣＶＤ法により形成する。次にマスク材となるＢＳＧ膜７をＣＶＤ法で形成する。
【００４３】
続いて、図１６に示すようにレジスト（図示せず）をマスクにし、ＲＩＥ法により、ＢＳＧ膜７、シリコンリッチなシリコン窒化膜３１を順次エッチングする。露出したシリコンリッチなシリコン窒化膜３１の側壁をラジカル窒化法で窒化し、トンネル動作領域の端部に窒素リッチなシリコン窒化膜３２を形成する。
【００４４】
次に、図１７に示すようにレジスト（図示せず）をマスクにし、ＲＩＥ法により、トンネル絶縁膜２、シリコン基板１をエッチングして、深さ１００ｎｍの素子分離溝８を形成する。
【００４５】
その後は、実施例１の図６から図１０までと同様の方法により、図１４に示したメモリセルトランジスタを形成する。
【００４６】
本実施例では、チャネル幅方向断面において、電荷蓄積層３の形成後に素子分離溝を形成している。つまり、トンネル絶縁膜２と電荷蓄積層３が素子分離絶縁膜４で分離されている。しかし、このような構造でなくても良い。例えば、図１８に示すように、トンネル絶縁膜２、電荷蓄積層３及びブロック絶縁膜５が素子分離絶縁膜４で分離されていても良い。
【００４７】
さらに、図１９に示すように、トンネル動作領域の端部の窒素リッチなシリコン窒化膜３２の幅は膜厚方向において変化しても良い。シリコンリッチなシリコン窒化膜３１の幅がトンネル絶縁膜２側で大きいことで、消去動作時の電荷のデトラップ効率はさらに大きくなり、消去速度が向上する。さらに、ブロック絶縁膜５側で窒素リッチなシリコン窒化膜３２の幅が大きいことで、電荷保持時のブロック絶縁膜５側への電荷の移動を抑制する効果が大きい。
【実施例３】
【００４８】
図２０は、本発明の実施例３に関わるＮＡＮＤ型フラッシュメモリのメモリセルトランジスタ構造を示す断面図である。図２０（ａ）はワード線方向（チャネル幅方向）の断面を示しており、図２０（ｂ）はビット線方向（チャネル長方向）の断面を示している。
【００４９】
本実施例は、チャネル長方向の断面図において、電荷蓄積層３のトンネル動作領域の中央部がシリコンリッチなシリコン窒化膜３１であり、トンネル動作領域の端部が窒素リッチなシリコン窒化膜３２である点が実施例１及び実施例２と異なっている。
【００５０】
チャネル長方向端部の電荷蓄積層３は、チャネル長方向中央部の電荷蓄積層３と比較して、Ｎ／Ｓｉ比が高い。チャネル長方向端部の窒素リッチなシリコン窒化膜３２は酸化膜１１と接している。実施例２において、チャネル幅方向で得られた効果がチャネル長方向において得られる。すなわち、トンネル動作領域の中央部のシリコンリッチなシリコン窒化膜３１は、トラップ準位が浅く、トラップ密度が高い。そのため、消去速度が上がる。また、トンネル動作領域の端部の窒素リッチなシリコン窒化膜３２は、トラップ準位が深く、トラップ密度が低いため、電荷保持特性の劣化が抑制できる。さらに、酸化膜１１や層間絶縁膜１３の形成時のシリコンリッチなシリコン窒化膜３１の酸化が抑制されるため、消去速度の低下を防ぐ。
【００５１】
実施例１及び実施例２と同様に、シリコンリッチなシリコン窒化膜３１のＮ／Ｓｉ比は１．１以下が望ましく、窒素リッチなシリコン窒化膜３２のＮ／Ｓｉ比は１．１以上が望ましい。シリコンリッチなシリコン窒化膜３１のＮ／Ｓｉ比は１．１以下であれば、電荷のデトラップ効率が上がり、消去速度の高速化が可能である。また、窒素リッチなシリコン窒化膜３２は、シリコンリッチなシリコン窒化膜３１よりもＮ／Ｓｉ比が大きければ、電荷保持特性の劣化抑制が可能である。化学量論比であるＮ／Ｓｉ比＝１．３３より小さくても構わない。
【００５２】
さらに、窒素リッチなシリコン窒化膜３２は所望の耐酸化性を得るために、２ｎｍ以上の膜厚であることが望ましい。
【００５３】
以下、図２１乃至図２６を参照して、実施例３に係るＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの製造方法を説明する。図２１乃至図２６において、（ａ）はワード線方向（チャネル幅方向）の断面を示しており、(ｂ)はビット線方向（チャネル長方向）の断面を示している
まず、図２１に示すように、所望の不純物をドーピングしたシリコン基板１上に、膜厚３ｎｍのトンネル絶縁膜２を熱酸化法で形成する。次に電荷蓄積層３の一部となるＮ／Ｓｉ比が１．０のシリコンリッチなシリコン窒化膜３１を膜厚５ｎｍでＬＰＣＶＤ法により形成する。次にマスク材となるＢＳＧ膜７をＣＶＤ法で形成する。
【００５４】
次に図２２に示すようにレジスト（図示せず）をマスクにし、ＲＩＥ法により、ＢＳＧ膜７、シリコンリッチなシリコン窒化膜３１、トンネル絶縁膜２及びシリコン基板１をエッチングして、深さ１００ｎｍの素子分離溝８を形成する。
【００５５】
次に、図２３に示すように、シリコン酸化膜９を堆積して、素子分離溝８を完全に埋め込み、ＣＭＰ法により、シリコン酸化膜９を平坦化する。このとき、ＢＳＧ膜７の表面が露出する。
【００５６】
次に、図２４に示すように、ＢＳＧ膜７を化学薬液などで選択的に除去し、希フッ酸溶液を用いてシリコン酸化膜９をシリコン窒化膜３と同じ高さまでエッチングして、素子分離絶縁膜４を形成する。
【００５７】
さらに図２５に示すように、ＢＳＧ膜１４を形成し、ＲＩＥ法によりＢＳＧ膜１４、シリコンリッチなシリコン窒化膜３１をエッチングする。
【００５８】
図２６に示すように、ＢＳＧ膜１４を選択的にエッチング除去し、ＬＰＣＶＤ法によりＮ／Ｓｉ比が１．２で膜厚２ｎｍの窒素リッチなシリコン窒化膜３２を形成する。シリコンリッチなシリコン窒化膜３１の表面が露出するまで、窒素リッチなシリコン窒化膜３２をエッチングする。
【００５９】
その後は、実施例１の図８から図１０までと同様の方法により、図２０に示したメモリセルトランジスタを形成する。
【００６０】
また、電荷蓄積層３の組成はチャネル長方向において、連続的に変化していても良い。
【００６１】
さらにトンネル動作領域の端部の窒素リッチなシリコン窒化膜３２の幅は膜厚方向において変化しても良い。例えば図２７に示すように、窒素リッチなシリコン窒化膜３２の幅が、ブロック絶縁膜５側よりもトンネル絶縁膜２側で広くなっていても良い。このような構造では、トンネル絶縁膜２のバーズビークを低減することができる。
【００６２】
さらに、実施例１から実施例３を組み合わせた例えば図２８に示すような構造のメモリセルトランジスタでも良い。さらに、図２９に示すように、窒素リッチなシリコン窒化膜の幅がチャネル幅方向とチャネル長方向で膜厚方向に変化していても良い。これら図２８、図２９の構造でも、実施例１から実施例３と同様の効果が得られる。
【００６３】
本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【符号の説明】
【００６４】
１・・・  シリコン基板
２・・・  トンネル絶縁膜
３・・・  電荷蓄積層
３１・・・  シリコンリッチなシリコン窒化膜
３２・・・  窒素リッチなシリコン窒化膜
４・・・  素子分離絶縁膜
５・・・  ブロック絶縁膜
６・・・  制御ゲート電極
７・・・  ＢＳＧ膜
８・・・  素子分離溝
９・・・  シリコン酸化膜
１０・・・  シリコン窒化膜
１１・・・  酸化膜
１２・・・  不純物拡散層
１３・・・  層間絶縁膜
１４・・・  ＢＳＧ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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