(57)【要約】【課題】プロセッサを経由することなくデバイスを動作させることが可能な半導体集積回路を提供する。【解決手段】外部回路と接続可能な半導体集積回路。半導体集積回路は、所定のデバイスパラメータに基づいて動作する複数のデバイス１５と、外部回路から所定のデータを入力する外部端子１１と、外部端子１１によって入力されたデータに基づいてデバイスパラメータを生成するプロセッサブロック１２と、デバイスパラメータを記憶する複数の第１レジスタ１４と、プロセッサブロック１２と複数の第１レジスタ１４との間のインタフェースを切り替えるインタフェース切替部１３と、外部端子１１とプロセッサブロック１２との間でデータを転送する第１信号線Ａと、外部端子１１とインタフェース切替部１３との間で前記データを転送する第２信号線Ｂと、を備えている。プロセッサブロック１２は、第１信号線Ａの転送を制御する第１バスインタフェース１２ｂを有する。インタフェース切替部１３は、第２信号線Ｂの転送を制御する第２バスインタフェース１３ｂを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部回路と接続可能な半導体集積回路であって、
所定のデバイスパラメータに基づいて動作する複数のデバイスと、
前記外部回路から所定のデータを入力する外部端子と、
前記外部端子によって入力されたデータに基づいて前記デバイスパラメータを生成するプロセッサブロックと、
前記デバイスパラメータを記憶する複数の第１レジスタと、
前記プロセッサブロックと前記複数の第１レジスタとの間のインタフェースを切り替えるインタフェース切替部と、
前記外部端子と前記プロセッサブロックとの間で前記データを転送する第１信号線と、
前記外部端子と前記インタフェース切替部との間で前記データを転送する第２信号線と、を備え、
前記プロセッサブロックは、前記第１信号線の転送を制御する第１バスインタフェースを有し、
前記インタフェース切替部は、前記第２信号線の転送を制御する第２バスインタフェースを有することを特徴とする半導体集積回路。
【請求項２】
所定の設定情報を記憶する第２レジスタと、
前記第２レジスタに記憶された設定情報に基づいて、前記第１および第２バスインタフェースの何れか一方を有効にする排他制御回路と、をさらに備える請求項１に記載の半導体集積回路。
【請求項３】
前記第２レジスタは、前記第２信号線上を転送されたデータのみを記憶する請求項２に記載の半導体集積回路。
【請求項４】
前記第２レジスタは、前記第１および第２バスインタフェースの何れか一方が有効であることを示す設定情報を記憶する請求項２または３に記載の半導体集積回路。
【請求項５】
前記複数の第１レジスタは、それぞれ、前記第１または第２信号線上を転送されたデバイスパラメータを記憶する請求項１乃至４の何れか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、複数のデバイスと、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などのプロセッサと、を備える半導体集積回路に関する。
【背景技術】
【０００２】
一般的に、複数のデバイスと、ＣＰＵなどのプロセッサと、を備える半導体集積回路は、複数のデバイスを動作させるためのデバイスパラメータを記憶する複数のレジスタも備えている。このような半導体集積回路には、プロセッサと複数のレジスタとの間のインタフェースを切り替えるインタフェース切替部が設けられている。
【０００３】
従来の半導体集積回路（特許文献１を参照）では、プロセッサが、外部回路から所定のデータを受け取り、そのデータに基づいてデバイスパラメータを生成し、そのデバイスパラメータをレジスタに書き込むようになっている。このとき、インタフェース切替部は、プロセッサと複数のレジスタとの間のインタフェースを切り替えることによって、任意のレジスタにデバイスパラメータが書き込まれるようになっている。
【０００４】
しかしながら、従来の半導体集積回路では、インタフェース切替部は、プロセッサと複数のレジスタとの間のインタフェースのみを切り替えるので、ユーザは、プロセッサを経由しなければデバイスを動作させることはできない。
【０００５】
特に、半導体集積回路のテスト中にプロセッサがロック状態になった（たとえば、プロセッサにエラーが発生した）場合には、プロセッサが正常動作していないので、複数のレジスタにデバイスパラメータを書き込むことはできない。
【０００６】
また、プロセッサのテストを省略して、デバイスの動作のみをテストする場合であっても、複数のレジスタにデバイスパラメータを書き込むためにプロセッサのファームウェアを起動しなければならないので、テスト時間を短縮することができない。
【特許文献１】特開２００４−１５３４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、プロセッサを経由することなくデバイスを動作させることが可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１態様によれば、外部回路と接続可能な半導体集積回路であって、所定のデバイスパラメータに基づいて動作する複数のデバイスと、前記外部回路から所定のデータを入力する外部端子と、前記外部端子によって入力されたデータに基づいて前記デバイスパラメータを生成するプロセッサブロックと、前記デバイスパラメータを記憶する複数の第１レジスタと、前記プロセッサブロックと前記複数の第１レジスタとの間のインタフェースを切り替えるインタフェース切替部と、前記外部端子と前記プロセッサブロックとの間で前記データを転送する第１信号線と、前記外部端子と前記インタフェース切替部との間で前記データを転送する第２信号線と、を備え、前記プロセッサブロックは、前記第１信号線の転送を制御する第１バスインタフェースを有し、前記インタフェース切替部は、前記第２信号線の転送を制御する第２バスインタフェースを有することを特徴とする半導体集積回路が提供される。
【発明の効果】
【０００９】
本発明によれば、プロセッサを経由することなくデバイスを動作させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【００１１】
はじめに、本発明の実施例１について説明する。本発明の実施例１は、ＣＰＵブロックを経由してデバイスを動作させるためのバスインタフェースと、ＣＰＵブロックを経由しないでデバイスを動作させるためのバスインタフェースと、を含む半導体集積回路の例である。
【００１２】
まず、本発明の実施例１に係る半導体集積回路の構成について図１および図２を参照して説明する。図１は、本発明の実施例１に係る半導体集積回路の構成を示すブロック図である。図２は、本発明の実施例１に係る外部端子１１から入力されたデータのデータ構造を示す概略図である。
【００１３】
図１に示すように、本発明の実施例１に係る半導体集積回路は、外部端子１１と、プロセッサブロック１２と、インタフェース切替部１３と、第１レジスタ群１４と、デバイス群１５と、を備えている。
【００１４】
図１に示すように、外部端子１１は、シリアル・データ入出力端子（以下、「ＳＤＡ端子」という）と、シリアル・クロック入出力端子（以下、「ＳＣＬ端子」という）と、を備えている。ＳＤＡ端子およびＳＣＬ端子は、第１信号線Ａ（たとえば、Ｉ２Ｃバス）を介して第１バスインタフェース（以下、「Ｉ／Ｆ」という）１２ｂに接続され、第２信号線Ｂ（たとえば、Ｉ２Ｃバス）を介して第２バスＩ／Ｆ１３ｂに接続されている。また、外部端子１１は、外部回路（図示せず）から所定のデータを入力するようになっている。外部端子１１から入力されたデータは、図２に示すような宛先となる第１または第２バスＩ／Ｆ１２ｂ，１３ｂを特定するためのアドレス、宛先となる第１レジスタ１４ａ乃至１４ｆを特定するためのサブアドレス、およびメインデータから構成されている。メインデータには、アドレスが第１バスＩ／Ｆ１２ｂを特定している場合にはプロセッサ１２ａの演算において使用される情報が含まれており、アドレスが第２バスＩ／Ｆ１３ｂを特定している場合にはデバイスパラメータが含まれている。
【００１５】
図１に示すように、プロセッサブロック１２は、プロセッサ１２ａと、第１バスＩ／Ｆ１２ｂと、を備えている。プロセッサ１２ａは、所定のクロックＣＬＫ１で動作する第１内部バスＣを介して切替回路１３ａに接続されている。また、プロセッサ１２ａは、第１バスＩ／Ｆ１２ｂを介して外部端子１１から所定のデータを入力し、そのデータに含まれるメインデータに基づいてデバイス群１５を動作させるためのデバイスパラメータを生成するようになっている。一方、第１バスＩ／Ｆ１２ｂは、第１信号線Ａを介して外部端子１１に接続されている。また、第１バスＩ／Ｆ１２ｂは、プロセッサ１２ａのリクエストに応じて、第１信号線Ａ上のデータの転送を制御するようになっている。
【００１６】
図１に示すように、インタフェース切替部１３は、切替回路１３ａと、第２バスＩ／Ｆ１３ｂと、を備えている。切替回路１３ａは、第１内部バスＣを介してプロセッサ１２ａに接続され、所定のクロックＣＬＫ２で動作する第２内部バスＤを介して複数の第１レジスタ１４ａ乃至１４ｆに接続されている。また、切替回路１３ａは、プロセッサ１２ａと複数の第１レジスタ１４ａ乃至１４ｆとの間のインタフェースを切り替えるために、第１または第２信号線Ａ，Ｂ上を転送されたデバイスパラメータをサブアドレスによって特定される第１レジスタ１４ａ乃至１４ｆの何れかへ転送するようになっている。一方、第２バスＩ／Ｆ１３ｂは、第２信号線Ｂを介して外部端子１１に接続されている。また、第２バスＩ／Ｆ１３ｂは、第２信号線Ｂ上のデータの転送を制御するようになっている。
【００１７】
図１に示すように、第１レジスタ群１４は、複数の第１レジスタ１４ａ乃至１４ｆから構成されている。複数の第１レジスタ１４ａ乃至１４ｆは、それぞれ、第２内部バスＤを介して切替回路１３ａに接続され、複数のデバイス１５ａ乃至１５ｆに接続されている。また、複数の第１レジスタ１４ａ乃至１４ｆは、第２内部バスＤ上を転送されたデバイスパラメータを記憶するようになっている。
【００１８】
図１に示すように、デバイス群１５は、複数のデバイス１５ａ乃至１５ｆから構成されている。複数のデバイス１５ａ乃至１５ｆは、それぞれ、第１レジスタ１４ａ乃至１４ｆに接続されている。また、複数のデバイス１５ａ乃至１５ｆは、それぞれ、第１レジスタ１４ａ乃至１４ｆに記憶されたデバイスパラメータに基づいて所定の動作を行うようになっている。
【００１９】
次に、本発明の実施例１に係る半導体集積回路の動作について図３を参照して説明する。図３は、本発明の実施例１に係る半導体集積回路の動作を示すブロック図である。
【００２０】
図３（Ａ）に示すように、プロセッサブロック１２を経由して複数のデバイス１５ａ乃至１５ｆを動作させるとき（たとえば、プロセッサ１２ａが動作可能状態にあるとき）には、はじめに、外部端子１１からアドレス、サブアドレス、およびメインデータを含むデータが入力される。次に、外部端子１１からプロセッサブロック１２にデータが転送される。次に、プロセッサブロック１２においてデバイスパラメータが生成される。次に、プロセッサブロック１２からインタフェース切替部１３にサブアドレスおよびデバイスパラメータを含むデータが転送される。次に、インタフェース切替部１３からサブアドレスによって特定される第１レジスタ１４ａ乃至１４ｆの何れかにデバイスパラメータが転送される。次に、サブアドレスによって特定される第１レジスタ１４ａ乃至１４ｆの何れかにデバイスパラメータが記憶される。次に、サブアドレスによって特定される第１レジスタ１４ａ乃至１４ｆの何れかに対応するデバイス１５ａ乃至１５ｆの何れかが、デバイスパラメータに基づいて所定の動作を行う。
【００２１】
図３（Ｂ）に示すように、プロセッサブロック１２を経由しないで複数のデバイス１５ａ乃至１５ｆを動作させるとき（たとえば、プロセッサ１２ａが動作可能状態にないとき）には、はじめに、外部端子１１からアドレス、サブアドレス、およびデバイスパラメータを含むデータが入力される。次に、外部端子１１からインタフェース切替部１３にデータが転送される。次に、インタフェース切替部１３からサブアドレスによって特定される第１レジスタ１４ａ乃至１４ｆの何れかにデバイスパラメータが転送される。次に、サブアドレスによって特定される第１レジスタ１４ａ乃至１４ｆの何れかにデバイスパラメータが記憶される。次に、サブアドレスによって特定される第１レジスタ１４ａ乃至１４ｆの何れかに対応するデバイス１５ａ乃至１５ｆの何れかが、デバイスパラメータに基づいて所定の動作を行う。
【００２２】
本発明の実施例１によれば、図１に示すように、プロセッサブロック１２を経由して複数のデバイス１５ａ乃至１５ｆを動作させるための第１バスＩ／Ｆ１２ｂと、プロセッサブロック１２を経由しないで複数のデバイス１５ａ乃至１５ｆを動作させるための第２バスＩ／Ｆ１３ｂと、が設けられているので、プロセッサ１２ａが動作不能状態にある場合や半導体集積回路のテスト時間を短縮するためにプロセッサ１２ａのファームウェアの起動を省略した場合であっても、半導体集積回路のテストを行うことができる。
【実施例２】
【００２３】
次に、本発明の実施例２について説明する。本発明の実施例２は、ＣＰＵブロックを経由してデバイスを動作させるためのバスインタフェースと、ＣＰＵブロックを経由しないでデバイスを動作させるバスインタフェースと、を選択的に切り替える半導体集積回路の例である。なお、本発明の実施例１と同様の内容についての説明は省略する。
【００２４】
まず、本発明の実施例２に係る半導体集積回路の構成について図４および図５を参照して説明する。図４は、本発明の実施例２に係る半導体集積回路の構成を示すブロック図である。図５は、本発明の実施例２に係る外部端子１１から入力されたデータのデータ構造を示す概略図である。
【００２５】
図４に示すように、本発明の実施例２に係る半導体集積回路は、外部端子１１と、プロセッサブロック１２と、インタフェース切替部１３と、第１レジスタ群１４と、デバイス群１５と、第２レジスタ１６と、を備えている。プロセッサブロック１２およびデバイス群１５は、本発明の実施例１と同様である。
【００２６】
図４に示すように、外部端子１１は、本発明の実施例１と同様である。外部端子１１から入力されたデータは、図２に示すような本発明の実施例１と同様のデータに加えて、図５に示すような第２バスＩ／Ｆ１３ｂを示すアドレス、第２レジスタ１６を示すサブアドレス、および設定情報を含むデータである。
【００２７】
図４に示すように、インタフェース切替部１３は、切替回路１３ａと、第２バスＩ／Ｆ１３ｂと、排他制御回路１３ｃと、を備えている。切替回路１３ａは、第１内部バスＣを介してプロセッサ１２ａに接続され、排他制御回路１３ｃに接続されている。また、切替回路１３ａは、プロセッサ１２ａと複数の第１レジスタ１４ａ乃至１４ｆとの間のインタフェースを切り替えるために、第１または第２信号線Ａ，Ｂ上を転送されたデバイスパラメータをサブアドレスによって特定される第１レジスタ１４ａ乃至１４ｆの何れかへ転送するようになっている。一方、第２バスＩ／Ｆ１３ｂは、第２信号線Ｂを介して外部端子１１に接続され、排他制御回路１３ｃおよび第２レジスタ１６に接続されている。また、第２バスＩ／Ｆ１３ｂは、第２信号線Ｂ上のデータの転送を制御するときに、デバイスパラメータを含むデータを切替回路１３ａへ転送し、設定情報を含むデータを第２レジスタ１６へ転送するようになっている。一方、排他制御回路１３ｃは、切替回路１３ａ、第２バスＩ／Ｆ１３ｂ、および第２レジスタ１６に接続され、所定のクロックＣＬＫ２で動作する第２内部バスＤを介して複数の第１レジスタ１４ａ乃至１４ｆに接続されている。また、排他制御回路１３ｃは、第２レジスタ１６に記憶された設定情報が「有効」を示す場合に、第１バスＩ／Ｆ１２ｂを無効にし、第２バスＩ／Ｆ１３ｂを有効にするようになっている。また、排他制御回路１３ｃは、第２レジスタ１６に記憶された設定情報が「無効」を示す場合に、第１バスＩ／Ｆ１３ａを有効にし、第２バスＩ／Ｆ１３ｂを無効にするようになっている。
【００２８】
図４に示すように、第２レジスタ１６は、第２バスＩ／Ｆ１３ｂおよび排他制御回路１３ｃに接続されている。また、第２レジスタ１６は、外部回路（図示せず）から設定された第２バスＩ／Ｆ１３ｂの有効／無効を示す設定情報を記憶するようになっている。
【００２９】
図４に示すように、第１レジスタ群１４は、複数の第１レジスタ１４ａ乃至１４ｆから構成されている。複数の第１レジスタ１４ａ乃至１４ｆは、それぞれ、第２内部バスＤを介して排他制御回路１３ｃに接続され、複数のデバイス１５ａ乃至１５ｆに接続されている。また、複数の第１レジスタ１４ａ乃至１４ｆは、第２内部バスＤ上を転送されたデバイスパラメータを記憶するようになっている。
【００３０】
なお、本発明の実施例２では、設定情報は、第１バスＩ／Ｆ１２ｂの有効／無効を示す設定情報であっても良い。この場合には、排他制御回路１３ｃは、第２レジスタ１６に記憶された設定情報が「有効」を示す場合には、第１バスＩ／Ｆ１２ｂを有効にし、第２バスＩ／Ｆ１３ｂを無効にする。また、排他制御回路１３ｃは、第２レジスタ１６に記憶された設定情報が「無効」を示す場合には、第１バスＩ／Ｆ１３ａを無効にし、第２バスＩ／Ｆ１３ｂを有効にする。
【００３１】
本発明の実施例２によれば、第２レジスタ１６に記憶された設定情報に基づいて第１バスＩ／Ｆ１２ｂと第２バスＩ／Ｆ１３ｂとを排他的に制御するので、第１および第２バスＩ／Ｆ１２ｂ，１３ｂが同時に切替回路１３ａにアクセスするという不具合を回避することができる。特に、本発明の実施例１では、第１および第２バスＩ／Ｆ１２ｂ，１３ｂが同時に切替回路１３ａにアクセスした場合には、プロセッサ１２ａからのリード時にレジスタ値が一致しないなどの誤動作が発生する可能性があるが、本発明の実施例２では、このような誤動作を防ぐことができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例１に係る半導体集積回路の構成を示すブロック図である。
【図２】本発明の実施例１に係る外部端子１１から入力されたデータのデータ構造を示す概略図である。
【図３】本発明の実施例１に係る半導体集積回路の動作を示すブロック図である。
【図４】本発明の実施例２に係る半導体集積回路の構成を示すブロック図である。
【図５】本発明の実施例２に係る外部端子１１から入力されたデータのデータ構造を示す概略図である。
【符号の説明】
【００３３】
１１  外部端子
１２  プロセッサブロック
１２ａ  プロセッサ
１２ｂ  第１バスＩ／Ｆ
１３  インタフェース切替部
１３ａ  切替回路
１３ｂ  第２バスＩ／Ｆ
１３ｃ  排他制御回路
１４ａ乃至１４ｆ  第１レジスタ
１５ａ乃至１５ｆ  デバイス
１６  第２レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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