(57)【要約】【課題】リーク電流の発生を抑制でき、良好なピンチオフ特性を有する化合物半導体素子を提供すること。【解決手段】化合物半導体素子において、素子表面から基板１の厚さ方向にバッファ層２まで達する第１の素子分離部９を形成する。また、平面視において、第１の素子分離部９を囲むように位置する第２の素子分離部１０を形成する。このようにして、電極７とバッファ層２との距離を大きくして、バッファ層２にかかる電界を緩和し、リーク電流を抑制する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
上記基板上に形成されたバッファ層と、
上記バッファ層上に形成された化合物半導体層と、
上記化合物半導体層上に形成され、かつ、上記基板と電気的に接続された電極と
を備え、
上記化合物半導体層の表面から略上記化合物半導体層の厚み方向に広がる第１の素子分離部と、
平面視において、上記第１の素子分離部を囲むように位置する第２の素子分離部と
を有することを特徴とする化合物半導体素子。
【請求項２】
請求項１に記載の化合物半導体素子において、
上記第２の素子分離部は、上記基板にまで達していることを特徴とする化合物半導体素子。
【請求項３】
請求項１または２に記載の化合物半導体素子において、
上記基板の厚さ方向において、上記第１の素子分離部の上記基板側の端は、上記バッファ層まで達していることを特徴とする化合物半導体素子。
【請求項４】
請求項１から３までのいずれか一項に記載の化合物半導体素子において、
上記基板の上記バッファ層側の表面に平行な方向において、上記第１素子分離部と上記第２素子分離部との距離は、０.２μｍ以上であることを特徴とする化合物半導体素子。
【請求項５】
請求項１から４までのいずれか一項に記載の化合物半導体素子において、
上記第１素子分離部および上記第２素子分離部の夫々は、絶縁膜によって保護されていることを特徴とする化合物半導体素子。
【請求項６】
請求項１から５までのいずれか一項に記載の化合物半導体素子において、
上記化合物半導体層および上記バッファ層の夫々は、３族窒化物半導体からなることを特徴とする化合物半導体素子。
【請求項７】
請求項１から６までのいずれか一項に記載の化合物半導体素子において、
上記化合物半導体層上に、ソース電極、ドレイン電極およびゲート電極を有し、
上記ソース電極と、上記基板とを電気的に接続していることを特徴とする化合物半導体素子。
【請求項８】
請求項１から７までのいずれか一項に記載の化合物半導体素子において、
上記基板は、導電性を有していることを特徴とする化合物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体素子に関し、特に、窒化ガリウム系化合物半導体素子に関する。
【背景技術】
【０００２】
従来、窒化ガリウム系化合物半導体素子は、高い絶縁破壊電界と飽和電子速度を持ち、さらにヘテロ接合を形成することによって高い電子移動度が得られることから、高周波・高出力用半導体デバイスとして注目されている。
【０００３】
ここで、主な窒化ガリウム系化合物半導体素子としては、ショットキーバリアダイオード、ヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ。以下、ヘテロ接合ＦＥＴと言う。）などが挙げられる。
【０００４】
従来のショットキーバリアダイオードは、シリコンから成る基板と、一層又は複数層のＧａＮ系化合物半導体を積層して成るバッファ層と、アンドープのＧａＮ層及びアンドープのＡｌＧａＮ層をバッファ層上に順次形成した窒化ガリウム系の化合物半導体層と、化合物半導体層の上面に形成されるショットキーバリア電極と、オーミック電極とを備える。バッファ層は、シリコン基板と化合物半導体層との格子定数の差を緩和し、良好な成長を促すために用いられる。ショットキーバリア電極は、ＡｌＧａＮ層との界面にショットキー障壁を形成し、オーミック電極は、ＡｌＧａＮ層と低抵抗接触する。
【０００５】
窒化ガリウム系化合物半導体素子では、基板電位を固定し、電気的特性を安定させるために、電極（ショットキーバリアダイオードではカソード電極、ヘテロ接合ＦＥＴではソース電極）と、シリコン基板とを電気的に接続する構造を有する場合が多い。しかし、この構造では、化合物半導体層の表面と、基板との間で厚み方向（縦方向）に大きな電圧差が生じ、漏れ（リーク）電流が流れる。さらに、化合物半導体層およびバッファ層の側面と、基板との間で放電が発生することがあり、良好なピンチオフ特性を得ることが難しい。ここで、良好なピンチオフ特性とは、化合物半導体素子へ印加する電圧の制御により、化合物半導体素子から取り出される電流が十分小さくなり、オフ状態となることを指す。
【０００６】
この問題を解決するための化合物半導体素子が、特開２００８−１２４４０９号公報（特許文献１）に提案されている。
【０００７】
図６は、特許文献１に記載の化合物半導体素子の断面構造を示す図である。
【０００８】
図６に示すように、従来の化合物半導体素子ＳＢＤ３０（以下、ＳＢＤ３０と呼ぶ。）は、シリコン基板１３１と、基板１３１上に形成されたバッファ層１３２と、バッファ層１３２上に形成されたチャネル層１３３と、チャネル層１３３上に形成されたバリア層１３４とを有する。さらに、上記ＳＢＤ３０は、バリア層１３４上に形成されたアノード電極１３５およびカソード電極１３６と、バリア層１３４表面から厚み方向に基板まで形成された素子分離部１３７と、アノード電極１３５およびカソード電極１３６以外の部分を被膜した絶縁膜１３８とを有する。
【０００９】
上記ＳＢＤ３０は、上記素子分離部１３７を、絶縁性保護膜１３８の一部によって被覆・保護することにより、側面、すなわち、素子分離部１３７からの放電の発生を抑制し、リーク電流を軽減するようにしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−１２４４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１に記載の構造を用いた化合物半導体素子において、電極に高電圧を印加したところ、リーク電流が十分に抑制できず、良好なピンチオフ特性を得られなかった。詳しくは、本願発明者は、特許文献１に記載の構造を用いた化合物半導体素子について、電界状態のシミュレーションを行なった。その結果、電極に高電圧を印加した場合、その電極に近いバッファ層側面に大きな電界がかかっていることが判明した。
【００１２】
図７は、本願発明者が特許文献１に記載の構造を用いたＦＥＴにおいて、電界状態のシミュレーションを行った際の結果を示す図である。
【００１３】
図７に示すように、この素子は、基板１２１と、基板１２１上に形成されたバッファ層１２２と、バッファ層１２２上に形成された化合物半導体層１２３と、化合物半導体層１２３上に形成されたドレイン電極１２４およびゲート電極１２５を有する。
【００１４】
ここで、ドレイン電極は、化合物半導体層１２３の表面にオーミック接触し、ゲート電極は、化合物半導体層１２３の表面にショットキー接触する。また、上記基板１２１は、０Ｖである一方、ドレイン電極１２４は、６００Ｖである。尚、この構成は、後述する図２〜４でも同様である。
【００１５】
図７に示すように、上記バッファ層１２２の側面には１．３ＭＶ／ｃｍを超える電界がかかっている。上記バッファ層１２２は、一層又は複数層のＧａＮ系化合物半導体を積層した構成をしており、その界面等でキャリアが発生しやすい。そのため、上記バッファ層１２２の側面に大きな電界を印加すると、バッファ層１２２の側面を通じてリーク電流が流れ、良好なピンチオフ特性を得ることができない。
【００１６】
そこで、本発明の課題は、リーク電流の発生を抑制し、良好なピンチオフ特性を有する化合物半導体素子を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、この発明の化合物半導体素子は、
基板と、
上記基板上に形成されたバッファ層と、
上記バッファ層上に形成された化合物半導体層と、
上記化合物半導体層上に形成され、かつ、上記基板と電気的に接続された電極と
を備え、
上記化合物半導体層の表面から略上記化合物半導体層の厚み方向に広がる第１の素子分離部と、
平面視において、上記第１の素子分離部を囲むように位置する第２の素子分離部と
を有することを特徴としている。
【００１８】
本発明によれば、第１の素子分離部を囲むように位置する第２の素子分離部を有するから、高電圧を印加する電極と、側面との距離を長くすることができる。したがって、側面にかかる電界を緩和できて、リーク電流を抑制でき、良好なピンチオフ特性を獲得することができる。
【００１９】
また、一実施形態では、
上記第２の素子分離部は、上記基板にまで達している。
【００２０】
素子の分離は、ダイシングで行うことが多いが、ダイシングでは表面の状態を良好に保つことができず、荒れた側面部に電界が集中するため、リーク電流が流れ易い。上記第２の素子分離部を、基板にまで達するように形成し、かつ、ドライエッチング等の手法により、第２の素子分離部の表面を、良好な表面状態に加工すると、すなわち、化合物半導体層及びバッファ層の側面の状態を良好に保つようにすると、リーク電流を軽減できる。
【００２１】
また、一実施形態では、
上記基板の厚さ方向において、上記第１の素子分離部の上記基板側の端は、上記バッファ層まで達している。
【００２２】
シミュレーションの結果から第１の素子分離部の下端で電界が高く、第２の素子分離部の上端で電界が低くなることがわかった。このため、第１の素子分離をバッファ層まで生成することで、電界の小さい第２の素子分離部の上端をバッファ層表面に配置でき、バッファ層の表面を流れるリーク電流を軽減できる。
【００２３】
また、一実施形態では、
上記基板の上記バッファ層側の表面に平行な方向において、上記第１素子分離部と上記第２素子分離部との距離は、０.２μｍ以上である。
【００２４】
第１の素子分離部から第２の素子分離部までの距離（以下、Ｌと言う。）が０．２μｍより小さい範囲では、第２の素子分離部の上端が電極からあまり離れていないため、電界を緩和する効果が小さく、バッファ層の側面からのリークをあまり抑制できない。一方、Ｌを０．２μｍ以上に長くすることにより、電極から側面を十分離すことができ、バッファ層の側面にかかる電界を緩和できる。
【００２５】
また、一実施形態では、
上記第１素子分離部および上記第２素子分離部の夫々は、絶縁膜によって保護されている。
【００２６】
上記絶縁膜としては、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙがある。尚、ここでｘおよびｙは、任意の値である。
【００２７】
上記実施形態によれば、絶縁膜によって、化合物半導体層およびバッファ層が素子側面に露出しないから、素子の側面部での放電の発生を良好に防止することができる。
【００２８】
また、一実施形態では、
上記化合物半導体層および上記バッファ層の夫々は、３族窒化物半導体からなる。
【００２９】
３族窒化物半導体は、従来の半導体に比べてバンドギャップが大きい。このことから、化合物半導体層のヘテロ接合界面は、格子歪による強いピエゾ効果、及び、自発分極を起こす。このヘテロ接合により、上記実施形態の化合物半導体素子においては、高い濃度のキャリアが化合物半導体層に蓄積される。その他に、３族窒化物半導体は、化学的、及び物理的に強固であるため、上記実施形態の化合物半導体素子は、絶縁破壊電界が、高くなる。化合物半導体層およびバッファ層の夫々が３族窒化物半導体からなるヘテロ接合電界効果トランジスタは、高濃度キャリアによる高出力性を実現でき、かつ、高い絶縁破壊電界が、高くなるのである。
【００３０】
また、一実施形態では、
上記化合物半導体層上に、ソース電極、ドレイン電極およびゲート電極を有し、
上記ソース電極と、上記基板とを電気的に接続している。
【００３１】
化合物半導体素子の中でも、化合物半導体層上に、ソース電極、ドレイン電極およびゲート電極を有し、ソース電極と基板とを、電気的に接続したＦＥＴ（電界効果トランジスタ）は、他の素子よりも素子にかかる電界が高くなる。このため、ＦＥＴに、本素子構造を用いることで、リーク電流をより軽減できる。
【００３２】
また、一実施形態では、
上記基板は、導電性を有している。
【００３３】
導電性基板は、基板の抵抗が小さいため、基板内における電圧降下が少なく、バッファ層及び化合物半導体層に大きな電圧がかかる。そのため、導電性基板を用いた素子では、本素子構造を用いることによって、リーク電流をより軽減できる。
【００３４】
また、一実施形態では、
基板は、シリコン基板からなる。
【００３５】
シリコンは、バンドギャップが小さく、絶縁破壊電界が低い。そのため従来の素子構造では、大きな電界によって破壊される恐れがある。本素子構造では、電界を緩和できるから、シリコン基板を使用したとしても、破壊が起こりにくい。
【発明の効果】
【００３６】
本発明の化合物半導体素子によれば、リーク電流を低減することができ、ピンチオフ特性を向上できる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施形態の化合物半導体素子であるヘテロ接合ＦＥＴの構成を示す断面図である。
【図２】上記第１実施形態の化合物半導体素子において、第１の素子分離部がバッファ層まで達した場合の電界状態のシミュレーション結果である。
【図３】上記第１実施形態の化合物半導体素子において、第１の素子分離部がキャリア層まで達した場合の電界状態のシミュレーション結果である。
【図４】参考例の化合物半導体素子の電界状態のシミュレーション結果である。
【図５】上記第１実施形態の化合物半導体素子において、Ｌを変化させた場合のバッファ層表面にかかる最低電界をプロットした図である。
【図６】従来の素子の構成を示す断面図である。
【図７】従来の素子の電界状態のシミュレーション結果である。
【発明を実施するための形態】
【００３８】
以下、本発明を図示の形態により詳細に説明する。
【００３９】
図１は、本発明の第１実施形態の化合物半導体素子ＦＥＴ２０（以下、ＦＥＴ２０と言う。）の断面構造図である。
【００４０】
図１に示すように、ＦＥＴ２０は、シリコンからなる基板１と、基板１の主表面上に形成された、一層または複数層のＧａＮ系化合物半導体を積層して成るバッファ層２とを有する。上記基板１は、導電性を有している。バッファ層２は、シリコンからなる基板１と化合物半導体層との格子定数の差を緩和し、良好な成長を促すために形成される。上記バッファ層２の構成としては、例えば、ＡｌＧａＮ／ＡｌＮ、ＧａＮ／ＡｌＧａＮの積層構造などを使用できる。尚、基板としては、例えば、サファイア、ＳｉＣ等、シリコンからなる基板以外の如何なる基板も使用できる。
【００４１】
上記ＦＥＴ２０は、さらに、バッファ層２上に形成された、ＧａＮからなるチャネル層３と、チャネル層３上に形成された、ＡｌＧａＮからなるバリア層４と、バリア層４上に形成された、ＧａＮからなるキャップ層５と、キャップ層５上に形成された、金属からなるソース電極６と、ドレイン電極７と、ゲート電極８とを有する。上記チャネル層３、バリア層４およびキャップ層５は、化合物半導体層を構成している。上記ソース電極６は、基板１に電気的に接続されている。
【００４２】
尚、バッファ層および化合物半導体層の夫々を、この実施形態の例に限らず、ＡｌＧａＮ、ＧａＮ、ＡｌＮ、ＩｎＮ等の３族窒化物半導体で構成すると、バンドギャップを大きくできて、化合物半導体層のヘテロ接合界面が、格子歪による強いピエゾ効果、及び、自発分極を起こす。したがって、このヘテロ接合により、高い濃度のキャリアを化合物半導体層に蓄積できる。また、３族窒化物半導体は、化学的、及び物理的に強固であるため、化合物半導体素子の絶縁破壊電界が、高くなる。このことから、化合物半導体層およびバッファ層の夫々が３族窒化物半導体からなるヘテロ接合電界効果トランジスタは、高濃度キャリアによる高出力性を実現でき、かつ、高い絶縁破壊電界が、高くなるのである。
【００４３】
上記ＦＥＴ２０は、さらに、キャップ層５の表面から厚み方向にバッファ層２まで形成された、第１の素子分離部９と、基板１の厚さ方向において、第１の素子分離部９の基板１側の端から基板１まで形成された、第２の素子分離部１０とを有する。上記ＦＥＴ２０の表面において、ソース電極６、ドレイン電極７、及びゲート電極８以外の部分は、ＳｉＮｘ（ここで、ｘは、任意の値である）からなる絶縁膜１１で被膜されている。尚、絶縁膜としては、ＳｉＮｘ以外に、例えば、ＳｉＯｘ、ＳｉＯｘＮｙ（ここでｘおよびｙは、任意の値である）を好適に使用できる。
【００４４】
上記チャネル層３は、バリア層４から供与された電子を蓄積する機能と、ソース電極６及びドレイン電極７の間に電圧を印加することにより、電子を高速に流す機能とを有する。上記バリア層４は、チャネル層３と接合することでチャネル層３に電子供与を行なう。上記キャップ層５は、チャネル層３と、ソース電極６、ドレイン電極７、ゲート電極８の夫々とが、コンタクトを取りやすくなるように形成されている。更に、上記キャップ層５は、バリア層４の表面酸化を防ぐ。上記ソース電極６、ドレイン電極７およびゲート電極８は、外部の電源及び電圧源と接続し、電力の出入力を行なうため設けられている。
【００４５】
上記ソース電極６は、図示しないアース又は外部の構造物および基板１へ接続され、ドレイン電極７は、図示しない外部の電圧源と接続される。上記ドレイン電極７に正電圧を印加することで、ソース電極６からドレイン電極７への電子の流れを発生させ、ソース電極６は、電子の供与源として、ドレイン電極７は、ＦＥＴ２０から電子を取り出す部分として機能する。
【００４６】
上記ゲート電極８は、図示しない電圧源と接続され、本ＦＥＴ２０に電圧を印加することで、その動作を制御する。上記ソース電極６及びドレイン電極７は、ＧａＮキャップ層５との界面において、オーミック接触をとるような材料からなる。上記ゲート電極８は、ＧａＮキャップ層５との界面においてショットキー接触をとるような材料からなる。
【００４７】
上記第１の素子分離部９及び第２の素子分離部１０は、ドライエッチングで形成される。上記第１の素子分離部９及び第２の素子分離部１０は、側面をドレイン電極から遠ざける役割を担い、それにより、バッファ層２の側面にかかる電界を緩和できる。尚、最後の素子分離は、基板１をダイシングすることで行う。
【００４８】
上記絶縁膜１１は、プラズマＣＶＤにより形成される。上記絶縁膜１１は、ＦＥＴ２０の表面および側面を保護し、素子表面および素子側面からの放電を良好に防止する。尚、素子分離部は、全部または一部のみが、絶縁材料で保護されていても良く、全部が絶縁膜で保護されていなくても良い。
【００４９】
上記構成において、上記ＦＥＴ２０を、次のように動作させる。すなわち、図１を参照して、図示しない外部電源により、上記ソース電極６−ドレイン電極７間に電圧を印加する。上記ドレイン電極７の方がソース電極６より高電位とする。この状態で、ソース電極６−ドレイン電極７間にチャネル層３を介して電流が流れる。ここで、上記ゲート電極８より電圧を印加する。上記ゲート電極８への印加電圧を調整することにより、ゲート電極８直下のチャネル層３のバンドの様子を変化させる。これにより、上記ＦＥＴ２０内の動作を制御し、ソース電極６−ドレイン電極７間の電流のＯＮ−ＯＦＦを行なう。
【００５０】
また、上記ＦＥＴ２０は、例えば、次のように形成する。
【００５１】
先ず、シリコン基板１上に、ＡｌＧａＮ／ＡｌＮの積層構造から成る厚さ３μｍのバッファ層２を、バッファ層２上に、厚さ１μｍのアンドープＧａＮからなるチャネル層３を、チャネル層３上に、厚さ２０ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎからなるバリア層４を、バリア層４上に、厚さ１ｎｍのアンドープＧａＮからなるキャップ層５を、それぞれ、有機金属化学気相合成（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ法）により形成する。次に、キャップ層５上に、レジストマスクを用いて、ソース電極６、ドレイン電極７及びゲート電極８を、スパッタ法によりそれぞれ形成する。上記ソース電極６及びドレイン電極７の夫々は、Ｔｉ／Ａｌ／Ｎｉ／Ａｕを、積層して形成する。一方、上記ゲート電極８は、ＷＮ／Ａｕを、積層して構成する。
【００５２】
以下に、本実施形態の半導体素子の電界状態について、図２、図３および図５を用いて詳細に説明する。
【００５３】
図２および図３は、上記第１実施形態の化合物半導体素子において、第１の素子分離部９の表面からの深さを変えた場合の電界状態のシミュレーション結果を示す図である。また、図４は、参考例の化合物半導体素子において、電界状態のシミュレーション結果を示す図である。
【００５４】
図２および図３を参照して、第１実施形態の素子は、基板２１（図１の基板１に対応）と、基板２１上に形成されたバッファ層２２（図１のバッファ層２に対応）と、バッファ層２２上に形成された、化合物半導体層２３（図１のチャネル層３、バリア層４、キャップ層５の積層構造に対応）と、化合物半導体層２３上に形成されたドレイン電極２４（図１のドレイン電極７に対応）およびゲート電極２５（図１のゲート電極８に対応）を有する。ここで図２および図３に示す素子では、第１の素子分離部と、第２の素子分離部との距離Ｌは、１μｍである。また、ドレイン電極２４は、化合物半導体層２３の表面とオーミック接触し、ゲート電極２５は、化合物半導体層２３の表面とショットキー接触する。また、上記基板２１は、０Ｖであり、電極は、６００Ｖである。
【００５５】
図２に示す素子と、図３に示す素子とは、第２の素子分離部が、基板まで達している構成が、同一である一方、図２に示す素子が、第１の素子分離部が、バッファ層まで達しているのに対し、図３に示す素子が、第１の素子分離部が、キャリア層まで達している点が異なっている。
【００５６】
一方、図４に示す参考例の素子では、第１の素子分離部が、形成されていない点のみが、図２、図３の構成と、異なっている。すなわち、図４に示す参考例の素子では、ドレイン電極２４は、化合物半導体層２３の表面とオーミック接触し、ゲート電極２５は、ショットキー接触する。また、上記基板２１は、０Ｖであり、電極は、６００Ｖである。尚、図４において、２２は、バッファ層を示している。
【００５７】
図２〜図４を参照して、バッファ層２２の側面の表面の最低電界はそれぞれ０．５ＭＶ／ｃｍ、１．２ＭＶ／ｃｍ、１．４ＭＶ／ｃｍ程度である。バッファ層２２の表面を流れるリーク電流は、その表面における最低電界に依存し、その式は、Ｊ＝σＥ（Ｊは電流、σは伝導率、Ｅは電界）で表わされる。したがって、第１実施形態の化合物半導体素子のように、第１の素子分離部と、第２の素子分離部とを設けることにより、バッファ層２２の側面にかかる電界を緩和することができて、化合物半導体素子におけるリーク電流を低減することができる。また、第1の素子分離部が、バッファ層２２まで達する場合が、最も電界を緩和できて、最も良好なピンチオフ特性を獲得することができる。
【００５８】
図５は、上記第１実施形態の化合物半導体素子において、Ｌを変化させた場合のバッファ層の側面にかかる最低電界をプロットした図である。ここで第１の素子分離部は、バッファ層まで達し、第２の素子分離部は、基板まで達し、基板は、０Ｖ、電極は、６００Ｖである。
【００５９】
図５を参照して、Ｌ≧０．２μｍでは、最低電界は０．５５ＭＶ／ｃｍ以下と非常に小さく、Ｌ依存性も小さい。一方、Ｌ＜０．２μｍでは、最低電界が、急激に上昇する。このためＬが０．２μｍ以上であると、電界を緩和し、リーク電流を抑制する効果を格段に大きくすることができる。
【００６０】
以上、本発明によれば、リーク電流を低減した良好なピンチオフ特性を有する化合物半導体素子を提供することができる。また、本発明の化合物半導体素子は、高耐圧・高出力を必要とする基地局用高周波トランジスタや、電源スイッチング素子に好適に適用することができる。
【００６１】
尚、今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味および範囲内でのすべての変更を含む。
【符号の説明】
【００６２】
１,２１,１２１,１３１  基板
２,２２,１２２,１３２  バッファ層
３,１３３  チャネル層
４,１３４  バリア層
５  キャップ層
６  ソース電極
７,２４,１２４  ドレイン電極
８,２５,１２５  ゲート電極
９  第１の素子分離部
１０  第２の素子分離部
１１  絶縁膜
２３,１２３  化合物半導体層
１３５  アノード電極
１３６  カソード電極
１３７  素子分離部
１３８  絶縁膜
【図１】
2010258148.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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