(57)【要約】【課題】携帯電話用コンデンサマイクロフォンなどにおいて、Ｊ−ＦＥＴのソース−ドレイン間にＲＦフィルタを接続する回路が採用される場合に、個別のＲＦフィルタとＪ−ＦＥＴを基板に実装すると、組立工程での歩留まりの低下が問題となる。また小型化の要求にも対応できない問題があった。【解決手段】１つのｎ型半導体基板に、Ｊ−ＦＥＴとＲＦフィルタを集積化する。半導体基板をバックドレインとし、ｎ型半導体基板表面に設けたｐ型不純物領域内にＪ−ＦＥＴを形成する。バックドレインは表面のＪ−ＦＥＴのドレイン領域と接続する。Ｊ−ＦＥＴのゲート領域はＪ−ＦＥＴのチャネル領域と、ｐ型不純物領域に設けられる。ドレイン領域の一部はＪ−ＦＥＴのチャネル領域からｎ型半導体基板まで延在し、ｎ型半導体基板には、ｐ型不純物領域を設けてＪ−ＦＥＴのソース−ドレイン間にＲＦ−フィルタを構成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該一導電型半導体基板上に設けられた一導電型半導体層と、
該一導電型半導体層上にそれぞれ離間して設けられた第１の逆導電型不純物領域、第２の逆電型不純物領域および第３の逆導電型不純物領域と、
前記第１の逆導電型不純物領域に設けられた一導電型のチャネル領域と、
該チャネル領域に設けられた一導電型のソース領域と、
前記チャネル領域に設けられた一導電型の第１ドレイン領域および第２ドレイン領域と、
前記チャネル領域に設けられた逆導電型の第１ゲート領域と、
前記第１の逆導電型領域に設けられた逆導電型の第２ゲート領域と、
を具備し、
前記第２ドレイン領域は、一部が前記チャネル領域から突出して前記一導電型半導体層まで延在し、
前記第１ドレイン領域、前記第２ドレイン領域及び前記一導電型半導体基板は電気的に接続されてドレイン領域となり、
前記第１ゲート領域、前記第２ゲート領域は電気的に接続されてゲート領域となり、
前記ソース領域、前記第２の逆導電型不純物領域および前記第３の逆導電型不純物領域は電気的に接続されることを特徴とする半導体装置。
【請求項２】
前記第２の逆導電型不純物領域と前記一導電型半導体層からなる第１ダイオード、および前記第３の逆導電型不純物領域と前記一導電型半導体層からなる第２ダイオードが、前記ソース領域と前記ドレイン領域間に並列に接続することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一導電型半導体層上に設けられ、一端が前記ソース領域と接続し、他端が前記ゲート領域と接続した抵抗を具備することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の逆導電型不純物領域に設けられた第１の一導電型不純物領域と、該第１の一導電型不純物領域に設けられた第２の一導電型不純物領域および第４の逆導電型不純物領域を具備し、
前記第２の一導電型不純物領域が前記ゲート領域と接続し、
前記第４の逆導電型不純物領域が前記ソース領域と接続したことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１ダイオードと前記第２ダイオードは異なる容量値を有することを特徴とする請求項２から請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に１チップ内にＪ−ＦＥＴとＲＦフィルタを集積化した半導体装置に関する。
【背景技術】
【０００２】
携帯電話等に用いられるエレクトレットコンデンサマイクロフォン（Electret  Condenser  Microphone：以下ＥＣＭ）のインピーダンス変換および増幅を行うために、接合型電界効果トランジスタ（Junction  Field  Effect  Transistor：以下Ｊ−ＦＥＴ）が採用される場合がある。
【０００３】
図４は、増幅素子に採用されるＪ−ＦＥＴ１２１の一例を示す回路図である。Ｊ−ＦＥＴ１２１のゲートＧがＥＣＭ１３０の一端に接続し、ソースＳおよびドレインＤが出力となる。またＲＦフィルタ１２２として、Ｊ−ＦＥＴのソース−ドレイン間に複数の容量Ｃ１、Ｃ２を並列に接続する技術が知られている（例えば特許文献１。）。
【０００４】
この場合、Ｊ−ＦＥＴ１２１と容量Ｃ１、Ｃ２はそれぞれ独立したチップであり、個別に実装基板に実装される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許公開２００５−５７６４５号公報  （第１５頁  第１０図）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の如く、独立したＪ−ＦＥＴ１２１とＲＦフィルタ１２２を個別に実装基板に実装する場合には、組立工程における工数の増加や、歩留まりの低下が問題となる。
【０００７】
そこで、図５の如く、１チップにＪ−ＦＥＴ２２１とＲＦフィルタ２２２を集積化することが考えられる。図５（Ａ）は、１つの半導体基板に従来構造のＪ−ＦＥＴ２２１とＲＦフィルタ２２２を集積化した半導体装置２００の断面図であり、図５（Ｂ）はこの回路図である。
【０００８】
ｐ型半導体基板２０１上にｎ型半導体層２０２を積層し、ｎ型半導体層２０２表面からｐ型半導体基板に達する高濃度のｐ型不純物領域（分離領域）２０３でＪ−ＦＥＴ２２１のチャネル領域２０４を区画する。チャネル領域２０４表面にｎ型のソース領域２０５およびドレイン領域２０６が設けられ、これらの間にゲート領域２０７が設けられる。ｐ型半導体基板２０１はバックゲートとなり、ゲート領域２０７と電気的に接続する。
【０００９】
また、分離領域２０３によってＪ−ＦＥＴ２２１と分離されたＲＦフィルタ２２２を設ける。ＲＦフィルタ２２２はｎ型半導体層２０２表面にｐ型不純物領域２０８、２０９を設け、これらをＪ−ＦＥＴ２２１のソース領域２０５と接続する。更に、ＲＦフィルタ２２２のｎ型半導体層２２２（コンタクト領域２１０）をＪ−ＦＥＴ２２１のドレイン領域２０６と電気的に接続する。
【００１０】
これによって、図４の如く、Ｊ−ＦＥＴ２２１のソース領域２０５−ドレイン領域２０６間に、２つのダイオードＤ１、Ｄ２を容量としたＲＦフィルタ２２２が接続される。  しかしこの構造では、Ｊ−ＦＥＴ２２１の増幅素子としての動作が不安定になる問題があった。すなわち、ＲＦフィルタ２２２にはｐ型半導体基板２０１とｎ型半導体層２０２によるダイオードＤ’が形成され（図５（Ａ））、これがＪ−ＦＥＴ２２１のゲートＧ−ドレインＤ間に接続する（図５（Ｂ））。つまりＪ−ＦＥＴ２２１のゲートＧに容量が接続するため、増幅素子の入力容量Ｃｉｓｓの増加による順伝達特性（増幅特性）の劣化を招く問題があった。
【００１１】
また、従来構造では、携帯電話等の増幅素子として採用されるＪ−ＦＥＴ２２１の場合、出力側となるドレインＤ−ソースＳ間の静電破壊耐量が小さい問題があった。
【００１２】
入力側となるゲートＧは、例えばＥＣＭ１３０の一端と接続し、ＥＣＭ１３０の他端は接地される構成となるため、比較的静電破壊には強い。これに対し、出力側となるドレインＤ−ソースＳ間は実装基板に接続するため入力側に比べて静電破壊に弱い。特にドレインＤは、その回路構成上（図５（Ｂ））、ソースＳに比べて静電気電流の流れる経路が少なく、静電破壊に弱い問題があった。
【課題を解決するための手段】
【００１３】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該一導電型半導体基板上に設けられた一導電型半導体層と、該一導電型半導体層上にそれぞれ離間して設けられた第１の逆導電型不純物領域、第２の逆電型不純物領域および第３の逆導電型不純物領域と、前記第１の逆導電型不純物領域に設けられた一導電型のチャネル領域と、該チャネル領域に設けられた一導電型のソース領域と、前記チャネル領域に設けられた一導電型の第１ドレイン領域および第２ドレイン領域と、前記チャネル領域に設けられた逆導電型の第１ゲート領域と、前記第１の逆導電型領域に設けられた逆導電型の第２ゲート領域と、
を具備し、前記第２ドレイン領域は、一部が前記チャネル領域から突出して前記一導電型半導体層まで延在し、前記第１ドレイン領域、前記第２ドレイン領域及び前記一導電型半導体基板は電気的に接続されてドレイン領域となり、前記第１ゲート領域、前記第２ゲート領域は電気的に接続されてゲート領域となり、前記ソース領域、前記第２の逆導電型不純物領域および前記第３の逆導電型不純物領域は電気的に接続されることにより解決するものである。
【発明の効果】
【００１４】
本発明の実施形態に依れば以下の効果が得られる。
【００１５】
第１に、Ｊ−ＦＥＴのゲート−ドレイン間に容量（ダイオード）が形成されることなく、１チップ内にＪ−ＦＥＴとＲＦフィルタ用のダイオードを集積化することができる。
【００１６】
従来構造のＪ−ＦＥＴをそのまま（構成を変えずに）、ダイオードと１つの半導体基板に集積化すると、ゲート−ドレイン間の容量（ダイオード）によって、増幅素子となるＪ−ＦＥＴのゲート容量が増加する問題があった。しかし本実施形態では、ゲート容量の増加を回避できるので、入力容量Ｃｉｓｓの増加による順伝達特性（増幅特性）を劣化させることなく、１チップに増幅素子（Ｊ−ＦＥＴ）とＲＦフィルタ用のダイオードを集積化できる。
【００１７】
そして、増幅素子とＲＦフィルタを１チップに集積化した半導体装置を提供できるので、Ｊ−ＦＥＴとＲＦフィルタを個別に実装基板に実装する場合と比較して、工数の低減と、歩留まりの低下を回避できる。
【００１８】
第２に、半導体基板がＪ−ＦＥＴのバックドレインとなるため、Ｊ−ＦＥＴのドレインの面積（表面のドレイン領域も含めた総面積）を従来より大きく確保でき、Ｊ−ＦＥＴのドレイン−ソース間の静電破壊耐量を向上させることができる。
【００１９】
例えば携帯電話等の増幅素子として採用されるＪ−ＦＥＴの場合、出力側となるドレイン−ソース間は入力側に比べて静電破壊に弱く、特にドレインは、その回路構成上、ソースに比べて静電気電流の流れる経路が少なく、静電破壊に弱いため問題であった。
【００２０】
本実施形態では、Ｊ−ＦＥＴのドレインの面積を従来構造と比較して大きく確保できる。具体的にはドレイン（バックドレイン）の面積は半導体基板の面積、すなわちチップサイズとなるので、今まで最も弱かったＪ−ＦＥＴのドレイン側の静電破壊耐量を大幅に向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態を説明するための断面図である。
【図２】本発明の実施形態を説明するための回路図である。
【図３】本発明の実施形態を説明するための回路図である。
【図４】従来構造を説明するための回路図である。
【図５】従来構造を説明するための（Ａ）断面図、（Ｂ）回路図である。
【発明を実施するための形態】
【００２２】
以下に本発明の実施の形態について、図１から図３を参照して説明する。
【００２３】
図１は、本実施形態の半導体装置１００を説明する断面図である。図２は本実施形態の半導体装置１００の回路図であり、図３が半導体装置１００をＥＣＭに接続した場合の一例を示す回路図である。
【００２４】
本実施形態の半導体装置１００は、一導電型半導体基板と、一導電型半導体層と、第１の逆導電型不純物領域、第２の逆電型不純物領域および第３の逆導電型不純物領域と、チャネル領域と、ソース領域と、第１ドレイン領域および第２ドレイン領域と、第１ゲート領域と、第２ゲート領域と、を有する。
【００２５】
高濃度（不純物濃度が例えば２Ｅ１８ｃｍ−３程度）のｎ型（ｎ＋型）半導体基板１上に、ｎ型半導体層２（不純物濃度が例えば１Ｅ１５ｃｍ−３）が積層される。ｎ型半導体層２は例えばエピタキシャル層である。
【００２６】
第１ｐ型不純物領域３、第２ｐ型不純物領域１０および第３ｐ型不純物領域１１は、それぞれ、ｎ型半導体層２上に離間して、例えばイオン注入及び拡散により設けられる。また、第１ｐ型不純物領域３は、これらの中で最も面積が大きく、深さも深い。その不純物濃度は例えば、１Ｅ１５ｃｍ−３程度である。第２ｐ型不純物領域および第３ｐ型不純物領域の不純物濃度は例えば、１Ｅ１９ｃｍ−３程度である。第２ｐ型不純物領域１０及び第３ｐ型不純物領域１１は同等の深さに設けられ、これらの面積は例えば第３ｐ型不純物領域１１が第２ｐ型不純物領域１０より大きい。
【００２７】
チャネル領域４は、第１ｐ型不純物領域３に設けられたｎ型不純物領域であり、不純物濃度は例えば、１Ｅ１５ｃｍ−３程度である。
【００２８】
ソース領域７は、チャネル領域４に複数設けられた高濃度（５Ｅ１７ｃｍ−３程度）のｎ型の不純物領域である。
【００２９】
第１ドレイン領域８は、チャネル領域４内に複数設けられる。図１においては、一つの第１ドレイン領域８が示されているが、ソース領域７と交互になるように複数配置される。
【００３０】
第２ドレイン領域９は、チャネル領域４の端部に一つ設けられ、一部分がチャネル領域４に存在し、他の部分はチャネル領域４から突出してその外側の第１ｐ型不純物領域３、および更にその外側のｎ型半導体層２に亘って、これらの表面に設けられる。第２ドレイン領域９は、チャネル領域４端部からＲＦフィルタ２２となる第１ダイオードＤ１または第２ダイオードＤ２近傍の、ｎ−型半導体層２に達するように延在する。第１ドレイン領域８および第２ドレイン領域９の不純物濃度は、ソース領域７と同等である。
【００３１】
第１ゲート領域５は、チャネル領域４内に複数けられた高濃度（不純物濃度は例えば、１Ｅ１９ｃｍ−３程度）のｐ型不純物領域である。ソース領域７、第１ドレイン領域８、第１ゲート領域５はそれぞれ例えばストライプ状に設けられ、所定の距離で離間する。ソース領域７および第１ドレイン領域７が交互に配置され、これらの間に第１ゲート領域５が配置されて、Ｊ−ＦＥＴ２１のセル領域が形成される。
【００３２】
また、チャネル領域４と離間してその外側の第１ｐ型不純物領域３の表面に、第２ゲート領域６が設けられる。第２ゲート領域６も高濃度（不純物濃度は例えば、１Ｅ１９ｃｍ−３程度）のｐ型不純物領域である。
【００３３】
第１ドレイン領域８、第２ドレイン領域９及びｎ＋型半導体基板１は電気的に接続される。これにより、ｎ＋型半導体基板１およびｎ型半導体層２は、Ｊ−ＦＥＴ２１のバックドレインＢＤとなる。
【００３４】
また、第１ゲート領域５および第２ゲート領域６は電気的に接続され、Ｊ−ＦＥＴ２１の第１ゲート領域５は、チャネル領域４外の第２ゲート領域６を介して、ゲート電位が印加される。
【００３５】
ソース領域７、第２ｐ型不純物領域１０および第３ｐ型不純物領域１１も電気的に接続される。尚、図示は省略するが、電気的に接続される不純物領域にはそれぞれ、金属電極が設けられる。
【００３６】
ソース電位が印加される第２ｐ型不純物領域１０および第３ｐ型不純物領域１１は、その周囲のｎ型半導体層２とｐｎ接合を形成する。ｎ型半導体層２はドレイン電位が印加され、それぞれ第１ダイオードＤ１、第２ダイオードＤ２となる。第１ダイオードＤ１、第２ダイオードＤ２はそれぞれ第１容量Ｃ１、第２容量Ｃ２としてＲＦフィルター２２を構成する。一例として、第１容量Ｃ１の容量は１０ｐＦ（キャリア電波：１８００ＭＨｚ）であり、第２容量Ｃ２の容量は３３ｐＦ（キャリア電波：８００ＭＨｚ）である。
【００３７】
そしてこれにより、図２の如く、Ｊ−ＦＥＴ２１のソースＳ−ドレインＤ間にＲＦフィルター２２を接続した回路構成の半導体装置１００、を１つのチップを構成するｎ＋型半導体基板１に集積化することができる。
【００３８】
第１ｐ型不純物領域３が設けられないｎ型半導体層２の表面に、絶縁膜１５を介して、ゲート電位安定化抵抗２３が設けられる。ゲート電位安定化抵抗２３は例えば不純物を含んだポリシリコンである。ゲート電位安定化抵抗２３の一端は、Ｊ−ＦＥＴ２１のソース領域７（および第２ｐ型不純物領域１０、第３ｐ型不純物領域１１）と接続し、他端はＪ−ＦＥＴ２１の第１ゲート領域５（および第２ゲート領域６）と接続する。
【００３９】
図２および図３を参照して、ＥＣＭ３０の増幅素子に用いられるＪ−ＦＥＴ２１は、ゲートＧがＥＣＭの一端と接続し、ゲートＧ−ソースＳ間に、ゲート電位安定化抵抗２３およびゲート−ソース間保護ダイオード２４が接続する。また、ソースＳ−ドレインＤ間にＲＦフィルタ２２が接続し、出力側となる。ドレインＤは負荷抵抗ＲＬを介して電源ＶＣＣに接続する。ゲートＧは入力側となり、直流的にゲートＧが開放の状態で使用する。ゲート電位安定化抵抗２３は、Ｊ−ＦＥＴ２１を動作させるために電源ＶＣＣを印加した際、ゲート電位が安定するまでの時間を少なくするために、用いられる。
【００４０】
また、第１ｐ型不純物領域３に、Ｊ−ＦＥＴ２１と離間して、第１ｎ型不純物領域１２（不純物濃度：例えば１Ｅ１５ｃｍ−３程度）が設けられる。第１ｎ型不純物領域１２の表面には、高濃度の第２ｎ型不純物領域１３（不純物濃度：例えば５Ｅ１７ｃｍ−３程度）および、高濃度の第４ｐ型不純物領域１４（不純物濃度：例えば１Ｅ１９ｃｍ−３程度）が設けられる。
【００４１】
第２ｎ型不純物領域１３は、第１ゲート領域５（および第２ゲート領域６）と接続し、第４ｐ型不純物領域１４は、ソース領域７（および第２ｐ型不純物領域１０、第３ｐ型不純物領域１１）と接続する。
【００４２】
これにより、Ｊ−ＦＥＴ２１のゲートＧ−ソースＳ間に接続するゲート−ソース間保護ダイオード２４が構成される。
【００４３】
個別の部品であるＪ−ＦＥＴとＲＦフィルタを実装基板に実装する従来構造では、組み立ての工数の増加や歩留まりの低下などの問題が発生する。Ｊ−ＦＥＴとＲＦフィルタを１つの半導体基板に集積化する構成ではこの問題を回避できるが、従来構造のバックゲート構造のＪ−ＦＥＴをそのまま採用すると、ゲート−ドレイン間に容量（ダイオード）が形成される。そしてこの容量によって、増幅素子となるＪ−ＦＥＴのゲート容量が増加する問題があった。
【００４４】
そこで本実施形態では、図１の如く、Ｊ−ＦＥＴ２１のドレイン領域の一つ（第２ドレイン領域９）を、チャネル領域３から例えばＲＦフィルタ２２が形成される近傍のｎ−型半導体層２まで延在し、半導体基板（ｎ＋型半導体基板１およびｎ−型半導体層２）と電気的に接続したバックドレイン構造とする。そして同じ半導体基板にＲＦフィルタ２２（第１ダイオードＤ１および第２ダイオードＤ２）を集積化する。
【００４５】
これにより、従来構造で問題となっていたゲート−ドレイン間の容量（ダイオード）の形成を回避することができる。従って、増幅素子としてのＪ−ＦＥＴ２１のゲート容量の増加を回避でき、入力容量Ｃｉｓｓの増加による順伝達特性（増幅特性）を劣化させることなく、１チップにＪ−ＦＥＴ２１とＲＦフィルタ２２を集積化できる。
【００４６】
そして、Ｊ−ＦＥＴ２１とＲＦフィルタ２２を１つの半導体基板、すなわち１チップに集積化することで、Ｊ−ＦＥＴとＲＦフィルタを個別に実装基板に実装する場合と比較して、工数の低減と、歩留まりの低下を回避できる。
【００４７】
また、ｎ＋型半導体基板１およびｎ−型半導体層２がＪ−ＦＥＴ２１のバックドレインＢＤとなるため、Ｊ−ＦＥＴ２１のドレインの面積を従来より大きく確保でき、Ｊ−ＦＥＴ２１のドレイン−ソース間の静電破壊耐量を向上させることができる。
【００４８】
例えば携帯電話等の増幅素子として採用されるＪ−ＦＥＴ２１の場合、ゲートＧが入力側となりドレインＤ−ソースＳ間が出力側となる（図２および図３）。ゲートＧは、ＥＣＭ３０の一端と接続し、ＥＣＭ３０の他端は接地される構成となるため、比較的静電破壊には強い。一方、ドレインＤ−ソースＳ間は入力側に比べて静電破壊に弱く、特にドレインＤは、その回路構成上、ソースＳに比べて静電気電流の流れる経路が少なく、静電破壊に弱い問題があった。
【００４９】
本実施形態では、バックドレイン構造のＪ−ＦＥＴ２１を採用することにより、Ｊ−ＦＥＴ２１のドレインの面積を従来構造（図５（Ａ））と比較して大きく確保できる。具体的にはドレイン（バックドレイン）の面積は、半導体基板（ｎ＋型半導体基板１およびｎ−型半導体層２）の面積、すなわちチップサイズとなるので、今まで最も弱かったＪ−ＦＥＴ２１のドレインＤ側の静電破壊耐量を大幅に向上させることができる。
【００５０】
以上、本実施形態ではｎチャネル型のＪ−ＦＥＴを例示したが、導電型を逆にしたＪ―ＦＥＴであっても同様に実施でき、同様の効果が得られる。
【符号の説明】
【００５１】
１    ｎ＋型半導体基板
２    ｎ型半導体層
３    第１ｐ型不純物領域
４    チャネル領域
５    第１ゲート領域
６    第２ゲート領域
７    ソース領域
８    第１ドレイン領域
９    第２ドレイン領域
１０  第２ｐ型不純物領域
１１  第３ｐ型不純物領域
１２  第１ｎ型不純物領域
１３  第２ｎ型不純物領域
１４  第４ｐ型不純物領域
１５  絶縁膜
２１、１２１、２２１      Ｊ−ＦＥＴ
２２、１２２、２２２  ＲＦフィルタ
２３    ゲート電位安定化抵抗
２４    ゲート−ソース間保護ダイオード
３０、１３０    ＥＣＭ
１００  半導体装置
２０１  ｐ型半導体基板
２０２  ｎ型半導体層
２０３  分離領域
２０４  チャネル領域
２０５  ソース領域
２０６  ドレイン領域
２０７  ゲート領域
２０８、２０９  ｐ型不純物領域
２１０  コンタクト領域
【図１】
2010258282.tif 000003
【図２】
2010258282.tif 000004
【図３】
2010258282.tif 000005
【図４】
2010258282.tif 000006
【図５】
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