(57)【要約】【課題】コストを抑えた不揮発性半導体記憶装置、及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。さらに、不揮発性半導体記憶装置は、第１位置に設けられたビット線ＢＬ０ｉの側部に接し、第１位置よりも上方の第２位置に設けられたビット線ＢＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ１〜ＣＬ３と、第１位置と第２位置の間の第３位置に設けられたワード線ＷＬ０ｉの側部に接し、第２位置よりも上方の第４位置に設けられたワード線ＷＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ５、ＣＬ６とを備える。【選択図】図７
2010171332.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイと、
第１位置に設けられた前記第１の配線の側部に接し、前記第１位置よりも上方の第２位置に設けられた前記第１の配線まで積層方向に延びる第１コンタクトプラグと、
前記第１位置と前記第２位置の間の第３位置に設けられた前記第２の配線の側部に接し、前記第２位置よりも上方の第４位置に設けられた前記第２の配線まで積層方向に延びる第２コンタクトプラグと
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記セルアレイの上方に設けられた上部配線と、
前記上部配線の下方の第５位置に設けられた前記第１の配線の側部に接し、前記第５位置よりも下方の第６位置に設けられた前記第１の配線から前記上部配線まで積層方向に延びる第３コンタクトプラグと、
前記第５位置と前記第６位置の間の第７位置に設けられた前記第２の配線から前記上部配線まで積層方向に延びる第４コンタクトプラグと
を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記セルアレイの下方に設けられた下部配線と、
前記下部配線の上方の第８位置に設けられた前記第１の配線の側部に接し、前記下部配線から前記第８位置の上方の第９位置に位置する前記第１の配線まで積層方向に延びる第５コンタクトプラグと、
前記第８位置と前記第９位置の間の第１０位置に設けられた前記第２の配線の側部に接し、前記第９位置よりも上方の第１１位置に設けられた第２の配線まで積層方向に延びる第６コンタクトプラグと
を備えることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは、前記第１の配線と、当該第１の配線の上方及び下方に位置する前記第２の配線との間に設けられている
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び前記第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する不揮発性半導体記憶装置の製造方法であって、
前記第１の配線を形成する層及び前記メモリセルを形成する層を順次積層して第１積層構造を形成する工程と、
前記第１積層構造を第１方向に延びるストライプ状にエッチングする工程と、
前記第１積層構造の上層に前記第２の配線を形成する層及び前記メモリセルを形成する層を順次積層して第２積層構造を形成する工程と、
前記第１の配線を除く前記第１積層構造及び前記第２積層構造を第１方向に交差する第２方向に延びるストライプ状にエッチングする工程と、
前記第１積層構造に含まれる前記第１の配線の側部に接し且つ前記第２積層構造の上面まで積層方向に延びる第１コンタクトプラグを形成する工程と、
前記第２積層構造の上層に前記第１の配線を形成する層及び前記メモリセルを形成する層を順次積層して第３積層構造を形成する工程と、
前記第２の配線を除く前記第２積層構造及び前記第３積層構造を前記第１方向に延びるストライプ状にエッチングする工程と、
前記第２積層構造に含まれる前記第２の配線の側部に接し且つ前記第３積層構造の上面まで積層方向に延びる第２コンタクトプラグを形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロスポイント型メモリセルを積層した多層構造の不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。（特許文献１参照）。
【０００４】
この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２参照）。
【０００５】
このような抵抗変化型メモリにおいても、従来のメモリと同様に、よりいっそう製造工程の簡略化し、低コスト化することが望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３４４３４９号、段落００２１
【特許文献２】特開２００５−５２２０４５号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、コストを抑えた不揮発性半導体記憶装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイと、第１位置に設けられた前記第１の配線の側部に接し、前記第１位置よりも上方の第２位置に設けられた前記第１の配線まで積層方向に延びる第１コンタクトプラグと、前記第１位置と前記第２位置の間の第３位置に設けられた前記第２の配線の側部に接し、前記第２位置よりも上方の第４位置に設けられた前記第２の配線まで積層方向に延びる第２コンタクトプラグとを備えることを特徴とする。
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１の配線及び前記第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイを形成する不揮発性半導体記憶装置の製造方法であって、前記第１の配線を形成する層及び前記メモリセルを形成する層を順次積層して第１積層構造を形成する工程と、前記第１積層構造を第１方向に延びるストライプ状にエッチングする工程と、前記第１積層構造の上層に前記第２の配線を形成する層及び前記メモリセルを形成する層を順次積層して第２積層構造を形成する工程と、前記第１の配線を除く前記第１積層構造及び前記第２積層構造を第１方向に交差する第２方向に延びるストライプ状にエッチングする工程と、前記第１積層構造に含まれる前記第１の配線の側部に接し且つ前記第２積層構造の上面まで積層方向に延びる第１コンタクトプラグを形成する工程と、前記第２積層構造の上層に前記第１の配線を形成する層及び前記メモリセルを形成する層を順次積層して第３積層構造を形成する工程と、前記第２の配線を除く前記第２積層構造及び前記第３積層構造を前記第１方向に延びるストライプ状にエッチングする工程と、前記第２積層構造に含まれる前記第２の配線の側部に接し且つ前記第３積層構造の上面まで積層方向に延びる第２コンタクトプラグを形成する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、コストを抑えた不揮発性半導体記憶装置、及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２Ａ】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１（単位セルアレイＭＡＴ００〜ＭＡＴ０４）の斜視図である。
【図２Ｂ】図２Ａのメモリセルアレイ１の一部拡大斜視図（単位セルアレイＭＡＴ０１を示す斜視図）である。
【図３Ａ】図２ＢにおけるＩ−Ｉ′線で切断して矢印方向に見た断面図である。
【図３Ｂ】メモリセルＭＣ０、ＭＣ１の拡大断面図である。
【図４Ａ】第１実施形態に係るＲｅＲＡＭ（可変抵抗素子ＶＲ）の一例を示す模式的な断面図である。
【図４Ｂ】第１実施形態に係るオーミック素子ＮＯの具体例を示す図である。
【図５】第１実施形態に係るビット線ＢＬ１ｉの上面図である。
【図６】第１実施形態に係るビット線ＢＬ０ｉ、ＢＬ２ｉの上面図である。
【図７】第１実施形態に係るコンタクトプラグＣＬ１〜ＣＬ８の接続を示す概略図である。
【図８】第１実施形態に係るコンタクトプラグＣＬ１〜ＣＬ８の接続を示す斜視図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図１３】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図１４】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図１５】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図１６】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図１７】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図１８】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図１９】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図２０】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図２１】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図２２】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図２３】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図２４】第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す斜視図である。
【図２５】第２実施形態に係るビット線ＢＬ１Ａｉの上面図である。
【図２６】第２実施形態に係るビット線ＢＬ０Ａｉ、ＢＬ２Ａｉの上面図である。
【図２７】第３実施形態に係るビット線ＢＬ１Ｂｉの上面図である。
【図２８】第３実施形態に係るビット線ＢＬ０Ｂｉ、ＢＬ２Ｂｉの上面図である。
【図２９】第４実施形態に係るビット線ＢＬ１Ｃｉの上面図である。
【図３０】第４実施形態に係るビット線ＢＬ０Ｃｉ、ＢＬ２Ｃｉの上面図である。
【図３１】他の実施形態に係るコンタクトプラグＣＬ１〜ＣＬ８の接続を示す概略図である。
【図３２】他の実施形態に係るコンタクトプラグＣＬ１〜ＣＬ８の接続を示す概略図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、この発明の実施形態を説明する。
【００１３】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置の概略構成）
先ず、図１〜図４を参照して、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置（不揮発性メモリ）のブロック図である。
【００１４】
第１実施形態に係る不揮発性半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１５】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１６】
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１７】
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１８】
図２Ａは、メモリセルアレイ１の斜視図である。図２Ｂは、メモリセルアレイ１の一部拡大斜視図である。図３Ａは、図２ＢにおけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１９】
メモリセルアレイ１は、図２Ａに示すように、４つの単位セルアレイＭＡＴ０１〜ＭＡＴ０４にて分割されて構成されている。各々の単位セルアレイＭＡＴ０１〜ＭＡＴ０４は、メモリセルアレイ１の一部を有する。単位セルアレイＭＡＴ０１〜ＭＡＴ０４は、図２Ａに示すように２次元的に配置されている。なお、図２Ａは、一例であり、メモリセルアレイ１は、４つ以上の単位セルアレイを有する構成であってもよい。また、メモリセルアレイ１は、３次元方向に積層された単位セルアレイを有する構成であってもよい。
【００２０】
単位セルアレイＭＡＴ０１は、図２Ｂに示すように、下層から上層へと複数本のビット線ＢＬ０ｉ（ｉ＝０〜２）、ワード線ＷＬ０ｉ、ビット線ＢＬ１ｉ、ワード線ＷＬ１ｉ、ビット線ＢＬ２ｉを有する。ビット線ＢＬ０ｉ〜ＢＬ２ｉは、同一方向（カラム方向）に延びるように形成されている。ワード線ＷＬ０ｉ、ＷＬ１ｉは、ビット線ＢＬ０ｉ〜ＢＬ２ｉに直交（交差）する方向（ロウ方向）に延びるように形成されている。
【００２１】
図３Ａに示すように、ワード線ＷＬ０ｉ、ＷＬ１ｉとビット線ＢＬ０ｉ〜ＢＬ２ｉとの交差部に、メモリセルＭＣ０〜ＭＣ３が形成されている。すなわち、ワード線ＷＬ０ｉは、その上下のメモリセルＭＣ０，ＭＣ１で共有されている。ビット線ＢＬ１ｉは、その上下のメモリセルＭＣ１，ＭＣ２で共有されている。ワード線ＷＬ１ｉは、その上下のメモリセルＭＣ２，ＭＣ３で共有されている。
【００２２】
メモリセルＭＣ１、ＭＣ０は、図３Ｂに示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。図３Ｂは、メモリセルＭＣ０、ＭＣ１を示す。
【００２３】
図３Ｂに示すように、メモリセルＭＣ０は、ビット線ＢＬ０ｉからワード線ＷＬ０ｉまで順に、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、及びストッパーＳＴにて構成されている。一方、メモリセルＭＣ１は、ワード線ＷＬ０ｉからビット線ＢＬ１ｉまで順に、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパーＳＴにて構成されている。また、メモリセルＭＣ２は、メモリセルＭＣ０と同様に構成され、メモリセルＭＣ３は、メモリセルＭＣ２と同様に構成されている。
【００２４】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２５】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非結晶状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠陥等に気韻する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２６】
図４Ａは、このＲｅＲＡＭの例を示す図である。図４Ａに示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２７】
図４Ａの例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２８】
ビット線ＢＬ０ｉ〜ＢＬ２ｉ、及びワード線ＷＬ０ｉ、ＷＬ１ｉは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
【００２９】
非オーミック素子ＮＯは、例えば図４Ｂに示すように、（ａ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｂ）ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ＭＩＭ構造の場合にはバイポーラ動作を行うことが可能である。また、ＰＩＮ構造（ダイオード構造）を使用する場合はその特性上、ユニポーラ動作を行うことができる。
【００３０】
ストッパーＳＴは、タングステン（Ｗ）にて構成されている。電極ＥＬ１、ＥＬ２、及びバリアメタルＢＭは、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）にて構成されている。
【００３１】
（ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ワード線ＷＬ０ｉ、ＷＬ１ｉの具体的形状）
次に、図５、及び図６を参照して、上記ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ワード線ＷＬ０ｉ、ＷＬ１ｉの具体的形状について説明する。
【００３２】
図５は、ビット線ＢＬ１ｉを示す上面図である。なお、ワード線ＷＬ１ｉに関しても配線の延びる方向が９０°異なるだけで基本パターンは殆ど変わらないので、括弧「（）」内に符号を付して参考までに記載している。
【００３３】
図５に示すように、ビット線ＢＬ１ｉは、メモリセル領域ＡＲ１、及び周辺領域ＡＲ２に亘って形成されている。ここで、メモリセル領域ＡＲ１は、メモリセルＭＣを設ける領域である。周辺領域ＡＲ２は、各層のビット線ＢＬ１ｉ〜ＢＬ３ｉ、及びワード線ＷＬ１ｉ、ＷＬ２ｉに接して積層方向に延びるコンタクトプラグＣＬ（ＣＬ１〜ＣＬ８）を設ける領域である。
【００３４】
図５に示すように、メモリセル領域ＡＲ１において、ビット線ＢＬ１ｉは、カラム方向に平行に延び、且つロウ方向（カラム方向に直交する方向）に第１の間隔で配列された第１直線部ＢＬａを有する。メモリセル領域ＡＲ１において、ビット線ＢＬ１ｉの上方及び下方には、これと直交する方向に延びるワード線ＷＬ１ｉ及びワード線ＷＬ０ｉが設けられており、これらが交わる交差部には、メモリセルＭＣ２、ＭＣ１が形成されている。
【００３５】
図５に示すように周辺領域ＡＲ２において、所定位置からロウ方向の２ｎ番目（ｎは正の整数）に位置するビット線ＢＬ１ｉは、そのカラム方向の一端側にコンタクト接続部ＢＬｂを有する。また、所定位置からロウ方向の２ｍ番目（ｍは４の整数倍を除く整数）に位置するビット線ＢＬ１ｉは、カラム方向に対して４５°傾いた方向に延びる第２直線部ＢＬｃを有する。また、ビット線ＢＬ１ｉは、コンタクト接続部ＢＬｂとロウ方向に隣接した島状部ＢＬｄを有する。
【００３６】
コンタクト接続部ＢＬｂは、その上面及び下面で積層方向に延びるコンタクトプラグＣＬ（上面からみて楕円形状）と接するように形成されている。コンタクト接続部ＢＬｂは、第１直線部ＢＬａより大きなロウ方向の幅を有する。第２直線部ＢＬｃは、隣接する配線との接触を回避するために設けられている。コンタクト接続部ＢＬｂ及び第２直線部ＢＬｃは、第１直線部ＢＬａと一体形成されている。島状部ＢＬｄは、第１直線部ＢＬａ及びコンタクト接続部ＢＬｂと離間して設けられている。島状部ＢＬｄは、その上面及び下面でコンタクトプラグＣＬと接するように形成されている。
【００３７】
図５に示すように、ワード線ＷＬ１ｉは、メモリセル領域ＡＲ１、及び周辺領域ＡＲ２に亘って形成されている。ワード線ＷＬ１ｉは、上記ビット線ＢＬ１ｉと同様に、第１直線部ＷＬａ、コンタクト接続部ＷＬｂ、第２直線部ＷＬｃ、及び島状部ＷＬｄを有する。なお、それらワード線ＷＬ１ｉの構成は、ビット線ＢＬ１ｉの構成と略同様であるので、その説明は省略する。
【００３８】
図６は、ビット線ＢＬ０ｉ、ＢＬ２ｉを示す上面図である。なお、ワード線ＷＬ０ｉに関しても配線の延びる方向が９０°異なるだけで基本パターンは殆ど変わらないので、括弧「（）」内に符号を付して参考までに記載している。
【００３９】
図６に示すように、ワード線ＷＬ１ｉは、メモリセル領域ＡＲ１、及び周辺領域ＡＲ２に亘って形成されている。
【００４０】
図６に示すようにメモリセル領域ＡＲ１において、ビット線ＢＬ０ｉ、ＢＬ２ｉは、カラム方向に平行に延び、且つロウ方向に第１の間隔で配列された第１直線部ＢＬａを有する。メモリセル領域ＡＲ１において、ビット線ＢＬ０ｉ（ＢＬ２ｉ）の上方（下方）には、これと直交する方向に延びるワード線ＷＬ０ｉ（ＷＬ１ｉ）が設けられており、これらが交わる交差部には、メモリセルＭＣ０、ＭＣ３が形成されている。
【００４１】
図６に示すように周辺領域ＡＲ２において、所定位置からロウ方向の２ｎ番目（ｎは正の整数）に位置するビット線ＢＬ０ｉ、ＢＬ２ｉは、そのカラム方向の一端側にコンタクト接続部ＢＬｅを有する。また、所定位置からロウ方向の２ｍ番目（ｍは４の整数倍を除く整数）に位置するビット線ＢＬ０ｉ、ＢＬ２ｉは、カラム方向に対して４５°傾いた方向に延びる第２直線部ＢＬｃを有する。
【００４２】
コンタクト接続部ＢＬｅは、その上面と側部において積層方向に延びるコンタクトプラグＣＬと接するように形成されている。コンタクト接続部ＢＬｅは、コンタクト接続部ＢＬｂよりもカラム方向の幅を細く形成されている。コンタクト接続部ＢＬｅ及び第２直線部ＢＬｃは、第１直線部ＢＬａと一体形成されている。
【００４３】
図６に示すように、ワード線ＷＬ０ｉは、メモリセル領域ＡＲ１、及び周辺領域ＡＲ２に亘って形成されている。ワード線ＷＬ０ｉは、上記ビット線ＢＬ０ｉ、ＢＬ２ｉと同様に、第１直線部ＷＬａ、コンタクト接続部ＷＬｅ、及び第２直線部ＷＬｃを有する。なお、それらワード線ＷＬ０ｉの構成は、ビット線ＢＬ０ｉ、ＢＬ２ｉの構成と略同様であるので、その説明は省略する。
【００４４】
（コンタクトプラグＣＬ１〜ＣＬ８の構成）
次に、図７及び図８を参照して、コンタクトプラグＣＬ１〜ＣＬ８の構成を説明する。図７は、コンタクトプラグＣＬ１〜ＣＬ８の構成を示す概略図である。図８は、コンタクトプラグＣＬ１〜ＣＬ８の構成を示す斜視図である。
【００４５】
図７及び図８に示すように、第１実施形態に係る不揮発性半導体記憶装置は、上述したメモリセル領域ＡＲ１、及び周辺領域ＡＲ２を有する。
【００４６】
メモリセル領域ＡＲ１においては、上述した単位セルアレイＭＡＴ０１が設けられている。なお、図７及び図８に示す具体的構成には、単位セルアレイＭＡＴ０１のみを記載しているが、本実施形態に係る不揮発性半導体記憶装置は、単位セルアレイＭＡＴ０２〜ＭＡＴ０４も単位セルアレイＭＡＴ０１と同様の構成を有する。
【００４７】
周辺領域ＡＲ２においては、上述したようにメモリセル領域ＡＲ１から延びるワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ（ｉ＝０〜２）が設けられている。また、周辺領域ＡＲ２には、コンタクトプラグＣＬ１〜ＣＬ８、上部配線Ｍ２、及び下部配線Ｍ１が設けられている。なお、図８においては、下部配線Ｍ１を省略して示している。
【００４８】
図７に示すように、上部配線Ｍ２は、単位セルアレイＭＡＴ０１の上方に設けられている。下部配線Ｍ１は、単位セルアレイＭＡＴ０１の下方に設けられている。
【００４９】
コンタクトプラグＣＬ１〜ＣＬ３は、下部配線Ｍ１の上面からビット線ＢＬ１ｉの下面まで積層方向に延びるように形成されている。コンタクトプラグＣＬ１は、ビット線ＢＬ０ｉのコンタクト接続部ＢＬｅの上面と側部に接するように形成されている。コンタクトプラグＣＬ１は、ビット線ＢＬ１ｉの島状部ＢＬｄの下面に接するように形成されている。コンタクトプラグＣＬ２は、ビット線ＢＬ１ｉのコンタクト接続部ＢＬｂの下面に接するように形成されている。コンタクトプラグＣＬ３は、ビット線ＢＬ１ｉの島状部ＢＬｄの下面に接するように形成されている。
【００５０】
コンタクトプラグＣＬ４は、ビット線ＢＬ１ｉの島状部ＢＬｄの上面から上部配線Ｍ２の下面まで積層方向に延びるように形成されている。コンタクトプラグＣＬ４は、ビット線ＢＬ１ｉの島状部ＢＬｄ、及び上部配線Ｍ２に接するように形成されている。コンタクトプラグＣＬ４は、ビット線ＢＬ２ｉのコンタクト接続部ＢＬｅの上面と側部に接するように形成されている。
【００５１】
コンタクトプラグＣＬ５、ＣＬ６は、下部配線Ｍ１の上面からワード線ＷＬ１ｉの下面まで積層方向に延びるように形成されている。コンタクトプラグＣＬ５は、ワード線ＷＬ０ｉのコンタクト接続部ＷＬｅの上面と側部に接するように形成されている。コンタクトプラグＣＬ５は、ワード線ＷＬ１ｉの島状部ＷＬｄの下面に接するように形成されている。コンタクトプラグＣＬ６は、ワード線ＷＬ１ｉのコンタクト接続部ＷＬｂに接するように形成されている。
【００５２】
コンタクトプラグＣＬ７は、ワード線ＷＬ１ｉの島状部ＷＬｄの上面から上部配線Ｍ２の下面まで積層方向に延びるように形成されている。コンタクトプラグＣＬ７は、ビット線ＷＬ１ｉの島状部ＷＬｄ、及び上部配線Ｍ２に接するように形成されている。
【００５３】
コンタクトプラグＣＬ８は、ワード線ＷＬ１ｉのコンタクト接続部ＷＬｂの上面から上部配線Ｍ２の下面まで積層方向に延びるように形成されている。コンタクトプラグＣＬ８は、ビット線ＷＬ１ｉのコンタクト接続部ＷＬｂ、及び上部配線Ｍ２に接するように形成されている。
【００５４】
上記コンタクトプラグＣＬ１〜ＣＬ８に関する構成は、以下のように換言することができる。すなわち、コンタクトプラグＣＬ１〜ＣＬ３（第１コンタクトプラグ）は、第１位置に設けられたビットＢＬ０ｉ（第１の配線）の上面と側部に接し、第１位置よりも上方の第２位置に設けられたビット線ＢＬ１ｉ（第１の配線）まで積層方向に延びるように形成されている。また、コンタクトプラグＣＬ５，ＣＬ６（第２コンタクトプラグ）は、第１位置と第２位置の間の第３位置に設けられたワード線ＷＬ０ｉの上面と側部に接し、第２位置よりも上方の第４位置に設けられたワード線ＷＬ１ｉまで積層方向に延びるように形成されている。
【００５５】
コンタクトプラグＣＬ４（第３コンタクトプラグ）は、上部配線Ｍ２の下方の第５位置に設けられたビット線ＢＬ２ｉの上面と側部に接し、第５位置よりも下方の第６位置に設けられたビット線ＢＬ１ｉから上部配線Ｍ２まで積層方向に延びるように形成されている。コンタクトプラグＣＬ７，ＣＬ８（第４コンタクトプラグ）は、第５位置と第６位置の間の第７位置に設けられたワード線ＷＬ１ｉから上部配線Ｍ２まで積層方向に延びるように形成されている。
【００５６】
コンタクトプラグＣＬ１（第５コンタクトプラグ）は、下部配線Ｍ１の上方の第８位置に設けられたビット線ＢＬ０ｉの上面と側部に接し、下部配線Ｍ１から第８位置の上方の第９位置に位置するビット線ＢＬ１ｉまで積層方向に延びるように形成されている。コンタクトプラグＣＬ５（第６コンタクトプラグ）は、第８位置と第９位置の間の第１０位置に設けられたワード線ＷＬ０ｉの上面と側部に接し、第９位置よりも上方の第１１位置に設けられたワード線ＷＬ１ｉまで積層方向に延びるように形成されている。
【００５７】
（第１実施形態に係る不揮発性半導体記憶装置の製造工程）
次に、第１実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。なお、以下に示す工程は、単位セルアレイＭＡＴ０１の形成工程を示したものである。単位セルアレイＭＡＴ０２〜ＭＡＴ０４についても単位セルアレイＭＡＴ０１と同様の形成工程を経て製造される。
【００５８】
先ず、シリコン基板（図示略）上に必要な周辺回路を構成するトランジスタ等（下部配線Ｍ１）を形成するためのＦＥＯＬ（Front End Of Line）プロセスを実行し、その上に層間絶縁層を堆積させる。
【００５９】
続いて、ワード線ＷＬ０ｉ以降の上層部が形成される。
【００６０】
図９〜図２４は、ワード線ＷＬ０ｉ以降の上層部の形成工程を工程順に示した斜視図である。これら図９〜図２４を適宜参照しながら、上層部の形成プロセスを説明する。
【００６１】
上述したように層間絶縁層が形成されたら、図９に示すように、その上に順次、層Ｌ１１〜Ｌ１７を堆積させる。ここで、層Ｌ１１〜Ｌ１７は、後に、ビット線ＢＬ０ｉ、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、及びストッパーＳＴとなる。
【００６２】
続いて、上記積層構造の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第１の異方性エッチングを行う。これにより、図１０に示すように、層Ｌ１１〜Ｌ１７を貫通する所定ピッチでカラム方向に延びる溝Ｔ１が形成される。ここで、層Ｌ１１は、ビット線ＢＬ０ｉとなる。
【００６３】
次に、溝Ｔ１に層間絶縁層ＩＬ１１を埋め込む。この層間絶縁層ＩＬ１１の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いて、ＣＭＰ等による平坦化処理を行い、余分な層間絶縁層ＩＬ１１の除去と、層Ｌ１７の露出を行う。ここで、層Ｌ１７（後にストッパーＳＴ）は、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たす。この平坦化処理後の断面図を図１１に示す。
【００６４】
続いて、図１２に示すように、ＣＭＰを行った面上に順次、層Ｌ２１〜Ｌ２７を堆積させる。層Ｌ２１〜層Ｌ２７は、後にワード線ＷＬ０ｉ、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパーＳＴとなる。
【００６５】
次に、図１２に示した積層構造の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第２の異方性エッチングを行う。これにより、図１３に示すように、層Ｌ２１〜Ｌ２７、層Ｌ１２〜Ｌ１７を貫通する所定ピッチでロウ方向に延びる溝Ｔ２が形成される。ここで、層Ｌ２１は、ワード線ＷＬ０ｉとなる。
【００６６】
上記図１３に示す工程により、層Ｌ１２〜Ｌ１７は、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、及びストッパーＳＴとなる。つまり、図１３に示す工程により、メモリＭＣ０が形成される。
【００６７】
続いて、溝Ｔ２に層間絶縁層Ｌ１２を埋め込む。この層間絶縁層ＩＬ１２の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。次に、ＣＭＰ等による平坦化処理を行い、余分な層間絶縁層ＩＬ１２の除去と、層Ｌ２７の露出を行う。ここで、層Ｌ２７（後にストッパーＳＴ）は、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たす。この平坦化処理後の断面図を図１４に示す。
【００６８】
また、図１４に示す工程において、周辺領域ＡＲ２に、層間絶縁層ＩＬ１１、ＩＬ１２を貫通するように、コンタクトプラグＣＬ１〜ＣＬ３を形成する。ここで、コンタクトプラグＣＬ１は、ビット線ＢＬ０ｉのコンタクト接続部ＢＬｅの上面と側部に接するように形成する。また、コンタクトプラグＣＬ１〜ＣＬ３は、ビット線ＢＬ０ｉの下部に位置する下部配線Ｍ１（図７参照）に接するように形成する。
【００６９】
次に、ＣＭＰを行った図１４に示す面上に順次、層Ｌ３１〜Ｌ３７を堆積させる。層Ｌ３１〜層Ｌ３７は、後にビット線ＢＬ１ｉ、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、及びストッパーＳＴとなる。
【００７０】
続いて、図１５に示した積層構造の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第３の異方性エッチングを行う。これにより、図１６に示すように、層Ｌ３１〜Ｌ３７、層Ｌ２２〜Ｌ２７を貫通する所定ピッチでカラム方向に延びる溝Ｔ３が形成される。ここで、層Ｌ３１は、ビット線ＢＬ１ｉとなる。また、コンタクトプラグＣＬ１の上面は、ビット線ＢＬ１ｉの島状部ＢＬｄに接することとなる。また、コンタクトプラグＣＬ２の上面は、ビット線ＢＬ１ｉのコンタクト接続部ＢＬｂに接することとなる。コンタクトプラグＣＬ３の上面は、ビット線ＢＬ１ｉの島状部ＢＬｄに接することとなる。
【００７１】
上記図１６に示す工程により、層Ｌ２２〜Ｌ２７は、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパーＳＴとなる。つまり、図１６に示す工程により、メモリＭＣ１が形成される。
【００７２】
次に、溝Ｔ３に層間絶縁層Ｌ１３を埋め込む。この層間絶縁層ＩＬ１３の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いて、ＣＭＰ等による平坦化処理を行い、余分な層間絶縁層ＩＬ１３の除去と、層Ｌ３７の露出を行う。ここで、層Ｌ３７（後にストッパーＳＴ）は、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たす。この平坦化処理後の断面図を図１７に示す。
【００７３】
また、図１７に示す工程において、周辺領域ＡＲ２に、層間絶縁層ＩＬ１１〜ＩＬ１３を貫通するように、コンタクトプラグＣＬ５、ＣＬ６を形成する。ここで、コンタクトプラグＣＬ５は、ワード線ＷＬ０ｉのコンタクト接続部ＷＬｅの上面と側部に接するように形成する。コンタクトプラグＣＬ５、ＣＬ６は、ビット線ＢＬ０ｉの下部に位置する下部配線Ｍ１（図７参照）に接するように形成する。
【００７４】
続いて、図１８に示すように、ＣＭＰを行った図１７に示す面上に順次、層Ｌ４１〜Ｌ４７を堆積させる。層Ｌ４１〜層Ｌ４７は、後にワード線ＷＬ１ｉ、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパーＳＴとなる。
【００７５】
次に、図１８に示した積層構造の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第４の異方性エッチングを行う。これにより、図１９に示すように、層Ｌ４１〜Ｌ４７、層Ｌ３２〜Ｌ３７を貫通する所定ピッチでロウ方向に延びる溝Ｔ４が形成される。ここで、層Ｌ４１は、ワード線ＷＬ１ｉとなる。また、コンタクトプラグＣＬ５の上面は、ワード線ＷＬ１ｉの島状部ＷＬｄに接することとなる。コンタクトプラグＣＬ６の上面は、ビット線ＢＬ１ｉのコンタクト接続部ＢＬｂに接することとなる。
【００７６】
上記図１９に示す工程により、層Ｌ３２〜Ｌ３７は、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、及びストッパーＳＴとなる。つまり、図１９に示す工程により、メモリＭＣ２が形成される。
【００７７】
続いて、溝Ｔ４に層間絶縁層Ｌ１４を埋め込む。この層間絶縁層ＩＬ１４の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。次に、ＣＭＰ等による平坦化処理を行い、余分な層間絶縁層ＩＬ１４の除去と、層Ｌ４７の露出を行う。ここで、層Ｌ４７（後にストッパーＳＴ）は、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たす。この平坦化処理後の断面図を図２０に示す。
【００７８】
続いて、図２１に示すように、ＣＭＰを行った図２０に示す面上に、層Ｌ５１を堆積させる。層Ｌ５１は、後にビット線ＢＬ２ｉとなる。
【００７９】
続いて、図２１に示した層Ｌ５１の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第５の異方性エッチングを行う。これにより図２２に示すように、層Ｌ５１、層Ｌ４２〜Ｌ４７を貫通する所定ピッチでカラム方向に延びる溝Ｔ５が形成される。ここで、層Ｌ５１は、ビット線ＢＬ２ｉとなる。
【００８０】
上記図２２に示す工程により、層Ｌ４２〜Ｌ４７は、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパーＳＴとなる。つまり、図２２に示す工程により、メモリＭＣ３が形成される。
【００８１】
次に、溝Ｔ５に層間絶縁層ＩＬ１５を埋め込む。この層間絶縁層ＩＬ１５の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。この処理後の断面図を図２３に示す。
【００８２】
続いて、層間絶縁層ＩＬ１５の上に、さらに層間絶縁層ＩＬ６を堆積させる。その後、層間絶縁層ＩＬ１６〜ＩＬ１３を貫通するようにコンタクトプラグＣＬ４を形成する。コンタクトプラグＣＬ４は、ビット線ＢＬ２ｉのコンタクト接続部ＢＬｅの上面と側部に接するように形成する。コンタクトプラグＣＬ４は、ビット線ＢＬ１ｉの島上部ＢＬｄの上面に接するように形成する。また、層間絶縁層ＩＬ１６〜ＩＬ１４を貫通するようにコンタクトプラグＣＬ７、ＣＬ８を形成する。コンタクトプラグＣＬ７は、ワード線ＷＬ１ｉの島状部ＷＬｄの上面に接するように形成する。コンタクトプラグＣＬ８は、ワード線ＷＬ１ｉのコンタクト接続部ＷＬｂの上面に接するように形成する。これら処理後の断面図を図２４に示す。
【００８３】
そして、層間絶縁層ＩＬ６の上部（コンタクトプラグＣＬ４、ＣＬ７、ＣＬ８の上面）に上部配線層Ｍ２を形成することで、図８に示す不揮発性半導体記憶装置が製造される。
【００８４】
上記製造工程に係る要部は、以下のように換言することができる。すなわち、先ず、ビット線ＢＬ０ｉ（第１の配線）を形成する層Ｌ１１及びメモリセルＭＣ０を形成する層Ｌ１２〜Ｌ１７を順次積層して第１積層構造（層Ｌ１１〜Ｌ１７）を形成する。次に、第１積層構造をカラム方向（第１方向）に延びるストライプ状にエッチングする。続いて、第１積層構造の上層にワード線ＷＬ０ｉ（第２の配線）を形成する層Ｌ２１及びメモリセルＭＣ１を形成する層Ｌ２２〜Ｌ２７を順次積層して第２積層構造（層Ｌ２１〜Ｌ２７）を形成する。次に、ビット線ＢＬ０ｉを除く第１積層構造及び第２積層構造をロウ方向（第２方向）に延びるストライプ状にエッチングする。続いて、第１積層構造に含まれるビット線ＢＬ０ｉの上面と側部に接し且つ第２積層構造の上面まで積層方向に延びるコンタクトプラグＣＬ１〜ＣＬ３を形成する。次に、第２積層構造の上層にビット線ＢＬ１ｉを形成する層Ｌ３１及びメモリセルＭＣ２を形成する層Ｌ３２〜Ｌ３７を順次積層して第３積層構造（層Ｌ３１〜Ｌ３７）を形成する。続いて、ワード線ＷＬ０ｉを除く第２積層構造及び第３積層構造をカラム方向に延びるストライプ状にエッチングする。そして、第２積層構造に含まれるワード線ＷＬ０ｉの上面と側部に接し且つ第３積層構造の上面まで積層方向に延びるコンタクトプラグＣＬ５、ＣＬ６を形成する。
【００８５】
（第１実施形態に係る不揮発性半導体記憶装置の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置は、上記のような構成を有するので、リソグラフィ回数を抑制して、製造することが可能である。すなわち、第１実施形態に係る不揮発性半導体記憶装置は、その製造コストを抑えることができる。また、第１実施形態に係る不揮発性半導体記憶装置は、合わせズレを抑制することができる。
【００８６】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２５、及び図２６を参照して、第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２５は、ビット線ＢＬ１Ａｉを示す上面図であり、図２６は、ビット線ＢＬ０Ａｉ、ＢＬ２Ａｉを示す上面図である。なお、ワード線ＷＬ１Ａｉ、ＷＬ０Ａｉに関しても配線の延びる方向が９０°異なるだけで基本パターンは殆ど変わらないので、括弧「（）」内に符号を付して参考までに記載している。
【００８７】
第２実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬ０Ａｉ〜ＢＬ２Ａｉ（ワード線ＷＬ０Ａｉ、ＷＬ１Ａｉ）の形状のみが第１実施形態と異なる。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８８】
図２５に示すように、ビット線ＢＬ１Ａｉは、第２直線部ＢＬｂに替わって、第３直線部ＢＬｆを有する。第３直線部ＢＬｆは、ロウ方向に平行（カラム方向に対して９０°の方向）に延びるように形成されている。
【００８９】
また、ビット線ＢＬ１Ａｉは、第１実施形態と異なるコンタクト接続部ＢＬｇ、及び島状部ＢＬｈを有する。コンタクト接続部ＢＬｇ及び島状部ＢＬｈは、その上面及び下面でコンタクトプラグＣＬａ（上方から見た断面が円形状）に接するように形成されている。
【００９０】
図２５に示すように、ワード線ＷＬ１Ａｉは、ビット線ＢＬ１Ａｉと略同様の
第３直線部ＷＬｆ、コンタクト接続部ＷＬｇ、及び島状部ＷＬｈを有する。
【００９１】
図２６に示すように、ビット線ＢＬ０Ａｉ、ＢＬ２Ａｉは、第２直線部ＢＬｂに替わって、第３直線部ＢＬｆを有する。また、ビット線ＢＬ１Ａｉは、第１実施形態と異なるコンタクト接続部ＢＬｉを有する。コンタクト接続部ＢＬｉは、その側面でコンタクトプラグＣＬａに接するように形成されている。
【００９２】
図２６に示すように、ワード線ＷＬ０Ａｉは、ビット線ＢＬ０Ａｉ、ＢＬ２Ａｉと略同様の第３直線部ＷＬｆ、及びコンタクト接続部ＷＬｉを有する。
【００９３】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
以上のように第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有するので、第１実施形態と同様の効果を奏する。
【００９４】
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２７、及び図２８を参照して、第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２７は、ビット線ＢＬ１Ｂｉを示す上面図であり、図２８は、ビット線ＢＬ０Ｂｉ、ＢＬ２Ｂｉを示す上面図である。なお、ワード線ＷＬ１Ｂｉ、ＷＬ０Ｂｉに関しても配線の延びる方向が９０°異なるだけで基本パターンは殆ど変わらないので、括弧「（）」内に符号を付して参考までに記載している。
【００９５】
第３実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬ０Ｂｉ〜ＢＬ２Ｂｉ（ワード線ＷＬ０Ｂｉ、ＷＬ１Ｂｉ）の形状のみが第１及び第２実施形態と異なる。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００９６】
図２７に示すように、ビット線ＢＬ１Ｂｉは、第１及び第２実施形態と異なるコンタクト接続部ＢＬｊを有する。コンタクト接続部ＢＬｊは、その上面及び下面でコンタクトプラグＣＬに接するように形成されている。コンタクト接続部ＢＬｊは、カラム方向の所定位置に揃って形成されている。
【００９７】
また、ビット線ＢＬ１Ｂｉは、第１及び第２実施形態と異なる島状部ＢＬｋを有する。島状部ＢＬｋは、コンタクト接続部ＢＬｊに対してカラム方向に所定ピッチを設けて規則的に並ぶように形成されている。島状部ＢＬｋは、その上面及び下面でコンタクトプラグＣＬに接するように形成されている。
【００９８】
図２７に示すように、ワード線ＷＬ１Ｂｉは、ビット線ＢＬ１Ｂｉと略同様のコンタクト接続部ＷＬｊ、及び島状部ＷＬｋを有する。
【００９９】
図２８に示すように、ビット線ＢＬ０Ｂｉ、ＢＬ２Ｂｉは、第１及び第２実施形態と異なるコンタクト接続部ＢＬｌを有する。コンタクト接続部ＢＬｌは、その側面でコンタクトプラグＣＬに接するように形成されている。コンタクト接続部ＢＬｌは、カラム方向の所定位置に揃って形成されている。
【０１００】
図２８に示すように、ワード線ＷＬ０Ａｉは、ビット線ＢＬ０Ｂｉ、ＢＬ２Ｂｉと略同様のコンタクト接続部ＷＬｌを有する。
【０１０１】
（第３実施形態に係る不揮発性半導体記憶装置の効果）
以上のように第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有するので、第１実施形態と同様の効果を奏する。
【０１０２】
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２９、及び図３０を参照して、第４実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２９は、ビット線ＢＬ１Ｃｉを示す上面図であり、図３０は、ビット線ＢＬ０Ｃｉ、ＢＬ２Ｃｉを示す上面図である。なお、ワード線ＷＬ１Ｃｉ、ＷＬ０Ｃｉに関しても配線の延びる方向が９０°異なるだけで基本パターンは殆ど変わらないので、括弧「（）」内に符号を付して参考までに記載している。
【０１０３】
第４実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬ０Ｃｉ〜ＢＬ２Ｃｉ（ワード線ＷＬ０Ｃｉ、ＷＬ１Ｃｉ）の形状のみが第１〜第３実施形態と異なる。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１０４】
図２９に示すように、ビット線ＢＬ１Ｃｉは、第１〜第３実施形態と異なるコンタクト接続部ＢＬｍを有する。所定位置からロウ方向に１＋４ｎ（ｎは自然数）番目のビット線ＢＬ１Ｃｉは、カラム方向の第１の位置に揃ってコンタクト接続部ＢＬｍを有する。所定位置からロウ方向に３＋４ｎ番目のビット線ＢＬ１Ｃｉは、カラム方向の第２の位置に揃ってコンタクト接続部ＢＬｍを有する。コンタクト接続部ＢＬｍは、その上面及び下面でコンタクトプラグＣＬに接するように形成されている。
【０１０５】
また、ビット線ＢＬ１Ｃｉは、第１〜第３実施形態と異なる島状部ＢＬｎを有する。島状部ＢＬｎは、コンタクト接続部ＢＬｌに対してカラム方向に所定ピッチを設けて並ぶように形成されている。島状部ＢＬｎは、その上面及び下面でコンタクトプラグＣＬに接するように形成されている。
【０１０６】
図２９に示すように、ワード線ＷＬ１Ｃｉは、ビット線ＢＬ１Ｃｉと略同様のコンタクト接続部ＷＬｍ、及び島上部ＷＬｎを有する。
【０１０７】
図３０に示すように、ビット線ＢＬ０Ｃｉ、ＢＬ２Ｃｉは、第１〜第３実施形態と異なるコンタクト接続部ＢＬｏを有する。所定位置からロウ方向に１＋４ｎ（ｎは自然数）番目のビット線ＢＬ０Ｃｉ、ＢＬ２Ｃｉは、カラム方向の第１の位置に揃ってコンタクト接続部ＢＬｏを有する。所定位置からロウ方向に３＋４ｎ番目のビット線ＢＬ１０Ｃｉ、ＢＬ２Ｃｉは、カラム方向の第２の位置に揃ってコンタクト接続部ＢＬｏを有する。コンタクト接続部ＢＬｏは、その上面と側部でコンタクトプラグＣＬに接するように形成されている。
【０１０８】
図３０に示すように、ワード線ＷＬ０Ｃｉは、ビット線ＢＬ０Ｃｉ、ＢＬ２Ｃｉと略同様のコンタクト接続部ＷＬｏを有する。
【０１０９】
（第４実施形態に係る不揮発性半導体記憶装置の効果）
以上のように第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有するので、第１実施形態と同様の効果を奏する。
【０１１０】
［その他の実施形態］
以上、不揮発性半導体記憶装置の第１〜第４実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【０１１１】
上記第１実施形態における不揮発性半導体記憶装置は、下層より順次、ビット線ＢＬ０ｉ、ワード線ＷＬ０ｉ、ビット線ＢＬ１ｉ、ワード線ＷＬ１ｉ、及びビット線ＢＬ２ｉを有する。しかしながら、上記構成に限らず、本発明に係る不揮発性半導体記憶装置は、図３１に示すように、下層より順次、ビット線ＢＬ０ｉ’、ワード線ＷＬ０ｉ’、ビット線ＢＬ１ｉ’、ワード線ＷＬ１ｉ’、ビット線ＢＬ２ｉ’、ワード線ＷＬ２ｉ’、ビット線ＢＬ３ｉ’、ワード線ＷＬ３ｉ’、及びビット線ＢＬ４ｉ’を有するものであってもよい。
【０１１２】
また、例えば、本発明に係る不揮発性半導体記憶装置は、ビット線ＢＬとワード線ＷＬとの位置関係を入れ替えた構成であってもよい。すなわち、本発明に係る不揮発性半導体記憶装置は、図３２に示すように、下層より順次、ワード線ＷＬ０ｉ”、ビット線ＢＬ０ｉ”、ワード線ＷＬ１ｉ”、ビット線ＢＬ１ｉ”、ワード線ＷＬ２ｉ”、ビット線ＢＬ２ｉ”、ワード線ＷＬ３ｉ”、ビット線ＢＬ３ｉ”、及びワード線ＷＬ４ｉ”を有するものとしてもよい。このような場合、ビット線ＢＬ０ｉ”とビット線ＢＬ２ｉ”とビット線ＢＬ４ｉ”とは、積層方向に並ぶコンタクトプラグＣＬ１”、ＣＬ２”にて電気的に共通接続されている。ビット線ＢＬ１ｉ”とビット線ＢＬ３ｉ”とは、積層方向に並ぶコンタクトプラグＣＬ３”、ＣＬ４”にて電気的に共通接続されている。
【０１１３】
例えば、本発明は、メモリセルの構造に特に限定されるものではなく、相変化メモリ素子、ＭＲＡＭ素子、ＰＦＲＡＭ、ＲＲＡＭ等、種々のクロスポイント型の多層メモリに適用可能である。
【符号の説明】
【０１１４】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ。
【図１】
2010171332.tif 000003
【図２Ａ】
2010171332.tif 000004
【図２Ｂ】
2010171332.tif 000005
【図３Ａ】
2010171332.tif 000006
【図３Ｂ】
2010171332.tif 000007
【図４Ａ】
2010171332.tif 000008
【図４Ｂ】
2010171332.tif 000009
【図５】
2010171332.tif 000010
【図６】
2010171332.tif 000011
【図７】
2010171332.tif 000012
【図８】
2010171332.tif 000013
【図９】
2010171332.tif 000014
【図１０】
2010171332.tif 000015
【図１１】
2010171332.tif 000016
【図１２】
2010171332.tif 000017
【図１３】
2010171332.tif 000018
【図１４】
2010171332.tif 000019
【図１５】
2010171332.tif 000020
【図１６】
2010171332.tif 000021
【図１７】
2010171332.tif 000022
【図１８】
2010171332.tif 000023
【図１９】
2010171332.tif 000024
【図２０】
2010171332.tif 000025
【図２１】
2010171332.tif 000026
【図２２】
2010171332.tif 000027
【図２３】
2010171332.tif 000028
【図２４】
2010171332.tif 000029
【図２５】
2010171332.tif 000030
【図２６】
2010171332.tif 000031
【図２７】
2010171332.tif 000032
【図２８】
2010171332.tif 000033
【図２９】
2010171332.tif 000034
【図３０】
2010171332.tif 000035
【図３１】
2010171332.tif 000036
【図３２】
2010171332.tif 000037