(57)【要約】【課題】他の基板と区別して識別できるマークが形成され、ガラス基板上に、バッファ層を間に介在して単結晶半導体層が設けられたＳＯＩ基板を歩留まり良く作製する。【解決手段】ガラス基板上に、バッファ層を間に介在させて、単結晶半導体層を形成し、バッファ層および単結晶半導体層が積層された積層体の周辺領域を除去してガラス基板を露出させる。そして、バッファ層および単結晶半導体層が積層された積層体の外側に露出するガラス基板にマークを形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ガラス基板上に、バッファ層を間に介在させて、単結晶半導体層を形成し、
前記バッファ層および前記単結晶半導体層が積層された積層体の周辺領域を除去して前記ガラス基板を露出させ、
前記バッファ層および前記単結晶半導体層が積層された積層体の外側に露出する前記ガラス基板にマークを形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
表面上にバッファ層が形成され、内部に脆化層が形成された単結晶半導体基板と、
ガラス基板と、
を準備し、
前記単結晶半導体基板と前記ガラス基板とを対向させ、前記バッファ層の表面と前記ガラス基板の表面とを接合させて貼り合わせ、
熱処理を行うことにより、前記脆化層を境として前記単結晶半導体基板を分割して、前記ガラス基板上に前記バッファ層を間に介在させて単結晶半導体層を形成し、
前記バッファ層および前記単結晶半導体層が積層された積層体の周辺領域を除去して前記ガラス基板を露出させ、
前記バッファ層および前記単結晶半導体層が積層された積層体の外側に露出する前記ガラス基板にマークを形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項３】
表面上にバッファ層が形成され、内部に脆化層が形成され、平面矩形状である単結晶半導体基板と、
平面矩形状であるガラス基板と、
を準備し、
前記単結晶半導体基板と前記ガラス基板とを対向させ、前記バッファ層の表面と前記ガラス基板の表面とを接合させて貼り合わせ、
熱処理を行うことにより、前記脆化層を境として前記半導体基板を分割して、前記ガラス基板上に、前記バッファ層を間に介在させて、平面矩形状である単結晶半導体層を形成し、
前記バッファ層および前記単結晶半導体層が積層され、平面矩形状である積層体の周辺領域を除去して前記ガラス基板を露出させ、
平面矩形状である前記積層体の外側に位置する前記ガラス基板に、マークを形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記バッファ層としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、或いは窒化酸化シリコン層の単層構造または積層構造を形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項５】
表面上に第１のバッファ層が形成され、内部に脆化層が形成された単結晶半導体基板と、
表面上に第２のバッファ層が形成されたガラス基板と、
を準備し、
前記単結晶半導体基板と前記ガラス基板とを対向させ、前記第１のバッファ層の表面と前記第２のバッファ層の表面とを接合させて貼り合わせ、
熱処理を行うことにより、前記脆化層を境として前記単結晶半導体基板を分割して、前記ガラス基板上に前記第２のバッファ層および前記第１のバッファ層を間に介在させて単結晶半導体層を形成し、
前記第２のバッファ層、前記第１のバッファ層および前記単結晶半導体層が積層された積層体の周辺領域を除去して前記ガラス基板を露出させ、
前記第２のバッファ層、前記第１のバッファ層および前記単結晶半導体層が積層された積層体の外側に露出する前記ガラス基板に、マークを形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項５において、
前記第１のバッファ層としては、ハロゲン原子を有する酸化層を形成し、
前記第２のバッファ層としては、窒素含有層を形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記単結晶半導体層上にレジストマスクを形成し、
前記レジストマスクを用いて、前記バッファ層および前記単結晶半導体層が積層された積層体の周辺領域をエッチングして前記ガラス基板を露出させ、
前記レジストマスクを残存させたまま、前記積層体の外側に露出する前記ガラス基板にマークを形成した後、
前記レジストマスクを除去することを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記バッファ層および前記単結晶半導体層の除去は、ドライエッチングにより行う
ことを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記マークは、前記ガラス基板に吸収される波長域のビームを照射することにより、前記ガラス基板に凹部或いは溝を形成する、または、前記ガラス基板の表面或いは内部を変色または変質させることで形成する
ことを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記ガラス基板としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、またはバリウムホウケイ酸ガラスを用いることを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁表面上に半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の作製方法に関する。
【背景技術】
【０００２】
単結晶半導体基板を作製するウェーハメーカ、および、半導体装置を作製するデバイスメーカにおいて、工程管理や生産管理などの製品管理は、製品の安定な供給という面から重要である。一般に、製品管理は、文字、記号、またはバーコードなどのマークを基板に付与するマーキングを行い、該マークを識別手段として行うことが多い。
【０００３】
単結晶半導体基板としては、バルク単結晶半導体基板を超える性能を達成できるとして、ＳＯＩ基板が注目されている。ＳＯＩ基板の代表的な構造としては、絶縁表面上に単結晶半導体薄膜を有する例が挙げられ、例えばＳＩＭＯＸ基板、貼り合わせ基板などが知られている。貼り合わせ基板を作製する代表例として、スマートカット（登録商標）法と呼ばれる技術が提案されている（例えば、特許文献１参照）。
【０００４】
上記スマートカット法の概要を説明すると、水素イオンを用いたイオン注入法により、一のシリコンウェーハの所定の深さにイオン注入層を形成する。次に、支持基板となる他のシリコンウェーハを酸化して酸化層を形成する。そして、イオン注入層が形成された一のシリコンウェーハと、酸化層が形成された他のシリコンウェーハと、を貼り合わせた後、熱処理によりイオン注入層で一のシリコンウェーハを分離することで、支持基板である他のシリコンウェーハ上にシリコン層が貼り付けられたＳＯＩ基板が作製される。
【０００５】
また、スマートカット法を応用して、単結晶半導体薄膜をガラス基板上に形成する技術が提案されている（例えば、特許文献２）。支持基板としてガラス基板を用いることで、安価な製造コストを実現することができる。
【０００６】
バルク単結晶半導体基板は、ＳＥＭＩの国際規格などにより、単結晶半導体基板に付与するマーク（識別番号、ウェーハ識別番号、ウェーハ番号、ＩＤナンバーなどともいわれる）の標準化が図られている。標準化の一例として、基板にマークを形成する位置などが定められている。ＳＯＩ基板も、バルク単結晶半導体基板と同様に、他の基板と区別できるマークなどを施し、製品管理を行うことが好ましい。そこで、ＳＯＩ基板のＳＯＩ構造となっていない領域にマークを形成することが提案されている（例えば、特許文献３参照）。また、付与されたマークを正確に読み取るため、ＳＯＩ層とベースウェーハとの境界を跨ぐことなくマークを印字することが提案されている（例えば、特許文献４参照）。
【特許文献１】特開平５−２１１１２８号公報
【特許文献２】特開平１１−１６３３６３号公報
【特許文献３】特開２００７−３６２７９号公報
【特許文献４】特開２００３−０７８１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＳＯＩ基板の作製における省資源化、大面積化、および低コスト化の観点からすれば、支持基板としてはガラス基板に代表される安価な基板を用いることが好ましい。しかしながら、単結晶半導体基板とガラス基板の組み合わせなど、異なる基板（異種基板）の貼り合わせは、両者の物性の差違により、うまく貼り合わせできない場合がある。特に、従来の貼り合わせ方法は熱処理およびそれに伴う冷却を必要としており、その過程において、両者の物性の差違により、異種基板の間に歪みが発生しやすい。物性の差違が歪みとなって現れることで、特に基板端部での接合強度が弱くなってしまう。
【０００８】
また、上述のように低コスト化の観点からは、支持基板としてガラス基板が好適である。しかしながら、単結晶シリコン基板などの半導体基板と比較して、ガラス基板の平坦性は良好でなく、撓みやすい。その結果、単結晶半導体基板をガラス基板に貼り合わせる場合、ガラス基板のうねりや撓みなどによる接合不良、特に基板端部での接合強度低下の問題が、単結晶半導体基板同士の貼り合わせよりも顕著になりやすい。
【０００９】
ところで、ＳＯＩ基板にマーキングする位置は特に限定されないが、ＳＯＩ基板上に素子を形成する有効面積（取り数）や、マークの読み取りやすさなどを考慮すれば、基板端部にマーキングすることが好ましい。上述の特許文献３および４においても、支持基板の周辺領域や外周付近にマークを形成することが記載されている。しかし、ここで提案されているのは単結晶半導体基板同士を貼り合わせて作製されたＳＯＩ基板であり、支持基板にガラス基板を適用することは全く考慮されていない。単結晶半導体基板と、ガラス基板と、を貼り合わせてＳＯＩ基板を作製する場合は、同種基板同士の貼り合わせよりも基板端部の接合強度が弱くなりやすく、基板端部にレーザマーカなどによりマーキングすることで膜剥がれなどが生じやすくなる。
【００１０】
また、単結晶半導体基板と貼り合わせる前のガラス基板に予めマーキングを行うと、ガラス基板の接合界面にパーティクルが付着する恐れがある。パーティクルは、洗浄してもガラス基板から完全に取り除くことは困難である。接合界面にパーティクルが存在すれば接合不良が発生し、接合強度も弱くなりやすいため、後の工程で膜剥がれが起きやすくなる。
【００１１】
本発明は、上述のような問題を鑑み、他の基板と区別して識別できる、ガラス基板上に、バッファ層を間に介在して単結晶半導体層が設けられたＳＯＩ基板を作製することを課題の一とする。また、ガラス基板上に、バッファ層を間に介在して単結晶半導体層が設けられており、他の基板と区別して識別できるＳＯＩ基板を歩留まり良く作製することを課題の一とする。
【課題を解決するための手段】
【００１２】
本発明は、他の基板と区別して識別できるようにマークが形成されており、ガラス基板上に単結晶半導体層を貼り付けたＳＯＩ基板を提供することを要旨とする。本発明に係るＳＯＩ基板は、ガラス基板の外周端よりも、貼り付けられている単結晶半導体層の外周端が内側に入った領域において、単結晶半導体層より外側に露出するガラス基板にマークが形成されている。
【００１３】
本発明の一は、ガラス基板上に、バッファ層を間に介在させて、単結晶半導体層を形成し、バッファ層および単結晶半導体層が積層された積層体の周辺領域を除去してガラス基板を露出させ、バッファ層および単結晶半導体層が積層された積層体の外側に露出するガラス基板にマークを形成する。
【００１４】
本発明の一は、表面上にバッファ層が形成され、内部に脆化層が形成された単結晶半導体基板と、ガラス基板と、を準備し、単結晶半導体基板とガラス基板とを対向させ、バッファ層の表面とガラス基板の表面とを接合させて貼り合わせ、熱処理を行うことにより、脆化層を境として単結晶半導体基板を分割して、ガラス基板上にバッファ層を間に介在させて単結晶半導体層を形成し、バッファ層および単結晶半導体層が積層された積層体の周辺領域を除去してガラス基板を露出させ、バッファ層および単結晶半導体層が積層された積層体の外側に露出するガラス基板にマークを形成する。
【００１５】
本発明の一は、表面上にバッファ層が形成され、内部に脆化層が形成され、平面矩形状である単結晶半導体基板と、平面矩形状であるガラス基板と、を準備し、単結晶半導体基板とガラス基板とを対向させ、バッファ層の表面とガラス基板の表面とを接合させて貼り合わせ、熱処理を行うことにより、脆化層を境として半導体基板を分割して、ガラス基板上に、バッファ層を間に介在させて、平面矩形状である単結晶半導体層を形成し、バッファ層および単結晶半導体層が積層され、平面矩形状である積層体の周辺領域を除去してガラス基板を露出させ、平面矩形状である積層体の外側に位置するガラス基板にマークを形成する。
【００１６】
上記構成において、バッファ層としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、或いは窒化酸化シリコン層の単層構造または積層構造を形成することができる。
【００１７】
また、本発明の一は、表面上に第１のバッファ層が形成され、内部に脆化層が形成された単結晶半導体基板と、表面上に第２のバッファ層が形成されたガラス基板と、を準備し、単結晶半導体基板とガラス基板とを対向させ、第１のバッファ層の表面と第２のバッファ層の表面とを接合させて貼り合わせ、熱処理を行うことにより、脆化層を境として単結晶半導体基板を分割して、ガラス基板上に第２のバッファ層および第１のバッファ層を間に介在させて単結晶半導体層を形成し、第２のバッファ層、第１のバッファ層および単結晶半導体層が積層された積層体の周辺領域を除去してガラス基板を露出させ、第２のバッファ層、第１のバッファ層および単結晶半導体層が積層された積層体の外側に露出するガラス基板にマークを形成する。
【００１８】
上記構成において、第１のバッファ層としては、ハロゲン原子を有する酸化層を形成し、第２のバッファ層としては、窒素含有層を形成することが好ましい。
【００１９】
また、単結晶半導体層上にマスクを形成し、マスクを用いて、バッファ層および単結晶半導体層が積層された積層体の周辺領域をエッチングしてガラス基板を露出させ、マスクを残存させたまま、積層体の外側に露出するガラス基板にマークを形成した後、マスクを除去する構成とすることができる。バッファ層および単結晶半導体層の除去は、ドライエッチングにより行うことが好ましい。
【００２０】
また、上記構成において、レーザビーム、イオンビーム、電子ビーム、またはメカニカルプローブにより、ガラス基板に凹部或いは溝を形成する、または、ガラス基板の表面或いは内部を変色または変質させることで、ガラス基板にマークを形成することができる。
【００２１】
また、上記構成において、ガラス基板としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、またはバリウムホウケイ酸ガラスを用いることができる。
【００２２】
なお、本明細書における「単結晶」とは、結晶面、結晶軸が揃っている結晶であり、それを構成している原子又は分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的又は非意図的に格子歪みを有するものも含むものとする。
【００２３】
本明細書における「脆化層」とは、分割工程で、単結晶半導体基板が分割される領域及びその近傍のことを示す。「脆化層」を形成する手段によって「脆化層」の状態は異なるが、例えば、「脆化層」は、局所的に結晶構造が乱され、脆弱化された領域である。なお、場合によっては単結晶半導体基板の表面側から「脆化層」までの領域も多少脆弱化される場合があるが、本明細書の「脆化層」は後に分割される領域及びその付近を指すものとする。
【００２４】
また、本明細書において「第１」、「第２」、又は「第３」等の数詞の付く用語は、要素を区別するために便宜的に付与しているものであり、数的に限定するものではなく、また配置及び段階の順序を限定するものでもない。
【発明の効果】
【００２５】
本発明により、ガラス基板上に単結晶半導体層を形成したＳＯＩ基板においても、容易にマークを形成することができ、製品管理を行うことができる。また、マーキングおよびマーキングを要因として発生する不良を防止した構成としており、歩留まり良く、ＳＯＩ基板を作製することができる。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を変更しうることは当業者であれば容易に理解される。したがって、本発明は、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
本発明に係るＳＯＩ基板の作製方法は、単結晶半導体基板と、ガラス基板と、を、バッファ層を間に介在させて貼り合わせた後、単結晶半導体基板を分割することでガラス基板上に単結晶半導体層を形成してＳＯＩ構造を得る。そして、ガラス基板上に積層されているバッファ層および単結晶半導体層でなる積層体の周辺領域を除去することで、前記積層体の外側にガラス基板を露出させ、前記積層体の外側に露出したガラス基板にマーキングすることで、他の基板と区別して識別できるＳＯＩ基板を作製することを要旨とする。ＳＯＩ構造を得た後、バッファ層および単結晶半導体層の周辺領域を除去することで露出したガラス基板または周辺領域を除去した後の単結晶半導体層の外側に位置するガラス基板にマーキングすることで、マーキングおよびマーキングに付随して発生する膜剥がれなどの不良を防止することができる。
【００２８】
図１は、本発明に係るＳＯＩ基板の作製方法の一例を示すフロー図である。単結晶半導体基板を準備し（ｓ１０１）、ガラス基板を準備する（ｓ１１１）。
【００２９】
単結晶半導体基板については、該単結晶半導体基板の内部に脆化層を形成する。具体的には、単結晶半導体基板に加速されたイオンを照射することにより、単結晶半導体基板の表面から所定の深さの領域に結晶構造が損傷された脆化層を形成する。
【００３０】
ガラス基板は、支持基板として機能する。ガラス基板を用いることで、低コスト化、大面積化、および省資源化を図ることができる。
【００３１】
単結晶半導体基板と、ガラス基板と、を、バッファ層を間に介在させて貼り合わせる（ｓ１２１）。
【００３２】
バッファ層としては、絶縁層を用いて、単層構造または２層以上の積層構造で形成する。また、バッファ層は、単結晶半導体基板およびガラス基板のいずれか一方の基板の表面上、または、両方の基板の表面上に設ける。単結晶半導体基板の表面上にバッファ層を形成する場合、脆化層を形成する前にバッファ層を形成する（ｓ１０２）、または脆化層を形成した後にバッファ層を形成する（ｓ１０４）ことができる。また、脆化層を形成する前にバッファ層を形成し、脆化層を形成した後にもバッファ層を形成してもよい。さらに、ガラス基板の表面上にバッファ層を形成する（ｓ１１２）構成としてもよい。（ｓ１０２）、（ｓ１０４）、（ｓ１１２）で形成されるそれぞれのバッファ層は、単層構造でも２層以上の積層構造でもよい。
【００３３】
単結晶半導体基板の表面のみにバッファ層を形成した場合は、バッファ層の表面とガラス基板の表面とを接合させて貼り合わせる。ガラス基板の表面のみにバッファ層を形成した場合は、単結晶半導体基板の表面とバッファ層の表面とを接合させて貼り合わせる。単結晶半導体基板の表面とガラス基板の表面とにバッファ層を形成した場合は、単結晶半導体基板側バッファ層の表面とガラス基板側バッファ層の表面とを接合させて貼り合わせる。
【００３４】
単結晶半導体基板に形成された脆化層を境として、単結晶半導体基板を分割する（ｓ１２２）ことで、ガラス基板上にバッファ層を間に介在させて単結晶半導体層が形成されたＳＯＩ基板と、剥離基板と、を得る。
【００３５】
例えば、熱処理を行うことにより、温度上昇によって単結晶半導体基板に形成された脆化層に亀裂が生じるので、脆化層に沿って単結晶半導体基板を分割することができる。単結晶半導体基板とガラス基板は、バッファ層を間に介在して貼り合わされているため、ガラス基板上に単結晶半導体基板から分離された単結晶半導体層が形成される。
【００３６】
ＳＯＩ基板において、ガラス基板上に形成されたバッファ層および単結晶半導体層の積層体の周辺領域を除去することで、ガラス基板を露出させる（ｓ１３１）。そして、周辺領域を除去した単結晶半導体層およびバッファ層の積層体の外側に露出するガラス基板にマーキングしてマークを形成する（ｓ１３２）。以上で、マークが形成されたＳＯＩ基板が作製される。
【００３７】
ガラス基板上に形成されたバッファ層および単結晶半導体層の積層体は、周辺領域を除去する。好ましくは、積層体を一回りする周辺領域を除去することで、単結晶半導体基板の分割後よりも積層体の平面形状を一回り小さくする。周辺領域を除去した後、積層体の外周端は、ガラス基板の外周端から内側に入った構成となる。ＳＯＩ基板にマークを形成する前に除去する周辺領域として、接合強度が十分でない積層体端部の領域を除去することが好ましいが、除去量が増えるほど素子を形成できる有効面積が小さくなることも考慮する必要がある。具体的には、ガラス基板１１１の外周端と積層体１３０の外周端との距離が、ｍｍオーダ程度、具体的には０ｍｍ以上１０ｍｍ以下（但し０ｍｍは除く）、好ましくは６ｍｍ以上１０ｍｍ以下となるように周辺領域を除去することが好ましい。ガラス基板１１１の外周端と積層体１３０の外周端は、マーキングできる距離を有するようにする。単結晶半導体層およびバッファ層の積層体の外側に露出しているガラス基板にマーキングを行い、マークを形成する。
【００３８】
マークを形成する位置は限定されないが、基板端部などマークが読み取りやすい位置とすることが好ましい。マークの具体例は、文字、記号、バーコードなどが挙げられる。マークの大きさは、装置的に読み取り可能なサイズから人が視認するサイズまで含むものとし、例えば数１００μｍレベルから数ｍｍレベルとする。また、マークは、ガラス基板に凹部或いは溝を掘ることで形成する、または、ガラス基板を変色或いは変質させて形成することができる。ＳＯＩ基板に形成されたマークは、基板管理、ロット管理など製品管理に利用され、歩留まり向上や不良品発見に役立たせることができる。また、基板毎に識別できるマークを付与することで基板の枚葉管理を行うことができ、製品管理の精度を向上させることができる。
【００３９】
マーキングを行う前にバッファ層および単結晶半導体層でなる積層体の周辺領域を除去してガラス基板を露出させることで、マーキングによる膜剥がれを防止することができ、パーティクルの発生を低減させることができる。膜剥がれは、マーキング処理のときに生じるものの他に、後の工程で生じるものも含む。これは、マーキングにより接合部（例えばガラス基板とバッファ層との接合界面など）の接合強度が低下した状態で以降の工程が進むことで、ささいなきっかけなどでも膜剥がれが生じやすくなるからである。基板端部では接合強度が十分でなく、マーキングにより接合界面での膜剥がれも生じやすいため、本発明の構成を適用することが効果的である。
【００４０】
また、露出したガラス基板にマークを形成することで、マークが読み取りやすくなる。ここでは、マークをガラス基板に直接形成するため、薄膜にマークを形成する場合と比較して、途中でマークが消滅するなどの恐れが低くなる。したがって、自動読み取り装置などでマークを読み取る精度が向上する。人が目視により読み取りを行うマークとする場合も、視認性が良くなり容易になり、スムーズな製品管理を行うことができる。
【００４１】
なお、単結晶半導体基板から単結晶半導体層が分離された基板は、再生用基板として再生処理を行い、繰り返し利用することが好ましい。再生処理した再生用基板は、（ｓ１０１）の単結晶半導体基板として利用することができる。もちろん、その他の用途に流用することもできる。
【００４２】
次に、図２、図３を参照して、本発明に係るＳＯＩ基板の作製方法を詳細に説明する。図２は本発明に係るＳＯＩ基板の作製方法の一例を示す断面図であり、図３は本発明に係るＳＯＩ基板の作製方法の一例を示す平面図である。図２は、図３の線分ＯＰ間の断面に相当する。
【００４３】
単結晶半導体基板１０１と、ガラス基板１１１とを準備する（図２（Ａ）、（Ｂ）参照）。
【００４４】
単結晶半導体基板１０１としては、例えば単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリンなどの化合物半導体基板を用いることができる。また、単結晶半導体基板１０１は、単結晶半導体基板に代えて、多結晶半導体基板（代表的には多結晶シリコン基板）を用いることができる。この場合、以下に記載される単結晶は多結晶と置き換えられることとなる。つまり、後にガラス基板と貼り合わされ、分割されてガラス基板上に形成される半導体層は多結晶半導体層（代表的には多結晶シリコン層）となる。
【００４５】
市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的であるが、単結晶半導体基板１０１の形状は円形に限定されるものではない。本形態では、矩形状または多角形状である単結晶半導体基板１０１を用いることが好ましい。例えば、円形のシリコン基板を矩形状等に加工し、単結晶半導体基板１０１とすることが好ましい。これは、支持基板となるガラス基板は矩形のものが多いことや、素子を形成する際には矩形の方が素子を形成する有効面積を広く取りやすいためである。また、微細な素子の形成に必要となる露光装置（例えば、ステップ・アンド・スキャン方式を用いるステッパーや、ミラープロジェクション方式を用いるＭＰＡ（Ｍｉｒｒｏｒ  Ｐｒｏｊｅｃｔｉｏｎ  Ｍａｓｋ  Ａｌｉｇｎｅｒ）など）により露光されるパターン形状を考慮しても、矩形状とすることが好ましい。本明細書における「矩形状」は、正方形および長方形を含む。また、「多角形状」とは、３角形以上の、４角形、５角形、６角形などの形状を含むものとする。また、単結晶半導体基板１０１は、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法やＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法を用いて作製することができる。
【００４６】
ガラス基板１１１は透光性を有する基板であり、具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、または石英ガラス基板などのガラス基板を用いる。好ましくは、ガラス基板１１１としてアルミノシリケートガラス、アルミノホウケイ酸ガラス、または、バリウムホウケイ酸ガラスを用いると、安価で大面積化が可能なため、低コスト化を図ることができる。また、ガラス基板１１１は、酸化セリウムなどで研磨され、表面として平坦性が良好な研磨面を有する研磨ガラス基板を用いることが好ましい。ガラス基板１１１の表面が良好な平坦性を有するほど接合強度を高めることができる。また、ガラス基板１１１の表面を接合面とする場合は、該ガラス基板１１１の接合面を研磨面とすることで、接合強度が高まり接合不良を低減することができる。
【００４７】
次に、単結晶半導体基板１０１の表面から所定の深さの領域に結晶構造が損傷された脆化層１０３を形成し、その後、バッファ層１０５を間に介在させて単結晶半導体基板１０１とガラス基板１１１とを貼り合わせる（図２（Ｃ）参照）。
【００４８】
単結晶半導体基板１０１の内部に形成する脆化層１０３は、運動エネルギーを有する水素等のイオンを単結晶半導体基板１０１に照射することにより形成することができる。
【００４９】
バッファ層１０５は、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、または窒化酸化シリコン層などの絶縁層を用いて、単層構造または２層以上の積層構造で形成する。バッファ層１０５を形成する絶縁層は、ＣＶＤ法、スパッタリング法、原子層エピタキシ（ＡＬＥ）法、または熱酸化法などにより形成することができる。
【００５０】
なお、本明細書における酸化窒化シリコン層とは、組成として窒素よりも酸素の含有量が多く、好ましくはラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０ａｔｏｍｓ％乃至７０ａｔｏｍｓ％、窒素が０．５ａｔｏｍｓ％乃至１５ａｔｏｍｓ％、シリコンが２５ａｔｏｍｓ％乃至３５ａｔｏｍｓ％、水素が０．１ａｔｏｍｓ％乃至１０ａｔｏｍｓ％の組成範囲で含まれるものをいう。また、窒化酸化シリコン層とは、組成として酸素よりも窒素の含有量が多く、ＲＢＳ及びＨＦＳを用いて測定した場合に、酸素が５ａｔｏｍｓ％乃至３０ａｔｏｍｓ％、窒素が２０ａｔｏｍｓ％乃至５５ａｔｏｍｓ％、シリコンが２５ａｔｏｍｓ％乃至３５ａｔｏｍｓ％、水素が１０ａｔｏｍｓ％乃至３０ａｔｏｍｓ％の組成範囲で含まれるものをいう。
【００５１】
次に、単結晶半導体基板１０１に形成された脆化層１０３を境として単結晶半導体基板１０１を分割することにより、ガラス基板１１１上にバッファ層１０５を間に介在させて単結晶半導体層１２０を形成する（図２（Ｄ）、図３（Ａ）参照）。
【００５２】
単結晶半導体基板１０１を分割する手段としては、熱処理が挙げられる。熱処理による温度上昇によって、脆化層１０３に形成されている微小な空洞の体積変化が起こり、脆化層１０３に亀裂が生じることで、脆化層１０３に沿って単結晶半導体基板１０１が分割される。例えば、運動エネルギーを有する水素のイオンを照射して脆化層１０３を形成した場合は、熱処理による温度上昇によって、脆化層１０３に形成されている微小な空洞に添加された水素が析出し、内部の圧力が上昇する。該圧力の上昇により脆化層１０３の微小な空洞の体積変化が起こり、脆化層１０３に亀裂が生じ、単結晶半導体基板１０１を分割することができる。単結晶半導体基板１０１とガラス基板１１１の間に介在するバッファ層１０５はガラス基板１１１に貼り合わされているため、ガラス基板１１１上に単結晶半導体基板１０１から分離された単結晶半導体層１２０が形成される。ここまでで、ガラス基板１１１上にバッファ層１０５および単結晶半導体層１２０の積層体１３０が形成され、ガラス基板１１１上にバッファ層１０５を間に介在させて単結晶半導体層１２０が貼り付けられたＳＯＩ構造が形成される。
【００５３】
次に、ガラス基板１１１上のバッファ層１０５および単結晶半導体層１２０の周辺領域を除去することで、単結晶半導体層１２０の外側にガラス基板１１１を露出させる（図２（Ｅ）、図３（Ｃ）参照）。そして、積層体１３０の外側に位置するガラス基板１１１にマーキングを行い、マーク１６１を形成する（図２（Ｆ）、図３（Ｄ）参照）。
【００５４】
ガラス基板１１１上に設けられたバッファ層１０５および単結晶半導体層１２０の積層体１３０の周辺領域を除去することで、積層体１３０の外側にガラス基板１１１を露出する。周辺領域を除去した積層体１３０は、先の脆化層１０３を境とした分割で形成された単結晶半導体層１２０よりも、ガラス基板１１１の外周端から内側に入った構成となる。好ましくは、図３（Ｃ）に示すように、積層体１３０の周辺領域一回りを除去する。この場合、周辺領域除去後の積層体１３０は平面形状で一回り小さくなる。
【００５５】
バッファ層１０５および単結晶半導体層１２０でなる積層体１３０周辺領域の除去は、例えば、フォトリソグラフィ技術およびエッチング技術により行う。図３（Ｂ）に示すように、単結晶半導体層１２０上に所望の形状のレジストマスク１５１を形成する。本形態では、積層体１３０の周辺領域一回りを除去する例を示すため、分割により得られた単結晶半導体層１２０よりも一回り小さいレジストマスク１５１を形成する。ウェーハ周辺露光装置を用いることで、容易に周辺領域を除去するためのレジストマスク１５１を形成することができる。そして、レジストマスク１５１を用いて積層体１３０をエッチングすることで、ガラス基板１１１を露出させる。エッチングは、ドライエッチングまたはウェットエッチングにより行うことができるが、ガラス基板１１１はエッチングされないようにすることが好ましい。好ましくは、ドライエッチングで積層体１３０をエッチングすることで、積層体１３０の端面（エッジ部分）を線状にすることができる。
【００５６】
積層体１３０を除去する周辺領域は、接合強度が十分でない領域とすることが好ましい。また、ガラス基板１１１にマークを形成するため、積層体１３０の外側にマークが形成できる程度のガラス基板１１１が存在するよう、除去量（除去する周辺領域の面積）を調整することが好ましい。例えば、ガラス基板１１１の外周端と積層体１３０の外周端との距離が、ｍｍオーダ程度、具体的には０ｍｍ以上１０ｍｍ以下（但し０ｍｍは除く）、好ましくは６ｍｍ以上１０ｍｍ以下となるよう、積層体１３０の周辺領域を除去することが好ましい。
【００５７】
マーク１６１としては、文字、記号、バーコードなどを形成する。個々の基板に異なるマーク１６１を形成することで、他の基板と区別して識別することが可能となる。他の基板と区別して識別できると、基板の枚葉管理を行うことができるため、基板毎に工程条件、検査結果などを詳細管理することが可能となり、製品管理の質を向上させることができる。
【００５８】
マーク１６１を形成する手段としては、レーザビーム、イオンビーム、または電子ビームなど、ビームの照射を利用したマーキングが挙げられる。代表的には、レーザマーカを用いたマーキングが挙げられる。ビームの照射により、ガラス基板に凹部或いは溝を形成する、または、ガラス基板の表面或いは内部を変色または変質させることで、ガラス基板にマークを形成することができる。例えば、ドット印字タイプのレーザマーカを用いて、マーキングする。これは、円形（楕円形を含む）のドットを所定間隔で形成することで、文字、記号、又はバーコードなどのマークを形成する方法である。
【００５９】
本形態は、脆化層１０３を境として単結晶半導体基板１０１を分割した段階の単結晶半導体層１２０およびバッファ層１０５で構成される積層体１３０の周辺領域を除去することで、ガラス基板１１１を露出させる。そして、積層体１３０より外側に露出したガラス基板１１１に直接マーク１６１を形成する。露出したガラス基板１１１上にマークを形成する構成とすることで、マーキングの際に起こる、又は、マーキング以降に起こる膜剥がれおよびパーティクルの発生を低減することができる。
【００６０】
ここで、ガラス基板に直接マークを形成する場合よりも、ガラス基板上に形成された薄膜にマークを形成する場合の方が膜剥がれを生じやすい理由について説明する。例えば、本形態では、バッファ層１０５や単結晶半導体層１２０の薄膜が存在する領域にマークを形成すると、膜剥がれが生じやすくなる。要因として、接合界面の密着性、および、マーキングの際のビーム照射による輻射熱などが挙げられる。
【００６１】
ここでは、ガラス基板１１１とバッファ層１０５との間に接合界面が存在している。また、ガラス基板１１１とバッファ層１０５は、材料、物性、厚さ（機械的強度）などが異なる。上述の通り、異種基板同士の貼り合わせは、物性の差違などにより、特に基板端部の接合強度が弱くなりやすい。本形態では、端部においてガラス基板１１１とバッファ層１０５との接合界面の密着性が低下しやすい。そのため、接合界面が存在している領域にマーキングすると、ビーム照射（例えばレーザビームの照射）がきっかけとなり、接合界面の密着性が不十分な領域からひび割れ、膜剥がれなどが起きてしまう。さらに、端部の接合界面は他の領域と比較して接合強度が低く、面内で接合強度が異なるため、接合強度の差違により歪みが生じてひび割れ、膜剥がれなどが起きるおそれが高い。例えば、基板面内では、中央よりも端部の方が接合強度が低くなりやすい。
【００６２】
ビーム照射による輻射熱は、物性の差違などにより、主にバッファ層１０５などの薄膜で熱吸収される。バッファ層１０５や単結晶半導体層１２０などの薄膜は、ビーム照射により与えられるエネルギーを緩和するなかで、マーキングされた領域周辺の薄膜まで溶融破壊される恐れがある。溶融破壊された薄膜は、膜剥がれとなり、マークの形状不良およびパーティクルの発生につながる。さらに、輻射熱により薄膜が溶融し、該溶融した部位から薄膜が消失する際に、薄膜が消失する部位の周辺部にも歪みが生じて、接合界面でひび割れを起こしうる。接合界面の密着性が弱ければ、ひび割れが進行し、膜剥がれとなりうる。また、接合強度が異なっていれば、歪みの度合いが増して、ひび割れなどを悪化させうる。
【００６３】
ガラス基板１１１に対して直接マークを形成することで、上述のような要因によるひび割れおよび膜剥がれなどの不良を抑制することができる。また、単結晶半導体層１２０およびバッファ層１０５などの薄膜よりも、バルクであるガラス基板１１１の方が衝撃（例えばレーザマーカなどの熱衝撃）に耐性が高いため、膜剥がれなどの不良を抑制することができる。したがって、歩留まり良く、他の基板と区別して識別可能なＳＯＩ基板を作製することができる。さらに、ガラス基板１１１に直接マークを形成することで、薄膜に形成する場合よりもマークが消滅しにくくなり、読み取り精度が向上する。その結果、製品管理の精度も向上することができる。
【００６４】
また、ガラス基板１１１と単結晶半導体層１２０とは、吸収する波長が完全には一致しない。ガラス基板１１１は透光性を有しており、単結晶半導体層１２０は非透光性またはガラスよりも低い透光性を有する。ガラスと単結晶半導体とでは、マーキングに好適な波長が異なる。一般的に、ガラスは紫外領域または赤外領域の波長を吸収しやすく、単結晶シリコンは紫外領域乃至可視領域の波長を吸収しやすい。本形態のように、ガラス基板１１１にのみマークを形成することで、ガラス基板１１１に好適な波長を選択してマーキングを行うことができ、マークを良好に形成することができる。
【００６５】
レーザマーカとしては、ガラス基板１１１に吸収される波長域のレーザビームを射出できるレーザを備えたものを用いる。具体的には、紫外領域（１ｎｍ乃至４００ｎｍ）のレーザビーム、または赤外領域（９００ｎｍ乃至２５００ｎｍ）のレーザビームを射出できるレーザを備えたレーザマーカを用いることが好ましい。また、パルス発振レーザを備えることで、ドット印字を容易に行うことができる。例えば、赤外領域の波長域を有するレーザビームを射出できるレーザとしては、ＣＯ２レーザ、ガラスレーザ、Ｔｉ：サファイアレーザ、色素レーザが挙げられる。また、固体レーザであるＹＡＧレーザ、ＹＬＦレーザ、ＹＶＯ４レーザなどの基本波を用いることができる。紫外領域の波長域を有するレーザビームを射出できるレーザとしては、Ｆ２レーザ、ＡｒＦレーザおよびＸｅＣｌレーザなどのエキシマレーザが挙げられる。また、固体レーザであるＹＡＧレーザ、ＹＬＦレーザ、ＹＶＯ４レーザなどの第２高調波および第３高調波などを用いることができる。
【００６６】
なお、レーザマーカによるマーキングは、射出するレーザビームの波長、エネルギー密度（単位面積および単位時間あたりのエネルギー）、および焦点位置（Ｆｏｃｕｓ位置）によって、制御される。
【００６７】
なお、マーク１６１を形成する大きさは特に限定されないが、積層体１３０の外側に位置するガラス基板１１１にマーク１６１を形成する。このとき、マーク１６１は積層体１３０に重ならないようにする。例えば、レーザマーカでマーキングする場合、１文字あたり０．５ｍｍ乃至５ｍｍ程度、１ドットあたり０．２ｍｍ乃至０．３ｍｍ程度の大きさでマーク１６１を形成する。
【００６８】
ここで、一例として、実際に「ＢＢ４０６−２１」とマーキングしたガラス基板の観察写真を図１６に示す。ここでは、ドット印字タイプで、発振波長９．３μｍ乃至１１．５μｍを選択できるパルス発振ＣＯ２ガスレーザを備えたレーザマーカを用いて、「ＢＢ４０６−２１」をマーキングした。１ドットあたりの大きさ（ドットサイズ）は横約０．２１ｍｍ、縦約０．２８ｍｍ、１文字あたりの大きさは横約２．５ｍｍ程度、縦約５．０ｍｍ程度である。
【００６９】
マーク１６１を形成する位置はガラス基板１１１上であれば限定されないが、読み取りやすさなどを考慮して基板端部にマーク１６１を形成することが好ましい。マーク１６１は積層体１３０に重ならなければよく、積層体１３０の周辺領域を除去して露出させたガラス基板１１１にマークを形成してもよいし、周辺領域を除去する前の段階で積層体１３０の外側に既に露出していたガラス基板１１１にマークを形成してもよい。
【００７０】
なお、図２（Ｅ）、図３（Ｃ）において、積層体１３０の周辺領域除去に用いたレジストマスク１５１は、残存させたままマーク１６１を形成し、該マーク１６１形成後に除去することが好ましい。レジストマスク１５１を残存させたままマーク１６１を形成することで、マーキングにより発生するパーティクルなどのゴミが単結晶半導体層１２０表面に付着することを防止することができる。マーク１６１を形成した後、不要となったレジストマスク１５１を除去すればよい。
【００７１】
以上により、他の基板と区別して識別可能なＳＯＩ基板を、歩留まり良く作製することができる。
【００７２】
なお、本形態に係るＳＯＩ基板の作製方法は、ガラス基板上のバッファ層および単結晶半導体層でなる積層体１３０の端面（エッジ部分）を直線的にし、端面からの膜剥がれを抑制する効果を得ることができる。単結晶半導体基板とガラス基板との貼り合わせは、ガラス基板のうねりや撓み、または、基板端部の形状（代表的にはシリコンウェーハのエッジロールオフ（ＥＲＯ；Ｅｄｇｅ  Ｒｏｌｌ  Ｏｆｆ））などの要因により、貼り合わせた段階で端面の接合強度が十分でない。そのため、単結晶半導体基板を分割する段階で、ガラス基板と単結晶半導体基板（または、単結晶半導体基板に設けられたバッファ層）との接合が耐えきれず、単結晶半導体基板（または、単結晶半導体基板に設けられたバッファ層）の端部が貼り付かないまま剥離されてしまうことがある。また、接合強度が一定でなく、端面において貼り付く領域と貼り付かない領域が不規則に表れうる。そのため、単結晶半導体基板を分割して、ガラス基板上に形成したバッファ層および単結晶半導体層の積層体の端面の形状は、そのままではぎざぎざとなってしまうことが多い。そこで、上記図３の平面図に示すように、周辺領域を除去することで、ぎざぎざ形状である積層体端面（エッジ部分）を除去することになり、ガラス基板１１１上のバッファ層１０５および単結晶半導体層１２０の積層体１３０端面（エッジ部分）を線状にすることができる。ガラス基板上の積層体端面は、ぎざぎざを無くす又は低減することで、端面からの剥がれを抑制することができる。
【００７３】
また、上記図３に示す平面図では、積層体１３０がガラス基板１１１よりも一回り小さくなるよう周辺領域を除去する例を示したが、少なくともマークを形成する領域の積層体１３０を除去することで、マーキングによる膜剥がれを低減する効果を得ることができる。
【００７４】
例えば、図１７に示すように、マーク１６１を形成する領域およびその近傍の積層体１３０を除去する構成としてもよい。マーク１６１を形成する領域のみを正確に除去することは難しいため、多少のずれは許容するものとする。少なくともマーク１６１を形成する領域の積層体１３０を除去することで、マーキングが直接的な要因となって生じる膜剥がれは低減することができる。
【００７５】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【００７６】
（実施の形態２）
本形態では、ガラス基板に貼り付ける単結晶半導体基板の形状について説明する。
【００７７】
市場に流通しているガラス基板は、平面形状が矩形のものが多い。貼り合わせる基板同士は類似の形状である方が扱いやすく、装置の構成や生産性なども考慮して、貼り合わせる単結晶半導体基板は平面形状を矩形状とすることが好ましい。矩形状の単結晶半導体基板をガラス基板に貼り合わせ、該単結晶半導体基板を分割すれば、ガラス基板上に矩形状の単結晶半導体層が貼り付けられる。
【００７８】
図４に、単結晶半導体基板の平面形状および加工例を示す。
【００７９】
例えば、市販されている単結晶シリコン基板は、図４（Ａ）に示すように円形状の単結晶半導体基板１０１ａが多い。円形状の単結晶半導体基板１０１ａをこのままガラス基板１１１に貼り付けてもよいが、矩形状に切り出すことが好ましい。
【００８０】
図４（Ｂ）では、円形状の単結晶半導体基板１０１ａに内接する大きさで最大となるように、矩形の単結晶半導体基板１０１ｂを切り出す例を示している。ここでは、単結晶半導体基板１０１ｂの角部（４隅）の頂点の角度はほぼ９０°とする。
【００８１】
図４（Ｃ）では、円形状の単結晶半導体基板１０１ａに内接する最大の矩形領域よりも対辺の間隔が長くなるように単結晶半導体基板１０１ｃを切り出す例を示している。ここでは、単結晶半導体基板１０１ｃの角部の頂点の角度は９０°とならず、単結晶半導体基板１０１ｃは多角形状となる。
【００８２】
図４（Ｄ）では、円形状の単結晶半導体基板１０１ａから６角形の単結晶半導体基板１０１ｄを切り出す例を示している。円形状の単結晶半導体基板１０１ａから切り出す単結晶半導体基板１０１ｄの形状を６角形とすることで、切り代となり無駄になる半導体量を減らすことができる。
【００８３】
なお、図４（Ｂ）〜（Ｄ）では、円形状の単結晶半導体基板から所望の形状に基板を切り出す例について示したが、円形状以外の基板から所望の形状に切り出してもよいし、所望の断面形状（例えば矩形状）を有するインゴットをスライスすることで所望の基板を得てもよい。
【００８４】
市販されている多くの単結晶シリコン基板は円形状であるため、上述の特許文献３および特許文献４においては、円形状である単結晶半導体基板上に円形状の単結晶半導体層が貼り付けられた構成が示されている。ここで、円形状の単結晶半導体層と比較すると、矩形状または多角形状の単結晶半導体層は角部（例えば４隅の角）を有しており、角部で応力集中が起きやすい。そのため、矩形状または多角形状の単結晶半導体基板は、周辺領域、特に角部で接合強度が弱いまま貼り付けられやすく、膜剥がれが起きやすくなるという問題が生じる。
【００８５】
上記実施の形態１の図２、図３で示したように、単結晶半導体層を分割した段階の単結晶半導体層１２０およびバッファ層１０５で構成される積層体１３０の周辺領域を除去してガラス基板１１１を露出させる。そして、積層体１３０の外側に位置するガラス基板１１１にマーク１６１を形成する。他の領域と比較して接合強度が十分でない周辺領域を除去することで膜剥がれなど接合不良を防ぐことができ、さらにマークを形成する領域を確保できる。ガラス基板１１１にマーク１６１を形成するため、マーキングによる膜剥がれを防ぐことができる。
【００８６】
ガラス基板と単結晶半導体基板とを貼り合わせ、該単結晶半導体基板を分割してＳＯＩ構造を形成し、ガラス基板上に形成されたバッファ層および単結晶半導体層の周辺領域を除去した後にマークを形成して、他の基板と区別して識別可能なＳＯＩ基板を作製する。このようにすることで、矩形状または多角形状の基板を用いた場合の形状起因による接合不良、具体的には角部で応力集中が生じ接合不良が起きやすいなど形状に起因する不良を防ぐことができる。また、形状に起因する不良を防止して、歩留まり良くＳＯＩ基板を作製することができる。さらに、素子形成領域となる単結晶半導体層が矩形状または多角形状のＳＯＩ基板を歩留まり良く作製することができ、素子の有効面積が広いＳＯＩ基板を作製できるという点からも効果的である。
【００８７】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【００８８】
（実施の形態３）
本形態では、単結晶半導体基板を分割するきっかけとなる脆化層の形成について説明する。
【００８９】
上記実施の形態１の図１〜図３に示したように、単結晶半導体基板１０１の表面から所定の深さの領域に結晶構造が損傷された脆化層１０３を形成する。
【００９０】
脆化層１０３は、運動エネルギーを有するイオンを単結晶半導体基板１０１に照射することで、該単結晶半導体基板１０１内部に形成することができる。具体的には、加速されたイオンを単結晶半導体基板１０１に照射することで、単結晶半導体基板１０１の表面から所定の深さの領域に照射されたイオンを構成する元素が添加され、脆化層１０３を形成することができる。運動エネルギーを有するイオンとは、ソースガスを励起してソースガスのプラズマを生成し、該プラズマに含まれるイオンを電界の作用によりプラズマから引き出して加速したイオンである。
【００９１】
脆化層１０３が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオンの入射角（照射角）によって調節することができる。また、イオンの運動エネルギーは加速電圧、ドーズ量などにより調節できる。イオンを構成する元素の平均侵入深さとほぼ同じ深さの領域に脆化層１０３が形成される。そのため、イオンを照射し、該イオンを構成する元素を添加する深さで、単結晶半導体基板１０１から分離される単結晶半導体層１２０の厚さが決定される。例えば、トランジスタなどの半導体素子形成用基板として用いるには、単結晶半導体層１２０の厚さが１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下になるように、脆化層１０３が形成される深さを調節する。
【００９２】
脆化層１０３の形成は、イオンドーピング処理で行うことができる。イオンドーピング処理は、イオンドーピング装置を用いて行うことができる。イオンドーピング装置の代表的な装置は、プロセスガスをプラズマ励起して生成された全ての種類のイオンをチャンバー内に配置された被処理体に照射する非質量分離型の装置である。非質量分離型の装置は、プラズマ中のイオンを質量分離しないで、全ての種類のイオンを被処理体に照射する。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置は、プラズマ中のイオンを質量分離し、ある特定の質量のイオンを被処理体に照射する装置である。
【００９３】
イオンドーピング装置の主要な構成は、被処理体を配置するチャンバー、所望のイオンを発生させるイオン源、およびイオンを加速し、照射するための加速機構である。イオン源は、所望のイオンを生成するためのソースガスを供給するガス供給装置、ソースガスを励起して、プラズマを生成させるための電極などで構成される。プラズマを形成するための電極として、フィラメント型の電極や容量結合高周波放電用の電極などが用いられる。加速機構は、引出電極、加速電極、減速電極、接地電極等の電極など、およびこれらの電極に電力を供給するための電源などで構成される。加速機構を構成する電極には複数の開口やスリットが設けられており、イオン源で生成されたイオンは電極に設けられた開口やスリットを通過して加速される。なお、イオンドーピング装置の構成は上述したものに限定されず、必要に応じた機構が設けられる。
【００９４】
本実施の形態では、イオンドーピング装置で、水素を単結晶半導体基板１０１に添加するものとし、プラズマソースガスとして水素を含むガス（例えば、Ｈ２）を供給する。水素ガスを励起してプラズマを生成し、質量分離せずに、プラズマ中に含まれるイオンを加速し、加速されたイオンを単結晶半導体基板１０１に照射する。
【００９５】
イオンドーピング装置において、水素ガスから生成されるイオン（Ｈ＋、Ｈ２＋、Ｈ３＋）の総量に対してＨ３＋の割合が５０％以上とする。好ましくは、そのＨ３＋の割合を８０％以上とする。イオンドーピング装置は質量分離を行わないため、プラズマ中に生成される複数の種類のイオンのうち、１つ（Ｈ３＋）を５０％以上とすることが好ましく、８０％以上とすることが好ましい。照射するイオンにおいて、同じ質量のイオンの割合を多くすることで、単結晶半導体基板１０１の同じ深さに集中させてイオンを構成する元素を添加することができる。
【００９６】
脆化層１０３を浅い領域に形成するためには、イオンの加速電圧を低くする必要があるが、プラズマ中のＨ３＋イオンの割合を高くすることで、原子状水素（Ｈ）を効率よく、単結晶半導体基板１０１に添加できる。イオンの加速電圧を大きくできれば、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。
【００９７】
イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてＨ３＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。
【００９８】
なお、加速されたイオンを単結晶半導体基板１０１に照射する工程は、イオン注入装置で行うこともできる。イオン注入装置は、チャンバー内に配置された被処理体に、ソースガスをプラズマ励起して生成された複数の種類のイオンを質量分離し、特定の種類のイオンを照射する質量分離型の装置である。したがって、イオン注入装置を用いる場合は、水素ガスやＰＨ３を励起して生成されたＨ＋イオンおよびＨ２＋イオンを質量分離して、Ｈ＋イオンまたはＨ２＋イオンの一方のイオンを加速して、単結晶半導体基板１０１に照射する。
【００９９】
このように、イオンを照射して脆化層１０３を形成した後は、上記実施の形態１で示したように、熱処理などによって単結晶半導体基板１０１を分割すればよい。ガラス基板上に形成される単結晶半導体層が分離された単結晶半導体基板は、再生処理などを行い、繰り返し利用することができる。
【０１００】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【０１０１】
（実施の形態４）
本形態では、単結晶半導体基板とガラス基板との貼り合わせの具体例に関し、図面を参照して説明する。
【０１０２】
単結晶半導体基板１０１を準備する（図５（Ａ−１）参照）。単結晶半導体基板１０１の表面は、汚染除去の点から、あらかじめ硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）などを用いて適宜洗浄することが好ましい。また、希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０１０３】
次に、単結晶半導体基板１０１の表面に酸化層１０２を形成する（図５（Ａ−２）参照）。
【０１０４】
酸化層１０２は、例えば、酸化シリコン層、酸化窒化シリコン層等の単層、又はこれら薄膜の積層を用いることができる。酸化層１０２は、熱酸化法、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。また、ＣＶＤ法を用いて酸化層１０２を形成する場合には、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて作製される酸化シリコン層を酸化層１０２に用いることが生産性の点から好ましい。
【０１０５】
本実施の形態では、単結晶半導体基板１０１に熱酸化処理を行うことにより酸化層１０２（ここでは、ＳｉＯｘ層）を形成する（図５（Ａ−２）参照）。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０１０６】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板１０１に熱酸化処理を行うことにより、塩素酸化された酸化層１０２を形成する。この場合、酸化層１０２は、塩素原子を含有した薄膜となる。
【０１０７】
酸化層１０２中に含有された塩素原子は、歪みを形成する。その結果、酸化層１０２の水分に対する吸収割合が向上し、拡散速度が増大する。つまり、酸化層１０２表面に水分が存在する場合に、当該表面に存在する水分を酸化層１０２中に素早く吸収し、拡散させることができる。
【０１０８】
熱酸化処理の一例としては、酸素に対し塩化水素（ＨＣｌ）を０．５体積％〜１０体積％（好ましくは２体積％）の割合で含む酸化性雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃）で行うことができる。処理時間は０．１時間〜６時間、好ましくは０．５時間〜１時間とすればよい。形成される酸化層の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）、例えば１００ｎｍの厚さとする。
【０１０９】
本実施の形態では、酸化層１０２に含まれる塩素原子の濃度を１×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３となるように制御する。酸化層１０２に塩素原子を含有させることによって、外因性不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して単結晶半導体基板１０１が汚染されることを防止する効果を奏する。
【０１１０】
脆化層１０３を形成する際にイオンドーピング装置を用いる場合は重金属も同時に導入されるおそれがある。しかし、塩素元素を含有する酸化層１０２にイオンを照射し、酸化層１０２を介してイオンを構成する元素を添加する構成とすることで、単結晶半導体基板１０１が重金属により汚染されることを防ぐことができる。
【０１１１】
また、酸化層１０２として、ＨＣｌ酸化などによって膜中に塩素等のハロゲンを含ませることにより、単結晶半導体基板１０１に悪影響を与える不純物（例えば、Ｎａ等の可動イオン）をゲッタリングすることができる。具体的には、酸化層１０２を形成した後に行われる熱処理により、単結晶半導体基板１０１に含まれる不純物が酸化層１０２に析出し、ハロゲン原子（例えば塩素原子）と反応して捕獲されることとなる。それにより酸化層１０２中に捕集した当該不純物を固定して単結晶半導体基板１０１の汚染を防ぐことができる。また、酸化層１０２はガラス基板と貼り合わせた場合に、ガラスに含まれるＮａ等の不純物を固定する膜として機能しうる。
【０１１２】
酸化層１０２として、ＨＣｌ酸化などによって膜中に塩素等のハロゲンを含ませることは、半導体基板の洗浄が不十分である場合や、再利用して繰り返し用いられる半導体基板の汚染除去に有効となる。
【０１１３】
なお、酸化層１０２に含有させるハロゲン原子としては塩素原子に限られない。酸化層１０２にフッ素原子を含有させてもよい。単結晶半導体基板１０１表面をフッ素酸化するには、単結晶半導体基板１０１表面にＨＦ溶液に浸漬した後に酸化性雰囲気中で熱酸化処理を行うことや、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行えばよい。
【０１１４】
次に、運動エネルギーを有するイオンを単結晶半導体基板１０１に照射することで、単結晶半導体基板１０１の所定の深さに結晶構造が損傷された脆化層１０３を形成する（図５（Ａ−３）参照）。図５（Ａ−３）に示すように、加速されたイオンを単結晶半導体基板１０１表面に形成された酸化層１０２に照射することで、酸化層１０２を介して単結晶半導体基板１０１の表面から所定の深さの領域に照射されたイオンを構成する元素が添加され、脆化層１０３を形成することができる。
【０１１５】
次に、ガラス基板１１１を準備する（図５（Ｂ−１）参照）。ガラス基板１１１の表面は、あらかじめ洗浄することが好ましい。具体的には、塩酸過水（ＨＰＭ）、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて、ガラス基板１１１の超音波洗浄を行う。例えば、塩酸過水を用いて、ガラス基板１１１表面を超音波洗浄することが好ましい。このような洗浄処理を行うことによって、ガラス基板１１１表面の平坦化や残存する研磨粒子の除去を行うことができる。
【０１１６】
次に、ガラス基板１１１の表面に窒素含有層１１３（例えば、窒化シリコン層（ＳｉＮｘ）又は窒化酸化シリコン層（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁層）を形成する（図５（Ｂ−２）参照）。
【０１１７】
本実施の形態において、窒素含有層１１３は、単結晶半導体基板１０１上に設けられた酸化層１０２と接合する層（接合層）となる。また、窒素含有層１１３は、後にガラス基板上に単結晶構造を有する単結晶半導体層を設けた際に、ガラス基板に含まれるＮａ等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として機能する。
【０１１８】
また、窒素含有層１１３を接合層として用いるため、接合不良を抑制するには窒素含有層１１３の表面を平滑とすることが好ましい。具体的には、窒素含有層１１３の表面の平均面粗さ（Ｒａ）を０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）を０．６０ｎｍ以下、より好ましくは、平均面粗さを０．３５ｎｍ以下、自乗平均粗さを０．４５ｎｍ以下となるように窒素含有層１１３を形成する。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲で設けることが好ましい。
【０１１９】
次に、単結晶半導体基板１０１の酸化層１０２が形成された表面とガラス基板１１１の窒素含有層１１３が形成された表面とを対向させ、酸化層１０２の表面と窒素含有層１１３の表面とを接合させる（図５（Ｃ）参照）。酸化層１０２および窒素含有層１１３は、上記実施の形態１のバッファ層１０５を形成する。本形態では、酸化層１０２の形成は図１のバッファ層形成（ｓ１０２）に相当し、窒素含有層１１３は図１のバッファ層形成（ｓ１１２）に相当する。
【０１２０】
ここでは、単結晶半導体基板１０１とガラス基板１１１とを対向させ、単結晶半導体基板１０１表面の酸化層１０２とガラス基板１１１の窒素含有層１１３とを密着させた後、単結晶半導体基板１０１の一箇所に１Ｎ／ｃｍ２〜５００Ｎ／ｃｍ２、好ましくは１Ｎ／ｃｍ２〜２０Ｎ／ｃｍ２、例えば１７Ｎ／ｃｍ２程度の圧力を加える。圧力を加えた部分から酸化層１０２と窒素含有層１１３とが接合しはじめ、自発的に接合が形成され全面におよぶ。接合は、ファンデルワールス力や水素結合が作用しており、熱処理を伴わず、常温で行うことができるため、ガラス基板１１１のように耐熱温度が低い基板を用いることができる。
【０１２１】
なお、単結晶半導体基板１０１とガラス基板１１１との貼り合わせを行う前に、単結晶半導体基板１０１上に形成された酸化層１０２と、ガラス基板１１１上に形成された窒素含有層１１３の表面処理を行うことが好ましい。
【０１２２】
表面処理としては、プラズマ処理、オゾン処理、メガソニック洗浄、２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）又はこれらの方法を組み合わせて行うことができる。特に、酸化層１０２、窒素含有層１１３の少なくとも一方の表面にプラズマ処理を行った後に、オゾン処理、メガソニック洗浄、２流体洗浄等を行うことによって、酸化層１０２、窒素含有層１１３表面の有機物等のゴミを除去し、表面を親水化することができる。その結果、酸化層１０２と窒素含有層１１３の接合強度を向上させることができる。
【０１２３】
また、酸化層１０２と窒素含有層１１３を接合させた後、接合強度を高めるための熱処理を行うことが好ましい。熱処理の温度は、脆化層１０３に亀裂を発生させない温度とし、例えば、室温以上４１０℃未満の温度範囲で処理する。また、室温以上４１０℃未満の温度範囲で加熱した雰囲気下で、酸化層１０２と窒素含有層１１３を密着させ接合させてもよい。熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。接合強度を増加させるための熱処理は、貼り合わせを行った装置或いは場所で、そのまま連続して行うことが好ましい。また、接合強度を高めるための熱処理からそのまま連続して、脆化層１０３を境とした単結晶半導体基板１０１を分割する熱処理を行ってもよい。
【０１２４】
一般的に、酸化層１０２と窒素含有層１１３との接合と同時に、又は、酸化層１０２と窒素含有層１１３とを接合させた後に熱処理を行うと、接合界面において脱水反応が進行し、接合界面同士が近づき、水素結合の強化や共有結合が形成されることにより接合が強化される。脱水反応を促進させるためには、脱水反応により接合界面に生じる水分を高温で熱処理を行うことにより除去する必要がある。つまり、接合後の熱処理温度が低い場合には、脱水反応で接合界面に生じた水分を効果的に除去できないため、脱水反応が進まず接合強度を十分に向上させることが難しい。
【０１２５】
一方で、酸化層１０２として、塩素原子等を含有させた酸化層を用いた場合、当該酸化層１０２が水分を吸収し拡散させることができるため、接合後の熱処理を低温で行う場合であっても、脱水反応で接合界面に生じた水分を酸化層１０２へ吸収、拡散させ脱水反応を効率良く促進させることができる。この場合、ガラス基板１１１としてガラス等の耐熱性が低い基板を用いた場合であっても、酸化層１０２と窒素含有層１１３の接合強度を十分に向上させることが可能となる。また、バイアス電圧を印加してプラズマ処理を行うことにより、酸化層１０２の表面近傍にマイクロポアを形成し、水分を効果的に吸収し拡散させ、低温であっても酸化層１０２と窒素含有層１１３の接合強度を向上させることができる。
【０１２６】
次に、熱処理を行うことにより、脆化層１０３を境として単結晶半導体基板１０１を分割して、ガラス基板１１１上に、酸化層１０２及び窒素含有層１１３を介して単結晶半導体層１２０を形成する（図５（Ｄ）参照）。
【０１２７】
熱処理による温度上昇によって、脆化層１０３に形成されている微小な空洞の体積変化が起こり、脆化層１０３に亀裂が生じるため、該脆化層１０３に沿って分割することができる。酸化層１０２とガラス基板１１１に形成された窒素含有層１１３が接合しているので、ガラス基板１１１上には単結晶半導体基板１０１から分離された単結晶半導体層１２０が形成される。また、ここでの熱処理の温度は、ガラス基板１１１の歪み点を越えない温度とする。
【０１２８】
熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。例えば、ＲＴＡ装置を用いる場合、加熱温度５５０℃以上７３０℃以下、処理時間０．５分以上６０分以内で行うことができる。
【０１２９】
なお、上述したガラス基板１１１に形成された窒素含有層１１３と単結晶半導体基板１０１に形成された酸化層１０２との接合強度を高めるための熱処理を行わず、図５（Ｃ）における熱処理を行うことにより、酸化層１０２と窒素含有層１１３との接合強度を増加するための熱処理工程と、脆化層１０３における単結晶半導体基板１０１の分割のための熱処理工程を同時に行ってもよい。
【０１３０】
ここまでの工程で、ガラス基板１１１上に、窒素含有層１１３、酸化層１０２および単結晶半導体層１２０の積層体１３０が形成され、ガラス基板１１１上に窒素含有層１１３および酸化層１０２を間に介在させて単結晶半導体層１２０が貼り付けられたＳＯＩ構造が形成される。
【０１３１】
次に、ガラス基板１１１上に形成された、窒素含有層１１３、酸化層１０２および単結晶半導体層１２０の周辺領域を除去することで、単結晶半導体層１２０の外側にガラス基板１１１を露出させる。単結晶半導体層１２０を含む積層体１３０の外側に位置するガラス基板１１１にマーキングして、マーク１６１を形成する（図５（Ｅ）参照）。
【０１３２】
本形態では、フォトリソグラフィ法により、単結晶半導体層１２０上にレジストマスク１５１を形成し、該レジストマスク１５１を用いて下方の単結晶半導体層１２０、酸化層１０２および窒素含有層１１３（積層体１３０）の周辺領域をエッチングする。
【０１３３】
レジストマスク１５１は、除去したい周辺領域以外を覆うように単結晶半導体層１２０上に形成すればよく、ウェーハ周辺露光装置を用いることで容易に形成することができる。ガラス基板１１１の外周端とレジストマスク１５１の外周端との距離は、マークを形成する領域を有するようにする。本形態では、ガラス基板１１１の外周端と単結晶半導体層１２０上に形成するレジストマスク１５１の外周端との距離が８ｍｍとなるよう、レジストマスク１５１を形成する。
【０１３４】
積層体１３０のエッチングは、ドライエッチングまたはウェットエッチングを用いることができる。好ましくは、ドライエッチングを用い、例えば、フッ素系ガス、塩素系ガスなどを用いたドライエッチングにより、単結晶半導体層１２０、酸化層１０２および窒素含有層１１３を除去する。
【０１３５】
積層体１３０周辺領域のエッチング条件の一例としては、まず、平行平板型の電極に投入する電力１５０Ｗ、チャンバー内圧力８００ｍＴｏｒｒ、エッチングガスにフッ素系ガスを用い、ガス流量比をＳＦ６：Ｈｅ＝２８：１２（ｓｃｃｍ）として、単結晶半導体層１２０をエッチングする。次に、平行平板型の電極に投入する電力３００Ｗ、エッチングガスにフッ素系ガスを用い、ガス流量比をＳＦ６：Ｈｅ＝２０：２０（ｓｃｃｍ）として、酸化層１０２および窒素含有層１１３をエッチングする。
【０１３６】
上記レジストマスク１５１を用いて積層体１３０をエッチングして、ガラス基板１１１を露出させる。例えば、単結晶半導体層１２０の外側に８ｍｍほどガラス基板１１１が露出した構成とする。
【０１３７】
ガラス基板１１１にマーク１６１を形成する。本形態では、単結晶半導体層１２０上にレジストマスク１５１を残存させたまま、レーザマーカによりガラス基板１１１にマーキングする。例えば、レーザマーカにより、文字、記号またはバーコードなどを刻印し、該刻印した文字などで縦数ｍｍ横数ｍｍ程度の大きさであるマーク１６１を形成する。マーク１６１は、単結晶半導体層１２０、酸化層１０２、および窒素含有層１１３に重ならないよう、ガラス基板１１１に形成する。単結晶半導体層１２０上はレジストマスク１５１で覆われているため、レーザマーカを用いたマーキングにより発生するパーティクルなどの付着は防ぐことができる。マーク１６１形成後、レジストマスク１５１を除去すればよい。
【０１３８】
以上により、本発明に係るＳＯＩ基板を作製することができる。
【０１３９】
本形態では、バッファ層として酸化層と窒素含有層を形成する。具体的には、ガラス基板側に窒素含有層を設け、単結晶半導体基板側に塩素原子等のハロゲン原子を有する酸化層を形成することにより、作製工程を簡略化するとともに、ガラス基板との貼り合わせ前に単結晶半導体基板へ可動イオンなどの不純物が侵入することを抑制することができる。また、単結晶半導体基板側に設けるバッファ層として塩素原子等のハロゲン原子を有する酸化層を形成することで、接合後の熱処理を低温で行う場合であっても、脱水反応を効率よく促進させることができ、接合強度を増加させることができる。
【０１４０】
また、ガラス基板上に設けられたバッファ層と単結晶半導体層でなる積層体の周辺領域は除去するため、接合強度が十分強い領域を残してＳＯＩ基板を作製することができる。ガラス基板を露出させ、該ガラス基板に直接マーキングを行うため、膜剥がれを抑制でき歩留まりを向上させる。ガラス基板端部に形成されたマークにより、基板の枚葉管理が可能となり、製品管理の精度を向上させることができる。
【０１４１】
なお、本実施の形態では、単結晶半導体基板１０１上に酸化層１０２を形成し、ガラス基板１１１上に窒素含有層１１３を形成する場合を示したが、本発明はこれに限定されない。例えば、単結晶半導体基板１０１上に酸化層１０２と窒素含有層を順に積層させて形成し、酸化層１０２上に形成された窒素含有層の表面とガラス基板１１１との表面とを接合させてもよい。この場合、窒素含有層は脆化層１０３の形成前に設けてもよいし、形成後に設けてもよい。なお、窒素含有層上に酸化層（例えば、酸化シリコン）を形成し、当該酸化層の表面とガラス基板１１１の表面とを接合させても良い。
【０１４２】
また、ガラス基板１１１から単結晶半導体層１２０への不純物の混入が問題とならない場合には、ガラス基板１１１上に窒素含有層１１３を設けずに、単結晶半導体基板１０１上に設けられた酸化層１０２の表面とガラス基板１１１の表面とを接合させてもよい。
【０１４３】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【０１４４】
（実施の形態５）
本形態では、脆化層を境として単結晶半導体基板を分割することでガラス基板上に単結晶半導体層を形成した後、所望の処理を行い、結晶性の改善や平坦化を図る例について説明する。
【０１４５】
脆化層を境として単結晶半導体基板を分割することにより、ガラス基板上に単結晶半導体層を形成する方法は、脆化層の形成や分割工程により、得られる単結晶半導体層の結晶性や平坦性が低下しやすい。
【０１４６】
例えば、図６に示すように、単結晶半導体層１２０にレーザビーム１８０を照射する。単結晶半導体層１２０の分離面側から、または、ガラス基板１１１側からレーザビーム１８０を照射することで、単結晶半導体層１２０を溶融させ、結晶性の改善および平坦性の向上を図る。
【０１４７】
好ましくは、レーザビーム１８０の照射により、単結晶半導体層を部分溶融させる。単結晶半導体層を部分溶融させることで、溶融されていない固相部分から結晶成長が進行するため、結晶性を低下させることなく、結晶欠陥を修復することができる。なお、本明細書において、部分溶融とは、単結晶半導体層の一部（例えば上層部分）は溶融されて液相状態となるが、その他（例えば（下層部分）は溶融せずに固相状態のままであることをいう。また、完全溶融とは、単結晶半導体層が下部界面付近まで溶融されて、液相状態になることをいう。
【０１４８】
レーザビームの照射による結晶性の改善は、ガラス基板としてガラス基板のような耐熱性の低い基板を用いる場合に好適である。これは、単結晶半導体層にレーザビームを照射しても、ガラス基板は直接加熱されず、ガラス基板に与えられる熱を抑えることができるからである。
【０１４９】
なお、レーザビーム照射の代わりにＲＴＡやフラッシュランプ照射を行ってもよい。
【０１５０】
また、単結晶半導体層１２０の分離面側にエッチング処理を行うことによって結晶欠陥の除去、平坦化を図ることができる。エッチング処理としてはドライエッチング、ウェットエッチング、または両者を組み合わせて行う。また、エッチング処理の代わりにＣＭＰ等の研磨処理を行うことで、結晶欠陥の除去、平坦化を図ってもよい。
【０１５１】
また、脆化層を境として分割することによりガラス基板上に形成された単結晶半導体層に対し、レーザビームの照射と、エッチング処理と、を組み合わせて行うこともできる。一例としては、脆化層を境として分割することによりガラス基板上に形成された単結晶半導体層に対し、まず、ドライエッチングにより分離面となった単結晶半導体層表面を除去する。次に、単結晶半導体層の分離面側からレーザビームを照射する。次に、単結晶半導体層の分離面となった側の表面を、ドライエッチングする。単結晶半導体層の分離面をエッチングしてからレーザビームを照射することで、単結晶半導体層中に結晶欠陥を取り込んでしまうことを防ぐことができる。また、エッチング処理を行うことで単結晶半導体層の薄膜化を図ることができる。所望の素子により、単結晶半導体層の最適な厚さは異なるが、例えば半導体素子を作製する場合は、単結晶半導体層の膜厚を５ｎｍ以上１００ｎｍ以下とすることが好ましい。なお、エッチング処理による単結晶半導体層の薄膜化はレーザビーム照射前に行ってしまってもよいが、単結晶半導体層が薄い状態でレーザビームを照射すると部分溶融とさせにくく膜飛びするおそれもあるため、エッチング処理を２段階に分け、レーザビームの照射前と照射後とすることが好ましい。
【０１５２】
本形態で示すレーザビームの照射やエッチング処理による結晶性改善は、ガラス基板上のバッファ層および単結晶半導体層の周辺領域除去前または周辺領域除去後に行うことができる。
【０１５３】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【０１５４】
（実施の形態６）
本形態では、本発明に係るＳＯＩ基板を用いて半導体素子を作製する例について説明する。ここでは、半導体素子として、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを作製する例について、図７〜図９の断面図を用いて説明する。
【０１５５】
まず、本発明を用いて作製されたＳＯＩ基板を準備する。該ＳＯＩ基板は、ガラス基板１１１上に、バッファ層１０５を間に介在させて単結晶半導体層１２０が形成されており、単結晶半導体層１２０より外側に露出したガラス基板１１１にマーク１６１が形成されているものである。
【０１５６】
単結晶半導体層１２０には、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加することが好ましい。例えば、ｎチャネル型電界効果トランジスタの形成領域に対応してｐ型不純物元素を添加し、ｐチャネル型電界効果トランジスタの形成領域に対応してｎ型不純物元素を添加して、所謂ウェル領域を形成する。不純物イオンのドーズ量は１×１０１２ｉｏｎｓ／ｃｍ２乃至１×１０１４ｉｏｎｓ／ｃｍ２程度で行えばよい。さらに、電界効果トランジスタのしきい値電圧を制御する場合には、これらのウェル領域にｎ型不純物元素若しくはｐ型不純物元素を添加すればよい。
【０１５７】
次に、図７（Ｂ）に示すように、単結晶半導体層１２０をエッチングして、素子の配置に合わせて島状に分離した単結晶半導体層１２０ｃ、単結晶半導体層１２０ｄを形成する。本実施形態では、単結晶半導体層１２０ｃからｎチャネル型電界効果トランジスタを作製し、単結晶半導体層１２０ｄからｐチャネル型電界効果トランジスタを作製する。
【０１５８】
次に、図７（Ｃ）に示すように、単結晶半導体層１２０ｃ、単結晶半導体層１２０ｄ上に、ゲート絶縁層３１０、ゲート電極を形成する導電層３１２、及び導電層３１４を順に形成する。
【０１５９】
ゲート絶縁層３１０は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法等により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等の絶縁層を用いて、単層構造又は積層構造で形成する。
【０１６０】
また、ゲート絶縁層３１０は、単結晶半導体層１２０ｃ、単結晶半導体層１２０ｄに対してプラズマ処理を行うことにより、表面を酸化又は窒化することで形成してもよい。この場合のプラズマ処理はマイクロ波（代表的な周波数は２．４５ＧＨｚ）を用いて励起したプラズマによるプラズマ処理も含むものとする。例えばマイクロ波で励起され、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いた処理も含むものとする。このようなプラズマ処理を適用して半導体層表面の酸化処理又は窒化処理を行うことにより、薄くて緻密な膜を形成することが可能である。また、半導体層表面を直接酸化するため、界面特性の良好な膜を得ることができる。また、ゲート絶縁層３１０は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法により形成した膜に対してマイクロ波を用いたプラズマ処理を行うことで形成してもよい。
【０１６１】
なお、ゲート絶縁層３１０は半導体層との界面を形成するため、酸化シリコン層若しくは酸化窒化シリコン層が界面となるように形成することが好ましい。これは、窒化シリコン層又は窒化酸化シリコン層のように酸素よりも窒素の含有量が多い膜を形成すると、トラップ準位が形成され界面特性が問題となる恐れがあるからである。
【０１６２】
ゲート電極を形成する導電層は、タングステン、タンタル、チタン、モリブデン、アルミニウム、銅、クロム、或いはニオブ等から選択された元素、前述の元素を含む合金材料、又は前述の元素を含む化合物材料などの導電材料を用いて、スパッタリング法やＣＶＤ法により、単層構造又は積層構造で形成する。その他、ゲート電極を形成する導電層としては、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いることもできる。ゲート電極を積層構造とする場合は、異なる導電材料を用いて形成することもできるし、同一の導電材料を用いて形成することもできる。本形態では、ゲート電極を形成する導電層を、導電層３１２及び導電層３１４の２層構造で形成する例を示す。
【０１６３】
本形態のように、導電層３１２及び導電層３１４の２層の積層構造でゲート電極を形成する場合は、例えば、窒化タンタル層とタングステン層、窒化チタン層とタングステン層、窒化モリブデン層とモリブデン層などの積層構造を形成することができる。窒化タンタル層とタングステン層との積層構造を形成すると、両者のエッチングレートに差がつけやすく、エッチングの選択比を高くできるため好ましい。なお、例示した２層の積層構造において、先に記載した層（例えば窒化タンタル層）をゲート絶縁層３１０上に接して形成することが好ましい。例えば、導電層３１２を２０ｎｍ乃至１００ｎｍの厚さで形成し、導電層３１４を１００ｎｍ乃至４００ｎｍの厚さで形成する。もちろん、ゲート電極は、導電層を３層以上積層した構造とすることもできる。
【０１６４】
ここで、ゲート電極を形成する導電層（本形態では導電層３１２および導電層３１４）の成膜において、導電層より下層に存在する材料層や基板（ここではバッファ層１０５およびガラス基板１１１）に対し応力が加わる。このとき、材料層や基板に加わる応力は、他の領域と比較して端部が強くなる。また、本発明に係るＳＯＩ基板は、単結晶半導体基板とガラス基板とを貼り合わせて作製しており、接合面が存在する。例えば、上記実施の形態４では、単結晶半導体基板１０１に形成した酸化層１０２と、ガラス基板１１１に形成した窒素含有層１１３と、を接合面として貼り合わせている。接合面は、成膜した層と基板との界面などと比較すると、密着性が弱くなりやすい。そのため、ガラス基板上のバッファ層および単結晶半導体層でなる積層体の周辺領域を除去していない場合、ゲート電極を形成する導電層の成膜時に加わる応力に端部の接合面が耐えることができず、接合面が剥がれてしまうなどの不良が発生しやすくなってしまう。また、ゲート成膜時に加わる応力により端部の接合面で密着性が低下することで、ゲート成膜後の工程で剥がれなどの不良が発生するおそれもある。
【０１６５】
しかし、本発明に係るＳＯＩ基板は、上記実施の形態で説明したように、単結晶半導体基板を分割することによりガラス基板上に単結晶半導体層を形成した後、マークを形成するため、ガラス基板上のバッファ層および単結晶半導体層でなる積層体の周辺領域を除去して、単結晶半導体層の外側にガラス基板を露出させた構成である。したがって、端部のガラス基板上にはバッファ層や単結晶半導体層が存在しておらず、ガラス基板と他の材料層（バッファ層）との接合も形成されていない。そのため、上述のようにゲート電極を形成する導電層の成膜にともなう剥がれなどを抑制することができる。
【０１６６】
また、ゲート電極を形成する導電層は、低応力条件で成膜することが好ましい。ここで低応力とは、形成される導電層の応力がゼロに近くなる条件を示す。例えば、応力なしをゼロとし、該ゼロを境としてプラス（ＧＰａ）の符号をもつものは引っ張り応力、マイナス（ＧＰａ）の符号をもつものは圧縮応力とされる。低応力条件でゲート電極を形成する導電層を成膜することで、基板などに加わる応力を低くできるため、端部での剥がれなどの不良を防ぐ効果を高めることができるからである。
【０１６７】
導電層の応力は、スパッタリング法による導電層成膜時の電力や圧力などによって調整することが可能である。例えば、導電層としてタングステン層を形成する場合、タングステン層成膜時の圧力を高くする、タングステン層成膜時の電力を低くする、または、タングステン層成膜時の基板温度（電極温度）を高くすることで、引っ張り応力の方向へ応力を調整することができる。したがって、通常の成膜条件では圧縮応力を有するタングステン層が形成される場合、成膜時の圧力を高くする、電力を高くする、または基板温度（電極温度）を高くすることで応力ゼロへ近づけ低応力とすることができる。
【０１６８】
また、ゲート電極を形成する導電層を積層構造とする場合は、圧縮応力を有する導電層と引っ張り応力を有する導電層とを組み合わせることで、ゲート電極全体の応力をゼロに近づけ低応力とすることができる。例えば、窒化タンタル層とタングステン層の積層構造でゲート電極を形成する。窒化タンタル層は圧縮応力を有しやすいため、タングステン層は引っ張り応力を有することが好ましい。また、導電層を積層構造とする場合、それぞれの導電層の膜厚でもゲート電極全体の応力を調整することができる。
【０１６９】
ゲート電極を形成する導電層３１２および導電層３１４の積層構造を低応力条件で成膜する一例としては、まず、窒化タンタルターゲットを用い、成膜電力１．０ｋＷ、成膜圧力０．６Ｐａ、ガス流量比をＡｒ（アルゴン）：Ｎ２（窒素）＝５０：１０（ｓｃｃｍ）として、厚さ３０ｎｍの窒化タンタル層を形成する。次に、タングステンターゲットを用い、成膜電力４ｋＷ、成膜圧力２．０Ｐａ、Ａｒガス流量１００ｓｃｃｍ、被処理体裏面からの加熱Ａｒガス流量１０ｓｃｃｍ、被処理体温度（基板温度）２３０℃として、厚さ３７０ｎｍのタングステン層を形成する。このような条件で、導電層の積層構造を形成することで、ゲート電極を形成する導電層成膜にともなって下層のガラス基板やバッファ層に加わる応力を抑えることができる。
【０１７０】
次に、導電層３１４上にレジストマスク３２０ｃ、レジストマスク３２０ｄを選択的に形成する。そして、レジストマスク３２０ｃ、レジストマスク３２０ｄを用いて第１のエッチング処理及び第２のエッチング処理を行う。
【０１７１】
まず、レジストマスク３２０ｃを用いた第１のエッチング処理により導電層３１２及び導電層３１４を選択的にエッチングして、単結晶半導体層１２０ｃ上に導電層３１６ｃおよび導電層３１８ｃを形成する。同時に、レジストマスク３２０ｄを用いた第１のエッチング処理により導電層３１２および導電層３１４を選択的にエッチングして、単結晶半導体層１２０ｄ上に導電層３１６ｄ及び導電層３１８ｄを形成する（図７（Ｄ）参照）。
【０１７２】
次に、レジストマスク３２０ｃを用いた第２のエッチング処理により導電層３１８ｃの端部をエッチングして、導電層３２２ｃを形成する。同時に、レジストマスク３２０ｄを用いた第２のエッチング処理により導電層３１８ｄの端部をエッチングして、導電層３２２ｄを形成する（図７（Ｅ）参照）。なお、導電層３２２ｃは導電層３１６ｃよりも幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が小さくなるように形成する。同様に、導電層３２２ｄは、導電層３１６ｄよりも幅が小さくなるように形成する。このようにして、導電層３１６ｃ及び導電層３２２ｃからなる２層構造のゲート電極３２４ｃ、並びに導電層３１６ｄ及び導電層３２２ｄからなる２層構造のゲート電極３２４ｄを形成する。
【０１７３】
第１のエッチング処理及び第２のエッチング処理に適用するエッチング法は適宜選択すればよいが、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）方式やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合プラズマ）方式などの高密度プラズマ源を用いたドライエッチング装置を用いるとエッチング速度を向上できるため好ましい。第１のエッチング処理および第２のエッチング処理のエッチング条件（コイル型の電極や平行平板型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することで、導電層３１６ｃ、３１６ｄ、及び導電層３２２ｃ、３２２ｄの側面を所望のテーパー形状とすることができる。所望のゲート電極３２４ｃ、３２４ｄを形成した後、レジストマスク３２０ｃ、３２０ｄは除去すればよい。
【０１７４】
次に、単結晶半導体層１２０ｃを覆うようにレジストマスク３８１を選択的に形成する。そして、レジストマスク３８１をマスクとして、単結晶半導体層１２０ｄに不純物元素３８０を添加する。単結晶半導体層１２０ｄは、上方に形成された導電層３１６ｄおよび導電層３２２ｄがマスクとなって、自己整合的に一対の第１不純物領域３２８ｄと、一対の第２不純物領域３３０ｄと、チャネル形成領域３２６ｄが形成される（図８（Ａ）参照）。
【０１７５】
不純物元素３８０としては、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加する。ここでは、ｐチャネル型電界効果トランジスタを形成するため、不純物元素３８０としてｐ型不純物元素であるボロンを添加する。また、第１不純物領域３２８ｄに、１×１０２０ａｔｏｍｓ／ｃｍ３乃至５×１０２１ａｔｏｍｓ／ｃｍ３程度の濃度で硼素が含まれるようにする。第１不純物領域３２８ｄは、ソース領域又はドレイン領域として機能する。
【０１７６】
単結晶半導体層１２０ｄにおいて、導電層３１６ｄと重ならない領域に第１不純物領域３２８ｄが形成され、導電層３１６ｄと重なり導電層３２２ｄと重ならない領域に第２不純物領域３３０ｄが形成され、導電層３２２ｄと重なる領域にチャネル形成領域３２６ｄが形成される。第２不純物領域３３０ｄは、第１不純物領域３２８ｄよりも低不純物濃度となる。
【０１７７】
レジストマスク３８１を除去した後、単結晶半導体層１２０ｄを覆うようにレジストマスク３８２を選択的に形成する。そして、レジストマスク３８２をマスクとして、単結晶半導体層１２０ｃに不純物元素３８４を添加する。単結晶半導体層１２０ｃは、上方に形成された導電層３１６ｃおよび導電層３２２ｃがマスクとなって、自己整合的に一対の第３不純物領域３２８ｃと、一対の第４不純物領域３３０ｃと、チャネル形成領域３２６ｃが形成される（図８（Ｂ）参照）。
【０１７８】
ここでは、ｎチャネル型電界効果トランジスタを形成するため、不純物元素３８４としてｎ型不純物元素を添加する。例えば不純物元素３８４としてリンを添加し、第３不純物領域３２８ｃに５×１０１９ａｔｏｍｓ／ｃｍ３乃至５×１０２０ａｔｏｍｓ／ｃｍ３程度の濃度でリンが含まれるようにする。第３不純物領域３２８ｃは、ソース領域又はドレイン領域として機能する。
【０１７９】
単結晶半導体層１２０ｃにおいて、導電層３１６ｃと重ならない領域に第３不純物領域３２８ｃが形成され、導電層３１６ｃと重なり導電層３２２ｃと重ならない領域に第４不純物領域３３０ｃが形成され、導電層３２２ｃと重なる領域にチャネル形成領域３２６ｃが形成される。第４不純物領域３３０ｃは、第３不純物領域３２８ｃよりも低不純物濃度となる。
【０１８０】
なお、単結晶半導体層１２０ｄに第１不純物領域３２８ｄ、第２不純物領域３３０ｄ、チャネル形成領域３２６ｄを形成し、単結晶半導体層１２０ｃに第３不純物領域３２８ｃ、第４不純物領域３３０ｃ、チャネル形成領域３２６ｃを形成する順序などは本形態に限られるものでなく、適宜変更することができる。また、単結晶半導体層１２０ｃ、１２０ｄに不純物領域（第１不純物領域３２８ｄ〜第４不純物領域３３０ｃ）形成後は、熱処理やレーザビームの照射などを適宜行うことにより、活性化（低抵抗化）する。
【０１８１】
次に、ゲート電極３２４ｃ、ゲート電極３２４ｄ、およびゲート絶縁層３１０上を覆う絶縁層を単層構造または積層構造で形成する。ゲート絶縁層３１０およびその上層の絶縁層に、単結晶半導体層１２０ｃに形成された一対の第３不純物領域３２８ｃ、および単結晶半導体層１２０ｄに形成された一対の第１不純物領域３２８ｄ、それぞれに達するコンタクトホールを形成する。該コンタクトホールに、ソース電極又はドレイン電極として機能する導電層３３６ｃ、導電層３３６ｄを形成する。
【０１８２】
まず、ゲート電極３２４ｃ、ゲート電極３２４ｄ、およびゲート絶縁層３１０上を覆う絶縁層３３１を形成する（図９（Ａ）参照）。絶縁層３３１は、ＣＶＤ法やスパッタリング法により、酸化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は窒化酸化シリコン層などを形成する。例えば、絶縁層３３１として、プラズマＣＶＤ法により酸化窒化シリコン層（膜厚５０ｎｍ）を形成する。次に、４００℃以上ガラス基板１１１の歪み点温度以下で熱処理を行うことで、不純物領域（第１不純物領域３２８ｄ〜第４不純物領域３３０ｃ）の活性化を行うことができる。例えば、窒素雰囲気下で４８０℃、１時間の熱処理を行う。絶縁層３３１を形成した後に熱処理を行うことで、該熱処理によるゲート電極の酸化を防ぐことができる。なお、熱処理の際に雰囲気を制御することで、絶縁層３３１を形成しなくともゲート電極の酸化を防ぐこともできる。
【０１８３】
次に、絶縁層３３１上に、絶縁層３３２および絶縁層３３４を形成する（図９（Ｂ）参照）。
【０１８４】
絶縁層３３２、絶縁層３３４としては、ＣＶＤ法やスパッタリング法により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等を形成することができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル若しくはエポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂などを用いて、スピンコート法などの塗布法により形成することができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。
【０１８５】
なお、ゲート電極３２４ｃ、３２４ｄ上層に形成される絶縁層としては、水素を含有する絶縁層を少なくとも１層形成し、熱処理を行うことにより、単結晶半導体層に存在するダングリングボンドの水素終端化を図ることが好ましい。水素を含有する絶縁層を形成した後、例えば３５０℃以上４５０℃以下、好ましくは４００℃以上４３０℃以下の処理温度で熱処理を行うことで、絶縁層に含有された水素が熱処理により熱的に励起して拡散され、絶縁層を通過して単結晶半導体層に到達する。そして、到達した水素により単結晶半導体層に存在するダングリングボンドが水素終端される。半導体層、特にチャネル形成領域にダングリングボンドが存在すると、完成するトランジスタの電気的特性に悪影響を与えかねないため、本形態のように水素終端を行うことは効果的である。水素終端を行うことで、ゲート絶縁層と単結晶半導体層との界面特性の改善を図ることができる。
【０１８６】
水素を含有する絶縁層は、プラズマＣＶＤ法により、Ｈを含む成膜用のプロセスガスを用いることで形成することができる。また、水素を含有する絶縁層を形成しなくとも、水素を含む雰囲気中で熱処理を行うことにより、単結晶半導体層の水素終端化を行うこともできる。例えば、絶縁層３３２として水素を含有する絶縁層を形成し、その上層に絶縁層３３４を形成した後、水素終端する熱処理を行う。この場合、絶縁層３３４は、絶縁層３３２に含まれる水素が脱水素化しない温度で成膜する。
【０１８７】
例えば、プラズマＣＶＤ法により、絶縁層３３２である窒化酸化シリコン層（膜厚３００ｎｍ）と絶縁層３３４である酸化窒化シリコン層（膜厚４５０ｎｍ）とを連続成膜する。窒化酸化シリコン層は成膜用のプロセスガスとしてモノシラン、アンモニア、水素および酸化窒素を用いる。酸化窒化シリコン層は成膜用のプロセスガスとしてモノシランと酸化窒素を用いる。また、処理温度は２００℃〜３００℃程度とすることで、窒化酸化シリコン層に含有される水素を脱水素化することなく、絶縁層を形成できる。そして、絶縁層３３４を形成した後、窒素雰囲気下で４１０℃１時間の熱処理を行うことにより、単結晶半導体層の水素終端化を行う。
【０１８８】
次に、絶縁層３３４、絶縁層３３２、絶縁層３３１およびゲート絶縁層３１０にコンタクトホールを形成し、該コンタクトホールを埋めるように導電層３３６ｃ、導電層３３６ｄを形成する（図９（Ｃ）参照）。ここでは、一対の第１不純物領域３２８ｄそれぞれに達する一対のコンタクトホールを形成し、該コンタクトホールを通じて第１不純物領域３２８ｄに達する一対の導電層３３６ｃを形成する。同時に、一対の第３不純物領域３２８ｃそれぞれに達する一対のコンタクトホールを形成し、該コンタクトホールを通じて第３不純物領域３２８ｃに達する一対の導電層３３６ｄを形成する。導電層３３６ｃ、導電層３３６ｄは、ソース電極又はドレイン電極として機能する。導電層３３６ｃは第３不純物領域３２８ｃと電気的に接続する。導電層３３６ｄは、第１不純物領域３２８ｄと電気的に接続する。
【０１８９】
導電層３３６ｃ、導電層３３６ｄは、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジム、或いは銅等から選択された元素、前述の元素を含有する合金材料、又は前述の元素を含有する化合物材料を用いて形成する。前述の元素を含有する合金材料としては、例えば、チタンを含有したアルミニウム合金、ネオジムを含有したアルミニウム合金、シリコンを含有するアルミニウム合金（アルミニウムシリコンとも言われる）などが挙げられる。また、上記元素を含有する化合物としては、窒化タングステン、窒化チタン、窒化タンタルなどの窒化物が挙げられる。導電層３３６ｃ、導電層３３６ｄは、上述の材料を用いてスパッタリング法やＣＶＤ法により全面に形成した後、選択的にエッチングして所望の形状に加工すればよい。また、導電層３３６ｃ、導電層３３６ｄは、単層構造又は２層以上の積層構造で形成することができる。例えば、チタン層、窒化チタン層、アルミニウム層およびチタン層を順に積層した構造とすることができる。アルミニウム層をチタン層で挟む構成とすることで、耐熱性を向上させることができる。また、チタン層とアルミニウム層との間に形成する窒化チタン層はバリア層として機能できる。
【０１９０】
以上で、単結晶半導体層を有するＳＯＩ基板を用いて、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを作製することができる。
【０１９１】
本形態の半導体素子の作製に用いるＳＯＩ基板には、それぞれマークが形成されている。そのため、基板の枚葉管理を行うことができ、半導体装置製造における歩留まり向上や不良品発見に役立たせることができる。また、ＳＯＩ基板のマークを形成した部分は、ガラス基板上にバッファ層および単結晶半導体層が存在せず、端部での膜剥がれを防ぐ構成となっているため、本発明に係るＳＯＩ基板を用いた半導体素子の製造においてマークを形成したことによる膜剥がれなどの不良を防止することができる。
【０１９２】
なお、導電層３３６ｃおよび導電層３３６ｄを電気的に接続させることでｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを電気的に接続させ、ＣＭＯＳトランジスタとすることもできる。
【０１９３】
また、本形態では、ゲート電極を２層の導電層の積層構造とし、各層で幅を異ならせる例を示したが、本発明は特に限定されない。例えば、ゲート電極は、導電層の単層構造で形成してもよいし、導電層を３層以上の積層構造としてもよい。また、導電層の積層構造で、各層の幅は略一致するように形成してもよいし、各層のテーパー形状を異ならせてもよい。さらに、ゲート電極の側面に接してサイドウォールと言われる絶縁層を形成してもよい。
【０１９４】
本形態で説明したトランジスタを複数組み合わせて、各種機能を有する半導体装置を提供することができる。また、本形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
【０１９５】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【０１９６】
（実施の形態７）
本発明に係るＳＯＩ基板を用いて、上記実施の形態６で示したようなトランジスタに加えて、容量、抵抗などの各種半導体素子を形成することで、高付加価値の半導体装置を作製することができる。本形態では、図面を参照しながら半導体装置の具体的な態様を説明する。
【０１９７】
なお、本明細書における半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置（ＥＬ表示装置、液晶表示装置を含む）、半導体回路、及び電子機器は全て範疇に含むものとする。
【０１９８】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図１０はマイクロプロセッサ２００の構成例を示すブロック図である。マイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ；ＡＬＵともいう。）、演算回路用制御部２０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ２０９、及びメモリインターフェース２１０を有している。
【０１９９】
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は命令解析部２０３に入力され、デコードされた後に演算回路用制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路用制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路用制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路用制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１０に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【０２００】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１１を参照して説明する。図１１は、半導体装置として無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９と、変調回路２２０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、中央処理ユニット（ＣＰＵ）２２５、ランダムアクセスメモリ（ＲＡＭ）２２６、読み出し専用メモリ（ＲＯＭ）２２７を有している。
【０２０１】
ＲＦＣＰＵ２１１の動作は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は整流回路２１５を経て容量部２２９に充電される。容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９はＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【０２０２】
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路２１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路２２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２２３は、電源電圧又は中央処理ユニット２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
【０２０３】
アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、読み出し専用メモリ２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２６へのデータの書き込み、中央処理ユニット２２５への演算命令などが含まれている。中央処理ユニット２２５は、ＣＰＵインターフェース２２４を介して読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、中央処理ユニット２２５が要求するアドレスより、読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
【０２０４】
中央処理ユニット２２５の演算方式は、読み出し専用メモリ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算はプログラムを使って中央処理ユニット２２５が実行する方式を適用することができる。
【０２０５】
マイクロプロセッサ２００やＲＦＣＰＵ２１１などの半導体装置は、複数のトランジスタを組み合わせた各種機能を有する回路を適用して作製することができる。トランジスタは、本発明に係るＳＯＩ基板の単結晶半導体層を利用して作製することができる。また、ガラス基板としてガラス基板などの安価な基板上に単結晶半導体層を有するＳＯＩ基板とするため、低コスト化を図ることもできる。このようなトランジスタを組み合わせて集積回路を作製することにより、マイクロプロセッサやＲＦＣＰＵなどの半導体装置の高性能化、処理速度の高速化、さらには低コスト化などを実現できる。なお、図１１ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。
【０２０６】
次に、図１２および図１３を用いて、本発明に係るＳＯＩ基板を利用した表示装置について説明する。
【０２０７】
図１２は、液晶表示装置の構成例を示す図面である。図１２（Ａ）は液晶表示装置の画素の平面図であり、図１２（Ｂ）はＪ−Ｋ切断線による図１２（Ａ）の断面図である。図１２（Ａ）において、単結晶半導体層５１１は、画素のトランジスタ５２５を構成する。画素は、単結晶半導体層５１１、当該単結晶半導体層５１１と交差している走査線５２２、当該走査線５２２と交差している信号線５２３、画素電極５２４、当該画素電極５２４と単結晶半導体層５１１を電気的に接続する電極５２８を有する。単結晶半導体層５１１は、本発明に係るＳＯＩ基板の有する単結晶半導体層から形成された層である。なお、基板５１０はガラス基板であり、図１２では図示しないが、バッファ層および単結晶半導体層５１１が存在しない基板端部の領域にマークが形成されているものとする。
【０２０８】
図１２（Ｂ）に示すように、基板５１０上に、バッファ層１０５、単結晶半導体層５１１が積層されている。単結晶半導体層５１１は、単結晶半導体層１２０をエッチングによる素子分離により形成された層である。単結晶半導体層５１１には、チャネル形成領域５１２、ｎ型の不純物領域５１４が形成されている。トランジスタ５２５のゲート電極は走査線５２２に含まれ、ソース電極またはドレイン電極の一方は信号線５２３に含まれている。
【０２０９】
層間絶縁層５２７上には、信号線５２３、画素電極５２４および電極５２８が設けられている。層間絶縁層５２７上には、柱状スペーサ５２９が形成され、信号線５２３、画素電極５２４、電極５２８および柱状スペーサ５２９を覆って配向膜５３０が形成されている。対向基板５３２には、対向電極５３３、対向電極５３３を覆う配向膜５３４が形成されている。柱状スペーサ５２９は、基板５１０と対向基板５３２の隙間を維持するために形成される。柱状スペーサ５２９によって維持される対向基板５３２側の配向膜５３４と基板５１０側の配向膜５３０との隙間に液晶層５３５が形成されている。信号線５２３と不純物領域５１４、および電極５２８と不純物領域５１４の接続部は、層間絶縁層５２７や信号線５２３、電極５２８により段差が生じるので、接続部で液晶層５３５の液晶の配向が乱れやすい。そのため、段差部に柱状スペーサ５２９を形成して、液晶の配向の乱れを防ぐ。
【０２１０】
本形態において、基板５１０はガラス基板であり、代表的にはガラス基板を適用する。つまり、基板５１０は透光性を有する基板とすることができ、本発明を適用する液晶表示装置は、反射型液晶表示装置に限定されず、透過型液晶表示装置または半透過型液晶表示装置とすることができる。
【０２１１】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について、説明する。図１３（Ａ）はＥＬ表示装置の画素の平面図であり、図１３（Ｂ）は画素の断面図である。図１３（Ａ）に示すように、画素は、トランジスタでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟まれた構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。
【０２１２】
選択用トランジスタ４０１が有する単結晶半導体層４０３、表示制御用トランジスタ４０２が有する半導体層４０４は、本発明に係るＳＯＩ基板の有する単結晶半導体層から形成された層である。なお、基板４００はガラス基板であり、図１３では図示しないが、バッファ層および単結晶半導体層４０３、４０４が存在しない基板端部の領域にマークが形成されているものとする。
【０２１３】
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０２１４】
表示制御用トランジスタ４０２はｐチャネル型電界効果トランジスタである。図１３（Ｂ）に示すように、半導体層４０４には、チャネル形成領域４５１、ｐ型の不純物領域４５２が形成されている。表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁層４２７が形成されている。層間絶縁層４２７上に、信号線４０６、電流供給線４０７、電極４１１、電極４１３などが形成されている。また、層間絶縁層４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２により基板４００に固定されている。
【０２１５】
本形態において、基板４００はガラス基板である。つまり、基板４００は透光性を有する基板とすることができ、本発明を適用するＥＬ表示装置は、対向基板側から光を取り出すトップエミッション構造に限定されず、ベース基板側から光を取り出すボトムエミッション構造とすることができる。
【０２１６】
図１２に示す液晶表示装置や図１３に示すＥＬ表示装置に、本発明に係るＳＯＩ基板の単結晶半導体層を用いたトランジスタを適用することができる。単結晶半導体層でトランジスタのチャネルを形成できるため、高性能化を実現する。また、上述のように、ベース基板はガラス基板であり、ベース基板として半導体基板を適用する場合と異なり、光を透過することが可能となる。したがって、ベース基板側から光を取り出す構成（ベース基板側に光を透過させる構成）、対向基板側から光を取り出す構成（対向基板側に光を透過させる構成）、両方の基板から光を取り出す構成（両方の基板側から光を透過させる構成）など、適宜実施者が選択することができる。
【０２１７】
また、本発明に係るＳＯＩ基板を用いて半導体装置を作製し、様々な電気機器に適用することができる。電気機器としては、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、ゲーム機器、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）などの画像データを表示する表示装置を備えた装置などが含まれる。
【０２１８】
図１４を用いて、電気機器の具体的な態様を説明する。図１４（Ａ）は、携帯電話機９００の一例を示す外観図である。携帯電話機９００は、筐体９０１および筐体９０２の２つの筐体で構成されており、連結部９０３により折りたたみ可能に連結されている。筐体９０１には表示部９０４が組み込まれている。筐体９０２には操作キー９０６が設けられている。なお、携帯電話機９００の構成は特に限定されず、少なくとも本発明に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。例えば、表示部９０４に、図１２または図１３で説明した表示装置を適用することで、高画質化を実現することができる。また、ＳＯＩ基板を用いた半導体素子作製工程での不良を防止することができるため、携帯電話機に組み込む表示装置の歩留まり向上につなげることができる。
【０２１９】
図１４（Ｂ）は、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）９２０の一例を示す外観図である。ＰＤＡ９２０は、筐体９２１に組み込まれた表示部９２２の他、操作ボタン９２３、外部接続ポート９２４、スピーカー９２５、マイク９２６などを備えている。また、ＰＤＡ９２０は、携帯電話機の機能を有していてもよい。ＰＤＡ９２０の構成は特に限定されず、少なくとも本発明に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他の付属設備が適宜設けられた構成としてもよい。例えば、表示部９２２に、図１２または図１３で説明した表示装置を適用することで、高画質化を実現することができる。
【０２２０】
図１４（Ｂ）に示すＰＤＡ９２０は、表示部９２２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つ操作は、表示部９２２を指などで触れることにより行うことができる。
【０２２１】
表示部９２２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０２２２】
例えば、情報を入力する、電話を掛ける、或いはメールを作成する場合は、表示部９２２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部９２２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
【０２２３】
また、ＰＤＡ９２０内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、ＰＤＡ９２０の向き（縦か横か）を判断して、表示部９２２の画面表示を自動的に切り替えるようにすることができる。
【０２２４】
また、画面モードの切り替えは、表示部９２２を触れること、又は筐体９２１の操作ボタン９２３の操作により行われる。また、表示部９２２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【０２２５】
また、入力モードにおいて、表示部９２２の光センサで検出される信号を検知し、表示部９２２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０２２６】
表示部９２２は、イメージセンサとして機能させることもできる。例えば、表示部９２２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に赤外光を発光するバックライトまたは赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【０２２７】
図１４（Ｃ）は、電子書籍９７０の一例を示している。例えば、電子書籍９７０は、筐体９７１および筐体９７３の２つの筐体で構成されている。筐体９７１および筐体９７３は、軸部９７８により一体とされており、該軸部９７８を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２２８】
筐体９７１には表示部９７５が組み込まれ、筐体９７３には表示部９７７が組み込まれている。表示部９７５および表示部９７７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（表示部９７５）に文章を表示し、左側の表示部（表示部９７７）に画像を表示することができる。
【０２２９】
電子書籍９７０の構成は特に限定されず、少なくとも本発明に係るＳＯＩ基板を用いて作製した素子を備えた構成であればよく、その他の付属設備が適宜設けられた構成としてもよい。
【０２３０】
また、図９（Ｃ）では、筐体９７１に操作部などを備えた例を示している。例えば、筐体９７１において、電源９７４、操作キー９７２、スピーカー９７６などを備えている。操作キー９７２により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍９７０は、電子辞書としての機能を持たせた構成としてもよい。
【０２３１】
また、電子書籍９７０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２３２】
また、図１５には、図１４（Ａ）と異なる構成の携帯電話機の構成の一例を示している。例えば表示部に、本発明に係るＳＯＩ基板を用いて作製された素子及びそれを有する表示装置が適用される。図１５（Ａ）が正面図、図１５（Ｂ）が背面図、図１５（Ｃ）が展開図である。図１５に示す携帯電話機は、筐体９１９４及び筐体９１８５の二つの筐体で構成されている。図１５に示す携帯電話機は、携帯電話機と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能であり、スマートフォンとも呼ばれる。
【０２３３】
携帯電話機は、筐体９１９４及び筐体９１８５の二つの筐体で構成されている。筐体９１９４においては、表示部９１８６、スピーカー９１８７、マイクロフォン９１８８、操作キー９１８９、ポインティングデバイス９１９０、表面カメラ用レンズ９１９１、外部接続端子ジャック９１９２、イヤホン端子９１３１等を備える。筐体９１８５においては、キーボード９１９５、外部メモリスロット９１９６、裏面カメラ９１９７、ライト９１９８等により構成されている。また、アンテナは筐体９１９４に内蔵されている。
【０２３４】
また、上記の構成に加えて、非接触ＩＣチップ又は小型記録装置等を内蔵していてもよい。
【０２３５】
図１５（Ａ）では筐体９１９４と筐体９１８５が重なり合っており、図１５（Ａ）の状態から筐体９１９４と筐体９１８５がスライドし、図１５（Ｃ）のように展開する。表示部９１８６には、例えば図１２または図１３に示すような本発明に係るＳＯＩ基板を用いて作製した素子を備えた表示装置を組み込むことが可能である。そのため、携帯電話機の高画質化を実現することができる。なお、表示部９１８６では、使用形態に応じて表示の方向を適宜変化させることができる。表示部９１８６と同一面上に及び表面カメラ用レンズ９１９１を同一の面に備えているため、テレビ電話が可能である。また、表示部９１８６をファインダーとして裏面カメラ９１９７及びライト９１９８で静止画及び動画の撮影が可能である。
【０２３６】
スピーカー９１８７及びマイクロフォン９１８８は音声通話に限らず、テレビ電話、録音及び再生等の用途に使用できる。操作キー９１８９では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール及びカーソル移動等が可能である。
【０２３７】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード９１９５を用いると便利である。重なり合った筐体９１９４と筐体９１８５（図１５（Ａ））はスライドでき、図１５（Ｃ）のように展開して携帯情報端末として使用できる。また、キーボード９１９５及びポインティングデバイス９１９０を用いることで、円滑な操作でマウスの操作が可能である。外部接続端子ジャック９１９２はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット９１９６に記録媒体を挿入して使用することで、大量のデータの保存及び移動が可能である。
【０２３８】
筐体９１８５の裏面（図１５（Ｂ））には、裏面カメラ９１９７及びライト９１９８を備えており、表示部９１８６をファインダーとし静止画及び動画の撮影が可能である。
【０２３９】
また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えていてもよい。
【０２４０】
上述のように、本発明に係るＳＯＩ基板を用いて作製した素子を備えた表示装置を表示部などに組み込むことで、画質を向上させることができる。
【０２４１】
なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせて行うことができる。
【実施例１】
【０２４２】
本実施例では、単結晶半導体基板を分割して、ガラス基板上にバッファ層を間に介在させて単結晶半導体層を形成した後、単結晶半導体層およびバッファ層の周辺領域除去の有無におけるＳＯＩ基板のマーキング領域への影響を説明する。
【０２４３】
本実施例で観察した試料Ａ、試料Ｂ、試料Ｃの作製方法について説明する。なお、試料Ａ、試料Ｂ、試料Ｃについて、単結晶半導体層およびバッファ層の周辺領域除去までの作製方法は同じであるため、まとめて説明する。
【０２４４】
試料Ａ〜試料Ｃについて、単結晶半導体基板としては５インチ角の矩形状である単結晶シリコン基板を用いた。ガラス基板としては、厚さ０．７ｍｍの無アルカリガラス基板（商品名  ＡＮ１００）を用いた。
【０２４５】
単結晶シリコン基板上に、バッファ層として、厚さ５０ｎｍの酸化窒化シリコン層と厚さ５０ｎｍの窒化酸化シリコン層を、順に積層形成した。次に、単結晶シリコン基板のバッファ層が形成された面からイオンを照射し、単結晶シリコン基板の内部に脆化層を形成した。イオンの照射条件は、イオンドーピング装置により、原料ガスとしてＨ２ガスを用い、電源出力１００Ｗ、加速電圧３５ｋＶ、ドーズ量２．２×１０１６ｉｏｎｓ／ｃｍ２とした。先に形成した窒化酸化シリコン層上に、３層目のバッファ層として、厚さ５０ｎｍの酸化シリコン層を形成した。
【０２４６】
次に、単結晶シリコン基板とガラス基板との貼り合わせを行った。バッファ層が形成された単結晶シリコン基板およびガラス基板をそれぞれ洗浄した後、単結晶シリコン基板に形成されたバッファ層の最表面である酸化シリコン層と、ガラス基板と、を接合面として、重ね合わせた。次に、２００℃で２時間の熱処理を行い、続けて６００℃で２時間の熱処理を行うことで、単結晶シリコン基板は脆化層で分割され、ガラス基板上にバッファ層を間に介在させた単結晶シリコン層が形成された。なお、バッファ層および単結晶シリコン層の平面形状は、ガラス基板の平面形状よりも小さく、単結晶シリコン層の外側にガラス基板表面が露出する構成であった。
【０２４７】
以上で、ガラス基板上に、バッファ層として順に積層された酸化シリコン層（厚さ５０ｎｍ）、窒化酸化シリコン層（厚さ５０ｎｍ）、酸化窒化シリコン層（厚さ５０ｎｍ）を間に介在して、単結晶シリコン層（厚さ１１８ｎｍ）が形成された試料基板を得た。
【０２４８】
（試料Ａ）
上記により得られた試料基板の単結晶シリコン層上に、フォトリソグラフィ法によりレジストマスクを形成した。レジストマスク１１１０は、図１８（Ａ）に示すように、単結晶シリコン層１１０３外周端とレジストマスク１１１０外周端との距離ｄ’がおよそ８ｍｍ露出するように形成した。
【０２４９】
次に、レジストマスク１１１０をマスクとして、単結晶シリコン層１１０３およびバッファ層のエッチングを行った。まず、エッチングガスとしてＳＦ６を用い、ガス流量比をＳＦ６：Ｈｅ＝２８：１２（ｓｃｃｍ）として、単結晶シリコン層１１０３をエッチングした。続けて、ガス流量比をＳＦ６：Ｈｅ＝２０：２０（ｓｃｃｍ）として、バッファ層をエッチングした。以上により、単結晶シリコン層１１０３およびバッファ層の周辺領域を除去して、距離ｄ’の領域においてガラス基板１１０１を露出させた。
【０２５０】
次に、単結晶シリコン層１１０３上にレジストマスク１１１０を残存させたまま、レーザマーカを用いて「４０６−１１」というマークをガラス基板１１０１に形成した。図１８（Ｂ）に示すように、マーク「４０６−１１」は、単結晶シリコン層１１０３を跨ぐことのないよう、ガラス基板１１０１の上端部に形成した。本実施例では、発振波長域９．３μｍ乃至１１．５μｍ、繰り返し周波数８１．４ＭＨｚ、パルス幅５ｍｓ、１パルスあたりのエネルギー２．５Ｊ／ｐｕｌｓｅであるパルスＣＯ２ガスレーザを備えた、ドット印字タイプのレーザマーカを用いて、マーキングを行った。以上により作製したＳＯＩ基板を試料Ａとする。
【０２５１】
図１９（Ａ−１）、（Ａ−２）、（Ａ−３）に、試料Ａのマーク部分を拡大した光学顕微鏡写真を示す。（Ａ−１）から、規則的に配列されたドットが観察される。また、（Ａ−２）、（Ａ−３）から、線状であるドットのエッジ部分（境界部分）が観察される。
【０２５２】
（試料Ｂ）
上記のように、単結晶シリコン基板を分割した後、得られた試料基板の単結晶シリコン層上に、フォトリソグラフィ法によりレジストマスクを形成した。レジストマスクは、試料Ａと同様に形成すればよく、図１８（Ａ）に示すように、単結晶シリコン層１１０３外周端とレジストマスク１１１０外周端との距離ｄ’がおよそ８ｍｍ露出するように形成した。
【０２５３】
次に、レジストマスクをマスクとして、単結晶シリコン層１１０３のエッチングを行った。エッチングガスとしてＳＦ６を用い、ガス流量比をＳＦ６：Ｈｅ＝２８：１２（ｓｃｃｍ）として、単結晶シリコン層１１０３をエッチングした。バッファ層は、そのまま残存させ、距離ｄの領域においてバッファ層を露出させた。
【０２５４】
次に、単結晶シリコン層１１０３上にレジストマスク１１１０を残存させたまま、レーザマーカを用いて「４０６−０１」というマークを、距離ｄの領域に露出するバッファ層およびガラス基板１１０１に形成した。図１８（Ｂ）と同様の基板上端部の位置であって、単結晶シリコン層１１０３より外側のバッファ層およびガラス基板１１０１にマーク「４０６−０１」を形成した。レーザマーカは、上記試料Ａと同じものを用いて、ドット印字によるマーキングを行った。以上により作製したＳＯＩ基板を試料Ｂとする。
【０２５５】
図１９（Ｂ−１）、（Ｂ−２）、（Ｂ−３）に、試料Ｂのマーク部分を拡大した光学顕微鏡写真を示す。（Ｂ−１）から、規則的に配列され、バッファ層とガラス基板の両方に形成されたドットが観察される。また、（Ｂ−２）、（Ｂ−３）から、ドットのエッジ部分がぎざぎざであることが観察される。さらに、ドットの周辺で膜剥がれが観察される。
【０２５６】
（試料Ｃ）
上記のように、単結晶シリコン基板を分割した後、得られた試料基板にそのままマークを形成したＳＯＩ基板を試料Ｃとする。レーザマーカを用いて「４０６−２１」というマークを、距離ｄの領域の試料基板（単結晶シリコン層およびガラス基板）に形成した。レーザマーカは、上記試料Ａと同じものを用いて、ドット印字によるマーキングを行った。以上により作製したＳＯＩ基板を試料Ｃとする。
【０２５７】
図１９（Ｃ−１）、（Ｃ−２）、（Ｃ−３）に、試料Ｃのマーク部分を拡大した光学顕微鏡写真を示す。（Ｃ−１）から、規則的に配列され、単結晶シリコン層とガラス基板の両方に形成されたドットが観察される。また、（Ｃ−２）、（Ｃ−３）から、ドットのエッジ部分がぎざぎざであることが観察される。さらに、ドットの周辺で膜剥がれが観察される。
【０２５８】
図１９の（Ａ−１）〜（Ａ−３）に示すように、単結晶シリコン層およびバッファ層を除去してガラス基板を露出させた領域では、膜剥がれなどなく、マークを形成するドットが所定間隔で配列している。これに対し、（Ｂ−１）〜（Ｂ−３）、および、（Ｃ−１）〜（Ｃ−３）では、ドットおよびドット周辺に激しい膜剥がれが観察される。したがって、ガラス基板上の薄膜を除去することで、マーキングによる膜剥がれを抑制できることがわかった。
【０２５９】
また、図１９の（Ａ−１）と（Ｃ−１）とを比較すると、（Ｃ−１）の単結晶シリコン層に形成されたドットが、（Ａ−１）のガラス基板に形成されたドットよりも小さいことが観察される。このことから、赤外領域であるＣＯ２レーザから射出されるレーザビームを用いると、単結晶シリコン層にうまくレーザビームが吸収されずマーキングしにくいことがわかる。
【実施例２】
【０２６０】
本実施例では、作製したＳＯＩ基板の単結晶半導体層およびバッファ層でなる積層体端面（エッジ部分）を観察した。ここでは、上記試料Ａ、試料Ｃの単結晶シリコン層およびバッファ層でなる積層体の端面を観察した結果を示す。
【０２６１】
図２０（Ａ−１）、（Ａ−２）に、試料Ａの単結晶シリコン層およびバッファ層でなる積層体端面（エッジ部分）を拡大した光学顕微鏡写真を示す。（Ａ−１）、（Ａ−２）から、単結晶シリコン層およびバッファ層でなる積層体は、ほぼ直線的な端面（エッジ部分）であることが観察される。
【０２６２】
図２０（Ｂ−１）、（Ｂ−２）に、試料Ｃの単結晶シリコン層およびバッファ層でなる積層体端面（エッジ部分）を拡大した光学顕微鏡写真を示す。（Ｂ−１）、（Ｂ−２）から、単結晶シリコン層およびバッファ層でなる積層体の端面（エッジ部分）が、直線的でなく、ぎざぎざ形状であることが観察される。
【０２６３】
図２０の（Ａ−１）、（Ａ−２）と（Ｂ−１）、（Ｂ−２）との比較から、単結晶半導体基板を分割してガラス基板上に形成されたバッファ層および単結晶シリコン層の周辺領域を除去することで、端面（エッジ部分）を線状にできる効果が確認できる。
【図面の簡単な説明】
【０２６４】
【図１】ＳＯＩ基板の作製方法を説明する図。
【図２】ＳＯＩ基板の作製方法を説明する断面図。
【図３】ＳＯＩ基板の作製方法を説明する平面図。
【図４】単結晶半導体基板の加工例を説明する平面図。
【図５】ＳＯＩ基板の作製方法を説明する断面図。
【図６】ＳＯＩ基板を形成する単結晶半導体層の結晶性向上を図る方法を説明する断面図。
【図７】半導体装置の作製方法を説明する断面図。
【図８】半導体装置の作製方法を説明する断面図。
【図９】半導体装置の作製方法を説明する断面図。
【図１０】マイクロプロセッサの構成の一例を示すブロック図。
【図１１】ＲＦＣＰＵの構成の一例を示すブロック図。
【図１２】液晶表示装置の画素の平面図および断面図。
【図１３】エレクトロルミネセンス表示装置の画素の平面図および断面図。
【図１４】電子機器の例を示す外観図。
【図１５】携帯電話機の外観図。
【図１６】ガラス基板にドット印字したマークを観察した写真。
【図１７】ＳＯＩ基板の作製方法の変形例を説明する平面図。
【図１８】試料Ａ〜試料Ｃの作製方法を説明する平面図。
【図１９】ドット印字によるマーキング領域を観察した光学顕微鏡写真。
【図２０】ガラス基板上のバッファ層および単結晶シリコン層の端面を観察した光学顕微鏡写真。
【符号の説明】
【０２６５】
１０１    単結晶半導体基板
１０２    酸化層
１０３    脆化層
１０５    バッファ層
１１１    ガラス基板
１１３    窒素含有層
１２０    単結晶半導体層
１３０    積層体
１５１    レジストマスク
１６１    マーク
【図１】
2010067815.tif 000003
【図２】
2010067815.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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【図１８】
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【図１６】
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【図１９】
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【図２０】
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