(57)【要約】【課題】衝突電離により電荷が増加される撮像装置において、クロストークや感度の低下を抑制することが可能な撮像装置を提供する。【解決手段】このＣＭＯＳイメージセンサ１００（撮像装置）は、ｐ型のシリコン基板１１の表面に設けられ、電子の転送チャネルを構成するｎ型の埋込み層１４と、埋込み層１４に設けられ、電子を衝突電離させて増倍するための電子増倍部１４ａと、シリコン基板１１の表面側に設けられ、電子増倍部１４ａに電圧を印加するための増倍ゲート電極２１と、ｐ型の領域１１ａを介して、埋込み層１４と対向するように重畳して配置され、電子が供給されることが可能なｎ型のＰＤ部１３とを備える。【選択図】図４
2010258340.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面に設けられ、信号電荷の転送チャネルを構成する第２導電型の第１不純物領域と、
前記第１不純物領域に設けられ、信号電荷を衝突電離させて増加するための電荷増加部と、
前記半導体基板の前記表面側に設けられ、前記電荷増加部に電圧を印加するための増加電極と、
前記半導体基板の所定領域を介して、前記第１不純物領域と対向するように配置され、電荷が供給されることが可能な第２導電型の第２不純物領域とを備える、撮像装置。
【請求項２】
前記第２不純物領域は、前記半導体基板の前記第１不純物領域が設けられる側とは反対側の表面に形成され、入射光によって信号電荷を生成する光電変換部を構成する、請求項１に記載の撮像装置。
【請求項３】
前記第１不純物領域と隣接するように前記半導体基板の前記表面に設けられ、入射光によって信号電荷を生成する光電変換部を構成する第２導電型の第３不純物領域をさらに備え、前記第２不純物領域は、正または負電位に接続されている、請求項１に記載の撮像装置。
【請求項４】
前記第２不純物領域は、前記第１不純物領域のうちの少なくとも前記電荷増加部と重畳して設けられている、請求項１〜３のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、信号電荷を衝突電離させて増加するための電荷増加部を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、信号電荷を衝突電離させて増加するための電荷増加部を備えた撮像装置が知られている（たとえば、特許文献１および２参照）。
【０００３】
上記特許文献１には、信号電荷を衝突電離させて増加（増倍）するための電荷増加部（チャネルの中の高電界領域）と、電荷を増加させるための高電圧を電荷増加部に印加するための電極とを備えた撮像装置（ＣＣＤイメージセンサ）が開示されている。上記特許文献１に記載のＣＣＤイメージセンサでは、光電変換部（フォトサイト）で収集された電子が電荷増加部に転送されるとともに、電荷増加部において電子が増加される。これにより、ＣＣＤイメージセンサの感度を高くすることが可能となる。
【０００４】
また、上記特許文献２には、信号電荷を衝突電離させて増加するための電荷増加部と、電荷を増加させるための高電圧を電荷増加部に印加するための増加電極とを備えたＣＭＯＳイメージセンサが開示されている。上記特許文献２においても上記特許文献１と同様に、光電変換部で収集された電荷が電荷増加部に転送されるとともに、電荷増加部に印加された高電圧により発生した高電界領域において電子が増加される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−１７６７２１号公報
【特許文献２】特開２００９−３８５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１および２に記載の撮像装置では、たとえば電荷増加部において衝突電離により電子を増加させた場合、電子の増加とともに多数の正孔がチャネル領域において発生する。このため、ＣＭＯＳイメージセンサにおいては、電子の増加とともに発生する多数の正孔がチャネル以外の領域に侵入し、ＣＣＤイメージセンサにおいては正孔が画素以外の領域に侵入してクロストークが発生したりする問題点がある。また、ＣＭＯＳイメージセンサとＣＣＤイメージセンサとの両者において、正孔が衝突電離により発生した電子と再結合して増加した電子が減少（感度が低下）したりしてしまうという問題点がある。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、衝突電離により電荷が増加される撮像装置において、クロストークや感度の低下を抑制することが可能な撮像装置を提供することをその目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、この発明の一の局面における撮像装置は、第１導電型の半導体基板の表面に設けられ、信号電荷の転送チャネルを構成する第２導電型の第１不純物領域と、第１不純物領域に設けられ、信号電荷を衝突電離させて増加するための電荷増加部と、半導体基板の表面側に設けられ、電荷増加部に電圧を印加するための増加電極と、半導体基板の所定領域を介して、第１不純物領域と対向するように配置され、電荷が供給されることが可能な第２導電型の第２不純物領域とを備える。
【発明の効果】
【０００９】
上記の構成により、衝突電離により電荷が増加される撮像装置において、クロストークや感度の低下を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。
【図２】本発明の第１実施形態によるＣＭＯＳイメージセンサの画素を構成するシリコン基板の表面側の平面図である。
【図３】本発明の第１実施形態によるＣＭＯＳイメージセンサの画素を構成するシリコン基板の裏面側の平面図である。
【図４】図３の２００−２００線の位置に対応した、本発明の第１実施形態によるＣＭＯＳイメージセンサの画素の断面図である。
【図５】本発明の第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。
【図６】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するためのポテンシャル図である。
【図７】本発明の第１実施形態によるＣＭＯＳイメージセンサの正孔の消滅を説明するための図である。
【図８】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造プロセスを説明するための断面図である。
【図１０】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造プロセスを説明するための断面図である。
【図１１】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造プロセスを説明するための断面図である。
【図１２】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造プロセスを説明するための断面図である。
【図１３】本発明の第１実施形態によるＣＭＯＳイメージセンサの製造プロセスを説明するための断面図である。
【図１４】本発明の第２実施形態によるＣＭＯＳイメージセンサの画素を構成するシリコン基板の平面図である。
【図１５】図１４の３００−３００線に沿った断面図である。
【図１６】本発明の第３実施形態によるＣＭＯＳイメージセンサの画素の断面図およびポテンシャル図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面に基づいて説明する。
【００１２】
（第１実施形態）
第１実施形態では、撮像装置の一例であるアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサ１００に本発明を適用した場合について説明する。
【００１３】
第１実施形態によるＣＭＯＳイメージセンサ１００は、図１に示すように、マトリクス状（行列状）に配置された複数の画素１を含む撮像部２と、行選択レジスタ３と、列選択レジスタ４とを備えている。
【００１４】
ＣＭＯＳイメージセンサ１００の画素１の断面構造としては、図４に示すように、ｐ型のシリコン基板１１に、画素１などを分離するための素子分離領域１２が形成されている。なお、シリコン基板１１は、本発明の「半導体基板」の一例である。
【００１５】
ここで、第１実施形態では、シリコン基板１１の矢印Ｚ１方向側の表面には、ｎ型の不純物領域からなるフォトダイオード部（ＰＤ部）１３が形成されている。ＰＤ部１３は、図２に示すように、平面的に見て、画素１の略全面を覆うように形成されている。また、ＰＤ部１３は、シリコン基板１１の領域１１ａを介して後述する埋込み層１４と対向するように設けられるとともに、平面的に見て、埋込み層１４（電子増倍部１４ａ）の全てを覆うように重畳して形成されている。また、ＰＤ部１３は、矢印Ｚ１方向側から入射する光の量に応じて、光電変換により電子を生成するとともに、その生成された電子を蓄積（充満）する機能を有する。なお、ＰＤ部１３は、本発明の「第２不純物領域」および「光電変換部」の一例である。
【００１６】
また、シリコン基板１１の矢印Ｚ２方向側の表面には、電子の転送チャネルを構成するｎ型の不純物領域からなる埋込み層１４と、埋込み層１４に隣接するように、ｎ型の不純物領域からなるフローティングディフュージョン領域（ＦＤ領域）１５とが形成されている。ＦＤ領域１５は、転送された電子による信号電荷を保持するとともに、別途接続するソース・フォロア回路（後述する図３の中のリセットゲートトランジスタＴｒ１、増幅トランジスタＴｒ２、画素選択トランジスタＴｒ３により構成）と共調して、この信号電荷を電圧に変換する機能を有する。ＰＤ部１３と、埋込み層１４とは、ｎ型の不純物領域からなる接続部１６により接続されている。この接続部１６は、後述する増倍ゲート電極２１と対向する領域以外に設けられていればよく、第１実施形態では、ＰＤ部１３および埋込み層１４の周縁に設けられている。なお、埋込み層１４は、本発明の「第１不純物領域」の一例である。
【００１７】
また、ＰＤ部１３と、埋込み層１４との間の間隔（シリコン基板１１の領域１１ａの厚み）Ｄ１は、約２μｍ〜約３μｍ以下である。なお、領域１１ａは、本発明の「所定領域」の一例である。
【００１８】
埋込み層１４の矢印Ｚ２方向側の表面上には、シリコン酸化膜からなるゲート絶縁膜１７が形成されている。ゲート絶縁膜１７の矢印Ｚ２方向側の表面上には、転送ゲート電極１８と、蓄積ゲート電極１９と、転送ゲート電極２０と、増倍ゲート電極２１と、読出ゲート電極２２とが、接続部１６側からＦＤ領域１５側に向かってこの順番に形成されている。増倍ゲート電極２１下（矢印Ｚ１方向）の埋込み層１４には、電子を衝突電離させて増倍するための電子増倍部１４ａが設けられている。なお、増倍ゲート電極２１は、本発明の「増加電極」の一例である。また、電子増倍部１４ａは、本発明の「電荷増加部」の一例である。
【００１９】
図３に示すように、シリコン基板１１の裏面（矢印Ｚ２方向側の表面）には、電子増倍部１４ａが設けられる埋込み層１４とは別個に、ｎ型の不純物領域からなる埋込み層３１が設けられている。埋込み層１４の矢印Ｘ１方向側の端部近傍の領域（ＦＤ領域１５）と埋込み層３１の矢印Ｘ１方向側の端部近傍の領域（ＦＤ領域１５）とは、配線層３２と、コンタクト部１４ｂおよび３１ｂとを介して電気的に接続されている。なお、配線層３２は、ゲート絶縁膜１７の表面上に形成される転送ゲート電極１８などとは別の層に形成されている。また、埋込み層３１（図示しないゲート絶縁膜）の表面上には、リセットゲートトランジスタＴｒ１のゲート電極３３と、増幅トランジスタＴｒ２のゲート電極３４と、画素選択トランジスタＴｒ３のゲート電極３５とが設けられている。また、ゲート電極３３とゲート電極３４との間に対応する埋込み層３１（リセットドレイン：ＲＤ）には、電源電位（ＶＤＤ）が電気的に接続されている。
【００２０】
図３および図５に示すように、ＦＤ領域１５は、リセットゲートトランジスタＴｒ１のソース／ドレインの一方と、増幅トランジスタＴｒ２のゲートとに接続されている。また、リセットゲートトランジスタＴｒ１のソース／ドレインの他方と、増幅トランジスタＴｒ２のソース／ドレインの一方とは、電源電位ＶＤＤに接続されている。増幅トランジスタＴｒ２のソース／ドレインの他方は、画素選択トランジスタＴｒ３のソース／ドレインの一方に接続されている。画素選択トランジスタＴｒ３のソース／ドレインの他方は、出力線３６に接続されている。
【００２１】
図５に示すように、転送ゲート電極１８、蓄積ゲート電極１９、転送ゲート電極２０、増倍ゲート電極２１および読出ゲート電極２２には、それぞれ、電圧制御のためのクロック信号を供給する配線層４１、４２、４３、４４および４５が電気的に接続されている。なお、この配線層４１〜４５は、マトリクス状に配置される画素１の行毎に形成されているとともに、各行の複数の画素１の転送ゲート電極１８、蓄積ゲート電極１９、転送ゲート電極２０、増倍ゲート電極２１および読出ゲート電極２２にそれぞれ電気的に接続されている。
【００２２】
図６に示すように、転送ゲート電極１８、蓄積ゲート電極１９、転送ゲート電極２０、および読出ゲート電極２２に、それぞれ、配線層４１、４２、４３および４５を介してクロック信号のオン信号（オフ信号）が供給されている場合には、転送ゲート電極１８、蓄積ゲート電極１９、転送ゲート電極２０および読出ゲート電極２２下の埋込み層１４は、たとえば約４Ｖ（約１Ｖ）の電位になるように調整されている。増倍ゲート電極２１に配線層４４からクロック信号のオン信号（オフ信号）が供給されている場合には、増倍ゲート電極２１下の埋込み層１４は、たとえば約２５Ｖ（約１Ｖ）の電位になるように調整されている。また、ＰＤ部１３は、たとえば約３Ｖの電位になるように調整されているとともに、ＦＤ領域１５は、たとえば約５Ｖの電位になるように調整されている。
【００２３】
図４に示すように、ＰＤ部１３の表面上には、カラーフィルタ５１が形成されるとともに、カラーフィルタ５１の表面上には、マイクロレンズ５２が形成されている。また、シリコン基板１１の矢印Ｚ２方向側の表面上には、絶縁層５３を介して多層の配線層５４が形成されている。また、絶縁層５３の矢印Ｚ２方向側の表面上には、接着層５５を介して支持基板５６が設けられている。
【００２４】
次に、図６を参照して、本発明の第１実施形態によるＣＭＯＳイメージセンサ１００の電子の増倍動作について説明する。
【００２５】
まず、ＰＤ部１３に矢印Ｚ１方向側から光が入射すると、光電変換により、ＰＤ部１３に電子が生成される。そして、ＰＤ部１３（約３Ｖ）により生成された電子は、接続層１６およびオン状態の転送ゲート電極１８下の埋込み層１４（約４Ｖ）を介して、オン状態の蓄積ゲート電極１９下の埋込み層１４（約４Ｖ）に一時的に蓄積される。次に、蓄積ゲート電極１９下に蓄積された電子は、転送ゲート電極２０をオン状態にするとともに蓄積ゲート電極１９をオフ状態にすることにより、転送ゲート電極２０下の埋込み層１４（約４Ｖ）を介して、オン状態の増倍ゲート電極２１下の埋込み層１４（約２５Ｖ）に転送される。この際、転送ゲート電極２０と、増倍ゲート電極２１との境界領域下の埋込み層１４（電子増倍部１４ａ）において、電子が衝突電離により増倍される。
【００２６】
また、電子増倍部１４ａにおいて、増倍された電子は、増倍ゲート電極２１をオフ状態にするとともに転送ゲート電極２０をオン状態にすることにより、転送ゲート電極２０下の埋込み層１４（約４Ｖ）を介して、オン状態の蓄積ゲート電極１９下の埋込み層１４（約４Ｖ）に再び蓄積される。このように、蓄積ゲート電極１９下の埋込み層１４からオン状態の増倍ゲート電極２１下の埋込み層１４（約２５Ｖ）に転送することにより電子を増倍する動作と、増倍ゲート電極２１下の埋込み層１４から蓄積ゲート電極１９下の埋込み層１４に電子を転送する動作とを所定の回数繰り返すことにより、電子の増倍が行われる。
【００２７】
なお、図６に示すように、電子増倍部１４ａには、電子が衝突電離によって増倍される際に、電子とともに正孔が生成される。そして、図７に示すように、この正孔は、埋込み層１４とＰＤ部１３との間のシリコン基板１１の領域１１ａ（ｐ型）を介して、ＰＤ部１３に侵入する。ＰＤ部１３では、光電変換により、多数の電子が生成されており、ＰＤ部１３に侵入した正孔と、光電変換によって生成された電子とが再結合し、電子と正孔とは消滅する。これにより、電子は衝突電離によって増倍されるとともに、電子の増倍とともに生成された正孔の増倍は抑制される。
【００２８】
そして、電子の増倍が所望の回数行われた後に、増倍ゲート電極２１下の埋込み層１４に蓄積された電子は、増倍ゲート電極２１をオフ状態にするとともに読出ゲート電極２２をオン状態にすることにより、オン状態の読出ゲート電極２２下の埋込み層１４（約４Ｖ）を介して、ＦＤ領域１５に転送される。ＦＤ領域１５に蓄積された電子による信号電圧は、増幅トランジスタＴｒ２によって増幅される。また、所定の画素１が選択されて、画素選択トランジスタＴｒ３がオン状態となることにより、増幅トランジスタＴｒ２によって増幅された信号電圧が出力線３６に出力される。
【００２９】
次に、図４および図８〜図１３を参照して、本発明の第１実施形態によるＣＭＯＳイメージセンサ１００の製造プロセスについて説明する。なお、図８〜図１３には、２つ分の画素１が記載されている。
【００３０】
図８に示すように、シリコン基板６１と表面シリコン層（シリコン基板１１）との間にシリコン酸化膜６２が挿入されているＳＯＩ基板６３に、シリコン酸化膜６２と接続するように、たとえばシリコン酸化膜などの絶縁膜からなる素子分離領域１２を形成する。次に、ｎ型の不純物をＳＯＩ基板６３の表面上に注入することにより、ＰＤ部１３を画素１毎に形成する。
【００３１】
次に、図９に示すように、ＰＤ部１３が形成される側のＳＯＩ基板６３の表面上に支持基板６４を接着層６５を介して張り合わせた後、ＳＯＩ基板６３および支持基板６４の上下を反転させる。
【００３２】
次に、図１０に示すように、裏面研磨（ＢＧ）、化学機械研磨（ＣＭＰ）またはウエットエッチングにより、シリコン基板６１とシリコン酸化膜６２とを除去する。そして、ｎ型の不純物をシリコン基板１１の表面上に注入することにより、埋込み層１４を画素１毎に形成する。次に、シリコン基板１１の表面上にシリコン酸化膜からなる膜を形成した後、所定の大きさにパターニングすることにより、ゲート絶縁膜１７を形成する。また、ゲート絶縁膜１７の表面上に、転送ゲート電極１８、蓄積ゲート電極１９、転送ゲート電極２０、増倍ゲート電極２１および読出ゲート電極２２を形成する。
【００３３】
次に、図１１に示すように、シリコン基板１１の表面上の所定の領域にレジスト（図示せず）を形成した後、ＰＤ部１３に達する深さまでｎ型の不純物を注入および拡散することにより、接続部１６を形成する。これにより、ＰＤ部１３と埋込み層１４とが接続される。同様に、シリコン基板１１の表面上の所定の領域にレジスト（図示せず）を形成した後、ｎ型の不純物を注入することにより、ＦＤ領域１５を形成する。
【００３４】
次に、図１２に示すように、シリコン基板１１の表面上に、絶縁層５３を介して多層の配線層５４を形成する。そして、図１３に示すように、絶縁層５３の表面上に、接着層５５を介して支持基板５６を貼り合わせるとともに、支持基板６４、シリコン基板１１および支持基板５６の上下を反転させる。その後、裏面研磨（ＢＧ）、化学機械研磨（ＣＭＰ）またはウエットエッチングにより、支持基板６４と接着層６５とを除去した後、図４に示すように、ＰＤ部１３の表面上にカラーフィルタ５１およびマイクロレンズ５２を形成することにより、ＣＭＯＳイメージセンサ１００が完成する。
【００３５】
本発明の第１実施形態によるＣＭＯＳイメージセンサ１００では、以下の効果を得ることができる。
【００３６】
（１）ｐ型のシリコン基板１１の領域１１ａを介して、埋込み層１４（電子増倍部１４ａ）と対向するように重畳して配置されるＰＤ部１３を備えることによって、電子増倍部１４ａによって電子が増倍された際に発生する正孔がシリコン基板１１の領域１１ａを介してＰＤ部１３に侵入する。そして、侵入した正孔は、光電変換によって発生してＰＤ部１３に充満している電子と再結合して消滅する。これにより、電子が増倍された際に発生する正孔が埋込み層１４以外の領域に侵入してクロストークが発生したり、衝突電離により発生した電子と再結合して増倍した電子が減少（感度が低下）したりするのを抑制することができる。
【００３７】
（２）埋込み層１４と対向するように配置されるｎ型の不純物領域がＰＤ部１３を構成することによって、正孔と再結合させるための電子を容易に生成することができる。
【００３８】
（３）ＰＤ部１３をシリコン基板１１の埋込み層１４が設けられる側とは反対側の表面に形成することによって、外部からの光がＰＤ部１３に容易に入射することができるので、正孔と再結合させるための電子を容易に生成することができる。
【００３９】
（４）ＰＤ部１３を、平面的に見て、埋込み層１４（電子増倍部１４ａ）を覆うように重畳して設けることによって、ＰＤ部１３が埋込み層１４（電子増倍部１４ａ）を部分的に覆っている場合と異なり、正孔が埋込み層１４以外の領域に飛び出すのをより確実に抑制することができる。
【００４０】
（第２実施形態）
次に、図１４および図１５を参照して、本発明の第２実施形態によるＣＭＯＳイメージセンサ１１０について説明する。この第２実施形態のＣＭＯＳイメージセンサ１１０では、上記第１実施形態と異なり、シリコン基板１１の中にｎ型の不純物領域７１が設けられている。
【００４１】
第２実施形態によるＣＭＯＳイメージセンサ１１０では、図１５に示すように、シリコン基板１１の表面に埋込み層１４と隣接するようにＰＤ部１３ａが設けられている。埋込み層１４の表面上には、シリコン酸化膜からなるゲート絶縁膜１７が形成されている。ゲート絶縁膜１７の表面上には、転送ゲート電極１８と、蓄積ゲート電極１９と、転送ゲート電極２０と、増倍ゲート電極２１と、読出ゲート電極２２とが、ＰＤ部１３ａ側からＦＤ領域１５側に向かってこの順番に形成されている。また、図１４に示すように、埋込み層３１ａ（図示しないゲート絶縁膜）の表面上には、リセットゲートトランジスタＴｒ１のゲート電極３３と、増幅トランジスタＴｒ２のゲート電極３４と、画素選択トランジスタＴｒ３のゲート電極３５とが設けられている。
【００４２】
また、図１５に示すように、シリコン基板１１の中には、埋込み層１４と対向するようにｎ型の不純物領域７１が設けられている。なお、埋込み層１４と不純物領域７１との間の間隔（領域１１ｂの厚み）Ｄ２は、約２μｍ〜約３μｍ以下となっている。また、図１４に示すように、不純物領域７１の一部は、シリコン基板１１の表面に引き出されており、シリコン基板１１の表面に引き出し部７１ａを有する。そして、この引き出し部７１ａに、たとえば負電位を接続することにより、不純物領域７１に電子が供給されるように構成されている。また、不純物領域７１は、平面的に見て、埋込み層１４の全てを覆うように重畳して形成されている。なお、ＰＤ部１３ａは、本発明の「第３不純物領域」および「光電変換部」の一例である。また、不純物領域７１は、本発明の「第２不純物領域」の一例である。また、領域１１ｂは、本発明の「所定領域」の一例である。
【００４３】
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００４４】
本発明の第２実施形態によるＣＭＯＳイメージセンサ１１０では、以下の効果を得ることができる。
【００４５】
（５）埋込み層１４と対向するように不純物領域７１をシリコン基板１１の中に設けることによって、電子増倍部１４ａによって電子が増倍された際に発生する正孔がシリコン基板１１の領域１１ｂを介して不純物領域７１に侵入する。そして、侵入した正孔は、負電位から供給され不純物領域７１に充満している電子と再結合して消滅する。これにより、電子が増倍された際に発生する正孔が埋込み層１４以外の領域に侵入してクロストークが発生したり、衝突電離により発生した電子と再結合して増倍した電子が減少（感度が低下）したりするのを抑制することができる。
【００４６】
（６）不純物領域７１の引き出し部７１ａをシリコン基板１１の表面に設けることによって、容易に、不純物領域７１の引き出し部７１ａに負電位を接続することができる。これにより、不純物領域７１がフローティング状態になっている場合と異なり、正孔と再結合させる電子が無くなるのを抑制することができる。
【００４７】
（第３実施形態）
次に、図１６を参照して、本発明の第３実施形態によるＣＭＯＳイメージセンサ１２０について説明する。この第３実施形態のＣＭＯＳイメージセンサ１２０では、上記第１実施形態と異なり、接続部１６に隣接する転送ゲート電極１８に隣接するように、増倍ゲート電極２１ａが設けられている。
【００４８】
第３実施形態によるＣＭＯＳイメージセンサ１２０では、図１６に示すように、ゲート絶縁膜１７の矢印Ｚ２方向側の表面上には、転送ゲート電極１８と、増倍ゲート電極２１ａと、転送ゲート電極２０と、蓄積ゲート電極１９ａと、読出ゲート電極２２とが、接続部１６側からＦＤ領域１５側に向かってこの順番に形成されている。増倍ゲート電極２１ａ下（矢印Ｚ１方向）の埋込み層１４には、電子を衝突電離させて増倍するための電子増倍部１４ａが設けられている。なお、増倍ゲート電極２１ａは、本発明の「増加電極」の一例である。
【００４９】
なお、第３実施形態のその他の構成は、上記第１実施形態と同様である。
【００５０】
次に、図１６を参照して、本発明の第３実施形態によるＣＭＯＳイメージセンサ１２０の電子の増倍動作について説明する。
【００５１】
まず、ＰＤ部１３に矢印Ｚ１方向側から光が入射すると、光電変換により、ＰＤ部１３に電子が生成される。そして、ＰＤ部１３（約３Ｖ）により生成された電子は、接続層１６およびオン状態の転送ゲート電極１８下の埋込み層１４（約４Ｖ）を介して、オン状態の増倍ゲート電極２１ａ下の埋込み層１４（約２５Ｖ）に転送される。この際、転送ゲート電極１８と、増倍ゲート電極２１ａとの境界領域下の埋込み層１４（電子増倍部１４ａ）において、電子が衝突電離により増倍される。
【００５２】
また、電子増倍部１４ａにおいて増倍された電子は、増倍ゲート電極２１ａをオフ状態にするとともに転送ゲート電極２０をオン状態にすることにより、転送ゲート電極２０下の埋込み層１４（約４Ｖ）を介して、オン状態の蓄積ゲート電極１９ａ下の埋込み層１４（約４Ｖ）に蓄積される。
【００５３】
なお、電子が衝突電離によって増倍される際に、電子とともに生成された正孔は、上記第１実施形態と同様に、ＰＤ部１３に侵入するとともに、光電変換によってＰＤ部１３に生成された電子と再結合し、電子と正孔とは消滅する。これにより、電子は衝突電離によって増倍されるとともに、電子の増倍とともに生成された正孔の増倍は抑制される。
【００５４】
次に、蓄積ゲート電極１９ａ下に蓄積された電子は、転送ゲート電極２０をオン状態にするとともに蓄積ゲート電極１９ａをオフ状態にすることにより、転送ゲート電極２０下の埋込み層１４（約４Ｖ）を介して、オン状態の増倍ゲート電極２１ａ下の埋込み層１４（約２５Ｖ）に転送される。この際、転送ゲート電極２０と、増倍ゲート電極２１ａとの境界領域下の埋込み層１４（電子増倍部１４ａ）において、電子が衝突電離により再び増倍される。このように、蓄積ゲート電極１９ａ下の埋込み層１４からオン状態の増倍ゲート電極２１ａ下の埋込み層１４（約２５Ｖ）に転送することにより電子を増倍する動作と、増倍ゲート電極２１ａ下の埋込み層１４から蓄積ゲート電極１９ａ下の埋込み層１４に電子を転送する動作とを所定の回数繰り返すことにより、電子の増倍が行われる。
【００５５】
そして、電子の増倍が所望の回数行われた後に、蓄積ゲート電極１９ａ下の埋込み層１４に蓄積された電子は、蓄積ゲート電極１９ａをオフ状態にするとともに読出ゲート電極２２をオン状態にすることにより、オン状態の読出ゲート電極２２下の埋込み層１４（約４Ｖ）を介して、ＦＤ領域１５に転送される。ＦＤ領域１５に蓄積された電子による信号電圧は、増幅トランジスタＴｒ２によって増幅される。また、所定の画素１が選択されて、画素選択トランジスタＴｒ３がオン状態となることにより、増幅トランジスタＴｒ２によって増幅された信号電圧が出力線３６に出力される。
【００５６】
本発明の第３実施形態によるＣＭＯＳイメージセンサ１２０では、第１実施形態と同様の効果を得ることができる。
【００５７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５８】
上記第１〜第３実施形態では、ｎ型のＰＤ部１３（第１および第３実施形態）およびｎ型の不純物領域７１（第２実施形態）に電子が供給される例を示したが、本発明はこれに限られない。たとえば、第１〜第３実施形態のｐ型の領域とｎ型の領域との導電型を反転させて、ｐ型のＰＤ部およびｐ型の不純物領域に正孔が供給されるように構成してもよい。
【００５９】
また、上記第１〜第３実施形態では、ＰＤ部１３（第１および第３実施形態）およびｎ型の不純物領域７１（第２実施形態）を、平面的に見て、埋込み層１４の全てを覆うように重畳して形成する例を示したが、本発明はこれに限らなれい。たとえば、ＰＤ部１３およびｎ型の不純物領域７１を、平面的に見て、少なくとも埋込み層１４のうちの電子増倍部１４ａを覆うように形成してもよい。
【００６０】
また、上記第１および第３実施形態では、ＰＤ部１３と埋込み層１４とがｎ型の不純物領域からなる接続部１６によって接続される例を示したが、本発明はこれに限らず、ＰＤ部１３と埋込み層１４とを金属層によって接続してもよい。
【００６１】
また、上記第１および第３実施形態では、埋込み層１４側のＦＤ領域１５と埋込み層３１側のＦＤ領域１５とを配線層３２によって電気的に接続する例を示したが、本発明はこれに限らず、埋込み層１４と埋込み層３１とを不純物領域によって接続してもよい。
【００６２】
また、上記第１〜第３実施形態では、撮像装置としてＣＭＯＳイメージセンサに本発明を適用する例を示したが、本発明はこれに限らず、撮像装置としてＣＣＤイメージセンサに本発明を適用してもよい。
【００６３】
また、上記第１〜第３実施形態では、２つの転送ゲート電極、１つの蓄積ゲート電極および増倍ゲート電極の合計５本のゲート電極を用いる例を示したが、本発明はこれに限らず、３本または４本のゲート電極により撮像装置を構成してもよい。
【符号の説明】
【００６４】
１１  シリコン基板（半導体基板）
１１ａ、１１ｂ  領域（所定領域）
１３  ＰＤ部（第２不純物領域、光電変換部）
１３ａ  ＰＤ部（第３不純物領域、光電変換部）
１４  埋込み層（第１不純物領域）
１４ａ  電子増倍部（電荷増加部）
２１、２１ａ  増倍ゲート電極（増加電極）
７１  不純物領域（第２不純物領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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