(57)【要約】【課題】動作電圧が低い半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置の抵抗可変素子を作製する際に、タングステンからなる導電膜３１上にチタンシリコン窒化物からなる非晶質膜３２を堆積させ、その上にチタン窒化物からなる多結晶導電膜３３を堆積させることにより、下部電極２５を形成する。次に、ニッケル酸化物からなる抵抗可変膜２６を堆積させ、その後加熱処理を行い、多結晶導電膜３３の結晶を成長させると共に、多結晶導電膜３３に含まれるチタンと抵抗可変膜２６に含まれる酸素とを反応させる。これにより、多結晶導電膜３３の結晶粒が不均一に成長して突起３４が形成されると共に、酸化膜３５が形成されることにより、抵抗可変膜２６の下層部分２６ａに酸素欠損が生成される。【選択図】図４
2010267784.tif 000002
【特許請求の範囲】
【請求項１】
上面に複数の突起が形成された下部電極と、
前記上面を覆い、前記下部電極に含有された金属と同種の金属の酸化物からなる酸化膜と、
前記酸化膜上に設けられ、前記酸化膜に接した抵抗可変膜と、
を備え、
前記突起は前記酸化膜内に進入しており、前記抵抗可変膜の下層部分はそれ以外の部分よりも酸素濃度が低いことを特徴とする半導体記憶装置。
【請求項２】
抵抗可変膜と、
前記抵抗可変膜上に設けられ、下面に複数の突起が形成された上部電極と、
を備え、
前記突起は前記抵抗可変膜内に進入していることを特徴とする半導体記憶装置。
【請求項３】
第１の配線と、
前記第１の配線上に配置され、前記第１の配線に接続された第１の抵抗可変膜と、
前記第１の抵抗可変膜上に配置され、下面に前記第１の抵抗可変膜内に進入した複数の突起が形成された上部電極と、
前記上部電極上に配置され、前記上部電極に接続された第２の配線と、
前記第２の配線上に配置され、前記第２の配線に接続され、上面に複数の突起が形成された下部電極と、
前記下部電極上に配置され、前記下部電極の上面に形成された突起が内部に進入している第２の抵抗可変膜と、
前記第２の抵抗可変膜上に配置され、前記第２の抵抗可変膜に接続された第３の配線と、
を備えたことを特徴とする半導体記憶装置。
【請求項４】
導電膜上に非晶質膜を形成する工程と、
前記非晶質膜上に多結晶導電膜を形成する工程と、
前記多結晶導電膜上に酸素を含有する抵抗可変膜を形成し、前記多結晶導電膜の結晶を成長させると共に、前記多結晶導電膜に含まれる元素と前記抵抗可変膜に含まれる酸素とを反応させる工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項５】
抵抗可変膜を形成する工程と、
前記抵抗可変膜上に多結晶導電膜を形成し、前記多結晶導電膜を結晶成長させる工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項６】
ジルコニウムを含有するハフニウム酸化物又はジルコニウムを含有するチタン酸化物からなる抵抗可変膜を形成する工程と、
前記抵抗可変膜上にシリコン膜を形成する工程と、
前記抵抗可変膜中のジルコニウムと前記シリコン膜中のシリコンとを反応させる工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、抵抗可変膜を備えた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、印加される電圧等により抵抗率が大きく変化する金属酸化物系材料が発見され、これを用いた新しい半導体記憶装置（ＲｅＲＡＭ（resistance random access memory：抵抗可変型メモリ））のアイデアが提案されている。そして、このような抵抗可変型メモリの動作電圧を低減するために、下部電極の表面に微小突起を形成する技術が開示されている（例えば、特許文献１参照。）。特許文献１に記載の技術においては、シリコン基板上にチタンを薄く堆積させた後、メチルシクロペンタジエニルイリジウムをソースガスとしたＭＯＣＶＤ（metal organic chemical vapor deposition：有機金属気相成長）法を実施することによってイリジウムを堆積させ、イリジウム酸化物からなる微小突起を形成している。
【０００３】
しかしながら、この技術では、イリジウムを堆積させることによって微小突起を形成しているため、微小突起の形成密度に限界があり、また、微小突起を部材の上面にしか形成できないという問題がある。このため、抵抗可変型メモリの設計に応じて任意の位置に十分な数の突起を形成することが困難であり、抵抗可変型メモリの設計によっては、動作電圧を確実且つ十分に低減することができない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２０３１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、動作電圧が低い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、上面に複数の突起が形成された下部電極と、前記上面を覆い、前記下部電極に含有された金属と同種の金属の酸化物からなる酸化膜と、前記酸化膜上に設けられ、前記酸化膜に接した抵抗可変膜と、を備え、前記突起は前記酸化膜内に進入しており、前記抵抗可変膜の下層部分はそれ以外の部分よりも酸素濃度が低いことを特徴とする半導体記憶装置が提供される。
【０００７】
本発明の他の一態様によれば、抵抗可変膜と、前記抵抗可変膜上に設けられ、下面に複数の突起が形成された上部電極と、を備え、前記突起は前記抵抗可変膜内に進入していることを特徴とする半導体記憶装置が提供される。
【０００８】
本発明の更に他の一態様によれば、第１の配線と、前記第１の配線上に配置され、前記第１の配線に接続された第１の抵抗可変膜と、前記第１の抵抗可変膜上に配置され、下面に前記第１の抵抗可変膜内に進入した複数の突起が形成された上部電極と、前記上部電極上に配置され、前記上部電極に接続された第２の配線と、前記第２の配線上に配置され、前記第２の配線に接続され、上面に複数の突起が形成された下部電極と、前記下部電極上に配置され、前記下部電極の上面に形成された突起が内部に進入している第２の抵抗可変膜と、前記第２の抵抗可変膜上に配置され、前記第２の抵抗可変膜に接続された第３の配線と、を備えたことを特徴とする半導体記憶装置が提供される。
【０００９】
本発明の更に他の一態様によれば、導電膜上に非晶質膜を形成する工程と、前記非晶質膜上に多結晶導電膜を形成する工程と、前記多結晶導電膜上に酸素を含有する抵抗可変膜を形成し、前記多結晶導電膜の結晶を成長させると共に、前記多結晶導電膜に含まれる元素と前記抵抗可変膜に含まれる酸素とを反応させる工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
【００１０】
本発明の更に他の一態様によれば、抵抗可変膜を形成する工程と、前記抵抗可変膜上に多結晶導電膜を形成し、前記多結晶導電膜を結晶成長させる工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
【００１１】
本発明の更に他の一態様によれば、ジルコニウムを含有するハフニウム酸化物又はジルコニウムを含有するチタン酸化物からなる抵抗可変膜を形成する工程と、前記抵抗可変膜上にシリコン膜を形成する工程と、前記抵抗可変膜中のジルコニウムと前記シリコン膜中のシリコンとを反応させる工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、動作電圧が低い半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体記憶装置を例示する斜視図である。
【図２】図１に示す半導体記憶装置の一部を例示する断面図である。
【図３】図２に示す抵抗可変素子を例示する断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、それぞれ、第１の実施形態の変形例を例示する断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】本発明の第３の実施形態に係る半導体記憶装置の一部を例示する断面図である。
【図８】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】（ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】本発明の第６の実施形態に係る半導体記憶装置の一部を例示する断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る半導体記憶装置は、抵抗可変型メモリ（ＲｅＲＡＭ）である。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図であり、
図２は、図１に示す半導体記憶装置の一部を例示する断面図であり、
図３は、図２に示す抵抗可変素子を例示する断面図である。
【００１５】
本実施形態に係る半導体記憶装置の特徴は、各メモリセルを構成する抵抗可変素子が、下部電極、抵抗可変膜、上部電極がこの順に積層されて構成されており、下部電極の上面に抵抗可変膜内に進入する微小な突起が形成されており、抵抗可変膜の最下層部分、すなわち、下部電極側の部分が酸素欠乏層となっていることである。以下、本実施形態に係る半導体記憶装置の全体構成を簡単に説明した後、上述の特徴部分を詳細に説明する。
【００１６】
図１に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、半導体記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１７】
メモリセル部１３においては、シリコン基板１１の上面に平行な方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬからなるワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬからなるビット線配線層１５とが、絶縁層１７（図２参照）を介して交互に積層されている。ワード線ＷＬ及びビット線ＢＬは導電体、例えば、金属により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。そして、各ワード線ＷＬと各ビット線ＢＬとの最近接部分には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ワード線ＷＬ、ビット線ＢＬ、ピラー１６は、絶縁層１７により埋め込まれている。
【００１８】
図２に示すように、各ピラー１６においては、下部にダイオード２１が設けられており、上部に抵抗可変素子２２が設けられている。ダイオード２１は半導体材料、例えばシリコンからなり、ｐ型層２１ｐ、ｉ型層２１ｉ、ｎ型層２１ｎが積層されて、構成されている。ｐ型層２１ｐ、ｉ型層２１ｉ、ｎ型層２１ｎの積層順序はピラー１６の配設位置によって異なり、ワード線ＷＬ側にｐ型層２１ｐが配置され、ビット線ＢＬ側にｎ型層２１ｎが配置され、その間にｉ型層２１ｉが配置されるように構成されている。抵抗可変素子２２においては、下層側から順に、下部電極２５、抵抗可変膜２６、上部電極２７が積層されている。抵抗可変膜２６は印加される電圧及びその履歴によって電気抵抗値が変化する膜であり、例えば金属酸化物によって形成されており、例えば、ニッケル酸化物によって形成されている。
【００１９】
次に、本実施形態の特徴部分について説明する。
図２及び図３に示すように、下部電極２５においては、例えばタングステンからなる導電膜３１が設けられており、その上に例えばチタンシリコン窒化物からなり結晶構造が非晶質である非晶質膜３２が設けられており、その上に例えばチタン窒化物からなり結晶構造が多結晶である多結晶導電膜３３が設けられている。多結晶導電膜３３の上面が、下部電極２５の上面２５ａとなっている。なお、図３においては、多結晶導電膜３３の結晶粒界を直線によって模式的に表し、複数本の直線によって構成される多角形（図３では矩形）によって各結晶粒３３ａを模式的に表している。後述する図４、図５及び図７においても同様である。
【００２０】
下部電極２５の上面２５ａには、複数の突起３４が形成されている。突起３４の高さは例えば０．３〜３ｎｍであり、形成密度は例えば１００００本／μｍ２以上である。１枚の下部電極２５には、例えば１０本以上の突起３４が形成されている。上方から見て、突起３４の分布及び形状は、多結晶導電膜３３の結晶粒３３ａに対応している。すなわち、突起３４は、下部電極２５の上面２５ａに露出した複数個の結晶粒３３ａのうち、周囲の結晶粒よりも上方に突出した結晶粒３３ａによって構成されている。各突起３４には、角部又は曲率半径が小さい曲面部が形成されている。
【００２１】
下部電極２５上には、例えばチタン酸化物からなる酸化膜３５が設けられている。酸化膜３５の膜厚は例えば０．２〜２ｎｍであり、突起３４の形状を反映して湾曲している。そして、酸化膜３５は抵抗可変膜２６に接している。これにより、突起３４は酸化膜３５内に進入しており、酸化膜３５を介して抵抗可変膜２６内にも進入している。
【００２２】
また、抵抗可変膜２６における下層部分２６ａ、すなわち、酸化膜３５に接する部分の酸素濃度は、抵抗可変膜２６におけるそれ以外の部分の酸素濃度よりも低い。一例では、下層部分２６ａの厚さは酸化膜３５と同程度であり、下層部分２６ａの酸素濃度は、抵抗可変膜２６における下層部分２６ａ以外の部分の酸素濃度に対して、１０〜２０％程度低くなっている。これにより、下層部分２６ａにおいては、ニッケル酸化物の結晶格子から酸素が脱落した酸素欠損が生じており、下層部分２６ａは酸素欠損層となっている。
【００２３】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
本実施形態に係る半導体記憶装置の製造方法の特徴は、非晶質膜３２上に多結晶導電膜３３を形成し、加熱処理を施すことにより、多結晶導電膜３３の結晶を成長させて、突起３４を形成することである。また、この加熱処理により、多結晶導電膜３３と抵抗可変膜２６との間に酸化膜３５を形成することにより、抵抗可変膜２６の下層部分に酸素欠損層を形成することである。以下、詳細に説明する。
【００２４】
先ず、図１に示すように、シリコン基板１１を用意する。そして、シリコン基板１１の上層部分及び上面上に駆動回路（図示せず）を形成する。次に、シリコン基板１１上に例えばシリコン酸化物を堆積させて、駆動回路を埋め込むように層間絶縁膜１２を形成する。次に、層間絶縁膜１２上にメモリセル部１３を作製する。メモリセル部１３は、ワード線配線層１４又はビット線配線層１５と、複数本のピラー１６とを、交互に形成することにより作製する。
【００２５】
以下、ピラー１６の形成方法について説明する。
先ず、図２に示すように、それ以前の工程で形成したワード線ＷＬの上面を、絶縁層１７の上面において露出させる。そして、その上にｐ型層２１ｐ、ｉ型層２１ｉ、ｎ型層２１ｎをこの順に堆積させて、ダイオード２１を形成する。
【００２６】
次に、図４（ａ）に示すように、例えば、ＰＶＤ（physical vapor deposition：物理気相成長）法により、タングステンを１００ｎｍの厚さに堆積させて、導電膜３１を形成する。次に、例えば、ＰＶＤ法又はＡＬＤ（atomic layer deposition：原子層堆積）法により、チタンシリコン窒化物を１ｎｍの厚さに堆積させて、非晶質膜３２を形成する。次に、例えば、ＣＶＤ（chemical vapor deposition：化学気相成長）法により、チタン窒化物を堆積させて、多結晶導電膜３３を形成する。このとき、多結晶導電膜３３の下地は非晶質膜３２であるため、多結晶導電膜３３の結晶性は導電膜３１の結晶性の影響を受けず、平均粒径が小さく配向がランダムな多結晶膜を形成することができる。
【００２７】
多結晶導電膜３３の平均結晶粒径は、ソースガスの供給量比、温度及び膜厚によって制御することができる。すなわち、ソースガス中の金属ソースガスの流量比を低くするほど、平均結晶粒径は小さくなる。金属ソースガスの流量比を下限値付近まで低くすると、金属ソースガスの流量比を上限値付近まで高くした場合と比較して、平均結晶粒径を（１／２）〜（１／３）倍程度まで小さくすることができる。また、温度を低くするほど、平均結晶粒径は小さくなる。温度を下限値付近まで低くすると、温度を上限値付近まで高くした場合と比較して、平均結晶粒径を（１／２）倍程度まで小さくすることができる。更に、平均結晶粒径は膜厚にほぼ比例するため、膜厚を薄くするほど平均結晶粒径は小さくなる。本実施形態においては、例えば、ソースガスとして四塩化チタンガス及びアンモニアガスを使用し、温度を６００℃とし、膜厚が５ｎｍ程度となるように堆積させる。これにより、多結晶導電膜３３の平均結晶粒径は１〜５ｎｍ程度となる。導電膜３１、非晶質膜３２及び多結晶導電膜３３により、下部電極２５が構成される。
【００２８】
次に、図４（ｂ）に示すように、例えば、酸素ガス又は水蒸気等の酸化雰囲気中で行うＰＶＤ法、いわゆる化成スパッタ法により、多結晶導電膜３３上にニッケル酸化物を１０ｎｍの厚さに堆積させて、抵抗可変膜２６を形成する。抵抗可変膜２６はニッケル酸化物により形成されているため、酸素を含有している。
【００２９】
次に、窒素雰囲気等の非酸化性雰囲気又は水素雰囲気等の還元性雰囲気中において加熱処理を行い、例えば４００〜８００℃の温度に加熱する。これにより、多結晶導電膜３３の各結晶粒３３ａが成長するが、その成長の程度及び方向は各結晶粒３３ａの結晶方位等に依存するため、結晶粒間で不揃いである。このため、多結晶導電膜３３の結晶粒３３ａのうち、上方への成長量が周囲の結晶粒３３ａよりも大きく、周囲に対して上方に突出し、抵抗可変膜２６内に食い込む結晶粒３３ａが、突起３４となる。
【００３０】
また、このとき、チタン窒化物からなる多結晶導電膜３３に含まれるチタンと、ニッケル酸化物からなる抵抗可変膜２６中に含まれる酸素とが反応して、多結晶導電膜３３と抵抗可変膜２６との間に、チタン酸化物からなる酸化膜３５が形成される。酸化膜３５の膜厚は例えば０．２〜２ｎｍとなり、突起３４を覆うように形成される。そして、酸化膜３５の形成に伴って、抵抗可変膜２６に含まれる酸素の一部が酸化膜３５に取り込まれるため、抵抗可変膜２６の下層部分２６ａは酸素欠損層となる。換言すれば、下層部分２６ａはメタルリッチ層となる。
【００３１】
このとき、突起３４の突出量と酸化膜３５の厚さは、抵抗可変膜２６の形成条件及びその後の加熱処理の条件を調整することにより制御可能である。例えば、抵抗可変膜２６のスパッタレートを低くすると、抵抗可変膜２６中の酸素濃度が上昇し、酸化膜３５が厚くなる。また、加熱処理の温度を高くし、時間を長くすると、多結晶導電膜３３の結晶成長が促進され、突起３４の突出量が増大する。更に、非酸化性雰囲気中で加熱するよりも、還元性雰囲気中で加熱した方が、結晶成長が促進される。上述の如く、本実施形態においては、例えば突起３４の突出量が０．３〜３ｎｍ程度、酸化膜３５の膜厚が０．２〜２ｎｍ程度になるように、加熱処理の雰囲気、温度、時間等を調整する。
【００３２】
次に、図４（ｃ）に示すように、例えば、ＰＶＤ法により、タングステンを１００ｎｍの厚さに堆積させることにより、抵抗可変膜２６上に上部電極２７を形成する。下部電極２５、抵抗可変膜２６、上部電極２７により、抵抗可変素子２２が形成される。その後、例えばリソグラフィ技術及びＲＩＥ（reactive ion etching：反応性イオンエッチング）により、抵抗可変素子２２及びダイオード２１をピラー状に加工して、ピラー１６を形成する。
【００３３】
その後、ピラー１６を絶縁層１７によって埋め込む。そして、その上にビット線ＢＬを形成し、再びピラー１６を形成し、ワード線ＷＬを形成する。これらの工程の繰り返しによって、メモリセル部１３が作製され、半導体記憶装置１が製造される。
【００３４】
次に、本実施形態の動作について説明する。
１本のワード線ＷＬに接地電位を印加し、１本のビット線ＢＬに正電位を印加することにより、このワード線ＷＬとビット線ＢＬとの間に接続されたピラー１６に電圧が印加される。このとき、ダイオード２１には順方向電圧が印加されるため、このダイオード２１においては電圧を保持することはできず、このピラー１６に含まれる酸化膜３５及び抵抗可変膜２６に電圧が印加される。
【００３５】
このとき、下部電極２５の上面２５ａには微小な突起３４が形成されており、この突起３４が酸化膜３５内に食い込んでいるため、酸化膜３５及び抵抗可変膜２６の内部に突起３４を基点とした電流経路が形成される。この電流経路は、突起３４の形成によって、突起が形成されない場合よりも距離が短くなる。また、角部又は曲率半径が小さい曲面部を有する突起形状に起因して、局所的に電界が増大する。これにより、より低い電圧で電流が流れるようになり、半導体記憶装置１の動作電圧を低減することができる。また、この電流経路に沿って局所的に電流が流れることにより、動作電流も低減することができる。
【００３６】
次に、本実施形態の効果について説明する。
本実施形態においては、非晶質膜３２を下地として多結晶導電膜３３を成膜することにより、多結晶導電膜３３を平均結晶粒径が小さく配向がランダムな多結晶膜としている。そして、多結晶導電膜３３上に抵抗可変膜２６を形成した後、加熱処理を行うことにより、多結晶導電膜３３の結晶粒３３ａを不均一に成長させて、突起３４を形成している。この結果、微小な突起３４を高密度に形成することができる。例えば、突起３４の突出量を０．３〜３ｎｍとし、形成密度を１００００本／μｍ２以上とすることができる。
【００３７】
これにより、ピラー１６を細くしてメモリセルを微細化しても、各ピラー１６の下部電極２５に確実に一定数以上の突起３４を形成することができ、動作電圧を確実に低減することができる。また、各下部電極２５に複数本の突起３４を形成することにより、抵抗可変膜２６中に複数本の電流経路を形成することができるため、各電流経路の抵抗値を切り替えることにより、抵抗可変膜２６全体の抵抗値を３以上の水準から選択することができる。これにより、抵抗可変膜２６全体の抵抗値の可変レンジが広くなり、多値メモリ動作が可能となる。すなわち、例えば、突起の数は、各メモリセルに１つ以上あれば、動作電圧及び動作電流を低減することができる。また、各メモリセルに３つ以上あれば、４つ以上の抵抗レベルを容易に形成できるため、メモリセルの多値動作が実現できる。更に、突起３４の突出量を抑えることにより、抵抗可変膜２６を薄く形成することができ、ピラー１６のアスペクト比の増加を防止できる。
【００３８】
これに対して、前述の特許文献１に記載の技術においては、突起の高さを抑制しながら突起を高密度に形成することが困難である。例えば、ピラーの幅を５０ｎｍ以下とした場合に、１本のピラーに設けられた下部電極に１０本以上の突起を形成するためには、突起の形成密度を４０００本／μｍ２以上とする必要がある。しかし、この場合は、特許文献１に記載の技術によれば、突起の高さが１００ｎｍ以上となってしまい、ピラーのアスペクト比が上昇してしまう。ピラーのアスペクト比が高くなると、加工形状のばらつきが増大し、メモリの誤動作が生じやすくなる。
【００３９】
また、本実施形態においては、多結晶導電膜３３を結晶成長させるための加熱処理により、多結晶導電膜３３中の金属元素と抵抗可変膜２６中の酸素元素が反応して酸化膜３５が形成される。このとき抵抗可変膜２６中の酸素が消費されるため、抵抗可変膜２６の下層部分２６ａ内に酸素欠損が多量に生成される。これにより、抵抗可変膜２６内に電流経路が形成されやすくなり、動作電圧がより一層低下する。
【００４０】
更に、本実施形態においては、非晶質膜３２をチタンシリコン窒化物により形成しているが、チタンシリコン窒化物は電気抵抗率が比較的低く、且つ、１０００℃程度の高温工程を経ても非晶質状態を保つことができる。このため、多結晶導電膜３３の堆積時に非晶質膜３２が結晶化してしまうことがなく、また、下部電極２５の電気抵抗を過剰に増大させることがない。
【００４１】
更にまた、本実施形態においては、多結晶導電膜３３をチタン窒化物により形成している。チタン窒化物は酸素と化合反応し易いため、抵抗可変膜２６中に多量の酸素欠損を生成することができる。
【００４２】
更にまた、本実施形態においては、結晶成長による突起の形成と酸化反応による酸素欠損層の形成とを同一の加熱処理により行っている。このため、過度の加熱処理による駆動回路の特性変動を回避できる。また、製造工程を簡略化することができ、製造コストを抑えることができる。
【００４３】
なお、本実施形態においては、多結晶導電膜３３の結晶粒を成長させるための加熱処理を還元性雰囲気中又は非酸化性雰囲気中で行う例を示したが、酸素雰囲気又は水蒸気雰囲気等の酸化性雰囲気中で行ってもよい。また、抵抗可変膜を形成する前に、多結晶導電膜３３を酸化性雰囲気中で加熱し、突起を形成してもよい。これらの場合には、多結晶導電膜３３の結晶成長が促進され、突起量が大きくなるため、動作電圧及び動作電流をより低減することができる。但し、抵抗可変膜中の酸素欠損の生成量は減少するため、酸素欠損量を確保したい場合には、酸化剤の分圧を例えば１ｋＰａ以下とすることが好ましい。更に、抵抗可変膜２６の形成を２００℃以上の温度で行うことにより、上述の加熱処理を省略しても、突起３４及び酸化膜３５を形成することができる。
【００４４】
また、非晶質膜３２は、シリコン窒化膜若しくはシリコン酸化膜等の非晶質絶縁材料によって形成してもよい。又は、導電膜３１の表面を酸化若しくは窒化して非晶質膜を形成してもよい。但し、非晶質膜３２を絶縁材料によって形成する場合には、下部電極２５の電気抵抗が高くなり過ぎないように、膜厚を１ｎｍ以下とすることが望ましい。更に、多結晶導電膜３３は、ドーパントとなる元素を含有したシリコン（ドープトシリコン）によって形成してもよい。この場合には、酸化膜３５はシリコン酸化膜となる。
【００４５】
更にまた、本実施形態においては、抵抗可変膜２６をニッケル酸化物により形成する例を示したが、これに限定されず、チタン酸化物、コバルト酸化物、ハフニウム酸化物、タンタル酸化物、タングステン酸化物等の遷移金属酸化物により形成してもよい。このとき、可変抵抗膜２６の誘電率が酸化膜３５の誘電率よりも大きくなるような材料を選べば、抵抗可変素子２２に電圧を印加したときに、突起３４から電流が流れ易くなり、好ましい。
【００４６】
更にまた、本実施形態においては、抵抗可変膜２６を酸化性雰囲気のＰＶＤ法により形成する例を示したが、これに限定されない。抵抗可変膜２６は、酸素、水蒸気、オゾン等の酸化性ガスを用いたＡＬＤ法又はＣＶＤ法によって形成してもよい。
【００４７】
更にまた、本実施形態においては、各ピラー１６において、下部にダイオード２１が設けられ、上部に抵抗可変素子２２が設けられている例を示したが、これに限定されず、下部に抵抗可変素子が設けられ、上部にダイオードが設けられていてもよい。
【００４８】
次に、本実施形態の変形例について説明する。
図５（ａ）及び（ｂ）は、それぞれ、本実施形態の変形例を例示する断面図である。
第１の実施形態においては、図３において、多結晶導電膜３３の結晶粒３３ａを矩形の図形によって模式的に表しているが、実際の結晶粒３３ａの形状は矩形には限定されない。すなわち、結晶粒３３ａの形状は、図３に示すように略矩形の場合もあるが、図５（ａ）に示すように、上方に向けて尖った角部が形成されている場合もあり、図５（ｂ）に示すように、上方に凸となる曲面が形成されている場合もある。また、図３、図５（ａ）及び（ｂ）に表された形状以外の形状である場合もある。このような場合であっても、第１の実施形態と同様な効果を得ることができる。特に、図５（ａ）及び（ｂ）に示すように、結晶粒３３ａに上方に向いた角部又は上方に凸となる曲面部が形成されていると、この角部又は曲面部に電界が集中するため、抵抗可変膜２６内に形成された電流経路により一層電流が流れやすくなる。これにより、動作電圧及び動作電流をより一層低減することができる。
【００４９】
次に、本発明の第２の実施形態について説明する。
図６（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
本実施形態に係る半導体記憶装置２の構成は、前述の第１の実施形態とほぼ同様である。但し、前述の第１の実施形態においては、上方から見た突起３４の分布及び形状は多結晶導電膜３３の結晶粒３３ａに対応しているが、本実施形態においては、多結晶導電膜３３の結晶粒界３３ｂに対応している。すなわち、多結晶導電膜３３の上面においては、結晶粒界３３ｂを含む部分が結晶内部よりも上方に突出しており、その少なくとも一部が突起３４となっている。従って、突起３４は、下部電極２５の上面２５ａに露出した結晶粒３３ａの結晶粒界３３ｂに沿って配置されている。
【００５０】
以下、本実施形態に係る半導体記憶装置の製造方法のうち、抵抗可変素子の作製方法について説明する。
先ず、図６（ａ）に示すように、例えば、ＰＶＤ法により、タングステンを１００ｎｍの厚さに堆積させて、導電膜３１を形成する。次に、例えば、ＰＶＤ法又はＡＬＤ法により、チタンシリコン窒化物を１ｎｍの厚さに堆積させて、非晶質膜３２を形成する。次に、例えば、ＣＶＤ法により、ドープトシリコンを堆積させて、非晶質膜３２上に多結晶導電膜３３を形成する。このとき、多結晶導電膜３３の下層には非晶質膜３２が形成されているため、導電膜３１の結晶性の影響を受けずに、平均粒径が小さく配向がランダムな多結晶導電膜３３を形成することができる。
【００５１】
結晶導電膜３３の平均結晶粒径は温度及び膜厚等によって制御することができる。すなわち、温度を低くするほど平均結晶粒径は小さくなり、また、膜厚を薄くするほど平均結晶粒径は小さくなる。例えば、ソースガスとしてジクロルシラン及びフォスフィンを使用し、温度を６００〜７００℃として、膜厚が５ｎｍ程度となるようにドープトシリコンを堆積させると、多結晶導電膜３３の平均結晶粒径は３〜５ｎｍ程度となる。
【００５２】
次に、一酸化窒素ガス雰囲気中で熱処理を行い、８００〜１０００℃の温度に加熱する。これにより、多結晶導電膜３３の表面にシリコン酸窒化膜（図示せず）が形成されると共に、多結晶導電膜３３の結晶粒界３３ｂに窒素元素が導入される。その後、希フッ酸等により、シリコン酸窒化膜を除去する。
【００５３】
次に、図６（ｂ）に示すように、例えば、酸素ガス又は水蒸気等の酸化雰囲気中で行うＰＶＤ法（化成スパッタ法）により、多結晶導電膜３３上にニッケル酸化物を１０ｎｍの厚さに堆積させて、酸素を含む抵抗可変膜２６を形成する。
【００５４】
次に、窒素雰囲気等の非酸化性雰囲気又は水素雰囲気等の還元性雰囲気中において、例えば４００〜８００℃の温度に加熱する。これにより、多結晶導電膜３３中のシリコンと抵抗可変膜２６中の酸素とが反応して、多結晶導電膜３３と抵抗可変膜２６との間に、シリコン酸化物からなる酸化膜３５が形成される。このとき、多結晶導電膜３５の結晶粒界３３ｂには窒素元素が導入されているため、結晶粒３３ａの内部と比較して酸化速度が遅くなる。これにより、多結晶導電膜３３の結晶粒３３ａの内部が選択的に酸化され、結晶粒界３３ｂを含む部分は結晶粒内に対して相対的に上方に突出し、多結晶導電膜３３の上面に突起３４が形成される。上方から見て、突起３４は多結晶導電膜３３の上面に露出した結晶粒３３ａの結晶粒界３３ｂに沿って配置される。この突起３４は酸化膜３５内に進入する。
【００５５】
一方、酸化膜３５の形成に伴って、抵抗可変膜２６に含まれる酸素の一部が酸化膜３５内に取り込まれるため、抵抗可変膜２６の下層部分２６ａは酸素欠損層となる。なお、抵抗可変膜２６の形成を２００℃以上の温度で行えば、上述の加熱処理を省略しても、突起３４及び酸化膜３５を形成し、酸素欠損層を形成することができる。
【００５６】
次に、図６（ｃ）に示すように、例えば、ＰＶＤ法により、タングステンを１００ｎｍの厚さに堆積させることにより、抵抗可変膜２６上に上部電極２７を形成する。以後の工程は、前述の第１の実施形態と同様である。また、本実施形態における上記以外の構成、製造方法及び動作は、前述の第１の実施形態と同様である。そして、本実施形態においても、前述の第１の実施形態と同様な効果を得ることができる。
【００５７】
次に、本発明の第３の実施形態について説明する。
図７は、本実施形態に係る半導体記憶装置の一部を例示する断面図である。
本実施形態に係る半導体記憶装置は、抵抗可変型メモリ（ＲｅＲＡＭ）である。
【００５８】
図７に示すように、本実施形態に係る半導体記憶装置３の特徴は、各メモリセルを構成する抵抗可変素子２２が、下部電極２５、抵抗可変膜２６、上部電極２７がこの順に積層されて構成されており、上部電極２７の下面２７ａに抵抗可変膜２６内に進入する微小な突起４４が形成されていることである。本実施形態に係る半導体記憶装置３の全体構成は、前述の第１の実施形態と同様である。すなわち、図１に示すように、シリコン基板１１上に層間絶縁膜１２を介してメモリセル部１３が設けられており、メモリセル部１３においては、ワード線ＷＬと各ビット線ＢＬとの最近接部分毎に、ピラー１６が設けられている。以下、上述の特徴部分を詳細に説明する。
【００５９】
図７に示すように、各ピラー１６においては、下部にダイオード２１が設けられており、上部に抵抗可変素子２２が設けられている。ダイオード２１の構成は、前述の第１の実施形態と同様である。一方、抵抗可変素子２２においては、下層側から順に、下部電極２５、抵抗可変膜２６、上部電極２７が積層されている。
【００６０】
そして、上部電極２７の下面２７ａに、複数の突起４４が形成されている。突起４４の突出量は例えば０．３〜３ｎｍであり、突起４４の形成密度は例えば１０００本／μｍ２以上であり、例えば１００００本／μｍ２以上である。突起４４は、多結晶導電膜４３の下面に露出した複数個の結晶粒のうち、周囲の結晶粒よりも下方に突出した結晶粒によって構成されており、抵抗可変膜２６の内部に進入している。但し、本実施形態においては、前述の第１の実施形態とは異なり、抵抗可変膜２６と上部電極２７との間に、酸化膜は実質的に形成されていない。また、抵抗可変膜２６内には、酸素欠乏層は実質的に形成されていない。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００６１】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図８（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
本実施形態に係る半導体記憶装置の製造方法の特徴は、抵抗可変膜２６上に多結晶導電膜４３を形成し、この多結晶導電膜４３を結晶成長させることにより、突起４４を形成することである。以下、本実施形態に係る半導体記憶装置の製造方法のうち、抵抗可変素子の作製方法について説明する。
【００６２】
先ず、図８（ａ）に示すように、例えば、ＰＶＤ法により、タングステンを１００ｎｍの厚さに堆積させて、下部電極２５を形成する。次に、例えば、ＰＶＤ法等により、下部電極２５上にニッケル酸化物を１０ｎｍの厚さに堆積させて、非晶質構造の抵抗可変膜２６を形成する。
【００６３】
次に、例えば、ＣＶＤ法により、チタン窒化物を堆積させて、多結晶導電膜４３を形成する。このとき、多結晶導電膜４３の下層には非晶質構造の抵抗可変膜２６が形成されているため、多結晶導電膜４３の結晶構造は、下部電極２５の結晶構造の影響を受けずに、結晶粒４３ａの平均粒径を小さくし配向をランダムとすることができる。前述の第１の実施形態と同様に、多結晶導電膜４３の結晶粒径は、ソースガス供給量比及び膜厚を調整することにより制御可能である。例えば、ＣＶＤのソースガスとして四塩化チタンガス及びアンモニアガスを使用し、膜厚が５ｎｍ程度となるようにチタン窒化物を堆積させると、多結晶導電膜４３の平均結晶粒径は１〜５ｎｍ程度となる。
【００６４】
次に、図８（ｂ）に示すように、窒素雰囲気等の非酸化性雰囲気又は水素雰囲気等の還元性雰囲気中において加熱処理を行い、例えば４００〜８００℃の温度に加熱する。これにより、多結晶導電膜４３の各結晶粒４３ａが成長するが、その成長の程度及び方向は各結晶粒４３ａの結晶方位等に依存するため、結晶粒間で不揃いである。このため、多結晶導電膜４３の下面に露出した結晶粒４３ａのうち、下方への成長量が周囲の結晶粒４３ａよりも大きく、周囲に対して下方に突出し、抵抗可変膜２６内に食い込む結晶粒４３ａが、突起４４となる。前述の第１の実施形態と同様に、突起４４の突出量は、加熱処理の条件を調整することによって制御可能である。
【００６５】
次に、図８（ｃ）に示すように、例えば、ＰＶＤ法により、タングステンを１００ｎｍの厚さに堆積させることにより、抵抗可変膜２６上に導電膜４１を形成する。これにより、多結晶導電膜４３及び導電膜４１により、上部電極２７が形成される。以後の製造方法は、前述の第１の実施形態と同様である。
【００６６】
次に、本実施形態の効果について説明する。
本実施形態によれば、下部電極２５の上面ではなく上部電極２７の下面に突起４４を形成することができる。本実施形態に係る半導体記憶装置は、モノポーラ型の抵抗可変型メモリ（ＲｅＲＡＭ）であり、抵抗可変膜２６内には電子電流が流れる。このため、突起４４は、抵抗可変膜２６に対して電子が放出される電極側、すなわち、負極側に設けられている方が、正極側に設けられている場合よりも、抵抗可変膜２６内に電流経路を効率的に形成することができる。本実施形態においては、上部電極２７の下面２７ａに突起４４を形成することができるため、抵抗可変膜２６から見て上側に配置された配線を負極とすることができる。
【００６７】
これに対して、前述の特許文献１に記載された技術では、突起を下部電極の上面上にしか形成することができず、上部電極の下面上には形成できない。このため、抵抗可変膜に印加する電圧の方向が、抵抗可変膜の下側が負極となり上側が正極となる方向に限定されてしまい、メモリセルの集積度が制約されてしまう。
【００６８】
本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。なお、本実施形態においては、多結晶導電膜４３を結晶成長させるための加熱処理を還元性雰囲気中又は非酸化性雰囲気中で行う例を示したが、酸素雰囲気又は水蒸気雰囲気等の酸化性雰囲気中で行ってもよい。これにより、多結晶導電膜４３の結晶成長がより一層促進されて、突起量が大きくなるため、動作電圧及び動作電流をより一層低減できる。但し、酸化性雰囲気で熱処理を行うと多結晶導電膜４３の表面に酸化層が形成されてしまうため、これを抑制したい場合には、酸化剤の分圧を例えば１ｋＰａ以下とすることが好ましい。
【００６９】
また、本実施形態においては、多結晶導電膜４３をチタン窒化物により形成しているが、例えばドープトシリコンにより形成してもよい。更に、本実施形態においては、各ピラー１６において、下部にダイオード２１が設けられ、上部に抵抗可変素子２２が設けられている例を示したが、下部に抵抗可変素子が設けられ、上部にダイオードが設けられていてもよい。更にまた、多結晶導電膜４３の結晶粒４３ａの形状は矩形には限定されず、例えば、前述の第１の実施形態の変形例（図５（ａ）及び（ｂ）参照）のように、下方に向いた角部又は下方に凸となる曲面部が形成されていてもよい。
【００７０】
次に、本発明の第４の実施形態について説明する。
図９（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【００７１】
本実施形態に係る半導体記憶装置４の構成は、前述の第３の実施形態とほぼ同様である。但し、前述の第３の実施形態においては、下方から見た突起４４の分布及び形状は多結晶導電膜４３の結晶粒に対応しているが、本実施形態においては、突起４４の分布及び形状は、多結晶導電膜４３の結晶粒と直接的には関係していない。また、本実施形態においては、抵抗可変膜２６はジルコニウムを含有したハフニウム酸化物又はジルコニウムを含有したチタン酸化物によって形成されており、上部電極２７の下層部分は、ジルコニウムシリサイドによって形成されている。
【００７２】
以下、本実施形態に係る半導体記憶装置の製造方法のうち、抵抗可変素子の作製方法について説明する。
先ず、図９（ａ）に示すように、例えば、ＰＶＤ法により、タングステンを１００ｎｍの厚さに堆積させて、下部電極２５を形成する。次に、例えば、ＰＶＤ法又はＡＬＤ法等により、ジルコニウムを１〜２０質量％含有したハフニウム酸化物、又はジルコニウムを１〜２０質量％含有したチタン酸化物を例えば１０ｎｍ程度の厚さに堆積させて、下部電極２５上に抵抗可変膜２６を形成する。次に、例えば、ＰＶＤ法又はＣＶＤ法により、シリコンを例えば１〜５ｎｍの厚さに堆積させて、抵抗可変膜２６上にシリコン膜５１を形成する。
【００７３】
次に、図９（ｂ）に示すように、窒素雰囲気等の非酸化性雰囲気又は水素雰囲気等の還元性雰囲気中において、温度を例えば４００〜８００℃とする加熱処理を行う。これにより、シリコン膜５１中のシリコンが抵抗可変膜２６中のジルコニウムと反応して、ジルコニウムシリサイド膜５２となる。このとき、抵抗可変膜２６とジルコニウムシリサイド膜５２との界面は凹凸状となる。これにより、下方に向けて突出し、抵抗可変膜２６内に進入した突起４４が形成される。
【００７４】
突起４４の突起量及び形成密度は、抵抗可変膜２６の組成及び上述の加熱処理の条件を調整することにより制御可能である。すなわち、抵抗可変膜２６中のジルコニウム濃度を高くするほど、突起４４の突出量は大きくなる。また、加熱温度を高くするほど、突起４４の突出量は大きくなる。例えば、加熱温度を８００℃とすると、４００℃とした場合と比較して、突起４４の突出量を２〜３倍にすることができる。更に、加熱時間を長くするほど、突起４４の突出量は大きくなる。一方、加熱時間を短くするほど、突起４４の形成密度は高くなる。例えば、通常の加熱処理を施しても突起の形成密度は１０００本／μｍ２以上とすることができるが、ランプ加熱等により高温短時間の加熱処理、例えば、加熱温度が８００℃程度で加熱時間が１〜１００秒間の加熱処理を施すと、突起４４の突出量を０．３〜３ｎｍに抑えたまま、形成密度を１００００本／μｍ２程度に向上させることができる。本実施形態においては、例えば、突出量が０．３〜３ｎｍ程度となるように、抵抗可変膜２６中のジルコニウム含有量、加熱処理の温度及び時間等を調整する。
【００７５】
次に、図９（ｃ）に示すように、例えば、ＰＶＤ法により、タングステンを１００ｎｍの厚さに堆積させて、ジルコニウムシリサイド膜５２上に導電膜５３を形成する。ジルコニウムシリサイド膜５２及び導電膜５３により、上部電極２７が形成される。以後の製造方法は、前述の第３の実施形態と同様である。
【００７６】
次に、本実施形態の効果について説明する。
本実施形態においては、上部電極２７の下層部分にジルコニウムシリサイド膜５２が形成されているため、抵抗可変膜２６と上部電極２７との間の接触抵抗が低い。これにより、動作電圧をより一層低減することができる。本実施形態における上記以外の効果は、前述の第３の実施形態と同様である。
【００７７】
なお、本実施形態においては、抵抗可変膜２６とシリコン膜５１との間に、膜厚が不均一であり、平均膜厚が例えば１ｎｍ程度の極めて薄いシリサイド反応阻害層を形成してもよい。シリサイド反応阻止層には、例えば、シリコン窒化層、チタン窒化層、若しくはタングステン窒化層等の窒化物層、又は、シリコン酸化層、若しくはチタン酸化層等の酸化物層を用いることができる。これにより、シリサイド反応の進行を不均一にして、突起の形成密度を増大させることができる。また、抵抗可変膜２６の上層部分に対して窒素を導入しておき、その後、シリコン膜を成膜して加熱処理を施してもよい。これによっても、シリサイド反応の進行を不均一にして、突起の形成密度を高くすることができる。なお、この場合の窒素の導入量は、例えば、１×１０１５ｃｍ−２以下の低濃度でよい。
【００７８】
次に、本発明の第５の実施形態について説明する。
図１０（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【００７９】
本実施形態に係る半導体記憶装置５の構成は、前述の第３の実施形態とほぼ同様である。但し、前述の第３の実施形態においては、下方から見た突起４４の分布及び形状は多結晶導電膜４３の結晶粒に対応しているが、本実施形態においては、突起４４の分布及び形状は、多結晶導電膜４３の結晶粒と直接的には関係していない。また、本実施形態においては、抵抗可変膜における突起間に位置する部分の組成は、抵抗可変膜におけるそれ以外の部分の組成と異なっている。
【００８０】
以下、本実施形態に係る半導体記憶装置の製造方法のうち、抵抗可変素子の作製方法について説明する。
先ず、図１０（ａ）に示すように、例えば、ＰＶＤ法により、タングステンを１００ｎｍの厚さに堆積させて、下部電極２５を形成する。次に、例えば、ＰＶＤ法によりニッケル酸化物を１０ｎｍの厚さに堆積させて、下部電極２５上に抵抗可変膜２６のベース膜６１を形成する。次に、ＰＶＤ法又はＡＬＤ法等により、ハフニウムシリケート等の金属シリケートを１〜５ｎｍ程度の厚さに堆積させて、金属シリケート膜６２を形成する。
【００８１】
その後、窒素雰囲気等の非酸化性雰囲気又は水素雰囲気等の還元性雰囲気中において、温度を例えば４００〜８００℃とする加熱処理を行う。これにより、金属シリケート膜６２は、金属酸化物からなる部分６３とシリコン酸化物からなる部分６４とに相分離する。例えば、金属シリケート膜６２がハフニウムシリケートにより形成されている場合には、ハフニウム酸化物からなる部分６３と、シリコン酸化物からなる部分６４とに分離する。
【００８２】
このとき、金属シリケート膜６２の組成を調整することにより、部分６３及び６４の幅を制御することができる。例えば、金属シリケート膜６２に０．１〜１０質量％程度の窒素を添加すれば、部分６３の幅及び部分６４の幅は共に小さくなる。一例では、窒素を添加しない場合と比較して、（１／２）〜（１／１０）倍程度となる。また、金属シリケート膜６２に母材金属よりも結晶化しにくい金属を添加することによっても、部分６３及び６４の幅を小さくすることができる。例えば、金属シリケート膜６２がハフニウムシリケートにより形成されている場合には、母材金属であるハフニウムよりも結晶化しにくいアルミニウムを０．１〜１０質量％程度添加することにより、アルミニウムを添加しない場合と比較して、部分６３の幅及び部分６４の幅を（１／２）〜（１／１０）倍程度まで縮小することができる。本実施形態においては、金属シリケート膜６２の組成を制御することにより、例えば、金属酸化物からなる部分の幅を２〜１０ｎｍ程度とし、シリコン酸化物からなる部分６４の幅を０．５〜２ｎｍ程度とする。
【００８３】
次に、図１０（ｂ）に示すように、炭化水素系のガス雰囲気中でドライエッチングを行い、シリコン酸化物からなる部分６４を選択的に除去する。これにより、ニッケル酸化物からなるベース膜６１及び金属酸化物からなる部分６３により、抵抗可変膜２６が形成される。
【００８４】
次に、図１０（ｃ）に示すように、例えば、ＰＶＤ法によりタングステンを１００ｎｍ程度の厚さに堆積させることにより、ベース膜６１上に上部電極２７を形成する。このとき、上部電極２７を形成するタングステンは、金属酸化物からなる部分６３を覆うと共に、部分６４が除去されたあとの空間を埋め込み、突起４４となる。これにより、上部電極２７の下面２７ａに突起４４が形成される。以後の製造方法は、前述の第３の実施形態と同様である。本実施形態における上記以外の構成、製造方法及び動作は、前述の第３の実施形態と同様である。
【００８５】
本実施形態によっても、前述の第３の実施形態と同様な効果を得ることができる。なお、本実施形態においては、金属シリケートとしてハフニウムシリケートを使用する例を示したが、本発明はこれに限定されない。例えば、遷移金属のシリケートは、加熱により相分離しやすいため、好適に使用できる。
【００８６】
次に、本発明の第６の実施形態について説明する。
図１１は、本実施形態に係る半導体記憶装置の一部を例示する断面図である。
本実施形態に係る半導体記憶装置は、抵抗可変型メモリ（ＲｅＲＡＭ）である。
本実施形態に係る半導体記憶装置の構成は、前述の第１の実施形態と前述の第３の実施形態とを組み合わせたものである。
【００８７】
図１に示すように、本実施形態に係る半導体記憶装置においては、前述の第１の実施形態と同様に、シリコン基板１１上に層間絶縁膜１２を介してメモリセル部１３が設けられている。メモリセル部１３においては、ワード線方向に延びる複数本のワード線ＷＬからなるワード線配線層１４と、ビット線方向に延びる複数本のビット線ＢＬからなるビット線配線層１５とが、絶縁層１７を介して交互に積層されている。また、ワード線ＷＬと各ビット線ＢＬとの最近接部分毎に、ピラー１６が設けられている。各ピラー１６にはダイオード２１及び抵抗可変素子２２が形成されており、メモリセルとなっている。
【００８８】
そして、図１１に示すように、本実施形態に係る半導体記憶装置６においては、各抵抗可変素子２２において、抵抗可変膜２６から見てビット線ＢＬ側の電極に、抵抗可変膜２６に向けて突出した突起が形成されている。すなわち、あるビット線ＢＬに接続された抵抗可変素子２２のうち、このビット線ＢＬから見て上方に配置された抵抗可変素子２２においては、下部電極２５の上面２５ａに突起３４が形成されている。一方、このビット線ＢＬから見て下方に配置された抵抗可変素子２２においては、上部電極２７の下面２７ａに突起４４が形成されている。すなわち、いずれの抵抗可変素子２２においても、ビット線ＢＬからワード線ＷＬに向かって突起が形成されている。
【００８９】
具体的には、半導体記憶装置６において、あるワード線ＷＬ−１（第１の配線）に着目したとき、このワード線ＷＬ−１とその１層上に配置されたビット線ＢＬ−１（第２の配線）との間に設けられたピラー１６−１においては、ワード線ＷＬ−１上に配置され、ワード線ＷＬ−１に接続された抵抗可変膜２６−１が設けられており、また、この抵抗可変膜２６−１上に配置され、下面に抵抗可変膜２６−１内に進入した複数の突起４４が形成された上部電極２７−１が設けられている。上部電極２７−１はその上に配置されたビット線ＢＬ−１に接続されている。そして、ビット線ＢＬ−１とその１層上に配置されたワード線ＷＬ−２（第３の配線）との間に配置されたピラー１６−２においては、ビット線ＢＬ−１上に配置され、ビット線ＢＬ−１に接続され、上面に複数の突起３４が形成された下部電極２５−２が設けられており、下部電極２５−２上に配置され、下部電極２５−２の上面に形成された突起３４が内部に進入している抵抗可変膜２６−２が設けられている。そして、抵抗可変膜２６−２は、その上に配置されたワード線ＷＬ−２に接続されている。
【００９０】
本実施形態に係る半導体記憶装置６は、前述の各実施形態を組み合わせて製造することができる。すなわち、上述のピラー１６−１は、前述の第３〜第５の実施形態のいずれかにより作製することができる。また、ピラー１６−２は、前述の第１の実施形態又は第２の実施形態により作製することができる。
【００９１】
次に、本実施形態の動作について説明する。
半導体記憶装置６においては、１本のワード線ＷＬと１本のビット線ＢＬを選択することによって、これらの間に接続された１本のピラー１６に選択的に電圧を印加し、そのピラー１６に設けられた可変抵抗素子２２の抵抗状態を制御して、データを書き込む。そして、このピラー１６に一定の電圧を印加し、流れる電流量を測定することにより、可変抵抗素子２２の抵抗状態を検出し、書き込まれたデータを読み出す。
【００９２】
この場合、書込動作においては、例えば、選択した１本のワード線ＷＬに＋５Ｖの電位を印加し、選択した１本のビット線ＢＬに０Ｖの電位を印加することにより、これらの間に接続されたピラー１６に＋５Ｖの電圧を印加する。このとき、選択したワード線ＷＬと非選択のビット線ＢＬとの間のピラー１６、及び選択したビット線ＢＬと非選択のワード線ＷＬとの間のピラー１６には電圧が印加されないように、非選択のワード線ＷＬには選択したビット線ＢＬと同じ０Ｖの電位を印加し、非選択のビット線ＢＬには選択したワード線ＷＬと同じ＋５Ｖの電位を印加する。しかしながら、そうすると、非選択のワード線ＷＬと非選択のビット線ＢＬとの間に接続されたピラー１６には、−５Ｖの電圧が印加されてしまう。
【００９３】
そこで、各ピラー１６に、ワード線ＷＬからビット線ＢＬに向かう方向を順方向とするダイオード２１を設ける。これにより、選択したピラー１６においては、ダイオード２１に順方向の電圧がかかり、可変抵抗素子２２に電圧が印加されるが、非選択のワード線ＷＬと非選択のビット線ＢＬとの間に接続された非選択のピラー１６においては、ダイオード２１に逆方向の電圧が印加されるため、可変抵抗素子２２には電圧が印加されない。このようにして、任意のピラー１６を選択することができる。
【００９４】
そして、このとき、選択されたピラー１６においては、ワード線ＷＬを正極とし、ビット線ＢＬを負極とした電圧が印加され、ビット線ＢＬからワード線ＷＬに向けて電子電流が流れる。半導体記憶装置６においては、ビット線ＢＬからワード線ＷＬに向かう方向に突起が形成されており、この突起が抵抗可変膜内又はこれに接した酸化膜内に進入しているため、抵抗可変膜内に電子電流の経路が容易に形成される。これにより、どのピラー１６においても、動作電圧及び動作電流を低減することができる。
【００９５】
次に、本実施形態の効果について説明する。
本実施形態によれば、各配線をその上下に配置されたメモリセル間で共有させることにより、構成が簡略で集積度が高く、信号の遅延が少なく動作が高速なクロスポイント型の抵抗可変型メモリを実現することができる。そして、ワード線ＷＬに正電位を印加し、ビット線ＢＬに負電位を印加したときに、抵抗可変膜２６内に電流経路を効率的に形成し、動作電圧を低減することができる。この結果、配線間のリーク電流や電気容量に起因するメモリ誤動作を回避できる。また、製造工程を簡略化できる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００９６】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。これにより、各メモリセルのピラーに印加される電圧の向きに拘わらず、動作電圧及び動作電流を低減できるため、メモリセル部の設計自由度が向上し、メモリセルの高集積化が容易になる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００９７】
１、２、３、４、５、６  半導体記憶装置、１１  シリコン基板、１２  層間絶縁膜、１３  メモリセル部、１４  ワード線配線層、１５  ビット線配線層、１６、１６−１、１６−２  ピラー、１７  絶縁層、２１  ダイオード、２１ｉ  ｉ型層、２１ｎ  ｎ型層、２１ｐ  ｐ型層、２２  抵抗可変素子、２５、２５−２  下部電極、２５ａ  上面、２６、２６−１、２６−２  抵抗可変膜、２６ａ  下層部分、２７、２７−１  上部電極、２７ａ  下面、３１  導電膜、３２  非晶質膜、３３  多結晶導電膜、３３ａ  結晶粒、３３ｂ  結晶粒界、３４  突起、３５  酸化膜、４３  多結晶導電膜、４３ａ  結晶粒、４４  突起、５１  シリコン膜、５２  ジルコニウムシリサイド膜、５３  導電膜、６３  金属酸化物からなる部分、６４  シリコン酸化物からなる部分、ＢＬ、ＢＬ−１  ビット線、ＷＬ、ＷＬ−１、ＷＬ−２  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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