(57)【要約】【課題】オフリーク電流を抑制でき、動作速度および駆動力に優れた半導体集積回路装置およびそのような半導体集積回路装置の設計方法を提供する。【解決手段】スタンダードセルを配置して動作タイミングおよび消費電力の少なくともいずれかを解析し、得られた解析結果に基づいて特性の改善が望まれるスタンダードセルを着目セルとして特定し、ウェル近接効果の影響を考慮して前記着目セル周辺の空き領域の配置および形状を最適化し、最適化された空き領域のうち、ウェル近接効果を利用できる空き領域を特定し、特定された空き領域のレイアウト、または特定された空き領域および前記着目セルのレイアウトを、所望の特性に応じてウェル近接効果の影響が変動するように変更する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴとなるスタンダードセルを配置する工程と、
配置されたスタンダードセルについて動作タイミングもしくは消費電力、または、動作タイミングおよび消費電力を解析して解析結果を得る工程と、
得られた解析結果に基づいて特性の改善が望まれるスタンダードセルを着目セルとして特定し、ウェル近接効果の影響を考慮して前記着目セルの周辺における空き領域の配置および形状を最適化する最適化工程と、
前記最適化された空き領域のうち、ウェル近接効果を利用できる空き領域を特定し、特定された空き領域のレイアウト、または特定された空き領域および前記着目セルのレイアウトを、所望の特性に応じてウェル近接効果の影響が変動するように変更するレイアウト変更工程と、
変更後のレイアウトにおける空き領域にフィラーセルを挿入する工程と、
を備える半導体集積回路装置の設計方法。
【請求項２】
前記レイアウトは、前記特定された空き領域と前記着目セルの高さがそれぞれ変動するように変更されることを特徴とする請求項１に記載の半導体集積回路装置の設計方法。
【請求項３】
前記レイアウトは、前記特定された空き領域の導電性が反転するように変更されることを特徴とする請求項１に記載の半導体集積回路装置の設計方法。
【請求項４】
前記最適化工程の後に自動配線処理を行う配線工程と、
前記配線工程と前記レイアウト工程との間に動作タイミングもしくは消費電力、または、動作タイミングおよび消費電力を解析して解析結果を更に得る更なる解析工程と、をさらに備え、
前記最適化工程、前記配線工程、前記更なる解析工程および前記レイアウト変更工程は前記所望の特性が得られるまで繰り返される、
ことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路装置の設計方法。
【請求項５】
基板上に第１導電型の半導体で形成された第１のウェルと、
前記第１のウェルに隣接して前記基板上に第２導電型の半導体で形成された第２のウェルと、
前記第２のウェルに隣接して前記第１のウェルと共に前記第２のウェルを間に挟むように前記基板上に第１導電型の半導体で形成された第１導電型の第３のウェルと、
を備え、
前記第２のウェルの第１の領域には第１導電型のＭＩＳＦＥＴが配置され、
前記ＭＩＳＦＥＴにおけるキャリアの伝導方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とすると、前記第２のウェルの前記第１の領域の前記第２の方向における長さは、前記第１の領域に前記第１の方向で隣接する第２の領域の前記第２の方向における長さよりも短く、前記第３のウェルは、前記第１の領域に対向する部分が前記第２のウェルに向けて突出するように形成される、
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置およびその設計方法に関する。
【背景技術】
【０００２】
近年、低消費電力化の要望から半導体装置全般について電源電圧が低下してきており、これに伴うオフリーク電流の増大が問題になってきており、半導体集積回路のレイアウト設計においてもそのような問題を解決する方法が求められている。
【０００３】
また、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備える半導体集積回路装置を取り上げて説明すると、微細化の進展により、レイアウトに依存した特性の変動が顕在化し、問題になっている。
【０００４】
より具体的には、隣接するウェル境界からの距離に依存してトランジスタＯＮ／ＯＦＦの閾値Ｖｔｈが変動するウェル近接効果（Ｗｅｌｌ  Ｐｒｏｘｉｍｉｔｙ  Ｅｆｆｅｃｔ：以下、単に「ＷＰＥ」という）のため、ウェル境界からの距離を短くすると閾値Ｖｔｈが上昇してオフリーク電流が低減する反面、動作タイミングの裕度が低下するという問題があった。
【０００５】
ここで、オフリーク電流と動作タイミングの裕度とはトレードオフの関係にあるために、上述した依存性を適材適所に使うことが可能で有れば、半導体集積回路の動作速度を損なうことなく、オフリーク電流を低減することが可能である。すなわち、動作タイミングに余裕がある回路パスに存在するＭＩＳＦＥＴはＷＰＥの影響が大きく、逆に、動作タイミングが厳しい箇所のＭＩＳＦＥＴのＷＰＥの影響が小さいことが望ましい。
【０００６】
製造工程において異なるＶｔｈを有するＭＩＳＦＥＴを作り分けることで、動作速度を損なわずにオフリーク電流を低減する技術が知られているが、Ｖｔｈを調整する工程がＶｔｈの数だけ必要となるため、製造コストが上昇する。
【０００７】
一方、セルスタンダード方式の半導体集積回路のレイアウト設計においては、論理回路図に基づいてスタンダードセルを配置した後に配線処理を行い、スタンダードセルを配置しなかった空き領域にフィラーセルを配置している（なお、フィラーセルの配置について特許文献１を参照）。
【０００８】
近接効果はフィラーセルによってももたらされ、周辺に存在するＭＩＳＦＥＴの特性に影響を与える。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−０２７２９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、オフリーク電流を抑制でき、動作速度および駆動力に優れた半導体集積回路装置およびそのような半導体集積回路装置の設計方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の態様によれば、ＭＩＳＦＥＴとなるスタンダードセルを配置する工程と、
配置されたスタンダードセルについて動作タイミングもしくは消費電力、または、動作タイミングおよび消費電力を解析して解析結果を得る工程と、得られた解析結果に基づいて特性の改善が望まれるスタンダードセルを着目セルとして特定し、ウェル近接効果の影響を考慮して前記着目セルの周辺における空き領域の配置および形状を最適化する最適化工程と、前記最適化された空き領域のうち、ウェル近接効果を利用できる空き領域を特定し、特定された空き領域のレイアウト、または特定された空き領域および前記着目セルのレイアウトを、所望の特性に応じてウェル近接効果の影響が変動するように変更するレイアウト変更工程と、変更後のレイアウトにおける空き領域にフィラーセルを挿入する工程と、を備える半導体集積回路装置の設計方法が提供される。
【００１２】
また、本発明の第２の態様によれば、基板上に第１導電型の半導体で形成された第１のウェルと、前記第１のウェルに隣接して前記基板上に第２導電型の半導体で形成された第２のウェルと、前記第２のウェルに隣接して前記第１のウェルと共に前記第２のウェルを間に挟むように前記基板上に第１導電型の半導体で形成された第１導電型の第３のウェルと、を備え、前記第２のウェルの第１の領域には第１導電型のＭＩＳＦＥＴが配置され、前記ＭＩＳＦＥＴにおけるキャリアの伝導方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とすると、前記第２のウェルの前記第１の領域の前記第２の方向における長さは、前記第１の領域に前記第１の方向で隣接する第２の領域の前記第２の方向における長さよりも短く、前記第３のウェルは、前記第１の領域に対向する部分が前記第２のウェルに向けて突出するように形成されることを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００１３】
本発明によれば、オフリーク電流を抑制でき、動作速度および駆動力に優れた半導体集積回路装置およびそのような半導体集積回路装置の設計方法が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の一形態による半導体集積回路装置の設計方法の概略工程を示すフローチャート。
【図２】空き領域の最適化を行う工程の説明図。
【図３】空き領域の最適化およびＷＰＥ強調セルへの置換により得られた配置を示す図。
【図４】空き領域の最適化を行う工程の説明図。
【図５】空き領域の最適化を行う工程の説明図。
【図６】空き領域の最適化およびＷＰＥ低減セルへの置換により得られた配置を示す図。
【図７】空き領域の最適化を行う工程の説明図。
【図８】ＷＰＥ低減セルのレイアウトバリエーションの具体例を模式的に示す図。
【図９】空き領域の最適化、ＷＰＥ低減セルへの置換およびフィラーセル挿入の工程の説明図。
【図１０】空き領域の最適化、ＷＰＥ低減セルへの置換およびフィラーセル挿入の工程の説明図。
【図１１】空き領域の最適化、ＷＰＥ強調セルへの置換およびフィラーセル挿入の工程の説明図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態のいくつかについて、図面を参照しながら詳細に説明する。図面において、同一の部分には同一の参照番号を付し、その重複説明は必要な場合に限り行う。なお、以下の説明では、ＭＯＳＦＥＴのキャリアの伝導方向におけるスタンダードセルの寸法をスタンダードセルの幅と称し、同方向におけるフィラーセルの寸法をフィラーセルの幅と称する。また、ＭＯＳＦＥＴにおけるキャリアの伝導方向に垂直な方向、即ち、ゲート方向を高さ方向と称し、高さ方向におけるスタンダードセルの寸法をスタンダードセルの高さと称し、高さ方向におけるダミーセルの寸法をダミーセルの高さと称する。
【００１６】
まず、図１のフローチャートを参照しながら本発明の実施の一形態による半導体集積回路装置の設計方法の概略について説明する。本実施形態の特徴点の一つは、図１のステップＳ４およびステップＳ７乃至Ｓ９に示すように、ＷＰＥ現象を積極的に利用して設計することにより、集積回路装置の性能を向上させる点にある。以下、順を追って説明する。
【００１７】
まず、論理合成により、ハードウェア記述言語で書かれた回路動作仕様からゲートレベルネットリストを生成し（ステップＳ１）、ライブラリからスタンダードセルを読み出して配置し、第１の暫定的な配置とする（ステップＳ２）。
【００１８】
次に、得られた第１の暫定的な配置について、動作タイミングおよび消費電力の解析を行い、スタンダードセル毎に動作タイミングの余裕の有無と必要な消費電力の高低を調べる（ステップＳ３）。
【００１９】
次いで、上記解析結果から、スタンダードセルのうち動作タイミングの余裕の有るセルを着目セルとして特定し、特定された着目セルについてＷＰＥが大きくなるように、着目セル周辺の空き領域の形状もしくは位置、または、形状および位置の双方を変更することにより空き領域の最適化を行い（ステップＳ４）、第２の暫定的な配置とする。ここで、「着目セル」とは、特性の改善が望まれるという点から着目されるセルをいい、ステップＳ４ではオフリーク電流の低減という点から着目される。本実施形態においてステップＳ４の工程は、例えば最適化工程に対応する。
【００２０】
次に、このように空き領域が最適化された第２の暫定的な配置について自動配線処理を行い（ステップＳ５）、動作タイミングおよび消費電力の解析を更に行い、スタンダードセル毎に動作タイミングの余裕の有無と必要な駆動力の高低を再度求める（ステップＳ６）。
【００２１】
次いで、得られた２回目の解析結果から、スタンダードセルのうち、動作タイミングがクリティカルであるセル、または高い駆動力が求められるセルを、動作速度および駆動力の向上という点から着目セルとして特定し、特定された着目セルについてＷＰＥが小さくなるように、着目セル周辺の空き領域の形状もしくは位置、または、形状および位置の双方を変更することにより空き領域の最適化を更に行う（ステップＳ７）。そして、最適化された空き領域のうち、ＷＰＥを利用できる空き領域を特定し、特定された空き領域、または特定された空き領域と着目セルのスタンダードセルとの双方を、ＷＰＥ低減セルまたはＷＰＥ強調セルに置換する（ステップＳ８）。ここで、ＷＰＥ低減セルとはＷＰＥを低減することにより着目セルの動作速度および駆動力を向上させるために使用されるセルをいい、また、ＷＰＥ強調セルとはＷＰＥを強調することにより着目セルのオフリーク電流を低減させるために使用されるセルをいう。本実施形態においてステップＳ８の工程は、例えばレイアウト変更工程に対応する。
【００２２】
次いで、ＷＰＥ低減セルまたはＷＰＥ強調セルへの置換により変更されたレイアウトにおける空き領域にフィラーセルを挿入する（ステップＳ９）。
【００２３】
さらに、フィラーセルの挿入まで終了した回路構成について動作タイミングおよび消費電力の３度目の解析を行い（ステップＳ１０）、回路全体について所望の特性が得られるまで前述したステップＳ４乃至Ｓ１０の工程を繰り返す（ステップＳ１１）。回路全体について所望の特性が得られれば、回路設計を終了する。
【００２４】
次に、図１のステップＳ４およびＳ８の詳細につき、図２乃至図４を参照してより具体的に説明する。
【００２５】
図２に示す配置では、紙面の上から下へ順にｎウェル１００、ｐウェル２００およびｎウェル３００がいずれも紙面の左右方向に延在するように形成されている。これらのウェルは、実際の半導体装置では、図示しない基板上に形成される。基板には、半導体基板の他、セラミック基板やガラス基板も含まれる。なお、図２では、ｐウェルとの区別を容易にするため、ｎウェルについては斜線を施している。この点は、図４、図５、図７および図９においても同様である。また、図２において、ＰＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）およびＮＭＯＳの一対を構成単位とするスタンダードセルＳＣ１〜ＳＣ７が配置されている。また、スタンダードセルＳＣに隣接して紙面下側にはＰＭＯＳおよびＮＭＯＳの一対を構成単位とするフィラーセルＦＣ３が暫定的に配置されている。フィラーセルＦＣ３は、トランジスタとして機能しないダミーのＭＯＳＦＥＴで構成されるダミーセルである。ダミーセルを配置する目的は、プロセス的なバラツキをなくすためと、回路変更時に利用するためとがあるが、本実施形態では前者の目的で配置される。図２中の一点鎖線で囲む領域の拡大図を図３の紙面左側に示す。なお、図３において、符号「ＳＣ−ｈｅｉｇｈｔ」はスタンダードセルの高さを示し、符号「ＦＣ−ｈｅｉｇｈｔ」はダミーセルの高さを示す。
【００２６】
ここで、ステップＳ３の工程により、スタンダードセルＳＣ３は動作タイミングの余裕があるセルであると判定されたものとする。この場合、スタンダードセルＳＣ３を構成するトランジスタにおいて、ＯＮ／ＯＦＦの閾値が上昇してその速度が遅くなってもよい。そこで、オフリーク電流の抑制が見込めるという点からスタンダードセルＳＣ３を着目セルとし、ステップＳ８の工程において、スタンダードセルＳＣ３のＮＭＯＳ２に隣接するフィラーセルＦＣ３内のダミー素子ＮＭＯＳ３を、図３の紙面右側に示すように、ダミー素子ＰＭＯＳ１３に置換する。これにより、図４に示すように、ｐウェル２００の形状は、ＮＭＯＳ２が形成された領域Ｒ１において凹部をなし、高さ方向における領域Ｒ１のサイズＬＲ１は、紙面の左右方向に隣接する領域、例えば右側に隣接する領域Ｒ２の高さ方向におけるサイズＬＲ２よりも短くなる。これに対応してｎウェル３００中では、領域Ｒ１に対向する部分がスタンダードセルＳＣ３へ向けてｐウェル２００へ突出する形状になり、元々フィラーセルＦＣ３内のほぼ中央に位置していたウェル境界がスタンダードセルＳＣ３とフィラーセルＦＣ３との境界付近に近づき、スタンダードセルＳＣ３内のＮＭＯＳ２に対するＷＰＥが大きくなる。その結果、スタンダードセルＳＣ３内のＮＭＯＳ２のＯＮ／ＯＦＦの閾値が上昇し、リーク電流が低減する。本実施形態において、領域Ｒ１およびＲ２は、例えば第１および第２の領域にそれぞれ対応する。
【００２７】
このように、本実施形態によれば、スタンダードセルＳＣ３のＮＭＯＳ２自身を置換することなく、これに隣接するダミー素子であるＮＭＯＳ３を、導電型が反転したＰＭＯＳ１３に置換することにより、スタンダードセルＳＣ３のＮＭＯＳ２におけるリーク電流を低減させることができる。従来の技術では、例えばＷＰＥを抑制することにより、タイミングの裕度を確保することは行われていたが、本実施形態によれば、従来とは逆にＷＰＥを積極的に利用することにより、リーク電流を低減させることが可能になる。ここで、フィラーセル中のＰＭＯＳ１３は、ＷＰＥを強調するために使用される「ＷＰＥ強調セル」に該当する。
【００２８】
従来、図３の左側に示すように紙面の上から下へスタンダードセルのＰＭＯＳ１およびＮＭＯＳ２、並びにフィラーセルのＰＭＯＳ３およびＰＭＯＳ４と順に配置され、高さ方向でスタンダードセルとフィラーセルとが隣接して配置される場合は、同一の導電型のＭＯＳＦＥＴが互いに接するように配置されていた。これに対し、本実施形態において図３の右側に示す例によれば、高さ方向で紙面の上から下へスタンダードセルのＰＭＯＳ１およびＮＭＯＳ２、並びにフィラーセルのＰＭＯＳ１３およびＰＭＯＳ４と順に配置されるＦＥＴを含み、オフリーク電流が抑制された半導体集積回路装置が提供される。本実施形態において、ｎウェル１００、ｐウェル２００およびｎウェル３００は、例えばそれぞれ第１乃至第３のウェルに対応する。また、スタンダードセルのＮＭＯＳ２は、例えば第１導電型のＭＩＳＦＥＴに対応する。
【００２９】
なお、図２乃至図４に示した例では、フィラーセル中の一部のウェルの導電型が反転した例を取り上げたが、これに限ることなく様々な変形例が適用可能であり、例えばｎウェルとｐウェルの両方が反転する場合でもよい。
【００３０】
次に、図１に示す工程のうち、本実施形態において特徴的な工程であるステップＳ７乃至Ｓ９について、図５乃至図１１を参照してより具体的に説明する。
【００３１】
図５に示す配置では、図２と同様に、紙面の上から下へ順にｎウェル１００、ｐウェル２００およびｎウェル３００がいずれも紙面の左右方向に延在するように形成されており、ＰＭＯＳおよびＮＭＯＳの一対を構成単位とするスタンダードセルＳＣ１１〜ＳＣ１７、同様にＰＭＯＳおよびＮＭＯＳの一対を構成単位とするフィラーセルＦＣ１３が暫定的に配置されている。ここで、ステップＳ６の２回目の解析工程により、スタンダードセルＳＣ１３には動作タイミングがクリティカルであると、または高い駆動力が求められると判定されたものとする。
【００３２】
動作タイミングがクリティカルであって動作タイミングの余裕が無い場合、または高い駆動力が求められる場合は、トランジスタのＯＮ／ＯＦＦの閾値を下げて速度を速め、またはトランジスタのサイズを拡大して駆動力を高める必要がある。そこで、動作速度および駆動力という特性において改善が望まれるという点からスタンダードセルＳＣ１３を着目セルとし、図６および図７に示すように、ステップＳ７およびＳ８により、フィラーセルＦＣ１３内のダミーのＮＭＯＳ３を除去してダミーのＰＭＯＳ４のみとし、ダミーのＮＭＯＳ３の除去による空き領域をスタンダードセルＳＣ１３のＮＭＯＳの領域に取り込んでスタンダードセルＳＣ１３のＮＭＯＳ２のトランジスタサイズを拡大してＮＭＯＳ２２とする。これにより、ゲート幅ＧＷが広がって（図６においてＧＷ１＜ＧＷ２）駆動力が向上するとともに、スタンダードセルＳＣ１３内において、ＮＭＯＳ２２のチャネル領域から見てｎウェル１００とｐウェル２００との境界が置換前と比較して遠ざかるので、その分だけＷＰＥを低減することができる。その結果、置換前のＮＭＯＳ２と比較してＮＭＯＳ２２のＯＮ／ＯＦＦの閾値が下がるので動作速度が速くなる。ここで、図６に示すＮＭＯＳ２２は、ＷＰＥを低減するために使用される「ＷＰＥ低減セル」に該当する。なお、図６の左側のセル構成図は、図３左側の構成図と実質的に同一であるが、理解を容易にするために再掲した。
【００３３】
このように、本実施形態によれば、着目するスタンダードセルおよびこれに隣接するフィラーセルを高さの異なるセルに置換することにより、スタンダードセルＳＣ３のＮＭＯＳの動作速度および駆動力を向上させることができる。
【００３４】
なお、図５乃至図７に示した例では、キャリアの伝導方向におけるスタンダードセルの幅とフィラーセルの幅とがＷＰＥ低減セルへの置換の前後で変化することなく、また、スタンダードセルとフィラーセルとの相対的位置関係がＷＰＥ低減セルへの置換の前後で変化することが無い例を取り上げたが、これに限ることなく所望のＷＰＥ低減効果またはＷＰＥ強調効果を得るためには、ＷＰＥ低減またはＷＰＥ強調セルへの置換の前後で幅または相対的位置関係が変化してもよいし、置換対象のセルを分割した後に置換してもよい。さらに、矩形以外のフィラーセルを用いることもできる。
【００３５】
また、ＷＰＥの低減または強調の度合いを数値化（レベル化）した情報をスタンダードセルに予め付加しておき、これをレイアウト変更に利用することもできる。図８は、このようなレイアウトバリエーションの具体例を模式的に示す。同図に示す例では、パターンＴＰ２（中央部分で変動）→パターンＴＰ３（右側部分で変動）→パターンＴＰ１（左側部分で変動）→パターンＴＰ４（左右両方部分で変動）の順でＷＰＥ低減効果が顕著になっている。
【００３６】
ここで、ステップＳ２の工程による初期配置（第１の暫定配置）と、空き領域の最適化処理（ステップＳ７）と、スタンダードセルのＷＰＥ低減／強調セルへの置換処理（ステップＳ８）とについて図９を参照しながらより詳細に説明する。同図に示す例では紙面の下側から着目セルＣｍ１の中央部分に隣接する空き領域ＶＲ１が最適化処理により着目セルＣｍ１の紙面左側エッジに揃うように先ず左側へ移動して空き領域ＶＲ２となり、さらには着目セルのＷＰＥ低減セルまたはＷＰＥ強調セルへの置換によってサイズが縮小されてＶＲ３となり、その一方で、元のＶＲ１とＶＲ３との差分のサイズだけ着目セルのサイズが紙面下側へ拡大して新たなセルＣｍ２となっていることが分かる。図９の処理では例えば図８のパターンＴＰ１が利用されている。
【００３７】
このような、初期配置、空き領域最適化およびＷＰＥ低減／強調セルへの置換について、配線処理が行われたものを例に挙げてより具体的に説明する。
【００３８】
図１０は動作タイミングの最適化を行う場合の一例を示す。図１０（ａ）は配線処理（図１、ステップＳ５）後の動作タイミングおよび消費電力の２度目の解析（ステップＳ６）が終了した段階のセル配置を示す。２度目の解析の結果、タイミングクリティカルパスを構成するセルＣｔ１〜Ｃｔ３がクリティカルセルとして抽出された。その他のスタンダードセルＣｎ１〜Ｃｎ８およびＣｎ１０〜Ｃｎ１５は非クリティカルパスを構成するセルである。なお、図中、符号Ｗは配線を、符号ＩＮは入力端子を、符号ＯＵＴは出力端子をそれぞれ指示する。
【００３９】
次に、タイミングクリティカルパスを構成するセルＣｔ１〜Ｃｔ３のうち、ＷＰＥ低減セルに置換した場合に動作タイミング改善効果が大きいものを着目セルとして抽出する。図１０（ｂ）に示す例ではセルＣｔ２が抽出された。
【００４０】
次いで、改善効果が大きいセルＣｔ２の周辺で空き領域ができるように、非クリティカルパスを構成するセルＣｎ１〜Ｃｎ８およびＣｎ１０〜Ｃｎ１５の配置を変更する。図１０（ｂ）に示す例ではセルＣｎ１４が空き領域ＶＲ６の元の位置に移動し、これに伴って空き領域ＶＲ６とセルＣｎ１５がその分だけ左側に移動した。
【００４１】
最後に、図１０（ｃ）に示すように、改善効果が大きいセルＣｔ２をＷＰＥ低減セルＣｗ９に置換する。これにより空き領域ＶＲ６は約半分のサイズの空き領域ＶＲ７となった。
【００４２】
図１１は、リーク電流の低減を行う場合の一例を示す。図１１（ａ）は、配線処理後の動作タイミングおよび消費電力の解析（ステップＳ５、Ｓ６）が終了した段階のセル配置を示し、図１０（ａ）と同一であるが説明を容易にするため再掲した。
【００４３】
まず、非クリティカルパスを構成するセルＣｎ１〜Ｃｎ１５のうち、隣接する領域にＷＰＥ強調セル（例えば図３のフィラーセルＰＭＯＳ１３参照）を使用した場合にリーク電流低減効果が大きいものを抽出する。図１１（ｂ）に示す例ではセルＣｎ１０、Ｃｎ１２およびＣｎ１４がクリティカルセル（着目セル）として抽出された。
【００４４】
次いで、セルＣｎ１０、Ｃｎ１２およびＣｎ１４のそれぞれの周辺で空き領域ができるように元の空き領域ＶＲ２、ＶＲ３、ＶＲ５および非クリティカルパスを構成するセルＣｎ５〜Ｃｎ８の配置を変更する。これにより、図１１（ｂ）に示す例ではセルＣｎ１０、Ｃｎ１２およびＣｎ１４の紙面上方にそれぞれ新たな空き領域ＶＲ１２、ＶＲ１３およびＶＲ１７が発生した。
【００４５】
最後に、セルＣｎ１０、Ｃｎ１２およびＣｎ１４の周辺の空き領域ＶＲ１２、ＶＲ１３およびＶＲ１７に、図１１（ｃ）に示すように、ＷＰＥ強調セルＣｗ１２、Ｃｗ１３およびＣｗ１７をそれぞれ挿入し、その他の空き領域には通常のフィラーセルを配置した。
【００４６】
本実施形態において、空き領域最適化およびＷＰＥ低減／強調セルへの置換は、スタンダードセルライブラリでの対応で行われる。これにより、オフリーク電流を抑制でき、動作速度および駆動力に優れた半導体集積回路装置を迅速かつ低コストで設計する方法が提供される。
【００４７】
以上、本発明の実施の一形態について説明したが、本発明は上記形態に限るものでは決してなく、その技術的範囲内で種々変形して実施できることは勿論である。上記実施形態ではＭＩＳＦＥＴの例として絶縁膜にシリコン酸化膜を用いたＭＯＳＦＥＴを取り上げて説明したが、本発明はこれに限るものではなく、例えば酸窒化膜（ＳｉＯＮ）やハフニウム（Ｈｆ）系のｈｉｇｈ−ｋ膜を絶縁膜として使用するＭＯＳＦＥＴにも勿論適用可能である。
【符号の説明】
【００４８】
１〜４、１３：ＭＯＳＦＥＴ
１００、３００、：ｎ−ｗｅｌｌ
２００：ｐ−ｗｅｌｌ
Ｃｎ１〜Ｃｎ８、Ｃｎ１０〜Ｃｎ１５：非クリティカルパスを構成するセル
Ｃｍ１、Ｃｍ２：着目セル
Ｃｔ１〜Ｃｔ３、Ｃｎ１０、Ｃｎ１２、Ｃｎ１４：クリティカルパスを構成するセル
Ｃｗ９、ＰＭＯＳ１３、ＮＭＯＳ２２、Ｃｗ１２、Ｃｗ１３、Ｃｗ１７：ＷＰＥ対策セル
ＦＣ３、ＦＣ１３：フィラーセル
ＦＣ−ｈｅｉｇｈｔ：フィラーセルの高さ
ＧＷ１，ＧＷ２：ゲート幅
ＩＮ：入力端子
ＬＲ１，ＬＲ２：ｐウェルの高さ方向のサイズ
ＯＵＴ：出力端子
Ｒ１，Ｒ２：領域
ＳＣ１〜ＳＣ７、ＳＣ１１〜ＳＣ１７：スタンダードセル
ＳＣ−ｈｅｉｇｈｔ：スタンダードセルの高さ
ＴＰ１〜ＴＰ４：スタンダードセル群
ＶＲ１〜ＶＲ７、ＶＲ１２、ＶＲ１３、ＶＲ１７：空き領域
Ｗ：配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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