(57)【要約】【課題】従来の容量素子を搭載した半導体装置と比較し、単位面積あたりの容量を増加させた容量素子を搭載することができる半導体装置及びその製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に素子分離膜２、ゲート絶縁膜、第１のポリシリコン膜４ａ及び酸化防止膜を形成し、第１のポリシリコン膜４ａに不純物イオンを注入する。次いで、第１のポリシリコン膜に熱酸化処理を施し、素子分離膜上に第１のポリシリコン膜を貫通する空隙又は貫通しない空隙を有する多孔質シリコン膜８ａを形成する。次いで、多孔質シリコン膜８ａの表面上に容量絶縁膜１２を形成し、第１のポリシリコン膜上、容量絶縁膜上及び空隙内に第２のポリシリコン膜１３を形成する工程とを具備することを特徴とする【選択図】図４
2010171043.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離膜を形成する工程と、
前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記素子分離膜の上に第１のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜上に酸化防止膜を形成する工程と、
前記素子分離膜の上方に位置する前記酸化防止膜を除去する工程と、
前記素子分離膜上に位置する前記第１のポリシリコン膜に不純物イオンを注入する工程と、
前記第１のポリシリコン膜に熱酸化処理を施すことにより、前記素子分離膜上に位置する前記第１のポリシリコン膜の表面に第１の酸化膜を形成するとともに、前記第１のポリシリコン膜に固溶限を超えた不純物の原子が析出したグレインを形成する工程と、
前記グレイン及び前記第１の酸化膜を除去することにより、前記素子分離膜上に前記第１のポリシリコン膜を貫通する空隙又は貫通しない空隙を有する多孔質シリコン膜を形成する工程と、
前記酸化防止膜をマスクとした熱酸化法により前記空隙内の表面を含む前記多孔質シリコン膜の表面上に容量絶縁膜を形成する工程と、
前記酸化防止膜を除去することにより前記ゲート絶縁膜上に位置する前記第１のポリシリコン膜を露出させる工程と、
前記第１のポリシリコン膜上、前記容量絶縁膜上及び前記空隙内に第２のポリシリコン膜を形成する工程と、
前記第２のポリシリコン膜をＣＭＰ法又はエッチバック法によって除去することにより、前記ゲート絶縁膜の上方に位置する前記第１のポリシリコン膜を露出させるとともに前記容量絶縁膜上に位置する第２のポリシリコン膜を残存させる工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、前記第２のポリシリコン膜をＣＭＰ法又はエッチバック法によって除去する工程の後に、
前記第１及び第２のポリシリコン膜に不純物イオンをイオン注入する工程と、
前記第１及び第２のポリシリコン膜の表面に熱酸化法により第２の酸化膜を形成する工程と、
前記第２の酸化膜及び前記第１のポリシリコン膜を加工することにより、前記ゲート絶縁膜上に前記第１のポリシリコン膜からなるゲート電極を形成するとともに、前記素子分離膜上に容量素子を形成する工程と、
を具備し、
前記容量素子は、前記多孔質シリコン膜を含む下部電極、前記容量絶縁膜及び前記第２のポリシリコン膜からなる上部電極を有することを特徴とする半導体装置の製造方法。
【請求項３】
絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に不純物イオンを注入する工程と、
前記ポリシリコン膜に熱酸化処理を施すことにより、前記ポリシリコン膜の表面に酸化膜を形成するとともに、前記ポリシリコン膜に固溶限を超えた不純物の原子が析出したグレインを形成する工程と、
前記グレイン及び前記酸化膜を除去することにより、前記絶縁膜上に前記ポリシリコン膜を貫通する空隙又は貫通しない空隙を有する多孔質シリコン膜を形成する工程と、
前記空隙内の表面を含む前記多孔質シリコン膜の表面上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上及び前記空隙内に導電膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか一項において、前記不純物イオンはリンイオンであり、前記不純物の原子はリンの原子であることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板に形成された素子分離膜と、
前記半導体基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１のポリシリコン膜からなるゲート電極と、
前記素子分離膜上に形成された容量素子と、
を具備し、
前記容量素子は、
前記素子分離膜上に形成され、前記第１のポリシリコン膜に貫通する空隙又は貫通しない空隙が形成された多孔質シリコン膜及び前記第１のポリシリコン膜を含む下部電極と、
前記空隙内の表面を含む前記多孔質シリコン膜の表面上に形成された容量絶縁膜と、
前記容量絶縁膜上及び前記空隙内に形成された第２のポリシリコン膜からなる上部電極と、
を有することを特徴とする半導体装置。
【請求項６】
絶縁膜上に形成された、ポリシリコン膜を貫通する空隙又は貫通しない空隙を有する多孔質シリコン膜と、
前記空隙内の表面を含む前記多孔質シリコン膜の表面上に形成された容量絶縁膜と、
前記容量絶縁膜上及び前記空隙内に形成された導電膜と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法等に関し、特に従来の容量素子を搭載した半導体装置と比較し、単位面積あたりの容量を増加させた容量素子を搭載することができる半導体装置及びその製造方法等に関する。
【背景技術】
【０００２】
図１０は、従来の半導体装置を示す平面図である。図８（ａ）〜（ｄ）及び図９（ａ）〜（ｄ）は、図１０に示すＣ−Ｃ'部に相当する断面図であり、従来の半導体装置の製造方法を説明する為の図である。また、図１０に示す半導体装置は、容量素子（ＰＩＰキャパシタ）とトランジスタの混載製品である。
【０００３】
まず、図８（ａ）に示すように、シリコン基板５１に素子分離膜であるＳＴＩ膜５２を埋め込む。次いで、トランジスタ形成領域７１のシリコン基板５１上にゲート絶縁膜５３を形成する。
【０００４】
次いで、図８（ｂ）に示すように、ＳＴＩ膜５２及びゲート絶縁膜５３上に、キャパシタ下部電極及びゲート電極となる第１のポリシリコン膜５４を形成する。その後、図８（ｃ）に示すように、第１のポリシリコン膜５４に高濃度リンイオン５７をイオン注入し、活性化する。
【０００５】
次いで、図８（ｄ）に示すように、シリコン基板５１を熱酸化することにより、第１のポリシリコン膜５４の表面に容量絶縁膜６２を形成する。その後、キャパシタ上部電極となる第２のポリシリコン膜６３を形成する。
【０００６】
次いで、図９（ａ）に示すように、第２のポリシリコン膜６３に高濃度リンイオン６４をイオン注入する。その後、図９（ｂ）に示すように、第２のポリシリコン膜６３上にキャップ膜６５を形成する。次いで、シリコン基板５１に熱処理を施すことにより、第２のポリシリコン膜６３をイオン活性化させる。
【０００７】
次いで、図９（ｃ）に示すように、キャップ膜６５にフォトリソグラフィー法により、第１のレジストパターン６６を形成し、この第１のレジストパターン６６をマスクとして、エッチング法によりキャップ膜６５及び第２のポリシリコン膜６３を加工する。これにより、キャパシタ形成領域７２には、キャパシタ上部電極６３ａが形成される。その後、第１のレジストパターン６６を剥離する。
【０００８】
次いで、図９（ｄ）に示すように、容量絶縁膜６２及びキャップ膜６５を含む全面にフォトリソグラフィー法及びエッチング法により、容量絶縁膜６２及び第１のポリシリコン膜５４を加工する。これにより、トランジスタ形成領域７１及びキャパシタ形成領域７２には、それぞれゲート電極５４ｂ及びキャパシタ下部電極５４ａが同時に形成される。
【０００９】
次いで、ゲート電極５４ｂ及びキャパシタ下部電極５４ａ上に層間絶縁膜６８を形成する。次いで、フォトリソグラフィー法及びエッチング法にて、層間絶縁膜６８内にコンタクトホールを形成する。このコンタクトホール内にＷプラグ６７ａ、６７ｂ、６７ｃ、６７ｄを埋め込み、Ｗプラグ６７ａ、６７ｂ、６７ｃ、６７ｄ及び層間絶縁膜６８上に配線層（図示せぬ）を形成する。これにより、トランジスタ形成領域７１及びキャパシタ形成領域７２において、配線層とゲート電極５４ｂ及びキャパシタ下部電極５４ａが電気的に接続される（例えば特許文献１参照）。
【００１０】
【特許文献１】特開平６−１３５４７号公報（段落０００２〜００１７）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来、容量素子における単位面積あたりの容量を向上するために、容量絶縁膜の薄膜化などによる容量絶縁膜変更や、容量素子の形状を３次元構造化などによる容量素子形状の変更などが、一般的な方法として考えられる。しかし、半導体装置のチップサイズ縮小によるコスト低減を目的とした場合は、単位面積あたりの高容量化によって容量素子占有領域の縮小を実施する必要がある。この際に、上述した容量絶縁膜の変更は、電極間耐圧に制限される為、十分な容量の向上は望めない。また、容量素子形状の変更は、追加の３次元構造加工により、大幅にマスク数が増加してしまう。このように、容量素子において、マスク数を増加させずに単位面積あたりの容量を向上させることが困難となっている。
【００１２】
本発明は上述したことを考慮してなされたものであり、本発明に係る態様は、従来の容量素子を搭載した半導体装置と比較し、単位面積あたりの容量を増加させた容量素子を搭載することができる半導体装置及びその製造方法等である。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、半導体基板に素子分離膜を形成する工程と、
前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記素子分離膜の上に第１のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜上に酸化防止膜を形成する工程と、
前記素子分離膜の上方に位置する前記酸化防止膜を除去する工程と、
前記素子分離膜上に位置する前記第１のポリシリコン膜に不純物イオンを注入する工程と、
前記第１のポリシリコン膜に熱酸化処理を施すことにより、前記素子分離膜上に位置する前記第１のポリシリコン膜の表面に第１の酸化膜を形成するとともに、前記第１のポリシリコン膜に固溶限を超えた不純物の原子が析出したグレインを形成する工程と、
前記グレイン及び前記第１の酸化膜を除去することにより、前記素子分離膜上に前記第１のポリシリコン膜を貫通する空隙又は貫通しない空隙を有する多孔質シリコン膜を形成する工程と、
前記酸化防止膜をマスクとした熱酸化法により前記空隙内の表面を含む前記多孔質シリコン膜の表面上に容量絶縁膜を形成する工程と、
前記酸化防止膜を除去することにより前記ゲート絶縁膜上に位置する前記第１のポリシリコン膜を露出させる工程と、
前記第１のポリシリコン膜上、前記容量絶縁膜上及び前記空隙内に第２のポリシリコン膜を形成する工程と、
前記第２のポリシリコン膜をＣＭＰ法又はエッチバック法によって除去することにより、前記ゲート絶縁膜の上方に位置する前記第１のポリシリコン膜を露出させるとともに前記容量絶縁膜上に位置する第２のポリシリコン膜を残存させる工程と、
を具備することを特徴とする。
【００１４】
上記半導体装置の製造方法によれば、前記素子分離膜上に前記第１のポリシリコン膜を貫通する空隙又は貫通しない空隙を有する多孔質シリコン膜を形成している。これにより、多孔質シリコン膜の表面積を大幅に増加させることが可能となる。この多孔質シリコン膜の表面上に容量絶縁膜が形成される為、この容量絶縁膜と同一の容量絶縁膜を使用した従来の容量素子と比較して単位面積あたりの容量を増加さることができる。
【００１５】
また、本発明に係る半導体装置の製造方法において、前記第２のポリシリコン膜をＣＭＰ法又はエッチバック法によって除去する工程の後に、
前記第１及び第２のポリシリコン膜に不純物イオンをイオン注入する工程と、
前記第１及び第２のポリシリコン膜の表面に熱酸化法により第２の酸化膜を形成する工程と、
前記第２の酸化膜及び前記第１のポリシリコン膜を加工することにより、前記ゲート絶縁膜上に前記第１のポリシリコン膜からなるゲート電極を形成するとともに、前記素子分離膜上に容量素子を形成する工程と、
を具備し、
前記容量素子は、前記多孔質シリコン膜を含む下部電極、前記容量絶縁膜及び前記第２のポリシリコン膜からなる上部電極を有することが好ましい。
【００１６】
本発明に係る半導体装置の製造方法は、絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に不純物イオンを注入する工程と、
前記ポリシリコン膜に熱酸化処理を施すことにより、前記ポリシリコン膜の表面に酸化膜を形成するとともに、前記ポリシリコン膜に固溶限を超えた不純物の原子が析出したグレインを形成する工程と、
前記グレイン及び前記酸化膜を除去することにより、前記絶縁膜上に前記ポリシリコン膜を貫通する空隙又は貫通しない空隙を有する多孔質シリコン膜を形成する工程と、
前記空隙内の表面を含む前記多孔質シリコン膜の表面上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上及び前記空隙内に導電膜を形成する工程と、
を具備することを特徴とする。
【００１７】
また、本発明に係る半導体装置の製造方法において、前記不純物イオンはリンイオンであり、前記不純物の原子はリンの原子であることが好ましい。
【００１８】
本発明に係る半導体装置は、半導体基板に形成された素子分離膜と、
前記半導体基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１のポリシリコン膜からなるゲート電極と、
前記素子分離膜上に形成された容量素子と、
を具備し、
前記容量素子は、
前記素子分離膜上に形成され、前記第１のポリシリコン膜に貫通する空隙又は貫通しない空隙が形成された多孔質シリコン膜及び前記第１のポリシリコン膜を含む下部電極と、
前記空隙内の表面を含む前記多孔質シリコン膜の表面上に形成された容量絶縁膜と、
前記容量絶縁膜上及び前記空隙内に形成された第２のポリシリコン膜からなる上部電極と、
を有することを特徴とする。
【００１９】
本発明に係る半導体装置は、絶縁膜上に形成された、ポリシリコン膜を貫通する空隙又は貫通しない空隙を有する多孔質シリコン膜と、
前記空隙内の表面を含む前記多孔質シリコン膜の表面上に形成された容量絶縁膜と、
前記容量絶縁膜上及び前記空隙内に形成された導電膜と、
を具備することを特徴とする。
【発明を実施するための最良の形態】
【００２０】
以下、図を参照して本発明の実施形態について説明する。
図７は、本発明の実施形態に係る半導体装置を示す平面図である。図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、図７に示すＢ−Ｂ'部に相当する断面図であり、本発明の実施形態に係る半導体装置の製造方法を説明する為の図である。また、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｃ）は、半導体装置の製造工程を説明する断面図に対応する切断面を示す図である。また、図７に示す半導体装置は、容量素子（ＰＩＰキャパシタ）形成領域２２とトランジスタ形成領域２１の混載した製品である。
【００２１】
まず、図１（ａ）に示すように、シリコン基板１に素子分離膜であるＳＴＩ膜２を埋め込み形成する。次いで、トランジスタ形成領域２１において、熱酸化法にてシリコン基板１上にゲート絶縁膜３を形成する。
【００２２】
次いで、図１（ｂ）に示すように、ＳＴＩ膜２及びゲート絶縁膜３を含む基板の全面上にＣＶＤ（Chemical  Vapor  Deposition）法にてキャパシタ下部電極及びゲート電極となる第１のポリシリコン膜４ａを形成する。
【００２３】
次いで、図１（ｃ）に示すように、第１のポリシリコン膜４ａ上にＣＶＤ法により酸化防止膜５を形成する。この酸化防止膜５は、絶縁膜であれば良く、例えば窒化ケイ素膜又は炭化ケイ素膜などが用いられる。
【００２４】
次いで、図１（ｄ）に示すように、酸化防止膜５上にフォトリソグラフィー法により第１のレジストパターン６を形成する。第１のレジストパターン６は、容量素子形成領域２２を開口するようにパターン形成される。
【００２５】
次いで、図２（ａ）に示すように、第１のレジストパターン６をマスクとしてエッチング法により酸化防止膜５を加工する。これにより、容量素子形成領域２２において、酸化防止膜５が除去され、第１のポリシリコン膜４ａが露出する。
【００２６】
次いで、図２（ｂ）に示すように、第１のレジストパターン６をマスクとして第１のポリシリコン膜４ａに高ドーズ量のリンイオン７をイオン注入する。この際に、容量素子形成領域２２において、露出している第１のポリシリコン膜４ａのみに高ドーズ量のリンイオン７がイオン注入される。その為、イオン注入された容量素子形成領域２２の第１のポリシリコン膜４ａは、リン濃度がかなり高い状態にあるか、もしくは固溶限に近い状態にある。また、イオン注入の際に、トランジスタ形成領域２１の第１のポリシリコン膜４ａは、第１のレジストパターン６及び酸化防止膜５で覆われている為、リンイオン７がイオン注入されることはなく、通常のゲート電極用ポリシリコン膜として使用可能となっている。
【００２７】
図５（ａ）は、図２（ｃ）に示す断面図をＡ１−Ａ１'部で切断し、切断面を上面から表した図である。
次いで、図２（ｃ）及び図５（ａ）に示すように、第１のレジストパターン６を剥離する。次いで、シリコン基板１に熱酸化処理を施すことにより、イオン注入した部分の第１のポリシリコン膜４ａをイオン活性化させることにより、第１の活性化シリコン膜８を形成するとともに、酸化防止膜５で覆われていない第１の活性化シリコン膜８上には熱酸化膜１０が形成される。また、この容量素子形成領域２２における第１の活性化シリコン膜８がキャパシタ下部電極の一部となる。この際に、酸化された第１の活性化シリコン膜８において上面近傍のリン原子が酸化されていない第１の活性化シリコン膜８の下層部へ分散して移動する。これにより、固溶限を超えたリン原子が析出し、異常成長したグレイン９を形成する。
【００２８】
上述した異常成長したグレイン９の形成密度は、第１のポリシリコン膜４ａへイオン注入するドーズ量によってコントロールが可能となる。例えば、０．２μｍの厚さで第１のポリシリコン膜４ａを形成し、ドーズ量４×１０１６ｉｏｎｓ／ｃｍ２でイオン注入し、グレイン９を形成する。この際に、形成されるグレイン９の形状は筒状となることが多いが、四角柱であると仮定して平均グレイン析出サイズ（四角柱の上面の縦の長さ×横の長さ）及び平均グレイン析出頻度（単位面積当たりグレインが析出する平均個数）を算出すると、平均グレイン析出サイズが０．５×０．１μｍとなり、平均グレイン析出頻度が２ケ/μｍ２となる。
【００２９】
図５（ｂ）は、図２（ｄ）に示す断面図をＡ２−Ａ２'部で切断し、切断面を上面から表した図である。
次いで、図２（ｄ）及び図５（ｂ）に示すように、シリコン基板１に薬液処理を施すことによって、熱酸化膜１０及びグレイン９を除去する。これにより、第１の活性化シリコン膜８には第１の活性化シリコン膜８を貫通する空隙部１１が形成され、多孔質シリコン８ａとなる。この際に、薬液処理には、例えば薬液にアンモニア過水（ＡＰＭ）が用いられる。
【００３０】
上述した空隙部１１の形成により、多孔質シリコン膜８ａにおいて露出する表面積が大幅に増加する。多孔質シリコン膜８ａの表面積の増加率を例えば上述したグレイン９の形成密度の場合において説明する。まず、上述したグレイン９の形成密度によると、１μｍ２当たり２ケのグレイン９が析出し、グレイン９の上面部の面積［μｍ２］が０．５μｍ×０．１μｍである。また、第１のポリシリコン膜４ａが０．２μｍの厚さで形成されているため、空隙部１１の高さも０．２μｍとなる。単位面積（１μｍ２）に形成された空隙部１１の内部の表面積［μｍ２］が（０．５μｍ＋０．１μｍ）×２×０．２μｍ×２個となる。単位面積（１μｍ２）に形成された多孔質シリコン膜８ａの上面の面積［μｍ２］は、空隙部１１が無い従来の上面の面積１μｍ２から空隙部１１による孔の面積を差し引いて算出すると、１μｍ２−０．５μｍ×０．１μｍ×２個となる。このことから、上記の空隙部１１の内部の表面積と多孔質シリコン膜８ａの上面の面積を加算すると全体の表面積が１．３８μｍ２となり、空隙部１１が無い従来の上面積１μｍ２と比較して、空隙部１１が形成されることによって全体の表面積が３８％の増加となる。
【００３１】
図５（ｃ）は、図３（ａ）に示す断面図をＡ３−Ａ３'部で切断し、切断面を上面から表した図である。
次いで、図３（ａ）及び図５（ｃ）に示すように、シリコン基板１に熱酸化処理を施すことにより、容量素子形成領域２２において露出している多孔質シリコン膜８ａの表面に容量絶縁膜１２を形成する。また、容量素子形成領域２２以外には、酸化防止膜５が形成されている為、容量絶縁膜１２が形成されることはない。
【００３２】
次いで、図３（ｂ）に示すように、シリコン基板１に薬液処理を施すことによって、酸化防止膜５を除去する。
【００３３】
図５（ｄ）は、図３（ｃ）に示す断面図をＡ４−Ａ４'部で切断し、切断面を上面から表した図である。
次いで、図３（ｃ）及び図５（ｄ）に示すように、第１のポリシリコン膜４ａ及び容量絶縁膜１２を含む基板の全面上にＣＶＤ法にてキャパシタ上部電極となる第２のポリシリコン膜１３を形成する。また、第２のポリシリコン膜１３は、空隙部１１内にも埋め込まれる。
【００３４】
次いで、図３（ｄ）に示すように、ＣＭＰ法又はエッチバック法により、第２のポリシリコン膜１３を除去する。これにより、ゲート絶縁膜３の上方に位置する第１のポリシリコン膜４ａを露出させるとともに容量絶縁膜１２上に位置する第２のポリシリコン膜１３を残存させる。
【００３５】
次いで、図４（ａ）に示すように、第１のポリシリコン膜４ａ及び第２のポリシリコン膜１３に不純物イオン１４をイオン注入する。
【００３６】
図６（ａ）は、図４（ｂ）に示す断面図をＡ５−Ａ５'部で切断し、切断面を上面から表した図である。
次いで、図４（ｂ）及び図６（ａ）に示すように、シリコン基板１に熱酸化処理を施すことにより、第１のポリシリコン膜４ａ及び第２のポリシリコン膜１３をイオン活性化する。これにより、第２のポリシリコン膜からなるキャパシタ上部電極１３ａが形成され、第１のポリシリコン膜の不純物イオンが活性かされた第２の活性化シリコン膜４ｂが形成されるとともに、キャパシタ上部電極１３ａ及び第２の活性化シリコン膜４ｂ上に酸化膜１５が形成される。これにより、キャパシタ上部電極１３ａは、容量絶縁膜１２及び酸化膜１５によって覆われ、第２の活性化シリコン膜４ｂ及び多孔質シリコン膜８ａから完全に切り離される。
【００３７】
図６（ｂ）は、図４（ｃ）に示す断面図をＡ６−Ａ６'部で切断し、切断面を上面から表した図である。
次いで、図４（ｃ）及び図６（ｂ）に示すように、酸化膜１５上にフォトリソグラフィー法により、第２のレジストパターン１６を形成する。この第２のレジストパターン１６をマスクとしてエッチング法により酸化膜１５及び第２の活性化シリコン膜４ｂを加工する。これにより、容量素子形成領域２２には、多孔質シリコン膜８を含んだキャパシタ下部電極４ｃが形成されるとともに、トランジスタ形成領域２１にはゲート電極４ｄが形成される。その後、第２のレジストパターン１６を剥離する。
【００３８】
図６（ｃ）は、図４（ｄ）に示す断面図をＡ７−Ａ７'部で切断し、切断面を上面から表した図である。
次いで、図４（ｄ）及び図６（ｃ）に示すように、ＣＶＤ法により酸化膜１５を含む基板の全面上に層間絶縁膜１８を形成する。次いで、フォトリソグラフィー法及びエッチング法にて層間絶縁膜１８及び酸化膜１５にコンタクトホールを形成する。このコンタクトホール内にＷ膜を埋め込むことにより、Ｗプラグ１７ａ、１７ｂ、１７ｃ及び１７ｄが形成される。その後、Ｗプラグ１７ａ、１７ｂ、１７ｃ、１７ｄ及び層間絶縁膜１８上に配線層（図示せぬ）を形成する。これにより、容量素子形成領域２２においてキャパシタ上部電極１３ａ及びキャパシタ下部電極４ｃそれぞれが前記配線層と電気的に接続され、トランジスタ形成領域２１において前記配線層とゲート電極４ｄが電気的に接続される。
【００３９】
以上、本発明の実施形態によれば、容量素子形成領域２２において、キャパシタ下部電極となる第１のポリシリコン膜４ａにイオン注入し、熱酸化処理を施すことにより、第１の活性化シリコン膜８を形成するとともに、グレイン９を発生させている。その後、このグレイン９を薬液処理によって除去することで空隙部１１を形成し、多孔質シリコン膜８ａを形成している。これにより、多孔質シリコン膜８ａの表面積を大幅に増加させることが可能となる。例えば、０．２μｍの厚さで第１のポリシリコン膜４ａを形成し、ドーズ量４×１０１６ｉｏｎｓ／ｃｍ２でイオン注入した場合は、多孔質シリコン膜８ａにおいて全体の表面積を３８％増加させることができる。この多孔質シリコン膜８ａの表面上に容量絶縁膜１２が形成される為、この容量絶縁膜１２と同一の容量絶縁膜を使用した従来の容量素子と比較して約３８％の容量増加が達成されることとなる。その結果、マスク数を増加させずに単位面積あたりの容量を向上させることが可能となる。
【００４０】
また、キャパシタ上部電極１３ａは、キャパシタ下部電極４ｃの膜厚内に収まっており、ゲート電極４ｄの膜厚とほぼ同等となる。つまり、従来のキャパシタ構造と比較してキャパシタ上部電極１３ａの膜厚段差を解消することが可能となる。これにより、ゲート電極４ｄ及びキャパシタ下部電極４ｃを加工するために形成される第２のレジストパターン１６の膜厚差を、トランジスタ形成領域２１及び容量素子形成領域２２において低減することができる。その結果、容量素子形成領域２２近傍におけるゲート電極４ｄの寸法ばらつきを抑制することが可能となる。また、従来のキャパシタ構造では、キャパシタ上部電極の膜厚段差によって、コンタクトホール形成時にコンタクト突き抜けの恐れがあったが、キャパシタ上部電極の膜厚段差を解消することにより、上述した問題も解消される。  
【００４１】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施形態では、キャパシタ上部電極を第２のポリシリコン膜１３によって形成しているが、キャパシタ上部電極を他の導電膜によって形成することも可能である。
【００４２】
また、上記実施形態では、酸化防止膜５を除去した状態で第１のレジストパターン６をマスクとして第１のポリシリコン膜４ａに高ドーズ量のリンイオン７をイオン注入しているが、酸化防止膜５を除去せずに第１のレジストパターン６をマスクとして酸化防止膜５を通して第１のポリシリコン膜４ａに高ドーズ量のリンイオンをイオン注入することも可能である。ただし、この場合は、熱酸化膜１０を形成する前に、熱酸化膜１０を形成する領域の酸化防止膜５を除去する必要がある。
【００４３】
また、上記実施形態では、第１の活性化シリコン膜８を貫通する空隙部１１が形成された多孔質シリコン８ａとしているが、本発明はこれに限定されるものではなく、全ての空隙部１１が第１の活性化シリコン膜８を貫通していなくても良く、空隙部１１の一部が貫通し他の一部が貫通していなくても良いし、全ての空隙部１１が第１の活性化シリコン膜８を貫通しなくても良い。
【図面の簡単な説明】
【００４４】
【図１】（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】（ａ）〜（ｄ）は、半導体装置の製造工程を説明する断面図に対応する切断面を示す図。
【図６】（ａ）〜（ｄ）は、半導体装置の製造工程を説明する断面図に対応する切断面を示す図。
【図７】本発明の実施形態に係る半導体装置を示す平面図。
【図８】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を説明する為の断面図。
【図９】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を説明する為の断面図。
【図１０】従来の半導体装置を示す平面図。
【符号の説明】
【００４５】
２１，７１・・・トランジスタ形成領域、２２，７２・・・キャパシタ形成領域、１，５１・・・シリコン基板、２，５２・・・ＳＴＩ膜、３，５３・・・ゲート絶縁膜、４ａ，５４・・・第１のポリシリコン膜、４ｂ・・・第２の活性化シリコン膜、４ｃ，５４ａ・・・キャパシタ下部電極、４ｄ，５４ｂ・・・ゲート電極、５・・・酸化防止膜、６，６６・・・第１のレジストパターン、７，５７・・・リンイオン、８・・・第１の活性化シリコン膜、８ａ・・・多孔質シリコン膜、９・・・グレイン、１０・・・熱酸化膜、１１・・・空隙部、１２，６２・・・容量絶縁膜、１３，６３・・・第２のポリシリコン膜、１３ａ，６３ａ・・・キャパシタ上部電極、１４，６４・・・不純物イオン、１５・・・酸化膜、１６・・・第２のレジストパターン、１８，６８・・・層間絶縁膜、１７ａ，１７ｂ，１７ｃ，１７ｄ，６７ａ，６７ｂ，６７ｃ，６７ｄ・・・Ｗプラグ、６５・・・キャップ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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