(57)【要約】【課題】比誘電率が小さい層間絶縁膜に形成された配線の配線密集部に生じるエロージョンを抑制して、比誘電率が小さい層間絶縁膜の露出を防止できるようにする。【解決手段】半導体装置は、半導体基板１１の上に形成されたＥＬＫ膜１２と、該ＥＬＫ膜１２の上に形成されたＳｉＮ膜１３と、ＥＬＫ膜１２及びＳｉＮ膜１３に形成され、実質的に同一の高さに配置された複数の配線１６とを有している。複数の配線１６は、単位面積当たりの配線占有率である第１の配線面積率を持つ配線非密集部Ａと、第１の配線面積率よりも高い第２の配線面積率を持つ配線密集部Ｂとを有し、ＳｉＮ膜１３における配線密集部Ｂの上面の高さは、ＳｉＮ膜１３における配線非密集部Ａの上面の高さよりも低い。【選択図】図１
2010171064.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第１の絶縁膜及び第２の絶縁膜に形成され、実質的に同一の高さに配置された複数の配線とを備え、
前記複数の配線は、単位面積当たりの配線占有率である第１の配線面積率を持つ第１の配線領域と、該第１の配線面積率よりも高い第２の配線面積率を持つ第２の配線領域とを有し、
前記第２の絶縁膜における前記第２の配線領域の上面の高さは、前記第２の絶縁膜における前記第１の配線領域の上面の高さよりも低いことを特徴とする半導体装置。
【請求項２】
前記第２の配線面積率は、２０％以上且つ９０％以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の絶縁膜における前記第２の配線領域の上面の最も低い部分の高さは、前記第２の絶縁膜における前記第１の配線領域の上面の高さと比べて、前記第２の絶縁膜の膜厚の１％以上且つ９９％以下だけ低いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の絶縁膜における前記第２の配線領域の上面の最も低い部分の高さは、前記第２の絶縁膜における前記第１の配線領域の上面の高さと比べて、１ｎｍ以上且つ１０ｎｍ以下だけ低いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の絶縁膜と前記第２の絶縁膜との間には、第３の絶縁膜が形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第３の絶縁膜は、前記第１の絶縁膜よりも誘電率が高いことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の絶縁膜は、前記第２の絶縁膜よりも空孔率が高い絶縁膜であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の絶縁膜の誘電率は、前記第２の絶縁膜の誘電率よりも低いことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１の絶縁膜の誘電率は、２．７以下であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２の絶縁膜は、窒素を含む絶縁膜であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第２の絶縁膜は、窒化シリコン、炭化窒化シリコン又は酸化窒化シリコンからなることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚の１％以上且つ２０％以下であることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第２の絶縁膜の膜厚は、２０ｎｍ以下であることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
半導体領域の上に、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程（ａ）と、
前記第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜に複数の配線溝を形成する工程（ｂ）と、
前記各配線溝を含む第３の絶縁膜の上に、金属膜を形成する工程（ｃ）と、
前記金属膜における前記第３の絶縁膜の上に形成された部分を除去する工程（ｄ）と、
前記第３の絶縁膜を除去することにより、前記第１の絶縁膜及び第２の絶縁膜の前記各配線溝に埋められた前記金属からなる複数の配線を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記第３の絶縁膜は、前記第２の絶縁膜よりも除去される速度が速いことを特徴とする半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）と前記工程（ｃ）との間に、
前記各配線溝を含む第３の絶縁膜の上にバリアメタル膜を形成する工程（ｆ）をさらに備え、
前記工程（ｃ）において、前記金属膜は前記バリアメタル膜の上に形成し、
前記工程（ｄ）は、前記バリアメタル膜における前記第３の絶縁膜の上に形成された部分をも除去する工程を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記複数の配線は、単位面積当たりの配線占有率である第１の配線面積率を持つ第１の配線領域と、該第１の配線面積率よりも高い第２の配線面積率を持つ第２の配線領域とを有し、
前記第２の絶縁膜における前記第２の配線領域の上面の高さは、前記第２の絶縁膜における前記第１の配線領域の上面の高さよりも低いことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２の配線面積率は、２０％以上且つ９０％以下であることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第２の絶縁膜における前記第２の配線領域の上面の最も低い部分の高さは、前記第２の絶縁膜における前記第１の配線領域の上面の高さと比べて、前記第２の絶縁膜の膜厚の１％以上且つ９９％以下だけ低いことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２の絶縁膜における前記第２の配線領域の上面の最も低い部分の高さは、前記第２の絶縁膜における前記第１の配線領域の上面の高さと比べて、１ｎｍ以上且つ１０ｎｍ以下だけ低いことを特徴とする請求項１６〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記第３の絶縁膜は、前記第２の絶縁膜における前記第１の配線領域の上面の高さと、前記第２の絶縁膜における前記第２の配線領域の上面の高さの最も低い部分の高さの差以上の膜厚を有していることを特徴とする請求項１６〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記第３の絶縁膜の前記第２の絶縁膜に対する研磨速度の比の値は、５０以上であることを特徴とする請求項１４〜２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記工程（ｅ）において、前記第３の絶縁膜は化学機械研磨法によって除去され、且つ、前記第２の絶縁膜において研磨が停止することを特徴とする請求項１４〜２１のいずれか１項に記載の半導体装置の製造方法。
【請求項２３】
前記化学機械法は、セリアスラリを用いることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記セリアスラリは、セリア粒子の濃度が１ｗｔ％以上且つ３ｗｔ％以下であり、添加物である界面活性剤の濃度が２ｗｔ％以上且つ４ｗｔ％以下であることを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記工程（ａ）は、前記第１の絶縁膜と前記第２の絶縁膜の間に、第４の絶縁膜を形成する工程を含むことを特徴とする請求項１４〜２４のいずれか１項に半導体装置の製造方法。
【請求項２６】
前記第１の絶縁膜は、前記第２の絶縁膜よりも空孔率が高い絶縁膜であることを特徴とする請求項１４〜２５のいずれか１項に記載の半導体装置の製造方法。
【請求項２７】
前記第３の絶縁膜は、前記第１の絶縁膜よりも誘電率が高いことを特徴とする請求項１４〜２５のいずれか１項に記載の半導体装置の製造方法。
【請求項２８】
前記第１の絶縁膜の誘電率は、前記第２の絶縁膜の誘電率よりも低いことを特徴とする請求項１４〜２７のいずれか１項に記載の半導体装置の製造方法。
【請求項２９】
前記第１の絶縁膜の誘電率は、２．７以下であることを特徴とする請求項１４〜２８のいずれか１項に記載の半導体装置の製造方法。
【請求項３０】
前記第２の絶縁膜は、窒素を含む絶縁膜であることを特徴とする請求項１４〜２９のいずれか１項に記載の半導体装置の製造方法。
【請求項３１】
前記第２の絶縁膜は、窒化シリコン、炭化窒化シリコン又は酸化窒化シリコンからなることを特徴とする請求項１４〜３０のいずれか１項に記載の半導体装置の製造方法。
【請求項３２】
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚の１％以上且つ２０％以下であることを特徴とする請求項１４〜３１のいずれか１項に記載の半導体装置の製造方法。
【請求項３３】
前記第２の絶縁膜の膜厚は、２０ｎｍ以下であることを特徴とする請求項１４〜３２のいずれか１項に記載の半導体装置の製造方法。
【請求項３４】
前記第３の絶縁膜は、酸素を含む絶縁膜であることを特徴とする請求項１４〜３３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、埋め込み配線を有する層間絶縁膜に多孔質の低誘電率絶縁膜を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の微細化と高速化とに伴って、半導体装置に形成される配線構造の多層化が進んでいる。しかし、このような微細化、高速化及び多層化が進むにつれて、配線抵抗並びに配線間及び配線層間の寄生容量の増大による信号遅延が問題となる。信号遅延Ｔは、配線抵抗Ｒと寄生容量Ｃとの積に比例することから、信号遅延Ｔを小さくするためには、配線層の低抵抗化と共に寄生容量を小さくすることが必要となる。
【０００３】
配線抵抗Ｒを低減するには、配線材料としてより低抵抗の材料を用いればよい。例えば、従来のＡｌ（アルミニウム）配線からＣｕ（銅）配線に移行することが挙げられる。
【０００４】
一方、配線層間の寄生容量Ｃと、配線層の間に設けられる層間絶縁膜の比誘電率ε、配線層の間隔ｄ及び配線層の側面の面積Ｓとの間には、Ｃ＝（ε・Ｓ ）／ｄ の関係がある。従って、寄生容量Ｃを低減するには、低誘電率の絶縁膜（以下、Ｌｏｗ−ｋ膜と呼ぶ。）を層間絶縁膜として用いることが必要となる。
【０００５】
Ｌｏｗ−ｋ膜を用いた銅配線の形成方法には、ダマシン法がある（例えば、特許文献１を参照。）。これは、銅がアルミニウムと比較してエッチングレートの制御が困難であることに鑑み、銅をエッチングすることなく配線を形成する技術として知られている。ダマシン法は、具体的には、下層配線の上にエッチングストッパ膜、Ｌｏｗ−ｋ膜及びキャップ膜を順次形成した後、レジスト膜をマスクとしたドライエッチングによって配線溝を形成し、アッシングによりレジスト膜を除去した後、配線溝内に銅層を埋め込むことによって銅配線層を形成する方法である。銅層の埋め込みは、めっき法により配線溝を埋設するように銅層を形成した後、配線溝の内部にのみ銅層を残すように化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を用いて表面を平坦化することによって実現できる。
【特許文献１】特開２００２−２７０５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＥＬＫ(Ｅｘｔｒｅｍｅ Ｌｏｗ−ｋ）膜を配線の層間絶縁膜として単層で用いた場合に、埋め込み配線を形成する際のＣＭＰ工程において、ＥＬＫ膜の表面を直接に研磨することになる。この際に、研磨による機械的ダメージ並びに研磨後洗浄における薬液成分及び水分の膜中へ浸透等による膜ダメージが影響して、配線の信頼性の劣化を引き起こすことが大きな問題となる。
【０００７】
そこで、ＥＬＫ膜を用いることによる低誘電率化と高信頼性との確保のために、ＥＬＫ膜の上に膜密度が高いＬｏｗ−ｋ膜（比誘電率が３．０程度、以下、ＤＰＬ（Ｄｉｅｌｅｃｔｒｉｃ Ｐｒｏｔｅｃｔｉｏｎ Ｌａｙｅｒ）膜と呼ぶ。）を設けることにより、ＣＭＰダメージによる信頼性劣化を回避しようとする手法がある。
【０００８】
しかしながら、本願発明者は、実際のＣＭＰ後の配線断面を確認した結果、Ｃｕ配線における配線密集部において、ＤＰＬ膜がＣＭＰにより過剰に研磨されて、その下のＥＬＫ膜が露出することを確認している。
【０００９】
例えば、図１５（ａ）のＣＭＰ工程を行う直前の断面構成に示すように、半導体基板１０１の上に形成されたＥＬＫ膜１０２及びＤＰＬ膜１０３の配線非密集部Ａ及び配線密集部Ｂには、複数の配線溝が形成され、ＤＰＬ膜１０３の上には各配線溝を含め、銅めっき膜１０４がバリアメタル膜１０５を介在させて形成されている。
【００１０】
その後、図１５（ｂ）のＣＭＰ後の断面構成に示すように、配線密集部Ｂにおいては、ＣＭＰにより、段差量がＣの表面段差（いわゆるエロージョン）が発生するという問題がある。
【００１１】
前記従来の問題に鑑み、本発明は、比誘電率が小さい層間絶縁膜に形成された配線の配線密集部に生じるエロージョンを抑制して、比誘電率が小さい層間絶縁膜の露出を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、半導体装置を、層間絶縁膜である第１の絶縁膜の上に第２の絶縁膜及び第３の絶縁膜を設けることにより、配線密集部において第１の層間絶縁膜が露出しないようにする構成とする。
【００１３】
具体的に、本発明に係る半導体装置は、半導体領域の上に形成された第１の絶縁膜と、第１の絶縁膜の上に形成された第２の絶縁膜と、第１の絶縁膜及び第２の絶縁膜に形成され、実質的に同一の高さに配置された複数の配線とを備え、複数の配線は、単位面積当たりの配線占有率である第１の配線面積率を持つ第１の配線領域と、該第１の配線面積率よりも高い第２の配線面積率を持つ第２の配線領域とを有し、第２の絶縁膜における第２の配線領域の上面の高さは、第２の絶縁膜における第１の配線領域の上面の高さよりも低いことを特徴とする。
【００１４】
本発明の半導体装置によると、第２の絶縁膜における第２の配線領域の上面の高さは、第２の絶縁膜における第１の配線領域の上面の高さよりも低い。すなわち、配線密集部である第２の配線領域においては、第２の絶縁膜が残存しており、第１の絶縁膜が露出していないため、第１の絶縁膜にＥＬＫ膜を用いたとしても、該ＥＬＫ膜が露出することがない。
【００１５】
本発明の半導体装置において、第２の配線面積率は、２０％以上且つ９０％以下であってよい。
【００１６】
本発明の半導体装置において、第２の絶縁膜における第２の配線領域の上面の最も低い部分の高さは、第２の絶縁膜における第１の配線領域の上面の高さと比べて、第２の絶縁膜の膜厚の１％以上且つ９９％以下だけ低くてもよい。
【００１７】
また、本発明の半導体装置において、第２の絶縁膜における第２の配線領域の上面の最も低い部分の高さは、第２の絶縁膜における第１の配線領域の上面の高さと比べて、１ｎｍ以上且つ１０ｎｍ以下だけ低くてもよい。
【００１８】
本発明の半導体装置において、第１の絶縁膜と第２の絶縁膜との間には、第３の絶縁膜が形成されていてもよい。
【００１９】
この場合に、第３の絶縁膜は、第１の絶縁膜よりも誘電率が高いことが好ましい。
【００２０】
本発明の半導体装置において、第１の絶縁膜は、第２の絶縁膜よりも空孔率が高い絶縁膜であってもよい。
【００２１】
本発明の半導体装置において、第１の絶縁膜の誘電率は、第２の絶縁膜の誘電率よりも低いことが好ましい。
【００２２】
本発明の半導体装置において、第１の絶縁膜の誘電率は、２．７以下であることが好ましい。
【００２３】
本発明の半導体装置において、第２の絶縁膜は、窒素を含む絶縁膜であることが好ましい。
【００２４】
本発明の半導体装置において、第２の絶縁膜は、窒化シリコン、炭化窒化シリコン又は酸化窒化シリコンからなることが好ましい。
【００２５】
本発明の半導体装置において、第２の絶縁膜の膜厚は、第１の絶縁膜の膜厚の１％以上且つ２０％以下であってもよい。
【００２６】
また、本発明の半導体装置において、第２の絶縁膜の膜厚は、２０ｎｍ以下であってもよい。
【００２７】
本発明に係る半導体装置の製造方法は、半導体領域の上に、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程（ａ）と、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜に複数の配線溝を形成する工程（ｂ）と、各配線溝を含む第３の絶縁膜の上に、金属膜を形成する工程（ｃ）と、金属膜における第３の絶縁膜の上に形成された部分を除去する工程（ｄ）と、第３の絶縁膜を除去することにより、第１の絶縁膜及び第２の絶縁膜の各記配線溝に埋められた金属からなる複数の配線を形成する工程（ｅ）とを備え、工程（ｅ）において、第３の絶縁膜は、第２の絶縁膜よりも除去される速度が速いことを特徴とする。
【００２８】
本発明の半導体装置の製造方法によると、第２の絶縁膜の上に形成された第３の絶縁膜を除去することにより、第１の絶縁膜及び第２の絶縁膜の各配線溝に埋められた金属からなる複数の配線を形成する。このとき、第３の絶縁膜は第２の絶縁膜よりも除去される速度が速いため、第２の絶縁膜は、第３の絶縁膜を除去する際のストッパ膜として機能するので、第１の絶縁膜が露出することがない。
【００２９】
本発明の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、各配線溝を含む第３の絶縁膜の上にバリアメタル膜を形成する工程（ｆ）をさらに備え、工程（ｃ）において、金属膜はバリアメタル膜の上に形成し、工程（ｄ）は、バリアメタル膜における第３の絶縁膜の上に形成された部分をも除去する工程を含んでもよい。
【００３０】
本発明の半導体装置の製造方法において、複数の配線は、単位面積当たりの配線占有率である第１の配線面積率を持つ第１の配線領域と、該第１の配線面積率よりも高い第２の配線面積率を持つ第２の配線領域とを有し、第２の絶縁膜における第２の配線領域の上面の高さは、第２の絶縁膜における第１の配線領域の上面の高さよりも低くてもよい。
【００３１】
この場合に、第２の配線面積率は、２０％以上且つ９０％以下であってよい。
【００３２】
また、この場合に、第２の絶縁膜における第２の配線領域の上面の最も低い部分の高さは、第２の絶縁膜における第１の配線領域の上面の高さと比べて、第２の絶縁膜の膜厚の１％以上且つ９９％以下だけ低くてもよい。
【００３３】
また、第２の絶縁膜における第２の配線領域の上面の最も低い部分の高さは、第２の絶縁膜における第１の配線領域の上面の高さと比べて、１ｎｍ以上且つ１０ｎｍ以下だけ低くてもよい。
【００３４】
また、第３の絶縁膜は、第２の絶縁膜における第１の配線領域の上面の高さと、第２の絶縁膜における第２の配線領域の上面の高さの最も低い部分の高さの差以上の膜厚を有していることが好ましい。
【００３５】
本発明の半導体装置の製造方法において、第３の絶縁膜の第２の絶縁膜に対する研磨速度の比の値は、５０以上であることが好ましい。
【００３６】
本発明の半導体装置の製造方法は、工程（ｅ）において、第３の絶縁膜は化学機械研磨法によって除去され、且つ、第２の絶縁膜において研磨が停止することが好ましい。
【００３７】
この場合に、化学機械法には、セリアスラリを用いることができる。
【００３８】
この場合に、セリアスラリは、セリア粒子の濃度が１ｗｔ％以上且つ３ｗｔ％以下であり、添加物である界面活性剤の濃度が２ｗｔ％以上且つ４ｗｔ％以下であってよい。
【００３９】
本発明の半導体装置の製造方法において、工程（ａ）は、第１の絶縁膜と第２の絶縁膜の間に、第４の絶縁膜を形成する工程を含んでいてもよい。
【００４０】
本発明の半導体装置の製造方法において、第１の絶縁膜は、第２の絶縁膜よりも空孔率が高い絶縁膜であってもよい。
【００４１】
本発明の半導体装置の製造方法において、第３の絶縁膜は、第１の絶縁膜よりも誘電率が高くてもよい。
【００４２】
本発明の半導体装置の製造方法において、第１の絶縁膜の誘電率は、第２の絶縁膜の誘電率よりも低いことが好ましい。
【００４３】
本発明の半導体装置の製造方法において、第１の絶縁膜の誘電率は、２．７以下であることが好ましい。
【００４４】
本発明の半導体装置の製造方法において、第２の絶縁膜は、窒素を含む絶縁膜であることが好ましい。
【００４５】
本発明の半導体装置の製造方法において、第２の絶縁膜は、窒化シリコン、炭化窒化シリコン又は酸化窒化シリコンからなることが好ましい。
【００４６】
本発明の半導体装置において、第２の絶縁膜の膜厚は、第１の絶縁膜の膜厚の１％以上且つ２０％以下であってよい。
【００４７】
また、本発明の半導体装置の製造方法において、第２の絶縁膜の膜厚は、２０ｎｍ以下であってもよい。
【００４８】
本発明の半導体装置の製造方法において、第３の絶縁膜は、酸素を含む絶縁膜であることが好ましい。
【発明の効果】
【００４９】
本発明に係る半導体装置及びその製造方法によると、比誘電率が小さい層間絶縁膜に形成された配線の配線密集部に生じるエロージョンが抑制されて、比誘電率が小さい層間絶縁膜の露出を防止できるようになるため、配線層の低誘電率化と高信頼性とを確保することができる。
【発明を実施するための最良の形態】
【００５０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００５１】
図１は本発明の第１の実施形態に係る半導体装置であって、一配線層を示す部分的な断面構成を示している。なお、本実施形態において使用される材料及び各部材の寸法等の数値は好ましい例を示すに過ぎず、本実施形態に限定されることはない。また、本発明の技術思想の範囲を逸脱しない範囲で適宜変更は可能である。さらに、他の実施形態との組み合わせ等も可能である。
【００５２】
図１に示すように、第１の実施形態に係る半導体装置は、例えばシリコン（Ｓｉ）からなる半導体基板（半導体領域）１１の上に、層間絶縁膜として、膜厚が約１００ｎｍのＥＬＫ膜１２と、膜厚が約２０ｎｍのシリコン窒化（ＳｉＮ）膜１３とが形成されている。ここで、ＥＬＫ膜１２とは、適当な空孔形成材（例えばポロジェン）が添加されたＭＳＱ（メチルシルセスキオキサン）膜を半導体基板１１の上に成膜した後、熱処理又はプラズマ処理によって空孔形成材を除去することによって、ＭＳＱ膜の内部に多数の空孔を導入することができる。これにより、ＥＬＫ膜１２の比誘電率は、２．７又はそれ以下の２．５程度にまで低減できる。
【００５３】
また、ＳｉＮ膜１３の膜厚は、０ｎｍより厚く且つ２０ｎｍ以下程度が好ましい。なお、ＳｉＮ膜１３には、窒化シリコン（ＳｉＮ）に代えて、炭化窒化シリコン（ＳｉＣＮ）又は酸化窒化シリコン（ＳｉＯＮ）を用いることができる。
【００５４】
ＳｉＮ膜１３及びＥＬＫ膜１２には、ＳｉＮ膜１２を貫通してＥＬＫ膜１２に形成された複数の配線形成溝を埋めるように、銅（Ｃｕ）からなる配線１６が形成されている。ここで、各配線形成溝の底面及び壁面上には、例えば窒化タンタル（ＴａＮ）とタンタル（ｔａ）とからなり、膜厚が約１５ｎｍのバリアメタル膜１５を介在させている。
【００５５】
なお、配線非密集部Ａ及び配線密集部Ｂに形成された各配線１６は、半導体基板１１に形成された、図示しない半導体素子、容量素子又は抵抗素子等と接続されて、半導体集積回路を構成している。ここで、半導体集積回路は、３２ｎｍノード以細のデバイスを想定しており、図１に示す配線密集部Ｂにおける配線形成溝の幅は約５０ｎｍ以下である。
【００５６】
ここで、第１の実施形態の特徴として、ＳｉＮ膜１３における配線密集部Ｂの上面の高さは、ＳｉＮ膜における配線密集部Ｂを除く領域の上面の高さよりも、約１ｎｍ以上且つ約１０ｎｍ以下だけ低くなっている。
【００５７】
さらには、ＳｉＮ膜１３における配線密集部Ｂの上面の最も低い部分の高さは、ＳｉＮ膜１３における配線密集部Ｂを除く領域の上面の高さと比べて、ＳｉＮ膜１３の膜厚の約１％以上且つ約９９％以下だけ低い。
【００５８】
このように、第１の実施形態によると、比誘電率が小さいＥＬＫ膜１２に形成された配線１６の配線密集部Ｂに生じるエロージョンが抑制されて、該ＥＬＫ膜１２の露出を防止できるため、配線１６の低誘電率化と高信頼性とを確保することができる。
【００５９】
以下、前記のように構成された半導体装置、すなわち配線の製造方法について図２（ａ）〜図２（ｃ）、図３（ａ）及び図３（ｂ）を参照しながら説明する。
【００６０】
まず、図２（ａ）に示すように、半導体基板１１の上に、ＥＬＫ膜１２、ＳｉＮ膜１３及び膜厚が６０ｎｍのシリコン酸化（ＳｉＯ２）膜１４を順次成膜する。その後、成膜されたＳｉＯ２膜１４、ＳｉＮ膜１３を貫通し、ＥＬＫ膜１２の内部に達する複数の配線形成溝１２ａを形成する。
【００６１】
次に、図２（ｂ）に示すように、配線形成溝１２ａを含むＳｉＯ２膜１４の上に、バリアメタル膜１５を成膜する。続いて、銅による電解めっき時のシード層となるシードＣｕ膜（図示せず）を堆積する。その後、電解めっき法により、配線形成溝１２ａを含むバリアメタル膜１５の上に銅めっき膜１６Ａを堆積し、１００℃から４００℃程度の温度でアニール処理を行うことにより、シードＣｕ膜と銅めっき膜１６Ａとを一体化する。
【００６２】
次に、図２（ｃ）に示すように、化学機械研磨（ＣＭＰ）法により、バリアメタル膜１５の上に堆積した余剰な銅めっき膜１６Ａを研磨して除去することにより、銅めっき膜１６Ａから複数の配線１６を形成する。以下では、このＣＭＰ工程をＣｕ−ＣＭＰと呼ぶ。Ｃｕ−ＣＭＰ工程の後の配線密集部Ｂには、エロージョンと呼ばれる段差が発生する。このエロージョンの段差量Ｃは、ＣＭＰプロセスにもよるが、３２ｎｍノードプロセスにおいては、銅の配線面積率が９０％の場合の配線密集部Ｂにおいて４０ｎｍから６０ｎｍ程度発生する。
【００６３】
次に、図３（ａ）に示すように、再度、ＣＭＰ法により、ＳｉＯ２膜１４の上に堆積した余剰なバリアメタル膜１５を研磨して除去する。このバリアメタル膜１５を除去するＣＭＰ工程をバリアＣＭＰと呼ぶ。バリアＣＭＰ工程の後の配線密集部Ｂに生じたエロージョンの段差量Ｃは、バリアメタル膜１５が研磨された分だけ低減される。
【００６４】
ところで、従来の銅配線を用いる半導体装置の製造方法においては、Ｃｕ−ＣＭＰ工程及びバリアＣＭＰ工程の２段階の研磨工程によってＣＭＰプロセスは完結する。しかしながら、本発明においては、図３（ｂ）に示すように、バリアＣＭＰの後にＳｉＯ２膜１４を酸化セリウム（ＣｅＯ２）からなる粒子が添加された、いわゆるセリアスラリを用いた研磨（セリアＣＭＰと呼ぶ。）により除去する。
【００６５】
これにより、Ｃｕ−ＣＭＰ及びバリアＣＭＰによって発生したエロージョンが、ＳｉＯ２膜１４を研磨することによりほぼ解消される。このとき、ＳｉＯ２膜１４はその下のＳｉＮ膜１３との高い研磨レート選択比により、ＣＭＰによる研磨が自動停止する。但し、ＳｉＮ膜１３の上にＳｉＯ２膜１４を残存させないためにはオーバ研磨を行う必要がある。従って、ＣＭＰ法というプロセス手段を用いる限りは、配線密集部Ｂにエロージョンが再発生することは仕方がない。しかしながら、本実施形態に係るセリアＣＭＰは、このエロージョンの再発生を抑制できるため、発生した段差量Ｃは配線面積率が９０％の領域で１０ｎｍ程度である。このようなパターン依存性が発生することは、ＣＭＰ法を実施している証拠にもなる。これにより、最終的には、ＥＬＫ膜１２を露出をすることなく銅からなる配線１６を形成できるため、高い信頼性を有する配線１６を得ることができると共に、最終的な段差をも最小限に抑えることができる。
【００６６】
以下、本願発明者が実験した結果を具体的に示しながら、ＣＭＰの配線パターン依存性と層間絶縁膜の誘電率との関係を説明する。
【００６７】
図４は第１の実施形態に係るセリアＣＭＰプロセス後の配線密集部Ｂにおけるエロージョン量と配線面積率との関係を従来のＣＭＰプロセスを併せて示している。図４においては、従来のＣＭＰプロセスは、Ｃｕ−ＣＭＰ及びバリアＣＭＰを終了した後のエロージョン量を示しており、配線面積率の増大に応じて、エロージョン量は大きくなっている。その数値は配線面積率が９０％の領域で最大段差値の４０ｎｍを示している。一般に、半導体装置は、９０％以上の配線面積率をデザインルールとして使用することはないため、配線面積率が９０％でのデータを評価対象とすればよい。一方、本実施形態に係るセリアＣＭＰ後のエロージョン量の傾向は配線面積率が９０％の領域を最大段差として、その数値は１０ｎｍ程度である。
【００６８】
［表１］に第１の実施形態における研磨条件を示す。
【００６９】
【表１】
2010171064.tif 000003
【００７０】
次に、エロージョンによる段差が層間絶縁膜の誘電率に及ぼす影響について図５に基づいて説明する。
【００７１】
図５はＥＬＫ膜上に設けるキャップ膜の材料の違いによる膜厚と誘電率との関係を示している。
【００７２】
キャップ膜として、従来の構成ではＤＰＬ膜を用い、本実施形態においてはＳｉＮ膜を用いている。両者の膜厚の増加と誘電率の上昇分とを調べた結果、ＤＰＬ膜ではΔｋeff＝０．０４／１０ｎｍであり、ＳｉＮ膜ではΔｋeff＝０．０８／１０ｎｍであった。
【００７３】
次に、構造設計として、従来例と本実施形態とにそれぞれ必要な各キャップ膜の膜厚を検討すると、図４で示したように最大段差となる配線面積率が９０％の領域のエロージョン量以上の膜厚がＥＬＫ膜を露出しないためには必要となる。このため、従来例では図４及び図５に示したαの位置、すなわち必要な膜厚として４０ｎｍが必要となるので、そのΔｋeffは０．１６となる。一方、本実施形態によると、図４から、配線面積率が９０％の領域でのエロージョン量が１０ｎｍであるため、図５に示すβの位置にあるΔｋeff＝０．０８の上昇分に抑えることができる。
【００７４】
以上により、本実施形態と従来との誘電率及び信頼性の観点からの優位差を比較した結果を図６（ａ）及び図６（ｂ）に示す。ここで、配線全体の実効誘電率を算出するため、配線構造として比誘電率が２．４のＥＬＫ膜を用い、そのエッチングストッパ膜として比誘電率が０．４のＳｉＣＮ膜を用いた場合を想定して、比誘電率の値（ｋ値）をそれぞれ算出して両者を比較した。その結果、図６（ａ）に示すように、本実施形態はｋ＝２．８８となり、従来例はｋ＝２．９６となり、本発明の方が実効誘電率としては優位であることが分かる。また、従来例ではＥＬＫ膜が露出するため、信頼性の観点からは問題がある。一方、本実施形態においては、ＥＬＫ膜１２が露出しないことから、信頼性が低下しない点でも効果は大きい。なお、図６（ｂ）は実効誘電率ｋeffの算出領域を示している。
【００７５】
このように、本実施形態に係る配線構造及びＣＭＰプロセスは、３２ｎｍノード以細の半導体デバイスに有効な技術である。そこで、本実施形態の根幹となるセリアＣＭＰの研磨プロセスについて以下に詳細に説明する。
【００７６】
本願発明者は、セリアスラリの特徴である段差緩和能力の高さと窒化シリコン（ＳｉＮ）の高選択比とに着目して、配線構造にＣＭＰプロセスとして導入し、その検討を行って高い効果を得られることを見出した。
【００７７】
セリアスラリは、配位子となる界面活性剤が添加されており、スラリ粒子の端部が酸化セリウムで修飾され、スラリ粒子の周辺に有機酸等の化合物が配位した構造を有するスラリである。このセリアスラリが高い段差緩和能力を有する特徴は、セリア粒子の周囲に配位子があり、ある程度の圧力を負荷しなければ粒子を取り巻く配位子を除去できない構造を持つ。このため、セリアスラリは、ある閾値を超えた圧力が負荷されることにより、配位子が除去されて、粒子がむき出しになることにより急激に研磨レートが向上する。
【００７８】
この一連の工程を図７及び図８に模式的に示す。ここで、図７は研磨圧力と研磨レートとの関係を示している。図７に示すように、セリアスラリはある閾値を超える研磨圧力を印加することにより、その後、研磨圧力に比例して急激に研磨レートが高くなっている。
【００７９】
次に、図８（ａ）〜図８（ｃ）を参照しながら、平坦性とＳｉＮ膜（窒化膜）に対する選択性に関して、素子分離膜であるＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）プロセスを例に説明する。図８（ａ）〜図８（ｃ）はセリアスラリによる研磨開始から終了までの研磨メカニズムを模式的に表している。
【００８０】
図８（ａ）は研磨開始初期段階であって、半導体基板２１及びその上のＳｉＮ膜２２に選択的に形成された溝部（トレンチ）を覆うように、ＳｉＯ２膜２３が堆積されており、研磨パッド２４がセリアスラリを介在させた状態で圧着されている。この段階での研磨は、ＳｉＯ２膜２３の表面の初期の凹凸形状に応じて、凸部のみが選択的に研磨される。これは、上述したように、セリアスラリの圧力依存性によって、その凸部のみが研磨圧力による作用をセリア粒子に受けるからである。一方、ＳｉＯ２膜２３の凹部は、セリア粒子が添加剤である界面活性剤による保護作用を受けることにより、研磨が抑制される。
【００８１】
次に、図８（ｂ）に示すように、続いてＳｉＯ２膜２３に対してその凸部が選択的に研磨されるため、ＳｉＯ２膜２３の凹凸状の段差が解消されて平坦化がほぼ完了する。
【００８２】
次に、図８（ｃ）に示すように、研磨終了時点では、ＳｉＮ膜２２が露出した時点で添加剤が選択的にＳｉＮ膜２２に吸着する。この理由は、添加剤として使用する界面活性剤は、主にポリアクリル酸アンモニウム塩等の負に帯電した状態で使用する。このため、酸性雰囲気に調整されたセリアスラリ中では、ＳｉＮ膜２２の表面が正に帯電する。これにより、添加剤はＳｉＮ膜２２の表面に選択的に吸着されるので、該ＳｉＮ膜２２に対する研磨を阻害する。その結果、ＳｉＮ膜２２に対する高い研磨選択比が生じるので、ＳｉＮ膜２２に対する研磨が実質的に自動停止する。
【００８３】
このように、上記の特性を持つセリアスラリを配線層の形成に適用することにより、バリアＣＭＰの後に発生した段差を高い段差緩和能力で研磨が進行すると共に、高い選択比を持つＳｉＮ膜を研磨停止膜として採用することにより、ＥＬＫ膜の露出を防止することができる。
【００８４】
図９にセリアＣＭＰにセリアスラリを用いたときの被研磨膜であるＳｉＯ２膜と、初期段差すなわちバリアＣＭＰの後のエロージョンとの関係を示す。図９からは、初期段差と同等のＳｉＯ２の研磨量で段差が緩和されることが分かる。従って、セリアスラリを用いると、凹凸状の段差を理想的に研磨することが可能である。このことから、セリアＣＭＰを実施するためのＳｉＯ２膜における必要な膜厚は、研磨前の初期段差であるエロージョン量と図１０に示す関係にあることになる。すなわち、ＳｉＯ２膜の膜厚の必要要件として、エロージョン量以上の膜厚を要することが分かる。第１の実施形態において、ＳｉＯ２膜１４の膜厚として６０ｎｍを設定している。
【００８５】
これは、図４からバリアＣＭＰの後の最大段差部となる、配線面積率が９０％の領域でエロージョン量が約４０ｎｍであることから、十分な段差緩和へのマージンを取って実験を試みたことによる。言い換えれば、ＳｉＯ２膜１４の膜厚が少なくとも４０ｎｍであれば、本実施形態は実現可能である。
【００８６】
なお、本実施形態に用いるセリアスラリには、セリア粒子の濃度が約１ｗｔ％以上且つ３ｗｔ％以下であり、添加物である界面活性剤の濃度が約２ｗｔ％以上且つ４ｗｔ％以下であるセリアスラリを用いることができる。
【００８７】
また、ＳｉＯ２膜１４はいわゆる犠牲膜であり、ＳｉＮ膜１３との間で研磨選択比を有する材料であればよい。例えば、特にその研磨選択の比の値が５０以上である材料としてＳｉＮに代えて、例えば炭化窒化シリコン（ＳｉＣＮ）を用いることもできる。
【００８８】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８９】
図１１は本発明の第２の実施形態に係る半導体装置であって、一配線層を示す部分的な断面構成を示している。なお、本実施形態において使用される材料及び各部材の寸法等の数値は好ましい例を示すに過ぎず、本実施形態に限定されることはない。また、本発明の技術思想の範囲を逸脱しない範囲で適宜変更は可能である。なお、図１１において図１に示した部材と同一の部材には同一の符号を付すことにより説明を省略する。
【００９０】
図１１に示すように、第２の実施形態においては、ＥＬＫ膜１２とＳｉＮ膜１３との間に、例えば膜厚が約１０ｎｍのＳｉＯ２からなるＤＰＬ膜１７が形成されている。
【００９１】
なお、第２の実施形態においても、銅からなる各配線１６は、半導体基板１１に形成された、図示しない半導体素子、容量素子又は抵抗素子等と接続されて半導体集積回路を構成している。
【００９２】
以下、前記のように構成された半導体装置、すなわち配線の製造方法について図１２（ａ）〜図１２（ｃ）及び図１３（ａ）〜図１３（ｃ）を参照しながら説明する。
【００９３】
まず、図１２（ａ）に示すように、半導体基板１１の上に、ＥＬＫ膜１２、ＤＰＬ膜１７、ＳｉＮ膜１３及び膜厚が６０ｎｍのＳｉＯ２膜１４を順次成膜する。その後、成膜されたＳｉＯ２膜１４、ＳｉＮ膜１３、ＤＰＬ膜１７及びＥＬＫ膜１２に複数の配線形成溝１２ａを形成する。
【００９４】
次に、図１２（ｂ）に示すように、配線形成溝１２ａを含むＳｉＯ２膜１４の上に、バリアメタル膜１５を成膜する。続いて、シードＣｕ膜（図示せず）を堆積し、電解めっき法により、配線形成溝１２ａを含むバリアメタル膜１５の上に銅めっき膜１６Ａを堆積する。続いて、１００℃から４００℃程度の温度でアニール処理を行うことにより、シードＣｕ膜と銅めっき膜１６Ａとを一体化する。
【００９５】
次に、図１２（ｃ）に示すように、ＣＭＰ法により、バリアメタル膜１５の上の余剰な銅めっき膜１６Ａを除去することにより、銅めっき膜１６Ａから複数の配線１６を形成する。このＣｕ−ＣＭＰ工程の後の配線密集部Ｂには、段差量Ｃのエロージョンが発生する。このエロージョンの段差量Ｃは、前述したように、例えば３２ｎｍノードプロセスにおいては、銅の配線面積率が９０％の場合の配線密集部Ｂにおいて４０ｎｍから６０ｎｍ程度である。
【００９６】
次に、図１３（ａ）に示すように、再度、ＣＭＰ法により、ＳｉＯ２膜１４の上の余剰なバリアメタル膜１５を研磨して除去する。ここで、第１の実施形態と同様に、このバリアＣＭＰ工程の後の配線密集部Ｂに生じたエロージョンの段差量Ｃは、バリアメタル膜１５が研磨された分だけ低減される。
【００９７】
次に、図１３（ｂ）及び（ｃ）に示すように、いわゆるセリアＣＭＰを実施する。ここでは、ＥＬＫ膜１２とＳｉＮ膜１３との間に設けたＤＰＬ膜１７の必要性について、第１の実施形態と比較して説明する。
【００９８】
前述したように、セリアＣＭＰは、ＳｉＮ膜１３に対する研磨レート選択性が高いため、以下に示すような事態が起こることは少ない。しかしながら、その予防策として実施することは有効である。
【００９９】
具体的には、ＣＭＰプロセスは、スラリをウエハ上に流して機械的に研磨を行うため、ウエハ面内での研磨レートが不均一である場合に、例えばウエハの中心部と比べてウエハの端部が過剰に研磨される、すなわちＳｉＮ膜１３が露出した後、さらにオーバ研磨されることがある。
【０１００】
例えば、図１３（ｂ）に示すウエハの中心部においては、ＳｉＮ膜１３で研磨が停止するのに対し、図１３（ｃ）に示すウエハの端部においては、オーバ研磨によってＳｉＮ膜１３で研磨が停止せず、下地のＤＰＬ膜１７が露出する。従って、図１３（ｃ）に示すウエハの端部のエロージョンの段差量Ｃ２は、図１３（ｂ）に示すウエハの中心部のエロージョンの段差量Ｃ１よりも大きい。この場合のオーバ研磨量とエロージョン量との関係を図１４に示す。
【０１０１】
図１４に示すように、ウエハ中心部のオーバ研磨量を標準量とした場合に、ウエハの端部のオーバ研磨量は標準量の２倍以上となる。この場合は、最大段差部にはＳｉＮ膜１３が残存しないため、該ＳｉＮ膜１３の下地膜が露出することになる。
【０１０２】
そこで、第２の実施形態においては、ＥＬＫ膜１２の上面をＤＰＬ膜１７によって覆う（キャップする）ことによって、該ＥＬＫ膜１２の露出を防止している。ここで、ＳｉＮ膜１３の膜厚は２０ｎｍ以下が好ましい。これは図５で示したように、ＳｉＮ膜１３が２０ｎｍよりも大きいと誘電率の観点から、単位膜厚当たりの誘電率の上昇率が小さいＤＰＬ膜を用いる方が、配線１６の全体の実効誘電率を小さくすることができるためである。
【０１０３】
第２の実施形態においては、ウエハの端部での段差が２１ｎｍであった場合を想定している。この場合、ＳｉＮ膜１３の膜厚は２０ｎｍとし、ＤＰＬ膜１０の膜厚は１０ｎｍを適用すればよい。その結果、ウエハの端部での誘電率の上昇分としては、ＳｉＮ膜１３の膜厚２０ｎｍ（Δｋeff＝０．１６）分と、ＤＰＬ膜１７の膜厚１０ｎｍ（Δｋeff＝０．０４）分とを加えると、Δｋeff＝０．２となる。この上昇分は、膜厚が３０ｎｍのＳｉＮ膜１３（Δｋeff＝０．２４）を用いる場合と比べて小さい。
【０１０４】
このように、第２の実施形態によると、ＥＬＫ膜１２とＳｉＮ膜１３との間にＤＰＬ膜１７を設けることにより、ウエハの端部においてもＥＬＫ膜１２が露出することを確実に防止することができる。
【産業上の利用可能性】
【０１０５】
本発明に係る半導体装置及びその製造方法は、比誘電率が小さい層間絶縁膜に形成された配線の配線密集部に生じるエロージョンが抑制されて、比誘電率が小さい層間絶縁膜の露出を防止できるようになって、配線層の低誘電率化と高信頼性とを確保することができ、特に、埋め込み配線を有する層間絶縁膜に多孔質の低誘電率絶縁膜を用いた半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１の実施形態に係る半導体装置における配線層を示す部分的な断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す部分的な工程順の断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す部分的な工程順の断面図である。
【図４】本発明の第１の実施形態に係るセリアＣＭＰプロセス後の配線密集部におけるエロージョン量と配線面積率との関係を従来のＣＭＰプロセスと共に示したグラフである。
【図５】ＥＬＫ膜上に設けるキャップ膜の材料の違いによる膜厚と誘電率との関係を示すグラフである。
【図６】（ａ）は本発明の第１の実施形態に係る半導体装置と従来の半導体装置との誘電率及び信頼性の観点からの優位差を比較した表である。（ｂ）は実効誘電率ｋeffの算出領域を示す模式的な断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法におけるセリアスラリによる研磨圧力と研磨レートの関係を示すグラフである。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法におけるセリアスラリの研磨メカニズムを説明する模式的な断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法であって、セリアスラリを用いたときのＳｉＯ２膜と、初期段差（バリアＣＭＰ後）のエロージョンとの関係を示すグラフである。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法であって、セリアＣＭＰにおけるＳｉＯ２膜の必要膜厚を説明するグラフである。
【図１１】本発明の第２の実施形態に係る半導体装置における配線層を示す部分的な断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す部分的な工程順の断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法であって、（ｂ）はウエハの中心部を示す部分的な断面図であり、（ｃ）はウエハの端部を示す部分的な断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法におけるウエハ中心部のオーバ研磨量とウエハの端部のオーバ研磨量を示すグラフである。
【図１５】本発明の課題を説明する図であって、従来の半導体装置における配線層を示す部分的な断面図である。
【符号の説明】
【０１０７】
Ａ      配線非密集部（第１の配線領域）
Ｂ      配線密集部（第２の配線領域）
Ｃ      エロージョン（段差量）
Ｃ１      エロージョン（段差量）
Ｃ２     エロージョン（段差量）
１１    半導体基板（半導体領域）
１２    ＥＬＫ膜
１３    ＳｉＮ膜
１４    ＳｉＯ２膜
１５    バリアメタル膜
１６    配線
１６Ａ  銅めっき膜
１７    ＤＰＬ膜
２１    半導体基板（半導体領域）
２２    ＳｉＮ膜
２３    ＳｉＯ２膜
２４    研磨パッド
【図１】
2010171064.tif 000004
【図２】
2010171064.tif 000005
【図３】
2010171064.tif 000006
【図４】
2010171064.tif 000007
【図５】
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【図６】
2010171064.tif 000009
【図７】
2010171064.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2010171064.tif 000017
【図１５】
2010171064.tif 000018