(57)【要約】【課題】製造工程のばらつきによる誤差を考慮したトリミングコードの設定を容易に行うことができるようにする。【解決手段】半導体装置は、被調整電源１の出力電圧Ｖａを調整するトリミングコードＴＭＲＣ（＝ＴＭＲＣ１）を変化させながら発生し、被調整電源１の出力電圧Ｖａが目標電圧Ｖｔに対応する値となった場合のトリミングコードＴＭＲＣをトリミングコード記憶回路３に記憶し、記憶したトリミングコードＴＭＲＣ（＝ＴＭＲＣ２）に基づき被調整電源１の出力電圧Ｖａを設定する。【選択図】図２
2010171369.tif 000002
【特許請求の範囲】
【請求項１】
電源制御部は、被調整電源部の出力電圧を調整する制御信号を変化させながら発生し、該制御信号に基づいた該被調整電源部の出力電圧が制御目標電圧に対応する値となった場合の該制御信号を記憶し、記憶した該制御信号に基づいて該被調整電源部の出力電圧を設定する
ことを特徴とする半導体装置。
【請求項２】
前記被調整電源部が、
入力される前記制御信号に応じて動作状態が設定される被トリミング回路を有し、
基準となる電圧と前記被トリミング回路に設定された動作状態とに応じて出力電圧を変化させて出力する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電源制御部が、
前記制御信号を変化させながら発生する制御信号発生回路と、
前記被調整電源部の出力電圧と前記制御目標電圧とを比較する比較回路と、
前記比較回路の比較結果が変化した場合の該制御信号を記憶する不揮発性記憶回路と、
前記制御信号発生回路から出力される制御信号と前記不揮発性記憶回路に記憶された制御信号とのいずれかを前記被トリミング回路に入力する選択回路と
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記不揮発性記憶回路が、
前記制御信号発生回路が出力する制御信号を記憶する
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御信号発生回路が、
入力されたクロック信号をカウントするカウンタ回路と、
前記カウンタ回路のカウント値に基づいて前記制御信号を出力する制御信号出力回路とを有し、
前記制御信号を変化させながら発生するとともに、前記比較回路の比較結果が変化した場合のカウント値を保持してそれに基づく制御信号を出力するものである
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記制御目標電圧が外部から入力される
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記被調整電源部の出力電圧が当該半導体装置内部の素子を用いて発生された第１の温度勾配を有する電圧であり、
前記制御目標電圧が当該半導体装置内部の素子を用いて発生された前記第１の温度勾配と異なる第２の温度勾配を有する電圧である
ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１又は第２の温度勾配のいずれかの傾きが予め定められる所定の範囲内である
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記被調整電源部が、
入力される前記制御信号に応じて動作状態が設定される被トリミング回路を有し、
前記第１の温度勾配を有する電圧と前記被トリミング回路に設定された動作状態とに応じて出力電圧を変化させて出力する
ことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記電源制御部が、
前記制御信号を変化させながら発生する制御信号発生回路と、
前記被調整電源部の出力電圧と前記制御目標電圧とを比較する比較回路と、
前記比較回路の比較結果が変化した場合の該制御信号を記憶する不揮発性記憶回路と、
前記制御信号発生回路から出力される制御信号と前記不揮発性記憶回路に記憶された制御信号とのいずれかを前記被トリミング回路に入力する選択回路と
を備えることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記不揮発性記憶回路が、
前記制御信号発生回路が出力する制御信号を記憶する
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記制御目標電圧が当該半導体装置内部の素子から構成された定電流源とダイオードとを直列接続した回路を用いて発生された電圧である
ことを特徴とする請求項７に記載の半導体装置。
【請求項１３】
前記被調整電源部の出力電圧が当該半導体装置内部の素子から構成されたバンドギャップリファレンス回路を用いて発生された電圧である
ことを特徴とする請求項７に記載の半導体装置。
【請求項１４】
前記被調整電源部の出力電圧が前記制御目標電圧に対応する値となった場合にそれを示す信号を出力する回路を備える
ことを特徴とする請求項７に記載の半導体装置。
【請求項１５】
前記電源制御部が、
前記制御信号を変化させながら発生するものであって、かつその変化の量を変えながら、前記制御信号をその変化量分増加又は減少させながら前記制御信号を発生する制御信号発生回路と、
前記被調整電源部の出力電圧と前記制御目標電圧とを比較する比較回路と、
前記比較回路の比較結果が変化した場合の該制御信号を記憶する不揮発性記憶回路と、
前記制御信号発生回路から出力される制御信号と前記不揮発性記憶回路に記憶された制御信号とのいずれかを前記被トリミング回路に入力する選択回路と
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項１６】
前記制御信号発生回路が、
前記比較回路の比較結果を受けて、バイナリサーチによって前記制御信号を変化させながら発生するものである
ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記被トリミング回路が、重み付けされた複数の抵抗素子と、その複数の抵抗素子を短絡させる複数のスイッチとを備えてなる
ことを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路特性等の調整を行う半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、例えば電源電圧トリミング処理といわれる処理によって、内部電源の電圧がチップ毎にヒューズトリミング等によって調整され回路特性が設定される。従来の電源電圧トリミング処理では、まず電源電圧を、メモリテスタの機能、あるいは被試験デバイスが搭載する機能を用いて、数値情報として読み取る。そして、読み取った数値と目標数値との差分から、人、あるいは多くの場合はコンピュータが、数値的に処理することによって、トリミングコードを算出する。このトリミングコードはヒューズの接続状態を設定する情報であり、ヒューズトリマにそのトリミングコードを与えることでトリミングヒューズが切断される。この方法の問題点は、トリミングコードとそれによって調整される電圧に誤差がある場合、その誤差がトリミング結果の誤差に直結してしまうことである。すなわち、電源電圧トリミング処理では、通常、調整用回路の接続状態をヒューズのトリミングで変化させる（あるいは選択する）ことで、電源電圧が調整される。その際、同一のトリミングコードに基づく接続状態は、当然、デバイスの特性に依存せず同一となる。しかし、調整用回路の構成に応じて、接続状態の変化と電圧の調整幅（あるいは調整値）との関係には、デバイス特性によるばらつきが生じる。この接続状態の変化と調整された電圧との関係のばらつきが、電源電圧のトリミング結果の目標値に対する誤差となって現れる。
【０００３】
調整用回路に対しては、トリミングコードによって抵抗素子の分割点や素子数などを変化させるような設計がなされることが一般的である。この場合の素子の特性は、製造工程に左右される特性であり、ウエハの直径が肥大化していく昨今では、チップ間差は無視できない。そこで従来は、トリミングコード妥当性の確認のため、トリミングコードで擬似的にヒューズトリミング後の状態を再現するようなテストモードを用い、ヒューズトリミング後の状態を再現し、この状態で電源電圧を再測定し、誤差を認識して、トリミングコードに変更をかけるといったことが行われていた（例えば、特許文献１参照）。しかしながら、この方法は明らかに二度手間になる方法である。
【０００４】
また、テストモードの設定が揮発的であるため電源投入毎に設定する必要があり、またトリミングコードの性質によって設定箇所は多数あり、電源投入を伴う試験項目が増えるほどテスト時間の増加が問題になる（例えば、特許文献２参照）。また、他の先行技術文献として、特許文献３や非特許文献１がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−１４１０４１号公報
【特許文献２】特開２００８−０５３２５９号公報
【特許文献３】特開２００３−１５２０９２号公報
【非特許文献】
【０００６】
【非特許文献１】中森章著、「マイクロプロセッサ・アーキテクチャ入門」、ＣＱ出版株式会社、２００４年４月１日、Ａｐｐｅｎｄｉｘ６  高速演算器の実際
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、半導体装置においては、製造工程のばらつきによる誤差を考慮したトリミングコードの設定が課題となる。
【０００８】
また、特許文献１に記載されているトリミング方法では、ヒューズ素子と直列にスイッチング素子を設け、このスイッチング素子をオン／オフ制御することで電源電圧を反復して調整可能とした。ヒューズ素子のトリミングに要する時間に比べスイッチング素子のオン／オフは制御は高速に行うことができる。しかしながら、反復する調整は、電圧の測定・比較とトリミングコードの変更とを繰り返して行われるため、複数回のトリミングコードの設定などの処理が必要となる。
【０００９】
また、半導体装置における設定箇所は多数あり、電源投入を伴う試験項目が増えるほどテスト時間の増加が問題となる。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、電源制御部が、被調整電源部の出力電圧を調整する制御信号を変化させながら発生し、該制御信号に基づいた該被調整電源部の出力電圧が制御目標電圧に対応する値となった場合の該制御信号を記憶し、記憶した該制御信号に基づいて該被調整電源部の出力電圧を設定することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、被調整電源部の出力電圧が制御目標電圧に対応する値となった場合の制御信号を記憶して、この記憶した制御信号に基づいて被調整電源部の出力電圧の設定を行うことができる。これによれば、制御信号を自動的に変化させてその半導体装置に対応する値に設定することができるので、製造工程のばらつきによる誤差を考慮した制御信号の設定を容易に行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置の実施形態における電源電圧の合わせ込み原理を説明するための模式図。
【図２】本発明の半導体装置の一実施形態の回路構成を示すブロック図。
【図３】図２の実施形態の変形例の回路構成を示すブロック図。
【図４】図２および図３の被調整電源１の構成例を示す回路図。
【図５】図２および図３のトリミングコード発生・記憶回路２の構成例を示すブロック図。
【図６】本発明の半導体装置の他の実施形態におけるトリミング調整時の接合温度を検知（記録）するための原理を説明するための模式図。
【図７】本発明の半導体装置の他の実施形態の回路構成を示すブロック図。
【図８】図７の実施形態の変形例の回路構成を示すブロック図。
【図９】図７および図８の被調整電源１ｂの構成例を示す回路図。
【図１０】図７および図８の温度依存のある電源７の構成例を示す回路図。
【図１１】図２、図３、図７および図８の半導体装置にテストモード１〜３信号ＴＭ１〜３を供給するための制御回路の構成例を示すブロック図。
【図１２】図１１の制御回路８においてテストモード１でトリミングコードを確定するまでの動作を示す波形図。
【図１３】図１１の制御回路８においてテストモード３でトリミング結果を確認する際の動作を示す波形図。
【図１４】本発明の半導体装置の他の実施形態の回路構成（半導体装置１００ｅ）を示すブロック図。
【図１５】図１４のトリミングコード発生・記憶回路２１１の構成例を示すブロック図。
【図１６】図１５のデコーダ２２２の構成例を示す回路図。
【図１７】図１４の被調整電源２１３の構成例を示す回路図。
【図１８】図１４の半導体装置１００ｅにおけるリニアサーチによる探索の様子を説明するための模式図。
【図１９】図１４の半導体装置１００ｅにおけるバイナリサーチによる探索の様子を説明するための模式図。
【図２０】図１４のトリミングコード発生・記憶回路２１１の構成例（トリミングコード発生・記憶回路２１１ａ）を示すブロック図。
【図２１】図２０のトリミングコード発生・記憶回路２１１ａの詳細構成例を示すブロック図。
【図２２】図２１の１ビット全加算器３５１等の構成例を示す回路図。
【図２３】図１４の半導体装置１００ｅにテストモード０〜３信号を供給するための制御回路の構成例を示すブロック図。
【図２４】図１４の半導体装置１００ｅにおけるバイナリサーチ時の動作を説明するためのタイミングチャート。
【図２５】図１４の半導体装置１００ｅにおけるテストモード３時の動作を説明するためのタイミングチャート。
【図２６】図１４の半導体装置１００ｅにおけるリニアサーチ時の動作を説明するためのタイミングチャート。
【図２７】本発明の半導体装置のさらに他の実施形態の回路構成（半導体装置１００ｆ）を示すブロック図
【図２８】図１４の被トリミング回路２１５の変形例（被トリミング回路２１５ａ）を示す回路図。
【図２９】図１４のトリミングコード発生・記憶回路２１１の他の構成例（トリミングコード発生・記憶回路２１１ｂ）を示すブロック図。
【図３０】図１４のトリミングコード発生・記憶回路２１１の他の構成例（トリミングコード発生・記憶回路２１１ｃ）を示すブロック図。
【図３１】図３０のトリミングコード発生・記憶回路２１１ｃの詳細構成例を示すブロック図。
【図３２】図１４の半導体装置１００ｅにおけるバイナリサーチ時の動作を説明するための他のタイミングチャート。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明による半導体装置の実施の形態について説明する。まず、図１を参照して本実施形態におけるトリミングの際の電源電圧の合わせ込みの原理について説明する。図１は、それが出力する電源電圧が調整対象となる被調整電源の出力電圧Ｖａと、調整の目標電圧（制御目標電圧）Ｖｔとの関係を示す説明図である。ここで被調整電源の出力電圧Ｖａが、トリミングコード（制御信号）によって調整できるようになっているものとする。
【００１４】
本実施形態では、トリミングコードによって示される値を変化させながら被調整電圧Ｖａを徐徐に変化させ、目標電圧Ｖｔと交差するトリミングコードを検出し、そのコードでヒューズトリミングを行う。図１では、被調整電源の出力電圧Ｖａを、目標電圧Ｖｔより高い状態から、徐徐に、近づけていく様子を示してある。本実施形態では、注目しているのがトリミングコードではなく、被調整電圧Ｖａが目標電圧Ｖｔと一致しているかどうかであるところが肝要である。このようにして半導体装置ごとにトリミングコードを変化させることで、製造ばらつきを加味した状態で所望の電圧のトリミングが可能となる。
【００１５】
次に、図２を参照して電源電圧の合わせ込みの際に用いる回路の構成例について説明する。図２は、本実施形態の半導体装置の構成例を示すブロック図である。ただし、図２は、本実施形態の半導体装置の内部構成の一部、すなわち、本実施形態が特徴とする電源合わせ込みに用いる構成部分を示している。つまり、本実施形態の半導体装置は、例えば半導体記憶装置などとして構成できるが、その場合のメモリセルアレイ等の他の構成は図示を省略されていることになる。
【００１６】
図２に示す半導体装置１００ａは、出力電圧をトリミングコードＴＲＭＣによって調整される被調整電源１と、トリミングコード発生・記憶回路２と、トリミングコード記憶回路３と、セレクタ４と、コンパレータ５とを備えて構成されている。このうち、被調整電源１を除いた、トリミングコード発生・記憶回路２と、トリミングコード記憶回路３と、セレクタ４と、コンパレータ５とが、電源制御部１０ａを構成するものであり、これらの回路によって、被調整電源１（被調整電源部）の出力電圧を調整するトリミングコードＴＲＭＣを変化させながら発生し、トリミングコードＴＲＭＣに基づいた被調整電源１の出力電圧Ｖａが目標電圧Ｖｔに対応する値となった場合のトリミングコードＴＲＭＣを記憶し、記憶したトリミングコードＴＲＭＣに基づいて被調整電源１の出力電圧Ｖａを設定する。ここで、トリミングコードＴＲＭＣは、トリミングコードＴＲＭＣ１とトリミングコードＴＲＭＣ２を２つの入力信号とするセレクタ４から出力される信号であり、このセレクタ４の選択出力は、制御信号Ｓ１に基づいて決定される。
【００１７】
被調整電源１は、端子６６から基準電圧Ｖｒｅｆが入力される電圧調整回路１１と、入力されるトリミングコードＴＲＭＣに応じて動作状態が設定される被トリミング回路１２とから構成されている。そして、被調整電源１は、電圧調整回路１１に入力される基準電圧Ｖｒｅｆと被トリミング回路１２に設定された動作状態とに応じて出力電圧Ｖａを変化させて出力する。
【００１８】
トリミングコード発生・記憶回路２は、端子６１からテストモード１信号ＴＭ１が入力されて、トリミングコードＴＭＲＣ１を変化させながら発生するとともに、入力信号ＣＲのレベルが変化した場合に（この例では「Ｌ」から「Ｈ」に変化した場合に）発生中のトリミングコードＴＲＭＣ１を記憶して保持する制御信号発生回路として機能する。テストモード１信号ＴＭ１は、所定の回数繰り返されるパルス信号である。このトリミングコード発生・記憶回路２から出力されるトリミングコードＴＭＲＣ１は、セレクタ４の「０」端子に入力されるとともに、テストモード２信号ＴＭ２によってオン・オフ制御されるスイッチ回路６２を介して端子６３から外部に出力される。
【００１９】
トリミングコード記憶回路３は、ヒューズ素子やＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を用いた不揮発性記憶回路であり、コンパレータ５の比較結果（出力信号ＣＲ）のレベルが変化した場合のトリミングコードＴＲＭＣ１を表す信号を記憶するとともに、セレクタ４の選択信号Ｓ１を「０」から「１」に変化させて記憶する。トリミングコード記憶回路３が記憶したトリミングコードＴＲＭＣ１を表す信号は、トリミングコードＴＲＭＣ２としてセレクタ４の「１」端子に入力される。ここで、この例ではトリミングコード記憶回路３に記憶されるトリミングコードＴＲＭＣ１を表す信号は、端子６３から一旦出力されるトリミングコードＴＲＭＣ１を、再び図示していない入力回路を介して外部からヒューズトリマなどを用いて入力することで記憶されるようになっている。
【００２０】
セレクタ４は、トリミングコード記憶回路３から出力されるトリミングコードＴＲＭＣ１とトリミングコード記憶回路３に記憶されたトリミングコードＴＲＭＣ２とのいずれかを被トリミング回路１２に入力する選択回路である。セレクタ４は、選択信号Ｓ１が「０」の場合に「０」端子に入力されたトリミングコードＴＲＭＣ１を選択し、選択信号Ｓ１が「１」の場合に「１」端子に入力されたトリミングコードＴＲＭＣ２を選択して出力する。
【００２１】
コンパレータ５は、オープンループの差動増幅器によって構成されていて、被調整電源１の出力電圧Ｖａと外部から端子６７を介して印加された目標電圧Ｖｔとを比較して比較結果を出力する。このコンパレータ５の出力ＣＲは、トリミングコード発生・記憶回路２へ入力されるとともに、テストモード３信号ＴＭ３によってオン・オフ制御されるスイッチ回路６４を介して端子６５から外部に出力される。ここで、端子６５は、半導体装置１００ａをパッケージングした後でも接続できるような形で（例えばセレクタなどを介して外部入出力ピンと接続できるような回路を設けておくことで）半導体装置１００ａに備えておくことが望ましい。また、この実施形態では、コンパレータ５の出力信号ＣＲを、例えばテストモード１などの場合に（通常、製造工程などでパッケージングする前の段階で）モニタするためのパッド６８が設けられていると、尚よい。
【００２２】
なお、図２に示す構成において、端子６７は、半導体装置１００ａ外部から目標電圧Ｖｔを印加できるように用いられるものであるから、パッドやピンとして外部のテスタなどの装置と接続可能な形態を有しているものとする。一方、端子６６等の同一半導体装置１００ａ内の他の回路と接続されるものは、必ずしも半導体装置１００ａ外部へパッド等を用いて接続可能な形態をとるものでなくてもよい。
【００２３】
次に、図２に示す構成の動作例について図２のブロック図を参照して説明する。この例では、テストモード１においてトリミングコードＴＲＭＣを変化させて被調整電源出力電圧Ｖａの調整を行い、テストモード２において調整状態のトリミングコードＴＲＭＣ（正確にはトリミングコードＴＲＭＣ１）に基づくトリミングコード記憶回路３への書き込みを行い、そして、テストモード３においてトリミングコード記憶回路３に記憶したトリミングコードＴＲＭＣ（正確にはトリミングコードＴＲＭＣ２）に基づく被調整電源出力電圧Ｖａの調整値と目標電圧Ｖｔとの比較動作が行われるものとする。
【００２４】
なお、初期状態では被調整電圧Ｖａは目標電圧Ｖｔより高くなるように設定されているものとする。また、トリミングコード記憶回路３に記憶されているセレクタ４の選択信号Ｓ１の値は「０」であるとする。
【００２５】
テストモード１では、テストモード１信号ＴＭ１として繰り返しのパルス信号を入力することで、トリミングコード発生・記憶回路２を駆動し、徐徐に被調整電圧Ｖａが低くなるようトリミングコードＴＲＭＣを発生する。これにより被トリミング回路１２が調整された結果、被調整電源１が被調整電源出力電圧Ｖａを徐徐に下げる。この被調整電源出力電圧Ｖａは、別途外部印加された目標電圧Ｖｔをリファレンスとして持つコンパレータ５に入力されており、発生したトリミングコードＴＲＭＣ毎に電圧が比較されている。図では被調整電源出力電圧Ｖａがコンパレータ５の反転入力端子、目標電圧Ｖｔが非反転入力端子に入力されている。そのため、両電圧が交差するところで比較結果が「Ｌ」から「Ｈ」に切り替わる。
【００２６】
この比較結果（信号ＣＲ）はトリミングコード発生・記憶回路２に戻されており、トリミングコード発生・記憶回路２は、信号ＣＲが「Ｈ」レベルに変化した切り替わりを受けて、その時点のトリミングコードＴＲＭＣ１を記憶する。こうして記憶されたトリミングコードＴＲＭＣ１は揮発性なので、不揮発記憶回路であるヒューズ素子等からなるトリミングコード記憶回路３に記録すべく、テストモード２で取り出すことができる。テストモード２では、テストモード２信号ＴＭ２が「Ｈ」レベルとなり、スイッチ回路６２がオンして、端子６３からトリミングコードＴＲＭＣ１が出力される。この取り出した結果はトリミングコード記憶回路３のヒューズトリミングに利用される。すなわち、トリミングコード記憶回路３はトリミングコードＴＲＭＣ１に基づいて書き込みが行われて、これ以降、信号トリミングコードＴＲＭＣ２として書き込まれたトリミングコードＴＲＭＣ１と同じ信号を出力する。また、トリミングコードＴＲＭＣ１を記憶した時点で、トリミングコード記憶回路３に記憶されている信号Ｓ１が「０」から「１」に更新される。
【００２７】
したがって、これ以降、セレクタ４は、「１」端子に入力されたトリミングコードＴＲＭＣ２をトリミングコードＴＲＭＣとして出力する。そして、このセレクタ４から出力されたトリミングコードＴＲＭＣによって被トリミング回路１２の動作状態が設定され、被調整電源出力電圧Ｖａが調整された値となる。
【００２８】
また、ヒューズトリミング後の電圧Ｖａは、テストモード３を用い、目標電圧Ｖｔを振って与えることで確認が可能である。すなわち、テストモード３では、テストモード３信号ＴＭ３が「Ｈ」レベルとなり、スイッチ回路６４がオンして、端子６５からコンパレータ５の比較結果ＣＲが出力される。目標電圧Ｖｔを変化させるとともに、比較結果ＣＲを監視して、信号ＣＲのレベルが変化した時にこれを検知することで、ヒューズトリミング後の電圧Ｖａを確認することができる。
【００２９】
続いて図３に、図２を参照して説明した電源電圧の合わせ込み回路構成のもう１つの例を示す。図２に示す半導体装置１００ｂは、被調整電源１と、電源制御部１０ｂを含んで構成される。なお、図２に示す構成と同一のものには同一の符号を用いている。図３に示す実施形態の図２との違いは、電源制御部１０ｂにおけるトリミング発生・記憶回路２が記録したトリミングコードＴＲＭＣ１を、テストモード２によって、トリミングコード記憶回路３ａに入力しているところである。トリミングコード記憶回路３ａが電気ヒューズやＥＥＰＲＯＭのように電気的にプログラム可能な場合、このトリミングコードを使って、自身で、ヒューズトリミングが可能となる。他の構成および動作は、図２に示す実施形態と同一である。
【００３０】
図４は、図２および図３の被調整電源１の構成の一例である。図４に示す被調整電源１内の電圧調整回路１１は、差動増幅器１１１と、差動増幅器１１１の出力がゲートに接続されたＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ１１２とから構成されている。また、被トリミング回路１２は、複数の直列接続された抵抗１２１と各接続点を取り出す複数のスイッチ回路１２２とから構成されている。差動増幅器１１１の非反転入力端には基準電圧Ｖｒｅｆが入力され、反転入力端にはＰチャネルＭＯＳトランジスタ１１２ドレインから出力される電圧Ｖａを抵抗１２１で分圧した電圧が入力される。各スイッチ回路１２２はトリミングコードＴＲＭＣによってオン・オフ制御されるので、トリミングコードＴＲＭＣによって分圧比が調整される。よって、トリミングコードＴＲＭＣに基づいて被調整電源出力電圧Ｖａの値が設定されることになる。このように、図４の被調整電源１では、基準電圧Ｖｒｅｆと比較する電圧がトリミングコードＴＲＭＣで可変であり、被調整電源出力電圧Ｖａを調整できる。
【００３１】
図５は、図２および図３のトリミングコード発生・記憶回路２の構成例である。図５のトリミングコード発生・記憶回路２は、ｎビットのカウンタ２１と、カウンタ２１のｎビットの出力をデコードして２のｎ乗本の信号線上にトリミングコードＴＲＭＣ１をパラレルに出力するデコーダ２２と、カウンタ２１にカウントクロック信号を入力するアンド回路２３とから構成されている。アンド回路２３には、テストモード１信号ＴＭ１と、比較結果を示す信号ＣＲを反転した信号が入力される。テストモード１では、テストモード１信号ＴＭ１として繰り返しパルス信号が入力されるので、比較結果ＣＲが「Ｌ」の間は、テストモード１信号ＴＭ１をカウントすることでカウンタ２１を駆動でき、トリミングコードＴＭＲＣ１を変更できる。その後、比較結果が「Ｈ」になると、アンド回路２３の出力が「Ｌ」で固定されるので、カウンタ２１は停止し、そのときのトリミングコードＴＲＭＣ１が保持される。ここでカウンタ２１は動作開始時に初期化されているものとする。
【００３２】
次に、図６〜図１０を参照して、本発明の他の実施形態について説明する。図７に示す本実施形態では、上記の実施形態と比較して、コンパレータ５で比較される２つの電圧が変更されている。すなわち、図７のコンパレータ５は、温度依存のない被調整電源出力電圧Ｖｒと温度依存のある電源の出力電圧Ｖｄとを比較する。ここで、被調整電源１ｂの出力電圧Ｖｒは、当該半導体装置内部の素子を用いて発生された温度に依存しない電圧Ｖｂｇを出力する温度依存のない電源１１ｂと、その出力電圧ＶｂｇをトリミングコードＴＲＭＣに基づいて調整した出力電圧Ｖｒを出力する被トリミング回路１２ｂとからなる被調整電源１ｂによって発生される。また、電圧Ｖｄは、当該半導体装置内部の素子を用いて発生された温度に依存する電圧Ｖｄを発生する温度依存のある電源７の出力電圧である。すなわち、本実施の形態では、上記の実施形態の被調整電源出力電圧Ｖａを温度依存のない電源１１ｂが出力する被調整電源出力電圧Ｖｒに、目標電圧Ｖｔを温度依存のある電源７が出力する出力電圧Ｖｄにそれぞれ置き換えている。
【００３３】
図６を参照して本実施の形態における電源電圧の調整原理について説明する。図６は横軸に温度、縦軸に電圧をとり、被調整電源１ｂの温度依存のない出力電圧Ｖｒと、温度依存を有する電源７の出力電圧Ｖｄとの間の関係を示したものである。例えば、温度依存を有する電源７の出力電圧Ｖｄが温度に依存して変化する。出力電圧Ｖｄは、温度が上昇するにしたがって低下する。現時点の半導体装置１００ｂにおける接合温度の値がＴｊ０であるとする場合の電圧がＶ１であったとする。また、この場合に、温度依存のない出力電圧ＶｒがＶ２であったとする。ここで、トリミングコードを変化させ、電圧ＶｒをＶ１まで変化させて、電圧Ｖｄと一致させる。こうすると、現在の温度条件における温度依存のある電圧Ｖｄの値Ｖ１を、そのトリミングコードの設定が行われた温度依存のない電圧Ｖｒの値として記憶することができる。このようなトリミングを行っておくと、接合温度Ｔｊ０で当該半導体装置１００ｂの特性の測定などの試験を行う場合に、半導体装置の周辺温度を変化させるなどして電圧Ｖｄと電圧Ｖｒが一致する温度条件に設定できれば、その半導体装置の接合温度をトリミング調整時の温度すなわちこの例でのＴｊ０に一致させることができる。
【００３４】
ここで、このような構成を採用した技術的な背景について説明する。デバイスの特性を議論する際、従来から、接合温度のあいまいさが問題になる。デバイスの特性を左右するのは、当然のことながら、多数作りこまれたトランジスタの特性であり、そのため、周辺温度ではなく、同時に作りこまれるＰＮ接合の温度、いわゆる接合温度が、重要なファクターになる。異なる工程間で特性の相関を評価する際、例えば、ウエハ状態のような接合温度≒周辺温度で測定されたものを、パッケージ封入状態や、さらにはマルチチップパッケージのような隣接チップの影響を受ける状態で、接合温度として同じ状態に置いて評価するのは極めて難しい。そこで従来は、封入材料の熱抵抗を注意深く測定し、パッケージの表面温度から、内部のデバイスの接合温度を見積もる方法を用いて、つまり、パッケージの表面温度を接合温度に換算した値を用いて、接合温度を予測し、その予測値が所望の温度になるよう周辺温度を調整していた。この方法は明らかに間接的であり、誤差が生じやすい。そこで、基準となる工程の接合温度をデバイスが記憶し、それを比較したい工程で読み出すことにより所望な評価が行えるようになる。
【００３５】
近年、モバイル用のメモリはユーザ側の多様化に伴い、より様々なニーズのもと、実際に使用する温度条件下において、最適な動作環境が要求されている。また、ＢａｒｅＤｉｅ（ベアダイ）ビジネスが主流であるＭｏｂｉｌｅ（モバイル）用ＤＲＡＭ（Dynamic Random Access Memory）において、Ｗａｆｅｒ（ウエハ）試験状態と顧客ＰＫＧ（パッケージング）後の試験環境における温度相関が非常に取りづらい状況である。このような背景において、本実施形態に示した方法によれば、特性合わせ込みが円滑に行え、消費電力の削減にも少なからず貢献できる。
【００３６】
図６に示すように、本実施形態では、トリミングコードを変化させながら温度依存のない電源Ｖｒを徐徐に変化させ、現時点の接合温度Ｔｊ０での温度依存を有する電源Ｖｄと交差するトリミングコードを検出し、そのコードでヒューズトリミングを行う。図６では、温度依存のない電源Ｖｒを、Ｔｊ０での温度依存を有する電源Ｖｄより高い状態から、徐徐に、近づけていく様子を示してある。
【００３７】
図７を参照して本実施形態の回路構成についてさらに詳細に説明する。
図７に示す半導体装置１００ｃは、被調整電源１ｂと、トリミングコード発生・記憶回路２と、トリミングコード記憶回路３と、セレクタ４と、コンパレータ５と、温度依存のある電源７を備えて構成されている。このうち、被調整電源１ｂを除いた、トリミングコード発生・記憶回路２と、トリミングコード記憶回路３と、セレクタ４と、コンパレータ５と、温度依存のある電源７が、電源制御部１０ｃを構成する。図７において図２と同一の構成には同一の符号を用いている。図７に示す半導体装置１００ｃでは、被調整電源１２ｂの構成と、コンパレータ５に入力される電圧が、図２に示す半導体装置１００aの構成例と異なっている。
【００３８】
図７に示す半導体装置１００ｃにおいて、初期状態では被調整電圧Ｖｒは温度依存のある電圧Ｖｄより高い値に設定されているものとする。テストモード１によりトリミングコード発生・記憶回路２を駆動し、徐徐に被調整電圧Ｖｒが低くなるようトリミングコードＴＲＭＣを発生する。これにより被トリミング回路１２ｂが調整された結果、温度依存のない電源１１ｂが被調整電源出力電圧Ｖｒを徐徐に下げる。この被調整電源出力電圧Ｖｒは、別途温度依存のある電源７から印加された電圧Ｖｄをリファレンスとして持つコンパレータ５に入力されており、発生したトリミングコードＴＲＭＣ毎に電圧を比較されている。図７では被調整電源出力電圧Ｖｒが反転入力端に入力され、目標電圧が非反転入力端に入力されるので、両電圧の高低が入れ替わる交差点では、電圧の比較による比較結果ＣＲが「Ｌ」から「Ｈ」に切り替わることになる。この比較結果ＣＲは前出のトリミングコード発生・記憶回路２に戻されており、トリミングコード発生・記憶回路２は、「Ｈ」切り替わりを受けて、その時点のトリミングコードＴＲＭＣ１を記録する。こうして記録されたトリミングコードＴＲＭＣ１は揮発性なので、不揮発記憶回路であるヒューズ素子等に記録すべく、テストモード２で取り出すことができる。そして、取り出した結果はトリミングコード記憶回路３のヒューズトリミングに利用する。トリミングコード記憶回路３のヒューズトリミング後、温度を振りながらテストモード３を用いれば、現在の接合温度がトリミングコード記憶時の接合温度に対して高いか低いかの判定が可能である。すなわち、コンパレータ５の比較結果ＣＲは、被調整電源１ｂの出力電圧Ｖｒが制御目標電圧である電圧Ｖｄに対応する値となったことを示す信号となる。この比較結果ＣＲは、スイッチ回路６４および端子６５を介して外部に出力することができる。
【００３９】
続いて図８に、図７に示す実施形態の変形例を示す。図８に示す半導体装置１００ｄは、被調整電源１ｂと、電源制御部１０ｄを含んで構成される。なお、図８において図３または図７と同一の構成には同一の符号を用いている。図７との違いは、電源制御部１０ｄにおけるトリミング発生・記憶回路２が記録したトリミングコードＴＲＭＣ１を、テストモード２によって、トリミングコード記憶回路３ａに入力しているところである。トリミングコード記憶回路３ａが電気ヒューズやＥＥＰＲＯＭのように電気的にプログラム可能な場合、このトリミングコードＴＲＭＣ１を使って、自身で、ヒューズトリミングが可能となる。レーザーヒューズトリミングを使う場合はレーザーヒューズカットが可能となるよう、温度を記録する工程がウエハ工程などに限られるが、電気的にプログラムが可能となればパッケージ封入後でも記録ができる。
【００４０】
図９は、図７および図８の被調整電源１ｂ（温度依存のない電源）の一例である。温度依存のない電源１１ｂとして一般的に知られているバンドギャップリファレンス回路が出力する電圧Ｖｂｇが、被トリミング回路１２ｂ内でトリミングコードＴＲＭＣに基づいて抵抗分割され、結果、温度依存のない被調整電圧Ｖｒを調整することができる。なお、図９に温度依存のない電源１１ｂとして示されるバンドギャップリファレンス回路は、負の温度勾配を持つＰＮ接合の順方向電圧の温度特性を、正の温度勾配を持つ熱電圧の温度特性を増幅したもので打ち消しけすようにした電源回路であり、周知の回路である。また、図９に示す被トリミング回路１２ｂは、複数の直列接続された抵抗１２１と各接続点を取り出す複数のスイッチ回路１２２とから構成されている。各スイッチ回路１２２はトリミングコードＴＲＭＣによってオン・オフ制御される。
【００４１】
図１０は、図７および図８の温度依存のある電源７の一例である。ダイオード７２が定電流源７１でバイアスされており、負の温度依存のある電圧Ｖｄが得られる。
【００４２】
なお、上記の実施形態では、温度依存のある電圧Ｖｄとの比較対象となる電圧として、温度依存のない電圧Ｖｒを用いることとしているが、比較対象となる電圧 は必ずしも温度依存のない電圧に限られず、電圧Ｖｄと異なる温度勾配を持つものであれば、温度依存性のある電圧を用いるようにしてもよい。また、被調整電源１ｂの出力電圧Ｖｒを温度依存のない電圧（すなわち温度勾配の傾きが予め定められる所定の範囲内の電圧）として、これをトリミング調整するようにしているが、出力電圧Ｖｒを温度依存のある電圧として、これをトリミング調整するようにしてもよい。
【００４３】
以上のように図７および図８を参照して説明した実施形態によれば、温度依存のある電圧を温度情報として用い、これを違う温度依存をもつ電圧、例えば温度依存のない電圧のトリミング情報として記録し、温度依存のある電圧とトリミング記録した電圧を比較することで、後に現在の接合温度がトリミング情報が示す温度より高いか低いかを検出可能にすることができる。よって、トリミング時の温度を容易に再現して特性試験などを行うことができる。
【００４４】
次に、図１１のブロック図を参照して、図２、図３、図７及び図８に示す構成において、テストモード１信号ＴＭ１、テストモード信号ＴＭ２、テストモード信号ＴＭ３を供給するための制御回路８について説明する。図１１に示す制御回路８は、ｎビットの外部アドレスＡＤＤを入力するためのｎ個の初段入力回路８１と、外部アドレスＡＤＤの取り込み用のｎ個のラッチ回路８２を備える。制御回路８は、外部アドレスＡＤＤと外部入力コマンドＣＭＤの取り込みタイミングを指定する外部入力クロックＣＫを入力するための初段入力回路８３を備える。さらに、制御回路８は、ｍビットの外部入力コマンドＣＭＤを入力するためのｍ個の初段入力回路８４と、外部入力コマンドＣＭＤをデコードするＴＭＲＳ（テストモードレジスターセット）コマンドデコーダ８５と、ＴＲＭＳコマンドデコーダ８５の出力信号を遅延させるタイミング調整用遅延線８６と、テストモードデコーダ８７とを備え、それらを組み合わせて構成されている。
【００４５】
上記の構成において、入力回路８３の出力が、ｎ個のラッチ回路８２の入力クロック信号として用いられるとともに、ＴＲＭＳコマンドデコーダ８５の入力クロック信号となる。また、ｎ個のラッチ回路８２のｎビットの出力が、ｎビットのＴＭＲＳ用内部アドレスＡとなり、テストモードデコーダ８７に入力される。また、外部入力コマンドＣＭＤは、外部から入力されるＲＡＳ（Row Address Strobe）信号、ＣＡＳ（Column Address Strobe）信号などを抽象化して表した信号であり、外部入力コマンドＣＭＤとしてテストモードデコーダ８７へアクセスする場合のコマンド（ＴＭＲＳコマンド）を予め設定しておくようにする。ＴＲＭＳコマンドデコーダ８５は、予め設定されているテストモードデコーダ８７へアクセスする場合のコマンド（ＴＭＲＳコマンド）を検知すると、テストモードデコーダ８７へ供給する所定のクロック信号を所定時間発生する。このクロック信号は、タイミング調整用遅延線８６で所定時間遅延され、テストモードデコーダ８７へのＴＲＭＳ投入サイクル以外は止まるクロック（あるいはＴＲＭＳコマンドのワンショットフラグ）であるＴＲＭＳコマンドクロックパルスＣＬＫとして、テストモードデコーダ８７のクロック入力へと入力される。
【００４６】
テストモードデコーダ８７は、ＴＲＭＳ用内部アドレスＡをＴＲＭＳコマンドクロックパルスＣＬＫに同期して取り込み、ＴＲＭＳ用内部アドレスＡをデコードすることでてテストモード１信号ＴＭ１、テストモード信号ＴＭ２及びテストモード信号ＴＭ３を生成して出力する。すなわち、図１１の制御回路８は、外部入力クロックＣＫに同期して、外部コマンド端子８８から入力される外部入力コマンドＣＭＤと外部入力アドレス端子８９から外部入力アドレスＡＤＤとして入力される所定のコードとを取り込み、テストモードデコーダ８７でデコードして、テストモード１、２、３のうち所定のテストモードを活性化させる信号ＴＭ１、ＴＭ２、ＴＭ３のいずれかを出力する。
【００４７】
図１２は、図１１の制御回路８において、テストモード１を所定の回数繰り返し、トリミングコードＴＲＭＣ１を確定させるまでの動作を示す波形図である。外部コマンド端子８８からＴＲＭＳコマンドを入力するとともに、外部入力アドレス端子８９から入力されるコード「ａ１」にてテストモード１を選択することとしている。図２または図３の半導体装置を考えた場合は、被調整電源出力電圧Ｖａが目標電圧Ｖｔと一致するまでコマンド「ＴＲＭＳ」とアドレス「ａ１」を繰り返し入力することになる（時刻ｔ１、ｔ２）。一方、図７または図８の半導体装置では、被調整電圧Ｖｒが目標電圧Ｖｄと一致するまでコマンド「ＴＲＭＳ」とアドレス「ａ１」を繰り返し入力することになる（時刻ｔ１、ｔ２）。
【００４８】
次に、図２または図３の半導体装置を考えた場合は、被調整電源出力電圧Ｖａが目標電圧Ｖｔと一致したのち（ＶａとＶｔ比較結果信号ＣＲの遷移をパッド６８などを用いて確認）（時刻ｔｋ）、外部入力アドレス端子８９から入力されるコードを「ａ２」にして、テストモード２を選択する（時刻ｔｋ＋１）。ここで端子６３からトリミング情報（トリミングコードＴＲＭＣ１）を取得し、トリミングコード記憶回路３にトリミング情報を記録する。一方、図７または図８の半導体装置を考えた場合は、被調整電源出力電圧Ｖｒが目標電圧Ｖｄと一致したのち（時刻ｔｋ）、外部入力アドレス端子８９から入力されるコードを「ａ２」にして、テストモード２を選択する（時刻ｔｋ＋１）。ここで端子６３からトリミング情報（トリミングコードＴＲＭＣ１）を取得し、トリミングコード記憶回路３にトリミング情報を記録する。また、パッド６８のような確認用端子を待たない場合であっても、トリミングコード総数（２のｎ乗個）の回数、コマンド「ＴＲＭＳ」とアドレス「ａ１」を繰り返し入力すればよい。比較一致後においてカウンタ２１は、ＴＭ１が入力され続けても、ゲート２３によって停止し続けるため、いずれかの時刻において保持された最適トリミングコードは保持され続ける。これを、しかる後に、テストモード２を用いて取得すればよい。
【００４９】
一方、図１３は、図１１の制御回路８において、テストモード３を用いてトリミング結果をチェックする際の動作を示す波形図である。外部コマンド端子８８からＴＲＭＳコマンドを入力するとともに、外部入力アドレス端子８９からコード「ａ３」を入力して、テストモード３を選択し、この入力を繰り返し行うことで（時刻ｔ１、ｔ２、…、ｔｋ、ｔｋ＋１）、コンパレータ５の比較結果ＣＲを端子６５で検出することができる。
【００５０】
図２および図３を参照して説明したコンパレータ５で被調整電源出力電圧Ｖａと目標電圧Ｖｔとを比較する実施形態では、端子６７から目標電圧Ｖｔとして徐々に増加する電圧を入力する。鎖線で示す半導体装置内部の調整済みの被調整電源出力電圧Ｖａを超えた時（図１３では時刻ｔｋ＋１の直後）、比較結果ＣＲが「Ｌ」から「Ｈ」に変化している。ここでテストモード３信号ＴＭ３によってスイッチ回路６４がオンすることで、端子６５にパルス信号が発生している（時刻ｔｋ＋１の直後）。この端子６５でパルス信号が検知されたことで、被調整電源出力電圧Ｖａが、入力している電圧Ｖｔとほぼ同一の値であることを確認することができる。
【００５１】
一方、図７および図８を参照して説明したコンパレータ５で被調整電源出力電圧Ｖｒ（温度依存のない電圧）と出力電圧Ｖｄ（温度依存のある電圧）とを比較する実施形態では、測定対象の半導体装置の周辺温度を変化させることで、内部の電源電圧Ｖｄ（温度依存のある電圧）を徐々に増加させている。電源電圧Ｖｄが鎖線で示す半導体装置内部の調整済みの被調整電源出力電圧Ｖｒを超えた時（図１３では時刻ｔｋ＋１の直後）、比較結果ＣＲが「Ｌ」から「Ｈ」に変化している。ここでテストモード３信号ＴＭ３によってスイッチ回路６４がオンすることで、端子６５にパルス信号が発生している（時刻ｔｋ＋１の直後）。この端子６５でパルス信号が検知されたことで、この時点の温度依存のある電源７における接合温度Ｔｊが、トリミング調整時の温度依存のある電源７における接合温度Ｔｊ０とほぼ同一の値であることを確認することができる。
【００５２】
以上のように、図１１の制御回路８を半導体装置に備えることで、例えば半導体装置を構成するチップをパッケージングした後の状態で、外部入出力端子などを用いて端子６５の電圧変化をモニタすることで、トリミング調整した被調整電源回路１の出力電圧Ｖａを検出したり、トリミング時の接合温度を検出したりすることができる。
【００５３】
なお、本発明によると、電源制御部１０ａ、１０ｂ、１０ｃ及び１０ｄは、被調整電源部１又は１ｂの出力電圧を調整する制御信号（例えばトリミングコード）を変化させながら発生し、該制御信号に基づいた該被調整電源部の出力電圧の設定（例えばトリミングコードに基づく電源トリミング）を行うことができる。電源制御部１０ａ、１０ｂ、１０ｃ及び１０ｄは、制御目標電圧に対応する値となった場合の制御信号を記憶し、記憶した制御信号に基づいて該被調整電源部の出力電圧を設定する。これによれば、制御信号を自動的に変化させてその半導体装置に対応する値に設定することができるので、製造工程のばらつきによる誤差を考慮した制御信号の設定を容易に行うことができる。
また、被調整電源部１及び１ｂが、入力される制御信号に応じて動作状態が設定される被トリミング回路１２又は１２ｂを有し、基準となる電圧と被トリミング回路に設定された動作状態とに応じて出力電圧を変化させて出力する。この構成によれば、基準となる電圧を調整せず、トリミングによる調整を行うことができるので、簡易な構成で出力電圧を変化させることができる。
【００５４】
また、電源制御部１０ａ、１０ｂ、１０ｃ及び１０ｄは、トリミングコード発生・記憶回路２が制御信号を変化させながら発生する。コンパレータ５が、被調整電源部１の出力電圧Ｖａと制御目標電圧とを比較する。トリミングコード記憶回路３は、コンパレータ５の比較結果が変化した場合の該制御信号（トリミングコードＴＲＭＣ）を記憶する。セレクタ４は、トリミングコード発生・記憶回路２から出力される制御信号（トリミングコードＴＲＭＣ１）とトリミングコード記憶回路３に記憶された制御信号（ＴＲＭＣ２）とのいずれかを被トリミング回路１２又は１２ｂに入力する。この構成によれば、コンパレータ５の２値の出力信号に基づいて各部の制御を行うようにすることで、各部の構成を容易に簡易なものとすることができる。
また、トリミングコード記憶回路３が、トリミングコード発生・記憶回路２が出力する制御信号（トリミングコードＴＲＭＣ）を記憶する。この構成によれば、外部からトリミングのための信号を供給せずにトリミングコード発生・記憶回路２に制御信号を記憶させることができる。
【００５５】
また、トリミングコード発生・記憶回路２が、入力されたクロック信号をカウントするカウンタ回路２１と、カウンタ回路２１のカウント値に基づいて制御信号（トリミングコードＴＲＭＣ）を出力するデコーダ２２とを有する。トリミングコード発生・記憶回路２が、制御信号（トリミングコードＴＲＭＣ）を変化させながら発生するとともに、コンパレータ５の比較結果が変化した場合のカウント値を保持してそれに基づく制御信号（比較結果ＣＲ）を出力する。この構成によれば、例えばカウント動作を停止することで容易にカウンタにカウント値を保持させることができ、保持された制御信号を出力することでタイミングなどの点で出力された制御信号の利用をしやすくすることができる。
また、半導体装置１００ａ及び１００ｂは、制御目標電圧が外部から入力される。この構成によれば、制御目標電圧の精度及び安定性を容易に高めることができ、被調整電源部の出力電圧のトリミング結果の精度や安定性を向上させることができる。
【００５６】
また、被調整電源部１の出力電圧が当該半導体装置内部の素子を用いて発生された第１の温度勾配を有する電圧であり、制御目標電圧Ｖｔが当該半導体装置１００ｃ又は１００ｄ内部の素子を用いて発生された第１の温度勾配と異なる第２の温度勾配を有する電圧である。この構成によれば、第１の温度勾配を有する電圧が第２の温度勾配を有する電圧に対応する値となった場合の制御信号が記憶されるので、記憶時の半導体装置内部の接合温度等の温度状態を制御信号の値として記憶しておくことができる。
また、半導体装置１００ｃ又は１００ｄは、第１又は第２の温度勾配のいずれかの傾きが予め定められる所定の範囲内である。この構成によれば、第１及び第２の温度勾配を有する各電圧が互いに対応する値となる場合の範囲をある程度限定することができ、トリミングの精度などを容易に向上させることができる。
また、被調整電源部１が、入力される制御信号（トリミングコードＴＲＭＣ）に応じて動作状態が設定される被トリミング回路１２又は１２ｂを有し、第１の温度勾配を有する電圧と被トリミング回路１２又は１２ｂに設定された動作状態とに応じて出力電圧を変化させて出力する。この構成によれば、第１の温度勾配を有する電圧を調整せずに、トリミングによる調整を行うことができるので、簡易な構成で出力電圧を変化させることができる。
【００５７】
また、制御目標電圧が当該半導体装置１００ｃ及び１００ｄ内部の素子から構成された定電流源７１とダイオード７２とを直列接続した回路を用いて発生された電圧である。
また、被調整電源部１ｂの出力電圧が当該半導体装置１００ｃ及び１００ｄ内部の素子から構成されたバンドギャップリファレンス回路を用いて発生された電圧である。この構成によれば、温度勾配を有する電圧を簡易な構成で実現することができる。
また、被調整電源部１ｂの出力電圧が制御目標電圧に対応する値となった場合にそれを示す信号を出力する。この構成によれば、各電圧が対応する値となった場合にそれが出力されるので、例えば半導体装置をパッケージングした後でも制御信号記憶時（トリミング時）の接合温度等の温度条件を再現することができる。
【００５８】
なお、本発明に記載の半導体装置は、半導体装置１００ａ、１００ｂ、１００ｃ及び１００ｄ並びに１００ｅ及び１００ｆに相当する。また、本発明に記載の電源制御部は、電源制御部１０ａ、１０ｂ、１０ｃ及び１０ｄ並びに１０ｅ及び１０ｆに相当する。また、本発明に記載の被調整電源部は、被調整電源部１及び１ｂ並びに２１３に相当する。また、本発明に記載の被トリミング回路は、被トリミング回路１２若しくは１２ｂ又は２１５若しくは２１５ａに相当する。また、本発明に記載の制御信号発生回路は、トリミングコード発生・記憶回路２並びに２１１、２１１ａ、２１１ｂ及び２１１ｃに相当する。また、本発明に記載の比較回路は、コンパレータ５及び比較回路２１６に相当する。また、本発明に記載の不揮発性記憶回路は、トリミングコード記憶回路３及びトリミングコード不揮発性記憶回路２１７に相当する。また、本発明に記載の選択回路は、セレクタ４及びセレクタ２１２に相当する。また、本発明に記載のカウンタ回路は、カウンタ２１に相当する。また、本発明に記載の制御信号出力回路は、デコーダ２２に相当する。
【００５９】
次に、図１４〜図３２を参照して、本発明のさらに他の実施形態について説明する。以下では、まず、改めて他の実施形態の背景技術について説明し、その後、他の実施形態について詳細に説明する。
【００６０】
［背景技術］
内部電源電位のトリミングはヒューズを用いて行われている。トリミングがヒューズのみで行われる場合のウエハ検査工程は、まず、内部電源電位を決めるヒューズブロー工程を経て、所望の内部電源電位が得られるようにしてから、冗長救済すべき不良ビットを検査する。そして、その結果を元に冗長救済用ヒューズブロー工程を実施する。すなわち２度のヒューズブロー工程が行われる。ウエハ検査工程においてヒューズブロー工程は極めて時間を要する工程である。そのため、チップが内蔵する制御回路でヒューズトリミングと同様な効果を実現させ、冗長救済すべき不良ビットを検査する際は、内部電源電位を決めるヒューズブロー工程を行わずに、その制御回路を用いて所望の内部電源電位として検査を実施するようにしたものがある。このようにすることで、内部電源電位を決めるヒューズブロー工程を冗長救済用ヒューズブロー工程に組み込み、ヒューズブロー工程を１回で済ませるということが行われる。この、制御回路でヒューズトリミングと同様な効果を実現させる技術が、擬似トリミングである。詳しくは特許文献１に記載されている通りである。
【００６１】
擬似トリミングは、まず内部電源電位をテスタで測定し、別途、測定者が定める目標電位と比較し、計算により擬似トリミングに用いるトリミングコードを算出し、そのトリミングコードを、テストプログラムによって、テスタから測定デバイスに与えることによって行われる。しかし、テスタが測定する内部電源電位は、テスタ冶具のプローブや配線などが介在するので、外部の測定系からのノイズを拾いやすい。そのため測定精度が悪くなり、それを補うため、多数回の測定を繰り返し行って平均値を算出する手法が良く用いられる。また、テスタ側での電圧値モニタ時間や値の比較のための判定時間も必要となり、総じて、擬似トリミング時間は決して短くはない。これは値を比較する比較回路がテスタ内にあるため生じる問題である。そこで、この問題を解消するよう、比較回路をチップに内蔵し、チップが有する入力端子に目標電位をスタティックに入力し、擬似トリミングによる内部電源電位と目標値の大小を比較した結果を外部に出力するようにして、その結果のみをテスタで測定する方法が、特許文献３に提案されている。これによれば、外部の測定系からのノイズを拾うことも無く、テスタで多数回測定する必要はなくなる。しかし、比較結果が一致するトリミングコードはウエハ内に多数存在するチップ毎に異なるはずであり、テスタにより、各チップ毎のテスト結果から各チップ毎のトリミングコードを算出する時間が必要になる。
【００６２】
また、擬似トリミングでは、最適なトリミングコードが不明な状態から探し出されることになるので探索アルゴリズムも検討する必要がある。最も簡単な、全トリミングコードを検査する、いわゆるリニアサーチによる探索では、検証すべきデータはトリミングコード全種であり、テスト結果から最適トリミングコードを算出する時間が大きくなることは自明である。高速で、そのため複雑な探索アルゴリズム、例えばバイナリサーチのようなアルゴリズム、を用いる場合には、各チップの比較結果を各トリミングコード用テスト毎に各チップでモニタしながら、モニタ結果によって、多数存在する各チップ毎に適切なトリミングコードのテストプラグラムを選び、探索する必要がある。これが実現できたとしても、テスタで、逐一、判断しながらテストを進める場合、最適トリミングコードを算出する時間が大きくなることは自明である。
【００６３】
これに対策するには、図１〜図１３を参照して説明した本発明の上記の実施形態のように、比較回路からの比較結果をチップ内部でフィードバックし、最適トリミングコードを各チップが保持するようにすればよい。そうすれば、確定した最適トリミングコードは、テスト終了後にテスタでただ読み出すだけでよく、テスタが算出する必要がなくなる。構造としては、図２に示す本発明の実施形態に対応する図１４に示す半導体装置１００ｅが考えられる。図１４の半導体装置１００ｅにおいて、符号２１１はトリミングコード発生・記憶回路であり、テストモード１でクロック状信号を入力するとその都度トリミングコードを発生する。そのトリミングコードはセレクタ２１２を通過し、被調整電源２１３に入り、被調整電源２１３はトリミングコードに見合った被調整電位Ｖａを出力する。その被調整電位Ｖａは、別途外部から目標電位Ｖｔを与えられている比較回路２１６に入り、その結果、比較回路２１６は比較結果を出力する。その比較結果はトリミングコード発生・記憶回路２１１に入る。このように図１４の被調整電源２１３と電源制御部１０ｅは閉ループの構成となる。比較結果によって最適トリミングコードと判定された場合、トリミングコード発生・記憶回路２１１はトリミングコードを保持し、改めてテストモード２により、その最適トリミングコードを読み出すことができる。
【００６４】
なお、図１４において、被調整電源２１３は、電位調整回路２１４と、その電位を調整するための被トリミング回路２１５とから構成されている。電源制御部１０ｅは、トリミングコード発生・記憶回路２１１、セレクタ２１２、比較回路２１６、トリミングコード不揮発性記憶回路２１７等から構成されている。比較回路２１６の比較結果出力は、“Ｌｏｗ”レベルで「Ｖａ＞Ｖｔ」を表し、“Ｈｉｇｈ”レベルで「Ｖａ＜Ｖｔ」を表す。セレクタ２１２の一方の入力（「０」入力）にはトリミングコード発生・記憶回路２１１から出力されるトリミングコードが入力され、他方の入力（「１」入力）にはトリミングコード不揮発性記憶回路２１７から出力されるトリミングコードが入力される。また、セレクタ２１２の選択入力には、トリミングコード不揮発性記憶回路２１７から出力される選択信号が入力される。この選択信号は、不揮発記憶回路使用時に「１」となり、不揮発記憶回路不使用時に「０」となり、セレクタ２１２で入力「１」と入力「０」がそれぞれ選択される。ただし、セレクタ２１２の出力はトリミングコード探索時に入力「０」すなわちトリミングコード発生・記憶回路２１１から出力されるトリミングコードを選択して出力するように設定されている。
【００６５】
本構成で容易に最適トリミングコードを探索し、比較結果を保持する方法としては、リニアサーチを用いる方法が考えられる。その際、トリミングコード発生・記憶回路２１１は図１５に示す形となる。カウンタ２２１をテストモード１によるクロック状信号で動かすのだが、論理ゲート２２３により比較結果がＯＫ（つまり“Ｈｉｇｈ”レベル）の場合にカウンタ２２１に入るクロックを止める。すなわち、カウンタ２２１のカウントアップによって、徐徐に図１４の被調整電位Ｖａが変わるように、図１５のデコーダ２２２、および、図１４の被調整電源２１３を構成する。たとえば、図１５のデコーダ２２２は図１６のように、図１４の被調整電源２１３は図１７のように構成する。なお、これらはｎ＝４の場合の図である。
【００６６】
図１５のトリミングコード発生・記憶回路２１１において、論理ゲート２２３は一方を負論理入力とする２入力アンド回路であって、その負論理入力には図１４の比較回路２１６の出力である比較結果が、もう一方の入力にはテストモード１のクロック状の信号が入力される。カウンタ２２１はｎビット（ｎは自然数）のカウンタであり、論理ゲート２２３から出力されるクロック状の信号をカウントし、各ビットのカウント値をカウンタビットｃ０、ｃ１、…、ｃ（ｎ−１）として出力する（ただし、以下ではカウンタの出力に限らず、
デコーダ２２２等に入力される信号をカウンタビットｃ０、ｃ１、…、ｃ（ｎ−１）と呼ぶことにする）。デコーダ２２２は、カウンタ２２１から出力されたｎビットの２進数を表すｎ本の信号を入力し、２のｎ乗（＝２＾ｎ）本の信号に拡張してデコード信号ｕ０、ｕ１、…、ｕ（２＾ｎ−１）を出力する。デコード信号ｕ０、ｕ１、…、ｕ（２＾ｎ−１）は、カウンタビットｃ０、ｃ１、…、ｃ（ｎ−１）に対応するいずれか１つの信号が「１」となり、他の信号が「０」となる信号群である。例えばカウンタビットｃ０、ｃ１、…、ｃ（ｎ−１）が「０」を表す場合にはデコード信号ｕ０が「１」で他のデコード信号ｕ１、…、ｕ（２＾ｎ−１）が「０」となり、カウンタビットｃ０、ｃ１、…、ｃ（ｎ−１）が「１」を表す場合にはデコード信号ｕ１が「１」で他のデコード信号ｕ０、ｕ２、…、ｕ（２＾ｎ−１）が「０」となる。
【００６７】
また、図１６のデコーダ２２２は、カウンタビットｃ０〜ｃ３を入力とする１６個の４入力アンド回路３００〜３１５から構成されいて、各４入力アンド回路３００、３０１、…、３１５の出力がそれぞれデコード信号ｕ０、ｕ２、…、ｕ１５となる。このデコード信号ｕ０、ｕ２、…、ｕ１５が図１５のトリミングコードに対応する信号である。ただし、４入力アンド回路３００〜３１５は、出力信号に対応するように各４本の入力のうちの０〜４本が負論理入力となっている。例えばアンド回路３００は４本の入力すべてが負論理入力であり、カウンタビットｃ０〜ｃ３がすべて「０」の場合に出力が「１」となる。
【００６８】
また、図１７の被調整電源２１３において、電位調整回路２１４は演算増幅回路４１とＰチャネルＭＯＳトランジスタ４２とから構成されている。このトランジスタ４２のドレインから被調整電位Ｖａが出力される。また、演算増幅回路４１の非反転入力には所定の基準電位Ｖｒｅｆが入力され、反転入力には被調整電位Ｖａを被トリミング回路２１５で所定の割合で分圧した電位が入力される。また、被トリミング回路２１５は、直列接続されている、抵抗ＲＡと、１５個の抵抗Ｒと、抵抗ＲＢとを備えている。抵抗ＲＡの抵抗Ｒと接続されていない一方の端子は被調整電位Ｖａとなり、抵抗ＲＢの抵抗Ｒと接続されていない一方の端子は接地電位となっている。また、抵抗ＲＡ、抵抗ＲＢ、抵抗Ｒは、それぞれ抵抗値ＲＡ、抵抗値ＲＢ、抵抗値Ｒの抵抗素子である。被トリミング回路２１５は、さらに、各抵抗ＲＡ、Ｒ、ＲＢの節点のいずれか１つを選択するための１６個のスイッチ４００〜４１５を備えている。これらのスイッチ４００〜４１５は、図１４のセレクタ２１２から出力されたトリミングコードｕ０〜ｕ１５によってそれぞれオン・オフ制御（「１」でオン）される。このような構成によれば、トリミングコードによってスイッチ４００〜４１５のうちオンされるスイッチを変化させることで被調整電位Ｖａを変化させることができる。
【００６９】
以上の構成によれば、カウンタ２２１がカウントアップすることで被調整電源２１３から出力される被調整電位Ｖａが変化する。そして、比較回路２１６の出力である比較結果が、目標電位Ｖｔと被調整電位Ｖａがほぼ等しくなった場合に切り替わることになる。すなわち、カウンタ２２１がカウントアップしていって比較結果が切り替わったときのトリミングコードが最適コードということになり、そこで図１５の論理ゲート２２３によりカウンタ２２１に入るクロックが停止する。その後、テストモード１のクロック状信号が発生し続けても、トリミングコードは停止し、最適トリミングコードは保持される。この機構により、テスタによって、ウエハ一括で、擬似トリミング用テストパタンが実施された場合でも、トリミングが終了したチップに関してはトリミングを停止し最適コードが保持され、トリミングが終了していないチップに関しては最適コードが見つかるまでトリミングを続けられる。しかし、ここで用いられている探索アルゴリズムはリニアサーチである。
【００７０】
リニアサーチによる探索の様子を図１８に示す。図１８は４ビット、すなわち１６通りのトリミングコードを有する場合についての図である。図１８において縦軸は被調整電位Ｖａまたは目標電位Ｖｔを表す電位であり、横軸はテストモード１で入力されるクロック状の信号が１パルス分変化する時刻ｔ０、ｔ１、…、ｔ１５を表す時間である。リニアサーチでは分解能ΔＶ刻みで被調整電源Ｖａを走査し、目標電位Ｖｔとの交点を探索する。図１８では時刻ｔ１１で交点が検出されているが、ワーストを考えると時刻ｔ１５まで走査することが必要になる。すなわち、４ビットであれば１６通り、５ビットであれば３２通り、１０ビットであれば１０２４通りの走査が必要になる。オーダーとしてＯ（２＾ｎ）の探索であり（「Ｏ」はＯ−記法を表す）、分解能の高い、あるいは調整範囲の広い、トリミングに対して対応が困難になる。一方、最速のランダム探索アルゴリズムとして、オーダーＯ（ｎ）のバイナリサーチは良く知られている。この場合、４ビットであれば４通り、５ビットであれば５通り、１０ビットであれば１０通りの走査で済む。
【００７１】
以上のように、トリミングや擬似トリミングに対して改良検討が進められているが、バイナリサーチによるオンチップ擬似トリミングが望まれている。では、以下、本発明の他の実施形態について詳細に説明する。
【００７２】
［本発明の他の実施形態および効果の説明１］
【００７３】
まず図１９を用いて、本実施形態が特徴とするバイナリサーチを考察する。図１９は４ビット、すなわち１６通りのトリミングコードを有する場合についての図である。図１９において縦軸は被調整電位Ｖａまたは目標電位Ｖｔを表す電位であり、横軸はテストモード１で入力されるクロック状の信号が変化する時刻ｔ０、ｔ１、…、ｔ４を表す時間である。都合によりカウントアップの方向と電位の方向が逆なので注意のこと。時刻ｔ０は初期状態、すなわち、被調整電源Ｖａはデコーダ２２２の入力値であるカウンタ｛ｃ３，ｃ２，ｃ１，ｃ０｝＝「００００」の位置にある。ただし、以下では、「  」で囲んだ０または１の４個（あるいは５個以上の複数）の数字が４ビット（あるいは５ビットあるいはそれ以上の複数ビット）の２進数を表すものとする。ここで被調整電位Ｖａと目標電位Ｖｔを比較すると、Ｖａ＞Ｖｔなので、最上位ビットｃ３に関してカウントアップし、時刻ｔ１にはＶａは「１０００」の位置に来る。するとＶａ＞Ｖｔなので、１つ下のビットｃ２に関してカウントアップし、時刻ｔ２にはＶａは「１１００」の位置にくる。するとＶａ＜Ｖｔなので、１つ下のビットｃ１に関してカウントダウンし、時刻ｔ３にはＶａは「１０１０」の位置に来る。するとＶａ＞Ｖｔなので最下位ビットｃ０カウントアップし、時刻ｔ４にはＶａは「１０１１」の位置に来る。ここまでで分解能ΔＶのトリミングが終了する。４ビットの調整範囲に対して４回の探索で終了し、確かにＯ（ｎ）の探索となっている。ここで探索の際の調整値を見ると、１回目は「００００」から「１０００」に移動しており＋「１０００」調整（−８ΔＶ）、２回目は「１０００」から「１１００」に移動しており＋「０１００」調整（−４ΔＶ）、３回目は「１１００」から「１０１０」に移動しており−「００１０」調整（＋２ΔＶ）、４回目は「１０１０」から「１０１１」に移動しており＋「０００１」調整（−ΔＶ）となっている。すなわち、加減するべき値を、探索毎に、「１０００」、「０１００」、「００１０」、「０００１」のようにビットシフトで生成、保持し、現在のカウンタ値に対して加算するか減算するかを、比較結果から決めるような回路にすればよい。
【００７４】
このように考えると、図１４のトリミングコード発生・記憶回路２１１を、図２０のように変更すればよい（ただし、図２０では図１４のトリミングコード発生・記憶回路２１１に対応する構成をトリミングコード発生・記憶回路２１１ａとして示している）。図２０において、符号２２１ａがバイナリサーチ回路であり、符号２２２は図１５と同様なデコーダである。符号３１はビットシフタであり、初期値として最上位ビットを「１」、他を「０」とし、テストモード１によるクロック状信号によって右（下位方向）に「１」をシフトする。また、空いたビットには「０」が入ってゆく。符号３２は加減算器であり、符号３３のラッチ回路によって保持されている現在のカウンタ値に応じた比較結果が“Ｌｏｗ”のときは加算を、“Ｈｉｇｈ”のときは減算を行う。すなわち、ラッチ回路３３に保持されている現在のカウンタ値に対し、ビットシフタ３１に保持されている調整値を、比較結果に従って加減算している。ビットシフタ３１およびラッチ回路３３の出力値は、テストモード１によるクロック状信号により更新され、これによりトリミング動作のステージが進む。
【００７５】
図２０をより具体的に示したのが図２１である。４ビットの場合を例にとっている。ビットシフタ３１はセット端子付ＤＱフリップフロップ３２１およびリセット端子付ＤＱフリップフロップ３３１〜３３３により構成される。カウンタの最上位ビットｃ３に相当する位置にセット端子付のＤＱフリップフロップ３２１を配置し、他にリセット端子付のＤＱフリップフロップ３３１〜３３３を配置することで、テストモード０による初期値「１０００」のセットが可能となる。シフト動作はテストモード１によるクロック状信号に同期して行われるが、最上位のＤＱフリップフロップ３２１の入力は接地してあり、空きビットには「０」が入るようになっている。加減算器３２は４個の１ビット全加算器３５１〜３５４をつなげた４ビット全加算器をベースとして構成されている。１ビット全加算器３５１〜３５４は例えば図２２に示すような一般的な全加算器でよい。
【００７６】
今、対象として考えているのは内部電源電位トリミングであり、ｎｓ（ナノ秒）オーダーの高速化は必要なく、シンプルなもので良い。勿論、加算数のビット数が増え、キャリの伝播時間が無視できなくなってきた場合は、ＣＬＡ（Ｃａｒｒｙ  Ｌｏｏｋ  Ａｈｅａｄ）回路やＢＣＬＡ（ＢｌｏｃｋＣａｒｒｙＬｏｏｋ  Ａｈｅａｄ）回路、さらにはＣＳＡ（Ｃａｒｒｙ  Ｓａｖｅ  Ａｄｄｅｒ）などを組み合わせた高速加算器でも良い。これら高速演算器については、例えば、非特許文献１などにある通りである。このように構成された４ビット全加算器に、ラッチ回路３３から取り出した現在のカウンタ値を一方の端子Ａに入力し、もう一方の端子Ｂにはセレクタ３４１〜３４４の出力を入力する。このセレクタ３４１〜３４４は、減算として２の補数を加算するために存在する。なお、セレクタ３４１〜３４４は別の言い方では排他的論理和である。比較結果が“Ｈｉｇｈ”のとき加減算器３２は減算するのであるが、その際セレクタ３４１〜３４４は「１」側の反転信号を選択し、さらに最下位ビットの全加算器３５４のキャリＣｉ−１に比較結果が入力されていることにより「０００１」も加算されることになり、２の補数の加算、すなわち減算が行われる。ラッチ回路３３はリセット端子付ＤＱフリップフロップ３６１〜３６４で構成されており、テストモード０により初期値「００００」がセット可能となっている。
【００７７】
なお、図２１において、ラッチ回路３３がクロックライズエッジをトリガとしているのに対し、ビットシフタ３１が、図２０と違い、クロックフォールエッジをトリガとしているのは、ビットシフタ３１とラッチ回路３３が位置的に離れているなど、データの受け渡し動作が困難な場合を想定してである。ビットシフタ３１とラッチ回路３３をマスタスレーブ動作接続とし、データの受け渡しを確実としている。これに関しては後に述べる。勿論、その心配が無い場合は、図２０のように同一クロックエッジに同期させて問題ない。ただしこの場合は、ビットシフタ３１内のＤＱフリップフロップのセット／リセットのタイミングを回路構成に合わせ変更する必要がある。
【００７８】
また、図２１において、ＤＱフリップフロップ３２１の入力Ｄは接地され、出力ＱはＤＱフリップフロップ３３１の入力Ｄに接続されるとともに、セレクタ３４１の正論理入力の「０」入力（入力信号ｒ３とする）と負論理入力の「１」入力（この場合、信号ｒ３を反転した信号が被選択信号となる）に接続されている。ＤＱフリップフロップ３２１のセット端子Ｓにはテストモード０信号が入力され、クロック端子にはテストモード１信号が入力される。ＤＱフリップフロップ３３１の出力ＱはＤＱフリップフロップ３３２の入力Ｄに接続されるとともに、セレクタ３４２の正論理入力の「０」入力（入力信号ｒ２とする）と負論理入力の「１」入力（この場合、信号ｒ２を反転した信号が被選択信号となる）に接続されている。ＤＱフリップフロップ３３１のリセット端子Ｒにはテストモード０信号が入力され、クロック端子にはテストモード１信号が入力される。ＤＱフリップフロップ３３２の出力ＱはＤＱフリップフロップ３３３の入力Ｄに接続されるとともに、セレクタ３４３の正論理入力の「０」入力（入力信号ｒ１とする）と負論理入力の「１」入力（この場合、信号ｒ１を反転した信号が被選択信号となる）に接続されている。ＤＱフリップフロップ３３２のリセット端子Ｒにはテストモード０信号が入力され、クロック端子にはテストモード１信号が入力される。ＤＱフリップフロップ３３３の出力Ｑはセレクタ３４４の正論理入力の「０」入力（入力信号ｒ０とする）と負論理入力の「１」入力（この場合、信号ｒ０を反転した信号が被選択信号となる）に接続されている。ＤＱフリップフロップ３３３のリセット端子Ｒにはテストモード０信号が入力され、クロック端子にはテストモード１信号が入力される。
【００７９】
さらに、図２１において、セレクタ３４１〜３４４の各出力が全加算器３５１〜３５４の各入力Ｂにそれぞれ接続されている。これらのセレクタ３４１〜３４４には、選択信号として、比較結果（図１４の比較回路２１６の出力）が入力される。全加算器３５１〜３５４の入力ＡにはＤＱフリップフロップ３６１〜３６４のＱ出力がそれぞれ入力される。全加算器３５１〜３５４の出力Ｓは、ＤＱフリップフロップ３６１〜３６４のＤ入力にそれぞれ入力される（各信号を信号Ｓ３〜Ｓ０として示している）。全加算器３５１の桁上がり信号入力Ｃｉ−１には全加算器３５２の桁上がり信号出力Ｃｉが入力される。全加算器３５２の桁上がり信号入力Ｃｉ−１には全加算器３５３の桁上がり信号出力Ｃｉが入力される。全加算器３５３の桁上がり信号入力Ｃｉ−１には全加算器３５４の桁上がり信号出力Ｃｉが入力される。全加算器３５４の桁上がり信号入力Ｃｉ−１には比較結果の信号が入力される。ＤＱフリップフロップ３６１〜３６４のリセット端子にはテストモード０信号が入力され、クロック端子にはテストモード１信号が入力される。ＤＱフリップフロップ３６１〜３６４のＱ出力がデコーダ２２２への入力信号であるカウンタビットＣ３〜Ｃ０となる。
【００８０】
また、図２２は、図２１の１ビット全加算器３５１〜３５４の構成例を示す回路図（ａ）と、その真理値表（ｂ）を表す図である。この例では、１ビット全加算器３５１〜３５４が、２個の排他的論理和回路３７１および３７２と、３個の非論理出力論理積回路（ナンド回路）３７３〜３７５から構成されている。２つの入力ＡおよびＢは排他的論理和回路３７１とナンド回路３７４にそれぞれ入力され、下位からの桁上がり信号Ｃｉ−１は排他的論理和回路３７２とナンド回路３７３に入力されている。また、排他的論理和回路３７１の出力が排他的論理和回路３７２とナンド回路３７３に入力され、ナンド回路３７３の出力とナンド回路３７４の出力がナンド回路３７５に入力されている。そして、排他的論理和回路３７２の出力が当該ビットの計算結果を示す出力Ｓとなり、ナンド回路３７５が桁上がりを示す出力Ｃｉとなる。
【００８１】
なお、ここまで述べたように、種種の擬似トリミング関連動作は、テストモードを外部入力から起動することにより行う。図２３に外部からテストモードを起動するための回路を示す。外部入力クロックＣＫのライズエッジに対して、所定のセットアップ／ホールドを保って外部入力コマンドＣＭＤと外部入力アドレスＡＤＤを入力すると、各入力信号は初段回路５１、５６および５７を通過し、クロックＣＫは外部アドレス取り込み回路５３とＴＭＲＳコマンドデコーダ５２の双方に、コマンドＣＭＤはＴＭＲＳコマンドデコーダ５２に、アドレスＡＤＤは外部アドレス取り込み回路５３にそれぞれ入力される。外部アドレス取り込み回路５３においては、クロックＣＫに同期してアドレスＡＤＤが取り込まれ、ＴＭＲＳ用内部アドレスＴＡとして出力される。ＴＭＲＳコマンドデコーダ５２においては、クロックＣＫに同期してコマンドＣＭＤがデコードされ、その結果が「ＴＭＲＳ」である場合にワンショットパルスが出力される。さらにそのワンショットパルス（ＴＣＬＫ）はタイミング調整用遅延線５４を通過し、ＴＭＲＳ用内部アドレスＴＡに対して位相が遅らされ、テストモードデコーダ５５でのＴＭＲＳ用内部アドレスＴＡ取り込みようクロックとして用いられる。テストモードデコーダ５５はＴＭＲＳ用内部アドレスＴＡの値に応じて、ＴＭＲＳ用内部アドレスＴＡ＝「ａ０」のときはテストモード０、ＴＭＲＳ用内部アドレスＴＡ＝「ａ１」のときはテストモード１、…と、テストモードフラグ（テストモード０〜３信号）をワンショットパルスとして出力する。以上のようにテストモード０、１、２、３が起動される。
【００８２】
図２４を用いて、テストモード１による擬似トリミング動作、およびテストモード２によるトリミングコード出力動作を説明する。なおここからは、｛ｃ３、ｃ２、ｃ１、ｃ０｝などを｛ｃ｝などのように略記する。まず時刻ｔ２において、図２１のビットシフタ３１、ラッチ回路３３のフリップフロップ３６１〜３６４を初期値にセットすべく、テストモードコマンド「ＴＭＲＳ」をアドレス「ａ０」とともに入力する。するとＴＭＲＳパルスのＴＣＬＫが発生し、図２３のテストモードデコーダ５５で内部アドレスＴＡを取り込みテストモード０パルスを発生する。これがテストモード０のトリガとなる。これにより、図２１のビットシフタ３１は｛ｒ｝＝「１０００」にセットされ、図２１のラッチ回路３３は｛ｃ｝＝「００００」にセットされる。これにより、ビットシフタ３１の値は最初に加算されるべき「１０００」となり、トリミングコードは初期状態の「ｕ０」（すなわちｕ０のみ「１」、以下同様）にセットされ、被調整電位Ｖａは初期値Ｖｍａｘとなり、比較結果は“Ｌｏｗ”となり、図２１の加減算器３２では｛ｒ｝と｛ｃ｝の加算が行われ、図２１のラッチ回路３３の前段｛ｓ｝を「１０００」とし、バイナリサーチの準備が整えられる。そして時刻ｔ４からテストモード１による擬似トリミングが開始される。
【００８３】
時刻ｔ４にＴＭＲＳコマンドとともにアドレス「ａ１」を入力すると、テストモード０の場合と同じようにテストモード１パルスが出力され、図２１のラッチ回路３３は前段｛ｓ｝の「１０００」を取り込み、｛ｃ｝を「１０００」として出力保持する。これによりトリミングコードは「ｕ８」に変わり、被調整電位Ｖａは８段階下降する。また、このとき比較結果は、まだ、初期状態と変わらず、図２１のビットシフタ３１も、クロックフォールエッジ同期のため切り替わっておらず、図２１の加減算器３２は｛ｒ｝の「１０００」と｛ｃ｝の「１０００」の加算である「００００」を｛ｓ｝に出力する。すかさず、被調整電位Ｖａの８段階下降に対応して比較結果が変更されるが、図２４では、依然、Ｖａは目標電位Ｖｔより高いため比較結果は変わらない。
【００８４】
時刻ｔ５のようにＶａが目標電位Ｖｔより低くなる場合は、図２１の加減算器３２は減算をすることになり、その出力である｛ｓ｝は、再度、変更される。ただし、ここまでの｛ｓ｝の値は無効データであり、図２１のラッチ回路３３に取り込まれることはない。続いてテストモード１パルスは立ち下がるが、これによって図２１のビットシフタ３１は値を更新し、｛ｒ｝は「０１００」となる。この｛ｒ｝が図２１の加減算器３２において、比較結果“Ｌｏｗ”によって、現在のカウンタ値｛ｃ｝と足され、｛ｓ｝は次サイクルに図２１のラッチ回路３３が取り込むべき有効データ「１１００」に変更される。ここで、｛ｒ｝をここまで保持している理由は、図２１のラッチ回路３３が｛ｓ｝を取り込む際、｛ｒ｝が確実に保持され、データが確実に伝播されるためである。図２１の加減算器３２とラッチ回路３３により構成される閉ループは近距離に配置されると考えられ、データ伝播には支障がないと考えられるが、ビットシフタ３１は離れたところに配置されるかも知れないからである。詳しく言えば、図２１のビットシフタ３１とラッチ回路３３が同じタイミングに切り替わるように設計されていたとして、これらが離れて配置されていることにより、ラッチ回路３３に到達するクロックがビットシフタ３１に到達するクロックより遅れたとすると、データのすり抜けが発生することが理解されよう。このような事態に対策するためである。勿論、これらが近くに配置されたり、クロックの配線経路が、まずラッチ回路３３に入り、次にビットシフタ３１に入るよう、注意深く配線されたとすれば、このような配慮は必要なく、同一クロックエッジに同期させて問題ない。ただし、ビットシフタ３１のＤＱフリップフロップ３２１、３３１〜３３３のセット／リセットのタイミングを回路構成に合わせ変更する必要がある。ここまでが、トリミングの１サイクルである。
【００８５】
同様にテストモード１が｛ｃ｝のビット数となるよう、時刻ｔ５、ｔ６、ｔ７と繰り返されれば擬似トリミングは完了となる。  最後に、適当な時刻、図では時刻ｔ３２でコマンドＴＭＲＳとともにアドレス「ａ２」を入力すると、テストモード２パルスが生じ、テストモード１パルスが生じていないことにより保持されている擬似トリミング結果コード「ｕ１１」がトリミングコード出力に出力される。この出力はデータパスなどを通ってＤＱパッド（すなわち半導体記憶装置におけるデータ入出力パッド）などからチップ外部に出力される。ここで取り出したトリミングコードに基づいてヒューズトリミングを行えばよい。
【００８６】
ちなみに、リニアサーチで上記の一連の動作をした際の波形を図２６に示す。これも４ビットのトリミングの場合を示している。図２４のバイナリサーチに比して、擬似トリミングに時間を要していることが分かる。
【００８７】
図２５にはテストモード３を用いてトリミング結果を確認する方法が示してある。目標電位Ｖｔを外部から入力し、テストモード３にエントリし、比較結果を出力（この出力はデータパスなどを通り、最終的にはＤＱパッドなどから出力される）という一連の動作を、目標電位Ｖｔの外部入力値を走査しながら行えば、内部電源電位を特定できる様子を示してある。比較一致情報が得られたときの目標電位Ｖｔの外部印加電位が内部電源電位となる。
【００８８】
［本発明の他の実施形態および効果の説明２］
【００８９】
図１９のバイナリサーチについて別の考察をする。図１９は４ビット、すなわち１６通りのトリミングコードを有する場合についての図である。都合によりカウントアップの方向と電位の方向が逆なので注意のこと。時刻ｔ０は初期状態、すなわち、被調整電源Ｖａはカウンタ｛ｃ３，ｃ２，ｃ１，ｃ０｝＝「００００」の位置にある。このとき被調整電位Ｖａはカウンタ範囲「１１１１」〜「００００」にあるはずなので、被調整電位Ｖａをその中間とするべく、カウンタの中間値を割り出す。それには、調整範囲の「１１１１」に「１」を足した上限値「１００００」と、調整範囲下限値「０００００」を足し、それを２で割ればよい。これにより中間値「０１０００」が得られる。このとき被調整電位Ｖａと目標電位Ｖｔを比較するとＶａ＞Ｖｔであり、目標電位Ｖｔは下半分、つまりカウンタ値上半分「１１１１」〜「１０００」にあるはずなので、上限値「１００００」と下限値「０１０００」を足し、それを２で割ると中間値「０１１００」が得られる。以下同様に、このとき被調整電位Ｖａと目標電位Ｖｔを比較するとＶａ＜Ｖｔであり、目標電位Ｖｔは上半分、つまりカウンタ値下半分「１０１１」〜「１０００」にあるはずなので、上限値「０１１００」と下限値「０１０００」を足し、それを２で割ると中間値「０１０１０」が得られる。このとき被調整電位Ｖａと目標電位Ｖｔを比較するとＶａ＞Ｖｔであり、目標電位Ｖｔは下半分、つまりカウンタ値上半分「１０１１」〜「１０１０」にあるはずなので、上限値「０１１００」と下限値「０１０１０」を足し、それを２で割ると中間値「０１０１１」が得られる。すなわち、上限値と下限値から中間値を割り出す演算器を用意し、比較結果によって、上限値あるいは下限値を、前の演算の中間値を入れ替えるような回路にすればよい。
【００９０】
このように考えると、図１４に示すトリミングコード発生・記憶回路２１１を、図３０のように変更すればよい（ただし、図３０では図１４のトリミングコード発生・記憶回路２１１に対応する構成をトリミングコード発生・記憶回路２１１ｃとして示している）。図３０において、符号２２１ｂがバイナリサーチ回路であり、符号２２２は図１５と同様なデコーダである。符号３６は上限値を保持するラッチ回路であり初期値は「１０．．．０」のように最上位のみが「１」、符号３７は下限値を保持するラッチ回路であり初期値は「００．．．．０」のように「０」である。符号３８は加減算器であり、加減算の選択信号を接地しているため加算器として動作する。符号３９はビットシフタであり、右にシフトさせるので１／２の演算と等価になる。ビットシフタ３９の出力はラッチ回路３６、３７にフィードバックされる。符号３５は下限値の取り込みを制御するゲートであり、比較結果が“Ｌｏｗ”でテストモード１のクロック状信号が投入されたときにクロックを発生し、下限用ラッチ回路３７にビットシフタ３９の出力を取り込ませる。符号３４は上限値の取り込みを制御するゲートであり、比較結果が“Ｈｉｇｈ”でテストモード１のクロックが投入されたときにクロックを発生し、上限用ラッチ回路３６にビットシフタ３９の出力を取り込ませる。これら順序回路動作は、テストモード１によるクロック状信号により更新され、これによりトリミング動作のステージが進む。
【００９１】
図３０をより具体的に示したのが図３１である。４ビットの場合を例にとっている。図３１では、図３０の上限用ラッチ回路３６および下限用ラッチ回路３７に対応する回路をブロック４３として、加減算器３８に対応する回路をブロック４４として、また、ビットシフタ３９に対応する回路をブロック４５としてそれぞれ示している。下限用ラッチ回路３７に対応するフリップフロップは５ビット分用意され、いずれも符号５１１、５１３、５１５、５１７および５１９のようなリセット端子付ＤＱフリップフロップである。上限用ラッチ回路３６に対応するフリップフロップも５ビット分用意され、最上位用ラッチ回路はセット端子付ＤＱフリップフロップ５００であり、他は５１２、５１４、５１６および５１８のようなリセット端子付ＤＱフリップフロップである。これらセット／リセット端子にはテストモード０がつながる。これにより、演算の初期値を、テストモード０により、上限値｛ｒａ４，ｒａ３，ｒａ２，ｒａ１，ｒａ０｝を「１００００」、下限値｛ｒｂ４，ｒｂ３，ｒｂ２，ｒｂ１，ｒｂ０｝を「０００００」とセットできる。これら上限値と下限値を加算する加減算器３８は符号５２１〜５２５に示す１ビット全加算器をつなげた５ビット全加算器で構成されている。最下位ビットのキャリＣｉ−１を接地することで全加算器のみで構成しているが、勿論、最下位ビットのみを半加算器としてもよい。１ビット全加算器５２１〜５２５は例えば図２２に示すような一般的な全加算器（図２２では符号３５１〜３５４で示している）でよい。今、対象として考えているのは内部電源電位トリミングであり、ｎｓ（ナノ秒）オーダーの高速化は必要なく、シンプルなもので良い。勿論、加算数のビット数が増え、キャリの伝播時間が無視できなくなってきた場合は、ＣＬＡ（ＣａｒｒｙＬｏｏｋ  Ａｈｅａｄ）回路やＢＣＬＡ（Ｂｌｏｃｋ  ＣａｒｒｙＬｏｏｋＡｈｅａｄ）回路、さらにはＣＳＡ（ＣａｒｒｙＳａｖｅ  Ａｄｄｅｒ）などを組み合わせた高速加算器でも良い。これら高速演算器については、例えば、非特許文献１などにある通りである。
【００９２】
ビットシフタ３９に対応する回路は図３１では結線で表現されており、最上位ビットとして接地（「０」）を出力し、次のビットとして加算結果の最上位（１ビット全加算器５２１の出力）を出力し、…というようにして、最下位ビットとして加算結果の最下位の１つ上のビット（１ビット全加算器５２４の出力）を出力し、加算結果の最下位ビットは捨てるというようにしている。これら全ビットはラッチ回路３６、３７（ＤＱフリップフロップ５００、５１１〜５１９）に返され、最上位ビットを除いた｛ｃ３，ｃ２，ｃ１，ｃ０｝はデコーダ２２２に入力される。これにより１／２の演算が行われる。ゲート３４、３５はラッチ回路３６、３７の取り込みを制御するゲートであり、テストモード１に同期し、結果の“Ｈｉｇｈ”／“Ｌｏｗ”によって制御する。結果が“Ｌｏｗ”のときは下限｛ｒｂ｝を差し替え、結果が“Ｈｉｇｈ”のときは上限｛ｒａ｝を差し替える。
【００９３】
なお、ここまで述べたように、種種の擬似トリミング関連動作は、テストモードを外部入力から起動することにより行う。この点については、［本発明の他の実施形態および効果の説明１］で説明した通りである。
【００９４】
図３２を用いて、テストモード１による擬似トリミング動作、およびテストモード２によるトリミングコード出力動作を説明する。まず時刻ｔ２において、擬似トリミングの第１段階として、図３１のラッチ回路３６、３７に対応するブロック４３内のフリップフロップ５００、５１１〜５１９を初期値にセットすべく、テストモードコマンドＴＭＲＳをアドレス「ａ０」とともに入力する。するとＴＭＲＳパルスのＴＣＬＫが発生し、図２３のテストモードデコーダ５５で内部アドレスＴＡを取り込みテストモード０パルスを発生する。これがテストモード０のトリガとなる。これにより、図３０のラッチ回路３６に対応する図３１のＤＱフリップフロップ５００、５１２、５１４、５１６および５１８は｛ｒａ｝＝「１００００」にセットされ、ラッチ回路３７に対応する図３１のＤＱフリップフロップ５１１、５１３、５１５、５１７および５１９は｛ｒｂ｝＝「０００００」にセットされる。加減算器３８において加算が行われ、シフタ３９内でシフト後のビット｛ｃ｝は｛１０００｝となる。これによりトリミングコードは「ｕ８」となり、その結果、被調整電位Ｖａが調整範囲の中間値に設定される。続いて、図１４の比較回路２１６において目標電位Ｖｔとの比較が行われ、この場合、被調整電位Ｖａ＞目標電位Ｖｔから、比較結果は“Ｌｏｗ”となる。これにより擬似トリミングの第１段階が終了する。
【００９５】
次に、擬似トリミングの第２段階として、時刻ｔ４にＴＭＲＳコマンドとともにアドレス「ａ１」を入力すると、テストモード０の場合と同じようにテストモード１パルスが出力され、図３０のラッチ回路３６、３７は比較結果によって値を取り込む。この場合、比較結果は“Ｌｏｗ”なので、ラッチ回路３７側が取り込み、下限値｛ｒｂ｝が「０１０００」に更新される。加減算器３８において加算が行われ、シフタ３９内にシフト後のビット｛ｃ｝は「１１００」となる。これによりトリミングコードは「ｕ１２」となり、その結果、被調整電位Ｖａが新たな調整範囲の中間値に設定される。続いて、図１４の比較回路２１６において目標電位Ｖｔとの比較が行われ、この場合、被調整電位Ｖａ＜目標電位Ｖｔから、比較結果は“Ｈｉｇｈ”となる。これにより、次サイクルでは上限値｛ｒａ｝が「０１１００」に更新されることになる。
【００９６】
次に、第３段階、第４段階として、時刻ｔ６、ｔ７にテストモード１にエントリすれば、トリミングは終了となる。テストモード０を１回と、（テストモード１をトリミングビット数−１）回行えば終了となる。
【００９７】
最後に、適当な時刻、図では時刻ｔ３２でコマンドＴＭＲＳとともにアドレス「ａ２」を入力すると、テストモード２パルスが生じ、テストモード１パルスが生じていないことにより保持されている擬似トリミング結果コード「ｕ１１」がトリミングコード出力に出力される。この出力はデータパスなどを通ってＤＱパッドなどからチップ外部に出力される。ここで取り出したトリミングコードに基づいてヒューズトリミングを行えばよい。
【００９８】
テストモード３については［本発明の他の実施形態および効果の説明１］で説明したものと同様である。
【００９９】
［本発明の他の実施形態および効果の説明３］
【０１００】
図１４の構成を変更し、図２７のようにテストモード２によるトリミングコード出力をトリミングコード不揮発記憶回路２１７ａに戻す方法が考えられる。図２７は半導体装置１００ｆと電源制御部１０ｆを示すブロック図であり、図２７において図１４と同一の構成には同一の符号を用いている。トリミングコード不揮発記憶回路２１７ａが、電気ヒューズのように電気的に制御可能なものであれば、バイナリサーチによる擬似トリミングにより探索した最適コードで、トリミングコード不揮発記憶回路２１７ａにトリミングを施すことが可能になる。すなわち、高速なバイナリサーチにより最適コードを探索し、その結果でトリミングを行うといった、高速な自動トリミングが可能になる。なお、トリミングコード不揮発記憶回路２１７ａがどのような構成になっているかは問わない。
【０１０１】
［本発明の他の実施形態および効果の説明４］
【０１０２】
図１７の被トリミング回路２１５は、抵抗分割したノードから取り出してあるタップを選択するタイプであったが、図２８（ａ）のように可変抵抗２１５ａである場合は、図２８（ｂ）のように、抵抗に重み付けを行うことで、図１４のトリミングコード発生・記憶回路２１１が単純になる。具体的には、抵抗値Ｒ、２Ｒ、４Ｒ、８Ｒを有する抵抗Ｒ、２Ｒ、４Ｒ、８Ｒを直列接続し、各抵抗にカウンタビットｃ０、ｃ１、ｃ２、ｃ３でオンするスイッチ４２０、４２１、４２２、４２３を並列接続する構成を用いる。これによれば、カウンタビットｃ０、ｃ１、ｃ２、ｃ３をトリミングコードとして使用することができる。つまり、図２９のトリミングコード発生・記憶回路２１１ｂようにデコーダ２２２に相当する構成を省略して、バイナリサーチ回路２２１ａからなる構成とすることができ、回路規模を小さくできる。なお重み付けは、図２８（ｂ）のように２＾ｎの重みとするのが効率的である。
【０１０３】
以上のように、本発明の他の実施形態では、擬似トリミングされることにより発生値を変更する被トリミング回路２１５と、その発生値と外部から入力された目標値の大小を比較する比較回路２１６と、その比較結果を受けてバイナリサーチにより擬似トリミング値を決定するバイナリサーチ回路２２１ａ、２２１ｂを有するトリミングコード発生・記憶回路２１１とを、一式、チップに内蔵し、オンチップでバイナリサーチによる擬似トリミングを行うことで、擬似トリミング時間を短縮することができる。さらに、そのトリミング値を、電気的に制御可能な不揮発記憶媒体（トリミングコード不揮発性記憶回路２１７、２１７ａ）に記憶させることにより、高速な自動トリミングを実現することができる。
【０１０４】
なお、本発明の他の実施形態では、電源制御部１０ｅや１０ｆが、トリミングコード（制御信号）を変化させながら発生するものであって、かつその変化の量を変えながら、トリミングコードをその変化量分増加又は減少させながらトリミングコードを発生する構成となっている。また、トリミングコード発生・記憶回路（制御信号発生回路）２１１ａ、２１１ｂや２１１ｃが、比較回路２１６の比較結果を受けて、バイナリサーチによってトリミングコード（制御信号）を変化させながら発生するものとなっている。また、被トリミング回路２１５ａが、重み付けされた複数の抵抗素子Ｒ、２Ｒ、４Ｒ、８Ｒと、その複数の抵抗素子をトリミングコード（制御信号）に応じて短絡させる複数のスイッチ４２０〜４２３とを備えて構成されるものとなっている。
【０１０５】
また、図１４〜図３２を参照して説明した本発明の実施形態の構成要素は、図１〜図１３を参照して説明した本発明の実施形態の構成要素と適宜組み合わせたり、交換したりすることが可能である。
【符号の説明】
【０１０６】
１００ａ…半導体装置、１…被調整電源、２…トリミングコード発生・記憶回路、３…トリミングコード記憶回路、４…セレクタ、５…コンパレータ、１０ａ…電源制御部、１１…電圧調整回路、１２…被トリミング回路、６２、６４…スイッチ回路、６５…端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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