(57)【要約】【課題】  分解能の向上、低ノイズ、ＥＭＩ問題の解消等を目指す。【解決手段】  Ｄ級増幅回路は、前記入力信号に基づいて前記パルス信号を生成するパルス信号生成部と、前記パルス信号を増幅した出力信号を負荷に出力する出力部（１０１）と、前記出力部における増幅態様を制御する制御部と、を備える。前記出力部は更に、図示するような各種トランジスタと第１コンデンサ（Ｃ１）とを備える。前記制御部は、入力信号のレベルに応じて、前記第１コンデンサに、相異なる第１又は第２充電量のいずれか一方の充電が行われるような制御を行うことによって、前記出力部における増幅態様を制御する（≒２種の波高値をもつ出力信号を適宜に出力する。）。【選択図】図２
2010213111.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じてパルス幅が変調されたパルス信号を生成するＤ級増幅回路であって、
前記入力信号に基づいて前記パルス信号を生成するパルス信号生成部と、
前記パルス信号を増幅した出力信号を負荷に出力する出力部と、
前記出力部における増幅態様を制御する制御部と、
を備え、
前記出力部は更に、
一端が電源電位とされ、他端が第１ノードに電気的に接続された第１スイッチング素子と、
一端が基準電位とされ、他端が前記第１ノードに電気的に接続された第２スイッチング素子と、
一端が第２ノードに電気的に接続され、他端が前記基準電位とされた第３スイッチング素子と、
前記第１及び第２ノードそれぞれに第１及び第２電極が電気的に接続された第１容量素子と、
一端が前記第１ノードに電気的に接続され、他端が出力端である第４スイッチング素子と、
一端が前記第２ノードに電気的に接続され、他端が前記出力端である第５スイッチング素子と、
前記第１容量素子に相異なる第１又は第２充電量を充電する充電量制御手段と、
を含むことによって、
当該出力部は、前記出力信号として、前記負荷に、前記第１又は第２充電量に対応する第１又は第２限界値によって画される２種の出力信号を出力し、
前記制御部は、
前記第１容量素子に、前記第１又は第２充電量のいずれか一方の充電が行われるように前記充電量制御手段を制御することで、前記出力部における増幅態様を制御する、
ことを特徴とするＤ級増幅回路。
【請求項２】
前記充電量制御手段は、
前記第１ノードの電位と前記第１又は第２充電量に対応する第１又は第２上限電位との比較を行うコンパレータと、
基準信号と前記コンパレータの出力信号との入力を受けるフリップフロップと、
前記基準信号と前記フリップフロップの出力信号とに基づいて、前記第１スイッチング素子を導通状態とすべき時間の長さを規定する第１スイッチング素子制御信号を生成する信号生成手段と、
前記第１又は第２上限電位のいずれか一方を、前記コンパレータにおける前記第１ノードの電位の比較対象となるべき電位として指定する比較電位指定手段と、
を含むことを特徴とする請求項１に記載のＤ級増幅回路。
【請求項３】
前記充電量制御手段は、
前記第１容量素子への充電時間を早める急速充電手段を含む、
ことを特徴とする請求項１又は２に記載のＤ級増幅回路。
【請求項４】
前記充電量制御手段は、
前記第１容量素子に蓄積された電荷を放電する放電手段を含む、
ことを特徴とする請求項１乃至３のいずれか一項に記載のＤ級増幅回路。
【請求項５】
一端が前記第２ノードに電気的に接続された第６スイッチング素子と、
一方の電極が前記第６スイッチング素子の他端に電気的に接続され、他方の電極が前記基準電位とされた第２容量素子と、を更に備え、
前記制御部は、
前記第１充電量が前記第２充電量よりも大きい場合であり、かつ、
前記第１容量素子が所定期間継続して記第２充電量を充電し続けている場合において、
当該所定期間経過後、前記第１容量素子に前記第１充電量を充電する、
ことを特徴とする請求項１乃至４のいずれか一項に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅回路に関する。
【背景技術】
【０００２】
Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができる。さらに、入力信号の振幅の大小に係わらずリニア増幅器より効率が高いといった利点がある。
【０００３】
このようなＤ級増幅回路は、例えば、入力信号を積分する積分回路と、積分回路の出力信号と所定の三角波信号とを比較する比較回路と、比較回路に基づいてパルス幅変調したパルス幅変調信号を出力するパルス増幅器とを備え、パルス幅増幅器の出力信号が、積分回路の入力側にフィードバックされる。そして、パルス幅増幅器の出力信号は、コイル及びコンデンサなどからなるローパスフィルタを通ってスピーカなどの負荷を駆動するアナログ信号となる。
このようなＤ級増幅回路としては、例えば特許文献１及び２に開示されているようなものが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１４２３６号公報
【特許文献２】特許第３３４８０１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述のようなＤ級増幅回路では、以下に述べるような、解決ないし配慮すべき様々な課題がある。例えば、Ｄ級増幅回路における出力波形は高周波の方形波になるため、いわゆるＥＭＩ（electro magnetic interference；電磁波干渉）に関する問題が生じる。また、サンプリング周期の限界（即ち、分解能の限界）等の要因から、入力信号のレベルが小さいときに生じる残留ノイズの問題もある。
【０００６】
前述した特許文献１及び２は、このような問題に特に対処しようとするものではない。すなわち、特許文献１は、「ＭＯＳＦＥＴを駆動するための最適な駆動電圧を安定的に供給することができ」なくなることに着目し（特許文献１の〔０００４〕）、これに対応するため、そのＭＯＳＦＥＴ「の温度に基づいて…パルス幅変調信号の波高値を制御」する技術を開示する（特許文献１の〔請求項１〕）。また、特許文献２は、正側及び負側の電源電圧が同一となる保障はなく、正側及び負側のスイッチング素子のオン抵抗値等の各種特性もまた同一であるとは限らないこと等から、両者間の差に基づいて発生するオフセットの影響を回避しようとする（特許文献２の〔００１２〕以下等参照）。そして、特許文献２は、これを実現するため、「オフセット量に対応して…（正側に対応する増幅手段に供給される）第一電圧および…（負側に対応する増幅手段に供給される）第二電圧を制御する」技術を開示する（特許文献２の〔請求項１〕。ただし、（）内は出願人加筆）。
このように、特許文献１及び２は、それ自身が着目する独自の課題を解決するための技術を開示するが、前記のＥＭＩ、あるいは残留ノイズ等について特に注意を払っているわけではない。もっとも、これらの文献に開示される技術はともに、パルス幅変調信号の波高値を変更しようとする点で共通点をもつといえ、この点は、後の説明において明らかとなる本発明に係る構成と若干ながら関連性がある。特許文献１及び２がここで挙げられているのは、そのような趣旨に基づいているが、これらの文献と本発明との間の相違点等に関しては、本明細書の最後において触れられる。
【０００７】
本発明は、上述した課題の少なくとも一部を解決することの可能なＤ級増幅回路を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明に係るＤ級増幅回路は、上述した課題を解決するため、入力信号に応じてパルス幅が変調されたパルス信号を生成するＤ級増幅回路であって、前記入力信号に基づいて前記パルス信号を生成するパルス信号生成部と、前記パルス信号を増幅した出力信号を負荷に出力する出力部と、前記出力部における増幅態様を制御する制御部と、を備え、前記出力部は更に、一端が電源電位とされ、他端が第１ノードに電気的に接続された第１スイッチング素子と、一端が基準電位とされ、他端が前記第１ノードに電気的に接続された第２スイッチング素子と、一端が第２ノードに電気的に接続され、他端が前記基準電位とされた第３スイッチング素子と、前記第１及び第２ノードそれぞれに第１及び第２電極が電気的に接続された第１容量素子と、一端が前記第１ノードに電気的に接続され、他端が出力端である第４スイッチング素子と、一端が前記第２ノードに電気的に接続され、他端が前記出力端である第５スイッチング素子と、前記第１容量素子に相異なる第１又は第２充電量を充電する充電量制御手段と、を含むことによって、当該出力部は、前記出力信号として、前記負荷に、前記第１又は第２充電量に対応する第１又は第２限界値によって画される２種の出力信号を出力し、前記制御部は、前記第１容量素子に、前記第１又は第２充電量のいずれか一方の充電が行われるように前記充電量制御手段を制御することで、前記出力部における増幅態様を制御する。
【０００９】
本発明によれば、各種スイッチング素子の導通及び非導通状態が適当に制御されることによって、第１容量素子を、いわば電源として機能させ、負荷に対して、正負の両出力を行うことが可能である。すなわち、一端が前記出力端に電気的に接続され、他端が前記基準電位とされた負荷があるとして、制御部が、第１の時点ではその一端からその他端に電流が流れ、第２の時点ではその逆に電流が流れるように、前記第１乃至第５スイッチング素子の各々の導通及び非導通状態間の遷移を制御する、などのようにすればよい。
この際、本発明においては、第１容量素子が、第１又は第２充電量という２種の充電量を持ち得ることから、前記出力部は、その２種の充電量に対応した２種の波高値をもつ出力信号を出力し得る。したがって、本発明においては、その２種の出力信号についてのパルス幅について適宜適当な調整を行うなどすれば、例えばパルス信号生成部におけるクロック周波数が固定されていて、その観点から定められる装置本来の分解能が仮にあるとしても、その分解能を更に向上させることができる。また、このようにして、分解能が向上すれば、それに応じて、入力信号のレベルが小さいときに生じる残留ノイズや歪を低減することも可能になる。
さらに、本発明によれば、第１及び第２充電量のうちその大きさが小さいほうに対応した出力信号の出力が行われるときには、出力信号のレベルの遷移間隔が狭まることにもなるので、ＥＭＩに関する問題も相当程度抑制することができる。
【００１０】
本発明に係るＤ級増幅回路では、前記充電量制御手段は、前記第１ノードの電位と前記第１又は第２充電量に対応する第１又は第２上限電位との比較を行うコンパレータと、基準信号と前記コンパレータの出力信号との入力を受けるフリップフロップと、前記基準信号と前記フリップフロップの出力信号とに基づいて、前記第１スイッチング素子を導通状態とすべき時間の長さを規定する第１スイッチング素子制御信号を生成する信号生成手段と、前記第１又は第２上限電位のいずれか一方を、前記コンパレータにおける前記第１ノードの電位の比較対象となるべき電位として指定する比較電位指定手段と、を含むように構成してもよい。
この態様によれば、第１容量素子の現充電量の参照と、それに基づく充電量の制御をより好適に行うことができる。なお、本態様に係る、より詳細な具体例については、後述する実施形態において改めて説明される。
【００１１】
本発明に係るＤ級増幅回路では、前記充電量制御手段は、前記第１容量素子への充電時間を早める急速充電手段を含む、ように構成してもよい。
この態様によれば、例えば、第１充電量が第２充電量よりも大きいという場合であり、かつ、制御部が、第２充電量による充電から、第１充電量による充電への切替えを行おうとする場合において、第１容量素子の充電をより好適に行うことができる。この場合、より小さな充電を行っていた状況において、より大きな充電を行う必要があることから、第１容量素子の充電時間が早められれば、それだけ処理時間の高速化が実現されるからである。なお、本態様に係る、より詳細な具体例については、後述する実施形態において改めて説明される。
【００１２】
本発明に係るＤ級増幅回路では、前記充電量制御手段は、前記第１容量素子に蓄積された電荷を放電する放電手段を含む、ように構成してもよい。
この態様によれば、例えば、第１充電量が第２充電量よりも大きいという場合であり、かつ、制御部が、第１充電量による充電から、第２充電量による充電への切替えを行おうとする場合において、第１容量素子の充電をより好適に行うことができる。この場合、より大きな充電を行っていた状況において、より小さな充電を行う必要があることから、第１容量素子が十分には放電しておらず、したがって、第２充電量からみると過充電という状況が生じるおそれがあるところ、前記放電手段があれば、そのような不具合の生じる可能性が極めて低減されるからである。なお、本態様に係る、より詳細な具体例については、後述する実施形態において改めて説明される。
【００１３】
本発明に係るＤ級増幅回路では、一端が前記第２ノードに電気的に接続された第６スイッチング素子と、一方の電極が前記第６スイッチング素子の他端に電気的に接続され、他方の電極が前記基準電位とされた第２容量素子と、を更に備え、前記制御部は、前記第１充電量が前記第２充電量よりも大きい場合であり、かつ、前記第１容量素子が所定期間継続して記第２充電量を充電し続けている場合において、当該所定期間経過後、前記第１容量素子に前記第１充電量を充電する、ように構成してもよい。
【００１４】
この態様によれば、まず、第６スイッチング素子をはじめとする前記各スイッチング素子の導通及び非導通状態を適当に制御することによって、第２容量素子を充電し、これを例えばゲートドライバ用の負電源として機能させることができる。好適には例えば、前記第２及び第６スイッチング素子を導通状態とし、その他のスイッチング素子を非導通状態とすることによって、前記第２容量素子の充電をするとよい。この場合、第２容量素子は、第１容量素子の充電量を前提とした充電量でもって、充電されることになる。なお、本態様に係る、より詳細な具体例については、後述する実施形態において改めて説明される。
そして、このような負電源は、例えば前記制御部を駆動するためのものとして利用可能である。なお、ここでいう「制御部」には、より具体的には例えば、前記各スイッチング素子がＦＥＴ（Field Effect Transistor;電界効果トランジスタ）である場合は、そのゲートに所定の電位を供給する“ゲートドライバ”、あるいはその中に含まれる“レベルシフタ”等々が含まれる。
【００１５】
加えて、本発明では、このような効果が得られることを前提として更に、より小さな充電量である第２充電量による第１容量素子への充電が所定期間継続した場合においては、その後に、より大きな充電量である第１充電量による第１容量素子への充電が行われるようになっている。これにより、第２容量素子への充電はよりよく行われ得ることになる。というのも、例えば、前述したような動作機序による場合、第１容量素子がより小さな充電量でしか充電されないと、第２容量素子が十分には充電されないおそれが生じるところ、本態様では、より大きな充電量による第１容量素子の充電の機会が与えられることとなるからである。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係るＤ級増幅回路の構成を示すブロック図である。
【図２】図１の出力部（１０１）の構成を示す回路図である。
【図３】図２の出力部において、〔ｉ‐１〕通常充電工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図４】図２の出力部において、〔ｉ‐２〕急速充電工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図５】図２の出力部において、〔ｉ‐３〕放電工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図６】図２の出力部において、〔ｉｉ〕負電源充電工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図７】図２の出力部において、〔ｉｉｉ〕正出力待機工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図８】図２の出力部において、〔ｉｖ〕正出力工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図９】図２の出力部において、〔ｖ〕負出力待機工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図１０】図２の出力部において、〔ｖｉ〕負出力工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図１１】図２の出力部において、第２上限電位（Ｖｌ）に基づく〔ｉ‐１〕通常充電工程を実施する場合における図２上の各部の電位（ａ，ｂ，ｃ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｅ，ｘ）の変化の様子を表すタイミングチャートである。
【図１２】図２の出力部において、〔ｉ‐２〕急速充電工程を実施する場合における図２上の各部の電位（ａ，ｂ，ｃ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｅ，ｘ）の変化の様子を表すタイミングチャートである。
【図１３】図２の出力部において、第１上限電位（Ｖｈ）に基づく〔ｉ‐１〕通常充電工程を実施する場合における図２上の各部の電位（ａ，ｂ，ｃ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｅ，ｘ）の変化の様子を表すタイミングチャートである。
【図１４】図２の出力部において、〔ｉ‐３〕放電工程を実施する場合における図２上の各部の電位（ａ，ｂ，ｃ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｅ，ｘ）の変化の様子を表すタイミングチャートである。
【図１５】第１及び第２モード切替信号（Ｍ１及びＭ２）それぞれの状態と、〔ｉ‐１〕通常充電工程、〔ｉ‐２〕急速充電工程及び〔ｉ‐３〕放電工程との対応関係を表す一覧表である。
【図１６】図３乃至図１５の結果、出力されるパルスの様子を示す説明図である。
【図１７】図２に示す第３ノード（Ｎ３）の電位（ｅ）における第１及び第２上限電位（Ｖｈ及びＶｌ）間の切替えに係る閾値の設定方法の例を示す説明図である。
【発明を実施するための形態】
【００１７】
以下では、本発明に係る実施の形態について図１及び図２を参照しながら説明する。なお、ここに言及した図１及び図２に加え、以下で参照する各図面においては、各部の寸法の比率が実際のものとは適宜に異ならせてある場合がある。
【００１８】
Ｄ級増幅回路１００は、図１に示すように、出力部１０１、ゲートドライバ１０２、及びＰＷＭ（Pulse Width Modulation）信号生成部１０３を備える。
このうちＰＷＭ信号生成部１０３は、入力信号に応じたパルス幅をもつパルス信号を生成する。また、ゲートドライバ１０２は、前記パルス信号に応じて、後述する出力部１０１に含まれる各種のトランジスタの各々のゲートを所定の電位にするためのゲート制御信号を供給する。このゲートドライバ１０２には、必要に応じて、前記ゲート制御信号のレベルを上昇又は下降させるためのレベルシフタ（不図示）等々の各種の回路が含まれてよい。
前記のパルス信号、あるいはゲート制御信号の生成方法は種々あり、それに応じて、ＰＷＭ信号生成部１０３及びゲートドライバ１０２の具体的な構成のあり方は種々存在しうる。本発明は、基本的には、これらＰＷＭ信号生成部１０３及びゲートドライバ１０２の構成、あるいはそれらによる信号生成方法については特にこだわらない。
【００１９】
出力部１０１には、図２に示すように、第１〜第７トランジスタＴｒ１〜Ｔｒ７、第１及び第２コンデンサＣ１及びＣ２が含まれる。このうち第１〜第７トランジスタＴｒ１〜Ｔｒ７は、それぞれ、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）からなる。
第１トランジスタＴｒ１は、そのソースが電源電位ＶＤＤとされ、そのドレインが第１ノードＮ１に電気的に接続されている。この第１トランジスタＴｒ１はｐ型である。
また、第２トランジスタＴｒ２は、そのソースが基準電位ＧＮＤとされ、そのドレインが前記第１ノードＮ１に電気的に接続されている。さらに、第３トランジスタＴｒ３は、そのソースが第２ノードＮ２に電気的に接続され、そのドレインが前記基準電位ＧＮＤとされている。これら第２及び第３トランジスタＴｒ２及びＴｒ３はｎ型である。
なお、前述の電源電位ＶＤＤと基準電位ＧＮＤとの間には、ＶＤＤ＞ＧＮＤが成立する。
【００２０】
第４トランジスタＴｒ４は、そのソースが前記第１ノードＮ１に電気的に接続されている。また、第５トランジスタＴｒ５は、そのソースが前記第２ノードＮ２に電気的に接続されている。これら第４及び第５トランジスタＴｒ４及びＴｒ５のドレインは、出力部１０１の（負荷７０に対する）出力端子を構成しており、前記コイルＬＦの一端に電気的に接続されている。なお、これら第４及び第５トランジスタＴｒ４及びＴｒ５は、それぞれ、ｐ型及びｎ型である。
【００２１】
第１コンデンサＣ１は、前記第１及び第２ノードＮ１及びＮ２のそれぞれに、その第１及び第２電極が電気的に接続されている。この第１コンデンサＣ１は、後の動作説明からも明らかとなるとおり、本実施形態において、負荷７０のいわば電源として機能する。
【００２２】
以上に加えて、第６トランジスタＴｒ６は、そのドレインが前記第２ノードＮ２に電気的に接続されている。また、第２コンデンサＣ２は、その一方の電極が第６トランジスタＴｒ６のソースに電気的に接続され、その他方の電極が前記基準電位ＧＮＤとされている。この第２コンデンサＣ２は、本実施形態においては特に、前述のゲートドライバ１０２用の負電源ＶＳＳとして機能する（図１参照）。
【００２３】
さらに、第７トランジスタＴｒ７は、そのドレインが前述した出力端子に電気的に接続され、そのソースが前記基準電位ＧＮＤとされている。また、この第７トランジスタＴｒ７のバックゲートは、前記第２コンデンサＣ２の前記一方の電極に電気的に接続されている。これにより、第７トランジスタＴｒ７のバックゲートには、第２コンデンサＣ２の充電量に応じたバイアス電圧がかけられるようになっている。
なお、本実施形態にいう前記の第１〜第５トランジスタＴｒ１〜Ｔｒ５のそれぞれは、本発明にいう「第１スイッチング素子」乃至「第５スイッチング素子」の一具体例に該当し、第１コンデンサＣ１は「第１容量素子」の一具体例に該当する。
【００２４】
以上の第１〜第７トランジスタＴｒ１〜Ｔｒ７の導通及び非導通状態間の遷移は、前述のゲート制御信号に応じる。図１では、ゲートドライバ１０２から７つのゲート制御信号Ｇ１ｏｒｇ，Ｇ２〜Ｇ７が出力される様子が描かれている。これら７つのゲート制御信号Ｇ１ｏｒｇ，Ｇ２〜Ｇ７が、それぞれに対応する第１〜第７トランジスタＴｒ１〜Ｔｒ７のゲートに供給されることによって、当該第１〜第７トランジスタＴｒ１〜Ｔｒ７各々の導通及び非導通状態が個別的に制御されるようになっている。
【００２５】
ここで、本実施形態においては、これら各種ゲート制御信号のうち、第１トランジスタＴｒ１に対応するゲート制御信号Ｇ１ｏｒｇだけは、他のゲート制御信号Ｇ２〜Ｇ７との対比において特徴的である。すなわち、他のゲート制御信号Ｇ２〜Ｇ７は、いわば直接的に第２〜第７トランジスタＴｒ２〜Ｔｒ７の導通・非導通状態間の遷移を指令するために用いられるのに対して、ゲート制御信号Ｇ１ｏｒｇは、図２に示すように、第１コンデンサ充電量制御部２０（以下、単に「充電量制御部２０」という。）に入力し、いわば間接的に第１トランジスタＴｒ１の導通・非導通状態間の遷移を指令するために用いられる。なお、このようなゲート制御信号Ｇ１ｏｒｇは、本発明にいう「基準信号」の一具体例に該当する。
【００２６】
充電量制御部２０は、図２に示すように、コンパレータ２１、第１ＮＯＲ回路２２、第２ＮＯＲ回路２３、第１ＯＲ回路２４、並びに第２ＯＲ回路２５及び急速充電制御用トランジスタＴｒ８、第３ＮＯＲ回路２６及び放電制御用トランジスタＴｒ９、ＡＮＤ回路２７、ＸＯＲ回路２８、並びに充電上限電位制御用トランジスタＴｒ１０からなる。
【００２７】
このうちコンパレータ２１は、一方の入力端に第１ノードＮ１の電位ｘの入力を受ける。
また、コンパレータ２１の他方の入力端には、予め適当に定められた第３ノード電位ｅの入力を受ける。この第３ノード電位ｅは、後の説明からも明らかな通り、第１コンデンサＣ１に蓄えられる電荷量の上限を画する。
この第３ノード電位ｅは、適宜、より大きな値となり、又は、より小さな値となり得る。
図２に示される第３ノードＮ３には、抵抗成分Ｒ２を介して充電上限電位制御用トランジスタＴｒ１０（以下、「充電量切替トランジスタＴｒ１０」と略称する。）のドレインが電気的に接続されている。また、この充電量切替トランジスタＴｒ１０のソースは基準電位ＧＮＤとされ、そのゲートは第１モード切替信号Ｍ１（その電位をａとする。）の入力線に電気的に接続されている。これにより、充電量切替トランジスタＴｒ１０は、この第１モード切替信号Ｍ１のハイレベル及びローレベル間の遷移に応じて、導通・非導通状態間を遷移する。なお、この充電量切替トランジスタＴｒ１０はｎ型である。さらに、前記第３ノードＮ３には、抵抗成分Ｒ１を介して第１上限電位Ｖｈが電気的に接続される。
後にも説明するように、充電量切替トランジスタＴｒ１０の導通・非導通状態間の遷移に応じて、第３ノードＮ３の電位たる前記第３ノード電位ｅは、第１上限電位Ｖｈに一致したり、あるいは、それよりも低い第２上限電位Ｖｌ（＜Ｖｈ）に一致したりする。
【００２８】
なお、このような第１及び第２上限電位Ｖｈ及びＶｌ間の切替えは、本実施形態において、ゲートドライバ１０２に内蔵されたレベル検知回路（不図示）の検出結果に応じる。具体的には、ゲートドライバ１０２への入力信号のレベルＬが、閾値Ｌｔｈとの対比において、Ｌ≦Ｌｔｈを満たすときには、より小さな第２上限電位Ｖｌが選択され、Ｌ＞Ｌｔｈを満たすときには、より大きな第１上限電位Ｖｈが選択される。前述した充電量切替トランジスタＴｒ１０の導通・非導通状態間の遷移、また、それを行うための第１モード切替信号Ｍ１（さらには、後に登場する第２モード切替信号Ｍ２）のハイレベル及びローレベル間の遷移は、いま述べたＬとＬｔｈとの関係に応じ、そのときどきに決定される。
なお、本発明にいう「比較電位指定手段」には、ここに述べた充電量切替トランジスタＴｒ１０が少なくとも含まれる。
【００２９】
ＸＯＲ回路２８は２入力端子をもち、その一方の入力端にはコンパレータ２１から出力された信号（その電位をｆとする。）の入力を受け、他方の入力端にはＡＮＤ回路２７から出力された信号（その電位をｇとする。）の入力を受ける。
【００３０】
第１ＮＯＲ回路２２は２入力端子をもち、その一方の入力端にはＸＯＲ回路２８から出力された信号（その電位をｈとする。）の入力を受け、他方の入力端には第２ＮＯＲ回路２３から出力された信号（その電位をｊとする。）の入力を受ける。また、第２ＮＯＲ回路２３も２入力端子をもつが、その一方の入力端にはゲートドライバ１０２から出力された前記ゲート制御信号Ｇ１ｏｒｇ（その電位をｃとする。）の入力を受け、他方の入力端には第１ＮＯＲ回路２２から出力された信号（その電位をｉとする。）の入力を受ける。結局、これら第１及び第２ＮＯＲ回路２２及び２３は、フリップフロップを構成する。
【００３１】
第１ＯＲ回路２４は３入力端子をもち、その１の入力端には前記ゲート制御信号Ｇ１ｏｒｇの入力を受け、その２の入力端には第２ＮＯＲ回路２３から出力された信号（即ち、前記フリップフロップから出力された信号）の入力を受ける。また、その３の入力端にはＡＮＤ回路２７から出力された信号の入力を受ける。そして、この第１ＯＲ回路２４から出力された信号は、前記第１トランジスタＴｒ１のゲートに供給される。これにより、当該信号のハイレベル及びローレベル間の遷移に応じて、第１トランジスタＴｒ１は、導通及び非導通状態間を遷移する。なお、この信号の電位はｋとする。また、この信号は、本発明にいう「第１スイッチング素子制御信号」の一具体例に該当する。
【００３２】
なお、実際上は、図２に示すように、第１ＯＲ回路２４と第１トランジスタＴｒ１との間に、この第１トランジスタＴｒ１用のゲートドライバ２９１が備えられてよい。ちなみに、このゲートドライバ２９１は、図１に示すゲートドライバ１０２と一体的に構成されてよく、したがって、その場合には充電量制御部２０も当該構成と一体的に構成されてよい。この場合には、充電量制御部２０は、図２に示す出力部１０１内からは消えて、あたかも図１に示すゲートドライバ１０２の一部をなしているかのように図示されるべきものとなるが、そうであっても本発明の本質が何ら損なわれるわけではない。図１及び図２において、充電量制御部２０が、出力部１０１の一部をなしているように図示されているのは単なる一例である。
以上のことは、後述する急速充電制御用トランジスタＴｒ８及び放電制御用トランジスタＴｒ９に関しても同様に言える。すなわち、これらの各トランジスタ（Ｔｒ８，Ｔｒ９）のためにもゲートドライバ２９２及び２９３が備えられてよく（図２参照）、これらゲートドライバ２９２及び２９３についても上記と同様の事情があてはまる。
【００３３】
第２ＯＲ回路２５は４入力端子をもち、その１の入力端には第１モード切替信号Ｍ１の入力を受け、その２の入力端には第２モード切替信号Ｍ２（その電位をｂとする。）の入力を受け、その３の入力端には前記ゲート制御信号Ｇ１ｏｒｇの入力を受け、その４の入力端には第２ＮＯＲ回路２３から出力された信号（即ち、前記フリップフロップから出力された信号）の入力を受ける。なお、２番目の、第２モード切替信号Ｍ２の入力を受ける端子は反転入力端である。
急速充電制御用トランジスタＴｒ８（以下、「急速充電トランジスタＴｒ８」と略称する。）は、そのソースが電源電位ＶＤＤとされ、そのドレインが前記第１ノードＮ１に電気的に接続されている。この急速充電トランジスタＴｒ８のゲートには、前記第２ＯＲ回路２５から出力された信号（その電位をｌとする。）が入力される。したがって、急速充電トランジスタＴｒ８は、この信号のハイレベル及びローレベル間の遷移に応じて、導通・非導通状態間を遷移する。なお、この急速充電トランジスタＴｒ８は、ｐ型である。
なお、本発明にいう「急速充電手段」には、ここに述べた第２ＯＲ回路２５及び急速充電トランジスタＴｒ８が少なくとも含まれる。
【００３４】
第３ＮＯＲ回路２６は３入力端子をもち、その１の入力端にはＡＮＤ回路２７から出力された信号の入力を受け、その２の入力端にはゲート制御信号Ｇ１ｏｒｇの入力を受け、その３の入力端には第２ＮＯＲ回路２３から出力された信号（即ち、前記フリップフロップから出力された信号）の入力を受ける。なお、１番目の、ＡＮＤ回路２７から出力された信号の入力を受ける端子は反転入力端である。
放電制御用トランジスタＴｒ９（以下、「放電トランジスタＴｒ９」と略称する。）は、そのソースが基準電位ＧＮＤとされ、そのドレインが前記第１ノードＮ１に電気的に接続されている。この放電トランジスタＴｒ９のゲートには、前記第３ＮＯＲ回路２６から出力された信号（その電位をｍとする。）が入力される。したがって、放電トランジスタＴｒ９は、この信号のハイレベル及びローレベル間の遷移に応じて、導通・非導通状態間を遷移する。なお、この放電トランジスタＴｒ９は、ｎ型である。
なお、本発明にいう「放電手段」には、ここに述べた第３ＮＯＲ回路２６及び放電トランジスタＴｒ９が少なくとも含まれる。
【００３５】
ＡＮＤ回路２７は２入力端子をもち、その双方の入力端にはそれぞれ、第１及び第２モード切替信号Ｍ１及びＭ２の入力を受ける。
なお、本実施形態におけるゲートドライバ１０２は前記ゲート制御信号Ｇ１ｏｒｇ，Ｇ２〜Ｇ７に加えて、これら第１及び第２モード切替信号Ｍ１及びＭ２をも出力部１０１に向けて出力する（図１参照）。
【００３６】
次に、以上に述べた本実施形態に係るＤ級増幅回路１００の作用ないし動作及び効果について、既に参照した図１及び図２に加えて、図３乃至図１６を参照しながら説明する。なお、本実施形態においては、図１に示したＤ級増幅回路１００のうち、特に出力部１０１の動作について特徴があるので、この点に関して重点的に説明する。
【００３７】
まず、本実施形態に係るＤ級増幅回路１００では、ＰＷＭ信号生成部１０３が、入力信号に応じたパルス幅をもつパルス信号を生成し、ゲートドライバ１０２は、このパルス信号に応じて、ゲート制御信号を生成する。既述のように、本発明は、これら各種信号の具体的な生成方法等に関しては特にこだわらないが、本実施形態に係るゲート制御信号Ｇ１ｏｒｇ，Ｇ２〜Ｇ７の生成順序等については、以下に追々述べられるような限定が加えられると好ましい。
【００３８】
以下、このゲート制御信号Ｇ１ｏｒｇ，Ｇ２〜Ｇ７の生成順序等（即ち、第１〜第７トランジスタＴｒ１〜Ｔｒ７の導通・非導通状態間遷移の順序等）について説明するが、その前提として、本実施形態に係るＤ級増幅回路１００が、負荷７０をどのように駆動するのかについての大まかな説明を与えておく。
すなわち、第１に、本実施形態では、負荷７０に正方向及び負方向の２種の電流が流されるように、当該負荷７０が駆動される。第２に、本実施形態では、そのような駆動を実現するため、以下に述べる〔ｉ〕充電工程から〔ｖｉ〕負出力工程までの各工程を適宜の順番で行う。ここで簡単に一例を述べておけば、〔ｉ〕充電→〔ｉｉ〕負電源充電→〔ｉｉｉ〕正出力待機→〔ｉｖ〕正出力→〔ｉｉｉ〕正出力待機（ここまで「正出力関連」）、〔ｉ〕充電→〔ｉｉ〕負電源充電→〔ｖ〕負出力待機→〔ｖｉ〕負出力→〔ｖ〕負出力待機（ここまで「負出力関連」）→〔ｉ〕充電→……（以下、繰り返し）、などというようである。なお、以上の場合において、〔ｉｉ〕負電源充電は実施されない場合があるが、この点については後に改めて触れる。
第３に、前述の〔ｉ〕充電工程は、ある場合は、第１コンデンサＣ１に、より大きな充電を行う充電工程となり、他の場合は、より小さな充電を行う充電工程となる。そして、このような２系統の充電工程（ないしはそれらの間の切替え）をよりよく行うために、当該の〔ｉ〕充電工程は、より細分化された、〔ｉ‐１〕通常充電工程、〔ｉ‐２〕急速充電工程、及び〔ｉ‐３〕放電工程の３つの工程を含む。
【００３９】
以上のような前提の下、以下では、これら〔ｉ‐１〕から〔ｉ‐３〕、及び〔ｉｉ〕から〔ｖｉ〕までの各工程について説明する。
【００４０】
〔ｉ‐１〕通常充電工程（図３，図１１及び図１３参照）；
ゲートドライバ１０２は、第１、第３及び第７トランジスタＴｒ１、Ｔｒ３及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ３及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ２，Ｔｒ４〜Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ２、Ｇ４〜Ｇ６を生成する。
これにより、出力部１０１では、図３に示すように、第１トランジスタＣ１の図中上側の電極が、第１トランジスタＴｒ１を介して電源電位ＶＤＤに設定され、図中下側の電極が、第３トランジスタＴｒ３を介して基準電位ＧＮＤに設定される。したがって、第１コンデンサＣ１周りでは、図示する矢印の方向に電流が流れ、当該第１コンデンサＣ１の電極間には電荷が蓄積され、図中上側がプラス側、下側がマイナス側となる。
以上のようにして、電源電位ＶＤＤ及び基準電位ＧＮＤ間の差に応じた第１コンデンサＣ１の充電が行われる。なお、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる。
【００４１】
このような第１コンデンサＣ１の充電においては、図２に示した充電制御部２０が作用する。
まず、前提的に、第１コンデンサＣ１の上限充電量を規定する、第３ノードＮ３の電位設定が行われる（即ち、第３ノード電位ｅが、第１上限電位Ｖｈ及び第２上限電位Ｖｌのいずれか一方に一致させられる。）。これは、上述のように入力信号のレベルＬと閾値Ｌｔｈとの大小関係に応じ、より具体的には、Ｌ≦Ｌｔｈが成立するときには、ゲートドライバ１０２は、基本的には、第１モード切替信号Ｍ１としてハイレベルの信号を、第２モード切替信号Ｍ２としてローレベルの信号をそれぞれ出力し（図１１参照）、Ｌ＞Ｌｔｈが成立するときには、第１モード切替信号Ｍ１としてローレベルの信号を、第２モード切替信号Ｍ２としてローレベルの信号をそれぞれ出力する（図１３参照）（なお、以下では、簡単のため、ローレベルを“０”、ハイレベルを“１”と表現し、これを用いて例えばｘ＝０などと表現することがある。）。
【００４２】
前者（ａ＝１，ｂ＝０）によると、第１モード切替信号Ｍ１がハイレベルであるので、充電量切替トランジスタＴｒ１０はＯＮ状態（導通状態）となる（図２参照）。したがって、第３ノードＮ３と基準電位ＧＮＤとの間には定常的に電流が流れることになるので、第３ノード電位ｅは、第３ノードＮ３に供給される第１上限電位Ｖｈに比べて下降することになる。そして、前記電流の量は定常的なものであるから、第３ノード電位ｅは、それに応じた、第２上限電位Ｖｌに落ち着く。
一方、後者（ａ＝０，ｂ＝０）によると、第１モード切替信号Ｍ１がローレベルであるので、充電量切替トランジスタＴｒ１０はＯＦＦ状態（非導通状態）となる。したがって、第３ノードＮ３と基準電位ＧＮＤとの間に電流は流れず、第３ノード電位ｅは、その第３ノードＮ３に供給される第１上限電位Ｖｈに一致することになる。
【００４３】
いずれにせよ、このような第３ノード電位ｅの設定を前提として、第１コンデンサＣ１への通常充電は以下のように行われる。なお、第３ノード電位ｅが、第１上限電位Ｖｈか第２上限電位Ｖｌかに応じて、本〔ｉ‐１〕通常充電工程の動作機序は基本的に異ならないので、以下では主に、ｅ＝Ｖｌが成立する場合について説明する。
【００４４】
まず、前記ゲート制御信号Ｇ１ｏｒｇは、図１１左方に示すように、時点αにおいて、第１トランジスタＴｒ１を導通状態とするように、ローレベルに遷移する（ｃ＝０）。もっとも、既に述べたように、このローレベルへの遷移が即座に、第１トランジスタＴｒ１をＯＮ状態とすることに帰結しない。このローレベルのゲート制御信号Ｇ１ｏｒｇは、ＯＲ回路２４及び第２ＮＯＲ回路２３に入力する。
他方、コンパレータ２１は、第１ノードＮ１の電位ｘと、第３ノード電位ｅとの比較結果に応じて、ハイレベル又はローレベルの信号を出力する。図１１左方の場合は、当初、ｘ＜ｅが成立することを前提としているから、コンパレータ２１は、ローレベルの信号を出力する（ｆ＝０）。
そして、ＸＯＲ回路２８は、このローレベルの信号と、ＡＮＤ回路２７から出力された信号との入力を受けるが、後者の信号はいま、第１及び第２モード切替信号Ｍ１及びＭ２に関しａ＝１，ｂ＝０が成立することからローレベルであり（ｇ＝０）、結局、当該ＸＯＲ回路２８は、ローレベルの信号を出力する（ｈ＝０）。
以上の結果、第１及び第２ＮＯＲ回路２２及び２３からなるフリップフロップは、双方ともローレベルの信号の入力を受けることになり、以前の状態をそのまま保持する。つまり、このフリップフロップの出力信号の電位ｊは、従前の状態であるローレベルを維持する（ｊ＝０。なお、分析的にいえば、第１ＮＯＲ回路２２の出力はハイレベル（ｉ＝１）であるから（図１１左方・図２参照）、第２ＮＯＲ回路２３の出力はローレベルになる（即ち、ｊ＝０）ということである。）。
以上により、ＯＲ回路２４は、いずれもローレベルの信号（ｃ＝ｊ＝ｇ＝０）の入力を受けるから、ローレベルの信号を出力する（ｋ＝０）。そして、その結果、第１トランジスタＴｒ１は、ＯＮ状態となる。
【００４５】
以上を要するに、ｘ＜ｅが成立している間は、ローレベルであるゲート制御信号Ｇ１ｏｒｇがいわばそのまま反映されたｋ＝０の信号が生成されることになるので、第１トランジスタＴｒ１のＯＮ状態はその間継続し、上に述べたような第１コンデンサＣ１の充電工程が行われるということになる。
【００４６】
このような第１コンデンサＣ１の充電が進むと第１ノード電位ｘは上昇することになるから、やがてｘ＜ｅは成立しなくなる。つまり、ｘ≧ｅが成立するようになる（図１１左方の時点β参照）。
このようになると、コンパレータ２１は、ハイレベルの信号を出力する（ｆ＝１）。その結果、ＸＯＲ回路２８はハイレベルの信号を出力することとなり（ｈ＝１）、第１及び第２ＮＯＲ回路２２及び２３からなるフリップフロップは、セット信号として、ハイレベルの信号の入力を受けることになるから、その出力信号の電位ｊは、ハイレベルに遷移する（ｊ＝１。なお、分析的にいえば、第１ＮＯＲ回路２２の出力はローレベル（ｉ＝０）に遷移するから（図１１左方・図２参照）、第２ＮＯＲ回路２３の出力はハイレベルに遷移する（即ち、ｊ＝１）ということである。）。
以上により、ＯＲ回路２４は、一方でなおローレベルの信号（ｃ＝０）の入力を受けるものの、他方でハイレベルの信号（ｊ＝１）の入力を受けることになるから、ハイレベルの信号を出力する（ｋ＝１）。その結果、第１トランジスタＴｒ１は、ＯＦＦ状態（非導通状態）となる。
【００４７】
このようにして、本実施形態においては、充電量制御部２０の作用によって、第１トランジスタＴｒ１がＯＮ状態を継続する時間の長さが制御されることを通じて、第１コンデンサＣ１の充電量が適当なものとされる（いまの場合において、それは、第３ノード電位ｅ＝Ｖｌによって画される。）。
なお、ゲート制御信号Ｇ１ｏｒｇは、後にハイレベルへと遷移するが（図１１左方の時点γ参照）、このことは、第１トランジスタＴｒ１の導通・非導通状態間の遷移に影響を与えない。ちなみに、このゲート制御信号Ｇ１ｏｒｇの挙動、特にローレベルとなる時間の長さは、第１コンデンサＣ１の充電工程として許与可能な最大時間を画定するものといえる。
【００４８】
なお、以上のことに関連して、図１１左方は、充電工程の当初において、ｘ＜ｅが成立している場合を表現しているが、その当初から、ｘ＞ｅが成立している場合でも、大勢に変化はない。このことは、図１１右方において表現されている。すなわち、図１１右方では、充電工程の当初からｘ＞ｅが成立することを前提としているが、この場合、ゲート制御信号Ｇ１ｏｒｇがハイレベルからローレベルへと遷移するとき、電位ｋが瞬間的にローレベルに遷移する（即ち、第１トランジスタＴｒ１がＯＮ状態となる）ことはあっても、その時間は極めて短時間であるから、第１コンデンサＣ１の充電が更に進むということはない。結局、この場合、第１コンデンサＣ１の充電量は、従前と変わらない値を維持する。
【００４９】
以上述べたことは、第３ノード電位ｅが第１上限電位Ｖｈに一致するとき（ｅ＝Ｖｈ）でも、基本的に全く同様にあてはまる。その様子は、図１３に示されており、その左方は前記図１１左方に相当し、その右方は前記図１１右方に相当する。
【００５０】
〔ｉ‐２〕急速充電工程（図４及び図１２参照）；
この急速充電工程は、第３ノード電位ｅを、第２上限電位Ｖｌから第１上限電位Ｖｈへと切り替えるに際して実施される。この場合、第１コンデンサＣ１に、以前に比べてより大きな充電を行うことが目されているから、急速な充電が行われることが好適となる。このように、急速充電工程は、第３ノード電位ｅの切替処理と密接な関係があるので、ここでは、急速充電工程（それ自体）に加えて、その切替処理に係る工程についても説明を加える。
【００５１】
まず、第２上限電位Ｖｌから第１上限電位Ｖｈへの切替処理では、図１２に示すように、時点δにおいて、第１モード切替信号Ｍ１がハイレベルからローレベルに遷移する（ａ＝０）。これにより、充電量切替トランジスタＴｒ１０は導通状態から非導通状態へと遷移し（図２参照）、第３ノードＮ３と基準電位ＧＮＤとの間は非導通となるから、第３ノード電位ｅは、第２上限電位Ｖｌから第１上限電位Ｖｈへと上昇する（図１２の最下方の破線、参照）。
なお、これに伴って、第１ノード電位ｘは第３ノード電位ｅに対して相対的に小さくなるから、コンパレータ２１は、ローレベルの信号を出力するようになる（ｆ＝０）。
【００５２】
次に、時点εにおいて、第２モード切替信号Ｍ２がローレベルからハイレベルに遷移した後（ｂ＝１）、時点ζにおいて、ゲート制御信号Ｇ１ｏｒｇがハイレベルからローレベルに遷移する（ｃ＝０）。これにより、まず、前述した〔ｉ‐１〕通常充電工程と同様に、第１トランジスタＴｒ１がＯＮ状態となり、第１コンデンサＣ１への充電が開始され、第１ノード電位ｘの電位が上昇を始める。
また、この場合においては、第２モード切替信号Ｍ２がハイレベルになっていることから、第２ＯＲ回路２５には、すべてローレベルの信号が入力することになる（ａ＝ｃ＝ｊ＝０。なお、ｂ＝１であるが、第２モード切替信号Ｍ２は第２ＯＲ回路２５に反転入力する（図２参照）。）。したがって、第２ＯＲ回路２５は、ローレベルの信号を出力することになり（ｌ＝０）、これに応じて、急速充電トランジスタＴｒ８は導通状態となる（図４参照）。
以上の結果、第１コンデンサＣ１に流れる電流量は増大することになり、その充電は、前記〔ｉ‐１〕通常充電工程の場合に比べて、相対的に急速に行われることになる。
【００５３】
以後、第１ノード電位ｘが第３ノード電位ｅ以上となると（即ち、ｘ≧Ｖｈが成立すると）、コンパレータ２１から出力される信号がハイレベルとなる結果（ｆ＝１）、第１トランジスタＴｒ１は非導通状態に遷移する。この際、第２ＮＯＲ回路２３（ないし前記フリップフロップ）から出力される信号はハイレベルに遷移するから（ｊ＝１）、第２ＯＲ回路２５から出力される信号も、これに応じてハイレベルに遷移する（ｌ＝１）。したがって、第１トランジスタＴｒ１と歩調を合わせて、急速充電トランジスタＴｒ８も非導通状態に遷移する（以上、図１２の時点η参照）。
【００５４】
このようにして、第１コンデンサＣ１には、第１上限電位Ｖｈに対応した電荷が比較的急速に蓄積されることになる。
なお、以上に述べた以外の各トランジスタの制御は、基本的には、〔ｉ‐１〕通常充電工程と同様である。すなわち、第１コンデンサＣ１への充電が行われる際には、前述の第１トランジスタＴｒ１のほかに、第３及び第７トランジスタＴｒ３及びＴｒ７も導通状態となること（図４及び図３対比参照）等は、〔ｉ‐１〕通常充電工程と何ら変わりはない。
ただし、急速充電工程においては特に、前述した図１２の時点εにおいてハイレベルとなった第２モード切替信号Ｍ２が、同図の時点θ（この時点θはゲート制御信号Ｇ１ｏｒｇがハイレベルとなる時点でもある。）において、再びローレベルに遷移する。これに応じて、第２ＮＯＲ回路２３（ないし前記フリップフロップ）から出力される信号はローレベルに遷移する（ｊ＝０）。
【００５５】
〔ｉ‐３〕放電工程（図５及び図１４参照）；
この放電工程は、第３ノード電位ｅを、第１上限電位Ｖｈから第２上限電位Ｖｌへと切り替えるに際して実施される。この場合、第１コンデンサＣ１に、以前に比べてより小さな充電を行うことが目されているから、この第１コンデンサＣ１に以前までに蓄えられていた電荷は放たれることが好適となる。このように、この放電工程も、前記〔ｉ‐２〕急速充電工程と同様、第３ノード電位ｅの切替処理と密接な関係があるので、ここでは、放電工程（それ自体）に加えて、その切替処理に係る工程についても説明を加える。
【００５６】
まず、第１上限電位Ｖｈから第２上限電位Ｖｌへの切替処理では、図１４に示すように、時点κにおいて、第１モード切替信号Ｍ１がローレベルからハイレベルに遷移する（ａ＝１）。これにより、充電量切替トランジスタＴｒ１０は非導通状態から導通状態へと遷移し（図２参照）、第３ノードＮ３と基準電位ＧＮＤとの間は導通するから、第３ノード電位ｅは、第１上限電位Ｖｈから第２上限電位Ｖｌへと下降する（図１４の最下方の破線、参照）。
なお、これに伴って、第１ノード電位ｘは第３ノード電位ｅに対して相対的に大きくなるから、コンパレータ２１は、ハイレベルの信号を出力するようになる（ｆ＝１）。
【００５７】
次に、時点λにおいて、第２モード切替信号Ｍ２がローレベルからハイレベルに遷移した後（ｂ＝１）、時点μにおいて、ゲート制御信号Ｇ１ｏｒｇがハイレベルからローレベルに遷移する（ｃ＝０）。
【００５８】
この場合、まず、前者の遷移（ｂ＝０→ｂ＝１）によると、ＡＮＤ回路２７にはいずれもハイレベルの信号が入力することになるから、当該ＡＮＤ回路２７はハイレベルの信号を出力するようになる（ｇ＝１）。これに応じて、ＸＯＲ回路２８にも、いずれもハイレベルの信号（ｇ＝ｆ＝１）が入力するようになるから、当該ＸＯＲ回路２８はローレベルの信号を出力し（ｈ＝０）、第１ＮＯＲ回路２２もローレベルの信号を出力する（ｉ＝０）。なお、前記フリップフロップの出力に変化はない（ｊ＝０）。
【００５９】
他方、後者の遷移（ｃ＝１→ｃ＝０）によると、第３ＮＯＲ回路２６には、いずれもローレベルの、フリップフロップから出力される信号及びゲート制御信号Ｇ１ｏｒｇ（ｊ＝ｃ＝０）が入力するとともに、ハイレベルであるＡＮＤ回路２７から出力される信号（ｇ＝１）が反転入力することになる。したがって、当該第３ＮＯＲ回路２６は、ハイレベルの信号を出力することになり（ｍ＝１）、これに応じて、放電トランジスタＴｒ９は導通状態となる（図５参照）。なお、この場合において、ゲート制御信号Ｇ１ｏｒｇがローレベルに遷移しているものの、ＡＮＤ回路２７から出力される信号はハイレベルであり（ｇ＝１）、したがって、第１ＯＲ回路２４から出力される信号もハイレベルであるから（ｋ＝１）、第１トランジスタＴｒ１は非導通状態のままである。
以上の結果、第１コンデンサＣ１を構成する双方の電極はいずれも基準電位ＧＮＤと導通状態となることになり、当該第１コンデンサＣ１に蓄積されていた電荷は、急速に開放されることになる（図５、及び、図１４の最下方に示す第１ノード電位ｘの下降の様子、参照）。
【００６０】
以後、第１ノード電位ｘが第３ノード電位ｅを下回ると（即ち、ｘ＜Ｖｌが成立すると）、コンパレータ２１から出力される信号がローレベルとなる結果（ｆ＝０）、第２ＮＯＲ回路２３（ないし前記フリップフロップ）から出力される信号はハイレベルに遷移するから（ｊ＝１）、第３ＮＯＲ回路２６から出力される信号も、これに応じてローレベルに遷移する（ｍ＝０）。したがって、放電トランジスタＴｒ９も非導通状態に遷移する（以上、図１４の時点ν参照）。
【００６１】
このようにして、第１コンデンサＣ１に蓄積されていた電荷は（比較的急速に）放電されることになる。
なお、図１４の時点ν以後においては、時点ξにおいて、ゲート制御信号Ｇ１ｏｒｇが再びハイレベルに遷移し、時点οにおいて、第２モード切替信号Ｍ２が再びローレベルに遷移する。そして、前者に応じて、第２ＮＯＲ回路２３（ないし前記フリップフロップ）から出力される信号はローレベルに遷移し（ｊ＝０）、後者に応じて、ＡＮＤ回路２７から出力される信号もローレベルに遷移する（ｇ＝０）。
【００６２】
なお、図１５においては、上述した第１及び第２モード切替信号Ｍ１及びＭ２それぞれの状態と、〔ｉ‐１〕通常充電工程、〔ｉ‐２〕急速充電工程及び〔ｉ‐３〕放電工程との対応関係について、まとめて示しておいた。
また、上述した〔ｉ‐２〕急速充電工程で活用される急速充電トランジスタＴｒ８、及び、〔ｉ‐３〕放電工程で活用される放電トランジスタＴｒ９は、それら各々の工程において導通・非導通状態間の遷移を経験するものの、その他の工程においては、常に非導通状態を貫く。したがって、以下の説明においては、これらのトランジスタ（Ｔｒ８，Ｔｒ９）の挙動に関して改めて触れることはしない（ただし、当該説明で参照される各図（図６〜図１０）においては、これらのトランジスタ（Ｔｒ８，Ｔｒ９）が非導通状態にあることが表現されている。）。
【００６３】
〔ｉｉ〕負電源充電工程（図６参照）；
ゲートドライバ１０２は、第２、第６及び第７トランジスタＴｒ２、Ｔｒ６及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ２、Ｇ６及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３〜Ｔｒ５）が非導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ３〜Ｇ５を生成する。
これにより、出力部１０１では、図６に示すように、第２コンデンサＣ２の図中上側の電極が、第６トランジスタＴｒ６を介して、第１コンデンサＣ１の図中下側と導通状態となる。また、第１コンデンサＣ１の図中上側の電極は、第２トランジスタＴｒ２の導通により、基準電位ＧＮＤに設定される。
以上のようにして、第２コンデンサＣ２は、第１コンデンサＣ１の充電量に応じて、充電されることになる。なお、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
ここで注意すべき点は、この〔ｉｉ〕負電源充電工程が実施されるのは、第１コンデンサＣ１に第１上限電位Ｖｈ（＞Ｖｌ）が充電されている場合だけとしておくのが好ましいということである。これによると、第１コンデンサＣ１に第２上限電位Ｖｌが充電されている場合は、〔ｉｉ〕負電源充電工程は実施されない。また、第２コンデンサＣ２に蓄えられる電位は、第１上限電位Ｖｈとなる。
このような第１及び第２上限電位Ｖｈ及びＶｌと第２コンデンサＣ２との関係については、後にも改めて触れられる。
【００６４】
〔ｉｉｉ〕正出力待機工程（図７参照）；
ゲートドライバ１０２は、第３及び第７トランジスタＴｒ３及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ３及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ４〜Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ２、Ｇ４〜Ｇ６を生成する。
この〔ｉｉｉ〕正出力待機工程が、〔ｉ〕充電工程の後に実施されるときには、第１、第２及び第４トランジスタＴｒ１、Ｔｒ２及びＴｒ４が非導通状態とされることから、第１コンデンサＣ１の電極間に蓄積されている電荷は保持されることになる。他方、この〔ｉｉｉ〕正出力待機工程が、後述する〔ｉｖ〕正出力工程の後に実施されるときには、第１コンデンサＣ１の図中下側の電極を基準電位ＧＮＤに設定した上で、次なる〔ｉ〕充電工程の実施に備える意義がある。
なお、いずれの場合においても、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００６５】
〔ｉｖ〕正出力工程（図８参照）；
ゲートドライバ１０２は、第３及び第４トランジスタＴｒ３及びＴｒ４が導通状態となるような、ゲート制御信号Ｇ３及びＧ４を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ５〜Ｔｒ７）が非導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ２、Ｇ５〜Ｇ７を生成する。
これにより、出力部１０１では、第１コンデンサＣ１の図中上側の電極と負荷７０の一端とが導通状態となるとともに、第１コンデンサＣ１の図中下側の電極が基準電位ＧＮＤと導通状態となり、図８に示すように、負荷７０には図中上側から下側に向かった電流が流れる。
以上のようにして、負荷７０は、第１コンデンサＣ１が蓄えた電荷を原因として生起する電流によって駆動される。この意味において、本実施形態では、第１コンデンサＣ１が、負荷７０の電源として機能する。
【００６６】
〔ｖ〕負出力待機工程（図９参照）；
ゲートドライバ１０２は、第２及び第７トランジスタＴｒ２及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ２及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３〜Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ３〜Ｇ６を生成する。
この〔ｖ〕負出力待機工程が、〔ｉ〕充電工程の後に実施されるときには、第３、第５及び第６トランジスタＴｒ３、Ｔｒ５及びＴｒ６が非導通状態とされることから、第１コンデンサＣ１の電極間に蓄積されている電荷は保持されることになる。他方、この〔ｖ〕負出力待機工程が、後述する〔ｖｉ〕負出力工程の後に実施されるときには、第１コンデンサＣ１の図中上側の電極を基準電位ＧＮＤに設定した上で、次なる〔ｉ〕充電工程の実施に備える意義がある。
なお、いずれの場合においても、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００６７】
〔ｖｉ〕負出力工程（図１０参照）；
ゲートドライバ１０２は、第２及び第５トランジスタＴｒ２及びＴｒ５が導通状態となるような、ゲート制御信号Ｇ２及びＧ５を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６，Ｔｒ７）が非導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ３、Ｇ４、Ｇ６、Ｇ７を生成する。
これにより、出力部１０１では、第１コンデンサＣ１の図中下側の電極と負荷７０の一端とが導通状態となるとともに、第１コンデンサＣ１の図中上側の電極が基準電位ＧＮＤと導通状態となり、図１０に示すように、負荷７０には図中下側から上側に向かった電流が流れる。
以上のようにして、負荷７０は、第１コンデンサＣ１が蓄えた電荷を原因として生起する電流によって駆動される。前述の〔ｖｉ〕正出力工程の場合も含め、この意味においても、本実施形態の第１コンデンサＣ１は、負荷７０の電源として機能する。
なお、この場合に重要なのは、前記の〔ｉｖ〕正出力工程と〔ｖｉ〕負出力工程との間で、負荷７０に流れる電流の向きが逆になることである。
【００６８】
以上の各工程は既に述べたように、正出力関連及び負出力関連の別に応じて、適宜の順番に従って実施される。図番号を用いて改めていえば、
正出力関連；図３→図６→図７→図８→図７→（図３）
負出力関連；図３→図６→図９→図１０→図９→（図３）
などというようである。なお、この処理の流れは、〔ｉ‐１〕通常充電工程を前提としているが、〔ｉ‐２〕急速充電工程、あるいは、〔ｉ‐３〕放電工程を行う場合は、前記のうち「図３」を、「図４」あるいは「図５」と読み替えればよい。また、第１コンデンサＣ１に第２上限電位Ｖｌが充電されている場合は、図６の負電源充電工程は行われない。この点については後に改めて触れる。
【００６９】
以上により、本実施形態に係るＤ級増幅回路１００によれば、図１６に示すように、待機期間を伴う正出力又は負出力が行われることになる。ちなみに、本実施形態において、ゼロ出力を行う場合は待機期間とすることで、出力部１０１の出力自体を０とする（図１６参照）。
この図１６に示すように、第３ノード電位ｅが第２上限電位Ｖｌに一致させられ、第１コンデンサＣ１がより小さな充電量をもつことになる場合は、図中左方に示すように、より小さな波高値をもつ出力信号が生成・出力されることになる。他方、第３ノード電位ｅが第１上限電位Ｖｈに一致させられ、第１コンデンサＣ１がより大きな充電量をもつことになる場合は、図中右方に示すように、より大きな波高値をもつ出力信号が生成・出力される。理想的な動作を前提とすれば、前者における正出力の際の波高値は＋Ｖｌ、負出力の際の波高値は−Ｖｌとなり、後者における正出力の際の波高値は＋Ｖｈ、負出力の際の波高値は−Ｖｈとなる。つまり、前者では、Ｖｌを限界値とした増幅が行われ、後者では、Ｖｈを限界値とした増幅が行われるということがいえる。なお、両者とも中心電位は基準電位ＧＮＤである。
【００７０】
なお、以上に述べたような〔ｉ〕（＝〔ｉ‐１〕，〔ｉ‐２〕又は〔ｉ‐３〕）から〔ｖｉ〕までの各工程が繰り返し実施される場合において、各工程の間には適当な時間幅の緩衝期間が設けられていると好ましい。ここで緩衝期間とは、連続する任意の２つの工程それぞれにおいて導通状態となるトランジスタが、同時に導通状態となることを避けるための期間を意味している。例えば、〔ｉ‐１〕通常充電工程と〔ｉｉ〕負電源充電工程とにおいては、第１トランジスタＴｒ１は、前者でＯＮ（導通）、後者でＯＦＦ（非導通）となる一方、第２トランジスタＴｒ２は前者でＯＦＦ（非導通）、後者でＯＮ（導通）となる。この場合、両工程の実施が時間的に重なり合うことで、第１及び第２トランジスタＴｒ１及びＴｒ２がともにＯＮとなると、両者を貫く貫通電流が発生することになるので、かかる事態は避けたい。そこで、このような場合においては、第１及び第２トランジスタＴｒ１及びＴｒ２がともにＯＦＦとなる状態を若干の期間でも設けておくのが望ましい。緩衝期間とは、そのようなことを実現するための時間である。
【００７１】
以上に述べたような構成及び作用をもつＤ級増幅回路１００によれば、以下の効果が奏される。
（１）  まず、本実施形態のＤ級増幅回路１００によれば、分解能の向上、入力信号のレベルが小さいときに生じる残留ノイズや歪の低減が実現され、さらには、ＥＭＩに関する問題も相当程度解消される。これは、本実施形態において、入力信号のレベルＬが、Ｌ≦Ｌｔｈを満たすときは、図１６の左方に示すように、波高値がより小さい出力信号が使用され、Ｌ＞Ｌｔｈを満たすときは、図１６の右方に示すように、波高値がより大きい出力信号が使用されるようになっているからである。
いま、仮に図１６の右方の意義を読み変えて、この図は、波高値切替えが不能のＤ級増幅回路（以下、この段落番号において「切替え不能回路」という。）の出力信号の様子を示しているものと仮定する。この場合更に、図１６の右方に示されるパルス幅ｔは、その切替え不能回路に備えられたＰＷＭ信号生成部におけるクロック周波数等の要因に応じて定まる最小値であるとも仮定する。そうすると、これらの仮定によれば、当該切替え不能回路では、そのパルス幅ｔによって画された以上の分解能を達成することは不可能ということになる。
しかしながら、この波高値Ｖｈ及びパルス幅ｔの出力信号が負荷７０に与えられる際に生じる効果と、波高値Ｖｈ／ｎ及びパルス幅ｎ・ｔの出力信号が負荷７０に与えられる際に生じる効果とは同じである。そして、この後者として言及される出力信号は、まさに、図１６の左方に示す出力信号の形態と同視可能である（図１６右方の破線も参照）。つまり、本実施形態によれば、仮に図１６の右方に示すような出力信号を出力すべき状況においても、それを図１６の左方に示すような出力信号として出力することが可能なのであり、これによって、分解能が一般にｎ倍に向上するとみなすことが可能なのである。
そして、このようにして、分解能が向上するならば、それに応じて、入力信号のレベルが小さいときに生じる残留ノイズや歪を低減することも可能になる。
さらに、本実施形態によれば、第２上限電位Ｖｌを使った増幅が行われるときには、出力信号のレベルの遷移間隔が狭まることにもなるので、ＥＭＩに関する問題も相当程度抑制することができる。
【００７２】
なお、このような事情に鑑みるなら、本実施形態においては、なるべく、波高値がより小さい出力信号のほうが使用されるべきであるということがいえる。このことは、前記閾値Ｌｔｈの具体的な値を設定する際の指標となる。
【００７３】
（２）  また、本実施形態のＤ級増幅回路１００によれば、波高値が異なる出力が可能であるのに、その中心電位は変化せず（図１６参照）、また、多数種類の電源を準備する必要がないという利点も得られる。
【００７４】
（３）  また、本実施形態のＤ級増幅回路１００によれば、ゲートドライバ１０２用の負電源が出力部１０１の第２コンデンサＣ２において準備されることも利点として挙げられる。
さらに、本実施形態のＤ級増幅回路１００によれば、前述の図３、図４、図５、図６、図７及び図９に示したような出力待機状態（負荷７０の固定状態）が好適に実現されるようになっているので、例えば無用なノイズの発生等について特に懸念する必要がない。
【００７５】
（４）  さらに、本実施形態のＤ級増幅回路１００によれば、上述の説明から明らかなように、負荷７０に対する電源として機能する第１コンデンサＣ１は１個だけあればよい。この点、波高値を２つもつ出力信号を出力するためには、例えば、図２に示した第１〜第５コンデンサＴｒ１〜Ｔｒ５及び第１コンデンサＣ１からなる構成をもう１つ重複的に設け、その中に含まれる２個目の第１コンデンサＣ１に、当初から存在する第１コンデンサＣ１とは異なる充電量を持たせることによって、当該出力信号の出力を行うという方法も考えられないではないが、本実施形態は、そのような重複的な構成を必要としない点で優位に立っているということができる。
【００７６】
以上、本発明に係る実施の形態について説明したが、本発明に係るＤ級増幅回路は、上述した形態に限定されることはなく、各種の変形が可能である。
【００７７】
（１）  上記実施形態においては、〔ｉｉ〕負電源充電工程が実施されているが、この工程に関しては、以下のような工夫が施されているとより好ましい。
すなわち、前記〔ｉｉ〕負電源充電工程は、図６に示すように、第１コンデンサＣ１の充電量に応じて第２コンデンサＣ２の充電を行うものとなっているから、この第１コンデンサＣ１の充電量が不十分である場合、第２コンデンサＣ２の充電も不十分にしか行われないおそれがある。上記実施形態では、第２コンデンサＣ２はゲートドライバ１０２用の電源として機能することから、然程大きな電源容量を必要としているわけではないが、例えば前記第２上限電位Ｖｌが極めて小さな値に設定され得ることを本発明は排除するわけではないから、なお第１コンデンサＣ１の充電量の不十分、ひいては第２コンデンサＣ２の充電量の不十分という不具合を生じさせるおそれがある。特に、上記実施形態では、上述のように、波高値が小さい出力信号のほうをなるべく使用することが好ましいということからすると、かかる不具合の発生可能性は高まるということもできる。
【００７８】
そこで、このような不具合に対処するため、例えば以下のような各措置をとるとよい。
例えば第１に、第２上限電位Ｖｌを用いた第１コンデンサＣ１への充電が行われる期間は、既に述べたとおり、〔ｉｉ〕負電源充電工程を実施しないという対応が考えられる。
【００７９】
また、第２に、第２上限電位Ｖｌを用いた第１コンデンサＣ１への充電が、一定期間継続するような場合においては、適当な時期に、第１上限電位Ｖｈを用いた第１コンデンサＣ１への充電処理を実行するとよい。より具体的には、予め適当な上限時間を定めておき、第２上限電位Ｖｌに基づく〔ｉ‐１〕通常充電工程が、その上限時間だけ継続したときには、その直後に、〔ｉ‐２〕急速充電工程を行う、などというようである。これによれば、第１コンデンサＣ１は十分に充電されることになり、その結果、第２コンデンサＣ２も十分に充電されるということになる。
【００８０】
第３に、第２上限電位Ｖｌに基づく出力を実行しているときには、入力信号のレベルＬにつきＬ≦Ｌｔｈが成立することから、一般に、図１６に示したような待機期間が長い場合が想定される。したがって、そのような比較的長い待機期間が予め見込まれるとき、あるいは現にそれが存在していると検出されるときなどに、第１上限電位Ｖｈを用いた第１コンデンサＣ１への充電処理を実行するとよい。
第４に、上記実施形態では、図１６を参照して説明したように、出力部１０１の出力自体を０とすることがあり得るが、このようなゼロ出力の期間を利用して、第１上限電位Ｖｈを用いた第１コンデンサＣ１への充電処理を実行するとよい。
【００８１】
（２）  上記実施形態においては、第１及び第２上限電位Ｖｈ及びＶｌ間の切替えに関して、特に特別な処理を実施するようにはなっていないが、本発明においては、この点に関し、以下のような措置が施されているとより好ましい。
すなわち、当初、入力信号のレベルＬがＬ≦Ｌｔｈを満たし、第２上限電位Ｖｌに基づく出力がなされている状態において、Ｌ＞Ｌｔｈが満たされるに至ったときには、上述のように、第１上限電位Ｖｈに基づく出力が開始されることになるが、この場合、両者間の連続性を確保するために、前者の出力信号のレベルと、後者のそれとの差に応じて、後者の出力信号のパルス幅が定められると好ましい。より具体的には例えば、改めて図１６を参照して説明すると、例えば、当初、図１６の左方に示すように、波高値Ｖｌ・パルス幅ｎｔの出力信号が出力されている場合において、図１５の右方に示すような波高値Ｖｈの出力信号を出力しようとする際には、そのパルス幅は、（ｎｔ／ｎ）＝ｔ、とすることが好ましいということである。このような調整は、図２に示した各種トランジスタ（特に、第４又は第５トランジスタＴｒ４又はＴｒ５等）の導通・非導通状態間の遷移に係る制御によって実現可能であることはいうまでもない。
このような措置を施しておけば、両者間の切替え処理がよりスムースに行われることになり、非常に好適である。
なお、このような処理は、前記（１）の第２の場合に係る処理（第２上限電位Ｖｌに基づく出力が一定期間継続する場合の処理）にも当然適用可能である。
【００８２】
（３）  また、上記実施形態においては、第１及び第２上限電位Ｖｈ及びＶｌ間の切替えに関して、１個の閾値Ｌｔｈだけが参照されるようになっているが、本発明は、かかる形態に限定されない。
例えば、図１７に示すように、前記切替えに関しては、いわゆるヒステリシスを設けておくのが好ましい。すなわち、この図１７において、第２上限電位Ｖｌから第１上限電位Ｖｈへの切替えに際しては、より大きな閾値Ｌｔｈ１が参照され、その逆の切替えに際しては、より小さな閾値Ｌｔｈ２（＜Ｌｔｈ１）が参照される。これによれば、実際の入力信号のレベルが、例えば図１７中併せて示した矢印Ａｒに示すように変動したとしても、当該レベルが閾値Ｌｔｈ１を上から下に（図では右から左に）横切る際、第１上限電位Ｖｈから第２上限電位Ｖｌへの切替えは行われない（閾値が１つしかなければ、この際にも切り替えが生じる。）。
このようなことから、図１７に示すような形態によれば、入力信号のレベルが一定の範囲内で上下を繰り返しているような場合において、前記切替えを頻繁に生じさせるといった不具合が発生しないという利点が得られる。
【００８３】
（４）  上記実施形態においては、図２に示したように、出力部１０１が、第６トランジスタＴｒ６及び第２コンデンサＣ２を備え、かつ、これを用いた〔ｉｉ〕負電源充電工程が行われるようになっているが、本発明は、かかる構成及び工程を必須のものとはしない。
同様に、上記実施形態では、出力部１０１が、第７トランジスタＴｒ７を備え、かつ、これを用いた〔ｉｉｉ〕正出力待機工程、〔ｖ〕負出力待機工程が行われるようになっているが、本発明は、かかる構成及び工程をも必須のものとはしない。
要するに、本発明は、これらの要素及び工程が省略され、あるいは、その上で更に別の要素及び工程が加えられた構成及び工程を具備する態様であっても、その範囲内に収める。
【００８４】
なお、上記実施形態のＤ級増幅回路１００、あるいはより一般的に本発明に係るＤ級増幅回路と、上述した特許文献１及び２との技術との相違点は、以上までの説明において明らかである。
すなわち、これら特許文献１及び２はそれぞれ、出力信号の波高値を調整するという点において、本発明と若干の関連性を有するものの、特許文献１は、それを「ＭＯＳＦＥＴの温度」に基づき行い、特許文献２は、前記「オフセット量」に基づいて行う。要するに、これら特許文献１及び２が目的とするところは、装置運用に伴って生じ得る各種回路要素の特性の不揃い、変更、あるいは劣化等々に追随して、それらが増幅性能に悪影響を及ぼさないように対応していこうとするもの、と広く捉えることが可能である。
しかしながら、本発明は、そのようなことに着目しているのではない。装置運用に伴って生じ得る不都合を糊塗するために、波高値の異なる出力信号を利用するのではなくて、本発明は、いわばより積極的な目的（即ち、上述したように分解能向上、ノイズ低減、ＥＭＩ問題解消等々）の下、入力信号のレベルに応じて、波高値を変更するのである。
そして、このような背景の相違は、特許文献１及び２と本発明との間に更なる相違点をもたらす。すなわち、本発明は、上述のような目的があるからこそ、波高値切替えに、より好適に対応可能な回路構成（例えば図２等参照）を提供し、さらには、前述のように、波高値切替えに際しての〔ｉ‐２〕急速充電工程や〔ｉ‐３〕放電工程を設けること等の更なる改善例を提供するものとなっているのである（これらの点に関して、特許文献１及び２は勿論不開示である。）。
【符号の説明】
【００８５】
１００……Ｄ級増幅回路、１０１……出力部、１０２……ゲートドライバ、１０３……ＰＷＭ信号生成部、７０……負荷、ＣＦ……コンデンサ、ＬＦ……コイル、Ｔｒ１〜Ｔｒ７……第１〜第７トランジスタ、Ｃ１，Ｃ２……第１，第２コンデンサ、２０……第１コンデンサ充電量制御部、２１……コンパレータ、２２，２３……第１，第２ＮＯＲ回路、２４……第１ＯＲ回路、２５……第２ＯＲ回路、２６……第３ＮＯＲ回路、２７……ＡＮＤ回路、２８……ＸＯＲ回路、Ｔｒ８……急速充電制御用トランジスタ（略称「急速充電トランジスタ」）、Ｔｒ９……放電制御用トランジスタ（略称「放電トランジスタ」）、Ｔｒ１０……充電上限電位制御用トランジスタ（略称「充電量切替トランジスタ」）、Ｇ１ｏｒｇ，Ｇ２〜Ｇ７……ゲート制御信号、Ｍ１，Ｍ２……第１，第２モード切替信号、Ｖｈ……第１上限電位、Ｖｌ……第２上限電位、ｅ……第３ノード電位、ｘ……第１ノード電位、Ｎ３……第３ノード、Ｎ１……第１ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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