(57)【要約】【課題】スタック可能な半導体装置を小型化することのできる技術を提供する。【解決手段】まず、チップ実装領域１ａとその周囲の周囲領域１ｂを含む平面を有する支持体１を準備する。次いで、平面１ｃ上に絶縁樹脂層８を半硬化の状態で形成する。次いで、絶縁樹脂層８にチップ実装領域１ａを開口する開口部９を形成する。次いで、開口部９にチップを嵌め込み、チップ実装領域１ａにチップ１０を実装する。次いで、絶縁樹脂層８を完全に硬化する。【選択図】図７
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【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ）チップを実装する第１領域と前記第１領域の周囲の第２領域を含む平面を有する支持体を準備する工程、
（ｂ）前記平面上に絶縁樹脂層を半硬化の状態で形成する工程、
（ｃ）前記絶縁樹脂層に前記第１領域を開口する第１開口部を形成する工程、
（ｄ）前記第１開口部にチップを嵌め込み、前記第１領域に前記チップを実装する工程、
（ｅ）前記（ｄ）工程の後、前記絶縁樹脂層を完全に硬化する工程。
【請求項２】
以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ）チップを実装する第１領域と前記第１領域の周囲の第２領域を含む平面を有する支持体を準備する工程、
（ｂ）前記第２領域に凹み部を形成する工程、
（ｃ）前記凹み部から前記平面の上方へと延在する柱状の導電層を形成する工程、
（ｄ）前記導電層の側面を包むように前記平面上に絶縁樹脂層を半硬化の状態で形成する工程、
（ｅ）前記絶縁樹脂層に前記第１領域を開口する第１開口部を形成する工程、
（ｆ）前記第１開口部にチップを嵌め込み、前記平面と前記チップの裏面とを接して前記第１領域に前記チップを実装する工程、
（ｇ）前記（ｆ）工程の後、前記絶縁樹脂層を完全に硬化する工程、
（ｈ）前記導電層および前記チップを覆うように前記平面上に第１絶縁層を形成する工程、
（ｉ）前記第１絶縁層に前記導電層および前記チップの表面の接続端子をそれぞれ露出する第２開口部および第３開口部を形成する工程、
（ｊ）前記接続端子および前記導電層を電気的に接続する配線層を形成する工程、
（ｋ）前記支持体を前記チップ、前記導電層および前記絶縁樹脂層から分離する工程。
【請求項３】
前記（ｃ）工程が以下の工程を含むことを特徴とする請求項２記載の半導体装置の製造方法；
（ｃ１）前記凹み部の内部および前記平面上に導電膜を形成する工程、
（ｃ２）前記導電膜上に第２絶縁層を形成した後、前記凹み部の位置であって前記導電膜を露出する穴部を前記第２絶縁層に形成する工程、
（ｃ３）めっき法によって、前記穴部の導電膜上に前記導電層を形成する工程、
【請求項４】
前記凹み部と前記第２開口部の形状が同一であることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
以下の工程を更に含むことを特徴とする請求項２、３または４記載の半導体装置の製造方法；
（ｌ）前記第２開口部の前記配線層を露出し、かつ、前記配線層が形成されている前記第３開口部を埋め込むように前記第１絶縁層上に絶縁性の接着層を形成する工程、
（ｍ）前記（ａ）工程〜前記（ｌ）工程を繰り返して、第１半導体装置および第２半導体装置を形成する工程、
（ｎ）前記第１半導体装置のチップの裏面と前記第２半導体装置の接着層とを接し、かつ、前記第１半導体装置の第２開口部に前記第２半導体装置の導電層の先端部を入れ込むことによって、前記第１半導体装置と前記第２半導体装置をスタックする工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体チップをスタック（積み重ね）した構造の半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、複数の半導体チップ（以下、単にチップという）を配線基板に実装して機能を発揮する半導体装置として、マルチチップモジュールが知られている。このマルチチップモジュールは配線基板上に複数のチップのそれぞれを実装するための実装面積を確保しなければならず、半導体装置の小型化が困難となる。
【０００３】
例えば、特許文献１〜３に記載のように複数のチップをスタックする技術が知られている。このように、複数のチップを配線基板の同一平面上に配置するのではなく、スタックすることにより、半導体装置の小型化を図ることができると考えられる。
【０００４】
なお、スタック構造を有する半導体装置の小型化の観点から、次の技術が抽出された。特許文献１、２には、パッケージに埋設されたチップの周囲にビアホールが形成され、そのビアホールに充填された導体の一端及び他端に接続されて導体層（本願でいう「ビア」に対応する）がそれぞれ形成された構造が開示されている。また、特許文献３には、絶縁性基材に形成した開口に、間隙を介して半導体素子を収容（実装）する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２０９６８９号公報（図１）
【特許文献２】特開２００５−２１７２２５号公報（図１）
【特許文献３】特開２００１−３３９０１１号公報（図２０）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、複数のチップをスタックする場合、チップサイズの大きいチップから小さいチップへと順に積み重ねることが一般的である。これらチップ間の接続は、例えば、チップの四辺に設けられている電極パッド（ボンディングパッド）にワイヤボンディングすることによって行われる。このため、電極パッドのワイヤ長（配線長）が長くなり、半導体装置の小型化への妨げとなってしまうことが考えられる。
【０００７】
また、チップサイズの同程度の複数のチップをスタックする場合、図１８に示すように、絶縁性の接着層１０１を介してずらしながらチップ１００を積み重ねることが考えられる。図１８は本発明者が検討した半導体装置を模式的に示す断面図である。
【０００８】
しかしながら、半導体チップ１００をずらしてスタックするので、半導体装置全体がチップサイズより大きくなってしまう。また、電極パッド１０２が形成された辺（図中、左側）の対辺（図中、右側）には電極パッドを形成することができなくなるので、電極パッド１０２が形成できる辺に電極パッド１０２が密集してしまう。さらに、これらチップ間の接続は、電極パッド１０２にボンディングすることによって行われるため、ボンディングワイヤ１０３のワイヤ長（配線長）が長くなり、半導体装置の小型化への妨げとなってしまう。
【０００９】
本発明の目的は、スタック可能な半導体装置を小型化することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の一実施の形態における半導体装置の製造方法は、（ａ）チップを実装する第１領域と前記第１領域の周囲の第２領域を含む平面を有する支持体を準備する工程、（ｂ）前記平面上に絶縁樹脂を半硬化の状態で形成する工程、（ｃ）前記絶縁樹脂に前記第１領域を開口する第１開口部を形成する工程、（ｄ）前記第１開口部にチップを嵌め込み、前記第１領域に前記チップを実装する工程、（ｅ）前記（ｄ）工程の後、前記絶縁樹脂を完全に硬化する工程を含む。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、次のとおりである。スタック可能な半導体装置を小型化することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施の形態における製造工程中の半導体装置を模式的に示す断面図である。
【図２】図１に続く製造工程中の半導体装置を模式的に示す断面図である。
【図３】図２に続く製造工程中の半導体装置を模式的に示す断面図である。
【図４】図３に続く製造工程中の半導体装置を模式的に示す断面図である。
【図５】図４に続く製造工程中の半導体装置を模式的に示す断面図である。
【図６】図５に続く製造工程中の半導体装置を模式的に示す断面図である。
【図７】図６に続く製造工程中の半導体装置を模式的に示す断面図である。
【図８】図７の半導体装置を模式的に示す平面図である。
【図９】図７に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１０】図９に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１１】図１０に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１２】図１１に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１３】図１２の半導体装置を模式的に示す平面図である。
【図１４】本発明の他の実施の形態における製造工程中の半導体装置を模式的に示す断面図である。
【図１５】本発明の他の実施の形態における製造工程中の半導体装置を模式的に示す断面図である。
【図１６】本発明の他の実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図であり、（ａ）、（ｂ）の順で工程が進行する。
【図１７】本発明の他の実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図であり、（ａ）、（ｂ）の順で工程が進行する。
【図１８】本発明者が検討した半導体装置を模式的に示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。
【００１４】
（実施の形態１）
本実施の形態における半導体装置の製造方法について、図１〜図１３を参照して説明する。まず、図１に示すように、半導体チップ（以下、チップという）を実装するチップ実装領域１ａとその周囲（外側）の周囲領域１ｂを含む平面１ｃを有する支持体１を準備した後、周囲領域１ｂに凹み部２（座ぐり）を形成する。本実施の形態における製造工程中では、２つのチップを実装する場合について示しているが、これに限るものではなく、例えば、チップサイズと支持体１の平面１ｃの大きさによっては多数のチップを実装することができる。
【００１５】
支持体１は、チップを並べて支持するものであり、平坦度があり、チップとの熱膨張係数の差が少ないものが良い。チップは例えばシリコンなどの半導体を基材として形成されるものである。よって、支持体１には例えばシリコン基板やガラス基板などを用いることが良い。また、支持体１として、銅板などの金属板を用いた場合、うねりが生じてしまうが、シリコン基板であれば平面１ｃの平坦性を維持することができる。なお、支持体１は、チップなどを支持するために用いられるものであり、半導体装置の完成時には除去される。
【００１６】
凹み部２は、支持体１がシリコンの場合、例えばリソグラフィ技術およびエッチング技術によって形成することができ、所望の形状に加工される。なお、図１では、三角錐の凹み部２が形成されているが、凹み部２はこの形状に限るものでない。
【００１７】
続いて、図２に示すように、凹み部２の内部および平面１ｃ上に剥離層３を形成する。この剥離層３は、半導体装置の完成時に支持体１を除去するために用いられるものであり、例えば、絶縁樹脂を適用することができる。
【００１８】
続いて、図３に示すように、凹み部２の内部および平面１ｃ上に剥離層３を介して導電膜４を形成する。この導電膜４は、後のめっき工程でシード膜として用いられるものであり、例えばスパッタ法によって形成された銅膜、チタン膜などである。
【００１９】
続いて、図４に示すように、導電膜４上に絶縁層５を形成した後、凹み部２の位置に、導電膜４を露出する穴部６を絶縁層５に形成する。絶縁層５は、例えば、感光性ポリイミドを用いて導電膜４上に塗布して形成され、この場合、穴部６はフォトリソグラフィ技術によって形成される。なお、例えば、凹み部２を形成する際のマスクを用いたリソグラフィ技術によって、凹み部２の位置に穴部６を形成することもできる。
【００２０】
続いて、めっき法によって、穴部６の導電膜４上に例えば銅からなる導電層を形成した後、図５に示すように、絶縁層５およびその下の導電膜４を除去する。すなわち、周囲領域１ｂに、凹み部２から平面１ｃの上方へと延在する柱状の導電層を形成する。
【００２１】
この導電層はビア（ＶＩＡ）となる。このビア７の支持体１側の先端部は、チップ実装領域１ａの平面１ｃより突起している。このため、後の工程でチップ実装領域１ａにチップ１０を実装（例えば図７）した時に、チップ１０の裏面からビア７の先端部は突起することになる。なお、ビア７の先端部は、複数のチップ１０をスタックする場合においては、いわゆるバンプ電極のような外部接続端子７ａとして機能する（例えば図１４）。
【００２２】
なお、ビア７は、例えば、凹み部２に導電性のピンを挿し込むことでも形成することができる。しかしながら、ビア７の形成にめっき法を用いることによって、所定の位置に、細いビア７を形成することができる。
【００２３】
続いて、図６に示すように、チップ実装領域１ａおよび周囲領域１ｂの平面１ｃ上に絶縁樹脂層８を形成（図６中破線で示す）した後、絶縁樹脂層８にチップ実装領域１ａを開口する開口部９を形成する。これにより、ビア７の側面を包むように平面１ｃ上に開口部９を有する絶縁樹脂層８が形成される。言い換えると、開口部９を有する絶縁樹脂層８は、チップ実装領域１ａを囲むように形成される。絶縁樹脂層８の樹脂材としては、エポキシ樹脂、ポリイミド樹脂が使用できる。
【００２４】
絶縁樹脂層８に、例えば、感光性樹脂の一例として、エポキシ樹脂等のソルダレジストを用いた場合、完全に硬化する温度（例えば１７０〜１８０℃程度）より低い温度（例えば１４０〜１５０℃程度）でソルダレジストを半硬化することができる。また、開口部９は例えば、フォトリソグラフィ技術およびエッチング技術によって精度良く形成することができる。なお、この絶縁樹脂層８はチップ１０の側面を保護するものとなる（例えば図７、図８）。
【００２５】
続いて、図７に示すように、絶縁樹脂層８の開口部９にチップ１０を嵌め込み、平面１ｃとチップ１０の裏面とを接してチップ実装領域１ａにチップ１０を実装した後、絶縁樹脂層８を完全に硬化する。チップ１０の裏面とは反対面の主面（表面）には、トランジスタなどの半導体素子（図示しない）が形成されており、半導体素子と電気的に接続された接続端子である電極パッド１１が形成されている。本実施の形態では、フォトリソグラフィ技術およびエッチング技術によって精度良く形成された開口部９にチップ１０を嵌め込むので、支持体１へのチップ１０の実装は、位置ずれを抑制し、容易に行うことができる。
【００２６】
図８は、図７に示すチップ１０単体の平面図であり、チップ１０の周囲には、それを保護するための絶縁樹脂層８が形成されている。絶縁樹脂層８によって、それぞれのビア７間、またビア７とチップ１０間が電気的に絶縁される。なお、図８において、チップ１０の位置が支持体１のチップ実装領域１ａであり、絶縁樹脂層８の位置が周囲領域１ｂである。
【００２７】
チップ実装領域１ａに実装されるチップ１０とビア７とは電気的に絶縁を確保しなければならないが、小型化の半導体装置を考慮した場合、ビア７とチップ１０との間の絶縁樹脂層８の幅（例えば図６中の符号Ａで示す）を狭くすることが望まれる。そこで、本実施の形態では、ビア７とチップ１０とを電気的に絶縁できる幅を確保して、開口部９を形成している。また、本実施の形態では、開口部９の側面とチップ１０の側面とが接するように、絶縁樹脂層８に形成する開口部９の大きさをチップ１０より小さくしている。
【００２８】
ここで、支持体１にチップ１０を実装する前に絶縁樹脂層８を完全に硬化させた場合では、開口部９の大きさをチップ１０より小さくしているため、開口部９にチップ１０を嵌め込むことが困難となることが考えられる。そこで、本実施の形態では、絶縁樹脂層８（ソルダレジスト）は、その形成時では半硬化の状態としておき、チップ１０を開口部９に嵌め込んで支持体１に実装した後に完全に硬化としている。また、絶縁樹脂層８（ソルダレジスト）は半硬化の状態では接着性を有するので、絶縁樹脂層８に形成された開口部９の側面とチップ１０の側面とが接着することとなる。
【００２９】
続いて、図９に示すように、ビア７およびチップ１０を覆うように絶縁層１２を形成した後、フォトリソグラフィ技術などにより、絶縁層１２にビア７およびチップ１０の電極パッド１１をそれぞれ露出する例えば円柱形状の開口部１３および開口部１４を形成する。絶縁層１２には、エポキシ樹脂やポリイミド樹脂が使用される。この絶縁層１２はチップ１０の表面を保護するものとなる。
【００３０】
開口部１４はチップ１０の電極パッド１１と後の工程で形成する配線層１５との接続（例えば図１０）を確保できる大きさが良い。また、開口部１３はビア７と後の工程で形成する配線層１５との接続を確保でき、さらに、図１４に示すように、チップ１０をスタックしたときに、ビア７の先端部が開口部１３で嵌合できる大きさが良い。なお、開口部１４は開口部１３より大きさは小さいものである。
【００３１】
絶縁層１２は、例えば、エポキシ樹脂からなるソルダレジストを用いた印刷によって形成される。本実施の形態では、絶縁層１２を形成前にソルダレジストからなる絶縁樹脂層８を完全に硬化しているが、絶縁層１２にソルダレジストを用いた場合においては、絶縁層１２とともに絶縁樹脂層８を完全に硬化することもでき、工程を簡略化することができる。
【００３２】
続いて、図１０に示すように、開口部１３、１４の内部および絶縁層１２上に、電極パッド１１およびビア７を電気的に接続する配線層１５を形成する。配線層１５は、例えばセミアディティブ法によって形成される。この配線層１５は、再配線として形成される（例えば図１２、図１３）。本実施の形態では、ビア７とチップ１０との間の絶縁樹脂層８の幅（例えば図６中の符号Ａで示す）を狭くすることができるので、電極パッド１１からビア７までに引き回す配線層１５の長さを短くすることができる。
【００３３】
続いて、図１１に示すように、開口部１３の配線層１５を露出し、かつ、配線層１５が形成されている開口部１４を埋め込むように絶縁層１２上に絶縁性の接着層１６を形成する。具体的には、チップ１０を覆うように接着層１６を圧着する。開口部１４の深さより厚い接着層１６を用いることによって、開口部１４は接着層１６で埋め込まれ、配線層１５の腐食などの不具合を防止することができる。なお、後述するが、複数のチップ１０をスタックする際に、それぞれのチップ１０を接着層１６で接着する。
【００３４】
続いて、支持体１とは反対側からチップ１０にダイシングテープ１７を貼り付けた後、図１２に示すように、支持体１をチップ１０、ビア７および絶縁樹脂層８から分離し、チップ１０間の絶縁樹脂層８及び絶縁層５を切断し、半導体装置２０を得る。その後、ダイシングテープ１７から半導体装置２０を取り出す。
【００３５】
図１２では、ダイシングテープ１７はダイシングした後のエクスパンドした状態を示している。図１３は、図１２に示す個片化されたチップ１０の平面図であり、接着層１６（その外周を破線で示す）を透視した状態で示している。チップ１０は、主面および側面で保護層（絶縁樹脂層８および絶縁層１２）を有して個片化されている。
【００３６】
言い換えると、コアであるチップ１０は、保護層によってパッケージングされており、ＣＳＰ（Chip Size Package）構造の半導体装置２０である。このＣＳＰ構造の半導体装置２０は、チップ１０の主面側に形成された絶縁層１２上で引き回された配線層１５（再配線）によって、電極パッド１１とビア７の先端部である外部接続端子７ａとが電気的に接続（結線）されている。この外部接続端子７ａは突起してバンプとなっているため、ＣＳＰ構造の半導体装置はチップ１０としてスタックすることもできる。
【００３７】
本実施の形態で示す半導体装置の製造方法は、まず、ビア７の側面を包むように支持体１の平面１ｃ上に絶縁樹脂層８を半硬化の状態で形成する。次いで、絶縁樹脂層８にチップ実装領域１ａを露出する開口部９を形成した後、開口部９にチップを嵌め込み、チップ実装領域１ａにチップ１０を実装する。次いで、絶縁樹脂層８を完全に硬化する。これにより、チップ１０やビア７の絶縁性を確保するための幅を有する絶縁樹脂層８に形成された開口部９に、チップ１０を嵌め込むことで、半導体装置を小型化することができ、また、チップ１０を位置ずれなく実装することができる。
【００３８】
このように、本実施の形態におけるＣＳＰ構造の半導体装置２０は、チップ１０の周辺にビア７が形成されて、そのチップ１０とビア７との電気的接続を配線層１５によって行う構造となっている。前述したように支持体１の周囲領域１ｂにビア７を形成した後、チップ実装領域１ａにチップ１０を実装している。
【００３９】
これに対して、特許文献１、２の技術を用いることによって、チップを実装した後、その周辺にビアを形成することによって、本実施の形態における半導体装置と、同様の構造を形成することができると考えられる。しかしながら、支持体にチップを実装する際には機械で行うため、位置ずれが生じることもある。位置ずれが発生した場合、チップ上の電極パッドは配線層を介してビアとの接続を精度良く行うことができなくなってしまう。
【００４０】
また、特許文献３の技術を用いることによって、開口部の内部に間隙を設けてチップを支持体に実装することができると考えられる。しかしながら、間隙を設けてチップを実装することは、支持体にチップを実装する際には機械で行うため、位置ずれが生じることもある。また、間隙を形成し、その間隙に例えば絶縁層を埋め込むことは小型化の妨げになると考えられる。
【００４１】
本実施の形態では、フォトリソグラフィ技術およびエッチング技術によって絶縁樹脂層８に精度良く開口部９を形成することができ、その開口部９にチップ１０を嵌め込むので、チップ１０の位置ずれを抑制し、高精度で実装することができ、またビア７との接続も精度良く行うことができる。このため、絶縁樹脂層８は、その形成時では半硬化の状態としておき、チップ１０を開口部９に嵌め込んで支持体１に実装した後に完全に硬化としている。
【００４２】
（実施の形態２）
本実施の形態では、前記実施の形態１で説明した工程を繰り返して形成された複数のＣＳＰ構造の半導体装置を４段でスタックした半導体装置について説明する。なお、前記実施の形態１と重複する説明は省略する場合がある。
【００４３】
図１４および図１４中の要部を拡大した図１６に示すように、上段の半導体装置２０と下段の半導体装置２０とを押し合わせる。これにより、上段の半導体装置２０のチップ１０の裏面と下段の半導体装置２０の接着層１６とが接する。また、下段の半導体装置２０の開口部１３に上段の半導体装置２０のビア７の先端部である外部接続端子７ａを入れ込む（接続する）。これにより、上下段の半導体装置２０の接続性を向上することができる。
【００４４】
このようにして、上段の半導体装置２０と下段の半導体装置２０とがスタックされる。同様にして、４段となるまで半導体装置２０をスタックする。その後、加熱することによって、接着層１６が硬化し、各半導体装置２０間が固着される。
【００４５】
上段の半導体装置２０の外部接続端子７ａと、下段の半導体装置２０の開口部１３内部の配線層１５との接続部は、電気的に接続される。また、上段の半導体装置２０のチップ１０と、下段の半導体装置２０の配線層１５とは、接着層１６によって電気的に絶縁される。
【００４６】
このように、ＣＰＳ構造の半導体装置２０をスタックすることにより、小さな体積のスタックモジュールを形成することができる。また、このスタックモジュールは、図１８で示したように各チップ間の電気的接続をボンディングワイヤで行うのではなく、ビア７を用いるのでチップごとにずらしてスタックする必要はない。なお、図１８のチップ１００では２辺に電極パッド１０２を形成できるのみであるが、半導体装置２０では、四辺に外部接続端子７ａを形成することができる（図１２、図１３参照）。
【００４７】
ところで、上段の半導体装置２０のビア７の先端部と、下段の半導体装置２０の開口部１３との接続部は、円錐、円柱、四角錐であっても良い。
【００４８】
例えば、図１５および図１５中の要部を拡大した図１７に示すように、ビア７の先端部の形状を開口部１３と同一形状としても良い。ここでは、円柱状の開口部１３に合わせてビア７の先端部の形状を円柱状とした外部接続端子７ｂを形成している。これにより、下段の半導体装置２０の開口部１３に上段の半導体装置２０のビア７の先端部である外部接続端子７ｂを嵌め込む（接続する）ことができ、上下段の半導体装置２０の接続性をより向上することができる。ビア７は凹み部２から平面１ｃの上方へと延在する柱状の導電層で形成されるため、凹み部２と開口部１３の形状を同一で形成すれば良い。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５０】
例えば、前記実施の形態１、２では、再配線である配線層はチップの片面（主面）にのみ設けた場合について説明したが、チップの両面（主面および裏面）に配線層を設ける場合にも適用することができる。
【００５１】
また、例えば、前記実施の形態１では、チップを支持体に実装するに際し、チップの裏面を対向面として実装した場合について説明したが、チップの主面を対向面、例えばフリップチップ実装する場合にも適用することができる。
【産業上の利用可能性】
【００５２】
本発明は、半導体装置、特に、ＣＳＰ構造の半導体装置に有効で、とりわけチップスタック構造の半導体装置の製造業に幅広く利用されるものである。
【符号の説明】
【００５３】
１  支持体
１ａ  チップ実装領域（第１領域）
１ｂ  周囲領域（第２領域）
１ｃ  平面
２  凹み部
３  剥離層
４  導電膜
５  絶縁層（第２絶縁層）
６  穴部
７  ビア（導電層）
７ａ、７ｂ  外部接続端子
８  絶縁樹脂層
９  開口部（第１開口部）
１０  チップ
１１  電極パッド（接続端子）
１２  絶縁層
１３  開口部（第２開口部）
１４  開口部（第３開口部）
１５  配線層
１６  接着層
２０  半導体装置
１００  チップ
１０１  接着層
１０２  電極パッド
１０３  ボンディングワイヤ
【図１】
2010171238.tif 000003
【図２】
2010171238.tif 000004
【図３】
2010171238.tif 000005
【図４】
2010171238.tif 000006
【図５】
2010171238.tif 000007
【図６】
2010171238.tif 000008
【図７】
2010171238.tif 000009
【図８】
2010171238.tif 000010
【図９】
2010171238.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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