(57)【要約】【課題】電流バイアス回路が接続された増幅回路の動作を従来よりも安定化すること。【解決手段】バイアス安定化機能付き増幅回路50は、電源-グランド間に直列接続され、第１電流を生成するトランジスタPM3、NM1と、トランジスタNM1に対してカレントミラー接続され、第１電流に応じた第２電流を生成するトランジスタNM5と、入力信号に基づいて出力信号を生成すると共に、トランジスタPM3を制御するために第２電流に応じた制御電圧を生成するトランジスタPM8を含む増幅部と、トランジスタPM3に対して直列に接続された抵抗器R1と、を備える。増幅部からトランジスタPM3のゲート端子へ第２電流に応じた制御電圧を供給し、トランジスタPM3に対して抵抗器R1を直列に接続する。これによって、負帰還制御を実現し、バイアス安定化機能付き増幅回路50内に生成される電流を安定化することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２電源間に直列接続され、第１電流を生成する第１及び第２トランジスタと、
前記第２トランジスタに対してカレントミラー接続され、前記第１電流に応じた第２電流を生成する第３トランジスタと、
入力信号に基づいて出力信号を生成すると共に、前記第１トランジスタを制御するために前記第２電流に応じた制御電圧を生成する第４トランジスタを含む増幅部と、
前記第１乃至第４トランジスタの少なくとも１つのトランジスタに対して直列に接続された抵抗器と、
を備えるバイアス安定化機能付き増幅回路。
【請求項２】
前記抵抗器は、前記第１電源と前記第１トランジスタ間に接続されていることを特徴とする請求項１に記載のバイアス安定化機能付き増幅回路。
【請求項３】
前記抵抗器は、前記第１トランジスタと前記第２トランジスタ間に接続されていることを特徴とする請求項１に記載のバイアス安定化機能付き増幅回路。
【請求項４】
前記増幅部は、前記入力信号が制御端子に入力され、前記第２電流に応じた電流が供給される第５トランジスタを含むことを特徴とする請求項１乃至３のいずれか一項に記載のバイアス安定化機能付き増幅回路。
【請求項５】
前記抵抗器は、前記第４トランジスタと前記第５トランジスタ間に接続されていることを特徴とする請求項４に記載のバイアス安定化機能付き増幅回路。
【請求項６】
前記増幅部は、少なくとも１つのトランジスタ対を備える差動増幅回路であることを特徴とする請求項１乃至５のいずれか一項に記載のバイアス安定化機能付き増幅回路。
【請求項７】
前記第１及び第４トランジスタは、Ｐ型チャネルの電界効果型トランジスタであり、
前記第２及び第３トランジスタは、Ｎ型チャネルの電界効果型トランジスタであることを特徴とする請求項１乃至６のいずれか一項に記載のバイアス安定化機能付き増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路内部のバイアス電流を安定化する構成を具備したバイアス安定化機能付き増幅回路に関する。
【背景技術】
【０００２】
一般的に、アナログ電子回路では、信号出力を期待しない待機状態においても、継続的な安定動作を行うために各回路素子の動作点を維持することが要求される。例えば、トランジスタの動作点を維持するため、増幅回路に電流バイアス回路を接続する場合がある。この場合にも、回路面積及び回路体積の低減、製造費の低価格化、消費電力の低減等の他の要求も満足することが要求される。
【０００３】
なお、昨今においては、CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor)構造のLSI(Large Scale Integrated circuit)に、上述のアナログ電子回路を組み込むことも行われている。
【０００４】
特許文献１には、MOSFETで構成されたワイドラーカレントミラー回路を用いたバイアス電流源を備える演算増幅器回路が開示されている（特許文献１の図３参照）。非特許文献１には、ワイドラーカレントミラー回路やピーキングカレントミラー回路に関してそれらの回路や特性、更にそれらの回路と線形特性のカレントミラー回路とを組み合わせた自己バイアス回路の動作原理等が説明されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−１０８３１１号公報
【非特許文献】
【０００６】
【非特許文献１】P. R. Gray, P. J. Hurst, S. H. Lewis and R. G. Meyer, "ANALYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUITS Fourth Edition", John Wiley & Sons, Inc., pp.299-317, New York, 2001.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
増幅回路に対して電流バイアス回路を接続する場合、電流バイアス回路によって生成されるバイアス電流の電流値を安定にすることが強く望まれる。これによって、増幅回路の動作の安定化を図ることができる。なお、特許文献１の図３に開示された回路の場合、電流バイアス回路は正帰還を構成しているため、バイアス電流の値が安定化することはない。
【０００８】
上述の説明から明らかなように、電流バイアス回路が接続された増幅回路の動作を従来よりも安定化することが強く望まれている。
【課題を解決するための手段】
【０００９】
本発明に係るバイアス安定化機能付き増幅回路は、第１及び第２電源間に直列接続され、第１電流を生成する第１及び第２トランジスタと、前記第２トランジスタに対してカレントミラー接続され、前記第１電流に応じた第２電流を生成する第３トランジスタと、入力信号に基づいて出力信号を生成すると共に、前記第１トランジスタを制御するために前記第２電流に応じた制御電圧を生成する第４トランジスタを含む増幅部と、前記第１乃至第４トランジスタの少なくとも１つのトランジスタに対して直列に接続された抵抗器と、を備える。
【００１０】
増幅部から第１トランジスタの制御端子へ第２電流に応じた制御電圧を供給し、第１乃至第４トランジスタの少なくとも１つのトランジスタに対して抵抗器を直列接続する。これによって、負帰還制御を実現し、増幅回路内に生成される電流を安定化することができる。
【発明の効果】
【００１１】
本発明によれば、電流バイアス回路が接続された増幅回路の動作を従来よりも安定化することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るバイアス安定化機能付き増幅回路の概略的な回路図である。
【図２】本発明の参考例に係るバイアス安定化機能付き増幅回路の概略的な回路図である。
【図３】本発明の第２の実施形態に係るバイアス安定化機能付き増幅回路の概略的な回路図である。
【図４】本発明の第３の実施形態に係るバイアス安定化機能付き増幅回路の概略的な回路図である。
【図５】本発明の第４の実施形態に係るバイアス安定化機能付き増幅回路の概略的な回路図である。
【図６】本発明の第５の実施形態に係るバイアス安定化機能付き増幅回路の概略的な回路図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明する。各実施の形態は、説明の便宜上、簡略化されている。各実施の形態は互いに独立したものではなく、相互に組み合わせ可能なものと理解されるべきである。図面は簡略的なものであるから、図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。図面は、もっぱら技術的事項の説明のためのものであり、図面に示された要素の正確な大きさ等は反映していない。同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【００１４】
［第１の実施形態］
図１を参照して、本発明の第１の実施形態について説明する。図１は、バイアス安定化機能付き増幅回路の概略的な回路図である。なお、上述の先行技術文献に開示された説明は、本実施形態の説明に組み込まれるものとする。すなわち、本発明の実施形態の補足資料として、上述の先行技術文献に開示された説明は当然に参酌しうるものとする。この点は、他の実施形態についても同様とする。
【００１５】
図１に示すように、バイアス安定化機能付き増幅回路50は、抵抗器R1、及びMOS(Metal Oxide Semiconductor)トランジスタPM3、NM1、NM5、NMAを有する。バイアス安定化機能付き増幅回路50は、更に、MOSトランジスタPM8、NM6、PM9、NM7を有する。バイアス安定化機能付き増幅回路50は、更に、MOSトランジスタPMB、及び容量Ｃ１を有する。なお、P型チャネルのMOSトランジスタは、PMという頭文字で識別されている。また、N型チャネルのMOSトランジスタは、NMという頭文字で識別されている。以下、説明の便宜上、MOSトランジスタを単にトランジスタと呼ぶこともある。
【００１６】
はじめに接続関係について説明する。電源（第１電源）VDDとグランド(第２電源)GND間に、抵抗器R1、トランジスタPM3、トランジスタNM1が直列に接続されている。トランジスタNM5は、トランジスタNM1にカレントミラー接続されている。同様に、トランジスタNMAは、トランジスタNM1にカレントミラー接続されている。トランジスタNM5のゲート端子（制御端子）は、トランジスタNM1のゲート端子及びドレイン端子に接続している。トランジスタNMAのゲート端子は、トランジスタNM1のゲート及びドレイン端子に接続している。トランジスタNM5、NMAのソース端子は接地している。
【００１７】
電源VDDとグランドGND間に、トランジスタPM8、トランジスタNM6、及びトランジスタNM5が直列に接続している。同様に、電源VDDとグランドGND間に、トランジスタPM9、トランジスタNM7、及びトランジスタNM5が直列に接続されている。トランジスタPM8とトランジスタPM9は、互いのゲート端子が共通に接続されている。トランジスタPM8とトランジスタPM9のゲート端子間の接合点N4は、トランジスタPM8のドレイン端子とトランジスタNM6のドレイン端子間の接合点N7に接続している。トランジスタPM8のドレイン端子とトランジスタNM6のドレイン端子間の接合点N6は、トランジスタPM3のゲート端子に接続している。トランジスタNM6のソース端子とトランジスタNM7のソース端子は、トランジスタNM5のドレイン端子に接続している。なお、トランジスタNM6のゲート端子は、入力端子Tin1に接続する。トランジスタNM7のゲート端子は、入力端子Tin2に接続する。各トランジスタNM6、NM7のゲート端子には、各入力端子Tin1、Tin2を介して反転された関係にある入力信号が供給される。
【００１８】
電源VDDとグランドGND間に、トランジスタPMBとトランジスタNMAとが直列に接続している。トランジスタPM9のドレイン端子とトランジスタNM7のドレイン端子間の接合点N8は、トランジスタPMBのゲート端子に接続される。接合点N10と接合点N9との間には、容量C1が接続している。なお、接合点N10は、トランジスタPMBのドレイン端子とトランジスタNMAのドレイン端子間にあり、出力端子Toutに接続されている。接合点N9は、上述の接合点N8とトランジスタPMBのゲート端子間にある。
【００１９】
バイアス安定化機能付き増幅回路50は、電流バイアス部と増幅部を有する。電流バイアス部は、トランジスタNM1、PM3、NM5、PM8、抵抗器R1により構成される。増幅部は、トランジスタNM5、NM6、NM7、PM8、PM9、NMA、NMBにより構成される。増幅部は、差動増幅回路を構成している。
【００２０】
電流バイアス部によって増幅部にはバイアス電流が供給される。増幅部は、電流バイアス部によって生成された電流が供給された状態で増幅動作する。以下、各回路素子の機能について説明する。なお、上述の先行技術文献の開示から自明な事項について説明を省略する。
【００２１】
トランジスタNM1とトランジスタNM5によるカレントミラー回路によって、電流I1に応じた値を有する電流I3が生成される。トランジスタNM1とトランジスタNMAによるカレントミラー回路によって、電流I1に応じた値を有する電流I4が生成される。
【００２２】
トランジスタNM6には、電流I3に応じた値の電流が流れる。同様に、トランジスタNM7には、電流I3に応じた値の電流が流れる。差動増幅回路は、正常動作時、イマジナリーショートとよばれる状態にある。つまり、入力端子Tin1の入力電圧と入力端子Tin2の入力電圧の値は概略等しい。従って、トランジスタNM6を流れる電流とトランジスタNM7を流れる電流の値も略等しくなる。この場合、トランジスタPM8やNM6を流れる電流I5の値は、電流I3の値の約半分となる。
【００２３】
電流バイアス部は、トランジスタPM8を入力側、抵抗器R1が接続されたトランジスタPM3を出力側とするワイドラーカレントミラー回路を構成している。ワイドラーカレントミラー回路は、入力電流である電流I5の増減量に対して出力電流である電流I1の増減量が少ない特性を持ち、入出力される電流間に非線形性を有する。ワイドラーカレントミラー回路が生成する電流I1は、カレントミラー接続されたトランジスタNM1とNM5により、電流I1に応じた線形性を有する電流I5へ変換される。非線形特性を持つワイドラーカレントミラー回路と線形特性を持つカレントミラー回路を組み合わせて帰還回路を構成すると、回路中を流れる電流が負帰還特性を持つため、電流の値が回路定数で定まる一定値へ収束する作用を成す。このような負帰還動作によって、電流I1の電流値はより安定になる。
【００２４】
本実施形態では、上述のように、接合点N6とトランジスタPM3のゲート端子を接続すると共に、電源VDDとトランジスタPM3間に抵抗器R1を接続する。この構成を採用することによって、上述のように負帰還制御を実現し、バイアス安定化機能付き増幅回路50内に生成される電流I1、I3、I5を安定化することができる。なお、この場合、電流I4の値も安定化する。本実施形態では、増幅部に流れる電流I3、I5も電流バイアス部内に組み入れられている。この点からも、バイアス安定化機能付き増幅回路50内に流れる電流を全体的に安定化させることができる。
【００２５】
[参考例]
図２を参照して、本発明の参考例について説明する。図２に、参考例に係るバイアス安定化機能付き増幅回路50を示す。
【００２６】
図２に示すように、バイアス安定化機能付き増幅回路50は、電流バイアス部X11と増幅部X12とに分離している。この場合、第１の実施形態の場合と比較して、トランジスタPM4、NM2が余分に必要になってしまう。また、この場合、トランジスタNM1のドレイン電圧とトランジスタNM5のドレイン電圧は恒常的に等しいものではないため、MOSFETのアーリー効果により、電流I1と電流I3や電流I5との電流値の比率が一定ではなくなるおそれがある。
【００２７】
上述の第１実施形態では、増幅部内に電流I1に応じた電流値の電流I5が生成される点を考慮し、接合点N6をトランジスタPM3のゲート端子に接続する。これによって、参考例の場合と比較して、トランジスタPM4、NM2を省略し、バイアス安定化機能付き増幅回路50の回路規模を小さくすることができる。バイアス安定化機能付き増幅回路50の回路規模を小さくすることによって、ウェハー一枚あたりに形成できる素子数を増加することができ、その低価格を図ることができる。なお、この点は、LSIにバイアス安定化機能付き増幅回路50が組み込まれる場合にも同様に当てはまる。
【００２８】
上述の第１実施形態では、トランジスタ数の低減に伴い、削減されたトランジスタに対応する分の電力も低減することができる。すなわち、参考例の場合と比較して、第１実施形態の場合、回路面積の低減を図ることができると共に、消費電力の低減も図ることができる。
【００２９】
上述の第１実施形態では、電流I3が電流バイアス部内を流れることになる。従って、上述のように、電流I1と電流I3の電流値の比率が一定ではなくなることを効果的に抑制することができる。バイアス電流の安定化を図ることで、消費電力を低減し、回路の動作特性の安定化を図ることができる。
【００３０】
なお、上述の第１実施形態では、参考例の場合と比べて、電流I1と電流I3との関係を差動増幅器の動作条件も考慮して設定する必要がある。
【００３１】
[第２の実施形態]
図３を参照して、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態にかかるバイアス安定化機能付き増幅回路50の概略的な回路図である。
【００３２】
本実施形態では、第１の実施形態とは異なり、抵抗器R1に代えて、抵抗器R2がトランジスタNM1に対して接続されている。すなわち、本実施形態では、電流バイアス部は、抵抗器R2とトランジスタNM1を入力側、トランジスタNM5を出力側とし、入出力電流間に動作領域の一部に反比例特性を含む非線形特性を持つピーキングカレントミラー回路を含む。本実施形態では、トランジスタPM8を入力側、トランジスタPM3を出力側として入出力電流間に線形特性を持つカレントミラー回路を構成している。このような場合であっても、非線形回路と線形回路を組み合わせて帰還回路を構成した場合に生じる第１の実施形態と同様に、負帰還制御によりバイアス安定化機能付き増幅回路50内を流れるバイアス電流を安定化させることができる。
【００３３】
なお、図３に示すように、抵抗器R2の一端はトランジスタPM3のドレイン端子に接続され、抵抗器R2の他端はトランジスタNM1のドレイン端子に接続されている。抵抗器R2とトランジスタPM3のドレイン端子間の接合点N11は、トランジスタNM1のゲート端子に接続される。他の点については、第１の実施形態と同様である。
【００３４】
[第３の実施形態]
図４を参照して、本発明の第３の実施形態について説明する。図４は、本発明の第３の実施形態にかかるバイアス安定化機能付き増幅回路50の概略的な回路図である。
【００３５】
本実施形態では、第１の実施形態の構成に加えて、抵抗器R3をトランジスタPM8のドレイン端子とトランジスタNM6のドレイン端子間に接続する。つまり、トランジスタPM8に対して抵抗器R3を接続し、抵抗器R3とトランジスタPM8を入力側、トランジスタPM3を出力側とするピーキングカレントミラー回路を電流バイアス部に組み入れる。これによって、第１の実施形態よりも、バイアス安定化機能付き増幅回路50内のバイアス電流をより安定化することができる。なお、本実施形態の場合にも第１の実施形態で説明したものと同様の効果を得ることができる。
【００３６】
[第４の実施形態]
図５を参照して、本発明の第４の実施形態について説明する。図５は、本発明の第４の実施形態にかかるバイアス安定化機能付き増幅回路50の概略的な回路図である。
【００３７】
本実施形態では、第１の実施形態とは異なり、トランジスタPM9のドレイン端子とトランジスタNM7のドレイン端子間の接合点N20がトランジスタPM3のゲート端子に接続される。このような場合であっても、トランジスタPM9を入力側、抵抗器R1とトランジスタPM3を出力側とするワイドラーカレントミラー回路が構成されるので、第１の実施形態と同様の効果を得ることができる。本実施形態においてトランジスタPM9がトランジスタPM8と同様の動作を成す理由は、上述の差動増幅回路のイマジナリーショートに関する説明から明らかである。
【００３８】
以下、入力端子Tin1を出力端子Toutに接続し、入力端子Tin2にVDD/2の入力電圧を印加する場合について検討する。なお、このとき、トランジスタPM3のゲート端子には、トランジスタPMBのゲート端子が接続される。トランジスタPMBは、出力端子Toutから出力される電圧の値を決定づける出力トランジスタとして機能する。
【００３９】
電源VDDが上昇すると、出力電圧Voutも上昇する。このとき、差動増幅回路は負帰還回路を構成しているので、トランジスタPMBの内部抵抗は相対的に増加し、トランジスタPMBのゲート-ソース間電圧VGSBの値は小さくなる。電圧VGSBの低下に応じて、トランジスタPM3のゲート-ソース間電圧VGS3も小さくなる。他方、トランジスタNM1のゲート-ソース間電圧VGS1は略一定であり、VDDが上昇するとトランジスタPM3のドレイン-ソース間電圧VDS3も上昇する。電圧VGS3が変化しなければトランジスタPM3のアーリー効果により、トランジスタPM3のドレイン電流が増加し、電流I1の値が増加する。しかし、実際には、上述のように、電源VDDの上昇に応じてトランジスタPM3のゲート-ソース間電圧VGS3は小さくなる。これによって、上述のようにトランジスタPM3のドレイン-ソース間電圧VDS3の増加により電流I1の電流値が増加することを効果的に抑制することができる。
【００４０】
上述の説明から明かなように、入力端子Tin1を出力端子Toutに接続し、入力端子Tin2にVDD/2の入力電圧を印加する場合、本実施形態によれば、電源VDDの変動によってバイアス電流の値が変動することを効果的に抑制することができる。
【００４１】
[第５の実施形態]
図６を参照して、本発明の第５の実施形態について説明する。図６は、本発明の第５の実施形態にかかるバイアス安定化機能付き増幅回路50の概略的な回路図である。
【００４２】
図６に示すように、本実施形態では、上述の実施形態とは異なり、ソース接地能動負荷増幅回路を有する。本実施形態の場合も、トランジスタPM8〜トランジスタNM5を流れる電流I3の値は、電流I1に応じた値になる。従って、本実施形態の場合も、上述の実施形態と同様の効果を得ることができる。
【００４３】
なお、接合点N33とグランド間に出力負荷の容量C1が接続されている。トランジスタNM5は、トランジスタNM6へバイアス電流を供給するトランジスタとして機能する。トランジスタNM6のゲート端子には入力信号が供給される。トランジスタNM6のドレイン端子からは出力信号が取り出される。トランジスタNM6のソース端子はトランジスタNM5を介して接地されている。トランジスタPM8は、トランジスタNM6の能動負荷として機能する。トランジスタNM5のドレイン端子とトランジスタNM6のソース端子間の接合点N33には、容量C1の一端が接続される。容量C1の他端は、接地されている。
【００４４】
また、図６に示す接合点N34は、トランジスタPM3のゲート端子とトランジスタPM8のゲート端子間の接合点である。接合点N30は、トランジスタPM8のドレイン端子とトランジスタNM6のドレイン端子間の接合点である。接合点N32は、出力端子ToutとトランジスタNM6のドレイン端子間の接合点である。
【００４５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、MOSFETに代えて、バイポーラトランジスタを活用しても良い。トランジスタNM5とグランド間に抵抗器を接続しても良い。図４に示す抵抗器R1を短絡により除去しても良い。
【符号の説明】
【００４６】
50    バイアス安定化機能付き増幅回路
NM1    トランジスタ
NM2    トランジスタ
NM5    トランジスタ
NM6    トランジスタ
NM7    トランジスタ
NMA    トランジスタ
PM3    トランジスタ
PM4    トランジスタ
PM8    トランジスタ
PM9    トランジスタ
PMB    トランジスタ
R1    抵抗器
R2    抵抗器
R3    抵抗器
C1    容量
Tin1    入力端子
Tin2    入力端子
Tout    出力端子
【図１】
2010258509.tif 000003
【図２】
2010258509.tif 000004
【図３】
2010258509.tif 000005
【図４】
2010258509.tif 000006
【図５】
2010258509.tif 000007
【図６】
2010258509.tif 000008