(57)【要約】      （修正有）【課題】低いオン抵抗と高い耐圧性とを有する電界効果トランジスタ、電界効果トランジスタの製造方法、および溝の形成方法を提供する。【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板１０１と、前記基板上に形成された高抵抗層１０３と、前記高抵抗層上に形成された、炭素濃度が１×１０１８ｃｍ−３以下であり層厚が１０ｎｍより厚く、１００ｎｍ以下であるチャネル層１０４を含む半導体動作層１０６と、前記半導体動作層に前記チャネル層の内部に到る深さまで形成されたリセス部１０７と、前記半導体動作層上に前記リセス部を挟んで形成されたソース電極１０８およびドレイン電極１０９と、前記半導体動作層上にわたって前記リセス部内を覆うように形成されたゲート絶縁膜１１０と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極１１１と、を備える。【選択図】図１
2010258442.tif 000002
【特許請求の範囲】
【請求項１】
窒化物系化合物半導体からなる電界効果トランジスタであって、
基板と、
前記基板上に形成された高抵抗層と、
前記高抵抗層上に形成された、炭素濃度が１×１０１８ｃｍ−３以下であり層厚が１０ｎｍより厚く、１００ｎｍ以下であるチャネル層を含む半導体動作層と、
前記半導体動作層に前記チャネル層の内部に到る深さまで形成されたリセス部と、
前記半導体動作層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、
前記半導体動作層上にわたって前記リセス部内を覆うように形成されたゲート絶縁膜と、
前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、
を備えることを特徴とする電界効果トランジスタ。
【請求項２】
前記リセス部の底面から前記チャネル層の下面までの厚さは１０ｎｍ以上であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記高抵抗層は、炭素濃度が１×１０１８ｃｍ−３より大きいことを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記高抵抗層は、互いに組成が異なる窒化物系化合物半導体からなる層が交互に積層したバッファ層であることを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項５】
前記半導体動作層は、前記チャネル層上に形成された該チャネル層とはバンドギャップエネルギーが異なるキャリア供給層を有することを特徴とする請求項１〜４のいずれか一つに記載の電界効果トランジスタ。
【請求項６】
前記半導体動作層は、前記チャネル層上に形成された該チャネル層とは導電型が異なるリサーフ層を有することを特徴とする請求項１〜４のいずれか一つに記載の電界効果トランジスタ。
【請求項７】
窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
前記基板上に高抵抗層を形成する高抵抗層形成工程と、
前記高抵抗層上に、炭素濃度が１×１０１８ｃｍ−３以下であり層厚が１０ｎｍより厚く、１００ｎｍ以下であるチャネル層を含む半導体動作層を形成する半導体動作層形成工程と、
前記半導体動作層の上面から前記チャネル層の内部に到る深さまでリセス部を形成するリセス部形成工程と、
前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース・ドレイン電極形成工程と、
前記半導体動作層上にわたって前記リセス部内を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記リセス部において前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項８】
前記リセス部形成工程は、前記リセス部の底面から前記チャネル層の下面までの厚さが１０ｎｍ以上となる深さに当該リセス部を形成することを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【請求項９】
前記リセス部形成工程は、前記半導体動作層の上面に形成された変成層をドライエッチングにより除去する変成層除去工程と、前記変成層を除去した半導体動作層の上面に、前記変成層除去工程のドライエッチングにおけるバイアスパワーよりも低いバイアスパワーにてドライエッチングを行なって前記リセス部を形成する溝形成工程と、を含むことを特徴とする請求項７または８に記載の電界効果トランジスタの製造方法。
【請求項１０】
窒化物系化合物半導体に溝を形成する方法であって、
窒化物系化合物半導体の表面に形成された変成層をドライエッチングにより除去する変成層除去工程と、前記変成層を除去した窒化物系化合物半導体の表面に、前記変成層除去工程のドライエッチングにおけるバイアスパワーよりも低いバイアスパワーにてドライエッチングを行なって溝を形成する溝形成工程と、を含むことを特徴とする溝の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、電界効果トランジスタの製造方法、および溝の形成方法に関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ＜１、０≦ｖ＜１、ｕ＋ｖ＜１）で表されるＩＩＩ−Ｖ族窒化物系化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ接合構造を有する電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）は、ピエゾ効果によって、ヘテロ接合界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しているため、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【０００３】
通常のＡｌＧａＮ／ＧａＮ  ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。そこで、ノーマリオフ型デバイスを実現するためにＭＯＳ構造を採用した電界効果トランジスタ（以下、適宜ＭＯＳＦＥＴと記載する）が開示されている（特許文献１参照）。特許文献１に示す電界効果トランジスタは、ゲート領域に、深さが約１２０〜１５０ｎｍのリセス部（溝部）が形成されたものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１８８３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の電界効果トランジスタは、リセス部の底面を形成してチャネルが形成される下部半導体層（チャネル層）がｐ−ＧａＮからなる。このチャネル層は、原料ガスとしてトリメチルガリウム（ＴＭＧａ）を５８μｍｏｌ／ｍｉｎの流量で導入することによって成長させたものである。その結果、このチャネル層は、ＴＭＧａに含まれる炭素のオートドーピングによって比較的高濃度の炭素が添加されているため、電子の移動度が低くなっている。
【０００６】
ここで、オン抵抗が低い高電力効率の電界効果トランジスタを実現するためには、チャネル層における電子の移動度がより高いことが望ましい。ところが、電子の移動度を高くするためにチャネル層の炭素濃度を低くすると、十分な耐圧を実現できなくなるという問題があった。
【０００７】
本発明は、上記に鑑みてなされたものであって、低いオン抵抗と高い耐圧性とを有する電界効果トランジスタ、電界効果トランジスタの製造方法、および溝の形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、窒化物系化合物半導体からなる電界効果トランジスタであって、基板と、前記基板上に形成された高抵抗層と、前記高抵抗層上に形成された、炭素濃度が１×１０１８ｃｍ−３以下であり層厚が１０ｎｍより厚く、１００ｎｍ以下であるチャネル層を含む半導体動作層と、前記半導体動作層に前記チャネル層の内部に到る深さまで形成されたリセス部と、前記半導体動作層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記半導体動作層上にわたって前記リセス部内を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備えることを特徴とする。
【０００９】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記リセス部の底面から前記チャネル層の下面までの厚さは１０ｎｍ以上であることを特徴とする。
【００１０】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記高抵抗層は、炭素濃度が１×１０１８ｃｍ−３より大きいことを特徴とする。
【００１１】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記高抵抗層は、互いに組成が異なる窒化物系化合物半導体からなる層が交互に積層したバッファ層であることを特徴とする。
【００１２】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、前記チャネル層上に形成された該チャネル層とはバンドギャップエネルギーが異なるキャリア供給層を有することを特徴とする。
【００１３】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、前記チャネル層上に形成された該チャネル層とは導電型が異なるリサーフ層を有することを特徴とする。
【００１４】
また、本発明に係る電界効果トランジスタの製造方法は、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、前記基板上に高抵抗層を形成する高抵抗層形成工程と、前記高抵抗層上に、炭素濃度が１×１０１８ｃｍ−３以下であり層厚が１０ｎｍより厚く、１００ｎｍ以下であるチャネル層を含む半導体動作層を形成する半導体動作層形成工程と、前記半導体動作層の上面から前記チャネル層の内部に到る深さまでリセス部を形成するリセス部形成工程と、前記半導体動作層上に前記リセス部を挟んでソース電極およびドレイン電極を形成するソース・ドレイン電極形成工程と、前記半導体動作層上にわたって前記リセス部内を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記リセス部において前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【００１５】
また、本発明に係る電界効果トランジスタの製造方法は、上記の発明において、前記リセス部形成工程は、前記リセス部の底面から前記チャネル層の下面までの厚さが１０ｎｍ以上となる深さに当該リセス部を形成することを特徴とする。
【００１６】
また、本発明に係る電界効果トランジスタの製造方法は、上記の発明において、前記リセス部形成工程は、前記半導体動作層の上面に形成された変成層をドライエッチングにより除去する変成層除去工程と、前記変成層を除去した半導体動作層の上面に、前記変成層除去工程のドライエッチングにおけるバイアスパワーよりも低いバイアスパワーにてドライエッチングを行なって前記リセス部を形成する溝形成工程と、を含むことを特徴とする。
【００１７】
また、本発明に係る溝の形成方法は、窒化物系化合物半導体に溝を形成する方法であって、窒化物系化合物半導体の表面に形成された変成層をドライエッチングにより除去する変成層除去工程と、前記変成層を除去した窒化物系化合物半導体の表面に、前記変成層除去工程のドライエッチングにおけるバイアスパワーよりも低いバイアスパワーにてドライエッチングを行なって溝を形成する溝形成工程と、を含むことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、低いオン抵抗と高い耐圧性とを有する電界効果トランジスタを実現できるという効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】図１は、実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。
【図２】図２は、ＧａＮからなる半導体層における炭素濃度と電子の移動度との関係を示す図である。
【図３】図３は、チャネル層の層厚と耐圧との関係を示す図である。
【図４】図４は、図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図５】図５は、図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図６】図６は、図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図７】図７は、図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図８】図８は、図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図９】図９は、図１に示すＭＯＳＦＥＴの製造方法の一例を説明する図である。
【図１０】図１０は、リセス部形成工程のエッチング条件を示す図である。
【図１１】図１１は、エッチング時間とエッチング深さとの関係を示す図である。
【図１２】図１２は、エッチング特性を示す図である。
【図１３】図１３は、実施例１、比較例１に係るＭＯＳＦＥＴのチャネル層の炭素濃度とデバイス特性とを示す図である。
【図１４】図１４は、実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。
【発明を実施するための形態】
【００２０】
以下に、図面を参照して本発明に係る電界効果トランジスタの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、（１１１）面を主表面とするＳｉからなる基板１０１上に、ＡｌＮ／ＧａＮの積層構造からなるバッファ層１０２と、バッファ層１０２上に形成された高抵抗層１０３と、高抵抗層１０３上に形成されたキャリア走行層でもあるチャネル層１０４と、チャネル層１０４上に形成されたキャリア供給層１０５ａ、１０５ｂとを備えている。チャネル層１０４と、キャリア供給層１０５ａ、１０５ｂとは、半導体動作層１０６を構成している。また、これらのキャリア供給層１０５ａ、１０５ｂは、チャネル層１０４の内部に到る深さまで形成されたリセス部１０７によって離隔している。
【００２２】
さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０５ｂ、１０５ａ上に、リセス部１０７を挟んで形成されたソース電極１０８およびドレイン電極１０９を備えている。さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０５ａ、１０５ｂ上にわたって、リセス部１０７内を覆うように形成された、ＳｉＯ２などからなるゲート絶縁膜１１０を備えるとともに、リセス部１０７においてゲート絶縁膜１１０上に形成されたゲート電極１１１を備えており、ＭＯＳ構造を構成している。
【００２３】
高抵抗層１０３は、チャネル層１０４よりも電気抵抗が高い、たとえば炭素濃度が１×１０１８ｃｍ−３より大きなＧａＮからなる。また、チャネル層１０４は、炭素濃度が１×１０１８ｃｍ−３以下であり層厚が１０ｎｍより厚く、１００ｎｍ以下のＧａＮからなる。また、キャリア供給層１０５ａ、１０５ｂは、チャネル層１０４を構成するＧａＮよりもバンドギャップエネルギーが高いＡｌＧａＮからなり、たとえば層厚が１〜５０ｎｍ、好ましくは２０〜２５ｎｍのものである。また、キャリア供給層１０５ａ、１０５ｂは、Ａｌ組成が２５％であるが、Ａｌ組成については特に限定されず、たとえば１〜９９％とできる。
【００２４】
また、チャネル層１０４とキャリア供給層１０５ａ、１０５ｂとのエネルギーバンドギャップの違いに起因して、チャネル層１０４内において、キャリア供給層１０５ａ、１０５ｂとのヘテロ接合界面に、移動度が高い２次元電子ガスＧａ、Ｇｂが発生している。この２次元電子ガスＧａ、Ｇｂのキャリア濃度は、１×１０１２〜２×１０１３ｃｍ−２程度が好ましい。２次元電子ガスＧａ、Ｇｂはリセス部１０７によって分離しているため、このＭＯＳＦＥＴ１００はノーマリオフ型であるが、デバイスの動作時には、チャネル層１０４内のリセス部１０７下部の領域にチャネルが形成されてドレイン電流が流れる。
【００２５】
このＭＯＳＦＥＴ１００は、高抵抗層１０３上に形成したチャネル層１０４の炭素濃度が１×１０１８ｃｍ−３以下であり層厚が１０ｎｍより厚く、１００ｎｍ以下であることによって、以下に説明するように、低いオン抵抗と高い耐圧性とを有するものとなる。
【００２６】
図２は、ＧａＮからなる半導体層における炭素濃度と電子の移動度との関係を求めた実験結果を示す図である。図２に示すように、炭素濃度が１×１０１８ｃｍ−３以下では、移動度はほぼ一定であるが、炭素濃度が１×１０１８ｃｍ−３より大きくなると、移動度は急激に減少し、炭素濃度が１×１０１９ｃｍ−３では１×１０１８ｃｍ−３の場合の１／５程度の値となる。また、オン抵抗は、チャネル層におけるキャリアの移動度に反比例するため、炭素濃度が１×１０１９ｃｍ−３では、オン抵抗が１×１０１８ｃｍ−３の場合の５倍程度の値となる。
【００２７】
本実施の形態１に係るＭＯＳＦＥＴ１００は、上記のチャネル層１０４の炭素濃度が１×１０１８ｃｍ−３以下なので、図２に示すように電子の移動度が高く、オン抵抗が低いものとなる。なお、チャネル層１０４の炭素濃度は低いほど好ましいが、１×１０１6ｃｍ−３以上が好ましい。
【００２８】
しかしながら、このようにチャネル層１０４の炭素濃度が低いと、チャネル層１０４が低電気抵抗になってリーク部分となるおそれがある。そこで、本実施の形態１に係るＭＯＳＦＥＴ１００は、チャネル層１０４を高抵抗層１０３上に形成し、且つチャネル層１０４の層厚を１０ｎｍより厚く、１００ｎｍ以下とすることによって、チャネル層１０４の電子の移動度を高くして低オン抵抗を実現しつつ、チャネル層１０４およびその下部層の電気抵抗を高めてリークの発生を抑制し、耐圧性を高めている。
【００２９】
図３は、図１に示すＭＯＳＦＥＴ１００と同様の基板／バッファ層／高抵抗層／チャネル層の積層構造を有するがリセス部を形成していない積層半導体層の上面に２つの電極を設け、これに電圧を印加した場合の、チャネル層の層厚と耐圧との関係を測定した実験結果を示す図である。なお、チャネル層の炭素濃度は１×１０１８ｃｍ−３とし、高抵抗層のシート抵抗は体積抵抗率にして１×１０５Ωｃｍとしている。図３に示すように、チャネル層の層厚が２００ｎｍ以上の場合は、耐圧は約６８０Ｖで略一定であるが、層厚が１００ｎｍでは耐圧は約８５０Ｖに上昇し、さらに層厚が５０ｎｍでは、耐圧が１８５０Ｖとさらに急激に上昇する。
【００３０】
本実施の形態１に係るＭＯＳＦＥＴ１００は、チャネル層１０４の層厚が１００ｎｍ以下であるので、図３に示す結果と同様に耐圧性が高いものとなる。また、図３に示す結果から判るように、チャネル層１０４の層厚はより好ましくは５０ｎｍ以下とすることで、更に耐圧を高くすることができる。なお、チャネル層１０４の直下の高抵抗層１０３の影響による移動度の低下を抑制するためには、リセス部１０７の底面からチャネル層１０４の下面（すなわち高抵抗層１０３との界面）までの厚さが１０ｎｍ以上であることが好ましいので、チャネル層１０４の層厚としては「チャネル層における必要なリセスの深さ＋１０ｎｍ」より厚い方が好ましい。
【００３１】
以上説明したように、本実施の形態１に係るＭＯＳＦＥＴ１００は、低いオン抵抗と高い耐圧性を有するものとなる。
【００３２】
（製造方法）
つぎに、このＭＯＳＦＥＴ１００の製造方法について説明する。図４〜９は、ＭＯＳＦＥ  Ｔ１００の製造方法の一例を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いた場合について説明するが、結晶の成長方法は特に限定はされない。
【００３３】
はじめに、図４に示すように、（１１１）面を主表面とするＳｉからなる基板１０１をＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）とトリメチルアルミニウム（ＴＭＡｌ）とＮＨ３とを、それぞれ５８μｍｏｌ／ｍｉｎ、１００μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で適宜組み合わせて導入し、成長温度１０５０℃、成長圧力５０Ｔｏｒｒで、基板１０１上に、バッファ層１０２と、ＧａＮからなる高抵抗層１０３とを順次エピタキシャル成長させる。つぎに、ＴＭＧａとＮＨ３とを、それぞれ１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃、成長圧力２００Ｔｏｒｒで、高抵抗層１０３上にＧａＮからなるチャネル層１０４をエピタキシャル成長させる。このとき、ＴＭＧａに含まれる炭素のオートドーピングによって、高抵抗層１０３とチャネル層１０４とに炭素が添加される。添加される炭素の濃度はＴＭＧａの流量、装置内の真空度、または成長速度等の成長条件によって調整できる。たとえば、上記のＴＭＧａの流量の場合には、高抵抗層１０３の炭素濃度を３×１０−１９ｃｍ−３とでき、チャネル層１０４の炭素濃度を５×１０−１７ｃｍ−３とできる。
【００３４】
その後、さらに、ＴＭＡｌとＴＭＧａとＮＨ３とを、それぞれ１２５μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、チャネル層１０４上にＡｌ組成が２５％のＡｌＧａＮからなるキャリア供給層１０５をエピタキシャル成長させ、半導体動作層１０６を形成する。
【００３５】
なお、各半導体層の層厚を例示すると、バッファ層１０２は、層厚１００ｎｍのＡｌＮ層上に、層厚２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層だけ積層したものである。また、高抵抗層１０３の層厚は５００ｎｍであり、キャリア供給層１０５の層厚は２０ｎｍである。また、チャネル層１０４の層厚は１００ｎｍ以下かつ、１０ｎｍより厚いものであり、好ましくは５０ｎｍ以下で、たとえば３０ｎｍである。この後、形成するリセス部１０７がチャネル層１０４の直下の高抵抗層１０３の影響による移動度の低下を抑制するためには、リセス部１０７の底面からチャネル層１０４の下面（すなわち高抵抗層１０３との界面）までの厚さが１０ｎｍ以上であることが好ましく、チャネル層１０４は、１０ｎｍより厚いものが好ましい。また、チャネル層１０４にはリセス部１０７が形成されるため、当然、チャネル層１０４の層厚としては「チャネル層における必要なリセスの深さ＋１０ｎｍ」より厚い方が好ましい。
【００３６】
その後、キャリア供給層１０５の表面にフォトレジストを塗布し、フォトリソグラフィを用いて素子分離用のパターンを形成した後、誘導結合型反応イオンエッチング（ＩＣＰ−ＲＩＥ）等のドライエッチングを用いて、素子分離用の溝ｇを形成する。その後、フォトレジストを除去する。
【００３７】
つぎに、図５に示すように、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、キャリア供給層１０５上に、ＳｉＯ２からなるマスク層Ｍを層厚５００ｎｍで形成し、フォトリソグラフィとＣＦ４ガスを用いてパターニングを行い、開口部Ｍａを形成する。
【００３８】
つぎに、図６に示すように、マスク層Ｍをマスクとして、エッチングガスとして例えば塩素（Ｃｌ２）ガスを用いて、ＩＣＰ−ＲＩＥにより半導体動作層１０６の上面であるキャリア供給層１０５の上面からチャネル層１０４の内部に到る深さまでエッチング除去してリセス部１０７を形成する。これによってキャリア供給層１０５ａ、１０５ｂが形成される。
【００３９】
ここで、チャネル層１０４の層厚は１０ｎｍより厚く、１００ｎｍ以下と薄い。また、高抵抗層１０３の影響による移動度の低下を抑制するためには、リセス部１０７の底面からチャネル層１０４の下面までの厚さを１０ｎｍ以上とすることが好ましい。したがって、リセス部１０７の深さを精度良く制御する必要があるが、従来のエッチング条件では、リセス部の深さを精度良く制御することが困難であった。
【００４０】
本発明者らがその原因について精査したところ、窒化物系化合物半導体において、その露出した表面には酸化層等からなると考えられる変成層が形成されており、この変成層がエッチングされにくいため、変成層の状態によってその除去に要する時間にばらつきが発生し、その結果、エッチング時間が同じであっても、リセス部の深さにもばらつきが発生することを見出した。
【００４１】
そこで、本発明者らは、鋭意検討の結果、リセス部形成のための好ましい方法として、以下に説明するように、ドライエッチングにより変成層を除去する変成層除去工程と、変成層を除去した表面に、変成層除去工程のドライエッチングにおけるバイアスパワーよりも低いバイアスパワーにてドライエッチングを行なってリセス部を形成する溝形成工程とを行うことによって、精度の良いリセス部の深さの制御を実現している。
【００４２】
以下、具体的に説明する。図７に示すように、半導体動作層１０６の上面であるキャリア供給層１０５の上面には変成層１０５ｃが形成されている。この変成層１０５ｃは、キャリア供給層１０５の成長後の工程の間に形成されたものと考えられる。そこで、本工程では、まずエピタキシャル層を形成した基板１０１をＩＣＰ−ＲＩＥ装置のチャンバー内にセットし、エッチングガスとして塩素ガスを導入する。つぎに、チャンバー内の高周波アンテナに所定のアンテナパワーを供給して、エッチングガスのプラズマを発生させる。さらに下部電極にバイアスパワーを供給して、エッチングガスのイオンＥ１を基板１０１側に引き込んでキャリア供給層１０５に衝突させ、変成層１０５ｃをエッチング除去する（変成層除去工程）。この時、例えばアンテナパワーを６００Ｗ、バイアスパワーを７５Ｗと比較的高いパワーに設定しておく。これによって、変成層１０５ｃは迅速に除去される。なお、この変成層除去工程でのエッチングは、上述したアンテナパワー、バイアスパワーの他に、自己バイアス電圧が１００Ｖ以上であればよい。
【００４３】
つぎに、アンテナパワーを３００Ｗ、バイアスパワーを２５Ｗと低く設定して、エッチングガスのイオンＥ２を引き込んで変成層１０５ｃが除去されたＡｌＧａＮからなるキャリア供給層１０５に衝突させ、変成層１０５ｃをエッチング除去し、所望の深さまで溝を形成してリセス部１０７を形成する（溝形成工程）。なお、この変成層除去工程でのエッチングは、上述したアンテナパワー、バイアスパワーの他に、自己バイアス電圧が１００Ｖ未満であればよい。
【００４４】
このように、はじめに比較的高いアンテナパワーおよびバイアスパワーにて変成層除去工程を行い、つぎにアンテナパワーおよびバイアスパワーを低くして溝形成工程を行なうことによって、変成層１０５ｃを迅速に、かつ再現性良く除去できる。その結果、その後の溝形成工程のエッチング時間の調整によって、リセス部１０７の深さを、ばらつき無く精度良く制御できるようになる。
【００４５】
なお、仮に変成層除去工程のパワーの設定でリセス部１０７の全てを形成しようとすると、変成層１０５ｃが除去されたキャリア供給層１０５およびチャネル層１０４に対してはエッチングのパワーが高すぎるため、エッチング速度が速くなって深さの制御が困難になるとともに、エッチングした表面に粗れが発生しやすくなる。また、溝形成工程のパワーの設定でリセス部１０７の全てを形成しようとすると、上述したように変成層１０５ｃの除去に要する時間が相対的に長くなるとともにばらつくため、リセス部１０７の深さにもばらつきが発生する。したがって深さの制御が困難になる。
【００４６】
また、本工程では、変成層除去工程において、アンテナパワーとバイアスパワーとを高くしているが、少なくともバイアスパワーを高くすれば、変成層１０５ｃの除去を迅速に再現性良く行うことができる。また、変成層除去工程から溝形成工程への切り替えについては、変成層除去工程におけるエッチングの開始後、予備実験等で求めた変成層除去に要する所定の時間が経過したときに、溝形成工程への切り替を行なえばよい。また、たとえばキャリア供給層１０５の表面状態等をモニタし、変成層１０５ｃが除去されたことが確認できたときに、溝形成工程への切り替を行なってもよい。
【００４７】
以上のようにしてリセス部１０７を形成した後、図８に示すように、マスク層Ｍを除去し、ＳｉＨ４とＮ２Ｏを原料ガスとしたＰＣＶＤ法を用いて、キャリア供給層１０５ａ、１０５ｂの露出した表面およびリセス部１０７内におけるチャネル層１０４の表面にＳｉＯ２からなる例えば層厚が６０ｎｍのゲート絶縁膜１１０を形成する。
【００４８】
つぎに、図９に示すように、ゲート絶縁膜１１０の一部をフッ酸で除去し、リフトオフ法を用いて、リセス部１０７を挟んでキャリア供給層１０５ａ、１０５ｂ上にソース電極１０８、ドレイン電極１０９を形成する。なお、ソース電極１０８、ドレイン電極１０９は、いずれも層厚２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１０８、ドレイン電極１０９を形成後、６００℃、１０分のアニールを行なう。
【００４９】
最後に、リフトオフ法を用いて、リセス部１０７のゲート絶縁膜１１０上にＴｉ／Ａｌ／Ｔｉ構造のゲート電極１１１を形成し、図１に示すＭＯＳＦＥＴ１００が完成する。
【００５０】
（実施例、比較例）
つぎに、本発明の実施例１、２、比較例１、２を用いて、本発明についてさらに具体的に説明する。実施例１、２、比較例１、２として、上述した製造方法によって、図１に示すものと同様の構造のＭＯＳＦＥＴを製造した。なお、実施例１のＭＯＳＦＥＴについては、チャネル層の層厚を１００ｎｍ、炭素濃度を１．００×１０１８ｃｍ−３に設定し、実施例２のＭＯＳＦＥＴについては、チャネル層の層厚を５０ｎｍ、炭素濃度を５．００×１０１７ｃｍ−３に設定した。また、比較例１のＭＯＳＦＥＴについては、チャネル層の層厚を２００ｎｍ、炭素濃度を２．００×１０１９ｃｍ−３に設定し、比較例２のＭＯＳＦＥＴについては、チャネル層の層厚を８００ｎｍ、炭素濃度を７．００×１０１９ｃｍ−３に設定した。
【００５１】
ここで、実施例１、２、比較例１、２に係るＭＯＳＦＥＴを製造する際には、上述した変成層除去工程と溝形成工程とを行なう本発明のリセス部形成工程を用いて、リセス部を形成した。以下に、本発明のリセス部形成工程によって、深さが精度良く制御されたリセス部を形成できることを、エッチングのパワーを一定にして行なう従来のリセス部形成工程との比較により説明する。
【００５２】
図１０は、リセス部形成工程のエッチング条件を示す図である。図１０に示すように、本発明のリセス部形成工程の条件、従来のリセス部形成工程の条件とも、エッチングガス種を塩素ガスとして、ＩＣＰ−ＲＩＥ装置のチャンバー内の圧力は１Ｐａとし、基板温度は２０℃とした。また、本発明の条件としては、変成層除去工程の条件として、ＩＣＰ−ＲＩＥ装置のアンテナパワーを６００Ｗ、バイアスパワーを７５Ｗに設定し、溝形成工程の条件として、アンテナパワーを３００Ｗ、バイアスパワーを２５Ｗに設定した。なお、変成層除去工程から溝形成工程への切り替えは、変成層除去条件にてエッチング開始後１０秒後に行なった。また、従来条件としては、アンテナパワーを３００Ｗ、バイアスパワーを３５Ｗに設定した。また、本発明の条件および従来条件のいずれも、複数のサンプルに対してリセス部の形成を行なった。
【００５３】
図１１は、本発明の条件と従来条件とについての、エッチング時間とエッチング深さ（リセス部の深さ）との関係を示す図である。図１１に示すように、従来条件では、エッチング時間が６００秒程度までは、エッチング深さはほぼ零であり、６００秒を超えてからエッチングが始まったが、そのエッチング深さには大きなばらつきがみられた。この従来条件では、エッチング時間が６００秒程度までは変成層の除去が行なわれていると考えられる。
【００５４】
これに対して、本発明の条件では、溝形成工程への切り替え後にすぐにエッチング深さが増加し、３００秒後には略２５０ｎｍに達した。また、エッチング深さのばらつきも小さかった。
【００５５】
図１２は、本発明の条件と従来条件とについてのエッチング特性を示す図である。図１２に示すように、本発明の条件によりリセス部形成工程を行なえば、従来条件の場合と比較して、平均エッチングレートが速いとともに、エッチングレートのばらつきが小さいためにエッチング深さの制御性が高いため、より好ましいことが確認された。
【００５６】
つぎに、図１３は、実施例１、２、比較例１、２に係るＭＯＳＦＥＴのチャネル層の炭素濃度とデバイス特性（オン抵抗および耐圧）とを示す図である。なお、炭素濃度は、二次イオン質量分析法（ＳＩＭＳ）により測定したものである。
【００５７】
図１３に示すように、実施例１、２に係るＭＯＳＦＥＴは、低いオン抵抗と高い耐圧性とを有するものであった。一方、比較例１、２に係るＭＯＳＦＥＴは、チャネル層の炭素濃度が高いため、オン抵抗が高く、かつ層厚が厚いため、耐圧が低いものとなった。比較例では、チャネル層の厚さを２００ｎｍ、８００ｎｍと変化させても耐圧はほとんど変化しなかった一方、比較例１から実施例１へ、チャネル層を１００ｎｍ変化させただけで、耐圧が大きく向上した。
【００５８】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。図１４は、本実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。図１４に示すように、このＭＯＳＦＥＴ２００は、図１に示すＭＯＳＦＥＴ１００において、キャリア供給層１０５ａ、１０５ｂをｎ-−ＧａＮからなるｎ型リサーフ層２０５ａ、２０５ｂに置き換えて半導体動作層２０６を構成し、この半導体動作層２０６において、チャネル層１０４の内部に到る深さまでリセス部２０７を形成したものである。なお、ｎ型リサーフ層２０５ａ、２０５ｂは、たとえば層厚が１００ｎｍであり、ｎ型ドーパントであるＳｉが５×１０１７ｃｍ−３程度の濃度で添加されたものである。
【００５９】
本実施の形態２に係るＭＯＳＦＥＴ２００も、チャネル層１０４の層厚が１００ｎｍ以下かつ、１０ｎｍより厚く、好ましくは５０ｎｍ以下で、かつ炭素濃度が１×１０１８ｃｍ−３以下であるので、低いオン抵抗と高い耐圧性とを有するものとなる。
【００６０】
また、本実施の形態２に係るＭＯＳＦＥＴ２００は、上述した実施の形態１に係るＭＯＳＦＥＴ１００と同様の方法にて製造することができる。
【００６１】
なお、上記実施の形態では、ＭＯＳＦＥＴを構成する半導体層がＧａＮまたはＡｌＧａＮからなるものであるが、他の窒化物系化合物半導体からなるものとしてもよい。また、基板についても、Ｓｉ基板に限らず、ＳｉＣ基板、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板などの、窒化物系化合物半導体を結晶成長させることが可能な基板を用いることができる。
【００６２】
また、本発明に係る電界効果トランジスタは、上記実施の形態のものに限定されない。たとえば、実施の形態１、２の構造から、高抵抗層１０３を削除して、絶縁層であるＡｌＮを含む高抵抗のバッファ層１０２の上に、直接チャネル層１０４を形成するようにしてもよい。
【００６３】
また、上述した、窒化物系化合物半導体の表面に形成された変成層をドライエッチングにより除去する変成層除去工程と、変成層を除去した窒化物系化合物半導体の表面に、変成層除去工程のドライエッチングにおけるバイアスパワーよりも低いバイアスパワーにてドライエッチングを行なって溝を形成する溝形成工程と、を含む溝の形成方法は、ＭＯＳＦＥＴにおけるリセス部の形成だけでなく、他のあらゆる溝を精度良く制御された深さで形成する場合にも適用できる。たとえば、上記実施の形態における素子分離用の溝の形成や、光半導体素子における波長選択用のブラッググレーティング構造などの形成にも、特に制限無く適用できる。
【符号の説明】
【００６４】
１００、２００  ＭＯＳＦＥＴ
１０１  基板
１０２  バッファ層
１０３  高抵抗層
１０４  チャネル層
１０５、１０５ａ、１０５ｂ  キャリア供給層
１０５ｃ  変成層
１０６、２０６  半導体動作層
１０７、２０７  リセス部
１０８  ソース電極
１０９  ドレイン電極
１１０  ゲート絶縁膜
１１１  ゲート電極
２０５ａ、２０５ｂ  ｎ型リサーフ層
Ｅ１、Ｅ２  イオン
ｇ  溝
Ｇａ、Ｇｂ  次元電子ガス
Ｍ  マスク層
Ｍａ  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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