(57)【要約】【課題】  負荷への出力を安定化させる。【解決手段】  Ｄ級増幅回路は、ソースが電源電位（ＶＤＤ）とされドレインが第１ノード（Ｎ１）に接続された第１トランジスタ（Ｔｒ１）と、ソースが基準電位とされドレインが第１ノードに接続された第２トランジスタ（Ｔｒ２）と、ソースが第２ノード（Ｎ２）に接続されドレインが基準電位とされた第３トランジスタ（Ｔｒ３）と、第１・第２ノード各々に接続された第１コンデンサ（Ｃ１）と、ソースが第１ノードに接続されドレインが出力端である第４トランジスタ（Ｔｒ４）と、ソースが第２ノードに接続されドレインが前記出力端である第５トランジスタ（Ｔｒ５）と、を備える。ゲートドライバ（１０２）は、負荷（７０）に正負両方向の電流が流れるように各トランジスタを制御する。この場合、第１コンデンサが負荷に対する電源として機能する。第１コンデンサの充電量は充電量制御部（２０）によって制御される。【選択図】図２
2010213113.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じてパルス幅が変調されたパルス信号を生成するＤ級増幅回路であって、
一端が電源電位とされ、他端が第１ノードに電気的に接続された第１スイッチング素子と、
一端が基準電位とされ、他端が前記第１ノードに電気的に接続された第２スイッチング素子と、
一端が第２ノードに電気的に接続され、他端が前記基準電位とされた第３スイッチング素子と、
前記第１及び第２ノードそれぞれに第１及び第２電極が電気的に接続された第１容量素子と、
一端が前記第１ノードに電気的に接続され、他端が出力端である第４スイッチング素子と、
一端が前記第２ノードに電気的に接続され、他端が前記出力端である第５スイッチング素子と、
一端が前記出力端に電気的に接続され、他端が前記基準電位とされた負荷に、第１の時点ではその一端からその他端に電流が流れ、第２の時点ではその逆に電流が流れるように、前記第１乃至第５スイッチング素子の各々の導通及び非導通状態間の遷移を制御する制御手段と、
前記第１容量素子の充電量を制御する充電量制御手段と、
を備えることを特徴とするＤ級増幅回路。
【請求項２】
前記制御手段は、
前記第１及び第３スイッチング素子を導通状態とし、その他のスイッチング素子を非導通状態とすることによって、前記第１容量素子の充電をし、
前記充電量制御手段は、
前記第１スイッチング素子を導通状態とする時間の長さを制御して、前記充電量を制御する、
ことを特徴とする請求項１に記載のＤ級増幅回路。
【請求項３】
前記充電量制御手段は、
前記第１ノードの電位に基づいて、
前記第１容量素子の充電量が、所定上限電位を超えないように当該充電量を制御する、
ことを特徴とする請求項１又は２に記載のＤ級増幅回路。
【請求項４】
前記充電量制御手段は、
前記第１ノードの電位と前記所定上限電位との比較を行うコンパレータと、
基準信号と前記コンパレータの出力信号との入力を受けるフリップフロップと、
前記基準信号と前記フリップフロップの出力信号とに基づいて、前記第１スイッチング素子を導通状態とすべき時間の長さを規定する第１スイッチング素子制御信号を生成する信号生成手段と、
を含むことを特徴とする請求項３に記載のＤ級増幅回路。
【請求項５】
前記充電量制御手段は、
前記第１ノードの電位に加え、前記第２ノードの電位にも基づいて、
前記第１容量素子の充電量が、前記所定上限電位を超えないように当該充電量を制御する、
ことを特徴とする請求項３又は４に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅回路に関する。
【背景技術】
【０００２】
Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができる。さらに、入力信号の振幅の大小に係わらずリニア増幅器より効率が高いといった利点がある。
【０００３】
このようなＤ級増幅回路は、例えば、入力信号を積分する積分回路と、積分回路の出力信号と所定の三角波信号とを比較する比較回路と、比較回路に基づいてパルス幅変調したパルス幅変調信号を出力するパルス増幅器とを備え、パルス幅増幅器の出力信号が、積分回路の入力側にフィードバックされる。そして、パルス幅増幅器の出力信号は、コイル及びコンデンサなどからなるローパスフィルタを通ってスピーカなどの負荷を駆動するアナログ信号となる。
このようなＤ級増幅回路としては、例えば特許文献１及び非特許文献１に開示されているようなものが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１７１０６号公報
【非特許文献】
【０００５】
【非特許文献１】本田潤編著，「Ｄ級／ディジタル・アンプの設計と製作」，ＣＱ出版社，2004，ｐ51以下
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述のようなＤ級増幅回路では、以下に述べるような、解決ないし配慮すべき様々な課題がある。
例えば、前述した特許文献１に開示されるようなハーフブリッジＤ級増幅回路においては、負荷に直流電流が流れることを防止するための、比較的大容量のコンデンサの設置が必要となる（特許文献１の〔図１〕、あるいは〔請求項１〕内の「ＡＣ結合用コンデンサ」、等参照）。この設置は、装置全体の小型化等にとって大きな障害となりかねない。したがって、できればその設置は回避したいが、それを実現するためには、例えばハーフブリッジ回路に正負２つの電源電位を供給する方法がある。しかしながら、これでは電源を２つ準備しなければならないという新たな不都合が生じる。
また、ハーフブリッジ回路ではなくて、フルブリッジＤ級増幅回路によれば、そのフルブリッジ回路には差動信号が与えられることから、以上の諸点は好適に解決される（その構成については、例えば非特許文献１のｐ50，[図3-7]等を参照）。すなわち、直流電流対策用のコンデンサは不要であるし、正負２つの電源を用意する必要もない。とはいえ、この場合においても、例えば、単極性の電源を用いることを前提とすると、グランド基準を必要とする負荷（例えばステレオヘッドホンやステレオイヤホン等）に対しては適用できないという問題点が生じることになる。
【０００７】
さらに、上述のようなＤ級増幅回路では、いわゆるパンピング現象の問題もある。ここでいうパンピング現象とは、広く捉えて、何らかの原因によって電源電圧の不安定さがもたらされる現象を指している。より具体的には、前記ローパスフィルタを構成するコイルの応答の遅れ（更に具体的には、例えば、前記ハーフブリッジを構成する２つのスイッチング素子の一方から他方への切替えに応じた電圧の変化に対する、電流の（向きの）変化の遅れ）等を原因として、電源電圧に不安定さがもたらされる。
また、これに関連して、より一般的にいって、上述したような原因以外の様々な原因によって電源電圧が変動しうることについて注意が必要である。この変動が増幅回路の出力それ自体に影響を与えれば、当然、出力それ自体に不安定さをもたらすからである。
【０００８】
本発明は、上述した課題の少なくとも一部を解決することの可能なＤ級増幅回路を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明に係るＤ級増幅回路は、上述した課題を解決するため、入力信号に応じてパルス幅が変調されたパルス信号を生成するＤ級増幅回路であって、一端が電源電位とされ、他端が第１ノードに電気的に接続された第１スイッチング素子と、一端が基準電位とされ、他端が前記第１ノードに電気的に接続された第２スイッチング素子と、一端が第２ノードに電気的に接続され、他端が前記基準電位とされた第３スイッチング素子と、前記第１及び第２ノードそれぞれに第１及び第２電極が電気的に接続された第１容量素子と、一端が前記第１ノードに電気的に接続され、他端が出力端である第４スイッチング素子と、一端が前記第２ノードに電気的に接続され、他端が前記出力端である第５スイッチング素子と、一端が前記出力端に電気的に接続され、他端が前記基準電位とされた負荷に、第１の時点ではその一端からその他端に電流が流れ、第２の時点ではその逆に電流が流れるように、前記第１乃至第５スイッチング素子の各々の導通及び非導通状態間の遷移を制御する制御手段と、前記第１容量素子の充電量を制御する充電量制御手段と、を備える。
【００１０】
本発明によれば、各種スイッチング素子の導通及び非導通状態が適当に制御されることによって、第１容量素子を、いわば電源として機能させ、負荷に対して、正負の両出力を行うことが可能である。このことから、本発明においては、従来の技術例として上に述べたような、直流電流対策用のコンデンサは不要である。しかも、本発明によれば、かかる効果は、正負２つの電源を用意することなく、享受され得るものとなっている（逆に言えば、本発明は、正負２つの電源を用意する必要がないという効果を奏するものともいえる。）。したがって、本発明に係るＤ級増幅回路は、負荷がグランド基準を必要とする場合であっても、好適に適用され得る。
加えて、本発明によれば特に、第１容量素子の充電量を制御する充電量制御手段が備えられているので、前述のように、負荷に対する電源として機能する第１容量素子の安定化を図ることができる。これによって、出力の不安定化がもたらされる可能性が極めて低減される。
なお、本発明において、「第１の時点」、「第２の時点」（特に「第１」「第２」）というのは、時間の前後を表現しているわけではなく、両者を相互に区別するための単なる名前であるに過ぎない。
【００１１】
本発明に係るＤ級増幅回路では、前記制御手段は、前記第１及び第３スイッチング素子を導通状態とし、その他のスイッチング素子を非導通状態とすることによって、前記第１容量素子の充電をし、前記充電量制御手段は、前記第１スイッチング素子を導通状態とする時間の長さを制御して、前記充電量を制御する、ように構成してもよい。
この態様によれば、第１容量素子の充電と、その充電量の制御が好適に行われる。本態様においては、好適には例えば、第１スイッチング素子を導通状態とする時間をより長くすれば、第１容量素子はより大きな充電量をもち、より短くすればより小さな充電量をもつ、などといったことが実現される。
【００１２】
本発明に係るＤ級増幅回路では、前記充電量制御手段は、前記第１ノードの電位に基づいて、前記第１容量素子の充電量が、所定上限電位を超えないように当該充電量を制御する、ように構成してもよい。
この態様によれば、上述した本発明に係る効果（第１容量素子ないし出力の安定化等）がより実効的に奏される。
すなわち、本態様では、まず、充電量の制御において、第１ノードの電位が参照されるようになっているので、その制御がより正確に行われ得る。ここで第１ノードの電位とは、第１容量素子の一方の電極（第１電極）の電位と等しい（少なくとも当該電位を反映している）から、その第１ノードの電位を知ることによって、当該第１容量素子の時々刻々変化していく充電量を推知することができる。次に、本態様では、そのような情報に基づいて、第１容量素子の充電量が、所定上限電位を超えないように制御される。つまり、本態様においては、好適には例えば、時々刻々変化していく充電量の変化を参照しながら、それが一定量に達した後に、第１容量素子の充電工程を終了するなどといった動作を、本発明に係るＤ級増幅回路に行わせることにより、第１容量素子の充電量を好適に制約することが可能となっているのである。
【００１３】
この態様では、前記充電量制御手段は、前記第１ノードの電位と前記所定上限電位との比較を行うコンパレータと、基準信号と前記コンパレータの出力信号との入力を受けるフリップフロップと、前記基準信号と前記フリップフロップの出力信号とに基づいて、前記第１スイッチング素子を導通状態とすべき時間の長さを規定する第１スイッチング素子制御信号を生成する信号生成手段と、を含むように構成してもよい。
この態様によれば、上述した、第１容量素子の現充電量の参照と、それに基づく充電量の制御をより好適に行うことができる。なお、本態様に係る、より詳細な具体例については、後述する実施形態において改めて説明される。
【００１４】
前記「第１ノードの電位」に基づく充電量制御を行う態様では、前記充電量制御手段は、前記第１ノードの電位に加え、前記第２ノードの電位にも基づいて、前記第１容量素子の充電量が、前記所定上限電位を超えないように当該充電量を制御する、ように構成してもよい。
この態様によれば、第１ノードの電位のみならず、第２ノードの電位にも基づいて、第１容量素子の充電量が制御される。ここで第２ノードの電位とは、第１容量素子の他方の電極（第２電極）の電位と等しい（少なくとも反映している）。したがって、本態様によれば、第１容量素子の時々刻々変化していく充電流の把握はより正確に行われることになるから、前述した本発明に係る効果が更に実効的に奏される。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係るＤ級増幅回路の構成を示すブロック図である。
【図２】図１の出力部（１０１）の構成を示す回路図である。
【図３】図２の出力部において、〔ｉ〕充電工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図４】図２の出力部において、〔ｉｉ〕負電源充電工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図５】図２の出力部において、〔ｉｉｉ〕正出力待機工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図６】図２の出力部において、〔ｉｖ〕正出力工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図７】図２の出力部において、〔ｖ〕負出力待機工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図８】図２の出力部において、〔ｖｉ〕負出力工程を実施する場合の各トランジスタの状態等を示す説明図である。
【図９】図３の充電工程における、図２に示す第１コンデンサ充電量制御部（２０）の動作の様子を説明するためのタイミングチャート（動作当初にＶｃ＜Ｖｂが成立している場合）である。
【図１０】図３の充電工程における、図２に示す第１コンデンサ充電量制御部（２０）の動作の様子を説明するためのタイミングチャート（動作当初からＶｃ≧Ｖｂが成立している場合）である。
【図１１】図３乃至図８の結果、出力されるパルスの様子を示す説明図である。
【図１２】図２に示すコンパレータ（２１）の応答遅延と第１コンデンサ（Ｃ１）の充電量との関係が、第１トランジスタ（Ｔｒ１）のＯＮ抵抗の相違によって変化する様子を説明するための説明図である。
【図１３】図２に相当する、従来例の出力部（２０２）の構成を示す回路図であって、電源電圧が不安定化する場合を説明するための図である。
【図１４】図２と同趣旨の図であって、本発明の他の実施形態に係るＤ級増幅回路に含まれる出力部の構成を示す回路図である。
【図１５】図２に示すＯＲ回路と第１・第２ＮＯＲ回路の入出力特性の好適な関係の一例を説明するための説明図である。
【発明を実施するための形態】
【００１６】
以下では、本発明に係る実施の形態について図１及び図２を参照しながら説明する。なお、ここに言及した図１及び図２に加え、以下で参照する各図面においては、各部の寸法の比率が実際のものとは適宜に異ならせてある場合がある。
【００１７】
Ｄ級増幅回路１００は、図１に示すように、出力部１０１、ゲートドライバ１０２、及びＰＷＭ（Pulse Width Modulation）信号生成部１０３を備える。
このうちＰＷＭ信号生成部１０３は、入力信号に応じたパルス幅をもつパルス信号を生成する。また、ゲートドライバ１０２は、前記パルス信号に応じて、後述する出力部１０１に含まれる各種のトランジスタの各々のゲートを所定の電位にするためのゲート制御信号を供給する。このゲートドライバ１０２には、必要に応じて、前記ゲート制御信号のレベルを上昇又は下降させるためのレベルシフタ（不図示）等々の各種の回路が含まれてよい。
前記のパルス信号、あるいはゲート制御信号の生成方法は種々あり、それに応じて、ＰＷＭ信号生成部１０３及びゲートドライバ１０２の具体的な構成のあり方は種々存在しうる。本発明は、基本的には、これらＰＷＭ信号生成部１０３及びゲートドライバ１０２の構成、あるいはそれらによる信号生成方法については特にこだわらない。
【００１８】
出力部１０１は、図２に示すように、各種のトランジスタ等の回路要素を含む。出力部１０１は、これらの各種回路要素からなる構成、及び、前述したゲート制御信号の入力態様に基づいて、負荷７０を駆動する。
なお、本実施形態においては、この負荷７０には、コンデンサＣＦ及びコイルＬＦからなるローパルフィルタが付設されている。
【００１９】
出力部１０１には、図２に示すように、第１〜第７トランジスタＴｒ１〜Ｔｒ７、第１及び第２コンデンサＣ１及びＣ２が含まれる。このうち第１〜第７トランジスタＴｒ１〜Ｔｒ７は、それぞれ、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）からなる。
第１トランジスタＴｒ１は、そのソースが電源電位ＶＤＤとされ、そのドレインが第１ノードＮ１に電気的に接続されている。この第１トランジスタＴｒ１はｐ型である。
また、第２トランジスタＴｒ２は、そのソースが基準電位ＧＮＤとされ、そのドレインが前記第１ノードＮ１に電気的に接続されている。さらに、第３トランジスタＴｒ３は、そのソースが第２ノードＮ２に電気的に接続され、そのドレインが前記基準電位ＧＮＤとされている。これら第２及び第３トランジスタＴｒ２及びＴｒ３はｎ型である。
なお、前述の電源電位ＶＤＤと基準電位ＧＮＤとの間には、ＶＤＤ＞ＧＮＤが成立する。
【００２０】
第４トランジスタＴｒ４は、そのソースが前記第１ノードＮ１に電気的に接続されている。また、第５トランジスタＴｒ５は、そのソースが前記第２ノードＮ２に電気的に接続されている。これら第４及び第５トランジスタＴｒ４及びＴｒ５のドレインは、出力部１０１の（負荷７０に対する）出力端子を構成しており、前記コイルＬＦの一端に電気的に接続されている。なお、これら第４及び第５トランジスタＴｒ４及びＴｒ５は、それぞれ、ｐ型及びｎ型である。
【００２１】
第１コンデンサＣ１は、前記第１及び第２ノードＮ１及びＮ２のそれぞれに、その第１及び第２電極が電気的に接続されている。この第１コンデンサＣ１は、後の動作説明からも明らかとなるとおり、本実施形態において、負荷７０のいわば電源として機能する。
【００２２】
以上に加えて、第６トランジスタＴｒ６は、そのドレインが前記第２ノードＮ２に電気的に接続されている。また、第２コンデンサＣ２は、その一方の電極が第６トランジスタＴｒ６のソースに電気的に接続され、その他方の電極が前記基準電位ＧＮＤとされている。この第２コンデンサＣ２は、本実施形態においては特に、前述のゲートドライバ１０２用の負電源ＶＳＳとして機能する（図１参照）。なお、この第６トランジスタＴｒ６は、ｎ型である。
【００２３】
さらに、第７トランジスタＴｒ７は、そのドレインが前述した出力端子に電気的に接続され、そのソースが前記基準電位ＧＮＤとされている。また、この第７トランジスタＴｒ７のバックゲートは、前記第２コンデンサＣ２の前記一方の電極に電気的に接続されている。これにより、第７トランジスタＴｒ７のバックゲートには、第２コンデンサＣ２の充電量に応じたバイアス電圧がかけられるようになっている。
なお、本実施形態にいう前記の第１〜第５トランジスタＴｒ１〜Ｔｒ５のそれぞれは、本発明にいう「第１スイッチング素子」乃至「第５スイッチング素子」の一具体例に該当し、第１コンデンサＣ１は「第１容量素子」の一具体例に該当する。
【００２４】
以上の第１〜第７トランジスタＴｒ１〜Ｔｒ７の導通及び非導通状態間の遷移は、前述のゲート制御信号に応じる。図１では、ゲートドライバ１０２から７つのゲート制御信号Ｇ１ｏｒｇ，Ｇ２〜Ｇ７が出力される様子が描かれている。これら７つのゲート制御信号Ｇ１ｏｒｇ，Ｇ２〜Ｇ７が、それぞれに対応する第１〜第７トランジスタＴｒ１〜Ｔｒ７のゲートに供給されることによって、当該第１〜第７トランジスタＴｒ１〜Ｔｒ７各々の導通及び非導通状態が個別的に制御されるようになっている。
【００２５】
ここで、本実施形態においては、これら各種ゲート制御信号のうち、第１トランジスタＴｒ１に対応するゲート制御信号Ｇ１ｏｒｇだけは、他のゲート制御信号Ｇ２〜Ｇ７との対比において特徴的である。すなわち、他のゲート制御信号Ｇ２〜Ｇ７は、いわば直接的に第２〜第７トランジスタＴｒ２〜Ｔｒ７の導通・非導通状態間の遷移を指令するために用いられるのに対して、ゲート制御信号Ｇ１ｏｒｇは、図２に示すように、第１コンデンサ充電量制御部２０（以下、単に「充電量制御部２０」という。）に入力し、いわば間接的に第１トランジスタＴｒ１の導通・非導通状態間の遷移を指令するために用いられる。なお、このようなゲート制御信号Ｇ１ｏｒｇは、本発明にいう「基準信号」の一具体例に該当する。
【００２６】
充電量制御部２０は、図２に示すように、コンパレータ２１、第１ＮＯＲ回路２２、第２ＮＯＲ回路２３、及びＯＲ回路２４からなる。コンパレータ２１は、一方の入力端に予め適当に定められた充電上限電位Ｖｂの入力を受ける。この上限電位Ｖｂは、後の説明からも明らかな通り、第１コンデンサＣ１に蓄えられる電荷量の上限を画する。また、コンパレータ２１の他方の入力端には、第１ノードＮ１の電位Ｖｃの入力を受ける。
【００２７】
第１ＮＯＲ回路２２は２入力端子をもち、その一方の入力端にはコンパレータ２１から出力された信号（その電位をＶｄとする。）の入力を受け、他方の入力端には第２ＮＯＲ回路２３から出力された信号（その電位をＶｆとする。）の入力を受ける。また、第２ＮＯＲ回路２３も２入力端子をもつが、その一方の入力端にはゲートドライバ１０２から出力された前記ゲート制御信号Ｇ１ｏｒｇ（その電位をＶａとする。）の入力を受け、他方の入力端には第１ＮＯＲ回路２２から出力された信号（その電位をＶｅとする。）の入力を受ける。結局、これら第１及び第２ＮＯＲ回路２２及び２３は、フリップフロップを構成する。
【００２８】
ＯＲ回路２４は２入力端子をもち、その一方の入力端には前記ゲート制御信号Ｇ１ｏｒｇの入力を受け、他方の入力端には第２ＮＯＲ回路２３から出力された信号（即ち、前記フリップフロップから出力された信号）の入力を受ける。そして、このＯＲ回路２４から出力された信号は、前記第１トランジスタＴｒ１のゲートに供給される。これによって、当該信号のハイレベル及びローレベル間の遷移に応じて、第１トランジスタＴｒ１は、導通及び非導通状態間を遷移する。なお、この信号の電位はＶｇとする。また、この信号は、本発明にいう「第１スイッチング素子制御信号」の一具体例に該当する。
【００２９】
なお、実際上は、図２に示すように、ＯＲ回路２４と第１トランジスタＴｒ１との間に、この第１トランジスタＴｒ１用のゲートドライバ２９が備えられてよい。ちなみに、このゲートドライバ２９は、図１に示すゲートドライバ１０２と一体的に構成されてよく、したがって、その場合には充電量制御部２０も当該構成と一体的に構成されてよい。この場合には、充電量制御部２０は、図２に示す出力部１０１内からは消えて、あたかも図１に示すゲートドライバ１０２の一部をなしているかのように図示されるべきものとなるが、そうであっても本発明の本質が何ら損なわれるわけではない。図１及び図２において、充電量制御部２０が、出力部１０１の一部をなしているように図示されているのは単なる一例である。
【００３０】
次に、以上に述べた本実施形態に係るＤ級増幅回路１００の作用ないし動作及び効果について、既に参照した図１及び図２に加えて、図３乃至図１１を参照しながら説明する。なお、本実施形態においては、図１に示したＤ級増幅回路１００のうち、特に出力部１０１の動作について特徴があるので、この点に関して重点的に説明する。
【００３１】
まず、本実施形態に係るＤ級増幅回路１００では、ＰＷＭ信号生成部１０３が、入力信号に応じたパルス幅をもつパルス信号を生成し、ゲートドライバ１０２は、このパルス信号に応じて、ゲート制御信号を生成する。既述のように、本発明は、これら各種信号の具体的な生成方法等に関しては特にこだわらないが、本実施形態に係るゲート制御信号Ｇ１ｏｒｇ，Ｇ２〜Ｇ７の生成順序等については、以下に追々述べられるような限定が加えられると好ましい。
【００３２】
以下、このゲート制御信号Ｇ１ｏｒｇ，Ｇ２〜Ｇ７の生成順序等（即ち、第１〜第７トランジスタＴｒ１〜Ｔｒ７の導通・非導通状態間遷移の順序等）について説明するが、その前提として、本実施形態に係るＤ級増幅回路１００が、負荷７０をどのように駆動するのかについての大まかな説明を与えておく。
すなわち、第１に、本実施形態では、負荷７０に正方向及び負方向の２種の電流が流されるように、当該負荷７０が駆動される。第２に、本実施形態では、そのような駆動を実現するため、以下に述べる〔ｉ〕充電工程から〔ｖｉ〕負出力工程までの各工程を適宜の順番で行う。ここで簡単に一例を述べておけば、〔ｉ〕充電→〔ｉｉ〕負電源充電→〔ｉｉｉ〕正出力待機→〔ｉｖ〕正出力→〔ｉｉｉ〕正出力待機（ここまで「正出力関連」）、〔ｉ〕充電→〔ｉｉ〕負電源充電→〔ｖ〕負出力待機→〔ｖｉ〕負出力→〔ｖ〕負出力待機（ここまで「負出力関連」）→〔ｉ〕充電→……（以下、繰り返し）、などというようである。
以上のような前提の下、以下では、これら〔ｉ〕から〔ｖｉ〕までの各工程について説明する。
【００３３】
〔ｉ〕充電工程（図３参照）；
ゲートドライバ１０２は、第１、第３及び第７トランジスタＴｒ１、Ｔｒ３及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ３及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ２，Ｔｒ４〜Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ２、Ｇ４〜Ｇ６を生成する。
これにより、出力部１０１では、図３に示すように、第１コンデンサＣ１の図中上側の電極が、第１トランジスタＴｒ１を介して電源電位ＶＤＤに設定され、図中下側の電極が、第３トランジスタＴｒ３を介して基準電位ＧＮＤに設定される。したがって、第１コンデンサＣ１周りでは、図示する矢印の方向に電流が流れ、当該第１コンデンサＣ１の電極間には電荷が蓄積され、図中上側がプラス側、下側がマイナス側となる。
以上のようにして、電源電位ＶＤＤ及び基準電位ＧＮＤ間の差に応じた第１コンデンサＣ１の充電が行われる。なお、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる。
【００３４】
このような第１コンデンサＣ１の充電においては、図２に示した充電制御部２０が作用する。
まず、前記ゲート制御信号Ｇ１ｏｒｇは、図９に示すように、時点αにおいて、第１トランジスタＴｒ１を導通状態とするように、ローレベルに遷移する（Ｖａ＝０）。もっとも、既に述べたように、このローレベルへの遷移が即座に、第１トランジスタＴｒ１をＯＮ状態（導通状態）とすることに帰結しない。このローレベルのゲート制御信号Ｇ１ｏｒｇは、ＯＲ回路２４及び第２ＮＯＲ回路２３に入力する（なお、以下では、簡単のため、ローレベルを“０”、ハイレベルを“１”と表現し、これを用いて例えばＶａ＝０などと表現することがある。）。
他方、コンパレータ２１は、第１ノードＮ１の電位Ｖｃと、充電上限電位Ｖｂとの比較結果に応じて、ハイレベル又はローレベルの信号を出力する。図９の場合は、当初、Ｖｃ＜Ｖｂが成立することを前提としているから、コンパレータ２１は、ローレベルの信号を出力する（Ｖｄ＝０）。その結果、第１及び第２ＮＯＲ回路２２及び２３からなるフリップフロップは、双方ともローレベルの信号の入力を受けることになり、以前の状態をそのまま保持する。つまり、このフリップフロップの出力信号の電位Ｖｆは、従前の状態であるローレベルを維持する（Ｖｆ＝０。なお、分析的にいえば、第１ＮＯＲ回路２２の出力はハイレベル（Ｖｅ＝１）であるから（図９・図２参照）、第２ＮＯＲ回路２３の出力はローレベルになる（即ち、Ｖｆ＝０）ということである。）。
以上により、ＯＲ回路２４は、双方ともローレベルの信号（Ｖａ＝Ｖｆ＝０）の入力を受けるから、ローレベルの信号を出力する（Ｖｇ＝０）。そして、その結果、第１トランジスタＴｒ１は、ＯＮ状態となる。
【００３５】
以上を要するに、Ｖｃ＜Ｖｂが成立している間は、ローレベルであるゲート制御信号Ｇ１ｏｒｇがいわばそのまま反映されたＶｇ＝０の信号が生成されることになるので、第１トランジスタＴｒ１のＯＮ状態はその間継続し、上に述べたような第１コンデンサＣ１の充電工程が行われるということになる。
【００３６】
このような第１コンデンサＣ１の充電が進むと電位Ｖｃは上昇することになるから、やがてＶｃ＜Ｖｂは成立しなくなる。つまり、Ｖｃ≧Ｖｂが成立するようになる（図９の時点β参照）。
このようになると、コンパレータ２１は、ハイレベルの信号を出力する（Ｖｄ＝１）。その結果、第１及び第２ＮＯＲ回路２２及び２３からなるフリップフロップは、セット信号として、ハイレベルの信号の入力を受けることになるから、その出力信号の電位Ｖｆは、ハイレベルに遷移する（Ｖｆ＝１。なお、分析的にいえば、第１ＮＯＲ回路２２の出力はローレベル（Ｖｅ＝０）に遷移するから（図９・図２参照）、第２ＮＯＲ回路２３の出力はハイレベルに遷移する（即ち、Ｖｆ＝１）ということである。）。
以上により、ＯＲ回路２４は、一方でなおローレベルの信号（Ｖａ＝０）の入力を受けるものの、他方でハイレベルの信号（Ｖｆ＝１）の入力を受けることになるから、ハイレベルの信号を出力する（Ｖｇ＝１）。その結果、第１トランジスタＴｒ１は、ＯＦＦ状態（非導通状態）となる。
【００３７】
このようにして、本実施形態においては、充電量制御部２０の作用によって、第１トランジスタＴｒ１がＯＮ状態を継続する時間の長さが制御されることを通じて、第１コンデンサＣ１の充電量が適当なもの（本実施形態において、それは、充電上限電位Ｖｂによって画される。）とされる。
なお、ゲート制御信号Ｇ１ｏｒｇは、後にハイレベルへと遷移するが（図９の時点γ参照）、このことは、第１トランジスタＴｒ１の導通・非導通状態間の遷移に影響を与えない。ちなみに、このゲート制御信号Ｇ１ｏｒｇの挙動、特にローレベルとなる時間の長さは、第１コンデンサＣ１の充電工程として許与可能な最大時間を画定するものといえる。
【００３８】
なお、以上のことに関連して、図９は、充電工程の当初において、Ｖｃ＜Ｖｂが成立している場合を表現しているが、その当初から、Ｖｃ＞Ｖｂが成立している場合でも、大勢に変化はない。このことは、図１０によって表現されている。すなわち、図１０では、充電工程の当初からＶｃ＞Ｖｂが成立することを前提としているが、この場合、ゲート制御信号Ｇ１ｏｒｇがハイレベルからローレベルへと遷移するとき、電位Ｖｇが瞬間的にローレベルに遷移する（即ち、第１トランジスタＴｒ１がＯＮ状態となる）ことはあっても（図１０中、破線楕円参照）、その時間は極めて短時間であるから、第１コンデンサＣ１の充電が更に進むということはない。結局、この場合、第１コンデンサＣ１の充電量は、従前と変わらない値を維持する。
【００３９】
〔ｉｉ〕負電源充電工程（図４参照）；
ゲートドライバ１０２は、第２、第６及び第７トランジスタＴｒ２、Ｔｒ６及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ２、Ｇ６及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３〜Ｔｒ５）が非導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ３〜Ｇ５を生成する。
これにより、出力部１０１では、図４に示すように、第２コンデンサＣ２の図中上側の電極が、第６トランジスタＴｒ６を介して、第１コンデンサＣ１の図中下側の電極に導通状態となる。また、第１コンデンサＣ１の図中上側の電極は、第２トランジスタＴｒ２の導通により、基準電位ＧＮＤに設定される。
以上のようにして、第２コンデンサＣ２は、第１コンデンサＣ１の充電量に応じて、充電されることになる。なお、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００４０】
〔ｉｉｉ〕正出力待機工程（図５参照）；
ゲートドライバ１０２は、第３及び第７トランジスタＴｒ３及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ３及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ４〜Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ２、Ｇ４〜Ｇ６を生成する。
この〔ｉｉｉ〕正出力待機工程が、〔ｉ〕充電工程の後に実施されるときには、第１、第２及び第４トランジスタＴｒ１、Ｔｒ２及びＴｒ４が非導通状態とされることから、第１コンデンサＣ１の電極間に蓄積されている電荷は保持されることになる。他方、この〔ｉｉｉ〕正出力待機工程が、後述する〔ｉｖ〕正出力工程の後に実施されるときには、第１コンデンサＣ１の図中下側の電極を基準電位ＧＮＤに設定した上で、次なる〔ｉ〕充電工程の実施に備える意義がある。
なお、いずれの場合においても、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００４１】
〔ｉｖ〕正出力工程（図６参照）；
ゲートドライバ１０２は、第３及び第４トランジスタＴｒ３及びＴｒ４が導通状態となるような、ゲート制御信号Ｇ３及びＧ４を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ５〜Ｔｒ７）が非導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ２、Ｇ５〜Ｇ７を生成する。
これにより、出力部１０１では、第１コンデンサＣ１の図中上側の電極と負荷７０の一端とが導通状態となるとともに、第１コンデンサＣ１の図中下側の電極が基準電位ＧＮＤと導通状態となり、図６に示すように、負荷７０には図中上側から下側に向かった電流が流れる。
以上のようにして、負荷７０は、第１コンデンサＣ１が蓄えた電荷を原因として生起する電流によって駆動される。この意味において、本実施形態では、第１コンデンサＣ１が、負荷７０の電源として機能する。
【００４２】
〔ｖ〕負出力待機工程（図７参照）；
ゲートドライバ１０２は、第２及び第７トランジスタＴｒ２及びＴｒ７が導通状態となるような、ゲート制御信号Ｇ２及びＧ７を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３〜Ｔｒ６）が非導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ３〜Ｇ６を生成する。
この〔ｖ〕負出力待機工程が、〔ｉ〕充電工程の後に実施されるときには、第３、第５及び第６トランジスタＴｒ３、Ｔｒ５及びＴｒ６が非導通状態とされることから、第１コンデンサＣ１の電極間に蓄積されている電荷は保持されることになる。他方、この〔ｖ〕負出力待機工程が、後述する〔ｖｉ〕負出力工程の後に実施されるときには、第１コンデンサＣ１の図中上側の電極を基準電位ＧＮＤに設定した上で、次なる〔ｉ〕充電工程の実施に備える意義がある。
なお、いずれの場合においても、負荷７０の両端は、第７トランジスタＴｒ７が導通状態にあることにより、基準電位ＧＮＤに設定されており、いわば固定された状態に置かれる（この点は、〔ｉ〕充電工程と変わりない。）。
【００４３】
〔ｖｉ〕負出力工程（図８参照）；
ゲートドライバ１０２は、第２及び第５トランジスタＴｒ２及びＴｒ５が導通状態となるような、ゲート制御信号Ｇ２及びＧ５を生成する。また、これと同時に、その他の各トランジスタ（Ｔｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ６，Ｔｒ７）が非導通状態となるような、ゲート制御信号Ｇ１ｏｒｇ、Ｇ３、Ｇ４、Ｇ６、Ｇ７を生成する。
これにより、出力部１０１では、第１コンデンサＣ１の図中下側の電極と負荷７０の一端とが導通状態となるとともに、第１コンデンサＣ１の図中上側の電極が基準電位ＧＮＤと導通状態となり、図８に示すように、負荷７０には図中下側から上側に向かった電流が流れる。
以上のようにして、負荷７０は、第１コンデンサＣ１が蓄えた電荷を原因として生起する電流によって駆動される。前述の〔ｖｉ〕正出力工程の場合も含め、この意味においても、本実施形態の第１コンデンサＣ１は、負荷７０の電源として機能する。
なお、この場合に重要なのは、前記の〔ｉｖ〕正出力工程と〔ｖｉ〕負出力工程との間で、負荷７０に流れる電流の向きが逆になることである。
【００４４】
以上の各工程は既に述べたように、正出力関連及び負出力関連の別に応じて、適宜の順番に従って実施される。図番号を用いて改めていえば、
正出力関連；図３→図４→図５→図６→図５→（図３）
負出力関連；図３→図４→図７→図８→図７→（図３）
などというようである。これにより、図１１に示すように、待機期間を伴う正出力又は負出力が行われることになる。ちなみに、本実施形態において、ゼロ出力を行う場合は待機時間とすることで、出力部１０１の出力自体を０とする（図１１参照）。
ここに述べた「正出力関連」及び「負出力関連」それぞれを１まとまりのプロセスと捉えるならば、そのうちの〔ｉ〕充電工程（図３）と〔ｉｉ〕負電源充電工程（図４）とは、広い意味で準備工程といえるから、その他の工程に比べて相対的に短い時間で行われることが想定される。具体的には例えば、〔ｉ〕〔ｉｉ〕の実施時間が前記プロセスの全期間中に占める割合が１／８、その他の工程の割合が７／８、等というようである。具体的数値でいえば、当該その他の工程が実施される実時間は、例えば２μｓなどすることが可能である。この場合、図９に示す出力期間、即ち第１コンデンサＣ１と負荷７０とが接続されている期間は最大で２μｓとなるが、第１コンデンサＣ１の容量値を１μＦ、負荷７０の抵抗を１６Ωと仮定すると、その場合でも電圧は１２％低下するだけである。つまり、第１コンデンサＣ１として、比較的に小さい容量値をもつものを準備しても、その電荷がすべて抜けてしまうということはないのである。
ちなみに、前記した意味でいう、２μｓ、並びに、１／８と７／８の割合がともに妥当するなら、本実施形態において特徴的な〔ｉ〕充電工程の実時間は、約０．２８５μｓ以下ということになる。
【００４５】
なお、以上に述べたような〔ｉ〕から〔ｖｉ〕までの各工程が繰り返し実施される場合において、各工程の間には適当な時間幅の緩衝期間が設けられていると好ましい。ここで緩衝期間とは、連続する任意の２つの工程それぞれにおいて導通状態となるトランジスタが、同時に導通状態となることを避けるための期間を意味している。例えば、〔ｉ〕充電工程と〔ｉｉ〕負電源充電工程とにおいては、第１トランジスタＴｒ１は、前者でＯＮ（導通）、後者でＯＦＦ（非導通）となる一方、第２トランジスタＴｒ２は前者でＯＦＦ（非導通）、後者でＯＮ（導通）となる。この場合、両工程の実施が時間的に重なり合うことで、第１及び第２トランジスタＴｒ１及びＴｒ２がともにＯＮとなると、両者を貫く貫通電流が発生することになるので、かかる事態は避けたい。そこで、このような場合においては、第１及び第２トランジスタＴｒ１及びＴｒ２がともにＯＦＦとなる状態を若干の期間でも設けておくのが望ましい。緩衝期間とは、そのようなことを実現するための時間である。
このような緩衝期間を設ける場合は、前記プロセスの全期間中に占める各工程の割合も、それに応じて定められるべきである。
【００４６】
以上に述べたような構成及び作用をもつＤ級増幅回路１００によれば、以下の効果が奏される。
（１）  まず、本実施形態のＤ級増幅回路１００によれば、充電量制御部２０の作用によって、第１コンデンサＣ１の充電量が、充電上限電位Ｖｂによって画されるようになっているので、ほぼ常に一定の電圧供給源として機能すること可能である。したがって、本実施形態によれば、負荷７０の出力に不安定さがもたらされるおそれが極めて低減されている。
しかも、本実施形態によれば、そのような充電量の制御が、第１ノードＮ１の電位Ｖｃ、即ち第１コンデンサＣ１の現充電量を参照しながら行われるようになっていることから、当該制御は極めて正確に行われ得るようになっている。また、当該制御は、比較的簡易な回路構成をもつ充電量制御部２０によって可能となっているので、特別なコストが要求されるなどといった不都合を被ることもなく、前記の効果は、より実効的に享受可能である。
【００４７】
なお、このような効果に関連して、第１トランジスタＴｒ１の特性、特にそのＯＮ抵抗については、以下のような配慮が施されていると好適である。
すなわち、まず、第１トランジスタＴｒ１のＯＮ抵抗が比較的小さければ、図１２に示すように、第１コンデンサＣ１の充電量は相対的に急激に増大するのに対して（図中曲線Ｓ ｌｏｗ参照）、その逆に大きければ、当該充電量は相対的に緩慢に増大する（図中曲線Ｓ ｈｉｇｈ参照）。他方、図２に示したコンパレータ２１の応答は一般に遅延することが考えられる（即ち、Ｖｂ≧Ｖｃが成立したからといって、直ちに、Ｖｄ＝１とはならない。図９参照）。これらの事情を考慮し、仮に、第１トランジスタＴｒ１のＯＮ抵抗が比較的小さい場合と大きい場合とで、コンパレータ２１の遅延時間が等しい場合を想定すると、図１２に示すように、一定の遅延時間ΔＴの間に、オーバーシュート量が、前者ではΔＶ１、後者ではΔＶ２（＜ΔＶ１）となる。つまり、前者の方が、第１コンデンサＣ１における過充電が生じ易い。
このようなことから、まず、第１トランジスタＴｒ１のＯＮ抵抗は小さくなりすぎないことが好ましい。
また、その実際値を定めるにあたっては、前述したコンパレータ２１の遅延時間（あるいは、充電量制御部２０全体の反応時間）を考慮した上で、第１コンデンサＣ１の充電量に係る許容誤差を予め定め、前述のような遅延があったとしても、当該充電量が一定の範囲内に収まること、を目標に定めると好適である。
以上のような配慮が払われれば、前述した本実施形態に係る効果が、より実効的になることは言うまでもない。
【００４８】
（２）  また、これに関連して、本実施形態のＤ級増幅回路１００によれば、前記〔発明が解決しようとする課題〕の欄に述べたようなパンピング現象について心配をする必要もない。
まず、図１３を参照しながら、より一般的な観点からパンピング現象について説明する。この図１３は、図２に示した本実施形態に係る出力部１０１に相当する、従来例の構成をもつ出力部２０２の構成を示している。この図１３において、トランジスタには寄生ダイオードＤＰが存在する。これにより、トランジスタがＯＦＦ（非導通）となったときにコイルＬＦに電流が流れていると、図１３中の破線矢印で示すような電流が流れ、これに応じた電位差ｖｆが発生する。この電流の流れる方向は、図１３に示す２つのトランジスタのいずれについても、電源を充電してしまう方向であるから、電源電圧の不安定化をもたらすおそれがある。
【００４９】
本実施形態のＤ級増幅回路１００、特に出力部１０１では、負荷７０の電源として機能するのは第１コンデンサＣ１であるから、それへの電流の影響を考えることになるが、このような観点からみて、本実施形態では、前述のようなパンピング現象についての懸念は殆どない。
というのも、第１に、第７トランジスタＴｒ７がＯＮ（導通）とされていることを前提とすると、負荷７０をはじめ、ローパスフィルタを構成するコンデンサＣＦ及びコイルＬＦはいわば固定された状態に置かれ、コイルＬＦに流れる電流は基準電位ＧＮＤに向かって又はそこを起点として流れるので、パンピング現象は発生しない（図３、図４、図５及び図７参照）。
第２に、第７トランジスタＴｒ７がＯＦＦ（非導通）とされていることを前提とし（図５及び図７参照）、かつ、コイルＬＦに流れている電流の方向が、出力状態における場合の電流の方向と一致する場合を想定すると、例えば図５の第５トランジスタＴｒ５、あるいは図７の第４トランジスタＴｒ４に関して前述した電位差ｖｆが発生する可能性があるが、この場合も、電流は基準電位ＧＮＤに向かって又はそこを起点として流れるので、パンピング現象は発生しない。
第３に、第７トランジスタＴｒ７がＯＦＦ（非導通）とされていることを前提とし（図６及び図８参照）、かつ、コイルＬＦに流れている電流の方向が、出力状態における場合の電流の方向と逆である場合を想定すると、例えば図６の第４トランジスタＴｒ４、あるいは図８の第５トランジスタＴｒ５に関して前述した電位差ｖｆが発生する可能性があり、この場合は、第１コンデンサＣ１の充電が行われる可能性が生じる。しかしながら、この第３の場合は、前記の第１及び第２の場合に比べて、その発生頻度は極めて低いと考えられること、また、一般的に負荷電流は小さいと考えられること、さらに、かかる状態が継続する時間は極めて短時間であると考えられること、等から、出力に影響を与える可能性は極めて小さい。
以上のように、本実施形態では、第３の場合を除いてパンピング現象の懸念はなく、しかも、第３の場合の影響も無視しうるほど小さいと考えられることから、結局、本実施形態に係る出力部１０１においては、パンピング現象について心配する必要が殆どないのである。
【００５０】
以上、本発明に係る実施の形態について説明したが、本発明に係るＤ級増幅回路は、上述した形態に限定されることはなく、各種の変形が可能である。
（１）  上記実施形態においては、図２に示したように、出力部１０１が、第６トランジスタＴｒ６及び第２コンデンサＣ２を備え、かつ、これを用いた〔ｉｉ〕負電源充電工程が行われるようになっているが、本発明は、かかる構成及び工程を必須のものとはしない。
同様に、上記実施形態では、出力部１０１が、第７トランジスタＴｒ７を備え、かつ、これを用いた〔ｉｉｉ〕正出力待機工程、〔ｖ〕負出力待機工程が行われるようになっているが、本発明は、かかる構成及び工程をも必須のものとはしない。
要するに、本発明は、これらの要素及び工程が省略され、あるいは、その上で更に別の要素及び工程が加えられた構成及び工程を具備する態様であっても、その範囲内に収める。
本発明が要求する必要最小限の構成は、仮に図２に即して言うならば、以上に記載した要素を除く、第１〜第５トランジスタＴｒ１〜Ｔｒ５、第１コンデンサＣ１だけである。これによっても、上記実施形態によって奏された作用効果は、本質的部分に変更なく享受可能であることは明白である。
【００５１】
（２）  上記実施形態では、充電量制御部２０が、第１ノードＮ１の電位Ｖｃのみを参照して、第１トランジスタＴｒ１が導通状態となる時間を規定するようになっているが、本発明は、かかる形態に限定されない。
例えば、図１４に示すように、充電量制御部２０Ａは、第１ノードＮ１のみならず、第２ノードＮ２の電位をも参照して、第１トランジスタＴｒ１の導通・非導通状態間の遷移を制御してもよい。なお、図１４では、図３（充電工程）に示す構成のうち、以下の説明上有用な部分を同図から一部抜粋するような図示がなされているが、その他の負荷７０等の構成を含む全体構成は、図３と何ら変更がない。
この充電量制御部２０Ａは、上記実施形態の充電量制御部２０の構成のほか、差動増幅回路３０を備えている。この差動増幅回路３０は、オペアンプ３１と、第１〜第４抵抗素子３２〜３５とを含む。第１抵抗素子３２は、オペアンプ３１の出力端と反転入力端に接続され、負帰還をかける。第２抵抗素子３３はオペアンプ３１の反転入力端に接続される。他方、第３抵抗素子３４は、オペアンプ３１の非反転入力端に接続され、第４抵抗素子３５は、非反転入力端と基準電位ＧＮＤとの間に接続される。
そして、この差動増幅回路３０は、前述した第１ノードＮ１及び第２ノードＮ２の両電位間の差、即ち第１コンデンサＣ１を構成する両電極間の電位差を基準電位ＧＮＤからの電位に変換する。
【００５２】
このような形態によっても、上記実施形態によって奏された作用効果と本質的に異ならない作用効果が奏されることは明白である。
しかも、この形態によれば、第１コンデンサＣ１の時々刻々変化していく充電量がより正確に把握されることになるから、第１トランジスタＴｒ１の制御、ひいては第１コンデンサＣ１の最終的な充電量の制御がよりよく行われる。特に、上記実施形態（図３）では、〔ｉ〕充電工程において、第３トランジスタＴｒ３を導通状態にする必要があることから、その分の電圧低下分が見込まれるため、場合によっては、第１コンデンサＣ１に所望の充電を行うことにつき誤差が生じうるが、図１４の形態では、（上記実施形態と同様、第３トランジスタＴｒ３はやはり導通状態となるものの）そのような懸念は殆どない。
【００５３】
（３）  上記実施形態では、充電量制御部２０を構成する第１及び第２ＮＯＲ回路２２及び２３の入出力特性と、ＯＲ回路２４の入出力特性との間に、特に特別な関係を設定することはしていないが、この点については以下のような配慮がなされると好ましい。
すなわち、これら両入出力特性の遷移帯（ハイレベルからローレベル、又はその逆の遷移にかかる遷移時間）が相互に重なってしまっていると、当該充電量制御部２０の動作を不安定にするおそれがある。これは、アナログ的な負帰還ループが形成されてしまうからである。ここでいうループとは、
第１ノードＮ１の電位上昇→コンパレータ２１の出力電位Ｖｄの上昇→第１ＮＯＲ回路２２の出力電位Ｖｅの下降→第２ＮＯＲ回路２３の出力電位Ｖｆの上昇→ＯＲ回路２４の出力電位Ｖｇの上昇→第１トランジスタＴｒ１が非導通→第１ノードＮ１の電位下降→コンパレータ２１の出力電位Ｖｄの下降→第１ＮＯＲ回路２２の出力電位Ｖｅの上昇→第２ＮＯＲ回路２３の出力電位Ｖｆの下降→ＯＲ回路２４の出力電位Ｖｇの下降→第１トランジスタＴｒ１が導通→（第１ノードＮ１の電位上昇）、というものである。これにより、場合によっては、その第１トランジスタＴｒ１が頻繁に導通・非導通状態間を遷移することに応じた、当該充電量制御部２０に関する振動現象を生じさせるおそれがある。
したがって、これを回避するため、例えば図１５に示すように、ＯＲ回路２４と第１ＮＯＲ回路２２との入出力特性の遷移帯は相互に重ならないように設定しておくのが好ましい。この図１５では、第１ＮＯＲ回路２２の遷移帯はＸ、ＯＲ回路２４の遷移帯はＹとされ、これら両者間にはＺの余裕があることが示されている。なお、図１５において、第１ＮＯＲ回路２２が例にとられているのは、一方がハイレベルにあれば他方がローレベルにあるという関係があることから（図９参照）、ここでいう“遷移帯が重ならない”という現象を説明しやすいからに過ぎない。図１５中表現されている遷移帯は、第２ＮＯＲ回路２３の、あるいは、第１及び第２ＮＯＲ回路２２及び２３からなるフリップフロップ全体の出力と同視可能である。
このような配慮を払っておけば、上述したような不具合を被る可能性は極めて低減される。
【符号の説明】
【００５４】
１００……Ｄ級増幅回路、１０１……出力部、１０２……ゲートドライバ、１０３……ＰＷＭ信号生成部、７０……負荷、ＣＦ……コンデンサ、ＬＦ……コイル、Ｇ１ｏｒｇ，Ｇ２〜Ｇ７……ゲート制御信号、Ｔｒ１〜Ｔｒ７……第１〜第７トランジスタ、Ｃ１，Ｃ２……第１・第２コンデンサ、Ｎ１……第１ノード、Ｎ２……第２ノード、２０，２０Ａ……第１コンデンサ充電量制御部、２１……コンパレータ、２２……第１ＮＯＲ回路、２３……第２ＮＯＲ回路、２４……ＯＲ回路、３０……差動増幅回路、３１……オペアンプ、３２〜３５……第１〜第４抵抗素子、
【図１】
2010213113.tif 000003
【図２】
2010213113.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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