(57)【要約】【課題】増幅回路において電流制限値の精度を向上させる。【解決手段】ソースが第１の電源にゲートが入力端子にドレインが出力端子に接続された第１の第１導電型トランジスタと、ソースが第２の電源にドレインが出力端子に接続された第２導電型トランジスタと、第１の第１導電型出力トランジスタとソースとゲートが共通接続された第２の第１導電型トランジスタと、一端が前記第２の第１導電型トランジスタのドレインに接続された抵抗と、電流入力端子が抵抗の一端に電圧出力端子が第２導電型トランジスタのゲートに接続され電流入力端子の入力電流に基づいて第２導電型トランジスタのゲート電圧を制御する出力制御回路と、を備える。電流入力端子と第２の第１導電型トランジスタとの間に接続した抵抗により電流制限値の精度を向上させる。【選択図】図３
2010258622.tif 000002
【特許請求の範囲】
【請求項１】
ソースが第１の電源に、ゲートが入力端子に、ドレインが出力端子に接続された第１の第１導電型トランジスタと、
ソースが第２の電源に、ドレインが前記出力端子に接続された第２導電型トランジスタと、
ソースが前記第１の電源に、ゲートが前記入力端子に接続された第２の第１導電型トランジスタと、
一端が前記第２の第１導電型トランジスタのドレインに接続された抵抗と、
電流入力端子が前記抵抗の他端に、電圧出力端子が前記第２導電型トランジスタのゲートに接続され、前記電流入力端子の入力電流に基づいて、前記第２導電型トランジスタのゲート電圧を制御する出力制御回路と、
を備えることを特徴とする増幅回路。
【請求項２】
前記出力制御回路は、前記電流入力端子に接続されたカレントミラー回路を含んでいることを特徴とする請求項１記載の増幅回路。
【請求項３】
前記出力制御回路は、前記入力電流が多いときに前記第２導電型トランジスタのゲートソース間の電圧の絶対値が減少し、前記入力電流が少ないときに前記ゲートソース間の電圧の絶対値が増加するように制御することを特徴とする請求項１又は２記載の増幅回路。
【請求項４】
前記第２導電型トランジスタを第１の第２導電型トランジスタとしたとき、
前記出力制御回路は、前記電流入力端子にゲートとドレインが接続され、前記第２の電源にソースが接続された第２の第２導電型トランジスタを含むことを特徴とする請求項１乃至３いずれか１項記載の増幅回路。
【請求項５】
ソースが第１の電源に、ゲートが入力端子に接続された第１導電型トランジスタと、
一端が前記第１導電型トランジスタのドレインに接続された抵抗と、
ソースが第２の電源に、ドレインとゲートが前記抵抗の他端に接続された第２導電型トランジスタと、
を備えることを特徴とする増幅回路。
【請求項６】
前記第１導電型トランジスタのドレインと前記抵抗の一端が増幅回路の出力端子に接続されることを特徴とする請求項５記載の増幅回路。
【請求項７】
前記第１導電型トランジスタ、第２導電型トランジスタがいずれもＭＯＳトランジスタであることを特徴とする請求項１乃至６いずれか１項記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関する。特に、第１導電型のトランジスタと第２導電型のトランジスタを含む相補型のトランジスタを用い入力信号を増幅して出力する増幅回路に関する。
【背景技術】
【０００２】
アナログ入力信号を増幅して出力する増幅回路は出力電圧や出力電流に直結する回路以外の回路も動作させる必要があるが、その消費電流は少ない事が望ましい。入力信号や出力信号の電圧や電流の範囲も広い方が望ましい。さらに、ＬＳＩ上で構成された増幅回路はそれを構成する素子の種類が少ない方が望ましい。
【０００３】
図１は、特許文献１に記載されている従来の増幅回路のブロック図である。図１においてＭ２、Ｍ５はＮチャネルＭＯＳトランジスタ（ＦＥＴ）を、Ｍ１、Ｍ４はＰチャネルＭＯＳトランジスタ（ＦＥＴ）を、Ｍ３はＮチャネルディプレッション（ノーマリーオン）型ＭＯＳトランジスタ（ＦＥＴ）をそれぞれ表している。Ｍ３以外のＭＯＳトランジスタは全てエンハンスメント（ノーマリーオフ）型ＭＯＳトランジスタである。ｉｎは信号入力端子を、ｏｕｔは信号出力端子を、ＶＤＤとＶＳＳは電源をそれぞれ表している。ＡＢ級出力コントロール回路１５０は回路をブロック化して表している。図２は、特許文献１の図３に記載されているＡＢ級出力コントロール回路１５０の内部回路まで示した詳細回路図である。
【０００４】
図１の回路は、出力駆動用ＰチャネルＭＯＳトランジスタＭ４のゲートがＶＳＳ付近まで振れるようにし、かつ出力駆動用ＮチャネルＭＯＳトランジスタＭ５のゲートがＶＤＤ付近まで振れるようにＡＢ級出力コントロール回路１５０を設けている。入力端子ｉｎに与えられた入力信号電圧は、ＰチャネルＭＯＳトランジスタＭ４とＮチャネルＭＯＳトランジスタＭ５の両方によって増幅されるＡＢ級動作を行い、しかも、流れ出し電流も流れ込み電流も大きな値がとれると特許文献１には記載されている。
【０００５】
また、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ３は、入力端子ｉｎの電圧が低いときに、電源ＶＤＤからＰチャネルＭＯＳトランジスタＭ１とＮチャネルＭＯＳトランジスタＭ２を介して電源ＶＳＳに流れる貫通電流を制限するために設けられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２６１５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明により与えられる。上述したようにＮチャネルディプレッション型ＭＯＳトランジスタＭ３は、ＰチャネルＭＯＳトランジスタＭ１の電流制限用に設けられている。それと同時に、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ３によって、ＡＢ級出力コントロール回路１５０の初段のカレントミラー回路に流れる電流を決めている（図２のＮチャネルディプレッション型ＭＯＳトランジスタ１１０及びＮチャネルＭＯＳトランジスタ１０４と１０３で構成されるカレントミラー回路参照）。ＡＢ級出力コントロール回路１５０は、この電流値に応じてＮチャネルＭＯＳトランジスタＭ５のゲート電圧を制御している。しかし、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ３に流れる電流値は、ソースドレイン間にトランジスタの特性で決まる電位差が生じると飽和するが飽和する電圧やそのときの電流値はディプレッション型トランジスタの閾値等により大きく影響される。一般的にＭＯＳＦＥＴのドレイン電流は製造誤差、温度、電源電圧等の条件に影響されるばらつき範囲が例えば−５０％〜＋１００％程度と大変大きい。ＡＢ級出力コントロール回路は、このＮチャネルディプレッション型ＭＯＳトランジスタＭ３に流れる電流により出力トランジスタＭ５に流れる電流を制御しているので、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ３に流れる電流のばらつきが大きいと電源電流制御精度等の増幅回路全体の性能が低下する。
【課題を解決するための手段】
【０００８】
本発明の１つの側面による増幅回路は、ソースが第１の電源にゲートが入力端子にドレインが出力端子に接続された第１の第１導電型トランジスタと、ソースが第２の電源にドレインが前記出力端子に接続された第２導電型トランジスタと、ソースが前記第１の電源にゲートが前記入力端子に接続された第２の第１導電型トランジスタと、一端が前記第２の第１導電型トランジスタのドレインに接続された抵抗と、電流入力端子が前記抵抗の他端に電圧出力端子が前記第２導電型トランジスタのゲートに接続され前記電流入力端子の入力電流に基づいて、前記第２導電型トランジスタのゲート電圧を制御する出力制御回路と、を備える。
【０００９】
本発明の他の側面による増幅回路は、ソースが第１の電源にゲートが入力端子に接続された第１導電型トランジスタと、一端が前記第１導電型トランジスタのドレインに接続された抵抗と、ソースが第２の電源にドレインとゲートが前記抵抗の他端に接続された第２導電型トランジスタと、を備える。
【発明の効果】
【００１０】
本発明によれば、抵抗により第１導電型トランジスタに流れる電流が決まるので、第１導電型トランジスタに流れる電流量を精度よく制御できる。
【図面の簡単な説明】
【００１１】
【図１】特許文献１に記載されている従来の増幅回路のブロック図である。
【図２】特許文献１に記載されている状来の増幅回路の詳細回路図である。
【図３】本発明の一実施例による増幅回路のブロック図である。
【図４】本発明の別な実施例による増幅回路のブロック図である。
【発明を実施するための形態】
【００１２】
本発明の概要について、必要に応じて図面を参照して説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１３】
本発明の一実施形態の増幅回路１は、例えば、図３に示すように、ソースが第１の電源ＶＤＤにゲートが入力端子ｉｎにドレインが出力端子ｏｕｔに接続された第１の第１導電型トランジスタＭ４と、ソースが第２の電源ＶＳＳにドレインが出力端子ｏｕｔに接続された第２導電型トランジスタＭ５と、ソースが第１の電源ＶＤＤにゲートが入力端子ｉｎに接続された第２の第１導電型トランジスタＭ１と、一端が第２の第１導電型トランジスタＭ１のドレインに接続された抵抗Ｒ１と、電流入力端子２１が抵抗Ｒ１の他端に、電圧出力端子２２が第２導電型トランジスタＭ５のゲートに接続され、電流入力端子２１の入力電流に基づいて第２導電型トランジスタＭ５のゲート電圧を制御する出力制御回路１１と、を備える。上記構成によれば、第２の第１導電型トランジスタＭ１、出力制御回路１１の電流入力端子２１に流れる電流は、抵抗Ｒ１によって決まる。抵抗は、ディプレッショントランジスタと異なり、電流値は端子間の電圧に比例し、通常の電圧範囲では飽和することはない。半導体装置において、抵抗は拡散抵抗やポリシリコンなどによって作りこむことが可能であるが、抵抗値のばらつき範囲は、例えば−２０％〜＋２０％程度に抑えることが可能である。したがって、第２の第１導電型トランジスタＭ１を流れる電流を精度よく抑制し、その抑制した電流の電流値によって、第２導電型トランジスタＭ５のゲート電圧を制御することができ、増幅回路全体の性能を向上させることができる。
【００１４】
また、一実施形態の増幅回路１は、例えば、図２と図３に示すように、出力制御回路１１が、電流入力端子２１に接続されたカレントミラー回路（ＡＢ級コントロール回路１５０として図２の回路を用いれば、図３のＮチャネルＭＯＳトランジスタＭ２をカレントミラー回路の入力トランジスタとして、図２のＮチャネルＭＯＳトランジスタ１０３を出力トランジスタとするカレントミラー回路が構成される）を含んでいる。
【００１５】
また、一実施形態の増幅回路１は、例えば図３に示すように、出力制御回路１１が、入力電流Ｉ１が多いときに第２導電型トランジスタＭ５のゲート・ソース間の電圧の絶対値が減少し、入力電流Ｉ１が少ないときに（Ｍ５の）ゲート・ソース間の電圧の絶対値が増加するように制御する。
【００１６】
また、一実施形態の増幅回路１は、例えば図３に示すように、第２導電型トランジスタＭ５を第１の第２導電型トランジスタＭ５としたとき、出力制御回路１１は、電流入力端子２１にゲートとドレインが接続され、第２の電源ＶＳＳにソースが接続された第２の第２導電型トランジスタＭ２を含む。
【００１７】
また、一実施形態の増幅回路１は、例えば図３、図４に示すように、ソースが第１の電源ＶＤＤにゲートが入力端子ｉｎに接続された第１導電型トランジスタＭ１と、一端が第１導電型トランジスタＭ１のドレインに接続された抵抗Ｒ１と、ソースが第２の電源ＶＳＳに、ドレインとゲートが抵抗Ｒ１の他端に接続された第２導電型トランジスタＭ２と、を備える。
【００１８】
さらに、一実施形態の増幅回路１は、図４に示すように、第１導電型トランジスタＭ１のドレインと抵抗Ｒ１の一端が増幅回路の出力端子に接続される。
【００１９】
また、一実施形態の増幅回路１は、図３、図４に示すように、第１導電型トランジスタ（Ｍ１、Ｍ４）、第２導電型トランジスタ（Ｍ２、Ｍ５）がいずれもＭＯＳトランジスタである。以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図３は、実施例１による増幅回路１のブロック図である。図３において、ＰチャネルＭＯＳトランジスタＭ４はソースが電源ＶＤＤに、ゲートが入力端子ｉｎに、ドレインが出力端子ｏｕｔに接続されている。また、ＰチャネルＭＯＳトランジスタＭ１はソースが電源ＶＤＤに、ゲートが入力端子ｉｎに、ドレインが抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、出力制御回路１１の電流入力端子２１に接続される。出力制御回路１１の電圧出力端子２２はＮチャネルＭＯＳトランジスタＭ５のゲートに接続される。出力制御回路１１は、電流入力端子２１に流れる電流に基づいて、ＮチャネルＭＯＳトランジスタＭ５のゲート電圧を制御する。ＮチャネルＭＯＳトランジスタＭ５のソースは電源ＶＳＳに接続され、ドレインは出力端子ｏｕｔに接続されている。
【００２１】
出力制御回路１１の内部には、ソースが電源ＶＳＳに、ゲートとドレインが入力端子２１とＡＢ級出力コントロール回路１５０の入力に接続されたＮチャネルＭＯＳトランジスタＭ２と、出力が電圧出力端子２２に接続されたＡＢ級出力コントロール回路１５０を備えている。なお、ＡＢ級出力コントロール回路１５０は、図２に示す従来例のＡＢ級出力コントロール回路１５０と同一の回路を用いることもできる。
【００２２】
次に、図３の増幅回路１の動作について説明する。入力端子ｉｎの電圧が十分に高くＶＤＤに近いときは、出力トランジスタであるＰチャネルＭＯＳトランジスタＭ４のソースドレイン間には電流が流れない。そのとき、ソースとゲートがＰチャネルＭＯＳトランジスタＭ４と共通に接続されているＰチャネルＭＯＳトランジスタＭ１のソースドレイン間にも電流は流れない。従って、抵抗Ｒ１を介して接続された出力制御回路１１の電流入力端子２１にも電流は流れ込まない。出力制御回路１１は、電流入力端子２１から流れ込む電流が少ないときには、電圧出力端子２２にハイレベルを出力しＮチャネルＭＯＳトランジスタＭ５を導通させ、出力端子ｏｕｔから電源ＶＳＳへ流れ込み電流を流す。
【００２３】
次に、入力端子ｉｎの電圧が少しＶＤＤから下降すると、出力トランジスタであるＰチャネルＭＯＳトランジスタＭ４が導通し、電源ＶＤＤからＰチャネルＭＯＳトランジスタＭ４を介して出力端子ｏｕｔへ流れ出し電流が流れる。すると、ＰチャネルＭＯＳトランジスタＭ４と同様にＰチャネルＭＯＳトランジスタＭ１も導通し、抵抗Ｒ１を介して出力制御回路１１の電流入力端子２１に電流が流れ込む。出力制御回路１１は、この電流入力端子２１から入力した電流量に応じて、ＮチャネルＭＯＳトランジスタＭ５のゲート電圧を低下させ、出力端子ｏｕｔからＮチャネルＭＯＳトランジスタＭ５を介して電源ＶＳＳへ流れる流れ込み電流は減少する。すなわち入力端子ｉｎから入力される電圧が低下するにつれてＰチャネルＭＯＳトランジスタＭ４を介して電源ＶＤＤから出力端子ｏｕｔに流れる流れ出し電流が増加し、出力端子ｏｕｔからＮチャネルＭＯＳトランジスタＭ５を介して電源ＶＳＳに流れる流れ込み電流は減少する。
【００２４】
さらに、入力端子ｉｎの電圧が低下すると、ＰチャネルＭＯＳトランジスタＭ４のオン抵抗は低下し、電源ＶＤＤからＰチャネルＭＯＳトランジスタＭ４を介して出力端子ｏｕｔに流れる流れ出し電流はさらに増加しようとする。それにつれてＰチャネルＭＯＳトランジスタＭ１のソースドレイン間に流れる電流も増加し、抵抗Ｒ１を介して出力制御回路１１の電流入力端子２１に流れこむ電流値も増加する。出力制御回路１１は、電流入力端子２１から流れ込む電流値がある一定の電流値を超えると、電圧出力端子からはＮチャネルＭＯＳトランジスタの閾値電圧以下からほとんど０Ｖ（ＶＳＳ）に近い電圧を出力する。するとＮチャネルＭＯＳトランジスタＭ５はオフし、出力端子ｏｕｔからＮチャネルＭＯＳトランジスタＭ５のソースドレイン間を介して電源ＶＳＳに流れていた流れ込み電流は流れなくなる。
【００２５】
それよりさらに、入力端子ｉｎの電圧が低下すると、ＰチャネルＭＯＳトランジスタＭ４のオン抵抗はさらに低下し、ＰチャネルＭＯＳトランジスタＭ４を介して電源ＶＤＤから出力端子ｏｕｔに流れる流れ出し電流がさらに増加しようとする。一方、抵抗Ｒ１によりＰチャネルＭＯＳトランジスタＭ１を流れる電流は制限され一定電流以上は増加しない。その場合でも、抵抗Ｒ１を介して出力制御回路１１の電流入力端子２１に流れこむ電流量は、電圧出力端子２２からローレベルを出力してＮチャネルＭＯＳトランジスタＭ５をオフにするには、十分な電流量であるので、出力端子ｏｕｔからＮチャネルＭＯＳトランジスタＭ５を介して電源ＶＳＳに流れ込み電流が流れることはない。従って、電源ＶＤＤから出力トランジスタであるＰチャネルＭＯＳトランジスタＭ４とＮチャネルＭＯＳトランジスタＭ５とを介して電源ＶＳＳに流れる貫通電流を防ぐことができる。
【００２６】
すなわち、出力制御回路１１は、ＰチャネルＭＯＳトランジスタＭ１のソースドレイン間に流れる電流量によりＮチャネルＭＯＳトランジスタＭ５を介して出力端子ｏｕｔから電源ＶＳＳに流れる流れ込み電流を制御しているが、入力端子ｉｎの電圧がある程度低くなり、ＰチャネルＭＯＳトランジスタＭ１を流れる電流量が増加し、ＮチャネルＭＯＳトランジスタＭ５の流れ込み電流が流れなくなった後は、それ以上ＰチャネルＭＯＳトランジスタＭ１に流す電流を増加させる必要はない。抵抗Ｒ１は、このＰチャネルＭＯＳトランジスタＭ１に流れる電流を制限し、かつ、出力制御回路１１の電流入力端子２１に流れ込む電流量により、電圧出力端子２２にローレベルを出力するために必要な電流量が得られるように抵抗値が決定される。
【００２７】
仮にＲ１の抵抗値が大きすぎると、入力端子ｉｎの電圧が下がって、ＰチャネルＭＯＳトランジスタＭ４が導通しても、出力制御回路１１の電流入力端子２１に流れる電流が少なすぎるため、ＮチャネルＭＯＳトランジスタＭ５がオフにならず、ＰチャネルＭＯＳトランジスタＭ４、ＮチャネルＭＯＳトランジスタＭ５を介して電源ＶＤＤから電源ＶＳＳに貫通電流が流れてしまう。
【００２８】
一方、Ｒ１の抵抗値が小さすぎるとＰチャネルＭＯＳトランジスタＭ１、抵抗Ｒ１、ＮチャネルＭＯＳトランジスタＭ２を介して電源ＶＤＤから電源ＶＳＳに必要以上の電流Ｉ１が流れてしまう。特に、入力端子ｉｎの電圧が十分低くても、出力端子ｏｕｔの電圧レベルがＶＤＤに近い電圧まで上昇している場合は、ＰチャネルＭＯＳトランジスタＭ４のソースドレイン間電圧が小さいので、ＰチャネルＭＯＳトランジスタＭ４に流れる電流は制限される。これに対して抵抗Ｒ１の抵抗値が小さすぎる場合は、ＰチャネルＭＯＳトランジスタＭ１のソースドレイン間電圧は、ＰチャネルＭＯＳトランジスタＭ４のソースドレイン間電圧より大きいため、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ４のトランジスタサイズ比以上の電流がＰチャネルＭＯＳトランジスタＭ１に流れることになる。この場合にＰチャネルＭＯＳトランジスタＭ１のドレイン電流が設計された設定値以上に流れてもそれは増幅回路の出力電圧の上昇、或いは吐き出し電流の増加に殆ど寄与しない、無駄な電流が流れることになる。従って、抵抗Ｒ１の値は適切な値に設定する必要がある。
【００２９】
抵抗Ｒ１の適切な値は以下の計算によって求めることができる。図３の回路において、ＰチャネルＭＯＳトランジスタＭ１、抵抗Ｒ１、出力制御回路１１のＮチャネルＭＯＳトランジスタＭ２を流れる電流をＩ１とすると、Ｉ１は、以下の式（１）で与えられる。
【００３０】
【数１】
2010258622.tif 000003
【００３１】
ここで、ＶＤＳ１はＰチャネルＭＯＳトランジスタＭ１のドレイン・ソース間間電圧、ＶＧＳ２はＮチャネルＭＯＳトランジスタＭ２のゲート・ソース間電圧をそれぞれ表している。式（１）を用いて、出力制御回路１１の制御に必要な電流値をＩ１に代入し、さらに、ＶＤＤへ電源電圧を、ＶＤＳ１とＶＧＳ２へそれぞれのＭＯＳトランジスタの特性値を代入すれば、Ｒ１の回路定数として必要な値が得られる。すなわち、電流を制限する素子が抵抗である場合には、電流Ｉ１を比較的精度よく制御することができる。
【００３２】
一方、従来例（図１）のように電流を制限する素子にＮチャネルディプレッション型ＭＯＳトランジスタＭ３を用いた場合に、Ｎチャネルディプレッション型ＭＯＳトランジスタＭ３が飽和するとその電流値Ｉ１はディプレッショントランジスタのゲート・ソース間電圧と閾値電圧の差の２乗に比例し、精度よく電流値を制御することは困難である。一般に、ＬＳＩ上に実現されるＭＯＳトランジスタのドレイン電流は製造誤差、温度、電源電圧等の条件に影響されるばらつき範囲が、例えば−５０％〜＋１００％程度と大変大きい。これに対して、抵抗値のばらつき範囲は、例えば−２０％〜＋２０％とＭＯＳトランジスタのドレイン電流に比べて少なく抑えることが可能である。
【００３３】
また、従来例（図１）で電流を制限する素子として使用していたディプレッション型トランジスタは、一般的なＣＭＯＳの製造工程では使用しないトランジスタである。したがって、従来例では、一般的なＣＭＯＳの製造工程に加えて、ディプレッション型トランジスタを設けるための製造工程の追加や、ディプレッション型トランジスタの閾値電圧の管理が必要であった。一方、上記実施例１によれば、ディプレッション型トランジスタを設ける必要がないので、従来例のような製造工程の追加や閾値電圧の管理は必要ない。
【００３４】
なお、図３では、出力制御回路１１の内部に特許文献１に記載されているＡＢ級出力コントロール回路１５０を用いたが、この構成には、限定されない。出力制御回路１１は、電流入力端子２１に流れる電流に基づいて、ＮチャネルＭＯＳトランジスタＭ５のゲート電圧を制御する構成であれば、どのような構成でもよい。特に、電流入力端子２１にほとんど電流が流れないときは、ＮチャネルＭＯＳトランジスタＭ５が導通して、出力端子ｏｕｔから流れ込み電流を電源ＶＳＳに流すように制御し、電流入力端子２１から流れる電流値がある程度の電流値に達したら、ＮチャネルＭＯＳトランジスタＭ５を遮断させ、流れ込み電流が流れないようにすることが望ましい。そのようにすれば、ＰチャネルＭＯＳトランジスタＭ４からソース電流が出力端子ｏｕｔに流れないときに流れ込み電流を流し、流れ出し電流がある程度流れるようになった場合は、ＮチャネルＭＯＳトランジスタＭ５を遮断し、出力トランジスタであるＰチャネルＭＯＳトランジスタＭ４とＮチャネルＭＯＳトランジスタＭ５のソースドレインを介して電源ＶＤＤから電源ＶＳＳに貫通電流が流れるのを防ぐことができる。
【実施例２】
【００３５】
図４は、実施例２による増幅回路のブロック図である。実施例１と実施例２では、ソースが電源ＶＤＤに接続されゲートが入力端子ｉｎに接続されたＰチャネルＭＯＳトランジスタＭ１と、一端がＰチャネルＭＯＳトランジスタＭ１のドレインに他端がＮチャネルＭＯＳトランジスタＭ２のドレインとゲートに接続された抵抗Ｒ１と、ソースが電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＭ２とを備えている点で共通している。ただし、実施例２では、ＰチャネルＭＯＳトランジスタＭ１のドレインに出力端子ｏｕｔが接続され、実施例１で設けられていたＰチャネルＭＯＳトランジスタＭ４、ＮチャネルＭＯＳトランジスタＭ５、ＡＢ級出力コントロール回路１５０を設ける必要がなく、より素子数が少ない増幅回路を構成することができる。その実施例２の回路は、Ａ級動作であるため、実施例１の回路に比べると出力電流に対する電源消費電流は多くなるが、実施例１に比べて構成素子数が半分以下で実現できる。第２の実施例においても、ＰチャネルＭＯＳトランジスタＭ１のドレインとＮチャネルＭＯＳトランジスタＭ２のドレインとゲートとの間に抵抗Ｒ１を設けることにより、ＰチャネルＭＯＳトランジスタＭ１に流れる電流を精度よく制限することができる。
【００３６】
なお、図３、図４に示す実施例では、入力端子ｉｎにゲートが接続され、出力端子ｏｕｔにドレインが接続される出力トランジスタをＰチャネルＭＯＳトランジスタとした。しかし、電源ＶＤＤと電源ＶＳＳの接続を逆にして、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの導電型をすべて入れ替えて、出力トランジスタをＮチャネルＭＯＳトランジスタとしてもよい。
【００３７】
また、本発明による増幅回路を用いると、出力電圧や電流の幅（ダイナミックレンジ）を向上させる効果もある。ＭＯＳＦＥＴはドレイン・ソース間電圧をＶＤＳ、ゲート・ソース間電圧をＶＧＳ、閾値電圧をＶｔｈとすると、次式の領域では線形領域（非飽和領域）と呼ばれる特性領域で動作し、ドレイン電流の最大値が低下し、ドレインから内部を見込んだドレイン出力抵抗が低下する等の特性を持っている。
【００３８】
ＶＤＳ≦ＶＧＳ−Ｖｔｈ・・・（２）
【００３９】
即ち、従来技術による増幅回路においては図１のＮチャネルディプレッション型ＭＯＳトランジスタＭ３のドレイン電圧が低下し式（２）が成立する動作領域となると、ドレイン電流が低下し、ＰチャネルＭＯＳトランジスタＭ１の制限電流の値がさらに低下し、回路の動作や特性が悪化する問題がある。これに対して、本発明による増幅回路を用いるとＲ１の端子電圧が変化した場合でもＲ１の抵抗値の変動は一般的に数％程度と極めて小さいため、図３に示す実施例１のＰチャネルＭＯＳトランジスタＭ１の制限電流の値が低下したり、図４に示す実施例２の回路の電圧利得が低下したりする等の問題は発生しない。
【００４０】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４１】
１、９１：増幅回路
１１：出力制御回路
２１：電流入力端子
２２：電圧出力端子
１５０：ＡＢ級出力コントロール回路
Ｍ１、Ｍ４：ＰチャネルＭＯＳトランジスタ（エンハンスメント型トランジスタ）
Ｍ２、Ｍ５：ＮチャネルＭＯＳトランジスタ（エンハンスメント型トランジスタ）
Ｍ３：Ｎチャネルディプレッション型ＭＯＳトランジスタ
Ｒ１：抵抗
ｉｎ：入力端子
ｏｕｔ；出力端子
ＶＤＤ：高電圧電源
ＶＳＳ：低電圧電源
【図１】
2010258622.tif 000004
【図２】
2010258622.tif 000005
【図３】
2010258622.tif 000006
【図４】
2010258622.tif 000007