(57)【要約】【課題】消去速度が速く、メモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置１において、それぞれ複数の層間絶縁膜ＩＬＤ及び制御ゲート電極ＣＧを交互に積層させて積層体ＭＬを形成する。そして、積層体ＭＬに積層方向に延びる貫通ホールＨを形成し、貫通ホールＨを介して層間絶縁膜ＩＬＤにおける貫通ホールＨに面した部分をエッチングして除去し、除去部分Ａを形成する。次に、貫通ホールＨ及び除去部分Ａの内面上に絶縁膜ＩＰＤを形成し、除去部分Ａの内部にシリコンからなる浮遊ゲート電極ＦＧを形成し、浮遊ゲート電極ＦＧにおける貫通ホールＨに面した部分を覆うように絶縁膜ＴＯｘを形成する。そして、貫通ホールＨの内部に半導体ピラーＳＰを埋設する。【選択図】図１
2010171185.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の層間絶縁膜及び制御ゲート電極が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、
前記貫通ホールの内部に埋設された半導体ピラーと、
前記制御ゲート電極間に設けられた浮遊ゲート電極と、
前記半導体ピラー及び前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた第１絶縁膜と、
前記半導体ピラーと前記浮遊ゲート電極との間に設けられた第２絶縁膜と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記貫通ホールの直径は、前記層間絶縁膜の厚さよりも大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記浮遊ゲート電極はシリコンにより形成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
それぞれ複数の層間絶縁膜及び制御ゲート電極を交互に積層させて積層体を形成する工程と、
前記積層体に積層方向に延びる貫通ホールを形成する工程と、
前記貫通ホールを介して前記層間絶縁膜における前記貫通ホールに面した部分をエッチングして除去する工程と、
前記貫通ホール及び前記層間絶縁膜を除去した部分の内面上に第１絶縁膜を形成する工程と、
前記層間絶縁膜を除去した部分の内部に浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極における前記貫通ホールに面した部分を覆うように第２絶縁膜を形成する工程と、
前記貫通ホールの内部に半導体ピラーを埋設する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記貫通ホールの直径を、前記層間絶縁膜の厚さよりも大きくすることを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、制御ゲート電極及び層間絶縁膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリにおいて、１ビット当たりのコストを低減して記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図るしかないが、近年、その微細化もコスト的、技術的に困難になってきている。
【０００３】
素子の微細化を推進するためには、フォトリソグラフィ技術の向上が必要である。現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが改造限界であり、より一層の微細化のためにはＥＵＶ（Extreme UltraViolet：極端紫外線）露光機の導入が必要である。しかし、ＥＵＶ露光機はコストが極めて高く、現実的ではない。また、仮にＥＵＶ露光機を使用して微細化が達成されたとしても、駆動電圧もスケーリングされない限り、素子間の耐圧等が物理的な限界点に達することが予想され、デバイスとしての動作が困難になる可能性が高い。
【０００４】
そこで、高集積化の限界をブレークスルーする技術として、素子を３次元的に集積するアイデアが多数提案されている。しかし、一般的な３次元デバイスは、各層毎に数回のリソグラフィ工程が必要となるため、リソグラフィ工程の増加に伴うコストの増加が、シリコン基板の面積縮小によるコストの低減を相殺してしまい、３次元化してもコストを低減することは困難である。
【０００５】
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型のトランジスタが形成され、これがメモリセルとなる。
【０００６】
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、ウェーハのコストを低減することができる。また、積層体を一括加工して３次元積層メモリを作製することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、製造コストの増加を抑えることができる。
【０００７】
しかしながら、このようにして作製された一括加工型３次元積層メモリにおいては、メモリセルがＭＯＮＯＳ型のトランジスタによって構成されているため、消去速度が遅いという問題がある。また、電荷蓄積層が貫通ホール内に連続的に形成されているため、微細化するにつれてメモリセル間の干渉が大きくなるという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、消去速度が速く、メモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、それぞれ複数の層間絶縁膜及び制御ゲート電極が交互に積層され、積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内部に埋設された半導体ピラーと、前記制御ゲート電極間に設けられた浮遊ゲート電極と、前記半導体ピラー及び前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた第１絶縁膜と、前記半導体ピラーと前記浮遊ゲート電極との間に設けられた第２絶縁膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【００１１】
本発明の他の一態様によれば、それぞれ複数の層間絶縁膜及び制御ゲート電極を交互に積層させて積層体を形成する工程と、前記積層体に積層方向に延びる貫通ホールを形成する工程と、前記貫通ホールを介して前記層間絶縁膜における前記貫通ホールに面した部分をエッチングして除去する工程と、前記貫通ホール及び前記層間絶縁膜を除去した部分の内面上に第１絶縁膜を形成する工程と、前記層間絶縁膜を除去した部分の内部に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極における前記貫通ホールに面した部分を覆うように第２絶縁膜を形成する工程と、前記貫通ホールの内部に半導体ピラーを埋設する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、消去速度が速く、メモリセル間の干渉が少ない不揮発性半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【図３】本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【図４】第２の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図５】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図６】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図７】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図８】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図９】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１６】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１７】第２の実施形態に係る不揮発性半導体記憶装置の動作を説明する模式的断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視断面図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
なお、図２においては、図示の便宜上、後述する制御ゲート電極ＣＧ、浮遊ゲート電極ＦＧ及び半導体ピラーＳＰのみを示している。
【００１５】
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、基板（図示せず）上にそれぞれ複数の層間絶縁膜ＩＬＤ及び制御ゲート電極ＣＧが交互に積層されて、積層体ＭＬが形成されている。積層体ＭＬには、積層方向に延びる貫通ホールＨが形成されている。貫通ホールＨの直径は、層間絶縁膜ＩＬＤの厚さよりも大きい。貫通ホールＨの内部には半導体ピラーＳＰが埋設されている。
【００１６】
また、層間絶縁膜ＩＬＤは貫通ホールＨに隣接する部分が除去されており、貫通ホールＨから遠ざかる方向に後退している。これにより、制御ゲート電極ＣＧ間における貫通ホールＨの周囲には、層間絶縁膜ＩＬＤが存在していない除去部分Ａが形成されている。そして、この除去部分Ａ内には浮遊ゲート電極ＦＧが埋め込まれている。これにより、制御ゲート電極ＩＬＤ間には、半導体ピラーＳＰを囲むように、環状の浮遊ゲート電極ＦＧが設けられている。積層方向から見て、浮遊ゲート電極ＦＧは半導体ピラーＳＰと同心円状に配置されている。
【００１７】
更に、貫通ホールＨ及び除去部分Ａの側面上には、絶縁膜ＩＰＤが設けられている。これにより、絶縁膜ＩＰＤは、半導体ピラーＳＰ及び浮遊ゲート電極ＦＧと制御ゲート電極ＣＧ及び層間絶縁膜ＩＬＤとの間に設けられ、半導体ピラーＳＰ及び浮遊ゲート電極ＦＧを制御ゲート電極ＣＧから絶縁している。絶縁膜ＩＰＤは、これらを絶縁できる程度に厚く形成されている。
【００１８】
更にまた、半導体ピラーＳＰと浮遊ゲート電極ＦＧとの間には、絶縁膜ＴＯｘが設けられている。絶縁膜ＴＯｘは、半導体ピラーＳＰと浮遊ゲート電極ＦＧとの間に一定以上の電圧が印加されたときに、トンネル効果によって電子を通過させるような膜厚とされている。
【００１９】
半導体ピラーＳＰ及び制御ゲート電極ＣＧの電位は、周辺回路（図示せず）によってそれぞれ制御可能である。これにより、装置１においては、半導体ピラーＳＰ及び制御ゲート電極ＣＧの電位を制御して、半導体ピラーＳＰと浮遊ゲート電極ＦＧとの間で電子を移動させることにより、任意の浮遊ゲート電極ＦＧに電荷を蓄積させることができる。この結果、浮遊ゲート電極ＦＧにデータを記憶することができる。すなわち、装置１においては、浮遊ゲート電極ＦＧ毎にメモリセルが構成されている。
【００２０】
そして、積層体ＭＬの積層方向から見て、積層体ＭＬには複数本の貫通ホールＨがマトリクス状に配列されており、各貫通ホールＨの内部及び周辺には、上述の如く半導体ピラーＳＰ、浮遊ゲート電極ＦＧ、絶縁膜ＩＰＤ及び絶縁膜ＴＯｘが設けられている。これにより、装置１においては、複数のメモリセルが３次元マトリクス状に配列されている。
【００２１】
以下、各部材を形成する材料の一例を示す。
制御ゲート電極ＣＧは、導電材料、例えば金属又は不純物が導入されたポリシリコンにより形成されている。また、層間絶縁膜ＩＬＤ、絶縁膜ＩＰＤ、絶縁膜ＴＯｘは、絶縁材料、例えばシリコン酸化物により形成されている。更に、浮遊ゲート電極ＦＧはシリコンにより形成されている。更にまた、半導体ピラーＳＰは、半導体材料、例えば不純物が導入されたポリシリコンにより形成されている。
【００２２】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
先ず、図１に示すように、基板（図示せず）上にそれぞれ複数の層間絶縁膜ＩＬＤ及び制御ゲート電極ＣＧを交互に積層させて積層体ＭＬを形成する。次に、積層体ＭＬに積層体ＭＬの積層方向に延びる貫通ホールＨを形成する。このとき、貫通ホールＨの直径は、層間絶縁膜ＩＬＤの厚さよりも大きくする。次に、貫通ホールＨを介して層間絶縁膜ＩＬＤにおける貫通ホールＨに面した部分をエッチングして、環状に除去する。これにより、制御ゲート電極ＣＧ間に、層間絶縁膜ＩＬＤの除去部分Ａを形成する。
【００２３】
次に、貫通ホールＨ及び除去部分Ａの内面上に絶縁膜ＩＰＤを形成する。絶縁膜ＩＰＤの膜厚は、絶縁性を担保できる程度に厚くする。次に、除去部分Ａ内にシリコンからなる浮遊ゲート電極ＦＧを埋め込む。その後、浮遊ゲート電極ＦＧにおける貫通ホールＨに面した部分を覆うように、絶縁膜ＴＯｘを形成する。絶縁膜ＴＯｘの膜厚は、一定の条件下でトンネル電流が流れる程度の厚さとする。次に、貫通ホールＨの内部に例えばシリコンからなる半導体ピラーＳＰを埋設する。これにより、本実施形態に係る不揮発性半導体記憶装置１が製造される。
【００２４】
次に、本実施形態に係る不揮発性半導体記憶装置１の動作について説明する。
図１に示すように、任意の浮遊ゲート電極ＦＧにデータを書き込む場合は、その浮遊ゲート電極ＦＧの両側に配置された一対の制御ゲート電極ＣＧの電位を、チャネルである半導体ピラーＳＰの電位よりも高くする。これにより、カップリング効果により浮遊ゲート電極ＦＧの電位が上昇し、トンネル効果によって半導体ピラーＳＰから絶縁膜ＴＯｘを介して浮遊ゲート電極ＦＧ内に電子が注入される。注入された電子は浮遊ゲート電極ＦＧ内に蓄積される。このようにして、この浮遊ゲート電極ＦＧにデータが書き込まれる。
【００２５】
また、浮遊ゲート電極ＦＧに書き込まれたデータを消去する場合は、半導体ピラーＳＰの電位を浮遊ゲート電極ＦＧの電位よりも高くする。これにより、浮遊ゲート電極ＦＧ内に蓄積された電子がトンネル効果によって半導体ピラーＳＰ内に引き抜かれ、データが消去される。
【００２６】
更に、任意の浮遊ゲート電極ＦＧに書き込まれたデータを読み出す場合は、この浮遊ゲート電極ＦＧの両側の制御ゲート電極ＣＧの電位を、浮遊ゲート電極に電子が蓄積されているか否かによって半導体ピラーＳＰに電流が流れるかどうかが左右されるような電位とする。また、これらの制御ゲート電極ＣＧと同じ半導体ピラーＳＰを貫く他の制御ゲート電極ＣＧの電位は、他の浮遊ゲート電極ＦＧに電子が蓄積されているか否かに拘わらず、半導体ピラーＳＰに電流が流れるような電位とする。この状態で、半導体ピラーＳＰの両端に電圧を印加し、半導体ピラーＳＰに電流が流れるか否かを検出することにより、この浮遊ゲート電極ＦＧに書き込まれたデータを読み出すことができる。
【００２７】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態に係る不揮発性半導体記憶装置においては、複数のメモリセルが３次元マトリクス状に配列されている。これにより、単位面積当たりのメモリセルの集積度を高くすることができる。また、積層体ＭＬに貫通ホールＨを一括で加工しているため、積層数を増やしても製造コストの増加を抑えることができる。
【００２８】
更に、本実施形態においては、各メモリセルを浮遊ゲート電極ＦＧによって構成し、浮遊ゲート電極ＦＧに電子を蓄積させることによってデータを記憶している。そして、浮遊ゲート電極ＦＧに蓄積された電子をトンネル効果により半導体ピラーＳＰに引き抜くことにより、浮遊ゲート電極ＦＧからデータを消去している。印加される電圧が同じであれば、電子によるトンネル電流は正孔によるトンネル電流よりも大きいため、装置１は消去速度が速い。
【００２９】
更にまた、本実施形態においては、制御ゲート電極ＣＧの電位を制御することによって浮遊ゲート電極ＦＧの電位を制御しているが、制御ゲート電極ＣＧは浮遊ゲート電極ＦＧの両側に配置されているため、制御ゲート電極ＣＧと浮遊ゲート電極ＦＧとの間のカップリング率が高い。このため、駆動電位のマージンが広い。従って、例えば、制御ゲート電極ＣＧの電位を低く抑えることができ、微細化に好適である。
【００３０】
更にまた、本実施形態においては、浮遊ゲート電極ＦＧはシリコンにより形成されており、絶縁膜ＩＰＤ及び絶縁膜ＩＴＯｘを形成するシリコン酸化物と比較して、バンドギャップが狭い。このため、浮遊ゲート電極ＦＧは、注入された電子を安定して保持することができる。
【００３１】
更にまた、本実施形態においては、浮遊ゲート電極ＦＧ同士が相互に離隔している。このため、一旦浮遊ゲート電極ＦＧ内に蓄積された電子が、隣の浮遊ゲート電極ＦＧに移動することがない。これにより、メモリセル間の電子の移動に起因して、メモリセルのしきい値が変動することがない。
【００３２】
このように、本実施形態によれば、一括加工により製造される３次元積層型の不揮発性半導体記憶装置において、メモリセルを浮遊ゲート電極によって構成することにより、消去速度及び電荷保持特性について従来の平面ＮＡＮＤ型メモリに近い特性を実現し、且つ、メモリセル間の干渉を防止してデータの信頼性を確保することができる。
【００３３】
これに対して、メモリセルがＭＯＮＯＳ型のトランジスタによって構成された３次元積層型の記憶装置においては、メモリセルを３次元的に集積させて単位面積当たりの集積度を高くし、また、一括加工することにより製造コストを抑えることはできる。しかしながら、貫通ホールの内面上に連続的に形成されたシリコン窒化膜に電子を蓄積させているため、消去速度が遅く、メモリセル間の干渉が発生しやすいという問題がある。
【００３４】
すなわち、メモリセルに書き込まれたデータを消去する際には、シリコン窒化膜に対して正孔を注入し、シリコン窒化膜中に蓄積された電子と対消滅させる必要がある。しかしながら、印加される電圧が同じであれば、正孔によるトンネル電流は電子によるトンネル電流よりも小さいため、消去速度が遅い。また、制御ゲート電極はシリコン窒化膜の一方の側にしか配置されていないため、カップリング率が低く、動作マージンが狭い。更に、シリコン窒化物のバンドギャップはシリコン酸化物のバンドギャップよりは狭いものの、シリコンのバンドギャップよりは広いため、電荷の保持特性が低い。更にまた、あるメモリセルに注入された電子が、隣のメモリセルの電位の影響を受けて、シリコン窒化膜中をホッピング伝導で移動してしまう可能性がある。これにより、メモリセルを構成するＭＯＮＯＳ型トランジスタのしきい値が変動してしまう可能性がある。
【００３５】
次に、本発明の第２の実施形態について説明する。
図３は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図４は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図３においては、図示の便宜上、導電体部分及び半導体部分の一部のみを示し、絶縁体部分は省略している。
本実施形態は、前述の第１の実施形態を、より実際のデバイスに近い態様に具体化した実施形態である。本実施形態の効果は、前述の第１の実施形態と同様である。
【００３６】
図３及び図４に示すように、本実施形態に係る不揮発性半導体記憶装置２においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１上には、例えばシリコン酸化物からなる絶縁膜１２が設けられており、その上には、例えばポリシリコンからなる導電膜ＰＧが設けられている。導電膜ＰＧの上面には凹部１３が形成されており、凹部１３の内部には例えば導電型がＮ型のポリシリコンからなる接続部材１４が埋め込まれている。
【００３７】
導電膜ＰＧ上には、それぞれ複数層の層間絶縁膜ＩＬＤ及び制御ゲート電極ＣＧが１層ずつ交互に積層されることにより、積層体ＭＬが形成されている。積層体ＭＬの構成は前述の第１の実施形態と同様である。すなわち、積層体ＭＬには、積層方向から見てマトリクス状に複数の貫通ホールＨが形成されており、各貫通ホールＨの内部には、導電型がＮ型のポリシリコンからなる半導体ピラーＳＰが埋設されている。貫通ホールＨの直径は、層間絶縁膜ＩＬＤの厚さよりも大きい。
【００３８】
また、層間絶縁膜ＩＬＤにおける貫通ホールＨの周囲は後退しており、層間絶縁膜ＩＬＤの除去部分Ａとなっている。除去部分Ａ内には浮遊ゲート電極ＦＧが埋め込まれている。浮遊ゲート電極ＦＧは、導電型がＮ＋型のポリシリコンにより形成されており、その形状は半導体ピラーＳＰを囲む環状である。更に、半導体ピラーＳＰ及び浮遊ゲート電極ＦＧは絶縁膜ＩＰＤによって制御ゲート電極ＣＧから絶縁されており、浮遊ゲート電極ＦＧと半導体ピラーＳＰとの間には絶縁膜ＴＯｘが設けられている。絶縁膜ＴＯｘは、導電膜ＰＧの凹部１３の内面上にも形成されており、接続部材１４を導電膜ＰＧから絶縁している。
【００３９】
以下、本実施形態においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、上述の各膜の積層方向をＺ方向とする。
【００４０】
接続部材１４の形状はＸ方向に延びる直方体であり、その両端部の上面にはそれぞれ半導体ピラーＳＰの下端が接続されている。これにより、Ｘ方向において隣り合う２本の半導体ピラーＳＰが接続部材１４を介して相互に接続されている。
【００４１】
積層体ＭＬ上には、例えばシリコン酸化物からなる絶縁膜１６が設けられており、その上には、導電材料、例えば不純物が導入されたポリシリコンからなる選択ゲート電極ＳＧが設けられている。また、選択ゲート電極ＳＧ上には、例えばシリコン酸化物からなる絶縁膜１７、及び、例えばシリコン酸化物からなる絶縁膜１８が設けられている。絶縁膜１６、選択ゲート電極ＳＧ、絶縁膜１７及び絶縁膜１８により、上部ゲート積層体２０が構成されており、この上部ゲート積層体２０には、Ｚ方向（積層方向）に延びる貫通ホール２１が形成されている。貫通ホール２１は貫通ホールＨの直上域に形成されており、貫通ホールＨと連通されている。
【００４２】
貫通ホール２１の側面上には、例えばシリコン酸化物からなるゲート絶縁膜２２が形成されている。また、貫通ホール２１の内部における下部、すなわち、絶縁膜１６、選択ゲート電極ＳＧ及び絶縁膜１７の下部に囲まれる部分には、例えば不純物が導入されたポリシリコンが埋め込まれ、半導体ピラー２３が形成されている。更に、貫通ホール２１の内部における上部、すなわち、絶縁膜１７の上部及び絶縁膜１８に囲まれる部分には、金属材料が埋め込まれており、プラグ２４となっている。Ｚ方向に配列された半導体ピラーＳＰ、半導体ピラー２３及びプラグ２４は、相互に接続されている。
【００４３】
積層体ＭＬ及び上部ゲート積層体２０には、上方から、Ｙ方向に延びるスリット２６が形成されている。スリット２６はＸ方向に配列された貫通ホールの相互間の領域に形成されており、最下層の制御ゲート電極ＣＧを分断しているが、接続部材１４は分断していない。そして、スリット２６の内部には、例えばシリコン酸化物からなる絶縁部材２７が埋め込まれている。これにより、制御ゲート電極ＣＧ及び選択ゲート電極ＳＧはＸ方向に沿って分断され、Ｙ方向に延びるストライプ状の形状になっている。そして、各制御ゲート電極ＣＧ及び各選択ゲート電極ＳＧは、Ｙ方向に沿って配列された半導体ピラーＳＰ及び２３の各列に対応している。
【００４４】
また、上部ゲート積層体２０上には、例えば金属からなるソース線ＳＬが形成されている。ソース線ＳＬの形状はＹ方向に延びるストライプ状であるが、その幅は制御ゲート電極ＣＧ及び選択ゲート電極ＳＧの幅よりも広く、プラグ２４を介して、Ｙ方向に沿って２列に配列された半導体ピラー２３に接続されている。そして、１本のソース線ＳＬに接続された２列の半導体ピラーの各列は、相互に異なる接続部材１４に接続されている。一方、１本の接続部材１４に接続された２列の半導体ピラーのうち、１列の半導体ピラーは共通のソース線ＳＬに接続されており、他の１列の半導体ピラーはソース線ＳＬには接続されていない。
【００４５】
更に、上部ゲート積層体２０上には、ソース線ＳＬを埋め込むように、例えばシリコン酸化物からなる絶縁膜２８が設けられている。絶縁膜２８内において、ソース線ＳＬに接続されていない半導体ピラーの直上域には、プラグ２９が埋め込まれている。そして、絶縁膜２８上には、Ｘ方向に延びるビット線ＢＬが形成されており、プラグ２９に接続されている。
【００４６】
これにより、ビット線ＢＬとソース線ＳＬとの間には、プラグ２９、プラグ２４、半導体ピラー２３、半導体ピラーＳＰ、接続部材１４、半導体ピラーＳＰ、半導体ピラー２３及びプラグ２４からなるＵ字ピラー２５が形成されている。また、各Ｕ字ピラー２５において、接続部材１４及びこれに接続された一対の半導体ピラーＳＰは、一体的に形成されている。
【００４７】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図５〜図１６は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【００４８】
先ず、図５に示すように、例えば単結晶シリコンからなるシリコン基板１１上に、例えばシリコン酸化物からなる絶縁膜１２を形成し、その上に、例えばリン（Ｐ）を導入したアモルファスシリコンを堆積させて導電膜ＰＧを形成する。そして、導電膜ＰＧの上面にＸ方向に延びる短冊状の凹部１３を形成し、凹部１３内にシリコン窒化物からなる犠牲部材３１を埋め込む。
【００４９】
その後、導電膜ＰＧ上に、シリコン酸化物からなる層間絶縁膜ＩＬＤと、リンを導入したアモルファスシリコンからなる制御ゲート電極ＣＧとを交互に積層して積層体ＭＬを形成する。次いで、積層体ＭＬ上にシリコン酸化膜３２を形成する。次に、上方からシリコン酸化膜３２及び積層体ＭＬに対してエッチングを施し、積層体ＭＬに犠牲部材３１の両端部に到達するように、Ｚ方向に延びる貫通ホールＨを形成する。このとき、貫通ホールＨは、Ｚ方向から見てマトリクス状に形成する。また、貫通ホールＨの直径は、層間絶縁膜ＩＬＤの厚さよりも大きくする。
【００５０】
次に、図６に示すように、希フッ酸等を用いてウェットエッチングを施す。これにより、貫通ホールＨを介して、層間絶縁膜ＩＬＤにおける貫通ホールＨに面した部分がエッチングされて、貫通ホールＨを中心として環状に除去される。この結果、制御ゲート電極ＣＧ間に貫通ホールＨに連通された環状の除去部分Ａが形成される。なお、このとき、最上層のシリコン酸化膜３２（図５参照）も除去される。
【００５１】
次に、図７に示すように、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長法）により、全面にシリコン酸化物を薄く堆積させる。これにより、露出面全体に、シリコン酸化物からなる絶縁膜ＩＰＤを形成する。絶縁膜ＩＰＤは、貫通ホールＨ及び除去部分Ａの内面上に形成される他、積層体ＭＬの上面上及び犠牲部材３１の上面上にも形成される。
【００５２】
次に、図８に示すように、例えばＬＰＣＶＤにより、導電型がＮ＋型のアモルファスシリコンを薄く堆積させ、露出面上の全面にシリコン層３３を形成する。このとき、アモルファスシリコンの堆積量は、層間絶縁膜ＩＬＤの除去部分Ａはシリコン層３３によって完全に埋め込まれるが、貫通ホールＨの内部は完全には埋め込まれないようにする。貫通ホールＨの直径は層間絶縁膜ＩＬＤの厚さ、すなわち、除去部分Ａの高さよりも大きいため、このような堆積量の設定が可能である。
【００５３】
次に、図９に示すように、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを行い、貫通ホールＨの底面上に堆積されたシリコン層３３を除去する。このとき、積層体ＭＬの上面上に堆積されたシリコン層３３も除去される。
【００５４】
次に、図１０に示すように、全面にＲＩＥを施し、貫通ホールＨの底面上から絶縁膜ＩＰＤを除去する。このとき、積層体ＭＬの上面上に堆積された絶縁膜ＩＰＤも除去される。
【００５５】
次に、図１１に示すように、ホットリン酸を用いてウェットエッチングを施し、貫通ホールＨを介して凹部１３内から犠牲部材３１（図１０参照）を除去する。その後、ＣＤＥ（Chemical Dry Etching：化学的乾式エッチング）等の等方エッチングを行い、貫通ホールＨの内面上からシリコン層３３を除去する。このとき、層間絶縁膜ＩＬＤの除去部分Ａ内に堆積されたシリコン層３３は除去されずに残留し、浮遊ゲート電極ＦＧとなる。
【００５６】
次に、図１２に示すように、例えばＬＰＣＶＤによりシリコン酸化膜を薄く堆積させる。これにより、浮遊ゲート電極ＦＧにおける貫通ホールＨ内に露出した面、凹部１３の内面上、及び絶縁膜ＩＰＤ上に絶縁膜ＴＯｘが形成される。なお、熱酸化処理により絶縁膜ＴＯｘを形成してもよい。この場合は、絶縁膜ＴＯｘは絶縁膜ＩＰＤ上には形成されない。
【００５７】
次に、全面に導電型がＮ型のアモルファスシリコンを堆積させて、貫通ホールＨ内及び凹部１３内を埋め込む。これにより、凹部１３内に接続部材１４が形成され、貫通ホールＨ内に半導体ピラーＳＰが形成される。このとき、１本の接続部材１４及びその両端部に接続された２本の半導体ピラーＳＰは一体的に形成される。その後、積層体ＭＬの上面上からアモルファスシリコンを除去する。
【００５８】
次に、図１３に示すように、積層体ＭＬ上にシリコン酸化物を堆積させて絶縁膜１６を形成し、不純物が導入されたアモルファスシリコンを堆積させて選択ゲート電極ＳＧを形成し、シリコン酸化物を堆積させて絶縁膜１７を形成する。そして、例えばＲＩＥ等のエッチングにより、絶縁膜１６、選択ゲート電極ＳＧ及び絶縁膜１７における貫通ホールＨの直上域に貫通ホール２１を形成する。
【００５９】
次に、全面に例えばシリコン酸化物等の誘電体材料を堆積させて、貫通ホール２１の側面上にゲート絶縁膜２２を形成すると共に、絶縁膜１７上に絶縁膜１８を形成する。その後、ＲＩＥ等の異方性エッチングを施して貫通ホール２１の底面上からゲート絶縁膜２２を除去し、貫通ホール２１内の下部、すなわち、絶縁膜１６、選択ゲート電極ＳＧ及び絶縁膜１７の下部に囲まれた部分にアモルファスシリコンを埋め込み、半導体ピラー２３を形成する。
【００６０】
次に、図１４に示すように、上部ゲート積層体２０及び積層体ＭＬに、Ｙ方向に延びるスリット２６を形成する。スリット２６は、Ｘ方向に沿って配列された半導体ピラーの相互間に形成し、最下層の制御ゲート電極ＣＧを分断しつつ、接続部材１４は分断しないような深さに形成する。これにより、選択ゲート電極ＳＧ及び制御ゲート電極ＣＧがＸ方向に沿って半導体ピラー毎に分断され、Ｙ方向に延びるストライプ状の形状となる。
【００６１】
次に、図１５に示すように、スリット２６の内部にシリコン酸化物を埋め込み、絶縁部材２７を形成する。なお、このとき、スリット２６内に露出した制御ゲート電極ＣＧの側面に、サリサイドを形成してもよい。
【００６２】
次に、図１６に示すように、全面に金属を堆積させ、パターニングすることにより、貫通ホール２１内の上部、すなわち、半導体ピラー２３上にプラグ２４を埋設すると共に、絶縁膜１８及び２６上にＹ方向に延びるソース線ＳＬを形成する。ソース線ＳＬは、各接続部材１４に接続された２本の半導体ピラーのうちの１本に接続させる。その後、ソース線ＳＬを埋め込むようにシリコン酸化物を堆積させて、絶縁膜２８を形成する。次に、絶縁膜２８内に貫通ホールを形成し、金属からなるプラグ２９を埋設する。
【００６３】
次に、図４に示すように、絶縁膜２８上に、Ｘ方向に延びるビット線ＢＬを形成する。ビット線ＢＬは、各接続部材１４に接続された２本の半導体ピラーのうち、ソース線ＳＬに接続されていない半導体ピラーにプラグ２９を介して接続させる。そして、ここまでの工程に伴う熱処理により、各部に堆積されたアモルファスシリコンがポリシリコンとなり、不純物が活性化する。このようにして、不揮発性半導体記憶装置２が製造される。
【００６４】
次に、本実施形態に係る不揮発性半導体記憶装置２の動作について説明する。
図１７は、本実施形態に係る不揮発性半導体記憶装置の動作を説明する模式的断面図である。
図１７においては、説明の便宜上、１本のＵ字ピラー２５が貫く制御ゲート電極ＣＧに、ビット線ＢＬ側からソース線ＳＬ側に向かって、「ＣＧ１」〜「ＣＧ１０」の符号を付している。同様に、１本のＵ字ピラー２５が貫く浮遊ゲート電極ＦＧに、ビット線ＢＬ側からソース線ＳＬ側に向かって、「ＦＧ１」〜「ＦＧ１０」の符号を付している。また、１本のＵ字ピラー２５が貫く２本の選択ゲート電極ＳＧのうち、ビット線ＢＬ側の選択ゲート電極に「ＳＧｂ」の符号を付し、ソース線ＳＬ側の選択ゲート電極に「ＳＧｓ」の符号を付している。以下、データの書込動作、消去動作及び読込動作について説明する。
【００６５】
（書込動作）
任意のＵ字ピラー２５（以下、「選択ピラー」という）が貫く浮遊ゲート電極ＦＧ２にデータを書き込む場合について説明する。
先ず、選択ピラーが貫く選択ゲート電極ＳＧｂの電位を電源電位Ｖｄｄ（例えば、３Ｖ）とする。また、選択ピラーが接続されているビット線ＢＬの電位を接地電位ＧＮＤ（０Ｖ）とする。これにより、選択ゲート電極ＳＧｂと選択ピラーとの交差部分に形成されたビット線側の選択トランジスタがオン状態となる。一方、他のビット線ＢＬの電位は電源電位Ｖｄｄ（例えば、３Ｖ）とする。これにより、他のＵ字ピラー２５のビット線側の選択トランジスタはオフ状態となる。
【００６６】
また、選択ピラーに属する選択ゲート電極ＳＧｓの電位を接地電位ＧＮＤ（０Ｖ）とし、選択ピラーに接続されたソース線ＳＬの電位を電源電位Ｖｄｄ（例えば、３Ｖ）とする。これにより、選択ゲート電極ＳＧｓと選択ピラーとの交差部分に形成されたソース線側の選択トランジスタはオフ状態となる。この結果、選択ピラーはビット線ＢＬに接続され、ソース線ＳＬからは遮断される。
【００６７】
この状態で、浮遊ゲート電極ＦＧ２の両側に位置する制御ゲート電極ＣＧ２及びＣＧ３の電位を電位Ｖｐｇｍ（例えば、２０Ｖ）に昇圧する。これにより、浮遊ゲート電極ＦＧ２の電位は、制御ゲート電極ＣＧ２及びＣＧ３とのカップリングによって上昇し、電位Ｖｐｇｍ（例えば、２０Ｖ）に近い電位となる。一方、制御ゲート電極ＣＧ２、ＣＧ３以外の制御ゲート電極ＣＧ及び導電膜ＰＧの電位を電位Ｖｐａｓｓ（例えば、１０Ｖ）とする。これにより、選択ピラーと制御ゲート電極ＣＧとの交差部分に形成されるトランジスタは全てオン状態となる。従って、選択ピラーの電位はビット線ＢＬの電位（０Ｖ）に近い電位となる。これにより、浮遊ゲート電極ＦＧ２と選択ピラーとの間に高い電圧が印加され、トンネル効果により選択ピラーから絶縁膜ＴＯｘを介して浮遊ゲート電極ＦＧ２内に電子が注入される。この結果、浮遊ゲート電極ＦＧ２にデータが書き込まれる。
【００６８】
なお、このとき、選択ピラーが貫く他の浮遊ゲート電極ＦＧ４〜ＦＧ１０の電位は、両側の制御ゲート電極ＣＧ及び導電膜ＰＧの電位が電位Ｖｐａｓｓ（例えば、１０Ｖ）とされ、これらとのカップリングによって昇圧されるため、電位Ｖｐａｓｓ（例えば、１０Ｖ）に近い電位となる。また、浮遊ゲート電極ＦＧ２の隣に位置する浮遊ゲート電極ＦＧ１及びＦＧ３については、両側の制御ゲート電極ＣＧのうち一方の電位は電位Ｖｐｇｍ（例えば、２０Ｖ）とされ、他方の電位は電位Ｖｐａｓｓ（例えば、１０Ｖ）とされるため、浮遊ゲート電極ＦＧ２の電位と浮遊ゲート電極ＦＧ４〜ＦＧ１０の電位との中間の電位となる。そして、本実施形態においては、浮遊ゲート電極ＦＧ２に電子を注入する際に、浮遊ゲート電極ＦＧ１及びＦＧ３には電子が注入されないように、電位Ｖｐｇｍ及び電位Ｖｐａｓｓを設定する必要がある。
【００６９】
（消去動作）
消去は全ての浮遊ゲート電極について一括して行う。
先ず、全ての制御ゲート電極ＣＧ及び導電膜ＰＧの電位を接地電位ＧＮＤ（０Ｖ）とする。これにより、全ての浮遊ゲート電極ＦＧの電位は、制御ゲート電極ＣＧ及び導電膜ＰＧとのカップリングにより、接地電位ＧＮＤ（０Ｖ）に近い電位となる。
【００７０】
この状態で、ビット線ＢＬ（又はビット線ＢＬ及びソース線ＳＬ）の電位を、電位Ｖｅｒａ（例えば、２０Ｖ）まで昇圧させつつ、この昇圧から少し遅れて、選択ゲート電極ＳＧｂ（又は選択ゲート電極ＳＧｂ及びＳＧｓ）の電位を電位ＶｅｒａＧまで昇圧させる。このとき、電位ＶｅｒａＧを電位Ｖｅｒａよりも高くすることにより、Ｕ字ピラー２５における選択ゲート電極ＳＧｂ（又は選択ゲート電極ＳＧｂ及びＳＧｓ）によって囲まれた部分でＧＩＤＬ（Gate Induced Drain Leakage）が生じる。すなわち、正孔−電子対が発生し、加速される。そして、発生した正孔がＵ字ピラー２５内に注入されて、Ｕ字ピラー２５の電位が上昇する。
【００７１】
上述の如く、浮遊ゲート電極ＦＧの電位は接地電位ＧＮＤ（０Ｖ）に近い電位であるため、Ｕ字ピラー２５の電位が上昇すると、Ｕ字ピラー２５と浮遊ゲート電極ＦＧとの間に高い電圧が印加され、浮遊ゲート電極ＦＧに蓄積されている電子が絶縁膜ＴＯｘを介してＵ字ピラー２５内に引き抜かれる。これにより、全ての浮遊ゲート電極ＦＧに書き込まれたデータが一括で消去される。
【００７２】
（読出動作）
任意の選択ピラーが貫く浮遊ゲート電極ＦＧ２に書き込まれたデータを読み出す場合について説明する。
選択ピラーに接続されたビット線ＢＬの電位を電位ＶＢＬ（例えば、１Ｖ）とし、全てのソース線ＳＬの電位を接地電位ＧＮＤ（０Ｖ）とする。また、選択ピラーが貫く選択ゲート電極ＳＧｂ及びＳＧｓの電位を電源電位Ｖｄｄ（例えば、３Ｖ）とする。これにより、選択ピラーと選択ゲート電極ＳＧｂ及びＳＧｓとの交差部分にそれぞれ形成された選択トランジスタは、いずれもオン状態となる。
【００７３】
また、制御ゲート電極ＣＧ２及びＣＧ３以外の制御ゲート電極ＣＧの電位並びに導電膜ＰＧの電位を、全て電位Ｖｒｅａｄ（例えば、５Ｖ）とする。電位Ｖｒｅａｄは、選択ピラーと制御ゲート電極ＣＧとの交差部分に形成されるトランジスタは全てオン状態となり、浮遊ゲート電極ＦＧが選択ゲート電極ＣＧとのカップリングで上昇することにより、浮遊ゲート電極ＦＧ２以外の浮遊ゲート電極ＦＧと選択ピラーとの交差部分に形成されるトランジスタも全てオン状態となるような電位である。
【００７４】
そして、浮遊ゲート電極ＦＧ２の両側に配置された制御ゲート電極ＣＧ２及びＣＧ３の電位を、接地電位ＧＮＤ（０Ｖ）又は接地電位ＧＮＤ（０Ｖ）と電位Ｖｒｅａｄ（例えば、５Ｖ）との間の電位とする。この電位は、浮遊ゲート電極ＦＧ２に電子が蓄積されているときは、選択ピラーと浮遊ゲート電極ＦＧ２との交差部分に形成されたトランジスタがオフ状態となり、浮遊ゲート電極ＦＧ２に電子が蓄積されていないときは、このトランジスタがオン状態となるような電位とする。すなわち、選択ピラーと浮遊ゲート電極ＦＧ２との交差部分に形成されたトランジスタのしきい値は浮遊ゲート電極ＦＧ２に電子が蓄積されているか否かによって異なるが、制御ゲート電極ＣＧ２及びＣＧ３の電位は、このしきい値の相違によってこのトランジスタの導通状態が異なるような電位とする。
【００７５】
これにより、選択ピラーのうち、選択ゲート電極ＳＧｂ及びＳＧｓ、全ての制御ゲート電極ＣＧ、並びに浮遊ゲート電極ＦＧ２以外の浮遊ゲート電極ＦＧによって囲まれた部分は常にオン状態となり、浮遊ゲート電極ＦＧ２によって囲まれた部分は、浮遊ゲート電極ＦＧ２に蓄積された電荷の有無によって導通状態が異なるようになる。すなわち、浮遊ゲート電極ＦＧ２に電子が蓄積されていれば、ビット線ＢＬからソース線ＳＬに電流が流れず、浮遊ゲート電極ＦＧ２に電子が蓄積されていなければ、ビット線ＢＬから選択ピラーを介してソース線ＳＬに電流が流れる。このため、この電流を測定することにより、浮遊ゲート電極ＦＧ２に書き込まれたデータを読み出すことができる。
【００７６】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００７７】
１、２  不揮発性半導体記憶装置、１１  シリコン基板、１２  絶縁膜、１３  凹部、１４、接続部材、１６、１７、１８  絶縁膜、２０  上部ゲート積層体、２１  貫通ホール、２２  ゲート絶縁膜、２３  半導体ピラー、２４  プラグ、２５  Ｕ字ピラー、２６  スリット、２７、絶縁部材、２８  絶縁膜、２９  プラグ、３１  犠牲部材、３２  シリコン酸化膜、３３  シリコン層、Ａ  除去部分、ＢＬ  ビット線、ＣＧ、ＣＧ１〜ＣＧ１０  制御ゲート電極、ＦＧ、ＦＧ１〜ＦＧ１０  浮遊ゲート電極、Ｈ  貫通ホール、ＩＬＤ  層間絶縁膜、ＩＰＤ  絶縁膜、ＭＬ  積層体、ＰＧ  導電膜、ＳＧ、ＳＧｂ、ＳＧｓ  選択ゲート電極、ＳＬ  ソース線、ＳＰ  半導体ピラー、ＴＯｘ  絶縁膜
【図１】
2010171185.tif 000003
【図２】
2010171185.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010171185.tif 000015
【図１４】
2010171185.tif 000016
【図１５】
2010171185.tif 000017
【図１６】
2010171185.tif 000018
【図１７】
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