(57)【要約】【課題】スイッチング電源において、回路の複雑化、端子の増加を抑制して、内部クロックまたは外部クロックに同期した信号を出力させることができるクロック同期回路を提供する。【解決手段】(ａ)ヒステリシスインバータ(INV1)33、抵抗(R1)34および外付けコンデンサ(COSC)31で内部クロックを生成する発振器を構成し、その出力信号(VOSC)35の発振周波数は外付けコンデンサ(COSC)31の値で任意に調整する。(ｂ)上記の外付けコンデンサ(COSC)31を入力端子32から外し、上記のヒステリシスインバータ(INV1)33の入力に外部クロック(CK)36を印加することで外部クロック(CK)36に同期した信号(VOSC)35を得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
ヒステリシスインバータ，抵抗および接続端子を有し、前記ヒステリシスインバータの入力端子と前記抵抗の一方の端子を接続し、前記ヒステリシスインバータの出力端子と前記抵抗の他方の端子を接続し、前記ヒステリシスインバータの入力端子と前記接続端子を接続するとともに、
前記接続端子と接地の間にコンデンサを接続して前記ヒステリシスインバータの出力信号を内部クロック信号とする第１の動作モード、または前記接続端子に外部クロック信号を入力して前記ヒステリシスインバータの出力信号を外部クロック同期用信号として使用する第２の動作モードを選択可能であることを特徴とするクロック同期回路。
【請求項２】
前記ヒステリシスインバータおよび前記抵抗が半導体チップに内蔵され、前記コンデンサを外付け部品とし、前記接続端子が前記半導体チップの外部接続端子であることを特徴とする請求項１記載のクロック同期回路。
【請求項３】
前記抵抗に直列にスイッチを設け、且つ、前記ヒステリシスインバータの入力端子を入力とし、高電位の閾値と低電位の閾値を有するコンパレータを設け、前記高電位の閾値を外部クロックのハイレベルよりも低く、前記ヒステリシスインバータの高電位の閾値よりも高く設定し、さらに、前記低電位の閾値を外部クロックのローレベルよりも高く、前記ヒステリシスインバータコンパレータの低電位の閾値よりも低く設定したことを特徴とする請求項１または２記載のクロック同期回路。
【請求項４】
前記請求項１ないし３のいずれか１項に記載されたクロック同期回路を、入力電源に接続されたスイッチング素子をオン／オフすることにより所定の直流電圧出力を得るスイッチング電源を制御するスイッチング電源の制御回路内に備えていることを特徴とするスイッチング電源の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電源に接続されたスイッチング素子をオン／オフすることにより磁気素子にエネルギを蓄積させて所定の直流電圧出力を得るスイッチング電源を制御する制御回路において、内部クロックまたは外部クロックに同期して動作させる場合に、クロック入力機能を簡単に構成し得るスイッチング電源制御回路方式に関する。
【背景技術】
【０００２】
図６は、従来から知られているスイッチング電源の一般的な構成を示すブロック図である。スイッチング電源には、インバータやコンバータなど、さまざまなものがあるが、ここではスイッチング電源の一例であるＤＣ−ＤＣコンバータをその典型例として示している。図６に示されるＤＣ−ＤＣコンバータは、その出力VOUTが制御回路200にフィードバックされ、制御回路200では出力VOUTと目標値を比較しその結果に基づいてパルス信号(VCONT)を生成し出力する。
【０００３】
ここで制御回路200の動作について、簡単に説明する。一般に制御回路200は、ＤＣ−ＤＣコンバータの出力VOUTを検出回路210で検出し、次段の誤差増幅回路220に入力可能な信号VOに変換して出力する。誤差増幅回路220は信号VOと基準電圧VREF（230）の差を増幅して誤差信号VEを出力する。比較回路250は誤差信号VEと発振器240の出力VOSCを比較し、PWMパルス(VCONT)を出力する。ここで、発振器240の出力波形VOSCには三角波、鋸波、正弦波、矩形波等がある。さらにパルス信号(VCONT)は、MOSFET(metal-oxide-semiconductor field effect transistor)やバイポーラトランジスタに代表される半導体スイッチ素子またはリレー回路で代表される機械スイッチ素子をオン／オフすることにより、出力VOUTを制御している。
【０００４】
上記のようなスイッチング電源において、複数台同時に駆動するものや、スイッチング電源の周りの電子部品へのノイズの影響を抑制することを想定しているものでは、スイッチング電源のスイッチング周波数を所定周波数に固定することが求められる場合がある。
【０００５】
周波数を固定するためには、外部クロックに同期してスイッチングを行う機能を搭載する方法がある。図６のスイッチング電源の制御回路におけるクロック同期回路300は、周波数を任意の値に調整する場合には、内部クロックを用い、スイッチング電源を用いるシステムが要求する周波数でスイッチングさせる場合には、外部クロックCK(330)に同期して動作するものの例である。
【０００６】
しかし、図６の回路方式では、一般に内部に発振器240を搭載し、内部の発振器240の周波数を任意に調整するための抵抗あるいはコンデンサ等の外付け部品(図６では抵抗ROSC)310を接続するための端子(図中OSC端子)320と外部クロックCK(330)を入力するための端子(図６中CK端子)340を必要とする。また、図６中の発振器240は、外部からクロックを選択する機能を搭載する必要がある。このためスイッチング電源制御回路の端子の増加および発振回路の複雑化を招く。
【０００７】
下記に示す特許文献１では、複数台のスイッチング電源を外部クロックで同期させた状態が示されているが、内部クロックと外部クロックの切替機能の搭載による回路構成の複雑化および端子の増加を抑制することには触れられていない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３５７４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のような課題を解決するため本発明は、スイッチング電源において、回路の複雑化および端子の増加を抑制して、内部クロックまたは外部クロックに同期させることができるクロック同期回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明のクロック同期回路は、ヒステリシスインバータ，抵抗および接続端子を有し、前記ヒステリシスインバータの入力端子と前記抵抗の一方の端子を接続し、前記ヒステリシスインバータの出力端子と前記抵抗の他方の端子を接続し、前記ヒステリシスインバータの入力端子と前記接続端子を接続するとともに、前記接続端子と接地の間にコンデンサを接続して前記ヒステリシスインバータの出力信号を内部クロック信号とする第１の動作モード、または前記接続端子に外部クロック信号を入力して前記ヒステリシスインバータの出力信号を外部クロック同期用信号として使用する第２の動作モードを選択可能としたものである。
【発明の効果】
【００１１】
本発明によれば、スイッチング電源において、回路の複雑化および端子の増加を抑制して内部クロックまたは外部クロックの同期機能を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るスイッチング電源の制御回路におけるクロック同期回路の構成例を示す図である。
【図２】本発明の第２の実施形態に係るスイッチング電源の制御回路におけるクロック同期回路の構成例を示す図である。
【図３】図２の回路の動作波形を示す図である。
【図４】図２に示したコンパレータ(COMP1)の第１の具体的構成例を示す図である。
【図５】図２に示したコンパレータ(COMP1)の第２の具体的構成例を示す図である。
【図６】従来から知られているスイッチング電源の一般的な構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、詳細に説明する。
［実施形態１］
図１は、本発明の第１の実施形態に係るスイッチング電源の制御回路におけるクロック同期回路の構成例を示す図である。この同期回路は、図６に示したスイッチング電源の制御回路におけるクロック同期回路300の構成を改善するものであり、同期回路以外は、図６に示した制御回路と同じであるためその説明を省略する。図１(ａ)は、スイッチング電源の制御回路におけるクロック同期回路に内部クロックを用いる第１の動作モードの場合の例であり、図１(ｂ)は、スイッチング電源の制御回路におけるクロック同期回路に外部クロックを用いる第２の動作モードの場合の例である。
【００１４】
図１(ａ)に示すスイッチング電源の制御回路におけるクロック同期回路30に内部クロックを用いる場合は、図１(ａ)中のヒステリシスインバータ(INV1)33、抵抗(R1)34および外付けコンデンサ(COSC)31で内部クロックを生成する発振器を構成し、その出力信号(VOSC)35の発振周波数は外付けコンデンサ(COSC)31の値で任意に調整する。外付けコンデンサ(COSC)31は接続端子（入力端子）32を介してヒステリシスインバータ(INV1)33の入力端子と接続されている。スイッチング電源の制御回路を半導体集積回路により実現する場合、接続端子32は当該半導体集積回路が集積される半導体チップの外部接続端子となり、コンデンサ(COSC)31は半導体チップの外部に設けられ、外部接続端子32を介して半導体チップ内部のヒステリシスインバータ(INV1)33に接続されることになる。
【００１５】
また図１(ｂ)に示すスイッチング電源の制御回路におけるクロック同期回路40に外部クロックを用いる場合は、図１(ａ)の外付けコンデンサ(COSC)31を接続端子32から外し、上記のヒステリシスインバータ(INV1)33の入力に外部クロック(CK)36を印加することで外部クロック(CK)36に同期した信号(VOSC)35を得る。
【００１６】
以上のような構成にすることによって、内部クロックを用いる第１の動作モードもしくは外部クロックを用いる第２の動作モードを選択可能なクロック同期回路を実現することでき、かつ内部クロックと外部クロックの切替機能の搭載による回路構成の複雑化および端子の増加を抑制することができる。
［実施形態２］
図２は、本発明の第２の実施形態に係るスイッチング電源の制御回路におけるクロック同期回路の構成例を示す図である。図１の第１の実施形態では、外部クロック(CK)36を用いる場合に、外部クロック(CK)36は抵抗(R1)34を駆動できる電流容量が必要となる。すなわち、抵抗(R1)34はヒステリシスインバータ(INV1)33の入出力間に接続されているので、両端に電圧｜VOSC-VI｜が印加されてそれに応じた電流が流れている。その電流をソースにせよ、シンクにせよ、外部から供給できるようにしなければならない。しかし図２の構成では、このような問題が生じないよう構成している。すなわち図２では、コンパレータ(COMP1)51およびスイッチ(S1)55を追加し、コンパレータ(COMP1)51は入力信号(VI)が基準電源VH52よりも高い場合および基準電源VL53よりも低い場合にスイッチ(S1)55をオフする信号を出力し、入力信号(VI)が基準電源VL53よりも高く基準電源VH52より低い場合にスイッチ(S1)55をオンする信号を出力する。
【００１７】
図３は、図２の回路の動作波形を示す図である。図３において、VHYSはヒステリシスインタバータ(INV1)51のヒステリシスの幅を示している。ここでは、スイッチ(S1)55はコンパレータ(COMP1)51の出力VCOM(54)がハイ(HIGH)のときにオン、コンパレータ(COMP1)51の出力VCOM(54)がロー(LOW)のときにオフとしているが、この論理を反転させても良い。また、図３において、(ａ)内部クロック信号を用いる場合では、入力信号(VI)が常に基準電源VL53よりも高く基準電源VH52より低い状態であるため、常にスイッチ(S1)55がオンし、回路内部でクロックが生成される。一方、(ｂ)外部クロック信号を用いる場合では、外部クロック信号36のロー(LOW)レベルを基準電源VL53よりも低く、外部クロック信号36のハイ(HIGH)レベルを基準電源VH52よりも高い信号となるようにクロックの振幅を設定し、且つ、そのようになるように基準電源VH52および基準電源VL53を設定することで、スイッチ(S1)55が常にオフ状態(つまり出力VCOM(54)がロー)になるようにしておく。これにより、外部クロック36は抵抗(R1)34を駆動する必要がなくなり、高インピーダンスの（電流駆動能力の小さい）外部クロック信号を用いることができる。
【００１８】
図４は、図２に示したコンパレータ(COMP1)の第１の具体的構成例を示す図である。図４に示す第１の具体的構成例では、入力信号(VI)511を比較器入力の(+)端に受ける第１比較器512と、入力信号(VI)511を比較器入力の(−)端に受ける第２比較器513と、第１比較器512及び第２比較器513の出力を受ける論理和回路（オア回路）514とで構成され、論理和回路514の出力端からコンパレータ(COMP1)の出力(VCOM)517を得るものである。上記において第１比較器512の比較器入力の(−)端には、基準電源VH(515)が接続され、また第２比較器513の比較器入力の(+)端には、基準電源VL(516)が接続される。そして図４に示す構成では、基準電源VL(516)＜入力信号(VI)(511)＜基準電源VH(515)ではコンパレータ(COMP1)の出力(VCOM)517はローレベル(L)であり、それ以外ではハイレベル(H)となる。
【００１９】
図５は、図２に示したコンパレータ(COMP1)の第２の具体的構成例を示す図である。図５に示す第２の具体的構成例では、入力信号(VI)521を比較器入力の(−)端に受ける第３比較器522と、入力信号(VI)521を比較器入力の(+)端に受ける第４比較器523と、第３比較器522及び第４比較器523の出力を受ける論理積回路（アンド回路）524とで構成され、論理積回路524の出力端からコンパレータ(COMP1)の出力(VCOM)527を得るものである。上記において第３比較器522の比較器入力の(+)端には、基準電源VH(525)が接続され、また第４比較器523の比較器入力の(−)端には、基準電源VL(526)が接続される。そして図５に示す構成では、基準電源VL(526)＜入力信号(VI)(521)＜基準電源VH(525)ではコンパレータ(COMP1)の出力(VCOM)527はハイレベル(H)であり、それ以外ではローレベル(L)となる。
【符号の説明】
【００２０】
30  クロック同期回路(内部クロック使用)
31  外付けコンデンサ(COSC)
32  接続端子（入力端子）
33  ヒステリシスインバータ
34  抵抗(R1)
35  クロック同期回路の出力信号(VOSC)
36  外部クロック(CK)
40  クロック同期回路(外部クロック使用)
50  クロック同期回路(外部クロック使用)
51  コンパレータ(COMP1)
52  基準電源１(VH)
53  基準電源２(VL)
54  コンパレータ出力(VCOM)
55  スイッチ(S1)
511   入力信号(VI)
512   第１比較器
513   第２比較器
514   論理和回路（オア回路）
515   基準電源１(VH)
516   基準電源２(VL)
517   VCOM(コンパレータ出力)
521   入力信号(VI)
522   第３比較器
523   第４比較器
524   論理積回路（アンド回路）
525   基準電源１(VH)
526   基準電源２(VL)
527   VCOM(コンパレータ出力)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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