(57)【要約】【課題】リーク電流等の特性の良好な半導体デバイスを提供する。【解決手段】縦型ＭＯＳＦＥＴ１０は、ＧａＮ基板１１の上に形成されたｎ型半導体領域（第１導電型半導体領域）であるＧａＮ層１３を備えている。ＧａＮ層１３を囲む正六角形リング状のウェル１５（第２導電型半導体領域）が設けられている。ウェル１５は、ｐ型ＧａＮからなり、ウェル１５とＧａＮ層１３との境界面１５ａ，１５ｂはｍ面である。境界面１５ａ，１５ｂは、プラズマエッチングによってパターニングされた後、異方性ウエットエッチングされている。この構造により、ウェルとＧａＮ層１３との境界面１５ａ，１５ｂに形成されるｐｎ接合の凹凸が小さくなる。よって、リーク電流が低減され、耐圧が向上する。【選択図】図１
2010067670.tif 000002
【特許請求の範囲】
【請求項１】
｛ 0 0 0 1｝面に設けられた活性領域である第１導電型半導体領域と、
第２導電型半導体からなり、前記第１導電型半導体領域の側方を囲むウェルとを備え、
前記ウェルの側面は、｛ 1-1 0 0｝面である、ウェル構造。
【請求項２】
請求項１記載のウェル構造において、
前記ウェルと第１導電型半導体領域との境界面は、異方性ウエットエッチングされている、ウェル構造。
【請求項３】
請求項１または２記載のウェル構造を備えている半導体デバイス。
【請求項４】
請求項３記載の半導体デバイスにおいて、
前記第１導電型半導体領域およびその周囲のウェル上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ウェル内に形成された高濃度第１導電型半導体領域と、
を備え
パワートランジスタとして機能する、半導体デバイス。
【請求項５】
ｃ面基板上の第１導電型半導体領域の上に、ｍ面に沿った側面を有するマスク膜を形成する工程（ａ）と、
前記工程（ａ）の後で、前記マスク膜を用いて、前記第１導電型半導体領域をエッチングして、凹部を形成する工程（ｂ）と、
前記凹部に、第２導電型半導体を埋め込んでウェルを形成する工程（ｃ）と、
を含むウェル構造の形成方法。
【請求項６】
請求項５記載のウェル構造の形成方法において、
前記工程（ｂ）では、プラズマエッチングを行なった後、異方性ウエットエッチングを行う、ウェル構造の形成方法。
【請求項７】
ｃ面基板上の第１導電型半導体領域の上に、ウェルとなる第２導電型半導体領域をエピタキシャル成長させる工程（ａ）と、
前記第２導電型半導体領域の上に、側面がｍ面に沿った開口部を有するマスク膜を形成する工程（ｂ）と、
前記マスク膜を用いて、前記第２導電型半導体領域をエッチングして、第２導電型半導体領域に開口を形成する工程（ｃ）と、
前記開口内に、第１導電型半導体を埋め込む工程（ｄ）と、
を含むウェル構造の形成方法。
【請求項８】
請求項７記載のウェル構造の形成方法において、
前記工程（ｃ）では、プラズマエッチングを行なった後、異方性ウエットエッチングを行う、ウェル構造の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェル構造，その形成方法、およびウェル構造を備えた半導体デバイスに係り、特に、耐圧特性の改善対策に関する。
【背景技術】
【０００２】
従来より、高耐圧の大電力型半導体デバイスとして、たとえば特許文献１の半導体デバイスが知られている。同文献の技術では、稠密六方格子の結晶構造を有するｃ面ＳｉＣ基板に縦型ＭＯＳＦＥＴを設けている（同文献の図１参照）。同文献の図１に開示されるように、ＳｉＣ基板１上には、第１エピ層２１，第２エピ層２２が順次エピタキシャル成長されている。第２エピ層２２にｐ型ウェル３が形成され、ｐ型ウェル３内に高濃度ｎ型ソース領域４が形成されている。第２エピ層２２およびその周囲のウェル３の上には、ゲート絶縁膜５とゲート電極Ｇとが形成されている。
【０００３】
縦型ＭＯＳＦＥＴのオン時には、ＳｉＣ基板１→第１エピ層２１→第２エピ層２２→ｐ型ウェル→ソース領域４の順に、縦方向に電流が流れる。このように基板の縦方向に大量の電流を流すことができるので、パワートランジスタとして適した構造である。
【特許文献１】特開２０００−２８６４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
同文献の技術では、第１エピ層２１のドーパント濃度を高く，層厚を小さくしている。一方、第２エピ層２２のドーパント濃度を低く、層厚を大きくしている。これにより、ドリフト抵抗を抑えて、高耐圧でオン抵抗の小さい縦型ＭＯＳＦＥＴを提供しようとしている。
しかしながら、このような構造では、耐圧の向上には限界がある。一般に、縦型ＭＯＳＦＥＴの各部には、転位や加工時のダメージ層が存在している。これらの欠陥は、リークパスを生じさせる。特に、ｐ型ウェル３と第２エピ層２２との間のｐｎ接合部を介して、リークパスが発生すると、設計通りの耐圧が得られない。
【０００５】
本発明の目的は、ウェル構造の改善により、耐圧等の特性の良好な半導体デバイスを提供することにある。
【課題を解決するための手段】
【０００６】
本発明のウェル構造は、｛ 0 0 0 1｝面（以下、慣用呼称を用いて、「ｃ面」という）基板上の第１導電型半導体領域の側方を囲む第２導電型ウェルを備えている。そして、第２導電型ウェルの側面は、（｛ 1-1 0 0｝面（以下、慣用呼称を用いて、「ｍ面」という）である。第１導電型半導体領域は、電界効果型トランジスタ，ＩＧＢＴなどの活性領域である。
【０００７】
この構造により、本発明では、以下の作用効果が得られる。第２導電型半導体領域であるウェルと、第１導電型半導体領域との境界層にｐｎ接合が形成されている。そして、ウェルの側面はｍ面であり、結晶構造上、ｃ面に垂直な面である。ｍ面は基板面にほぼ垂直な面である。これにより、ウェルの側面の側方における凹凸が大きい場合に比べ、電界の局部的集中が緩和される。よって、ウェルと第１導電型半導体領域との間のｐｎ接合部を介したリーク電流が低減される。このリーク電流の低減により、ウェルを備えた半導体デバイスの耐圧が向上する。
【０００８】
第１導電型半導体領域とウェルとの境界面は、異方性ウエットエッチングされていることが好ましい。ｍ面は、被エッチング速度が遅いので、ウェットエッチングすると、異方性ウェットエッチングとなり、基板面に垂直で平坦な面となる。第１導電型半導体領域またはウェルの一方の側面が異方性ウエットエッチングされていればよい。側面が、異方性ウエットエッチングされていることにより、パターニング時の加工ダメージが除去される。また、平滑性が極めて高くなることで、電界の集中がさらに緩和される。よって、活性領域におけるリークパスの発生がより効果的に抑制され、上述の効果が顕著に得られる。
【０００９】
本発明の半導体デバイスは、上記ウェル構造を備え、第１導電型領域を活性領域とするものである。これにより、高耐圧の半導体デバイスが得られる。半導体デバイスとしては、電界効果型トランジスタ，ＩＧＢＴ、などがある。
これにより、上述の作用効果が得られ、高耐圧の半導体デバイスが実現する。
【００１０】
半導体デバイスの例として、第１導電型半導体領域およびその周囲のウェル上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極と、ウェル内に形成された濃度第１導電型半導体領域を備えたパワートランジスタがある。パワートランジスタの例としては、ＭＯＳＦＥＴ，ＩＧＢＴ等がある。ＭＯＳＦＥＴにおいては、高濃度第１導電型半導体領域は、ソース領域である。ＩＧＢＴにおいては、高濃度第１導電型半導体領域は、エミッタ領域である。
【００１１】
この構造により、チャネル領域となるゲート絶縁膜近傍のウェルにおいて、リーク電流が低減され、耐圧の向上に加えて、オン動作特性も向上する。
【００１２】
本発明の第１のウェル構造の形成方法は、以下の手順を含んでいる。
まず、ｃ面基板上の第１導電型半導体領域の上に、ｍ面に沿った側面を有するマスク膜を形成する。次に、マスク膜を用いて第１導電型半導体領域をエッチングして、凹部を形成する。さらに、凹部に第２導電型半導体を埋め込んでウェルを形成する。凹部を形成する際には、プラズマエッチングを行なった後、異方性ウエットエッチングを行うことが好ましい。
【００１３】
本発明の第２のウェル構造の形成方法は、以下の手順を含んでいる。
まず、ｃ面基板上の第１導電型半導体領域の上に、ウェルとなる第２導電型半導体領域をエピタキシャル成長させる。次に、第２導電型半導体領域の上に、ｍ面に沿った側面を有するマスク膜を形成する。次に、マスク膜を用いて、前記第２導電型半導体領域をエッチングして、開口を形成する。さらに、開口内に第１導電型半導体を埋め込む。開口を形成する際には、プラズマエッチングを行なった後、異方性ウエットエッチングを行うことが好ましい。
【００１４】
上記第１または第２のウェル構造の形成方法により、本発明のウェル構造が得られる。よって、このウェル構造を備えた半導体デバイスの耐圧特性が向上する。
【発明の効果】
【００１５】
本発明のウェル構造，その形成方法または半導体デバイスによると、リーク電流の小さい高耐圧の半導体デバイスを実現することができる。
【発明を実施するための最良の形態】
【００１６】
図１（ａ），（ｂ）は、本発明の実施形態に係る縦型ＭＯＳＦＥＴ１０の構造を示す断面図および平面図である。図１（ａ）は、縦型ＭＯＳＦＥＴ１０の１つのトランジスタセルの断面構造を示している。図１（ｂ）は、縦型ＭＯＳＦＥＴ１０の平面構造の一部を示している。
【００１７】
縦型ＭＯＳＦＥＴ１０は、ＧａＮ基板１１と、ＧａＮ基板１１の上に形成されたバッファ層１４およびＧａＮ層１３とを備えている。ＧａＮ基板１１は自立基板であって、その厚さは約４００μｍである。ＧａＮ層１３の厚さは約７μｍである。
【００１８】
ＧａＮ基板１１の本体部は、約３×１０１８ｃｍ−３の比較的高濃度のｎ型ドーパントを含んでいる。ＧａＮ層１３（ドリフト層）は、１×１０１６ｃｍ−３程度の低濃度のｎ型（第１導電型）ドーパントを含む第１導電型半導体領域である。ＧａＮ層１３とＧａＮ基板１１との間の厚さ１μｍ程度の領域はバッファ層１４である。バッファ層１４は、１×１０１７ｃｍ−３程度のｎ型ドーパントを含んでいる。
【００１９】
ＧａＮ層１３内には、ｐ型（第２導電型）ドーパントを含む第２導電型半導体領域であるウェル１５が形成されている。本実施の形態では、ウェル１５は、約３×１０１７ｃｍ−３のｐ型ドーパントを含んでいる。
【００２０】
また、ウェル１５内には、高濃度のｎ型ドーパントを含むソース領域１６が形成されている。本実施の形態では、ソース領域１６は、約５×１０１９ｃｍ−３の高濃度のｎ型ドーパントを含んでいる。
【００２１】
ＧａＮ層１３およびその周囲のウェル１５の上には、シリコン酸化膜からなるゲート絶縁膜２１が形成されている。ゲート絶縁膜２１の上には、Ｎｉ／Ａｕからなるゲート電極２５が形成されている。また、ソース領域１６およびウェル１５に跨って、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ膜からなるソース電極２３が形成されている。ＧａＮ基板１１の裏面には、Ｔｉ／Ａｌ／Ｔｉ／Ａｕからなるオーミック電極である裏面電極２６が形成されている。ＧａＮ基板１１はドレイン領域として機能し、裏面電極２６はドレイン電極として機能する。
【００２２】
この縦型ＭＯＳＦＥＴ１０の各トランジスタセルにおいて、ウェル領域１５の最上部がチャネル領域Ｒchである。オン時には、電流が、裏面電極２６からＧａＮ基板１１→バッファ層１４→ＧａＮ層１３の順に縦方向に流れる。さらに、電流は、ＧａＮ層１３からウェル領域１５の最上部のチャネル領域Ｒchを経て、ソース領域１６に達する。チャネル領域Ｒchにおいては、キャリアである電子がソース領域１６からＧａＮ層１３に向かって走行する。このチャネル領域Ｒchにおける電子の移動度は、チャネル移動度と呼ばれる。
【００２３】
図１（ｂ）に示すように、ウェル１５の平面形状は正六角形リングである。ウェル１５の寸法は、最長内径が４μｍ程度、リング幅が１５μm程度、深さが０．５μm程度である。同様に、ソース領域１６の平面形状は正六角形リングである。ソース領域１６の寸法は、最長内径が１０μｍ程度、リング幅が７μm程度、深さが０．１μm程度である。また、図１（ｂ）には図示されていないが、ゲート電極２５の平面形状は正六角形である。ソース電極２３の平面形状は、正六角形リングである。
【００２４】
ここで、ＧａＮ基板１１，ＧａＮ層１３およびウェル１５は、稠密六方格子の結晶構造を有するＧａＮからなる。図１（ｂ）の左図に示すように、ＧａＮ基板１１，ＧａＮ層１３およびウェル１５の面方位はｃ面（｛ 0 0 0 1｝面）である。そして、ウェル１５とＧａＮ層１３との境界面１５ａ、１５ｂは、ｍ面（｛ 1-1 0 0｝面）である。なお、本実施の形態では、ウェル１５とソース領域１６との境界面１５ｃ，１５ｄもｍ面である。
【００２５】
−製法１−
図２（ａ）〜（ｆ）および図３（ａ）〜図３（ｄ）は、実施の形態の製法１に係る縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
まず、図２（ａ）に示す工程で、ＧａＮ基板１１の上に、バッファ層１４およびＧａＮ層１３を成長させる。成長に際しては、周知の有機金属成長法を用いる。バッファ層１４にはキャリア濃度が約１×１０１７ｃｍ−３のｎ型ドーパントを含ませる。ＧａＮ層１３にはキャリア濃度が約１×１０１６ｃｍ−３（または１×１０１６ｃｍ−３以下）のｎ型ドーパントを含ませる。
【００２６】
続いて、ＧａＮ層１３の上に、ＳｉＯ２膜およびレジスト膜を順次堆積し、フォトリソグラフィーにより、レジストマスク３５を形成する。レジストマスク３５は、平面形状がほぼ正六角形リングの開口を有している。レジストマスク３５の側面３５ａ，３５ｂは、ＧａＮ層１３のｍ面に沿うように、形成されている。
【００２７】
なお、レジストマスク３５の側面３５ａ，３５ｂの全体が、ＧａＮ層１３のｍ面に平行でなくてもよい。レジストマスク３５の側面３５ａ，３５ｂの下端部がＧａＮ層１３のｍ面に沿っていればよい。これにより、後の工程で、境界面１５ａ，１５ｂがｍ面であるウェル１５が形成される。
【００２８】
そして、レジストマスク３５を用いて、ＳｉＯ２膜をパターニングして、マスクパターン３０を形成する。つまり、マスクパターン３０の側面３０ａ，３０ｂは、ＧａＮ層１３のｍ面に沿っている。
【００２９】
次に、図２（ｂ）に示す工程で、レジストマスク３５およびマスクパターン３０を付けた状態で、ＧａＮ層１３をプラズマエッチングする。その際、平行平板型プラズマ装置（ＲＩＥ）を用い、エッチングガスとして、Ｃｌ２およびＢＣｌ２を流す。本例のエッチング条件は、電力密度が０．００４Ｗ／ｍｍ２、チャンバ内圧力が１０mTorr〜２００mTorr、電極温度が２５℃〜４０℃、ガス流量は、Ｃｌ２が４０ｓｃｃｍ、ＢＣｌ２が４ｓｃｃｍである。ただし、以上の条件に限定されるものではない。ＧａＮ層１３を深さ０．５μｍまで掘り込んだ地点で、プラズマエッチングを終了する。
【００３０】
これにより、平面形状がほぼ正六角形リングの凹部Ｒrcが形成される。凹部Ｒrcは、図１（ｂ）に示すウェル１５の輪郭を構成している。凹部Ｒrcの側面は、ＧａＮ結晶のｍ面（｛ 1-1 0 0｝面）である。凹部Ｒrcの底面は、ＧａＮ結晶のｃ面（｛ 0 0 0 1｝面）である。この時点で、凹部Ｒrcの表面部には、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）に亘ってエッチングダメージ層が発生している。
【００３１】
なお、エッチングガスは、Ｃｌ２単体でもよく、Ｃｌ２とＡｒ、Ｃｌ２とＮ２、Ｃｌ２とＢＣｌ２、Ｎ２、などを用いてもよい。これらのエッチングガスを用いることにより、ＧａＮ層１３に与えるダメージを極力抑制することができる。プラズマ発生装置は、ＲＩＥタイプに限定されるものではない。プラズマ発生装置として、ＩＣＰ等、他のタイプのプラズマ発生装置を用いることも可能である。
【００３２】
プラズマエッチングが終了すると、有機洗浄を行ない、アッシング等により、レジストマスク３５を完全に除去する。
【００３３】
続いて、ＧａＮのウエットエッチングを行う。その際、基板全体を、温度約８５℃の２５％ＴＭＡＨ水溶液（水酸化テトラメチルアンモニウム水溶液）に浸漬する。この処理により、プラズマエッチングによって、ＧａＮ層１３の表面部に生じたダメージ層を除去する。ダメージ層の深さは、用いるプラズマ発生装置やプラズマエッチングの条件によって異なる。そこで、ウエットエッチング工程は、ダメージ層が実質的に除去されるまで行われる。「実質的に除去される」とは、ダメージ層が、後述するリーク電流に影響を及ぼさない程度まで除去されることを意味する。
【００３４】
上記ウエットエッチングを行なうためのエッチング液は、ＴＭＡＨ水溶液に限られない。エッチング液として、基板の材質（本実施の形態では，ＧａＮ）に応じて適切なものを用いることができる。ＴＭＡＨ水溶液を用いる場合でも、その濃度は２５％に限られるものではない。ＴＭＡＨ水溶液の濃度，温度等の条件も、適宜選択することができる。
【００３５】
次に、図２（ｃ）に示す工程で、マスクパターン３０は残した状態で、ＧａＮ結晶のエピタキシャル成長を行なって、ｐ型ＧａＮ成長層１５ｘを形成する。ｐ型ＧａＮ成長層１５ｘには、キャリア濃度が約３×１０１７ｃｍ−３のｐ型ドーパントを含ませる。このとき、ｐ型ＧａＮ成長層１５ｘのうちＧａＮ層１３に接する部分（凹部Ｒrcの部分）には、ＧａＮ結晶が成長する。ＳｉＯ２からなるマスクパターン３０に接する部分には、多結晶ＧａＮまたはアモルファスＧａＮが成長する。
【００３６】
次に、図２（ｄ）に示す工程で、フッ酸によりＳｉＯ２膜からなるマスクパターン３０を除去する。このリフトオフにより、ｐ型ＧａＮ成長層１５ｘのうち多結晶ＧａＮまたはアモルファスＧａＮからなる部分は除去される。そして、凹部Ｒrc内にウェル１５が残される。
【００３７】
ウェル１５とＧａＮ層１３との境界面１５ａ，１５ｂは、ｍ面である。ウェル１５の上面は、リフトオフ条件によるが、一般には、凹凸の大きい面である。よって、平坦化することが好ましい。平坦化するには、たとえばＣＭＰ（Chemical Mechanical Polishing）や、エッチバック法がある。その後、ＧａＮ層１３およびウェル１５の上面をウエットエッチングすることが好ましい。
【００３８】
次に、図２（ｅ）に示す工程で、ウェル１５内に、高濃度ｐ型ドーパントを含むソース領域１６を形成する。本実施の形態では、ソース領域１６の形成は、ウェル１５の形成と同様に、凹部の形成、エピタキシャル成長を利用して行う。その際、図２（ｂ）に示す凹部Ｒrcの形成時と同様に、ソース領域１６の輪郭となる凹部の側面をｍ面としている。
【００３９】
ソース領域１６は、深さが浅いことから、エピタキシャル成長法に代えて、イオン注入法を用いてもよい。その場合、多段の高エネルギーイオン注入を利用することができる。
また、ウェル１５にソース電極２３から電圧を効率よく印加するために、ウェル１５内にｐ＋コンタクト領域を形成してもよい。
【００４０】
次に、図２（ｆ）に示す工程で、熱酸化法又はＣＶＤ法により、基板上に、厚み約５０ｎｍのシリコン酸化膜からなるゲート絶縁膜２１を形成する。
【００４１】
次に、図３（ａ）に示す工程で、ＧａＮ基板１１の裏面上に裏面電極２６を形成する。裏面電極２６の形成手順は、以下の通りである。蒸着前洗浄として、１０％塩酸にて３分間洗浄をした後、多層膜であるＴｉ／Ａｌ／Ｔｉ／Ａｕ膜（厚さ２０／１００／２０／２００ｎｍ）を蒸着法によって堆積する。
【００４２】
次に、図３（ｂ）に示す工程で、ゲート絶縁膜２１のうちソース領域１３及びウェル領域１５の上方に位置する部分を開口する。さらに、たとえばリフトオフ法などを用いて、露出しているソース領域１３及びウェル領域１５の上に、ソース電極２３を形成する。ソース電極２３は、たとえばＴｉ／Ａｌ／Ｔｉ／Ａｕ膜（厚さ２０／１００／２０／２００ｎｍ）からなる。
【００４３】
次に、図３（ｃ）に示す工程で、窒素雰囲気中，６００℃，２分間の条件で、ＧａＮ基板１１と、ソース電極２３および裏面電極２６との合金化熱処理を行なう。これにより、裏面電極２６とＧａＮ基板１３とがオーミック接触し、ソース電極２３とソース領域１６とがオーミック接触する。
【００４４】
次に、図３（ｄ）に示す工程で、ゲート絶縁膜２１の上にソース電極２３とは離間した位置に、Ｎｉ／Ａｕからなるゲート電極２５を形成する。
以上の処理により、図１（ａ），（ｂ）に示す縦型ＭＯＳＦＥＴ１０が形成される。
【００４５】
−製法２−
図４（ａ）〜（ｆ）は、実施の形態の製法２に係る縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
まず、図４（ａ）に示す工程で、製法１と同様の条件で、バッファ層１４および下側ＧａＮ層１３ｘを成長させる。さらに、下側ＧａＮ層１３ｘの上に、ｐ型ドーパントを含むウェル用ＧａＮ層１５ｙ（第２導電型半導体領域）を形成する。ウェル用ＧａＮ層１５ｙ中のｐ型ドーパントの濃度は、製法１と同様である。ウェル用ＧａＮ層１５ｙと下側ＧａＮ層１３ｘとの厚みを加算した値が、ＧａＮ層１３全体の厚みに相当する。
【００４６】
続いて、ウェル用ＧａＮ層１５ｙの上に、ＳｉＯ２膜およびレジスト膜を順次堆積し、フォトリソグラフィーにより、レジストマスク３５を形成する。レジストマスク３５の平面形状は、ほぼ正六角形リングである。レジストマスク３５の側面３５ａ，３５ｂは、ＧａＮ層１３のｍ面に沿うように、形成されている。
【００４７】
製法１と同様の理由により、レジストマスク３５の側面３５ａ，３５ｂの全体が、ＧａＮ層１３のｍ面に平行でなくてもよい。
【００４８】
そして、レジストマスク３５を用いて、ＳｉＯ２膜をパターニングして、マスクパターン３０を形成する。つまり、マスクパターン３０の側面３０ａ，３０ｂは、ウェル用ＧａＮ層１５ｙのｍ面に沿っている。
【００４９】
次に、図４（ｂ）に示す工程で、製法１と同様の条件で、ウェル用ＧａＮ層１５ｙをプラズマエッチングする。用いるエッチングガス，エッチング条件，プラズマ装置は、実施の形態１と同様である。ウェル用ＧａＮ層１５ｙを深さ方向に除去するまで掘り込んだ地点で、プラズマエッチングを終了する。
【００５０】
これにより、平面形状がほぼ正六角形リングのウェル１５が形成され、ウェル１５の側方に凹部Ｒrcが形成される。ウェル１５の側面（境界面１５ａ，１５ｂ）は、ＧａＮ結晶のｍ面（｛ 1-1 0 0｝面）である。凹部Ｒrcの底面は、ＧａＮ結晶のｃ面（｛ 0 0 0 1｝面）である。この時点で、ウェル１５の側面および凹部Ｒrcの底面には、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）に亘ってエッチングダメージ層が発生している。
【００５１】
次に、図4（ｃ）に示す工程で、マスクパターン３０は残した状態で、ＧａＮ結晶のエピタキシャル成長を行なって、上側ＧａＮ層１３ｙを形成する。上側ＧａＮ層１３ｙには、下側ＧａＮ層１３ｘと同じキャリア濃度のｎ型ドーパントを含ませる。このとき、上側ＧａＮ層１３ｙのうち下側ＧａＮ層１３ｘに接する部分（凹部Ｒrcの部分）には、ＧａＮ結晶が成長する。ＳｉＯ２からなるマスクパターン３０に接する部分には、多結晶ＧａＮまたはアモルファスＧａＮが成長する。次に、フッ酸により、ＳｉＯ２膜からなるマスクパターン３０を除去する。
【００５２】
次に、図４（ｄ）に示す工程で、たとえば酸化クロムの微粒子を含むアルカリ溶液を用いたＣＭＰ（Chemical Mechanical Polishing）を行う。このＣＭＰにより、上側ＧａＮ層１５ｙのうち多結晶ＧａＮまたはアモルファスＧａＮからなる部分は除去される。そして、凹部Ｒrc内に残された上側ＧａＮ層１３ｙと下側ＧａＮ層１３ｘとによって、ＧａＮ層１３が形成される。エッチバック法を用いてもよい。
【００５３】
次に、図４（ｅ），（ｆ）に示す工程で、製法１における図２（ｅ），（ｆ）と同じ処理を行う。その語の工程の図示は省略するが、製法１における図３（ａ）〜（ｄ）と同じ処理を行なう。
【００５４】
なお、製法１および２において、アッシング等により、レジストマスク２０を除去する処理は、必ずしも必要でない。２５％ＴＭＡＨ水溶液によるウエットエッチングの時間によっては、レジストマスク２０を除去することも可能だからである。
【００５５】
本実施の形態によると、ウェル１５とＧａＮ層１３との境界面１５ａ，１５ｂをｍ面としたことにより、以下の効果が得られる。
第１導電型半導体領域であるＧａＮ層１５と、第２導電型半導体領域であるウェル１５との境界面１５ａ，１５ｂ付近にｐｎ接合が形成されている。境界面１５ａ，１５ｂはｍ面であり、結晶構造上、ｃ面に垂直な面である（図１（ｂ）左図参照）。
ｍ面はａ面等に比較してエッチング速度が遅い。したがって、エッチングによってパターニングすると、境界面１５ａ，１５ｂは、凹凸の小さい平面となる。これにより、境界面１５ａ，１５ｂの側方における凹凸が大きい場合に比べ、電界の局部的集中が緩和される。よって、縦型ＭＯＳＦＥＴ１０のウェル１５−ＧａＮ層１３間におけるリーク電流が低減される。このリーク電流の低減により、縦型ＭＯＳＦＥＴ１０の耐圧が向上する。
【００５６】
また、チャネル領域Ｒchの両側のｐｎ接合部の凹凸が小さいことで、キャリア（電子）が受ける散乱も小さくなる。よって、チャネル移動度が高くなり、パワーデバイスである縦型ＭＯＳＦＥＴ１０の動作特性が向上する。
【００５７】
また、本実施の形態では、ウェル１５とソース領域１６との境界面１５ｃ，１５ｄもｍ面である。よって、上記と同様の作用により、ウェル１５とソース領域１６との間のリークパスの発生が抑制され、耐圧がさらに向上する。
【００５８】
図５（ａ），（ｂ）は、順に、ＧａＮのプラズマエッチング時の側面と、ウエットエッチング後の側面とを示すＳＥＭ写真図である。図５（ａ）に示すように、プラズマエッチングにより、ｃ面ＧａＮ基板を、ｍ面とａ面とが現れるようにパターニングする。
【００５９】
一方、図５（ｂ）に示すように、２時間のウエットエッチング後には、ａ面であった部分にもｍ面が現れる。ｍ面とａ面とが交差するコーナー部には、広いｍ面が現れる。ｍ面は、極めて平坦で、表面が滑らかである。
【００６０】
よって、ウェル１５とＧａＮ層１３との境界面１５ａ，１５ｂがＧａＮ層１３のｍ面となるように、パターニングしておけば、平滑な境界面１５ａ，１５ｂが得られる。したがって、ウエットエッチングにより、境界面１５ａ，１５ｂがＧａＮ層１３に、より垂直に近づく。よって、上述の耐圧向上効果がより確実に得られる。
【００６１】
しかも、ウエットエッチングにより、プラズマエッチングの際に生じた加工ダメージが低減される。よって、欠陥を介したリークパスの発生が抑制される。このリークパスのさらなる低減により、縦型ＭＯＳＦＥＴ１０の耐圧特性がより向上する。
【００６２】
上記実施形態においては、半導体層としてＧａＮ基板およびＧａＮエピタキシャル成長層を設けた例について説明した。しかし、本発明の縦型ＭＯＳＦＥＴは、ＳｉＣ，ＡｌＮなど、他の稠密六方型結晶構造を有する半導体基板に対しても適用することができる。
【００６３】
上記実施の形態においては、本発明の半導体デバイスを、縦型ＭＯＳＦＥＴとしたが、本発明はこれに限定されるものではない。本発明は、ｃ面基板上にウェル構造を有するものであれば、他の半導体デバイスにも適用することができる。他の半導体デバイスの例としては、横型ＭＯＳＦＥＴ，ＩＧＢＴ，ＪＦＥＴ，サイリスタなどが挙げられる。それらの半導体デバイスにおいても、ウェルの側面がｍ面であることにより、凹凸の小さい平面が得られる。したがって、他の領域との境界におけるリーク電流の小さい、高耐圧の特性を発揮することができる。
【００６４】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００６５】
本発明によって製造された半導体バイスは、各種電子機器中の回路要素として利用することができる。
【図面の簡単な説明】
【００６６】
【図１】（ａ），（ｂ）は、順に、実施の形態に係る縦型ＭＯＳＦＥＴの断面図および平面図である。
【図２】（ａ）〜（ｆは、実施の形態の製法１に係る縦型ＭＯＳＦＥＴの製造工程の前半部分を示す断面図である。
【図３】（ａ）〜（ｄ）は、実施の形態の製法１に係る縦型ＭＯＳＦＥＴの製造工程の後半部分を示す断面図である。
【図４】（ａ）〜（ｆ）は、実施の形態の製法２に係る縦型ＭＯＳＦＥＴの製造工程の前半部分を示す断面図である。
【図５】（ａ），（ｂ）は、順に、ＧａＮ基板のプラズマエッチング時の側面と、ウエットエッチング後の側面とを示すＳＥＭ写真図である。
【符号の説明】
【００６７】
Ｒrc  凹部
Ｒch  チャネル領域
１０  縦型ＭＯＳＦＥＴ
１１  ＧａＮ基板
１３  ＧａＮ層（第１導電型半導体領域）
１３ｘ  下側ＧａＮ層
１３ｙ  上側ＧａＮ層
１４  バッファ層
１５  ウェル（第２導電型半導体領域）
１５ａ  内側面
１５ｂ  外側面
１５ｃ，１５ｂ  境界面
１５ｘ  ｐ型ＧａＮ成長層
１５ｙ  ウェル用ＧａＮ層
１６  ソース領域
２１  ゲート絶縁膜
２３  ソース電極
２５  ゲート電極
２６  裏面電極
３０  マスクパターン
３０ａ，３０ｂ  側面
３５  レジストマスク
３５ａ，３５ｂ  側面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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