(57)【要約】【課題】クロック信号に乗るジッタを低減することが可能なジッタ低減回路および半導体集積回路の提供を図る。【解決手段】第１クロック信号CLK1の第１周波数を測定する第１周波数測定回路１１と、第２クロック信号CLK2の第２周波数を測定する第２周波数測定回路１２と、測定された前記第１および第２周波数を比較し、該第１および第２周波数が所定の関係に有るかどうかを判定する周波数比較判定回路２０と、前記周波数比較判定回路からの第１制御信号CNT1を受け取り、前記第１クロック信号の遅延を制御して前記第２クロック信号によるジッタを低減する第１遅延制御回路４１と、を有するように構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１クロック信号の第１周波数を測定する第１周波数測定回路と、
第２クロック信号の第２周波数を測定する第２周波数測定回路と、
測定された前記第１および第２周波数を比較し、該第１および第２周波数が所定の関係に有るかどうかを判定する周波数比較判定回路と、
前記周波数比較判定回路からの第１制御信号を受け取り、前記第１クロック信号の遅延を制御して前記第２クロック信号によるジッタを低減する第１遅延制御回路と、を有することを特徴とするジッタ低減回路。
【請求項２】
請求項１に記載のジッタ低減回路において、
前記比較判定回路は、前記第１周波数をｆ１とし、前記第２周波数をｆ２とするとき、２×ｆ２／ｆ１が幅を持った自然数である場合には、前記第１遅延制御回路において前記第１クロック信号に遅延を与えないように前記第１制御信号を出力し、２×ｆ２／ｆ１が幅を持った自然数ではない場合には、前記第１遅延制御回路において前記第１クロック信号に第１遅延時間を与えるように前記第１制御信号を出力することを特徴とするジッタ低減回路。
【請求項３】
請求項２に記載のジッタ低減回路において、
前記比較判定回路は、
２×ｆ２／ｆ１を演算する第１演算器と、
前記第１演算器の演算による商で小数値の数ビットの論理和を取って第１制御信号を出力する第１判定回路と、を有することを特徴とするジッタ低減回路。
【請求項４】
請求項２または３に記載のジッタ低減回路において、
前記第１遅延時間は、ｎを自然数として、｛１／（２×ｆ２）｝×ｎにより与えられることを特徴とするジッタ低減回路。
【請求項５】
請求項１〜４のいずれか１項に記載のジッタ低減回路を有する半導体集積回路であって、さらに、
前記第１遅延制御回路からの第１制御クロック信号を受け取る第１内部回路と、
前記第２クロック信号を受け取る第２内部回路と、を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、ジッタ低減回路および半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）は、微細化と共に高集積化および高機能化が進んでおり、例えば、異なる周波数のクロック信号を使用する複数の内部回路を有するものや、動作モードによって所定のクロック信号の周波数が変化するもの等が提供されている。
【０００３】
このように、複数のクロック系統を有し、各クロック系統が異なる周波数で動作するＬＳＩでは、或るクロック系統のディジタル回路の動作によって電源電圧が変動すると、その電源電圧変動が電源ノイズとなって他のクロック信号の伝搬過程でジッタが乗る。
【０００４】
そのため、例えば、ジッタが乗ったクロック信号を使用する回路では、高速で正確なタイミングでの動作が困難になる。
【０００５】
図１は従来の半導体集積回路の一例を示すブロック図であり、電源ノイズの影響を受けないようにした半導体集積回路の例を示すものである。
【０００６】
図１において、参照符号５０は半導体集積回路（チップ）を示し、また、５００は半導体パッケージを示している。されに、参照符号５１はクロックバッファ、５２はデータブロック、５３はクロックドライバ、そして、５４はデータドライバを示している。
【０００７】
図１に示す従来の半導体集積回路において、クロックバッファ５１には、専用の電源線Ａおよび接地線ＡＧが接続され、また、データブロック５２には、専用の電源線Ｂおよび接地線ＢＧが接続される。
【０００８】
さらに、クロックドライバ５３には、専用の電源線Ｃおよび接地線ＣＧが接続され、そして、データドライバ５４には、専用の電源線Ｄおよび接地線ＤＧが接続される。
【０００９】
すなわち、クロックバッファ５１、データブロック５２、クロックドライバ５３およびデータドライバ５４といった各ディジタル回路に対して専用の電源線を用いて分離することで他のディジタル回路による電源ノイズがジッタとして回り込むのを抑制している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−０１９１００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来、半導体集積回路５０の内部において、各ディジタル回路の電源線を分離して或るディジタル回路で発生した電源ノイズが、例えば、同じ電源線を共有している他のクロック系回路に回り込むのを防いでクロックジッタを抑制するものが提案されている。
【００１２】
しかし、図１に示されるように、例えば、クロックバッファ５１，データブロック５２，クロックドライバ５３およびデータドライバ５４に対して専用の電源線および接地線を提供するには、半導体パッケージ５００にそのためのピンを設けなければならない。
【００１３】
ところで、前述したように、近年、複数のクロック系統を有し、各クロック系統が異なる周波数で動作するＬＳＩ（半導体集積回路）が増えてきている。
【００１４】
そして、このようなＬＳＩにおいて、ジッタを抑制するために、例えば、電源ノイズを発生する回路と他のクロック系回路に対して専用の電源線および接地線を提供するには、電源ピンやグランドピンの大幅な増加につながるため、現実的ではない。
【００１５】
さらに、近年のＬＳＩでは、低消費電力化を図るために、動的にクロック信号の周波数を変化させる技術があり、その場合、変化するクロック信号の周波数に対応したジッタ対策を講じなければならない。
【００１６】
この出願は、上述した課題に鑑み、クロック信号に乗るジッタを低減することが可能なジッタ低減回路および半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【００１７】
第１実施形態によれば、第１周波数測定回路と、第２周波数測定回路と、周波数比較判定回路と、第１遅延制御回路と、を有することを特徴とするジッタ低減回路が提供される。
【００１８】
第１周波数測定回路は、第１クロック信号の第１周波数を測定し、第２周波数測定回路は、第２クロック信号の第２周波数を測定する。
【００１９】
周波数比較判定回路は、測定された第１および第２周波数を比較し、該第１および第２周波数が所定の関係に有るかどうかを判定する。
【００２０】
第１遅延制御回路は、周波数比較判定回路からの第１制御信号を受け取り、第１クロック信号の遅延を制御して第２クロック信号によるジッタを低減する。
【発明の効果】
【００２１】
各実施例によれば、クロック信号に乗るジッタを低減することが可能なジッタ低減回路および半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】従来の半導体集積回路の一例を示すブロック図である。
【図２】本実施例のジッタ低減回路を有する半導体集積回路の一例を示すブロック図である。
【図３】図２のジッタ低減回路における周波数測定回路の一例を示すブロック図である。
【図４】図３の周波数測定回路の動作を説明するためのタイミング図である。
【図５】図２のジッタ低減回路における周波数比較判定回路の一例を示すブロック図である。
【図６】図５の周波数比較判定回路における判定回路の一例を示す図である。
【図７】図２のジッタ低減回路における遅延制御回路の一例を示すブロック図である。
【図８】２つの信号の周波数の比とジッタとの関係を説明するための図である。
【図９】本実施例のジッタ低減回路による遅延時間とジッタとの関係を説明するための図である。
【図１０】図２のジッタ低減回路の動作を説明するためのタイミング図である。
【図１１】本実施例のジッタ低減回路におけるジッタが少ない条件を説明するための図である。
【発明を実施するための形態】
【００２３】
以下、本実施例のジッタ低減回路および半導体集積回路を、添付図面を参照して詳述する。
【００２４】
図２は本実施例のジッタ低減回路を有する半導体集積回路の一例を示すブロック図である。図２において、参照符号１は半導体集積回路、１０はジッタ低減回路、４１は第１内部回路、そして、４２は第２内部回路を示している。
【００２５】
図２に示されるように、本実施例の半導体集積回路１は、ジッタ低減回路１０、並びに、第１内部回路４１および第２内部回路４２を有する。
【００２６】
第１内部回路４１および第２内部回路４２は、それぞれジッタ低減回路１０から出力される異なるクロック信号（第１，第２制御クロック信号CLK1'，CLK2'）で動作する回路であり、例えば、様々な機能を実現するための論理回路やメモリ回路等である。
【００２７】
なお、半導体集積回路１は、例えば、ジッタ低減回路１０から出力される制御クロック信号CLK1'およびCLK2'を第１内部回路４１および第２内部回路４２に供給せずに、半導体集積回路１の外部に直接出力するように構成してもよい。
【００２８】
ジッタ低減回路１０は、第１周波数測定回路１１、第２周波数測定回路１２、周波数比較判定回路２０、第１遅延制御回路３１および第２遅延制御回路３２を有する。
【００２９】
第１周波数測定回路１１は、入力する第１クロック信号CLK1の周波数を測定して第１クロック周波数データf1dataを出力し、第２周波数測定回路１２は、入力する第２クロック信号CLK2の周波数を測定して第２クロック周波数データf2dataを出力する。
【００３０】
周波数比較判定回路２０は、第１クロック周波数データf1dataおよび第２クロック周波数データf2dataを受け取って比較し、第１遅延制御回路３１および第２遅延制御回路３２に対して制御信号CNT1およびCNT2を出力する。
【００３１】
第１遅延制御回路３１は、第１クロック信号CLK1，第２クロック周波数データf2dataおよび第１制御信号CNT1を受け取り、第１クロック信号CLK1に対して後述する遅延処理を行って第１制御クロック信号CLK1'を出力する。
【００３２】
第２遅延制御回路３２は、第２クロック信号CLK2，第１クロック周波数データf1dataおよび第２制御信号CNT2を受け取り、第２クロック信号CLK2に対して後述する遅延処理を行って第２制御クロック信号CLK2'を出力する。
【００３３】
すなわち、周波数比較判定回路２０は、例えば、２つの回路（４１，４２）にそれぞれ入力されるクロック信号（CLK1，CLK2)の周波数を、周波数測定回路（１１，１２）で得られたデータからその関係性を比較判定する。
【００３４】
そして、クロックにジッタが乗る条件であれば、周波数比較判定回路２０からの制御信号（CNT1，CNT2）をアクティブにして、遅延制御回路（３１，３２）に入力するクロック信号（CLK1，CLK2）に対して所定の遅延を与えてクロック信号に乗るジッタを低減する。
【００３５】
なお、図２では、２つのクロック信号CLK1，CLK2が相互に影響を及ぼしてそれぞれジッタを与える場合を示すが、例えば、第２クロック信号CLK2が第１クロック信号CLK1に対して与えるジッタのみを低減する場合には、第２遅延制御回路３２等は不要になる。
【００３６】
図３は図２のジッタ低減回路１０における周波数測定回路１１（１２）の一例を示すブロック図であり、図４は図３の周波数測定回路１１（１２）の動作を説明するためのタイミング図である。
【００３７】
ここで、第１および第２周波数測定回路１１，１２は同様の構成とされており、以下では、第１周波数測定回路１１を例として説明する。
【００３８】
図３に示されるように、第１周波数測定回路１１は、バイナリカウンタ１１１，レジスタ１１２およびインバータ１１３，１１４を有する。
【００３９】
第１クロック信号CLK1は、直列接続された２段のインバータ１１３，１１４を介してバイナリカウンタ１１１のイネーブル／リセット端子に供給されると共に、インバータ１１３で反転されてレジスタ１１２のクロック端子に供給される。
【００４０】
ここで、バイナリカウンタ１１１は、２段のインバータ１１３，１１４を介して入力される第１クロック信号CLK1が高レベル『Ｈ』の期間にイネーブルとなってカウント動作を行い、低レベル『Ｌ』の期間にリセットされる。
【００４１】
バイナリカウンタ１１１のクロック端子には基準クロック信号ref-clkが供給され、インバータ１１３，１１４を介してイネーブル／リセット端子に供給される第１クロック信号CLK1が高レベル『Ｈ』期間における基準クロック信号ref-clkの数をカウントする。
【００４２】
ここで、図４においては、説明を簡略化するために、例えば、基準クロック信号ref-clkの周波数が８００［ＭＨｚ］で第１クロック信号CLK1の周波数が１００［ＭＨｚ］のときの例を示している。
【００４３】
このとき、第１クロック信号CLK1が高レベル『Ｈ』の期間にカウントされる基準クロック信号ref-clkの数は４（４周期）となり、バイナリカウンタ１１１から出力されるカウント値countは『４』となる。
【００４４】
そして、バイナリカウンタ１１１からのカウント値countは、レジスタ１１２に供給され、図４に示されるように、第１クロック信号CLK1が高レベル『Ｈ』から低レベル『Ｌ』に立ち下がってから再び高レベル『Ｈ』に立ち上がるまで値『４』が保持される。
【００４５】
すなわち、レジスタ１１２は、第１クロック信号CLK1が高レベル『Ｈ』の期間にカウントされた値『４』を第１クロック信号CLK1の第１周波数測定データf1dataとして保持して出力する。
【００４６】
なお、前述したように、第１および第２周波数測定回路１１，１２は同様の構成とされ、第２周波数測定回路１２では、第１クロック信号CLK1が第２クロック信号CLK2となり、第１クロック周波数データf1dataが第２クロック周波数データf2dataとなる。
【００４７】
さらに、第２周波数測定回路１２では、第１クロック信号CLK1の第１周波数測定データf1dataが第２クロック信号CLK2の第２周波数測定データf2dataとなる。
【００４８】
図５は図２のジッタ低減回路１０における周波数比較判定回路２０の一例を示すブロック図であり、図６は図５の周波数比較判定回路２０における判定回路２０３（２０４）の一例を示す図である。
【００４９】
図５に示されるように、周波数比較判定回路２０は、第１演算器２０１、第２演算器２０２、第１判定回路２０３および第２判定回路２０４を有する。
【００５０】
第１演算器２０１は、第１および第２周波数測定回路からの第１周波数測定データf1dataおよび第２周波数測定データf2dataを受け取り、（２×f1data）／f2dataの演算を行う。
【００５１】
同様に、第２演算器２０２は、第１および第２周波数測定回路からの第１周波数測定データf1dataおよび第２周波数測定データf2dataを受け取り、（２×f2data）／f1dataの演算を行う。
【００５２】
ここで、f1dataおよびf2dataは、第１および第２クロック信号CLK1およびCLK2を基準クロック信号ref-clkでカウントした値であり、第１および第２クロック信号CLK1およびCLK2の周波数をｆ１およびｆ２とすれば、次のように表される。
【００５３】
すなわち、第１演算器２０１では、（２×ｆ２）／ｆ１の演算を行い、第２演算器２０２では、（２×ｆ１）／ｆ２の演算を行うことになる。
【００５４】
図６に示されるように、判定回路２０３（２０４）は、複数入力のオアゲートであり、上記の演算器２０１（２０２）の演算による商で小数値の数ビット（図６では、４ビット）の論理和を取って、制御信号CNT1（CNT2）を出力する。
【００５５】
図７は図２のジッタ低減回路１０における遅延制御回路３１（３２）の一例を示すブロック図である。なお、第１および第２遅延制御回路３１，３２は同様の構成とされており、以下では、第１遅延制御回路３１を例として説明する。
【００５６】
図７に示されるように、第１遅延制御回路３１は、バッファ３０１，３０２，…，３０ｍ、並びに、選択回路３１１および３１２を有する。ここで、バッファ３０１〜３０ｍおよび選択回路３１１は、遅延回路として機能する。
【００５７】
すなわち、選択回路３１１は、バッファ３０１〜３０ｍの各出力信号を受け取り、第２周波数測定データf2dataに応じて、所定の遅延時間を有するいずれかのバッファの出力信号を選択して出力する。
【００５８】
選択回路３１２は、選択回路３１１の出力信号および第１クロック信号CLK1を受け取り、第１制御信号CNT1に応じていずれかを選択して第１制御クロック信号CLK1'として出力する。
【００５９】
具体的に、選択回路３１２は、第１制御信号CNT1が高レベル『Ｈ』（”１”）のときに選択回路３１１（遅延回路）の出力信号を選択し、また、第１制御信号CNT1が低レベル『Ｌ』（”０”）のときに第１クロック信号CLK1をそのまま選択して出力する。
【００６０】
なお、第１制御信号CNT1が低レベル『Ｌ』のときは、第１クロック信号CLK1および第２クロック信号CLK2の周波数の関係により、第１クロック信号CLK1にジッタが乗っていない場合であり、そのときはそのまま第１クロック信号CLK1を出力する。
【００６１】
図８は２つの信号の周波数の比とジッタとの関係を説明するための図であり、電源ノイズを発生する回路に入力されるクロック信号をCLK2とし、この電源ノイズの影響を受けてジッタが乗るクロック信号をCLK1と仮定した場合の例を示す。
【００６２】
図８において、縦軸は、第１クロック信号CLK1に乗るジッタのピーク間の期間（Period Jitter peak to peak：[ｐｓ]）を示し、横軸は、ノイズを発生する回路の動作周波数（第２クロック信号CLK2の周波数[ＭＨｚ]）を示す。
【００６３】
図８に示されるように、ジッタが乗る第１クロック信号CLK1の周波数ｆ１の正の整数（自然数）倍が電源ノイズを発生する回路の第２クロック信号CLK2の周波数ｆ２の２倍（（２×ｆ２）／ｆ１＝ｎ、ここで、ｎは自然数）になるときにジッタが少なくなる。
【００６４】
すなわち、（２×ｆ２）／ｆ１＝１，（２×ｆ２）／ｆ１＝２，（２×ｆ２）／ｆ１＝３，…のときに、第１クロック信号CLK1のジッタが低減されることが分かる。
【００６５】
ここで、例えば、第１クロック信号CLK1のジッタが低減されるのは、（２×ｆ２）／ｆ１＝ｎに完全に一致する場合だけでなく、その自然数ｎに幅を持たせたものに対してもジッタ低減の効果が発揮される。
【００６６】
図９は本実施例のジッタ低減回路による遅延時間とジッタとの関係を説明するための図である。
【００６７】
図９において、縦軸は、第１クロック信号CLK1に乗るジッタのピーク間の期間（[ｐｓ]）を示し、横軸は、第１クロック信号CLK1に与える遅延時間Ｄ１（[ｎｓ]）、すなわち、第１遅延制御回路３１により与えられる第１遅延時間Ｄ１を示す。
【００６８】
なお、図９において、曲線Ｌ１は、（２×ｆ２）／ｆ１＝２／３の関係が成り立つときのものであり、例えば、ｆ１＝２００［ＭＨｚ］，ｆ２＝６６．６［ＭＨｚ］の場合を示している。
【００６９】
また、図９において、曲線Ｌ２は、（２×ｆ２）／ｆ１＝１／４の関係が成り立つときのものであり、例えば、ｆ１＝２２０［ＭＨｚ］，ｆ２＝２７．５［ＭＨｚ］の場合を示している。
【００７０】
上述した図８に示す関係（（２×ｆ２）／ｆ１＝ｎ、ｎは自然数）を満たすとき、第１クロック信号CLK1のクロックエッジが毎サイクル電源ノイズの影響を同様に受けるため、ノイズによる遅延変動が毎サイクル同じになり、その結果、ジッタが小さくなる。
【００７１】
図９の曲線Ｌ１に示されるように、（２×ｆ２）／ｆ１＝２／３の関係が成り立つとき、第１クロック信号CLK1に与える遅延時間（第１遅延時間）Ｄ１を、Ｄ１＝｛１／（２×ｆ２）｝×１とすることにより、ジッタを低減することができる。
【００７２】
さらに、図９の曲線Ｌ１に示されるように、（２×ｆ２）／ｆ１＝２／３の関係が成り立つとき、Ｄ１を、Ｄ１＝｛１／（２×ｆ２）｝×２およびＤ１＝｛１／（２×ｆ２）｝×３とすることでも、ジッタを低減することができる。
【００７３】
すなわち、第１クロック信号CLK1に与える第１遅延時間Ｄ１を、Ｄ１＝｛１／（２×ｆ２）｝×ｎ（ｎは自然数）とすることにより、ジッタを低減することができるのが分かる。
【００７４】
また、図９の曲線Ｌ２に示されるように、（２×ｆ２）／ｆ１＝１／４の関係が成り立つとき、第１クロック信号CLK1に与える第１遅延時間Ｄ１を、Ｄ１＝｛１／（２×ｆ２）｝×１とすることにより、ジッタを低減することができる。
【００７５】
なお、図９の曲線Ｌ２では、Ｄ１＝｛１／（２×ｆ２）｝×１の個所（Ｄ１＝１８．２［ｎｓ］）のみしか示されていないが、他の個所も曲線Ｌ１と同様である。すなわち、第１クロック信号CLK1に与える第１遅延時間Ｄ１を、Ｄ１＝｛１／（２×ｆ２）｝×ｎ（ｎは自然数）とすることにより、ジッタを低減することができる。
【００７６】
具体的に、例えば、第１クロック信号CLK1に与える第１遅延時間Ｄ１を与えることにより、３００［ｐｓ］近くあったジッタを５０［ｐｓ］程度にまでに低減することができる。
【００７７】
以上では、第１クロック信号CLK1に対して第１遅延制御回路３１で制御する第１遅延時間Ｄ１について説明したが、第２クロック信号CLK2に対して第２遅延制御回路３２で制御する第２遅延時間Ｄ２についても同様である。
【００７８】
従って、ジッタが乗った第１クロック信号CLK1の第１遅延時間（パス遅延）Ｄ１が電源ノイズを発生する回路に入力される第２クロック信号CLK2の周波数ｆ２と次のような関係を満たす場合に、ジッタが少なくなる。
Ｄ１＝｛１／（２×ｆ２）｝×ｎ    （ｎは自然数）
【００７９】
なお、パス遅延Ｄ１は、クロック発生回路からディジタル回路や外部回路に出力するまでの信号伝搬時間である。
【００８０】
これは、クロックバッファは電源電圧の大きさが変動すると遅延時間が変動し、例えば、電源電圧が高いほど遅延は小さく、また、電源電圧が低いと遅延は大きくなる。
【００８１】
そして、パス遅延Ｄ１が電源ノイズの周期１／（２×ｆ２）と同じになると、クロック信号が伝搬している間で電源ノイズによって被る遅延変動が毎サイクル同じになるため、サイクル間でクロック周期が変動しなくなる。
【００８２】
つまり、電源電圧が電源ノイズの電圧値の平均値で一定の状態でクロック信号が伝搬しているような効果が得られるため、ジッタは少なくなる。
【００８３】
なお、ジッタを低減するために第１クロック信号CLK1に与える第１遅延時間Ｄ１は、Ｄ１＝｛１／（２×ｆ２）｝×ｎに完全に一致する場合だけでなく、その自然数ｎに幅を持たせたものに対してもジッタ低減の効果は発揮されるのはいうまでもない。
【００８４】
図１０は図２のジッタ低減回路の動作を説明するためのタイミング図である。ここで、参照符号count1およびcount2は、図３におけるバイナリカウンタ１１１から出力されるカウント値countに対応する。
【００８５】
ここで、カウント値count1は、第１周波数測定回路１１におけるバイナリカウンタ１１１から出力されるカウント値を示し、また、カウント値count2は、第２周波数測定回路１２におけるバイナリカウンタ１１１から出力されるカウント値を示す。
【００８６】
なお、図１０の左半分は、第１クロック信号CLK1にジッタが乗っておらず、第１クロック信号CLK1をそのまま制御クロック信号CLK1'として出力する場合（CNT1＝”０”の場合）を示す。
【００８７】
また、図１０の右半分は、第１クロック信号CLK1にジッタが乗っており、第１クロック信号CLK1に対して所定の遅延時間Ｄ１を与えた信号を制御クロック信号CLK1'として出力する場合（CNT1＝”１”）を示す。
【００８８】
なお、図１０では、第１クロック信号CLK1に与える所定の遅延時間Ｄ１は、Ｄ１＝１／（２×ｆ２）としている。また、２つのクロックCLK1,CLK2の周波数ｆ１，ｆ２との間には、前述した図９の曲線Ｌ２に示される（２×ｆ２）／ｆ１＝１／４の関係が成り立っている。
【００８９】
図１０に示されるように、図２〜図７を参照して説明した実施例では、まず、第１および第２周波数測定回路１１，１２により、第１および第２クロック信号CLK1，CLK2の周波数を基準クロック信号ref-clkでカウントすることにより測定する。
【００９０】
さらに、第１および第２周波数測定回路１１，１２から第１クロック周波数データf1dataおよび第２クロック周波数データf2dataが周波数比較判定回路２０に供給され、周波数比較判定回路２０は、制御信号CNT1およびCNT2を出力する。
【００９１】
すなわち、図３および図４を参照して説明したように、バイナリカウンタ１１１は、例えば、第１クロック信号CLK1の立ち上がりと共にカウントを始める。そして、第１クロック信号CLK1の立下り時にレジスタ１１２に第１および第２カウント値count1，count2を第１および第２クロック周波数データf1data，f2dataとして保持する。
【００９２】
具体的に、第１クロック周波数データf1dataは『４』となり、第２クロック周波数データf2dataは『１６』となっている。
【００９３】
周波数比較判定回路２０では、周波数測定回路で得られた第１および第２クロック周波数データf1data，f2dataに基づいて固定小数点の演算を行う。
【００９４】
すなわち、図５を参照して説明したように、第１演算器２０１では、（２×f1data）／f2dataの演算を行い、第２演算器２０２では、（２×f2data）／f1dataの演算を行う。
【００９５】
さらに、図６を参照して説明したように、演算の結果から第１および第２判定回路２０３，２０４において、第１および第２演算器２０１，２０２の演算による商で小数値の数ビットの論理和を取って、第１および第２遅延制御信号CNT1，CNT2を出力する。
【００９６】
すなわち、演算の商における数ビットの論理和を取ることで、自然数ｎに幅を持たせ、その幅（誤差）を持った自然数に対して、（２×ｆ２）／ｆ１＝ｎの関係を満たしているかどうかを判定する。
【００９７】
これは、前述したように、（２×ｆ２）／ｆ１＝ｎが完全に一致する（式が成り立つ）場合だけでなく、その自然数ｎに幅を持たせたものに対してもジッタ低減の効果が得られるからである。
【００９８】
そして、幅を持った自然数に対して、（２×ｆ２）／ｆ１＝ｎの関係を満たしていなければ、第１および第２遅延制御信号CNT1，CNT2をアクティブ（『Ｈ』）にする。
【００９９】
これにより、図７を参照して説明したように、第１および第２遅延制御回路３１，３２では、第１および第２遅延制御信号CNT1，CNT2がアクティブ（『Ｈ』）であれば、第１および第２クロック信号CLK1，CLK2に第１および第２遅延時間Ｄ１，Ｄ２を与える。
【０１００】
一方、第１および第２遅延制御信号CNT1，CNT2が非アクティブ（『Ｌ』）であれば、第１および第２遅延制御回路３１，３２は、入力された第１および第２クロック信号CLK1，CLK2をそのまま出力する。
【０１０１】
図１１は本実施例のジッタ低減回路におけるジッタが少ない条件を説明するための図である。ここで、ｆ１＝２００［ＭＨｚ］，f1data＝２０である。すなわち、４［ＧＨｚ］の基準クロック信号ref-clkでカウントした場合を示している。
【０１０２】
図１１に示されるように、２００［ＭＨｚ］の周波数の第１クロック信号CLK1に対して、第２クロック信号CLK2の周波数が１００，２００および４００［ＭＨｚ］のとき、（２×ｆ２）／ｆ１および（２×f1data）／f2dataが１．０，２．０および４．０となる。
【０１０３】
例えば、第２クロック信号CLK2の周波数が１００［ＭＨｚ］のとき、（２×ｆ２）／ｆ１＝１となり、第１遅延制御信号CNT1が非アクティブ（『Ｌ』）で、第１遅延制御回路３１は、第１クロック信号CLK1をそのまま第１制御クロック信号CLK1'として出力する。
【０１０４】
一方、例えば、第２クロック信号CLK2の周波数が１５０［ＭＨｚ］のとき、（２×ｆ２）／ｆ１および（２×f1data）／f2data＝１．５となり、このとき、第１遅延制御回路３１は、第１クロック信号CLK1に対して所定の第１遅延時間Ｄ１を与えて出力する。
【０１０５】
ここで、第２クロック信号CLK2の周波数が１５０［ＭＨｚ］のときの第１遅延時間Ｄ１は、（２×ｆ２）／ｆ１＝１．５となり、第１遅延制御回路３１は、例えば、Ｄ１＝１／（２×ｆ２）≒３．３［ｎｓ］となる。
【０１０６】
そして、第１遅延制御回路３１は、第１クロック信号CLK1に対して３．３［ｎｓ］の第１遅延時間Ｄ１を与えて、第１制御クロック信号CLK1'として出力する。このとき、第１遅延制御信号CNT1はアクティブ（『Ｈ』）となっている。
【０１０７】
以上の制御によりジッタがのったクロック信号の遅延変動量を毎サイクル同じにすることができ、ジッタを低減することが可能になる。また、クロック信号の周波数を変化させる機能を有する半導体集積回路に対しても、変化したクロック周波数に応じて、パス遅延（遅延時間）を制御するができ、動的なジッタ対策が可能になる。
【０１０８】
このように、本実施例によれば、各クロック系回路で電源分離を行うことなく、複数のクロック信号で動作する半導体集積回路におけるクロックジッタの低減、並びに、動的なクロック周波数の変化に応じたジッタ対策手法を提供することができる。
【０１０９】
以上の説明では、周波数の異なる２つのクロック信号を使用する半導体集積回路の例を説明したが、クロック信号の数は２つに限定されるものではなく、さらに多くの数でもよく、その場合には、任意の２つのクロック信号を対象として制御を行うことになる。
【０１１０】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１クロック信号の第１周波数を測定する第１周波数測定回路と、
第２クロック信号の第２周波数を測定する第２周波数測定回路と、
測定された前記第１および第２周波数を比較し、該第１および第２周波数が所定の関係に有るかどうかを判定する周波数比較判定回路と、
前記周波数比較判定回路からの第１制御信号を受け取り、前記第１クロック信号の遅延を制御して前記第２クロック信号によるジッタを低減する第１遅延制御回路と、を有することを特徴とするジッタ低減回路。
【０１１１】
（付記２）
付記１に記載のジッタ低減回路において、
前記比較判定回路は、前記第１周波数をｆ１とし、前記第２周波数をｆ２とするとき、２×ｆ２／ｆ１が幅を持った自然数である場合には、前記第１遅延制御回路において前記第１クロック信号に遅延を与えないように前記第１制御信号を出力し、２×ｆ２／ｆ１が幅を持った自然数ではない場合には、前記第１遅延制御回路において前記第１クロック信号に第１遅延時間を与えるように前記第１制御信号を出力することを特徴とするジッタ低減回路。
【０１１２】
（付記３）
付記２に記載のジッタ低減回路において、
前記比較判定回路は、
２×ｆ２／ｆ１を演算する第１演算器と、
前記第１演算器の演算による商で小数値の数ビットの論理和を取って第１制御信号を出力する第１判定回路と、を有することを特徴とするジッタ低減回路。
【０１１３】
（付記４）
付記２または３に記載のジッタ低減回路において、
前記第１遅延時間は、ｎを自然数として、｛１／（２×ｆ２）｝×ｎにより与えられることを特徴とするジッタ低減回路。
【０１１４】
（付記５）
付記１〜４のいずれか１項に記載のジッタ低減回路において、さらに、
前記周波数比較判定回路からの第２制御信号を受け取り、前記第２クロック信号の遅延を制御して前記第１クロック信号によるジッタを低減する第２遅延制御回路を有することを特徴とするジッタ低減回路。
【０１１５】
（付記６）
付記５に記載のジッタ低減回路において、
前記比較判定回路は、前記第１周波数をｆ１とし、前記第２周波数をｆ２とするとき、２×ｆ１／ｆ２が幅を持った自然数である場合には、前記第２遅延制御回路において前記第２クロック信号に遅延を与えないように前記第２制御信号を出力し、２×ｆ１／ｆ２が幅を持った自然数ではない場合には、前記第２遅延制御回路において前記第２クロック信号に第２遅延時間を与えるように前記第２制御信号を出力することを特徴とするジッタ低減回路。
【０１１６】
（付記７）
付記６に記載のジッタ低減回路において、
前記比較判定回路は、
２×ｆ１／ｆ２を演算する第２演算器と、
前記第２演算器の演算による商で小数値の数ビットの論理和を取って第２制御信号を出力する第２判定回路と、を有することを特徴とするジッタ低減回路。
【０１１７】
（付記８）
付記６または７に記載のジッタ低減回路において、
前記第２遅延時間は、ｎを自然数として、｛１／（２×ｆ１）｝×ｎにより与えられることを特徴とするジッタ低減回路。
【０１１８】
（付記９）
付記１〜４のいずれか１項に記載のジッタ低減回路を有する半導体集積回路であって、さらに、
前記第１遅延制御回路からの第１制御クロック信号を受け取る第１内部回路と、
前記第２クロック信号を受け取る第２内部回路と、を有することを特徴とする半導体集積回路。
【０１１９】
（付記１０）
付記５〜８のいずれか１項に記載のジッタ低減回路を有する半導体集積回路であって、さらに、
前記第１遅延制御回路からの第１制御クロック信号を受け取る第１内部回路と、
前記第２遅延制御回路からの第２制御クロック信号を受け取る第２内部回路と、を有することを特徴とする半導体集積回路。
【符号の説明】
【０１２０】
１，５０    半導体集積回路
１０    ジッタ低減回路
１１    第１周波数測定回路
１２    第２周波数測定回路
２０    周波数比較判定回路
３１    第１遅延制御回路
３２    第２遅延制御回路
４１    第１内部回路
４２    第２内部回路
５１    クロックバッファ
５２    データブロック
５３    クロックドライバ
５４    データドライバ
１１１    バイナリカウンタ
１１２    レジスタ
１１３，１１４    インバータ
２０１    第１演算器
２０２    第２演算器
２０３    第１判定回路
２０４    第２判定回路
３０１〜３０ｍ    バッファ
３１１，３１２    選択回路
５００    半導体パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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