(57)【要約】【課題】  ＣＭＯＳレベルより電圧振幅レベルの小さい入力信号の電圧レベルの遷移を高速に判定するための電圧増幅回路を提供する。【解決手段】  基準電圧ＶＩＮＢに対する入力信号ＶＩＮの電圧変化を増幅して第１出力端子Ｎ１より第１出力電圧を出力するＭＯＳＦＥＴを用いて構成される前段回路部１０と、第１出力電圧の電圧変化を増幅して、第２出力端子Ｎ２より第２出力電圧を出力する後段回路部２０を備え、後段回路部２０が、ゲートが第１出力端子Ｎ１と、ドレインが第２出力端子Ｎ２と、ソースが第１電源電圧ＧＮＤと夫々接続するＭＯＳＦＥＴからなる第１トランジスタＭ１と、ゲートとドレインが第１出力端子Ｎ１と、ソースが第２出力端子Ｎ２と夫々接続する第１トランジスタＭ１と同じ導電型のＭＯＳＦＥＴからなる第２トランジスタＭ２と、一端が第２電源電圧Ｖｃｃと、他端が第２出力端子Ｎ２と夫々接続する第１電流源回路Ｓ１を備えて構成される。【選択図】        図１
2010258965.tif 000002
【特許請求の範囲】
【請求項１】
所定の基準電圧に対する入力信号の電圧変化を増幅して第１出力端子より第１出力電圧を出力するＭＯＳＦＥＴを用いて構成される前段回路部と、前記第１出力電圧の電圧変化を増幅して、第２出力端子より第２出力電圧を出力するＭＯＳＦＥＴを用いて構成される後段回路部を備え、
前記後段回路部が、
ゲートが前記第１出力端子と、ドレインが前記第２出力端子と、ソースが第１電源電圧と夫々接続するＭＯＳＦＥＴからなる第１トランジスタと、ゲートとドレインが前記第１出力端子と、ソースが前記第２出力端子と夫々接続する前記第１トランジスタと同じ導電型のＭＯＳＦＥＴからなる第２トランジスタと、一端が第２電源電圧と、他端が前記第２出力端子と夫々接続する第１電流源回路と、を備えて構成されることを特徴とする電圧増幅回路。
【請求項２】
前記第１トランジスタと前記第２トランジスタがＮチャネル型ＭＯＳＦＥＴの場合は、前記第２電源電圧が前記第１電源電圧を基準として正電圧であり、
前記第１トランジスタと前記第２トランジスタがＰチャネル型ＭＯＳＦＥＴの場合は、前記第２電源電圧が前記第１電源電圧を基準として負電圧であることを特徴とする請求項１に記載の電圧増幅回路。
【請求項３】
前記前段回路部が、前記所定の基準電圧と前記入力信号の電圧差を増幅する差動増幅回路で構成されていることを特徴とする請求項１または２に記載の電圧増幅回路。
【請求項４】
前記前段回路部が、ソースとゲートの何れか一方に前記所定の基準電圧が入力し、他方に前記入力信号が入力し、ドレインが前記第１出力端子と接続する前記第１トランジスタと同じ導電型のＭＯＳＦＥＴからなる入力トランジスタと、一端が前記第２電源電圧と、他端が前記第１出力端子と夫々接続する第２電流源回路と、を備えて構成されることを特徴とする請求項１または２に記載の電圧増幅回路。
【請求項５】
前記第１電流源回路が、ドレインが前記第２出力端子と、ソースが前記第２電源電圧と夫々接続する前記第１トランジスタと逆導電型のＭＯＳＦＥＴからなる第１出力トランジスタと、ゲートとドレインが前記第１出力トランジスタのゲートと、ソースが前記第２出力端子と夫々接続する前記第１出力トランジスタと同じ導電型のＭＯＳＦＥＴからなる第２出力トランジスタを備えて構成され、
前記後段回路部が、更に、ゲートが所定のバイアス電圧と、ドレインが前記第１出力トランジスタのゲートと、ソースが前記第１出力端子と夫々接続する前記第１トランジスタと同じ導電型のＭＯＳＦＥＴからなるバイパストランジスタと、一端が前記第２電源電圧と、他端が前記第１出力トランジスタのゲートと夫々接続する第３電流源回路を備えることを特徴とする請求項１〜４の何れか１項に記載の電圧増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧増幅回路に関し、特に、ＣＭＯＳレベルより電圧振幅レベルの小さい入力信号の電圧レベルの遷移を高速に判定する判定回路として機能する電圧増幅回路に関する。
【背景技術】
【０００２】
ＣＭＯＳレベルより電圧振幅レベルの小さい入力信号の電圧レベルを判定する判定回路としては、図１０に示すような差動増幅回路を用いた判定回路が一般に多く用いられる（下記の特許文献１、特許文献２等参照）。図１０に示す回路構成では、入力信号の電圧レベルＶｉｎと基準電圧Ｖｒｅｆを比較し、その差分電圧を増幅して差動増幅回路から出力し、その出力電圧レベルをＣＭＯＳインバータ回路でＣＭＯＳレベルの電圧振幅に更に増幅して出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１８６５７９号公報
【特許文献２】特開平１０−２０９８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１０に示す判定回路において、入力信号の電圧振幅レベルが微小な場合には、差動増幅回路の増幅率を増大させる必要がある。差動増幅回路の増幅率を増大させる一般的な方法として、第１に、入力段のトランジスタのトランスコンダクタンス（ｇｍ）を上げる方法と、第２に、増幅段の出力抵抗を上げる方法がある。第１の方法では、入力段のトランジスタのゲート幅を大きくする必要があり、第２の方法では、増幅段のトランジスタの出力抵抗を大きくするためにゲート長を長くする必要ある。上記何れの方法においても、入力段または増幅段のトランジスタサイズが大きくなってしまい、トランジスタの寄生容量の増大による過渡応答速度の低下を招くという問題がある。また、差動増幅回路の出力端子（図１０中のノードＸ）の電圧振幅が大きくなることも、当該出力端子の過渡応答が遅くなり、判定回路全体での過渡応答速度の低下を招くことになる。
【０００５】
差動増幅回路の出力端子（図１０中のノードＸ）の電圧振幅を抑制する方法として、例えば、ドレインとゲートを接続したＭＯＳＦＥＴをクランプ素子として、当該出力端子と接地電圧或いは当該出力端子と電源電圧の間に介装する方法がある。しかし、当該クランプ素子を介装する方法では、当該出力端子の電圧レベルが、次段のＣＭＯＳインバータ回路の入力反転レベルに至る前にクランプ素子がターンオンすると、当該出力端子の電圧レベルの遷移時間が遅滞して、次段のＣＭＯＳインバータ回路の反応が遅れる結果となる。また、クランプ素子がターンオンする閾値電圧を高くしてターンオンするタイミングを遅らせようとすると、ＣＭＯＳインバータ回路の入力反転レベルが電源電圧に依存して変動するため、クランプ素子の閾値電圧を、余裕を持って大きく設定する必要が生じ、本来の電圧振幅抑制効果が大きく損なわれる結果となる。
【０００６】
本発明は、差動増幅回路を用いた微小電圧振幅の入力信号の判定回路における問題点に鑑みてなされたものであり、その目的は、ＣＭＯＳレベルより電圧振幅レベルの小さい入力信号の電圧レベルの遷移を高速に判定するための電圧増幅回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明に係る電圧増幅回路は、所定の基準電圧に対する入力信号の電圧変化を増幅して第１出力端子より第１出力電圧を出力するＭＯＳＦＥＴを用いて構成される前段回路部と、前記第１出力電圧の電圧変化を増幅して、第２出力端子より第２出力電圧を出力するＭＯＳＦＥＴを用いて構成される後段回路部を備え、前記後段回路部が、ゲートが前記第１出力端子と、ドレインが前記第２出力端子と、ソースが第１電源電圧と夫々接続するＭＯＳＦＥＴからなる第１トランジスタと、ゲートとドレインが前記第１出力端子と、ソースが前記第２出力端子と夫々接続する前記第１トランジスタと同じ導電型のＭＯＳＦＥＴからなる第２トランジスタと、一端が第２電源電圧と、他端が前記第２出力端子と夫々接続する第１電流源回路と、を備えて構成されることを第１の特徴とする。
【０００８】
更に、本発明に係る電圧増幅回路は、上記第１の特徴に加え、前記第１トランジスタと前記第２トランジスタがＮチャネル型ＭＯＳＦＥＴの場合は、前記第２電源電圧が前記第１電源電圧を基準として正電圧であり、前記第１トランジスタと前記第２トランジスタがＰチャネル型ＭＯＳＦＥＴの場合は、前記第２電源電圧が前記第１電源電圧を基準として負電圧であることを第２の特徴とする。
【０００９】
更に、本発明に係る電圧増幅回路は、上記第１または第２の特徴に加え、前記前段回路部が、前記所定の基準電圧と前記入力信号の電圧差を増幅する差動増幅回路で構成されていることを第３の特徴とする。
【００１０】
更に、本発明に係る電圧増幅回路は、上記第１または第２の特徴に加え、前記前段回路部が、ソースとゲートの何れか一方に前記所定の基準電圧が入力し、他方に前記入力信号が入力し、ドレインが前記第１出力端子と接続する前記第１トランジスタと同じ導電型のＭＯＳＦＥＴからなる入力トランジスタと、一端が前記第２電源電圧と、他端が前記第１出力端子と夫々接続する第２電流源回路と、を備えて構成されることを第４の特徴とする。
【００１１】
更に、本発明に係る電圧増幅回路は、上記何れかの特徴に加え、前記第１電流源回路が、ドレインが前記第２出力端子と、ソースが前記第２電源電圧と夫々接続する前記第１トランジスタと逆導電型のＭＯＳＦＥＴからなる第１出力トランジスタと、ゲートとドレインが前記第１出力トランジスタのゲートと、ソースが前記第２出力端子と夫々接続する前記第１出力トランジスタと同じ導電型のＭＯＳＦＥＴからなる第２出力トランジスタを備えて構成され、前記後段回路部が、更に、ゲートが所定のバイアス電圧と、ドレインが前記第１出力トランジスタのゲートと、ソースが前記第１出力端子と夫々接続する前記第１トランジスタと同じ導電型のＭＯＳＦＥＴからなるバイパストランジスタと、一端が前記第２電源電圧と、他端が前記第１出力トランジスタのゲートと夫々接続する第３電流源回路を備えることを第５の特徴とする。
【発明の効果】
【００１２】
上記第１の特徴の電圧増幅回路によれば、後段回路部において、第１トランジスタのゲート・ソース間電圧の絶対値は、第２トランジスタのゲート・ソース間電圧の絶対値と第１トランジスタのドレイン・ソース間電圧の絶対値の和となる。従って、前段回路部から後段回路部に入力される第１出力電圧の遷移によって、第１トランジスタがオフ状態からオン状態に遷移する場合、必ず第１トランジスタがオン状態となり、更に、第１トランジスタのドレイン・ソース間電圧の絶対値がゲート・ソース間電圧の絶対値より十分に低下した後に、第２トランジスタのゲート・ソース間電圧の絶対値が第２トランジスタの閾値電圧の絶対値を超えて第２トランジスタがオン状態となる。つまり、第２トランジスタがオフ状態の間に、第１トランジスタがオフ状態からオン状態に十分に遷移するため、第２トランジスタの影響を受けずに、第１出力電圧は高速に遷移できる。更に、第２トランジスタがオン状態となると、第１出力電圧のそれ以上の遷移が抑制されるため、第１出力電圧が逆方向に遷移して、第１トランジスタをオン状態からオフ状態に遷移させる場合は、第１出力電圧の電圧振幅が抑制されているため、第１出力電圧は逆方向にも高速に遷移できる。また、本発明の後段回路部では、第１トランジスタがオフ状態からオン状態に遷移することで、自動的に第２トランジスタによる第１出力電圧に対する電圧振幅抑制が開始されるため、第１出力電圧の電圧振幅抑制開始点を調整する必要がなく、電源電圧変動によって、第１トランジスタのオンオフ間の遷移時間の遅延が回避される。従って、第１出力端子に寄生する容量負荷が大きくても前段回路部の入力信号の入力から後段回路部の第２出力端子までの信号遅延を大幅に抑制することが可能である。この結果、ＣＭＯＳレベルより電圧振幅レベルの小さい入力信号の電圧レベルの遷移を高速に判定する判定回路として機能する電圧増幅回路を提供できる。
【００１３】
また、上記第２の特徴の電圧増幅回路によれば、第１トランジスタ及び第２トランジスタを構成するＭＯＳＦＥＴの導電型に応じて、上記第１の特徴の電圧増幅回路の作用効果を奏する電圧増幅回路が具体的に実現される。
【００１４】
更に、上記第３の特徴の電圧増幅回路によれば、前段回路部を差動増幅回路で構成することで、所定の基準電圧と入力信号電圧の２つの入力電圧の電圧差を高速に増幅する電圧増幅回路が実現される。
【００１５】
更に、上記第４の特徴の電圧増幅回路によれば、所定の基準電圧と入力信号の電圧差が入力トランジスタの閾値電圧となる状態で、入力トランジスタがオン状態とオフ状態が切り換わるため、当該状態を挟んで電圧が微小に変化する入力信号を受け付けると、入力トランジスタのオンオフの状態変化に応じて、第１出力端子の第１出力電圧が大きく変化する前段回路部が、簡単な回路構成で実現でき、上記第１の特徴の電圧増幅回路の作用効果を奏する電圧増幅回路が具体的に実現される。
【００１６】
更に、上記第５の特徴の電圧増幅回路によれば、後段回路部の第１電流源回路として、第１トランジスタと第２トランジスタの導電型を逆転させた第１出力トランジスタと第２出力トランジスタを第２出力端子と第２電源電圧間に設けたので、第２出力端子を駆動する相補型のプッシュプル回路が構成される。ここで、前段回路部から後段回路部に入力される第１出力電圧の遷移によって、第１トランジスタがオフ状態からオン状態に遷移する場合、バイパストランジスタがオン状態からオフ状態に遷移し、第１出力トランジスタのゲート電圧が第３電流源回路によって第２電源電圧に向けて遷移するため、第１出力トランジスタのゲート・ソース間電圧の絶対値が低下して第１出力トランジスタがオン状態からオフ状態に遷移するため、第２出力端子の電圧を第１電源電圧に向けて急峻に変化可能となる。また、第１トランジスタがオン状態からオフ状態に遷移する場合には、第１電源電圧に向けて第１出力電圧が遷移する従って、バイパストランジスタがオフ状態からオン状態に遷移して、第１出力トランジスタのゲート電圧が、バイパストランジスタを介して、第１出力電圧に向けて遷移するため、第１出力トランジスタのゲート・ソース間電圧の絶対値が低下して第１出力トランジスタがオフ状態からオン状態に遷移するため、第２出力端子の電圧を第２電源電圧に向けて急峻に変化可能となる。従って、第２出力端子の容量負荷が大きい場合に、第２出力端子の電圧変化が緩慢になるのが防止でき、回路全体での過渡応答特性の向上が図れる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る電圧増幅回路の第１実施形態における回路構成を示す回路図
【図２】本発明に係る電圧増幅回路の第２実施形態における回路構成を示す回路図
【図３】本発明に係る電圧増幅回路の第３実施形態における回路構成を示す回路図
【図４】本発明に係る電圧増幅回路の第４実施形態における回路構成を示す回路図
【図５】本発明に係る電圧増幅回路の第２実施形態の別実施形態における回路構成を示す回路図
【図６】本発明に係る電圧増幅回路の第１実施形態の別実施形態における回路構成を示す回路図
【図７】本発明に係る電圧増幅回路の第２実施形態の他の別実施形態における回路構成を示す回路図
【図８】本発明に係る電圧増幅回路の第３実施形態の別実施形態における回路構成を示す回路図
【図９】本発明に係る電圧増幅回路の第４実施形態の別実施形態における回路構成を示す回路図
【図１０】従来の判定回路の差動増幅回路を用いた判定回路の一般的な回路構成例を示す回路図
【発明を実施するための形態】
【００１８】
本発明に係る電圧増幅回路の実施の形態につき、図面に基づいて説明する。
【００１９】
〈第１実施形態〉
図１に、第１実施形態における電圧増幅回路１の回路構成を示す。電圧増幅回路１は、前段回路部１０と後段回路部２０の前後２段で構成されている。前段回路部１０は一般的な差動増幅回路で構成されている。
【００２０】
後段回路部２０は、Ｎチャネル型ＭＯＳＦＥＴからなる第１トランジスタＭ１と第２トランジスタＭ２、及び、第１電流源回路Ｓ１を備えて構成されている。第１トランジスタＭ１は、ゲートが前段回路部１０の出力ノードＮ１（第１出力端子に相当）と、ドレインが後段回路部２０の出力ノードＮ２（第２出力端子に相当）と、ソースが接地電圧ＧＮＤ（第１電源電圧に相当）と夫々接続している。第２トランジスタＭ２は、ゲートとドレインが出力ノードＮ１と、ソースが出力ノードＮ２と夫々接続している。第１電流源回路Ｓ１は、一端が正の電源電圧Ｖｃｃ（第２電源電圧に相当）と、他端が出力ノードＮ２と夫々接続している。尚、トランジスタ及び回路が、接地電圧ＧＮＤや電源電圧Ｖｃｃと接続しているという記載は、具体的には、本発明回路内に設けられた接地電圧ＧＮＤや電源電圧Ｖｃｃを供給する接地電圧線や電源電圧線と電気的に接続していることを意味する。
【００２１】
前段回路部１０は、１対のＰチャネル型ＭＯＳＦＥＴからなる第３トランジスタＭ３と第４トランジスタＭ４、１対のＮチャネル型ＭＯＳＦＥＴからなる第５トランジスタＭ５と第６トランジスタＭ４、及び、第２電流源回路Ｓ２を備えて構成されている。第３トランジスタＭ３は、ゲートに反転入力信号ＩＮＢ（所定の基準電圧に相当）が入力し、ドレインが内部ノードＮ３と、ソースが内部ノードＮ４と夫々接続している。第４トランジスタＭ４は、ゲートに非反転入力信号ＩＮ（入力信号に相当）が入力し、ドレインが出力ノードＮ１と、ソースが内部ノードＮ４と夫々接続している。第５トランジスタＭ５は、ゲートとドレインが内部ノードＮ３と、ソースが接地電圧ＧＮＤと夫々接続している。第６トランジスタＭ６は、ゲートが内部ノードＮ３と、ドレインが出力ノードＮ１と、ソースが接地電圧ＧＮＤと夫々接続している。第２電流源回路Ｓ２は、一端が正の電源電圧Ｖｃｃと、他端が内部ノードＮ４と夫々接続している。
【００２２】
本実施形態では、第１電流源回路Ｓ１及び第２電流源回路Ｓ２は、例えば、ゲート電圧が所定の電圧レベルに固定されたＰチャネル型ＭＯＳＦＥＴで構成され、５極管動作領域では、定電流源として動作するように構成されている。
【００２３】
前段回路部１０は、第５トランジスタＭ５と第６トランジスタＭ６によってカレントミラー回路が構成され、第２電流源回路Ｓ２から供給される電流が、第３トランジスタＭ３と第４トランジスタＭ４の各ゲートに入力する電圧差に応じて第３トランジスタＭ３と第４トランジスタＭ４に分配されるため、出力ノードＮ１の電圧Ｖ１を上昇させる第４トランジスタＭ４のドレイン電流と、出力ノードＮ１の電圧Ｖ１を低下させる第６トランジスタＭ６のドレイン電流の電流差によって、出力ノードＮ１の電圧Ｖ１が変化する。例えば、非反転入力信号ＩＮが、内部ノードＮ４の電圧レベルＶ４より第４トランジスタＭ４の閾値電圧Ｖｔｐだけ低い電圧レベル（Ｖ４−Ｖｔｐ）まで上昇し、反転入力信号ＩＮＢが、それより更に低電圧であるとすると、第３トランジスタＭ３はオン状態で、第４トランジスタＭ４はオフ状態に近い状態であるため、第２電流源回路Ｓ２から供給される電流は第３トランジスタＭ３を流れ、同じ電流量が第６トランジスタＭ６に流れるため、出力ノードＮ１はほぼ接地電圧ＧＮＤまで低下する。逆に、非反転入力信号ＩＮが、反転入力信号ＩＮＢより低電圧となると、第２電流源回路Ｓ２から供給される電流を第３トランジスタＭ３から第４トランジスタＭ４へ分配するために、第３トランジスタＭ３のドレイン電流が低下するように、第３トランジスタＭ３のバイアス条件が変化し、第４トランジスタＭ４の電流量が増加し、第６トランジスタＭ６の電流が減少するため、後段回路部２０の動作を無視すれば、出力ノードＮ１の電圧Ｖ１は内部ノードＮ４の電圧レベルＶ４付近まで上昇する。
【００２４】
後段回路部２０は、出力ノードＮ１の上記電圧変化に対して以下のように動作する。非反転入力信号ＩＮが、反転入力信号ＩＮＢに対して高電圧状態から低電圧状態に変化して、出力ノードＮ１の電圧Ｖ１が、接地電圧ＧＮＤ付近から上昇する場合、後段回路部２０の第１トランジスタＭ１と第２トランジスタＭ２は、最初何れもオフ状態であり、出力ノードＮ２の電圧レベルＶ２は、第１電流源回路Ｓ１を介して電源電圧Ｖｃｃまで上昇している。出力ノードＮ１の電圧レベルＶ１が、第１トランジスタＭ１の閾値電圧Ｖｔ１を超えて上昇すると、第１トランジスタＭ１がオン状態となり、出力ノードＮ２の電圧レベルＶ２が低下する。出力ノードＮ１の電圧レベルＶ１が更に上昇するとともに、出力ノードＮ２の電圧レベルＶ２が低下するため、出力ノードＮ１の電圧Ｖ１が出力ノードＮ２の電圧Ｖ２と第２トランジスタＭ２の閾値電圧Ｖｔ２の合計（Ｖ２＋Ｖｔ２）を超えると、第２トランジスタＭ２がオン状態となる。出力ノードＮ１の電圧レベルＶ１が更に上昇すると、前段回路部１０の第４トランジスタＭ４から出力ノードＮ１に供給される電流は、第２トランジスタＭ２に流れるため、出力ノードＮ１の電圧Ｖ１は、前段回路部１０の内部ノードＮ４の電圧レベルＶ４付近まで上昇することなく、第４トランジスタＭ４と第２トランジスタＭ２の各ドレイン電流が平衡する状態（上限値）で電圧上昇が停止する。つまり、出力ノードＮ１の電圧Ｖ１の電圧振幅は、第２トランジスタＭ２がオン状態となることで抑制される。ところで、第２トランジスタＭ２のバックゲートがソースと接続せずに、接地電圧ＧＮＤと接続していると、バックゲートの電位がソースより負電位となり、閾値電圧Ｖｔ２は第１トランジスタＭ１の閾値電圧Ｖｔ１より僅かに高電圧となっているため、第２トランジスタＭ２は、第１トランジスタＭ１がオン状態となって出力ノードＮ１の電圧Ｖ１が十分低下するまでオン状態となりにくくなっている。
【００２５】
次に、非反転入力信号ＩＮが、反転入力信号ＩＮＢに対して低電圧状態から高電圧状態に変化して、出力ノードＮ１の電圧Ｖ１が、上述の上限値から低下する場合、後段回路部２０の第１トランジスタＭ１と第２トランジスタＭ２は、最初何れもオン状態であり、出力ノードＮ２の電圧レベルＶ２は、第１トランジスタＭ１を介して接地電圧ＧＮＤ付近まで低下している。出力ノードＮ１の電圧レベルＶ１は、最初は、前段回路部１０の第４トランジスタＭ４とオン状態の第２トランジスタＭ２の両方を介して、上限値から高速に低下する。出力ノードＮ１の電圧レベルＶ１の低下に応じて、第１トランジスタＭ１のゲート・ソース間電圧が低下するため、出力ノードＮ２の電圧レベルＶ２が上昇し始め、出力ノードＮ１の電圧Ｖ１が出力ノードＮ２の電圧Ｖ２と第２トランジスタＭ２の閾値電圧Ｖｔ２の合計（Ｖ２＋Ｖｔ２）を下回ると、第２トランジスタＭ２がオフ状態となる。更に、出力ノードＮ１の電圧レベルＶ１が、第１トランジスタＭ１の閾値電圧Ｖｔ１より低下すると、第１トランジスタＭ１がオフ状態となり、出力ノードＮ２の電圧レベルＶ２が更に電源電圧Ｖｃｃまで上昇する。
【００２６】
以上のように、出力ノードＮ１の電圧振幅が適切に抑制されているため、出力ノードＮ１の寄生容量の影響を大きく受けずに、後段回路部２０において第１トランジスタＭ１のゲート電圧の遷移が緩慢にならず、非反転入力信号ＩＮの変化から第１トランジスタＭ１のオン状態とオフ状態間のスッイチング動作開始までの遅延時間が短縮される。
【００２７】
出力ノードＮ１の電圧振幅を抑制せずに高速化を図ろうとすると、出力ノードＮ１の電圧変化を速くするために、前段回路部１０のトランジスタサイズを大きくする必要が生じるが、出力ノードＮ１の寄生容量も増大するため、所望の高速化は簡単には実現できないところ、本実施形態の回路構成によれば、差動増幅回路のトランジスタサイズを大きくせずに、出力ノードＮ１の電圧変化を速くすることができ、その分、本発明回路を構成するトランジスタサイズの小さくでき、回路面積の大幅な縮小化が図れる。
【００２８】
〈第２実施形態〉
図２に、第２実施形態における電圧増幅回路２の回路構成を示す。電圧増幅回路２は、前段回路部１１と後段回路部２０の前後２段で構成されている。前段回路部１１は、第１実施形態は異なり、差動増幅回路で構成されていない。後段回路部２０は第１実施形態と全く同じ回路構成であるので、重複する説明は割愛する。
【００２９】
第２実施形態では、前段回路部１１は、Ｎチャネル型ＭＯＳＦＥＴからなる第７トランジスタＭ７（入力トランジスタに相当）と第２電流源回路Ｓ２を備えて構成される。第７トランジスタＭ７は、ゲートに所定の基準電圧Ｖｒｅｆが入力し、ソースに入力信号ＩＮが入力し、ドレインが前段回路部１１の出力ノードＮ１（第１出力端子に相当）と接続する。第２電流源回路Ｓ２は、一端が正の電源電圧Ｖｃｃ（第２電源電圧に相当）と、他端が出力ノードＮ１と夫々接続している。第２電流源回路Ｓ２は、第１実施形態と同様に、例えば、ゲート電圧が所定の電圧レベルに固定されたＰチャネル型ＭＯＳＦＥＴで構成されても良いが、必ずしも第１実施形態と同じ回路構成でなくても良い。尚、入力信号ＩＮは、第７トランジスタＭ７のソースに直接入力しても良いが、電流制限用の抵抗素子等を介して入力するようにしても良い。
【００３０】
尚、第１実施形態では、前段回路部１０において、非反転入力信号ＩＮの電圧と出力ノードＮ１の電圧Ｖ１は逆相で変化するが、第２実施形態では、後述するように、前段回路部１１において、入力信号ＩＮの電圧ＶＩＮと出力ノードＮ１の電圧Ｖ１が同相で変化するため、第２実施形態と第１実施形態では、入力信号ＩＮと出力ノードＮ２間の位相関係が逆転している。
【００３１】
前段回路部１１の動作を簡単に説明する。入力信号ＩＮの電圧レベルＶＩＮが、基準電圧Ｖｒｅｆから第７トランジスタＭ７の閾値電圧Ｖｔ７だけ低い電圧（Ｖｒｅｆ−Ｖｔ７）より低電圧の下限値に達している場合には、第７トランジスタＭ７がオン状態であるので、出力ノードＮ１の電圧Ｖ１は、第２電流源回路Ｓ２から供給される電流と第７トランジスタＭ７のドレイン電流が平衡する状態（下限値）まで、入力信号ＩＮの電圧レベルＶＩＮに向けて低下している。第２実施形態では、出力ノードＮ１の電圧Ｖ１の下限値が、後段回路部２０の第１トランジスタＭ１の閾値電圧Ｖｔ１以下となるように、第２電流源回路Ｓ２の電流量、第７トランジスタＭ７のトランジスタサイズ、及び、入力信号ＩＮの電圧振幅を設定している。この状態から、入力信号ＩＮの電圧レベルＶＩＮが上昇すると、出力ノードＮ１の電圧Ｖ１も同様に上昇を開始し、更に、入力信号ＩＮの電圧レベルＶＩＮが電圧（Ｖｒｅｆ−Ｖｔ７）を超えて上昇すると、第７トランジスタＭ７がオフ状態となって、後段回路部２０の動作を無視すれば、出力ノードＮ１の電圧Ｖ１は、第２電流源回路Ｓ２を介して電源電圧Ｖｃｃまで上昇する。
【００３２】
しかしながら、上述のように、後段回路部２０では、出力ノードＮ１の電圧Ｖ１が、出力ノードＮ２の電圧Ｖ２と第２トランジスタＭ２の閾値電圧Ｖｔ２の合計（Ｖ２＋Ｖｔ２）を超えると、第２トランジスタＭ２がオン状態となる。出力ノードＮ１の電圧レベルＶ１が更に上昇すると、前段回路部１１の第２電流源回路Ｓ２から出力ノードＮ１に供給される電流は、第２トランジスタＭ２に流れるため、出力ノードＮ１の電圧Ｖ１は、電源電圧Ｖｃｃまで上昇することなく、第２電流源回路Ｓ２の電流と第２トランジスタＭ２のドレイン電流が平衡する状態（上限値）で電圧上昇が停止する。つまり、出力ノードＮ１の電圧Ｖ１の電圧振幅は、第１実施形態と同様に、第２トランジスタＭ２がオン状態となることで抑制される。しかし、第２トランジスタＭ２がオン状態となるまでは、出力ノードＮ１の電圧Ｖ１は急速に上昇するため、第１トランジスタＭ１は速やかにオン状態となる。
【００３３】
次に、入力信号ＩＮが、電圧（Ｖｒｅｆ−Ｖｔ７）より高電圧の上限値から上記下限値に向けて低下する場合、電圧（Ｖｒｅｆ−Ｖｔ７）を下回ると、第７トランジスタＭ７がオン状態となり、出力ノードＮ１の電圧Ｖ１は上記上限値から下限値に向けて低下する。ここで、出力ノードＮ１の電圧Ｖ１の上限値が低く抑制されているため、出力ノードＮ１の寄生容量の影響を大きく受けずに、出力ノードＮ１の電圧Ｖ１は下限値に向けて速やかに低下することができる。
【００３４】
〈第３実施形態〉
図３に、第３実施形態における電圧増幅回路３の回路構成を示す。電圧増幅回路３は、前段回路部１０と後段回路部２１の２段で構成されている。前段回路部１０は第１実施形態と全く同じ回路構成であるので、重複する説明は割愛する。
【００３５】
第１実施形態において、出力ノードＮ２の電圧上昇は、第１電流源回路Ｓ１に支配されている。このため、後段回路部２０の出力ノードＮ２の容量負荷が大きいと、出力ノードＮ２の電圧Ｖ２の上昇速度が遅くなる可能性がある。この結果、非反転入力信号ＩＮの変化から出力ノードＮ２の電圧変化までの過渡応答遅延が大きくなってしまう。逆に、出力ノードＮ２の電圧Ｖ２の上昇速度を速くするために、第１電流源回路Ｓ１の電流量を大きくすると、出力ノードＮ２の電圧Ｖ２の下降速度が遅くなるとともに、信号振幅が狭くなる。
【００３６】
第３実施形態では、出力ノードＮ２の駆動をプッシュプル型にした後段回路部２１を採用し、出力ノードＮ２の負荷容量が大きい場合にも、過渡応答遅延を抑制できる回路構成とした。
【００３７】
具体的には、後段回路部２１は、第１実施形態の後段回路部２０における第１電流源回路Ｓ１に代えて、ドレインが出力ノードＮ２と、ソースが電源電圧Ｖｃｃと夫々接続するＰチャネル型ＭＯＳＦＥＴからなる第８トランジスタＭ８（第１出力トランジスタに相当）と、ゲートとドレインが第８トランジスタＭ８のゲートと、ソースが出力ノードＮ２と夫々接続するＰチャネル型ＭＯＳＦＥＴからなる第９トランジスタＭ９（第２出力トランジスタに相当）を備え、更に、ゲートが所定のバイアス電圧Ｖｂと、ドレインが第８トランジスタＭ８のゲートと、ソースが出力ノードＮ１と夫々接続するＮチャネル型ＭＯＳＦＥＴからなる第１０トランジスタＭ１０（バイパストランジスタに相当）と、一端が正の電源電圧Ｖｃｃと、他端が第８トランジスタＭ８のゲートと夫々接続する第３電流源回路Ｓ３を備えて構成される。第８トランジスタＭ８のゲート、第９トランジスタＭ９のゲートとドレイン、第１０トランジスタＭ１０のドレイン、及び、第３電流源回路Ｓ３の他端が相互に接続して内部ノードＮ５を形成する。第３電流源回路Ｓ３は、第１電流源回路Ｓ１や第２電流源回路Ｓ２と同様に、例えば、ゲート電圧が所定の電圧レベルに固定されたＰチャネル型ＭＯＳＦＥＴで構成されても良いが、必ずしも第１電流源回路Ｓ１や第２電流源回路Ｓ２と同じ回路構成でなくても良い。
【００３８】
後段回路部２１では、出力ノードＮ２に対してＮチャネル型ＭＯＳＦＥＴからなる第１トランジスタＭ１とＰチャネル型ＭＯＳＦＥＴからなる第８トランジスタＭ８によって相補型のプッシュプル型の駆動回路が構成されている。また、第２トランジスタＭ２と第９トランジスタＭ９も相補型の対称な回路構成となっており、第９トランジスタＭ９は、内部ノードＮ５に対して、出力ノードＮ１に対する第２トランジスタＭ２の電圧振幅抑制効果と同様の作用効果を奏する。また、第１０トランジスタＭ１０と第３電流源回路Ｓ３によって、レベルシフト回路が構成され、電圧振幅の抑制された出力ノードＮ１の電圧レベルＶ１が、内部ノードＮ５において正の電源電圧Ｖｃｃ側にレベルシフトし、更に、第９トランジスタＭ９によって電圧振幅が抑制されて、第８トランジスタＭ８のゲートに供給される。従って、出力ノードＮ１の電圧Ｖ１の変化が内部ノードＮ５に高速に伝達され、第８トランジスタＭ８のオンオフが制御されることになる。
【００３９】
図３に示すような回路構成とすることで、後段回路部２１は、出力ノードＮ１の電圧振幅の抑制効果を維持しながら、出力ノードＮ２の電圧Ｖ２を速やかに引き上げたり引き下げたりすることができる。
【００４０】
具体的には、出力ノードＮ１の電圧Ｖ１が上昇すると、第１０トランジスタＭ１０のドレイン電流が減少し、第３電流源回路Ｓ３から供給される電流が相対的に増加することにより内部ノードＮ５の電圧Ｖ５が上昇し、第８トランジスタＭ８がオフする。一方、第１トランジスタＭ１はオン状態となり、出力ノードＮ２から電流を引き込み、出力ノードＮ２の電圧Ｖ２を接地電圧ＧＮＤレベルまで引き下げる。出力ノードＮ２の電圧Ｖ２が接地電圧ＧＮＤになると、第２トランジスタＭ２がオン状態となり、出力ノードＮ１は、第２トランジスタＭ２と第４トランジスタＭ４のドレイン電流が平衡する状態となり、その時の電圧Ｖ１は、ダイオード接続された第２トランジスタＭ２の効果により接地電圧ＧＮＤから第２トランジスタＭ２の閾値電圧Ｖｔ２程度高い電圧に止まる。
【００４１】
逆に、出力ノードＮ１の電圧Ｖ１が下降すると、第１トランジスタＭ１がオフすると同時に、第１０トランジスタＭ１０のドレイン電流が増加し、内部ノードＮ５の電圧Ｖ５が引き下げられて、第８トランジスタＭ８がオン状態となる。第１トランジスタＭ１がオフして、第８トランジスタＭ８がオンすることで、出力ノードＮ２の電圧Ｖ２は電源電圧Ｖｃｃレベルまで上昇する。その結果、第９トランジスタＭ９もオン状態となり、内部ノードＮ５は、第９トランジスタＭ９と第１０トランジスタＭ１０のドレイン電流、第３電流源回路Ｓ３の電流が平衡する状態となり、その時の電圧Ｖ５は、ダイオード接続された第９トランジスタＭ９の効果により、電源電圧Ｖｃｃから第９トランジスタＭ９の閾値電圧程度降下した電圧で止まる。
【００４２】
〈第４実施形態〉
図４に、第４実施形態における電圧増幅回路４の回路構成を示す。電圧増幅回路４は、前段回路部１１と後段回路部２１の２段で構成されている。第４実施形態における電圧増幅回路４は、第２実施形態の前段回路部１１と、第３実施形態の後段回路部２１を組み合わせた回路構成であり、前段回路部１１は第２実施形態と、後段回路部２１は第３実施形態と全く同じ回路構成であるので、重複する説明は割愛する。
【００４３】
次に、本発明装置の別実施形態について説明する。
【００４４】
〈１〉上記第２実施形態では、前段回路部１１において、入力信号ＩＮは、第７トランジスタＭ７のソースに入力する構成としたが、図５に示すように、第７トランジスタＭ７のゲートに入力する構成としても良い。この場合、第７トランジスタＭ７のソースには、所定の基準電圧Ｖｒｅｆが入力するが、接地電圧ＧＮＤとしても良い。
【００４５】
第２実施形態では、入力信号ＩＮの電圧レベルＶＩＮが、基準電圧Ｖｒｅｆから第７トランジスタＭ７の閾値電圧Ｖｔ７だけ低い電圧（Ｖｒｅｆ−Ｖｔ７）を境界として、それより高電圧側に上昇すると第７トランジスタＭ７がオフ状態となり、それより低電圧側に低下すると第７トランジスタＭ７がオン状態となるが、図５に示す別実施形態では、入力信号ＩＮの電圧レベルＶＩＮが、基準電圧Ｖｒｅｆから第７トランジスタＭ７の閾値電圧Ｖｔ７だけ高い電圧（Ｖｒｅｆ＋Ｖｔ７）を境界として、それより高電圧側に上昇すると第７トランジスタＭ７がオン状態となり、それより低電圧側に低下すると第７トランジスタＭ７がオフ状態となる。つまり、第２実施形態と本別実施形態では、入力信号ＩＮの電圧レベルＶＩＮと第７トランジスタＭ７のオンオフ状態の関係が異なるだけで、基本的な動作は、第２実施形態と同じであるので、重複する説明は割愛する。尚、第４実施形態の前段回路部１１についても同様の別実施形態が適用可能である。
【００４６】
尚、第２実施形態では、前段回路部１１において、入力信号ＩＮの電圧ＶＩＮと出力ノードＮ１の電圧Ｖ１が同相で変化するが、本別実施形態では、入力信号ＩＮの電圧ＶＩＮと出力ノードＮ１の電圧Ｖ１が逆相で変化するため、第２実施形態と本別実施形態では、入力信号ＩＮと出力ノードＮ２間の位相関係が逆転している。
【００４７】
〈２〉更に、上記第１及び第２実施形態では、後段回路部２０の第１トランジスタＭ１と第２トランジスタＭ２は、Ｎチャネル型ＭＯＳＦＥＴで構成される場合を説明したが、図６及び図７に示すように、Ｐチャネル型ＭＯＳＦＥＴで構成されても良い。この場合、前段回路部１０、１１を構成するトランジスタの導電型をＮチャネル型はＰチャネル型に、Ｐチャネル型はＮチャネル型に置換するとともに、電源電圧Ｖｃｃと接地電圧ＧＮＤを相互に交換する。これにより、電源電圧Ｖｃｃが第１電源電圧に相当し、接地電圧ＧＮＤが第１電源電圧を基準として負電圧である第２電源電圧に相当する。図６及び図７は、夫々、上記第１及び第２実施形態を、後段回路部２０の第１トランジスタＭ１と第２トランジスタＭ２をＰチャネル型ＭＯＳＦＥＴで構成した場合の回路構成を示している。第１トランジスタＭ１と第２トランジスタＭ２がＮチャネル型ＭＯＳＦＥＴで構成される場合の図１及び図２と、同じ回路素子及びノードには同じ符号を付している。
【００４８】
各実施形態の動作は、各ノードの電圧変化の方向が逆転しただけで、上述の各実施形態と同様であるため、重複する説明は割愛する。
【００４９】
〈３〉更に、上記第３及び第４実施形態では、後段回路部２０の第１トランジスタＭ１と第２トランジスタＭ２と第１０トランジスタＭ１０が、Ｎチャネル型ＭＯＳＦＥＴで構成され、第８トランジスタＭ８と第９トランジスタＭ９が、Ｐチャネル型ＭＯＳＦＥＴで構成される場合を説明したが、図８及び図９に示すように、各トランジスタの導電型を逆転させて、電源電圧Ｖｃｃと接地電圧ＧＮＤを相互に交換し、第３電流源回路Ｓ３の電流の向きを反転した構成としても良い。この場合、前段回路部１０、１１を構成するトランジスタの導電型をＮチャネル型はＰチャネル型に、Ｐチャネル型はＮチャネル型に置換するとともに、電源電圧Ｖｃｃと接地電圧ＧＮＤを相互に交換する。これにより、電源電圧Ｖｃｃが第１電源電圧に相当し、接地電圧ＧＮＤが第１電源電圧を基準として負電圧である第２電源電圧に相当する。図８及び図９は、夫々、上記第３及び第４実施形態を、後段回路部２０の各トランジスタＭ１，Ｍ２，Ｍ８，Ｍ９，Ｍ１０の導電型を逆転した場合の回路構成を示している。第１トランジスタＭ１と第２トランジスタＭ２と第１０トランジスタＭ１０が、Ｎチャネル型ＭＯＳＦＥＴで構成され、第８トランジスタＭ８と第９トランジスタＭ９が、Ｐチャネル型ＭＯＳＦＥＴで構成される場合の図３及び図４と、同じ回路素子及びノードには同じ符号を付している。
【００５０】
各実施形態の動作は、各ノードの電圧変化の方向が逆転しただけで、上述の各実施形態と同様であるため、重複する説明は割愛する。
【産業上の利用可能性】
【００５１】
本発明に係る電圧増幅回路は、ＣＭＯＳレベルより電圧振幅レベルの小さい入力信号の電圧レベルの遷移を高速に判定する判定回路に利用可能である。
【符号の説明】
【００５２】
１〜４：      電圧増幅回路
１０，１１：  前段回路部
２０，１１：  後段回路部
ＧＮＤ：      接地電圧
ＩＮ：        入力信号，非反転入力信号
ＩＮＢ：      反転入力信号
Ｍ１：        第１トランジスタ
Ｍ２：        第２トランジスタ
Ｍ３：        第３トランジスタ
Ｍ４：        第４トランジスタ
Ｍ５：        第５トランジスタ
Ｍ６：        第６トランジスタ
Ｍ７：        第７トランジスタ（入力トランジスタ）
Ｍ８：        第８トランジスタ（第１出力トランジスタ）
Ｍ９：        第９トランジスタ（第２出力トランジスタ）
Ｍ１０：      第１０トランジスタ（バイパストランジスタ）
Ｎ１：        前段回路部の出力ノード（第１出力端子）
Ｎ２：        後段回路部の出力ノード（第２出力端子）
Ｎ３，Ｎ４：  前段回路部の内部ノード
Ｎ５：        後段回路部の内部ノード
Ｓ１：        第１電源回路
Ｓ２：        第２電源回路
Ｓ３：        第３電源回路
Ｖｂ：        バイアス電圧
Ｖｃｃ：      電源電圧
Ｖｒｅｆ：    基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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