(57)【要約】【課題】トレンチ内の埋め込み膜にボイドが発生したとしても、信頼性が確保される半導体装置を提供する。【解決手段】シリコン層３に、矩形状の素子形成領域が形成されている。所定の幅を有するトレンチ１３が素子形成領域を取り囲むように形成されている。トレンチ１３内に第１ＴＥＯＳ膜２１ａと第２ＴＥＯＳ膜２２ａが埋め込まれている。トレンチ１３におけるＴ字型の交差部に保護膜２８が形成されている。【選択図】図１６
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【特許請求の範囲】
【請求項１】
半導体基板の主表面上に形成された素子形成領域と、
前記素子形成領域を取り囲むように形成されたトレンチと、
前記トレンチ内に形成された埋め込み膜と
前記トレンチの角部に埋め込まれた前記埋め込み膜の部分を覆うように形成された保護膜と
を備えた、半導体装置。
【請求項２】
前記トレンチは、前記素子形成領域として矩形状の素子形成領域を所定の幅を有して取り囲み、
前記角部は、前記トレンチにおいて、所定の幅を有してそれぞれ延在する複数の部分が交わる交差部および所定の幅を有して延在する部分が屈曲する屈曲部の少なくともいずれかの部分を含む、請求項１記載の半導体装置。
【請求項３】
前記埋め込み膜はＴＥＯＳ膜である、請求項１または２に記載の半導体装置。
【請求項４】
前記素子形成領域に、所定の導電膜から形成された配線を備え、
前記保護膜は前記導電膜と同じ膜の部分から形成された、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記保護膜は、平面的に前記トレンチの領域内に配置された、請求項４記載の半導体装置。
【請求項６】
前記保護膜は、前記埋め込み膜に発生したボイドを覆うように形成された、請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、比較的深いトレンチを備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体素子として、たとえば自動車等に用いられるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、数十〜数百ボルトの比較的高い電圧が制御される。このような電圧を制御するために、半導体素子には高い耐圧が求められ、半導体素子の周囲を高い耐圧特性を有する絶縁膜によって取り囲む必要がある。
【０００３】
半導体素子が形成されるウェハの種類の一つに、ＳＯＩ（Silicon On Insulator）ウェハがある。ＳＯＩウェハでは、シリコン基板の上に絶縁膜を介在させてシリコン層が形成されている。この絶縁膜は、ＢＯＸ（Burried Oxide）層と称される。ＳＯＩウェハを用いる場合、高い耐圧を確保するためには、ＢＯＸ（Burried Oxide）層に到達する深いトレンチが形成されて、そのトレンチ内に絶縁膜あるいはポリシリコン膜等が形成される。
【０００４】
このトレンチを形成する方法としては、ＳＯＩウェハのシリコン層に反応性ドライエッチングを施すことによって形成する方法がある。一方、ＳＯＩウェハではない一般的なシリコン基板では、深いトレンチとＰＮ接合とを併用した電気的な分離構造が適用される場合がある。深いトレンチでは、トレンチ内へ絶縁膜等を良好に充填することができるように、トレンチの開口端をより広くした順テーパ状に形成することが好ましいとされる。
【０００５】
そのような深いトレンチ内を絶縁膜等にて埋め込む方法として、次のような方法がある。まず、ＳＯＩウェハ等に形成されたトレンチの側壁に露出したシリコン面に熱酸化処理を施したり、熱ＣＶＤ（Chemical Vapor Deposition）法によって、トレンチの側壁上にＴＥＯＳ（Tetra Ethoxy Ortho Silicate）膜を形成する。次に、トレンチ内を埋め込むように、ノンドープのポリシリコン膜を形成する。また、ノンドープのポリシリコン膜の他に、熱ＣＶＤ法によって、トレンチ内を埋め込むように、さらにＴＥＯＳ膜を形成する場合がある。
【０００６】
トレンチ内を、ノンドープのポリシリコン膜あるいはＴＥＯＳ膜にて埋め込んだ後、ポリシリコン膜あるいはＴＥＯＳ膜において不要な部分を、反応性ドライエッチングによりエッチバックを施すことによって除去したり、あるいは、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により研磨することによって除去する。こうして、トレンチをポリシリコン膜等で埋め込んだトレンチ分離構造が完成する。なお、トレンチ分離構造を開示した文献として、たとえば特許文献１および特許文献２がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３２４１９４号公報
【特許文献２】特開２００５−１１６９０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体装置では次のような問題点があった。トレンチ内を埋め込む埋め込み膜としては、カバレージが比較的良好とされる、熱ＣＶＤ法により形成されるポリシリコン膜が用いられることが多い。一方、使用する高耐圧半導体素子に求められる高電圧（〜数１００V）における絶縁性、リーク特性、生産性等を考慮すると、熱ＣＶＤ法によって形成されるＴＥＯＳ膜を用いる場合もある。
【０００９】
熱ＣＶＤ法によってＴＥＯＳ膜をトレンチ内に形成する場合には、トレンチの開口端付近におけるＴＥＯＳ膜の成長レートが、トレンチの内部におけるＴＥＯＳ膜の成長レートよりも高いという傾向がある。このため、ＴＥＯＳ膜が成長している途中の時点で、ＴＥＯＳ膜がトレンチの開口端を塞いでしまい、トレンチ内にＴＥＯＳ膜を成長させることができず、トレンチ内に中空のボイドが形成されることがある。しかも、ボイドは、トレンチの交差部や屈曲部等の角部のように、相対的に幅の広い部分に形成されやすい。
【００１０】
トレンチ内のＴＥＯＳ膜にボイドが形成されると、ＴＥＯＳ膜を形成した後にＴＥＯＳ膜の不要な部分をエッチバックや化学的機械研磨によって除去する際に、ボイドが露出してしまうことがある。ボイドが露出すると、その後行われる洗浄工程やエッチング工程において、露出したボイドに洗浄液や薬液等が滞留してしまうことがある。そのため、滞留した洗浄液や薬液が異物の発生源となったり、あるいは、薬液等が配線に悪影響を及ぼし、半導体装置としての信頼性が損なわれることがあった。
【００１１】
本発明は上記問題点を解決するためになされたものであり、その目的は、たとえ、トレンチ内の埋め込み膜にボイドが発生したとしても、信頼性が確保される半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、素子形成領域とトレンチと埋め込み膜と保護膜とを備えている。素子形成領域は半導体基板の主表面上に形成されている。トレンチは、素子形成領域を取り囲むように形成されている。埋め込み膜は、トレンチ内に形成されている。保護膜は、トレンチの角部に埋め込まれた埋め込み膜の部分を覆うように形成されている。
【発明の効果】
【００１３】
本発明に係る半導体装置によれば、トレンチを埋め込む埋め込み膜においてボイドが発生しやすいとされる、相対的にトレンチの幅が広い角部に保護膜を形成することで、ボイドに滞留する洗浄液や薬液等に起因する不具合を抑制することができる。その結果、半導体装置の高い信頼性を確保することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行われる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図８に示す工程においてＴＥＯＳ膜にボイドが生じた場合を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程によってボイドが露出した状態を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面斜視図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面斜視図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面斜視図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面斜視図である。
【図１７】同実施の形態において、保護膜が形成されない場合における、図１６に示す工程に対応する工程を示す断面斜視図である。
【図１８】同実施の形態において、トレンチの配置パターンの第１の例を示す平面図である。
【図１９】同実施の形態において、図１８に示す断面線ＸＩＸ−ＸＩＸにおける断面図である。
【図２０】同実施の形態において、トレンチの配置パターンの第２の例を示す平面図である。
【図２１】同実施の形態において、図２０に示す断面線ＸＸＩ−ＸＸＩにおける断面図である。
【図２２】同実施の形態において、トレンチの十字の部分にボイドが生じた場合を示す断面斜視図である。
【図２３】同実施の形態において、トレンチのＬ字型の部分にボイドが生じた場合を示す断面斜視図である。
【図２４】同実施の形態において、変形例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態に係る半導体装置として、所定の幅を有して矩形状の素子形成領域を取り囲むトレンチを備えた半導体装置を例に挙げて説明する。この明細書では、このようなトレンチを、単に、矩形状のトレンチと称する。まず、はじめに、その製造工程について説明する。
【００１６】
図１に示すように、基板として、支持基板１の上に埋め込み酸化膜２を介在させてシリコン層３が形成されたＳＯＩ基板を適用する。そのＳＯＩ基板のシリコン層３の表面上に、シリコン酸化膜４が形成される。そのシリコン酸化膜４の表面上に、シリコン窒化膜５が形成される。そのシリコン窒化膜５の表面上に、フィールド酸化膜を形成するためのレジストパターン６が形成される。
【００１７】
次に、図２に示すように、そのレジストパターン６をマスクとしてドライエッチングを施すことにより、シリコン窒化膜６およびシリコン酸化膜４を貫通してシリコン層３を露出する開口７が形成される。その後、レジストパターン６が除去される。次に、図３に示すように、酸化処理を施すことにより、開口７に露出したシリコン層３の部分にフィールド酸化膜８が形成される。
【００１８】
次に、図４に示すように、フィールド酸化膜８を覆うように、シリコン窒化膜５の表面上に、さらにシリコン窒化膜９が形成される。そのシリコン窒化膜９の表面上にＴＥＯＳ膜１０が形成される。そのＴＥＯＳ膜１０の表面上に、深いトレンチを形成するためのレジストパターン１１が形成される。次に、そのレジストパターン１１をマスクとして、ドライエッチングを施して、ＴＥＯＳ膜１０、シリコン窒化膜９およびフィールド酸化膜８を貫通してシリコン層３を露出する開口を形成することで、トレンチ形成用マスク１２が形成される。その後、レジストパターン１１が除去される。
【００１９】
次に、図５に示すように、トレンチ形成用マスク１２をマスクとして、ドライエッチングを施すことにより、シリコン層３を貫通して埋め込み酸化膜２に達するトレンチ１３が形成される。ここで、そのトレンチについて具体的に説明する。この半導体装置に形成されるトレンチは、いわゆるディープトレンチと称される、アスペクト比が約１：１０〜１：５（幅：深さ）程度の比較的深いトレンチである。ＳＯＩ基板の場合、トレンチ１３の深さはシリコン層３の厚さにほぼ相当する。そして、厚さ約５μｍ〜１０μｍ程度のシリコン層に埋め込み酸化膜に達するトレンチを形成することで、約１００〜２００Ｖの耐圧が得られることになる。
【００２０】
次に、図６に示すように、ＣＶＤ法により、トレンチ１３内を埋め込むことができる程度の膜厚の第１ＴＥＯＳ膜２１が形成される。ディープトレンチを埋め込む場合、アスペクト比が約１：２程度の比較的浅いトレンチ（ＳＴＩ：Shallow Trench Isolation）を埋め込む場合に適用された高密度プラズマ（ＨＤＰ）法では、ディープトレンチを十分に埋め込むことができない。そのため、ディープトレンチの埋め込みには、比較的カバレッジがよいとされるＴＥＯＳ膜が適用されることになる。なお、このとき、必要に応じて所定の熱処理を施すことにより、第１ＴＥＯＳ膜２１を焼き締めてもよい。
【００２１】
次に、図７に示すように、第１ＴＥＯＳ膜２１に異方性エッチングを施すことにより、トレンチ１３の側壁面に位置する第１ＴＥＯＳ膜２１ａを残して、他の第１ＴＥＯＳ膜２１の部分が除去される。次に、図８に示すように、ＣＶＤ法により、トレンチ１３内を埋め込むように、さらに第２ＴＥＯＳ膜２２が形成される。
【００２２】
次に、図９に示すように、化学的機械研磨により研磨することで、トレンチ１３内に第１ＴＥＯＳ膜２１ａおよび第２ＴＥＯＳ膜２２ａを残して、シリコン窒化膜９の上面上に位置する第２ＴＥＯＳ膜２２の部分およびＴＥＯＳ膜１０等が除去される。次に、図１０に示すように、シリコン窒化膜９およびシリコン窒化膜５が除去される。この段階で、トレンチ分離構造が形成される。
【００２３】
ここで、トレンチ内に形成されることがあるボイドについて説明する。トレンチ１３の開口端付近における第２ＴＥＯＳ膜２２の成長レートは、トレンチ１３の内部における第２ＴＥＯＳ膜２２の成長レートよりも高い傾向にある。そのために、第２ＴＥＯＳ膜２２が成長している途中の時点で、第２ＴＥＯＳ膜２２がトレンチ１３の開口端を塞いでしまい、トレンチ１３内にＴＥＯＳ膜を成長させることができず、トレンチ１３内に中空のボイドが形成されることがある。
【００２４】
また、トレンチの平面形状として、矩形状のトレンチ（たとえば図１８を参照）では、直線状に延在するトレンチの部分の幅に対して、角部のトレンチの部分の幅は相対的に広くなっている。たとえば、直線状に延在するトレンチの部分に対して他の直線状に延在するトレンチの部分がＴ字型に交わった交差部分（図１３参照）の幅は、直線状に延在する部分の幅よりも広くなる。
【００２５】
そのような相対的に幅の狭いトレンチの部分において、トレンチの対向する側壁のそれぞれに成長する第２ＴＥＯＳ膜２２同士が接触した時点で、相対的に幅の広いトレンチの部分では、トレンチの対向する側壁のそれぞれに成長する第２ＴＥＯＳ膜同士は、まだ接触しておらず、第２ＴＥＯＳ膜に谷のような窪みが形成された状態である。さらに、その窪みの開口端付近の第２ＴＥＯＳ膜の成長が進むと、その窪みが第２ＴＥＯＳ膜によって覆われて、図１１に示すように、その窪みがボイド３１として残ることになる。
【００２６】
この状態で、化学的機械研磨によってシリコン窒化膜９の上面上に位置する第２ＴＥＯＳ膜２２の部分およびＴＥＯＳ膜１０等を除去すると、図１２および図１３に示すように、第２ＴＥＯＳ膜２２中に発生したボイド３１が露出することがある。なお、図１３は、後述するように、ゲート酸化膜が形成された時点の状態を示す。
【００２７】
次に、このようなボイド３１が、トレンチ１３の角部としてＴ字型の交差部に露出した状態を想定して、引き続き行われる製造工程について説明する。化学的機械研磨の後、熱酸化処理を施すことにより、露出したシリコン層の部分に犠牲酸化膜（図示せず）が形成される。次に、その犠牲酸化膜を介して、所定導電型の不純物イオンを注入することにより、所定導電型のウェル（図示せず）が形成される。次に、所定の熱処理を施すことにより、ウェルが活性化される。次に、犠牲酸化膜が除去される。
【００２８】
次に、図１３に示すように、熱酸化処理を施すことにより、露出したシリコン層３の部分にゲート酸化膜２３が形成される。次に、図１４に示すように、ゲート酸化膜２３を覆うように、ゲート電極となる導電膜２４が形成される。導電膜２４として、たとえば、ポリシリコン膜とタングステンシリサイド膜とが形成される。その導電膜２４上にＴＥＯＳ膜（図示せず）が形成される。
【００２９】
次に、図１５に示すように、導電膜２４上に、ゲート電極を形成するためのレジストパターン２５ａと、ボイド３１を覆う保護膜を形成するためのレジストパターン２５ｂとが形成される。次に、レジストパターン２５ａおよびレジストパターン２５ｂをマスクとして、導電膜２４等に異方性エッチングを施すことにより、図１６に示すように、ゲート電極２７と、ボイド３１を覆う保護膜２８が形成される。ゲート電極と同時に形成される保護膜２８は導電性となる。このため、電気的絶縁性を確保する観点から、トレンチ１３が配置されている領域内に保護膜２８を形成することが好ましい。
【００３０】
その後、ゲート電極２７等をマスクとして、所定導電型の不純物イオンをシリコン層３に注入することによりソース・ドレイン領域（図示せず）が形成されて、半導体素子の主要部分が形成されることになる。
【００３１】
上述した製造工程によって製造された半導体装置では、図１６に示すように、トレンチ１３の角部としてＴ字型の交差部に保護膜２８が形成されている。これにより、ボイド３１が露出した後に行われる洗浄工程やエッチング工程において、仮に、露出したボイド３１に洗浄液や薬液等が滞留してしまったとしても、ボイド３１が保護膜２８によって覆われることで、滞留した洗浄液や薬液が異物の発生源となったり、あるいは、薬液等が配線に悪影響を及ぼすのを抑制することができる。また、保護膜２８を形成した後の工程では、ボイド３１に洗浄液や薬液等が浸入するようなことはなくなる。
【００３２】
一方、図１７に示すように、トレンチ１３の角部に保護膜２８が形成されていない半導体装置では、ボイド３１に洗浄液や薬液等が滞留してしまい、その滞留した洗浄液や薬液が異物の発生源となったり、あるいは、薬液等が配線に悪影響を及ぼす場合がある。
【００３３】
このように、本半導体装置では、トレンチ１３を埋め込むＴＥＯＳ膜においてボイドが発生しやすいとされる角部に保護膜２８を形成することで、ボイドに滞留する洗浄液や薬液等に起因する不具合が抑制されて、より高い信頼性を得ることができる。
【００３４】
なお、上述した半導体装置では、保護膜２８を、ゲート電極を形成する工程と同じ工程において形成する場合を例に挙げて説明したが、保護膜２８を、ゲート電極２７を形成する工程とは別の工程において形成してもよい。たとえば、ボイドが露出した直後に保護膜を形成することで、ゲート電極２７を形成するまでの洗浄工程やエッチング工程における洗浄液や薬液等がボイドに浸入するのを阻止することができ、半導体装置としてより高い信頼性を得ることができる。さらに、保護膜２８を導電性膜以外の絶縁膜によって形成してもよい。
【００３５】
また、上述した半導体装置では、ボイドが形成されるおそれがあるトレンチの角部として、トレンチのＴ字型の交差部を例に挙げて説明した。このＴ字型の交差部は、半導体装置の小型化を図るために、素子の占有面積を削減しようとして、矩形状の２つのトレンチを隣接させた場合に出現する。
【００３６】
一般に、それぞれ所定の半導体素子が形成された素子形成領域を取り囲む複数のトレンチは、互いに距離を隔てられて配置されることが多い。たとえば、図１８および図１９に示すように、それぞれ所定の高耐圧の半導体素子Ｔ１、Ｔ２が形成された素子形成領域３ａ，３ｂを取り囲み、互いに距離を隔てられた２つの矩形状のトレンチ１４ａ，１４ｂを想定する。
【００３７】
この配置パターンから、２つの矩形状のトレンチ１４ａ，１４ｂを、一方のトレンチ１４ａにおいて、他方のトレンチ１４ｂと対向するトレンチの一辺の部分と、他方のトレンチ１４ｂにおいて、一方のトレンチ１４ａと対向するトレンチの一辺の部分とを、共通のトレンチとする態様で隣接させることによって、図２０および図２１に示すように、その共通のトレンチ１４ｃと他のトレンチ１４とが交わる部分（点線丸Ａ内）にＴ字型の交差部が出現することになる。
【００３８】
また、トレンチのＴ字型の交差部の他に、ボイドが形成されるおそれのある角部としては、図２２に示すように、４つの矩形状のトレンチを隣接させた場合に出現する、所定の幅のトレンチが略直交して交わる十字の交差部にも、ボイドが形成されるおそれがある。また、図２３に示すように、トレンチが屈曲しているＬ字型の屈曲部にもボイドが形成されるおそれがある。したがって、そのようなトレンチの十字の交差部やＬ字型の屈曲部に保護膜２８を形成することで、半導体装置の信頼性を確保することができる。
【００３９】
こうして、ボイドが形成されるおそれのある、トレンチのＴ字型や十字の交差部やＬ字型の屈曲部に保護膜を形成することで、ボイドに滞留する洗浄液や薬液等に起因する不具合が抑制されて、半導体装置の信頼性を確保することができる。
【００４０】
変形例
上述した半導体装置では、基板としてＳＯＩ基板を例に挙げて説明したが、基板としては、ＳＯＩ基板の他に、一般的なシリコンの半導体基板を用いてもよい。この場合には、図２４に示すように、半導体基板５１の表面上にエピタキシャル層５２が形成され、そのエピタキシャル層５２に、ゲート電極５６、ソース電極５７およびドレイン電極５８を備えた高耐圧ＭＯＳトランジスタＴが形成されている。また、エピタキシャル層５２と半導体基板５１との間に、埋め込み拡散層５３が形成されている。
【００４１】
そして、高耐圧ＭＯＳトランジスタＴが形成されている素子形成領域を取り囲むようにトレンチ５４が形成され、そのトレンチ５４内にＴＥＯＳ膜５５が埋め込まれている。トレンチ５４は、エピタキシャル層５２の表面から、エピタキシャル層５２と半導体基板５１との界面を経て半導体基板５１の所定の深さにまで達するように形成されている。
【００４２】
このような半導体基板を適用した半導体装置においても、図１６、図２２、あるいは、図２３に示す態様で、トレンチ５４のＴ字型や十字の交差部やＬ字型の屈曲部に保護膜を形成することで、ボイドに滞留する洗浄液や薬液等に起因する不具合が抑制されて、より高い信頼性を得ることができる。
【００４３】
また、保護膜を形成する箇所としては、Ｔ字型や十字の交差部やＬ字型の屈曲部に限られず、トレンチに埋め込み膜を形成する際に、ボイドの発生する可能性のあるトレンチのパターンの部分に保護膜を形成することで、たとえボイドが発生したとしても、半導体装置の信頼性を確保することができる。
【符号の説明】
【００４４】
１  支持基板、２  埋め込み酸化膜、３  シリコン層、４  シリコン酸化膜、５  シリコン窒化膜、６  レジストパターン、７  開口、８  フィールド酸化膜、９  シリコン窒化膜、１０  ＴＥＯＳ膜、１１  レジストパターン、１２  トレンチ形成用マスク、１３  トレンチ、１４ａ、１４ｂ  トレンチ、１５  角部、２１  第１ＴＥＯＳ膜、２２  第２ＴＥＯＳ膜、２３  ゲート酸化膜、２４  導電膜、２５ａ  レジストパターン、２５ｂ  レジストパターン、２７  ゲート電極、２８  保護膜、３１  ボイド、５１  半導体基板、５２  エピタキシャル層、５３  埋め込み拡散層、５４  トレンチ、５５  ＴＥＯＳ膜、５６  ゲート電極、５７  ソース電極、５８  ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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