(57)【要約】【課題】配線間容量の低い半導体装置を安定的に形成する。【解決手段】配線１間に、仕切層５ａで仕切られた複数の空洞の溝２を形成し、その後、それらの溝２を覆うように、配線１及び仕切層５ａの上側に絶縁膜を形成する。配線１間に仕切層５ａを設けることにより、絶縁膜形成に用いる絶縁膜原料３ａの溝２内への進入が抑えられ、溝２内の絶縁膜形成が抑えられるようになる。それにより、配線１間の容量が低く、また、容量のばらつきが抑えられた半導体装置が形成可能になる。【選択図】図６
2010258073.tif 000002
【特許請求の範囲】
【請求項１】
一対の配線と、前記一対の配線間に設けられ、少なくとも１つの第１絶縁膜で仕切られた複数の溝を形成する工程と、
前記複数の溝内に空洞を残存させつつ、前記複数の溝を覆う第２絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁膜は、前記一対の配線の側壁部に接していることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記一対の配線と前記複数の溝とを形成する工程は、
前記一対の配線間に設けられた絶縁膜に複数の第１溝を形成する工程と、
前記複数の第１溝と交差する一対の開口部を有するレジストを形成する工程と、
前記一対の開口部に露出する前記絶縁膜を除去することにより、一対の第２溝を形成すると共に、前記一対の第２溝間の前記レジスト下に前記第１絶縁膜を形成する工程と、
前記一対の第２溝内及び前記レジスト上に導電材料を形成する工程と、
前記レジスト、及び前記レジスト上に形成された前記導電材料を除去することにより、前記一対の第２溝に一対の配線を形成すると共に、前記第１絶縁膜で仕切られた前記複数の溝を形成する工程と、
を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記一対の配線と前記複数の溝とを形成する工程は、
前記一対の配線間に設けられた絶縁膜に一対の第１溝を形成する工程と、
前記一対の第１溝内に導電材料を形成して一対の配線を形成する工程と、
前記一対の配線間の前記絶縁膜上の少なくとも１箇所にレジストを形成する工程と、
前記レジスト形成後に露出する前記絶縁膜を除去することにより、前記一対の配線間の前記レジスト下に前記第１絶縁膜を形成すると共に、前記第１絶縁膜で仕切られた前記複数の溝を形成する工程と、
前記レジストを除去する工程と、
を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
一対の配線と、
前記一対の配線間に設けられ、少なくとも１つの第１絶縁膜で仕切られた複数の空洞と、
前記複数の空洞を覆う第２絶縁膜と、
を有することを特徴とする半導体装置。
【請求項６】
前記第１絶縁膜は、前記一対の配線の側壁部に接していることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
高集積化に伴い配線が狭ピッチ化された半導体装置においては、絶縁膜を挟んで配置される配線間に生じる容量によって信号遅延が発生する場合がある。配線間の誘電率を低減してそのような信号遅延を回避するために、配線周囲の絶縁膜に低誘電率膜を用いる技術、配線周囲の絶縁膜にポーラス膜を用いる技術、絶縁膜内の配線間部分に空洞部を設ける技術等が知られている。
【０００３】
また、半導体装置製造においては、半導体基板に形成した素子分離形成用のトレンチの交差部分に仕切りを設け、その交差部分に埋め込まれる絶縁膜に空洞や窪みが発生するのを抑え、その上に形成される配線の段切れを回避しようとする技術等が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−９７３７９号公報
【特許文献２】特開２００４−２４１６３４号公報
【特許文献３】特開２００３−１５２０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、配線間容量を低減するために、上記のように絶縁膜内の配線間部分に空洞部を設ける場合には、複数箇所の配線間に確実に或いは一様に空洞部が形成されないと、異なる箇所の配線間や異なる半導体装置間で特性にばらつきが生じてしまう可能性がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、一対の配線と、前記一対の配線間に設けられ、少なくとも１つの第１絶縁膜で仕切られた複数の溝を形成する工程と、前記複数の溝内に空洞を残存させつつ、前記複数の溝を覆う第２絶縁膜を形成する工程と、を有する半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
開示の方法によれば、配線間に安定的に空洞部を形成することが可能になり、特性ばらつきが抑えられた、高性能で高信頼性の半導体装置が実現可能になる。
【図面の簡単な説明】
【０００８】
【図１】配線間に空洞部を形成する方法の一例を説明する図であって、（Ａ）は配線及び絶縁膜原料供給工程の要部断面模式図、（Ｂ）は絶縁膜形成過程の要部断面模式図、（Ｃ）は絶縁膜形成後の要部断面模式図である。
【図２】配線間に絶縁膜を形成する一形態の要部断面模式図である。
【図３】配線間にポーラス膜を形成する一形態の要部断面模式図である。
【図４】絶縁膜原料が溝内に進入する状況の一例を示す要部斜視模式図である。
【図５】絶縁膜原料が溝内に進入した場合の一例を示す要部断面模式図である。
【図６】配線層の一構成例の要部斜視模式図である。
【図７】絶縁膜形成工程の一例の説明図であって、（Ａ）は絶縁膜形成前の要部平面模式図、（Ｂ）は絶縁膜形成過程の要部平面模式図、（Ｃ）は絶縁膜形成後の要部平面模式図である。
【図８】絶縁膜形成工程の別例の説明図であって、（Ａ）は絶縁膜形成前の要部平面模式図、（Ｂ）は絶縁膜形成過程の要部平面模式図、（Ｃ）は絶縁膜形成後の要部平面模式図である。
【図９】配線及び仕切層の配置構成を模式的に示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＺ−Ｚ断面模式図である。
【図１０】仕切層間隔と容量比との関係を示す図（その１）である。
【図１１】仕切層間隔と容量比との関係を示す図（その２）である。
【図１２】溝内に絶縁膜が形成される場合の説明図である。
【図１３】仕切層間隔と容量比との関係を示す図（その３）である。
【図１４】半導体装置の一例の要部断面模式図である。
【図１５】第１の実施の形態に係る第１レジストパターン形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ１−Ｘ１断面模式図、（Ｃ）は（Ａ）のＹ１−Ｙ１断面模式図である。
【図１６】第１の実施の形態に係る第１エッチング工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ２−Ｘ２断面模式図、（Ｃ）は（Ａ）のＹ２−Ｙ２断面模式図である。
【図１７】第１の実施の形態に係るレジストパターン除去後の状態を示す要部斜視模式図である。
【図１８】第１の実施の形態に係る第２レジストパターン形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ３−Ｘ３断面模式図、（Ｃ）は（Ａ）のＹ３−Ｙ３断面模式図である。
【図１９】第１の実施の形態に係る第２レジストパターン形成工程の要部斜視模式図である。
【図２０】第１の実施の形態に係る第２エッチング工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ４−Ｘ４断面模式図、（Ｃ）は（Ａ）のＹ４−Ｙ４断面模式図である。
【図２１】第１の実施の形態に係る第２エッチング工程の要部斜視模式図である。
【図２２】第１の実施の形態に係る導電材料形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ５−Ｘ５断面模式図、（Ｃ）は（Ａ）のＹ５−Ｙ５断面模式図である。
【図２３】第１の実施の形態に係る導電材料形成工程の要部斜視模式図である。
【図２４】第１の実施の形態に係るレジスト除去工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ６−Ｘ６断面模式図、（Ｃ）は（Ａ）のＹ６−Ｙ６断面模式図である。
【図２５】第１の実施の形態に係るレジスト除去工程の要部斜視模式図である。
【図２６】第１の実施の形態に係る絶縁膜形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ７−Ｘ７断面模式図、（Ｃ）は（Ａ）のＹ７−Ｙ７断面模式図である。
【図２７】第１の実施の形態に係る絶縁膜形成工程の要部斜視模式図である。
【図２８】第２の実施の形態に係る配線溝形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ８−Ｘ８断面模式図である。
【図２９】第２の実施の形態に係る配線形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ９−Ｘ９断面模式図である。
【図３０】第２の実施の形態に係るレジストパターン形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ１０−Ｘ１０断面模式図、（Ｃ）は（Ａ）のＹ１０−Ｙ１０断面模式図である。
【図３１】第２の実施の形態に係るレジストパターン形成工程の別例の説明図である。
【図３２】第２の実施の形態に係るエッチング工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ１１−Ｘ１１断面模式図、（Ｃ）は（Ａ）のＹ１１−Ｙ１１断面模式図である。
【図３３】第２の実施の形態に係るレジスト除去工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ１２−Ｘ１２断面模式図、（Ｃ）は（Ａ）のＹ１２−Ｙ１２断面模式図である。
【発明を実施するための形態】
【０００９】
図１は配線間に空洞部を形成する方法の一例を説明する図であって、（Ａ）は配線及び絶縁膜原料供給工程の要部断面模式図、（Ｂ）は絶縁膜形成過程の要部断面模式図、（Ｃ）は絶縁膜形成後の要部断面模式図である。
【００１０】
配線間に空洞部を形成する場合は、まず、図１（Ａ）に示すように、層間絶縁膜表面等の面Ｓ上に、複数の配線１を、隣接する配線１間にそれぞれ空洞の溝２を設けて、形成する。そして、これらの配線１上に、ガス状或いは粒子状の絶縁膜原料３ａを付着させていく。絶縁膜原料３ａの付着は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用い、溝２内への絶縁膜原料３ａの進入が比較的抑えられるような条件で、行うことができる。
【００１１】
各配線１上への絶縁膜原料３ａの付着が進むと、図１（Ｂ）に示すように、各配線１上には、それぞれ、付着した絶縁膜原料３ａから絶縁膜３が形成されていく。このようにして形成された各絶縁膜３にさらに絶縁膜原料３ａが付着していくと、図１（Ｂ）に示したように、絶縁膜３は、配線１間の溝２側に庇のようにせり出していく、いわゆるオーバーハング形状になる。
【００１２】
そして、最終的には、隣接する配線１側からそれらの間の溝２側に延びた絶縁膜３同士が繋がり、図１（Ｃ）に示すように、溝２を覆う単層の絶縁膜３が形成され、配線１間に絶縁膜３で覆われた空洞部４が形成されるようになる。空洞部４内は、例えば、空気等の所定の気体が封入された状態や、真空状態とされる。
【００１３】
このようにして配線１間に空洞部４を形成すると、配線１間の誘電率を低減することが可能になり、配線１間の容量を低減し、信号遅延を抑えることが可能になる。
ここで、図２は配線間に絶縁膜を形成する一形態の要部断面模式図、図３は配線間にポーラス膜を形成する一形態の要部断面模式図である。
【００１４】
図２に示すように、配線１間に絶縁膜１０１を形成する形態の場合、その絶縁膜１０１としては、例えば、層間絶縁膜として利用される、比誘電率が４程度の酸化シリコン（ＳｉＯ2）膜や、比誘電率が２〜３程度の低誘電率膜（Ｌｏｗ−ｋ膜）が用いられる場合がある。また、図３に示すように、配線１間に形成する絶縁膜１０２として、複数のポア１０２ａを含んだポーラス膜が用いられる場合もある。
【００１５】
これら図２や図３に示した例では、配線１間の絶縁膜１０１，１０２の材料に応じた容量が配線１間に生じることになる。一方、図１に示したように配線１間に空洞部４を形成すると、配線１間の誘電率を、空洞部４内の気体や真空の誘電率に近付けることができ、配線１間の容量の低減に効果的である。
【００１６】
このような配線１間の容量低減に効果的な空洞部４を形成しようとする場合、その形成には、空洞部４を覆う絶縁膜３の形成条件のほか、配線１の配置、形状、寸法等が影響してくる。例えば、図１に示したようなフローでは、隣接する配線１の間隔が広くなるほど、溝２内に絶縁膜原料３ａが入り込み易くなり、その場合、溝２の底や側壁（配線１の側壁）に絶縁膜原料３ａが付着し、そこで絶縁膜３を形成してしまう。その場合、溝２内に形成された絶縁膜３によって空洞部４の体積が減少するため、その分、配線１間の容量は増加してしまう。但し、隣接する配線１の間隔は、近年では狭くなってきている。また、配線１間の容量による信号遅延は、間隔１００ｎｍ以下といった密配線部で問題になり易い。
【００１７】
ところが、このように隣接する配線１の間隔が狭い場合であっても、それらの形状や寸法によっては、溝２内に絶縁膜原料３ａが進入し易くなる場合がある。
図４は絶縁膜原料が溝内に進入する状況の一例を示す要部斜視模式図である。
【００１８】
図４に示すように、絶縁膜５内に複数の配線１が並んで形成されている場合で、隣接する配線１の間隔に比べてそれら配線１の長さが長い場合等には、それらの長手方向から間の溝２内に絶縁膜原料３ａが進入する確率が高くなる。溝２内への絶縁膜原料３ａの進入確率が高まると、上記のように、溝２内に付着した絶縁膜原料３ａから絶縁膜３が形成され、空洞体積の減少、それによる配線１間の容量増加が引き起こされる可能性が高まる。
【００１９】
さらに、溝２内への絶縁膜原料３ａの進入・付着、及び進入・付着した絶縁膜原料３ａからの絶縁膜３の形成は、異なる箇所の配線１間、或いは異なるデバイス間で、必ずしも同等になるとは限らない。
【００２０】
図５は絶縁膜原料が溝内に進入した場合の一例を示す要部断面模式図である。
図５（Ａ），（Ｂ）に例示するように、溝２内に進入・付着した絶縁膜原料３ａから形成される絶縁膜３は、ある溝２ではその底部に形成され、また別の溝２では底部と側壁部に形成されるというように、その形成のされ方が同じデバイス内でも異なってくる場合がある。さらに、その膜厚も同等になるとは限らない。また、溝２内での絶縁膜３の形成のされ方は、異なるデバイス間でも異なってくる場合がある。
【００２１】
このような場合には、異なる箇所の配線１間や、異なるデバイス間で、配線１間の容量にばらつきが生じ、それにより、信号遅延が発生したり、信号遅延にばらつきが生じたりするようになる。
【００２２】
そこで、ここでは、隣接する配線１間に形成される溝２を所定の膜で仕切り、複数に分割する。
図６は配線層の一構成例の要部斜視模式図である。
【００２３】
ここでは、図６に示すように、絶縁膜５内に複数並べて形成した配線１のそれぞれの間に、各配線１の側壁部に接する仕切層５ａを設け、隣接する配線１間にあった１本の溝２を、仕切層５ａによって複数に分割する。
【００２４】
このように、隣接する配線１間に仕切層５ａを設けることにより、絶縁膜３を形成する際、溝２内への絶縁膜原料３ａの進入が起こり難くなる。即ち、仕切層５ａを設け、細分化した複数の溝２を形成することにより、隣接する配線１間には言わばホール状の開口部が形成され、隣接する配線１間の領域にそれらの長手方向から絶縁膜原料３ａが進入してくる確率を低減することが可能になる。
【００２５】
また、隣接する配線１間にこのような仕切層５ａを設けた場合、仕切層５ａを設けなかった場合に比べ、溝２が絶縁膜３でより速やかに閉塞されるようになる。
図７は絶縁膜形成工程の一例の説明図であって、（Ａ）は絶縁膜形成前の要部平面模式図、（Ｂ）は絶縁膜形成過程の要部平面模式図、（Ｃ）は絶縁膜形成後の要部平面模式図である。図８は絶縁膜形成工程の別例の説明図であって、（Ａ）は絶縁膜形成前の要部平面模式図、（Ｂ）は絶縁膜形成過程の要部平面模式図、（Ｃ）は絶縁膜形成後の要部平面模式図である。
【００２６】
図７（Ａ）には、隣接する配線１間に複数の仕切層５ａが設けられている場合における、隣接する一対の配線１とそれらの間に設けられた一対の仕切層５ａの部分の平面模式図を図示している。これら２本の配線１と２つの仕切層５ａに囲まれ、空洞の溝２が形成されている。
【００２７】
このような状態から、絶縁膜原料３ａを用いて絶縁膜３を形成する場合には、まず、絶縁膜原料３ａが配線１上及び仕切層５ａ上に付着していく。その際は、前述のように、配線１間の領域は、仕切層５ａを設けていない場合に比べ、溝２内への絶縁膜原料３ａの進入が抑えられる。そのため、絶縁膜原料３ａは、配線１上及び仕切層５ａ上に選択的に付着していくようになる。
【００２８】
配線１上及び仕切層５ａ上への絶縁膜原料３ａの付着が進むと、図７（Ｂ）に示すように、それらの上には次第に絶縁膜３が形成されていくようになる。さらに絶縁膜原料３ａが付着していくと、配線１上に形成された絶縁膜３は、溝２側へとせり出していき、仕切層５ａ上に形成された絶縁膜３もまた、溝２側へとせり出していくようになる。そして、最終的には、配線１上からせり出してきた絶縁膜３、及び仕切層５ａ上からせり出してきた絶縁膜３が全て？がり、図７（Ｃ）に示すように、溝２を空洞の状態で覆う絶縁膜３が形成されるようになる。
【００２９】
このように、図７に示す例では、一対の配線１と一対の仕切層５ａで囲まれた溝２が、その周囲の４方向から絶縁膜３で閉塞されていく。
一方、仕切層５ａのない、図８（Ａ）に示すような一対の配線１間の溝２を覆う絶縁膜３を形成する場合には、図８（Ｂ），（Ｃ）に示すように、配線１上に形成された絶縁膜３が次第に溝２側にせり出していくようになる。このように、仕切層５ａを設けない場合、溝２は、両側の配線１側の２方向から閉塞されていく。そのため、仕切層５ａを設けていない溝２は、絶縁膜３で閉塞されるまでにより長い時間を要することになる。また、仕切層５ａを設けていないことに加え、このように絶縁膜３による閉塞に時間がかかってしまうと、溝２内に絶縁膜原料３ａが進入する確率がより高くなってしまう。
【００３０】
図７に示したように、仕切層５ａを設けることにより、溝２を速やかに絶縁膜３で閉塞し、空洞部を形成することが可能になる。そして、このような仕切層５ａにより、絶縁膜原料３ａの溝２内への進入を抑えることが可能になると共に、溝２を絶縁膜３で速やかに閉塞することが可能になるため、配線１間には、一定の体積を有する空洞部が確保されるようになる。また、このような仕切層５ａにより、異なる箇所の配線１間にも、同等の体積を有する空洞部を、安定的に形成することが可能になる。
【００３１】
続いて、このような仕切層５ａを設けた場合の配線１間の容量について説明する。
図９は配線及び仕切層の配置構成を模式的に示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＺ−Ｚ断面模式図である。
【００３２】
ここでは、それぞれ所定の幅Ｗ及び高さＨを有する一対の配線１を間隔Ｄで配置し、これらの配線１間に、厚さ（寸法）Ｌ２で高さＨの複数の仕切層５ａを間隔（寸法）Ｌ１で配置した場合における、配線１間の容量を評価している。評価にあたっては、高さＨ＝３００ｎｍ、間隔Ｄ＝１００ｎｍ、仕切層５ａの厚さＬ２＝１００ｎｍとし、仕切層５ａの間隔Ｌ１、即ち空洞部４の長さを変化させている。仕切層５ａは、ＳｉＯ2膜で形成されるものとし、空洞部４内は空気（Ａｉｒ）とする。
【００３３】
仕切層５ａの間隔（空洞部４の長さ）Ｌ１を１００ｎｍ，２００ｎｍ，３００ｎｍ，５００ｎｍ，７００ｎｍと変化させ、１つの空洞部４から１つの仕切層５ａまでの範囲（寸法）Ｌ（＝Ｌ１＋Ｌ２）における配線１間の容量Ｃ１を計算した例を表１及び表２に示す。また、仕切層５ａを設けず、その範囲（寸法）Ｌの配線１間がＳｉＯ2膜で満たされているとした場合における配線１間の容量Ｃ２を計算した例を表３に示す。また、仕切層５ａを設けず、その範囲（寸法）Ｌの配線１間がＬｏｗ−ｋ膜で満たされているとした場合における配線１間の容量Ｃ３を計算した例を表４に示す。
【００３４】
なお、真空の誘電率ε０＝８．８５４ｐＦ／ｍ、空洞部４の比誘電率ε１＝１、ＳｉＯ2膜の比誘電率ε２＝４、Ｌｏｗ−ｋ膜の比誘電率ε３＝２．５としている。
【００３５】
【表１】
2010258073.tif 000003
【００３６】
【表２】
2010258073.tif 000004
【００３７】
【表３】
2010258073.tif 000005
【００３８】
【表４】
2010258073.tif 000006
【００３９】
まず、表１より、仕切層５ａの間隔（空洞部４の長さ）Ｌ１が１００ｎｍである場合、この空洞部４における配線１部分の面積、即ち空洞部４における電極面積ＳＬ１は、ＳＬ１＝Ｌ１×Ｈ＝１００［ｎｍ］×３００［ｎｍ］＝３．００×１０-14ｍ2となる。よって、空洞部４における容量ＣＬ１は、ＣＬ１＝ＳＬ１×ε１×ε０／Ｄ＝３．００×１０-14［ｍ2］×１［−］×８．８５４［ｐＦ／ｍ］／１００［ｎｍ］≒２．６６×１０-6ｐＦである。
【００４０】
また、表１より、厚さＬ２＝１００ｎｍの仕切層５ａにおける電極面積ＳＬ２は、ＳＬ２＝Ｌ２×Ｈ＝１００［ｎｍ］×３００［ｎｍ］＝３．００×１０-14ｍ2となる。よって、仕切層５ａにおける容量ＣＬ２は、ＣＬ２＝ＳＬ２×ε２×ε０／Ｄ＝３．００×１０-14［ｍ2］×４［−］×８．８５４［ｐＦ／ｍ］／１００［ｎｍ］≒１．０６×１０-5ｐＦである。
【００４１】
従って、表２に示すように、１つの空洞部４から１つの仕切層５ａまでの範囲Ｌ（＝Ｌ１＋Ｌ２＝２００ｎｍ）における合計の容量Ｃ１は、Ｃ１＝ＣＬ１＋ＣＬ２≒１．３３×１０-5ｐＦとなる。
【００４２】
仕切層５ａの厚さＬ２が１００ｎｍで、仕切層５ａの間隔（空洞部４の長さ）Ｌ１が２００ｎｍ，３００ｎｍ，５００ｎｍ，７００ｎｍの各場合についても、これと同様にしてそれぞれ合計の容量Ｃ１を求める。容量Ｃ１は、表１及び表２より、Ｌ１＝２００ｎｍ（Ｌ＝Ｌ１＋Ｌ２＝３００ｎｍ）で約１．５９×１０-5ｐＦとなる。Ｌ１＝３００ｎｍ（Ｌ＝Ｌ１＋Ｌ２＝４００ｎｍ）で約１．８６×１０-5ｐＦとなる。Ｌ１＝５００ｎｍ（Ｌ＝Ｌ１＋Ｌ２＝６００ｎｍ）で約２．３９×１０-5ｐＦとなる。Ｌ１＝７００ｎｍ（Ｌ＝Ｌ１＋Ｌ２＝８００ｎｍ）で約２．９２×１０-5ｐＦとなる。
【００４３】
次に、表３より、範囲Ｌの配線１間がＳｉＯ2膜で満たされている場合について見ると、Ｌ＝２００ｎｍである場合には、電極面積ＳＬ＝Ｌ×Ｈ＝２００［ｎｍ］×３００［ｎｍ］＝６．００×１０-14ｍ2となる。よって、範囲Ｌにおける容量Ｃ２は、Ｃ２＝ＳＬ×ε２×ε０／Ｄ＝６．００×１０-14［ｍ2］×４［−］×８．８５４［ｐＦ／ｍ］／１００［ｎｍ］≒２．１２×１０-5ｐＦである。
【００４４】
範囲Ｌが３００ｎｍ，４００ｎｍ，６００ｎｍ，８００ｎｍの各場合についても、これと同様にしてそれぞれの容量Ｃ２を求める。容量Ｃ２は、表３に示すように、Ｌ＝３００ｎｍで約３．１９×１０-5ｐＦとなる。Ｌ＝４００ｎｍで約４．２５×１０-5ｐＦとなる。Ｌ＝６００ｎｍで約６．３７×１０-5ｐＦとなる。Ｌ＝８００ｎｍで約８．５０×１０-5ｐＦとなる。
【００４５】
表２には、この範囲Ｌの配線１間がＳｉＯ2膜で満たされている場合の容量Ｃ２に対する、範囲Ｌの配線１間が空洞部４と仕切層５ａである場合の容量Ｃ１の容量比Ｃ１／Ｃ２の値を併せて示している。また、この容量比Ｃ１／Ｃ２を、仕切層５ａの間隔（空洞部４の長さ）Ｌ１に対してプロットしたものを図１０に示す。
【００４６】
表２及び図１０より、配線１間に空洞部４を設けることで、容量を大幅に低減することができることがわかる。例えば、範囲Ｌ＝４００ｎｍの配線１間に、Ｌ１＝３００ｎｍの空洞部４と、Ｌ２＝１００ｎｍの仕切層５ａを設けた場合には、範囲Ｌ＝４００ｎｍの配線１間をＳｉＯ2膜で満たした場合の４４％に容量を低減することできる。
【００４７】
次に、表４より、範囲Ｌの配線１間がＬｏｗ−ｋ膜で満たされている場合について見ると、Ｌ＝２００ｎｍである場合には、電極面積ＳＬ＝Ｌ×Ｈ＝２００［ｎｍ］×３００［ｎｍ］＝６．００×１０-14ｍ2となる。よって、範囲Ｌにおける容量Ｃ３は、Ｃ３＝ＳＬ×ε３×ε０／Ｄ＝６．００×１０-14［ｍ2］×２．５［−］×８．８５４［ｐＦ／ｍ］／１００［ｎｍ］≒１．３３×１０-5ｐＦである。
【００４８】
範囲Ｌが３００ｎｍ，４００ｎｍ，６００ｎｍ，８００ｎｍの各場合についても、これと同様にしてそれぞれの容量Ｃ３を求める。容量Ｃ３は、表４に示すように、Ｌ＝３００ｎｍで約１．９９×１０-5ｐＦとなる。Ｌ＝４００ｎｍで約２．６６×１０-5ｐＦとなる。Ｌ＝６００ｎｍで約３．９８×１０-5ｐＦとなる。Ｌ＝８００ｎｍで約５．３１×１０-5ｐＦとなる。
【００４９】
表２には、範囲Ｌの配線１間がＬｏｗ−ｋ膜で満たされている場合の容量Ｃ３に対する、範囲Ｌの配線１間が空洞部４と仕切層５ａである場合の容量Ｃ１の容量比Ｃ１／Ｃ３の値を併せて示している。また、この容量比Ｃ１／Ｃ３を、仕切層５ａの間隔（空洞部４の長さ）Ｌ１に対してプロットしたものを図１１に示す。
【００５０】
表２及び図１１より、配線１間に空洞部４を設けることで、その容量を、Ｌｏｗ−ｋ膜を用いた場合と同等或いはそれより低減することができることがわかる。例えば、範囲Ｌ＝４００ｎｍの配線１間に、Ｌ１＝３００ｎｍの空洞部４と、Ｌ２＝１００ｎｍの仕切層５ａを設けた場合には、範囲Ｌ＝４００ｎｍの配線１間をＬｏｗ−ｋ膜で満たした場合の７０％に容量を低減することができる。
【００５１】
より低誘電率のＬｏｗ−ｋ膜を用いた場合、容量比Ｃ１／Ｃ３は、より高い値を示すようになる、即ち空洞部４を形成する場合との差が小さくなることが予想される。しかし、Ｌｏｗ−ｋ膜は、機械的強度が脆弱である、下地膜等からの剥離が発生し易い、といった性質を有している。ポーラス構造を有するＬｏｗ−ｋ膜では、このような性質が、より顕著に現れる。また、より低誘電率のＬｏｗ−ｋ膜の新規開発には、多大な労力、時間、費用がかかる。
【００５２】
これに対し、範囲Ｌの配線１間に仕切層５ａを設けて空洞部４を形成するようにすると、範囲Ｌの配線１間をＬｏｗ−ｋ膜とした場合に比べ、容量を同等に、或いは低減することが可能になる。誘電率の低いＬｏｗ−ｋ膜を新規開発するのに比べ、容易に配線１間の容量低減効果を得ることができると言える。さらに、この仕切層５ａは、配線１間にあってそれらを支持する役割を果たす。従って、このような仕切層５ａにより、配線層に対する上下方向や左右方向からの機械的ストレスから、配線層が効果的に保護されるようになる。
【００５３】
なお、この機械的ストレスからの配線層の保護という観点では、範囲Ｌの配線１間をＳｉＯ2膜で満たした場合が最も効果が高い。但し、その場合、上記のように容量Ｃ２が大きくなるため、信号遅延が発生する可能性が高くなる。
【００５４】
また、範囲Ｌの配線１間を全て空洞にした場合には、その範囲Ｌの配線１間をＳｉＯ2膜やＬｏｗ−ｋ膜で満たした場合に比べ、配線１に発生した熱が他部に伝熱され難くなる。これに対し、範囲Ｌの配線１間に仕切層５ａを設けて空洞部４を形成するようにすると、配線１から発生する熱が、その仕切層５ａを介して、仕切層５ａ上の絶縁膜３や下層の層間絶縁膜等へ伝熱されるようになる。即ち、仕切層５ａは、ヒートシンクとしての役割を果たす。従って、このような仕切層５ａにより、範囲Ｌの配線１間を全て空洞にした場合に比べ、熱伝導性を向上させることが可能になる。
【００５５】
範囲Ｌの配線１間をＳｉＯ2膜で満たした場合には、それによって高い放熱性を確保することができるものの、表１等に示したように、その容量Ｃ２が、仕切層５ａを設けた場合の容量Ｃ１に比べて高くなってしまう。また、範囲Ｌの配線１間をＬｏｗ−ｋ膜で満たした場合には、たとえそれによって一定の放熱性が確保できたとしても、表１等に示したように、その容量Ｃ３が、範囲Ｌの配線１間に仕切層５ａを設けて空洞部４を形成した場合の容量Ｃ１に比べて高くなる傾向がある。さらに、前述のように、Ｌｏｗ−ｋ膜は、機械的強度等の面で更なる向上が期待されるところである。
【００５６】
このように、配線１間に仕切層５ａを設けることにより、その容量Ｃ１を十分に低減して信号遅延の発生を効果的に抑えることが可能になると共に、仕切層５ａの存在によって一定の機械的強度及び放熱性を確保することが可能になる。
【００５７】
さらに、前述のように、このように配線１間に仕切層５ａを設けることにより、配線１及び仕切層５ａによって規定される溝２を速やかに閉塞し、空洞部４を形成することが可能になる。
【００５８】
例えば、今、仕切層５ａを設けていない、間隔Ｄの隣接する配線１間の溝２を覆う絶縁膜３の形成を開始し、各配線１上から溝２側にせり出すオーバーハング部分が、単位時間あたり長さΔずつせり出し、間隔Ｄの溝２を覆うのに時間ｔ１を要したと仮定する。即ち、次式（１）の関係が成り立つものと仮定する。
【００５９】
２×Δ×ｔ１＝Ｄ  ・・・（１）
一方、図９に示したように、間隔Ｌ１で仕切層５ａを設けた、間隔Ｄの隣接する配線１間の溝２については、時間ｔ２で溝２が絶縁膜３で覆われたと仮定する。この場合、配線１及び仕切層５ａからのオーバーハング部分が長さΔ×ｔ２のとき、面積Ｄ×Ｌ１が被覆されることになるので、次式（２）の関係が成り立つ。
【００６０】
Δ×ｔ２×（２×Ｄ＋２×Ｌ１）＝Ｄ×Ｌ１  ・・・（２）
簡単のため、ｔ２／ｔ１＝Ｙ，Ｄ／Ｌ１＝Ｘとすると、式（１），（２）は、次式（３）のように表すことができる。
【００６１】
Ｙ＝１／（Ｘ＋１）  ・・・（３）
Ｘは、Ｘ＞０の関係を満たすので、式（３）より、Ｙは、Ｙ＜１の関係、即ちｔ２＜ｔ１の関係を満たす。このように、仕切層５ａを設けることにより、溝２をより短時間で絶縁膜３により覆うことができることがわかる。例えば、配線１間の間隔（溝２の幅）Ｄ＝１００ｎｍ、仕切層５ａの間隔Ｌ１＝１００ｎｍの場合（Ｘ＝１）、仕切層５ａを設けなかった場合の半分の時間（Ｙ＝０．５）で溝２を覆い、空洞部４を形成することが可能になる。仕切層５ａの間隔Ｌ１＝７００ｎｍの場合（Ｘ＝１／７）には、仕切層５ａを設けなかった場合の９割弱程度の時間（Ｙ＝０．８７５）で溝２を覆い、空洞部４を形成することが可能になる。
【００６２】
なお、以上のように絶縁膜原料３ａから絶縁膜３を形成する際には、仕切層５ａを設けた溝２内には、全く絶縁膜原料３ａが進入しない場合のほか、ある程度の絶縁膜原料３ａが進入する場合がある。仕切層５ａの存在自体、及び前述のような仕切層５ａの存在による溝２の閉塞の高速化により、溝２内への進入確率は低減されるものの、ある程度の絶縁膜原料３ａの進入は起こり得る。
【００６３】
図１２は溝内に絶縁膜が形成される場合の説明図である。
面Ｓ上に設けられた隣接する配線１間の溝２を覆う絶縁膜３の形成時には、前述並びにこの図１２（Ａ），（Ｂ）に示すように、各配線１上から間の溝２側へ絶縁膜３がせり出していき、最終的にはそれらの絶縁膜３が？がり、空洞部４が形成される。このような絶縁膜３の形成過程で、絶縁膜３の前駆体である絶縁膜原料３ａが溝２内に進入すると、溝２の底部や側壁部に絶縁膜３が形成される場合がある。
【００６４】
今、配線１上に形成された絶縁膜３の膜厚をｈ、溝２の底部に形成された絶縁膜３の膜厚をｂ、溝２の側壁部に形成された絶縁膜３の膜厚をｓとしたとき、ｂ／ｈ×１００（％），ｓ／ｈ×１００（％）を被覆率と定義する。この被覆率の値が小さいほど、溝２内に形成されている絶縁膜３が薄い（少ない）ことになる。このように溝２内に絶縁膜３が形成される場合、絶縁膜３は、溝２の底部の方が、溝２の側壁部に比べ、厚く形成される傾向がある。
【００６５】
溝２の底部や側壁部に絶縁膜３が形成されると、空洞部４の体積は減少し、溝２に形成された絶縁膜３による新たな容量が発生する。溝２内に絶縁膜原料３ａが進入してその底部や側壁部に絶縁膜３が形成された場合の容量と、溝２内に絶縁膜原料３ａが進入せずその底部や側壁部に全く絶縁膜３が形成されない場合の容量とを比較した例を表５に示す。また、それらの容量比を、仕切層５ａの間隔（空洞部４の長さ）Ｌ１に対してプロットしたものを図１３に示す。
【００６６】
【表５】
2010258073.tif 000007
【００６７】
表５のデータを取得するにあたっては、隣接する配線１間の間隔（溝２の幅）Ｄ＝１００ｎｍ、各配線１の高さＨ＝３００ｎｍ、仕切層５ａの厚さＬ２＝１００ｎｍとしている。そして、仕切層５ａの間隔（空銅部４の長さ）Ｌ１を１００ｎｍ，２００ｎｍ，３００ｎｍ，５００ｎｍ，７００ｎｍと変化させたときの容量と、仕切層５ａを設けない場合の容量との比較を行っている。なお、上記の式（３）に基づき、溝２内に形成される絶縁膜３は、仕切層５ａの間隔によって変化するものとしている。また、表５及び図１３に示す「溝側壁部膜厚」は、仕切層５ａを設けない場合に溝２の側壁部に形成される絶縁膜３の膜厚ｓの値を示している。
【００６８】
以下、表５及び図１３について述べる。
例えば、仕切層５ａの間隔Ｌ１＝１００ｎｍの場合、上記の式（３）を用いると、前述のように、仕切層５ａを設けない場合に比べ、半分の時間で溝２が閉塞されることになる。そこで、仕切層５ａを設けることにより、絶縁膜原料３ａの溝２内への進入確率が半分になり、溝２内に形成される絶縁膜３の膜厚ｂ，ｓもそれぞれ半分になると仮定する。また、溝２の底部には、溝２を覆う絶縁膜３の膜厚ｈの５％の膜厚ｂで、絶縁膜３が形成されるものと仮定し、さらに、上記のように、溝２の側壁部に形成される絶縁膜の膜厚ｓは、溝２の底部に形成される絶縁膜３の膜厚ｂの半分であると仮定する。
【００６９】
ここで、仕切層５ａを設けないときに、溝２が膜厚ｈ＝３００ｎｍの絶縁膜３で覆われ、溝２の底部にその５％の膜厚ｂ＝１５ｎｍ、溝２の側壁部に膜厚ｂの半分の膜厚ｓ＝７．５ｎｍの絶縁膜３が形成される場合を想定する（溝側壁部膜厚７．５ｎｍ）。その場合、仕切層５ａを設けたときには、上記仮定の下では、溝２の底部に膜厚ｂ＝７．５ｎｍ、溝２の側壁部に膜厚ｓ＝３．７５ｎｍの絶縁膜３が形成されることになる。表５には、このときの配線１間の容量が、仕切層５ａを設け、且つ、溝２の底部及び側壁部に絶縁膜３が全く形成されない場合に比べ、２．９％増加することを示している。なお、仕切層５ａを設けずに、溝２内に膜厚ｂ＝１５ｎｍ、膜厚ｓ＝７．５ｎｍの絶縁膜３が形成されたときの配線１間の容量は、仕切層５ａを設け、且つ、溝２の底部及び側壁部に絶縁膜３が全く形成されない場合に比べ、５．９％増加するようになる。
【００７０】
仕切層５ａを設けないときに溝２の底部及び側壁部に膜厚ｂ＝２０ｎｍ，ｓ＝１０ｎｍの絶縁膜３が形成されるような条件（溝側壁部膜厚１０ｎｍ）では、次のようになる。即ち、間隔Ｌ１＝１００ｎｍで仕切層５ａを設けると、溝２の底部及び側壁部に膜厚ｂ＝１０ｎｍ，ｓ＝５．０ｎｍの絶縁膜３が形成される。表５には、このときの配線１間の容量が、仕切層５ａを設け、且つ、溝２の底部及び側壁部に絶縁膜３が全く形成されない場合に比べ、３．９％増加することを示している。
【００７１】
仕切層５ａを設けないときに溝２の底部及び側壁部に膜厚ｂ＝３０ｎｍ，ｓ＝１５ｎｍの絶縁膜３が形成されるような条件（溝側壁部膜厚１５ｎｍ）では、次のようになる。即ち、間隔Ｌ１＝１００ｎｍで仕切層５ａを設けると、溝２の底部及び側壁部に膜厚ｂ＝１５ｎｍ，ｓ＝７．５ｎｍの絶縁膜３が形成される。表５には、このときの配線１間の容量が、仕切層５ａを設け、且つ、溝２の底部及び側壁部に絶縁膜３が全く形成されない場合に比べ、５．９％増加することを示している。
【００７２】
仕切層５ａを設けないときに溝２の底部及び側壁部に膜厚ｂ＝６０ｎｍ，ｓ＝３０ｎｍの絶縁膜３が形成されるような条件（溝側壁部膜厚３０ｎｍ）では、次のようになる。即ち、間隔Ｌ１＝１００ｎｍで仕切層５ａを設けると、溝２の底部及び側壁部に膜厚ｂ＝３０ｎｍ，ｓ＝１５ｎｍの絶縁膜３が形成される。表５には、このときの配線１間の容量が、仕切層５ａを設け、且つ、溝２の底部及び側壁部に絶縁膜３が全く形成されない場合に比べ、１２．０％増加することを示している。
【００７３】
また、仕切層５ａの間隔Ｌ１を大きく、例えば間隔Ｌ１＝３００ｎｍとした場合には、上記の式（３）を用いると、仕切層５ａを設けない場合に比べ、４分の３の時間（Ｙ＝０．７５）で溝２が閉塞されることになる。そこで、上記同様、仕切層５ａを設けることにより、絶縁膜原料３ａの溝２内への進入確率が４分の３になるものとする。
【００７４】
ここで、仕切層５ａを設けないときに溝２の底部及び側壁部に膜厚ｂ＝１５ｎｍ，ｓ＝７．５ｎｍの絶縁膜３が形成されるような条件を用いることを想定する（溝側壁部膜厚７．５ｎｍ）。その場合、間隔Ｌ１＝３００ｎｍで仕切層５ａを設けたときには、溝２の底部及び側壁部に膜厚ｂ＝１１．３ｎｍ，ｓ＝５．６ｎｍの絶縁膜３が形成されることになる。仕切層５ａの間隔Ｌ１＝３００ｎｍと大きくすると、上記の間隔Ｌ１＝１００ｎｍの場合に比べ、絶縁膜３による溝２の閉塞時間短縮効果は小さくなり、また、絶縁膜原料３ａの進入確率は高くなるため、このように膜厚ｂ，ｓは厚くなる。表５には、このときの配線１間の容量が、仕切層５ａを設け、且つ、溝２の底部及び側壁部に絶縁膜３が全く形成されない場合に比べ、９．４％増加することを示している。なお、仕切層５ａを設けずに、溝２内に膜厚ｂ＝１５ｎｍ、膜厚ｓ＝７．５ｎｍの絶縁膜３が形成されたときの配線１間の容量は、仕切層５ａを設け、且つ、溝２の底部及び側壁部に絶縁膜３が全く形成されない場合に比べ、１２．６％増加するようになる。
【００７５】
同様に、仕切層５ａを設けないときに溝２の底部及び側壁部に膜厚ｂ＝２０ｎｍ，ｓ＝１０ｎｍの絶縁膜３が形成されるような条件（溝側壁部膜厚１０ｎｍ）では、容量は１２．６％増加する。仕切層５ａを設けないときに溝２の底部及び側壁部に膜厚ｂ＝３０ｎｍ，ｓ＝１５ｎｍの絶縁膜３が形成される条件（溝側壁部膜厚１５ｎｍ）では、容量は１９．１％増加する。仕切層５ａを設けないときに溝２の底部及び側壁部に膜厚ｂ＝６０ｎｍ，ｓ＝３０ｎｍの絶縁膜３が形成される条件（溝側壁部膜厚３０ｎｍ）では、容量は３９．７％増加する。
【００７６】
仕切層５ａの間隔Ｌ１を２００ｎｍ，５００ｎｍ，７００ｎｍとしたときも、これと同様の計算により、表５及び図１３に示したような容量比が取得される。
このような表５及び図１３を用いることより、溝２内に形成される絶縁膜３の量によってどの程度配線１間の容量が増加するか、或いは配線１間の容量増加を抑えるために絶縁膜３をどのような条件で形成するのが適切か、といったことを推察することが可能になる。例えば、仕切層５ａを設けないときの溝側壁部膜厚が７．５ｎｍになる条件を用いる場合で、厚さＬ２＝１００ｎｍの仕切層５ａを設ける場合には、仕切層５ａの間隔Ｌ１を３００ｎｍ以下に設定すれば、容量増加を１０％以下に抑えることができることがわかる。
【００７７】
なお、ここでは、配線１及び仕切層５ａ上に形成される絶縁膜３の膜厚ｈに対し、その５％の膜厚ｂで溝２の底部に絶縁膜３が形成されるとした場合について述べた。さらに厚く、例えば膜厚ｂが膜厚ｈの１０％となるような場合であれば、仕切層５ａの厚さＬ２＝１００ｎｍ、間隔Ｌ１＝１００ｎｍとすることで、配線１間の容量増加は１０％以下に抑えることが可能である。
【００７８】
以上説明したように、配線１間に、所定の厚さの仕切層５ａを所定の間隔で設けることにより、配線１間の溝２を塞ぐ絶縁膜３を形成する際の絶縁膜原料３ａの進入を抑えることが可能になる。さらに、このような仕切層５ａを設けることにより、溝２を絶縁膜３で速やかに閉塞させることが可能になるため、溝２内への絶縁膜原料３ａの進入が効果的に抑えられるようになる。溝２内に絶縁膜原料３ａが進入するとしても、その進入量を抑えることが可能であり、また、仕切層５ａで仕切られた複数箇所の溝２について、進入量を少なく、しかも比較的均一にすることができる。
【００７９】
このように、仕切層５ａを設けることにより、配線１間の容量を、仕切層５ａのない配線１間をＳｉＯ2膜やＬｏｗ−ｋ膜等で埋めた場合よりも低く抑えることが可能になるため、そのような容量に起因する信号遅延の発生を効果的に抑えることが可能になる。さらに、異なる箇所の配線１間や、異なるデバイスやロットの配線１間について、容量を低く抑える、或いは容量のばらつきを抑えることが可能になる。
【００８０】
また、仕切層５ａは、配線１を支持する役割を果たすため、仕切層５ａを設けることにより、一定の機械的強度を確保することが可能になる。さらに、仕切層５ａは、配線１の熱を伝熱する役割も果たすため、仕切層５ａを設けることにより、一定の放熱性を確保することが可能になる。
【００８１】
従って、このような仕切層５ａを用いることにより、高性能で高信頼性のデバイスを安定して形成することが可能になる。
なお、仕切層５ａは、ＳｉＯ2膜で形成する場合に限らず、Ｌｏｗ−ｋ膜、ポーラス膜で形成した場合であっても、そのような膜で形成された仕切層５ａを設けなかった場合に比べて、一定の機械的強度及び放熱性を確保することは可能である。仕切層５ａをＬｏｗ−ｋ膜やポーラス膜で形成することにより、一定の機械的強度及び放熱性を確保しつつ、仕切層５ａをＳｉＯ2膜で形成した場合に比べて配線１間の容量を一層低減することが可能になる。
【００８２】
また、一対の配線１間に複数の仕切層５ａを設ける場合は、それらの仕切層５ａを、必ずしも配線１間に等間隔に設けることを要しない。仕切層５ａの間隔は、配線１間の間隔Ｄや高さＨ、各配線１に印加される電圧、形成するデバイスの要求特性等に基づき、適宜設定することが可能である。
【００８３】
以下、上記のような仕切層を含む配線層を備えた半導体装置について説明する。
まず、半導体装置の構成例について説明する。
図１４は半導体装置の一例の要部断面模式図である。
【００８４】
この図１４に例示する半導体装置１０では、単結晶シリコン基板等の半導体基板１１に、ＳＴＩ（Shallow Trench Isolation）型の素子分離領域１２が形成されている。そして、この半導体基板１１の素子分離領域１２で画定された領域に、ｎ型のウェルである素子領域１３、及びｐ型のウェルである素子領域１４が形成されている。これらの素子領域１３，１４には、それぞれ、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳ）１５、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）１６が形成されている。
【００８５】
ｐＭＯＳ１５は、素子領域１３上に、ゲート絶縁膜１５ａを介して形成されたゲート電極１５ｂ、及びその側壁部に形成された側壁絶縁膜１５ｃを有している。ゲート電極１５ｂの両側の素子領域１３内には、エクステンション領域１５ｄ及びソース／ドレイン領域１５ｅが形成されている。ゲート電極１５ｂ及びソース／ドレイン領域１５ｅの表層部には、シリサイド層１５ｆが形成されている。
【００８６】
同様に、ｎＭＯＳ１６は、素子領域１４上に、ゲート絶縁膜１６ａを介して形成されたゲート電極１６ｂ、及びその側壁部に形成された側壁絶縁膜１６ｃを有している。ゲート電極１６ｂの両側の素子領域１４内には、エクステンション領域１６ｄ及びソース／ドレイン領域１６ｅが形成され、ゲート電極１５ｂ及びソース／ドレイン領域１５ｅの表層部には、コバルト（Ｃｏ）やニッケル（Ｎｉ）等を用いてシリサイド層１６ｆが形成されている。
【００８７】
なお、ゲート絶縁膜１５ａ，１６ａには、酸化シリコン（ＳｉＯ）膜、酸窒化シリコン（ＳｉＯＣ）膜等を用いることができる。ゲート電極１５ｂ，１６ｂには、多結晶シリコン等を用いることができる。ゲート絶縁膜１５ａ，１６ａ及びゲート電極１５ｂ，１６ｂは、例えば、このような所定の材料を素子領域１３，１４上に積層形成した状態から、エッチングによるゲート加工を行うことで、形成することができる。
【００８８】
また、側壁絶縁膜１５ｃ，１６ｃには、ＳｉＯ膜、窒化シリコン（ＳｉＮ）膜、炭化シリコン（ＳｉＣ）膜、ＳｉＯＣ膜等を、単体で或いは複数種組み合せて用いることができる。ｐＭＯＳ１５及びｎＭＯＳ１６の形成においては、このような材料を用いた側壁絶縁膜１５ｃ，１６ｃの形成に先立ち、フォトリソグラフィ技術及びイオン注入技術を用いて、エクステンション領域１５ｄ，１６ｄがそれぞれ形成される。そして、エクステンション領域１５ｄ，１６ｄ及び側壁絶縁膜１５ｃ，１６ｃの形成後、再びフォトリソグラフィ技術及びイオン注入技術を用いて、ソース／ドレイン領域１５ｅ，１６ｅがそれぞれ形成される。その後、所定の金属の堆積、熱処理、及び未反応金属の除去が行われ、シリサイド層１５ｆ，１６ｆが形成される。
【００８９】
半導体装置１０では、上記のような構成を有するｐＭＯＳ１５及びｎＭＯＳ１６を覆う絶縁膜１７が形成されている。そして、この絶縁膜１７を貫通するように、ソース／ドレイン領域１５ｅ，１６ｅに達するプラグ１８が形成されている。プラグ１８には、その一部或いは全部に、タングステン（Ｗ）等の導電材料を用いることができる。
【００９０】
絶縁膜１７には、ＳｉＯ膜やＬｏｗ−ｋ膜等を用いることができ、また、そのような膜とＳｉＮ膜、ＳｉＣ膜、ＳｉＯＣ膜との積層膜を用いることもできる。ＳｉＯ膜やＬｏｗ−ｋ膜の形成には、ＣＶＤ法、ＰＶＤ（Physical Vapor Deposition）法、塗布法等を用いることができる。プラグ１８を形成する際には、例えば、まず絶縁膜１７に、ソース／ドレイン領域１５ｅ，１６ｅに達するコンタクトホールを形成した後、形成したコンタクトホールを所定の導電材料で埋め込む。そして、ＣＭＰ（Chemical Mechanical Polishing）技術を用いて不要導電材料の除去と平坦化を行って、プラグ１８を形成する。
【００９１】
絶縁膜１７及びプラグ１８の上には、配線２１間に空洞部２２を有する１層目の配線層２０が形成されている。配線２１には、その一部或いは全部に、銅（Ｃｕ）や銅アルミニウム（ＣｕＡｌ）合金等の導電材料を用いることができる。各配線２１間の空洞部２２は、図１４では図示を省略しているが、少なくとも１つの仕切層によって仕切られている。なお、このような仕切層を含む配線層２０の構成及びその形成方法の詳細については後述する。
【００９２】
配線層２０の上には、絶縁膜３０が形成され、この絶縁膜３０により、配線２１間の溝が閉塞され、配線１間に空洞部２２が形成されている。絶縁膜３０には、ＳｉＯ膜、ＳｉＣ膜、ＳｉＯＣ膜等を用いることができる。絶縁膜３０は、ＣＶＤ法、ＰＶＤ法、塗布法等を用いることができる。また、この絶縁膜３０上には、さらに絶縁膜３１が形成されており、これらの絶縁膜３０，３１を貫通するように、配線２１に達するビア３２が形成されている。絶縁膜３１には、ＳｉＯ膜やＬｏｗ−ｋ膜等を用いることができ、また、そのような膜とＳｉＮ膜、ＳｉＣ膜又はＳｉＯＣ膜との積層膜を用いることもできる。絶縁膜３１は、ＣＶＤ法、ＰＶＤ法、塗布法等を用いることができる。ビア３２には、その一部或いは全部に、ＣｕやＣｕＡｌ合金等の導電材料を用いることができる。
【００９３】
ビア３２は、例えば、絶縁膜３０，３１に、配線２１に達するビアホールを形成した後、形成したビアホールを所定の導電材料で埋め込み、さらにＣＭＰ技術を用いて不要導電材料の除去と平坦化を行うことで、形成することができる。
【００９４】
絶縁膜３１及びビア３２の上には、絶縁膜３３及びハードマスク３４が形成されており、これらの絶縁膜３３及びハードマスク３４を貫通するように、ビア３２に達する配線３５が形成されている。絶縁膜３３には、ＳｉＯ膜やＬｏｗ−ｋ膜等を用いることができ、また、そのような膜とＳｉＮ膜、ＳｉＣ膜又はＳｉＯＣ膜との積層膜を用いることもできる。絶縁膜３３は、ＣＶＤ法、ＰＶＤ法、塗布法等を用いることができる。ハードマスク３４には、ＳｉＯ膜等を用いることができる。配線３５には、その一部或いは全部に、ＣｕやＣｕＡｌ合金等の導電材料を用いることができる。
【００９５】
配線３５を形成する際には、例えば、まずその形成領域を開口したハードマスク３４を形成し、それをマスクにして絶縁膜３３にビア３２に達する配線溝を形成する。そして、形成した配線溝を所定の導電材料で埋め込み、さらにＣＭＰ技術を用いて不要導電材料の除去と平坦化を行って、配線３５を形成する。
【００９６】
なお、このようにハードマスク３４は、配線３５を埋込形成するための配線溝を絶縁膜３３に形成する際のマスクとして用いられる層である。ハードマスク３４は、配線３５の電気的特性を良好に保つ観点から、図１４に示したように、配線３５の形成後も、絶縁膜３３上に所定の厚みで残しておくことができる。但し、その有無によって電気的特性が影響されないような場合には、このハードマスク３４は、除去されてもよい。
【００９７】
また、ビア３２及び配線３５は、デュアルダマシン法を用いて一括で形成してもよい。
続いて、上記のような半導体装置１０の配線層２０について詳細に説明する。
ここでは、配線層２０の形成工程について順に説明していく。
【００９８】
まず、第１の実施の形態について説明する。
図１５は第１の実施の形態に係る第１レジストパターン形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ１−Ｘ１断面模式図、（Ｃ）は（Ａ）のＹ１−Ｙ１断面模式図である。
【００９９】
まず、ｐＭＯＳ１５及びｎＭＯＳ１６を覆う絶縁膜１７上に、絶縁膜２３を形成する。絶縁膜２３は、例えば、ＳｉＯ膜で形成することができ、ＳｉＯ膜の上にそれとエッチング選択比の異なるＳｉＮ膜やＳｉＣ膜等を形成した積層構造で形成することもできる。また、有機ポリマを用いて絶縁膜２３を形成することもできる。
【０１００】
なお、絶縁膜２３は、その下層の絶縁膜１７とエッチング選択比の異なる材質で形成することが好ましい。絶縁膜１７，２３間に、絶縁膜２３とエッチング選択比の異なる層（エッチングストッパ）を形成するようにしてもよい。
【０１０１】
絶縁膜２３には、後述のように、配線２１及び仕切層２３ａが形成される。絶縁膜２３の膜厚ｚは、形成する配線２１及び仕切層２３ａの高さを基に設定することができ、例えば、膜厚ｚは、３００ｎｍに設定する。
【０１０２】
絶縁膜２３の形成後は、その上に、複数の溝状の開口部４０ａを有するレジストパターン４０を形成する。ここでは、図１５（Ａ）に示したように、３本の溝状の開口部４０ａを形成した場合を例示している。開口部４０ａの幅ｘは、例えば３００ｎｍとし、幅ｗは、例えば１０００ｎｍとする。開口部４０ａ間に挟まれた部分（仕切層２３ａが形成される部分）の幅ｙは、例えば１００ｎｍとする。
【０１０３】
図１６は第１の実施の形態に係る第１エッチング工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ２−Ｘ２断面模式図、（Ｃ）は（Ａ）のＹ２−Ｙ２断面模式図である。
【０１０４】
レジストパターン４０の形成後は、その開口部４０ａに露出する絶縁膜２３のエッチングを行い、絶縁膜２３に複数の溝２３ｂを形成する。ここでは、図１６（Ａ）に示したように、３本の溝２３ｂを形成している。
【０１０５】
溝２３ｂを形成する際のエッチングは、ＳｉＯ膜等を用いて絶縁膜２３を形成している場合には、例えば、四フッ化炭素（ＣＦ4）と酸素（Ｏ2）をエッチャントとする異方性ＲＩＥ（Reactive Ion Etching）により行うことができる。有機ポリマを用いて絶縁膜２３を形成している場合には、例えば、水素（Ｈ2）と窒素（Ｎ2）の混合ガスのプラズマを用いたエッチングにより、溝２３ｂを形成することができる。
【０１０６】
溝２３ｂの形成後は、例えばＯ2プラズマを用いたアッシングにより、レジストパターン４０を除去する。
図１７は第１の実施の形態に係るレジストパターン除去後の状態を示す要部斜視模式図である。
【０１０７】
レジストパターン４０を除去することにより、図１７に示すように、ここでは３本の溝２３ｂが形成された絶縁膜２３が得られるようになる。なお、溝２３ｂ間に挟まれた部分は、仕切層２３ａが形成される部分である。
【０１０８】
図１８は第１の実施の形態に係る第２レジストパターン形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ３−Ｘ３断面模式図、（Ｃ）は（Ａ）のＹ３−Ｙ３断面模式図である。また、図１９は第１の実施の形態に係る第２レジストパターン形成工程の要部斜視模式図である。
【０１０９】
上記のようにして溝２３ｂを形成した後は、絶縁膜１７，２３上に、溝２３ｂの長手方向に交差するように延びる複数の溝状の開口部４１ａを有するレジストパターン４１を形成する。開口部４１ａは、配線２１を形成する領域に形成する。ここでは、図１８（Ａ）及び図１９に示したように、４本の溝状の開口部４１ａを形成した場合を例示している。開口部４１ａの幅ｘ’は、配線２１の幅を基に設定する。
【０１１０】
レジストパターン４１は、図１８（Ｂ），（Ｃ）に示したように、開口部４１ａの側面がオーバーハング形状となるように、露光及び現像処理が行われて形成されている。また、レジストパターン４１は、ここでは、絶縁膜２３に予め形成されている溝２３ｂにおいては、溝２３ｂの深さ（絶縁膜２３の膜厚）よりも厚くなるような膜厚で形成する。
【０１１１】
図２０は第１の実施の形態に係る第２エッチング工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ４−Ｘ４断面模式図、（Ｃ）は（Ａ）のＹ４−Ｙ４断面模式図である。また、図２１は第１の実施の形態に係る第２エッチング工程の要部斜視模式図である。
【０１１２】
レジストパターン４１の形成後は、ドライエッチング法等を用い、その開口部４１ａに露出する絶縁膜２３を除去し、下層の絶縁膜１７上に存在する絶縁膜２３及びレジストパターン４１に、配線２１を形成するための溝２３ｃを形成する。溝２３ｃは、絶縁膜２３の材質に応じ、ＣＦ4とＯ2をエッチャントとする異方性ＲＩＥや、Ｈ2とＮ2の混合ガスのプラズマを用いたエッチングにより、形成することができる。
【０１１３】
このようにして溝２３ｃを形成することにより、配線２１を形成するための配線溝が形成されると共に、溝２３ｃ両側のレジストパターン４１の下部に、仕切層２３ａが形成されるようになる。上記の図１５の工程について述べたように、開口部４０ａの幅ｘを３００ｎｍ、開口部４０ａ間に挟まれた部分の幅ｙを１００ｎｍとしていた場合には、各溝２３ｃ間に、厚さ１００ｎｍの仕切層２３ａが、３００ｎｍの間隔で形成される。
【０１１４】
図２２は第１の実施の形態に係る導電材料形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ５−Ｘ５断面模式図、（Ｃ）は（Ａ）のＹ５−Ｙ５断面模式図である。また、図２３は第１の実施の形態に係る導電材料形成工程の要部斜視模式図である。
【０１１５】
溝２３ｃの形成後は、配線２１を形成するための導電材料２１ａを溝２３ｃ内に形成する。導電材料２１ａの形成は、例えば、塩化金属還元気相成長法（ＭＣＲ（Metal Chloride Reduction）−ＣＶＤ）法を用いて行うことができる。
【０１１６】
ＭＣＲ−ＣＶＤ法では、まず、所定のチャンバ内に、溝２３ｃの形成まで行った基板を、導電材料２１ａを含む金属板と対向するように配置する。その基板と金属板との間に塩素プラズマを発生させると、励起した塩素ラジカルと金属板との反応によって塩素金属ガスが発生し、その塩化金属ガスが基板上に付着すると共に、塩素ラジカルとの反応により還元され、基板上に金属膜、即ち導電材料２１ａが堆積されるようになる。
【０１１７】
このようなＭＣＲ−ＣＶＤ法を用いて導電材料２１ａの堆積を行った場合には、溝２３ｃ内のほか、レジストパターン４１上にも導電材料２１ａが堆積されるようになる。この導電材料２１ａの堆積に先立って上記のようにレジストパターン４１を所定の厚みで且つオーバーハング形状としておくと、レジストパターン４１上に堆積された導電材料２１ａと、それ以外の領域に堆積された導電材料２１ａとを、分離することができる。レジストパターン４１上に堆積された導電材料２１ａは、後述のようにリフトオフ法により除去するが、このようにレジストパターン４１上以外の領域に堆積された導電材料２１ａと分離しておくことで、選択的に除去されるようになる。
【０１１８】
なお、溝２３ｃの形成後、このような導電材料２１ａの形成に先立ち、例えばスパッタリング法を用いて、バリアメタル層を形成するようにしてもよい。この場合も、レジストパターン４１を所定の厚みでオーバーハング形状としておくことで、レジストパターン４１上に堆積されるバリアメタル層と、それ以外の領域に堆積されるバリアメタル層とを、分離して堆積することができる。バリアメタル層の材料には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）等を用いることができる。
【０１１９】
図２４は第１の実施の形態に係るレジスト除去工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ６−Ｘ６断面模式図、（Ｃ）は（Ａ）のＹ６−Ｙ６断面模式図である。また、図２５は第１の実施の形態に係るレジスト除去工程の要部斜視模式図である。
【０１２０】
導電材料２１ａの形成後は、リフトオフ法を用い、レジストパターン４１及びその上に形成された導電材料２１ａを選択的に除去する。
例えば、導電材料２１ａの形成まで行った基板を、温度５０℃〜８０℃の所定のレジスト剥離液に浸漬する。これにより、レジストパターン４１上に形成されている導電材料２１ａが、そのレジストパターン４１と共に、選択的に除去される。レジストパターン４１上以外の領域に形成された導電材料２１ａは残り、それにより、配線２１が形成されるようになる。
【０１２１】
また、このようなレジストパターン４１の除去により、その下に形成されていた仕切層２３ａが表出するようになる。図２５に示したように、仕切層２３ａは、ここでは一対の配線２１間、及び配線２１と絶縁膜２３との間に、それぞれ複数設けられており、配線２１間、及び配線２１と絶縁膜２３との間には、それぞれ、それら複数の仕切層２３ａで仕切られた複数の溝２３ｂが残るようになる。
【０１２２】
図２６は第１の実施の形態に係る絶縁膜形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ７−Ｘ７断面模式図、（Ｃ）は（Ａ）のＹ７−Ｙ７断面模式図である。また、図２７は第１の実施の形態に係る絶縁膜形成工程の要部斜視模式図である。
【０１２３】
リフトオフ法を用いたレジストパターン４１の除去後は、配線２１及び仕切層２３ａ（或いは絶縁膜２３）で囲まれた溝２３ｂを覆う絶縁膜３０を形成する。例えば、テトラエトキシシラン（ＴＥＯＳ）とＯ2を反応ガスとして用いたプラズマＣＶＤ法により、真空度５００Ｐａ、反応温度４００℃として、ＳｉＯ膜を形成する。このほか、ＳｉＣ膜やＳｉＯＣ膜を形成することによって、絶縁膜３０を形成するようにしてもよい。
【０１２４】
ここでは絶縁膜３０の形成に先立ち、配線２１間に仕切層２３ａを設けるようにしている。そのため、形成する絶縁膜３０の前駆体となる絶縁膜原料が、仕切層２３ａの存在により、溝２３ｂ内への進入を妨げられるようになる。さらに、このような仕切層２３ａの存在により、溝２３ｂの開口は、その周囲の配線２１及び仕切層２３ａの側から閉塞されていき、配線２１側のみからの閉塞に比べ、速やかに空洞部２２が形成されるようになる。このように、空洞部２２内への絶縁膜原料の進入を抑えることで、配線２１間の容量の増加やばらつきを効果的に抑えることが可能になっている。
【０１２５】
なお、ここではＣＶＤ法を用いて絶縁膜３０を形成する場合を例示したが、このようなＣＶＤ法のほか、ＰＶＤ法や塗布法等を用いることもできる。ＰＶＤ法を用いた場合にも、ＣＶＤ法同様、溝２３ｂの開口を、その周囲の配線２１及び仕切層２３ａの側から閉塞させていくことができる。また、配線２１間に仕切層２３ａを設けているため、塗布法を用いた場合にも、その条件（塗布時の基板の回転条件、塗布材料の粘性等）を適切に調整することにより、溝２３ｂ内への塗布材料の進入を抑えて絶縁膜３０を形成することが可能である。
【０１２６】
以後は、形成した絶縁膜３０の上に、絶縁膜３１及びビア３２の形成を行い、さらに、絶縁膜３３、ハードマスク３４及び配線３５の形成を行って、半導体装置１０を形成していけばよい。
【０１２７】
次に、第２の実施の形態について説明する。
図２８は第２の実施の形態に係る配線溝形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ８−Ｘ８断面模式図である。また、図２９は第２の実施の形態に係る配線形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ９−Ｘ９断面模式図である。
【０１２８】
まず、ｐＭＯＳ１５及びｎＭＯＳ１６を覆う絶縁膜１７上に、図２８に示すように、絶縁膜２３を形成し、形成したその絶縁膜２３に、ドライエッチング法等を用いて、配線２１を形成するための溝２３ｄを形成する。
【０１２９】
溝２３ｄの形成後は、図２９に示すように、その溝２３ｄを導電材料で埋め込み、配線２１を形成する。配線２１の形成は、例えば、溝２３ｄの形成まで行った基板上に、めっき法を用いて導電材料を堆積した後、ＣＭＰ法を用い、不要な導電材料を除去し、絶縁膜２３を露出させ、溝２３ｄ内に導電材料を埋め込むことで行うことができる。
【０１３０】
図３０は第２の実施の形態に係るレジストパターン形成工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ１０−Ｘ１０断面模式図、（Ｃ）は（Ａ）のＹ１０−Ｙ１０断面模式図である。また、図３１は第２の実施の形態に係るレジストパターン形成工程の別例の説明図である。
【０１３１】
配線２１の形成後は、例えば図３０に示すように、絶縁膜２３の一部の領域上、及び絶縁膜２３の仕切層２３ａを形成する領域上をマスクし、配線２１上、及び空洞部２２を形成する領域上を開口部４２ａとしたレジストパターン４２を形成する。なお、レジストパターン４２は、図３１に示すように、配線２１上に形成されていてもよい。
【０１３２】
図３２は第２の実施の形態に係るエッチング工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ１１−Ｘ１１断面模式図、（Ｃ）は（Ａ）のＹ１１−Ｙ１１断面模式図である。また、図３３は第２の実施の形態に係るレジスト除去工程の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＸ１２−Ｘ１２断面模式図、（Ｃ）は（Ａ）のＹ１２−Ｙ１２断面模式図である。
【０１３３】
レジストパターン４２の形成後は、図３２に示すように、それをマスクにして、ドライエッチング法等を用い、その開口部４２ａに露出する絶縁膜２３を除去する。これにより、配線２１間、及び配線２１と絶縁膜２３との間に複数の溝２３ｅが形成されると共に、レジストパターン４２の下に、それら複数の溝２３ｅを仕切る仕切層２３ａが形成されるようになる。
【０１３４】
その後、レジストパターン４２をアッシング等によって除去することで、図３３に示すような、配線２１と、配線２１間に設けられた仕切層２３ａと、絶縁膜２３の一部に形成された仕切層２３ａとを有する構造が得られるようになる。
【０１３５】
以後は、上記第１の実施の形態で述べたのと同様にして半導体装置１０を形成していけばよい。即ち、まず、レジストパターン４２の除去まで行った基板の上に、絶縁膜３０を形成する。その際は、配線２１間に仕切層２３ａを設けているため、溝２３ｅ内への絶縁膜原料の進入が抑えられるようになる。そのため、配線２１間の容量の増加やばらつきを効果的に抑えることが可能になっている。その後は、絶縁膜３１及びビア３２の形成、さらに絶縁膜３３、ハードマスク３４及び配線３５の形成を行って、半導体装置１０を形成していけばよい。
【０１３６】
なお、以上の説明では、配線１と絶縁膜５との間に空洞部４（溝２）及び仕切層５ａを設けたが、その配線１と絶縁膜５を挟んだ別の配線との配置関係によっては、必ずしもその配線１と絶縁膜５との間に空洞部４及び仕切層５ａを設けることを要しない。また、配線２１と絶縁膜２３との間には空洞部２２（溝２３ｂ）及び仕切層２３ａを設けたが、その配線２１と絶縁膜２３を挟んだ別の配線との配置関係によっては、必ずしもその配線２１と絶縁膜２３との間に空洞部２２及び仕切層２３ａを設けることを要しない。
【０１３７】
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１）  一対の配線と、前記一対の配線間に設けられ、少なくとも１つの第１絶縁膜で仕切られた複数の溝を形成する工程と、
前記複数の溝内に空洞を残存させつつ、前記複数の溝を覆う第２絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１３８】
（付記２）  前記第１絶縁膜は、前記一対の配線の側壁部に接していることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）  前記一対の配線と前記複数の溝とを形成する工程は、
前記一対の配線間に設けられた絶縁膜に複数の第１溝を形成する工程と、
前記複数の第１溝と交差する一対の開口部を有するレジストを形成する工程と、
前記一対の開口部に露出する前記絶縁膜を除去することにより、一対の第２溝を形成すると共に、前記一対の第２溝間の前記レジスト下に前記第１絶縁膜を形成する工程と、
前記一対の第２溝内及び前記レジスト上に導電材料を形成する工程と、
前記レジスト、及び前記レジスト上に形成された前記導電材料を除去することにより、前記一対の第２溝に一対の配線を形成すると共に、前記第１絶縁膜で仕切られた前記複数の溝を形成する工程と、
を含むことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【０１３９】
（付記４）  前記複数の第１溝の深さが、前記複数の第１溝内に形成される前記レジストの膜厚よりも小さな値となるように、前記レジストを形成することを特徴とする付記３に記載の半導体装置の製造方法。
【０１４０】
（付記５）  前記一対の開口部の各々が、間口の幅が底部の幅に比べて小さい断面形状となるように、前記レジストを形成することを特徴とする付記３又は４に記載の半導体装置の製造方法。
【０１４１】
（付記６）  前記一対の配線と前記複数の溝とを形成する工程は、
前記一対の配線間に設けられた絶縁膜に一対の第１溝を形成する工程と、
前記一対の第１溝内に導電材料を形成して一対の配線を形成する工程と、
前記一対の配線間の前記絶縁膜上の少なくとも１箇所にレジストを形成する工程と、
前記レジスト形成後に露出する前記絶縁膜を除去することにより、前記一対の配線間の前記レジスト下に前記第１絶縁膜を形成すると共に、前記第１絶縁膜で仕切られた前記複数の溝を形成する工程と、
前記レジストを除去する工程と、
を含むことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【０１４２】
（付記７）  一対の配線と、
前記一対の配線間に設けられ、少なくとも１つの第１絶縁膜で仕切られた複数の空洞と、
前記複数の空洞を覆う第２絶縁膜と、
を有することを特徴とする半導体装置。
【０１４３】
（付記８）  前記第１絶縁膜は、前記一対の配線の側壁部に接していることを特徴とする付記７に記載の半導体装置。
（付記９）  前記第１絶縁膜は、酸化シリコン膜であることを特徴とする付記７又は８に記載の半導体装置。
【０１４４】
（付記１０）  前記第１絶縁膜は、酸化シリコンよりも誘電率の低い絶縁膜であることを特徴とする付記７又は８に記載の半導体装置。
【符号の説明】
【０１４５】
１，２１，３５  配線
２，２３ｂ，２３ｃ，２３ｄ，２３ｅ  溝
３，５，１７，２３，３０，３１，３３，１０１，１０２  絶縁膜
３ａ  絶縁膜原料
４，２２  空洞部
５ａ，２３ａ  仕切層
１０  半導体装置
１１  半導体基板
１２  素子分離領域
１３，１４  素子領域
１５ａ，１６ａ  ゲート絶縁膜
１５ｂ，１６ｂ  ゲート電極
１５ｃ，１６ｃ  側壁絶縁膜
１５ｄ，１６ｄ  エクステンション領域
１５ｅ，１６ｅ  ソース／ドレイン領域
１５ｆ，１６ｆ  シリサイド層
１８  プラグ
２０  配線層
２１ａ  導電材料
３２  ビア
３４  ハードマスク
４０，４１，４２  レジストパターン
４０ａ，４１ａ，４２ａ  開口部
１０２ａ  ポア
【図１】
2010258073.tif 000008
【図２】
2010258073.tif 000009
【図３】
2010258073.tif 000010
【図４】
2010258073.tif 000011
【図５】
2010258073.tif 000012
【図６】
2010258073.tif 000013
【図７】
2010258073.tif 000014
【図８】
2010258073.tif 000015
【図９】
2010258073.tif 000016
【図１０】
2010258073.tif 000017
【図１１】
2010258073.tif 000018
【図１２】
2010258073.tif 000019
【図１３】
2010258073.tif 000020
【図１４】
2010258073.tif 000021
【図１５】
2010258073.tif 000022
【図１６】
2010258073.tif 000023
【図１７】
2010258073.tif 000024
【図１８】
2010258073.tif 000025
【図１９】
2010258073.tif 000026
【図２０】
2010258073.tif 000027
【図２１】
2010258073.tif 000028
【図２２】
2010258073.tif 000029
【図２３】
2010258073.tif 000030
【図２４】
2010258073.tif 000031
【図２５】
2010258073.tif 000032
【図２６】
2010258073.tif 000033
【図２７】
2010258073.tif 000034
【図２８】
2010258073.tif 000035
【図２９】
2010258073.tif 000036
【図３０】
2010258073.tif 000037
【図３１】
2010258073.tif 000038
【図３２】
2010258073.tif 000039
【図３３】
2010258073.tif 000040