(57)【要約】【課題】半導体チップを複数積層して形成される半導体装置において、半導体チップの厚さが反りを有するまでに薄くなっても、反りによる製品不良の発生を抑制することができる半導体装置の製造方法を提供する。【解決手段】配線基板上に複数のチップを階段状に積層し、樹脂で封止して半導体装置を製造する半導体装置の製造方法において、熱硬化性または光硬化性の樹脂からなる接着剤２３を介して下層のメモリチップ２１−１上にメモリチップ２１−２を配置する際に、メモリチップ２１−２がメモリチップ２１−１よりも薄い場合に、メモリチップ２１−２を配置した直後に接着剤２３を硬化させてから、メモリチップ２１−２上に他のメモリチップ２１−３を接着剤２３を介して配置する。【選択図】図１１
2010258227.tif 000002
【特許請求の範囲】
【請求項１】
配線基板上に複数のチップを階段状に積層し、樹脂で封止して半導体装置を製造する半導体装置の製造方法において、
熱硬化性または光硬化性の樹脂からなる接着剤を介して下層の第１のチップ上に第２のチップを配置する際に、前記第２のチップが前記第１のチップよりも薄い場合に、前記第２のチップを配置した直後に前記接着剤を硬化させてから、前記第２のチップ上に他の第３のチップを接着剤を介して配置することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のチップは、５０μｍよりも厚く、
前記第２のチップは、５０μｍ以下の厚さを有し、
前記接着剤は、硬化時の弾性率が１×１０-3ＭＰａ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
最下段のチップよりも下から２段目のチップの方が薄く、前記下から２段目のチップよりも上のチップは直下のチップ以上の厚さを有する複数のチップからなる第１のチップ群を、外形の一辺に沿って配列された電極パッドが同方向に位置するとともに直下のチップの前記電極パッドが露出するように、階段状に熱硬化性または光硬化性の樹脂を含む接着剤を介して配線基板上に積層し、前記接着剤を硬化する第１の工程と、
前記配線基板の接続パッドと前記複数のチップの前記電極パッドとを金属ワイヤで接続する第２の工程と、
最下段のチップよりも下から２段目のチップの方が薄く、前記下から２段目のチップよりも上のチップは直下のチップ以上の厚さを有する複数のチップからなる第２のチップ群を、外形の一辺に沿って配列された電極パッドが前記第１のチップ群の前記チップの前記電極パッドが配列された一辺に対向する位置となるように配置するとともに、直下のチップの前記電極パッドが露出するように、前記第１のチップ群の階段方向とは逆方向に階段状に熱硬化性または光硬化性の樹脂を含む接着剤を介して前記第１のチップ群上に積層し、前記接着剤を硬化する第３の工程と、
前記配線基板の接続パッドと前記第２のチップ群の前記複数のチップの前記電極パッドとを金属ワイヤで接続する第４の工程と、
前記配線基板上の前記第１および第２のチップ群を樹脂で封止する第３の工程と、
を含む半導体装置の製造方法において、
前記第１および第３の工程で、前記接着剤を介して前記最下段のチップ上に前記下から２段目のチップを配置する際に、前記下から２段目のチップを配置した直後に前記接着剤を硬化させてから、前記下から２段目のチップ上に他のチップを前記接着剤を介して配置することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１および第３の工程で、前記下から２段目のチップ上に前記接着剤を介して所定の数の他のチップを階段状に積層させた後、前記所定の数の他のチップを積層するのに使用した前記接着剤の硬化を行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記最下段のチップは、５０μｍよりも厚く、
前記下から２段目のチップは、５０μｍ以下の厚さを有し、
前記接着剤は、硬化時の弾性率が１×１０-3ＭＰａ以下であることを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年では、携帯電話やパーソナルコンピュータなどの電子機器の記憶装置としてＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置が多く使用され、その結果、電子機器は小型軽量化が進行している。また、これらの電子機器で扱う情報量の増大に対応して、不揮発性半導体記憶装置の高容量化も進行している。このような電子機器で使用される不揮発性半導体記憶装置として、メモリカード（半導体メモリカード）を例示することができる。
【０００３】
たとえば、小型化されたメモリカードを実現するために、メモリチップやコントローラチップなどの半導体チップは配線基板上に積層して搭載されるが、メモリカードのさらなる高容量化を図るために、メモリチップ自体も配線基板上に多段に積層されるようになってきている。半導体チップの電極はワイヤボンディングを適用して配線基板の接続パッドと電気的に接続され、さらに半導体チップ全体を覆うように樹脂封止される。
【０００４】
メモリチップの積層数は、高容量化の進展とともに増加傾向にあり、メモリカードの記憶容量に応じて、８段、１６段、さらにはそれ以上の段数を積層することが検討されている。多段に積層されたメモリチップに対してワイヤボンディングを行うためには、たとえば短辺片側パッド構造のメモリチップの電極パッドをそれぞれ露出させるように、複数のメモリチップを階段状に積層する構造が知られている（たとえば、特許文献１参照）。
【０００５】
このように、メモリチップを複数階段状に積層することで高容量化を可能としているが、メモリカードは寸法が規定されているため、さらなる高容量化のために単純に積層段数を増やすだけでは、メモリカードで規定されている高さを逸脱してしまい、メモリカードにおける高容量化を実現することはできない。そこで、高容量化の方法として、半導体チップの厚さを薄くしながら、積層段数を増やす方法がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３０２８７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体チップを複数積層して形成される半導体装置において、半導体チップの厚さが反りを有するまでに薄くなっても、反りによる製品不良の発生を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、配線基板上に複数のチップを階段状に積層し、樹脂で封止して半導体装置を製造する半導体装置の製造方法において、熱硬化性または光硬化性の樹脂からなる接着剤を介して下層の第１のチップ上に第２のチップを配置する際に、前記第２のチップが前記第１のチップよりも薄い場合に、前記第２のチップを配置した直後に前記接着剤を硬化させてから、前記第２のチップ上に他の第３のチップを接着剤を介して配置することを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本願発明の一態様によれば、最下段のチップよりも下から２段目のチップの方が薄く、前記下から２段目のチップよりも上のチップは直下のチップ以上の厚さを有する複数のチップからなる第１のチップ群を、外形の一辺に沿って配列された電極パッドが同方向に位置するとともに直下のチップの前記電極パッドが露出するように、階段状に熱硬化性または光硬化性の樹脂を含む接着剤を介して配線基板上に積層し、前記接着剤を硬化する第１の工程と、前記配線基板の接続パッドと前記複数のチップの前記電極パッドとを金属ワイヤで接続する第２の工程と、最下段のチップよりも下から２段目のチップの方が薄く、前記下から２段目のチップよりも上のチップは直下のチップ以上の厚さを有する複数のチップからなる第２のチップ群を、外形の一辺に沿って配列された電極パッドが前記第１のチップ群の前記チップの前記電極パッドが配列された一辺に対向する位置となるように配置するとともに、直下のチップの前記電極パッドが露出するように、前記第１のチップ群の階段方向とは逆方向に階段状に熱硬化性または光硬化性の樹脂を含む接着剤を介して前記第１のチップ群上に積層し、前記接着剤を硬化する第３の工程と、前記配線基板の接続パッドと前記第２のチップ群の前記複数のチップの前記電極パッドとを金属ワイヤで接続する第４の工程と、前記配線基板上の前記第１および第２のチップ群を樹脂で封止する第３の工程と、を含む半導体装置の製造方法において、前記第１および第３の工程で、前記接着剤を介して前記最下段のチップ上に前記下から２段目のチップを配置する際に、前記下から２段目のチップを配置した直後に前記接着剤を硬化させてから、前記下から２段目のチップ上に他のチップを前記接着剤を介して配置することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体チップを複数積層して形成される半導体装置において、半導体チップの厚さが反りを有するまでに薄くなっても、反りによる製品不良の発生を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態による半導体装置の構成の一例を模式的に示す平面図である。
【図２】図２は、図１のＡ−Ａ断面図である。
【図３】図３は、配線基板上に積層されるチップと接着剤の厚さの一例を示す図である。
【図４】図４は、半導体装置の製造方法の手順の一例を模式的に示す断面図である。
【図５】図５は、半導体チップの厚さと反り量との関係を示す図である。
【図６】図６は、口開き部にフィラーが浸入した状態を示す半導体装置の光学顕微鏡による断面写真である。
【図７】図７は、本発明の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である（その１）。
【図８】図８は、本発明の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である（その２）。
【図９】図９は、本発明の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である（その３）。
【図１０】図１０は、本発明の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である（その４）。
【図１１】図１１は、図７〜図１０のＢ−Ｂ断面図である（その１）。
【図１２】図１２は、図７〜図１０のＢ−Ｂ断面図である（その２）。
【図１３】図１３は、樹脂封止された状態の半導体装置の断面の様子を示す光学顕微鏡写真である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置の製造方法を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す厚さは一例であり、これに限定されるものではない。
【００１３】
図１は、本発明の実施の形態による半導体装置の構成の一例を模式的に示す平面図であり、図２は、図１のＡ−Ａ断面図である。これらの図に示される半導体装置１０は、マイクロＳＤカードなどの半導体メモリカードを例に挙げている。
【００１４】
この半導体装置１０は、略矩形状の小型の配線基板１１にＮＡＮＤ型フラッシュメモリなどの半導体記憶素子が形成された複数のメモリチップ２１（２１−１〜２１−８）と、メモリチップ２１へのデータの書き込み／読み出しを行うコントローラチップ２２と、が積層された構造を有する。
【００１５】
配線基板１１は、たとえば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、素子搭載基板と端子形成基板とを兼ねる。このような配線基板１１として、ガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）などを使用したプリント配線板が使用される。
【００１６】
略矩形状の配線基板１１の一方の短辺１２Ａは、半導体メモリカードをカードスロットに挿入する際の先端部に相当し、対向する他方の短辺１２Ｂは半導体メモリカードの後方部に相当する。また、配線基板１１の一方の長辺１３Ａは直線形状であるが、対向する他方の長辺１３Ｂは半導体メモリカードの前後方向や表裏の向きを示す切り欠き部やくびれ部を有している。さらに、配線基板１１の各角部は曲線状（Ｒ形状）とされている。
【００１７】
配線基板１１の第１の主面１１ａは、半導体メモリカードの入出力端子となる金属層からなる外部接続端子（図示せず）が形成される端子形成面となる。また、配線基板１１の第１の主面１１ａには、外部接続端子の形成領域を除く領域に第１の配線網（図示せず）が設けられており、この第１の配線網は、絶縁性の接着シールや接着テープなどを用いた絶縁層（図示せず）で覆われている。
【００１８】
配線基板１１の第２の主面１１ｂは、素子搭載部１９と、接続パッド１４〜１７を含む第２の配線網とを備える素子搭載面となる。接続パッド１４〜１７を有する第２の配線網は、配線基板１１の図示を省略した内部配線（スルーホールなど）を介して、外部接続端子や第１の配線網と電気的に接続される。接続パッド１４〜１７は、長辺１３Ｂに沿った第１のパッド領域１４Ｒおよび第３のパッド領域１６Ｒと、長辺１３Ａに沿った第２のパッド領域１５Ｒと、短辺１２Ｂに沿った第４のパッド領域１７Ｒのそれぞれに配置されている。
【００１９】
配線基板１１の第２の主面１１ｂの素子搭載部１９には、複数のメモリチップ２１とコントローラチップ２２とが積層して搭載されている。メモリチップ２１としては、ＮＡＮＤ型フラッシュメモリなどの半導体メモリ素子が用いられる。複数のメモリチップ２１は、平面視上では矩形状の同一形状を有し、それぞれ電極パッド２１０を備えている。電極パッド２１０は、メモリチップ２１の外形の一辺、具体的には一方の長辺に沿って配列されている。このように、メモリチップ２１は長辺片側パッド構造を有している。
【００２０】
最上段のメモリチップ２１−８上には、メモリチップ２１よりもサイズの小さな矩形状のコントローラチップ２２が積層されている。コントローラチップ２２は、複数のメモリチップ２１−１〜２１−８からデータの書き込みや読み出しを行うメモリチップ２１を選択し、選択したメモリチップ２１へのデータの書き込みや、選択したメモリチップ２１に記憶されたデータの読み出しなどを行う。コントローラチップ２２の上面には、電極パッド２２０Ａ，２２０Ｂが形成されており、第１の外形辺に沿って配列された電極パッド２２０Ａと、配線基板１１の第３のパッド領域１６Ｒの接続パッド１６とがＡｕワイヤなどの金属ワイヤ３１で電気的に接続され、第２の外形辺に沿って配列された電極パッド２２０Ｂと、配線基板１１の第４のパッド領域１７Ｒの接続パッド１７とがＡｕワイヤなどの金属ワイヤ３１で電気的に接続される。
【００２１】
複数のメモリチップ２１は、その積層（ワイヤボンディング）の仕方によって第１および第２のメモリチップ群２１Ａ，２１Ｂに分けられる。第１のメモリチップ群２１Ａは、４個のメモリチップ２１−１〜２１−４で構成され、第２のメモリチップ群２１Ｂは、４個のメモリチップ２１−５〜２１−８で構成されている。第１のメモリチップ群２１Ａを構成する４個のメモリチップ２１−１〜２１−４は、配線基板１１の素子搭載部１９上に階段状に積層されている。第２のメモリチップ群２１Ｂを構成する４個のメモリチップ２１−５〜２１−８は、第１のメモリチップ群２１Ａ上に順に階段状に積層されている。なお、第２のメモリチップ群２１Ｂの階段方向（階段状に積層されたメモリチップ２１の上段に向かう方向）は、第１のメモリチップ群２１Ａの階段方向とは逆方向となっている。
【００２２】
第１のメモリチップ群２１Ａを構成する４個のメモリチップ２１−１〜２１−４は、電極パッド２１０を有する電極形成面を上方に向けた状態で、電極パッド配列辺が配線基板１１の第１のパッド領域１４Ｒの近傍に位置するとともに、下段のメモリチップ２１の電極パッド２１０が露出するように、階段状に積層される。
【００２３】
具体的には、第１のメモリチップ群２１Ａを構成する最下段（１段目）のメモリチップ２１−１は、電極パッド２１０を有する電極形成面を上方に向け、配線基板１１の素子搭載部１９上に図示しない接着層を介して接着されている。接着層には、一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂などを主成分とする熱硬化性または光硬化性のダイアタッチフィルム（接着剤フィルム）が用いられる。上記したように、メモリチップ２１−１は、電極パッド配列辺を配線基板１１の長辺１３Ｂに向けて配置されている。
【００２４】
２段目のメモリチップ２１−２は、電極パッド２１０を有する電極形成面を上方に向け、１段目のメモリチップ２１−１上に図示しない接着層を介して接着されている。このとき、短辺の位置を１段目のメモリチップ２１−１の位置と一致させながら長辺の位置を、１段目のメモリチップ２１−１の電極パッド２１０を露出させるように１段目のメモリチップ２１−１の配置位置から短辺方向に沿うようにずらして配置する。同様に、３段目と４段目のメモリチップ２１−３，２１−４も、下段側のメモリチップ２１の電極パッド２１０が露出するように長辺の位置を短辺方向に沿ってずらし、図示しない接着層を介して接着されている。なお、これらのメモリチップ２１−１〜２１−４間を接着する接着層として、上述したダイアタッチフィルムが用いられる。
【００２５】
そして、第１のメモリチップ群２１Ａの各メモリチップ２１−１〜２１−４の電極パッド２１０と、配線基板１１の第１のパッド領域１４Ｒに配置された接続パッド１４との間が、Ａｕワイヤなどの第１の金属ワイヤ３１を介して電気的に接続される。
【００２６】
第２のメモリチップ群２１Ｂを構成する４個のメモリチップ２１−５〜２１−８は、電極パッド２１０を有する電極形成面を上方に向けた状態で、電極パッド配列辺が配線基板１１の第２のパッド領域１５Ｒの近傍に位置するとともに、下段のメモリチップ２１の電極パッド２１０が露出するように、第１のメモリチップ群２１Ａの４段目のメモリチップ２１−４上に階段状に積層される。なお、第２のメモリチップ群２１Ｂのメモリチップ２１−５〜２１−８の電極パッド配列辺は、第１のメモリチップ群２１Ａのメモリチップ群の電極パッド配列辺に対向する辺となっている。
【００２７】
具体的には、第２のメモリチップ群２１Ｂを構成する最下段（５段目）のメモリチップ２１−５は、電極パッド２１０を有する電極形成面を上方に向け、第１のメモリチップ群２１Ａにおける最上段（４段目）のメモリチップ２１−４上に図示しない接着層を介して接続されている。このとき、短辺の位置を４段目のメモリチップ２１−４の位置と一致させながら長辺の位置を、４段目のメモリチップ２１−４の電極パッド２１０を露出させるように４段目のメモリチップ２１−４の配置位置から短辺方向に沿うようにずらして配置する。この接着層として、上記したダイアタッチフィルムが用いられる。また、メモリチップ２１−５は、パッド配列辺を配線基板１１の長辺１３Ａに向けて配置されている。
【００２８】
６段目のメモリチップ２１−６は、電極パッド２１０を有する電極形成面を上方に向け、５段目のメモリチップ２１−５上に図示しない接着層を介して接着されている。このとき、短辺の位置を５段目のメモリチップ２１−５の位置と一致させながら、長辺の位置を５段目のメモリチップ２１−５の電極パッド２１０が露出するように、５段目のメモリチップ２１−５の配置位置から短辺方向に沿ってずらして配置する。７段目と８段目のメモリチップ２１−７，２１−８についても、同様にして下段のメモリチップ２１に対して接着層を介して配置されている。なお、これらのメモリチップ２１−５〜２１−８間を接着する接着層として、上述したダイアタッチフィルムが用いられる。
【００２９】
そして、第２のメモリチップ群２１Ｂの各メモリチップ２１−５〜２１−８の電極パッド２１０と、配線基板１１の第２のパッド領域１５Ｒに配置された接続パッド１５との間は、Ａｕワイヤなどの第２の金属ワイヤ３１を介して電気的に接続される。
【００３０】
以上のようにして配線基板１１条に形成されたメモリチップ２１やコントローラチップ２２は、金属ワイヤ３１とともに、たとえばエポキシ樹脂からなる封止樹脂層３５で一体的に封止される。
【００３１】
上記の図で示した例では、メモリチップ２１は８段重ねの構成となっているが、これは、従来例よりもメモリチップ２１の数を増やして高容量化を達成しようとするものである。そのため、たとえば従来ではメモリチップ２１が４段重ねの構成であったものが、ここでは８段重ねの構成とする場合を示している。また、マイクロＳＤカードなどの半導体メモリ装置は、外形寸法が決まっているので、メモリチップ２１の数を増やす場合には、接着剤の厚さも含めたメモリチップ２１の厚さを薄くしなければならない。
【００３２】
図３は、配線基板上に積層されるチップと接着剤の厚さの一例を示す図である。なお、接着剤の厚さは、対応するチップ２１，２２の下側につける接着剤の厚さを示している。この図に示されるように、１段目と５段目のメモリチップ２１−１，２１−５の厚さは、それぞれ６０μｍと９２μｍであり、他のメモリチップ２１の厚さは２８〜３６μｍであり、コントローラチップ２２（９段目）の厚さは２５μｍである。１段目と５段目のメモリチップ２１−１，２１−５は、他のメモリチップに比して厚くなっている。１段目のメモリチップ２１−１は、配線基板１１の表面に存在する凹凸部（配線層の有無による段差、スルーホール部による段差、端子やテストパッドによる段差などに起因する凹凸部）上に配置され、封止樹脂層３５の樹脂成形時に局所的に大きな圧力が付加されるので、薄くしすぎるとモールド成形時に局所的な圧力で割れてしまう虞があるため、他のメモリチップに比して厚くしている。また、９段目のメモリチップ２１−９は、８段目のメモリ素子２１−８で支持されているものの、他のメモリ素子に比べると支持構造に劣るため、他のメモリチップに比して厚くしている。また、これらのメモリチップ２１やコントローラチップ２２間を固定する接着層の厚さは、５〜２０μｍとなっている。このように、マイクロＳＤカードの場合には、５０μｍ以下の厚さ、特に３６μｍ以下の厚さのメモリチップ２１が使用されている。
【００３３】
ここで、このような５０μｍ以下の厚さのメモリチップ２１を有する半導体装置１０の製造方法の一例と、その製造工程における問題点について説明する。図４は、半導体装置の製造方法の手順の一例を模式的に示す断面図である。メモリチップ２１とコントローラチップ２２は、裏面研削処理が行われた後、チップ形状に切り出される。ついで、配線基板１１上に４枚のメモリチップ２１−１〜２１−４を第１の階段方向に階段状となるように、図示しないダイアタッチフィルムなどの接着剤を介して積層する（図４（ａ））。その後、メモリチップ２１−１〜２１−４間の接着剤を硬化（キュア）させるための熱処理を行った後、ワイヤボンディングを行って、配線基板１１上の接続パッド１４とメモリチップ２１−１〜２１−４上の電極パッド２１０との間を金属ワイヤ３１で接続する（図４（ｂ））。
【００３４】
ついで、メモリチップ２１−４上に、第１の階段方向とは逆の第２の階段方向に階段状に、４枚のメモリチップ２１−５〜２１−８を接着剤を介して積層し（図４（ｃ））、さらに、図示しないが、最上段のメモリチップ２１−８の上面の所定の位置に、コントローラチップ２２を接着剤を介して配置する。その後、チップ２１−５〜２１−８，２２間の接着剤を硬化させるための熱処理を行った後、ワイヤボンディングを行って、配線基板１１上の接続パッド１５，１６，１７と、メモリチップ２１−５〜２１−８上およびコントローラチップ２２上の電極パッド２１０，２２０Ａ，２２０Ｂとの間を金属ワイヤ３１で接続する（図４（ｄ））。最後に、ポリイミドなどの樹脂で配線基板１１上に積層されたメモリチップ２１−１〜２１−８とコントローラチップ２２とを封止する封止樹脂層３５を形成する（図４（ｅ））。
【００３５】
ところで、半導体チップの厚さが５０μｍ以下のように薄くなると、半導体チップ自体および半導体チップの積層時に反りが生じることになる。
【００３６】
たとえば、チップ形状加工後にメモリチップ２１やコントローラチップ２２などの半導体チップは、素子を保護する保護膜であるポリイミドやマウント剤の応力によって、半導体チップ自体に反りが発生する。チップ研削後の半導体チップの反り量はチップサイズが大きくなるにしたがって大きくなり、たとえば厚さが３０μｍで面積が１００ｍｍ2程度の半導体チップの場合の反り量は６００μｍとなり、半導体チップのマウント後にも反りが残ってしまう。
【００３７】
図５は、半導体チップの厚さと反り量との関係を示す図である。この図において、横軸は半導体チップの厚さ（μｍ）を示しており、縦軸は半導体チップの反り量（μｍ）を示している。この図に示されるように、半導体チップの厚さが薄くなるほど、半導体チップの反り量は指数関数的に増大していく。また、図１や図２に示されるように、階段状に半導体チップを積層する構造の場合には、下部の半導体チップと上部の半導体チップとをずらして積層させるオーバハング形状となるので、反りが顕著になる。
【００３８】
そこで、厚さが５０μｍ以下となるような半導体チップを積層して半導体装置を製造する場合において、図４（ａ）に示されるように、２段目のメモリチップ２１−２に反りが発生し、接着剤を硬化させていない状態で、３段目と４段目のメモリチップ２１−３，２１−４を積層し、さらに５段目以降のメモリチップ２１−５〜２１−８を積層すると、図４（ｃ）に示されるように、メモリチップ２１−２〜２１−４にチップクラック４２が発生してしまう。
【００３９】
また、半導体チップを複数積層した積層構造においては、下段（直下）の半導体チップの厚さよりも薄い半導体チップを積層し、接着剤を硬化させないままの状態にしておいた場合に、半導体チップの厚みの差による応力によって、薄く加工された半導体チップの反り量はさらに大きくなる。たとえば、図４（ｂ）、（ｃ）に示されるように、この反りによって、厚いメモリチップ２１−１と薄いメモリチップ２１−２との間が剥がれてしまう口開き部４１が発生してしまう。
【００４０】
そして、このような口開き部４１が発生した状態のメモリチップ２１を含む配線基板１１上の積層構造をそのまま樹脂封止すると、樹脂中のフィラーが口開き部４１に浸入し、口開きがさらに拡大してチップクラックが発生してしまう。図６は、口開き部にフィラーが浸入した状態を示す半導体装置の光学顕微鏡による断面写真である。この図では、厚いメモリチップ２１−１と薄いメモリチップ２１−２の間の口開き部４１に、封止樹脂のフィラー４３が入り込んでしまっている状態が示されている。そして、このチップクラックによってリークが発生してしまう問題点があった。
【００４１】
そこで、このように５０μｍ以下の半導体チップと、それよりも厚い半導体チップとを混在して積層した構造の半導体装置１０の製造において、上記した薄い半導体チップの反りによる口開き部４１を発生させずに複数の半導体チップを積層させることが重要となる。本実施の形態では、厚い半導体チップの上にダイアタッチフィルムなどの接着剤を介して薄い半導体チップを積層させた場合に、薄い半導体チップを積層した直後に、厚い半導体チップと薄い半導体チップとの間の接着剤を硬化させるようにしている。つまり、厚い半導体チップの上に接着剤を介して薄い半導体チップを積層させた後、薄い半導体チップをさらに続けて積層させることなく、厚い半導体チップと薄い半導体チップとの間の接着剤を硬化させ、その後に薄い半導体チップを積層させるようにしている。
【００４２】
以下では、口開き部４１の発生を抑制することが可能なこの実施の形態による半導体装置１０の製造方法について説明する。図７〜図１０は、本発明の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す平面図であり、図１１〜図１２は、図７〜図１０のＢ−Ｂ断面図である。ここでは、図１と図２に示される半導体メモリカードの製造方法を例に挙げて説明する。
【００４３】
まず、配線が形成された配線基板１１の第２の主面１１ｂ側の素子搭載部１９上に、ダイアタッチフィルムなどの接着剤２３を介して、厚さ６０μｍのメモリチップ２１−１を配置する（図７（ａ）、図１１（ａ））。ここでは、メモリチップ２１−１の電極パッド２１０が配列されている電極パッド配列辺を配線基板１１の第１のパッド領域１４Ｒと近接するように配置する。
【００４４】
ついで、メモリチップ２１−１の電極パッド２１０が形成されていない上面に接着剤２３を貼り付け、厚さ２８μｍのメモリチップ２１−２を配置する（図７（ｂ）、図１１（ｂ））。ここでは、メモリチップ２１−１，２１−２の短辺の位置を一致させ、下段のメモリチップ２１−１の電極パッド２１０が露出するように、メモリチップ２１−２の長辺の位置を下段のメモリチップ２１−１の長辺の位置から短辺方向に沿ってずらして配置する。また、下段のメモリチップ２１−１と同様に、メモリチップ２１−２の電極パッド配列辺を配線基板１１の第１のパッド領域１４Ｒと近接するように配置する。
【００４５】
ここで、メモリチップ２１−２はメモリチップ２１−１に比して薄いので、メモリチップ２１−１，２１−２間に形成された接着剤２３を硬化させるために、キュア処理（熱処理）を行う。なお、この実施の形態で使用される接着剤２３は、キュア処理する温度におけるヤング率（粘度）が１．０×１０-3［ＭＰａ］以下となる接着剤を用いるものとする。このキュア処理によって、接着剤が硬化するので、メモリチップ２１−１とメモリチップと２１−２の間の密着性が増し、メモリチップ２１−１，２１−２間の口開きの発生が防止される（図１１（ｃ））。なお、図１１と図１２においては、キュア処理を行った後の半導体チップ間の接着剤２３の図示を省略している。
【００４６】
その後、メモリチップ２１−２と同様に、厚さ２８μｍのメモリチップ２１−３，２１−４を続けてメモリチップ２１−２上に階段上に接着剤２３を介して積層させる（図８（ａ）、図１１（ｄ））。ここでは、電極パッド２１０の配置位置がメモリチップ２１−１と同じ方向に形成されるメモリチップ２１−４まで、接着剤２３の硬化を行わずに積層させる。ついで、キュア処理を行って接着剤２３を硬化させた後（図１１（ｅ））、ワイヤボンディングを行って、メモリチップ２１−１〜２１−４の電極パッド２１０と配線基板１１の接続パッド１４との間を金属ワイヤ３１で接続する（図８（ｂ））、図１２（ａ））。
【００４７】
その後、メモリチップ２１−４の電極パッドが形成されていない上面に接着剤２３を貼り付け、厚さ９２μｍのメモリチップ２１−５を配置する（図９（ａ））。ここでは、メモリチップ２１−５の短辺の位置を、下段の第１のメモリチップ群２１Ａと一致させ、下段のメモリチップ２１−４の電極パッド２１０が露出するように、メモリチップ２１−５の長辺の位置をメモリチップ２１−４の長辺の位置から短辺方向にずらして配置する。このとき、メモリチップ２１−５の電極パッド配列辺を配線基板１１の第２のパッド領域１５Ｒと近接するように配置する。つまり、下段のメモリチップ２１−１〜２１−４の電極パッド配列辺とは対向する位置に電極パッド配列辺が位置するように、メモリチップ２１−５を配置する。また、メモリチップ２１−５上にも接着剤２３を介して、厚さ２８μｍのメモリチップ２１−６を、メモリチップ２１−５の配置位置からメモリチップ２１−５の電極パッド２１０が露出するようにずらして配置する（図９（ｂ）、図１２（ｂ））。
【００４８】
ここで、メモリチップ２１−６は、メモリチップ２１−５よりも薄いので、メモリチップ２１−６を配置後に、接着剤２３の硬化処理を行う（図１２（ｃ））。これによって、メモリチップ２１−５，２１−６間の密着性が増し、メモリチップ２１−５，２１−６間の口開き部の発生が防止される。
【００４９】
その後、厚さ２８μｍのメモリチップ２１−７と厚さ３６μｍのメモリチップ２１−８を続けてメモリチップ２１−６上に第２の階段方向に階段上に接着剤２３を介して積層させ、さらにメモリチップ２１−８の上面の所定の位置に接着剤２３を介してコントローラチップ２２を配置する（図１０、図１２（ｄ））。ついで、キュア処理を行って接着剤２３を硬化させた後、ワイヤボンディングによって、メモリチップ２１−５〜２１−８の電極パッド２１０と配線基板１１の接続パッド１５との間と、コントローラチップ２２の電極パッド２２０Ａ，２２０Ｂと配線基板１１の接続パッド１６，１７との間を金属ワイヤ３１で接続する（図１２（ｅ））。
【００５０】
そして、ポリイミドなどの樹脂で、メモリチップとコントローラチップ２２を積層した配線基板１１を封止し、封止樹脂層３５を形成する。図１３は、樹脂封止された状態の半導体装置の断面の様子を示す光学顕微鏡写真である。（ａ）は低倍率での断面写真であり、（ｂ）は（ａ）のＣの部分の拡大写真である。樹脂封止時においては、厚い半導体チップとその上部に配置される薄い半導体チップとの間、この図１３においては、メモリチップ２１−５，２１−６間に、口開き部が形成されないので、樹脂のフィラー４３が入り込むことがなく、チップクラックの発生を抑えることができる。以上のようにして、図１と図２に示される半導体装置１０が得られる。
【００５１】
なお、上述した説明では、マイクロＳＤカードを例に挙げて半導体装置１０の製造方法について説明したが、本発明がこれに限定されるものではなく、厚さの薄いチップと厚さの厚いチップとが混在し、これらのチップが積層されるとともに、樹脂封止（モールド）される構造を有する半導体装置であれば、本発明を適用することができる。
【００５２】
また、上述した説明では、厚い半導体チップ上に薄い半導体チップを配置した直後と、ワイヤボンディングを行う前に、半導体チップ間を接続する接着剤を硬化させる処理を行ったが、厚い半導体チップ上に薄い半導体チップを配置した直後に接着剤の硬化処理を行うのであれば、このほかに任意の工程で、たとえば各半導体チップを積層する毎に、または半導体チップを所定の数積層するごとに、接着剤を硬化する処理を行ってもよい。
【００５３】
さらに、上述した説明では、２つのメモリチップ群をそれぞれ階段方向が逆になるように積層した場合を説明したが、３つのメモリチップ群（チップ群）を直下のメモリチップ群（チップ群）の階段方向と逆になるように積層して形成される半導体装置としてもよい。
【００５４】
この実施の形態によれば、厚さの異なる複数の半導体チップを積層させて、樹脂モールドする場合に、厚い半導体チップ上に接着剤を介して薄い半導体チップを積層させた直後に接着剤を硬化させるようにしたので、反りを有する薄い半導体チップでも厚い半導体チップ上に密着させることができる。これによって、厚い半導体チップと薄い半導体チップとの間に口開き部４１が発生せず、樹脂封止する際に樹脂のフィラーが口開き部４１に入り込まないので、チップクラック４２が発生しない。そして、チップクラック４２が発生しないので、リークが生じず、製品不良のない半導体装置１０を製造することができるという効果を有する。
【００５５】
特に、厚さが数十μｍの薄い半導体チップを含む半導体チップを、硬化処理する温度におけるヤング率（粘度）が１．０×１０-3［ＭＰａ］以下となる接着剤を用いて自半導体チップよりも厚い半導体チップ上に積層する場合に、上記した方法で半導体装置を製造すると、口開き部４１を効果的に抑えることができる。
【符号の説明】
【００５６】
１０…半導体装置、１１…配線基板、１４〜１７…接続パッド、１４Ｒ…第１のパッド領域、１５Ｒ…第２のパッド領域、１６Ｒ…第３のパッド領域、１７Ｒ…第４のパッド領域、１９…素子搭載部、２１…メモリチップ、２１Ａ…第１のメモリチップ群、２１Ｂ…第２のメモリチップ群、２２…コントローラチップ、２３…接着剤、３１…金属ワイヤ、３５…封止樹脂層、４１…口開き部、４２…チップクラック、４３…フィラー、２１０，２２０Ａ，２２０Ｂ…電極パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図６】
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【図１３】
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