(57)【要約】【課題】  テスト専用端子を不要とし、容易に機能ブロックのテストが可能な表示コントローラ回路、及び基板修正をすることなく不良解析が可能な画像表示装置を提供する。【解決手段】  テスト制御回路１０２は、ＬＤＶＳデータフォーマットにおけるリザーブビット若しくはブランキング期間中の表示用信号から、その中に埋め込まれているテストモード設定の為の信号をデコードし、当該デコードされたテストモード信号に基づいて、各機能ブロック１０８〜１１０の出力を選択しモニタ出力対象の機能ブロックを選択するための選択信号を、各機能ブロックに設けられた選択回路１０５、及びモニタ出力選択回路１０４に出力する。【選択図】        図１
2010139875.tif 000002
【特許請求の範囲】
【請求項１】
各種画像表示に係る機能を実現するための機能ブロックが複数段接続され、前段の前記機能ブロックの出力信号が後段の前記機能ブロックに入力される表示コントローラ回路において、
所定の前記機能ブロックのテストを行うため、
外部入力信号をＬＶＤＳで受け取り、ＲＧＢデータ信号と同期信号とを含む表示用信号に変換するＬＶＤＳレシーバ回路と、
前記表示用信号からその中に埋め込まれているテストモード信号をデコードし、一以上のテスト対象の前記機能ブロックを選択するテスト制御回路と、
各前記機能ブロックに設けられた、前記機能ブロックに入力された被処理信号に対し前記機能ブロックによる処理を行わずにバイパスしたバイパス信号と当該処理を施した後のテスト信号との何れかを選択して出力する選択回路と、を備え、
前記テストモード信号に基づきテストモード設定が変更され、
前記テストモード設定に基づき前記機能ブロック毎に前記バイパス信号と前記テスト信号との何れかの出力が選択可能に構成されていることを特徴とする表示コントローラ回路。
【請求項２】
モニタ出力対象の機能ブロックを選択するモニタ出力選択回路を備え、
前記テスト制御回路は、前記テストモード信号をデコードして、一のモニタ出力対象の前記機能ブロックを選択することにより、
前記テストモード設定に基づきモニタ出力対象の機能ブロックが選択可能に構成されていることを特徴とする請求項１に記載の表示コントローラ回路。
【請求項３】
前記テスト制御回路は、前記表示用信号に含まれるリザーブビットを利用して、前記テストモード信号をデコードすることを特徴とする請求項１又は２に記載の表示コントローラ回路。
【請求項４】
前記テスト制御回路は、単位ＬＶＤＳデータフォーマットを複数回受けることにより得られる前記リザーブビットの所定のシーケンスに従い、前記テストモード信号をデコードすることを特徴とする請求項３に記載の表示コントローラ回路。
【請求項５】
前記所定のシーケンスには前記テスト制御回路内部で設定されている所定の識別信号が含まれることを特徴とする請求項４に記載の表示コントローラ回路。
【請求項６】
前記テストモード設定はシフトレジスタにより保持されることを特徴とする請求項３〜５の何れか一項に記載の表示コントローラ回路。
【請求項７】
前記テスト制御回路は、前記表示用信号のブランキング期間中に、前記テストモード信号をデコードすることを特徴とする請求項１又は２に記載の表示コントローラ回路。
【請求項８】
前記テスト制御回路は、前記ブランキング期間中の前記ＲＧＢデータ信号を利用して、或いは、前記ブランキング期間中の前記ＲＧＢデータ信号と前記リザーブビットを併用して、前記テストモード信号をデコードすることを特徴とする請求項７に記載の表示コントローラ回路。
【請求項９】
前記テストモード設定を保持するか否かを、前記テストモード信号に基づき選択可能に構成されていることを特徴とする請求項７又は８に記載の表示コントローラ回路。
【請求項１０】
前記機能ブロックのテストを前記テストモード設定で行うかデフォルト設定で行うかを、前記テストモード信号に基づき切替可能に構成されていることを特徴とする請求項１〜９の何れか一項に記載の表示コントローラ回路。
【請求項１１】
請求項１〜１０の何れか一項に記載の表示コントローラ回路を搭載した画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を表示するためのデジタルインターフェース接続の表示コントローラ回路で、特に画像表示に係る各種機能を実現する機能ブロックをテスト可能な表示コントローラ回路、およびこれを搭載した画像表示装置に関する。
【背景技術】
【０００２】
従来、表示コントローラ回路の機能ブロックをテストするためには、テスト対象である機能ブロックを外部から観測可能となるようなテストモードに設定する必要がある。指定した機能ブロックだけをＯＦＦさせるといったテストモードを実装させる場合も同様である。そのための手段として一般的には、表示コントローラ回路の状態をテストモードに移行させるためのテストモード信号を入力するテストモード専用端子と、入力されるテストモード信号からテスト対象の機能ブロックを指定するテスト制御回路が設けられる。
【０００３】
当該表示コントローラ回路では、テストモード専用端子からの入力テストモード信号をテスト制御回路がデコードし、テスト対象或いはモニタ出力対象となる機能ブロックを選択する選択信号を生成する。すなわち、テストモード専用端子からの入力テストモード信号により、表示コントローラ回路をテストモードに移行させ、テスト対象となる機能ブロックを選択することが可能となる。
【０００４】
従来技術として、各種機能を実現する機能ブロックをテスト可能な表示コントローラ回路の一例を図７に示す。図７において、表示コントローラ回路は、外部入力信号をＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）で受け取るＬＶＤＳレシーバ１０１、テストモード入力信号をデコードするテスト制御回路１０２、表示コントローラ回路を構成する機能ブロック１０８〜１１０（ｎ段に直列接続された機能ブロックのうち３個が示されている）、及び、機能ブロックから出力されるデータをモニタ出力に出力させるためのモニタ出力選択回路１０４から構成されている。
【０００５】
図７において、テストモード専用端子（図示せず）から入力されたテストモード信号はテスト制御回路１０２に入力される。テスト制御回路１０２が入力されたテストモード信号をデコードし、テスト対象或いはモニタ出力対象となる機能ブロックを選択する選択信号を生成する。例えば、ｎ−１段目の機能ブロック１０９への出力信号として０を、それ以外の機能ブロックには１を出力した場合、機能ブロック１０９にはテスト制御回路から０が入力されているので、機能ブロック１０９内に入力されるデータはそのまま出力データとして通過し機能ブロック１１０に入力される。即ち、機能ブロック１０９の機能がオフされた状態になる。また別の例として、テスト制御回路１０２がモニタ出力選択回路１０４の選択信号としてｎ−１を出力した場合は、モニタ出力として機能ブロック１０９のデータ出力が選択される。
【０００６】
このように、テストモードを設定するには、テスト対象或いはモニタ出力対象となる機能ブロックを選択するための入力信号が必要であり、従来技術ではそれをテストモード専用端子から入力させている。
【０００７】
【特許文献１】特開２００４−１８５２３２号公報
【特許文献２】特開２００６−３５０９３３号公報
【特許文献３】特開２００７−３６０５３号公報
【特許文献４】特開２００１−１６６７３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
テストモード専用端子を設けることで、容易に機能ブロックの解析用の回路を組み込むことができる。
【０００９】
しかしながら、解析用に端子を増やすことはチップサイズが大きくなる等によるコストアップ要因となる。更に、表示コントローラ回路に搭載する機能が増える場合は、テスト対象機能ブロックも増加し、さらなるコストアップを招く。
【００１０】
また、量産品等の基板実装された表示コントローラ回路を解析する場合、テストモード設定を可能にするためには、テストモード専用端子にテストモードを入力するための基板加工をする必要がある。例えば不良品解析においては、最初のステップとしてはいかなる外的ストレスも与えない状態で解析を行うことが望ましいが、この場合にテストモード設定を利用した解析を行うことができない。
【００１１】
テスト専用端子を不要とする発明として、上記特許文献２に開示されたものが存在する。上記特許文献２では、テスト専用端子を不要とするためにテスト用の命令コードを収めるＲＯＭと評価用プログラムを収めるテストモードメモリエリアブロックを用意する必要があり、回路規模増加によるコストアップを回避できない。また、テストの種類を指定するテスト専用端子は削除できても、テストモード動作への移行を示すテストモード信号用の信号線は削除できていないため、完全にテスト専用端子を不要にしたとは言い切れない。
【００１２】
本発明は、上記従来の問題を解決するものであり、テストモードに移行させるためのテスト専用端子を不要とし、テストモードへの移行および所望の機能ブロックのテストをより容易に行うことができる表示コントローラ回路および、これを搭載した状態でも容易にテストモード設定が可能な画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る表示コントローラ回路は、各種画像表示に係る機能を実現するための機能ブロックが複数段接続され、前段の前記機能ブロックの出力信号が後段の前記機能ブロックに入力される表示コントローラ回路において、所定の前記機能ブロックのテストを行うため、外部入力信号をＬＶＤＳで受け取り、ＲＧＢデータ信号と同期信号とを含む表示用信号に変換するＬＶＤＳレシーバ回路と、前記表示用信号からその中に埋め込まれているテストモード信号をデコードし、一以上のテスト対象の前記機能ブロックを選択するテスト制御回路と、各前記機能ブロックに設けられた、前記機能ブロックに入力された被処理信号に対し前記機能ブロックによる処理を行わずにバイパスしたバイパス信号と当該処理を施した後のテスト信号との何れかを選択して出力する選択回路と、を備え、前記テストモード信号に基づきテストモード設定が変更され、前記テストモード設定に基づき前記機能ブロック毎に前記バイパス信号と前記テスト信号との何れかの出力が選択可能に構成されていることを第１の特徴とする。
【００１４】
また、本発明に係る表示コントローラ回路は、上記第１の特徴に加えて、モニタ出力対象の機能ブロックを選択するモニタ出力選択回路を備え、前記テスト制御回路は、前記テストモード信号をデコードして、一のモニタ出力対象の前記機能ブロックを選択することにより、前記テストモード設定に基づきモニタ出力対象の機能ブロックが選択可能に構成されていることを第２の特徴とする。
【００１５】
更に、本発明に係る表示コントローラ回路は、上記第１又は第２の特徴に加えて、前記テスト制御回路は、前記表示用信号に含まれるリザーブビットを利用して、前記テストモード信号をデコードすることを第３の特徴とする。
【００１６】
更に、本発明に係る表示コントローラ回路は、上記第３の特徴に加えて、前記テスト制御回路は、単位ＬＶＤＳデータフォーマットを複数回受けることにより得られる前記リザーブビットの所定のシーケンスに従い、前記テストモード信号をデコードすることを第４の特徴とする。
【００１７】
更に、本発明に係る表示コントローラ回路は、上記第４の特徴に加えて、前記所定のシーケンスには前記テスト制御回路内部で設定されている所定の識別信号が含まれることを第５の特徴とする。
【００１８】
更に、本発明に係る表示コントローラ回路は、上記第３乃至第５の何れかの特徴に加えて、前記テストモード設定はシフトレジスタにより保持されることを第６の特徴とする。
【００１９】
また、本発明に係る表示コントローラ回路は、上記第１又は第２の特徴に加えて、前記テスト制御回路は、前記表示用信号のブランキング期間中に、前記テストモード信号をデコードすることを第７の特徴とする。
【００２０】
更に、本発明に係る表示コントローラ回路は、上記第７の特徴に加えて、前記テスト制御回路は、前記ブランキング期間中の前記ＲＧＢデータ信号を利用して、或いは、前記ブランキング期間中の前記ＲＧＢデータ信号と前記リザーブビットを併用して、前記テストモード信号をデコードすることを第８の特徴とする。
【００２１】
更に、本発明に係る表示コントローラ回路は、上記第７又は第８の特徴に加えて、前記テストモード設定を保持するか否かを、前記テストモード信号に基づき選択可能に構成されていることを第９の特徴とする。
【００２２】
更に、本発明に係る表示コントローラ回路は、上記第１乃至第９の何れかの特徴に加えて、前記機能ブロックのテストを前記テストモード設定で行うかデフォルト設定で行うかを、前記テストモード信号に基づき切替可能に構成されていることを第１０の特徴とする。
【００２３】
本発明に係る画像表示装置は、上記第１乃至第１０の何れか特徴の表示コントローラ回路を搭載していることを特徴とする。
【発明の効果】
【００２４】
上記第１乃至第１０の何れかの特徴の表示コントローラ回路によれば、本発明の表示コントローラ回路は、外部入力信号をＬＶＤＳで受けとり、表示用信号に変換するＬＶＤＳレシーバ回路と、当該表示用信号からテストモード信号をデコードしてテスト対象の機能ブロックを選択するテスト制御回路と、当該テスト対象の機能ブロックのデータ出力を選択する選択回路を有し、ＬＤＶＳデータ信号を利用してテストモード信号を受けることで、テスト対象機能ブロックを選択することが可能となるものである。これによりテスト専用端子が不要なテストモード設定が達成される。
【００２５】
本発明の表示コントローラ回路において、各種機能を実現するために設けられた機能ブロックは、複数段、前段の機能ブロックの出力が後段の機能ブロックに入力される形で接続されているが、夫々の機能ブロック内に設けられた選択回路により、前段の機能ブロックから入力されたデータ信号の処理を行わずそのまま通過（バイパス）させ、バイパス信号を後段の機能ブロックに出力するか、入力されたデータ信号を処理し、データ処理を施した後のテスト信号を後段の機能ブロックに出力するかを切替可能になっている。選択回路は、テスト制御回路でデコードされたテストモード信号に基づき、バイパス信号とテスト信号の何れかを選択して後段の機能ブロックに出力する。
【００２６】
従って、任意に指定されたテスト対象の機能ブロックの機能のみを処理せずバイパスさせることにより、指定された特定機能のみをオフにするテストモードを実現できる。
【００２７】
或いは、指定されたテスト対象以外の機能ブロックにはバイパス信号を出力させ、テスト対象の機能ブロックにのみテスト信号を出力させてもよい。これにより、外部から入力されたデータ信号は、指定されたテスト対象以外の機能ブロックでは何も処理されずそのまま通過し、結果として指定されたテスト対象のブロックに外部入力信号を入力させることが可能になる。指定されたテスト対象の機能ブロックの後段のブロックにおいても、そのブロックでの入力信号はそのまま出力信号として通過するため、指定された機能ブロックのテスト信号を通常のモニタ出力端子からの出力信号として画像表示装置で確認することで、指定されたテスト対象の機能ブロックの単体評価が可能になる。
【００２８】
或いは、テスト対象の機能ブロックとして二つ以上の機能ブロックを指定することもできる。このようにすれば、指定した複数の機能ブロックを組み合わせた複合評価が可能になる。
【００２９】
また、上記第２の特徴の表示コントローラ回路によれば、テストモード設定で指定された対象機能ブロックは、その機能ブロックで処理されたテスト信号をそのままテスト用のモニタ出力端子から出力させることができる。このようにすれば、実使用状態における特定の機能ブロックの出力をモニタで確認できるようになる。モニタ出力選択回路が、各機能ブロックからの出力信号のうち何れかの出力信号をテスト制御回路でデコードされたテストモード信号に基づき選択し、テスト用のモニタ出力端子に出力する。
【００３０】
テストモード信号としては、ＬＶＤＳデータフォーマットにおける未使用のリザーブビットを利用することができる。上記第３乃至第６の何れかの特徴の表示コントローラ回路によれば、１クロックで転送できるビット数からＲＧＢデータ信号と同期信号（垂直同期信号ＶＳ、水平同期信号ＨＳ、有効データ期間信号ＤＥ）を引いた数だけ存在する未使用ビットをテストモード設定に使用できる。
【００３１】
また、上記テストモードは、１クロックで転送されるリザーブビットのみを使用して、又は、単位ＬＶＤＳデータフォーマットを複数回数受けることにより得られるリザーブビット群を使用して、予め決められた所定のリザーブビットのシーケンスに従って設定される。テスト制御回路は、当該所定のシーケンスに識別番号が含まれているか否かを判別し、識別番号が含まれている場合に限り、テストモード設定を行うものとする。これにより、表示コントローラ回路に含まれる機能ブロックの数に応じて、テストモードをデコードするテスト制御回路の回路サイズを最適なサイズで設計できる。当該テストモード設定の保持は、シフトレジスタを用いることが望ましい。
【００３２】
また、上記第７又は第８の特徴の表示コントローラ回路によれば、有効データ期間信号ＤＥが無効データ（非表示データ）を示しているブランキング期間中の転送データをテストモード設定に利用することができ、特に、ＬＶＤＳデータにリザーブビットが含まれない場合にも利用可能である。ＬＶＤＳデータにリザーブビットが含まれる場合には、ブランキング期間中のＲＧＢデータ信号とリザーブビットの両方を利用してテストモード設定を行うことができる。これにより、ＬＶＤＳによる画像データ転送速度を落とすことなく、効率よくテストモード設定が行える。
【００３３】
更に、上記第９の特徴の表示コントローラ回路によれば、テスト制御回路は、上記デコードされたテストモード設定を保持しておくか否かを選択可能な構成とすることができる。ブランキング期間中において、テストモード設定を変更する場合に限り、テストモード設定を保持し、テストモード設定を変更可能状態にすることができる。上記、テストモード設定を保持しておくか否かは、ＬＶＤＳによってテスト制御回路に送られるテストモード信号中に埋め込んでおけばよい。
【００３４】
また、上記第１０の特徴の表示コントローラ回路によれば、テスト制御回路は、上記機能ブロックのテストを、テスト制御回路によりデコードされたテストモード設定に基づき行うか、それとも、予め設定されている所定のデフォルト設定に基づき行うか、どちらか一方を切替可能な構成とすることができる。上記、テストモード設定の切替信号は、ＬＶＤＳによってテスト制御回路に送られるテストモード信号中に埋め込んでおけばよい。
【００３５】
従って、上記第１乃至第１０の特徴の表示コントローラ回路を搭載した画像表示装置は、テスト専用端子が不要なテストモード設定が可能であり、基板修正をすることなく、容易に、特定の機能ブロックの処理オフや、特定の機能ブロックへのデータ入力、特定の機能ブロックからのデータ出力といった機能ブロックの機能評価が可能となる。
【００３６】
特に、本発明の表示コントローラ回路を実装した製品基板で動作不具合品が生産された場合において、テストモード端子信号を引き出すといった基板修正をすることなく、外部から入力するＬＶＤＳデータ信号の未使用領域（リザーブビット、もしくはブランキング期間中データ）にテストモード信号を重畳させることにより、特定機能ブロックのみの機能オフ、特定機能ブロックの単体評価、或いは、複数の特定機能ブロックの複合評価等が可能となり、不良解析の容易化に貢献できる。
【００３７】
尚、リザーブビットを利用する先行技術として上記特許文献３が、ブランキング期間を利用する先行技術として上記特許文献４が開示されている。特許文献３はシリアルインターフェース回路の組み込みを容易にする技術に関するもので、リザーブビットをコマンドとして、或いは転送データの補助情報（データ属性）として副次的に利用するものである。特許文献４はガンマ設定電圧、コントラスト設定電圧等の表示条件設定用のデータ信号をブランキング期間等の非有効期間中に盛り込んで転送するものである。本発明は、テスト用の端子数の削減、デバッグ容易化を目的とし、テスト用の専用端子を設けることなく、任意のテスト対象の機能ブロックを自由に設定可能とするために、テストモード信号をリザーブビット或いはブランキング期間中のＲＧＢデータ信号に重畳してエンコードするものであり、かつ当該テストモード信号のエンコード及びデコード法を提供するものである点で、上記特許文献３及び４とは異なる。
【発明を実施するための最良の形態】
【００３８】
〈第１実施形態〉
以下において、本発明に係る表示コントローラ回路の第１実施形態（以下、適宜「本表示コントローラ回路１」と称する）につき、図面を参照して説明する。図１は、本表示コントローラ回路１のブロック図である。本表示コントローラ回路１は、外部入力信号をＬＶＤＳで受けるＬＶＤＳレシーバ１０１と、テスト制御回路１０２と、各種画像表示に係る機能を実現するための処理を行う機能処理部１０３と、モニタ出力選択回路１０４を含んで構成されている。
【００３９】
ＬＤＶＳレシーバ１０１は、外部入力信号をＬＤＶＳデータフォーマットで受け取り、ＲＧＢデータ信号と同期信号と未使用のリザーブビットからなる表示用信号、及び、クロック信号を取り出して、クロックをテスト制御回路１０２と機能処理部１０３に、リザーブビットをテスト制御回路１０２に出力する。ＲＧＢデータ信号と同期信号は各機能ブロックによる処理のため機能処理部１０３に出力される。
【００４０】
ＬＶＤＳレシーバ１０１から出力されるＲＧＢ画像データ、および同期信号を１フレーム分図示したものを図２に示す。ＶＳは垂直同期信号、ＨＳは水平同期信号、ＤＥは有効データ期間信号、ＲＧＢは画像データ信号を示す。即ち、ＶＳはフレームの区切りを示す信号、ＨＳはラインの区切りを示す信号、ＤＥは画面に表示するデータであるかどうかを示す信号である。Ｄａｔａ１は表示画面１ライン目のデータ群、Ｄａｔａ２は表示画面２ライン目のデータ群、Ｄａｔａ  ｐは表示画面ｐライン目のデータ群を示し、夫々、１ラインあたりの水平ピクセル数をｑとすると、ｑピクセル分のＲＧＢデータ信号が出力される。各ライン間にはＤＥが「Ｌ」である、表示しないデータを出力する期間としてのＨブランク期間が存在する。また各フレーム間にもＤＥが「Ｌ」である表示しないデータを出力する期間としてのＶブランク期間が存在する。例えば、高解像度のデジタルテレビ放送に用いられているフルＨＤ画面の場合、ｑ＝１９２０でｐ＝１０８０である。
【００４１】
テスト制御回路１０２は、ＬＶＤＳレシーバ１０１からの出力データのうちリザーブビットを１クロック以上受け取り、複数個のリザーブビットからなるテストモード信号をデコードし、各機能ブロック内に存在する選択回路１０５への選択信号１０６ａ〜１０６ｃとモニタ出力選択回路１０４へのモニタ出力選択信号１０７を出力する。
【００４２】
機能処理部１０３には、複数の機能ブロックが複数段（例えば、ｎ段）、前段の機能ブロックの出力が後段の機能ブロックに入力される形で直列に接続され、個々の機能ブロックが夫々、所定の機能を実現するための処理を行いその処理結果を出力し、後段の機能ブロックの入力としている。尚、図１ではｎ個の機能ブロックのうち、外部入力信号が入力される最前段の機能ブロック１０８と、ｎ−１段目の機能ブロック１０９と、最後段の通常モニタ入力信号が出力されるｎ段目の機能ブロック１１０のみ図示され、他の機能ブロックの図示は割愛されている。
【００４３】
ここで、ｎ−１段目の機能ブロック１０９のみ機能ブロックの内部構成が示されているが、機能ブロック１０９は、当該機能を実現するためのデータ処理を行うロジック１１１と、選択回路１０５と、データを格納するためのレジスタ（フリップフロップ回路）１１２で構成され、選択回路１０５は、ロジック１１１でデータ処理が施されたデータ、或いは、データ処理がバイパスされた、機能ブロックに入力された被処理信号そのままのデータの何れかをテスト制御回路１０１からの選択信号１０６ｂに基づき選択し、フリップフロップ回路１１２を介して後段（ｎ段目）の機能ブロック１１０に出力する。他の機能ブロックの内部構成についても同様である。更に、各機能ブロックから出力された出力データ信号は、夫々、信号線１１３ａ〜１１３ｄを介してモニタ出力選択回路１０４にも入力される。
【００４４】
モニタ出力選択回路１０４は、テスト制御回路１０１からのモニタ出力選択信号１０７に基づき、各機能ブロックから選択回路１０５を介して出力されるデータ信号のうち何れか一つ、モニタ出力対象とする機能ブロックの出力信号を選択し、当該出力信号をテスト用のモニタ出力端子に出力する。
【００４５】
より具体的に、図３に示す１０ビットＲＧＢのＬＶＤＳ入力データがＬＶＤＳレシーバ１０１に入力される場合を例として説明する。図３に示すＬＶＤＳ入力フォーマットでは、５チャンネルの転送レーン（ＤＩＮ＿Ｏ０、ＤＩＮ＿Ｏ１、ＤＩＮ＿Ｏ２、ＤＩＮ＿Ｏ３、ＤＩＮ＿Ｏ４）を持ち、１レーン１クロックあたり７ビットのデータを転送する。ＲＧＢ各１０ビットと同期信号（ＤＥＯ、ＶＳＯ、ＨＳＯ）３ビット、及び未使用のリザーブビット（Ｒｅｓ）２ビットの合計３５ビットが、ＣＬＯＣＫＩＮの１クロックでＬＶＤＳレシーバ１０１に入力される。
【００４６】
ＬＶＤＳレシーバ１０１において、入力されたＬＶＤＳシリアルデータはパラレルデータに整形される。例として、図３に示すＤＩＮ＿Ｏ４レーンのデータ３０１は、図４に示すように、パラレルデータ４０１に変換されて、ＬＶＤＳレシーバ１０１から出力される。他のチャンネルに関しても同様にパラレルデータとして変換され、結果、ＬＶＤＳレシーバ１０１からはクロック出力ＲＣＬＫＯＵＴと３５ビットのパラレルデータが出力される。このうち、１０ビットＲＧＢデータ合計３０ビット（ＲＯ９〜ＲＯ０、ＧＯ９〜ＧＯ０、ＢＯ９〜ＢＯ０）と同期信号３ビット（ＶＳＯ、ＨＳＯ、ＤＥＯ）は最前段の機能ブロック１０８に、残りの未使用のリザーブビット２ビット（Ｒｅｓ）はテスト制御回路１０１に入力される。ＬＶＤＳレシーバから出力されたクロックＲＣＬＫＯＵＴは、機能ブロックとテスト制御回路に入力される。ＬＶＤＳレシーバから出力されたクロックは機能ブロック１０８において、表示コントローラ回路全体を動作させるシステムクロックに乗せ換えるほうが望ましい。
【００４７】
図５にテスト制御回路１０２の構成例を示す。図５において、テスト制御回路１０２はテストモードデコード部１１４、テストモード設定レジスタ群（シフトレジスタ）１１５、及び入力クロックセレクタ１１６で構成されている。
【００４８】
本表示コントローラ回路１に入力されるデータが１０ビットＲＧＢの場合においては、テストモードデコード部１１４に入力されるリザーブビットは１クロックあたり２ビット（以降、Ｒｅｓ０及びＲｅｓ１と称する）である。テストモードデコード部１１４は、１クロックあたり２ビットのリザーブビットを１クロック以上受け取り、複数のリザーブビット群の中に埋め込まれたテストモード信号をデコードし、各機能ブロックの選択信号及びモニタ出力の選択信号を取り出して、夫々を、各機能ブロック内の選択回路１０５及びモニタ出力選択回路１０４に入力する。
【００４９】
ここで、テストモードデコード部１１４でデコードされるテストモード信号は、本表示コントローラ回路１が搭載する機能ブロックがｎ個の場合において、機能ブロックの選択信号としてｎビット、モニタ出力の選択信号としてｍビット、合計ｎ＋ｍビットである。ここでｍはｎを２進数で表現するのに必要なビット数であり、例えば、機能ブロック数ｎが７個（７ビット）であった場合は、ｍは３ビットである。テストモードデコード部１１４は、入力される複数のリザーブビットのシーケンスが予め設定されている所定の識別信号と一致した場合に、それに続いて入力されるｎ＋ｍビットのリザーブビットのシーケンスをテストモード信号として、当該テストモード信号をテストモード設定レジスタ群１１５に転送する。
【００５０】
例えば、テストモードデコード部１１４において、リザーブビットＲｅｓ０，Ｒｅｓ１を４クロック分、８ビットのシーケンス（Ｒｅｓ０１，Ｒｅｓ１１，Ｒｅｓ０２，Ｒｅｓ１２，Ｒｅｓ０３，Ｒｅｓ１３，Ｒｅｓ０４，Ｒｅｓ１４）にし、それがテストモードデコード部５０１に設定されている識別信号（例えば、００００００１０）と一致すると、テスト制御回路１０２は、テストモードデコード部１１４から入力クロックセレクタ１１６へ１を出力させ、これに続いてテストモードデコード部１１４に入力されるリザーブビットを入力クロックＲＣＬＫのたち下がりで、ｎ＋ｍビット分、テストモード設定レジスタ群１１５に順次シフトさせることによりテストモード設定を保持する。
【００５１】
これにより、識別信号の後に続くｎ＋ｍビットで、データ信号の処理を行わずそのまま通過させ、バイパス信号を後段の機能ブロックに出力するか、データ信号を処理し、データ処理後の信号を後段の機能ブロックに出力するかを自由に設定できる。また、どの機能ブロックの出力データをモニタ出力とするかを自由に設定できる。
【００５２】
識別信号の後に続いてｎ＋ｍビット分テストモード信号が入力されると、テストモードデコード部１１４は、入力クロックセレクタ１１６に対して０を出力し、テストモード設定を固定する。テストモード設定レジスタ群１１５が図５のようにシフトレジスタで構成される場合、機能ブロック［ｎ］、機能ブロック［ｎ―１］、・・・、機能ブロック［１］の選択信号、続いてモニタ出力の選択信号という順でテストモード信号がデコードされることになる。尚、テストモードデコード部１１４は、ｎ＋ｍ＋１ビット以上１が入力され続けた場合に、識別信号一致判定が実行可能状態になるものとする。このようにすれば、テストモード信号が識別信号と偶然一致した際の誤動作を防ぐことができる。
【００５３】
例えば、機能ブロック処理部に機能ブロックを２つ有する場合について具体的に説明すると、この場合、テスト制御回路１０２は、機能ブロックの選択回路への出力としては、前段の機能ブロック［１］用、後段の機能ブロック［２］用の２ビット（ｎ＝２）、モニタ出力選択回路への出力として後段の機能ブロックの出力か前段の機能ブロックの出力かの何れかを選択する１ビット（ｍ＝１）、合計３ビットの出力端子を備える。テストモードデコード部１１４において設定する識別信号を２ビットで１０とする。
【００５４】
リザーブビットのシーケンスとして、例えば、５クロックで１１１１１００１０１が入力されると、最初の４ビット（１１１１）で識別信号の一致を実施可能な状態になり、続いて入力される２ビット（１０）で識別信号と一致判定され、テストモードデコード部１１４は入力クロックセレクタ１１６に１を出力する。これによりクロックＲＣＬＫがテストモード設定レジスタ群１１５に供給され、識別信号に続く３ビット（０１０）がテストモード設定としてテストモード設定レジスタ群１１５に保持される。３ビットのテストモード信号がテストモード設定レジスタ群１１５に保持されると、テストモードデコード部１１４は、入力クロックセレクタ１１６に対して０を出力し、テストモード設定レジスタ群１１５へのクロック供給を止めることで、テストモード設定を固定する。
【００５５】
その結果、機能ブロック［２］の選択回路には０、機能ブロック［１］の選択回路には１、モニタ出力選択回路には０が出力され、機能ブロック［１］のロジックは処理、機能ブロック［２］のロジックは通過（バイパス）、機能ブロック［１］の出力をモニタするテストモード設定になる。即ち、機能ブロック［１］にデータを入力し、機能ブロック［１］で処理されたデータをモニタ出力することにより、前段の機能ブロック［１］の単体評価ができる設定になる。更にテストモード設定を変更する場合は、リザーブビットのシーケンスとして、４ビット（ｎ＋ｍ＋１）以上１を入力した後、２ビットの（１０）でテストモードデコード部５０１に設定された識別信号と一致させ、それに続いて入力する３ビットにてテストモード設定の変更を行うことができる。
【００５６】
以下に、具体的なテストモードの利用方法について、図１の構成図を参照しつつ説明する。
【００５７】
〈１〉図５において、機能ブロックセレクト信号としてｎ−１段目のみ０、その他の機能ブロックセレクト信号として１を設定した場合、ｎ−１段目の機能ブロック１０９以外の機能ブロックには選択回路１０５に１が入力されるため通常のデータ処理がされるが、機能ブロック１０９には選択回路１０５に０が入力されるためデータ処理はされず、入力信号をそのまま通過させて機能ブロック１１０に出力する。これにより、機能ブロック１０９の機能のみがオフされた状態を築くことができる。
【００５８】
〈２〉図５において、機能ブロックセレクト信号としてｎ−１段目のみ１、その他の機能ブロックセレクト信号として０に設定した場合、ｎ−１段目の機能ブロック１０９以外の機能ブロックには選択回路１０５に０が入力されるためデータ処理はされず、入力信号はそのまま通過するが、機能ブロック１０９のみ選択回路１０５に１が入力されるためデータ処理がされる。これにより、機能ブロック１０９の機能のみがオンされた状態を築くことができる。またこの状態で、モニタ出力セレクト信号としてｎ−１段目の機能ブロック１０９を指定する値に設定した場合、モニタ出力選択回路は機能ブロック１０９の出力を選択する。その結果、外部入力データを指定された機能ブロックに入力し、当該機能ブロックで処理された結果をモニタ出力とすることで、機能ブロックの単体評価が可能となる。尚、機能ブロック１０９の出力データは、後段の機能ブロック１１０では何も処理されないので、通常モニタ出力としても出すことできる。
【００５９】
〈３〉図５において、機能ブロックセレクト信号としてｎ−１段目とｌ段目を１とし、その他の機能ブロックセレクト出力として０に設定した場合、ｎ−１段目とｌ段目の機能ブロックにのみ選択回路１０５に１が入力されるためデータ処理がされるが、他の機能ブロックには選択回路１０５に０が入力されるためデータ処理はされず、入力信号がそのまま通過する。これにより、ｎ−１段目とｌ段目の機能ブロックの機能のみがオンされた状態となり、機能ブロックの複合評価が可能となる。
【００６０】
尚、上記実施形態において、本表示コントローラ回路１に入力される画像データが１０ビットＲＧＢ信号の場合を例として説明したが、本表示コントローラ回路１は１０ビットＲＧＢ信号を受ける場合に制限されるものではない。例えば、８ビットＲＧＢデータを扱った場合でも、未使用のリザーブビットは存在するので、これをテスト制御回路に入力することで同等の機能を実現できる。
【００６１】
〈第２実施形態〉
以下において、本発明に係る表示コントローラ回路の第２実施形態（以下、適宜「本表示コントローラ回路２」と称する）につき、図面を参照して説明する。本表示コントローラ回路２のブロック図は上述の第１実施形態と同様であり、図１に示されている。しかしながら、本表示コントローラ回路２は、ブランキング期間中、即ち図２の有効データ期間信号ＤＥが「Ｌ」の期間中に、ＲＧＢデータ信号を利用してテストモード設定を行うため、テスト制御回路１０２の内部構成が若干異なる。
【００６２】
第２実施形態において、テスト制御回路１０２は、ＬＶＤＳレシーバ１０１からの出力データの全て、ＲＧＢデータ信号及び同期信号及びリザーブビット、合計１クロックあたり３５ビットを受け取ってテストモード信号をデコードし、各機能ブロック内に存在する選択回路１０５への選択信号１０６ａ〜１０６ｃとモニタ出力選択回路セレクタ１０４へのモニタ出力選択信号１０７を出力する。
【００６３】
図６にテスト制御回路１０２の構成を示す。図６において、テスト制御回路１０２はテストモード設定レジスタ群１１５、及び入力クロックセレクタ１１６、及びセレクタ群１１７で構成されている。セレクタ群１１７は、第１実施形態におけるテストモードデコード部１１４に相当し、リザーブビットを除く３３ビットの表示用信号に基づきテストモードを設定する。リザーブビットＲｅｓ０，Ｒｅｓ１でテストモード設定を行うかどうかを選択する。
【００６４】
リザーブビットＲｅｓ０は入力クロックセレクタ１１６に選択信号として入力され、設定内容をテストモード設定レジスタ群１１５に保持するかどうかを選択する。Ｒｅｓ０が１の場合、クロックＲＣＬＫの立ち下がりで、セレクタ群１１７から入力される設定値をテストモード設定レジスタ群１１５に保持できる。Ｒｅｓ０が０の場合は、入力クロックセレクタ１１６によって入力されたクロックＲＣＬＫがマスクされるため、テストモード設定レジスタ群１１５への設定はできない。
【００６５】
これにより、ブランキング期間でない表示期間中のデータによりテストモード設定が変更されてしまう誤動作を避けることができ、意図的にテストモード設定を変更する場合のみ、ブランキング期間内で、Ｒｅｓ０を１に設定し、テストモード設定を変更可能状態にすることができる。或いは、ＬＶＤＳデータがリザーブビットを含まない場合には、入力クロックセレクタ１１６の選択信号として有効データ期間信号ＤＥの反転信号を接続すれば良い。
【００６６】
リザーブビットＲｅｓ１はセレクタ群１１７に選択信号として入力され、テストモード設定レジスタ群に入力されるテストモード設定を切替えることができる。Ｒｅｓ１が１の場合にはリザーブビットを除く３３ビットの表示用信号がテストモード設定レジスタ群１１５に入力され、Ｒｅｓ１が０の場合にはデフォルト設定（図６の構成例ではすべての機能ブロックがＯＮで、モニタ出力としては機能ブロック１の出力が選択される状態）が入力される。
【００６７】
図６は、図３に示すＬＶＤＳ入力データフォーマットのうち、赤データ１０ビット（ＲＯ９〜ＲＯ０）、緑データ１０ビット（ＧＯ９〜ＧＯ０）、青データ５ビット（ＢＯ９〜ＢＯ５）、同期信号群ＶＳＯ、ＨＳＯ、ＤＥＯを機能ブロックセレクトとして、青データ５ビット（ＢＯ４〜ＢＯ０）をモニタ出力セレクトとして割り当てたテスト制御回路１０２の一実施例である。この構成のテスト制御回路は、最大２８個（ｎ＝２８，ｍ＝５）の機能ブロックを持つ表示コントローラ回路に適用できるが、搭載される機能ブロックの数が２８個を超える場合についても、複数のクロックで３５ビット以上のデータを入力することで対応可能である。尚、テスト制御回路１０２で設定された機能ブロックセレクト信号、およびモニタ出力セレクト信号が、機能ブロック内の選択回路及びモニタ出力選択回路に入力された後の動作については第１実施形態と同様であるため割愛する。
【００６８】
以上、上述の第１、第２実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【００６９】
〈別実施形態〉
以下、本発明の別実施形態について説明する。
【００７０】
〈１〉上述の第１実施形態において、テスト制御回路１０２によりデコードされたモニタ出力セレクト信号に基づいて、モニタ出力選択回路１０４がモニタ出力対象の機能ブロックを選択する構成を例示したが、モニタ出力選択回路１０４のない構成も可能である。テスト制御回路１０２は、当該モニタ出力対象の機能ブロックより後段の機能ブロックの機能ブロックセレクト信号として０を出力し、当該モニタ出力対象の機能ブロックより後段の機能ブロックの機能をオフとする設定とすれば、最後段の機能ブロックの出力を通常のモニタ出力とすることによって本発明の効果が得られる。
〈２〉上述の第１実施形態においても、第２実施形態と同様、リザーブビットを利用してテストモード設定をデフォルト設定との間で切り替えて使用する構成とすることができる。この場合、必要なリザーブビットは、機能ブロックの選択信号としてｎビット、モニタ出力の選択信号としてｍビット、デフォルト設定切替用の１ビット、合計ｎ＋ｍ＋１ビットであり、テストモードデコード部１１４は、ｎ＋ｍ＋２ビット以上１が入力され続けた場合に、識別信号一致判定が実行可能状態になるものとする。テスト制御回路１０２内のセレクト信号を出力するテストモード設定レジスタ群１１５の後段に図６のセレクタ群１１７と同様の、テストモード設定とデフォルト設定の何れかを選択するための選択回路群を配置し、テストモードデコード部１１４によりデコードされた切替用の選択信号を当該選択回路群に入力することにより、変更されたテストモード設定とデフォルト設定を切り替えて使用することができる。
〈３〉上述の第２実施形態は、表示用信号にリザーブビットが含まれない場合（例えば、ＲＧＢデータ信号を３レーンＬＶＤＳで転送する場合など）にも適用可能であり、ＲＧＢデータ信号及び同期信号に基づきテストモード信号をデコードし、テストモード設定を行うことができる。
〈４〉上述の第２実施形態では、リザーブビットを利用してテストモード設定をデフォルト設定との間で切り替えて使用する構成を例示したが、ＲＧＢデータ信号、或いは同期信号の何れか１ビットを利用しても良い。即ち、ブランキング期間中のＲＧＢデータ信号、或いは同期信号、及びリザーブビットの中から１ビットを適宜、必要に応じて選択し、テストモード設定の切替が可能な構成とすることができる。
〈５〉本発明に係る表示コントローラ回路において、機能処理部１０３には各機能ブロックがｎ段、直列に接続されている構成としたが、前段の機能ブロックが後段の複数の機能ブロックとスター型に接続されており、前段の機能ブロックの出力が複数の後段の機能ブロック群にパラレルに入力され、当該後段の機能ブロック群の出力が、夫々、更に後段の複数の機能ブロック群へパラレルに出力されるような場合、或いは、後段の機能ブロックが前段の機能ブロック群からの複数の入力を受けるような場合であっても、本発明のテストモード設定方法を適用可能である。本発明によれば、全ての機能ブロックの中から、任意に、一以上のテスト対象の機能ブロック、及び、モニタ対象の機能ブロックを選択することが可能になるので、機能ブロック間の接続形態に拘わらず、自由に任意の機能ブロックの評価ができる。
【産業上の利用可能性】
【００７１】
本発明は、画像表示用の表示コントローラ回路に利用可能であり、不良解析が容易な画像表示装置に利用可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の表示コントローラ回路の構成ブロック図。
【図２】ＬＶＤＳレシーバから出力される表示用信号のタイミングチャートを示す図。
【図３】１０ビットＲＧＢデータのＬＶＤＳ入力データフォーマット。
【図４】ＬＶＤＳレシーバのＬＶＤＳ出力データフォーマットの一部。
【図５】本発明の表示コントローラ回路１に係るテスト制御回路の構成ブロック図。
【図６】本発明の表示コントローラ回路２に係るテスト制御回路の構成ブロック図。
【図７】従来の表示コントローラ回路の構成例を示すブロック図。
【符号の説明】
【００７３】
１，２：  本発明に係る表示コントローラ回路
１０１：  ＬＶＤＳレシーバ
１０２：  テスト制御回路
１０３：  機能処理部
１０４：  モニタ出力選択回路
１０５：  選択回路
１０６ａ〜１０６ｃ：  選択信号
１０７：  モニタ出力選択信号
１０８〜１１０：  機能ブロック
１１１：  ロジック回路
１１２：  レジスタ（フリップフロップ回路）
１１３ａ〜１１３ｄ：  出力信号
１１４：  テストモードデコード部
１１５：  テストモード設定レジスタ群
１１６：  入力クロックセレクタ
１１７：  セレクタ群
３０１：  ＬＶＤＳレシーバにて、ＬＶＤＳ１レーンにおいて１クロックで入力されるデータ
４０１：  ＬＶＤＳレシーバにて、ＬＶＤＳ１レーンにおいて１クロックで出力されるデータ
ＤＥ，ＤＥＯ：    有効データ期間信号
ＨＳ，ＨＳＯ：    水平同期信号
ＶＳ，ＶＳＯ：    垂直同期信号
【図１】
2010139875.tif 000003
【図２】
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【図５】
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【図６】
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【図７】
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【図３】
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【図４】
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