(57)【要約】【課題】１つのメモリセルの大きさが４Ｆ2を下回る大きさである構成、構造を有するクロスポイント型半導体メモリ装置を提供する。【解決手段】クロスポイント型半導体メモリ装置は、第１の方向に延びる複数の第１の配線４１Ａ、４１Ｂ；第１の配線とは垂直方向に異なる所に位置し、第１の方向とは異なる第２の方向に延びる複数の第２の配線４２；及び、第１の配線と第２の配線とが重複する領域に設けられたメモリ部４３から構成され、奇数番目の第１の配線４１Ａと、偶数番目の第１の配線４１Ｂとは、上下方向に異なる層間絶縁層２１，２２上に配置されている。【選択図】  図４
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【特許請求の範囲】
【請求項１】
（Ａ）第１の方向に延びる複数の第１の配線、
（Ｂ）第１の配線とは異なる層に位置し、第１の方向とは異なる第２の方向に延びる複数の第２の配線、及び、
（Ｃ）第１の配線と第２の配線とが重複する領域に設けられたメモリ部、
から構成され、
奇数番目の第１の配線と、偶数番目の第１の配線とは、上下方向に異なる層間絶縁層上に配置されているクロスポイント型半導体メモリ装置。
【請求項２】
奇数番目の第１の配線の配置状態、及び、偶数番目の第１の配線の配置状態は、それぞれ、奇数番目若しくは偶数番目の第１の配線の配置ピッチの半分だけ、ずれている請求項１に記載のクロスポイント型半導体メモリ装置。
【請求項３】
奇数番目若しくは偶数番目の第１の配線の配置ピッチは、最小加工寸法の２倍に相当する請求項２に記載のクロスポイント型半導体メモリ装置。
【請求項４】
奇数番目の第１の配線の射影像と偶数番目の第１の配線の射影像とは、重なりが無く、且つ、隙間が無い請求項１に記載のクロスポイント型半導体メモリ装置。
【請求項５】
第１の配線は、第２の配線の下方に位置し、
第２の方向に沿って隣接するメモリ部は、メモリ延在部によって繋がっており、
メモリ部及びメモリ延在部から成るメモリ層と第２の配線とは積層構造を有する請求項２に記載のクロスポイント型半導体メモリ装置。
【請求項６】
各第１の配線に接続され、半導体基板に形成された駆動トランジスタを更に備えており、
駆動トランジスタを覆う第１の層間絶縁層上に、奇数番目の第１の配線が形成されており、
第１の層間絶縁層及び奇数番目の第１の配線を覆う第２の層間絶縁層上に、偶数番目の第１の配線が形成されており、
第２の層間絶縁層及び偶数番目の第１の配線を覆う第３の層間絶縁層上に、メモリ層が形成されており、
奇数番目の第１の配線とメモリ部とは、第２の層間絶縁層及び第３の層間絶縁層に設けられた第１の接続孔を介して接続されており、
偶数番目の第１の配線とメモリ部とは、第３の層間絶縁層に設けられた第２の接続孔を介して接続されている請求項５に記載のクロスポイント型半導体メモリ装置。
【請求項７】
第１の接続孔及び第２の接続孔のそれぞれは、ダイオードとしての機能を有する請求項６に記載のクロスポイント型半導体メモリ装置。
【請求項８】
第１の接続孔及び第２の接続孔のそれぞれは、第１導電型を有する不純物を含む半導体層領域、及び、第１導電型とは異なる第２導電型を有する不純物を含む半導体層領域から構成されている請求項７に記載のクロスポイント型半導体メモリ装置。
【請求項９】
駆動トランジスタは電界効果トランジスタから成り、
駆動トランジスタのチャネル形成領域の幅は、奇数番目若しくは偶数番目の第１の配線の配置ピッチの少なくとも１．５倍であり、駆動トランジスタのチャネル形成領域の幅方向は第２の方向と平行であり、
駆動トランジスタの一方のソース／ドレイン領域は、第１の層間絶縁層に設けられた接続部を介して奇数番目の第１の配線に接続され、あるいは又、第１の層間絶縁層及び第２の層間絶縁層に設けられた接続部を介して偶数番目の第１の配線に接続されており、
駆動トランジスタの他方のソース／ドレイン領域は、電源に接続され、あるいは又、接地されている請求項６に記載のクロスポイント型半導体メモリ装置。
【請求項１０】
奇数番目の第２の配線と、偶数番目の第２の配線とは、上下方向に異なる層間絶縁層上に配置されている請求項１に記載のクロスポイント型半導体メモリ装置。
【請求項１１】
奇数番目の第２の配線の配置状態、及び、偶数番目の第２の配線の配置状態は、それぞれ、奇数番目若しくは偶数番目の第２の配線の配置ピッチの半分だけ、ずれている請求項１０に記載のクロスポイント型半導体メモリ装置。
【請求項１２】
奇数番目若しくは偶数番目の第２の配線の配置ピッチは、最小加工寸法の２倍に相当する請求項１１に記載のクロスポイント型半導体メモリ装置。
【請求項１３】
奇数番目の第２の配線の射影像と偶数番目の第２の配線の射影像とは、重なりが無く、且つ、隙間が無い請求項１０に記載のクロスポイント型半導体メモリ装置。
【請求項１４】
第１の配線は、第２の配線の下方に位置し、
第２の方向に沿って隣接するメモリ部は、メモリ延在部によって繋がっている請求項１０に記載のクロスポイント型半導体メモリ装置。
【請求項１５】
第１の配線、メモリ部、及び、第２の配線によって、相変化型メモリが構成されている請求項１に記載のクロスポイント型半導体メモリ装置。
【請求項１６】
（Ａ）第１の方向に延びる複数の第１の配線、
（Ｂ）第１の配線とは異なる層に位置し、第１の方向とは異なる第２の方向に延びる複数の第２の配線、及び、
（Ｃ）第１の配線と第２の配線とが重複する領域に設けられたメモリ部、
から構成され、
奇数番目の第１の配線と、偶数番目の第１の配線とは、上下方向に異なる層間絶縁層上に配置されており、
第１の配線は、第２の配線の下方に位置し、
奇数番目の第１の配線の配置状態、及び、偶数番目の第１の配線の配置状態は、それぞれ、奇数番目若しくは偶数番目の第１の配線の配置ピッチの半分だけ、ずれているクロスポイント型半導体メモリ装置の製造方法であって、
（ａ）半導体基板に駆動トランジスタを形成した後、
（ｂ）全面に第１の層間絶縁層を形成し、次いで、第１の層間絶縁層上に、奇数番目の駆動トランジスタと電気的に接続された奇数番目の第１の配線を形成し、その後、
（ｃ）全面に第２の層間絶縁層を形成し、次いで、第２の層間絶縁層上に、偶数番目の駆動トランジスタと電気的に接続された偶数番目の第１の配線を形成し、その後、
（ｄ）全面に第３の層間絶縁層を形成し、次いで、
（ｅ）奇数番目の第１の配線の上方に位置する第２の層間絶縁層及び第３の層間絶縁層の部分に第１の開口部を形成した後、第１の開口部の側壁部に第１のサイドウオールを形成することで第１の開口部を縮径し、偶数番目の第１の配線の上方に位置する第３の層間絶縁層の部分に第２の開口部を形成した後、第２の開口部の側壁部に第２のサイドウオールを形成することで第２の開口部を縮径し、第１の開口部内を導電材料で充填することで第１の接続孔を形成し、第２の開口部内を導電材料で充填することで第２の接続孔を形成し、その後、
（ｆ）第１の接続孔及び第２の接続孔を塞ぐように、第３の層間絶縁層の上にメモリ部及び第２の配線を形成する、
各工程から成るクロスポイント型半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロスポイント型半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体不揮発性メモリとしてフラッシュメモリが最も一般的であり、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが、コードストレージ用途やデータストレージ用途に広く用いられている。また、近年、フラッシュメモリに代わるべき新しい不揮発性メモリとして、相変化型メモリ（Phase change RAM，ＰＲＡＭ）を含む抵抗変化型メモリ等が提案されている。この不揮発性メモリは、上下の電極間にメモリ部を配置した構造を有し、メモリ構造が単純であり、容易に微細化することが可能である。抵抗変化型メモリの一種である相変化型メモリは、メモリ部を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用してメモリとして動作させる不揮発性メモリである（例えば、特開２００７−１３４６７６参照）。また、抵抗変化型メモリの一種に、メモリ部を構成する記憶材料の有する巨大磁気抵抗変化効果（ＣＭＲ効果：Colossal Magneto-Resistance 効果）を利用してデータを記憶する不揮発性メモリがある（例えば、特開２００３−０６８９８３参照）。あるいは又、抵抗変化型メモリの一種に、金属を含むイオン導電体からメモリ部が構成された不揮発性メモリがある（例えば、特開２００５−１６６９７６や特開２００５−１９７６３４参照）。更には、抵抗変化型メモリの一種に、ＰＭＣ（Programmable metallization Cell）が知られている（例えば、特開２００５−３２２９４２参照）。
【０００３】
これらの不揮発性メモリについても、集積度を上げる努力がなされており、所謂クロスポイント型半導体メモリ装置の検討がなされている。クロスポイント型半導体メモリ装置は、ビット線、ワード線、及び、ビット線とワード線の交点（クロスポイント、重複領域）に配置されたデータを記憶する記憶材料から成るメモリ部から構成されている。そして、選択されたビット線とワード線の交点に位置するメモリセルにおける蓄積データを、選択トランジスタを用いることなく、直接、読み出す。クロスポイント型半導体メモリ装置は、単純な構造であるため、大容量化が可能であるとして注目を集めている。そして、クロスポイント型半導体メモリ装置を構成するメモリ部として、上述した抵抗変化型メモリが提案されている。
【０００４】
クロスポイント型半導体メモリ装置におけるワード線、ビット線、メモリ部の配置例を、模式的に図２６に示す。ワード線とビット線とは、それらの射影像が直交する方向に、ライン・アンド・ストライプ状に配置されている。ワード線、ビット線、及び、ワード線とビット線の交点に配置されたメモリ部から構成された１つのメモリセルの大きさの最小値は、４Ｆ2である。ここで、「Ｆ」は、クロスポイント型半導体メモリ装置の製造に用いられる製造プロセスのデザインルールで規定される最小加工寸法（製造プロセスの制約上形成し得る最小の線幅寸法及び最小の間隔寸法）を意味する。尚、最小加工寸法Ｆは、通常、フォトリソグラフィの解像能力で制約される寸法である。即ち、ワード線やビット線の幅、及び、配線間隔の最小値が「Ｆ」であるが故に、メモリセルの大きさの最小値は４Ｆ2となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１３４６７６
【特許文献２】特開２００３−０６８９８３
【特許文献３】特開２００５−１６６９７６
【特許文献４】特開２００５−１９７６３４
【特許文献５】特開２００５−３２２９４２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、クロスポイント型半導体メモリ装置にあっても、１つのメモリセルの大きさを４Ｆ2を下回る大きさにすることに対する強い要望がある。
【０００７】
従って、本発明の目的は、１つのメモリセルの大きさが４Ｆ2を下回る大きさである構成、構造を有するクロスポイント型半導体メモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本発明のクロスポイント型半導体メモリ装置は、
（Ａ）第１の方向に延びる複数の第１の配線、
（Ｂ）第１の配線とは異なる層に位置し、第１の方向とは異なる第２の方向に延びる複数の第２の配線、及び、
（Ｃ）第１の配線と第２の配線とが重複する領域に設けられたメモリ部、
から構成され、
奇数番目の第１の配線と、偶数番目の第１の配線とは、上下方向に異なる層間絶縁層上に配置されている。
【０００９】
また、上記の目的を達成するための本発明のクロスポイント型半導体メモリ装置の製造方法は、
（Ａ）第１の方向に延びる複数の第１の配線、
（Ｂ）第１の配線とは異なる層に位置し、第１の方向とは異なる第２の方向に延びる複数の第２の配線、及び、
（Ｃ）第１の配線と第２の配線とが重複する領域に設けられたメモリ部、
から構成され、
奇数番目の第１の配線と、偶数番目の第１の配線とは、上下方向に異なる層間絶縁層上に配置されており、
第１の配線は、第２の配線の下方に位置し、
奇数番目の第１の配線の配置状態、及び、偶数番目の第１の配線の配置状態は、それぞれ、奇数番目若しくは偶数番目の第１の配線の配置ピッチの半分だけ、ずれているクロスポイント型半導体メモリ装置の製造方法であって、
（ａ）半導体基板に駆動トランジスタを形成した後、
（ｂ）全面に第１の層間絶縁層を形成し、次いで、第１の層間絶縁層上に、奇数番目の駆動トランジスタと電気的に接続された奇数番目の第１の配線を形成し、その後、
（ｃ）全面に第２の層間絶縁層を形成し、次いで、第２の層間絶縁層上に、偶数番目の駆動トランジスタと電気的に接続された偶数番目の第１の配線を形成し、その後、
（ｄ）全面に第３の層間絶縁層を形成し、次いで、
（ｅ）奇数番目の第１の配線の上方に位置する第２の層間絶縁層及び第３の層間絶縁層の部分に第１の開口部を形成した後、第１の開口部の側壁部に第１のサイドウオールを形成することで第１の開口部を縮径し、偶数番目の第１の配線の上方に位置する第３の層間絶縁層の部分に第２の開口部を形成した後、第２の開口部の側壁部に第２のサイドウオールを形成することで第２の開口部を縮径し、第１の開口部内を導電材料で充填することで第１の接続孔を形成し、第２の開口部内を導電材料で充填することで第２の接続孔を形成し、その後、
（ｆ）第１の接続孔及び第２の接続孔を塞ぐように、第３の層間絶縁層の上にメモリ部及び第２の配線を形成する、
各工程から成る。
【発明の効果】
【００１０】
本発明のクロスポイント型半導体メモリ装置あるいはその製造方法にあっては、奇数番目の第１の配線と、偶数番目の第１の配線とは、上下方向に異なる層間絶縁層上に配置されている。従って、メモリ部を、製造プロセスのデザインルールで規定される最小加工寸法Ｆのピッチで形成するとき、奇数番目の第１の配線のピッチＰ1を２Ｆとすることができるし、偶数番目の第１の配線のピッチＰ1を２Ｆとすることができる。即ち、第１の配線を全体として見た場合、第１の配線のピッチをＦとすることができる。従って、第１の配線、メモリ部、第２の配線から構成されたメモリセルの大きさを２Ｆ2とすることが可能となり、半導体メモリ装置の高密度化を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】図１の（Ａ）〜（Ｃ）は、実施例１のクロスポイント型半導体メモリ装置の製造方法を説明するための第１の層間絶縁層等の模式的な一部端面図である。
【図２】図２の（Ａ）〜（Ｃ）は、図１の（Ｃ）に引き続き、実施例１のクロスポイント型半導体メモリ装置の製造方法を説明するための第１の層間絶縁層等の模式的な一部端面図である。
【図３】図３の（Ａ）〜（Ｃ）は、図２の（Ｃ）に引き続き、実施例１のクロスポイント型半導体メモリ装置の製造方法を説明するための第１の層間絶縁層等の模式的な一部端面図である。
【図４】図４は、実施例１のクロスポイント型半導体メモリ装置の第２の方向に沿った模式的な一部断面図である。
【図５】図５は、実施例１のクロスポイント型半導体メモリ装置の第２の方向に沿った、但し、図４とは別の断面における模式的な一部断面図である。
【図６】図６は、実施例１のクロスポイント型半導体メモリ装置の第１の方向に沿った模式的な一部断面図である。
【図７】図７は、実施例１のクロスポイント型半導体メモリ装置の第１の方向に沿った、但し、図６とは別の断面における模式的な一部断面図である。
【図８】図８の（Ａ）及び（Ｂ）は、それぞれ、実施例１のクロスポイント型半導体メモリ装置における奇数番目の第１の配線、及び、偶数番目の第１の配線の配置状態を模式的に示す図である。
【図９】図９の（Ａ）及び（Ｂ）は、それぞれ、実施例１のクロスポイント型半導体メモリ装置における第１の開口部、及び、第２の開口部の配置状態を模式的に示す図である。
【図１０】図１０の（Ａ）及び（Ｂ）は、それぞれ、実施例１のクロスポイント型半導体メモリ装置における第１の配線及び第２の配線の配置状態を模式的に示す図、並びに、実施例１のクロスポイント型半導体メモリ装置を上から眺めた模式図である。
【図１１】図１１は、本発明のクロスポイント型半導体メモリ装置の等価回路図である。
【図１２】図１２は、本発明のクロスポイント型半導体メモリ装置における駆動トランジスタの配置状態を説明するための模式図である。
【図１３】図１３の（Ａ）〜（Ｃ）は、実施例２のクロスポイント型半導体メモリ装置の製造方法を説明するための第１の層間絶縁層等の模式的な一部端面図である。
【図１４】図１４の（Ａ）〜（Ｂ）は、図１３の（Ｃ）に引き続き、実施例２のクロスポイント型半導体メモリ装置の製造方法を説明するための第１の層間絶縁層等の模式的な一部端面図である。
【図１５】図１５は、実施例３のクロスポイント型半導体メモリ装置の第２の方向に沿った模式的な一部断面図である。
【図１６】図１６は、実施例３のクロスポイント型半導体メモリ装置の第２の方向に沿った、但し、図１５とは別の断面における模式的な一部断面図である。
【図１７】図１７は、実施例３のクロスポイント型半導体メモリ装置の第１の方向に沿った模式的な一部断面図である。
【図１８】図１８は、実施例３のクロスポイント型半導体メモリ装置の第１の方向に沿った、但し、図１７とは別の断面における模式的な一部断面図である。
【図１９】図１９の（Ａ）及び（Ｂ）は、それぞれ、実施例３のクロスポイント型半導体メモリ装置における第１の配線及び第２の配線の配置状態を模式的に示す図である。
【図２０】図２０の（Ａ）及び（Ｂ）は、それぞれ、実施例３のクロスポイント型半導体メモリ装置における奇数番目の第１の配線、及び、偶数番目の第１の配線の配置状態を模式的に示す図である。
【図２１】図２１の（Ａ）及び（Ｂ）は、それぞれ、実施例３のクロスポイント型半導体メモリ装置における奇数番目の第２の配線、及び、偶数番目の第２の配線の配置状態を模式的に示す図である。
【図２２】図２２は、実施例１のクロスポイント型半導体メモリ装置の変形例の第２の方向に沿った模式的な一部断面図である。
【図２３】図２３は、実施例１のクロスポイント型半導体メモリ装置の変形例の第１の方向に沿った模式的な一部断面図である。
【図２４】図２４は、実施例１のクロスポイント型半導体メモリ装置の変形例の第１の方向に沿った、但し、図２３とは別の断面における模式的な一部断面図である。
【図２５】図２５の（Ａ）及び（Ｂ）は、それぞれ、実施例１のクロスポイント型半導体メモリ装置の変形例における第２の配線及び第１の配線の配置状態を模式的に示す図である。
【図２６】図２６は、従来のクロスポイント型半導体メモリ装置におけるワード線、ビット線、メモリ部の配置例を模式的に示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、実施例に基づき本発明を説明するが、本発明は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本発明のクロスポイント型半導体メモリ装置及び製造方法、全般に関する説明
２．実施例１（本発明のクロスポイント型半導体メモリ装置及び製造方法）
３．実施例２（実施例１の変形）
４．実施例３（実施例１の別の変形、その他）
【００１３】
［本発明のクロスポイント型半導体メモリ装置及び製造方法、全般に関する説明］
本発明のクロスポイント型半導体メモリ装置あるいはその製造方法において、第１の配線は第１の方向に延び、第２の配線は第２の方向に延びているが、具体的には、第１の配線の射影像と、第２の配線の射影像とは直交していることが好ましい。尚、奇数番目の第１の配線と偶数番目の第１の配線とは、第１の配線の数え方によっては、奇数番目の第１の配線が偶数番目の第１の配線となり、偶数番目の第１の配線が奇数番目の第１の配線となる場合もあり得るが、このような場合にあっては、偶数番目の第１の配線を奇数番目の第１の配線と読み替え、奇数番目の第１の配線を偶数番目の第１の配線と読み替えればよい。同様に、奇数番目の第２の配線と偶数番目の第２の配線とは、第２の配線の数え方によっては、奇数番目の第２の配線が偶数番目の第２の配線となり、偶数番目の第２の配線が奇数番目の第２の配線となる場合もあり得るが、このような場合にあっても、偶数番目の第２の配線を奇数番目の第２の配線と読み替え、奇数番目の第２の配線を偶数番目の第２の配線と読み替えればよい。
【００１４】
本発明のクロスポイント型半導体メモリ装置の製造方法において、工程（ｅ）は、
（ｅ−１）奇数番目の第１の配線の上方に位置する第２の層間絶縁層及び第３の層間絶縁層に第１の開口部を形成する。
（ｅ−２）第１の開口部の側壁部に第１のサイドウオールを形成することで、第１の開口部を縮径する。
（ｅ−３）偶数番目の第１の配線の上方に位置する第３の層間絶縁層に第２の開口部を形成する。
（ｅ−４）第２の開口部の側壁部に第２のサイドウオールを形成することで、第２の開口部を縮径する。
（ｅ−５）第１の開口部内を導電材料で充填することで、第１の接続孔を形成する。
（ｅ−６）第２の開口部内を導電材料で充填することで、第２の接続孔を形成する。
といった６つの工程から構成されているが、これらの工程の実行順序として、
（ｅ−１）→（ｅ−２）→（ｅ−３）→（ｅ−４）→（ｅ−５）→（ｅ−６）
（ｅ−１）→（ｅ−２）→（ｅ−３）→（ｅ−４）→（ｅ−６）→（ｅ−５）
（ｅ−１）→（ｅ−２）→（ｅ−３）→（ｅ−４）→（ｅ−５）及び（ｅ−６）
（ｅ−３）→（ｅ−４）→（ｅ−１）→（ｅ−２）→（ｅ−５）→（ｅ−６）
（ｅ−３）→（ｅ−４）→（ｅ−１）→（ｅ−２）→（ｅ−６）→（ｅ−５）
（ｅ−３）→（ｅ−４）→（ｅ−１）→（ｅ−２）→（ｅ−５）及び（ｅ−６）
（ｅ−１）→（ｅ−２）→（ｅ−５）→（ｅ−３）→（ｅ−４）→（ｅ−６）
（ｅ−３）→（ｅ−４）→（ｅ−６）→（ｅ−１）→（ｅ−２）→（ｅ−５）
を挙げることができる。
【００１５】
本発明のクロスポイント型半導体メモリ装置、あるいは、本発明のクロスポイント型半導体メモリ装置の製造方法によって得られるクロスポイント型半導体メモリ装置（以下、これらを総称して、『本発明のクロスポイント型半導体メモリ装置等』と呼ぶ）にあっては、奇数番目の第１の配線の配置状態、及び、偶数番目の第１の配線の配置状態は、それぞれ、奇数番目若しくは偶数番目の第１の配線の配置ピッチ（Ｐ1）の半分だけ、ずれている構成とすることができ、更には、奇数番目若しくは偶数番目の第１の配線の配置ピッチ（Ｐ1）は、最小加工寸法Ｆの２倍に相当する構成とすることができる。即ち、奇数番目の第１の配線は、幅が最小加工寸法Ｆに等しく、第１の配線と第１の配線との間の距離も最小加工寸法Ｆに等しく、偶数番目の第１の配線も、幅が最小加工寸法Ｆに等しく、第１の配線と第１の配線との間の距離も最小加工寸法Ｆに等しい構成とすることが望ましい。あるいは又、本発明のクロスポイント型半導体メモリ装置等にあっては、奇数番目の第１の配線の射影像と偶数番目の第１の配線の射影像とは、重なりが無く、且つ、隙間が無い構成とすることができる。
【００１６】
以上に説明した好ましい構成を含む本発明のクロスポイント型半導体メモリ装置等において、第１の配線は、第２の配線の下方に位置し；第２の方向に沿って隣接するメモリ部は、メモリ延在部によって繋がっており；メモリ部及びメモリ延在部から成るメモリ層と第２の配線とは積層構造を有する構成とすることができる。尚、このような構成を、便宜上、『第１の態様に係るクロスポイント型半導体メモリ装置等』と呼ぶ。この場合、メモリ層が下層であり、第２の配線が上層である。
【００１７】
そして、第１の態様に係るクロスポイント型半導体メモリ装置等は、
各第１の配線に接続され、半導体基板に形成された駆動トランジスタを更に備えており、
駆動トランジスタを覆う第１の層間絶縁層上に、奇数番目の第１の配線が形成されており、
第１の層間絶縁層及び奇数番目の第１の配線を覆う第２の層間絶縁層上に、偶数番目の第１の配線が形成されており、
第２の層間絶縁層及び偶数番目の第１の配線を覆う第３の層間絶縁層上に、メモリ層が形成されており、
奇数番目の第１の配線とメモリ部とは、第２の層間絶縁層及び第３の層間絶縁層に設けられた第１の接続孔を介して接続されており、
偶数番目の第１の配線とメモリ部とは、第３の層間絶縁層に設けられた第２の接続孔を介して接続されている構成とすることができる。そして、このような構成にあっては、メモリ部の構成に依存して、第１の接続孔及び第２の接続孔のそれぞれは、ダイオードとしての機能を有する形態とすることもできるし、第１の接続孔及び第２の接続孔のそれぞれは、単に導電材料で埋め込まれた形態とすることもできる。尚、前者の場合、第１の接続孔及び第２の接続孔のそれぞれは、第１導電型を有する不純物を含む半導体層領域（例えば、ｐ型不純物あるいはｎ型不純物を含む半導体層領域）、及び、第１導電型とは異なる第２導電型を有する不純物を含む半導体層領域（例えば、ｎ型不純物あるいはｐ型不純物を含む半導体層領域）から構成されている形態とすることができる。更には、これらの形態を含むこのような構成にあっては、
駆動トランジスタは電界効果トランジスタ（ＦＥＴ）から成り、
駆動トランジスタのチャネル形成領域の幅は、奇数番目若しくは偶数番目の第１の配線の配置ピッチ（具体的には、例えば「２Ｆ」）の少なくとも１．５倍（具体的には、例えば、少なくとも「３Ｆ」）であり、駆動トランジスタのチャネル形成領域の幅方向は第２の方向と平行であり、
駆動トランジスタの一方のソース／ドレイン領域は、第１の層間絶縁層に設けられた第１の接続部を介して奇数番目の第１の配線に接続され、あるいは又、第１の層間絶縁層及び第２の層間絶縁層に設けられた第２の接続部を介して偶数番目の第１の配線に接続されており（即ち、奇数番目の駆動トランジスタの一方のソース／ドレイン領域は、第１の層間絶縁層に設けられた第１の接続部を介して奇数番目の第１の配線に接続され、偶数番目の駆動トランジスタの一方のソース／ドレイン領域は、第１の層間絶縁層及び第２の層間絶縁層に設けられた第２の接続部を介して偶数番目の第１の配線に接続されており）、
駆動トランジスタの他方のソース／ドレイン領域は、電源に接続され、あるいは又、接地されている形態とすることができる。
【００１８】
更には、以上に説明した好ましい構成、形態を含む本発明のクロスポイント型半導体メモリ装置等において、奇数番目の第２の配線と、偶数番目の第２の配線とは、上下方向に異なる層間絶縁層上に配置されている形態とすることができる。尚、このような形態を、便宜上、『第２の態様に係るクロスポイント型半導体メモリ装置等』と呼ぶ。そして、第２の態様に係るクロスポイント型半導体メモリ装置等にあっては、奇数番目の第２の配線の配置状態、及び、偶数番目の第２の配線の配置状態は、それぞれ、奇数番目若しくは偶数番目の第２の配線の配置ピッチ（Ｐ2）の半分だけ、ずれている構成とすることができ、更には、奇数番目若しくは偶数番目の第２の配線の配置ピッチ（Ｐ2）は、最小加工寸法Ｆの２倍に相当する構成とすることができる。即ち、奇数番目の第２の配線は、幅が最小加工寸法Ｆに等しく、第２の配線と第２の配線との間の距離も最小加工寸法Ｆに等しく、偶数番目の第２の配線も、幅が最小加工寸法Ｆに等しく、第２の配線と第２の配線との間の距離も最小加工寸法Ｆに等しい構成とすることが望ましい。あるいは又、第２の態様に係るクロスポイント型半導体メモリ装置等にあっては、奇数番目の第２の配線の射影像と偶数番目の第２の配線の射影像とは、重なりが無く、且つ、隙間が無い構成とすることができる。
【００１９】
以上に説明した好ましい構成を含む第２の態様に係るクロスポイント型半導体メモリ装置等において、第１の配線は、第２の配線の下方に位置し；第２の方向に沿って隣接するメモリ部は、メモリ延在部によって繋がっている構成とすることができる。尚、メモリ部及びメモリ延在部からメモリ層が構成される。
【００２０】
尚、以上に説明した好ましい構成を含む第２の態様に係るクロスポイント型半導体メモリ装置等にあっては、
メモリ層上に奇数番目の第２の配線が形成されており、
奇数番目の第２の配線及び第３の層間絶縁層を覆う第４の層間絶縁層上に、第２のメモリ層及び偶数番目の第２の配線が形成されており、
第２のメモリ層から構成されたメモリ部は、第４の層間絶縁層、第３の層間絶縁層及び第２の層間絶縁層に設けられた第３の接続孔を介して奇数番目の第１の配線に接続され、また、第２のメモリ層から構成されたメモリ部は、第４の層間絶縁層及び第３の層間絶縁層に設けられた第４の接続孔を介して偶数番目の第１の配線に接続されている構成とすることができる。そして、このような構成にあっては、メモリ部の構成に依存して、第３の接続孔及び第４の接続孔のそれぞれは、ダイオードとしての機能を有する構成とすることもできるし、第３の接続孔及び第４の接続孔のそれぞれは、単に導電材料で埋め込まれた構成とすることもできる。尚、前者の場合、第３の接続孔及び第４の接続孔のそれぞれは、第１導電型を有する不純物を含む半導体層領域（例えば、ｐ型不純物あるいはｎ型不純物を含む半導体層領域）、及び、第１導電型とは異なる第２導電型を有する不純物を含む半導体層領域（例えば、ｎ型不純物あるいはｐ型不純物を含む半導体層領域）から構成されている形態とすることができる。
【００２１】
ここで、第３の接続孔は、偶数番目の第２の配線を形成すべき部分と奇数番目の第１の配線との間に位置する第２の層間絶縁層、第３の層間絶縁層及び第４の層間絶縁層の部分に第３の開口部を形成した後、第３の開口部の側壁部に第３のサイドウオールを形成することで第３の開口部を縮径し、第３の開口部内を導電材料で充填することで第３の接続孔を形成するといった方法で得ることができる。また、第４の接続孔は、偶数番目の第２の配線を形成すべき部分と偶数番目の第１の配線との間に位置する第３の層間絶縁層及び第４の層間絶縁層の部分に第４の開口部を形成した後、第４の開口部の側壁部に第４のサイドウオールを形成することで第４の開口部を縮径し、第４の開口部内を導電材料で充填することで第４の接続孔を形成するといった方法で得ることができる。
【００２２】
以上に説明した各種の好ましい構成、形態を含む本発明のクロスポイント型半導体メモリ装置等において、第１の配線、メモリ部、及び、第２の配線によって、相変化型メモリ（ＰＲＡＭ）が構成されている形態とすることができる。ここで、係る形態にあっては、メモリ部（メモリ層や第２のメモリ層）を、具体的には、ＧｅＳｂＴｅ、ＺｎＳｅ、ＧａＳｎＴｅ等の金属とＳｅやＴｅとの化合物であるカルコゲナイド等から構成することができる。あるいは又、巨大磁気抵抗変化効果（ＣＭＲ効果）を有する材料からメモリ部（メモリ層や第２のメモリ層）を構成することができ、この場合、係る材料としてＰｒＣａＭｎＯ3を挙げることができる。あるいは又、金属を含むイオン導電体からメモリ部（メモリ層や第２のメモリ層）を構成する場合、係る材料として、Ｃｕ、Ａｇ、Ｚｎから選ばれるいずれかの元素と、Ｔｅ、Ｓ、Ｓｅといったカルコゲナイド元素から選ばれるいずれかの元素とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＧｅＳｅ、ＧｅＳ、ＳｉＧｅＴｅ、ＳｉＧｅＳｂＴｅから成る薄膜や、これらの薄膜と、例えば、Ａｇ、Ａｇ合金、Ｃｕ、Ｃｕ合金、Ｚｎ、Ｚｎ合金から成る薄膜の積層構造）から構成することができるし、あるいは又、全体あるいは膜厚方向の一部分に、希土類元素のうち、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｙｂ、Ｙから選ばれる、１種類、若しくは、複数種類の希土類元素の酸化物からなる膜（希土類酸化物薄膜）や、Ｈｆ、Ｔａ、Ｗ等の酸化膜が形成された構成とすることができる。
【００２３】
本発明のクロスポイント型半導体メモリ装置等において、第１の配線、第２の配線を構成する材料として、例えば、タングステン（Ｗ）、ＴｉＮ、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ＴｉＷ、ＷＮ、シリサイドを例示することができる。尚、配線を例えばタングステン（Ｗ）から構成する場合、その下に、Ｔｉ層やＴｉＮ層から成る密着層を形成してもよい。一方、配線を下層導電材料層及び上層導電材料層の積層構造から構成する場合、下層導電材料層をシリコン層（例えば、多結晶シリコン層やアモルファスシリコン層）から構成し、上層導電材料層を、ニッケルシリサイド層、ニッケル・白金シリサイド層、コバルトシリサイド層、チタンシリサイド層から構成とすることができる。また、層間絶縁層（第１の層間絶縁層、第２の層間絶縁層、第３の層間絶縁層、第４の層間絶縁層）を構成する材料として、ＳｉＯ2、ＮＳＧ（ノンドープ・シリケート・ガラス）、ＢＰＳＧ（ホウ素・リン・シリケート・ガラス）、ＰＳＧ等のＳｉＯX系材料、ＳｉＮ、ＳｉＯＮ等のＳｉＮY系材料、低誘電率絶縁材料（例えば、ＳｉＯＣ、ＳｉＯＦ、フルオロカーボン）を例示することができる。サイドウオールを構成する材料も、これらの絶縁材料から構成すればよいが、層間絶縁層とはエッチング選択比のある材料を選択する必要がある。
【実施例１】
【００２４】
実施例１は、本発明のクロスポイント型半導体メモリ装置及びその製造方法に関し、具体的には、第１の態様に係るクロスポイント型半導体メモリ装置等に関する。実施例１のクロスポイント型半導体メモリ装置の第２の方向に沿った模式的な一部断面図を図４及び図５に示し、第１の方向に沿った模式的な一部断面図を図６及び図７に示す。また、奇数番目の第１の配線、偶数番目の第１の配線及び第２の配線の配置状態を模式的に図１０の（Ａ）に示し、実施例１のクロスポイント型半導体メモリ装置を上から眺めた模式図を図１０の（Ｂ）に示す。更には、実施例１のクロスポイント型半導体メモリ装置の等価回路図を図１１に示し、実施例１のクロスポイント型半導体メモリ装置における駆動トランジスタの配置状態を説明するための模式図を図１２に示す。尚、図４は、図１０の（Ａ）の矢印Ａ−Ａに沿った模式的な一部断面図であり、図５は、図１０の（Ａ）の矢印Ｂ−Ｂに沿った模式的な一部断面図であり、図６は、図１０の（Ａ）の矢印Ｃ−Ｃに沿った模式的な一部断面図であり、図７は、図１０の（Ａ）の矢印Ｄ−Ｄに沿った模式的な一部断面図である。また、図１０の（Ａ）及び（Ｂ）において、奇数番目の第１の配線、偶数番目の第１の配線及び第２の配線を明示するために、これらの配線に斜線を付した。更には、図１０の（Ｂ）において、メモリ部を明示するために、メモリ部に相当する箇所の外縁を円形で示した。図１２においては、８本の奇数番目の第１の配線、８本の偶数番目の第１の配線、１６本の第２の配線（即ち１６×１６個のメモリセル）を示している。ここで、第２の方向に延びるゲート電極９１Ａ（後述する）に斜線を付している。尚、クロスポイント型半導体メモリ装置において、複数のメモリセルが設けられている領域を、メモリセルアレイ領域と呼ぶ場合がある。
【００２５】
実施例１のクロスポイント型半導体メモリ装置は、
（Ａ）第１の方向に延びる複数の第１の配線（所謂ワード線）４１Ａ，４１Ｂ、
（Ｂ）第１の配線４１Ａ，４１Ｂとは異なる層（具体的には、素子断面あるいはメモリ部断面垂直方向に異なる層）に位置し、第１の方向とは異なる第２の方向に延びる複数の第２の配線（所謂ビット線）４２、及び、
（Ｃ）第１の配線４１Ａ，４１Ｂと第２の配線４２とが重複する領域に設けられたメモリ部４３、
から構成されており、
奇数番目の第１の配線４１Ａと、偶数番目の第１の配線４１Ｂとは、上下方向に異なる層間絶縁層２１，２２上に配置されている。
【００２６】
尚、１つのメモリセル（メモリ素子）は、１本の第１の配線４１Ａ，４１Ｂ、１本の第２の配線４２、及び、これらの１本の第１の配線４１Ａ，４１Ｂと１本の第２の配線４２によって挟まれたメモリ部４３から構成されている。
【００２７】
ここで、実施例１のクロスポイント型半導体メモリ装置、あるいは、後述する実施例１のクロスポイント型半導体メモリ装置の製造方法によって得られるクロスポイント型半導体メモリ装置（以下、これらを総称して、『実施例１のクロスポイント型半導体メモリ装置等』と呼ぶ）にあっては、奇数番目の第１の配線４１Ａの配置状態、及び、偶数番目の第１の配線４１Ｂの配置状態は、それぞれ、奇数番目若しくは偶数番目の第１の配線の配置ピッチ（Ｐ1）の半分だけ、ずれている。尚、奇数番目若しくは偶数番目の第１の配線４１Ａ，４１Ｂの配置ピッチＰ1は、最小加工寸法Ｆの２倍に相当する。即ち、ライン・アンド・ストライプ状に配置された奇数番目の第１の配線４１Ａは、幅が最小加工寸法Ｆに等しく、第１の配線４１Ａと第１の配線４１Ａとの間の距離も最小加工寸法Ｆに等しい。また、ライン・アンド・ストライプ状に配置された偶数番目の第１の配線４１Ｂも、幅が最小加工寸法Ｆに等しく、第１の配線４１Ｂと第１の配線４１Ｂとの間の距離も最小加工寸法Ｆに等しい。あるいは又、実施例１のクロスポイント型半導体メモリ装置等にあっては、奇数番目の第１の配線４１Ａの射影像と偶数番目の第１の配線４１Ｂの射影像とは、重なりが無く、且つ、隙間が無い（図１０の（Ａ）参照）。また、ライン・アンド・ストライプ状に配置された第２の配線４２は、幅が最小加工寸法Ｆに等しく、第２の配線４２と第２の配線４２との間の距離も最小加工寸法Ｆに等しい。ここで、第１の配線４１Ａ，４１Ｂの射影像と、第２の配線４２の射影像とは、直交している。
【００２８】
また、実施例１にあっては、第１の配線４１Ａ，４１Ｂは、第２の配線４２の下方に位置している。そして、第２の方向に沿って隣接するメモリ部４３は、メモリ延在部４４によって繋がっている。更には、メモリ部４３及びメモリ延在部４４から成るメモリ層４５と第２の配線４２とは積層構造を有する。尚、メモリ層４５が下層であり、第２の配線４２が上層である。
【００２９】
更には、各第１の配線４１Ａ，４１Ｂに接続され、半導体基板１１に形成された駆動トランジスタ９１、及び、各第２の配線４２に接続され、半導体基板１１に形成された周辺回路用トランジスタ９２を備えている。尚、周辺回路用トランジスタ９２は、図示しない周辺回路部に設けられている。そして、駆動トランジスタ９１を覆う第１の層間絶縁層２１上に、奇数番目の第１の配線４１Ａが形成されており、第１の層間絶縁層２１及び奇数番目の第１の配線４１Ａを覆う第２の層間絶縁層２２上に、偶数番目の第１の配線４１Ｂが形成されており、第２の層間絶縁層２２及び偶数番目の第１の配線４１Ｂを覆う第３の層間絶縁層２３上にメモリ層４５が形成されている。ここで、奇数番目の第１の配線４１Ａとメモリ部４３とは、第２の層間絶縁層２２及び第３の層間絶縁層２３に設けられた第１の接続孔７１を介して接続されており、偶数番目の第１の配線４１Ｂとメモリ部４３とは、第３の層間絶縁層２３に設けられた第２の接続孔７２を介して接続されている。そして、第１の接続孔７１及び第２の接続孔７２のそれぞれは、ダイオードとしての機能を有する。具体的には、第１の接続孔７１及び第２の接続孔７２のそれぞれは、第１導電型を有する不純物を含む半導体層領域（具体的には、ｐ型不純物を含む半導体層領域８２Ａ）、及び、第１導電型とは異なる第２導電型を有する不純物を含む半導体層領域（具体的には、ｎ型不純物を含む半導体層領域８１Ａ）から構成されている。ここで、第１の接続孔７１及び第２の接続孔７２のそれぞれが、ダイオードとしての機能を有していない場合、図１１に示す、駆動トランジスタ９１Ａ及び周辺回路用駆動トランジスタ９２Ａをオン状態として、メモリセルＭＣ1を選択したとき、例えば、メモリセルＭＣ2，ＭＣ3，ＭＣ4といった経路を介して電流が流れてしまうことを防止することができなくなる。
【００３０】
駆動トランジスタ９１は電界効果トランジスタ（ＦＥＴ）から成り、駆動トランジスタ９１のチャネル形成領域９１Ｄの幅は、例えば、奇数番目若しくは偶数番目の第１の配線４１Ａ，４１Ｂの配置ピッチＰ1の１．５倍（＝３Ｆ）であり、駆動トランジスタ９１のチャネル形成領域９１Ｄの幅方向は第２の方向と平行である。そして、駆動トランジスタ９１の一方のソース／ドレイン領域９１Ｂは、第１の層間絶縁層２１に設けられた第１の接続部３１を介して奇数番目の第１の配線４１Ａに接続され、あるいは又、第１の層間絶縁層２１及び第２の層間絶縁層２２に設けられた第２の接続部３２を介して偶数番目の第１の配線４１Ｂに接続されている。更には、駆動トランジスタ９１の他方のソース／ドレイン領域９１Ｃは、実施例１にあっては、接地されている。ここで、接地線との接続はメモリセルアレイ領域の周辺部で行われており、図示していない。尚、参照番号９１Ｅはゲート絶縁膜である。このようにチャネル形成領域９１Ｄの幅を配置ピッチＰ1の１．５倍とすることで、駆動トランジスタの駆動能力の増加を図ることができる。また、駆動トランジスタがメモリセルの下方に設けられているので、即ち、駆動トランジスタがメモリセルアレイ領域に設けられているので、周辺回路部の占有面積を減少させることができる。このような駆動トランジスタ９１の配置を可能にするために、図１２に示すように、駆動トランジスタの配列を複数のグループＡ，Ｂ，Ｃ，Ｄに分けて、それぞれのグループでは配置ピッチ４Ｆ毎に駆動トランジスタ９１を配置し、アレイ全体ではこれらのグループを４回繰り返すことで、全第１の配線に対して駆動トランジスタ９１を配置できる。
【００３１】
尚、図１２においては、チャネル形成領域９１Ｄが占める領域を「×」印で示し、第１の接続部３１をアルファベット「Ａ」を囲む丸印で示し、第２の接続部３２をアルファベット「Ｂ」を囲む丸印で示している。そして、接続部は、４本の第１の配線毎に、１本の第２の配線分、ずらして設けられている。即ち、（１６本の第１の配線）×（４本の第２の配線）毎に、４つの駆動トランジスタ９１が設けられている。
【００３２】
実施例１のクロスポイント型半導体メモリ装置等において、メモリセルは、相変化型メモリ（ＰＲＡＭ）から構成されている。即ち、実施例１にあっては、メモリ部を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用して、不揮発性メモリとして動作させる。具体的には、メモリ部に短時間、パルス状の大電流（例えば、２００マイクロアンペア，２０ナノ秒）を流した後、急冷すると、メモリ部を構成する相変化材料はアモルファス状態となり、高抵抗を示す。一方、メモリ部に比較的長時間、パルス状の小電流（例えば、１００マイクロアンペア，１００ナノ秒）を流した後、徐冷すると、メモリ部を構成する相変化材料は結晶状態となり、低抵抗を示す。メモリ部４３あるいはメモリ層４５をカルコゲナイド系材料から構成したが、これに限定するものではなく、例えば、巨大磁気抵抗変化効果（ＣＭＲ効果）を有する材料から構成することもできる。
【００３３】
例えば、メモリセルＭＣ1に記憶されたデータ（具体的には、メモリセルＭＣ1を構成するメモリ部の抵抗値）を読み出す場合、メモリセルＭＣ1に接続された周辺回路用トランジスタ９２Ａをオン状態とし、第２の配線４２に所定の電圧Ｖbを印加し、他の周辺回路用トランジスタ９２をオフ状態とする。更には、メモリセルＭＣ1に接続された駆動トランジスタ９１Ａをオン状態とし、他の駆動トランジスタ９１をオフ状態とする。こうして、周辺回路用駆動トランジスタ９２から駆動トランジスタ９１へと電流を流す。その結果、周辺回路用駆動トランジスタ９２Ａ、メモリセルＭＣ1を構成するメモリ部４３、ダイオード、駆動トランジスタ９１Ａを経由して、電流が流れ、メモリ部４３の抵抗値が高抵抗か低抵抗かを知ることができ、記憶された情報を読み出すことができる。メモリセルＭＣ1への情報の書き込みも、流す電流の値、パルス値を適切に選択して、実質的に同様の方法とすればよい。
【００３４】
尚、図示していないが、１本の第１の配線４１Ａ，４１Ｂのそれぞれに２つ以上の駆動トランジスタ９１を接続し、１本の第２の配線４２に２つ以上の周辺回路用トランジスタ９２を接続することで、第１の配線４１Ａ，４１Ｂ、第２の配線４２の電位を急速に接地電位とする構成としてもよい。
【００３５】
以下、第１の層間絶縁層等の模式的な一部端面図である図１の（Ａ）〜（Ｃ）、図２の（Ａ）〜（Ｃ）、図３の（Ａ）〜（Ｃ）、図４〜図７、各種配線や開口部等の配置を模式的に示す図８の（Ａ）〜（Ｂ）、図９の（Ａ）〜（Ｂ）、図１０の（Ａ）〜（Ｂ）を参照して、実施例１のクロスポイント型半導体メモリ装置の製造方法を説明する。尚、図１の（Ａ）〜（Ｃ）、図２の（Ａ）〜（Ｃ）、図３の（Ａ）〜（Ｃ）、あるいは、後述する図１３の（Ａ）〜（Ｃ）、図１４の（Ａ）〜（Ｂ）において、第１の接続部３１及び第２の接続部３２は、実際には、第２の配線等と同じ断面内に位置してはいないが、便宜上、同じ端面図内で示している。
【００３６】
ここで、実施例１のクロスポイント型半導体メモリ装置の製造方法によって得られるクロスポイント型半導体メモリ装置にあっては、第１の配線４１Ａ，４１Ｂは、第２の配線４２の下方に位置し、奇数番目の第１の配線４１Ａの配置状態、及び、偶数番目の第１の配線４１Ｂの配置状態は、それぞれ、奇数番目若しくは偶数番目の第１の配線の配置ピッチ（Ｐ1）の半分だけ、ずれている。また、第２の方向に沿って隣接するメモリ部４３は、メモリ延在部４４によって繋がっており、メモリ部４３上（メモリ部４３の上方を含む）に第２の配線４２が形成されている。
【００３７】
［工程−１００］
先ず、シリコン半導体基板から成る半導体基板１１に、駆動トランジスタ（ＦＥＴ）９１及び周辺回路用トランジスタ（ＦＥＴ）９２を含む周辺回路を構成するトランジスタを、周知の方法で形成する。尚、駆動トランジスタ９１は、図４〜図７及び図１２に模式図を示すように、ゲート電極９１Ａ、ソース／ドレイン領域９１Ｂ，９１Ｃから構成されている。ここで、参照番号１２は素子分離領域である。
【００３８】
［工程−１１０］
その後、ＳｉＯ2から成る第１の層間絶縁層２１をＣＶＤ法に基づき全面に形成し、化学的機械的研磨法（ＣＭＰ法）等に基づき第１の層間絶縁層２１を平坦化する。次いで、第１の層間絶縁層２１上に、奇数番目の駆動トランジスタ９１と電気的に接続された奇数番目の第１の配線４１Ａを形成する。具体的には、例えば、奇数番目の駆動トランジスタ９１の一方のソース／ドレイン領域９１Ｂの上方に位置する第１の層間絶縁層２１の部分に、フォトリソグラフィ技術及びドライエッチング技術に基づき開口を形成した後、係る開口を導電材料で埋め込むことで第１の接続部３１を形成する。次いで、第１の接続部３１上を含む第１の層間絶縁層２１上に、スパッタリング法に基づき、Ｔｉ層やＴｉＮ層から成る密着層（図示せず）及びタングステン（Ｗ）から成る導電材料層を成膜した後、フォトリソグラフィ技術及びドライエッチング技術に基づき係る導電材料層及び密着層をパターニングすることで、第１の方向（図面の紙面垂直方向）に延びる奇数番目の第１の配線４１Ａを形成する。こうして、図１の（Ａ）及び図８の（Ａ）に示す構造を得ることができる。尚、図８の（Ａ）においては、奇数番目の第１の配線４１Ａを明示するために、奇数番目の第１の配線４１Ａに斜線を付した。
【００３９】
［工程−１２０］
その後、ＳｉＯ2から成る第２の層間絶縁層２２をＣＶＤ法に基づき全面に形成し、次いで、第２の層間絶縁層２２上に、偶数番目の駆動トランジスタ９１と電気的に接続された偶数番目の第１の配線４１Ｂを形成する。具体的には、例えば、偶数番目の駆動トランジスタ９１の一方のソース／ドレイン領域９１Ｂの上方に位置する第１の層間絶縁層２１及び第２の層間絶縁層２２の部分に、フォトリソグラフィ技術及びドライエッチング技術に基づき開口を形成した後、係る開口を導電材料で埋め込むことで第２の接続部３２を形成する。次いで、第２の接続部３２上を含む第２の層間絶縁層２２上に、スパッタリング法に基づき、Ｔｉ層やＴｉＮ層から成る密着層（図示せず）及びタングステン（Ｗ）から成る導電材料層を成膜した後、フォトリソグラフィ技術及びドライエッチング技術に基づき係る導電材料層及び密着層をパターニングすることで、第１の方向に延びる偶数番目の第１の配線４１Ｂを形成する。こうして、図１の（Ｂ）及び図８の（Ｂ）に示す構造を得ることができる。尚、図８の（Ｂ）においては、偶数番目の第１の配線４１Ｂを明示するために、偶数番目の第１の配線４１Ｂに斜線を付した。
【００４０】
［工程−１３０］
その後、ＳｉＯ2から成る第３の層間絶縁層２３をＣＶＤ法に基づき全面に形成する（図１の（Ｃ）参照）。
【００４１】
［工程−１４０］
次に、奇数番目の第１の配線４１Ａの上方に位置する第２の層間絶縁層２２及び第３の層間絶縁層２３の部分に第１の開口部５１を形成した後、第１の開口部５１の側壁部に第１のサイドウオール６１を形成することで第１の開口部５１を縮径し、偶数番目の第１の配線４１Ｂの上方に位置する第３の層間絶縁層２３の部分に第２の開口部５２を形成した後、第２の開口部５２の側壁部に第２のサイドウオール６２を形成することで第２の開口部５２を縮径し、第１の開口部５１内を導電材料で充填することで第１の接続孔７１を形成し、第２の開口部５２内を導電材料で充填することで第２の接続孔７２を形成する。即ち、この［工程−１４０］は、
（ｅ−１）奇数番目の第１の配線４１Ａの上方に位置する第２の層間絶縁層２２及び第３の層間絶縁層２３に第１の開口部５１を形成する。
（ｅ−２）第１の開口部５１の側壁部に第１のサイドウオール６１を形成することで、第１の開口部５１を縮径する。
（ｅ−３）偶数番目の第１の配線４１Ｂの上方に位置する第３の層間絶縁層２３に第２の開口部５２を形成する。
（ｅ−４）第２の開口部５２の側壁部に第２のサイドウオール６２を形成することで、第２の開口部５２を縮径する。
（ｅ−５）第１の開口部５１内を導電材料で充填することで、第１の接続孔７１を形成する。
（ｅ−６）第２の開口部５２内を導電材料で充填することで、第２の接続孔７２を形成する。
といった６つの工程から構成されているが、これらの工程の実行順序として、実施例１にあっては、
（ｅ−１）→（ｅ−２）→（ｅ−３）→（ｅ−４）→（ｅ−５）及び（ｅ−６）
を採用している。
【００４２】
［工程−１４０Ａ］
即ち、先ず、奇数番目の第１の配線４１Ａの上方に位置する第２の層間絶縁層２２及び第３の層間絶縁層２３の部分に第１の開口部５１を形成した後、第１の開口部５１の側壁部に第１のサイドウオール６１を形成することで、第１の開口部５１を縮径する。具体的には、フォトリソグラフィ技術及びドライエッチング技術に基づき、奇数番目の第１の配線４１Ａの上方に位置する第２の層間絶縁層２２及び第３の層間絶縁層２３の部分に第１の開口部５１を形成する（図２の（Ａ）参照）。その後、第１の開口部５１を含む全面に、ＣＶＤ法に基づきＳｉＮから成るサイドウオール層を形成し、係るサイドウオール層をエッチバックする。こうして、図２の（Ｂ）及び図９の（Ａ）に示す構造を得ることができる。
【００４３】
［工程−１４０Ｂ］
その後、偶数番目の第１の配線４１Ｂの上方に位置する第３の層間絶縁層２３の部分に第２の開口部５２を形成した後、第２の開口部５２の側壁部に第２のサイドウオール６２を形成することで、第２の開口部５２を縮径する。具体的には、フォトリソグラフィ技術及びドライエッチング技術に基づき、偶数番目の第１の配線４１Ｂの上方に位置する第３の層間絶縁層２３の部分に第２の開口部５２を形成する（図２の（Ｃ）参照）。その後、第１の開口部５１及び第２の開口部５２を含む全面に、ＣＶＤ法に基づきＳｉＮから成るサイドウオール層を形成し、係るサイドウオール層をエッチバックする。こうして、図３の（Ａ）及び図９の（Ｂ）に示す構造を得ることができる。
【００４４】
［工程−１４０Ｃ］
次いで、第１の開口部５１内を導電材料で充填することで第１の接続孔７１を形成し、第２の開口部５２内を導電材料で充填することで第２の接続孔７２を形成する。具体的には、全面にｎ型不純物を含有するポリシリコン層をＣＶＤ法にて形成し、係るポリシリコン層をエッチバックする（図３の（Ｂ）参照）。その後、全面にｐ型不純物を含有するポリシリコン層をＣＶＤ法にて形成し、係るポリシリコン層をエッチバックする（図３の（Ｃ）参照）。こうして、第１の接続孔７１及び第２の接続孔７２のそれぞれが、ｐ型不純物を含む半導体層領域８２Ａ、及び、ｎ型不純物を含む半導体層領域８１Ａから構成された構造を得ることができる。尚、イオン注入法に基づきポリシリコン層中に不純物を導入することで、ｐ型不純物を含む半導体層領域８２Ａ、及び、ｎ型不純物を含む半導体層領域８１Ａを得ることもできる。
【００４５】
［工程−１５０］
その後、第１の接続孔７１及び第２の接続孔７２を塞ぐように、第３の層間絶縁層２３の上にメモリ部４３（具体的には、メモリ層４５）及び第２の配線４２を形成する。より具体的には、スパッタリング法に基づき、第１の接続孔７１及び第２の接続孔７２の頂面を含む第３の層間絶縁層２３の上に、メモリ層４５、Ｔｉ層やＴｉＮ層から成る密着層（図示せず）及びタングステン（Ｗ）から成る導電材料層を、順次、形成し、次いで、フォトリソグラフィ技術及びドライエッチング技術に基づき、導電材料層、密着層、及び、メモリ層４５をパターニングする。こうして、図４〜図７及び図１０の（Ｂ）に示す第２の配線４２とメモリ層４５の積層構造を得ることができる。
【００４６】
実施例１のクロスポイント型半導体メモリ装置あるいはその製造方法にあっては、奇数番目の第１の配線４１Ａと、偶数番目の第１の配線４１Ｂとは、上下方向に異なる層間絶縁層２１，２２上に配置されている。従って、メモリ部４３を、製造プロセスのデザインルールで規定される最小加工寸法Ｆのピッチで形成するとき、奇数番目の第１の配線４１ＡのピッチＰ1を２Ｆとすることができるし、偶数番目の第１の配線４１ＢのピッチＰ1を２Ｆとすることができる。即ち、第１の配線を全体として見た場合、第１の配線のピッチをＦとすることができる。従って、第１の配線、メモリ部、第２の配線から構成されたメモリセルの大きさを２Ｆ2とすることが可能となり、半導体メモリ装置の高密度化を図ることができる。
【００４７】
また、メモリ部４３には、接続孔７１，７２内に設けられたダイオードが直列に接続されており、これにより不要な電流の流れを制限することができる。また、ダイオードは接続孔７１，７２内に形成されているので、メモリセルの面積を増大させること無く、ダイオードを配置することが可能である。しかも、実施例１のクロスポイント型半導体メモリ装置は、比較的一般に採用されているセルフアラインコンタクトの形成方法と類似の方法を用いているので、製造が容易である。更には、メモリセルアレイ領域に、駆動トランジスタ９１を複数のメモリセルに跨って配置することができるので、大きな駆動能力を有する駆動トランジスタ９１を効率良く配置することができるし、クロスポイント型半導体メモリ装置全体の面積縮小を実現することができる。しかも、駆動トランジスタ９１を、第１の配線４１Ａ，４１Ｂを接地するための一種のスイッチとして使用すれば、駆動トランジスタ９１の他方のソース／ドレイン領域９１Ｃを各駆動トランジスタ９１の共通の接地電位とすることが可能になり、メモリセルアレイ領域内のトランジスタ配線を大きく簡略化することができ、レイアウトが容易となる。
【実施例２】
【００４８】
実施例２は、実施例１のクロスポイント型半導体メモリ装置の製造方法の変形である。実施例１にあっては、［工程−１４０］において、
（ｅ−１）→（ｅ−２）→（ｅ−３）→（ｅ−４）→（ｅ−５）及び（ｅ−６）
といった実行手順を採用した。一方、実施例２にあっては、
（ｅ−１）→（ｅ−２）→（ｅ−５）→（ｅ−３）→（ｅ−４）→（ｅ−６）
といった実行手順を採用する。
【００４９】
以下、第１の層間絶縁層等の模式的な一部端面図である図１３の（Ａ）〜（Ｃ）、図１４の（Ａ）〜（Ｂ）を参照して、実施例２のクロスポイント型半導体メモリ装置の製造方法を説明する。
【００５０】
［工程−２００］
先ず、実施例１の［工程−１００］と同様にして、半導体基板１１に、駆動トランジスタ（ＦＥＴ）９１及び周辺回路用トランジスタ（ＦＥＴ）９２を、周知の方法で形成する。
【００５１】
［工程−２１０］
その後、実施例１の［工程−１１０］と同様にして、ＳｉＯ2から成る第１の層間絶縁層２１をＣＶＤ法に基づき全面に形成し、次いで、第１の層間絶縁層２１上に、奇数番目の駆動トランジスタ９１と電気的に接続された奇数番目の第１の配線４１Ａを形成する。次いで、実施例１の［工程−１２０］と同様にして、ＳｉＯ2から成る第２の層間絶縁層２２をＣＶＤ法に基づき全面に形成し、次いで、第２の層間絶縁層２２上に、偶数番目の駆動トランジスタ９１と電気的に接続された偶数番目の第１の配線４１Ｂを形成する。そして、実施例１の［工程−１３０］と同様にして、ＳｉＯ2から成る第３の層間絶縁層２３をＣＶＤ法に基づき全面に形成する。
【００５２】
［工程−２２０］
次に、実施例１の［工程−１４０Ａ］と同様にして、奇数番目の第１の配線４１Ａの上方に位置する第２の層間絶縁層２２及び第３の層間絶縁層２３の部分に第１の開口部５１を形成した後、第１の開口部５１の側壁部に第１のサイドウオール６１を形成することで、第１の開口部５１を縮径する（図１３の（Ａ）参照）。次いで、実施例１の［工程−１４０Ｃ］と同様にして、第１の開口部５１内を導電材料（ｐ型不純物を含む半導体層領域８２Ｂ、及び、ｎ型不純物を含む半導体層領域８１Ｂ）で充填する。こうして、図１３の（Ｂ）に示す構造を得ることができる。
【００５３】
［工程−２３０］
その後、偶数番目の第１の配線４１Ｂの上方に位置する第３の層間絶縁層２３の部分に第２の開口部５２を形成した後、第２の開口部５２の側壁部に第２のサイドウオール６２を形成することで、第２の開口部５２を縮径する。具体的には、フォトリソグラフィ技術及びドライエッチング技術に基づき、偶数番目の第１の配線４１Ｂの上方に位置する第３の層間絶縁層２３の部分に第２の開口部５２を形成する（図１３の（Ｃ）参照）。その後、第１の開口部５１及び第２の開口部５２を含む全面に、ＣＶＤ法に基づきＳｉＮから成るサイドウオール層を形成し、係るサイドウオール層をエッチバックする。こうして、図１４の（Ａ）に示す構造を得ることができる。次いで、実施例１の［工程−１４０Ｃ］と同様にして、第２の開口部５２内を導電材料（ｐ型不純物を含む半導体層領域８２Ｃ、及び、ｎ型不純物を含む半導体層領域８１Ｃ）で充填する。こうして、図１４の（Ｂ）に示す構造を得ることができる。
【００５４】
［工程−２４０］
その後、実施例１の［工程−１５０］と同様にして、第１の接続孔７１及び第２の接続孔７２を塞ぐように、第３の層間絶縁層２３の上にメモリ層４５及び第２の配線４２を形成する。
【実施例３】
【００５５】
実施例３も実施例１の変形であるが、実施例３は、第２の態様に係るクロスポイント型半導体メモリ装置に関する。実施例３のクロスポイント型半導体メモリ装置の第２の方向に沿った模式的な一部断面図を、図１５及び図１６に示す。また、第１の方向に沿った模式的な一部断面図を、図１７及び図１８に示す。更には、実施例３のクロスポイント型半導体メモリ装置における第１の配線及び第２の配線の配置状態を模式的に図１９の（Ａ）及び（Ｂ）に示し、奇数番目の第１の配線及び偶数番目の第１の配線の配置状態を模式的に図２０の（Ａ）及び（Ｂ）に示し、奇数番目の第２の配線及び偶数番目の第２の配線の配置状態を模式的に図２１の（Ａ）及び（Ｂ）に示す。尚、図１５は、図１９の（Ｂ）の矢印Ａ−Ａに沿った模式的な一部断面図であり、図１６は、図１９の（Ｂ）の矢印Ｂ−Ｂに沿った模式的な一部断面図であり、図１７は、図１９の（Ａ）の矢印Ｃ−Ｃに沿った模式的な一部断面図であり、図１８は、図１９の（Ａ）の矢印Ｄ−Ｄに沿った模式的な一部断面図である。
【００５６】
実施例３のクロスポイント型半導体メモリ装置等において、奇数番目の第２の配線４２Ａと、偶数番目の第２の配線４２Ｂとは、上下方向に異なる層間絶縁層２４，２５上に配置されている。そして、奇数番目の第２の配線４２Ａの配置状態、及び、偶数番目の第２の配線４２Ｂの配置状態は、それぞれ、奇数番目若しくは偶数番目の第２の配線４２Ａ，４２Ｂの配置ピッチ（Ｐ2）の半分だけ、ずれている。尚、奇数番目若しくは偶数番目の第２の配線４２Ａ，４２Ｂの配置ピッチＰ2は、最小加工寸法Ｆの２倍に相当する。ライン・アンド・ストライプ状に配置された奇数番目の第２の配線４２Ａは、幅が最小加工寸法Ｆに等しく、第２の配線４２Ａと第２の配線４２Ａとの間の距離も最小加工寸法Ｆに等しい。また、ライン・アンド・ストライプ状に配置された偶数番目の第２の配線４２Ｂも、幅が最小加工寸法Ｆに等しく、第２の配線４２Ｂと第２の配線４２Ｂとの間の距離も最小加工寸法Ｆに等しい。あるいは又、実施例３のクロスポイント型半導体メモリ装置等にあっては、奇数番目の第２の配線４２Ａの射影像と偶数番目の第２の配線４２Ｂの射影像とは、重なりが無く、且つ、隙間が無い（図１９の（Ｂ）参照）。ここで、第１の配線４１Ａ，４１Ｂの射影像と、第２の配線４２Ａ，４２Ｂの射影像とは、直交している。
【００５７】
尚、実施例３にあっても、第１の配線４１Ａ，４１Ｂは、第２の配線４２Ａ，４２Ｂの下方に位置している。そして、第２の方向に沿って隣接するメモリ部４３は、メモリ延在部４４によって繋がっている。
【００５８】
また、実施例３のクロスポイント型半導体メモリ装置等にあっては、メモリ層４５Ａ上に奇数番目の第２の配線４２Ａが形成されており、奇数番目の第２の配線４２Ａ及び第３の層間絶縁層２３を覆う第４の層間絶縁層２４上に、第２のメモリ層４５Ｂ及び偶数番目の第２の配線４２Ｂが形成されている。そして、第２のメモリ層から構成されたメモリ部は、第４の層間絶縁層２４、第３の層間絶縁層２３及び第２の層間絶縁層２２に設けられた第３の接続孔７３を介して奇数番目の第１の配線４１Ａに接続されている。また、第２のメモリ層４５Ｂから構成されたメモリ部は、第４の層間絶縁層２４及び第３の層間絶縁層２３に設けられた第４の接続孔７４を介して偶数番目の第１の配線４１Ｂに接続されている。尚、第３の接続孔７３及び第４の接続孔７４は、ダイオードとしての機能を有する。具体的には、第３の接続孔７３及び第４の接続孔７４は、第１導電型を有する不純物を含む半導体層領域（例えば、ｐ型不純物を含む半導体層領域８２Ｄ）、及び、第１導電型とは異なる第２導電型を有する不純物を含む半導体層領域（例えば、ｎ型不純物を含む半導体層領域８１Ｄ）から構成されている。
【００５９】
ここで、第３の接続孔７３は、偶数番目の第２の配線４２Ａを形成すべき部分と奇数番目の第１の配線４１Ａとの間に位置する第２の層間絶縁層２２、第３の層間絶縁層２３及び第４の層間絶縁層２４の部分に第３の開口部を形成した後、第３の開口部の側壁部に第３のサイドウオール６３を形成することで第３の開口部を縮径し、第３の開口部内を導電材料８２Ｄ，８１Ｄで充填することで得ることができる。また、第４の接続孔７４は、偶数番目の第２の配線４２Ｂを形成すべき部分と偶数番目の第１の配線４１Ｂとの間に位置する第３の層間絶縁層２３及び第４の層間絶縁層２４の部分に第４の開口部を形成した後、第４の開口部の側壁部に第４のサイドウオール６４を形成することで第４の開口部を縮径し、第４の開口部内を導電材料８２Ｄ，８１Ｄで充填することで得ることができる。
【００６０】
［工程−３００］
先ず、実施例１の［工程−１００］〜［工程−１４０］を実行した後、第１の接続孔７１及び第２の接続孔７２を塞ぐように、第３の層間絶縁層２３の全面にメモリ部４３（具体的には、メモリ層４５）を形成する。より具体的には、スパッタリング法に基づき、第１の接続孔７１及び第２の接続孔７２の頂面を含む第３の層間絶縁層２３の上に、メモリ層４５を形成する。その後、メモリ層４５上に、ライン・アンド・ストライプ状に配置された奇数番目の第２の配線４２Ａ及びメモリ層４５Ａを、実施例１の［工程−１５０］と同様にして形成する。
【００６１】
［工程−３１０］
次いで、ＳｉＯ2から成る第４の層間絶縁層２４をＣＶＤ法に基づき全面に形成した後、偶数番目の第２の配線４２Ｂを形成すべき部分と奇数番目の第１の配線４１Ａとの間に位置する第２の層間絶縁層２２、第３の層間絶縁層２３及び第４の層間絶縁層２４の部分に第３の開口部を形成する。そして、第３の開口部の側壁部に第３のサイドウオール６３を形成することで、第３の開口部を縮径する。次いで、偶数番目の第２の配線４２Ｂを形成すべき部分と偶数番目の第１の配線４１Ｂとの間に位置する第３の層間絶縁層２３及び第４の層間絶縁層２４の部分に第４の開口部を形成する。そして、第４の開口部の側壁部に第４のサイドウオール６４を形成することで、第４の開口部を縮径する。尚、この工程は、実質的に、実施例１の［工程−１４０Ａ］及び［工程−１４０Ｂ］と同様とすることができる。その後、第３の開口部及び第４の開口部内を導電材料８２Ｄ，８１Ｄで充填することで、第３の接続孔７３及び第４の接続孔７４を得ることができる。
【００６２】
［工程−３２０］
次いで、第３の接続孔７３及び第４の接続孔７４を塞ぐように、第４の層間絶縁層２４の上に偶数番目の第２の配線４２Ｂを形成する。より具体的には、スパッタリング法に基づき、第３の接続孔７３及び第４の接続孔７４の頂面を含む第４の層間絶縁層２４の上に、第２のメモリ層４５Ｂ、Ｔｉ層やＴｉＮ層から成る密着層（図示せず）及びタングステン（Ｗ）から成る導電材料層を、順次、形成し、次いで、フォトリソグラフィ技術及びドライエッチング技術に基づき、導電材料層、密着層、及び、第２のメモリ層４５Ｂをパターニングする。こうして、図１５〜図１９に示す第２の配線４２Ｂと第２のメモリ層４５Ｂの積層構造を得ることができる。
【００６３】
実施例３のクロスポイント型半導体メモリ装置あるいはその製造方法にあっては、奇数番目の第２の配線４２Ａと、偶数番目の第２の配線４２Ｂとは、上下方向に異なる層間絶縁層２３，２４上（より具体的には、メモリ層４５Ａ及び第２のメモリ層４５Ｂ上）に配置されている。従って、メモリ部４３を、製造プロセスのデザインルールで規定される最小加工寸法Ｆのピッチで形成するとき、奇数番目の第２の配線４２ＡのピッチＰ2を２Ｆとすることができるし、偶数番目の第２の配線４２ＢのピッチＰ2を２Ｆとすることができる。即ち、第２の配線を全体として見た場合、第２の配線のピッチをＦとすることができる。従って、第１の配線、メモリ部、第２の配線から構成されたメモリセルの大きさをＦ2とすることが可能となり、半導体メモリ装置の一層の高密度化を図ることができる。
【００６４】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例において説明したクロスポイント型半導体メモリ装置の構成、構造、使用した材料等は例示であり、適宜、変更することができる。実施例にあっては、メモリ部４３が開口部５１，５３の頂面上に形成されている構造を示したが、メモリ部４３が開口部５１，５３の上部に侵入している構造であってもよい。ダイオードを構成するｐ型不純物を含む半導体層領域８２及びｎ型不純物を含む半導体層領域８１の上下を逆にしてもよい。但し、この場合には、電流の流れる方向を、実施例にて説明した方向とは逆の方向とする必要がある。即ち、駆動トランジスタ９１から周辺回路用トランジスタ９２へと電流を流す必要がある。
【００６５】
また、実施例にあっては、第１の配線を第２の配線の下方に位置させたが、第１の配線を第２の配線の上方に位置させてもよい。このようなクロスポイント型半導体メモリ装置の第２の方向に沿った模式的な一部断面図を図２２に示し、第１の方向に沿った模式的な一部断面図を図２３及び図２４に示す。また、第２の配線の配置状態を模式的に図２５の（Ａ）に示し、奇数番目の第１の配線、偶数番目の第１の配線の配置状態を模式的に図２５の（Ｂ）に示す。尚、図２２は、図２５の（Ａ）の矢印Ａ−Ａに沿った模式的な一部断面図であり、図２３は、図２５の（Ｂ）の矢印Ｂ−Ｂに沿った模式的な一部断面図であり、図２４は、図２５の（Ｂ）の矢印Ｃ−Ｃに沿った模式的な一部断面図である。また、図２５の（Ａ）及び（Ｂ）において、奇数番目の第１の配線、偶数番目の第１の配線及び第２の配線を明示するために、これらの配線に斜線を付した。更には、図２５の（Ｂ）において、メモリ部を明示するために、メモリ部に相当する箇所の外縁を円形で示した。このようなクロスポイント型半導体メモリ装置にあっては、奇数番目の第１の配線１４１Ａ、偶数番目の第１の配線１４１Ｂを、実質的に、実施例３のクロスポイント型半導体メモリ装置における奇数番目の第２の配線４２Ａ、偶数番目の第２の配線４２Ｂと同様とすればよい。また、第２の配線１４２とメモリ部４３とは、実質的に、実施例３のクロスポイント型半導体メモリ装置における第１の接続孔７１及び第３の接続孔７３によって接続すればよい。更には、第２の層間絶縁層２２上に形成された第２の配線４２と駆動トランジスタ９１とは、実質的に、実施例１のクロスポイント型半導体メモリ装置における第１の接続部３１によって接続すればよい。
【符号の説明】
【００６６】
１１・・・半導体基板、２１，２２，２３，２４・・・層間絶縁層、３１，３２・・・接続部、４１Ａ，４１Ｂ・・・第１の配線（所謂ワード線）、４２，４２Ａ，４２Ｂ・・・第２の配線（所謂ビット線）、４３・・・メモリ部、４４・・・メモリ延在部、４５・・・メモリ層、５１・・・第１の開口部、５２・・・第２の開口部、５３・・・第３の開口部、６１・・・第１のサイドウオール、６２・・・第２のサイドウオール、６３・・・第３のサイドウオール、６４・・・第４のサイドウオール、７１・・・第１の接続孔、７１・・・第２の接続孔、７３・・・第３の接続孔、７４・・・第４の接続孔、８１Ａ，８１Ｂ，８１Ｃ，８１Ｄ・・・ｎ型不純物を含む半導体層領域、８２Ａ，８２Ｂ，８２Ｃ，８２Ｄ・・・ｐ型不純物を含む半導体層領域、９１・・・駆動トランジスタ、９１Ａ・・・ゲート電極、９１Ｂ，９１Ｃ・・・ソース／ドレイン領域、９１Ｄ・・・チャネル形成領域、９１Ｅ・・・ゲート絶縁膜、９２・・・周辺回路用駆動トランジスタ
【図１】
2010171103.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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