(57)【要約】      （修正有）【課題】アバランシェ破壊耐量と素子の信頼性を同時に向上させる。【解決手段】第１導電型の半導体基板１００と、半導体基板１００上に形成された第１導電型の第１半導体領域１０２と、第１半導体領域１０２内に、半導体基板１００に対して水平方向にそれぞれ離間して形成された第２導電型の第２半導体領域１０４と、を備えている。第１及び第２半導体領域１０２，１０４の活性化された不純物濃度について半導体基板１００に対して水平方向（Ｘ方向）における積分値によって定められるチャージ量に関して、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱは、第１半導体領域１０２と第２半導体領域１０４との半導体基板１００側の第１接合面Ｂの深さにおいて０以上であり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第１接合面Ｂと反対側の第２接合面Ｔの深さに向かって増加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域内に、前記半導体基板に対して水平方向にそれぞれ離間して形成された複数の第２導電型の第２半導体領域と、を備え、
前記第１及び第２半導体領域の活性化された不純物濃度についての前記半導体基板に対して水平方向における積分値によって定められるチャージ量に関して、前記第２半導体領域のチャージ量と前記第１半導体領域のチャージ量との差は、前記第１半導体領域と前記第２半導体領域との前記半導体基板側の第１接合面の深さにおいて０以上であり、前記半導体基板に対して垂直方向について、前記第１接合面の深さから前記第１接合面と反対側の第２接合面の深さに向かって増加することを特徴とする半導体装置。
【請求項２】
前記第２半導体領域のチャージ量と前記第１半導体領域のチャージ量との差は、前記接合面の深さにおいて０である請求項１に記載の半導体装置。
【請求項３】
前記第２半導体領域の前記半導体基板に対して水平方向の幅は、前記半導体基板に対して垂直方向について一定であって、
前記第２半導体領域の活性化された不純物濃度は、前記半導体基板に対して垂直方向について、前記第１接合面の深さから前記第２接合面の深さに向かって増加する請求項１又は２に記載の半導体装置。
【請求項４】
前記第２半導体領域の前記半導体基板に対して水平方向の幅は、前記半導体基板に対して垂直方向について、前記第１接合面の深さから前記第２接合面の深さに向かって広がり、
前記第２半導体領域の活性化された不純物濃度は、一定である請求項１又は２に記載の半導体装置。
【請求項５】
前記第１及び第２半導体領域は、それぞれ、積層構造を有し、
前記半導体基板に対して水平方向における前記第２半導体領域の中心部の活性化された不純物濃度は、前記半導体基板に対して垂直方向について濃淡を有する波型の分布を示し、
前記第２半導体領域の積層構造は、複数の単位層を含み、
各単位層は、前記分布の高濃度部分と、前記高濃度部分を挟む低濃度部分と、を含み、
各単位層のチャージ量に関して、前記第２半導体領域のチャージ量と前記第１半導体領域のチャージ量との差の最大値が、前記第１接合面を含む第１単位層において０以上であり、前記半導体基板に対して垂直方向の各単位層について、前記第１単位層から前記第２接合面を含む第２単位層に向かって増加する請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、各種のスイッチング電源に代表されるパワーエレクトロニクス分野に応用されるパワー半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」という）や絶縁ゲート型バイポーラ・トランジスタ（以下、「ＩＧＢＴ」という）などの半導体装置は、高速スイッチング特性及び数１０〜数１００Ｖの逆方向阻止電圧（以下、「耐圧」という）を有している。したがって、これらの半導体装置は、家庭用電気機器、通信機器、及び車載用モータ等の電力変換のような制御分野に広く用いられている。これらの半導体装置を用いた電源システムの小型化、高効率化、及び低消費電力化を達成するためには、システムを構成する半導体装置のオン状態での抵抗（以下、「オン抵抗」という）を低減する必要がある。すなわち、ＭＯＳＦＥＴやＩＧＢＴは、高耐圧及び低オン抵抗が強く要求されている。
【０００３】
一般的には、半導体装置は、オフ状態で高電圧が印加されると、ドリフト領域が空乏化して電圧を保持する。ＭＯＳＦＥＴやＩＧＢＴなどの半導体装置は、高耐圧を得るために不純物濃度が比較的低いドリフト領域を有するので、抵抗が大きくなり、素子のオン抵抗に占めるドリフト抵抗の割合が増大し、結果として、オン抵抗も大きくなる。したがって、これらの半導体装置では、耐圧とオン抵抗とがトレードオフの関係を有し、その材料で決定される限界が存在する。
【０００４】
これに対して、このドリフト抵抗を低減するための構造として、スーパージャンクション構造が知られている（非特許文献１を参照）。このスーパージャンクション構造とは、ドリフト領域において電流経路に対して垂直方向にｐ型半導体層とｎ型半導体層とが交互に配置された構造である。
【０００５】
一般的な半導体装置では、ドレイン電極に高電圧が印加されると、ソース電極に接続されているｐ型ベース領域とｎ型ドリフト領域とのｐｎ接合面より空乏層が広がるので、このｐｎ接合面の電界の強度が臨界電界に達したときにアバランシェ降伏が起こる。したがって、一般的な半導体装置の耐圧は、ｎ型ドリフト領域の不純物濃度及び空乏層距離によって決定される。
【０００６】
これに対して、スーパージャンクション構造では、ｎ型ドリフト領域とのｐｎ接合面に加えて、ドリフト領域におけるｐ型半導体層とｎ型半導体層とのｐｎ接合からも空乏層が広がる。したがって、ｐ型ベース領域とｎ型ドリフト領域とのｐｎ接合面のみへの電界集中が緩和され、ドリフト領域全体の電界が上昇し、結果として、ｎ型半導体層の不純物濃度を通常の半導体装置のドリフト領域よりも高濃度化した場合であっても高耐圧が得られる。さらに、半導体装置のオン状態では、電流が高濃度のｎ型半導体層を流れるので、同程度の耐圧を有する一般的な半導体装置と比較して、オン抵抗を１／５程度にすることができる。
【０００７】
しかしながら、スーパージャンクション構造に対しても、さらなるオン抵抗の低減が求められている。スーパージャンクション構造のオン抵抗をより低減するためには、ｎ型半導体層の不純物濃度を上げる必要がある。この場合には、耐圧を保持するためにｎ型半導体層を空乏化しなくてはならないので、ｎ型半導体層とｐ型半導体層の幅を狭くする必要がある。すなわち、それぞれの半導体層のアスペクト比を増加させる必要がある。
【０００８】
ここで、スーパージャンクション構造を形成するためのプロセスとして、ｎ型エピタキシャル層表面よりリアクティブ・イオン・エッチング（以下、「ＲＩＥ」という）でトレンチを形成して、ｐ型層をエピタキシャル成長させる方法（特許文献１を参照）や、高抵抗のエピタキシャル層にｎ型及びｐ型の埋め込み層をイオン注入及び拡散によって選択的に形成し、高抵抗のエピタキシャル層を積み増しし、下層と同様にｎ型及びｐ型の埋め込み層をイオン注入及び拡散によって形成させる工程を複数回繰り返す製造方法（特許文献２を参照）が知られている。
【０００９】
特許文献１に開示されている方法は、高アスペクト比でトレンチ内部に良質なシリコンをエピタキシャル成長させ、不純物濃度等を高い制御性で埋め込むことは極めて難易度が高い方法である。
【００１０】
これに対して、特許文献２に開示されている方法は、イオン注入やエピタキシャル成長などの工程回数は増えるが、高い制御性を有するので、スーパージャンクション構造を形成するプロセスとして一般的であり、製品化もされている方法である。
【００１１】
しかしながら、特許文献２に開示されている方法では、各高抵抗のエピタキシャル層の厚さを上下のｎ型及びｐ型の拡散層を高濃度で接続できる程度に選択しなくてはならない。したがって、高アスペクト比を得るためには、隣り合うｐ型及びｎ型の拡散層の間隔を狭める必要があるが、互いに重なりあい且つ打ち消しあう不純物濃度が増加してしまうために、プロセスマージンが狭まってしまう。
【００１２】
これに対して、打ち消しあう不純物濃度を減らすために、拡散長を短くする方法が考えられるが、そのためには、上下の拡散層が高濃度で接続されないようにするためにエピタキシャル層の厚さを薄くしなくてはならない。
【００１３】
しかしながら、ドリフト領域のトータルの厚さは概ね等しいため、拡散長を短くしてエピタキシャル層を薄くする方法では、イオン注入及びエピタキシャル成長の工程回数が増え、製造コストが上がってしまう。
【００１４】
ところで、スーパージャンクション構造は、一般的な二重拡散型ＭＯＳ（以下、「ＤＭＯＳ」という）構造とは異なるドリフト領域を有しているので、耐圧とオン抵抗とのトレードオフの関係が改善される。一方、スーパージャンクションのプロファイルは、特異なドリフト領域のプロファイルであるために、ｐ型及びｎ型のピラープロファイルに依存して、ＤＭＯＳと比べて電界分布が大きく異なる。このため、ＤＭＯＳには無かったスーパージャンクション構造部を最適に設計し、ＤＭＯＳ等のスイッチング素子で一般的な静特性を満足させると同時に、アバランシェ破壊耐量や信頼性といった性能も向上させる必要がある。
【００１５】
これに対して、並列するｐｎ構造のｎ型半導体層及びｐ型半導体層の領域の幅又は不純物濃度を制御して、表面側のｐ型領域の不純物濃度を隣接するｎ型領域よりも多くし、裏面側のｐ型領域の不純物濃度をｎ型領域よりも少なくすることによって、ｐｎ構造部での電界分布を改善し、アバランシェ破壊耐量を向上させる方法が知られている（特許文献３を参照）。特許文献３に開示されている方法では、アバランシェ破壊耐量の他に、スイッチング特性及び素子の信頼性を確保するために、ドリフト領域のｐｎ構造のプロファイル設計が必要である。たとえば、特許文献３に開示されている方法では、ドリフト領域の中位に電界のピーク点を形成し、アバランシェポイントをゲート電極から遠ざけて形成することによって素子の信頼性を確保するためのプロファイル設計を行っている。
【００１６】
しかしながら、特許文献３に開示されている方法を用いてドリフト領域の中位に電界のピーク点を形成することは、ゲート電極近傍でのアバランシェ降伏によって、ゲート酸化膜を介してゲート電位が変化し、ゲート電極へのフィードバック電流が発生し、アバランシェ破壊耐量に影響を及ぼしてしまう可能性もある（非特許文献２を参照）。
【００１７】
また、非特許文献２では、アバランシェ破壊耐量に対する影響について言及されているが、特許文献３に開示されている方法では、スイッチング特性においても、ゲート電極近傍に高電界箇所が存在するので、ゲート電極へのフィードバック電流が発生し、スイッチングノイズの原因となってしまう。
【００１８】
また、特許文献３に開示されている方法では、ゲート電極へのフィードバック電流が多くなると、ゲート絶縁膜の信頼性が低下してしまう。たとえば、アバランシェ降伏によって発生したキャリアがゲート絶縁膜にトラップすると、素子の閾値電圧が変動してしまい、特性（閾値電圧及びドレイン・ソース間のリーク）が変化することになる。
【００１９】
また、特許文献３に開示されている方法では、ｐｎ構造のプロファイルによって、ドレイン・ソース間電圧に依存した空乏層の伸び方が変化するために、スイッチング時の容量変化が異なってしまう。
【００２０】
すなわち、従来のスーパージャンクション構造では、アバランシェ破壊耐量と素子の信頼性とを同時に向上させることは難しい。
【特許文献１】特開２００７−１２８０１号公報
【特許文献２】特開２００４−１４５５４号公報
【特許文献３】特開２００４−７２０６８号公報
【非特許文献１】“Ｔｈｅｏｒｙ  ｏｆ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｐｅｒｊｕｎｃｔｉｏｎ  ｄｅｖｉｃｅｓ”（Ｔ．Ｆｕｊｉｈｉｒａ，  Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，  Ｖｏｌ．３６（１９９７），  ｐｐ６２５４−６２６２）
【非特許文献２】Ｓ．−Ｃ．  Ｌｅｅ，  Ｋ．−Ｈ．  Ｏｈ，  Ｈ．−Ｃ．  Ｊａｎｇ，  Ｊ．−Ｇ．  Ｌｅｅ，  Ｓ．−Ｓ．  Ｋｉｍ，  ａｎｄ  Ｃ．−Ｍ．  Ｙｕｎ、“Ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  Ｇａｔｅ  Ｏｓｃｉｌｌａｔｉｏｎ  ｏｆ  Ｐｏｗｅｒ  ＭＯＳＦＥＴｓ  Ｉｎｄｕｃｅｄ  ｂｙ  Ａｖａｌａｎｃｈｅ  Ｍｏｄｅ  Ｏｐｅｒａｔｉｏｎ”  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣ‘ｓ，  ２００７  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ２７−３０  Ｍａｙ  ２００６  Ｐａｇｅ（ｓ）：１１３−１１６．
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明の目的は、アバランシェ破壊耐量と素子の信頼性とを同時に向上させるスーパージャンクション構造を有する半導体装置を提供することである。
【課題を解決するための手段】
【００２２】
本発明の態様によれば、
第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域内に、前記半導体基板に対して水平方向にそれぞれ離間して形成された複数の第２導電型の第２半導体領域と、を備え、
前記第１及び第２半導体領域の活性化された不純物濃度についての前記半導体基板に対して水平方向における積分値によって定められるチャージ量に関して、前記第２半導体領域のチャージ量と前記第１半導体領域のチャージ量との差は、前記第１半導体領域と前記第２半導体領域との前記半導体基板側の第１接合面の深さにおいて０以上であり、前記半導体基板に対して垂直方向について、前記第１接合面の深さから前記第１接合面と反対側の第２接合面の深さに向かって増加することを特徴とする半導体装置提供される。
【発明の効果】
【００２３】
本発明によれば、アバランシェ破壊耐量と素子の信頼性とを同時に向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【００２５】
はじめに、本発明の実施例では、半導体領域の活性化された不純物濃度についての半導体基板に対して水平方向における積分値によって定められる量を「チャージ量」と定義する。
【００２６】
次に、本発明の実施例に係る半導体装置の構造について、図１を参照して説明する。図１は、本発明の実施例に係る半導体装置の構造を示す断面図、並びに正味の不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
【００２７】
図１（Ａ）に示すように、本発明の実施例に係る半導体装置は、ｎ型（以下、「第１導電型」という）の不純物が埋め込まれたシリコンを用いて形成された半導体基板１００と、半導体基板１００上に形成された第１導電型の第１半導体領域１０２と、第１半導体領域１０２内に、半導体基板１００に対して水平方向（Ｘ方向）にそれぞれ離間して形成された複数のｐ型（以下、「第２導電型」という）の第２半導体領域１０４と、第２半導体領域１０４に接続された第２導電型の第３半導体領域１０６と、第３半導体領域１０６上に形成された第１導電型の第４半導体領域１０８及び第２導電型の第５半導体領域１１０と、第１半導体領域１０２及び第３半導体領域１０６、並びに第４半導体領域１０８の一部の上に絶縁膜１１２を介して形成されたゲート電極１１４と、を備えている。また、本発明の実施例に係る半導体装置は、半導体基板１００の第１半導体領域１０２と接していない面上に形成されたドレイン電極となる第１主電極１１６と、第４半導体領域１０８の一部及び第５半導体領域１１０と接続し、絶縁膜１１２上に形成されたソース電極となる第２主電極１１８と、を備えている。
【００２８】
図１（Ａ）に示すように、第１半導体領域１０２のＸ方向の幅Ｗｎは、第１半導体領域１０２と第２半導体領域１０４との半導体基板１００側（ドレイン電極側）の接合面（以下、「第１接合面Ｂ」という）の深さにおいてＷＢｎであり、第１接合面Ｂと反対側（ソース電極側）の接合面（以下、「第２接合面Ｔ」という）の深さにおいてＷＴｎであり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって一定である（ＷＢｎ＝ＷＴｎ）。
【００２９】
図１（Ａ）に示すように、第２半導体領域１０４のＸ方向の幅Ｗｐは、第１接合面Ｂの深さにおいてＷＢｐであり、第２接合面Ｔの深さにおいてＷＴｐであり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって一定である（ＷＢｐ＝ＷＴｐ）。
【００３０】
図１（Ｂ）に示すように、第２半導体領域１０４の活性化された不純物濃度と第１半導体領域１０２の不純物濃度との差は、第１接合面Ｂの深さにおいて０以上であり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって増加する。
【００３１】
その結果、図１（Ｃ）に示すように、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱが、第１接合面Ｂの深さにおいて０以上であり（ΔＱＢ≧０）、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって増加する（ＱＢｎ≦ＱＢｐ，ＱＴｎ＜ＱＴｐ，ΔＱＢ＜ΔＱＴ）。
【００３２】
次に、本発明の半導体装置の特性について、図２及び図３を参照して説明する。図２は、従来の半導体装置及び本発明の実施例に係る半導体装置の電界分布を示すグラフである。図３は、従来の半導体装置及び本発明の実施例に係る半導体装置の出力容量とドレイン・ソース間電圧の関係を示すグラフである。
【００３３】
図２（Ａ）は、ｐ型及びｎ型の半導体領域が、それぞれ、幅及び不純物濃度が一定になるように形成されている半導体装置の電界分布を示している。図２（Ａ）に示すように、幅及び不純物濃度が一定であるために、それらの電界分布は矩形を示す。その結果、ｐｎ構造のゲート電極に極めて近い位置にアバランシェ降伏時の電界ピーク点が現れる。
【００３４】
図２（Ｂ）は、特許文献３に対応する半導体装置の電界分布を示している。図２（Ｂ）に示すように、特許文献３に対応する半導体装置では、ｐｎ構造の深さ方向の中点付近にアバランシェ降伏時の電界ピーク点が現れる。
【００３５】
図２（Ｃ）は、本発明の実施例に係る半導体装置の電界分布を示している。図２（Ｃ）に示すように、第２半導体領域１０４と第１半導体領域１０２との不純物濃度の差が、第１接合面Ｂの深さでは０以上であり、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって増加するので、第１接合面Ｂの深さでは高電界となり、第２接合面Ｔの深さでは低電界となる。
【００３６】
すなわち、図２（Ａ）乃至（Ｃ）に示すように、本発明の実施例に係る半導体装置では、従来の半導体装置と比べて、第１接合面Ｂの深さに電界ピーク点が現れ、アバランシェポイントがゲート電極１１４から遠くなるので、アバランシェ耐量が改善される。また、スイッチング時のゲート電極１１４へのフィードバック電流が抑制されるので、スイッチング時におけるノイズが低減する。
【００３７】
また、図３（Ａ）はＤＭＯＳ構造の半導体装置のグラフであり、図３（Ｂ）は特許文献３に対応する半導体装置のグラフであり、図３（Ｃ）は本発明の実施例に係る半導体装置のグラフである。図３（Ａ）乃至（Ｃ）に示すように、本発明の実施例に係る半導体装置では、従来の半導体装置と比べて、ドレイン・ソース間電圧に依存した出力容量の変化が急峻になる。その結果、スイッチング時のドリフト領域のアクセプタ及びドナーの充放電時間が短縮されるので、スイッチング時間が短縮される。特に、スイッチング時間の短縮は、半導体装置を含む回路が高周波数で動作する上で重要な特性である。この出力容量の変化が急峻になることによって内蔵されるｐｎダイオードの回復速度が向上する（すなわち、逆回復時間ｔｒｒが短縮する）ので、内蔵されるｐｎダイオードの逆回復特性も改善する。
【００３８】
次に、本発明の実施例の変形例１について、図４を参照して説明する。図４は、本発明の実施例の変形例１に係る半導体装置の構造を示す断面図、並びに正味の活性化された不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
【００３９】
図４（Ａ）に示すように、第１半導体領域１０２のＸ方向の幅Ｗｎは、第１半導体領域１０２と第２半導体領域１０４との半導体基板１００側（ドレイン電極側）の第１接合面Ｂの深さにおいてＷＢｎであり、第１接合面Ｂと反対側（ソース電極側）の第２接合面Ｔの深さにおいてＷＴｎであり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって減少する（ＷＢｎ＞ＷＴｎ）。
【００４０】
図４（Ａ）に示すように、第２半導体領域１０４のＸ方向の幅Ｗｐは、第１接合面Ｂの深さにおいてＷＢｐであり、第２接合面Ｔの深さにおいてＷＴｐであり、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって増加する（ＷＢｐ＜ＷＴｐ）。
【００４１】
図４（Ｂ）に示すように、第２半導体領域１０４の不純物濃度Ｉｐと第１半導体領域の不純物濃度Ｉｎとの差ΔＩは、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって常に０より大きく且つ一定である（０＜ΔＩＢ＝ΔＩＴ）。
【００４２】
その結果、図４（Ｃ）に示すように、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱが、第１接合面Ｂの深さにおいて０以上であり（ΔＱＢ≧０）、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって増加する（ＱＢｎ≦ＱＢｐ，ＱＴｎ＜ＱＴｐ，ΔＱＢ＜ΔＱＴ）。
【００４３】
例えば、本発明の実施例の変形例１に係る半導体装置の製造方法は、以下の通りである。フォトリソグラフィー技術を用いて、反応性イオンエッチング（以下、「ＲＩＥ」という）を選択的に行うことによって第１半導体領域１０２にトレンチを形成する。このとき、トレンチに、半導体基板１００に対して垂直方向（Ｙ方向）について、第２接合面Ｔの深さから第１接合面Ｂの深さに向かって第２半導体領域１０４の幅が狭くなるような角度をつける。その後、第１半導体領域１０４をエピタキシャル成長させる。その後、上部のＭＯＳＦＥＴ領域を形成する。
【００４４】
次に、本発明の実施例の変形例２について、図５を参照して説明する。図５は、本発明の実施例の変形例２に係る半導体装置の構造を示す断面図、並びに正味の不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
【００４５】
図５（Ａ）に示すように、第１及び第２半導体領域１０２，１０４は、それぞれ、同様の形状を有する複数の単位層（レイヤＬ１乃至Ｌ６）から構成される積層構造を有している。半導体基板１００に対して水平方向における第２半導体領域１０４の中心部（図５（Ａ）中の実線（１））の活性化された不純物濃度は、半導体基板１００に対して垂直方向について濃淡を有する波型の分布を示す。各単位層（レイヤＬ１乃至Ｌ６）は、活性化された不純物濃度が高い高濃度部分と、この高濃度部分を挟む活性化された不純物濃度が低い低濃度部分と、を含む層である。すなわち、第２半導体領域１０２の各単位層（レイヤＬ１乃至Ｌ６）では、１つの高濃度部分が２つの低濃度部分に挟まれている。この積層構造は、各単位層（レイヤＬ１乃至Ｌ６）が半導体基板１００に対して垂直方向（Ｙ方向）について繰り返し形成された構造である。
【００４６】
図５（Ａ）に示すように、各単位層（レイヤＬ１乃至Ｌ６）では、第１半導体領域１０２のＸ方向の幅Ｗｎは、境界ｂｉと境界ｂｉ＋１との中間の深さにおいて最小であり、半導体基板１００側（ドレイン電極側）の第１接合面Ｂを含む単位層（以下、「第１単位層」という）（レイヤＬ１）を除いて境界ｂｉ及び境界ｂｉ＋１の深さにおいて最大である。例えば、単位層（レイヤＬ２）の第１半導体領域１０２のＸ方向の幅Ｗｎは、境界ｂ１と境界ｂ２との中間の深さにおいて最小となり、境界ｂ１及び境界ｂ２の深さにおいて最大となる。
【００４７】
図５（Ａ）に示すように、各単位層（レイヤＬ１乃至Ｌ６）では、第２半導体領域１０４のＸ方向の幅Ｗｐは、境界ｂｉと境界ｂｉ＋１との中間の深さにおいて最大であり、第１単位層（レイヤＬ１）を除いて境界ｂｉ及び境界ｂｉ＋１の深さにおいて最小である。例えば、単位層（レイヤＬ２）の第２半導体領域１０４のＸ方向の幅Ｗｐは、境界ｂ１と境界ｂ２との中間の深さにおいて最大となり、境界ｂ１及び境界ｂ２の深さにおいて最小となる。
【００４８】
また、境界ｂｉにおける第２半導体領域１０４の活性化された不純物濃度は、境界ｂｉと境界ｂｉ＋１の中間部よりも低濃度である。このように、第１及び第２半導体領域１０２，１０４は、半導体基板１００に対して垂直方向について、第２半導体領域１０４の高濃度部分を挟む低濃度部分の境界間の厚さで複数の単位層（レイヤＬ１乃至Ｌ６）に分割される。
【００４９】
また、図５（Ｂ）に示すように、各単位層（レイヤＬ１乃至Ｌ６）では、第２半導体領域１０４の不純物濃度と第１半導体領域１０２の不純物濃度との差は、半導体基板１００側（ドレイン電極側）の境界ｂｉの深さにおいて０以上であり、境界ｂｉと境界ｂｉ＋１との中間の深さにおいて最大である。
【００５０】
その結果、図５（Ｃ）に示すように、各単位層（レイヤＬ１乃至Ｌ６）のチャージ量に関して、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱが、第１単位層（レイヤＬ１）において０以上であり（ΔＱＢ≧０）、半導体基板１００に対して垂直方向（Ｙ方向）の各単位層（レイヤＬ１乃至Ｌ６）について、第１単位層から第１接合面Ｂと反対側（ソース電極側）の第２接合面Ｔを含む単位層（以下、「第２単位層」という）（レイヤＬ６）に向かって増加する（ΔＱＢ＜ΔＱＴ）。
【００５１】
例えば、本発明の実施例の変形例２に係る半導体装置の製造方法は、以下の通りである。半導体基板１００上にｎ型の半導体層を形成する。その後、選択的に、ｎ型の不純物及びｐ型の不純物を注入する工程と、その上にｎ−型領域をエピタキシャル成長させる工程と、を複数回繰り返す。このとき、各単位層（レイヤＬ１乃至Ｌ６）のｎ型拡散層及びｐ型拡散層を形成するときに、任意の不純物濃度を選択する。なお、ｎ型の不純物を注入する工程を省略して、ｎ型のエピタキシャル層にｐ型の不純物を注入する工程と、その上にｎ型領域をエピタキシャル成長させる工程と、を複数回繰り返しても良い。
【００５２】
なお、本発明の実施例では、半導体基板１００に対して垂直方向（Ｙ方向）について、第１接合面Ｂの深さから第２接合面Ｔの深さに向かって第１及び第２半導体領域１０２，１０４のチャージ量Ｑｎ，Ｑｐが線形特性を有する例について説明したが、図６に示すように、第１及び第２半導体領域１０２，１０４のチャージ量Ｑｎ，Ｑｐの少なくとも一方が非線形特性を有していても良い。
【００５３】
また、本発明の実施例では、第１半導体領域１０２と第２半導体領域１０４の繰り返しピッチ（各第２半導体領域１０４の離間距離）を一定としているため、全ての場合において、ＷＢｐ＋ＷＢｎ＝ＷＴｐ＋ＷＴｎである。
【００５４】
また、本発明の実施例では、半導体装置の断面について説明したが、奥行き方向については、ｐｎ構造のプロファイルが延在（ストライプ）しても良いし、ｎ型層に対して、ｐ型領域がドット状に点在しても良い。
【００５５】
また、本発明の実施例では、半導体基板１００がシリコンを用いて形成されている例について説明したが、これに限られるものではなく、ＳｉＣ，ＧａＮなどを用いて形成されても良い。
【００５６】
また、本発明の実施例では、ソース・ドレイン構造を有する縦型の半導体装置について説明したが、これに限られるものではなく、例えば、１０Ｖ〜１０００Ｖ以上といった様々な耐圧系の半導体装置に応用することができる。
【００５７】
本発明の実施例によれば、第１接合面Ｂの深さに電界ピーク点が現れ、アバランシェポイントがゲート電極１１４から遠くなるので、アバランシェ耐量を向上させることができ、且つ、素子の信頼性を向上させることができる。
【００５８】
また、本発明の実施例によれば、スイッチング時のゲート電極１１４へのフィードバック電流が抑制されるので、スイッチング時におけるノイズを低減することができる。
【００５９】
また、本発明の実施例によれば、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱが第１接合面Ｂの深さにおいて０以上となり、ドリフト領域の深い部分の電界のみが高くなるので、アバランシェ耐量をさらに向上させることができる。
【００６０】
また、本発明の実施例によれば、第２半導体領域１０４のチャージ量Ｑｐと第１半導体領域１０２のチャージ量Ｑｎとの差ΔＱが第１接合面Ｂの深さにおいて０である場合には、半導体装置のオン抵抗を低減することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例に係る半導体装置の構造を示す断面図、並びに正味の不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
【図２】従来の半導体装置及び本発明の実施例に係る半導体装置の電界分布を示すグラフである。
【図３】従来の半導体装置及び本発明の実施例に係る半導体装置の出力容量とドレイン・ソース間電圧の関係を示すグラフである。
【図４】本発明の実施例の変形例１に係る半導体装置の構造を示す断面図、並びに正味の不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
【図５】本発明の実施例の変形例２に係る半導体装置の構造を示す断面図、並びに正味の不純物濃度Ｉ（ａｔｏｍ／ｃｍ３）及び正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
【図６】本発明の実施例のその他の変形例に係る半導体装置の正味のチャージ量Ｑ（ａｔｏｍ／ｃｍ２）と深さの関係を示すグラフである。
【符号の説明】
【００６２】
１００  半導体基板
１０２  第１半導体領域
１０４  第２半導体領域
１０６  第３半導体領域
１０８  第４半導体領域
１１０  第５半導体領域
１１２  絶縁膜
１１４  ゲート電極
１１６  第１主電極
１１８  第２主電極
Ｂ  第１接合面
Ｔ  第２接合面
【図１】
2010171221.tif 000003
【図２】
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【図３】
2010171221.tif 000005
【図４】
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【図５】
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【図６】
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