(57)【要約】【課題】熱電変換素子をＩＩＩ−Ｖ族化合物半導体材料によって構成する場合に、実用上十分な性能指数が得られるようにする。【解決手段】熱電変換素子を、第１ＩＩＩ−Ｖ族化合物半導体材料からなる第１ｎ型半導体層７と第１ＩＩＩ−Ｖ族化合物半導体材料と異なる第２ＩＩＩ−Ｖ族化合物半導体材料からなる第２ｎ型半導体層８を含むｎ型積層構造２と、第３ＩＩＩ−Ｖ族化合物半導体材料からなる第１ｐ型半導体層１２と第３ＩＩＩ−Ｖ族化合物半導体材料と異なる第４ＩＩＩ−Ｖ族化合物半導体材料からなる第２ｐ型半導体層１３を含むｐ型積層構造３と、ｎ型積層構造２とｐ型積層構造３とを電気的に直列に接続する電極５，６とを備えるものとし、第１ｎ型半導体層７及び第２ｎ型半導体層８を伝導帯のバンドオフセットがフラットになるように構成し、第１ｐ型半導体層１２及び第２ｐ型半導体層１３を価電子帯のバンドオフセットがフラットになるように構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｎ型半導体層と前記第１のＩＩＩ−Ｖ族化合物半導体材料と異なる第２のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｎ型半導体層とを含むｎ型半導体積層構造と、
第３のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｐ型半導体層と前記第３のＩＩＩ−Ｖ族化合物半導体材料と異なる第４のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｐ型半導体層とを含むｐ型半導体積層構造と、
前記ｎ型半導体積層構造と前記ｐ型半導体積層構造とを電気的に直列に接続する電極とを備え、
前記第１のｎ型半導体層及び前記第２のｎ型半導体層は、伝導帯のバンドオフセットがフラットになるように構成されており、
前記第１のｐ型半導体層及び前記第２のｐ型半導体層は、価電子帯のバンドオフセットがフラットになるように構成されていることを特徴とする熱電変換素子。
【請求項２】
前記第１のｎ型半導体層は、ｎ型ＩｎＧａＡｓＰ層であり、
前記第２のｎ型半導体層は、ｎ型ＡｌＧａＩｎＡｓ層であり、
前記第１のｐ型半導体層は、ｐ型ＩｎＧａＡｓＰ層であり、
前記第２のｐ型半導体層は、ｐ型ＡｌＧａＩｎＡｓ層であることを特徴とする、請求項１記載の熱電変換素子。
【請求項３】
前記第１のｎ型半導体層は、ｎ型ＡｌＧａＩｎＡｓ層であり、
前記第２のｎ型半導体層は、ｎ型ＡｌＧａＡｓＳｂ層であり、
前記第１のｐ型半導体層は、ｐ型ＡｌＧａＩｎＡｓ層であり、
前記第２のｐ型半導体層は、ｐ型ＡｌＧａＡｓＳｂ層であることを特徴とする、請求項１記載の熱電変換素子。
【請求項４】
前記ｐ型半導体積層構造は、前記第３のＩＩＩ−Ｖ族化合物半導体材料及び前記第４のＩＩＩ−Ｖ族化合物半導体材料と異なる第５のＩＩＩ−Ｖ族化合物半導体材料からなる第３のｐ型半導体層を含み、
前記第１のｎ型半導体層は、ＩｎＧａＡｓＰ層であり、
前記第２のｎ型半導体層は、ＡｌＧａＩｎＡｓ層であり、
前記第１のｐ型半導体層は、ＩｎＧａＡｓＰ層であり、
前記第２のｐ型半導体層は、ＡｌＧａＩｎＡｓ層であり、
前記第３のｐ型半導体層は、ＡｌＧａＡｓＳｂ層であることを特徴とする、請求項１記載の熱電変換素子。
【請求項５】
前記第１のｎ型半導体層は、ｎ型ＩｎＧａＰ層であり、
前記第２のｎ型半導体層は、ｎ型ＡｌＧａＡｓ層であり、
前記第１のｐ型半導体層は、ｐ型ＩｎＧａＰ層であり、
前記第２のｐ型半導体層は、ｐ型ＡｌＧａＡｓ層であることを特徴とする、請求項１記載の熱電変換素子。
【請求項６】
熱電変換素子を備え、
前記熱電変換素子が、
第１のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｎ型半導体層と前記第１のＩＩＩ−Ｖ族化合物半導体材料と異なる第２のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｎ型半導体層とを含むｎ型半導体積層構造と、
第３のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｐ型半導体層と前記第３のＩＩＩ−Ｖ族化合物半導体材料と異なる第４のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｐ型半導体層とを含むｐ型半導体積層構造と、
前記ｎ型半導体積層構造と前記ｐ型半導体積層構造とを電気的に直列に接続する電極とを備え、
前記第１のｎ型半導体層及び前記第２のｎ型半導体層は、伝導帯のバンドオフセットがフラットになるように構成されており、
前記第１のｐ型半導体層及び前記第２のｐ型半導体層は、価電子帯のバンドオフセットがフラットになるように構成されていることを特徴とする熱電変換モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、熱電変換素子及び熱電変換モジュールに関する。
【背景技術】
【０００２】
従来、電気を熱に変換する、もしくは、熱を電気に変換する熱電変換素子は、例えばＢｉＴｅ系材料、ＳｂＴｅ系材料などの材料系を中心に開発が進められてきた。
このような熱電変換素子は、例えば鉄鋼、非鉄金属の生産工程で多量に放出される１５００℃までの中高温排熱を利用して熱電変換を行なうのに用いられている。また、例えばセメント、ガラス、陶器などの陶業部門、石油化学、都市ゴミ焼却炉、産業廃棄物焼却炉などから放出される１０００℃までの中高温排熱を利用して熱電変換を行なうのに用いられている。さらに、例えば自動車、トラックなどの４００〜６００℃のエンジン排熱を利用して熱電変換を行なうのに用いられている。このように、熱電変換素子は、排熱部の面積が比較的大きなものに利用されている。
【０００３】
一方、例えばシリコン系半導体材料からなるＬＳＩやＩＩＩ−Ｖ族化合物半導体材料からなる半導体レーザ又は光半導体集積素子などからの排熱を利用して熱電変換を行なうことも考えられている。この場合、熱電変換素子を含めたモジュールを小型化するために、熱電変換素子を排熱源に集積化するのが好ましい。例えば、シリコン系半導体材料からなるＬＳＩが形成されているシリコン基板上に、ＢｉＴｅ系材料及びＢｉＳｂ系材料からなる小型の熱電変換素子を集積化したものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−１３６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、排熱源となる素子を構成する半導体材料（シリコン系半導体材料）と熱電変換素子を構成する半導体材料（ＢｉＴｅ系材料及びＢｉＳｂ系材料）とが異なると、それぞれを、別工程を経て作製することになる。このため、集積素子を作製する上で工程数が増えてしまうことになる。
したがって、シリコン系半導体材料やＩＩＩ−Ｖ族化合物半導体材料からなる素子に対する集積及びその作製の容易性の観点からは、熱電変換素子を構成する材料は、排熱源となる素子と同じ半導体材料系によって構成するのが好ましい。
【０００６】
しかしながら、シリコン系半導体材料やＩＩＩ−Ｖ族化合物半導体材料は、熱電変換素子として一般的に用いられている材料であるＢｉＴｅ系材料やＳｂＴｅ系材料と比較して、通常のキャリア濃度（例えば１．０×１０１７ｃｍ−３）では電気伝導率が低い。
そこで、電気伝導率を高めるために、キャリア濃度を例えば１．０×１０１９ｃｍ−３程度まで高めると、特に、ＩＩＩ−Ｖ族化合物半導体材料は、それらの有する高い移動度のために、電気伝導度がＢｉＴｅ系材料やＳｂＴｅ系材料と同程度になる。しかしながら、電気伝導率が高まるとともに熱伝導率のキャリアによる熱伝導率成分も上昇してしまうことになる。
【０００７】
これらの理由で、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合、熱電変換素子の性能指数が実用可能な数値までは上がらない。このため、実用的な熱電変換素子をＩＩＩ−Ｖ族化合物半導体材料によって構成するのは困難であった。
そこで、熱電変換素子をＩＩＩ−Ｖ族化合物半導体材料によって構成する場合に、実用上十分な性能指数が得られるようにしたい。
【課題を解決するための手段】
【０００８】
このため、本熱電変換素子は、第１のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｎ型半導体層と第１のＩＩＩ−Ｖ族化合物半導体材料と異なる第２のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｎ型半導体層とを含むｎ型半導体積層構造と、第３のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｐ型半導体層と第３のＩＩＩ−Ｖ族化合物半導体材料と異なる第４のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｐ型半導体層とを含むｐ型半導体積層構造と、ｎ型半導体積層構造とｐ型半導体積層構造とを電気的に直列に接続する電極とを備え、第１のｎ型半導体層及び第２のｎ型半導体層は、伝導帯のバンドオフセットがフラットになるように構成されており、第１のｐ型半導体層及び第２のｐ型半導体層は、価電子帯のバンドオフセットがフラットになるように構成されていることを要件とする。
【０００９】
本熱電変換モジュールは、熱電変換素子を備え、熱電変換素子が、第１のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｎ型半導体層と第１のＩＩＩ−Ｖ族化合物半導体材料と異なる第２のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｎ型半導体層とを含むｎ型半導体積層構造と、第３のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｐ型半導体層と第３のＩＩＩ−Ｖ族化合物半導体材料と異なる第４のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｐ型半導体層とを含むｐ型半導体積層構造と、ｎ型半導体積層構造とｐ型半導体積層構造とを電気的に直列に接続する電極とを備え、第１のｎ型半導体層及び第２のｎ型半導体層は、伝導帯のバンドオフセットがフラットになるように構成されており、第１のｐ型半導体層及び第２のｐ型半導体層は、価電子帯のバンドオフセットがフラットになるように構成されていることを要件とする。
【発明の効果】
【００１０】
したがって、本熱電変換素子及び熱電変換モジュールによれば、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合に、実用上十分な性能指数が得られるという利点がある。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかる熱電変換素子の構成を示す模式的断面図である。
【図２】（Ａ）〜（Ｃ）は、第１実施形態にかかる熱電変換素子の製造方法を説明するための模式的断面図である。
【図３】（Ａ）〜（Ｃ）は、第１実施形態にかかる熱電変換素子の製造方法を説明するための模式的断面図である。
【図４】（Ａ），（Ｂ）は、第１実施形態にかかる熱電変換素子の製造方法を説明するための模式的断面図である。
【図５】第１実施形態にかかる熱電変換素子の製造方法においてｎ型ピラーを形成するためのマスクパターンを示す模式的平面図である。
【図６】第１実施形態にかかる熱電変換素子の製造方法においてｎ型ピラー及びｐ型ピラーを形成するためのマスクパターンを示す模式的平面図である。
【図７】第１実施形態にかかる熱電変換素子の製造方法において表面側の金属電極を形成するためのマスクパターンを示す模式的平面図である。
【図８】第１実施形態にかかる熱電変換素子の製造方法において基板裏面側の金属電極を形成するためのマスクパターンを示す模式的平面図である。
【図９】（Ａ）は、第１実施形態にかかる熱電変換素子のｎ型ピラーに含まれる超格子構造のヘテロ接合部のバンド構造を示す図であり、（Ｂ）は、第１実施形態にかかる熱電変換素子のｐ型ピラーに含まれる超格子構造のヘテロ接合部のバンド構造を示す図である。
【図１０】第２実施形態にかかる熱電変換素子の構成を示す模式的断面図である。
【図１１】（Ａ）〜（Ｃ）は、第２実施形態にかかる熱電変換素子の製造方法を説明するための模式的断面図である。
【図１２】（Ａ）〜（Ｃ）は、第２実施形態にかかる熱電変換素子の製造方法を説明するための模式的断面図である。
【図１３】（Ａ），（Ｂ）は、第２実施形態にかかる熱電変換素子の製造方法を説明するための模式的断面図である。
【図１４】第２実施形態にかかる熱電変換素子の製造方法においてｎ型ピラーを形成するためのマスクパターンを示す模式的平面図である。
【図１５】第２実施形態にかかる熱電変換素子の製造方法においてｎ型ピラー及びｐ型ピラーを形成するためのマスクパターンを示す模式的平面図である。
【図１６】第２実施形態にかかる熱電変換素子の製造方法において表面側の金属電極を形成するためのマスクパターンを示す模式的平面図である。
【図１７】第２実施形態にかかる熱電変換素子の製造方法において基板裏面側の金属電極を形成するためのマスクパターンを示す模式的平面図である。
【図１８】（Ａ）は、第２実施形態にかかる熱電変換素子のｎ型ピラーに含まれる超格子構造のヘテロ接合部のバンド構造を示す図であり、（Ｂ）は、第２実施形態にかかる熱電変換素子のｐ型ピラーに含まれる超格子構造のヘテロ接合部のバンド構造を示す図である。
【図１９】第３実施形態にかかる熱電変換素子の構成を示す模式的断面図である。
【図２０】第３実施形態にかかる熱電変換素子のｎ型ピラーに含まれる超格子構造のヘテロ接合部のバンド構造を示す図である。
【図２１】第３実施形態にかかる熱電変換素子のｐ型ピラーに含まれる超格子構造のヘテロ接合部のバンド構造を示す図である。
【図２２】第４実施形態にかかる熱電変換素子の構成を示す模式的断面図である。
【図２３】（Ａ）〜（Ｃ）は、第４実施形態にかかる熱電変換素子の製造方法を説明するための模式的断面図である。
【図２４】（Ａ）〜（Ｃ）は、第４実施形態にかかる熱電変換素子の製造方法を説明するための模式的断面図である。
【図２５】（Ａ），（Ｂ）は、第４実施形態にかかる熱電変換素子の製造方法を説明するための模式的断面図である。
【図２６】第４実施形態にかかる熱電変換素子の製造方法においてｎ型ピラーを形成するためのマスクパターンを示す模式的平面図である。
【図２７】第４実施形態にかかる熱電変換素子の製造方法においてｎ型ピラー及びｐ型ピラーを形成するためのマスクパターンを示す模式的平面図である。
【図２８】第４実施形態にかかる熱電変換素子の製造方法において表面側の金属電極を形成するためのマスクパターンを示す模式的平面図である。
【図２９】第４実施形態にかかる熱電変換素子の製造方法において基板裏面側の金属電極を形成するためのマスクパターンを示す模式的平面図である。
【図３０】（Ａ）は、第４実施形態にかかる熱電変換素子のｎ型ピラーに含まれる超格子構造のヘテロ接合部のバンド構造を示す図であり、（Ｂ）は、第４実施形態にかかる熱電変換素子のｐ型ピラーに含まれる超格子構造のヘテロ接合部のバンド構造を示す図である。
【図３１】各実施形態にかかる熱電変換素子を備える熱電変換モジュールの構成を示す模式的斜視図である。
【発明を実施するための形態】
【００１２】
以下、図面により、本実施形態にかかる熱電変換素子及び熱電変換モジュールについて説明する。
［第１実施形態］
第１実施形態にかかる熱電変換素子について、図１〜図９を参照しながら説明する。
本実施形態では、排熱の電力への変換を目的とした熱電変換素子、例えば半導体レーザ等のＩＩＩ−Ｖ族化合物半導体材料からなる素子からの排熱利用を目的とした熱電変換素子である。
【００１３】
本熱電変換素子は、図１に示すように、半導体基板１上に、ｎ型半導体積層構造２と、ｐ型半導体積層構造３とを備える。
本実施形態では、ｎ型半導体積層構造２及びｐ型半導体積層構造３は、いずれもピラー構造になっている。このため、以下、ｎ型半導体積層構造２をｎ型ピラーといい、ｐ型半導体積層構造３をｐ型ピラーという。なお、ｎ型半導体積層構造２及びｐ型半導体積層構造３の形状は、これに限られるものではなく、例えばメサ状（ストライプ状）やワイヤ状等の構造であっても良い。
【００１４】
また、本実施形態では、複数のｎ型ピラー２と、複数のｐ型ピラー３とが設けられており、これらが交互に配置されている。そして、これらのピラー２，３の間の隙間は誘電体膜（ここではＳｉＮ膜）４によって埋め込まれている。
さらに、本実施形態では、ｎ型ピラー２とｐ型ピラー３とは、金属電極５，６によって電気的に直列に接続されている。つまり、各ｎ型ピラー２及び各ｐ型ピラー３の上部及び下部には金属電極５，６が設けられており、金属電極５，６によって、隣接するｎ型ピラー２とｐ型ピラー３とが相互に接続されている。ここでは、各ピラー２，３は、上部と下部とで異なるピラーに接続されており、全てのピラー２，３が電気的に直列に接続されている。電気的に直列に接続された複数のピラー２，３は、ｎ型ピラー２とｐ型ピラー３とが交互になっている。
【００１５】
また、本実施形態では、各ｎ型ピラー２及び各ｐ型ピラー３の上部に設けられた金属電極６の側を、熱源（高温部；発熱部）に接触させ、基板１の側を、ヒートシンク（低温部；冷却部）に接触させることになるため、ｎ型ピラー２とｐ型ピラー３とは熱的に並列に配置されていることになる。
具体的には、本実施形態では、半導体基板１は、ｎ型ＩｎＰ基板である。なお、図１中、符号１７はノンドープＩｎＰバッファ層である。
【００１６】
ｎ型ピラー２は、異なるＩＩＩ−Ｖ族化合物半導体材料からなる複数（ここでは２つ）のｎ型半導体層７，８を含む。つまり、ｎ型ピラー２は、構成元素が異なる（又は構成元素が同じで組成が異なる）複数のｎ型ＩＩＩ−Ｖ族化合物半導体層７，８を含む。ここでは、ｎ型ピラー２は、第１のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｎ型半導体層７、及び、第１のＩＩＩ−Ｖ族化合物半導体材料と異なる第２のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｎ型半導体層８を交互に積層させた構造を含む。
【００１７】
ここでは、ｎ型ピラー２は、基板１に格子整合するｎ型ＩｎＧａＡｓＰ層７及びｎ型ＡｌＧａＩｎＡｓ層８を交互に積層させた構造を含む。
具体的には、ｎ型ピラー２は、ＩｎＰ基板１に格子整合するｎ型ＩｎＧａＡｓＰ層７及びｎ型ＡｌＧａＩｎＡｓ層８を交互に積層させることによって形成されるｎ型半導体超格子構造（ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造）９を含む。このため、超格子ピラーともいう。例えば、一のｎ型ＩｎＧａＡｓＰ層７と一のｎ型ＡｌＧａＩｎＡｓ層８とからなるｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を複数（多周期；例えば３００周期）積層した構造になっている。
【００１８】
ここで、ＩｎＰ基板１に格子整合するｎ型ＩｎＧａＡｓＰ層７及びｎ型ＡｌＧａＩｎＡｓ層８の組成は、ｎ型ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層（０≦ｘ≦１）、及び、ｎ型ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層（０≦ｙ≦１）と表わされる。
また、ｎ型ピラー２は、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を上下で挟むｎ型ＩｎＧａＡｓ層１０，１１を含む。これらのｎ型ＩｎＧａＡｓ層１０，１１は、金属とのオーミックコンタクトが可能なコンタクト層である。
【００１９】
特に、本実施形態では、ｎ型ピラー２に含まれるｎ型半導体超格子構造９を構成する各ｎ型半導体層７，８は、伝導帯のバンドオフセットがフラットになるように構成されている。
ここで、ＩｎＰ基板１に格子整合するｎ型ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層７、及び、ｎ型ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層８において、伝導帯のバンドオフセットがフラットになる条件は近似的に以下の式（１）によって表される。
ｙ＝−０．３２５７ｘ２＋１．０１８４ｘ−０．４４４０（但し、０．５３＜ｘ≦１．００）・・・（１）
したがって、本実施形態では、ｎ型半導体超格子構造９を構成する複数のｎ型半導体層７，８は、ｎ型ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層、及び、ｎ型ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層であり、ｙ＝−０．３２５７ｘ２＋１．０１８４ｘ−０．４４４０（０．５３＜ｘ≦１．００）の関係を満たすように構成されている。
【００２０】
例えば、ｎ型ピラー２は、キャリア濃度１．０×１０１９ｃｍ−３のｎ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６１Ｐ０．３９層７とキャリア濃度１．０×１０１９ｃｍ−３のｎ型Ａｌ０．１１Ｇａ０．３６Ｉｎ０．５３Ａｓ層８とからなるｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を含むものとすれば良い。
一方、ｐ型ピラー３は、異なるＩＩＩ−Ｖ族化合物半導体材料からなる複数（ここでは２つ）のｐ型半導体層１２，１３を含む。つまり、ｐ型ピラー３は、構成元素が異なる（又は構成元素が同じで組成が異なる）複数のｐ型ＩＩＩ−Ｖ族化合物半導体層１２，１３を含む。ここでは、ｐ型ピラー３は、第３のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｐ型半導体層１２、及び、第３のＩＩＩ−Ｖ族化合物半導体材料と異なる第４のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｐ型半導体層１３を交互に積層させた構造を含む。
【００２１】
ここでは、ｐ型ピラー３は、基板１に格子整合するｐ型ＩｎＧａＡｓＰ層１２及びｐ型ＡｌＧａＩｎＡｓ層１３を交互に積層させた構造を含む。
具体的には、ｐ型ピラー３は、ＩｎＰ基板１に格子整合するｐ型ＩｎＧａＡｓＰ層１２及びｐ型ＡｌＧａＩｎＡｓ層１３を交互に積層させることによって形成されるｐ型半導体超格子構造（ｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造）１４を含む。このため、超格子ピラーともいう。例えば、一のｐ型ＩｎＧａＡｓＰ層１２と一のｐ型ＡｌＧａＩｎＡｓ層１３とからなるｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造１４を複数（多周期；例えば３００周期）積層した構造になっている。
【００２２】
ここで、ＩｎＰ基板１に格子整合するｐ型ＩｎＧａＡｓＰ層１２及びｐ型ＡｌＧａＩｎＡｓ層１３の組成は、ｐ型ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層（０．５３≦ｘ≦１）、及び、ｐ型ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層（０≦ｙ≦０．４７）と表わされる。
また、ｐ型ピラー３は、ｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造１４を上下で挟むｐ型ＩｎＧａＡｓ層１５，１６を含む。これらのｐ型ＩｎＧａＡｓ層１５，１６は、金属とのオーミックコンタクトが可能なコンタクト層である。
【００２３】
特に、本実施形態では、ｐ型ピラー３に含まれるｐ型半導体超格子構造１４を構成する各ｐ型半導体層１２，１３は、価電子帯のバンドオフセットがフラットになるように構成されている。
ここで、ＩｎＰ基板１に格子整合するｐ型ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層１２、及び、ｐ型ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層１３において、価電子帯のバンドオフセットがフラットになる条件は近似的に以下の式（２）によって表される。
ｙ＝１．８５５１ｘ２−１．３１９９ｘ＋０．１７６７（但し、０．５３＜ｘ≦０．８９）・・・（２）
したがって、本実施形態では、ｐ型半導体超格子構造１４を構成する複数のｐ型半導体層１２，１３は、ｐ型ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層、及び、ｐ型ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層であり、ｙ＝１．８５５１ｘ２−１．３１９９ｘ＋０．１７６７（０．５３＜ｘ≦０．８９）の関係を満たすように構成されている。
【００２４】
例えば、ｐ型ピラー３は、キャリア濃度１．０×１０１９ｃｍ−３のｐ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６０Ｐ０．４０層１２とキャリア濃度１．０×１０１９ｃｍ−３のｐ型Ａｌ０．１９Ｇａ０．２８Ｉｎ０．５２Ａｓ層１３とからなるｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造１４を含むものとすれば良い。
このように、本実施形態では、キャリアの移動に寄与するバンドのオフセットがフラットになるように、ｎ型ピラー２及びｐ型ピラー３に含まれる超格子構造９，１４を構成する各半導体層７，８，１２，１３を構成するようにしている。つまり、ｎ型ピラー２及びｐ型ピラー３に含まれる超格子構造９，１４を同一の構成元素（ＩｎＧａＡｓＰ／ＡｌＧａＩｎＡｓ超格子構造）からなるものとし、ｐ型ピラー３は価電子帯のバンドオフセットがフラット（フラットバンド）になるような組成にし、ｎ型ピラー２は伝導帯のバンドオフセットがフラット（フラットバンド）になるような組成にしている。要するに、ｎ型ピラー２に含まれる超格子構造９を構成する各半導体層７，８は、伝導帯の不連続が存在しないように材料及び組成が設定されており、ｐ型ピラー３に含まれる超格子構造１４を構成する各半導体層１２，１３は、価電子帯の不連続が存在しないように材料及び組成が設定されている。
【００２５】
このように構成することで、ｎ型ピラー２及びｐ型ピラー３のいずれにおいても、キャリア（電子又はホール）はヘテロ界面で散乱の影響を受けない。このため、良好な電気伝導率が得られることになる。
一方、フォノンはヘテロ界面での散乱の影響を受けるため、熱伝導率は低下することになる。
【００２６】
ここで、熱伝導率は、以下の式（３）によって表される。
κ＝κｃ＋κｐ・・・（３）
ここで、κｃ及びκｐは、それぞれ、キャリア（電子又はホール）及びフォノンによる熱伝導率成分を表す。
ヘテロ界面でのフォノンの散乱により、上記式（３）の熱伝導率のフォノン成分が減少するため、系の熱伝導率は低下することになる。
【００２７】
そして、熱電変換素子の変換効率の指標として使われる性能指数ＺＴは、Ｔ：温度、α：ゼーベック係数、σ：電気伝導率、Ｘ：熱伝導率、ｍ＊：有効質量、μ：移動度として、以下の式（４）によって表される。
ＺＴ＝α２σＴ／Ｘ、Ｚ∝ｍ＊μ／Ｘ・・・（４）
したがって、上述のように構成することで、電気伝導率σを大きくし、熱伝導率Ｘを小さくすることができるため、性能指数ＺＴを大きくすることができる。
【００２８】
このようにして、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合であっても、性能指数が高くなるようにしている。
次に、本実施形態にかかる熱電変換素子の製造方法について、図２〜図８を参照しながら説明する。
以下、ｎ型ＩｎＰ基板１上に、ＩｎＧａＡｓＰ／ＡｌＧａＩｎＡｓ超格子構造９，１４を含むｎ型ピラー２及びｐ型ピラー３を有する熱電変換素子の製造方法を例に挙げて説明する。
【００２９】
ここでは、ｎ型ピラー２として、上記式（１）の関係を満たすｎ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６１Ｐ０．３９層７とｎ型Ａｌ０．１１Ｇａ０．３６Ｉｎ０．５３Ａｓ層８とからなるｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を含むものとする。また、ｐ型ピラー３として、上記式（２）の関係を満たすｐ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６０Ｐ０．４０層１２とｐ型Ａｌ０．１９Ｇａ０．２８Ｉｎ０．５２Ａｓ層１３とからなるｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造１４を含むものとする。
【００３０】
また、ここでは、有機金属気相成長法（ＭＯＶＰＥ法）を用いる。ＩＩＩ族有機金属原料としてトリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）及びトリメチルアルミニウム（ＴＭＡｌ）を用いる。Ｖ族ガス原料としてアルシン（ＡｓＨ３）及びフォスフィン（ＰＨ３）を用いる。ｎ型不純物（ここではＳｉ）のドーピング原料（Ｓｉ原料）としてモノシランＳｉＨ４を用いる。ｐ型不純物（ここではＺｎ）のドーピング原料（Ｚｎ原料）としてジエチルジンク（ＤＥＺｎ）を用いる。キャリアガスとして水素Ｈ２を用いる。成長圧力は５０Ｔｏｒｒとしている。
【００３１】
最初に、図２（Ａ）に示すように、ｎ型ドープＩｎＰ（００１）基板１上に、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９の成長を行なう。
まず、ｎ型ドープＩｎＰ（００１）基板１上に、例えば成長温度６３０℃で、ノンドープＩｎＰバッファ層１７を例えば５００ｎｍ成長させる。
次に、例えばキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層（コンタクト層）１０を例えば５００ｎｍ成長させる。
【００３２】
次いで、例えばキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６１Ｐ０．３９層７を例えば１０ｎｍ、続いて同じくキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型Ａｌ０．１１Ｇａ０．３６Ｉｎ０．５３Ａｓ層８を例えば１０ｎｍ、順に積層させる。これを１周期として、例えば３００周期繰り返して、ｎ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６１Ｐ０．３９層７とｎ型Ａｌ０．１１Ｇａ０．３６Ｉｎ０．５３Ａｓ層８とを交互に積層してなるｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を形成する。
【００３３】
そして、例えばキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層（コンタクト層）１１を例えば５００ｎｍ成長させる。
これにより、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９の上下をｎ型ＩｎＧａＡｓコンタクト層１０，１１で挟んだｎ型半導体積層構造が形成される。
その後、成長試料をＭＯＶＰＥ成長炉から取り出し、図５中、実線で示すように、ｎ型ピラー構造を形成する領域を覆うように、表面側に例えばＳｉＯ２マスク１８をパターニングする。
【００３４】
次に、図２（Ｂ）に示すように、例えば誘導結合型プラズマ（ＩＣＰ；Inductive Coupled Plasma）ドライエッチングにより、下部ｎ型ＩｎＧａＡｓコンタクト層１０の途中までエッチングを施す。
そして、図２（Ｂ）に示すように、例えば希塩酸と過酸化水素水の混合溶液を用いたウェットエッチングによって、残りの下部ｎ型ＩｎＧａＡｓコンタクト層１０を除去する。これにより、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を含む複数のｎ型ピラー構造が形成される。
【００３５】
その後、再び、試料をＭＯＶＰＥ成長炉内に入れ、引き続き、図２（Ｃ）に示すように、例えばキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層（コンタクト層）１５を例えば５００ｎｍ成長させる。
次に、図２（Ｃ）に示すように、例えばキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６０Ｐ０．４０層１２を例えば１０ｎｍ、続いて同じくキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ａｌ０．１９Ｇａ０．２８Ｉｎ０．５２Ａｓ層１３を例えば１０ｎｍ、順に積層させる。これを１周期として、例えば３００周期繰り返して、ｐ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６０Ｐ０．４０層１２とｐ型Ａｌ０．１９Ｇａ０．２８Ｉｎ０．５２Ａｓ層１３とを交互に積層してなるｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造１４を形成する。
【００３６】
そして、図２（Ｃ）に示すように、例えばキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層（コンタクト層）１６を例えば５００ｎｍ成長させる。
このような２回目のＭＯＶＰＥ成長によって、図２（Ｃ）に示すように、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を含むｎ型ピラー構造を取り囲むように、ｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造１４の上下をｐ型ＩｎＧａＡｓコンタクト層１５，１６で挟んだｐ型半導体積層構造が形成される。
【００３７】
その後、成長試料をＭＯＶＰＥ成長炉内から取り出し、図６に示すように、ｎ型ピラー２を形成する領域を覆うように、ＳｉＯ２マスク１８の周囲を除去して大きさを小さくするとともに、ｐ型ピラー３を形成する領域を覆うように、表面側に例えばＳｉＯ２マスク１９をパターニングする。これにより、ｎ型ピラー２を形成する領域を覆う部分と、ｐ型ピラー３を形成する領域を覆う部分とを有するＳｉＯ２マスク１８，１９が形成される。
【００３８】
次に、図３（Ａ）に示すように、例えばＩＣＰドライエッチングにより、下部ｎ型ＩｎＧａＡｓコンタクト層１０及び下部ｐ型ＩｎＧａＡｓコンタクト層１５の途中までエッチングを施す。
次いで、例えば希塩酸と過酸化水素水の混合溶液を用いたウェットエッチングによって、残りの下部ｎ型ＩｎＧａＡｓコンタクト層１０及び下部ｐ型ＩｎＧａＡｓコンタクト層１５を除去する。これにより、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を含む複数のｎ型ピラー２、及び、ｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造１４を含む複数のｐ型ピラー３が形成される。この結果、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を含む複数のｎ型ピラー２と、ｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造１４を含む複数のｐ型ピラー３とが交互に配置されることになる。
【００３９】
次に、図３（Ｂ）に示すように、ｎ型ピラー２とｐ型ピラー３との間の隙間部分を、誘電体膜（ここではＳｉＮ膜）４によって埋め込んだ後、例えばＩＣＰドライエッチングによってＳｉＯ２マスク１８，１９を除去し、ｎ型ＩｎＧａＡｓコンタクト層１１の上部及びｐ型ＩｎＧａＡｓコンタクト層１６の上部を露出させる。
次いで、図７に示すように、上部の金属電極６を形成する領域が開口部（マスク開口部）となり、それ以外の領域が覆われるように、表面側に例えばＳｉＮマスク２０をパターニングする。ここでは、ｎ型ピラー２及びｐ型ピラー３の延長線上の領域を含む開口部が配置されたＳｉＮマスク（ＳｉＮ膜）２０が形成される。なお、図７中、模様を付している部分が開口部である。
【００４０】
続いて、図３（Ｃ）に示すように、例えばＴｉＡｕを例えばスパッタリングにより蒸着し、その後、例えばフッ酸によりＳｉＮマスク２０及びＳｉＮマスク２０上に付着したＴｉＡｕを除去する。これにより、上部ｎ型ＩｎＧａＡｓコンタクト層１１及び上部ｐ型ＩｎＧａＡｓコンタクト層１６を交互に接続したＴｉＡｕ電極６が形成される。
次に、図４（Ａ）に示すように、ＩｎＰ基板１の裏面を、基板の厚さが例えば１００μｍ程度になるまで研磨する。
【００４１】
次いで、図８に示すように、研磨されたＩｎＰ基板１の裏面に、下部の金属電極５を形成する領域が開口部（マスク開口部）となり、それ以外の領域が覆われるように、例えばＳｉＮマスク２１をパターニングする。ここでは、ｎ型ピラー２及びｐ型ピラー３の延長線上の領域を含む開口部が配置されたＳｉＮマスク（ＳｉＮ膜）２１が形成される。なお、図８中、模様を付している部分が開口部である。
続いて、図４（Ａ）に示すように、ＳｉＮマスク２１を用いて、ＩｎＰ基板１及びノンドープＩｎＰバッファ層１７を、例えばＩＣＰドライエッチング、及び、例えば希塩酸を用いたウェットエッチングによって除去する。
【００４２】
次に、図４（Ｂ）に示すように、例えばＴｉＡｕを例えばスパッタリングにより蒸着し、その後、例えばフッ酸によりＳｉＮマスク２１及びＳｉＮマスク２１上に付着したＴｉＡｕを除去する。これにより、下部ｎ型ＩｎＧａＡｓコンタクト層１０及び下部ｐ型ＩｎＧａＡｓコンタクト層１５を交互に接続したＴｉＡｕ電極５が形成される。
そして、図４（Ｂ）に示すように、直列に接続された両端のｎ型ピラー２及びｐ型ピラー３に接続されたＴｉＡｕ電極５からリード線を取り出し、任意の負荷に接続する。
【００４３】
このようにして、熱的には並列に、電気的には直列に接続された本実施形態の熱電変換素子が形成される。
このように構成される熱電変換素子では、ｎ型ピラー２に含まれるｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９は、ｎ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６１Ｐ０．３９層７（組成波長１．３００μｍ）とｎ型Ａｌ０．１１Ｇａ０．３６Ｉｎ０．５３Ａｓ層８（組成波長１．３６５μｍ）とからなる。そして、ｎ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６１Ｐ０．３９層７及びｎ型Ａｌ０．１１Ｇａ０．３６Ｉｎ０．５３Ａｓ層８は、上記式（１）の関係を満たすため、超格子構造９のヘテロ接合部のバンド構造は、図９（Ａ）に示すように、伝導帯のバンドオフセットがフラットになる。
【００４４】
一方、ｐ型ピラー３に含まれるｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造１４は、ｐ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６０Ｐ０．４０層１２（組成波長１．３００μｍ）とｐ型Ａｌ０．１９Ｇａ０．２８Ｉｎ０．５２Ａｓ層１３（組成波長１．１８０μｍ）とからなる。そして、ｐ型Ｉｎ０．７２Ｇａ０．２８Ａｓ０．６０Ｐ０．４０層１２及びｐ型Ａｌ０．１９Ｇａ０．２８Ｉｎ０．５２Ａｓ層１３は、上記式（２）の関係を満たすため、超格子構造１４のヘテロ接合部のバンド構造は、図９（Ｂ）に示すように、価電子帯のバンドオフセットがフラットになる。
【００４５】
したがって、本実施形態にかかる熱電変換素子によれば、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合に、実用上十分な性能指数が得られるという利点がある。
特に、ＩＩＩ−Ｖ族化合物半導体材料を用い、電気伝導率を高めるためにキャリア濃度を高めた場合（例えば１．０×１０１９ｃｍ−３程度）の熱伝導率のキャリア成分の上昇を、フォノン成分の減少によって抑えることができる。これにより、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合であっても、性能指数の高く、変換効率が高い熱電変換素子を実現することができる。この結果、ＩＩＩ−Ｖ族化合物半導体材料からなる半導体レーザなどの半導体素子（あるいは半導体集積素子）と同じ材料系によって熱電変換素子を構成することができることになるため、半導体素子などからの排熱を利用して熱電変換を行なうために半導体素子に熱電変換素子を集積化することが可能となり、作製も容易になる。
［第２実施形態］
第２実施形態にかかる熱電変換素子について、図１０〜図１８を参照しながら説明する。
【００４６】
本実施形態では、上述の第１実施形態のものに対し、図１０に示すように、ＦｅドープＩｎＰ基板１Ａ上に、ＡｌＧａＡｓＳｂ／ＡｌＧａＩｎＡｓ超格子構造２４，２７を含むｎ型ピラー２及びｐ型ピラー３を備える点、及び、ｎ型ピラー２及びｐ型ピラー３の間の隙間が誘電体膜［ここではＳｉＯ２膜２８及びＢＣＢ（ビスジクロロベンゼン）膜２９］によって埋め込まれている点が異なる。なお、図１０では、上述の第１実施形態のもの（図１参照）と同一のものには同一の符号を付している。
【００４７】
つまり、本実施形態では、半導体基板１Ａは、ＦｅドープＩｎＰ基板（半絶縁性ＩｎＰ基板）である。なお、図１０中、符号１７ＡはＦｅドープＩｎＰバッファ層である。
ｎ型ピラー２は、異なるＩＩＩ−Ｖ族化合物半導体材料からなる複数（ここでは２つ）のｎ型半導体層２２，２３を含む。つまり、ｎ型ピラー２は、構成元素が異なる（又は構成元素が同じで組成が異なる）複数のｎ型ＩＩＩ−Ｖ族化合物半導体層２２，２３を含む。ここでは、ｎ型ピラー２は、第１のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｎ型半導体層２２、及び、第１のＩＩＩ−Ｖ族化合物半導体材料と異なる第２のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｎ型半導体層２３を交互に積層させた構造を含む。
【００４８】
ここでは、ｎ型ピラー２は、基板１Ａに格子整合するｎ型ＡｌＧａＡｓＳｂ層２２及びｎ型ＡｌＧａＩｎＡｓ層２３を交互に積層させた構造を含む。  具体的には、ｎ型ピラー２は、ＩｎＰ基板１Ａに格子整合するｎ型ＡｌＧａＡｓＳｂ層２２及びｎ型ＡｌＧａＩｎＡｓ層２３を交互に積層させることによって形成されるｎ型半導体超格子構造（ｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造）２４を含む。このため、超格子ピラーともいう。例えば、一のｎ型ＡｌＧａＡｓＳｂ層２２と一のｎ型ＡｌＧａＩｎＡｓ層２３とからなるｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４を複数（多周期；例えば３００周期）積層した構造になっている。
【００４９】
ここで、ＩｎＰ基板１Ａに格子整合するｎ型ＡｌＧａＡｓＳｂ層２２及びｎ型ＡｌＧａＩｎＡｓ層２３の組成は、ｎ型ＡｌｙＧａ１−ｙＡｓ０．５２Ｓｂ０．４８層（０≦ｙ≦１）、及び、ｎ型ＡｌｘＧａ０．４７−ｘＩｎ０．５３Ａｓ層（０≦ｘ≦０．４７）と表わされる。
また、ｎ型ピラー２は、ｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４を上下で挟むｎ型ＩｎＧａＡｓ層１０，１１を含む。これらのｎ型ＩｎＧａＡｓ層１０，１１は、金属とのオーミックコンタクトが可能なコンタクト層である。
【００５０】
特に、本実施形態では、ｎ型ピラー２に含まれるｎ型半導体超格子構造２４を構成する各ｎ型半導体層２２，２３は、伝導帯のバンドオフセットがフラットになるように構成されている。
ここで、ＩｎＰ基板１Ａに格子整合するｎ型ＡｌｙＧａ１−ｙＡｓ０．５２Ｓｂ０．４８層２２、及び、ｎ型ＡｌｘＧａ０．４７−ｘＩｎ０．５３Ａｓ層２３において、伝導帯のバンドオフセットがフラットになる条件は近似的に以下の式（５）によって表される。
ｙ＝−０．０２１ｘ２＋１．０２１８ｘ−０．３６６３（０．３５９≦ｘ≦０．４７７）・・・（５）
したがって、本実施形態では、ｎ型半導体超格子構造２４を構成する複数のｎ型半導体層２２，２３は、ｎ型ＡｌｙＧａ１−ｙＡｓ０．５２Ｓｂ０．４８層、及び、ｎ型ＡｌｘＧａ０．４７−ｘＩｎ０．５３Ａｓ層であり、ｙ＝−０．０２１ｘ２＋１．０２１８ｘ−０．３６６３（０．３５９≦ｘ≦０．４７７）の関係を満たすように構成されている。
【００５１】
例えば、ｎ型ピラー２は、キャリア濃度１．０×１０１９ｃｍ−３のｎ型Ａｌ０．０６Ｇａ０．９４Ａｓ０．５２Ｓｂ０．４８層２２とキャリア濃度１．０×１０１９ｃｍ−３のｎ型Ａｌ０．４２Ｇａ０．０５Ｉｎ０．５３Ａｓ層２３とからなるｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４を含むものとすれば良い。
一方、ｐ型ピラー３は、異なるＩＩＩ−Ｖ族化合物半導体材料からなる複数（ここでは２つ）のｐ型半導体層２５，２６を含む。つまり、ｐ型ピラー３は、構成元素が異なる（又は構成元素が同じで組成が異なる）複数のｐ型ＩＩＩ−Ｖ族化合物半導体層２５，２６を含む。ここでは、ｐ型ピラー３は、第３のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｐ型半導体層２５、及び、第３のＩＩＩ−Ｖ族化合物半導体材料と異なる第４のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｐ型半導体層２６を含む。
【００５２】
ここでは、ｐ型ピラー３は、基板１Ａに格子整合するｐ型ＡｌＧａＡｓＳｂ層２５及びｐ型ＡｌＧａＩｎＡｓ層２６を交互に積層させた構造を含む。
具体的には、ｐ型ピラー３は、ＩｎＰ基板１Ａに格子整合するｐ型ＡｌＧａＡｓＳｂ層２５及びｐ型ＡｌＧａＩｎＡｓ層２６を交互に積層させることによって形成されるｐ型半導体超格子構造（ｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造）２７を含む。このため、超格子ピラーともいう。例えば、一のｐ型ＡｌＧａＡｓＳｂ層２５と一のｐ型ＡｌＧａＩｎＡｓ層２６とからなるｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造２７を複数（多周期；例えば３００周期）積層した構造になっている。
【００５３】
ここで、ＩｎＰ基板１Ａに格子整合するｐ型ＡｌＧａＡｓＳｂ層２５及びｐ型ＡｌＧａＩｎＡｓ層２６の組成は、ｐ型ＡｌｙＧａ１−ｙＡｓ０．５２Ｓｂ０．４８層（０≦ｙ≦１）、及び、ＡｌｘＧａ０．４７−ｘＩｎ０．５３Ａｓ層（０≦ｘ≦０．４７）と表わされる。
また、ｐ型ピラー３は、ｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造２７を上下で挟むｐ型ＩｎＧａＡｓ層１５，１６を含む。このｐ型ＩｎＧａＡｓ層１５，１６は、金属とのオーミックコンタクトが可能なコンタクト層である。
【００５４】
特に、本実施形態では、ｐ型ピラー３に含まれるｐ型半導体超格子構造２７を構成する各ｐ型半導体層２５，２６は、価電子帯のバンドオフセットがフラットになるように構成されている。
ここで、ＩｎＰ基板１Ａに格子整合するｐ型ＡｌｙＧａ１−ｙＡｓ０．５２Ｓｂ０．４８層２５、及び、ｐ型ＡｌｘＧａ０．４７−ｘＩｎ０．５３Ａｓ層２６において、価電子帯のバンドオフセットがフラットになる条件は近似的に以下の式（６）によって表される。
ｙ＝０．２４４６ｘ２＋０．７８９７ｘ＋０．６３００（０≦ｘ≦０．４１５）・・・（６）
したがって、本実施形態では、ｐ型半導体超格子構造２７を構成する複数のｐ型半導体層２５，２６は、ｐ型ＡｌｙＧａ１−ｙＡｓ０．５２Ｓｂ０．４８層、及び、ｐ型ＡｌｘＧａ０．４７−ｘＩｎ０．５３Ａｓ層であり、ｙ＝０．２４４６ｘ２＋０．７８９７ｘ＋０．６３００（０≦ｘ≦０．４１５）の関係を満たすように構成されている。
【００５５】
例えば、ｐ型ピラー３は、キャリア濃度１．０×１０１９ｃｍ−３のｐ型Ａｌ０．８０Ｇａ０．２０Ａｓ０．５２Ｓｂ０．４８層２５とキャリア濃度１．０×１０１９ｃｍ−３のｐ型Ａｌ０．２０Ｇａ０．２７Ｉｎ０．５３Ａｓ層２６とからなるｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造２７を含むものとすれば良い。
このように、本実施形態では、キャリアの移動に寄与するバンドのオフセットがフラットになるように、ｎ型ピラー２及びｐ型ピラー３に含まれる超格子構造２４，２７を構成する各半導体層２２，２３，２５，２６を構成するようにしている。つまり、ｎ型ピラー２及びｐ型ピラー３に含まれる超格子構造２４，２７を同一の構成元素（ＡｌＧａＡｓＳｂ／ＡｌＧａＩｎＡｓ超格子構造）からなるものとし、ｐ型ピラー３は価電子帯のバンドオフセットがフラット（フラットバンド）になるような組成にし、ｎ型ピラー２は伝導帯のバンドオフセットがフラット（フラットバンド）になるような組成にしている。要するに、ｎ型ピラー２に含まれる超格子構造２４を構成する各半導体層２２，２３は、伝導帯の不連続が存在しないように材料及び組成が設定されており、ｐ型ピラー３に含まれる超格子構造２７を構成する各半導体層２５，２６は、価電子帯の不連続が存在しないように材料及び組成が設定されている。
【００５６】
また、本実施形態では、複数のｎ型ピラー２と、複数のｐ型ピラー３とが交互に配置されており、これらのピラー２，３の間の隙間は誘電体膜［ここではＳｉＯ２膜２８及びＢＣＢ（ビスジクロロベンゼン）膜２９］によって埋め込まれている。
次に、本実施形態にかかる熱電変換素子の製造方法について、図１１〜図１７を参照しながら説明する。
【００５７】
以下、ＦｅドープＩｎＰ基板１Ａ上に、ＡｌＧａＡｓＳｂ／ＡｌＧａＩｎＡｓ超格子構造２４，２７を含むｎ型ピラー２及びｐ型ピラー３を有する熱電変換素子の製造方法を例に挙げて説明する。
ここでは、ｎ型ピラー２として、上記式（５）の関係を満たすｎ型Ａｌ０．０６Ｇａ０．９４Ａｓ０．５２Ｓｂ０．４８層２２とｎ型Ａｌ０．４２Ｇａ０．０５Ｉｎ０．５３Ａｓ層２３とからなるｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４を含むものとする。また、ｐ型ピラー３として、上記式（６）の関係を満たすｐ型Ａｌ０．８０Ｇａ０．２０Ａｓ０．５２Ｓｂ０．４８層２５とｐ型Ａｌ０．２０Ｇａ０．２７Ｉｎ０．５３Ａｓ層２６とからなるｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造２７を含むものとする。
【００５８】
また、ここでは、有機金属気相成長法（ＭＯＶＰＥ法）を用いる。ＩＩＩ族有機金属原料としてトリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）及びトリメチルアルミニウム（ＴＭＡｌ）を用いる。Ｖ族ガス原料としてアルシン（ＡｓＨ３）を用いる。Ｖ族有機金属原料としてトリメチルアンチモン（ＴＭＳｂ）を用いる。ｎ型不純物（ここではＳｉ）のドーピング原料（Ｓｉ原料）としてモノシランＳｉＨ４を用いる。ｐ型不純物（ここではＺｎ）のドーピング原料（Ｚｎ原料）としてジエチルジンク（ＤＥＺｎ）を用いる。キャリアガスとして水素Ｈ２を用いる。成長圧力は５０Ｔｏｒｒとしている。
【００５９】
最初に、図１１（Ａ）に示すように、ＦｅドープＩｎＰ（００１）基板１Ａ上に、ｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４の成長を行なう。
まず、ＦｅドープＩｎＰ（００１）基板１Ａ上に、例えば成長温度６３０℃で、ＦｅドープＩｎＰバッファ層１７Ａを例えば５００ｎｍ成長させる。
次に、例えばキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層（コンタクト層）１０を例えば５００ｎｍ成長させる。
【００６０】
次いで、例えばキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型Ａｌ０．０６Ｇａ０．９４Ａｓ０．５２Ｓｂ０．４８層２２を例えば１０ｎｍ、続いて同じくキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型Ａｌ０．４２Ｇａ０．０５Ｉｎ０．５３Ａｓ層２３を例えば１０ｎｍ、順に積層させる。これを１周期として、例えば３００周期繰り返して、ｎ型Ａｌ０．０６Ｇａ０．９４Ａｓ０．５２Ｓｂ０．４８層２２とｎ型Ａｌ０．４２Ｇａ０．０５Ｉｎ０．５３Ａｓ層２３とを交互に積層してなるｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４を形成する。
【００６１】
そして、例えばキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層（コンタクト層）１１を例えば５００ｎｍ成長させる。
これにより、ｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４の上下をｎ型ＩｎＧａＡｓコンタクト層１０，１１で挟んだｎ型半導体積層構造が形成される。
その後、成長試料をＭＯＶＰＥ成長炉から取り出し、図１４中、実線で示すように、ｎ型ピラー構造を形成する領域を覆うように、表面側に例えばＳｉＯ２マスク１８をパターニングする。
【００６２】
次に、図１１（Ｂ）に示すように、例えばＩＣＰドライエッチングにより、下部ｎ型ＩｎＧａＡｓコンタクト層１０の途中までエッチングを施す。
そして、図１１（Ｂ）に示すように、例えば希塩酸と過酸化水素水の混合溶液を用いたウェットエッチングによって、残りの下部ｎ型ＩｎＧａＡｓコンタクト層１０を除去する。これにより、ｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４を含む複数のｎ型ピラー構造が形成される。
【００６３】
その後、再び、試料をＭＯＶＰＥ成長炉内に入れ、引き続き、図１１（Ｃ）に示すように、例えばキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層（コンタクト層）１５を例えば５００ｎｍ成長させる。
次に、図１１（Ｃ）に示すように、例えばキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ａｌ０．８０Ｇａ０．２０Ａｓ０．５２Ｓｂ０．４８層２５を例えば１０ｎｍ、続いて同じくキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ａｌ０．２０Ｇａ０．２７Ｉｎ０．５３Ａｓ層２６を例えば１０ｎｍ、順に積層させる。これを１周期として、例えば３００周期繰り返して、ｐ型Ａｌ０．８０Ｇａ０．２０Ａｓ０．５２Ｓｂ０．４８層２５とｐ型Ａｌ０．２０Ｇａ０．２７Ｉｎ０．５３Ａｓ層２６とを交互に積層してなるｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造２７を形成する。
【００６４】
そして、図１１（Ｃ）に示すように、例えばキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層（コンタクト層）１６を例えば５００ｎｍ成長させる。
このような２回目のＭＯＶＰＥ成長によって、図１１（Ｃ）に示すように、ｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４を含むｎ型ピラー構造を取り囲むように、ｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造２７の上下をｐ型ＩｎＧａＡｓコンタクト層１５，１６で挟んだｐ型半導体積層構造が形成される。
【００６５】
その後、成長試料をＭＯＶＰＥ成長炉内から取り出し、図１５に示すように、ｎ型ピラー２を形成する領域を覆うように、ＳｉＯ２マスク１８の周囲を除去して大きさを小さくするとともに、ｐ型ピラー３を形成する領域を覆うように、表面側に例えばＳｉＯ２マスク１９をパターニングする。これにより、ｎ型ピラー２を形成する領域を覆う部分と、ｐ型ピラー３を形成する領域を覆う部分とを有するＳｉＯ２マスク１８，１９が形成される。
【００６６】
次に、図１２（Ａ）に示すように、例えばＩＣＰドライエッチングにより、下部ｎ型ＩｎＧａＡｓコンタクト層１０及び下部ｐ型ＩｎＧａＡｓコンタクト層１５の途中までエッチングを施す。
次いで、例えば希塩酸と過酸化水素水の混合溶液を用いたウェットエッチングによって、残りの下部ｎ型ＩｎＧａＡｓコンタクト層１０及び下部ｐ型ＩｎＧａＡｓコンタクト層１５を除去する。これにより、ｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４を含む複数のｎ型ピラー２、及び、ｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造２７を含む複数のｐ型ピラー３が形成される。この結果、ｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４を含む複数のｎ型ピラー２と、ｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造２７を含む複数のｐ型ピラー３とが交互に配置されることになる。
【００６７】
次に、図１２（Ｂ）に示すように、ｎ型ピラー２とｐ型ピラー３との間の隙間部分を、誘電体膜（ここではＳｉＯ２膜）２８で薄く覆った後、誘電体膜（ここではビスジクロロベンゼン；ＢＣＢ）２９によって埋め込む。
そして、図１２（Ｂ）に示すように、例えばＩＣＰドライエッチングにより、ｎ型ピラー２及びｐ型ピラー３の上部のＩｎＧａＡｓコンタクト層１１，１６の表面が現れるようにＳｉＯ２マスク１８，１９を除去し、ｎ型ＩｎＧａＡｓコンタクト層１１の上部及びｐ型ＩｎＧａＡｓコンタクト層１６の上部を露出させる。
【００６８】
次いで、図１６に示すように、上部の金属電極６を形成する領域が開口部（マスク開口部）となり、それ以外の領域が覆われるように、表面側に例えばＳｉＮマスク２０をパターニングする。ここでは、ｎ型ピラー２及びｐ型ピラー３の延長線上の領域を含む開口部が配置されたＳｉＮマスク（ＳｉＮ膜）２０が形成される。なお、図１６中、模様を付している部分が開口部である。
続いて、図１２（Ｃ）に示すように、例えばＴｉＡｕを例えばスパッタリングにより蒸着し、その後、例えばフッ酸によりＳｉＮマスク２０及びＳｉＮマスク２０上に付着したＴｉＡｕを除去する。これにより、上部ｎ型ＩｎＧａＡｓコンタクト層１１及び上部ｐ型ＩｎＧａＡｓコンタクト層１６を交互に接続したＴｉＡｕ電極６が形成される。
【００６９】
次に、図１３（Ａ）に示すように、ＩｎＰ基板１Ａの裏面を、基板の厚さが例えば１００μｍ程度になるまで研磨する。
次いで、図１７に示すように、研磨されたＩｎＰ基板１Ａの裏面に、下部の金属電極５を形成する領域が開口部（マスク開口部）となり、それ以外の領域が覆われるように、例えばＳｉＮマスク２１をパターニングする。ここでは、ｎ型ピラー２及びｐ型ピラー３の延長線上の領域を含む開口部が配置されたＳｉＮマスク（ＳｉＮ膜）２１が形成される。なお、図１７中、模様を付している部分が開口部である。
【００７０】
続いて、図１３（Ａ）に示すように、ＳｉＮマスク２１を用いて、ＩｎＰ基板１Ａ及びノンドープＩｎＰバッファ層１７Ａを、例えばＩＣＰドライエッチング、及び、例えば希塩酸を用いたウェットエッチングによって除去する。
次に、図１３（Ｂ）に示すように、例えばＴｉＡｕを例えばスパッタリングにより蒸着し、その後、例えばフッ酸によりＳｉＮマスク２１及びＳｉＮマスク２１上に付着したＴｉＡｕを除去する。これにより、下部ｎ型ＩｎＧａＡｓコンタクト層１０及び下部ｐ型ＩｎＧａＡｓコンタクト層１５を交互に接続したＴｉＡｕ電極５が形成される。
【００７１】
そして、図１３（Ｂ）に示すように、直列に接続された両端のｎ型ピラー２及びｐ型ピラー３に接続されたＴｉＡｕ電極５からリード線を取り出し、任意の負荷に接続する。
このようにして、熱的には並列に、電気的には直列に接続された本実施形態の熱電変換素子が形成される。
このように構成される熱電変換素子では、ｎ型ピラー２に含まれるｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造２４は、ｎ型Ａｌ０．０６Ｇａ０．９４Ａｓ０．５２Ｓｂ０．４８層２２（組成波長１．４１８μｍ）とｎ型Ａｌ０．４２Ｇａ０．０５Ｉｎ０．５３Ａｓ層２３（組成波長０．８９７μｍ）とからなる。そして、ｎ型Ａｌ０．０６Ｇａ０．９４Ａｓ０．５２Ｓｂ０．４８層２２及びｎ型Ａｌ０．４２Ｇａ０．０５Ｉｎ０．５３Ａｓ層２３は、上記式（５）の関係を満たすため、超格子構造２４のヘテロ接合部のバンド構造は、図１８に示すように、伝導帯のバンドオフセットがフラットになる。
【００７２】
一方、ｐ型ピラー３に含まれるｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造２７は、ｐ型Ａｌ０．８０Ｇａ０．２０Ａｓ０．５２Ｓｂ０．４８層２５（組成波長０．７１５μｍ）とｐ型Ａｌ０．２０Ｇａ０．２７Ｉｎ０．５３Ａｓ層２６（組成波長１．１９０μｍ）とからなる。そして、ｐ型Ａｌ０．８０Ｇａ０．２０Ａｓ０．５２Ｓｂ０．４８層２５及びｐ型Ａｌ０．２０Ｇａ０．２７Ｉｎ０．５３Ａｓ層２６は、上記式（６）の関係を満たすため、超格子構造のヘテロ接合部のバンド構造は、図１８に示すように、価電子帯のバンドオフセットがフラットになる。
【００７３】
なお、その他の詳細は、上述の第１実施形態と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる熱電変換素子によれば、上述の第１実施形態の場合と同様に、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合に、実用上十分な性能指数が得られるという利点がある。
【００７４】
特に、ＩＩＩ−Ｖ族化合物半導体材料を用い、電気伝導率を高めるためにキャリア濃度を高めた場合（例えば１．０×１０１９ｃｍ−３程度）の熱伝導率のキャリア成分の上昇を、フォノン成分の減少によって抑えることができる。これにより、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合であっても、性能指数の高く、変換効率が高い熱電変換素子を実現することができる。この結果、ＩＩＩ−Ｖ族化合物半導体材料からなる半導体レーザなどの半導体素子（あるいは半導体集積素子）と同じ材料系によって熱電変換素子を構成することができることになるため、半導体素子などからの排熱を利用して熱電変換を行なうために半導体素子に熱電変換素子を集積化することが可能となり、作製も容易になる。
［第３実施形態］
第３実施形態にかかる熱電変換素子について、図１９〜図２１を参照しながら説明する。
【００７５】
本実施形態では、上述の第１実施形態のものに対し、図１９に示すように、ｐ型ピラー３に含まれる超格子構造３１が３つのｐ型半導体層１２，１３，３０からなる点、及び、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を構成するｎ型ＩｎＧａＡｓＰ層の具体的構成例がｎ型Ｉｎ０．７０Ｇａ０．３０Ａｓ０．６４Ｐ０．３６層７Ａである点が異なる。なお、図１９では、上述の第１実施形態のもの（図１参照）と同一のものには同一の符号を付している。
【００７６】
本実施形態では、ｐ型ピラー３は、異なるＩＩＩ−Ｖ族化合物半導体材料からなる複数（ここでは３つ）のｐ型半導体層１２Ａ，１３Ａ，３０を含む。つまり、ｐ型ピラー３は、構成元素が異なる（又は構成元素が同じで組成が異なる）複数のｐ型ＩＩＩ−Ｖ族化合物半導体層１２Ａ，１３Ａ，３０を含む。ここでは、ｐ型ピラー３は、第３のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｐ型半導体層１２Ａ、第３のＩＩＩ−Ｖ族化合物半導体材料と異なる第４のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｐ型半導体層１３Ａ、及び、第３のＩＩＩ−Ｖ族化合物半導体材料及び第４のＩＩＩ−Ｖ族化合物半導体材料と異なる第５のＩＩＩ−Ｖ族化合物半導体材料からなる第３のｐ型半導体層３０を含む。  
【００７７】
ここでは、ｐ型ピラー３は、基板１に格子整合する、ｐ型ＩｎＧａＡｓＰ層１２Ａ、ｐ型ＡｌＧａＩｎＡｓ層１３Ａ、及び、ｐ型ＡｌＧａＡｓＳｂ層３０を順に積層させた構造を含む。  具体的には、ｐ型ピラー３は、ＩｎＰ基板１に格子整合する、ｐ型ＩｎＧａＡｓＰ層１２Ａ、ｐ型ＡｌＧａＩｎＡｓ層１３Ａ、及び、ｐ型ＡｌＧａＡｓＳｂ層３０を順に積層させることによって形成されるｐ型半導体超格子構造（ｐ型ＩｎＧａＡｓＰ層／ｐ型ＡｌＧａＩｎＡｓ／ｐ型ＡｌＧａＡｓＳｂ超格子構造）３１を含む。このため、超格子ピラーともいう。例えば、一のｐ型ＩｎＧａＡｓＰ層１２Ａと一のｐ型ＡｌＧａＩｎＡｓ層１３Ａと一のｐ型ＡｌＧａＡｓＳｂ層３０とからなるｐ型ＩｎＧａＡｓＰ層／ｐ型ＡｌＧａＩｎＡｓ／ｐ型ＡｌＧａＡｓＳｂ超格子構造３１を複数（多周期；例えば２００周期）積層した構造になっている。
【００７８】
ここで、ＩｎＰ基板１に格子整合する、ｐ型ＩｎＧａＡｓＰ層１２Ａ、ｐ型ＡｌＧａＩｎＡｓ層１３Ａ、及び、ｐ型ＡｌＧａＡｓＳｂ層３０の組成は、ｐ型ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層（０．５３≦ｘ≦１）、ｐ型ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層（０≦ｙ≦０．４７）、及び、ｐ型ＡｌｚＧａ１−ｚＡｓ０．５２Ｓｂ０．４８層（０≦ｚ≦１）と表わされる。
【００７９】
また、ｐ型ピラー３は、ｐ型ＩｎＧａＡｓＰ層／ｐ型ＡｌＧａＩｎＡｓ／ｐ型ＡｌＧａＡｓＳｂ超格子構造３１を上下で挟むｐ型ＩｎＧａＡｓ層１５，１６を含む。これらのｐ型ＩｎＧａＡｓ層１５，１６は、金属とのオーミックコンタクトが可能なコンタクト層である。
特に、本実施形態では、ｐ型ピラー３に含まれるｐ型半導体超格子構造３１を構成する各ｐ型半導体層１２Ａ，１３Ａ，３０は、価電子帯のバンドオフセットがフラットになるように構成されている。
【００８０】
ここで、ＩｎＰ基板１に格子整合する、ｐ型ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層、ｐ型ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層、及び、ｐ型ＡｌｚＧａ１−ｚＡｓ０．５２Ｓｂ０．４８層において、価電子帯のバンドオフセットがフラットになる条件は近似的に以下の式（７）、（８）によって表される。
ｙ＝１．８５５１ｘ２−１．３１９９ｘ＋０．１７６７（０．５３＜ｘ≦０．８９）・・・（７）
ｚ＝０．２４４６ｙ２＋０．７８９７ｙ＋０．６３００（０≦ｙ≦０．４１５）・・・（８）
したがって、本実施形態では、ｐ型半導体超格子構造３１を構成する複数のｐ型半導体層１２Ａ，１３Ａ，３０は、ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層、ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層、及び、ＡｌｚＧａ１−ｚＡｓ０．５２Ｓｂ０．４８層であり、ｙ＝１．８５５１ｘ２−１．３１９９ｘ＋０．１７６７（０．５３＜ｘ≦０．８９）、ｚ＝０．２４４６ｙ２＋０．７８９７ｙ＋０．６３００（０≦ｙ≦０．４１５）の関係を満たすように構成されている。
【００８１】
例えば、ｐ型ピラー３は、キャリア濃度１．０×１０１９ｃｍ−３のＩｎ０。７０Ｇａ０。３０Ａｓ０．６４Ｐ０．３６層１２Ａと、キャリア濃度１．０×１０１９ｃｍ−３のｐ型Ａｌ０．１６Ｇａ０．３１Ｉｎ０．５３Ａｓ層１３Ａと、キャリア濃度１．０×１０１９ｃｍ−３のｐ型Ａｌ０．７６Ｇａ０．２４Ａｓ０．５２Ｓｂ０．４８層３０とからなるｐ型ＩｎＧａＡｓＰ層／ｐ型ＡｌＧａＩｎＡｓ／ｐ型ＡｌＧａＡｓＳｂ超格子構造３１を含むものとすれば良い。
【００８２】
また、例えば、ｎ型ピラー２は、キャリア濃度１．０×１０１９ｃｍ−３のｎ型Ｉｎ０．７０Ｇａ０．３０Ａｓ０．６４Ｐ０．３６層７Ａ（組成波長１．３２１μｍ）とキャリア濃度１．０×１０１９ｃｍ−３のｎ型Ａｌ０．１１Ｇａ０．３６Ｉｎ０．５３Ａｓ層８（組成波長１．３６６μｍ）とからなるｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を含むものとしている。
【００８３】
次に、本実施形態にかかる熱電変換素子の製造方法について説明する。
まず、本熱電変換素子の製造方法は、上述の第１実施形態の熱電変換素子の製造方法に対し、ｎ型ピラー２を形成する工程において、ｎ型Ｉｎ０．７０Ｇａ０．３０Ａｓ０．６４Ｐ０．３６層７Ａを形成する点が異なる。
また、本熱電変換素子の製造方法は、上述の第１実施形態の熱電変換素子の製造方法に対し、ｐ型ピラー３を形成する工程が異なる。
【００８４】
つまり、ｐ型ＩｎＧａＡｓコンタクト層１５上に、例えばキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ｉｎ０．７０Ｇａ０．３０Ａｓ０．６４Ｐ０．３６層１２Ａを例えば１０ｎｍ、続いて同じくキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ａｌ０．１６Ｇａ０．３１Ｉｎ０．５３Ａｓ層１３Ａを例えば１０ｎｍ、続いて同じくキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ａｌ０．７６Ｇａ０．２４Ａｓ０．５２Ｓｂ０．４８層３０を例えば１０ｎｍ、順に積層させる。これを１周期として、例えば２００周期繰り返して、ｐ型Ｉｎ０．７０Ｇａ０．３０Ａｓ０．６４Ｐ０．３６層１２Ａとｐ型Ａｌ０．１６Ｇａ０．３１Ｉｎ０．５３Ａｓ層１３Ａとｐ型Ａｌ０．７６Ｇａ０．２４Ａｓ０．５２Ｓｂ０．４８層３０とを積層してなるｐ型ＩｎＧａＡｓＰ層／ｐ型ＡｌＧａＩｎＡｓ／ｐ型ＡｌＧａＡｓＳｂ超格子構造３１を形成する（図１９参照）。
【００８５】
そして、ｐ型ＩｎＧａＡｓコンタクト層１６を成長させる（図１９参照）。
このようにして、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を含むｎ型ピラー２を取り囲むように、ｐ型ＩｎＧａＡｓＰ層／ｐ型ＡｌＧａＩｎＡｓ／ｐ型ＡｌＧａＡｓＳｂ超格子構造３１の上下をｐ型ＩｎＧａＡｓコンタクト層１５，１６で挟んだｐ型半導体積層構造が形成される。
【００８６】
その後、成長試料をＭＯＶＰＥ成長炉内から取り出し、ｎ型ピラー２を形成する領域を覆うように、ＳｉＯ２マスク１８の周囲を除去して大きさを小さくするとともに、ｐ型ピラー３を形成する領域を覆うように、表面側に例えばＳｉＯ２マスク１９をパターニングする（図６参照）。
次に、例えばＩＣＰドライエッチングにより、下部ｎ型ＩｎＧａＡｓコンタクト層１０及び下部ｐ型ＩｎＧａＡｓコンタクト層１５の途中までエッチングを施す。
【００８７】
次いで、例えば希塩酸と過酸化水素水の混合溶液を用いたウェットエッチングによって、残りの下部ｎ型ＩｎＧａＡｓコンタクト層１０及び下部ｐ型ＩｎＧａＡｓコンタクト層１５を除去する。これにより、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を含む複数のｎ型ピラー２、及び、ｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ／ｐ型ＡｌＧａＡｓＳｂ超格子構造３１を含む複数のｐ型ピラー３が形成される。この結果、ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９を含む複数のｎ型ピラー２と、ｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ／ｐ型ＡｌＧａＡｓＳｂ超格子構造３１を含む複数のｐ型ピラー３とが交互に配置されることになる。
【００８８】
なお、その他の詳細は、上述の第１実施形態と同様であるため、ここでは説明を省略する。
このように構成される熱電変換素子では、ｎ型ピラー２に含まれるｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造９は、ｎ型Ｉｎ０．７０Ｇａ０．３０Ａｓ０．６４Ｐ０．３６層７Ａ（組成波長１．３２１μｍ）とｎ型Ａｌ０．１１Ｇａ０．３６Ｉｎ０．５３Ａｓ層８（組成波長１．３６６μｍ）とからなる。そして、ｎ型Ｉｎ０．７０Ｇａ０．３０Ａｓ０．６４Ｐ０．３６層７Ａ及びｎ型Ａｌ０．１１Ｇａ０．３６Ｉｎ０．５３Ａｓ層８は、上記式（１）の関係を満たすため、超格子構造９のヘテロ接合部のバンド構造は、図２０に示すように、伝導帯のバンドオフセットがフラットになる。
【００８９】
一方、ｐ型ピラー３に含まれるｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造１４は、ｐ型Ｉｎ０．７０Ｇａ０．３０Ａｓ０．６４Ｐ０．３６層１２Ａ（組成波長１．３２１μｍ）とｐ型Ａｌ０．１６Ｇａ０．３１Ｉｎ０．５３Ａｓ層１３Ａ（組成波長１．２６２μｍ）とｐ型Ａｌ０．７６Ｇａ０．２４Ａｓ０．５２Ｓｂ０．４８層３０（組成波長１．７０６μｍ）とからなる。そして、ｐ型Ｉｎ０．７０Ｇａ０．３０Ａｓ０．６４Ｐ０．３６層１２Ａ、ｐ型Ａｌ０．１６Ｇａ０．３１Ｉｎ０．５３Ａｓ層１３Ａ及びｐ型Ａｌ０．７６Ｇａ０．２４Ａｓ０．５２Ｓｂ０．４８層３０は、上記式（７），（８）の関係を満たすため、超格子構造３１のヘテロ接合部のバンド構造は、図２１に示すように、価電子帯のバンドオフセットがフラットになる。
【００９０】
したがって、本実施形態にかかる熱電変換素子によれば、上述の第１実施形態の場合と同様に、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合に、実用上十分な性能指数が得られるという利点がある。
特に、ＩＩＩ−Ｖ族化合物半導体材料を用い、電気伝導率を高めるためにキャリア濃度を高めた場合（例えば１．０×１０１９ｃｍ−３程度）の熱伝導率のキャリア成分の上昇を、フォノン成分の減少によって抑えることができる。これにより、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合であっても、性能指数の高く、変換効率が高い熱電変換素子を実現することができる。この結果、ＩＩＩ−Ｖ族化合物半導体材料からなる半導体レーザなどの半導体素子（あるいは半導体集積素子）と同じ材料系によって熱電変換素子を構成することができることになるため、半導体素子などからの排熱を利用して熱電変換を行なうために半導体素子に熱電変換素子を集積化することが可能となり、作製も容易になる。
［第４実施形態］
第４実施形態にかかる熱電変換素子について、図２２〜図３０を参照しながら説明する。
【００９１】
本実施形態では、上述の第１実施形態のものに対し、図２２に示すように、ＧａＡｓ基板１Ｂ上に、ＩｎＧａＰ／ＡｌＧａＡｓ超格子構造３５，４０を含むｎ型ピラー２及びｐ型ピラー３を備える点、及び、ｎ型ピラー２及びｐ型ピラー３の間の隙間が誘電体膜（ここではＳｉＯ２膜）４２によって埋め込まれている点が異なる。なお、図２２では、上述の第１実施形態のもの（図１参照）と同一のものには同一の符号を付している。
【００９２】
つまり、本実施形態では、半導体基板１Ｂは、ｎ型ドープＧａＡｓ基板である。なお、図２２中、符号１７ＢはノンドープＩｎＧａＰバッファ層である。
ｎ型ピラー２は、異なるＩＩＩ−Ｖ族化合物半導体材料からなる複数（ここでは２つ）のｎ型半導体層３３，３４を含む。つまり、ｎ型ピラー２は、構成元素が異なる（又は構成元素が同じで組成が異なる）複数のｎ型ＩＩＩ−Ｖ族化合物半導体層３３，３４を含む。ここでは、ｎ型ピラー２は、第１のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｎ型半導体層３３、及び、第１のＩＩＩ−Ｖ族化合物半導体材料と異なる第２のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｎ型半導体層３４を交互に積層させた構造を含む。  ここでは、ｎ型ピラー２は、基板１Ｂに格子整合するｎ型ＩｎＧａＰ層３３及びｎ型ＡｌＧａＡｓ層３４を交互に積層させた構造を含む。
【００９３】
具体的には、ｎ型ピラー２は、ＧａＡｓ基板１Ｂに格子整合するｎ型ＩｎＧａＰ層３３及びｎ型ＡｌＧａＡｓ層３４を交互に積層させることによって形成されるｎ型半導体超格子構造（ｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造）３５を含む。このため、超格子ピラーともいう。例えば、一のｎ型ＩｎＧａＰ層３３と一のｎ型ＡｌＧａＡｓ層３４とからなるｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５を複数（多周期；例えば３００周期）積層した構造になっている。
【００９４】
また、ｎ型ピラー２は、ｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５を上下で挟むｎ型ＧａＡｓ層３２，３６を含む。これらのｎ型ＧａＡｓ層３２，３６は、金属とのオーミックコンタクトが可能なコンタクト層である。
特に、本実施形態では、ｎ型ピラー２に含まれるｎ型半導体超格子構造３５を構成する各ｎ型半導体層３３，３４は、伝導帯のバンドオフセットがフラットになるように構成されている。
【００９５】
ここで、ＧａＡｓ基板１Ｂに格子整合し、伝導帯のバンドオフセットがフラットになるという条件を満たすｎ型ＩｎＧａＰ層３３及びｎ型ＡｌＧａＡｓ層３４は、ｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層、及び、ｎ型Ａｌ０．１９Ｇａ０．８１Ａｓ層である。
したがって、本実施形態では、ｎ型半導体超格子構造３５を構成する複数のｎ型半導体層３３，３４は、ｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層、及び、ｎ型Ａｌ０．１９Ｇａ０．８１Ａｓ層である。
【００９６】
例えば、ｎ型ピラー２は、キャリア濃度１．０×１０１９ｃｍ−３のｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層３３とキャリア濃度１．０×１０１９ｃｍ−３のｎ型Ａｌ０．１９Ｇａ０．８１Ａｓ層３４とからなるｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５を含むものとすれば良い。
一方、ｐ型ピラー３は、異なるＩＩＩ−Ｖ族化合物半導体材料からなる複数（ここでは２つ）のｐ型半導体層３８，３９を含む。つまり、ｐ型ピラー３は、構成元素が異なる（又は構成元素が同じで組成が異なる）複数のｐ型ＩＩＩ−Ｖ族化合物半導体層３８，３９を含む。ここでは、ｐ型ピラー３は、第３のＩＩＩ−Ｖ族化合物半導体材料からなる第１のｐ型半導体層３８、及び、第３のＩＩＩ−Ｖ族化合物半導体材料と異なる第４のＩＩＩ−Ｖ族化合物半導体材料からなる第２のｐ型半導体層３９を交互に積層させた構造を含む。
【００９７】
ここでは、ｐ型ピラー３は、基板１Ｂに格子整合するｐ型ＩｎＧａＰ層３８及びｐ型ＡｌＧａＡｓ層３９を交互に積層させた構造を含む。
具体的には、ｐ型ピラー３は、ＧａＡｓ基板１Ｂに格子整合するｐ型ＩｎＧａＰ層３８及びｐ型ＡｌＧａＡｓ層３９を交互に積層させることによって形成されるｐ型半導体超格子構造（ｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造）４０を含む。このため、超格子ピラーともいう。例えば、一のｐ型ＩｎＧａＰ層３８と一のｐ型ＡｌＧａＡｓ層３９とからなるｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造４０を複数（多周期；例えば３００周期）積層した構造になっている。
【００９８】
また、ｐ型ピラー３は、ｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造４０を上下で挟むｐ型ＧａＡｓ層３７，４１を含む。これらのｐ型ＧａＡｓ層３７，４１は、金属とのオーミックコンタクトが可能なコンタクト層である。
特に、本実施形態では、ｐ型ピラー３に含まれるｐ型半導体超格子構造４０を構成する各ｐ型半導体層３８，３９は、価電子帯のバンドオフセットがフラットになるように構成されている。
【００９９】
ここで、ＧａＡｓ基板１Ｂに格子整合し、価電子帯のバンドオフセットがフラットになるという条件を満たすｐ型ＩｎＧａＰ層３８及びｐ型ＡｌＧａＡｓ層３９は、Ｉｎ０。４８Ｇａ０．５２Ｐ層、及び、Ａｌ０．５８Ｇａ０．４２Ａｓ層である。
したがって、本実施形態では、ｐ型半導体超格子構造４０を構成する複数のｐ型半導体層３８，３９は、ｐ型Ｉｎ０。４８Ｇａ０．５２Ｐ層、及び、ｐ型Ａｌ０．５８Ｇａ０．４２Ａｓ層である。
【０１００】
例えば、ｐ型ピラー３は、キャリア濃度１．０×１０１９ｃｍ−３のｐ型Ｉｎ０。４８Ｇａ０．５２Ｐ層３８とキャリア濃度１．０×１０１９ｃｍ−３のｐ型Ａｌ０．５８Ｇａ０．４２Ａｓ層３９とからなるｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造４０を含むものとすれば良い。
このように、本実施形態では、キャリアの移動に寄与するバンドのオフセットがフラットになるように、ｎ型ピラー２及びｐ型ピラー３に含まれる超格子構造３５，４０を構成する各半導体層３３，３４，３８，３９を構成するようにしている。つまり、ｎ型ピラー２及びｐ型ピラー３に含まれる超格子構造３５，４０を同一の構成元素（ＩｎＧａＰ／ＡｌＧａＡｓ超格子構造）からなるものとし、ｐ型ピラー３は価電子帯のバンドオフセットがフラット（フラットバンド）になるような組成にし、ｎ型ピラー２は伝導帯のバンドオフセットがフラット（フラットバンド）になるような組成にしている。要するに、ｎ型ピラー２に含まれる超格子構造３５を構成する各半導体層３３，３４は、伝導帯の不連続が存在しないように材料及び組成が設定されており、ｐ型ピラー３に含まれる超格子構造４０を構成する各半導体層３８，３９は、価電子帯の不連続が存在しないように材料及び組成が設定されている。
【０１０１】
また、本実施形態では、複数のｎ型ピラー２と、複数のｐ型ピラー３とが交互に配置されており、これらのピラー２，３の間の隙間は誘電体膜（ここではＳｉＯ２膜）４２によって埋め込まれている。
次に、本実施形態にかかる熱電変換素子の製造方法について、図２３〜図２９を参照しながら説明する。
【０１０２】
以下、ｎ型ドープＧａＡｓ基板１Ｂ上に、ＩｎＧａＰ／ＡｌＧａＡｓ超格子構造３５，４０を含むｎ型ピラー２及びｐ型ピラー３を有する熱電変換素子の製造方法を例に挙げて説明する。
ここでは、ｎ型ピラー２として、上記の条件を満たすｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層３３とｎ型Ａｌ０．１９Ｇａ０．８１Ａｓ層３４とからなるｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５を含み、ｐ型ピラー３として、上記の条件を満たすｐ型Ｉｎ０。４８Ｇａ０．５２Ｐ層３８とｐ型Ａｌ０．５８Ｇａ０．４２Ａｓ層３９とからなるｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造４０を含むものとする。
【０１０３】
また、ここでは、有機金属気相成長法（ＭＯＶＰＥ法）を用いる。ＩＩＩ族有機金属原料としてトリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）及びトリメチルアルミニウム（ＴＭＡｌ）を用いる。Ｖ族ガス原料としてアルシン（ＡｓＨ３）及びフォスフィン（ＰＨ３）を用いる。ｎ型不純物（ここではＳｉ）のドーピング原料（Ｓｉ原料）としてモノシランＳｉＨ４を用いる。ｐ型不純物（ここではＺｎ）のドーピング原料（Ｚｎ原料）としてジエチルジンク（ＤＥＺｎ）を用いる。キャリアガスとして水素Ｈ２を用いる。成長圧力は５０Ｔｏｒｒとしている。
【０１０４】
最初に、図２３（Ａ）に示すように、ｎ型ドープＧａＡｓ（００１）基板１Ｂ上に、ｎ型のＩｎＧａＰ／ＡｌＧａＡｓ超格子構造３５の成長を行なう。
まず、ｎ型ドープＧａＡｓ（００１）基板１Ｂ上に、例えば成長温度６３０℃で、ノンドープＩｎ０．４８Ｇａ０．５２Ｐ層（バッファ層）１７Ｂを例えば５００ｎｍ成長させる。
【０１０５】
次に、例えばキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型ＧａＡｓ層（コンタクト層）３２を例えば５００ｎｍ成長させる。
次いで、例えばキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層３３を例えば１０ｎｍ、続いて同じくキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型Ａｌ０．１９Ｇａ０．８１Ａｓ層３４を例えば１０ｎｍ、順に積層させる。これを１周期として、例えば３００周期繰り返して、ｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層３３とｎ型Ａｌ０．１９Ｇａ０．８１Ａｓ層３４とを交互に積層してなるｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５を形成する。
【０１０６】
そして、例えばキャリア濃度１．０×１０１９ｃｍ−３でＳｉをドープしたｎ型ＧａＡｓ層（コンタクト層）３６を例えば５００ｎｍ成長させる。
これにより、ｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５の上下をｎ型ＧａＡｓコンタクト層３２，３６で挟んだｎ型半導体積層構造が形成される。
その後、成長試料をＭＯＶＰＥ成長炉から取り出し、図２６中、実線で示すように、ｎ型ピラー構造を形成する領域を覆うように、表面側に例えばＳｉＯ２マスク１８をパターニングする。
【０１０７】
次に、図２３（Ｂ）に示すように、例えばＩＣＰドライエッチングにより、下部ｎ型ＧａＡｓコンタクト層３２の途中までエッチングを施す。
そして、図２３（Ｂ）に示すように、例えば水酸化アンモニウムと過酸化水素水の混合液を用いたウェットエッチングによって、残りの下部ｎ型ＧａＡｓコンタクト層３２を除去する。これにより、ｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５を含む複数のｎ型ピラー構造が形成される。
【０１０８】
その後、再び、試料をＭＯＶＰＥ成長炉内に入れ、引き続き、図２３（Ｃ）に示すように、例えばキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型ＧａＡｓ層（コンタクト層）３７を例えば５００ｎｍ成長させる。
次に、図２３（Ｃ）に示すように、例えばキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ｉｎ０。４８Ｇａ０．５２Ｐ層３８を例えば１０ｎｍ、続いて同じくキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型Ａｌ０．５８Ｇａ０．４２Ａｓ層３９を例えば１０ｎｍ、順に積層させる。これを１周期として、例えば３００周期繰り返して、ｐ型Ｉｎ０。４８Ｇａ０．５２Ｐ層３８とｐ型Ａｌ０．５８Ｇａ０．４２Ａｓ層３９とを交互に積層してなるｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造４０を形成する。
【０１０９】
そして、図２３（Ｃ）に示すように、例えばキャリア濃度１．０×１０１９ｃｍ−３でＺｎをドープしたｐ型ＧａＡｓ層（コンタクト層）４１を例えば５００ｎｍ成長させる。
このような２回目のＭＯＶＰＥ成長によって、図２３（Ｃ）に示すように、ｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５を含むｎ型ピラー構造を取り囲むように、ｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造４０の上下をｐ型ＧａＡｓコンタクト層３７，４１で挟んだｐ型半導体積層構造が形成される。
【０１１０】
その後、成長試料をＭＯＶＰＥ成長炉内から取り出し、図２７に示すように、ｎ型ピラー２を形成する領域を覆うように、ＳｉＯ２マスク１８の周囲を除去して大きさを小さくするとともに、ｐ型ピラー３を形成する領域を覆うように、表面側に例えばＳｉＯ２マスク１９をパターニングする。これにより、ｎ型ピラー２を形成する領域を覆う部分と、ｐ型ピラー３を形成する領域を覆う部分とを有するＳｉＯ２マスク１８，１９が形成される。
【０１１１】
次に、図２４（Ａ）に示すように、例えばＩＣＰドライエッチングにより、下部ｎ型ＧａＡｓコンタクト層３２及び下部ｐ型ＧａＡｓコンタクト層３７の途中までエッチングを施す。
次いで、例えば水酸化アンモニウムと過酸化水素水の混合溶液を用いたウェットエッチングによって、残りの下部ｎ型ＧａＡｓコンタクト層３２及び下部ｐ型ＧａＡｓコンタクト層３７を除去する。これにより、ｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５を含む複数のｎ型ピラー２、及び、ｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造４０を含む複数のｐ型ピラー３が形成される。この結果、ｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５を含む複数のｎ型ピラー２と、ｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造４０を含む複数のｐ型ピラー３とが交互に配置されることになる。
【０１１２】
次に、図２４（Ｂ）に示すように、ｎ型ピラー２とｐ型ピラー３との間の隙間部分を、誘電体膜（ここではＳｉＯ２膜）４２によって埋め込んだ後、例えばＩＣＰドライエッチングによってＳｉＯ２マスク１８，１９を除去し、ｎ型ＧａＡｓコンタクト層３６の上部及びｐ型ＧａＡｓコンタクト層４１の上部を露出させる。
次いで、図２８に示すように、上部の金属電極６を形成する領域が開口部（マスク開口部）となり、それ以外の領域が覆われるように、表面側に例えばＳｉＮマスク２０をパターニングする。ここでは、ｎ型ピラー２及びｐ型ピラー３の延長線上の領域を含む開口部が配置されたＳｉＮマスク（ＳｉＮ膜）２０が形成される。なお、図２８中、模様を付している部分が開口部である。
【０１１３】
続いて、図２４（Ｃ）に示すように、例えばＴｉＡｕを例えばスパッタリングにより蒸着し、その後、例えばフッ酸によりＳｉＮマスク２０及びＳｉＮマスク２０上に付着したＴｉＡｕを除去する。これにより、上部ｎ型ＧａＡｓコンタクト層３６及び上部ｐ型ＧａＡｓコンタクト層４１を交互に接続したＴｉＡｕ電極６が形成される。
次に、図２５（Ａ）に示すように、ＧａＡｓ基板１Ｂの裏面を、基板の厚さが例えば１００μｍ程度になるまで研磨する。
【０１１４】
次いで、図２９に示すように、研磨されたＧａＡｓ基板１Ｂの裏面に、下部の金属電極５を形成する領域が開口部（マスク開口部）となり、それ以外の領域が覆われるように、例えばＳｉＮマスク２１をパターニングする。ここでは、ｎ型ピラー２及びｐ型ピラー３の延長線上の領域を含む開口部が配置されたＳｉＮマスク（ＳｉＮ膜）２１が形成される。なお、図２９中、模様を付している部分が開口部である。
【０１１５】
続いて、図２５（Ａ）に示すように、ＳｉＮマスク２１を用いて、ｎ−ＧａＡｓ基板１Ｂ及びｉ−ＩｎＧａＰバッファ層１７Ｂを、例えばＩＣＰドライエッチング、及び、例えば希塩酸を用いたウェットエッチングによって除去する。
次に、図２５（Ｂ）に示すように、例えばＴｉＡｕを例えばスパッタリングにより蒸着し、その後、例えばフッ酸によりＳｉＮマスク２１及びＳｉＮマスク２１上に付着したＴｉＡｕを除去する。これにより、ｎ型ピラー２に含まれる下部ｎ型ＧａＡｓコンタクト層３２、及び、ｐ型ピラー３に含まれる下部ｐ型ＧａＡｓコンタクト層３７を交互に接続したＴｉＡｕ電極５が形成される。
【０１１６】
そして、図２５（Ｂ）に示すように、直列に接続された両端のｎ型ピラー２及びｐ型ピラー３に接続されたＴｉＡｕ電極５からリード線を取り出し、任意の負荷に接続する。
このようにして、熱的には並列に、電気的には直列に接続された本実施形態の熱電変換素子が形成される。
このように構成される熱電変換素子では、ｎ型ピラー２に含まれるｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造３５は、ｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層３３（組成波長０．６５３μｍ）とｎ型Ａｌ０．１９Ｇａ０．８１Ａｓ層３４（組成波長０．７２５μｍ）とからなる。そして、ｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層３３及びｎ型Ａｌ０．１９Ｇａ０．８１Ａｓ層３４は、上記の条件を満たすため、超格子構造３５のヘテロ接合部のバンド構造は、図３０（Ａ）に示すように、伝導帯のバンドオフセットがフラットになる。
【０１１７】
一方、ｐ型ピラー３に含まれるｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造４０は、ｐ型Ｉｎ０。４８Ｇａ０．５２Ｐ層３８（組成波長０．６５３μｍ）とｐ型Ａｌ０．５８Ｇａ０．４２Ａｓ層３９（組成波長０．６２０μｍ）とからなる。そして、ｐ型Ｉｎ０。４８Ｇａ０．５２Ｐ層３８及びｐ型Ａｌ０．５８Ｇａ０．４２Ａｓ層３９は、上記の条件を満たすため、超格子構造４０のヘテロ接合部のバンド構造は、図３０（Ｂ）に示すように、価電子帯のバンドオフセットがフラットになる。
【０１１８】
なお、その他の詳細は、上述の第１実施形態と同様であるため、ここでは説明を省略する。
したがって、本実施形態にかかる熱電変換素子によれば、上述の第１実施形態の場合と同様に、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合に、実用上十分な性能指数が得られるという利点がある。
【０１１９】
特に、ＩＩＩ−Ｖ族化合物半導体材料を用い、電気伝導率を高めるためにキャリア濃度を高めた場合（例えば１．０×１０１９ｃｍ−３程度）の熱伝導率のキャリア成分の上昇を、フォノン成分の減少によって抑えることができる。これにより、ＩＩＩ−Ｖ族化合物半導体材料を用いる場合であっても、性能指数の高く、変換効率が高い熱電変換素子を実現することができる。この結果、ＩＩＩ−Ｖ族化合物半導体材料からなる半導体レーザなどの半導体素子（あるいは半導体集積素子）と同じ材料系によって熱電変換素子を構成することができることになるため、半導体素子などからの排熱を利用して熱電変換を行なうために半導体素子に熱電変換素子を集積化することが可能となり、作製も容易になる。
［その他］
なお、上述の各実施形態において、ｎ型ピラー及びｐ型ピラーに含まれる超格子構造の周期数や厚さ等は、上述の各実施形態のものに限られるものではない。例えば、超格子構造を構成する各半導体層の厚さを層毎に変えても良い。また、例えば、超格子構造を一定周期で設けてなくても良い。つまり、超格子構造を構成する複数の半導体層は、交互にあるいは順番に積層させたものでなくても良く、例えば２種類以上の異なるＩＩＩ−Ｖ族化合物半導体材料（材料又は組成が異なる半導体材料）からなる半導体層を積層させたものであっても良い。
【０１２０】
また、上述の各実施形態のｎ型ピラー及びｐ型ピラーに含まれる超格子構造を構成する複数の半導体層に用いる材料（ＩＩＩ−Ｖ族化合物半導体材料）は、ｎ型ピラーとｐ型ピラーとで同じであっても良いし、異なっていても良い。
また、上述の各実施形態のｎ型ピラー及びｐ型ピラーに含まれる超格子構造を構成する複数の半導体層は、バンドギャップが異なっていても良いし、バンドギャップが異なっていなくても良い。
【０１２１】
また、上述の各実施形態では、ｎ型ピラー及びｐ型ピラーを構成する各半導体層が超格子構造を構成しているが、これに限られるものではなく、例えば各半導体層の厚さが厚く、超格子構造になっていなくても良い。但し、各半導体層の厚さを薄くして超格子構造を構成することで、各半導体層の間の界面の数を増やすことができるため、好ましい。
また、上述の各実施形態では、ｎ型ピラー及びｐ型ピラーを構成する各半導体層は格子整合しているが、これに限られるものではなく、格子定数が異なる半導体材料によって形成されていても良い。この場合、各半導体層の厚さは、格子欠陥が生じない臨界膜厚以下に設定するのが好ましい。
【０１２２】
また、上述の各実施形態において、半導体基板は、ｎ型半導体基板、ｐ型半導体基板、半絶縁性半導体基板のいずれであっても良い。
また、上述の各実施形態のｎ型ピラー及びｐ型ピラーの断面形状は、円形でなくても良く、三角形や四角形などの任意の幾何学形状であっても良い。つまり、ピラー構造を形成するためのマスクパターンとしては、任意の幾何学形状を有するパターンを作製することができ、その形状は問わない。
【０１２３】
また、上述の各実施形態の超格子構造を構成する化合物半導体材料の組成は、上述の各実施形態のものに対して例えば２％程度の誤差を許容する。
また、上述の第１実施形態のｎ型ピラーを構成する複数のｎ型半導体層として、上述の第２実施形態のｎ型ピラーを構成する複数のｎ型半導体層を用いても良い。つまり、上述の第１実施形態のものにおいて、ｎ型半導体超格子構造を構成する複数のｎ型半導体層を、ｎ型ＡｌｙＧａ１−ｙＡｓ０．５２Ｓｂ０．４８層、及び、ｎ型ＡｌｘＧａ０．４７−ｘＩｎ０．５３Ａｓ層とし、ｙ＝−０．０２１ｘ２＋１．０２１８ｘ−０．３６６３（０．３５９≦ｘ≦０．４７７）の関係を満たすように構成しても良い。
【０１２４】
また、上述の第１実施形態のｐ型ピラーを構成する複数のｐ型半導体層として、上述の第２実施形態のｐ型ピラーを構成する複数のｐ型半導体層を用いても良い。つまり、上述の第１実施形態のものにおいて、ｐ型半導体超格子構造を構成する複数のｐ型半導体層を、ｐ型ＡｌｙＧａ１−ｙＡｓ０．５２Ｓｂ０．４８層、及び、ｐ型ＡｌｘＧａ０．４７−ｘＩｎ０．５３Ａｓ層とし、ｙ＝０．２４４６ｘ２＋０．７８９７ｘ＋０．６３００（０≦ｘ≦０．４１５）の関係を満たすように構成しても良い。
【０１２５】
また、上述の第２実施形態のｎ型ピラーを構成する複数のｎ型半導体層として、上述の第１実施形態のｎ型ピラーを構成する複数のｎ型半導体層を用いても良い。つまり、上述の第２実施形態のものにおいて、ｎ型半導体超格子構造を構成する複数のｎ型半導体層を、ｎ型ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層、及び、ｎ型ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層とし、ｙ＝−０．３２５７ｘ２＋１．０１８４ｘ−０．４４４０（０．５３＜ｘ≦１．００）の関係を満たすように構成しても良い。
【０１２６】
また、上述の第２実施形態のｐ型ピラーを構成する複数のｐ型半導体層として、上述の第１実施形態のｐ型ピラーを構成する複数のｐ型半導体層を用いても良い。つまり、上述の第２実施形態のものにおいて、ｐ型半導体超格子構造を構成する複数のｐ型半導体層を、ｐ型ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層、及び、ｐ型ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層とし、ｙ＝１．８５５１ｘ２−１．３１９９ｘ＋０．１７６７（０．５３＜ｘ≦０．８９）の関係を満たすように構成しても良い。
【０１２７】
また、上述の第３実施形態は、第１実施形態の変形例として構成しているが、これに限られるものではなく、例えば、第２実施形態の変形例として構成しても良い。つまり、上述の第２実施形態のものにおいて、ｐ型半導体超格子構造を構成する複数のｐ型半導体層を、ＩｎｘＧａ１−ｘＡｓ−２．１４０ｘ＋２．１４０Ｐ２．１４０ｘ−１．１４０層、ＡｌｙＧａ０．４７−ｙＩｎ０．５３Ａｓ層、及び、ＡｌｚＧａ１−ｚＡｓ０．５２Ｓｂ０．４８層とし、ｙ＝１．８５５１ｘ２−１．３１９９ｘ＋０．１７６７（０．５３＜ｘ≦０．８９）、ｚ＝０．２４４６ｙ２＋０．７８９７ｙ＋０．６３００（０≦ｙ≦０．４１５）の関係を満たすように構成しても良い。
【０１２８】
また、上述の各実施形態では、熱電変換素子について説明しているが、上述の各実施形態の熱電変換素子を備える熱電変換モジュールとして構成することもできる。
例えば、図３１に示すように、上述の各実施形態の熱電変換素子５０の上部の金属電極６に接するように、熱伝導率の高いセラミックス５１を装着する。また、上述の各実施形態の熱電変換素子５０をヒートシンク５２上に例えばはんだで装着する。これにより、上述の各実施形態の熱電変換素子５０を備える熱電変換モジュール５３が構成される。このように構成される熱電変換モジュール５３は、セラミックス部分５１を任意の熱源（高温部）に接触させて使用する。なお、ヒートシンク５２は、タングステン（Ｗ）などの熱伝導率の高い金属（材料）を用いたものであっても良い。
【０１２９】
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【符号の説明】
【０１３０】
１  ｎ型ＩｎＰ基板（半導体基板）
１Ａ  ＦｅドープＩｎＰ基板（半導体基板）
１Ｂ  ｎ型ドープＧａＡｓ基板（半導体基板）
２  ｎ型半導体積層構造（ｎ型ピラー）
３  ｐ型半導体積層構造（ｐ型ピラー）
４  ＳｉＮ膜（誘電体膜）
５，６  金属電極
７，７Ａ  ｎ型ＩｎＧａＡｓＰ層（ｎ型半導体層；ｎ型ＩＩＩ−Ｖ族化合物半導体層）
８  ｎ型ＡｌＧａＩｎＡｓ層（ｎ型半導体層；ｎ型ＩＩＩ−Ｖ族化合物半導体層）
９  ｎ型半導体超格子構造（ｎ型ＩｎＧａＡｓＰ／ｎ型ＡｌＧａＩｎＡｓ超格子構造）
１０，１１  ｎ型ＩｎＧａＡｓ層
１２，１２Ａ  ｐ型ＩｎＧａＡｓＰ層（ｐ型半導体層；ｐ型ＩＩＩ−Ｖ族化合物半導体層）
１３，１３Ａ  ｐ型ＡｌＧａＩｎＡｓ層（ｐ型半導体層；ｐ型ＩＩＩ−Ｖ族化合物半導体層）
１４  ｐ型ＩｎＧａＡｓＰ／ｐ型ＡｌＧａＩｎＡｓ超格子構造（ｐ型半導体超格子構造）
１５，１６  ｐ型ＩｎＧａＡｓ層
１７  ノンドープＩｎＰバッファ層
１７Ａ  ＦｅドープＩｎＰバッファ層
１７Ｂ  ノンドープＩｎＧａＰバッファ層
１８，１９  ＳｉＯ２マスク
２０，２１  ＳｉＮマスク
２２  ｎ型ＡｌＧａＡｓＳｂ層（ｎ型半導体層；ｎ型ＩＩＩ−Ｖ族化合物半導体層）
２３  ｎ型ＡｌＧａＩｎＡｓ層（ｎ型半導体層；ｎ型ＩＩＩ−Ｖ族化合物半導体層）
２４  ｎ型ＡｌＧａＡｓＳｂ／ｎ型ＡｌＧａＩｎＡｓ超格子構造（ｎ型半導体超格子構造）
２５  ｐ型ＡｌＧａＡｓＳｂ層（ｐ型半導体層；ｐ型ＩＩＩ−Ｖ族化合物半導体層）
２６  ｐ型ＡｌＧａＩｎＡｓ層（ｐ型半導体層；ｐ型ＩＩＩ−Ｖ族化合物半導体層）
２７  ｐ型ＡｌＧａＡｓＳｂ／ｐ型ＡｌＧａＩｎＡｓ超格子構造（ｐ型半導体超格子構造）
２８  ＳｉＯ２膜（誘電体膜）
２９  ＢＣＢ膜（誘電体膜）
３０  ｐ型ＡｌＧａＡｓＳｂ層（ｐ型半導体層；ｐ型ＩＩＩ−Ｖ族化合物半導体層）
３１  ｐ型ＩｎＧａＡｓＰ層／ｐ型ＡｌＧａＩｎＡｓ／ｐ型ＡｌＧａＡｓＳｂ超格子構造（ｐ型半導体超格子構造）
３２，３６  ｎ型ＧａＡｓ層
３３  ｎ型ＩｎＧａＰ層（ｎ型半導体層；ｎ型ＩＩＩ−Ｖ族化合物半導体層）
３４  ｎ型ＡｌＧａＡｓ層（ｎ型半導体層；ｎ型ＩＩＩ−Ｖ族化合物半導体層）
３５  ｎ型ＩｎＧａＰ／ｎ型ＡｌＧａＡｓ超格子構造（ｎ型半導体超格子構造）
３７，４１  ｐ型ＧａＡｓ層
３８  ｐ型ＩｎＧａＰ層（ｐ型半導体層；ｐ型ＩＩＩ−Ｖ族化合物半導体層）
３９  ｐ型ＡｌＧａＡｓ層（ｐ型半導体層；ｐ型ＩＩＩ−Ｖ族化合物半導体層）
４０  ｐ型ＩｎＧａＰ／ｐ型ＡｌＧａＡｓ超格子構造（ｐ型半導体超格子構造）
４２  ＳｉＯ２膜（誘電体膜）
５０  熱電変換素子
５１  セラミックス
５２  ヒートシンク
５３  熱電変換モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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