(57)【要約】【課題】データ取り込み回路における高速なデータ取り込みを安定して行え、かつ低消費電力化を実現。【解決手段】クロック信号ＣＫＰとクロック信号ＣＫＰの逆相信号ＣＫＮとが入力され、クロック信号ＣＫＰと同相のクロック信号ＣＬＰ１と逆相のクロック信号ＣＬＮ１を出力するコンパレータＣＭＰ１と、クロック信号ＣＬＰ１が非反転入力端子に入力され、クロック信号ＣＬＮ１が反転入力端子に入力されるコンパレータＣＭＰ２と、クロック信号ＣＬＰ１が反転入力端子に入力され、クロック信号ＣＬＮ１が非反転入力端子に入力されるコンパレータＣＭＰ３とが設けられており、コンパレータＣＭＰ２とＣＭＰ３の出力信号ＣＬ１とＣＬ２をラッチ回路Ｌ１とＬ２のクロック信号として使用することにより、ラッチ回路Ｌ１とＬ２に入力されるクロック信号ＣＬ１とＣＬ２の立上りもしくは立上りの遅延時間を同程度にしかつ、低消費電力なデータ取り込み回路を実現する。【選択図】図１
2010044308.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号と前記クロック信号の逆相信号とが入力され前記クロック信号と同相の第２のクロック信号と逆相の第２の逆相信号を出力する第１のコンパレータと、
前記第２のクロック信号が非反転入力端子に入力され前記第２の逆相信号が反転入力端子に入力される第２のコンパレータと、
前記第２のクロック信号が反転入力端子に入力され前記第２の逆相信号が非反転入力端子に入力される第３のコンパレータと、
データ信号と前記データ信号の逆相であるデータ逆相信号が入力され前記データ信号と同相の第２のデータ信号と逆相の第２のデータ逆相信号を出力する第４のコンパレータと、
前記第２のデータ信号が非反転入力端子に入力され前記第２のデータ逆相信号が反転入力端子に入力される第５のコンパレータと、
前記第５のコンパレータから出力される信号を前記第２のコンパレータから出力される信号で取り込む第１のラッチ回路と、
前記第５のコンパレータから出力される信号を前記第３のコンパレータから出力される信号で取り込む第２のラッチ回路とを備えていることを特徴とする
データ信号取り込み回路。
【請求項２】
前記第１と第４のコンパレータは全差動回路であることを特徴とする
請求項１に記載のデータ信号取り込み回路。
【請求項３】
前記第２と第３のコンパレータは同じ回路構成であることを特徴とする
請求項１または２に記載のデータ信号取り込み回路。
【請求項４】
前記第１のラッチ回路と前記第２のラッチ回路は同じ回路構成で、
それぞれ前記第２のコンパレータと前記第３のコンパレータから出力される信号の
立上りあるいは立下りのどちらか一方で統一して前記第５のコンパレータから出力される信号を取り込むことを特徴とする
請求項１から３のいずれか１項に記載のデータ信号取り込み回路。
【請求項５】
前記クロック信号と前記クロック信号の逆相信号および前記データ信号と前記データ信号の逆相であるデータ逆相信号は、
前記データ信号取り込み回路の電源電位と接地電位の電位差より小さいことを特徴とする請求項１から４のいずれか１項に記載のデータ信号取り込み回路。
【請求項６】
前記第１と第４のコンパレータは同じ回路構成であることを特徴とする
請求項１から５のいずれか１項に記載のデータ信号取り込み回路。
【請求項７】
前記第２のコンパレータから出力される信号を分周する第１のフリップフロップ回路と、
前記第３のコンパレータから出力される信号を分周する第２のフリップフロップ回路と、
前記第５のコンパレータから出力される信号を前記第１のフリップフロップ回路から出力される第３のクロック信号の立上りのタイミングで取り込む第３のラッチ回路と、
前記第５のコンパレータから出力される信号を前記第３のクロック信号の立下りのタイミングで取り込む第４のラッチ回路と、
前記第５のコンパレータから出力される信号を前記第２のフリップフロップ回路から出力される第４のクロック信号の立上りのタイミングで取り込む第５のラッチ回路と、
前記第５のコンパレータから出力される信号を前記第４のクロック信号の立下りのタイミングで取り込む第６のラッチ回路を備えていることを特徴とする
請求項１から６のいずれか１項に記載のデータ信号取り込み回路。
【請求項８】
前記クロック信号と前記クロック信号の逆相信号および前記データ信号と前記データ信号の逆相であるデータ逆相信号はそれぞれ、
第１のコンパレータあるいは第４のコンパレータに信号品質調整回路を介して入力されることを特徴とする
請求項１から７のいずれか１項に記載のデータ信号取り込み回路。
【請求項９】
表示データ信号とクロック信号が入力され表示データを取り込むデータ信号取り込み回路と、
前記データ信号取り込み回路から出力される表示データを順次取り込むためのラッチ信号を生成するシフトレジスタと、
前記データ信号取り込み回路から出力されるディジタル信号をアナログ信号に変換するＤＡ変換回路を備え、
前記データ信号取り込み回路は請求項１から７のいずれか１項に記載のデータ信号取り込み回路であることを特徴とする
表示パネル駆動回路。
【請求項１０】
前記第１から第５のコンパレータに供給される電源電位は、
前記第１から第５のコンパレータ以外に供給される電源電位と異なることを特徴とする
請求項９に記載の表示パネル駆動回路。
【請求項１１】
前記第１から第５のコンパレータと前記第１と第２のラッチ回路に供給される電源電位は、
前記第１から第５のコンパレータと前記第１と第２のラッチ回路以外に供給される電源電位と異なることを特徴とする
請求項９または１０に記載の表示パネル駆動回路。
【請求項１２】
前記第１から第５のコンパレータと前記第１と第２のフリップフロップ回路と前記第１と第２のラッチ回路に供給される電源電位は、
前記第１から第５のコンパレータと前記第１と第２のフリップフロップ回路と前記第１と第２のラッチ回路以外に供給される電源電位と異なることを特徴とする
請求項９または１１に記載の表示パネル駆動回路。
【請求項１３】
複数の画像表示素子が形成された表示パネルと、
前記表示パネルを駆動するための表示パネル駆動回路と、
前記表示パネル駆動回路を制御するための制御回路とを備え、
前記表示パネル駆動回路は請求項９から１２のいずれか１項に記載の表示パネル駆動回路であることを特徴とする
画像表示装置。
【請求項１４】
前記表示パネルは液晶パネルであることを特徴とする
請求項１３記載の画像表示装置。
【請求項１５】
前記表示パネルと前記複数の表示パネル駆動回路と前記制御回路が同一の基板上に一体に形成されていることを特徴とする
請求項１３または１４に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を高速に伝送でき、かつ高速にデータの取り込みを行うためのデータ信号取り込み回路およびその回路を搭載する表示パネル駆動回路および画像表示装置に関し、特に液晶パネルを駆動するドライバに有用な技術に関する。
【背景技術】
【０００２】
図７に示すように、従来のデータ取り込み回路１００は、小振幅差動クロック信号のＣＫＰおよびＣＫＮがコンパレータＣＭＰ１の非反転入力端子と反転入力端子に接続され、小振幅差動データ信号のＤＡＰおよびＤＡＮがコンパレータＣＭＰ２の非反転入力端子と反転入力端子に接続され、コンパレータＣＭＰ２から出力されるデータ信号ＤＬ１を、コンパレータＣＭＰ１から出力されるクロック信号ＣＬ１の立上りで取り込むラッチ回路Ｌ１と、データ信号ＤＬ１を、コンパレータＣＭＰ１から出力されるクロック信号ＣＬ１の逆相信号を生成するインバータ回路ＩＮＶ１から出力されたクロック信号ＣＬ２の立上りで取り込むラッチ回路Ｌ２で構成されていた。
【０００３】
図７の構成により、小振幅差動クロック信号のＣＫＰとＣＫＮの立上りに同期してデータ信号ＤＬ１を取り込むことを可能にしたものである。
【０００４】
図９に示すように、従来のデータ取り込み回路２００は、小振幅差動クロック信号のＣＫＰおよびＣＫＮがコンパレータＣＭＰ１の非反転入力端子と反転入力端子に接続され、小振幅差動信号のＣＫＰおよびＣＫＮがコンパレータＣＭＰ２の反転入力端子と非反転入力端子に接続され、小振幅差動データ信号のＤＡＰおよびＤＡＮがコンパレータＣＭＰ３の非反転入力端子と反転入力端子に接続され、コンパレータＣＭＰ３から出力されるデータ信号ＤＬ１を、コンパレータＣＭＰ１から出力されるクロック信号ＣＬ１の立上りで取り込むラッチ回路Ｌ１と、データ信号ＤＬ１を、コンパレータＣＭＰ２から出力されるクロック信号ＣＬ２の立上りで取り込むラッチ回路Ｌ２で構成されていた。
【０００５】
なお、この出願の発明に関する先行技術文献情報としては、例えば特許文献１が知られている。
【特許文献１】特許第３８３３０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のデータ取り込み回路１００の構成では、周波数、電源電圧、プロセス、温度といった条件により、小振幅差動信号を増幅させるためのコンパレータＣＭＰ１とコンパレータＣＭＰ２の特性が変動し、クロック信号ＣＬ１とデータ信号ＤＬ１のＤＵＴＹ比が大きくずれた場合、データ信号ＤＬ１の取り込みを、ラッチ回路Ｌ１とラッチ回路Ｌ２ができなくなる可能性があり、特にデータ取り込み回路が高速に動作する場合などに誤動作を引き起こす可能性があった。
【０００７】
以下、図７に示す従来のデータ取り込み回路１００における各信号の動作を図８のタイミングチャートを用いて説明する。
【０００８】
まず、クロック信号ＣＬ１の立上りと立下りは、コンパレータＣＭＰ１に入力されるＣＫＰの立上りと立下りから遅延時間Ｔ１と遅延時間Ｔ２だけ遅れて出力されている。このとき、周波数、電源電圧、プロセス、温度といった条件を受けてコンパレータＣＭＰ１の特性が変動することにより、遅延時間Ｔ１と遅延時間Ｔ２は等しくならず、クロック信号ＣＬ１のハイ区間とロー区間のデューティ比はずれている。また、クロック信号ＣＬ２の立上りと立下りは、インバータＩＮＶ１に入力されるクロック信号ＣＬ１の立下りと立上りから遅延時間Ｔ３と遅延時間Ｔ４だけ遅れて出力されている。
【０００９】
このような回路構成の場合、ラッチ回路Ｌ１に入力されるクロック信号ＣＬ１の立上りの合計遅延時間ＴＳ１＝Ｔ１となり、ラッチ回路Ｌ２に入力されるクロック信号ＣＬ２の立上りの合計遅延時間ＴＳ２＝Ｔ２＋Ｔ３となり、合計遅延時間ＴＳ１と合計遅延時間ＴＳ２は大きく異なるものとなることが予想される。
【００１０】
このように、従来のデータ取り込み回路１００では、コンパレータＣＭＰ１の出力信号の立上りと立下りの両方のタイミングを、データ取り込み回路１００の内部回路でデータの取り込みなどに使用した場合に、データを正しく取り込めないことが生じるが、これはデータ取り込み回路１００の動作速度が高速になるにつれてより顕著になると想定される。
【００１１】
また従来のデータ取り込み回路２００の構成では、周波数、電源電圧、プロセス、温度といった条件により、小振幅差動信号を増幅させるためのコンパレータＣＭＰ１とコンパレータＣＭＰ２とコンパレータＣＭＰ３はデータ取り込み回路１００の場合と同様に、特性が変動するが、コンパレータＣＭＰ１とコンパレータＣＭＰ２から出力されるクロック信号ＣＬ１とクロック信号ＣＬ２の立上りの遅延時間はほぼ同じになるため、データ取り込み回路１００の場合に対して、小振幅差動クロック信号のＣＫＰとＣＫＮの立上りに同期してデータ信号ＤＬ１を取り込みやすくなっている。
【００１２】
以下、図９に示す従来のデータ取り込み回路２００における各信号の動作を図１０のタイミングチャートを用いて説明する。
【００１３】
まず、クロック信号ＣＬ１の立上りと立下りは、コンパレータＣＭＰ１に入力されるＣＫＰの立上りと立下りから遅延時間Ｔ１と遅延時間Ｔ２だけ遅れて出力され、クロック信号ＣＬ２の立上りと立下りは、コンパレータＣＭＰ２に入力されるＣＫＮの立上りと立下りから遅延時間Ｔ３と遅延時間Ｔ４だけ遅れて出力される。このときコンパレータＣＭＰ１とコンパレータＣＭＰ２が同じ回路構成である場合、遅延時間Ｔ１と遅延時間Ｔ３、遅延時間Ｔ２と遅延時間Ｔ４はほぼ同じ程度の遅延時間になると考えられる。さらに周波数、電源電圧、プロセス、温度といった条件によりコンパレータＣＭＰ１とコンパレータＣＭＰ２が同じ回路構成である場合は、同様にハイ区間とロー区間のデューティ比がずれると考えられる。
【００１４】
このような回路構成の場合、ラッチ回路Ｌ１に入力されるクロック信号ＣＬ１の立上りの合計遅延時間ＴＳ１＝Ｔ１となり、ラッチ回路Ｌ２に入力されるクロック信号ＣＬ２の立上りの合計遅延時間ＴＳ２＝Ｔ３となり、合計遅延時間ＴＳ１と合計遅延時間ＴＳ２はほぼ同程度になると考えられる。
【００１５】
次に、コンパレータＣＭＰ１からＣＭＰ３のトランジスタ構成図を図１１に示す。
【００１６】
図１１はコンパレータが多段に接続されたような構成を示す。
【００１７】
例えば、図１１に示すように、定電流源トランジスタＭＰ１と、ＭＰ１のドレインが接続され差動信号が入力されるトランジスタＭＰ２、ＭＰ３と、ＭＰ２、ＭＰ３のドレインが接続されるトランジスタＭＮ１、ＭＮ２で構成されるコンパレータＣ１と、ＭＰ２、ＭＰ３のドレインが接続されるＭＮ３、ＭＮ４と、ＭＮ３のドレインがゲートとドレインに接続されるＭＰ４と、ＭＮ３のドレインがゲートに接続されるＭＰ５と、ＭＰ５とＭＮ４のドレインを出力とするコンパレータＣＳと、コンパレータＣＳの出力信号がゲートに接続されるＭＰ６とＭＮ５で、ＭＰ６とＭＮ５のドレインを出力とし、コンパレータＣＳの出力信号を整形するためのインバータＩ１で構成されている。
【００１８】
図１１に示すようなコンパレータを従来のデータ取り込み回路２００のコンパレータＣＭＰ１からＣＭＰ３に適用すると、コンパレータＣＭＰ１とコンパレータＣＭＰ２は同じ回路構成を使用するため、コンパレータが多段接続されているため、消費電流の増加が懸念され、さらに、図１２に示すように、図１１に示したコンパレータＣ１を２段接続させたような構成をコンパレータＣ２とすると、コンパレータの段数が増加するにつれて、消費電流がさらに増加してしまう。また小振幅差動クロック信号のＣＫＰとＣＫＮに接続される負荷は、コンパレータＣＭＰ１とコンパレータＣＭＰ２で、小振幅差動データ信号のＤＡＰとＤＡＮに接続される負荷は、コンパレータＣＭＰ３のみであるため、小振幅差動データ信号のＤＡＰとＤＡＮは、小振幅差動クロック信号のＣＫＰとＣＫＮに対してほぼ半分になっており、クロック信号とデータ信号で、同様のインピーダンスマッチングができないなどの問題も考えられる。
【００１９】
従って、本発明は、データ取り込み回路の動作速度が高速になった場合でも、小振幅差動の入力信号を正しく取り込むことができかつ、低消費電力であるデータ取り込み回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の第１のデータ取り込み回路は、クロック信号と前記クロック信号の逆相信号とが入力され前記クロック信号と同相の第２のクロック信号と逆相の第２の逆相信号を出力する第1のコンパレータと、前記第２のクロック信号が非反転入力端子に入力され前記第２の逆相信号が反転入力端子に入力される第２のコンパレータと、前記第２のクロック信号が反転入力端子に入力され前記第２の逆相信号が非反転入力端子に入力される第３のコンパレータと、データ信号と前記データ信号の逆相であるデータ逆相信号が入力され前記データ信号と同相の第２のデータ信号と逆相の第２のデータ逆相信号を出力する第４のコンパレータと、前記第２のデータ信号が非反転入力端子に入力され前記第２のデータ逆相信号が反転入力端子に入力される第５のコンパレータと、前記第５のコンパレータから出力される信号を前記第２のコンパレータから出力される信号で取り込む第１のラッチ回路と、前記第５のコンパレータから出力される信号を前記第３のコンパレータから出力される信号で取り込む第２のラッチ回路とを備えていることを特徴とする。
【００２１】
このような構成にすれば、第１のラッチ回路と第２のラッチ回路のクロックにおいて、第１または第４のコンパレータの出力のハイ区間とロー区間のデューティ比がずれたとしても、同程度にずれることとなり、第１と第２のラッチ回路におけるデータ取り込みが安定して行え、かつ従来の構成に対して、第１のコンパレータ数が半分になるため、低消費電力も実現でき、さらに素子数が減ることにより、ランダムオフセットなどの素子間の特性バラつきを抑えることにもなり、より信頼性の高い、第１と第２のラッチ回路におけるデータ取り込みを行うことが可能になる。
【００２２】
また、本発明の第１のデータ取り込み回路において、前記第１と第４のコンパレータは全差動回路であると好ましい。
【００２３】
このような構成にすれば、クロック信号と同相の第２のクロック信号と逆相の第２の逆相信号はほぼ対称な信号になり、遅延をあわすことができるため、第１と第２のラッチ回路におけるデータ取り込みが安定して行える。
【００２４】
また、本発明の第１のデータ取り込み回路において、前記第２と第３のコンパレータは同じ回路構成であることが好ましい。
【００２５】
このような構成にすれば、第１のコンパレータの出力信号に接続される負荷をほぼ同一にすることができ、クロック信号と同相の第２のクロック信号と逆相の第２の逆相信号はほぼ完全に対称な信号になり、遅延をあわすことができるため、第１と第２のラッチ回路におけるデータ取り込みが安定して行える。
【００２６】
また、本発明の第１のデータ取り込み回路において、前記第１と第２のラッチ回路は同じ回路構成で、それぞれ前記第２のコンパレータと前記第３のコンパレータから出力される信号の立上りあるいは立下りのどちらか一方で統一して前記第５のコンパレータから出力される信号を取り込むことが好ましい。
【００２７】
このような構成にすれば、第１と第２のラッチ回路は第５のコンパレータから出力される信号をほぼ同じ特性で取り込むことができる。
【００２８】
また、本発明の第１のデータ取り込み回路において、前記クロック信号と前記クロック信号の逆相信号および前記データ信号と前記データ信号の逆相であるデータ逆相信号は、前記データ信号取り込み回路の電源電位と接地電位の電位差より小さいことが好ましい。
【００２９】
これにより、クロック信号とクロック信号の逆相信号およびデータ信号とデータ信号の逆相であるデータ逆相信号は小振幅差動信号となり、データ取り込み回路の電源電位と接地電位で振幅させる場合に比べて、低ＥＭＩ（電磁干渉）、低消費電力を実現することができる。
【００３０】
また、本発明の第１のデータ取り込み回路において、前記第１と第４のコンパレータは同じ回路構成であることが好ましい。
【００３１】
このような構成にすれば、クロック信号とクロック信号の逆相信号およびデータ信号とデータ信号の逆相であるデータ逆相信号に付く負荷を全て同程度にすることができ、信号のインピーダンスマッチングが容易になる。
【００３２】
また、本発明の第２のデータ取り込み回路において、前記第２のコンパレータから出力される信号を分周する第１のフリップフロップ回路と、前記第３のコンパレータから出力される信号を分周する第２のフリップフロップ回路と、前記第５のコンパレータから出力される信号を前記第１のフリップフロップ回路から出力される第３のクロック信号の立上りのタイミングで取り込む第３のラッチ回路と、前記第５のコンパレータから出力される信号を前記第３のクロック信号の立下りのタイミングで取り込む第４のラッチ回路と、前記第５のコンパレータから出力される信号を前記第２のフリップフロップ回路から出力される第４のクロック信号の立上りのタイミングで取り込む第５のラッチ回路と、前記第５のコンパレータから出力される信号を前記第４のクロック信号の立下りのタイミングで取り込む第６のラッチ回路を備えていることを特徴とする。
【００３３】
このような構成にすれば、第１と第２のラッチ回路から出力される信号の動作周期に対して、第３から第６のラッチ回路から出力される信号の動作周期は半分になるため、ラッチ回路から出力される信号の動作周期の中心のタイミングで、ラッチ回路からの出力信号を取り込みたい場合、セットアップ、ホールドといったタイミングマージンは結果的に倍になるため、クロック信号とクロック信号の逆相信号およびデータ信号とデータ信号の逆相であるデータ逆相信号の動作周波数をあげることができ、高速動作が可能になる。
【００３４】
また、本発明の第３のデータ取り込み回路において、前記第１のコンパレータから出力される前記クロック信号と同相の第２のクロック信号と逆相の第２の逆相信号が入力され、前記第２のクロック信号と同相の第５のクロック信号と逆相の第５の逆相信号を出力する第６のコンパレータと、前記第５のクロック信号が非反転入力端子に入力され前記第５の逆相信号が反転入力端子に入力される第２のコンパレータと、前記第５のクロック信号が反転入力端子に入力され前記第５の逆相信号が非反転入力端子に入力される第３のコンパレータを備えていることを特徴とする。
【００３５】
このように、コンパレータを多段に接続していくことで高速動作が可能になり、かつ多段に接続された最終段のコンパレータの出力を前記第２と第３のコンパレータに入力することで、低消費電力が実現できる。
【００３６】
また、クロック信号との遅延時間をあわすために、第４と第５のコンパレータの間もコンパレータを多段接続するか、第５のコンパレータの出力に遅延調整回路を入れるかするほうが好ましいと思われる。
【００３７】
また、本発明の第１と第２と第３のデータ取り込み回路において、前記クロック信号と前記クロック信号の逆相信号および前記データ信号と前記データ信号の逆相であるデータ逆相信号はそれぞれ、第１のコンパレータあるいは第４のコンパレータに信号品質調整回路を介して入力されることが好ましい。
【００３８】
信号品質調整回路はインピーダンスマッチングなど信号波形を整形することを目的としており、信号波形を整形することにより、信頼性の高い信号伝送、データ取り込み回路の高速動作を可能にし、かつ不要輻射も抑えることができる。
【００３９】
また、本発明の表示パネル駆動回路は、表示データ信号とクロック信号が入力され表示データを取り込むデータ信号取り込み回路と、前記データ信号取り込み回路から出力される表示データを順次取り込むためのラッチ信号を生成するシフトレジスタと、前記データ信号取り込み回路から出力されるディジタル信号をアナログ信号に変換するＤＡ変換回路を備え、前記データ信号取り込み回路は前記で説明したなかのデータ信号取り込み回路であることを特徴とする。
【００４０】
このような構成にすれば、前記で説明してきたように、高速で低消費電力、かつ高信頼性伝送を可能にした表示パネル駆動回路になる。
【００４１】
また、本発明の表示パネル駆動回路において、前記のコンパレータに供給される電源電位は、前記のコンパレータ以外に供給される電源電位と異なるように供給してもよい。
【００４２】
このような構成にすれば、近年の低電圧化によるコンパレータの動作範囲縮小、素子の電流能力ダウンによる高速動作特性悪化に対して、コンパレータに供給される電源電位のみあげることで特性改善を図り、かつ、その他高速で動作させる必要のない回路に供給する電圧は低くすることで低電力化も図ることができる。さらに高速で動作させる必要がない場合は、無駄な消費電流を削減するために、コンパレータの電源電位を下げることも可能である。
【００４３】
また、本発明の表示パネル駆動回路において、前記コンパレータと前記ラッチ回路に供給される電源電位は、前記コンパレータと前記ラッチ回路以外に供給される電源電位と異なるように供給してもよい。
【００４４】
一般的に半導体のような素子を使用している回路は、低電圧になればなるほど電流能力が下がり、データを取り込む能力が弱くなってしまうため、高速動作特性は悪化してしまう。そのためラッチ回路に供給する電源電位をあげることで、特性改善を図ることができ、高速動作が可能になる。
【００４５】
また、本発明の表示パネル駆動回路において、前記コンパレータと前記フリップフロップ回路と前記ラッチ回路に供給される電源電位は、前記コンパレータと前記フリップフロップ回路と前記ラッチ回路以外に供給される電源電位と異なるように供給してもよい。
【００４６】
この効果は説明するまでもなく前記で説明したのと同様の効果がある。
【００４７】
また、本発明の画像表示装置は、複数の画像表示素子が形成された表示パネルと、前記表示パネルを駆動するための表示パネル駆動回路と、前記表示パネル駆動回路を制御するための制御回路とを備え、前記表示パネル駆動回路は前記で説明したなかの表示パネル駆動回路であることを特徴とする。
【００４８】
このような構成にすれば、高速動作が可能なため、高精細化、大画面化が可能になり、画像を見ているものにちらつきなどの不快さを与えない、安定した画像表示装置を実現することができる。
【００４９】
また、本発明の画像表示装置において、前記表示パネルは液晶パネルであることが好ましい。
【００５０】
近年の液晶パネルは高精細、大画面、低消費電力の需要が多く、これらの要求を満たすためにデータ取り込み回路の高速化が求められており、本発明の表示パネル駆動回路を画像表示装置に組み込むことで、これらの要求を満たすことが可能になる。
【００５１】
また、本発明の画像表示装置において、前記表示パネルと前記複数の表示パネル駆動回路と前記制御回路が同一の基板上に一体に形成されていてもよい。
【００５２】
このような構成にすれば、画像表示装置に使用される部品点数を削減でき、コスト削減が可能になり、かつ使用する部品点数が削減できることから、信頼性の高い画像表示装置が実現可能になる。
【発明の効果】
【００５３】
本発明のデータ取り込み回路によれば、小振幅の差動信号をクロックとして入力して動作するデータ取り込み回路において、差動信号が入力されるコンパレータの出力におけるハイ区間とロー区間のデューティ比がずれたとしても、ラッチ回路に入力されるクロックにおけるデューティ比のずれを同程度にすることが可能となり、データ取り込みが安定して行え、かつ消費電力を削減することができる。
【発明を実施するための最良の形態】
【００５４】
本発明の実施するための最良の形態について、以下に図面を用いて説明する。
【００５５】
（第１の実施形態）
図１は、本発明の第１の実施の形態のデータ取り込み回路１０の回路構成図である。
【００５６】
図１に示すように、本発明のデータ取り込み回路１０には、クロック信号ＣＫＰとクロック信号ＣＫＰの逆相信号ＣＫＮとが入力され、クロック信号ＣＫＰと同相のクロック信号ＣＬＰ１と逆相のクロック信号ＣＬＮ１を出力するコンパレータＣＭＰ１が設けられており、クロック信号ＣＬＰ１が非反転入力端子に入力され、クロック信号ＣＬＮ１が反転入力端子に入力されるコンパレータＣＭＰ２と、クロック信号ＣＬＰ１が反転入力端子に入力され、クロック信号ＣＬＮ１が非反転入力端子に入力されるコンパレータＣＭＰ３が設けられている。またデータ信号ＤＡＰとデータ信号ＤＡＰのデータ逆相信号ＤＡＮとが入力され、データ信号ＤＡＰと同相のデータ信号ＤＬＰ１と逆相のデータ逆相信号ＤＬＮ１を出力するコンパレータＣＭＰ４が設けられており、データ信号ＤＬＰ１が非反転入力端子に入力され、データ逆相信号ＤＬＮ１が反転入力端子に入力されるコンパレータＣＭＰ５が設けられている。またコンパレータＣＭＰ５から出力される信号ＤＬ１をコンパレータＣＭＰ２から出力される信号ＣＬ１で取り込むラッチ回路Ｌ１と、コンパレータＣＭＰ５から出力される信号ＤＬ１をコンパレータＣＭＰ３から出力される信号ＣＬ２で取り込むラッチ回路Ｌ２が設けられている。
【００５７】
ここで、コンパレータＣＭＰ１とコンパレータＣＭＰ４に入力される信号について説明する。クロック信号ＣＫＰと逆相信号ＣＫＮおよびデータ信号ＤＡＰとデータ逆相信号ＤＡＮは、基準電圧に対して一定の振幅を有する差動信号として入力される。好ましい実施の形態としては、基準電圧が０．３Ｖ〜電源電位−１．０Ｖであり、差動信号の振幅は±３５ｍＶ〜±６００ｍＶである。一方、データ取り込み回路１０内で用いられる電源電位は２．０Ｖ〜３．６Ｖであり、電源電位に対する差動信号の振幅は小さいため小振幅信号と称される。このような小振幅差動信号を用いることのメリットは、例えば信号の伝送における消費電力の削減や、低ＥＭＩなどがあげられる。
【００５８】
以下では、図１に示された構成を基にその動作を説明する。
【００５９】
コンパレータＣＭＰ２から出力される信号ＣＬ１とコンパレータＣＭＰ３から出力される信号ＣＬ２は、コンパレータＣＭＰ５から出力される信号ＤＬ１を取り込むラッチ回路Ｌ１とＬ２のクロック信号として入力され、ラッチ回路Ｌ１とＬ２はクロック信号ＣＬ１とＣＬ２の立上りまたは立下りのタイミングでコンパレータＣＭＰ５から出力される信号ＤＬ１と取り込むように構成されている。
【００６０】
ここで、図１のデータ取り込み回路１０における各信号の動作を図２のタイミングチャートを用いて説明する。
【００６１】
コンパレータＣＭＰ１の出力信号ＣＬＰ１の立上りと立下りはそれぞれ、コンパレータＣＭＰ１の入力信号ＣＫＰの立上りと立下りから遅延時間Ｔ１と遅延時間Ｔ２だけ遅れて出力されて、コンパレータＣＭＰ１の出力信号ＣＬＮ１の立上りと立下りはそれぞれ、コンパレータＣＭＰ１の入力信号ＣＫＮの立上りと立下りから遅延時間Ｔ３と遅延時間Ｔ４だけ遅れて出力されて、コンパレータＣＭＰ２の出力信号ＣＬ１の立上りと立下りはそれぞれ、コンパレータＣＭＰ２の入力信号ＣＬＰ１の立上りと立下りから遅延時間Ｔ５と遅延時間Ｔ６だけ遅れて出力されて、コンパレータＣＭＰ３の出力信号ＣＬ２の立上りと立下りはそれぞれ、コンパレータＣＭＰ３の入力信号ＣＬＮ１の立上りと立下りから遅延時間Ｔ７と遅延時間Ｔ８だけ遅れて出力される。
【００６２】
コンパレータＣＭＰ１の回路構成が全差動回路である場合、遅延時間Ｔ１と遅延時間Ｔ３、遅延時間Ｔ２と遅延時間Ｔ４はほぼ同程度の遅延時間になると考えられ、さらに、コンパレータＣＭＰ２とコンパレータＣＭＰ３は同じ回路構成である場合、遅延時間Ｔ５と遅延時間Ｔ７、遅延時間Ｔ６と遅延時間Ｔ８もほぼ同程度の遅延時間になると考えられる。これより、ラッチ回路Ｌ１に入力されるクロック信号ＣＬ１の立上りの合計遅延時間ＴＳ１＝Ｔ１＋Ｔ５になり、ラッチ回路Ｌ２に入力されるクロック信号ＣＬ２の立上りの合計遅延時間ＴＳ２＝Ｔ３＋Ｔ７となり、結果ＴＳ１とＴＳ２はほぼ同程度の遅延時間になると考えられる。またラッチ回路Ｌ１とラッチ回路Ｌ２に入力される立下りの合計遅延時間についても同様に同程度の遅延時間になると考えられる。
【００６３】
さらに、ラッチ回路Ｌ１とＬ２が同じ回路構成である場合、ラッチ回路自体がデータを取り込むために必要なセットアップ時間とホールド時間も同じになるため、さらに信頼性の高いデータ取り込みが可能になる。これにより、従来のデータ取り込み回路１００における課題は解決される。
【００６４】
また、コンパレータＣＭＰ１とコンパレータＣＭＰ４の構成は図１１で示したコンパレータＣ１で、コンパレータＣＭＰ２とコンパレータＣＭＰ３、コンパレータＣＭＰ５の構成は図１１で示したコンパレータＣＳとインバータＩ１を組み合わせたブロックをコンパレータＣＯＵＴとすると、従来のデータ取り込み回路２００の構成に対して、図１１のコンパレータＣ１が１個不要になるため、消費電力増加を抑制することができる。
【００６５】
さらに、コンパレータＣＭＰ１とコンパレータＣＭＰ４の構成を図１２のコンパレータＣ２のようにコンパレータが多段に接続されたような構成にすると、従来のデータ取り込み回路２００の構成に対して、さらに消費電力増加を抑制することができる。
【００６６】
なお、コンパレータＣＭＰ１とコンパレータＣＭＰ４に入力される差動信号は信号品質調整回路を介して入力されるのがよく、さらにコンパレータＣＭＰ１とコンパレータＣＭＰ４が同じ回路構成である場合、コンパレータＣＭＰ１とコンパレータＣＭＰ４は同様の信号品質調整回路で波形を整形することができる。
【００６７】
また信号品質調整回路はインピーダンスマッチングなど信号波形を整形することを目的としており、信号波形を整形することにより、従来のデータ取り込み回路２００の場合に対して、インピーダンスマッチングがとりやすいため、信頼性の高い信号伝送、データ取り込み回路の高速動作を可能にし、かつ不要輻射も抑えることが可能になる。
【００６８】
（第２の実施形態）
図３は、本発明の第２の実施の形態のデータ取り込み回路２０の回路構成図である。
【００６９】
図３に示すように、本発明のデータ取り込み回路２０には、クロック信号ＣＫＰとクロック信号ＣＫＰの逆相信号ＣＫＮとが入力され、クロック信号ＣＫＰと同相のクロック信号ＣＬＰ１と逆相のクロック信号ＣＬＮ１を出力するコンパレータＣＭＰ１が設けられており、クロック信号ＣＬＰ１が非反転入力端子に入力され、クロック信号ＣＬＮ１が反転入力端子に入力されるコンパレータＣＭＰ２と、クロック信号ＣＬＰ１が反転入力端子に入力され、クロック信号ＣＬＮ１が非反転入力端子に入力されるコンパレータＣＭＰ３が設けられている。またコンパレータＣＭＰ２から出力される信号ＣＬ１を分周するフリップフロップ回路Ｆ１からＣＬＢ１が出力され、コンパレータＣＭＰ３から出力される信号ＣＬ２を分周するフリップフロップ回路Ｆ２からＣＬＢ２が出力される。またデータ信号ＤＡＰとデータ信号ＤＡＰのデータ逆相信号ＤＡＮとが入力され、データ信号ＤＡＰと同相のデータ信号ＤＬＰ１と逆相のデータ逆相信号ＤＬＮ１を出力するコンパレータＣＭＰ４が設けられており、データ信号ＤＬＰ１が非反転入力端子に入力され、データ逆相信号ＤＬＮ１が反転入力端子に入力されるコンパレータＣＭＰ５が設けられている。またコンパレータＣＭＰ５から出力される信号ＤＬ１をフリップフロップ回路Ｆ１から出力される信号ＣＬＢ１の立上りと立下りのタイミングで取り込むラッチ回路Ｌ１とラッチ回路Ｌ２が設けられており、コンパレータＣＭＰ５から出力される信号ＤＬ１をフリップフロップ回路Ｆ２から出力される信号ＣＬＢ２の立上りと立下りのタイミングで取り込むラッチ回路Ｌ３とラッチ回路Ｌ４が設けられている。
【００７０】
ここで、図３のデータ取り込み回路２０における各信号の動作を図４のタイミングチャートを用いて説明する。
【００７１】
コンパレータＣＭＰ１の出力信号ＣＬＰ１の立上りと立下りはそれぞれ、コンパレータＣＭＰ１の入力信号ＣＫＰの立上りと立下りから遅延時間Ｔ１と遅延時間Ｔ２だけ遅れて出力されて、コンパレータＣＭＰ１の出力信号ＣＬＮ１の立上りと立下りはそれぞれ、コンパレータＣＭＰ１の入力信号ＣＫＮの立上りと立下りから遅延時間Ｔ３と遅延時間Ｔ４だけ遅れて出力されて、コンパレータＣＭＰ２の出力信号ＣＬ１の立上りと立下りはそれぞれ、コンパレータＣＭＰ２の入力信号ＣＬＰ１の立上りと立下りから遅延時間Ｔ５と遅延時間Ｔ６だけ遅れて出力されて、コンパレータＣＭＰ３の出力信号ＣＬ２の立上りと立下りはそれぞれ、コンパレータＣＭＰ３の入力信号ＣＬＮ１の立上りと立下りから遅延時間Ｔ７と遅延時間Ｔ８だけ遅れて出力される。さらにフリップフロップ回路Ｆ１の出力信号ＣＬＢ１の立上りと立下りはそれぞれ、コンパレータＣＭＰ２の出力信号ＣＬ１の立上りから遅延時間Ｔ９と遅延時間Ｔ１０だけ遅れて出力され、フリップフロップ回路Ｆ２の出力信号ＣＬＢ２の立上りと立下りはそれぞれ、コンパレータＣＭＰ３の出力信号ＣＬ２の立上りから遅延時間Ｔ１１と遅延時間Ｔ１２だけ遅れて出力される。
【００７２】
コンパレータＣＭＰ１の回路構成が全差動回路である場合、遅延時間Ｔ１と遅延時間Ｔ３、遅延時間Ｔ２と遅延時間Ｔ４はほぼ同程度の遅延時間になると考えられ、さらに、コンパレータＣＭＰ２とコンパレータＣＭＰ３が同じ回路構成である場合、遅延時間Ｔ５と遅延時間Ｔ７、遅延時間Ｔ６と遅延時間Ｔ８もほぼ同程度の遅延時間になると考えられ、フリップフロップ回路Ｆ１とフリップフロップ回路Ｆ２が同じ回路構成である場合、遅延時間Ｔ９と遅延時間Ｔ１１、遅延時間Ｔ１０と遅延時間Ｔ１２もほぼ同程度の遅延時間になると考えられる。これより、ラッチ回路Ｌ１に入力されるクロック信号ＣＬＢ１の立上りの合計遅延時間ＴＳ１＝Ｔ１＋Ｔ５＋Ｔ９になり、ラッチ回路Ｌ３に入力されるクロック信号ＣＬＢ２の立上りの合計遅延時間ＴＳ２＝Ｔ３＋Ｔ７＋Ｔ１１ となり、結果ＴＳ１とＴＳ２はほぼ同程度の遅延時間になると考えられる。さらにフリップフロップ回路Ｆ１とＦ２の立上りと立下りの遅延時間をあわすようにトランジスタのサイズ調整を行った場合、遅延時間Ｔ９から遅延時間Ｔ１２は同程度の遅延時間になると考えられるため、ラッチ回路Ｌ２に入力されるクロック信号ＣＬＢ１の立下りの合計遅延時間はＴＳ１と同程度の遅延時間になり、ラッチ回路Ｌ４に入力されるクロック信号ＣＬＢ２の立下りの合計遅延時間はＴＳ２と同程度の遅延時間になると考えられる。
【００７３】
このような構成にすれば、データ取り込み回路１０のラッチ回路から出力される信号の動作周期に対して、データ取り込み回路２０のラッチ回路から出力される信号の動作周期は半分になるため、ラッチ回路から出力される信号の動作周期の中心のタイミングで取り込みたい場合、セットアップ、ホールドといったタイミングマージンは結果的に倍になるため、クロック信号とクロック信号の逆相信号およびデータ信号とデータ信号の逆相であるデータ逆相信号の動作周波数をあげることができ、高速動作が可能になる。
【００７４】
なお、データ取り込み回路２０では、コンパレータＣＭＰ２の出力信号ＣＬ１とコンパレータＣＭＰ３の出力信号ＣＬ２を２分周しラッチ回路に入力する構成になっているが、２分周よりも多く分周してもよい。
【００７５】
さらに、ラッチ回路のクロック入力ラインにフリップフロップ回路が設けられており、コンパレータＣＭＰ５からの出力信号ＤＬ１と遅延時間があわないため、コンパレータＣＭＰ５からの出力信号ＤＬ１に遅延調整回路を入れたほうがよいと思われる。
【００７６】
次に共通構成の表示パネル駆動回路３０の構成例について図５を使用しながら説明する。
【００７７】
図５は表示パネル駆動回路３０の構成を示すブロック図である。表示パネル駆動回路３０は、小振幅差動の表示データ信号とクロック信号を受け取るデータコンパレータ群とクロックコンパレータ群とクロックコンパレータ群からの出力信号により内部クロック信号を生成する内部クロック生成回路とデータコンパレータ群から出力される表示データ信号をラッチするためのラッチ回路を備えたデータ取り込み回路３０Ｄ、データ取り込み回路３０Ｄから出力された内部クロック信号によりＳＬ１〜ＳＬｎのラッチ信号を順次生成するシフトレジスタ３０Ｓ、データ取り込み回路３０Ｄから出力された表示データ信号をシフトレジスタ３０Ｓから出力されたラッチ信号により取り込みを行うデータラッチ回路３０ＤＬ、データラッチ回路３０ＤＬから出力されたディジタルの表示データ信号をアナログ信号に変換するＤＡ変換回路３０ＤＡ、ＤＡ変換回路３０ＤＡから出力された信号を表示パネルに出力するための出力バッファ回路３０Ｂを備えている。
【００７８】
図５の表示パネル駆動回路３０のデータ取り込み回路３０Ｄは、図１から図３で説明してきたデータ取り込み回路の構成が含まれており、高速で信頼性の高いデータ伝送とデータ取り込み、低消費電力を実現できる。
【００７９】
なお、通常図５の表示パネル駆動回路３０のデータ取り込み回路３０Ｄ、シフトレジスタ３０Ｓ、データラッチ回路３０ＤＬに供給されるディジタル電源電圧は等しいが、データ取り込み回路３０Ｄ内のコンパレータ群に供給されるディジタル電源電圧が他のディジタル電源電圧と異なるように供給してもよい。
【００８０】
電源電圧が低くなると低電力になるが、コンパレータのような回路は入力電圧範囲が狭くなりかつトランジスタの電流能力が低下するため、高速動作には不向きになる。このため、高速で動作する必要のあるコンパレータに供給する電源電圧のみ上げることで大幅な電力増加を防ぎながら高速なデータ取り込みを可能にできる。
【００８１】
また高速で動作させる必要がない場合は、無駄な消費電流を削減するために、コンパレータの電源電圧を下げることも可能である。
【００８２】
なお、コンパレータのみ異なるディジタル電源電圧を供給すると記載したが、高速で動作する必要のある他のロジック回路にも供給してもよいと考えられる。
【００８３】
次に共通構成の画像表示装置４０の構成例について図６を使用しながら説明する。
【００８４】
図６は図５で説明した表示パネル駆動回路３０を複数含む画像表示装置４０の構成を示すブロック図である。複数の画像表示素子（図示せず） が構成された液晶表示パネルＰ１と、階調電圧を供給するための複数の表示パネル駆動回路（ 一般的には、ソースドライバと称される）Ｔ１、Ｔ２、・・・、Ｔｎと、液晶表示パネルＰ１の横方向を走査する信号を出力するための複数の表示パネル駆動回路Ｒ１、Ｒ２、・・・、Ｒｍ（一般的には、ゲートドライバと称される）と、複数の表示パネル駆動回路Ｔ１、Ｔ２、・・・、Ｔｎと複数の表示パネル駆動回路Ｒ１、Ｒ２、・・・、Ｒｍを制御する信号を出力するための制御回路Ｃ１を備えている（但し、ｎ、ｍは２以上の正の整数）。
【００８５】
ここで、表示パネル駆動回路Ｔ１、Ｔ２、・・・、Ｔｎは図５で説明した表示パネル駆動回路３０である。
【００８６】
近年の液晶パネルは高精細、大画面の需要が多く、これらの要求を満たすためにデータ取り込み回路の高速化が求められており、図６のような構成にすれば、これらの要求を満たすことが可能になる。
【００８７】
また、図６のように構成された場合、液晶表示パネルＰ１と、複数の表示パネル駆動回路Ｔ１、Ｔ２、・・・、Ｔｎと、複数の表示パネル駆動回路Ｒ１、Ｒ２、・・・、Ｒｍと、制御回路Ｃ１は区別された構成になっているが、これらの全て、もしくはまとめることのできるブロックを一体化して画像表示装置４０として構成することも考えられる。
【００８８】
このような構成にすれば、複数の表示パネル駆動回路Ｔ１、Ｔ２、・・・、Ｔｎと、複数の表示パネル駆動回路Ｒ１、Ｒ２、・・・、Ｒｍと、制御回路Ｃ１を組み込むスペースや材料費が削減でき、コストを削減することができる。また使用する部品点数の削減により、信頼性の高い画像表示装置が実現できる。
【００８９】
さらに液晶表示パネルを用いた構成で説明してきたが、液晶表示パネルの他に、プラズマディスプレイパネル（ＰＤＰ）、有機ＥＬパネル、無機ＥＬパネルなどあらゆる表示パネルに適用可能である。
【００９０】
以上幾つかの実施例の説明を行ってきたが、説明を行った内容に限定されるものではなく、同様の効果が得られるような構成であれば、特に固定されるものではない。
【産業上の利用可能性】
【００９１】
本発明のデータ取り込み回路によれば、差動信号が入力されるコンパレータの出力におけるハイ区間とロー区間のディーティ比がずれたとしても、ラッチ回路におけるデータ取り込みが安定して行うことが可能であり、液晶表示装置などの画像表示装置を高速かつ低消費電力で駆動するための表示パネル駆動回路において特に有用である。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施形態のデータ取り込み回路における回路構成図
【図２】本発明の第１の実施形態のデータ取り込み回路におけるタイミングチャート
【図３】本発明の第２の実施形態のデータ取り込み回路における回路構成図
【図４】本発明の第２の実施形態のデータ取り込み回路におけるタイミングチャート
【図５】本発明の表示パネル駆動回路における回路構成図
【図６】本発明の画像表示装置における回路構成図
【図７】従来のデータ取り込み回路における回路構成図
【図８】従来のデータ取り込み回路におけるタイミングチャート
【図９】従来のデータ取り込み回路における回路構成図
【図１０】従来のデータ取り込み回路におけるタイミングチャート
【図１１】コンパレータの回路構成図
【図１２】コンパレータの回路構成図
【符号の説明】
【００９３】
１０、２０、１００、２００  データ取り込み回路
３０  表示パネル駆動回路
４０  画像表示装置
ＣＫＰ  差動クロック信号
ＣＫＮ  差動クロック信号ＣＫＰの逆相信号
ＤＡＰ  差動データ信号
ＤＡＮ  差動データ信号ＤＡＰの逆相のデータ逆相信号
ＣＭＰ１、ＣＭＰ２、ＣＭＰ３、ＣＭＰ４、ＣＭＰ５  コンパレータ
ＩＮＶ１  インバータ回路
Ｌ１、Ｌ２、Ｌ３、Ｌ４  ラッチ回路
Ｆ１、Ｆ２  フリップフロップ回路
３０Ｄ  データ取り込み回路
３０Ｓ  シフトレジスタ
３０ＤＬ  データラッチ回路
３０ＤＡ  ＤＡ変換回路
３０Ｂ  出力バッファ回路
Ｔ１、Ｔ２、Ｔｎ  表示パネル駆動回路（ソースドライバ）
Ｒ１、Ｒ２、Ｒｎ  表示パネル駆動回路（ゲートドライバ）
Ｃ１  制御回路
【図１】
2010044308.tif 000003
【図２】
2010044308.tif 000004
【図３】
2010044308.tif 000005
【図４】
2010044308.tif 000006
【図５】
2010044308.tif 000007
【図６】
2010044308.tif 000008
【図７】
2010044308.tif 000009
【図８】
2010044308.tif 000010
【図９】
2010044308.tif 000011
【図１０】
2010044308.tif 000012
【図１１】
2010044308.tif 000013
【図１２】
2010044308.tif 000014