(57)【要約】【課題】出力バッファのインピーダンス調整期間を測定できる半導体装置を提供する。【解決手段】コマンドラッチ回路２Ａは、外部からのコマンド信号（ＺＱコマンド）に応じて、ＺＱＥｎａｂｌｅ信号を発生する。ＺＱ調整回路３は、ＺＱＥｎａｂｌｅ信号が入力されると、内部に設けられたレプリカ回路のインピーダンス調整を行い、この結果をドライバコードとしてＤＱ回路４へ出力する。コマンドラッチ回路２Ａは、テストモード信号が入力されると、ＤＱ回路４を介してＺＱＥｎａｂｌｅ信号に同期したＤＱ信号を半導体装置１００の外部へ出力させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力バッファのドライバサイズ変更を行うドライバコードを生成し、前記出力バッファに対して出力するインピーダンス調整回路を備える半導体装置であって、前記インピーダンス調整回路のインピーダンス調整開始及び終了を示すインピーダンス調整開始終了信号を発生する信号発生回路を有し、前記インピーダンス調整開始終了信号に同期した信号を、前記出力バッファに接続された出力端子へ出力することを特徴とする半導体装置。
【請求項２】
前記信号発生回路は、外部からのキャリブレーションコマンドに応じて前記インピーダンス調整開始終了信号を第１の論理レベルから第２の論理レベルへと遷移させ、かつ、前記インピーダンス調整回路を活性化させ、前記インピーダンス調整回路から入力されるドライバコード生成終了信号に応じて前記インピーダンス調整開始終了信号を第２の論理レベルから第１の論理レベルへと遷移させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記インピーダンス調整回路は、前記インピーダンス調整開始終了信号が第１の論理レベルから第２の論理レベルへと遷移したことに応じてインピーダンス調整を開始する制御回路と、前記信号発生回路から出力されるクロックに応じて、前記出力バッファのドライバコードを生成するドライバコード生成回路と、前記出力バッファを構成する複数のトランジスタと同一のトランジスタ群から構成されるレプリカバッファと、を有し、前記ドライバコード生成回路は、前記レプリカバッファのインピーダンス値を変化させ、所定のインピーダンスに近づくと、前記レプリカバッファを構成するトランジスタ群のオン／オフ情報に基づき前記ドライバコードを生成し、前記出力バッファに対して出力するとともに、前記ドライバコード生成終了信号を発生することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記制御回路は、内蔵するカウンタが前記クロックをカウントし、カウント数が予め設定したカウント数に達すると、前記ドライバコード生成終了信号を発生することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記信号発生回路はオシレータ回路を有し、前記オシレータ回路は前記インピーダンス調整開始終了信号が第１の論理レベルから第２の論理レベルへと遷移することに応じて発振を開始し、前記クロックを出力する請求項３または４記載の半導体装置。
【請求項６】
前記信号発生回路は、前記インピーダンス調整開始終了信号が第１の論理レベルから第２の論理レベルへと遷移した以降において、半導体装置外部から周期的に入力される信号に同期して前記クロックを出力する請求項３または４記載の半導体装置。
【請求項７】
出力バッファのインピーダンス調整を行うキャリブレーション回路を備える半導体装置であって、前記キャリブレーション回路の開始信号に応じて活性化し、前記キャリブレーション回路の停止信号に応じて非活性化するキャリブレーション動作信号を、前記出力バッファを介して出力することを特徴とする半導体装置。
【請求項８】
制御回路と、前記制御回路からのＺＱコマンドに応じてＺＱ動作信号を活性化するコマンドラッチ回路と、前記ＺＱ動作信号の活性化に応じて、出力バッファのインピーダンス調整を行うＺＱ調整回路と、前記ＺＱ調整回路のインピーダンス調整結果に基づき、出力バッファのインピーダンスが調整され、かつ、前記ＺＱ動作信号の活性化に応じてＤＱ信号を出力するＤＱ回路と、を備えることを特徴とする半導体装置。
【請求項９】
前記ＺＱ調整回路はカウンタ回路を備え、前記カウンタ回路が所定数カウントすると、前記ＺＱ調整回路は停止信号を前記コマンドラッチ回路に出力し、前記ＺＱ動作信号は前記停止信号に応じて非活性化することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ＺＱ調整回路は、前記インピーダンス調整が終了すると、停止信号を前記コマンドラッチ回路に出力し、前記ＺＱ動作信号は前記停止信号に応じて非活性化することを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記コマンドラッチ回路は、オシレータ回路を備え、前記オシレータ回路は、前記ＺＱ動作信号に応じて内部クロックを前記ＺＱ調整回路に出力することを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記コマンドラッチ回路には、外部クロックが入力され、前記オシレータ回路は、前記ＺＱ動作信号に応じて前記外部クロックを前記ＺＱ調整回路に出力することを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に含まれる出力バッファのインピーダンスを調整するキャリブレーション回路を備えた、例えばＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭに代表される半導体装置においては、高速なデータ転送を実行するために、伝送系のインピーダンス調整をとり、反射によるデータ転送波形の歪みを抑える必要がある。
このようなインピーダンス調整は、いわゆるキャリブレーション回路により出力バッファ回路のインピーダンスを調整することで行われている。
例えば、特許文献１には、外部クロックの周期の６４倍のキャリブレーション期間において、出力バッファのインピーダンスを調整する技術が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４８３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、キャリブレーション回路は、複数のトランジスタが並列接続されたレプリカバッファ回路に接続されたキャリブレーション端子（ＺＱ端子）と、ＺＱ端子に現れる電圧と基準電圧を比較するコンパレータから構成される。
そして、ＺＱ端子に外部抵抗を接続して、外部抵抗に釣り合うトランジスタの組み合わせを求め、組み合わせ結果を出力バッファ回路へ反映させることで、出力バッファ回路のインピーダンスを所定の値に設定する。
【０００５】
ここで、レプリカバッファ回路を構成するトランジスタの組み合わせを求めるには、コンパレータによる電圧比較や構成トランジスタの変更等に費やすキャリブレーション期間を要する。
このキャリブレーション期間は、外部クロックの周期に依存するため、外部クロックの周波数が高くなると、キャリブレーション期間が短くなり、精度よくインピーダンス調整を行うことが難しくなる。
【０００６】
この点に鑑み、キャリブレーションを外部クロックではなく、外部クロックから発生する内部クロックによりオシレータ回路を動作させ、この出力によりキャリブレーション回路を動作させる方式が開発されている。
一方、オシレータ回路の出力により、キャリブレーションを行う方式では、プロセスばらつきや動作状況により、オシレータ回路の周期が変動し、それに応じてキャリブレーション期間も変動する。また、キャリブレーションが適正に行われたかどうかをチェックする試験においては、キャリブレーション期間が不明であったため、長めにキャリブレーション期間を設定して試験を行っていた。従って、キャリブレーションをチェックする試験時間が伸び、試験コストも増加するという問題があった。
また、外部クロックに依存してキャリブレーションを行う方式であっても、実際にキャリブレーションに要する期間が不明であったため、キャリブレーションをチェックする試験時間が伸び、試験コストも増加するという問題があった。
【課題を解決するための手段】
【０００７】
本発明は、出力バッファのドライバサイズ変更を行うドライバコードを生成し、出力バッファに対して出力するインピーダンス調整回路を備える半導体装置であって、インピーダンス調整回路のインピーダンス調整開始及び終了を示すインピーダンス調整開始終了信号を発生する信号発生回路を有し、インピーダンス調整開始終了信号に同期した信号を、出力バッファに接続された出力端子へ出力することを特徴とする半導体装置である。
【発明の効果】
【０００８】
この発明によれば、信号発生回路は、インピーダンス調整回路のインピーダンス調整開始及び終了を示す信号を発生する。また、出力バッファ回路は、インピーダンス調整開始終了信号に同期した信号を、出力バッファ回路に接続された出力端子へ出力する。
従って、出力端子へ出力された信号の論理レベルの遷移時刻を、例えばテスタで測定することにより、キャリブレーション期間の開始と終了時刻を求めることができ、キャリブレーション期間を測定できる。従って、測定したキャリブレーション期間により、実際にキャリブレーションを行うことで、キャリブレーションをチェックする試験時間を短縮でき、試験コストを削減できる効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態による半導体装置のブロック図である。
【図２】図１の半導体装置におけるコマンドラッチ回路のブロック図である。
【図３】図１の半導体装置におけるＺＱ調整回路のブロック図である。
【図４】図１の半導体装置におけるＤＱ回路のブロック図である。
【図５】図１の半導体装置における主要信号の動作を示すタイミングチャートである。
【図６】図１の半導体装置における主要信号の動作を示すタイミングチャートである。
【図７】本発明の第２の実施形態によるコマンドラッチ回路のブロック図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の実施形態である半導体装置１００のブロック図である。
図１において、半導体装置１００は、制御回路１、コマンドラッチ回路２Ａ、ＺＱ調整回路３、ＤＱ回路４、モードセレクト回路５から構成される。
本実施形態において、半導体装置１００は、キャリブレーションコマンドが入力されると、ＺＱ端子に接続された外付け抵抗素子ＥＲと内蔵するレプリカバッファの間で、インピーダンス調整（ＺＱ調整）を行う。そして、ＤＱ回路４は、この調整結果を反映させて、出力バッファのドライバサイズ変更を行う。また、ＤＱ回路４は、インピーダンス調整期間中において、インピーダンス調整開始及び終了を示す信号（ＺＱＥｎａｂｌｅ信号）に同期した信号を入出力パッドへ出力する。
以下、この構成について詳細に説明する。
【００１１】
制御回路１は、半導体装置１００の外部からコマンド信号が入力され、入力されたコマンドに応じて、半導体装置１００に所望の動作を行わせる回路である。
コマンド入力は、図１において図示していないが、例えばＤＲＡＭの場合は、半導体装置１００の端子に入力されるＣＳＢ（Chip Select Bar）、ＲＡＳＢ（Row Address Strobe Bar）、ＣＡＳＢ（Column Address Strobe Bar）、ＷＥＢ（Write Enable Bar）といった信号の論理レベルの組み合わせにより決まる命令入力である。
【００１２】
コマンド入力には、図１においては図示していないメモリセルとＤＱ回路４の間で、メモリセルに記憶されたデータの読み出し書き込み動作を指示するリードコマンド（ＲＥＡＤコマンド）やライトコマンド（ＷＲＩＴコマンド）などがある。
また、キャリブレーションコマンドも、本コマンドにより半導体装置１００へ入力される。制御回路１は、キャリブレーションコマンドが入力されると、ＺＱコマンドをコマンドラッチ回路２Ａに対して出力する。
【００１３】
コマンドラッチ回路２Ａは、制御回路１から入力されるＺＱコマンドとモードセレクト回路から入力されるテストモード信号の論理レベルに応じて、ＺＱＥｎａｂｌｅ信号とＺＱＣＬＫを発生させ、前者をＺＱ調整回路３及びＤＱ回路４に対して、後者をＺＱ調整回路３に対してそれぞれ出力する回路である。
【００１４】
ＺＱ調整回路３は、ＺＱＥｎａｂｌｅ信号が入力されると、入力されるＺＱＣＬＫに同期して、ＺＱ端子に接続された外付け抵抗素子ＥＲと内蔵するレプリカバッファの間でインピーダンス調整（ＺＱ調整）を行い、この調整結果をＤＱＰＵドライバコード、ＤＱＰＤドライバコードとしてＤＱ回路４に対して出力し、ＤＱ回路４の出力インピーダンス調整を行う回路である。
また、ＺＱ調整回路３は、内蔵するカウンタ回路３８がＺＱＣＬＫのクロック数を所定数カウントするとＺＱエンド信号を、ＺＱ調整終了を受けてＣＡＬエンド信号を、それぞれコマンドラッチ回路２Ａに対して出力する。
【００１５】
ＤＱ回路４は、図１においては図示していないメモリセルと入出力ピンの間でデータを入出力する回路である。
ＤＱ回路４は、ＺＱ調整回路３から入力されるＤＱＰＵドライバコード、ＤＱＰＤドライバコードにより、後述するように出力バッファのドライバサイズを変更し、出力インピーダンスを調整する。そして、ＤＱ回路４は、リードコマンド（ＲＥＡＤコマンド）に応答した動作において、出力インピーダンスが調整された状態で、メモリセルのデータを入出力ピンへ出力する。
一方、本実施形態のテストモード動作において、ＤＱ回路４は、ＺＱＥｎａｂｌｅ信号に同期した信号を入出力ピンへ出力する。
【００１６】
モードセレクト回路５は、半導体装置１００の外部からモードセレクト信号が入力され、テストモード信号を発生する回路である。
ここで、モードセレクト信号は、専用のテスト用端子から入力されてもよいし、例えばＤＲＡＭであれば、上述のテストコマンド入力の論理レベルと、図１においては図示していない外部アドレス端子から入力されるアドレス入力の論理レベルの組み合わせにより、テストモード信号を発生する構成としてもよい。
モードセレクト回路５は、テストモード信号をコマンドラッチ回路２Ａ及びＤＱ回路４に対して出力する。
【００１７】
図２は、図１の半導体装置１００におけるコマンドラッチ回路２Ａのブロック図である。図２において、コマンドラッチ回路２Ａは、インバータ回路２１、インバータ回路２２、ＮＡＮＤ回路２３、ＮＡＮＤ回路２４及びＯＳＣ回路２５回路から構成される。
インバータ回路２１は、ＺＱコマンドが入力され、その論理反転信号／Ｓ（Set Bar）を出力する回路である。
また、インバータ回路２２は、ＺＱエンド信号またはＣＡＬエンド信号が入力され、その論理反転信号／Ｒ（Reset Bar）を出力する回路である。
なお、インバータ回路２２に、ＺＱエンド信号またはＣＡＬエンド信号のいずれが入力されるかは、テストモード信号により決定される。
【００１８】
ＮＡＮＤ回路２３は、／Ｓ及びＮＡＮＤ回路２４の出力が入力され、ＺＱＥｎａｂｌｅ信号を出力する否定論理積回路である。
また、ＮＡＮＤ回路２４は、ＺＱＥｎａｂｌｅ信号及び／Ｒが入力される否定論理積回路であり、出力端子はＮＡＮＤ回路２３の入力へと接続される。
【００１９】
ＮＡＮＤ回路２３及びＮＡＮＤ回路２４により、ＲＳフリップフロップ（Reset Set Flip Flop）を構成する。
すなわち、図２における／Ｓ入力の論理レベルを１から０へと遷移させると、出力であるＺＱＥｎａｂｌｅ信号の論理レベルが０から１へと遷移する。
一方、ＺＱＥｎａｂｌｅ信号の論理レベルが１の状態で，／Ｒ入力の論理レベルを１から０へと遷移させると、出力であるＺＱＥｎａｂｌｅ信号の論理レベルが１から０へと遷移する。
【００２０】
ＯＳＣ回路２５（Oscillator回路）としては、例えば、リングオシレータ回路が適用される。
リングオシレータ回路は、奇数個のインバータ回路から構成され、各インバータの出力端子が鎖状に別のインバータへの入力端子へ入力され、最終段のインバータの出力端子が初段のインバータの入力端子と接続され、全体としてリング構造になっている回路である。
ここで、各インバータ回路は有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。リングオシレータ回路は、このプロセスが繰り返されることで発振する回路である。
【００２１】
以上より、図２に示すコマンドラッチ回路２Ａは、ＺＱコマンドが入力されるとＺＱＥｎａｂｌｅ信号を出力し、ＺＱエンド信号またはＣＡＬエンド信号が入力されるとＺＱＥｎａｂｌｅ信号の出力を停止する。
オシレータ回路は、ＺＱＥｎａｂｌｅ信号が入力されると発振し、ＺＱＣＬＫを周期的に生成しＺＱ調整回路３に対して出力する。
【００２２】
図３は、図１の半導体装置１００におけるＺＱ調整回路３のブロック図である。
図３において、ＺＱ調整回路３はＺＱ制御回路３１、ドライバコード生成回路３２、Ｖｒｅｆジェネレータ３３、ＺＱレベルコンパレータ３４、ＰＵレプリカ３５，３６、ＰＤレプリカ３７から構成され、ＺＱ端子に接続された外付け抵抗素子ＥＲと内蔵するレプリカバッファの間でインピーダンス調整（ＺＱ調整）を行い、この調整結果をＤＱＰＵドライバコード、ＤＱＰＤドライバコードとしてＤＱ回路４に対して出力し、ＤＱ回路４の出力インピーダンス調整を行う。
【００２３】
ＺＱ制御回路３１は、ＺＱＥｎａｂｌｅ信号が入力されると、Ｖｒｅｆジェネレータ３３に対してＶｒｅｆイネーブルを、ＺＱレベルコンパレータ３４に対してコンパレータイネーブルを、ＰＵレプリカ３５，３６に対してＰＵドライバイネーブルを、ＰＤレプリカ３７に対してＰＤドライバイネーブルを、それぞれ出力する。そして、ＺＱパッドに接続された外付け抵抗素子ＥＲの抵抗値と、各レプリカのオン抵抗値を近づける調整（ＺＱ調整）を開始するよう制御する回路である。
また、ＺＱ制御回路３１は、カウンタ回路３８を備えており、ＺＱＣＬＫのクロック数を計数し、カウンタにセットされた所定のカウント数に達すると、ＺＱエンド信号をコマンドラッチ回路２Ａに対して出力する。ここで、セットされたカウンタ数は、後述のドライバコード生成回路３２がレプリカ回路に対して出力するＺＱドライバコードの変更回数により定められる数である。例えば、レプリカバッファが、インピーダンス調整において５つのトランジスタでオン／オフ制御される場合は、カウント数は２の５乗である３２が設定され、カウンタ回路は、ＺＱＣＬＫのクロック数が３２に達すると、ＺＱエンド信号をコマンドラッチ回路２Ａに対して出力する。
【００２４】
ドライバコード生成回路３２は、ＺＱＣＬＫの入力に応じて、例えば時系列に入力されるＺＱＣＬＫの立上りエッジに同期して、ＰＵレプリカ３５，３６及びＰＤレプリカ３７に対して、ＺＱドライバコード（ＺＱＰＵドライバコード、ＺＱＰＤドライバコード）を出力し、レプリカ回路の出力インピーダンスを変更させる回路である。
また、ドライバコード生成回路３２は、ＰＵレプリカ３６及びＰＤレプリカ３７のＺＱ調整が終了すると、すなわち、ＺＱレベルコンパレータ３４からＰＵヒット及びＰＤヒットの両信号が入力されると、コマンドラッチ回路２Ａに対してＺＱ調整終了信号であるＣＡＬエンド信号を、ＤＱ回路４に対してＤＱＰＵドライバコード及びＤＱＰＤドライバコードを出力する。
【００２５】
Ｖｒｅｆジェネレータ３３は、ＺＱ制御回路３１からＶｒｅｆイネーブルが入力されると、基準電圧ＶｒｅｆをＺＱレベルコンパレータ３４に対して出力する回路である。
ここで、基準電圧Ｖｒｅｆの電位は，例えばＰＵレプリカ３５，３６が接続される電源ＶＤＤＱ端子の電位と、ＰＤレプリカ３７が接続される接地電位との中間の電圧である。
【００２６】
ＺＱレベルコンパレータ３４は、上述の基準電圧Ｖｒｅｆが入力され、この電位とＺＱパッドの電位またはＰＤ調整接点の電位を比較する回路である。
また、基準電圧Ｖｒｅｆの電位とＰＤ調整接点の電位が近くなると、ドライバコード生成回路３２に対してＰＵヒット及びＰＤヒットの両信号を順番に出力する。
【００２７】
ＰＵレプリカ３５は、電源電圧ＶＤＤＱに対して並列接続された６つのＰチャネル型ＭＯＳトランジスタ１１１〜１１６と、一端がこれらトランジスタのドレインに接続された抵抗素子１１９から構成されている。
なお、抵抗素子１１９の他端は、キャリブレーション端子であるＺＱパッドに接続されている。
また、Ｐチャネル型ＭＯＳトランジスタ１１１〜１１６のＬ（ゲート長）およびＷ（ゲート幅Ｗ）は、後述するＤＱ回路４におけるＰＵ回路４６を構成するＰチャネル型ＭＯＳトランジスタ２２１〜２２６トランジスタのＬおよびＷと同一である。
また、抵抗素子１１９の抵抗値は、ＰＵ回路４６を構成する抵抗素子１２９の抵抗値と同一である。なお、ＰＵレプリカ３５を構成するＰチャネル型ＭＯＳトランジスタの数を６としたが、この数に限定されるものではなく、いくつであってもよい。
【００２８】
Ｐチャネル型ＭＯＳトランジスタ１１１〜１１５のゲート端子には、ドライバコード生成回路３２よりＺＱＰＵドライバコードが、Ｐチャネル型ＭＯＳトランジスタ１１６のゲート端子には、ＺＱ制御回路３１よりＰＵドライバイネーブルが入力される。なお、ＺＱＰＵドライバコードは５つの信号を纏めて表記しており、Ｐチャネル型ＭＯＳトランジスタ１１１〜１１５は、これらの信号により、個別にオン／オフ制御される。
【００２９】
インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、例えば、Ｐチャネル型ＭＯＳトランジスタ１１６のＷ／Ｌ比を「１」とした場合、Ｐチャネル型ＭＯＳトランジスタ１１１〜１１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」、「３２」と設定できる。
【００３０】
従って、ＺＱＰＵドライバコードによってオンさせるＰチャネル型ＭＯＳトランジスタ１１１〜１１５を適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗と抵抗素子１１９からなるＰＵレプリカ３５のオン抵抗を、ＺＱパッドに接続された外付け抵抗素子ＥＲの抵抗値に近づけることができる。
すなわち、抵抗素子１１９の抵抗値が、例えば１２０Ωに設計されており、外付け抵抗素子ＥＲの抵抗値の抵抗値が２４０Ωであるとする。この場合、Ｐチャネル型ＭＯＳトランジスタ１１１〜１１６からなる並列回路はオン状態において、オン抵抗が１２０Ωとなるように、ＺＱＰＵドライバコードの論理レベルが決定される。
【００３１】
ＰＵレプリカ３６についても、抵抗素子１２９の他端がＰＤ調整接点に接続されている他は、ＰＵレプリカ３５と同一の回路構成を有している。
Ｐチャネル型ＭＯＳトランジスタ１２１〜１２６のＬおよびＷは、それぞれＰチャネル型ＭＯＳトランジスタ１１１〜１１６トランジスタのＬおよびＷと同一である。また、抵抗素子１２９の抵抗値は、抵抗素子１１９の抵抗値と同一である。
【００３２】
ＰＵレプリカ３６に含まれる６つのＰチャネル型ＭＯＳトランジスタ１２１〜１２６のゲート端子には、ＰＵレプリカ３５と同じく、ＺＱＰＵドライバコードとＰＵドライバイネーブルが入力される。
従って、ＰＵレプリカ３６は、ＰＵレプリカ３５のインピーダンス調整結果がそのまま反映され、ＰＤレプリカ３７のインピーダンス調整に利用される。
【００３３】
ＰＤレプリカ３７は、接地電圧ＧＮＤに対して並列接続された６つのＮチャネル型ＭＯＳトランジスタ１３１〜１３６と、一端がこれらトランジスタのドレインに接続された抵抗素子１３９から構成されている。なお、抵抗素子１３９の他端は、ＰＤ調整接点に接続されている。
また、Ｎチャネル型ＭＯＳトランジスタ１３１〜１３６のＬおよびＷは、後述するＤＱ回路４におけるＰＤ回路４７を構成するＮチャネル型ＭＯＳトランジスタ２３１〜２３６トランジスタのＬおよびＷと同一である。また、抵抗素子１３９の抵抗値は、ＰＤ回路４７を構成する抵抗素子２３９の抵抗値と同一である。
【００３４】
Ｎチャネル型ＭＯＳトランジスタ１３１〜１３５のゲート端子には、ドライバコード生成回路３２よりＺＱＰＤドライバコードが、Ｎチャネル型ＭＯＳトランジスタ１３６のゲート端子には、ＺＱ制御回路３１よりＰＤドライバイネーブルが入力される。なお、ＺＱＰＤドライバコードは５つの信号を纏めて表記しており、Ｎチャネル型ＭＯＳトランジスタ１３１〜１３５は、これらの信号により、個別にオン／オフ制御される。
【００３５】
従って、ＺＱＰＤドライバコードによってオンさせるＮチャネル型ＭＯＳトランジスタ１３１〜１３５を適宜選択することによって、ＰＤレプリカ３７のオン抵抗値とＰＵレプリカ３６のオン抵抗値を近づけることができる。
また、ＰＵレプリカ３６のオン抵抗値は、ＰＵレプリカ３５のオン抵抗値と近いことから、ＰＤレプリカ３７のオン抵抗値を外付け抵抗素子ＥＲの抵抗値に近づけることができる。
【００３６】
以上より、図３に示すＺＱ調整回路３においては、ＺＱ制御回路３１がＺＱＥｎａｂｌｅ信号の論理レベルが０から１へ遷移することでＺＱ調整を開始させる。
具体的には、ＺＱ制御回路３１は、ＶｒｅｆイネーブルをＶｒｅｆジェネレータ３３へ出力する。また、ＺＱ制御回路３１は、コンパレータイネーブルをＺＱレベルコンパレータ３４へ出力する。
【００３７】
ＺＱレベルコンパレータ３４は、基準電圧Ｖｒｅｆの電位とＺＱパッドの電位の電位比較を行い、ＰＵレプリカ３５に入力されるＺＱＰＵドライバコードの論理レベルを決定し、ＰＵヒットをドライバコード生成回路３２へ出力する。
また、ＺＱレベルコンパレータ３４は、基準電圧Ｖｒｅｆの電位とＰＤ調整接点の電位の電位比較を行い、ＰＤレプリカ３７に入力されるＺＱＰＤドライバコードの論理レベルを決定し、ＰＤヒットをドライバコード生成回路３２へ出力する。
【００３８】
ＺＱ制御回路３１は、カウンタ回路を備えておりＺＱＣＬＫをカウントし、所定数カウントするとＺＱエンド信号をコマンドラッチ回路２Ａに対して出力する。
【００３９】
ドライバコード生成回路３２は、ＰＵヒットが入力されるまでの期間において、ＺＱＣＬＫに応じてＰＵドライバコードを更新する。また、ＰＤヒットが入力されるまでの期間において、ＺＱＣＬＫに応じてＰＤドライバコードを更新する。
また、ドライバコード生成回路３２は、調整が終了すると（ＰＵヒット及びＰＤヒットの双方が入力されと）、ＣＡＬエンド信号をコマンドラッチ回路２Ａに対して出力し、ＤＱＰＵドライバコード、ＤＱＰＤドライバコードをＤＱ回路４に対して出力する。
【００４０】
図４は、図１の半導体装置１００におけるＤＱ回路４のブロック図である。図４において、ＤＱ回路はセレクタ回路４１、Ｐｃｈ選択回路４３、Ｎｃｈ選択回路４４、入力回路４５、ＰＵ回路４６、ＰＤ回路４７から構成される。
【００４１】
セレクタ回路４１は、Ｎチャネル型ＭＯＳトランジスタ２１１、Ｐチャネル型ＭＯＳトランジスタ２１２、インバータ回路４２から構成される。
Ｎチャネル型ＭＯＳトランジスタ２１１のゲート端子には、テストモード信号が入力され、ドレイン端子にはＺＱＥｎａｂｌｅ信号が入力され、ソース端子には出力信号が入力される。ここで、出力信号は、図４においては図示していないメモリセルに記憶されたデータ０または１を入出力ピンへデータ出力するための信号である。
【００４２】
Ｐチャネル型ＭＯＳトランジスタ２１２のゲート端子には、インバータ回路４２の出力信号が入力され、ソース端子にはＺＱＥｎａｂｌｅ信号が入力され、ドレイン端子には出力信号が入力される。また、インバータ回路４２は、テストモード信号の論理レベルを反転させる論理反転回路である。
【００４３】
従って、セレクタ回路４１は、通常の読み出し動作においては、テストモード信号の論理レベルが０であるため、Ｎチャネル型ＭＯＳトランジスタ２１１、Ｐチャネル型ＭＯＳトランジスタ２１２ともにオフしている。
一方、セレクタ回路４１は、テストモード動作においてはテストモード信号の論理レベルが１であるため、Ｎチャネル型ＭＯＳトランジスタ２１１、Ｐチャネル型ＭＯＳトランジスタ２１２ともにオンしており、ＺＱＥｎａｂｌｅ信号が出力信号となる。従って、Ｐｃｈ選択回路４３およびＮｃｈ選択回路４４は、ＺＱＥｎａｂｌｅ信号が入力される。
【００４４】
Ｐｃｈ選択回路４３は、上述の出力信号およびＤＱＰＵドライバコードが入力され、出力信号の論理レベルに応じて、ＰＵ回路４６を構成するＰチャネル型ＭＯＳトランジスタのオン／オフを制御する信号であるＤＱＰＵドライバイネーブルおよびＰＵドライバコードを出力する回路である。
【００４５】
Ｎｃｈ選択回路４４は、上述の出力信号およびＤＱＰＤドライバコードが入力され、出力信号の論理レベルに応じて、ＰＤ回路４７を構成するＮチャネル型ＭＯＳトランジスタのオン／オフを制御する信号であるＤＱＰＤドライバイネーブルおよびＰＤドライバコードを出力する回路である。
【００４６】
入力回路４５は、半導体装置１００の書き込み動作において、入出力ピンの論理レベルに応じて、入力信号を出力する回路である。ここで、入力信号は、図４においては図示していないメモリセルへデータ０または１を記憶させるための信号である。
【００４７】
ＰＵ回路４６は、電源電圧ＶＤＤＱに対して並列接続された６つのＰチャネル型ＭＯＳトランジスタ２２１〜２２６と、一端がこれらトランジスタのドレインに接続された抵抗素子２２９から構成されている。なお、抵抗素子２２９の他端は、入出力ピンに接続されている。
また、Ｐチャネル型ＭＯＳトランジスタ２２１〜２２６のＬおよびＷは、それぞれＺＱ調整回路３におけるＰＵレプリカ３６を構成するＰチャネル型ＭＯＳトランジスタ１２１〜１２６トランジスタのＬおよびＷと同一である。また、抵抗素子２２９の抵抗値は、ＰＵレプリカ３６を構成する抵抗素子１２９の抵抗値と同一である。
【００４８】
Ｐチャネル型ＭＯＳトランジスタ２２１〜２２６のゲート端子には、Ｐｃｈ選択回路４３からＰＵドライバコードとＤＱＰＵドライバイネーブルが入力される。
ここで、Ｐチャネル型ＭＯＳトランジスタ２２１〜２２５は、ＺＱ調整回路３におけるインピーダンス調整結果を反映したＤＱＰＵドライバコードに応じて、ＰＵドライバコードによってオン／オフ制御される。
【００４９】
ＰＤ回路４７は、接地電圧ＧＮＤに対して並列接続された６つのＮチャネル型ＭＯＳトランジスタ２３１〜２３６と、一端がこれらトランジスタのドレインに接続された抵抗素子２３９から構成されている。なお、抵抗素子２３９の他端は、入出力ピンに接続されている。
また、Ｎチャネル型ＭＯＳトランジスタ２３１〜２３６のＬおよびＷは、それぞれＺＱ調整回路３におけるＰＤレプリカ３７を構成するＮチャネル型ＭＯＳトランジスタ１３１〜１３６トランジスタのＬおよびＷと同一である。また、抵抗素子２３９の抵抗値は、ＰＤレプリカ３７を構成する抵抗素子１３９の抵抗値と同一である。
【００５０】
Ｎチャネル型ＭＯＳトランジスタ２３１〜２３６のゲート端子には、Ｎｃｈ選択回路４４からＰＤドライバコードとＤＱＰＤドライバイネーブルが入力される。
ここで、Ｎチャネル型ＭＯＳトランジスタ２３１〜２３５は、ＺＱ調整回路３におけるインピーダンス調整結果を反映したＤＱＰＤドライバコードに応じて、ＰＤドライバコードによってオン／オフ制御される。
【００５１】
以上より、ＤＱ回路４は、通常の読み出し動作においては、メモリセルに記憶されたデータが０の場合、Ｎチャネル型ＭＯＳトランジスタ２３６がオンし、また、ＰＤドライバコードのうち論理レベルが１となる信号が入力するＮチャネル型ＭＯＳトランジスタ２３１〜２３５のいずれかがオンすることにより、論理レベルが０のＤＱ信号を入出力ピンへ出力する。
【００５２】
また、メモリセルに記憶されたデータが１の場合は、Ｐチャネル型ＭＯＳトランジスタ２２６がオンし、また、ＰＵドライバコードのうち論理レベルが０となる信号が入力するＰチャネル型ＭＯＳトランジスタ２２１〜２２５がオンすることにより、論理レベルが１のＤＱ信号を入出力ピンへ出力する。
【００５３】
一方、ＤＱ回路４は、テストモード動作においては、ＺＱＥｎａｂｌｅ信号の論理レベルに応じた論理レベルのＤＱ信号を入出力ピンへ出力する。
【００５４】
図１に戻って、半導体装置１００のテストモード動作について図５を用いて説明する。図５は、図１の半導体装置１００における主要信号の動作を示すタイミングチャートであり、主要信号の論理レベルが時間の経過により０と１の間で遷移する様子を示している。
また、図５は、コマンドラッチ回路２Ａにおけるインバータ回路２２にＺＱエンド信号が入力される場合のタイミングチャートを示している。
【００５５】
初期状態においては、図５における信号は全て論理レベルが０の状態にある。
時刻ｔ０において、モードセレクト回路５が、テストモード信号の論理レベルを０から１へ遷移させる。
これにより、ＤＱ回路４のセレクタ回路４１は、Ｎチャネル型ＭＯＳトランジスタ２１１およびＰチャネル型ＭＯＳトランジスタ２１２がオンするので、出力信号の論理レベルをＺＱＥｎａｂｌｅ信号の論理レベルと同じ０にする。
【００５６】
これを受けて、Ｎｃｈ選択回路４４は、その出力のうち少なくともＤＱＰＤドライバイネーブルの論理レベルを１とする。すると、ＰＤ回路４７のＮチャネル型ＭＯＳトランジスタ２３１〜２３６のうち少なくともＮチャネル型ＭＯＳトランジスタ２３６がオンし、入出力ピンへ出力するＤＱ信号の論理レベルを０に確定させる。
【００５７】
続いて、テストモード信号の論理レベルが１を維持している状態で、時刻ｔ１において制御回路１が外部からのコマンド信号に応じて、ＺＱコマンドの論理レベルを０から１へと遷移させる。
コマンドラッチ回路２Ａは、インバータ回路２１によりＮＡＮＤ回路２３の／Ｓ入力の論理レベルが１から０へと遷移することで、ＺＱＥｎａｂｌｅ信号の論理レベルを０から１へと遷移させる。
続いて、ＯＳＣ回路２５は発振を開始し、時刻ｔ２以降においてＺＱＣＬＫを周期的に発生させる。
なお、図５において、ＺＱコマンドは、所謂ワンショットパルスであり、時刻ｔ２以前において論理レベルが０に戻り、ＮＡＮＤ回路２３の／Ｓ入力も論理レベルが１へ戻る。しかし、ＮＡＮＤ回路２４は、ＺＱＥｎａｂｌｅ信号の論理レベルが１であるので、入力される２信号の論理レベルがいずれも１となる。これにより、ＮＡＮＤ回路２４は、ＮＡＮＤ回路２３の他方の入力信号の論理レベルを０にしている。従って、ＮＡＮＤ回路２３は、ＺＱＥｎａｂｌｅ信号の論理レベルを１のまま維持する。
【００５８】
ＺＱ調整回路３においては、ＺＱ制御回路３１が、内蔵するカウンタ回路３８によりＺＱＣＬＫのカウント数をカウントし始める。また、ＺＱ制御回路３１は、ＺＱＥｎａｂｌｅ信号の論理レベルの遷移を受けて、Ｖｒｅｆジェネレータ３３およびＺＱレベルコンパレータ３４を活性化させる。併せて、ＰＵドライバイネーブルの論理レベルを０とし、ＰＵレプリカ３５のＰチャネル型ＭＯＳトランジスタ１１６をオンさせる。
【００５９】
ドライバコード生成回路３２は、時刻ｔ２以降ＺＱＣＬＫが入力されるたびに、ＺＱＰＵドライバコード、すなわちＰチャネル型ＭＯＳトランジスタ１１１〜１１５のゲート端子へ入力される５つの信号の論理レベル、すなわち５ビット分の論理レベルを変更させる。
【００６０】
ＺＱレベルコンパレータ３４は、ＺＱパッドの電位と基準電圧Ｖｒｅｆの電位（０．５×ＶＤＤＱ）の電位比較に基づいてＰＵヒット信号の論理レベルを定める。このヒットしたときの５ビット分のデータがＤＱＰＵドライバコードのデータとなる。
【００６１】
次に、ＺＱレベルコンパレータは、ＺＱＣＬＫが入力されるたびに、ＺＱＰＤドライバコード、すなわちＮチャネル型ＭＯＳトランジスタ１３１〜１３５のゲート端子へ入力される５つの信号の論理レベル、すなわち５ビット分の論理レベルを変更させる。なお、変更開始前において、ＺＱ制御回路３１は、ＰＤドライバイネーブルの論理レベルを１と遷移させ、ＰＤレプリカ３７のＮチャネル型ＭＯＳトランジスタ１３６をオンさせている。
【００６２】
ＺＱレベルコンパレータ３４は、ＰＤ調整接点の電位と基準電圧Ｖｒｅｆの電位（０．５×ＶＤＤＱ）の電位比較に基づいてＰＤヒット信号の論理レベルを定める。このヒットしたときの５ビット分のデータがＤＱＰＤドライバコードのデータとなる。なお、ＰＵレプリカ３５のオン抵抗値とＰＵレプリカ３６のオン抵抗値は、ほぼ近いので、ヒットしたときのＰＤレプリカ３７のオン抵抗値は、外付け抵抗素子ＥＲの抵抗値に近づいたものとなる。
【００６３】
ドライバコード生成回路３２は、ＰＵヒット、ＰＤヒットの両信号が入力されると、ＣＡＬエンド信号を出力する。なお、コマンドラッチ回路２ＡにＣＡＬエンド信号が入力される場合は、後述するようにＺＱＥｎａｂｌｅ信号の論理レベルが遷移する。しかし、ここではＺＱエンド信号が入力されているので、コマンドラッチ回路２Ａは、ＺＱＥｎａｂｌｅ信号の論理レベルを１のまま維持する。
また、ドライバコード生成回路３２は、上述のように決定されたＤＱＰＵドライバコードおよびＤＱＰＤドライバコードを、ＤＱ回路４におけるＰｃｈ選択回路４３、Ｎｃｈ選択回路４４に対してそれぞれ出力する。
【００６４】
ＤＱ回路４においては、セレクタ回路４１が、時刻ｔ２において出力信号の論理レベルを０から１へと遷移させる。
これを受けて、Ｎｃｈ選択回路４４は、Ｎチャネル型ＭＯＳトランジスタ２３１〜２３６のゲート端子へ入力される信号のうち論理レベルが１の信号の論理レベルを０にし、Ｎチャネル型ＭＯＳトランジスタをオフさせる。
一方、Ｐｃｈ選択回路４３は、その出力のうち少なくともＤＱＰＵドライバイネーブルの論理レベルを０とする。すると、ＰＵ回路４６のＰチャネル型ＭＯＳトランジスタ２２６がオンし、入出力ピンへ出力するＤＱ信号の論理レベルを１に遷移させる。
【００６５】
時刻ｔ４において、ＺＱ調整回路３内のカウンタ回路３８がＺＱＣＬＫのカウント数の所定数を数え終わる。
これを受けて、ＺＱ調整回路３は、時刻ｔ５にＺＱエンド信号の論理レベルを０から１へと遷移させる。なお、図５において、ＺＱ調整回路３はＺＱＣＬＫの９カウント目に応じて、ＺＱエンド信号を出力しているが、所定のカウント数は、この数字に限られるものではなく、任意に設定できる。
【００６６】
コマンドラッチ回路２Ａにおいて、ＺＱエンド信号の論理レベルが１へ遷移することで、ＮＡＮＤ回路２４の／Ｒ入力の論理レベルが１から０へ遷移し、ＮＡＮＤ回路２４はその出力信号の論理レベルを１へと遷移させる。一方、上述の通り、ＮＡＮＤ回路２３の他方の入力である／Ｓ入力の論理レベルは１である。
これにより、時刻ｔ６において、ＮＡＮＤ回路２３は、入力される２入力信号の論理レベルがいずれも１となるので、ＺＱＥｎａｂｌｅ信号の論理レベルを１から０へと遷移させる。
【００６７】
ＤＱ回路４においては、セレクタ回路４１が、ＺＱＥｎａｂｌｅ信号の論理レベルが０へと遷移したことにより、出力信号の論理レベルを０へと遷移させる。
これを受けて、Ｐｃｈ選択回路４３は、Ｐチャネル型ＭＯＳトランジスタ２２１〜２２６のゲート端子へ入力される信号のうち論理レベルが０の信号の論理レベルを１にし、Ｐチャネル型ＭＯＳトランジスタをオフさせる。
一方、Ｎｃｈ選択回路４４は、その出力のうち少なくともＤＱＰＵドライバイネーブルの論理レベルを１とする。すると、ＰＤ回路４７のＮチャネル型ＭＯＳトランジスタ２３６がオンし、入出力ピンへ出力するＤＱ信号の論理レベルを０に遷移させる。
【００６８】
ＯＳＣ回路２５は、ＺＱＥｎａｂｌｅ信号の論理レベルが０へと遷移したことにより、時刻ｔ８において発振を停止する。
また、時刻ｔ９において、モードセレクト回路５がテストモード信号の論理レベルを１から０へと遷移させる。
これを受けて、ＤＱ回路４内のセレクタ回路４１は、Ｎチャネル型ＭＯＳトランジスタ２１１およびＰチャネル型ＭＯＳトランジスタ２１２がオフすることにより、出力信号の論理レベルをＺＱＥｎａｂｌｅ信号の論理レベルに依存しないものとする。すなわち、ＤＱ回路４は、通常の読み出し動作に備えることができる。
【００６９】
このように、本実施形態による半導体装置（半導体装置１００）は、出力バッファ（ＰＵ回路４６およびＰＤ回路４７）のドライバサイズ変更を行うドライバコード(ＤＱＰＵドライバコード、ＤＱＰＤドライバコード)を生成し、出力バッファ（ＰＵ回路４６およびＰＤ回路４７）に対して出力するインピーダンス調整回路（ＺＱ調整回路３）を備える半導体装置（半導体装置１００）であって、インピーダンス調整回路（ＺＱ調整回路３）のインピーダンス調整開始及び終了を示すインピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）を発生する信号発生回路（コマンドラッチ回路２Ａ）を有し、インピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）に同期した信号を、出力バッファ（ＰＵ回路４６およびＰＤ回路４７）に接続された出力端子（入出力ピン）へ出力することを特徴とする半導体装置（半導体装置１００）である。
【００７０】
これにより、出力バッファ回路（ＰＵ回路４６およびＰＤ回路４７）に接続された出力端子（入出力ピン）に出力される信号（ＤＱ信号）の論理レベルが１である期間（図５における時刻ｔ３〜ｔ７の時間）を、例えばテスタを用いて入出力ピンの電位変化を計測することで、キャリブレーション期間（インピーダンス調整期間）を測定することができる。
併せて、カウンタ回路３８のカウント数は設定値であるので、キャリブレーション期間をカウント数で除することにより、オシレータ（ＯＳＣ回路２５）のオシレータ周期も求めることができる。
【００７１】
上述したコマンドラッチ回路２Ａは、テストモード信号によりＺＱエンド信号が入力される場合であるが、テストモード信号によりドライバコード生成回路３２からの出力であるＣＡＬエンド信号が入力される場合もある。
図６は、コマンドラッチ回路２Ａのインバータ回路２２に、ＣＡＬエンド信号が入力される場合の主要信号の動作を示すタイミングチャートであり、主要信号の論理レベルが時間の経過により０と１の間で遷移する様子を示している。
以下に、図６にもとづいて、半導体装置１００の動作について説明する。
なお、図６における時刻ｔ０〜ｔ３における動作については、図５における時刻ｔ０〜ｔ３における動作と同じであり、これについては上述したので説明を省略する。
【００７２】
ドライバコード生成回路３２は、時刻ｔ４において、ＰＵヒット、ＰＤヒットの両信号が入力されると、ＣＡＬエンド信号の論理レベルを０から１へ遷移させる。
コマンドラッチ回路２Ａにおいて、ＣＡＬエンド信号の論理レベルが１へ遷移することで、ＮＡＮＤ回路２４の／Ｒ入力の論理レベルが１から０へ遷移し、ＮＡＮＤ回路２４はその出力信号の論理レベルを１へと遷移させる。
これにより、時刻ｔ５において、ＮＡＮＤ回路２３は、入力される２入力信号の論理レベルがいずれも１となるので、ＺＱＥｎａｂｌｅ信号の論理レベルを１から０へと遷移させる。
時刻ｔ６以降の動作は、図５におけるｔ７以降の動作と同一であるため、説明は省略する。
【００７３】
これにより、コマンドラッチ回路２Ａにおけるインバータ回路２２にＣＡＬエンド信号が入力される場合においても、キャリブレーション期間（インピーダンス調整期間）を測定できるという上述の効果を維持する。
【００７４】
次に、本発明の第２の実施形態について説明する。
本実施形態では、上述の第１の実施形態におけるコマンドラッチ回路２Ａを、図７に示すコマンドラッチ回路２Ｂとした場合について説明する。
なお、図７において、図２における部分と同一の部分については同一の符号を付し、同一部分については説明を適宜省略する。
【００７５】
コマンドラッチ回路２Ｂは、インバータ回路２１、インバータ回路２２、ＮＡＮＤ回路２３、ＮＡＮＤ回路２４及びＡＮＤ回路２６から構成される。
コマンドラッチ回路２Ｂは、ＺＱコマンドが入力されるとＺＱＥｎａｂｌｅ信号を出力し、ＺＱエンド信号またはＣＡＬエンド信号が入力されるとＺＱＥｎａｂｌｅ信号の出力を停止する点は、上述の第１の実施形態と同じである。
【００７６】
ＡＮＤ回路２６は、ＺＱＥｎａｂｌｅ信号及び外部ＣＬＫが入力される論理積回路であり、ＺＱＣＬＫをＺＱ調整回路３に対して出力する回路である。
ＡＮＤ回路２６は、ＺＱＥｎａｂｌｅ信号の論理レベルが１の間、外部ＣＬＫの論理レベルが０と１の間で遷移するのに応じて、ＺＱＣＬＫの論理レベルを０と１の間で遷移させる。
すなわち、コマンドラッチ回路２Ｂは、外部ＣＬＫと同じ周期でＺＱＣＬＫを発生させ、ＺＱ調整回路３へ出力する。なお、外部ＣＬＫは、図７において図示していないが、半導体装置１００が備えた端子、例えばＤＲＡＭのＣＬＫ端子に入力される信号である。
【００７７】
ＺＱ調整回路３は、第１の実施形態において説明したように、ＺＱＥｎａｂｌｅ信号が入力されると、入力されるＺＱＣＬＫに同期して、ＺＱ端子に接続された外部抵抗素子と内蔵するレプリカバッファの間でインピーダンス調整（ＺＱ調整）を行う。
ドライバコード生成回路３２は、ＺＱＣＬＫの１周期の間に、５ビット分のＺＱＰＵドライバコードをＰＵレプリカ３５に対して出力する。そして、５ビットのデータを変化させながら、ＺＱレベルコンパレータ３４からＰＵヒット信号が入力されるまで、これを繰り返す。
【００７８】
続いて、５ビット分のＺＱＰＤドライバコードをＰＤレプリカ３７に対して出力する。そして、５ビットのデータを変化させながら、ＺＱレベルコンパレータ３４からＰＤヒット信号が入力されるまで、これを繰り返す。
ドライバコード生成回路３２は、ＰＵヒット、ＰＤヒットの両信号が入力されると、ＺＱ調整終了を示すＣＡＬエンド信号、調整結果をＤＱＰＵドライバコード、ＤＱＰＤドライバコードとして出力する。
【００７９】
また、ＺＱ調整回路３は、内蔵するカウンタ回路３８がＺＱＣＬＫのクロック数を所定数カウントするとＺＱエンド信号を出力する。
これらの調整期間中、ＤＱ回路４は、ＺＱＥｎａｂｌｅ信号の論理レベルに応じて入出力ピンにＤＱ信号を出力している。
【００８０】
以上により、コマンドラッチ回路２Ｂに、ＺＱエンド信号が入力される場合においては、ＺＱＣＬＫは外部ＣＬＫに同期しているので、カウンタ回路３８に設定されたカウント数に外部ＣＬＫの周期を乗じた時間の間、ＺＱＥｎａｂｌｅ信号の論理レベルは１となる。
これに応じて、ＤＱ回路４の出力であるＤＱ信号の論理レベルも１となる。
【００８１】
また、コマンドラッチ回路２Ｂに、ＣＡＬエンド信号が入力される場合においては、キャリブレーションが終了するまで、ＺＱＥｎａｂｌｅ信号の論理レベルは１となる。
これに応じて、ＤＱ回路４の出力であるＤＱ信号の論理レベルも１となる。
いずれの場合においても、１回あたり調整時間は外部ＣＬＫに同期しているので、外部ＣＬＫの周期を変化させることで、キャリブレーション期間は変化する。
【００８２】
このように、本実施形態による半導体装置（半導体装置１００）は、出力バッファ（ＰＵ回路４６およびＰＤ回路４７）のドライバサイズ変更を行うドライバコード(ＤＱＰＵドライバコード、ＤＱＰＤドライバコード)を生成し、出力バッファ（ＰＵ回路４６およびＰＤ回路４７）に対して出力するインピーダンス調整回路（ＺＱ調整回路３）を備える半導体装置（半導体装置１００）であって、インピーダンス調整回路（ＺＱ調整回路３）のインピーダンス調整開始及び終了を示すインピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）を発生する信号発生回路（コマンドラッチ回路２Ｂ）を有し、インピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）に同期した信号を、出力バッファ（ＰＵ回路４６およびＰＤ回路４７）に接続された出力端子（入出力ピン）へ出力することを特徴とする半導体装置（半導体装置１００）である。
【００８３】
前記信号発生回路（コマンドラッチ回路２Ｂ）は、外部からのキャリブレーションコマンドに応じてインピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）を第１の論理レベルから第２の論理レベルへと遷移させ、かつ、インピーダンス調整回路（ＺＱ調整回路３）を活性化させ、インピーダンス調整回路（ＺＱ調整回路３）から入力されるドライバコード生成終了信号（ＺＱエンド信号またはＣＡＬエンド信号）に応じてインピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）を第２の論理レベルから第１の論理レベルへと遷移させることを特徴とする。
【００８４】
また、インピーダンス調整回路（ＺＱ調整回路３）は、インピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）が第１の論理レベルから第２の論理レベルへと遷移したことに応じてインピーダンス調整を開始する制御回路（ＺＱ制御回路３１）と、信号発生回路（コマンドラッチ回路２Ｂ）から出力されるクロック（ＺＱＣＬＫ）に応じて、出力バッファ（ＰＵ回路４６、ＰＤ回路４７）のドライバコード（ＤＱＰＵドライバコード、ＤＱＰＤドライバコード）を生成するドライバコード生成回路（ドライバコード生成回路３２）と、出力バッファ（ＰＵ回路４６、ＰＤ回路４７）を構成する複数のトランジスタ（Ｐチャネル型ＭＯＳトランジスタ２２１〜２２６、Ｎチャネル型ＭＯＳトランジスタ２３１〜２３６）と同一のトランジスタ群から構成されるレプリカバッファ（ＰＵレプリカ３５、ＰＵレプリカ３６及びＰＤレプリカ３７）と、を有し、ドライバコード生成回路（ドライバコード生成回路３２）は、レプリカバッファ（ＰＵレプリカ３５、ＰＵレプリカ３６及びＰＤレプリカ３７）のインピーダンス値を変化させ、所定のインピーダンスに近づくと、レプリカバッファ（ＰＵレプリカ３５、ＰＵレプリカ３６及びＰＤレプリカ３７）を構成するトランジスタ群のオン／オフ情報に基づきドライバコード（ＤＱＰＵドライバコード、ＤＱＰＤドライバコード）を生成し、出力バッファ（ＰＵ回路４６、ＰＤ回路４７）に対して出力するとともに、ドライバコード生成終了信号（ＣＡＬエンド信号）を発生することを特徴とする。
【００８５】
また、制御回路（ＺＱ制御回路３１）は、内蔵するカウンタ（カウンタ回路３８）がクロック（ＺＱＣＬＫ）をカウントし、カウント数が予め設定したカウント数に達すると、ドライバコード生成終了信号（ＺＱエンド信号）を発生することを特徴とする。
また、信号発生回路（コマンドラッチ回路２Ａ）はオシレータ回路（ＯＳＣ回路２５）を有し、オシレータ回路（ＯＳＣ回路２５）はインピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）が第１の論理レベルから第２の論理レベルへと遷移することに応じて発振を開始し、クロック（ＺＱＣＬＫ）を出力することを特徴とする。
また、信号発生回路（コマンドラッチ回路２Ｂ）は、インピーダンス調整開始終了信号ＺＱＥｎａｂｌｅ信号）が第１の論理レベルから第２の論理レベルへと遷移した以降において、半導体装置外部から周期的に入力される信号（外部ＣＬＫ）に同期してクロック（ＺＱＣＬＫ）を出力することを特徴とする。
【００８６】
これにより、出力バッファ回路（ＰＵ回路４６およびＰＤ回路４７）に接続された出力端子（入出力ピン）に出力される信号（ＤＱ信号）の論理レベルが１である期間を、例えばテスタを用いて入出力ピンの電位変化を計測することで、キャリブレーション期間（インピーダンス調整期間）を測定することができる。
【００８７】
また、コマンドラッチ回路２Ｂにおけるインバータ回路２２にＣＡＬエンド信号が入力される場合においては、上述の効果に加えて、例えばテスタを用いて外部ＣＬＫの周期を変化させることで、ＺＱ調整回路３が実際にキャリブレーションに要した期間を精度よく求めることができるという効果を奏する。
【符号の説明】
【００８８】
１００…半導体装置、１…制御回路、２Ａ，２Ｂ…コマンドラッチ回路、
３…ＺＱ調整回路、４…ＤＱ回路、５…モードセレクト回路、
２１，２２…インバータ回路、２３，２４…ＮＡＮＤ回路、２５…ＯＳＣ回路、
２６…ＡＮＤ回路、３１…ＺＱ制御回路、３２…ドライバコード生成回路、
３３…Ｖｒｅｆジェネレータ、３４…ＺＱレベルコンパレータ、
３５，３６…ＰＵレプリカ、３７…ＰＤレプリカ、３８…カウンタ回路、
１１１，１１６，１２１，１２６…Ｐチャネル型ＭＯＳトランジスタ、
１３１，１３６…Ｎチャネル型ＭＯＳトランジスタ、
１１９，１２９，１３９…抵抗素子、ＥＲ…外付け抵抗素子、
４１…セレクタ回路、４３…Ｐｃｈ選択回路、４４…Ｎｃｈ選択回路、４５…入力回路、４６…ＰＵ回路、４７…ＰＤ回路、
２１１，２３１，２３６…Ｎチャネル型ＭＯＳトランジスタ、
２１２，２２１，２２６…Ｐチャネル型ＭＯＳトランジスタ、
２２９，２３９…抵抗素子、
４２…インバータ回路
【図１】
2010171793.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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