(57)【要約】【課題】  線形サンプリングスイッチ【手段】  サンプリング回路はｐチャネル及びｎチャネル電界効果トランジスタ（ＦＥＴ）で構成される。ｐチャネルＦＥＴ（４２）のソースノードはｎチャネルＦＥＴ（４０）のドレインノードに結合され、ｐチャネルＦＥＴ（４２）のドレインノードはｎチャネルＦＥＴ（４０）のソースノードに結合される。サンプリングクロックは各ＦＥＴのゲートノードに結合される。線形サンプリング回路の第１の側はアナログまたはＲＦ信号源に接続され、そして線形サンプリング回路の向う側は保持キャパシタ（４４）に接続される。ｎチャネルＦＥＴはｎチャネル幅を有する。ｐチャネルＦＥＴはｐチャネル幅を有する。結果としてスイッチのオン抵抗の線形性を増加させるために、ｐチャネル幅はｎチャネル幅よりも大きい。【選択図】図８
2010213346.tif 000002
【特許請求の範囲】
【請求項１】
スイッチであって、
ｎチャネル幅を有するｎチャネルＦＥＴと、そして
ｐチャネル幅を有するｐチャネルＦＥＴとを含み、
ここで前記ｐチャネルＦＥＴのソースノードは前記ｎチャネルＦＥＴのドレインノードに結合されており、そして前記ｐチャネルＦＥＴのドレインノードは前記ｎチャネルＦＥＴのソースノードに結合されており、そして前記ｐチャネルＦＥＴのゲートノードと前記ｎチャネルＦＥＴのゲートノードとは相補的なクロック信号に結合されるように構成され、そして
ここで前記スイッチの線形性を増加させるために前記ｐチャネル幅は前記ｎチャネル幅よりも大きいことを特徴とするスイッチ。
【請求項２】
前記ｐチャネル幅が前記ｎチャネル幅の少なくとも２倍と同じ幅を具備することを特徴とする請求項１のスイッチ。
【請求項３】
前記ｐチャネル幅が前記ｎチャネル幅の少なくとも３倍と同じ幅を具備することを特徴とする請求項１のスイッチ。
【請求項４】
前記スイッチの抵抗が使用可能な入力電圧範囲を通して５％より少なく変化することを特徴とする請求項１のスイッチ。
【請求項５】
前記ｎチャネルＦＥＴ及び前記ｐチャネルＦＥＴの前記幅について
μn （Ｗ／Ｌ）n がμp （Ｗ／Ｌ）p とほぼ等しく選択され、
ここで
（Ｗ／Ｌ）n は該ｎチャネルＦＥＴの該幅対長さ比であり、
（Ｗ／Ｌ）p は該ｐチャネルＦＥＴの該幅対長さ比であり、
μn は該ｎチャネルＦＥＴの移動度であり、そして
μp は該ｐチャネルＦＥＴの移動度である
ことを特徴とする請求項１のスイッチ。
【請求項６】
前記スイッチの第１の端子に結合されたサンプリングキャパシタをさらに具備し、そしてここで前記相補的なクロック信号が前記スイッチの第２の端子に適用された帯域制限被変調信号の中心周波数よりも低い周波数で動作し、そしてここで前記スイッチの前記第１の端子は前記帯域制限被変調信号のサブサンプルされた型を生成することを特徴とする請求項１のスイッチ。
【請求項７】
線形のスイッチドキャパシタを形成するための方法であって、
ｎチャネルＦＥＴ幅を有し、そしてソースノードとドレインノードとを有するｎチャネルＦＥＴを形成し、
ｐチャネルＦＥＴ幅を有し、そしてソースノードとドレインノードとを有するｐチャネルＦＥＴを形成し、
前記ｎチャネルＦＥＴの前記ソースノードを前記ｐチャネルＦＥＴの前記ドレインノードに結合し、そして
前記ｎチャネルＦＥＴの前記ドレインノードを前記ｐチャネルＦＥＴの前記ソースノードに結合するステップを有し、
ここで前記ｐチャネルＦＥＴは、入力電圧の関数としての前記線形スイッチのオン・コンダクタンスの変化を低減するために、前記ｐチャネルＦＥＴ幅が前記ｎチャネルＦＥＴ幅よりも大きいような前記ｐチャネルＦＥＴを生成することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ／無線周波数回路構成に関する。より詳しくは、本発明はアナログ／ＲＦスイッチに関する。
【背景技術】
【０００２】
単純なスイッチドキャパシタによるサンプル及びホールド回路はアナログ連続時間領域とサンプルされたデータ領域との間を変換するために使用することができる。図１は単純なスイッチドキャパシタによるサンプル及びホールド回路を示す概念的な概要図である。典型的に入力信号（ｖin）は帯域制限、被変調信号を搬送する無線周波数（ＲＦ）または中間周波数（ＩＦ）信号である。入力信号は周期的なクロック周波数で開閉するスイッチ２０に適用される。キャパシタ２２はスイッチ２０の出力と共通接地部との間に接続される。出力電圧はキャパシタ２２の反対側に(across)発生する。キャパシタ２２は典型的に線形のポリ対ポリ(poly-poly) またはメタル対メタル(metal-metal) のキャパシタである。出力信号（ｖo ）はサンプルされたデータ信号である。スイッチ２０が開閉されるサンプリング周波数はナイキスト理論を満足するために入力信号の被変調帯域幅の２倍よりも高くなければならない。このように、狭帯域信号については、サンプリングレートは、被変調帯域幅の２倍と同じように長い搬送波周波数よりも低くすることができる。入力信号の搬送波周波数よりも低いサンプリング周波数を使用することはサブサンプリング(subsampling) と呼ばれ、そして入力信号をより低い周波数にダウンコンバートするために使用される。
【０００３】
出力信号のスペクトルはサンプリング周波数の倍数(multiples) の周囲に集中された入力信号のコピーを含む。例えば、出力信号（ｆout ）のスペクトル内容は式１に示されるように表現することができる。
【０００４】
ｆout ＝ｎｆclk ±ｆin                                  （１）
ここで、
ｆclk はサンプリング周波数に等しく、
ｆinは入力信号の周波数に等しく、そして
ｎは０、１、２、３、…に等しく
出力信号は望ましくない周波数でのパワーレベルを減らすためにフィルタすることができる。例えば、もしも入力信号が搬送波上に２４０メガヘルツ（ＭＨｚ）で集中されそしてサンプリング回路が６０ＭＨｚでクロックされるならば、被変調入力信号のレプリカ(replica) は、いくつかのより高い周波数と同様に、ベースバンド、６０ＭＨｚ、１２０ＭＨｚ、１８０ＭＨｚにおいて現れる。ベースバンド周波数上のレプリカは、ベースバンドレプリカのみが保持されるようにフィルタされる。
【０００５】
スイッチ２０のオン抵抗は理想的なものではなく、従って、スイッチ２０が閉じたときでさえスイッチ２４は電気抵抗を有する。図２はスイッチ２０が閉じたときの等価回路を示す概要図である。抵抗器２６はスイッチ２０のオン抵抗を示す。閉じられたスイッチの抵抗の性質によって、出力信号は下記の式２に従い入力信号に関連している。
【０００６】
ｖo ＝ｖin／（１＋ｓＲＣ）                              （２）
ここで、
ｖinは入力信号の電圧レベルであり、
ｖout は出力信号の電圧レベルであり、
Ｃはキャパシタの容量値であり、
Ｒは閉じられたスイッチのオン抵抗であり、
スイッチドキャパシタのサンプリング回路がローパスフィルタとして働くことは式２を検討することから明白である。
【０００７】
実際に、スイッチ２０の抵抗値は一定ではなく、その代わり入力信号の電圧レベルの関数である。図３は入力信号の電圧レベルの関数としての典型的な単一のｎＭＯＳＦＥＴスイッチの抵抗値を示すｘ／ｙグラフである。図３において、水平軸は入力信号電圧レベルをボルトで示す。垂直軸はスイッチの電気抵抗をオーム（Ｓ）による対数目盛り(logarithmic scaleで示す。図３に示されるように、ＦＥＴのオン抵抗は、それに適用される入力信号の電圧レベルの強い関数である。
【０００８】
図３に示されたカーブを考慮に入れて、式３はスイッチ２０のオン抵抗の効果をより正確に反映する。
【０００９】
ｖo ＝ｖin／｛１＋ｓＲ（ｖin）Ｃ｝                      （３）
ここで、
Ｒ（ｖin）は閉じられたスイッチの抵抗に依存する電圧レベルに等しい。
【００１０】
式３を検討することにより、スイッチがローパスフィルタとして働くばかりでなく、さらにローパスフィルタの応答が入力信号の電圧レベルの関数であることを知ることができる。この理由で、スイッチは非線形であり、そして極端に高いレベルの歪みを出力信号に作り出す傾向にある。
【００１１】
図４は並列のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）スイッチ２４を示す概要図である。並列スイッチ２４は、入力信号の電圧範囲がそれをバイアスするために使用される電源電圧内に維持される限り、信号を伝える。並列スイッチ２４は、入力信号レベルの関数としてのオン抵抗に本質的に小さい変動を示し、従ってより強い線形応答を提供する。
【００１２】
図５は入力信号の電圧レベルの関数として先行技術の並列スイッチの抵抗値を示すｘ／ｙグラフである。図５では、水平軸は入力信号電圧レベルをボルトで示す。垂直軸は並列スイッチの電気抵抗をオーム（Ｓ）で示す。１．０乃至１．４ボルト（Ｖ）間でスイッチの抵抗は約２．５（即ち、Ｒ（ｖｉｎ＝１）＊２．５＝Ｒ（ｖｉｎ＝１．４）倍変動することに注目されたい。入力電圧の関数としてこのようなオン抵抗の高いレベルの変動はサンプリング処理において重要な歪みの原因となり得る。
【００１３】
先行技術の並列スイッチのオン抵抗の周波数応答もまた入力電圧レベルに依存する。図６は先行技術の並列スイッチの周波数応答を示すｘ／ｙグラフである。実線カーブ２８は入力電圧レベル１．４Ｖでの並列スイッチの周波数応答を示す。点線カーブ３０は入力電圧レベル１．０Ｖでの並列スイッチの周波数応答を示す。図７は先行技術の並列スイッチの位相応答を示すｘ／ｙグラフである。実線カーブ３２は入力電圧レベル１．４Ｖでの並列スイッチの位相応答を示す。点線カーブ３４は入力電圧レベル１．０Ｖでの並列スイッチの位相応答を示す。入力信号の関数としての高い周波数特性の発散(divergence)はスイッチの動作への追加の非線形性に寄与し、そして出力信号をより大きく歪ませる原因となる。
【００１４】
そのような非線形特性を有するスイッチが高い周波数のＲＦ信号をサブサンプルするために使用される時、結果のサンプルは歪まされる。従って、結果のサンプルはＲＦ信号の実際の特性を正確には反映しない。歪まされたサンプルが受信器内でさらなる処理を受ける時、歪みはエラーを生成する。エラーは非常に重要なので、スイッチを高い周波数で使用することは実用的でなくそしてより高価であるので、より大きなそして電力を必要とするダウンコンバージョン法が使用されねばならない。
【００１５】
これらの理由で、工業上はより強い線形応答を示すスイッチを開発する必要がある。
【発明の概要】
【００１６】
線形スイッチはｐチャネルとｎチャネル電界効果トランジスタ（ＦＥＴ）を用いて構成される。スイッチの１つの端子を形成するために、ｐチャネルＦＥＴのソースノードはｎチャネルＦＥＴのドレインノードに結合される。スイッチのもう１つの端子を形成するために、ｐチャネルＦＥＴのドレインノードはｎチャネルＦＥＴのソースノードに結合される。ｎチャネルＦＥＴはｎチャネル幅（n-channel width）を有する。ｐチャネルＦＥＴはｐチャネル幅を有する。１つの端子に適用される入力電圧及び他の端子で生成される出力電圧の関数として、スイッチに結果的に生ずるオン抵抗の線形性を増やすために、ｐチャネル幅はｎチャネル幅よりも大きい。
【００１７】
１実施例では、サンプリングキャパシタはスイッチの出力端子に結合される。スイッチの入力端子は帯域制限被変調信号に接続される。相補的な(complementary) クロック信号がｐチャネルＦＥＴのゲートノードとｎチャネルＦＥＴのゲートノードとに結合される。相補的なクロック信号は帯域制限被変調信号の中心周波数よりも低い周波数で動作する。出力端子は帯域制限被変調信号のサブサンプルされた型(version) を生成する。
【００１８】
もう１つの実施例では、線形スイッチはアクティブサンプル部(active sample)及びホールドスイッチ（hold switch）に組み込まれる。アクティブサンプル部及びホールド回路は対称的でありそして平衡入力(balanced input)を受け入れるように構成される。２つの線形スイッチは平衡入力の正の入力信号を２つの異なるサンプリングキャパシタに結合する。サンプリングキャパシタが充電された後、もう１つの組のスイッチは、１つのサンプリングキャパシタがオペアンプのフィードバック内にあり、そして他がオペアンプの入力から接地部に接続されるように構成される。この構成では、オペアンプは２倍の利得を有し、そしてオペアンプの出力はサンプリングキャパシタによってサンプルされた電圧を２倍にする。
【００１９】
なおもう１つの実施例では、線形スイッチはダブルサンプルされる(double sampled)スイッチに組み込まれる。ダブルサンプルされるスイッチは対称的でありそして平衡入力を受け入れるように構成される。２つの線形スイッチは、時間に合わせて(in time) 第１及び第２のサンプリングキャパシタを平衡入力の正の入力信号に交互に(alternately) 結合する。第１のサンプリングキャパシタが入力に結合される一方で、第２のサンプリングキャパシタはオペアンプのフィードバック内に接続されるように構成される。同様に、第２のサンプリングキャパシタが入力に結合される一方で、第１のサンプリングキャパシタはオペアンプのフィードバック内に接続されるように構成され、このように二重の周波数でサンプルを生成している。
【図面の簡単な説明】
【００２０】
【図１】単純なスイッチドキャパシタサンプル及びホールド回路を示す概念的な概要図である。
【図２】その回路のスイッチが閉じられるとき図１内のスイッチのそれと等価な回路を示す概要図である。
【図３】入力信号の電圧レベルの関数として先行技術の単一のｎＭＯＳＦＥＴスイッチの抵抗値を示すｘ／ｙグラフである。
【図４】並列のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴスイッチを示す概要図である。
【図５】入力信号の電圧レベルの関数として先行技術の並列スイッチの抵抗値を示すｘ／ｙグラフである。
【図６】先行技術の並列スイッチの周波数応答を示すｘ／ｙグラフである。
【図７】先行技術の並列スイッチの位相応答を示すｘ／ｙグラフである。
【図８】本発明に従って構成された線形抵抗並列スイッチを含むスイッチドキャパシタサンプル及びホールド回路を示す概要図である。
【図９】入力信号の電圧レベルの関数として、本発明に従って構成された、例示的な並列スイッチの抵抗値を示すｘ／ｙグラフである。
【図１０】本発明に従って構成された例示的な並列スイッチの周波数応答を示すｘ／ｙグラフである。
【図１１】本発明に従って構成された例示的な並列スイッチの位相応答を示すｘ／ｙグラフである。
【図１２】本発明に従って構成された並列スイッチを含むサンプル及びホールド回路の例示的な実施例を示す概要図である。
【図１３】図１２の回路を動作させるために使用されるクロックの時間関係を示すタイミング図である。
【図１４】本発明に従って構成された並列スイッチを含むダブルサンプル、単一利得、スイッチドキャパシタ回路の例示的な実施例を示す概要図である。
【図１５】図１４の回路を動作させるために使用されるクロックの時間関係を示すタイミング図である。
【発明を実施するための形態】
【００２１】
本発明の特徴、対象及び長所は、図面と関連して、下に述べる詳細説明からさらに明白になるであろう。
【００２２】
始めに図８を参照して、概要図は、本発明に従う線形抵抗、並列スイッチを含むスイッチドキャパシタのサンプル部及びホールド回路を示すように図示されている。ｎチャネルＦＥＴ４０とｐチャネルＦＥＴ４２とがスイッチを生成するために並列に接続される。スイッチの１つの端子を形成するためにｐチャネルＦＥＴ４２のソースノードはｎチャネルＦＥＴ４０のドレインノードに結合される。スイッチのもう１つの端子を形成するためにｐチャネルＦＥＴ４２のドレインノードはｎチャネルＦＥＴ４０のソースノードに結合される。一般に、スイッチは双方向でありそしていずれかの端子は入力または出力のいずれかとして使用することができる。キャパシタ４４は、スイッチが閉じられた時は入力電圧レベルをサンプルするために、そしてスイッチが開いた時は出力信号をホールドするために使用される。ｎチャネルＦＥＴ４０とｐチャネルＦＥＴ４２とは、スイッチを開閉する相補的なクロック信号に結合される。スイッチのコンダクタンスは、式４に従ってｎチャネルＦＥＴ４０とｐチャネルＦＥＴ４２とのオンコンダクタンス(on conductance)の項で表示することができる。
【００２３】
ｇon＝ｇn ＋ｇp                                         （４）
ここで、
ｇonはスイッチのオンコンダクタンスに等しく、
ｇn はｎチャネルＦＥＴ４０のオンコンダクタンスに等しく、そして
ｇp はｐチャネルＦＥＴ４２のオンコンダクタンスに等しい。
【００２４】
ＭＯＳＦＥＴのオンコンダクタンスについて周知の式で置き換えて、式５は式４から導き出すことができる。
【００２５】
ｇon＝μn ｃox（Ｗ／Ｌ）n （ＶDD−ｖin−Ｖtn）＋
μp ｃox（Ｗ／Ｌ）p （ｖin−Ｖtp）
（５）
ここで：
（Ｗ／Ｌ）n はｎチャネルＦＥＴの幅の長さに対する比であり、
（Ｗ／Ｌ）p はｐチャネルＦＥＴの幅の長さに対する比であり、
ＶDDはｎチャネルＦＥＴ４０に適用されるドレイン電圧であり、
ｖinは入力信号の電圧レベルであり、
ＶtnはｎチャネルＦＥＴ４０のしきい値電圧であり、
ＶtpはｐチャネルＦＥＴ４２のしきい値電圧であり、
ｃoxは技術に依存する酸化物キャパシタンスであり、
μn はｎチャネルＦＥＴの移動度であり、そして
μp はｐチャネルＦＥＴの移動度である。
【００２６】
式５によって分かるように、並列スイッチのオンコンダクタンスは入力電圧の関数である。並列スイッチのオンコンダクタンスは入力電圧レベルの線形関数と入力電圧レベルの非線形関数との両者である。
【００２７】
並列スイッチのオンコンダクタンスは、式６によって与えられるように入力電圧レベルによるしきい値電圧に従い非線形的に変化する。
【数１】
2010213346.tif 000003
【００２８】
ここで：
Ｖt0はゼロバックバイアスしきい値であり、
γはボディファクタであり、
-φF-は表面反転電位の絶対値であり、そして
ｖSBはソース対バルク電位（即ち、ｎチャネルＦＥＴについては（ＶSS−ｖin）またはｐチャネルＦＥＴについては（ＶDD−ｖin））であり.時にはバックゲート電圧と呼ばれる。
【００２９】
もしもわれわれが、さしあたりオンコンダクタンスが入力電圧レベルの線形関数のみであると仮定するならば、われわれは式５の入力電圧レベルに関して導函数(derivative)を得ることができる。導函数を０に等しく設定することによって、われわれは式７に示される結果を得る。
【００３０】
μn （Ｗ／Ｌ）n ＝μp （Ｗ／Ｌ）p                       （７）
式７に示される結果を式５に置き替えることにより、式９の制限により示されるものとして、両ＦＥＴがオンである領域について下に式８で示される結果を生じる。
【数２】
2010213346.tif 000004
【００３１】
なお、
Ｖtp＜ｖin＜ＶDD−Ｖin                                  （９）
ｐチャネルＦＥＴのｐチャネル移動度と幅対長さ比との積がｎチャネルＦＥＴのｎチャネル移動度と幅対長さ比との積に等しい場合に、入力電圧レベルへの線形従属状態が取り除かれることに注目されたい。このようにこの条件はそれから並列スイッチを設計するための良好な基本点である。
【００３２】
典型的に、ｎチャネル電子移動度はシリコンについてはボルト秒当たり１３００平方センチメトル（ｃｍ2 ／ｖｓ）に等しい。典型的に、ｐチャネル正孔移動度はシリコンについては５００ｃｍ2 ／ｖｓに等しい。しかしながら、基板のドーピングの関数である移動度は、このように、ＦＥＴが形成される基板技術によって変化する。先行技術の並列スイッチでは、ｎチャネル及びｐチャネルＦＥＴについて幅対長さ比は、図５に示されるものと同じようなオン抵抗カーブの結果として、互いに等しく設定される。しかしながら、式７の検討によって分かるようにそして電子及び正孔移動度の間の著しい相違に基づいて、幅対長さ比を等しく設定することは最適な開始点ではない。実際、シリコンについて、複数のＭＯＳＦＥＴの長さが最良の性能のために利用できる技術において最小に維持されると仮定して、ｐチャネルＦＥＴの幅をｎチャネルＦＥＴの幅の２、２．３、２．５、２．８、３倍またはそれよりも広くなるように設計することは有利である。ゲルマニウムについても、ｐチャネルＦＥＴの幅をｎチャネルＦＥＴの幅の２、２．３、２．５、２．８、３倍またはそれよりも広くなるように設計することは有利である。
【００３３】
上述されたように、並列スイッチのコンダクタンスもまた非線形様式の入力電圧レベルに依存する。従って、概算を最適化するために、設計はバークレーのカリフォルニア大学で開発されたＳＰＩＣＥのような商業的に利用可能なＤＣシミュレータで最適化することができる。
【００３４】
例示的な１実施例では、スイッチは、０．２５ミクロンのシリコン技術を使用して共通基板上に形成された２つのＦＥＴから構成される。ｎチャネルＦＥＴの幅は１２ミクロンに設定され、そしてｐチャネルＦＥＴの幅は４４ミクロンであるように最適化された。
【００３５】
図９は１ピコファラッド（ｐＦ）のサンプリングキャパシタを使用する、入力信号の電圧レベルの関数としての、本発明に従う上述した例示的な並列スイッチの抵抗値を示すｘ／ｙグラフである。図９では、水平軸は入力信号の電圧レベルをボルトで示す。垂直軸は並列スイッチの電気抵抗をオーム（Ｓ）で示す。１．０乃至１．４Ｖの間でスイッチの抵抗は約５％だけ変化することに注目されたい。スイッチの線形性（linearity）は、制御可能なこの装置を形成するために使用される物質の有する許容誤差に従い、使用可能な入力電圧範囲にわたって、４％、２％、１％または１％よりも小さいような５％以下に下げることができるが、しかし他の実施においては６、７、８、９％またはそれより多い程度に僅かに増加するかもしれない。図１０は本発明に従って例示的な並列スイッチの周波数応答を示すｘ／ｙグラフである。実線カーブは入力電圧レベル１．４Ｖでの並列スイッチの周波数応答を示す。点線カーブは入力電圧レベル１．０Ｖでの並列スイッチの周波数応答を示す。図１１は本発明に従って例示的な並列スイッチの位相応答を示すｘ／ｙグラフである。実線カーブは入力電圧レベル１．４Ｖでの本発明に従って並列スイッチの位相応答を示す。点線カーブ３４は入力電圧レベル１．０Ｖでの並列スイッチの位相応答を示す。それらはほとんど同一であることに注目されたい。図１０と１１の双方においてプロットされた各電圧レベルにおいて、回路の３デシベル（ｄＢ）の点が５９０ＭＨｚであることを見い出された。
【００３６】
サンプル及びホールド回路の１つの利点は、それらが伝統的なフロントエンド組み立ての場所で使用され得ることである。伝統的なフロントエンド組み立ては典型的に一連の増幅器、ミキサ及びサンプラから成る。高い周波数信号はフロントエンドによって受信され、増幅され、より低い周波数にダウンコンバートされ、そしてサンプルされる。サブサンプリングの使用を通してサンプル及びホールド回路は高周波数信号を受信しそしてサンプルされた低い周波数信号を生成できる。もしサンプル及びホールド回路が高い周波数の動作ができるならば、それは伝統的なフロントエンド組み立ての機能の実質的な量を取り替えることができる。サンプル及びホールド回路は、旧来のフロントエンド組み立てと比較して改良された性能、より高いレベルの統合(integration) 、より低い電力消費及び低減されたコストを供給することができる。しかしながら、もしもサンプル及びホールド回路が非線形効果を生成するならば、システムの性能は伝統的なフロントエンド組み立てと比較して価値を落とすかもしれない。従って、比較的に高い入力周波数で動作するように設計されるサブサンプリング、サンプル及びホールド回路は、その中に本発明を組み込むための理想的回路である。
【００３７】
図１２は本発明に従って並列スイッチを含むサンプル及びホールド回路の例示的な実施例を示す概要図である。ＶipとＶinとはサンプル及びホールド回路への平衡入力を示す。好ましい実施例では、スイッチ５０、５２、５４及び５６は、他のスイッチ構成が使用されてもよいが、上に詳述されたように構成された線形スイッチである。回路の反転出力または非反転出力は入力に適用される帯域制限被変調信号のサブサンプルされた型を生成する。スイッチ６２、６４、７０、７４及びスイッチペア７２の線形性は高い周波数信号を通過させるスイッチの線形性ほど重大で(critical)はなく、そしてこれらスイッチは上に詳述されたような線形スイッチか他のスイッチのいずれかが使用されてもよい。キャパシタ５８、６０、６６及び６８はメタル対メタルかポリ対ポリタイプかまたは電荷（Ｑ）と電圧（ｖ）との間の線形関係を示している他のタイプのキャパシタであってもよい。演算増幅器７８は信号をバッファし、そしてまた回路に利得を供給する。説明されている回路は２倍の利得を有する。
【００３８】
各スイッチはクロック信号に従ってオン、オフされる。もしも図１２に示される回路が高い周波数信号をサブサンプルするために使用されるならば、クロック周波数は入力信号上に搬送された帯域制限変調の２倍よりも高いであろう。クロックの周波数は入力での帯域制限被変調信号を回路に搬送する搬送波周波数よりも低くし得る。図１３は図１２内の回路を動作させるために使用されるクロックの時間関係を示すタイミング図である。クロックφ1 はフェーズ１のクロックである。クロックφ1eはフェーズ１のクロックに対し進んだフェーズ（early phase）である。クロックφ1dはフェーズ１のクロックの遅延されたフェーズである。クロックφ2 は非オーバラップフェーズ２のクロックである。フェーズ１及びフェーズ２のクロックは非オーバラップであり、その理由はフェーズ１のクロックの各立上がり及び立下がりエッジはそれぞれフェーズ２のクロック内で起こる変換としてでは無く起こりそしてその逆も又同様だからである。クロックφ2dは非オーバラップフェーズ２のクロックの遅延されたフェーズであり、それはまたいずれのフェーズ１クロックとも非オーバラップである。クロック
【数３】
2010213346.tif 000005
【００３９】
はそれぞれφ1d、φ2d及びφ2 のクロックの反転(inverse) である。
【００４０】
図１２を再び参照して、スイッチ５０とスイッチ５２とは共に正の入力Ｖipに結合され、そしてキャパシタ５８とキャパシタ６０とはサンプルされた値をホールドするためにスイッチ５０と５２との向こう側（far side）にそれぞれ接続されていることがわかる。同様に、スイッチ５４とスイッチ５６とは共に負の入力Ｖinに結合され、そしてキャパシタ６６とキャパシタ６８とはサンプルされた値をホールドするためにスイッチ５４と５６との向こう側にそれぞれ接続される。スイッチ６２はスイッチ５２とキャパシタ６０との接合点と接地部との間に結合される。スイッチ６４はスイッチ５４とキャパシタ６６との接合点と接地部との間に結合される。
【００４１】
キャパシタ５８と６０との向こう側はオペアンプ７８の負の入力に結合される。キャパシタ６６と６８との向こう側はオペアンプ７８の正の入力に結合される。さらに、スイッチ７０とスイッチペア７２とはオペアンプ７８の負と正の入力との間に並列に接続される。１実施例では、スイッチ７０は、良好な移動度とコンダクタンスとを示すｎＭＯＳＦＥＴスイッチである。１実施例では、スイッチペア７２は、良好な移動度とコンダクタンスとを示す１組のｎＭＯＳＦＥＴスイッチである。スイッチペア７２もまた地気接続を有する。スイッチ７４はスイッチ５０とキャパシタ５８との接合点、及びオペアンプ７８の非反転出力Ｖopとの間に結合される。スイッチ７６はスイッチ５６とキャパシタ６８との接合点と、及びオペアンプ７８の反転出力Ｖonとの間に結合される。
【００４２】
フェーズ１のクロックは入力をサンプルするために使用される。フェーズ２のクロックは、2倍の利得を有するサンプルされた出力を生成するためにキャパシタ６０及び６６からキャパシタ５８及び６８にそれぞれ電荷を転送するために使用される。スイッチ７０、５０、５２、５４及び５６とスイッチペア７２とが閉じ、そしてスイッチの残りが開いている時、キャパシタ５８、６０、６６及び６８は入力電圧レベルをサンプルする。その後、スイッチ７０、５０、５２、５４及び５６とスイッチペア７２とが開いて、そしてスイッチ６２、６４、７４及び７６が閉じている時、キャパシタ５８及び６８はオペアンプ７８へのフィードバックループを形成する。キャパシタ６０と６６とは回路の利得を２倍に設定するために接地される。
【００４３】
スイッチ７０はフェーズ１のクロックφ1 でクロックされ、そしてスイッチペア７２はフェーズ１のクロックに対し進んだフェーズφ1eでクロックされる。このクロックシーケンスは、サンプリング実現値(instance)を決定するためにスイッチ７０が開くすぐ前にキャパシタ６０及び６６の向こう側での電位が接地部に設定されることを保証する。スイッチ５０、５２、５４及び５６は、フェーズ１のクロックの遅延されたフェーズであるクロックφ1d及びクロックφ1dの反転を用いてクロックされ、そしてサンプリングキャパシタ５８、６０、６４及び６８を入力から切り離し、サンプルされた電荷をそこに蓄積するために、サンプリング段階のすぐ後で開にされる。このクロックシーケンスは、サンプリングキャパシタ５８、６０、６６及び６８への電荷注入(charge injection)によるどの信号をも縮小する(reduces) 。
【００４４】
オペアンプ７８の周囲のフィードバックループを閉じるために、スイッチ７４と７６とはフェーズ２のクロックφ2 とクロックφ2の反転クロックにより閉じられる。そのすぐ後で、サンプリングキャパシタ５８、６０、６６及び６８の入力を接地部に接続するために、スイッチ６４と６２とはフェーズ２に対し遅延されたフェエーズであるクロックφ2d及びクロックφ2dの反転クロックによりクロックされる。サンプリングキャパシタ６０及び６６の入力を接地することによって、サンプリングキャパシタ６０及び６６上の電荷は、ここでオペアンプ７８のフィードバックパス内にあるサンプリングキャパシタ５８及び６８に転送される。オペアンプ７８への入力は接地電位にあるので、オペアンプ７８の出力はここでサンプルされた電圧レベルの２倍であり、このようにして、１サンプルサイクルを完了する。
【００４５】
線形スイッチング特性を供給するためにスイッチ５０、５２、５４及び５６が本発明に従って組み立てれられると、サンプル及びホールド回路は入力信号の電圧レベルに対し回路の周波数及び抵抗応答が相対的に独立していることにより高度の線形性を示す。さらに、この回路は図８に示される単純な並列スイッチを通しての長所を提供するもので、２倍の利得を提供しそして実質的な電流駆動能力のみならず入力と出力との間の分離を提供することによる。
【００４６】
図１４は本発明に従って構成された並列スイッチを含むダブルサンプル、単一利得、スイッチドキャパシタ回路の例示的な実施例を示す概要図である。図１４では、本発明に従う並列スイッチは、図面が混乱するのを避けるために単一のスイッチとして示される。下に与えられる情報に加え、ダブルサンプル回路は“１６０ＭＨｚ第４次ダブルサンプルＳＣバンドパス・シグマ−デルタ・モジューラ（Ａ  １６０ＭＨｚ  Ｆｏｕｒｔｈ−Ｏｒｄｅｒ  Ｄｏｕｂｌｅ−Ｓａｍｐｌｅｄ  ＳＣ  Ｂａｎｄｐａｓｓ  Ｓｉｇｍａ−Ｄｅｌｔａ  Ｍｏｄｕｌａｒ）”回路及びシステム−２のＩＥＥＥ会報：アナログ及びディジタル処理、１９９８年５月、Ｖｏｌ．４５、Ｎｏ．５、ｐｐ５４７−５５５、セイファイ・バザルジャニ及びマーチン・スネルグローブに見い出され、この引用によってこの中に組み込まれる。
【００４７】
ダブルサンプル、単一利得のスイッチドキャパシタ回路は平衡入力を受け入れる。構成は差動的に対称であり、そして回路の正負の入力部分は同じ方法で動作する。各スイッチはクロック信号に従ってスイッチオン・オフされる。図１４に示された回路が高い周波数信号をサブサンプルするために使用される場合は、クロック周波数は入力信号上で搬送された帯域制限変調の２倍よりも高くなるであろう。クロックの周波数は帯域制限被変調信号を入力で回路に搬送する搬送波周波数より低くすることができる。図１５は図１４の回路を動作させるために使用されるクロックの時間関係を示すタイミング図である。主システムクロックＣＫは図１５に示される２つの他のクロックを得るために使用される。クロックＣＫの周期、Ｔは、望ましいサンプリング周波数、ｆs に従って固定される。クロックφ1 はフェーズ１のクロックである。クロックφ1d、図示せず、はフェーズ１のクロックの遅延されたフェーズである。クロックφ2 は非オーバラップのフェーズ２のクロックである。クロックφ2d、図示せず、は非オーバラップフェーズ２のクロックの遅延されたフェーズである。
【００４８】
平衡入力は正の入力Ｖip及び負の入力Ｖinに適用される。スイッチ１００とスイッチ１１２とは共に正の入力Ｖipに結合され、そしてキャパシタ１０２とキャパシタ１１４とはサンプルされた値を交互にホールドするためにそれぞれスイッチ１００と１１２との向こう側に接続される。同様に、スイッチ１２４とスイッチ１３６とは共に負の入力Ｖinに結合され、そしてキャパシタ１２６とキャパシタ１３８とはサンプルされた値を交互にホールドするためにそれぞれスイッチ１２４と１３６との向こう側に接続される。
【００４９】
スイッチ１１０はスイッチ１００とキャパシタ１０２との接合点、及びオペアンプ１５０の正の出力Ｖopとの間に結合される。スイッチ１２２はスイッチ１１２とキャパシタ１１４との接合点、及びオペアンプ１５０の正の出力Ｖopとの間に結合される。スイッチ１３４はスイッチ１２４とキャパシタ１２６との接合点、及びオペアンプ１５０の負の出力Ｖonとの間に結合される。スイッチ１４６はスイッチ１３６とキャパシタ１３８との接合点、及びオペアンプ１５０の負の出力Ｖonとの間に結合される。
【００５０】
キャパシタ１０２と１１４との向こう側は、それぞれスイッチ１０４とスイッチ１１６とを通してオペアンプ１５０の負の入力に結合される。キャパシタ１２６と１３８との向こう側は、それぞれスイッチ１２８とスイッチ１４０を通してオペアンプ１５０の正の入力に結合される。スイッチ１０６とスイッチ１０８とはキャパシタ１０２とスイッチ１０４との接合点から直列に接地部に接続される。スイッチ１１６とスイッチ１２０とはキャパシタ１１４とスイッチ１１６との接合点から直列に接地部に接続される。スイッチ１３０とスイッチ１３２とはキャパシタ１２４とスイッチ１２８との接合点から直列に接地部に接続される。スイッチ１４２とスイッチ１４４とはキャパシタ１３８とスイッチ１４０との接合点から直列に接地部に接続される。
【００５１】
好ましい実施例では、スイッチ１００、１１２、１２４及び１３６は、他のスイッチ構成が使用されてもよいが、上に詳述されたように構成された線形スイッチである。上に詳述されたようにサンプリング処理の間入力している高い周波数信号の歪みを避けるために線形特性を有することは、スイッチ１００、１１２、１２４及び１３６にとって利点である。他のスイッチは上に詳述したような線形スイッチとすることができ、またはそれらは良好な移動度及びコンダクタンスを示す、標準のｐＭＯＳＦＥＴまたはｎＭＯＳＦＥＴスイッチのような他の回路構成を有してもよい。サンプリングキャパシタ１０２、１１４、１２６及び１３８はメタル対メタルやポリ対ポリタイプのキャパシタ、または電荷（Ｑ）と電圧（ｖ）との間が線形関係を示している他のタイプのキャパシタであってもよい。
【００５２】
主クロックＣＫはスイッチ１０６、１１８、１３０及び１４２によるサンプルの収集をトリガ(trigger) するために使用される。スイッチ１０６と直列のスイッチ１０８は、フェーズ１のクロックがハイでフェーズ２のクロックがローである間に起こるところのクロックＣＫの立ち下がりエッジでのキャパシタ１０２とスイッチ１０４との接合点の接地化(grounding) を防止する。同様に、スイッチ１２０は、フェーズ２のクロックがハイでフェーズ１のクロックがローである間に起こるところのクロックＣＫの立ち下がりエッジでのキャパシタ１１４とスイッチ１１６との接合点の接地化を防止する。スイッチ１３２はスイッチ１０８と同じ機能を実行し、そしてスイッチ１４４はスイッチ１２０と同じ機能を実行する。
【００５３】
クロックＣＫを使用することは、どのキャパシタが入力をサンプルするために使用されているかに関しては互いに無関係であり、サンプリング段階において均一に時間間隔が保たれることを保証する。クロックＣＫの立ち下がりエッジ間の時間はクロックＣＫの周波数が固定されているならば不変である。例えば、クロックＣＫが周波数ｆs で動作し、そして、従って図１５に標記されるように周期Ｔs を有する。上に引用した論文は均一なクロックＣＫまたは対応するスイッチ１０６、１１６、１４２あるいは１３０の使用について開示せず、そして、従って、互いにサンプリング処理にさらなる歪みを付加することに関して均一に時間間隔を保つことを保証しないところのフェーズ１及びフェーズ２の立ち下がりエッジを信頼し(rely on) なければならない。
【００５４】
スイッチ１００及び１１２はフェーズ２のクロックの遅延フェーズφ2d及びフェーズ１のクロックの遅延フェーズφ1dによってクロックされ、それぞれ正の入力を２つのサンプリングキャパシタ１０２及び１１４の１つに交互に接続する。スイッチ１１２がキャパシタ１１４を入力に接続する一方で、スイッチ１０６及び１０８が開いている間にキャパシタ１０２をオペアンプ１５０のフィードバック内に接続するためにスイッチ１０４及び１１０は閉じる。スイッチ１００がキャパシタ１０２を入力に接続する一方で、オペアンプ１５０のフィードバック内に接続するためにスイッチ１１６及び１２２は閉じる。対応する動作は回路の負の入力部分内で実行される。このように、サンプルはオペアンプの出力において、むしろフェーズ１及びフェーズ２のクロックの周波数よりも低いクロックＣＫの周波数ｆs で生成される。同時に、クロックＣＫはオペアンプの閉ループ構成では使用されない。従って、オペアンプ１５０は、回路によって要求されるオペアンプの動作特性が低下するクロックＣＫがハイであるより短期間の時間よりも、むしろフェーズ１及びフェーズ２のクロックがハイ、Ｔh、である比較的長期間内で調整することが単に要求される。
【００５５】
同じ周波数で動作している時、図１４に示された回路は図１２に示された回路の電力の約半分を消費する。代わりとして、ほぼ同じ電流を消費している間、図１４に示された回路は図１２に示された回路の２倍の周波数で動作することができる。オペアンプがその時間の約半分は空き状態にある図１２との比較においてオペアンプはほとんど一定に出力を生成しているので、これらの効率が得られる。この回路はサンプル及びホールド回路またはアナログ／ディジタル変換器のような種々の適用に使用することができる。
【００５６】
本発明の範囲内の多数の代替実施例が当分野の技術者にとって上記の開示を調査することにより容易に認識できるであろう。その技術は相補金属酸化物半導体（ＣＭＯＳ）及び接合電界効果技術（ＪＦＥＴ）半導体に適用することができる。これらの同じ原理はなおガリウム砒素（ＧａＡｓ）に適用されてもよい。また、もしも単一の利得が望まれるならば、図１２のキャパシタ６０及び６６は取り除かれてよい。
【００５７】
この発明はその精神または本質的な特性から逸脱すること無しに他の特定の形式に具体化されてよい。説明された具体例はすべての点で実例となるのみで、限定的でないように考慮されるべきであり、そして従って、この発明の範囲は上述の説明によるよりはむしろ付属のクレームによって示される。このクレームと同等のものの意味及び範囲内で起こるすべての変更はこれらの範囲内に包含されるべきである。
【図１】
2010213346.tif 000006
【図２】
2010213346.tif 000007
【図３】
2010213346.tif 000008
【図４】
2010213346.tif 000009
【図５】
2010213346.tif 000010
【図６】
2010213346.tif 000011
【図７】
2010213346.tif 000012
【図８】
2010213346.tif 000013
【図９】
2010213346.tif 000014
【図１０】
2010213346.tif 000015
【図１１】
2010213346.tif 000016
【図１２】
2010213346.tif 000017
【図１３】
2010213346.tif 000018
【図１４】
2010213346.tif 000019
【図１５】
2010213346.tif 000020
【手続補正書】
【提出日】平成22年7月5日(2010.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
サンプル及びホールド回路であって
正の平衡入力電圧および第１のキャパシタに結合された第１の線形スイッチ、
なお、第１の線形スイッチは
ｎチャネル幅を有する第１のｎチャネルＦＥＴ、および
ｐチャネル幅を有する第１のｐチャネルＦＥＴを有し、
ここで第１のｐチャネルＦＥＴの各ソースノードは第１のｎチャネルＦＥＴのドレインノードに結合され、第１のｐチャネルＦＥＴのドレインノードは第１のｎチャネルＦＥＴのソースノードに結合され、そして第１のｐチャネルＦＥＴのゲートノードおよび第１のｎチャネルＦＥＴのゲートノードは相補的なクロック信号に結合するように構成され、
正の平衡入力電圧に結合された第２の線形スイッチ、
なお、第２の線形スイッチは
ｎチャネル幅を有する第２のｎチャネルＦＥＴ、および
ｐチャネル幅を有する第２のｐチャネルＦＥＴを有し、
ここで第２のｐチャネルＦＥＴの各ソースノードは第２のｎチャネルＦＥＴのドレインノードに結合され、第２のｐチャネルＦＥＴのドレインノードは第２のｎチャネルＦＥＴのソースノードに結合され、そして第２のｐチャネルＦＥＴのゲートノードおよび第２のｎチャネルＦＥＴのゲートノードは相補的なクロック信号に結合するように構成され、
負の平衡入力電圧に結合された第３の線形スイッチ、
なお、第３の線形スイッチは
ｎチャネル幅を有する第３のｎチャネルＦＥＴ、および
ｐチャネル幅を有する第３のｐチャネルＦＥＴを有し、
ここで第３のｐチャネルＦＥＴの各ソースノードは第３のｎチャネルＦＥＴのドレインノードに結合され、第３のｐチャネルＦＥＴのドレインノードは第３のｎチャネルＦＥＴのソースノードに結合され、そして第３のｐチャネルＦＥＴのゲートノードおよび第３のｎチャネルＦＥＴのゲートノードは相補的なクロック信号に結合するように構成され、
負の平衡入力電圧および第２のキャパシタに結合された第４の線形スイッチ、
なお、第４の線形スイッチは
ｎチャネル幅を有する第４のｎチャネルＦＥＴ、および
ｐチャネル幅を有する第４のｐチャネルＦＥＴを有し、
ここで第４のｐチャネルＦＥＴの各ソースノードは第４のｎチャネルＦＥＴのドレインノードに結合され、第４のｐチャネルＦＥＴのドレインノードは第４のｎチャネルＦＥＴのソースノードに結合され、そして第４のｐチャネルＦＥＴのゲートノードおよび第４のｎチャネルＦＥＴのゲートノードは相補的なクロック信号に結合するように構成され、
負の入力、正の入力、反転出力、そして非反転出力を有する演算増幅器、
なお、負の入力は第１のキャパシタに結合され、そして正の入力は第２のキャパシタに結合され、
第５のスイッチ、
なお第５のスイッチは、
ｎチャネル幅を有する第５のｎチャネルＦＥＴ、および
ｐチャネル幅を有する第５のｐチャネルＦＥＴを有し、
第６のスイッチ、
なお第６のスイッチは、
ｎチャネル幅を有する第６のｎチャネルＦＥＴ、および
ｐチャネル幅を有する第６のｐチャネルＦＥＴを有し、
ここで、第５のｐチャネルＦＥＴのソースノードは、第５のｎチャネルＦＥＴのドレインノードに、そして第２の線形スイッチと演算増幅器の負の入力との間の第１のノードに結合され、
ここで、第５のｐチャネルＦＥＴのドレインノードは、第５のｎチャネルＦＥＴのソースノードおよび接地部に結合され、
ここで、第５のｐチャネルＦＥＴのゲートノードは、第６のｐチャネルＦＥＴのゲートノードに結合され、
ここで、第６のｐチャネルＦＥＴのソースノードは、第６のｎチャネルＦＥＴのドレインノードに、そして第３の線形スイッチと演算増幅器の正の入力との間の第２のノードに結合され、
ここで、第６のｐチャネルＦＥＴのドレインノードは、第６のｎチャネルＦＥＴのソースノードおよび接地部に結合され、そして
ここで、第６のｎチャネルＦＥＴのゲートノードは、第５のｎチャネルＦＥＴのゲートノードおよび接地部にさらに結合され、
演算増幅器の負および正入力の間で平行なスイッチペアに結合された第７のスイッチ、
第１の線形スイッチおよび第１のキャパシタ間の第３のノードおよび演算増幅器の非反転出力に結合された第８のスイッチ、そして
第４の線形スイッチおよび第２のキャパシタ間の第４のノードおよび演算増幅器の反転出力に結合された第９のスイッチ、
を含むサンプル及びホールド回路。
【請求項２】
ここで前記相補的なクロック信号は各線形スイッチの第１の端子に適用される帯域制限変調信号の中心周波数よりも低周波で動作し、そして
ここで各線形スイッチにおいて、ｐチャネル幅は各スイッチの直線性を増加させるためｎチャネル幅よりも大きい、
請求項１のサンプル及びホールド回路。
【請求項３】
ここで各線形スイッチの各ｐチャネル幅は対応するｎチャネル幅に対し少なくとも２倍の幅である、
請求項２のサンプル及びホールド回路。
【請求項４】
ここで各線形スイッチの各ｐチャネル幅は対応するｎチャネル幅に対し少なくとも３倍の幅である、
請求項２のサンプル及びホールド回路。
【請求項５】
各線形スイッチの抵抗が、使用可能な入力電圧範囲を通して５％より少なく変化する、
請求項２のサンプル及びホールド回路。
【請求項６】
各線形スイッチにおける各ｎチャネルＦＥＴ及び対応するｐチャネルＦＥＴの前記幅は
μn （Ｗ／Ｌ）n がμp （Ｗ／Ｌ）p とほぼ等しく選択され、
ここで
（Ｗ／Ｌ）n は該ｎチャネルＦＥＴの該幅対長さ比であり、
（Ｗ／Ｌ）p は該ｐチャネルＦＥＴの該幅対長さ比であり、
μn は該ｎチャネルＦＥＴの移動度であり、そして
μp は該ｐチャネルＦＥＴの移動度である
請求項２のサンプル及びホールド回路。
【請求項７】
第８のスイッチが線形スイッチであり、
なお、第８の線形スイッチは
ｎチャネル幅を有する第８のｎチャネルＦＥＴ、および
ｐチャネル幅を有する第８のｐチャネルＦＥＴを有し、
ここで第８のｐチャネルＦＥＴのソースノードは第８のｎチャネルＦＥＴのドレインノードにそして第１の線形スイッチと第１のキャパシタの間の第３のノードに結合され、
ここで第８のｐチャネルＦＥＴのドレインノードは第８のｎチャネルＦＥＴのソースノードおよび演算増幅器の非反転出力に結合され、
ここで第８のｎチャネルＦＥＴおよび第８のｐチャネルＦＥＴのゲートノードは相補的なクロック信号に結合するように構成され、
ここで前記相補的なクロック信号は前記スイッチの第１の端子に適用される帯域制限変調信号の中心周波数よりも低周波で動作し、そして
ここで各ｐチャネル幅は第８のスイッチの直線性を増加させるため各ｎチャネル幅よりも大きい、
請求項２のサンプル及びホールド回路。
【請求項８】
第９のスイッチが線形スイッチであり、
なお、第９の線形スイッチは
ｎチャネル幅を有する第９のｎチャネルＦＥＴ、および
ｐチャネル幅を有する第９のｐチャネルＦＥＴを有し、
ここで第９のｐチャネルＦＥＴのソースノードは第９のｎチャネルＦＥＴのドレインノードにそして第４の線形スイッチと第２のキャパシタの間の第４のノードに結合され、
ここで第９のｐチャネルＦＥＴのドレインノードは第９のｎチャネルＦＥＴのソースノードおよび演算増幅器の反転出力に結合され、
ここで第９のｎチャネルＦＥＴおよび第９のｐチャネルＦＥＴのゲートノードは相補的なクロック信号に結合するように構成され、
ここで前記相補的なクロック信号は前記スイッチの第１の端子に適用される帯域制限変調信号の中心周波数よりも低周波で動作し、そして
ここで各ｐチャネル幅は第９のスイッチの直線性を増加させるため各ｎチャネル幅よりも大きい、
請求項２のサンプル及びホールド回路。
【請求項９】
第１のｐチャネルＦＥＴのソースノードおよびは第１のｎチャネルＦＥＴのドレインノードは正の平衡入力電圧に結合され、
第１のｐチャネルＦＥＴのドレインノードおよびは第１のｎチャネルＦＥＴのソースノードは第１のキャパシタに結合され、
第２のｐチャネルＦＥＴのソースノードおよびは第２のｎチャネルＦＥＴのドレインノードは正の平衡入力電圧に結合され、
第２のｐチャネルＦＥＴのドレインノードおよびは第１のｎチャネルＦＥＴの第２のノードは演算増幅器の負の入力に結合され、
第３のｐチャネルＦＥＴのソースノードおよびは第３のｎチャネルＦＥＴのドレインノードは負の平衡入力電圧に結合され、
第３のｐチャネルＦＥＴのドレインノードおよびは第１のｎチャネルＦＥＴの第３のノードは演算増幅器の正の入力に結合され、
第４のｐチャネルＦＥＴのソースノードおよびは第４のｎチャネルＦＥＴのドレインノードは正の平衡入力電圧に結合され、そして
第４のｐチャネルＦＥＴのドレインノードおよびは第１のｎチャネルＦＥＴの第４のノードは第２のキャパシタに結合されている、
請求項２のサンプル及びホールド回路。
【請求項１０】
スイッチペアは直列に結合されたｎＭＯＳＦＥＴスイッチの組を含み、ここで各ｎＭＯＳＦＥＴスイッチはゲート、ドレインおよびソースを有し、ここでｎＭＯＳＦＥＴスイッチのゲートは結合されている、
請求項９のサンプル及びホールド回路。
【請求項１１】
第１、第２、第３そして第４の線形スイッチは遅延されたフェーズ１のクロックによってクロックされ、
第５および第６の線形スイッチは遅延されたフェーズ２のクロックによってクロックされ、
第７の線形スイッチはフェーズ１のクロックによってクロックされ、
スイッチペアは先のフェーズ１のクロックによってクロックされ、そして
第８および第９のスイッチはフェーズ２のクロックによってクロックされる、
請求項９のサンプル及びホールド回路。
【請求項１２】
ここで第５、第６、第７、第８そして第９のスイッチおよびスイッチペアは線形スイッチを含む、請求項１のサンプル及びホールド回路。
【請求項１３】
第１と第２キャパシタは電荷（ｑ）と電圧（ｖ）との間の線形の関係を示す、請求項１のサンプル及びホールド回路。
【請求項１４】
第１と第２キャパシタはメタル対メタルタイプのキャパシタである、請求項１３のサンプル及びホールド回路。
【請求項１５】
第１と第２キャパシタはポリ対ポリタイプのキャパシタである、請求項１３のサンプル及びホールド回路。
【請求項１６】
演算増幅器の負の入力と、そして第２の線形スイッチと第５のスイッチ間の第５のノードと間に結合された第３のキャパシタ、そして
演算増幅器の正の入力と、そして第３の線形スイッチと第６のスイッチの間の第６のノード間で結合された第４のキャパシタ、
を含む請求項１１のサンプル及びホールド回路。
【請求項１７】
第１、第２、第３および第４キャパシタは、電荷（ｑ）と電圧（ｖ）の線形関係を示す、
請求項１６のサンプル及びホールド回路。
【請求項１８】
ここで、第１、第２、第３および第４キャパシタはメタル対メタルタイプのキャパシタである、
請求項１７のサンプル及びホールド回路。
【請求項１９】
ここで、第１、第２、第３および第４キャパシタはポリ対ポリタイプのキャパシタである、
請求項１７のサンプル及びホールド回路
【請求項２０】
ダブルサンプル、単一利得、スイッチドキャパシタ回路であって、
正の平衡入力電圧および第１のキャパシタに結合された第１のスイッチ、
正の平衡入力電圧および第２のキャパシタに結合された第２のスイッチ、
負の平衡入力電圧および第３のキャパシタに結合された第３のスイッチ、
負の平衡入力電圧および第４のキャパシタに結合された第４のスイッチ、
負の入力、正の入力、非反転出力および反転出力を有する演算増幅器、
第１のキャパシタおよび演算増幅器の負の入力に結合された第５のスイッチ、
第２のキャパシタおよび演算増幅器の負の入力に結合された第６のスイッチ、
第１のスイッチと第１のキャパシタの間の第１の結合ノードと演算増幅器の非反転出力の間で結合された第７のスイッチ、
第２のスイッチと第２のキャパシタの間の第２の結合ノードと演算増幅器の非反転出力の間で結合された第８のスイッチ、
第３のキャパシタおよび演算増幅器の正の入力に結合された第９のスイッチ、
第４のキャパシタおよび演算増幅器の負の入力に結合された第１０のスイッチ、
第３のスイッチと第３のキャパシタの間の第３の結合ノードと演算増幅器の反転出力の間で結合された第１１のスイッチ、
第４のスイッチと第４のキャパシタの間の第４の結合ノードと演算増幅器の反転された正の出力の間で結合された第１２のスイッチ、
接地部と、第１のキャパシタと第５のスイッチの間の第５の結合ノードとの間で直列に結合された、第１３のスイッチおよび第１４のスイッチ、
接地部と、第２のキャパシタと第６のスイッチの間の第６の結合ノードとの間で直列に結合された、第１５のスイッチおよび第１６のスイッチ、
接地部と、第３のキャパシタと第９のスイッチの間の第７の結合ノードとの間で直列に結合された第１７のスイッチおよび第１８のスイッチ、そして
接地部と、第４のキャパシタと第１０のスイッチの間の第８の結合ノードとの間で直列に結合された第１９のスイッチおよび第２０のスイッチ、
を含むダブルサンプル、単一利得、スイッチドキャパシタ回路。
【請求項２１】
第１、第２、第３そして第４スイッチは、各々が、
ｎチャネル幅を有する第１のｎチャネルＦＥＴ、そして
ｐチャネル幅を有する第１のｐチャネルＦＥＴを含み、
ここで、各ｐチャネルＦＥＴのソースノードは対応するｎチャネルＦＥＴのドレインノードに結合され、
ここで、各ｐチャネルＦＥＴのドレインノードは対応するｎチャネルＦＥＴのソースノードに結合され、
ここで、各ｐチャネルＦＥＴのゲートノードおよび各ｎチャネルＦＥＴのゲートノードは、相補的クロック信号に結合されように構成され、
ここで、前記相補的クロック信号は、各スイッチの第１の端子に適用される帯域制限変調信号の中心周波数より低い周波数で動作し、そして
ここで、各線形スイッチにおいて、ｐ−チャネル幅は各スイッチの直線性を増加させるためにｎ−チャネル幅より大きい、
請求項２０のダブルサンプル、単一利得、スイッチドキャパシタ回路。
【請求項２２】
各線形のスイッチの各ｐ−チャネル幅は、対応するｎチャネル幅より少なくとも２倍の幅である、
請求項２１のダブルサンプル、単一利得、スイッチドキャパシタ回路。
【請求項２３】
各線形のスイッチの各ｐチャネル幅は対応するｎチャネル幅より少なくとも３倍の幅である、
請求項２１のダブルサンプル、単一利得、スイッチドキャパシタ回路。
【請求項２４】
各線形のスイッチの抵抗は使用可能な入力電圧範囲にわたり５％未満において変化する、
請求項２１のダブルサンプル、単一利得、スイッチドキャパシタ回路。
【請求項２５】
各線形スイッチにおける各ｎチャネルＦＥＴ及び対応するｐチャネルＦＥＴの前記幅は、
μn （Ｗ／Ｌ）n がμp （Ｗ／Ｌ）p とほぼ等しく選択され、
ここで
（Ｗ／Ｌ）n は該ｎチャネルＦＥＴの該幅対長さ比であり、
（Ｗ／Ｌ）p は該ｐチャネルＦＥＴの該幅対長さ比であり、
μn は該ｎチャネルＦＥＴの移動度であり、そして
μp は該ｐチャネルＦＥＴの移動度である
請求項２１のダブルサンプル、単一利得、スイッチドキャパシタ回路。
【請求項２６】
第１、第２、第３そして第４のキャパシタは電荷（ｑ）と電圧（ｖ）の線形の関係を示す、
請求項２０のダブルサンプル、単一利得、スイッチドキャパシタ回路。
【請求項２７】
第１、第２、第３そして第４のキャパシタはメタル対メタルタイプのキャパシタである、
請求項２６のダブルサンプル、単一利得、スイッチドキャパシタ回路。
【請求項２８】
第１、第２、第３および第４のキャパシタはポリ対ポリタイプのキャパシタである、
請求項２６のダブルサンプル、単一利得、スイッチドキャパシタ回路。
【請求項２９】
第１そして第４のスイッチは遅延されたフェーズ２のクロックによってクロックされ、
第２および第３のスイッチは遅延されたフェーズ１のクロックによってクロックされ、
第７の線形スイッチはフェーズ１のクロックによってクロックされ、
スイッチペアは先のフェーズ１のクロックによってクロックされ、そして
第１３、第１５、第１７および第１９のスイッチは主クロックによってクロックされる、
請求項２１のダブルサンプル、単一利得、スイッチドキャパシタ回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
本発明の範囲内の多数の代替実施例が当分野の技術者にとって上記の開示を調査することにより容易に認識できるであろう。その技術は相補金属酸化物半導体（ＣＭＯＳ）及び接合電界効果技術（ＪＦＥＴ）半導体に適用することができる。これらの同じ原理はなおガリウム砒素（ＧａＡｓ）に適用されてもよい。また、もしも単一の利得が望まれるならば、図１２のキャパシタ６０及び６６は取り除かれてよい。
本願明細書の実施例に記載の発明は以下の発明を含む。
（１）  スイッチであって、
ｎチャネル幅を有するｎチャネルＦＥＴと、そして
ｐチャネル幅を有するｐチャネルＦＥＴとを含み、
ここで前記ｐチャネルＦＥＴのソースノードは前記ｎチャネルＦＥＴのドレインノードに結合されており、そして前記ｐチャネルＦＥＴのドレインノードは前記ｎチャネルＦＥＴのソースノードに結合されており、そして前記ｐチャネルＦＥＴのゲートノードと前記ｎチャネルＦＥＴのゲートノードとは相補的なクロック信号に結合されるように構成され、そして
ここで前記スイッチの線形性を増加させるために前記ｐチャネル幅は前記ｎチャネル幅よりも大きいことを特徴とするスイッチ。
（２）  前記ｐチャネル幅が前記ｎチャネル幅の少なくとも２倍と同じ幅を具備することを特徴とする（１）のスイッチ。
（３）  前記ｐチャネル幅が前記ｎチャネル幅の少なくとも３倍と同じ幅を具備することを特徴とする（１）のスイッチ。
（４）  前記スイッチの抵抗が使用可能な入力電圧範囲を通して５％より少なく変化することを特徴とする（１）のスイッチ。
（５）  前記ｎチャネルＦＥＴ及び前記ｐチャネルＦＥＴの前記幅について
μn （Ｗ／Ｌ）n がμp （Ｗ／Ｌ）p とほぼ等しく選択され、
ここで
（Ｗ／Ｌ）n は該ｎチャネルＦＥＴの該幅対長さ比であり、
（Ｗ／Ｌ）p は該ｐチャネルＦＥＴの該幅対長さ比であり、
μn は該ｎチャネルＦＥＴの移動度であり、そして
μp は該ｐチャネルＦＥＴの移動度である
ことを特徴とする（１）のスイッチ。
（６）  前記スイッチの第１の端子に結合されたサンプリングキャパシタをさらに具備し、そしてここで前記相補的なクロック信号が前記スイッチの第２の端子に適用された帯域制限被変調信号の中心周波数よりも低い周波数で動作し、そしてここで前記スイッチの前記第１の端子は前記帯域制限被変調信号のサブサンプルされた型を生成することを特徴とする（１）のスイッチ。
（７）  線形のスイッチドキャパシタを形成するための方法であって、
ｎチャネルＦＥＴ幅を有し、そしてソースノードとドレインノードとを有するｎチャネルＦＥＴを形成し、
ｐチャネルＦＥＴ幅を有し、そしてソースノードとドレインノードとを有するｐチャネルＦＥＴを形成し、
前記ｎチャネルＦＥＴの前記ソースノードを前記ｐチャネルＦＥＴの前記ドレインノードに結合し、そして
前記ｎチャネルＦＥＴの前記ドレインノードを前記ｐチャネルＦＥＴの前記ソースノードに結合するステップを有し、
ここで前記ｐチャネルＦＥＴは、入力電圧の関数としての前記線形スイッチのオン・コンダクタンスの変化を低減するために、前記ｐチャネルＦＥＴ幅が前記ｎチャネルＦＥＴ幅よりも大きいような前記ｐチャネルＦＥＴを生成することを特徴とする方法。
【外国語明細書】
2010213346000001.pdf