(57)【要約】【課題】高速かつ高精度に、確率的な動作を実行する。【解決手段】２Ｄ−ＴＪＡ１４は、ソース領域１２とドレイン領域１３とを接続する抵抗線網である。２Ｄ−ＴＪＡ１４では、複数のドット２０が形成されている。ゲート電極Ｇ１、Ｇ２は、２Ｄ−ＴＪＡ１４の複数のドット２０各々と容量結合されている。２Ｄ−ＴＪＡ１４は、ドット２０間を接続する抵抗線網によって微小トンネル接合が形成されている。ドット２０のサイズは実質的に均一であり、微小トンネル接合のサイズも実質的に均一である。【選択図】図８
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【特許請求の範囲】
【請求項１】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域とを接続する抵抗線網であって、複数の分岐部と、該分岐部間を接続する複数の微小トンネル接合部とが形成された抵抗線網と、
前記複数の分岐部各々と容量結合された第１のゲート電極と、
前記複数の分岐部各々と容量結合された第２のゲート電極と、
を備え、
前記抵抗線網では、
前記分岐部のサイズが実質的に均一であるとともに、前記微小トンネル接合部のサイズが実質的に均一である半導体素子。
【請求項２】
前記抵抗線網が、電子線露光によるパターン転写により、形成されている、
ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記微小トンネル接合部を形成する前記抵抗線網の線幅のばらつきが、１０ｎｍ以内である、
ことを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記抵抗線網では、前記分岐部がマトリクス状に配置されている、
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体素子。
【請求項５】
請求項１に記載の半導体素子を備える論理ゲート。
【請求項６】
請求項１に記載の半導体素子を備えるビットコンパレータ。
【請求項７】
請求項６に記載のビットコンパレータを備える確率的連想処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路に係り、特に、微小トンネル接合を有する半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路に関する。
【背景技術】
【０００２】
微小トンネル接合における単電子トンネル現象を利用した単電子動作により、動作する単電子デバイスが提案されている。単電子デバイスは、確率的に動作する。この確率性を積極的に利用して、既存のＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスでは実現が困難な知能的処理を実現できることが知られている（例えば、特許文献１、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３１３３８６号公報
【非特許文献】
【０００４】
【非特許文献１】T. Yamanaka, T. Morie, M. Nagata and A. Iwata, "A Single-electron stochastic associative processing circuit robust to random background-charge effects and its structure using nanocrystal floating-gate transistors", 2000 Nanotechnology 11 154-160
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１や非特許文献１に開示された単電子デバイスを、確率的に動作させるためには、デバイスに流れる電流のふるまいをポアソン分布に従ったものとすべく、その電流を極めて小さくする必要がある。その結果、単電子デバイスの動作速度が、ＣＭＯＳデバイスに比べて著しく遅くなる。
【０００６】
また、単電子デバイスでは、電流を極めて小さくする必要があるので、孤立ノード周辺のトラップや残留不純物などによる予想外の電荷（背景電荷）の影響を受けやすくなり、正常な動作が困難になる場合もある。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、高速かつ高精度に確率的な動作を実行することができる半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の第１の観点に係る半導体素子は、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域とを接続する抵抗線網であって、複数の分岐部と、該分岐部間を接続する複数の微小トンネル接合部とで形成された抵抗線網と、
前記複数の分岐部各々と容量結合された第１のゲート電極と、
前記複数の分岐部各々と容量結合された第２のゲート電極と、
を備え、
前記抵抗線網では、
前記分岐部のサイズが実質的に均一であるとともに、前記微小トンネル接合部のサイズが実質的に均一である。
【０００９】
例えば、前記抵抗線網は、電子線露光によるパターン転写により、形成されていてもよい。
【００１０】
例えば、前記微小トンネル接合部を形成する前期抵抗線網の線幅のばらつきが、１０ｎｍ以内であってもよい。
【００１１】
例えば、前記抵抗線網では、前記分岐部がマトリクス状に配置されていてもよい。
【００１２】
また、本発明の第２の観点に係る論理ゲートは、本発明の半導体素子を備える。
【００１３】
また、本発明の第３の観点に係るビットコンパレータは、本発明の半導体素子を備える。
【００１４】
また、本発明の第４の観点に係る確率的連想処理回路は、本発明のビットコンパレータを備える。
【発明の効果】
【００１５】
本発明に係る半導体素子等によれば、ソース領域とドレイン領域とを接続する抵抗線網は、複数の分岐部と、分岐部間を接続する複数の微小トンネル接合部とで形成されている。また、この抵抗線網では、分岐部のサイズが実質的に均一であるとともに、微小トンネル接合部のサイズが実質的に均一である。この構成により、抵抗線網には、ソース領域とドレイン領域との間に、電流が流れる確率が均等な複数の伝導経路が形成される。
【００１６】
電流が流れる確率は均等であるため、抵抗線網を流れる電流の伝導経路は、確率的に変動し、その度に、電圧対電流特性がばらつく。このばらつきにより、確率的な動作が可能となる。
【００１７】
このように、この半導体素子等によれば、電流の伝導経路を変更することにより、電流を小さくしなくても確率的な動作が可能となるうえ、背景電荷の影響を考慮する必要がなくなる。この結果、高速かつ高精度に確率的な動作を実行することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る２次元トンネル接合アレイを有する半導体素子の斜視図である。
【図２】図１の半導体素子における２次元トンネル接合アレイの上面図である。
【図３】図１の２次元トンネル接合アレイの等価回路である。
【図４】ゲート電極の配置を示す図である。
【図５】図４のＡ−Ａ断面図である。
【図６】１つのドットに着目した半導体素子の一部の等価回路である。
【図７】ゲート電圧とドレイン電流との関係を示す図である。
【図８】ビットコンパレータの等価回路である。
【図９】バックゲート電圧対ドレイン電流の特性曲線（その１）である。
【図１０】バックゲート電圧対ドレイン電流の特性曲線（その２）である。
【図１１】バックゲート電圧対ドレイン電流の特性曲線（その３）である。
【図１２】確率的連想処理回路の構成を示す模式図である。
【図１３】半導体素子の製造工程のフローチャートである。
【発明を実施するための形態】
【００１９】
以下、本発明の一実施形態に係る半導体素子について図面を参照して詳細に説明する。
【００２０】
図１に示すように、半導体素子１は、基板１０と、酸化膜層１１と、ソース領域１２と、ドレイン領域１３と、抵抗線網としての２次元トンネル接合アレイ（以下、「２Ｄ−ＴＪＡ」と略述する）１４と、を備えている。
【００２１】
基板１０は、シリコン基板である。この基板１０は、バックゲートとして動作する。
【００２２】
基板１０上に、酸化膜層１１が積層されている。酸化膜層１１は、二酸化珪素（ＳｉＯ2）のＢＯＸ（Buried Oxide）層である。その厚さは、約４００ｎｍである。
【００２３】
ソース領域１２、ドレイン領域１３及び２Ｄ−ＴＪＡ１４は、酸化膜層１１上に積層されたシリコン層から形成されている。ソース領域１２、ドレイン領域１３及び２Ｄ−ＴＪＡ１４の厚みは、約２０ｎｍである。ソース領域１２及びドレイン領域１３には、ヒ素がドーピングされているが、２Ｄ−ＴＪＡ１４には、ヒ素がドーピングされていない。
【００２４】
図２に示すように、２Ｄ−ＴＪＡ１４は、ソース領域１２とドレイン領域１３との間に形成されている。２Ｄ−ＴＪＡ１４は、ソース領域１２とドレイン領域１３とを接続する抵抗線網である。２Ｄ−ＴＪＡ１４は、複数本（例えば、１０本程度）の水平方向に延びる抵抗線パターンと、複数本（例えば、１０本程度）の垂直方向に延びる抵抗線パターンと、を有する。
【００２５】
水平方向及び垂直方向に延びる抵抗線パターンは、それぞれ均等に、例えば３５０ｎｍ間隔で配列されている。各抵抗線パターンの線幅は、ほぼ均一であり、約９０ｎｍである。各抵抗線パターンの線幅のばらつきは、最大でも１０ｎｍである。
【００２６】
水平方向の抵抗線パターンと垂直方向に延びる抵抗線パターンとは、互いに交差し、この交差により、２次元格子が形成されている。この交差部分が、ソース領域１２からドレイン領域１３に流れる電流の分岐点となる。２Ｄ−ＴＪＡ１４は、複数の分岐点を有する抵抗線網である。
【００２７】
２Ｄ−ＴＪＡ１４では、この分岐点（例えば、図２の点線の円で示される部分）のサイズは、他の部分よりも、大きくなっている。この分岐点は、他の部分とは電気特性が異なる。以下では、この分岐点を、特にドット２０と呼ぶ。各ドット２０のサイズは、均一である。隣接するドット２０の中心の間隔は、約３５０ｎｍである。
【００２８】
ドット２０は、いわゆるクーロン島となる。ドット２０以下の部分の各抵抗線パターンの線幅は、９０ｎｍと狭くなっているため、ここで、クーロン・ブロッケード現象が生じる。図３の等価回路に示すように、この部分を、微小トンネル接合２１と呼ぶ。微小トンネル接合２１を形成する部分の線幅は、同じ（９０ｎｍ）であり、その長さも同じであるため、各微小トンネル接合２１のトンネル障壁の高さは、ほぼ均一となる。
【００２９】
２Ｄ−ＴＪＡ１４は、複数のドット２０が微小トンネル接合２１によって接続された格子状の回路であるとみなすことができる。ドット２０は、マトリクス状に配置されている。２Ｄ−ＴＪＡ１４は、１０×１０のドット２０を有する２次元微小トンネル接合アレイである。
【００３０】
半導体素子１では、図４に示すように、ソース領域１２、ドレイン領域１３及び２Ｄ−ＴＪＡ１４の上に、ゲート電極Ｇ１、Ｇ２が配置されている。ゲート電極Ｇ１では、ソース領域１２の上方から、複数本の電極線が、２Ｄ−ＴＪＡ１４の上方に張り出している。ゲート電極Ｇ２では、ドレイン領域１３の上方から、複数本の電極線が２Ｄ−ＴＪＡ１４の上方に張り出している。ゲート電極Ｇ１、Ｇ２の各電極線は、上面視で、２Ｄ−ＴＪＡ１４のドット２０を挟んで反対側に配置されている。
【００３１】
図４のＡ−Ａ断面図としての図５に示すように、ゲート電極Ｇ１、Ｇ２は、絶縁膜層（ＳｉＯ2）１５を介して、２Ｄ−ＴＪＡ１４の上に積層されている。この構造により、ゲート電極Ｇ１、Ｇ２は、各ドット２０と容量結合されるようになる。
【００３２】
１つのドット２０に着目する。図６に示すように、ゲート電極Ｇ１、Ｇ２と、ドット２０との間のキャパシタ２２の容量は、ともにＣｇであり、同一である。各ドット２０は、微小トンネル接合２１を介して、隣接ドット２０と接続されている。２Ｄ−ＴＪＡ１４は、図６の等価回路が、マトリクス状に接続された回路であるとみなすことができる。
【００３３】
まず、ソース領域１２とドレイン領域１３との間に電源電圧Ｖｄｄが印加され、ゲート電極Ｇ１、Ｇ２のいずれか一方に、ゲート電圧Ｖｇが印加された場合について考える。
【００３４】
ドット２０がクーロン島になっている場合、図７に示すように、ドレイン電流Ｉｄは、それぞれのゲート電圧Ｖｇに対してクーロン振動を示す。
【００３５】
次に、ゲート電極Ｇ１、Ｇ２の両方にゲート電圧を印加する場合について考える。このクーロン振動を利用して、ゲート電極Ｇ１、Ｇ２の両方に印加されるゲート電圧により、ドレイン電流Ｉｄを制御することができる。
【００３６】
ドット２０とゲート電極Ｇ１の間の容量とドット２０とゲート電極Ｇ２の間の容量はともにＣｇで等しいので、ゲート電極Ｇ１、Ｇ２にそれぞれ印加される電圧の実効的な和が、ゲート電圧Ｖｇになる。この場合、ゲート電極Ｇ１、Ｇ２に印加される電圧を、ドレイン電流Ｉｄのクーロン振動のピーク（Ｉｄピーク）に対応するゲート電圧Ｖｇ’の１／２、すなわちＶｇ’／２に設定すると、両者の電圧を等しくしつつ、ドレイン電流Ｉｄを最大にすることができる。
【００３７】
クーロン振動における隣り合う２つのＩｄピークで、それぞれ上述のような設定を行う。すなわち、Ｉｄピークのゲート電圧が高い方（すなわちゲート電圧ＶｇＨのＩｄピーク）に対して上述の設定を行った場合のゲート電極Ｇ１、Ｇ２の電圧（１／２・ＶｇＨ）をハイレベル（Ｈ）として、ゲート電圧が低い方（すなわちゲート電圧ＶｇＬのＩｄピーク）に対して上述の設定を行った場合のゲート電極Ｇ１、Ｇ２の電圧（１／２・ＶｇＬ）をローレベル（Ｌ）とする。このようにすれば、ゲート電極Ｇ１、Ｇ２に印加させる電圧が、ＨＨ、ＬＬである場合に、ドレイン電流Ｉｄが大きく（Ｈ）なる。この場合、ゲート電極Ｇ１、Ｇ２がＨＬ、ＬＨになると、ドレイン電流Ｉｄは、自動的に、クーロン振動の谷付近（隣接するＩｄピークの間の谷）の電流値となるので、小さく（Ｌ）なる。
【００３８】
（ビットコンパレータ）
図７に示す特性を利用し、半導体素子１を用いて、ビットコンパレータ２を構築することができる。ビットコンパレータ２は、図８に示すように、半導体素子１と、キャパシタ３０と、を備えている。
【００３９】
半導体素子１のドレイン領域１３は、不図示の直流電源と接続され、電源電圧Ｖｄｄが印加されている。ソース領域１２は、キャパシタ３０を介して接地されている。また、ゲート電極Ｇ１には、入力されるビット信号に相当する電圧Ｖａが印加され、ゲート電極Ｇ２には、参照されるビットデータに相当する電圧Ｖｒが印加される。そして、キャパシタ３０の電圧Ｖｃｏが、入力されたビット信号と、参照されるビットデータとの比較結果に相当する電圧として出力される。
【００４０】
上述のようにゲート電圧Ｖｇのハイレベル（Ｈ）とローレベル（Ｌ）とを選んだとすると、ゲート電極Ｇ１、Ｇ２にそれぞれ印加される電圧Ｖａ、Ｖｒがともにそのハイレベル、ともにそのローレベルに相当する電圧である場合には、図７に示すように、ドレイン電流Ｉｄが大きくなって、キャパシタ３０の電圧Ｖｃｏがハイレベルとなる。すなわち、入力されるビットと参照されるビットとの組み合わせが（１，１）、（０，０）である場合、ビットコンパレータ２の出力は「１」となる。
【００４１】
また、電圧Ｖａ、Ｖｒのいずれか一方がハイレベルで、他方がローレベルである場合には、図７に示すように、ドレイン電流Ｉｄが小さくなり、キャパシタ３０の電圧Ｖｃｏがローレベルとなる。すなわち、入力されるビットと参照されるビットとの組み合わせが（１，０）、（０，１）である場合、ビットコンパレータ２の出力は「０」となる。
【００４２】
半導体素子１では、ゲート電圧Ｖｇとドレイン電流Ｉｄとの特性は、定常的ではなく、確率的に変動する。この特性は、バックゲート電圧Ｖｂｇと、ドレイン領域１３に流れるドレイン電流Ｉｄとの特性を繰り返し測定することによって明らかとなる。
【００４３】
この繰り返し測定を行うと、バックゲート電圧Ｖｂｇとドレイン電流Ｉｄとの特性曲線のパターンには、幾つかのパターンが出現する。その典型的な３つのパターンの類型が、図９、図１０、図１１にまとめられている。
【００４４】
１１回の繰り返し測定では、バックゲート電圧Ｖｂｇ対ドレイン電流Ｉｄとの特性曲線のパターンとして、図９に示すパターンが２回出現し、図１０に示すパターンが２回出現し、図１１に示すパターンが３回出現した。残る４回の測定では、全く異なるパターンが１ずつ出現した。
【００４５】
このように、半導体素子１では、バックゲート電圧Ｖｂｇとドレイン電流Ｉｄとの特性には、ばらつきがある。このばらつきは、２Ｄ−ＴＪＡ１４内の電流の伝導経路が、その時々によって異なることによって発生する。
【００４６】
微小トンネル接合２１では、電子のトンネリングが、確率的に発生する。この場合、電子は、２Ｄ−ＴＪＡ１４の複数の伝導経路の中で、トンネル障壁が最も低くなっている伝導経路を移動する。
【００４７】
２Ｄ−ＴＪＡ１４では、抵抗線パターンの線幅がほぼ均一であるため、それぞれの伝導経路のトンネル障壁のレベルはほとんど同じとなり、電子が選ぶ伝導経路は、確率的なものとなる。これにより、図８に例示するように、２Ｄ−ＴＪＡ１４内での電流の伝導経路がその時々によって異なるため、図９、図１０、図１１に示すように、バックゲート電圧Ｖｂｇとドレイン電流Ｉｄとの特性が変化する。ビットコンパレータ２では、電圧Ｖａ、Ｖｒが、ともにハイレベルとなった場合のドレイン電流Ｉｄと、ローレベルとなった場合のドレイン電流Ｉｄとが、クーロン振動の隣り合うピークのドレイン電流に対応している。
【００４８】
（確率的連想処理回路）
この性質を利用して、確率的連想処理回路を構築することができる。
【００４９】
入ってきたビット情報に対し、自身が記憶しているものの中から、類似度の高い情報を選び出す操作を「連想」と呼ぶ。人が、ある情報に基づいて、類似したものを芋づる式に連想した場合、常に同じものが確実に連想されるとは限らない。これと同じような連想処理を行うには、最も似通ったパターンを、その類似度に応じて確率的に選択する仕組みを構築する必要がある。確率的連想処理回路は、このような仕組みを提供する。
【００５０】
図１２に示すように、確率的連想処理回路３は、ｍビット（ｍは自然数）のビット列信号を入力する。確率的連想処理回路３は、互いに異なるｍビットのビット列データをｎ個記憶している。確率的連想処理回路３は、記憶するｎ個のビット列データの中から、入力されたビット列信号に最も近いビット列（類似ビット列）を選択して、その選択結果を出力する。
【００５１】
図１２に示すように、確率的連想処理回路３は、ｎ個のワードコンパレータ４０1〜４０nと、ｎ個のキャパシタ４１1〜４１nと、ＷＴＡ回路（Winner-Take-All-Circuit）４２と、を備えている。
【００５２】
ワードコンパレータ４０j（ｊ＝１〜ｎ）は、参照するビット列データ１つにつき、１つずつ設けられている。ワードコンパレータ４０j（ｊ＝１〜ｎ）は、入力されたｍビットのビット列信号と、記憶する参照ビット列データとの間のハミング距離（異なったビットの数）を評価する。
【００５３】
より具体的には、ワードコンパレータ４０iは、ｍ個のビット比較部５０1〜５０ｍを有している。このビット比較部５０i（ｉ＝１〜ｍ）各々に、半導体素子１が組み込まれている。
【００５４】
ビット比較部５０i（ｉ＝１〜ｍ）は、メモリセル６０をさらに備えている。メモリセル６０は、例えば、フラッシュメモリ又はＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）である。メモリセル６０には、１ビットの数値（０又は１）が記憶されている。
【００５５】
メモリセル６０は、その数値に対応する信号電圧Ｖｒｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を出力する。すなわち、ワードコンパレータ４０ｊのｉ番目のビット比較部のメモリセル６０は、ｊ番目のｍビットのビット列データにおけるｉビット目のビット情報に相当する信号電圧（０であればローレベル、１であればハイレベル）を出力する。
【００５６】
半導体素子１におけるソース領域１２、ドレイン領域１３、ゲート電極Ｇ１、Ｇ２の接続状態は、図８に示すビットコンパレータ２におけるそれと同じである。すなわち、半導体素子１は、ゲート電極Ｇ１から入力されたビット信号に相当する信号電圧Ｖａｉ（ｉ＝１〜ｍ）を入力し、ゲート電極Ｇ２から、メモリセル６０から出力された参照ビットデータに相当する信号電圧Ｖｒｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を入力し、それらの入力に対応するドレイン電流Ｉｄを出力する。
【００５７】
キャパシタ４１j（ｊ＝１〜ｎ）は、ワードコンパレータ４０j（ｊ＝１〜ｎ）の全てのビット比較部５０i（ｉ＝１〜ｍ）と接続されている。ビット比較部５０1〜５０ｍの半導体素子１から出力されたドレイン電流Ｉｄは、キャパシタ４１j（ｊ＝１〜ｎ）に流れ込み、電圧Ｖｃｏｊ（ｊ＝１〜ｎ）が上昇する。
【００５８】
入力されたビット列信号と、参照ビット列データとの間で、一致するビットの数が多ければ多いほど、すなわち、ｍビットの入力ビット列信号と、参照ビット列データとのハミング距離が近くなればなるほど、原則として、キャパシタ４１ｊ（ｊ＝１〜ｎ）の電圧Ｖｃｏｊ（ｊ＝１〜ｎ）が速く上昇する。
【００５９】
ＷＴＡ回路４２は、電圧Ｖｃｏｊ（ｊ＝１〜ｎ）を入力する。ＷＴＡ回路４２は、電圧Ｖｃｏｊが最も速く閾値を超えたキャパシタ４１j（ｊ＝１〜ｎ）に対応する参照ビット列データを、類似ビット列とする演算結果（連想結果）として出力する。ＷＴＡ回路４２としては、例えばＣＭＯＳ回路を採用することができる。
【００６０】
また、ここで、ＷＴＡ回路の代わりに、ＷＳＡ（Winners-Share-All）回路を用いることができる。ＷＳＡ回路を用いると、速く閾値を超える順に複数のＶｃｏｊ（ｊ＝１〜ｎ）を選ぶことができる。また、比較を複数回行い、各回のウイナーの中から重複したウイナー（ｗｉｎｎｅｒ）を、最終的なウイナーとして選ぶことにより、ノイズマージンを大きくすることができる。
【００６１】
上述のように、半導体素子１では、２Ｄ−ＴＪＡ１４内の電流の伝導経路に揺らぎがあるため、ゲート電圧Ｖａｉ（ｉ＝１〜ｍ）、Ｖｒｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）が同じであっても、それに対応するドレイン電流Ｉｄの上昇度合が変化する。この変化により、電圧Ｖｃｏｊの上昇カーブも変化し、入力ビット列が同じであっても、電圧Ｖｃｏｊ（ｊ＝１〜ｎ）が最も速く閾値を超える参照ビット列データ、すなわち出力結果がばらつく。すなわち、ＷＴＡ回路４２において、決定論的に選ばれたビット列データは、入力されたビット列信号に対して、真に最もハミング距離の近いビット列であるとは限らない。選ばれる確率は、類似度（真のハミング距離）に依存する。
【００６２】
このように、確率的連想処理回路３では、ハミング距離の計算の際に、故意にわずかな乱数（揺らぎ）が加えられ、計算結果に確率的なばらつきが生じる。この確率的なばらつきにより、ハミング距離が最小でないビット列データも、そのハミング距離に応じた確率で選び出されるようになる。
【００６３】
この結果、入力に対して出力に確率的なばらつきを持たせた知能的処理を実現することができる。このような知能的処理は、既存のＣＭＯＳ回路では実現が困難である。この確率的連想処理回路３は、画像圧縮や顔認識処理などの様々な分野に適用可能である。
【００６４】
次に、本実施形態に係る半導体素子１の製造方法について説明する。半導体素子１の製造には、例えばＳＯＩ（Silicon on Insulator）基板が用いられる。このＳＯＩ基板では、単結晶ウエハに絶縁膜（一般的にはシリコン酸化膜）が形成され、その上に単結晶Ｓｉ層（ＳＯＩ層）が形成されている。
【００６５】
図１３の製造フローに示すように、まず、例えば熱酸化とウエットエッチングにより、ＳＯＩ層が４０ｎｍの厚さに薄くされる（ステップＳ２０１）。ＳＯＩ層とは、ソース領域１２、ドレイン領域１３及び２Ｄ−ＴＪＡ１４の元となるシリコン層である。
【００６６】
続いて、ＳＯＩ層上に、コータを用いてレジストが塗布される（ステップＳ２０２）。レジストとしては、例えば、ネガティブレジスト（ＳＡＬ６０１  ＳＲ２）が用いられる。
【００６７】
続いて、電子線露光装置を用いて、ＳＯＩ基板の露光が行われる（ステップＳ２０３）。電子線露光装置では、電子源から電子線が、レジストが塗布されたＳＯＩ層に照射される。電子線露光装置では、その電子線のＳＯＩ層への入射位置を、２Ｄ−ＴＪＡ１４の格子パターンに沿って移動させる。これにより、塗布されたレジストに２Ｄ−ＴＪＡ１４の格子パターンの潜像が形成される。
【００６８】
ここで、形成された潜像を観察すると、抵抗線パターンの分岐部分では、電子線による近接効果（電子線の散乱により、パターン領域以外にもエネルギが蓄積される現象）により、他の部分よりもエネルギ堆積が増すため、形成される潜像が大きくなる。これにより、分岐部分に、図２に示すドット２０が自然形成される。なお、この分岐部分から遠い領域では、近接効果の影響が小さく、抵抗線パターンの線幅は、電子露光時に用いられた線幅に対応したものとなる。したがって、電子線の照射パターンを、ドット２０を考慮したパターンとする必要はない。
【００６９】
続いて、デベロッパで形成された潜像に対する現像が行われ、露光されなかった部分（潜像以外の部分）のレジストが取り除かれる（ステップＳ２０４）。
【００７０】
続いて、ＳＯＩ基板に対し、例えば、電子サイクロトロン共鳴エッチャを用いてドライエッチングが行われる（ステップＳ２０５）。ここでは、レジストで覆われた部分以外のＳＯＩ層がエッチングされる。
【００７１】
ドライエッチング後、例えば、８０度のＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏ溶液でウエットエッチングが実行される（ステップＳ２０６）。これにより、２Ｄ−ＴＪＡ１４内に、微小なサイズの格子パターンが形成される。このように、ドライエッチングとウエットエッチングとを組み合わせることにより、ドライエッチングでのプラズマダメージを軽減することができる。
【００７２】
この後、熱酸化を行い、更なるサイズの縮小及びプラズマダメージの低減を行う（ステップＳ２０７）。
【００７３】
その後、ソース領域１２とドレイン領域１３だけが、イオン注入により、ヒ素でドーピングされる（ステップＳ２０８）。この場合、２Ｄ−ＴＪＡ１４上には、抵抗マスクが実装され、ドーピングされない。
【００７４】
図１３に示す工程が終了した後、ソース電極１２、ドレイン電極１３及び２Ｄ−ＴＪＡ１４が完成する。最終的には、ソース電極１２、ドレイン電極１３及び２Ｄ−ＴＪＡ１４の厚さは、２０ｎｍとなる。
【００７５】
ソース電極１２、ドレイン電極１３及び２Ｄ−ＴＪＡ１４の完成後、例えば、減圧ＣＶＤ法などを用いて、絶縁膜層がその上に体積され、さらに、ポリシリコン膜層堆積→レジスト塗布→露光→現像→エッチング→ドーピングなどを経て、ゲート電極Ｇ１、Ｇ２等が形成される。その後、層間絶縁膜、コンタクトホール及びアルミ電極などの外部電極配線が形成され、後続する金属アニール処理等が行われるなどして、最終的に半導体素子１が完成する。
【００７６】
上述のように、本実施形態によれば、近接効果により、抵抗線のパターンの分岐部分に、ドット２０が自然に形成される。
【００７７】
本実施形態では、電子線露光により、２Ｄ−ＴＪＡ１４を作成するので、ドライエッチング後の微小トンネル接合２１の線幅は、実質的に均一化されていることに留意すべきである。線幅のばらつきは、多くても約１０ｎｍである。これにより、２Ｄ−ＴＪＡ１４における電流の伝導経路が、確率的に変動し、ビットコンパレータ２やワードコンパレータ４０j（ｊ＝１〜ｎ）の出力に、その類似度（ハミング距離）に応じたばらつきが生じる。
【００７８】
２Ｄ−ＴＪＡ１４のドット２０や微小トンネル接合２１のサイズは、転写パターンを変更するなどして、半導体素子１の製造工程において調整することが可能である。この調整により、確率的連想処理回路３におけるビット列データの連想の幅、程度などを制御することが可能となる。
【００７９】
以上詳細に説明したように、本実施形態に係る半導体素子１は、ソース領域１２とドレイン領域１３とを接続するチャネル領域として、複数のドット２０と、複数の微小トンネル接合２１を有する抵抗網としての２Ｄ−ＴＪＡ１４が設けられている。
【００８０】
ドット２０は、分岐となっており、２Ｄ−ＴＪＡ１４では、分岐としてのドット２０と、複数の微小トンネル接合２１とが連結した複数の電流の伝導経路が設けられている。各ドット２０のサイズは実質的に均一であり、各微小トンネル接合２１のサイズも実質的に均一である。
【００８１】
サイズが実質的に均一であるため、各微小トンネル接合２１のトンネル確率は、ほぼ同じになる。このような構成により、２Ｄ−ＴＪＡ１４には、ソース領域１２とドレイン領域１３との間に、電流が流れる確率が均等な複数の伝導経路が形成される。
【００８２】
電流が流れる確率は均等であるため、２Ｄ−ＴＪＡ１４を流れる電流の伝導経路は、確率的に変動し、その度に、電圧対電流特性がばらつく。このばらつきにより、確率的な動作が可能となる。
【００８３】
この電流の伝導経路の揺らぎにより、半導体素子１では、出力結果がばらつく。すなわち、本実施形態では、電流が流れる確率が均等な複数の異なる電流の伝導経路を用意することによって、確実に出力結果をばらつかせる。これにより、半導体素子１では、電流を小さくしなくても、確率的な動作が可能となる。この結果、動作速度の低下を防止することができる。
【００８４】
また、電流を小さくする必要がなくなるので、本実施形態に係る半導体素子１は、背景電荷の存在に関わらず、信頼性の高い動作が可能になる。
【００８５】
上述のように、本実施形態に係る半導体素子１によれば、高速かつ高精度に確率的な動作を実行することができる。
【００８６】
また、この半導体素子１では、複数のドット２０と、複数の微小トンネル接合２１とが交互に連結されることにより、電流の伝導経路が形成され、全てのドット２０にゲート電圧Ｇ１、Ｇ２が容量結合されている。これにより、２Ｄ−ＴＪＡ１４内の見かけの容量を小さくすることができる。
【００８７】
２Ｄ−ＴＪＡ１４を動作させるためには、電子の静電エネルギｅ2／２Ｃ（ｅは電荷、Ｃは容量）を、動作温度における熱エネルギｋＴ（ｋはボルツマン定数、Ｔは絶対温度）よりも十分大きくしなければならない。したがって、見かけの容量を小さくすれば、電子がトンネリングする温度を上げることができる。これにより、半導体素子１では、例えば常温下でも、動作可能となる。
【００８８】
また、本実施形態によれば、２Ｄ−ＴＪＡ１４の抵抗線の格子パターンは、電子線露光によるパターン転写により、形成されている。このようにすれば、電子線露光による近接効果により、ドット２０が自然形成されるようになるため、ドット２０を作成する特別な工程を省略することができる。この結果、半導体素子１を製作する時間の短縮、製造コストの削減などが可能となる。
【００８９】
電流の伝導経路に十分な揺らぎを与えるためには、２Ｄ−ＴＪＡ１４における微小トンネル接合２１のトンネル確率をほぼ均一化する必要がある。このため、本実施形態に係る半導体素子１では、ドット２０を接続する抵抗線パターンの線幅を、９０ｎｍに統一している。線幅９０ｎｍで厚みが２０ｎｍの抵抗線パターンであり、長さが約３５０ｎｍであれば、微小トンネル接合として適切である。
【００９０】
本実施形態では、パターン精度が著しく高い電子線露光装置を用いて、２Ｄ−ＴＪＡ１４の格子パターンを作成しているので、９０ｎｍ程度の均一な抵抗線パターンを形成することができる。その線幅のばらつきが、１０ｎｍ以内であれば、電流の伝導経路を十分にばらつかせることができる。
【００９１】
上記実施形態では、ドット２０をマトリクス状に配置し、２Ｄ−ＴＪＡ１４を、格子状としたが、本発明は、これには限られず、三角形状、六角などの他の多角形状、円形状であってもよい。このように、本発明は、２Ｄ−ＴＪＡ１４におけるドット２０や微小トンネル接合２１の配置には、限定されない。しかしながら、ドット２０や微小トンネル接合２１は、２次元トンネル接合アレイ（２Ｄ−ＴＪＡ１４）において、複数の伝導経路における電流が通る確率ができるだけ均等になるように配置する必要がある。
【００９２】
なお、上記実施形態では、２Ｄ−ＴＪＡ１４のドット２０の数を１０×１０とした。この場合には、図９、図１０、図１１に共通するように、クーロン・ブロッケード現象により、バックゲート電圧Ｖｂｇとドレイン電流Ｉｄとの特性曲線には、多くのピークが表れる。しかしながら、例えば、２Ｄ−ＴＪＡ１４のドット２０の数は、１０×１０には限られない。それより少なくてもよいし、多くてもよい。
【００９３】
確率的連想処理回路３における連想の幅、程度は、２Ｄ−ＴＪＡ１４におけるドット２０、微小トンネル接合２１のサイズ、それらのサイズのばらつき、ドット２０の数等によって調整することができる。換言すれば、ドット２０、微小トンネル接合２１のサイズ、それらのサイズのばらつき、ドット２０の数等は、確率的連想処理回路３に求められる連想の幅、程度によって決定されるのが望ましい。
【００９４】
また、上記実施形態では、半導体素子１を用いてＸＮＯＲ回路を実現したが、半導体素子１を用いて、ＯＲ回路、ＡＮＤ回路等の他の論理ゲートを実現することができるのは勿論である。例えば、ゲート電極Ｇ１、Ｇ２の上に、さらに絶縁膜層を介して、トップゲート電極を設け、そのトップゲート電極から印加される電圧を調整することにより、これらの論理ゲートを実現することができる。
【００９５】
上記実施形態における、ビット列の桁数ｍ、確率的連想処理回路３が記憶するビット列データの数ｎにも特に制限はない。また、半導体素子１の製造工程についても、適宜変更が可能である。例えば、ＳＯＩ基板ではなく、他のウエハで半導体素子１を製造するようにしてもよい。
【００９６】
半導体素子１、ビットコンパレータ２、確率的連想処理回路３は、様々な分野に適用可能である。例えば、各種処理装置の処理パラメータの学習、最適化に適用することができる。このような最適化では、入力データに対して出力データを、所定の分布に従って統計的にばらつかせる必要があるためである。
【産業上の利用可能性】
【００９７】
本発明は、例えば、ベクトル量子化や動き予測などに代表される情報圧縮、顔認識処理などに代表されるパターン認識などの画像処理における処理パラメータの学習、最適化処理に適用することができる。また、例えば、人との対話が可能な対話ロボット、ニューラルネットワークや遺伝的アルゴリズム等に基づく知能処理機械・学習機械など、人の連想処理を模した情報処理を行う分野に適用可能である。この他、入力データに対して、出力データを確率的にばらつかせる必要がある情報処理装置であれば、あらゆる装置に適用可能である。
【符号の説明】
【００９８】
１  半導体素子
２  ビットコンパレータ
３  確率的連想処理回路
１０  基板
１１  酸化膜層
１２  ソース領域
１３  ドレイン領域
１４  ２次元トンネル接合アレイ（２Ｄ−ＴＪＡ）
１５  絶縁膜層
２０  ドット
２１  微小トンネル接合
２２  キャパシタ
３０  キャパシタ
４０1〜４０n  ワードコンパレータ
４１1〜４１n  キャパシタ
４２  ＷＴＡ回路
５０1〜５０m  ビット比較部
６０  メモリセル
Ｇ１、Ｇ２  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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