(57)【要約】【課題】移動体通信装置用半導体装置（ＲＦパワーモジュール）の電力付加効率を向上させる。【解決手段】パワーＭＯＳＦＥＴのゲート電極７とｎ＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ−型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。これにより、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができるので、増幅素子をシリコンパワーＭＯＳＦＥＴで構成したＲＦパワーモジュールの小型化と電力付加効率の向上を図ることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面の一部に、チャネル形成領域を挟んで互いに離間して形成された第２導電型のソースおよびドレインと、
前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の主面の他部に、前記ソースと接するように形成された第１導電型の複数の打抜き層とを備えたＭＯＳＦＥＴを有する半導体装置であって、
前記ソースおよび前記ドレインは、前記半導体基板の主面の第１方向に沿って延在する平面パターンを有し、
前記複数の打抜き層は、前記第１方向に沿って配列され、
前記複数の打抜き層は、前記半導体基板に設けられた溝の内部に埋め込まれた導電膜からなり、
前記複数の打抜き層のそれぞれは、前記第１方向と交差する第２方向に長辺を有する形状の平面パターンを有していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記ソースおよびドレインは、前記第１方向にそれぞれ複数配列され、
前記複数のソースは、互いに電気的に接続され、
前記複数のドレインは、互いに電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記半導体基板の裏面には、前記複数の打抜き層を通じて前記ソースと電気的に接続されるソース電極が形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記半導体基板は、モジュール基板に実装され、前記ソース電極は、前記モジュール基板の固定電位電極と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記複数の打抜き層は、その上部を覆う絶縁膜に形成されたコンタクトホール内のプラグを介して、前記絶縁膜上の金属配線と電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記導電膜は、多結晶シリコンからなることを特徴とする半導体装置。
【請求項７】
第１導電型の半導体基板の主面の第１領域にチャネル形成領域を挟んで互いに離間して形成された第２導電型のソースおよびドレインと、
前記チャネル形成領域の上部にゲート絶縁膜を介して形成された多結晶シリコン膜からなるゲート電極と、
前記ゲート電極の上部を覆うキャップ絶縁膜と、
前記キャップ絶縁膜の上部を覆い、前記キャップ絶縁膜とはエッチングレートが異なるストッパ絶縁膜と、
前記ストッパ絶縁膜の上部を覆う層間絶縁膜とを備えた半導体装置であって、
前記ゲート電極の上部には、前記層間絶縁膜、前記ストッパ絶縁膜および前記キャップ絶縁膜を貫通して前記ゲート電極の表面に達する溝が形成され、
前記溝の内部には、前記多結晶シリコン膜よりも電気抵抗が小さい導電膜が埋め込まれており、
前記ゲート電極の延在方向に垂直な第１平面内における前記溝の幅は、前記第１平面内における前記ゲート電極のゲート長よりも大きいことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記半導体基板の主面の第２領域には、前記ゲート電極を構成する前記多結晶シリコン膜と同層の多結晶シリコン膜からなる抵抗素子が形成されていることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、前記半導体基板の主面上には、前記溝の内部に埋め込まれた前記導電膜を一方の電極とする容量素子が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置において、前記ソースおよびドレインのそれぞれの上部の前記層間絶縁膜および前記ストッパ絶縁膜には、コンタクトホールが形成され、
前記コンタクトホールの内部には、前記溝の内部に形成された前記導電膜と同層の導電膜が形成されていることを特徴とする半導体装置。
【請求項１１】
第１導電型の半導体基板の主面上にゲート絶縁膜を介してゲート電極を形成した後、前記ゲート電極の両側の前記半導体基板に不純物をイオン注入することによって、ソース、ドレインを形成する半導体装置の製造方法であって、前記ドレインを形成する工程は、
（ａ）前記半導体基板のドレイン形成領域に不純物をイオン注入することによって、一端が前記ゲート電極の側壁下部に延在する第２導電型の第１ドレイン低濃度領域を形成する工程、
（ｂ）前記（ａ）工程の後、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板のドレイン形成領域に不純物をイオン注入することによって、前記第１ドレイン低濃度領域よりも不純物濃度が高い第２導電型の第２ドレイン低濃度領域を前記サイドウォールスペーサに対して自己整合で形成する工程、
（ｄ）前記第２ドレイン低濃度領域の一部に不純物をイオン注入することによって、前記第２ドレイン低濃度領域よりも不純物濃度が高く、一端が前記ゲート電極の側壁下部から離間する第２導電型のドレイン高濃度領域を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記ドレイン高濃度領域の深さは、前記第１ドレイン低濃度領域および前記第２ドレイン低濃度領域の深さよりも浅いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記ソースを形成する工程は、
（ｅ）前記（ｂ）工程に先立って、前記半導体基板のソース形成領域に不純物をイオン注入することによって、一端が前記ゲート電極の側壁下部に延在する第２導電型のソース低濃度領域を形成する工程、
（ｆ）前記（ｂ）工程の後、前記半導体基板のソース形成領域に不純物をイオン注入することによって、前記ソース低濃度領域よりも不純物濃度が高い第２導電型のソース高濃度領域を前記サイドウォールスペーサに対して自己整合で形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記ソースの一部を構成する前記ソース低濃度領域の深さは、前記ソースの他部を構成する前記ソース高濃度領域の深さよりも浅いことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記（ｅ）工程と前記（ａ）工程は、別工程であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、前記（ｆ）工程と前記（ｄ）工程は、同一工程であることを特徴とする半導体装置の製造方法。
【請求項１７】
第１導電型の半導体基板の主面の一部に、チャネル形成領域を挟んで互いに離間して形成された第２導電型のソースおよびドレインと、
前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の主面の他部に、前記ソースと接するように形成された第１導電型の複数の打抜き層とを備えたＭＯＳＦＥＴを有する半導体装置の製造方法であって、前記複数の打抜き層を形成する工程は、
（ａ）前記半導体基板に溝を形成する工程と、
（ｂ）前記溝の内部に導電膜を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、前記ソースおよび前記ドレインは、前記半導体基板の主面の第１方向に沿って延在する平面パターンを有し、
前記複数の打抜き層は、前記第１方向に沿って配列され、
前記複数の打抜き層のそれぞれは、前記第１方向と交差する第２方向に長辺を有する形状の平面パターンを有していることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体通信装置（いわゆる携帯電話）に使用される半導体装置およびその製造技術に関し、特に、ＲＦ（Radio Frequency）パワーモジュールに搭載される半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
特開平６−３１０７１７号公報（特許文献１）には、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設ける高耐圧用ＭＯＳＦＥＴにおいて、ゲート電極の側壁にサイドウォールスペーサを形成する前と後に不純物を２回イオン注入することによって、ソース側をＬＤＤ（Lightly Doped Drain）構造にする技術が開示されている。
【０００５】
米国特許第６０２０１１号公報（特許文献２）には、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設ける高耐圧用ＭＯＳＦＥＴにおいて、異なるパターンのフォトレジスト膜をマスクに用いた２回のイオン注入によって、低不純物濃度のオフセットドレイン領域と高不純物濃度のドレイン領域との間に第３のドレイン領域を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−３１０７１７号公報
【特許文献２】米国特許第６０２０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
移動体通信装置の電力増幅回路に用いられる増幅素子として、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、シリコンパワー絶縁ゲート型電界効果トランジスタ（以下、パワーＭＯＳＦＥＴと称する）などが、目的や状況に応じて使用されている。
【０００８】
これらの増幅素子のうち、パワーＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものであるが、化合物半導体デバイスに比較して電力付加効率は低いものの、バイアス制御が容易で、かつ量産性も高いという利点がある。
【０００９】
しかし、最近の移動体通信装置は、部品点数の増加に伴って電力消費量が増大していることから、各部品は一層の小型化、低電力動作が要求されている。特に、電力増幅回路は、各部品の中でも多くの電力を消費する部品であることから、チップサイズの小型化とそれに伴う低電力動作が強く要求されている。
【００１０】
従って、パワーＭＯＳＦＥＴを増幅素子に用いる移動体通信装置用半導体装置の一つの課題は、パワーＭＯＳＦＥＴを用いた増幅回路の電力付加効率を向上させることにある。また、パワーＭＯＳＦＥＴを増幅素子に用いる移動体通信装置用半導体装置のもう一つの課題は、増幅素子であるパワーＭＯＳＦＥＴが形成されるチップサイズの小型化を推進することにある。
【００１１】
増幅回路の電力付加効率を向上させるためには、パワーＭＯＳＦＥＴのオン抵抗（Ｒｏｎ）を低減すると共に、帰還容量（Ｃｇｄ）と呼ばれるドレイン、ゲート間寄生容量を低減する必要がある。ところが、パワーＭＯＳＦＥＴのオン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）とは、互いにトレードオフの関係にある。すなわち、パワーＭＯＳＦＥＴのオン抵抗（Ｒｏｎ）を低減するためには、オフセットドレイン領域の不純物濃を高くすることが有効であるが、オフセットドレイン領域の不純物濃度を高くすると、ドレイン、ゲート間寄生容量である帰還容量（Ｃｇｄ）も大きくなり、増幅回路の電力付加効率が低下してしまうという問題が生じる。従って、パワーＭＯＳＦＥＴの電力付加効率を向上させるためには、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に低減する技術を開発することが課題となる。
【００１２】
本発明の一つの目的は、移動体通信装置用半導体装置の電力付加効率を向上させる技術を提供することにある。
【００１３】
本発明の他の目的は、移動体通信装置用半導体装置のチップサイズの小型化を推進する技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
（１）本発明の好ましい一態様である半導体装置は、第１導電型の半導体基板の主面の一部に、チャネル形成領域を挟んで互いに離間して形成された第２導電型のソースおよびドレインと、前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の主面の他部に、前記ソースと接するように形成された第１導電型の複数の打抜き層とを備えたＭＯＳＦＥＴを有する半導体装置であって、前記ソースおよび前記ドレインは、前記半導体基板の主面の第１方向に沿って延在する平面パターンを有し、前記複数の打抜き層は、前記第１方向に沿って配列され、前記複数の打抜き層は、前記半導体基板に設けられた溝の内部に埋め込まれた導電膜からなり、前記複数の打抜き層のそれぞれは、前記第１方向と交差する第２方向に長辺を有する形状の平面パターンを有している。
【００１７】
（２）本発明の好ましい一態様である半導体装置は、第１導電型の半導体基板の主面の第１領域にチャネル形成領域を挟んで互いに離間して形成された第２導電型のソースおよびドレインと、前記チャネル形成領域の上部にゲート絶縁膜を介して形成された多結晶シリコン膜からなるゲート電極と、前記ゲート電極の上部を覆うキャップ絶縁膜と、前記キャップ絶縁膜の上部を覆い、前記キャップ絶縁膜とはエッチングレートが異なるストッパ絶縁膜と、前記ストッパ絶縁膜の上部を覆う層間絶縁膜とを備えた半導体装置であって、前記ゲート電極の上部には、前記層間絶縁膜、前記ストッパ絶縁膜および前記キャップ絶縁膜を貫通して前記ゲート電極の表面に達する溝が形成され、前記溝の内部には、前記多結晶シリコン膜よりも電気抵抗が小さい導電膜が埋め込まれており、前記ゲート電極の延在方向に垂直な第１平面内における前記溝の幅は、前記第１平面内における前記ゲート電極のゲート長よりも大きい。
【００１８】
（３）本発明の好ましい一態様である半導体装置の製造方法は、第１導電型の半導体基板の主面上にゲート絶縁膜を介してゲート電極を形成した後、前記ゲート電極の両側の前記半導体基板に不純物をイオン注入することによって、ソース、ドレインを形成する半導体装置の製造方法であって、前記ドレインを形成する工程は、（ａ）前記半導体基板のドレイン形成領域に不純物をイオン注入することによって、一端が前記ゲート電極の側壁下部に延在する第２導電型の第１ドレイン低濃度領域を形成する工程、（ｂ）前記（ａ）工程の後、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、（ｃ）前記（ｂ）工程の後、前記半導体基板のドレイン形成領域に不純物をイオン注入することによって、前記第１ドレイン低濃度領域よりも不純物濃度が高い第２導電型の第２ドレイン低濃度領域を前記サイドウォールスペーサに対して自己整合で形成する工程、（ｄ）前記第２ドレイン低濃度領域の一部に不純物をイオン注入することによって、前記第２ドレイン低濃度領域よりも不純物濃度が高く、一端が前記ゲート電極の側壁下部から離間する第２導電型のドレイン高濃度領域を形成する工程を含む。
【００１９】
（４）本発明の好ましい一態様である半導体装置の製造方法は、第１導電型の半導体基板の主面の一部に、チャネル形成領域を挟んで互いに離間して形成された第２導電型のソースおよびドレインと、前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の主面の他部に、前記ソースと接するように形成された第１導電型の複数の打抜き層とを備えたＭＯＳＦＥＴを有する半導体装置の製造方法であって、前記複数の打抜き層を形成する工程は、（ａ）前記半導体基板に溝を形成する工程と、（ｂ）前記溝の内部に導電膜を埋め込こむ工程とを含む。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２１】
パワーＭＯＳＦＥＴのオン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができるので、移動体通信装置用半導体装置の電力付加効率を向上させることができる。
【００２２】
パワーＭＯＳＦＥＴのゲート電極上の溝に埋め込んだ金属膜からなる低抵抗のプラグでゲート電極をシャントしてシート抵抗を低減することにより、シャント用Ａｌ合金配線の引き回し領域が不要となるので、パワーＭＯＳＦＥＴが形成される半導体チップのサイズを縮小することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明を用いた一実施の形態である増幅回路のブロック図である。
【図２】本発明の半導体装置の要部を示す断面図である。
【図３】本発明の半導体装置の製造工程中における要部断面図である。
【図４】図３に続く、半導体装置の製造工程中における要部断面図である。
【図５】図４に続く、半導体装置の製造工程中における要部断面図である。
【図６】図５に続く、半導体装置の製造工程中における要部断面図である。
【図７】図６に続く、半導体装置の製造工程中における要部断面図である。
【図８】図７に続く、半導体装置の製造工程中における要部断面図である。
【図９】図８に続く、半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中における要部断面図である。
【図１７】本発明による構造と従来構造のオン抵抗（Ｒon）および帰還容量（Ｃgd）を比較した表である。
【図１８】本発明による構造と従来構造に対し、周波数９００ＭＨｚの正弦波信号を入力したときの電力付加効率を比較したグラフである。
【図１９】本発明を用いた一実施の形態である増幅回路を有するＲＦパワーモジュールの概略斜視図である。
【図２０】一辺の幅が一定である長方形の打抜き層の、平面レイアウトを示した平面図である。
【図２１】長方形の打抜き層が十字あるいはＴ字に交差している打抜き層のレイアウトを示した平面図である。
【図２２】長方形の打抜き層の長手方向をフィンガーの長手方向に対して平行に配置したレイアウトを示した平面図である。
【図２３】長方形の打抜き層の長手方向をフィンガーの長手方向に対して垂直に配置したレイアウトを示した平面図である。
【図２４】長方形の打抜き層の長手方向をフィンガーの長手方向に対して平行または垂直に配置したレイアウトでの、打抜き層の面積を比較したグラフである。
【図２５】打抜き層をメアンダ(meandering)状に配置したレイアウトを示した平面図である。
【図２６】打抜き層をメッシュ状に配置したレイアウトを示した平面図である。
【図２７】本発明において、プラグでゲート電極をシャントした半導体装置の要部を示す断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
（実施の形態１）
本実施の形態１は、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話に使用されるＲＦ（Radio Frequency）パワーモジュールに搭載される半導体装置である。
【００２９】
図１は、本実施の形態１のＲＦパワーモジュールを構成する増幅回路の回路ブロック図を示している。この図には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールに使用される増幅回路が示されている。
【００３０】
増幅回路は、ＧＳＭ９００用の電力増幅回路１０２Ａと、ＤＣＳ１８００用の電力増幅回路１０２Ｂと、それら電力増幅回路１０２Ａ、１０２Ｂの増幅動作の制御や補佐などを行う周辺回路１０３とを有している。各電力増幅回路１０２Ａ、１０２Ｂは、それぞれ３つの増幅段１０２Ａ１〜１０２Ａ３、１０２Ｂ１〜１０２Ｂ３と、３つの整合回路１０２ＡＭ１〜１０２ＡＭ３、１０２ＢＭ１〜１０２ＢＭ３とを有している。すなわち、入力端子１０４ａ、１０４ｂは、入力用の整合回路１０２ＡＭ１、１０２ＢＭ１を介して１段目の増幅段１０２Ａ１、１０２Ｂ１の入力に電気的に接続され、１段目の増幅段１０２Ａ１、１０２Ｂ１の出力は、段間用の整合回路１０２ＡＭ２、１０２ＢＭ２を介して２段目の増幅段１０２Ａ２、１０２Ｂ２の入力に電気的に接続され、２段目の増幅段１０２Ａ２、１０２Ｂ２の出力は、段間用の整合回路１０２ＡＭ３、１０２ＢＭ３を介して最終段の増幅段１０２Ａ３、１０２Ｂ３の入力に電気的に接続され、最終段の増幅段１０２Ａ３、１０２Ｂ３の出力は、出力端子１０５ａ、１０５ｂと電気的に接続されている。
【００３１】
周辺回路１０３は、制御回路１０３Ａと、上記増幅段１０２Ａ１〜１０２Ａ３、１０２Ｂ１〜１０２Ｂ３にバイアス電圧を印加するバイアス回路１０３Ｂなどを有している。制御回路１０３Ａは、上記電力増幅回路１０２Ａ、１０２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路１０３Ａ１およびバイアス電圧生成回路１０３Ａ２を有している。電源制御回路１０３Ａ１は、上記増幅段１０２Ａ１〜１０２Ａ３、１０２Ｂ１〜１０２Ｂ３の各々の出力用のパワーＭＯＳＦＥＴのドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路１０３Ａ２は、上記バイアス回路１０３Ｂを制御するための第１制御電圧を生成する回路である。ここでは、電源制御回路１０３Ａ１が外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路１０３Ａ２が電源制御回路１０３Ａ１で生成された上記第１電源電圧に基づいて、上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路１０２Ａ、１０２Ｂの出力レベルを指定する信号で、携帯電話と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【００３２】
上記電力増幅回路１０２Ａ、１０２Ｂのそれぞれは、上記３段の増幅段１０２Ａ１〜１０２Ａ３、１０２Ｂ１〜１０２Ｂ３として、３個のｎチャネル型パワーＭＯＳＦＥＴを順次従属接続した回路構成を有している。
【００３３】
図２は、上記電力増幅回路１０２Ａ、１０２Ｂが形成された半導体基板１の要部を示す断面図である。
【００３４】
例えば比抵抗が５Ωｃｍ程度のｐ型単結晶シリコンからなる半導体基板（第１導電型の半導体基板、以下、基板という）１の主面には、比抵抗が２０Ωｃｍ程度、膜厚が２μｍ程度のｐ型単結晶シリコンからなるエピタキシャル層２が形成されている。エピタキシャル層２の主面の一部には、ｐ型ウエル５が形成されている。このｐ型ウエル５は、パワーＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。
【００３５】
ｐ型ウエル５の表面には、酸化シリコンからなるゲート絶縁膜６を介してパワーＭＯＳＦＥＴのゲート電極７が形成されている。ゲート電極７は、例えばｎ型の多結晶シリコン膜とタングステンシリサイド（ＷＳｉＸ）膜の積層膜からなる。ゲート電極７の下部のｐ型ウエル５は、パワーＭＯＳＦＥＴのチャネルが形成される領域となる。ゲート電極７の側壁には、酸化シリコンからなるサイドウォールスペーサ１２が形成されている。
【００３６】
エピタキシャル層２の内部のチャネル形成領域を挟んで互いに離間する領域には、パワーＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域（第１低濃度領域）９と、このｎ−型オフセットドレイン領域９に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域（第２低濃度領域）１３と、ｎ型オフセットドレイン領域１３に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域（高濃度オフセット領域）１５とからなる。これらｎ−型オフセットドレイン領域９、ｎ型オフセットドレイン領域１３およびｎ＋型ドレイン領域１５のうち、ゲート電極７に最も近いｎ−型オフセットドレイン領域９は不純物濃度が最も低く、ゲート電極７から最も離間したｎ＋型ドレイン領域１５は不純物濃度が最も高い。後述するように、ｎ−型オフセットドレイン領域９は、ゲート電極７に対して自己整合で形成され、ｎ型オフセットドレイン領域１３は、ゲート電極７の側壁のサイドウォールスペーサ１２に対して自己整合で形成される。
【００３７】
このように、本実施の形態のパワーＭＯＳＦＥＴの一つの特徴は、ゲート電極７とｎ＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ−型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くしたことにある。
【００３８】
この構造により、ゲート電極７とドレインとの間に空乏層が広がるようになる結果、ゲート電極７とその近傍のｎ−型オフセットドレイン領域９との間に形成される帰還容量（Ｃｇｄ）は小さくなる。また、ｎ型オフセットドレイン領域１３の不純物濃度が高いことから、オン抵抗（Ｒｏｎ）も小さくなる。ｎ型オフセットドレイン領域１３は、ゲート電極７から離間した位置に形成されているために、帰還容量（Ｃｇｄ）に及ぼす影響は僅かである。すなわち、本実施の形態のパワーＭＯＳＦＥＴによれば、従来のパワーＭＯＳＦＥＴにおいては、互いにトレードオフの関係にあったオン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
【００３９】
一方、パワーＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域（低濃度領域）１０と、このｎ−型ソース領域１０に接し、チャネル形成領域から離間して形成されたｎ＋型ソース領域（高濃度領域）１６とからなる。チャネル形成領域に接するｎ−型ソース領域１０は、チャネル形成領域から離間したｎ＋型ソース領域１６に較べて不純物濃度が低く、かつ浅く形成されている。また、ｎ−型ソース領域１０の下部には、ソースからチャネル形成領域への不純物の広がりを抑制し、さらに短チャネル効果を抑制するためのｐ型ハロー領域１１が形成されている。後述するように、ｎ−型ソース領域１０は、ゲート電極７に対して自己整合で形成され、ｎ＋型ソース領域１６は、ゲート電極７の側壁のサイドウォールスペーサ１２に対して自己整合で形成される。
【００４０】
ｎ＋型ソース領域１６の端部（ｎ−型ソース領域１０と接する側と反対側の端部）には、ｎ＋型ソース領域１６と接するｐ型打抜き層４が形成されている。このｐ型打抜き層４の表面近傍には、ｐ型打抜き層４の表面を低抵抗化するためのｐ＋型半導体領域１７が形成されている。ｐ型打抜き層４は、ソースと基板１とを接続するための導電層であるが、本実施の形態のパワーＭＯＳＦＥＴの一つの特徴は、エピタキシャル層２に形成した溝３の内部に埋め込んだｐ型多結晶シリコン膜からなる導電層によってｐ型打抜き層４を形成したことにある。
【００４１】
従来のパワーＭＯＳＦＥＴは、エピタキシャル層２に不純物をイオン注入することによって打抜き層を形成している。イオン注入によって形成したｐ型打抜き層は、単位面積当たりの寄生抵抗が大きいという欠点があるが、高濃度の不純物をドープしたｐ型多結晶シリコン膜を溝３の内部に埋め込むことにより、寄生抵抗の小さいｐ型打抜き層４を形成することができる。
【００４２】
上記パワーＭＯＳＦＥＴのｐ型打抜き層４（ｐ＋型半導体領域１７）、ソース（ｎ＋型ソース領域１６）およびドレイン（ｎ＋型オフセットドレイン領域１５）のそれぞれの上部には、窒化シリコン膜２０と酸化シリコン膜２１とに形成されたコンタクトホール２２内のプラグ２３が接続されている。プラグ２３は、Ｗ膜を主体とする導電膜で構成されている。
【００４３】
ｐ型打抜き層４（ｐ＋型半導体領域１７）およびソース（ｎ＋型ソース領域１６）には、プラグ２３を介してソース電極２５が接続され、ドレイン（ｎ＋型オフセットドレイン領域１５）には、プラグ２３を介してドレイン電極２４が接続されている。ソース電極２５およびドレイン電極２４は、アルミニウム（Ａｌ）合金膜を主体とする導電膜で構成されている。
【００４４】
ドレイン電極２４およびソース電極２５のそれぞれには、ドレイン電極２４およびソース電極２５を覆う酸化シリコン膜２６に形成されたスルーホール２７を介して配線２８が接続されている。配線２８は、アルミニウム（Ａｌ）合金膜を主体とする導電膜で構成されている。配線２８の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜２９が形成されている。また、基板１の裏面には、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、Ｎｉ膜および金（Ａｕ）膜の積層膜からなるソース裏面電極３１が形成されている。
【００４５】
次に、図２に示すパワーＭＯＳＦＥＴの製造方法を図３〜図１６を用いて工程順に説明する。
【００４６】
まず、図３に示すように、ｐ型単結晶シリコンからなる基板１の主面上に周知のエピタキシャル成長法を用いてｐ型単結晶シリコンからなるエピタキシャル層２を形成した後、周知のフォトリソグラフィ技術とドライエッチング技術とを用いてエピタキシャル層２の一部（打抜き層形成領域）をエッチングし、基板１に達する深さ２．２μｍ程度の溝３を形成する。
【００４７】
次に、図４に示すように、溝３の内部を含む基板１上にＣＶＤ法でｐ型多結晶シリコン膜３０を堆積した後、溝３の外部の多結晶シリコン膜３０をエッチバック法で除去することにより、溝３の内部にｐ型多結晶シリコン膜３０からなるｐ型打抜き層４を形成する。このように、不純物をドープしたｐ型多結晶シリコン膜を溝３の内部に埋め込むことにより、寄生抵抗の小さいｐ型打抜き層４を形成することができる。なお、多結晶シリコン膜に代えて溝３の内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい打抜き層を形成することができる。
【００４８】
次に、図５に示すように、フォトレジスト膜４０をマスクにしてエピタキシャル層２の一部にホウ素（Ｂ）をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル５を形成する。ｐ型ウエル５は、主としてパワーＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。イオン注入条件は、例えば第１回目が加速エネルギー２００ｋｅＶ、ドーズ量２．０×１０１３／ｃｍ２、第２回目が加速エネルギー５０ｋｅＶ、ドーズ量１．０×１０１３／ｃｍ２である。
【００４９】
続いて、エピタキシャル層２の表面をフッ酸で洗浄した後、図６に示すように、基板１を約８００℃で熱処理することによって、エピタキシャル層２の表面に膜厚１１ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜６を形成する。ゲート絶縁膜６は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。この場合は、ゲート絶縁膜６の界面におけるホットエレクトロンのトラップを低減することができる。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜でゲート絶縁膜６を構成してもよい。
【００５０】
次に、ゲート絶縁膜６の上部にゲート電極７を形成する。ゲート電極７を形成するには、例えばゲート絶縁膜６の上部にＣＶＤ法で膜厚１００ｎｍ程度のｎ型多結晶シリコン膜を堆積し、続いてｎ型多結晶シリコン膜の上部にＣＶＤ法で膜厚１５０ｎｍのＷＳｉＸ膜を堆積し、さらにＷＳｉＸ膜の上部にＣＶＤ法で膜厚１５０ｎｍの酸化シリコン膜からなるキャップ絶縁膜８を堆積した後、フォトレジスト膜をマスクにしてキャップ絶縁膜８、ＷＳｉＸ膜およびｎ型多結晶シリコン膜をドライエッチングする。ゲート電極７のゲート長は、０．２３μｍ程度である。
【００５１】
次に、図７に示すように、フォトレジスト膜４１をマスクにしてエピタキシャル層２の一部にリン（Ｐ）をイオン注入することによって、ｎ−型オフセットドレイン領域９を形成する。ｎ−型オフセットドレイン領域９は、その端部がチャネル形成領域と接するように、ゲート電極７の側壁下部で終端する。ｎ−型オフセットドレイン領域９を形成するためのイオン注入条件は、例えば加速エネルギー４０ｋｅＶ、ドーズ量８．０×１０１２／ｃｍ２である。このように、ｎ−型オフセットドレイン領域９の不純物濃度を低くすることにより、ゲート電極７とドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量（Ｃｇｄ）が低減される。
【００５２】
次に、フォトレジスト膜４１を除去した後、図８に示すように、フォトレジスト膜４２をマスクにしてｐ型ウエル５の表面にヒ素（Ａｓ）をイオン注入することによって、ｎ−型ソース領域１０を形成する。このときのイオン注入条件は、例えば加速エネルギー１５ｋｅＶ、ドーズ量３．０×１０１５／ｃｍ２である。このように、不純物（Ａｓ）を低加速エネルギーでイオン注入し、ｎ−型ソース領域１０を浅く形成することにより、ソースからチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。
【００５３】
次に、上記不純物（Ａｓ）のイオン注入に引き続いて、図９に示すように、フォトレジスト膜４２をマスクにしてｐ型ウエル５の表面にホウ素（Ｂ）をイオン注入することによって、ｎ−型ソース領域１０の下部にｐ型ハロー領域１１を形成する。このとき、基板１の主面に対して３０度の斜め方向から不純物をイオン注入する斜めイオン注入法を用い、例えば加速エネルギー１５ｋｅＶ、ドーズ量７．０×１０１２／ｃｍ２で不純物をイオン注入した後、基板１を９０度回転するという操作を４回繰り返す。ｐ型ハロー領域１１は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【００５４】
次に、フォトレジスト膜４２を除去した後、図１０に示すように、ゲート電極７の側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングして形成する。サイドウォールスペーサ１２用の酸化シリコン膜は、具体的には有機ソースであるＴＥＯＳ（tetraethyl orthosilicate）を熱分解して形成するＨＬＤ（High Temperature Low Pressure Decomposition）膜が用いられる。ＨＬＤ膜は、膜厚均一性に優れ、また膜中に不純物が拡散し難いという特徴がある。
【００５５】
次に、図１１に示すように、ドレイン形成領域の上部に開口を有するフォトレジスト膜４３をマスクにして、ｎ−型オフセットドレイン領域９の一部にリン（Ｐ）をイオン注入する。このときのイオン注入条件は、例えば加速エネルギー４０ｋｅＶ、ドーズ量８．０×１０１２／ｃｍ２である。これにより、ｎ−型オフセットドレイン領域９の一部には、ゲート電極７のドレイン側の側壁に形成されたサイドウォールスペーサ１２に対して自己整合的にｎ型オフセットドレイン領域１３が形成される。
【００５６】
上記イオン注入の加速エネルギーは、ｎ−型オフセットドレイン領域９を形成する際に行うイオン注入の加速エネルギーと同じなので、ｎ型オフセットドレイン領域１３の接合深さは、ｎ−型オフセットドレイン領域９の接合深さとほぼ同じになる。また、ｎ型オフセットドレイン領域１３に注入された不純物は、ｎ−型オフセットドレイン領域９に注入された不純物と同じ導電型の不純物（Ｐ）なので、ｎ型オフセットドレイン領域１３の不純物濃度は、ｎ−型オフセットドレイン領域９の不純物濃度よりも高くなる。すなわち、ｎ型オフセットドレイン領域１３は、ｎ−型オフセットドレイン領域９よりも低抵抗となるので、オン抵抗（Ｒｏｎ）を低減することができる。
【００５７】
ｎ−型オフセットドレイン領域９は、ゲート電極７に対して自己整合的に形成されるのに対し、ｎ型オフセットドレイン領域１３は、ゲート電極７の側壁のサイドウォールスペーサ１２に対して自己整合的に形成されることから、ｎ型オフセットドレイン領域１３は、ゲート長方向に沿ったサイドウォールスペーサ１２の膜厚に相当する分、ゲート電極７から離間して形成される。従って、ｎ型オフセットドレイン領域１３の不純物濃度を高くしても、帰還容量（Ｃｇｄ）に及ぼす影響は僅かである。
【００５８】
次に、フォトレジスト膜４３を除去した後、図１２に示すように、ｎ型オフセットドレイン領域１３の一部とソース形成領域のｐ型ウエル５のそれぞれの上部に開口を有するフォトレジスト膜４４をマスクにして、ｎ型オフセットドレイン領域１３とｐ型ウエル５のそれぞれの一部にヒ素（Ａｓ）をイオン注入する。このときのイオン注入条件は、例えば加速エネルギー６０ｋｅＶ、ドーズ量８．０×１０１５／ｃｍ２である。
【００５９】
上記のイオン注入により、ｎ型オフセットドレイン領域１３の一部には、ｎ型オフセットドレイン領域１３よりも不純物濃度が高く、かつｎ型オフセットドレイン領域１３よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域１５が形成される。なお、このとき、高不純物濃度のｎ＋型ドレイン領域１５を低不純物濃度のｎ型オフセットドレイン領域１３やｎ−型オフセットドレイン領域９に比べて浅く形成することにより、ソース、ドレイン間の寄生容量（ドレイン容量）を低減することができる。
【００６０】
また、上記のイオン注入により、ｐ型ウエル５には、ｎ−型ソース領域１０よりも不純物濃度が高く、かつｎ−型ソース領域１０よりも底部の位置が深いｎ＋型ソース領域１６が形成される。ｎ＋型ソース領域１６は、ゲート電極７の側壁のサイドウォールスペーサ１２に対して自己整合的に形成されるので、ゲート長方向に沿ったサイドウォールスペーサ１２の膜厚に相当する分、チャネル形成領域から離間して形成される。
【００６１】
このように、ｎ＋型ソース領域１６をサイドウォールスペーサ１２に対して自己整合的に形成することにより、ｎ＋型ソース領域１６とチャネル形成領域との距離を高精度に規定することができる。他方、ゲート電極７の側壁にサイドウォールスペーサ１２を形成せず、フォトレジスト膜をマスクにしたイオン注入によってチャネル形成領域から離間したｎ＋型ソース領域１６を形成しようとすると、フォトマスクの合わせずれによってｎ＋型ソース領域１６とチャネル形成領域との距離がばらついてしまう。この場合、ｎ＋型ソース領域１６の端部がチャネル形成領域に近づき過ぎると、ｎ＋型ソース領域１６の不純物がチャネル形成領域に拡散し、しきい値電圧がばらついてしまう。他方、ｎ＋型ソース領域１６の端部がチャネル形成領域から離れ過ぎると、ソース抵抗が増加してしまう。
【００６２】
従って、ｎ＋型ソース領域１６をサイドウォールスペーサ１２に対して自己整合で形成する本実施の形態によれば、パワーＭＯＳＦＥＴを微細化した場合でも上記のような問題を回避できるので、パワーＭＯＳＦＥＴの微細化を推進することができる。
【００６３】
ここまでの工程により、ｎ−型オフセットドレイン領域９とｎ型オフセットドレイン領域１３とｎ＋型ドレイン領域１５とからなるドレイン、およびｎ−型ソース領域１０とｎ＋型ソース領域１６とからなるソースを有するパワーＭＯＳＦＥＴが完成する。
【００６４】
次に、フォトレジスト膜４４を除去した後、図１３に示すように、ｐ型打抜き層４の上部を開口したフォトレジスト膜４５をマスクにしてｐ型打抜き層４の表面にフッ化ホウ素（ＢＦ2）をイオン注入することにより、ｐ＋型半導体領域１７を形成し、ｐ型打抜き層４の表面を低抵抗化する。イオン注入条件は、例えば加速エネルギー５０ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２である。
【００６５】
次に、フォトレジスト膜４５を除去した後、図１４に示すように、基板１上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜２０と膜厚８００ｎｍ程度の酸化シリコン膜２１とを堆積した後、化学的機械研磨(Chemical Mechanical Polishing)法を用いて酸化シリコン膜２１の表面を平坦化し、続いてフォトレジスト膜をマスクにして酸化シリコン膜２１と窒化シリコン膜２０とをドライエッチングすることにより、ｐ型打抜き層４（ｐ＋型半導体領域１７）、ソース（ｎ＋型ソース領域１７）およびドレイン（ｎ＋型ドレイン領域１５）のそれぞれの上部にコンタクトホール２２を形成する。
【００６６】
次に、図１５に示すように、コンタクトホール２２の内部にＷ膜を主体とするプラグ２３を埋め込んだ後、酸化シリコン膜２１の上部にアルミニウム（Ａｌ）合金膜を主体とするドレイン電極２４とソース電極２５とを形成する。
【００６７】
次に、図１６に示すように、ドレイン電極２４およびソース電極２５の上部にＣＶＤ法で膜厚９００ｎｍ程度の酸化シリコン膜２６を堆積し、続いて酸化シリコン膜２６の一部をエッチングしてスルーホール２７を形成した後、酸化シリコン膜２６の上部にアルミニウム（Ａｌ）合金膜を主体とする配線２８を形成し、配線２８とドレイン電極２４および配線２８とソース電極２５をそれぞれ接続する。次に、配線２８の上部にＣＶＤ法で堆積した膜厚３００ｎｍ程度の酸化シリコン膜と膜厚５００ｎｍ程度の窒化シリコン膜とからなる表面保護膜２９を形成する。
【００６８】
その後、表面保護膜２９の一部を選択的に除去して配線２８の一部（図示しないパッド部）を露出した後、基板１の裏面を２８０ｎｍ程度研磨し、続いて基板１の裏面にソース裏面電極３１を形成する。ここまでの工程により、前記図２に示す電力増幅回路が略完成する。ソース裏面電極３１は、例えば膜厚０．１μｍ程度のニッケル（Ｎｉ）膜、膜厚０．１５μｍ程度のチタン（Ｔｉ）膜、膜厚０．１μｍ程度のＮｉ膜および膜厚１．３μｍ程度の金（Ａｕ）膜をスパッタリング法で順次堆積することによって形成する。基板１は、半導体チップに個片化された後、ソース裏面電極３１を介してモジュール基板に半田付けされる。
【００６９】
図１７は、ゲート電極７とｎ＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に近いｎ−型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くした本実施の形態のパワーＭＯＳＦＥＴの帰還容量（Ｃｇｄ）およびオン抵抗（Ｒｏｎ）と、このような二重オフセット構造を有しない従来のパワーＭＯＳＦＥＴの帰還容量（Ｃｇｄ）およびオン抵抗（Ｒｏｎ）とを比較したものである。図示のように、本実施の形態のパワーＭＯＳＦＥＴは、従来のパワーＭＯＳＦＥＴに較べて帰還容量（Ｃｇｄ）およびオン抵抗（Ｒｏｎ）が共に低減されている。
【００７０】
この結果、図１８に示すように、本実施の形態のパワーＭＯＳＦＥＴを用いた増幅回路は、従来のパワーＭＯＳＦＥＴを用いた増幅回路に較べて電力付加効率（ＰＡＥ）が２％程度向上することが本発明者の実測によって判明した。
【００７１】
図１９は、本実施の形態のパワーＭＯＳＦＥＴを用いた増幅回路を有する半導体チップ１Ａが搭載されたＲＦパワーモジュールの概略斜視図である。
【００７２】
半導体チップ１Ａは、基板１の裏面をモジュール基板５０の主面と対向させた状態でキャビティ内に搭載されている。半導体チップ１Ａは、Ａｕワイヤ５１を介して伝送線路５２と電気的に接続されている。伝送線路５２には、半導体チップ１Ａの他、インピーダンス整合用のコンデンサ５３などが接続されている。Ａｕワイヤ５１は、インダクタとしての機能を有し、伝送線路５２は、インピーダンス整合用のインダクタとしての機能を有している。基板１の裏面に形成されたソース裏面電極３１は、チップ搭載用の電極５４に半田付けされている。電極５４は、モジュール基板５０内のサーマルビア５５を通じてモジュール基板５０の裏面のＧＮＤ電極５６と電気的かつ熱的に接合されている。モジュール基板５０の主面はモールド樹脂５７で覆われ、半導体チップ１Ａやコンデンサ５３などが封止されている。
【００７３】
（実施の形態２）
前記実施の形態１のパワーＭＯＳＦＥＴは、高濃度の不純物をドープしたｐ型多結晶シリコン膜を溝３の内部に埋め込むことによって、ｐ型打抜き層４を形成している。このような方法で形成したｐ型打抜き層４は、不純物のイオン注入によって形成した打抜き層よりも寄生抵抗を小さくできる利点がある。
【００７４】
しかし、導電膜を溝の内部に埋め込んで打抜き層を形成する方法は、基板１に深い溝を掘るためにプロセス的な制約が多く、自由に打抜き層を配置することが困難である。すなわち、多結晶シリコン膜や金属膜などの導電膜を溝に埋め込んで打抜き層を形成するためには、まずアスペクト比の高い溝を掘り、その内部に隙間なく導電膜を埋め込まなければならない。溝の内部の導電膜中にボイド（空隙）が生じると基板の表面は平坦化されないため、後に続く各種の膜堆積工程において、打抜き層の段差が原因で膜のはがれ等の不良を起こす可能性が高い。従って、溝の深さや導電膜堆積装置などによって、溝の幅に制限が生じる。
【００７５】
打抜き層の平面レイアウトは、図２０に示すような一辺の幅が一定の長方形が最も不良を起こしにくい。これは、このような形状の場合、溝の幅が変化している領域が存在していないため、導電膜が均一に埋め込まれるからである。
【００７６】
他方、図２１に示すように、長方形の溝が十字あるいはＴ字に交差するレイアウトにおいては、交差している部分で溝の幅が他の部分より広くなる。このため、溝の幅が広くなった部分で導電膜が均一に埋め込まれない可能性が生じ、前述したような膜のはがれ等の不良を起こす可能性がある。溝の幅が広くなった部分にも導電膜を均一に埋め込むことのできる導電膜堆積装置があれば、このような十字やＴ字のレイアウトも許容されるが、通常の場合は装置が対応できないケースが多い。また、このような打抜き層は溝が深いために、溝の幅とその間隔を打抜き層に接続されるコンタクトホールの幅よりも広くしなければならない。
【００７７】
フィンガー形状のパワーＭＯＳＦＥＴにおいて、図２２のように打抜き層４の長手方向をフィンガーの長手方向に対して平行に配置する場合を考える。この場合、打抜き層４とそれに接続されるコンタクトホール２２ａは、マスク合わせのマージンを考慮してフィンガーに対して垂直方向に複数個配置し、両側の端部を合わせ精度分だけ、長手方向を広げる必要がある。
【００７８】
一方、図２３のように、打抜き層４の長手方向をフィンガーの長手方向に対して垂直に配置した場合は、マスク合わせのマージン分広げるのは、打抜き層４とコンタクトホール２２ａではなく、打抜き層４そのものとなる。従って、図２２のレイアウトと比較して打抜き層４の面積が広がる結果、打抜き層４の寄生抵抗を低減することができる。図２４は、打抜き層４の一辺の幅を０．４μｍ、打抜き層４同士の間隔を０．４μｍとした時、図２２の平行に配置するレイアウトと図２３の垂直に配置するレイアウトで、各種セルピッチに対する打抜き層４の面積を比較したものである。図に示すように、垂直に配置するレイアウト（実線）の方が平行に配置するレイアウト（破線）に較べて打抜き層４の面積が大きくなるので、寄生抵抗を低減することができる。
【００７９】
また、図２２に示すような打抜き層４のレイアウトでは、最適なセルピッチは離散的な数値となり、打抜き層４の一辺の幅が０．４μｍ、打抜き層４同士の間隔が０．４μｍというような配置の制限が生じる。例えば、ソースと隣接した位置にフィンガーの長手方向と平行に打抜き層４を１つ配置するとセルピッチは３．５μｍとなるとする。この場合、打抜き層を２つに増やすとセルピッチは３．９μｍとなる。
【００８０】
また、図２２に示すような打抜き層４のレイアウトでは、最適なセルピッチは離散的な数値となり、打抜き層４の一辺の幅が０．４μｍ、打抜き層４同士の間隔が０．４μｍというような配置の制限が生じる。例えば、ソースと隣接した位置にフィンガーの長手方向と平行に打抜き層４を１つ配置するとセルピッチは３．５μｍとなるとする。この場合、打抜き層を２つに増やすとセルピッチは３．９μｍとなる。
【００８１】
一方、図２３に示すような打抜き層４のレイアウトでは、セルピッチの変更に対応して打抜き層４の長手方向の長さを変えればよい。従って、周囲の条件に合わせて比較的自由にセルピッチを変更することが可能である。
【００８２】
図２５は、打抜き層４の平面レイアウトをメアンダ(meandering)型とし、図２６は、メッシュ型にした例である。これらのレイアウトは、打抜き層４の一部で幅が変化しているので、図２３のレイアウトに較べると導電膜の埋め込みが困難となるが、図２３のレイアウトよりも打抜き層４の面積が大きいので、寄生抵抗をさらに低減することができる。また、比較的自由にセルピッチを変更することが可能である。
【００８３】
（実施の形態３）
図２７は、本実施の形態のパワーＭＯＳＦＥＴを示す基板１の要部断面図である。本実施の形態のｎチャネル型パワーＭＯＳＦＥＴは、ゲート電極７をｎ型の多結晶シリコン膜のみで構成すると共に、ゲート電極７の上部の絶縁膜に長溝３２を設け、この長溝３２の内部に埋め込んだプラグ２３でゲート電極７をシャントしている。プラグ２３は、コンタクトホール２２の内部に埋め込まれたプラグ２３と同じく、Ｗ膜を主体とする金属膜からなる。長溝３２は、ゲート電極７とほぼ同程度の長さを有し、ゲート電極７と平行して延在している。
【００８４】
ゲート電極７の上部に長溝３２を形成するには、パワーＭＯＳＦＥＴの上部に酸化シリコン膜２１を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜２１をドライエッチングし、ゲート電極７の上部を覆う窒化シリコン膜２１の表面でエッチングを一旦停止する。次に、窒化シリコン膜２１をドライエッチングした後、窒化シリコン膜２１の下層の酸化シリコン膜（キャップ絶縁膜８）をエッチングすることにより、ゲート電極７の表面に達する長溝３２が形成される。このように、ゲート電極７の上部を覆う窒化シリコン膜２１の表面でエッチングを一旦停止し、次にキャップ絶縁膜８をエッチングすることにより、長溝３２の幅をゲート電極７のゲート長より広くした場合でも、長溝３２の底部が基板１に突き抜ける不具合を防止できる。これにより、長溝３２の幅をゲート電極７のゲート長より広くし、長溝３２に埋め込まれるプラグ２３とゲート電極７とのコンタクト抵抗を低減することができる。また、長溝３２の内部のプラグ２３は、ソース、ドレインの上部のコンタクトホール２２にプラグ２３を埋め込む工程で同時に埋め込むことができる。
【００８５】
このように、ゲート電極７の上部の長溝３２に埋め込んだ金属膜からなる低抵抗のプラグ２３でゲート電極７をシャントしてそのシート抵抗を低減することにより、ゲート電極７をシャントするための１層目あるいは２層目のＡｌ合金配線が不要となる。これにより、シャント用Ａｌ合金配線の引き回し領域が不要となるので、パワーＭＯＳＦＥＴが形成される半導体チップ１Ａのサイズを縮小することができ、ＲＦパワーモジュールの小型化を推進することができる。
【００８６】
また、ゲート電極７を多結晶シリコンの単層膜で構成することにより、ｐチャネル型パワーＭＯＳＦＥＴのゲート電極をｐ型の多結晶シリコン膜で構成することができる。これにより、ｐチャネル型パワーＭＯＳＦＥＴを短チャネル効果が生じにくい表面チャネル型とすることができるので、ｐチャネル型パワーＭＯＳＦＥＴの微細化による性能の向上を推進することができる。
【００８７】
また、ゲート電極７を多結晶シリコンの単層膜で構成することにより、この多結晶シリコンの単層膜を使って同一半導体チップ１Ａ内に抵抗素子３３を作ることができる。また、多結晶シリコンの単層膜で構成されたゲート電極７をＭＩＭ(Metal Insulator Metal)型容量素子の一方の電極として利用することも可能である。このように、ゲート電極７を多結晶シリコンの単層膜で構成し、ゲート電極７の上部の長溝３２に埋め込んだプラグ２３でシャントすることにより、同一半導体チップ１Ａ内に抵抗素子３３や容量素子を容易に作製することができるので、ＲＦパワーモジュールの１チップ化を推進することができる。また、これにより、半導体チップ１Ａが搭載されるモジュール基板５０の配線レイアウトが容易となるので、ＲＦパワーモジュールの電力付加効率の向上および小型化を推進することができる。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８９】
本発明は、移動体通信装置用のＲＦパワーモジュールに適用して有用なものである。
【符号の説明】
【００９０】
１  半導体基板
１Ａ  半導体チップ
２  エピタキシャル層
３  溝
４  ｐ型打抜き層
５  ｐ型ウエル
６  ゲート絶縁膜
７  ゲート電極
８  キャップ絶縁膜
９  ｎ−型オフセットドレイン領域（第１低濃度領域）
１０  ｎ−型ソース領域
１１  ｐ型ハロー領域
１２  サイドウォールスペーサ
１３  ｎ型オフセットドレイン領域
１５  ｎ＋型ドレイン領域（高濃度オフセット領域）
１６  ｎ＋型ソース領域（高濃度領域）
１７  ｐ＋型半導体領域
２０  窒化シリコン膜
２１  酸化シリコン膜
２２、２２ａ  コンタクトホール
２３  プラグ
２４  ドレイン電極
２５  ソース電極
２６  酸化シリコン膜
２７  スルーホール
２８  配線
２９  表面保護膜
３１  ソース裏面電極
３２  長溝
３３  抵抗素子
４０〜４５  フォトレジスト膜
５０  モジュール基板
５１  Ａｕワイヤ
５２  伝送線路
５３  コンデンサ
５４  電極
５５  サーマルビア
５６  ＧＮＤ電極
５７  モールド樹脂
１０２Ａ、１０２Ｂ  電力増幅回路
１０２Ａ１〜１０２Ａ３、１０２Ｂ１〜１０２Ｂ３  増幅段
１０２ＡＭ１〜１０２ＡＭ３、１０２ＢＭ１〜１０２ＢＭ３  整合回路
１０３  周辺回路
１０３Ａ  制御回路
１０３Ｂ  バイアス回路
１０３Ａ１  電源制御回路
１０３Ａ２  バイアス電圧生成回路
１０４ａ、１０４ｂ  入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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