(57)【要約】【課題】簡単なエッチングレートの管理により所望の形状のコンタクトホールを形成することが可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、基板１０上にソース電極１１ｓ及びドレイン電極ｄを形成する工程と、ソース電極１１ｓとドレイン電極１１ｄとの間の領域を含む領域に半導体層１２を形成する工程と、半導体層１２上にゲート絶縁膜１３を形成する工程と、ゲート絶縁膜１３上にゲート電極１４を形成する工程と、ゲート電極１４をマスクとして用い、ゲート電極１４と重ならない領域のゲート絶縁膜１３及び半導体層１２をエッチングによって除去する工程と、基板１０上に感光性材料１５を形成する工程と、感光性材料１５をフォトリソグラフィ法によりパターニングしてドレイン電極１１ｄの表面の一部を露出させる孔１６を形成する工程と、孔１６及び感光性材料１５上に画素電極１８を形成する工程とを有する。【選択図】図２
2010171044.tif 000002
【特許請求の範囲】
【請求項１】
基板上にソース電極及びドレイン電極を形成する工程と、
前記基板上の前記ソース電極と前記ドレイン電極との間の領域を含む領域に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上のうち、平面視で前記半導体層と重なる領域の少なくとも一部でありかつ前記ソース電極と前記ドレイン電極との間の領域を含む領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ゲート絶縁膜及び前記半導体層をエッチングして、前記ゲート電極と重なる領域を除く領域に形成された前記ゲート絶縁膜及び前記半導体層を除去する工程と、
前記基板上に、前記ソース電極、前記ドレイン電極、前記ゲート電極を覆う感光性材料を形成する工程と、
前記感光性材料をフォトリソグラフィ法によりパターニングして前記ドレイン電極の表面の一部を露出させる孔を形成する工程と、
前記孔及び前記感光性材料上に画素電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
基板と、
前記基板上に形成されたソース電極及びドレイン電極と、
前記基板上の、前記ソース電極と前記ドレイン電極との間の領域を含む領域に順に積層された半導体層、ゲート絶縁膜、ゲート電極と、
前記基板上に、前記ソース電極、前記ドレイン電極、前記ゲート電極を覆って形成され、前記ドレイン電極の表面の一部を露出させる孔を有する感光性材料と、
前記孔及び前記感光性材料上に形成され、前記ドレイン電極と電気的に接続された画素電極と、を有し、
前記半導体層及び前記ゲート絶縁膜は、平面視で前記ゲート電極と重なる領域にのみ配置され、かつ外形の一部が前記ゲート電極の外形と平面視で一致することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、異なる層に設けられた導電層の間で導通をとるために、これらの層の間に形成された絶縁層にコンタクトホールを設け、このコンタクトホールを介して導通を行うことが知られている。ここで、コンタクトホールの形成方法としては、絶縁層上にレジストをパターニングし、このレジストをマスクとして絶縁層をエッチングした後にレジストを除去する方法が知られている（特許文献１）。
【０００３】
【特許文献１】特開平８−１７２１２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、このような方法では、所望の形状のコンタクトホールを形成するためには、レジスト及び絶縁層の双方のエッチングレートの管理が必要であり、高精度に絶縁層を除去するのが難しいという課題がある。
【課題を解決するための手段】
【０００５】
本発明は、上記課題の少なくとも一部を解決するためになされたものであり、以下の適用例又は形態として実現することが可能である。
【０００６】
［適用例１］基板上にソース電極及びドレイン電極を形成する工程と、前記基板上の前記ソース電極と前記ドレイン電極との間の領域を含む領域に半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上のうち、平面視で前記半導体層と重なる領域の少なくとも一部でありかつ前記ソース電極と前記ドレイン電極との間の領域を含む領域にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記ゲート絶縁膜及び前記半導体層をエッチングして、前記ゲート電極と重なる領域を除く領域に形成された前記ゲート絶縁膜及び前記半導体層を除去する工程と、前記基板上に、前記ソース電極、前記ドレイン電極、前記ゲート電極を覆う感光性材料を形成する工程と、前記感光性材料をフォトリソグラフィ法によりパターニングして前記ドレイン電極の表面の一部を露出させる孔を形成する工程と、前記孔及び前記感光性材料上に画素電極を形成する工程と、を有する半導体装置の製造方法。
【０００７】
上記製造方法によれば、半導体装置の基礎構造の一つであるゲート電極をマスクとして用い、ゲート絶縁膜を除去できるため、新たにマスク層を形成することなく選択的な薄膜除去ができる。これにより、マスク層の形成プロセスや除去プロセスを省略できるため、プロセス時間を短縮させることが可能となる。また、ゲート電極直下以外の絶縁膜を除去できると同時に、ゲート電極からはみ出した半導体層も除去される。これにより、ゲート電極に交差する方向については、半導体層の配置に際し高い位置制度が不要となるため、半導体層形成プロセスを簡素にできる。さらに、隣り合うチャネル同士が同一の半導体層を共有することで起きる、クロストーク現象を防止することができ、最適な表示性能を得ることができる。
【０００８】
また、ドレイン電極と画素電極との導通を行う孔（コンタクトホール）を、感光性材料にのみ設ければ足り、他の絶縁膜をパターニングする必要がない。よって、厚さ方向で孔の径が異なることにより生じる導通不良などの不具合が起こりにくい。また、感光性材料以外の絶縁膜のエッチングレートを考慮しなくてよいため、簡単なエッチングレートの管理により、容易に所望の径の孔を形成することができる。
【０００９】
マスクに用いられるゲート電極の幅は、小さすぎるとソース電極、ドレイン電極間に半導体層のない領域が生じ、半導体装置が正常に動作しなくなる。また、ゲート電極の幅が大きすぎると隣り合う半導体層同士でゲート電極を共有してしまうため、誤動作が起きる。このため、ゲート電極の幅は、ソース、ドレイン間の幅（チャネルのサイズ）に対し、±０μｍから＋１００μｍの範囲が好ましい。
【００１０】
また、ゲート電極は、ゲート絶縁膜をエッチングする際にプラズマ直下又は薬液浸漬に耐えうる堆積膜厚が必要となる。膜厚が薄い場合は、ゲート電極直下にある半導体層、絶縁膜に影響があり、好ましい半導体特性が得られなくなる。厚すぎるとその上に積層する保護膜、絶縁膜の膜厚を厚くしなければならなくなってしまう。そのためゲート電極の厚さは、１０ｎｍ以上１０μｍ以下が好ましく、そのうち５０ｎｍ以上１μｍ以下がさらに好ましい。
【００１１】
［適用例２］基板と、前記基板上に形成されたソース電極及びドレイン電極と、前記基板上の、前記ソース電極と前記ドレイン電極との間の領域を含む領域に順に積層された半導体層、ゲート絶縁膜、ゲート電極と、前記基板上に、前記ソース電極、前記ドレイン電極、前記ゲート電極を覆って形成され、前記ドレイン電極の表面の一部を露出させる孔を有する感光性材料と、前記孔及び前記感光性材料上に形成され、前記ドレイン電極と電気的に接続された画素電極と、を有し、前記半導体層及び前記ゲート絶縁膜は、平面視で前記ゲート電極と重なる領域にのみ配置され、かつ外形の一部が前記ゲート電極の外形と平面視で一致する半導体装置。
【００１２】
このような構成によれば、ドレイン電極と画素電極とを導通させるための孔（コンタクトホール）が、感光性材料のみに設けられるため、厚さ方向で孔の径が異なることにより生じる導通不良などの不具合が起こりにくい半導体装置が得られる。また、半導体層及びゲート絶縁膜は、平面視でゲート電極と重なる領域にのみ配置され、かつ外形の一部がゲート電極の外形と平面視で一致するように形成されるため、隣り合うチャネル同士が同一の半導体層を共有することで起きる、クロストーク現象を防止することができ、最適な表示性能を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１４】
図１は本実施形態に係る半導体装置の平面図である。図２は、図１中のＡ−Ａ線における半導体装置の断面図である。半導体装置１は、基板１０と、基板１０上に形成された薄膜トランジスタ２（ＴＦＴ）とを有している。基板１０上には、データ線１７が、互いに平行に複数形成されている。データ線１７は、直線部から直角に枝状に分岐した部分を有しており、当該枝状の部分がソース電極１１ｓを構成している。また、基板１０上には、ソース電極１１ｓと一定の間隔をあけて、ドレイン電極１１ｄが形成されている。ソース電極１１ｓとドレイン電極１１ｄとの間には半導体層１２が配置されており、チャネル部を形成している。半導体層１２は、ソース電極１１ｓ上の一部、ドレイン電極１１ｄ上の一部にもかかるように配置されている。ソース電極１１ｓ、ドレイン電極１１ｄ、及び半導体層１２の上にはゲート絶縁膜１３が形成されており、ゲート絶縁膜１３上には、ゲート電極１４が形成されている。ゲート電極１４は、データ線１７と直交するように線状に配設されている。ゲート絶縁膜１３は、後述するようにゲート電極１４をマスクとしてパターニングされているため、ゲート電極１４と重なる領域にのみ配置されている。基板１０上には、データ線１７、ソース電極１１ｓ、ドレイン電極１１ｄ、半導体層１２、ゲート絶縁膜１３、ゲート電極１４を覆うように、感光性材料１５が形成されている。感光性材料１５には、ドレイン電極１１ｄと重なる位置に孔１６が形成されている。感光性材料１５上には、画素電極１８が形成されている。画素電極１８は、孔１６を介してドレイン電極１１ｄと接続されている。薄膜トランジスタ２は、ソース電極１１ｓ、ドレイン電極１１ｄ、半導体層１２、ゲート絶縁膜１３、ゲート電極１４を含んで構成される。画素電極１８は、１つの薄膜トランジスタ２に対して１つ形成される。薄膜トランジスタ２、画素電極１８は、データ線１７とゲート電極１４との交差に対応する位置ごとに形成されている。なお、画素電極１８およびゲート絶縁膜１３は、図１において表示を省略している。
【００１５】
続いて、半導体装置１の製造方法について説明する。図３および図４は、本実施形態に係る半導体装置１の製造方法を示す図である。
【００１６】
まず、基板１０の上にソース電極１１ｓ（データ線１７）、ドレイン電極１１ｄを形成する（図３（ａ））。基板１０としては、石英基板、ガラス基板、ステンレススチール基板、プラスチック基板等の基板を用いることができる。プラスチック基板としては、熱可塑性樹脂、熱硬化性樹脂のいずれかを原料にした基板を用いてもよい。例えば、ポリエチレン、ポリプロピレン、エチレン−プロピレン共重合体、エチレン−酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド、ポリアミドイミド、ポリカーボネート、ポリ−（４−メチルベンテン−１）、アイオノマー、アクリル系樹脂、ポリメチルメタクリレート、アクリル−スチレン共重合体（ＡＳ樹脂）、ブタジエン−スチレン共重合体、ポリオ共重合体（ＥＶＯＨ）、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリエチレンナフタレート、プリシクロヘキサンテレフタレート（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエーテルケトン、ポリエーテルエーテルケトン、ポリエーテルイミド、ポリアセタール、ポリフェニレンオキシド、変形ポリフェニレンオキシド、ポリアリレート、芳香族ポリエステル（液晶ポリマー）、ポリテトラフルオロエチレン、ポリフッ化ビニリデン、その他フッ素系樹脂、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー、エポキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエステル、シリコーン樹脂、ポリウレタン等、またはこれらを主とする共重合体、ブレンド体、ポリマーアロイ等が挙げられ、これらのうち１種、または２種以上を積層した積層体を用いることができる。また、基板１０の一面上に絶縁層（図示省略）を設けてもよい。このような絶縁層としては、絶縁性を有する薄膜であれば既知のどのような膜も用いることができ、例えばポリメチルメタクリレート、ポリビニルフェノール、ポリイミド、ポリスチレン、ポリビニルアルコール、ポリビニルアセテート等の高分子フィルム、あるいはパリレン膜といった有機材料、酸化ケイ素、窒化ケイ素、酸化アルミニウム、酸化タンタル等の金属酸化物、チタン酸バリウムストロンチウム、ジルコニウムチタン酸鉛等の金属複合酸化物といった無機材料が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。この基板１０上に、例えばスパッタ法や蒸着法などの物理気相堆積法によって導電膜を形成し、その後、当該導電膜のフォトエッチングを行うことにより、ソース電極１１ｓ（データ線１７）及びドレイン電極１１ｄを形成する。また、所定の形状に穴のあいたメタルスルーマスクを通して基板１０上に導電膜の蒸着処理を行うことにより、エッチングを行うことなく、ソース電極１１ｓ（データ線１７）及びドレイン電極１１ｄを形成することも可能である。また、金属微粒子およびグラファイトのような導電性粒子を含むポリマー混合物を基板上にインクジェット法等の手法によって滴下および熱や光や溶液処理等の導電化処理を行うことによってソース電極１１ｓ（データ線１７）及びドレイン電極１１ｄを形成してもよく、このような手法を用いた場合には、より簡易に低コストでデータ線１７等の形成を行うことが可能である。上記導電膜としては、例えばＣｒ、Ａｌ、Ｔａ、Ｍｏ、Ｎｂ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｉｎ、Ｎｉ、Ｎｄやそれらの金属を用いた合金等、ＩｎＯ2、ＳｎＯ2、ＩＴＯ等の導電性の酸化物、ポリアニリン、ポリピロール、ポリチオフェン、ポリアセチレン等の導電性高分子及びそれに塩酸、硫酸、スルホン酸等の酸、ＰＦ6、ＡｓＦ5、ＦｅＣｌ3等のルイス酸、ヨウ素等のハロゲン原子、ナトリウムカリウム等の金属原子等のドーパントを添加したもの、カーボンブラックや金属粒子を分散した導電性の複合材料等の、導電性を有する材料や、これらの混合物からなる膜を用いることができる。また、ソース電極１１ｓとドレイン電極１１ｄとで異なる材料が用いられても良い。
【００１７】
次に、ソース電極１１ｓ、ドレイン電極１１ｄのチャネル部分に半導体層１２を形成する（図３（ｂ））。半導体層１２は、基板１０上のソース電極１１ｓとドレイン電極１１ｄとの間の領域を含む領域に形成する。半導体層１２は、例えば有機半導体膜とすることができる。有機半導体膜としては、ポリ（３−アルキルチオフェン）、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）、ポリ（３−オクチルチオフェン）、ポリ（２，５−チエニレンビニレン）（ＰＴＶ）、ポリ（パラ−フェニレンビニレン）（ＰＰＶ）、ポリ（９，９−ジオクチルフルオレン）（ＰＦＯ）、ポリ（９，９−ジオクチルフルオレン−コ−ビス−Ｎ，Ｎ’−（４−メトキシフェニル）−ビス−Ｎ，Ｎ’−フェニル−１，４−フェニレンジアミン）（ＰＦＭＯ）、ポリ（９，９−ジオクチルフルオレン−コ−ベンゾチアジアゾール）（ＢＴ）、フルオレン−トリアリルアミン共重合体、トリアリルアミン系ポリマー、ポリ（９，９−ジオクチルフルオレン−コ−ジチオフェン）（Ｆ８Ｔ２）のようなフルオレン−ビチオフェン共重合体等のポリマー有機半導体材料等を用いることができる。このような有機半導体膜を形成する方法としては、真空蒸着法、スピンコート法、キャスト法、引き上げ法、ラングミュアブロジェット法、スプレイ法、インクジェット法、シルクスクリーン法等が挙げられるが、例えばインクジェット法によれば、チャネルの間隔にあわせて微細にかつ簡易に有機半導体膜を形成することができる。インクジェット法による描画精度は、ゲート電極１４が堆積形成する方向に対して垂直な方向（データ線１７に沿った方向）については、後にゲート電極１４をマスクとしてパターニングを行うため、制御はラフでも問題は無い。
【００１８】
半導体層１２形成後に、基板１０上全体にゲート絶縁膜１３を成膜する（図３（ｃ））。これにより、ソース電極１１ｓ、ドレイン電極１１ｄ、半導体層１２は、ゲート絶縁膜１３に覆われた状態となる。ゲート絶縁膜１３の構成材料としては、絶縁性を有する素材であればその種類は特に限定されるものではなく、有機材料、無機材料のいずれも使用可能である。公知のゲート絶縁膜用有機材料としては、ポリメチルメタクリレート、ポリビニルフェノール、ポリイミド、ポリスチレン、ポリビニルアルコール、ポリビニルアセテート等の高分子フィルム、あるいはパリレン膜が挙げられる。また、ゲート絶縁膜用無機材料としては、酸化ケイ素、窒化ケイ素、酸化アルミニウム、酸化タンタル等の金属酸化物、チタン酸バリウムストロンチウム、ジルコニウムチタン酸鉛等の金属複合酸化物が挙げられる。なお、これらのゲート絶縁膜用有機材料および無機材料うちの１種または２種以上を組み合わせて用いることもできる。
【００１９】
次に、ソース電極１１ｓ、ドレイン電極１１ｄのチャネルの頭頂中央部に、すなわち半導体層１２と重畳する領域に、ゲート絶縁膜１３を挟む形でゲート電極１４を堆積させる（図３（ｄ））。ゲート電極１４は、ゲート絶縁膜１３上のうち、平面視で半導体層１２と重なる領域の少なくとも一部でありかつソース電極１１ｓとドレイン電極１１ｄとの間の領域を含む領域に形成する。ゲート電極１４の構成材料としては、例えばＣｒ、Ａｌ、Ｔａ、Ｍｏ、Ｎｂ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｉｎ、Ｎｉ、Ｎｄやそれらの金属を用いた合金等が用いられる。
【００２０】
その後、全体にプラズマイオンエッチング又は薬液浸漬によるエッチング処理を行うことにより、ゲート電極１４をマスクとして、ゲート電極１４直下以外のゲート絶縁膜１３、半導体層１２の一部をエッチングする（図３（ｅ））。すなわち、ゲート電極１４をマスクとしてゲート絶縁膜１３及び半導体層１２をエッチングして、ゲート電極１４と重なる領域を除く領域に形成されたゲート絶縁膜１３及び半導体層１２を除去する。これにより、ゲート電極１４と重なる領域には半導体層１２及びゲート絶縁膜１３が残り、ゲート電極１４からはみ出している半導体層１２とゲート絶縁膜１３は除去される。この結果、半導体層１２及びゲート絶縁膜１３は、平面視でゲート電極１４と重なる領域にのみ配置され、かつ外形の一部がゲート電極１４の外形と平面視で一致することとなる。よって、データ線１７と平行方向に広がった半導体層１２は除去されるため、隣り合うドレイン電極１１ｄの間にわたって配置されることはなくなる。このため、半導体層１２を、ソース電極１１ｓ、ドレイン電極１１ｄの間隔よりも大きく形成しても問題はない。そのため、半導体層１２の形成において高い配置精度は要求されず、簡単な方法により半導体層１２を形成することができる。また、隣り合うチャネル同士が同一の半導体層１２を共有することで起きる、クロストーク現象を防止することができ、最適な表示性能を得ることができる。マスクに用いられるゲート電極１４は、小さすぎるとソース電極１１ｓ、ドレイン電極１１ｄ間に半導体層１２のない領域が生じ、薄膜トランジスタ２が正常に動作しなくなり、また大きすぎると隣り合う薄膜トランジスタ２同士でゲート電極１４を共有してしまうという不具合が生じる。このため、ゲート電極１４の幅は、ソース電極１１ｓ、ドレイン電極１１ｄ間のチャネルのサイズに対し、±０μｍから＋１００μｍの範囲が好ましい。また、ゲート電極１４は、本工程においてプラズマ直下又は薬液浸漬に耐えうる堆積膜厚が必要となる。膜厚が薄い場合は、ゲート電極１４直下にある半導体層１２、ゲート絶縁膜１３に影響があり、好ましいトランジスタの特性が得られなくなる。一方で、厚すぎるとその上に積層する保護膜、絶縁膜の膜厚を厚くしなければならなくなってしまう。そのためゲート電極１４の厚さは、１０ｎｍ以上１０μｍ以下が好ましく、さらに５０ｎｍ以上１μｍ以下がより好ましい。
【００２１】
続いて、感光性材料１５を、ソース電極１１ｓ、ドレイン電極１１ｄ、半導体層１２、ゲート絶縁膜１３、ゲート電極１４を全て覆うように成膜する（図３（ｆ））。感光性材料１５としては、ポジ型のフォトレジスト、ネガ型のフォトレジストのいずれを用いてもよい。
【００２２】
次に、感光性材料１５を露光、パターンニングして、ドレイン電極１１ｄの上に、感光性材料１５を貫通する垂直な孔１６を形成する（図４（ａ））。これにより、孔１６の位置においてドレイン電極１１ｄが露出される。この状態で、孔１６及び感光性材料１５上に、導電性材料を充填、堆積させることで、画素電極１８を形成する（図４（ｂ））。画素電極１８は、孔１６を介してドレイン電極１１ｄに電気的に接続される。画素電極１８の構成材料としては、例えばＣｒ、Ａｌ、Ｔａ、Ｍｏ、Ｎｂ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ｉｎ、Ｎｉ、Ｎｄやそれらの金属を用いた合金等、ＩｎＯ2、ＳｎＯ2、ＩＴＯ等の導電性の酸化物等を用いることができる。
【００２３】
ここで、上記感光性材料１５のパターニングの開始時において、孔１６が形成されるべき領域には、ドレイン電極１１ｄ上に感光性材料１５のみが配置されている状態であり、ゲート絶縁膜１３等の他の薄膜は介在していない。これは、先の工程においてゲート電極１４をマスクとして当該領域のゲート絶縁膜１３等が除去されているためである。
【００２４】
ゲート絶縁膜１３が介在している従来の構成においては、感光性材料１５とゲート絶縁膜１３それぞれのエッチングレートを計算し、エッチング処理時間、膜厚管理などを計算した上でエッチングを実施する必要がある。また、ゲート絶縁膜１３、感光性材料１５のレート次第では、サイドエッチング（横方向のエッチング）により、ゲート絶縁膜１３と感光性材料１５とに形成される孔１６の径が異なってしまう場合もある。このような場合には、導電性材料を充填、堆積させても、孔１６内に空気層（空乏）が出来てしまい、ドレイン電極１１ｄと画素電極１８が導通できなくなる。
【００２５】
これに対し本実施形態の方法では、ゲート電極１４直下にのみゲート絶縁膜１３を残しそれ以外を除去し、その後形成した感光性材料１５をパターンニングすることで孔１６を形成するため、感光性材料１５のエッチングレートのみを管理すれば足り、確実にドレイン電極１１ｄと表面の画素電極１８を導通させるための垂直な貫通孔を形成することができる。また、サイドエッチングにより孔１６の径が深さによって異なる不具合も生じないため、ドレイン電極１１ｄと画素電極１８とを確実に電気的に接続することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本実施形態の半導体装置の平面図。
【図２】図１中のＡ−Ａ線における断面図。
【図３】本実施形態の半導体装置の製造方法を示す模式断面図。
【図４】本実施形態の半導体装置の製造方法を示す模式断面図。
【符号の説明】
【００２７】
１…半導体装置、２…薄膜トランジスタ、１０…基板(ワーク)、１１ｓ…ソース電極、１１ｄ…ドレイン電極、１２…半導体層、１３…ゲート絶縁膜、１４…ゲート電極、１５…感光性材料、１６…孔、１７…データ線、１８…画素電極。
【図１】
2010171044.tif 000003
【図２】
2010171044.tif 000004
【図３】
2010171044.tif 000005
【図４】
2010171044.tif 000006