(57)【要約】【課題】低電圧化による誤動作を抑制した半導体装置を提供する。【解決手段】複数のメモリセルと、センスアンプと、外部と電気的に接続するための複数のパッドを含む、１または複数のパッド列とを有し、パッド列は、パッド列の端部およびパッド列の内部に配置された、センスアンプに接地電位を供給するための複数のセンスアンプ接地用パッドと、少なくとも信号を入力するための信号用パッドとを含み、センスアンプ接地用パッドと信号用パッドの間に、信号用パッドを除く、他の種類のパッドが少なくとも１つ配置されている構成である。【選択図】図１
2010171331.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルから選択された１つのメモリセルに蓄えられた情報を示す信号を増幅するセンスアンプと、
外部と電気的に接続するための複数のパッドを含む、１または複数のパッド列と、を有し、
前記パッド列は、
前記パッド列の端部および該パッド列の内部に配置された、前記センスアンプに接地電位を供給するための複数のセンスアンプ接地用パッドと、
少なくとも信号を入力するための信号用パッドと、を含み、
前記センスアンプ接地用パッドと前記信号用パッドの間に、該信号用パッドを除く、他の種類のパッドが少なくとも１つ配置されている、半導体装置。
【請求項２】
前記パッド列は、電源電圧よりも電圧ばらつきのマージンが小さく、かつ、一定の電圧が入力される定電圧用パッドを含み、
前記センスアンプ接地用パッドと前記定電圧パッドの間、および該センスアンプ接地用パッドと前記信号用パッドの間のそれぞれに、該定電圧パッドおよび該信号用パッドを除く、他の種類のパッドが少なくとも１つ配置されている、請求項１記載の半導体装置。
【請求項３】
前記定電圧用パッドは、前記電源電圧よりも低い電圧であり、前記複数のメモリセルに供給するための基準電圧が印加されるパッドである、請求項２記載の半導体装置。
【請求項４】
前記信号用パッドは、前記複数のメモリセルのうち１つのメモリセルを選択するための信号であるアドレス信号を入力するためのパッド、および該アドレス信号と同等の動作周波数で信号が入力されるパッドのうち少なくともいずれかである、請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記信号用パッドは、データを入力および出力するためのパッド、データ入力を可能にするか否かを設定するための信号が入力されるパッド、およびデータ入出力の動作基準となる信号を入出力するためのパッドのうち少なくともいずれかである、請求項１から３のいずれか１項記載の半導体装置。
【請求項６】
前記信号用パッドは、各種信号の入力または出力のタイミングを決める際に基準となるクロック信号または該クロック信号の反対の電位の信号を入力するためのパッドである、請求項１から３のいずれか１項記載の半導体装置。
【請求項７】
前記他の種類のパッドは、前記電源電圧を印加するためのパッド、および接地電位を印加するためのパッドのうち少なくともいずれかである、請求項１から６のいずれか１項記載の半導体装置。
【請求項８】
前記他の種類のパッドは、前記複数のメモリセルのうち１つのメモリセルを選択するための信号であるアドレス信号と同等の動作周波数で信号が入力されるパッドを除くパッドである、請求項１から６のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の記憶素子を含むメモリ回路を有する半導体装置に関する。
【背景技術】
【０００２】
メモリデバイスの一例であるＤＲＡＭ（Dynamic Random Access Memory）には、外部と電気的接続をするための複数のパッドを１列に配置したパッド列が、Ｉ／Ｏ系とアドレス系とに大きく２つに分けられているものがある（特許文献１参照）。この特許文献１に開示されたＤＲＡＭは、複数のメモリセルが配置されたセルブロックと、複数のメモリセルから選択された１つのメモリセルに蓄えられた情報を示す信号を増幅するセンスアンプとを有する。
【０００３】
図４はチップにおけるパッド列の配置の一例を示す平面図である。図４に示すチップ１００は、ＤＤＲ３（Double Date Rate 3）の規格にしたがったＤＲＡＭとする。チップ１００は、セルブロックおよびセンスアンプ等の回路（不図示）を有しており、パッドと回路とが図に示さない配線で接続されている。これらの回路および配線等の構成は、ＤＤＲ３などの仕様に依存する違いがあるものの、特許文献１に開示されたデバイスと同様であるため、その詳細な説明を省略する。
【０００４】
図４に示すように、Ｉ／Ｏ系のパッド列とアドレス系のパッド列は、チップ１００の長手方向に、チップ中央付近に配置されている。Ｉ／Ｏ系のパッド列を図４の左側、アドレス系のパッド列を図４の右側に配置しているのは、ＤＲＡＭのボールグリッドアレイの規格に対応させるためである。
【０００５】
図５（ａ）は図４に示したＩ／Ｏ系のパッド列を拡大した平面図であり、図５（ｂ）はＩ／Ｏ系のパッド列の一部を拡大した平面図である。以下では、「Ｉ／Ｏ系」という表現の代わりに、データ入力／出力を含む総称である「ＤＱ系」という表現を用いる。また、データ入力／出力用のパッドをＤＱパッドと称する。ＤＱ系のパッドには、ＤＱ以外の種類のパッドとして、ＤＱ系の電源電圧用（以下では、ＶＤＤＱ）パッド、接地電位用(以下では、ＶＳＳＱ)パッドも含まれる。
【０００６】
センスアンプの接地電位（ＶＳＳＳＡ）を供給するためのパッドであるセンスアンプ接地用パッド（以下では、ＶＳＳＳＡパッドと表記する）は、センス動作した瞬間に電流が流れ込むため、ＶＳＳＳＡの電位が変動する。そのため、ＶＳＳＳＡパッドの配置に関して、（１）ＤＱパッドをＶＳＳＳＡパッドに隣接させない、（２）ＤＱ系のパッド列に対してＶＳＳＳＡパッドを等間隔に配置する、という２つの条件を満たす必要がある。
【０００７】
図５（ａ）では、ＶＳＳＳＡパッドの位置を矢印で示している。図５（ａ）に示すように、ＤＱ系のパッド列の両端と、ＤＱ系のパッド列のうちパッド間の間隔が他のパッド間よりも大きい２つのパッドのうちの一方との合計３つのＶＳＳＳＡパッドを配置することで、ＤＱ系のパッド列全体でＶＳＳＳＡパッドが等間隔になるように配置されている。これにより、上記（２）の条件が満たされている。
【０００８】
ここで、ＤＱ系のパッド列のうちパッド間の間隔が他のパッド間よりも大きいパッドの位置も、パッド列の端部に相当する。図５（ａ）に示すように、パッド列の左側部の右端とパッド列の右側部の左端とが、パッドの一辺の長さを単位にすると約５つ分離れているからである。
【０００９】
図５（ｂ）は図５（ａ）において破線で囲まれた部位を拡大した平面図である。図５（ｂ）に示すように、ＶＳＳＳＡパッドとＤＱパッドとの間にＶＤＤＱパッドを配置することで、ＶＳＳＳＡパッドとＤＱパッドが隣接しないようにしている。これにより、上記（１）の条件が満たされている。
【００１０】
続いて、アドレス系のパッド列について説明する。
【００１１】
図６（ａ）は図４に示したアドレス系のパッド列を拡大した平面図であり、図６（ｂ）はアドレス系のパッド列の一部を拡大した平面図である。以下では、「アドレス系」という表現の代わりに、複数のメモリセルのうち１つのメモリセルを選択するための信号であるアドレス信号を入力するためのアドレス選択用パッド（以下では、ＡＤＤパッドと表記する）、コマンド信号入力のためのパッド（以下では、ＣＭＤパッドと表記する）、コントロール信号入力のためのパッド（以下では、ＣＴＲＬパッドと表記する）を含む総称として「ＡＤＤ／ＣＭＤ／ＣＴＲＬ系」という表現を用いる。
【００１２】
ＡＤＤ／ＣＭＤ／ＣＴＲＬ系のパッドには、ＡＤＤパッド、ＣＭＤパッドおよびＣＴＲＬパッド以外の種類のパッドとして、各種信号の入力または出力のタイミングを決める際に基準となるクロック信号（ＣＫ）を入力するためのパッド、クロック信号の反対の電位の信号（ＣＫＢ）を入力するためのパッド、電源電圧（ＶＤＤ）よりも低い電圧であり、複数のメモリセルに供給するための基準電圧（ＶＲＥＦ）を入力するためのパッドも含まれる。
【００１３】
ＤＱ系パッド列と同様に、ＶＳＳＳＡは、入力されるアドレス信号、コマンド信号およびコントロール信号にとってノイズ源になる。そのため、ＶＳＳＳＡパッドの配置に関して、（１）ＡＤＤパッド、ＣＫパッド、ＣＫＢパッドおよびＶＲＥＦパッドのそれぞれをＶＳＳＳＡパッドに隣接させない、（２）ＡＤＤ／ＣＭＤ／ＣＴＲＬ系のパッド列に対してＶＳＳＳＡパッドを等間隔に配置する、という２つの条件を満たす必要がある。
【００１４】
図６（ａ）では、ＶＳＳＳＡパッドの位置を矢印で示している。図６（ａ）に示すように、ＡＤＤ／ＣＭＤ／ＣＴＲＬ系のパッド列の両端と、ＡＤＤ／ＣＭＤ／ＣＴＲＬ系のパッド列のうちパッド間の間隔が他のパッド間よりも最も大きい２つのパッドのうちの一方との合計３つのＶＳＳＳＡパッドを配置することで、ＡＤＤ／ＣＭＤ／ＣＴＲＬ系のパッド列全体でＶＳＳＳＡパッドが等間隔になるように配置されている。これにより、上記（２）の条件が満たされている。
【００１５】
ここで、パッド間の間隔が他のパッド間よりも最も大きいパッドの位置も、パッド列の端部に相当する。その理由は、図６（ａ）に示すパッド列の左側は、パッドの一辺の長さを単位にすると約１つ分離れているところが２箇所あるが、これらの分離部位を含めて左側部とすると、パッド列の左側部の右端とパッド列の右側部の左端とが、パッドの一辺の長さを単位にして約２つ分離れているからである。
【００１６】
図６（ｂ）は図６（ａ）において破線で囲まれた部位を拡大した平面図である。図６（ｂ）に示すように、ＶＳＳＳＡパッドとＡＤＤパッドとの間に、ＶＳＳパッドを配置することで、ＶＳＳＳＡパッドとＡＤＤパッドが隣接しないようにしている。これにより、上記（１）の条件が満たされている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平８−１３９２８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
第１の課題として、ＶＳＳＳＡの電位変動とＤＱの入出力またはＡＤＤの入力のタイミングが重なった場合、デバイスは、ＤＱまたはＡＤＤの信号のハイレベルをローレベルに、ローレベルをハイレベルに誤認識しまうおそれがある。第２の課題として、ＶＳＳＳＡの電位変動によるセンススピードの悪化、または誤検出が起こり得る。第３の課題として、ＶＳＳＳＡのパッド同士の距離が不均一になり、センスアンプへ供給するＶＳＳ電位の偏りが発生するおそれがある。
【課題を解決するための手段】
【００１９】
本発明の半導体装置は、複数のメモリセルと、センスアンプと、外部と電気的に接続するための複数のパッドを含む、１または複数のパッド列と、を有し、
前記パッド列は、前記パッド列の端部および該パッド列の内部に配置された、前記センスアンプに接地電位を供給するための複数のセンスアンプ接地用パッドと、少なくとも信号を入力するための信号用パッドと、を含み、
前記センスアンプ接地用パッドと前記信号用パッドの間に、該信号用パッドを除く、他の種類のパッドが少なくとも１つ配置されている構成である。
【００２０】
本発明では、センスアンプ接地用パッドがパッド列の端部だけでなく内部にも配置されても、信号用パッドがセンスアンプ接地用パッドに隣接していないので、ノイズの影響が抑制され、上述の第１の課題が解消される。これにより、センスアンプ接地用パッドの数を増やし、センスアンプ接地電位の変動を抑制することが可能となり、上述の第２の課題が解消される。また、第１の課題が解消されることにより、センスアンプ接地用パッド同士の距離を等間隔に配置することが可能となり、上述の第３の課題も解消される。
【発明の効果】
【００２１】
本発明によれば、ノイズによる誤動作が抑制され、センスアンプ特性が向上することにより、低電圧化しても高速動作を実現できる。
【図面の簡単な説明】
【００２２】
【図１】実施例１のＤＱ系のパッド列の一構成例を示す平面図である。
【図２】実施例２のＡＤＤ／ＣＭＤ／ＣＴＲＬ系のパッド列の一構成例を示す平面図である。
【図３】図２に示したパッド列の一部を拡大した平面図である。
【図４】チップにおけるパッド列の配置の一例を示す平面図である。
【図５】図４に示したＩ／Ｏ系のパッド列を拡大した平面図である。
【図６】図４に示したアドレス系のパッド列を拡大した平面図である。
【発明を実施するための形態】
【００２３】
本実施形態の半導体装置は、ＤＲＡＭに代表されるように、複数のメモリセルと、センスアンプと、外部と電気的に接続するための複数のパッドを含むパッド列とを有する。パッド列は、１つでも、複数あってもよい。図５および図６に示した例は、複数のパッド列が１つの直線に沿って配置されている場合である。
【００２４】
複数のパッド列は、同じ直線上に配置されている場合に限らず、並列に配置されていてもよい。例えば、第１から第４のパッド列からなる複数のパッド列について、第１および第２のパッド列が１つの直線に沿って配置され、第３および第４のパッド列が第１および第２のパッド列と平行で、かつ、第１および第２のパッド列とは別の直線に沿って配置されていてもよい。また、複数のパッド列のうち少なくともいずれか２つのパッド列のそれぞれが、０度より大きく９０度以下の任意の角度で交わる２本の直線のそれぞれに沿って配置されていてもよい。以下では、図５および図６に合わせて、１つの直線上に複数のパッド列が配置されている場合で説明する。
【００２５】
パッド列がＤＱ系またはＡＤＤ／ＣＭＤ／ＣＴＲＬ系のいずれかであると、パッド列には、ＶＳＳＳＡパッドと、少なくとも信号を入力するための信号用パッドとが含まれている。パッド列がＤＱ系であれば、信号用パッドは、例えば、ＤＱパッドである。パッド列がＡＤＤ／ＣＭＤ／ＣＴＲＬ系であれば、信号用パッドは、例えば、ＡＤＤパッド、ＣＫパッド、ＣＫＢパッドである。
【００２６】
本実施形態では、パッド列の端部だけでなく、パッド列の内部にも、パッド列に等間隔にＶＳＳＳＡパッドが配置されている。そして、ＶＳＳＳＡパッドと信号用パッドの間に、信号用パッドを除く、他の種類のパッドを少なくとも１つ配置している。
【００２７】
上述したように、本実施形態によれば、センスアンプ接地用パッドがパッド列の端部だけでなく内部にも配置されても、信号用パッドがセンスアンプ接地用パッドに隣接していないので、ノイズの影響が抑制される。そのため、センスアンプ接地用パッドの電位変動とＤＱの入出力またはＡＤＤの入力のタイミングが重なっても、デバイスが、ＤＱまたはＡＤＤの信号のハイレベルをローレベルに、ローレベルをハイレベルに誤認識することを防げる。
【００２８】
また、本実施形態では、センスアンプ接地用パッドの数を増やし、センスアンプ接地電位の変動を抑制することが可能となり、センスアンプ接地電位の変動によるセンススピードの悪化および誤検出を抑制できる。さらに、本実施形態では、センスアンプ接地用パッド同士の距離を等間隔に配置することが可能となり、センスアンプ接地用パッド同士の距離が均一になり、センスアンプへ供給する接地電位の偏りを抑制できる。
【００２９】
また、ＡＤＤ／ＣＭＤ／ＣＴＲＬ系のパッド列に、電源電圧よりも電圧ばらつきのマージンが小さく、かつ、一定の電圧が入力される定電圧用パッドが含まれている場合には、センスアンプ接地用パッドと定電圧パッドの間、およびセンスアンプ接地用パッドと信号用パッドの間のそれぞれに、定電圧パッドおよび信号用パッドを除く、他の種類のパッドを少なくとも１つ配置している。
【００３０】
定電圧用パッドとは、例えば、ＶＲＥＦパッドである。ＶＲＥＦは、電源電圧よりも低い電圧であり、かつ、電圧マージンが小さい。ＶＳＳＳＡパッドにＶＲＥＦパッドを隣接させないのは、ＶＲＥＦのように電圧マージンが小さいと、ノイズから受ける影響が大きく、ＶＲＥＦが電圧マージンを越えて振れてしまうと、メモリセルが誤動作してしまうからである。
以下に、本実施形態の半導体装置の具体例を説明する。
【実施例１】
【００３１】
本実施例は、ＤＱ系のパッド列を含む半導体装置である。
【００３２】
図１は本実施例のＤＱ系のパッド列の一構成例を示す平面図である。図１（ａ）はＤＱ系のパッド列を拡大した平面図であり、図１（ｂ）は図１（ａ）において破線で囲まれた部位を拡大した平面図である。チップ１０５には、パッド列とその接続配線を除いて、図４に示したチップ１００に含まれるメモリ回路が設けられているものとし、その詳細な説明を省略する。
【００３３】
図１（ａ）に示すように、ＶＳＳＳＡパッドを３つから５つに増やして、条件（２）を満たすように、パッド列の内部にもＶＳＳＳＡパッドを配置している。図１（ａ）では、ＶＳＳＳＡパッドの位置を矢印で示している。ここで、図５（ａ）に示したパッド列に単純に等間隔にＶＳＳＳＡパッドを配置してしまうと、連続して並んだＤＱパッドの間にＶＳＳＳＡパッドが配置されてしまうことがあり得る。この場合、条件（１）を満たすことができない。
【００３４】
そのため、本実施例では、図１（ｂ）に示すように、ＶＳＳＳＡパッドとＤＱパッドの間に、ＶＳＳＱパッドまたはＶＤＤＱパッドを配置している。
【００３５】
なお、ＤＱ系のパッドとしてその他にも、データ入力を可能にするか否かを設定するための信号（データ入力をマスクする信号）が入力されるＤＭ用パッド、データ入出力のタイミングの動作基準となる信号（ＤＱＳ信号と称する）が入力されるＤＱＳ用パッド、および、ＤＱＳ信号の反対の電位の信号（ＤＱＳＢ信号と称する）が入力されるＤＱＳＢ用パッドがある。誤動作を防ぐために、ＤＭ用パッド、ＤＱＳ用パッドおよびＤＱＳＢ用パッドのそれぞれについても、ＶＳＳＳＡパッドに隣接させない方が望ましい。
【００３６】
一方、アドレス信号よりも動作周波数の低い信号が入力されるパッドは、ＶＳＳＳＡパッドにノイズが発生しても、そのパッドに入力される信号がノイズによる影響を受ける可能性が低いので、ＶＳＳＳＡパッドに隣接させてもよい。
【００３７】
本実施例では、ＤＱ系のパッド列に対して、背景技術で説明した２つの条件を満たし、かつ、ＶＳＳＳＡパッドの数を増やし、それらを等間隔に配置しているので、デバイスを低電圧化しても、発生したノイズが分散され、ＶＳＳＳＡによるノイズの影響を抑制できる。
【実施例２】
【００３８】
本実施例は、ＡＤＤ／ＣＭＤ／ＣＴＲＬ系のパッド列を含む半導体装置である。
【００３９】
図２は本実施例のＡＤＤ／ＣＭＤ／ＣＴＲＬ系のパッド列の一構成例を示す平面図である。図３（ａ）は図２に示す破線で囲まれた部位Ｒ１を拡大した平面図であり、図３（ｂ）および図３（ｃ）は図２に示す破線で囲まれた部位Ｒ２を拡大した平面図である。チップ１０７には、パッド列とその接続配線を除いて、図４に示したチップ１００に含まれるメモリ回路が設けられているものとし、その詳細な説明を省略する。
【００４０】
本実施例では、図２に示すように、ＶＳＳＳＡパッドを３つから５つに増やして、条件（２）を満たすように、パッド列の内部にもＶＳＳＳＡパッドを配置している。図２では、ＶＳＳＳＡパッドの位置を矢印で示している。
【００４１】
ここで、図６（ａ）に示したパッド列に単純に等間隔にＶＳＳＳＡパッドを配置してしまうと、連続して並んだＡＤＤパッドの間にＶＳＳＳＡパッドが配置されてしまうことがあり得る。また、ＣＫＢパッドやＶＲＥＦパッドに隣接してＶＳＳＳＡパッドが配置されてしまうこともあり得る。これらの配置では、条件（１）を満たすことができない。
【００４２】
そのため、本実施例では、図３（ａ）に示すように、ＶＳＳＳＡパッドとＡＤＤパッドの間にＶＳＳパッドを配置している。また、図３（ｂ）に示すように、ＶＳＳＳＡパッドとＣＫＢパッドの間にＶＳＳパッドを配置している。さらに、図３（ｃ）に示すように、ＶＳＳＳＡパッドとＶＲＥＦパッドの間にＣＭＤパッドを配置している。
【００４３】
なお、アドレス信号と同等の動作周波数のＣＭＤ／ＣＴＲＬ信号を除いた信号のＣＭＤ／ＣＴＲＬパッドを、ＶＳＳＳＡパッドに隣接させてもよい。ＶＳＳＳＡパッドにノイズが発生しても、アドレス信号と比べて動作周波数が低ければ、入力されるコマンド信号が誤認識される可能性が低いからである。例えば、ＶＳＳＳＡパッドにＲＥＳＥＴパッドを隣接させてもよい。
【００４４】
本実施例では、ＡＤＤ／ＣＭＤ／ＣＴＲＬ系のパッド列に対して、背景技術で説明した２つの条件を満たし、かつ、ＶＳＳＳＡパッドの数を増やし、それらを等間隔に配置しているので、デバイスを低電圧化しても、発生したノイズが分散され、ＶＳＳＳＡに生じるノイズの影響を抑制できる。
【００４５】
なお、ＤＱ系およびＡＤＤ／ＣＭＤ／ＣＴＲＬ系の両方を含む半導体装置であれば、１つのチップに実施例１および実施例２の両方を適用してもよい。
【００４６】
また、本実施形態では、半導体装置として、ＤＲＡＭの場合について説明したが、ＳＲＡＭ（Static Random Access Memory）や不揮発性メモリであってもよく、メモリ回路を含むシステムＬＳＩであってもよい。
【００４７】
上述したように、本実施形態によれば、背景技術で説明した２つの条件を満たしながら、センスアンプ接地用パッドを増やすことができ、ノイズの影響が低減され、ＤＱ系のシグナルインテグリティが向上する。また、パッドからセンスアンプへのＶＳＳ供給の偏りがなくなり、センスアンプの誤動作を防ぎ、センスアンプ特性が向上する。さらに、センスアンプ接地用パッドの数を増やすことにより、低電圧でのセンスアンプの誤動作を抑制できる。その結果、低電圧かつ高速動作を実現することができる。
【符号の説明】
【００４８】
１０５、１０７    チップ
ＶＳＳＳＡ    センスアンプ接地用パッド
ＡＤＤ    アドレス選択用パッド
ＤＱ    データ入力／出力用パッド
ＶＤＤ    電源電圧用パッド
ＶＳＳ    接地電位用パッド
ＶＲＥＦ    基準電圧用パッド
ＶＤＤＱ    ＤＱ電源電圧用パッド
ＶＳＳＱ    ＤＱ接地電位用パッド
【図１】
2010171331.tif 000003
【図２】
2010171331.tif 000004
【図３】
2010171331.tif 000005
【図４】
2010171331.tif 000006
【図５】
2010171331.tif 000007
【図６】
2010171331.tif 000008