(57)【要約】【課題】ツインセル方式のＤＲＡＭは一般的なシングルセル方式のＤＲＡＭに比べて大きな面積を必要とするため、ツインセル方式のＤＲＡＭセルのさらなる微細化を図る。【解決手段】ツインセル方式のＤＲＡＭのメモリセル内において、キャパシタ２１の側面にアクセストランジスタ２２を隣接させ、キャパシタ２１とアクセストランジスタ２２を一体化させてメモリセルを形成することにより素子間の余分な面積を省き、メモリセルを微細化することができる。【選択図】図１４
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【特許請求の範囲】
【請求項１】
一対のアクセストランジスタと前記一対のアクセストランジスタのそれぞれに直列に接続された一対のキャパシタとからなるメモリセルを有する半導体記憶装置であって、
前記一対のキャパシタのそれぞれは、半導体基板の主面上に所定の間隔で形成された一対の絶縁膜からなるサイドウォールの内側の前記半導体基板の主面に形成された拡散層と、前記拡散層上に形成された絶縁層と、前記絶縁層上に形成された第１導電層とからなり、
前記アクセストランジスタのゲート電極は、前記一対のサイドウォールの一方のうち、前記第１導電層と接する側面と反対側の側面にサイドウォール状に形成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、キャパシタおよびアクセストランジスタで構成されたツインセル方式のＤＲＡＭセルを有する半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置として、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタと、当該ＭＯＳトランジスタのソース・ドレイン領域の一方に接続した不純物拡散層を下部電極とするキャパシタとにより構成されるＤＲＡＭセルが知られている（特許文献１）。
【０００３】
図１（ａ）は一般的なＤＲＡＭセルの回路図である。ＤＲＡＭセル１００は、データの書き込み、リフレッシュ、読み出し等を行うアクセストランジスタ（トランスファーゲート）であるｐチャネル型のＭＯＳトランジスタ１０１と、データに応じた電荷を蓄積するキャパシタ１０２とにより構成される。ＭＯＳトランジスタ１０１のゲート端子はワード線ＷＬに接続され、またソース・ドレイン端子の一方はビット線ＢＬに接続され、他方はキャパシタ１０２の一方の端子に接続される。キャパシタ１０２のもう片方の端子は所定の電源に接続される。
【０００４】
また近年、ＤＲＡＭセルとして、１ビット当たりに２つのＤＲＡＭセル１００が使用されるツインセル方式のＤＲＡＭセル（以下単に「ツインセルＤＲＡＭ」と称することもある）が注目されている（図１（ｂ））。図１（ｂ）に示すように、１つのツインセル２００は、ワード線ＷＬを共通にする２つのＤＲＡＭセル１００により構成される。そしてそれら２つのＤＲＡＭセル１００は、互いに相補的なデータ信号の読み出しおよび書き込みを行うよう動作する。即ち、ツインセル２００が接続する一対のビット線ＢＬ０，ＢＬ１には、互いに相補的なデータ信号が入出力される。ツインセル２００によれば、読み出し信号の振幅を図１（ａ）の通常のＤＲＡＭセル１００（以下「シングルセル」と称することもある）の２倍にできると共に、２つのＤＲＡＭセル１００が相補的な動作を行うことによってノイズがキャンセルされるので、高速動作が可能になる。
【０００５】
ツインセルを構成する２つのシングルセルとしては汎用のものを用いればよいため、ツインセルのＤＲＡＭは、シングルセルのＤＲＡＭと同様の製造プロセスで形成可能である。またツインセルのＤＲＡＭは、ＳＲＡＭよりも高い集積度を達成できるため、高いコストパフォーマンスが期待できる。
【０００６】
特開２００６−１５６６５６号公報（特許文献２）には、キャパシタ部の形成にあたり写真製版による設計上の制約をなくし、且つキャパシタ部を効率よく使用できる半導体装置の製造方法が開示されている。
【０００７】
特開２００６−３４４７１４号公報（特許文献３）には、メモリセルが備えるキャパシタの電荷リークを抑制することができ、且つ、キャパシタの有効面積を増大させると共にその容量値のばらつきを抑制できる半導体装置が開示されている。
【特許文献１】特表２００４−５２７９０１号公報
【特許文献２】特開２００６−１５６６５６号公報
【特許文献３】特開２００６−３４４７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記図１（ｂ）に示したツインセルＤＲＡＭは、１ビット当たりに２つのＤＲＡＭセルを使用するため、シングルセルのＤＲＡＭに比べて大きな面積を必要とするという問題点がある。
【０００９】
本発明の目的は、ツインセルＤＲＡＭのセル面積を縮小し、素子の集積度を向上させることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態の概要を簡単に説明すれば、次の通りである。
【００１２】
本願の発明の一実施の形態による半導体記憶装置は、
一対のアクセストランジスタと前記一対のアクセストランジスタのそれぞれに直列に接続された一対のキャパシタとからなるメモリセルを有する半導体記憶装置であって、
前記一対のキャパシタのそれぞれは、半導体基板の主面上に所定の間隔で形成された一対の絶縁膜からなるサイドウォールの内側の前記半導体基板の主面に形成された拡散層と、前記拡散層上に形成された絶縁層と、前記絶縁層上に形成された第１導電層とからなり、
前記アクセストランジスタのゲート電極は、前記一対のサイドウォールの一方のうち、前記第１導電層と接する側面と反対側の側面にサイドウォール状に形成されていることを特徴とするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
本願の発明の一実施の形態によれば、ＤＲＡＭのメモリセル内において、キャパシタの側面にアクセストランジスタが接する形で、キャパシタとアクセストランジスタを一体化させてメモリセルを形成することにより、メモリセル内の余分な面積を省き、メモリ素子を微細化することができる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２０】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２２】
本実施の形態の半導体記憶装置は、ツインセルＤＲＡＭに適用したものである。図１５（図１（ｂ））に示すように、ツインセル２００は、一対のアクセストランジスタと前記一対のアクセストランジスタのそれぞれに直列に接続された一対のキャパシタとからなるメモリセルを有する半導体記憶装置であって、ワード線ＷＬを共通にする２つのＤＲＡＭセル１００により構成される。そしてそれら２つのＤＲＡＭセル１００は、互いに相補的なデータ信号の読み出しおよび書き込みを行うよう動作する。即ち、ツインセル２００が接続する一対のビット線ＢＬ０，ＢＬ１には、互いに相補的なデータ信号が入出力される。
【００２３】
以下、本実施の形態に係るツインセルＤＲＡＭ半導体記憶装置の製造方法の一例について、１つのツインセルＤＲＡＭの内の片方のシングルのＤＲＡＭセルを例に、図２〜図１４を参照して説明する。図２〜図１４は、本実施の形態における製造工程中の半導体記憶装置の要部を模式的に示す断面図である。
【００２４】
まず、図２に示すように、ｎ型の導電型を有する不純物（たとえばＰ（リン））がドープされたシリコン基板１を用意し、その主面に素子分離層２を形成した後、図３に示すように、シリコン基板１の主面上にＳｉＮ膜３およびフォトリソグラフィ技術によりパターニングされたフォトレジスト膜４を順次形成し、フォトレジスト膜４をマスクとしたドライエッチングによりＳｉＮ膜３を加工する。
【００２５】
続いて、フォトレジスト膜４を除去した後、図４に示すように、シリコン基板１の主面にｐ型の導電型を有する不純物（たとえばＢ（ホウ素））をイオン注入し、ｐ型エクステンション領域５を形成する。
【００２６】
次に、図５に示すように、シリコン基板１の主面上に酸化シリコン膜を堆積し、ドライエッチングによってＳｉＮ膜３の側面に酸化シリコンを残してサイドウォールスペーサ６を形成した後、シリコン基板１の主面にｐ型の導電型を有する不純物（たとえばＢ）を高濃度でイオン注入し、ｐ型エクステンション領域５の一部にｐ型のキャパシタ下層７を形成する。
【００２７】
次に、図６に示すように、シリコン基板１の主面上にキャパシタ下層７および素子分離層２のそれぞれの一部が露出するフォトレジスト膜８を形成し、このフォトレジスト膜８をマスクとして、シリコン基板１の主面にｎ型の導電型を有する不純物（たとえばＡＳ（ヒ素））を高濃度でイオン注入し、素子分離層２の底部にｎ＋型拡散領域９を形成する。これは、素子分離層２を境にして隣り合う２つのキャパシタ下層７同士が電気的につながらないようにするためである。
【００２８】
次に、図７に示すように、ドライエッチングにより素子分離層２を後退させた後、シリコン基板１の主面にｐ型の導電型を有する不純物（たとえばＢ）を低濃度でイオン注入し、素子分離層２の側壁上部のシリコン基板１に上記キャパシタ下層７と電気的に接続されるキャパシタ下層１０を形成する。このように、キャパシタ下層７、１０をＬ字型に形成することでキャパシタ面積を広くし、電荷蓄積を増大させることでリフレッシュレートを少なくすることができる。
【００２９】
次に、フォトレジスト膜８を除去した後、図８に示すように、シリコン基板１の表面を酸化してキャパシタ下層７、１０のそれぞれの表面に酸化膜１１を形成した後、シリコン基板１上にＣＶＤ法で堆積したｎ型多結晶シリコン膜をエッチバックしてその表面を平坦にすることにより、酸化膜１１の上部にｎ型多結晶シリコン膜１２を残す。
【００３０】
次に、図９に示すように、ＳｉＮ膜３をウェットエッチングにより除去する。
【００３１】
次に、図１０に示すように、ＳｉＮ膜３の除去によって露出したシリコン基板１の表面を酸化してゲート酸化膜１３を形成し、その上にｎ型多結晶シリコン膜をＣＶＤ法により堆積し、続いてｎ型多結晶シリコン膜上にフォトレジスト膜１４を形成する。続いて、フォトレジスト膜１４をマスクとしたドライエッチングによりｎ型多結晶シリコン膜およびゲート酸化膜１３を加工し、ゲート酸化膜１３上にｎ型多結晶シリコン膜からなるゲート電極１５、１６を形成する。ここで、ゲート電極１５は図１５に示すアクセストランジスタ２２のゲート電極であり、サイドウォールスペーサ６の側壁にサイドウォール状に形成される。また、ゲート電極１６は周辺回路のＭＯＳＦＥＴ２３のゲート電極である。
【００３２】
次に、図１１に示すように、シリコン基板１の主面にｐ型の導電型を有する不純物（たとえばＢ）を低濃度でイオン注入し、アクセストランジスタ２２のｐ−型エクステンション領域１７ａおよび周辺回路のＭＯＳＦＥＴ２３のｐ−型エクステンション領域１７ｂを形成する。
【００３３】
次に、フォトレジスト膜１４を除去した後、図１２に示すように、シリコン基板１上にＣＶＤ法で堆積した酸化シリコン膜をエッチバックすることにより、ゲート電極１５、１６のそれぞれの側壁にサイドウォールスペーサ１８を形成する。
【００３４】
次に、図１３に示すように、シリコン基板１の主面にｐ型の導電型を有する不純物（たとえばＢ）を高濃度でイオン注入し、アクセストランジスタ２２のソース・ドレイン領域１９ａおよび周辺回路のＭＯＳＦＥＴ２３のソース・ドレイン領域１９ｂを形成する。
【００３５】
次に、図１４に示すように、シリコン基板１の主面上にスパッタリング法でＮｉ膜を堆積して、シリコン基板１を熱処理すると、Ｎｉ膜とシリコン基板および多結晶シリコン膜とが反応し、アクセストランジスタ２２の表面、ｎ型多結晶シリコン膜１２の表面、アクセストランジスタ２２のソース・ドレイン領域１９ａの表面およびＭＯＳＦＥＴ２３の表面、ＭＯＳＦＥＴ２３のソース・ドレイン領域１９ｂの表面にＮｉシリサイド層２０、２０ａ、２０ｂ、２０ｃがそれぞれ形成される。その後、未反応のＮｉ膜をウェットエッチングで除去する。
【００３６】
ここまでの工程により、キャパシタ下層７、１０、ｎ型多結晶シリコン膜１２およびＮｉシリサイド層２０ａからなるキャパシタ２１とアクセストランジスタ２２とからなるメモリセルが完成する。
【００３７】
このように、キャパシタ２１の側面にアクセストランジスタ２２を一体化させて形成することで、従来のようにキャパシタとアクセストランジスタを離間して設ける方法に比べて無駄な素子間の間隔を省き、メモリセルの面積を縮小し、より微細な半導体記憶装置を製造することができる。
【００３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００３９】
本発明は、ツインセル方式のＤＲＡＭに利用されるものである。
【図面の簡単な説明】
【００４０】
【図１】（ａ）は、従来のＤＲＡＭのメモリセルを示す等価回路図であり、（ｂ）は、従来のツインセルＤＲＡＭのメモリセルを示す等価回路図である。
【図２】本発明の一実施の形態に係るキャパシタおよびアクセストランジスタを有するツインセルのＤＲＡＭの製造工程中の半導体基板の要部を模式的に示す断面図である。
【図３】図２に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図４】図３に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図５】図４に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図６】図５に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図７】図６に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図８】図７に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図９】図８に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図１０】図９に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図１１】図１０に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図１２】図１１に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図１３】図１２に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図１４】図１３に続く製造工程中の半導体基板の要部を模式的に示す断面図である。
【図１５】本発明の一実施の形態であるツインセルＤＲＡＭのメモリセルを示す等価回路図である。
【符号の説明】
【００４１】
１  シリコン基板
２  素子分離層
３  ＳｉＮ膜
４  フォトレジスト膜
５  ｐ型エクステンション領域
６  サイドウォールスペーサ
７  キャパシタ下層
８  フォトレジスト膜
９  ｎ＋型拡散領域
１０  キャパシタ下層
１１  酸化膜
１２  ｎ型多結晶シリコン膜
１３  ゲート酸化膜
１４  フォトレジスト膜
１５  ゲート電極
１６  ゲート電極
１７ａ  ｐ−型エクステンション領域
１７ｂ  ｐ−型エクステンション領域
１８  サイドウォールスペーサ
１９ａ  ソース・ドレイン領域
１９ｂ  ソース・ドレイン領域
２０  Ｎｉシリサイド層
２０ａ  Ｎｉシリサイド層
２０ｂ  Ｎｉシリサイド層
２０ｃ  Ｎｉシリサイド層
２１  キャパシタ
２２  アクセストランジスタ
２３  ＭＯＳＦＥＴ
１０２  キャパシタ
１００  ＤＲＡＭセル
１０１  ＭＯＳトランジスタ
２００  ツインセル
ＢＬ  ビット線
ＢＬ０  ビット線
ＢＬ１  ビット線
ＷＬ  ワード線
【図１】
2010067814.tif 000003
【図２】
2010067814.tif 000004
【図３】
2010067814.tif 000005
【図４】
2010067814.tif 000006
【図５】
2010067814.tif 000007
【図６】
2010067814.tif 000008
【図７】
2010067814.tif 000009
【図８】
2010067814.tif 000010
【図９】
2010067814.tif 000011
【図１０】
2010067814.tif 000012
【図１１】
2010067814.tif 000013
【図１２】
2010067814.tif 000014
【図１３】
2010067814.tif 000015
【図１４】
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【図１５】
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