(57)【要約】【課題】ドレイン−ソース間耐圧の向上と、オン抵抗の低減が可能な半導体装置の製造方法を提供することである。【解決手段】本発明にかかる半導体装置の製造方法は、基板１上に形成されたエピタキシャル層２に第１のトレンチ３と当該第１のトレンチを更に深くエッチングすることで第２のトレンチ５を形成し、第２のトレンチ５の幅を拡張し、拡張された第２のトレンチ５を酸化することで酸化膜７を形成し、第１のトレンチ３及び酸化膜７が形成された第２のトレンチに電極材料９を充填する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成されたエピタキシャル層に第１のトレンチと当該第１のトレンチを更に深くエッチングすることで第２のトレンチを形成し、
前記第２のトレンチの幅を拡張し、
前記拡張された第２のトレンチを酸化することで酸化膜を形成し、
前記第１のトレンチ及び前記酸化膜が形成された第２のトレンチに電極材料を充填する、
半導体装置の製造方法。
【請求項２】
前記第２のトレンチを酸化することで、前記第２のトレンチに犠牲酸化膜を形成し、
前記第２のトレンチに形成された前記犠牲酸化膜を除去することで、前記第２のトレンチの幅を拡張する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のトレンチが形成された後に、等方性エッチングを用いて当該第２のトレンチの幅を拡張する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記等方性エッチングはケミカルドライエッチングである、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１のトレンチの側面に窒化膜を形成した後に、当該第１のトレンチをエッチングすることで第２のトレンチを形成する、請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記エピタキシャル層の前記第１のトレンチに挟まれた各々の領域にチャネル領域を形成する、請求項１乃至５のいずれか一項に記載の半導体装置に製造方法。
【請求項７】
前記第１及び第２のトレンチに電極材料を充填した後に、前記第１のトレンチの内部に層間絶縁膜を埋め込む、請求項１乃至６のいずれか一項に記載の半導体装置に製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にトレンチゲートを有する縦型ＭＯＳＦＥＴの製造方法に関する。
【背景技術】
【０００２】
近年、微細加工技術の発展により半導体装置の高集積化が急速に進められている。中でも、トレンチ内にゲート電極が埋め込まれた縦型ＭＯＳＦＥＴは、低オン抵抗化及び高耐圧化を実現させる半導体装置として広く知られている。このような縦型ＭＯＳＦＥＴでは、エピタキシャル層内にトレンチを形成し、当該トレンチ内にポリシリコン等からなるゲート電極を埋め込むことで形成される。
【０００３】
そして、縦型ＭＯＳＦＥＴにおいてオン抵抗（以下、Ｒｏｎとも記載する）はエピタキシャル層の抵抗に大きく依存し、エピタキシャル層の抵抗はエピタキシャル層へのドープ濃度が増えるほど低下する。一方、ドレイン−ソース間の耐圧は、エピタキシャル層へのドープ濃度が増えるほど低下する。よって、縦型ＭＯＳＦＥＴのオン抵抗とドレイン−ソース間耐圧との間にはトレードオフの関係がある。したがって、エピタキシャル層のドープ濃度には、オン抵抗とドレイン−ソース間耐圧を考慮した最適なドープ濃度があり、ある一定の濃度以上にドープ濃度を増やすことはできない。
【０００４】
図１０は、非特許文献１に開示されている縦型ＭＯＳＦＥＴの断面図である。図１０に示す縦型ＭＯＳＦＥＴは、ｎ型エピタキシャル層１０１に形成されたトレンチ１０２を有する。トレンチ１０２にはフィールド酸化膜１０４が形成されており、当該フィールド酸化膜１０４に取り囲まれるようにｎ型ゲートポリシリコン電極１０６が形成されている。また、トレンチ１０２の表面付近には、パッド酸化膜１０３、ゲート酸化膜１０５が形成されている。そして、各トレンチ１０２間に、ｐ型ボディー層領域１０７、ｎ型ソース領域１０８が形成されている。
【０００５】
図１０に示す縦型ＭＯＳＦＥＴを製造する際は、まずｎ型エピタキシャル層１０１を形成する。そして、ｎ型エピタキシャル層１０１に１．５μｍ程度のトレンチ深さを有する１ｓｔトレンチをエッチングにより形成し、パッド酸化膜１０３と窒化膜を形成する。その後、ｎ型エピタキシャル層１０１に６．５μｍ程度のトレンチ深さを有する２ｎｄトレンチを形成する。このトレンチ深さが図１０に示すトレンチ１０２の深さとなる。２ｎｄトレンチ形成後、熱酸化することで窒化膜が形成されていない部分が酸化され、６００ｎｍ程度のフィールド酸化膜１０４が形成される。その後、窒化膜を除去し、熱酸化により５０ｎｍ程度のゲート酸化膜１０５を形成する。そして、トレンチ１０２内にポリシリコンを埋め込むことでｎ型ゲートポリシリコン電極１０６を形成する。更に、ｐ型ボディー領域１０７、ｎ型ソース領域１０８を形成することで、図１０に示す縦型ＭＯＳＦＥＴを製造している。
【０００６】
図１０に示すように、縦型ＭＯＳＦＥＴのトレンチ１０２の一部に、ゲート酸化膜よりも厚いフィールド酸化膜１０４を形成することで、ドレイン−ソース間の耐圧を向上することができる。これにより、ｎ型エピタキシャル層１０１にドープする不純物の濃度を高濃度化することができるので、縦型ＭＯＳＦＥＴのオン抵抗Ｒｏｎを低減することが可能となる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｐ．Ｍｏｅｎｓ  "Ｒｅｃｏｒｄ−ｌｏｗ  ｏｎ−Ｒｅｓｉｓｔａｎｃｅ  ｆｏｒ  ０．３５μｍ  ｂａｓｅｄ  ｉｎｔｅｇｒａｔｅｄ  ＸｔｒｅＭＯＳＴＭ Ｔｒａｎｓｉｓｔｏｒｓ"  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １９ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ  Ｍａｙ  ２７−３０，２００７  Ｊｅｊｕ，  Ｋｏｒｅａ
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１０に示す縦型ＭＯＳＦＥＴでは、トレンチ１０２内の一部にドレイン−ソース間電圧を緩和するためのフィールド酸化膜１０４を形成し、その後、窒化膜を除去しゲート酸化膜１０５を形成している。そして、フィールド酸化膜１０４が形成されたトレンチ１０２内にポリシリコンを埋め込むことでｎ型ゲートポリシリコン電極１０６を形成している。このとき、トレンチ１０２にはフィールド酸化膜１０４が形成されているため、ポリシリコンが埋め込まれるトレンチ１０２の幅（Ｗｇ）は狭くなっている。このため、予めポリシリコンを埋め込むことを考慮してトレンチ１０２の幅（Ｗｔ）を広くする必要がある。
【０００９】
しかしながら、トレンチ１０２の幅（Ｗｔ）を広くするとトレンチピッチが拡大する。そして、トレンチ１０２内のフィールド酸化膜１０４を用いた耐圧性の向上はトレンチピッチが狭いほど効果が大きいため、このようにトレンチピッチが拡大すると、縦型ＭＯＳＦＥＴの耐圧が低下する（同一耐圧でのオン抵抗が増加する）。
【課題を解決するための手段】
【００１０】
本発明にかかる半導体装置の製造方法は、基板上に形成されたエピタキシャル層に第１のトレンチと当該第１のトレンチを更に深くエッチングすることで第２のトレンチを形成し、前記第２のトレンチの幅を拡張し、前記拡張された第２のトレンチを酸化することで酸化膜を形成し、前記第１のトレンチ及び前記酸化膜が形成された第２のトレンチに電極材料を充填する。
【００１１】
本発明にかかる半導体装置の製造方法により、第２のトレンチに厚い酸化膜を形成しつつ、第１のトレンチと第２のトレンチの開口幅を、電極材料を埋め込むのに十分な幅とすることができ、更にトレンチピッチを狭くすることができる。これによりドレイン−ソース間耐圧の向上と、オン抵抗の低減が可能となる。
【発明の効果】
【００１２】
本発明により、ドレイン−ソース間耐圧の向上と、オン抵抗の低減が可能な半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる半導体装置の製造方法で作製された縦型ＭＯＳＦＥＴの断面図である。
【図２】実施の形態１にかかる縦型ＭＯＳＦＥＴの製造工程を説明するための図である。
【図３】実施の形態１にかかる縦型ＭＯＳＦＥＴの製造工程を説明するための図である。
【図４】実施の形態１にかかる縦型ＭＯＳＦＥＴの製造工程を説明するための図である。
【図５】実施の形態２にかかる縦型ＭＯＳＦＥＴの製造工程を説明するための図である。
【図６】実施の形態２にかかる縦型ＭＯＳＦＥＴの製造工程を説明するための図である。
【図７】実施の形態２にかかる縦型ＭＯＳＦＥＴの製造工程を説明するための図である。
【図８】縦型ＭＯＳＦＥＴのトレンチ内に形成された層間絶縁膜と、ｎ＋ソース領域と、ｐ＋ベース領域の配置を示す上面図である。
【図９】（ａ）は、図８のＡ−Ａ'における縦型ＭＯＳＦＥＴの断面図である。（ｂ）は、図８のＢ−Ｂ'における縦型ＭＯＳＦＥＴの断面図である。
【図１０】背景技術にかかる縦型ＭＯＳＦＥＴの断面図である。
【発明を実施するための形態】
【００１４】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。
図１は本実施の形態にかかる半導体装置の製造方法で作製された縦型ＭＯＳＦＥＴの断面図である。図１に示すように、縦型ＭＯＳＦＥＴ（半導体装置）は、エピタキシャル層２に形成された第１のトレンチ３と、第１のトレンチ３を更に深くエッチングすることで形成された第２のトレンチ５と、第２のトレンチ５に形成された酸化膜（フィールド酸化膜）７と、第１及び第２のトレンチに充填された電極９と、を有する。そして、第２のトレンチ５は第２のトレンチ５の幅方向に拡張された拡張領域を有し、酸化膜７は第２のトレンチ５の当該拡張領域に形成されている。
【００１５】
このような構造を有する本実施の形態にかかる縦型ＭＯＳＦＥＴの製造方法について、図２乃至図４を用いて説明する。
まず、図２（ａ）に示すように、基板１上にエピタキシャル層２を形成する。そして、フォトリソグラフィー技術を用いて図示しないレジストをマスクとしてパターニングし、マスク膜２０を形成する。マスク膜２０としては、例えばシリコン酸化膜等のハードマスクを用いることができる。更に、マスク膜２０をマスクとしてエピタキシャル層２をドライエッチング等することで、第１のトレンチ３を形成する。このとき、基板１には、例えばｎ型半導体基板を用いることができる。また、エピタキシャル層２には、例えばｎ＋型エピタキシャル層を用いることができる。
【００１６】
次に、図２（ｂ）に示すように、第１のトレンチの内部に窒化膜４を形成する。そして、当該窒化膜４を形成した後にドライエッチング等の異方性エッチングを用いてトレンチ底部の窒化膜を除去する。次に、図２（ｃ）に示すように、ドライエッチング等を用いて第２のトレンチ５を形成する。このとき、第１のトレンチ３の側面には窒化膜４が形成されているので、第２のトレンチを形成する際に第１のトレンチがエッチングされることを防止することができる。
【００１７】
次に、図３（ｄ）に示すように、第２のトレンチ５が形成された領域のエピタキシャル層、つまり、第２のトレンチが形成された部分の側面と底面を酸化することで、第２のトレンチに犠牲酸化膜６を形成する。この酸化処理により、犠牲酸化膜は第２のトレンチ５の幅方向に拡張されるように形成される。また、このとき、第１のトレンチ３の側面には窒化膜４が形成されているので、当該第１のトレンチが形成された領域は酸化されない。
【００１８】
次に、図３（ｅ）に示すように、第２のトレンチ５に形成された犠牲酸化膜６をウェットエッチングにより除去する。これにより、第２のトレンチ５には拡張部分（Ｓｉ浸食部分）１６が形成される（以下、拡張部分１６を含む第２のトレンチ５を、拡張された第２のトレンチ５ともいう）。この拡張部分１６のサイズは、図３（ｄ）の工程で形成した犠牲酸化膜６の膜厚を変更することで、任意に設定することができる。尚、ここで、第２のトレンチ５の拡張部分１６とは、図３（ｅ）の工程で得られた第２のトレンチと図２（ｃ）の工程で形成された第２のトレンチの差に相当する部分である。
【００１９】
次に、図３（ｆ）に示すように、拡張された第２のトレンチ５を酸化しフィールド酸化膜（酸化膜）７を形成する。その後、図４（ｇ）に示すように、窒化膜４をエッチングにより除去する。更に酸化処理をすることでゲート酸化膜８を形成する。尚、ゲート酸化膜を形成する際の酸化処理により、フィールド酸化膜７は図３（ｆ）の時よりも酸化が進み、より厚いフィールド酸化膜７が形成される。
【００２０】
次に、図４（ｈ）に示すように、第１のトレンチ３及びフィールド酸化膜７が形成された第２のトレンチ５に電極材料を充填し、ゲート電極９を形成する。このとき、ゲート電極９の材料としては、例えばポリシリコンを用いることができる。
【００２１】
次に、図４（ｉ）に示すように、ゲート電極９を形成後、各ゲート電極９の間の領域に不純物をドープ等することでｐベース領域１０、ｐ＋ベース領域１４、ｎ＋ソース領域１１を形成する。また、エッチングによりソーストレンチ１３を形成し、当該ソーストレンチにソース電極１５を埋め込む。また、ゲート電極９とソース電極間に層間絶縁膜１２を形成する。ｐベース領域１０、ｎ＋ソース領域１１、層間絶縁膜１２、ソーストレンチ１３、ｐ＋ベース領域１４、ソース電極１５を形成する際は、縦型ＭＯＳＦＥＴを作製する一般的な手法を用いることができる。
【００２２】
本実施の形態にかかる半導体装置（縦型ＭＯＳＦＥＴ）の製造方法では、図３（ｄ）に示す工程において、第２のトレンチ５を酸化し犠牲酸化膜６を形成している。更に、図３（ｅ）に示す工程において、図３（ｄ）に示す工程において形成した犠牲酸化膜６をエッチングにより除去することで、第２のトレンチ５に拡張部分（Ｓｉ浸食部分）１６を形成している。そして、図３（ｆ）、図４（ｇ）の工程において、この第２のトレンチ５の拡張部分１６に再度酸化処理（フィールド酸化処理）を施している。
【００２３】
これにより、第２のトレンチ５に厚いフィールド酸化膜を形成しつつ、第１のトレンチと第２のトレンチの開口幅を、電極材料を埋め込むのに十分な幅とすることができる。したがって、本実施の形態にかかる半導体装置では、背景技術にかかる縦型ＭＯＳＦＥＴ（図１０参照）のように、予め電極材料の充填を考慮してトレンチ幅を広くする必要がないためトレンチピッチを狭くすることができる。これによりドレイン−ソース間耐圧の向上と、オン抵抗の低減が可能な半導体装置の製造方法を提供することが可能となる。
【００２４】
実施の形態２
以下、図面を参照して本発明の実施の形態２について説明する。本実施の形態にかかる半導体装置の製造方法で作製された半導体装置も図１に示す半導体装置と同様の構成である。以下で、本実施の形態にかかる半導体装置の製造方法について詳細に説明する。
【００２５】
まず、図５（ａ）に示すように、基板１上にエピタキシャル層２を形成する。そして、フォトリソグラフィー技術を用いてマスク膜２０によりパターニングし、ドライエッチング等を用いて第１のトレンチ３を形成する。このとき、基板１には、例えばｎ型半導体基板を用いることができる。また、エピタキシャル層２には、例えばｎ＋型エピタキシャル層を用いることができる。
【００２６】
次に、図５（ｂ）に示すように、第１のトレンチの内部に窒化膜４を形成する。そして、当該窒化膜４を形成した後にドライエッチング等の異方性エッチングを用いてトレンチ底部の窒化膜を除去する。次に、図５（ｃ）に示すように、ドライエッチング等を用いて第２のトレンチ５を形成する。このとき、第１のトレンチ３の側面には窒化膜４が形成されているので、第２のトレンチを形成する際に第１のトレンチがエッチングされることを防止することができる。
【００２７】
次に、図６（ｄ）に示すように、第２のトレンチ５が形成された領域のエピタキシャル層、つまり、第２のトレンチが形成された部分の側面と底面をケミカルドライエッチング（ＣＤＥ：Chemical Dry Etching）等の等方性エッチングを用いてエッチングする。これにより、第２のトレンチに拡張部分１６を形成することができる。この拡張部分１６のサイズは、図６（ｄ）の工程での等方性エッチングの条件により任意に設定することができる。尚、ここで、第２のトレンチ５の拡張部分１６とは、図６（ｄ）の工程で得られた第２のトレンチと図５（ｃ）の工程で形成された第２のトレンチの差に相当する部分である。
【００２８】
次に、図６（ｅ）に示すように、拡張された第２のトレンチ５を酸化しフィールド酸化膜（酸化膜）７を形成する。その後、図６（ｆ）に示すように、窒化膜４をエッチングにより除去する。更に酸化処理をすることでゲート酸化膜８を形成する。尚、ゲート酸化膜を形成する際の酸化処理により、フィールド酸化膜７は図６（ｅ）の時よりも酸化が進み、より厚いフィールド酸化膜７が形成される。
【００２９】
次に、図７（ｇ）に示すように、第１のトレンチ３及びフィールド酸化膜７が形成された第２のトレンチ５に電極材料を充填し、ゲート電極９を形成する。このとき、ゲート電極９の材料としては、例えばポリシリコンを用いることができる。
【００３０】
次に、図７（ｈ）に示すように、ゲート電極９を形成後、各ゲート電極９の間の領域に不純物をドープ等することでｐベース領域１０、ｐ＋ベース領域１４、ｎ＋ソース領域１１を形成する。また、エッチングによりソーストレンチ１３を形成し、当該ソーストレンチにソース電極１５を埋め込む。また、ゲート電極９とソース電極間に層間絶縁膜１２を形成する。ｐベース領域１０、ｎ＋ソース領域１１、層間絶縁膜１２、ソーストレンチ１３、ｐ＋ベース領域１４、ソース電極１５を形成する際は、縦型ＭＯＳＦＥＴを作製する一般的な手法を用いることができる。
【００３１】
本実施の形態にかかる半導体装置（縦型ＭＯＳＦＥＴ）の製造方法では、図６（ｄ）に示すように、第２のトレンチ５に拡張部分１６を形成する際にケミカルドライエッチング（ＣＤＥ：Chemical Dry Etching）等の等方性エッチングを用いている。よって、本実施の形態にかかる半導体装置の製造方法では、実施の形態１のように犠牲酸化膜を形成する必要がないため（図３（ｄ）参照）、製造工程を簡略化することができる。尚、その他の効果については実施の形態１の場合と同様であるので説明を省略する。
【００３２】
その他の実施の形態
【００３３】
図１の縦型ＭＯＳＦＥＴでは、ソースコンタクト構造にトレンチ溝１３を形成したトレンチコンタクト構造、ゲート−ソース間の層間絶縁膜１２をエピタキシャル層２より上に形成する構造を示した。しかし、本発明にかかる半導体装置の製造方法で作製される縦型ＭＯＳＦＥＴは、このような構造に限定されることはなく、例えば図８乃至図９に示すようにトレンチ内に層間絶縁膜を埋め込んだ構造としてもよい。
【００３４】
図８は、縦型ＭＯＳＦＥＴのトレンチ内に形成された層間絶縁膜１２と、ｎ＋ソース領域１１と、ｐ＋ベース領域１４の配置を示す上面図である。また、図９（ａ）は、図８のＡ−Ａ'における縦型ＭＯＳＦＥＴの断面図である。図９（ｂ）は、図８のＢ−Ｂ'における縦型ＭＯＳＦＥＴの断面図である。
【００３５】
図９（ａ）、図９（ｂ）に示す縦型ＭＯＳＦＥＴ（半導体装置）も、エピタキシャル層２に形成された第１のトレンチ３と、第１のトレンチ３を更に深くエッチングすることで形成された第２のトレンチ５と、第２のトレンチ５に形成された酸化膜（フィールド酸化膜）７と、第１及び第２のトレンチに充填された電極９と、を有する。そして、第２のトレンチ５は第２のトレンチ５の幅方向に拡張された拡張領域を有し、酸化膜７は第２のトレンチ５の当該拡張領域に形成されている。
【００３６】
そして、図９（ａ）の断面図に示すように、ゲート電極９とソース電極１５を絶縁する層間絶縁膜１２は、第１のトレンチ３の内部に埋め込まれるように形成されている。また、各トレンチの間（各ゲート電極９の間）の領域には、不純物をドープ等することでｐベース領域１０、ｎ＋ソース領域１１が形成されている。そして、層間絶縁膜１２とｎ＋ソース領域１１の上には、ソース電極１５が形成されている。
【００３７】
また、図９（ｂ）の断面図に示すように、ゲート電極９とソース電極１５を絶縁する層間絶縁膜１２は、第１のトレンチ３の内部に埋め込まれるように形成されている。また、各トレンチの間（各ゲート電極９の間）の領域には、不純物をドープ等することでｐベース領域１０、ｐ＋ベース領域１４が形成されている。そして、層間絶縁膜１２とｐ＋ベース領域１４の上には、ソース電極１５が形成されている。
【００３８】
つまり、図８の上面図に示すように、図９（ａ）、図９（ｂ）に示す層間絶縁膜１２が紙面の縦方向に配置されている。また、図９（ａ）に示すｎ＋ソース領域１１と、図９（ｂ）に示すｐ＋ベース領域１４が層間絶縁膜１２に挟まれるように、紙面の縦方向に交互に配置されている。
【００３９】
ここで、図９（ａ）、図９（ｂ）に示す縦型ＭＯＳＦＥＴでは、第１のトレンチ３の近傍でｐベース領域１０とｎ＋ソース領域１１の底面が深くなっている。この理由は次の通りである。本実施の形態にかかる縦型ＭＯＳＦＥＴでは、第１及び第２のトレンチ３、５内に層間絶縁膜１２を埋め込むために、図４（ｈ）の電極材料を充填する工程で、ゲート電極（ポリシリコン）９の上端が第１のトレンチ３の上端よりも低くなるように形成している。そして、この状態でｐベース領域１０とｎ＋ソース領域１１を形成するために不純物をドープすると、第１のトレンチ３の上部の側壁（ゲート電極９よりも上の部分の側壁）からも不純物がドープされる。よって、第１のトレンチ３の近傍でｐベース領域１０とｎ＋ソース領域１１が深くなるように形成される。ただし、不純物をドープする工程は、層間絶縁膜１２をエッチバックした後でも可能であるので、この場合はｐベース領域１０とｎ＋ソース領域１１の底面は図９（ａ）、図９（ｂ）に示す場合よりも平坦になる。
【００４０】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００４１】
１  基板
２  エピタキシャル層
３  第１のトレンチ
４  窒化膜
５  第２のトレンチ
６  犠牲酸化膜
７  酸化膜（フィールド酸化膜）
８  ゲート酸化膜
９  ゲート電極
１０  ｐベース領域
１１  ｎ＋ソース領域
１２  層間絶縁膜
１３  ソーストレンチ
１４  ｐ＋ベース領域
１５  ソース電極
１６  拡張部分
２０  マスク膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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