(57)【要約】【課題】  スタティックランダムアクセスメモリの、メモリセルのデータの書き込み特性のばらつきを抑制する。【解決手段】  メモリセル１０と、メモリセルの電源ノード１１に接続されたメタル配線２０と、接続ノード３１に接続され、容量成分を有するメタル配線ＭＬ１、ＭＬ２、ＭＬ３と、ＭＯＳトランジスタＴＲ１、ＴＲ２と、ＭＯＳトランジスタＴＲ１、ＴＲ２のゲート端子に接続され、ＭＯＳトランジスタＴＲ１、ＴＲ２の電流通路の導通状態を決定する制御部３２と、メタル配線ＭＬ１とメタル配線ＭＬ２とメタル配線ＭＬ３とに蓄積された電荷を放電する放電部７０とから構成されるか可変容量回路部３０と、メタル配線１０と可変容量回路部３０の接続ノード３１の間に接続され、メモリセル１０の書き込み動作時に、メタル配線１０と、接続ノード３１を電気的に接続する接続切替部４０とを備える。【選択図】図１
2010267355.tif 000002
【特許請求の範囲】
【請求項１】
電源ノードと接地ノード間に接続され、第１のｐＭＯＳトランジスタと、第１のｎＭＯＳトランジスタから構成される第１のＣＭＯＳインバータと、前記電源ノードと前記接地ノード間に接続され、第２のｐＭＯＳトランジスタと、第２のｎＭＯＳトランジスタから構成され、前記第１のＣＭＯＳインバータの出力端が入力端に接続され、前記第１のＣＭＯＳインバータの入力端が出力端に接続された第２のＣＭＯＳインバータと、ゲート端子がワード線に接続され、第１電流通路の第１端が第１のビット線に接続され、前記第１電流通路の第２端が前記第１のＣＭＯＳインバータの出力端と前記第２のＣＭＯＳインバータの入力に端接続された第１の転送ゲートトランジスタと、ゲート端子が前記ワード線に接続され、第２電流通路の第１端が第２のビット線に接続され、前記第２電流通路の第２端が前記第２のＣＭＯＳインバータの出力端と前記第１のＣＭＯＳインバータの入力端接続された第２の転送ゲートトランジスタと、から構成されるメモリセルと、
前記電源ノードに接続された第１のメタル配線と、
接続ノードに接続され、容量成分を有する第２のメタル配線と、第３電流通路の第１端が前記接続ノードに接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの第３電流通路の第２端に接続され、容量成分を有する第３のメタル配線と、前記第１のＭＯＳトランジスタのゲート端子に接続され、前記第１のＭＯＳトランジスタの第３電流通路の導通状態を決定する制御部と、前記第２のメタル配線が有する容量成分と前記第３のメタル配線が有する容量成分とに蓄積された電荷を放電する放電部と、から構成されるか可変容量回路部と、
前記第１のメタル配線と前記可変容量回路部の接続ノードの間に接続され、前記メモリセルの書き込み動作時に、前記第１のメタル配線と、前記接続ノードを電気的に接続する接続切替部と
を備えることを特徴とするスタティックランダムアクセスメモリ。
【請求項２】
電源ノードと接地ノード間に接続され、第１のｐＭＯＳトランジスタと、第１のｎＭＯＳトランジスタから構成される第１のＣＭＯＳインバータと、前記電源ノードと前記接地ノード間に接続され、第２のｐＭＯＳトランジスタと、第２のｎＭＯＳトランジスタから構成され、前記第１のＣＭＯＳインバータの出力端が入力端に接続され、前記第１のＣＭＯＳインバータの入力端が出力端に接続された第２のＣＭＯＳインバータと、ゲート端子がワード線に接続され、第１電流通路の第１端が第１のビット線に接続され、前記第１電流通路の第２端が前記第１のＣＭＯＳインバータの出力端と前記第２のＣＭＯＳインバータの入力に端接続された第１の転送ゲートトランジスタと、ゲート端子が前記ワード線に接続され、第２電流通路の第１端が第２のビット線に接続され、前記第２電流通路の第２端が前記第２のＣＭＯＳインバータの出力端と前記第１のＣＭＯＳインバータの入力端接続された第２の転送ゲートトランジスタと、から構成されるメモリセルと、
前記電源ノードに接続された第１のメタル配線と、
第３電流通路の第１端が接続ノードに接続された第１のＭＯＳトランジスタと、第４電流通路の第１端が前記接続ノードに接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの第３電流通路の第２端に接続され、容量成分を有する第２のメタル配線と、前記第２のＭＯＳトランジスタの第４電流通路の第２端に接続され、容量成分を有する第３のメタル配線と、前記第１のＭＯＳトランジスタのゲート端子と、前記第２のＭＯＳトランジスタのゲート端子とに接続され、前記第１のＭＯＳトランジスタの第３電流通路と、前記第２のＭＯＳトランジスタの第４電流通路の導通状態を決定する制御部と、前記第２のメタル配線が有する容量成分と前記第３のメタル配線が有する容量成分とに蓄積された電荷を放電する放電部と、から構成されるか可変容量回路部と、
前記第１のメタル配線と前記可変容量回路部の接続ノードの間に接続され、前記メモリセルの書き込み動作時に、前記第１のメタル配線と、前記接続ノードを電気的に接続する接続切替部と
を備えることを特徴とするスタティックランダムアクセスメモリ。
【請求項３】
前記放電部が、
第５電流通路の第１端が前記第２のメタル配線に接続され、前記第５電流通路の第２端が接地電位に接続された第３のＭＯＳトランジスタと、
第６電流通路の第１端が前記第３のメタル配線に接続され、前記第６電流通路の第２端が接地電位に接続された第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのゲート端子と、前記第４のＭＯＳトランジスタのゲート端子に接続され、前記第３のＭＯＳトランジスタの第５電流通路と、前記第４のＭＯＳトランジスタの第６電流通路の導通状態を制御するディスチャージ制御部と、
とから構成されることを特徴とする請求項１または２記載のスタティックランダムアクセスメモリ。
【請求項４】
前記第２メタル配線の容量成分の電気容量と、前記第３メタル配線の容量成分の電気容量が異なることを特徴とする請求項１乃至３記載いずれか１項記載のスタティックランダムアクセスメモリ。
【請求項５】
請求項１記載の第１のＭＯＳトランジスタと、請求項２記載の第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタが、ｎＭＯＳトランジスタであることを特徴とする請求項１乃至４いずれか１項記載のスタティックランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティックランダムアクセスメモリに係り、特にデータの書き込み特性のばらつきを抑制したスタティックランダムアクセスメモリに関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、複数のメモリセルから構成される。このため、データの読み出し、書き込みを正常に行うためには、メモリセル毎の書き込み動作、読み出し動作の特性のばらつきを抑制する必要がある。しかし、チップ面積を縮小するために素子を微細化すると、素子ばらつきが大きくなり、メモリセル毎の特性のばらつきが増大し、また、消費電力の低減のためにＳＲＡＭの電源電圧を低くすると、素子ばらつきの影響が相対的に大きくなり、メモリセル毎の特性のばらつきが増大する。
【０００３】
このような問題に対処するため、ＳＲＡＭのメモリセルを構成するインバータの端子電圧を制御することが有効であることが知られている。インバータの端子電圧の制御技術の一つとして、インバータのＰＭＯＳトランジスタのソース端子をメタル配線からなる容量素子と接続し、チャージシェアリングすることによって、ＰＭＯＳソース電圧を調整する技術が開示されている（例えば、非特許文献１参照。）。この技術では、メタル配線を用いることで簡易に容量素子を構成することができる利点がある。
【０００４】
しかし、メタル配線の電気容量は、メタル配線幅のばらつき、上下層配線との間隔等により変化するため、所望の容量値を得るのが難しい。このため、メモリセルごとの特性のばらつきを十分に抑制できないという問題がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S. Ohbayashi, et al., “A 65 nm SoC Embedded 6T-SRAM Design for Manufacturing with Read and Write Cell Stabilizing Circuits”, Digest of Technical Papers, 2006 Symposium on VLSI Circuits, pp. 17-18
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、スタティックランダムアクセスメモリの、メモリセルのデータの書き込み特性のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様のスタティックランダムアクセスメモリは、
電源ノードと接地ノード間に接続され、第１のｐＭＯＳトランジスタと、第１のｎＭＯＳトランジスタから構成される第１のＣＭＯＳインバータと、前記電源ノードと前記接地ノード間に接続され、第２のｐＭＯＳトランジスタと、第２のｎＭＯＳトランジスタから構成され、前記第１のＣＭＯＳインバータの出力端が入力端に接続され、前記第１のＣＭＯＳインバータの入力端が出力端に接続された第２のＣＭＯＳインバータと、ゲート端子がワード線に接続され、第１電流通路の第１端が第１のビット線に接続され、前記第１電流通路の第２端が前記第１のＣＭＯＳインバータの出力端と前記第２のＣＭＯＳインバータの入力に端接続された第１の転送ゲートトランジスタと、ゲート端子が前記ワード線に接続され、第２電流通路の第１端が第２のビット線に接続され、前記第２電流通路の第２端が前記第２のＣＭＯＳインバータの出力端と前記第１のＣＭＯＳインバータの入力端接続された第２の転送ゲートトランジスタと、から構成されるメモリセルと、前記電源ノードに接続された第１のメタル配線と、接続ノードに接続され、容量成分を有する第２のメタル配線と、第３電流通路の第１端が前記接続ノードに接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの第３電流通路の第２端に接続され、容量成分を有する第３のメタル配線と、前記第１のＭＯＳトランジスタのゲート端子に接続され、前記第１のＭＯＳトランジスタの第３電流通路の導通状態を決定する制御部と、前記第２のメタル配線が有する容量成分と前記第３のメタル配線が有する容量成分とに蓄積された電荷を放電する放電部と、から構成されるか可変容量回路部と、前記第１のメタル配線と前記可変容量回路部の接続ノードの間に接続され、前記メモリセルの書き込み動作時に、前記第１のメタル配線と、前記接続ノードを電気的に接続する接続切替部と、を備えることを特徴とする。  本発明の別態様のスタティックランダムアクセスメモリは、電源ノードと接地ノード間に接続され、第１のｐＭＯＳトランジスタと、第１のｎＭＯＳトランジスタから構成される第１のＣＭＯＳインバータと、前記電源ノードと前記接地ノード間に接続され、第２のｐＭＯＳトランジスタと、第２のｎＭＯＳトランジスタから構成され、前記第１のＣＭＯＳインバータの出力端が入力端に接続され、前記第１のＣＭＯＳインバータの入力端が出力端に接続された第２のＣＭＯＳインバータと、ゲート端子がワード線に接続され、第１電流通路の第１端が第１のビット線に接続され、前記第１電流通路の第２端が前記第１のＣＭＯＳインバータの出力端と前記第２のＣＭＯＳインバータの入力に端接続された第１の転送ゲートトランジスタと、ゲート端子が前記ワード線に接続され、第２電流通路の第１端が第２のビット線に接続され、前記第２電流通路の第２端が前記第２のＣＭＯＳインバータの出力端と前記第１のＣＭＯＳインバータの入力端接続された第２の転送ゲートトランジスタと、から構成されるメモリセルと、前記電源ノードに接続された第１のメタル配線と、第３電流通路の第１端が接続ノードに接続された第１のＭＯＳトランジスタと、第４電流通路の第１端が前記接続ノードに接続された第２のＭＯＳトランジスタと、前���第１のＭＯＳトランジスタの第３電流通路の第２端に接続され、容量成分を有する第２のメタル配線と、前記第２のＭＯＳトランジスタの第４電流通路の第２端に接続され、容量成分を有する第３のメタル配線と、前記第１のＭＯＳトランジスタのゲート端子と、前記第２のＭＯＳトランジスタのゲート端子とに接続され、前記第１のＭＯＳトランジスタの第３電流通路と、前記第２のＭＯＳトランジスタの第４電流通路の導通状態を決定する制御部と、前記第２のメタル配線が有する容量成分と前記第３のメタル配線が有する容量成分とに蓄積された電荷を放電する放電部と、から構成されるか可変容量回路部と、前記第１のメタル配線と前記可変容量回路部の接続ノードの間に接続され、前記メモリセルの書き込み動作時に、前記第１のメタル配線と、前記接続ノードを電気的に接続する接続切替部とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明は、スタティックランダムアクセスメモリの、メモリセルのデータの書き込み特性のばらつきを抑制することを可能とする。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係るＳＲＡＭのメモリセルと、可変容量回路部と、接続切替部の構成を示す回路図である。
【図２】本発明の実施例１に係るＳＲＡＭの構成を示す回路図である。
【図３】本発明の実施例１に係るＳＲＡＭの書き込み時、読み込み時における、ワード線と、切替信号端子と、ＭＯＳトランジスタのゲートと、にそれぞれ入力する信号、及び、そのときのメタル配線と、接続ノードと、における電圧を示す図である。
【図４】本発明の実施例２に係るＳＲＡＭのメモリセルと、可変容量回路部と、接続切替部の構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係るＳＲＡＭのメモリセルと、可変容量回路部と、接続切替部の構成を示す回路図である。
【００１２】
図１に示すように、本実施例のＳＲＡＭは、メモリセル１０と、メタル配線２０と、可変容量回路部３０と、接続切替部４０とを有する。
【００１３】
メモリセル１０は、ＣＭＯＳインバータＩＶ１、ＩＶ２、転送ゲートトランジスタＴＧ１、ＴＧ２から構成される。ＣＭＯＳインバータＩＶ１は、電源ノード１１と接地ノード間に接続され、ｐＭＯＳトランジスタであるロードトランジスタＬＯ１、ｎＭＯＳトランジスタであるドライバトランジスタＤＲ１から構成される。ＣＭＯＳインバータＩＶ２は、電源ノード１１と接地ノード間に接続され、ｐＭＯＳトランジスタであるロードトランジスタＬＯ２、ｎＭＯＳトランジスタであるドライバトランジスタＤＲ２から構成される。ＣＭＯＳインバータＩＶ１の出力と、ＣＭＯＳインバータＩＶ２の入力が接続され、ＣＭＯＳインバータＩＶ１の入力と、ＣＭＯＳインバータＩＶ２の出力が接続されている。転送ゲートトランジスタＴＧ１は、ＭＯＳトランジスタであり、ゲート端子がワード線ＷＬに接続され、電流通路の一端（ソース端子又はドレイン端子）がビット線ＢＬに接続され、その他端（ソース端子又はドレイン端子）がＣＭＯＳインバータＩＶ１の出力端とＣＭＯＳインバータＩＶ２の入力端に接続されている。ここで、電流通路とは、ＭＯＳトランジスタのソース領域、チャネル領域、ドレイン領域により構成される、電流が流れる通路を指す。以下、電流通路について同様である。転送ゲートトランジスタＴＧ２は、ＭＯＳトランジスタであり、ゲート端子がワード線ＷＬに接続され、電流通路の一端（ソース端子又はドレイン端子）がビット線／ＢＬに接続され、その他端（ソース端子又はドレイン端子）がＣＭＯＳインバータＩＶ２の出力端とＣＭＯＳインバータＩＶ１の入力端に接続されている。
【００１４】
メタル配線２０は、メモリセル１０の電源ノード１１に接続される。メタル配線２０は、容量成分Ｃｐを有する。
【００１５】
可変容量回路部３０は、接続ノード３１に接続され、容量成分Ｃ１を有するメタル配線ＭＬ１と、電流通路の一端（ソース端子又はドレイン端子）が接続ノード３１に接続されたＭＯＳトランジスタＴＲ１と、ＭＯＳトランジスタＴＲ１の他端（ソース端子又はドレイン端子）に接続され、容量成分Ｃ２を有するメタル配線ＭＬ２と、電流通路の一端（ソース端子又はドレイン端子）がＭＯＳトランジスタＴＲ１の電流通路のメタル配線ＭＬ２が接続された側の端（ソース端子又はドレイン端子）に接続されたＭＯＳトランジスタＴＲ２と、ＭＯＳトランジスタＴＲ２の他端（ソース端子又はドレイン端子）に接続され、容量成分Ｃ３を有するメタル配線ＭＬ３と、ＭＯＳトランジスタＴＲ１、ＴＲ２のゲート端子に接続され、ＭＯＳトランジスタＴＲ１の電流通路及びＭＯＳトランジスタＴＲ２の電流通路の導通状態を決定する容量制御部３２と、メタル配線ＭＬ１が有する容量成分Ｃ１とメタル配線ＭＬ２が有する容量成分Ｃ２とメタル配線ＭＬ３が有する容量成分Ｃ３に蓄積された電荷を放電する放電部７０とを有して構成される。
【００１６】
可変容量回路部３０は、容量制御部３２によりＭＯＳトランジスタＴＲ１、ＴＲ２の導通状態が決定されることにより、可変容量回路部３０の電気容量Ｃを調整することができる。例えば、ＭＯＳトランジスタＴＲ１が導通状態、ＭＯＳトランジスタＴＲ２が非導通状態の場合、可変容量回路部３０の電気容量Ｃは、１／Ｃ＝１／Ｃ１＋１／Ｃ２により与えられる。ＭＯＳトランジスタＴＲ１、ＴＲ２が共に導通状態である場合、可変容量回路部３０の電気容量Ｃは、１／Ｃ＝１／Ｃ１＋１／Ｃ２＋１／Ｃ３により与えられる。ＭＯＳトランジスタＴＲ１、ＴＲ２のゲート端子に印加する電圧は、製造時に決定され、容量制御部３２に設定される。
【００１７】
接続切替部４０は、メタル配線２０と可変容量回路の接続ノード３１の間に接続され、メモリセル１０の書き込み動作時に、メタル配線２０と、接続ノード３１を電気的に接続する機能を有する。接続切替部４０は、例えば、図１に示すように、相補接続されたＰＭＯＳトランジスタＰＭ１と、ＮＭＯＳトランジスタＮＭ１を有して構成される。接続切替部４０のＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１のゲートに共通に接続された端子を切替信号端子４２とする。切替信号端子４２に切替信号Ｌｏｗが入力するとき、ＰＭＯＳトランジスタＰＭ１が導通状態、ＮＭＯＳトランジスタＮＭ１が非導通状態となり、メタル配線２０には電源電圧Ｖｄｄが電気的に接続される。切替信号端子４２に切替信号Ｈｉｇｈが入力するとき、ＰＭＯＳトランジスタＰＭ１が非導通状態、ＮＭＯＳトランジスタＮＭ１が導通状態となり、メタル配線２０には可変容量回路部３０の接続ノード３１が電気的に接続される。
【００１８】
可変容量回路部３０が有する放電部７０は、メタル配線ＭＬ１、ＭＬ２、ＭＬ３が有する容量成分Ｃ１、Ｃ２、Ｃ３に溜まった電荷を放電する機能を有する。放電部７０は、例えば、電流通路の一端（ソース端子又はドレイン端子）がメタル配線ＭＬ１に接続され、電流通路の他端（ソース端子又はドレイン端子）が接地電位に接続されたＭＯＳトランジスタＴＲ１１と、電流通路の一端（ソース端子又はドレイン端子）がメタル配線ＭＬ２に接続され、電流通路の他端（ソース端子又はドレイン端子）が接地電位に接続されたＭＯＳトランジスタＴＲ１２と、電流通路の一端（ソース端子又はドレイン端子）がメタル配線ＭＬ３に接続され、電流通路の他端（ソース端子又はドレイン端子）が接地電位に接続されたＭＯＳトランジスタＴＲ１３と、ＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３のゲート端子に接続され、ＭＯＳトランジスタＴＲ１の電流通路、ＭＯＳトランジスタＴＲ２の電流通路、及びＭＯＳトランジスタＴＲ３の電流通路の導通状態を制御するディスチャージ制御部３３を有して構成される。ディスチャージ制御部３３により、ＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３の電流通路を導通状態とすることで、メタル配線ＭＬ１、ＭＬ２、ＭＬ３が有する容量成分Ｃ１、Ｃ２、Ｃ３に溜まった電荷を放電することができる。なお、放電部７０は、上記以外の構成に限定されず、容量成分Ｃ１、Ｃ２、Ｃ３に溜まった電荷を放電することができる構成であればよい。例えば、ＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３に代えて、ＰＮ接合ダイオードなどを用いてもよい。
【００１９】
また、可変容量回路部３０のメタル配線ＭＬ１の容量成分Ｃ１、メタル配線ＭＬ２の容量成分Ｃ２、メタル配線ＭＬ３の容量成分Ｃ３の電気容量を異なるように構成してもよい。例えば、容量成分の電気容量を、Ｃ１＞Ｃ２＞Ｃ３となるように構成する。メタル配線ＭＬ１、ＭＬ２、ＭＬ３の容量成分Ｃ１、Ｃ２、Ｃ３の電気容量を調整するには、例えば、メタル配線の配線幅を調整することにより実現できる。
【００２０】
また、可変容量回路部３０のＭＯＳトランジスタＴＲ１、ＴＲ２はＮＭＯＳトランジスタとすることで後述する効果が得られる。
【００２１】
次に、図１に示すように構成したＳＲＡＭのメモリセル１０と、メタル配線２０と、可変容量回路部３０と、接続切替部４０の動作について説明する。ここで、ＭＯＳトランジスタＴＲ１、ＴＲ２の電流通路は、共に導通状態になるよう設定されている場合について説明する。
【００２２】
メモリセル１０が、読み出し動作時又は選択されていない時（非選択時）には、接続切替部４０の接続切替端子４２には接続切替信号Ｌｏｗが入力する。このため、メタル配線２０は電源電圧Ｖｄｄに電気的に接続される。これにより、メモリセル１０の電源ノード１１に電源電圧が与えられる。このとき、可変容量回路部３０は、ディスチャージ制御部３３により、ＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３の電流通路を導通状態とすることで、メタル配線ＭＬ１、ＭＬ２、ＭＬ３が有する容量成分Ｃ１、Ｃ２、Ｃ３に溜まった電荷を放電する。
【００２３】
メモリセル１０が書き込み動作時には、接続切替部４０の接続切替端子４２に接続切替信号Ｈｉｇｈが入力する。このため、メタル配線２０は可変容量回路部３０の接続ノード３１に電気的に接続される。これにより、メタル配線２０と可変容量回路部３０がチャージシェアリングする。このとき、メタル配線ＭＬ１、ＭＬ２、ＭＬ３の容量成分Ｃ１、Ｃ２、Ｃ３に溜まった電荷は放電されているため、メタル配線ＭＬ１、ＭＬ２、ＭＬ３は低電位であり、メタル配線２０の容量成分Ｃｐは、電源電圧により電荷がチャージされているため高電圧となっている。このため、メタル配線２０と可変容量回路部３０がチャージシェアリングすることにより、メタル配線２０の電圧は低電圧にシフトする。これにより、メタル配線２０が接続されたメモリセル１０の電源ノード１１の電圧が低電圧となる。
【００２４】
このように、メモリセル１０の読み出し動作時には、メモリセル１０の電源ノード１１が接続されたメタル配線２０に電源電圧が与えられ、メモリセル１０の書き込み動作時には、メモリセル１０の電源ノード１１が接続されたメタル配線２０が可変容量回路部と電気的に接続されチャージシェアリングをする。
【００２５】
このとき、チャージシェアリング後のメタル配線２０の電圧は、メタル配線２０の容量成分Ｃｐと、可変容量回路部３０の容量成分Ｃの値により決定される。このため、可変容量回路部３０の容量成分Ｃを、容量制御部３２により製造時に調整することにより、チャージシェアリング後のメタル配線２０の電圧が所望の電圧となるようにすることが可能となる。従来、本実施例の可変容量回路部３０に相当するメタル配線が１本のメタル配線により構成されていたため、メタル配線の容量成分のばらつきにより、チャージシェアリング後に、所望の電圧とならない問題があった。本実施形態では、複数のメタル配線ＭＬ１、ＭＬ２、ＭＬ３を用い、容量制御部３２により、容量成分Ｃの電気容量を調整することを可能にしたことにより、チャージシェアリング後のメタル配線２０の電圧を所望の電圧に近づけることを可能にした。これにより、メモリセルのデータの書き込み特性のばらつきを抑制することを可能とする。
【００２６】
次に、図２を参照して、図１に示したメモリセル１０と、メタル配線２０と、可変容量回路部３０と、接続切替部４０とを適用したＳＲＡＭの構成について説明する。図２は、本発明の実施例１に係るＳＲＡＭの構成を示す回路図である。
【００２７】
本実施例の説明では、メモリセルアレイを構成する複数のサブアレイのうち、２つのサブアレイＳ１、Ｓ２について説明する。ビット線ＢＬ０、／ＢＬ０を共有するメモリセルＭ０−０、Ｍ１−０、・・・Ｍ１５−０が１つのサブアレイＳ１を構成する。同様に、ビット線ＢＬ１、／ＢＬ１を共有するメモリセルＭ０−１、Ｍ１−１、・・・Ｍ１５−１が１つのサブアレイＳ２を構成する。また、各メモリセルは、ワード線ＷＬ０〜ＷＬ１５に接続されている。メモリセルＭ０−０〜Ｍ１５−０、Ｍ０−１〜Ｍ１５−１は、それぞれ、図１で示したメモリセル１０と同様の構成である。
【００２８】
ワード線ＷＬ０〜ＷＬ１５は、ローデコーダ５０に接続されている。ビット線ＢＬ０、／ＢＬ０、及びＢＬ１、／ＢＬ１はカラムデコーダ６０に接続される。ローデコーダ５０は、外部から入力されるローアドレスをデコードしてワード線ＷＬ０〜ＷＬ１５のいずれかを選択する。カラムデコーダ６０は、外部から入力するカラムアドレスをデコードしてビット線ＢＬ０、／ＢＬ０、又はＢＬ１、／ＢＬ１を選択する。
【００２９】
メタル配線２０−０には、サブアレイＳ１に含まれるメモリセルの電源ノード１１が共通に接続される。同様に、メタル配線２０−１には、サブアレイＳ２に含まれるメモリセルの電源ノード１１が共通に接続される。メタル配線２０−０は、容量成分Ｃｐ０を有する。メタル配線２０−１は、容量成分Ｃｐ１を有する。メタル配線２０−０、２０−１は、それぞれ、接続切替部４０−０、４０−１に接続されている。
【００３０】
接続切替部４０−０、４０−１は、図１で示した接続切替部４０と同様の構成である。接続切替部４０−０、４０−１は、切替信号端子４２−０、４２−１に入力する、カラムデコーダ６０からの切替信号ＣＳＬ０、ＣＳＬ１により制御される。例えば、メモリセルＭ０−０が選択され書き込み動作する場合、カラムデコーダ６０が接続切替部４０−０に出力する切替信号ＣＳＬ０をＨｉｇｈとすることにより、メタル配線２０−０と、可変容量回路部３０の接続ノード３１を電気的に接続する。このとき、カラムデコーダ６０が接続切替部４０−１に出力する切替信号ＣＳＬ１をＬｏｗとすることにより、メタル配線２０−１は、電源電圧Ｖｄｄに電気的に接続される。同様に、メモリセルＭ０−１が選択され書き込み動作する場合、カラムデコーダ６０は接続切替部４０−１に出力する切替信号ＣＳＬ１をＨｉｇｈとすることにより、メタル配線２０−１と可変容量回路部３０の接続ノード３１が電気的に接続される。このとき、カラムデコーダ６０が接続切替部４０−０に出力する切替信号ＣＳＬ０をＬｏｗとすることにより、メタル配線２０−０は、電源電圧Ｖｄｄに電気的に接続される。このように、接続切替部４０−０、４０−１を介してメタル配線２０−０、２０−１を接続することにより、データ書き込み時と、データ読み出し時で、メモリセルの電源ノードを電源電圧とするか、チャージシェアリングにより低電圧とするか、選択することができる。さらに、複数の接続切替部４０−０、４０−１をローデコーダにより制御することにより、複数のサブアレイＳ１、Ｓ２で、１つの可変容量回路部３０を共有することができる。
【００３１】
可変容量回路部３０は、図１で示した可変容量回路部３０と同様の構成、機能、動作であるので、詳細な説明は省略する。可変容量回路部３０は、複数のメモリセルＭ０−０〜Ｍ１５−０、Ｍ０−１〜Ｍ１５−１のうち、ワード線ＷＬ０〜ＷＬ１５と、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１により選択されることにより書き込み動作中で、かつ、接続切替部４０−０、４０−１により、接続ノード３１に電気的に接続されたメタル配線２０−０、２０−１に電源ノードが接続されたメモリセルと、チャージシェアリングする。さらに、チャージシェアリング後に、メタル配線ＭＬ１、ＭＬ２、ＭＬ３に溜まった電荷を、ディスチャージ制御部３３によりＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３の電流通路を導通状態とすることで、放電する。
【００３２】
次に、メモリセルの読み出し時、書き込み時のメタル配線、接続ノードの電圧について、図３を参照して説明する。図３は、本発明の実施例１に係るＳＲＡＭの書き込み時、読み込み時における、ワード線ＷＬ０と、接続切替部４０−０、４０−１の切替信号端子４２−０、４２−１と、ＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３のゲートと、にそれぞれ入力する信号、及び、そのときのメタル配線２０−０、２０−１と、接続ノード３１と、における電圧を示す図である。以下、サブアレイＳ１のメモリセルＭ０−０が読み出し、書き込みの選択セルである場合について説明する。このとき、サブアレイＳ１は選択サブアレイ、サブアレイＳ２は非選択サブアレイである。
【００３３】
読み出し動作時には、選択セル（メモリセルＭ０−０）が接続されているワード線ＷＬ０に、動作クロックに同期して、Ｈｉｇｈ信号とＬｏｗ信号が入力する。読み出し動作時には、メタル配線２０−０、２０−１が接続された接続切替部４０−０の切替信号端子４２−０、４２−１に入力する切替信号ＣＳＬ０、ＣＳＬ１をＬｏｗとすることにより、メタル配線２０−０、２０−１が電源電圧Ｖｄｄに電気的に接続され、メタル配線２０−０、２０−１の電圧がＨｉｇｈ（高電圧）となる。
【００３４】
読み出し動作時に、ワード線ＷＬ０に入力する信号がＨｉｇｈのとき、選択セル（メモリセルＭ０−０）から、データを読み出す。読み出し動作時に、ワード線ＷＬ０に入力する信号がＬｏｗのとき、選択セル（メモリセルＭ０−０）から読み出したデータを外部に出力する。さらに、読み出し動作時には、ディスチャージ制御部３３からＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３のゲートに入力するディスチャージ信号をＨｉｇｈとすることにより、メタル配線ＭＬ１、ＭＬ２、ＭＬ３の容量成分Ｃ１、Ｃ２、Ｃ３に溜まった電荷を放電させ、接続ノード３１の電圧をＬｏｗ（低電圧）とする。
【００３５】
書き込み動作時には、選択セル（メモリセルＭ０−０）が接続されているワード線ＷＬ０に、動作クロックに同期してＨｉｇｈ信号とＬｏｗ信号が入力する。ワード線ＷＬ０に、Ｈｉｇｈ信号が入力するとき、選択セル（メモリセルＭ０−０）に対してデータの書き込みを行う。
【００３６】
書き込み動作時に、ワード線ＷＬ０に入力する信号がＨｉｇｈのとき、選択セル（メモリセルＭ０−０）に接続されたメタル配線２０−０が接続された接続切替部４０−０の切替信号端子４２−０に入力する信号ＣＳＬ０をＨｉｇｈとし、非選択サブアレイに接続されたメタル配線２０−１が接続された接続切替部４０−１の切替信号端子４２−１に入力する信号ＣＳＬ１をＬｏｗとする。これにより、メタル配線２０−０が可変容量回路部３０の接続ノード３１と電気的に接続され、メタル配線２０−０が電源電圧Ｖｄｄに電気的に接続され、メタル配線２０−１の電圧がＨｉｇｈ（高電圧）となる。これにより、メタル配線２０−０と可変容量回路部３０（メタル配線ＭＬ１、ＭＬ２、ＭＬ３）がチャージシェアリングし、メタル配線２０−０の電圧がフローティング状態となる。可変容量回路部３０の電圧（接続ノード３１の電圧、又はメタル配線ＭＬ１、ＭＬ２、ＭＬ３の電圧）は、書き込み動作時に、ディスチャージ信号によりＬｏｗ（低電圧）とされているため、メタル配線２０−０は可変容量回路部３０とチャージシェアリングすることにより、低電圧となる。また、このとき、ディスチャージ制御部３３からＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３のゲートに入力するディスチャージ信号はＬｏｗとされている。
【００３７】
書き込み動作時に、ワード線ＷＬ０に入力する信号がＬｏｗのとき、切替信号端子に入力する信号ＣＳＬ０、ＣＳＬ１は、Ｌｏｗとすることにより、メタル配線２０−０、２０−１は、電源電圧Ｖｄｄに接続され、Ｈｉｈｇ（高電圧）となる。このとき、ディスチャージ制御部３３からＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３のゲートに入力するディスチャージ信号をＨｉｇｈとし、メタル配線ＭＬ１、ＭＬ２、ＭＬ３の容量成分Ｃ１、Ｃ２、Ｃ３に溜まった電荷を放電させ、接続ノード３１の電圧をＬｏｗ（低電圧）とする。
【００３８】
以上のように、本発明の実施例１に係るスタティックランダムアクセスメモリでは、メモリセルの書き込み動作時に、メモリセルの電源ノードに接続されたメタル配線を接続切替部を介して可変容量回路部３０の接続ノードに接続することにより、メタル配線と可変容量回路部３０の間でチャージシェアリングさせる。これにより、メモリセルの書き込み動作時に、メモリセルの電源ノードの電圧が低電圧となり、書き込み動作の安定性が向上する。このとき、可変容量回路部３０の容量成分Ｃを、容量制御部３２により調整することができる構成とすることにより、従来、メタル配線とチャージシェアリングするメタル配線が１本のみの場合に、このメタル配線の容量成分のばらつきによりメモリセルの書き込み動作にばらつきが生じる問題があったが、本実施例のようにチャージシェアリングするメタル配線を複数本用意し、さらに、複数のメタル配線の容量Ｃ（合成容量）を調整することより、従来の問題を低減することができる。
【００３９】
さらに、ディスチャージ制御部を設け、ＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３の電流通路を導通状態とすることで、メタル配線ＭＬ１、ＭＬ２、ＭＬ３が有する容量成分Ｃ１、Ｃ２、Ｃ３に溜まった電荷を放電することができる。これにより、チャージシェアリングにより、メモリセルの電源ノードの電圧をさらに低電圧とすることができる。
【００４０】
さらに、可変容量回路部３０のメタル配線ＭＬ１、ＭＬ２、ＭＬ３の容量成分Ｃ１、Ｃ２、Ｃ３を異ならせることで、可変容量回路部３０の容量成分Ｃの値を決定する自由度を高くすることができる。
【００４１】
また、可変容量回路部３０のＭＯＳトランジスタＴＲ１、ＴＲ２にＰＭＯＳトランジスタを用いることで、ＮＭＯＳトランジスタで構成するより、効率よくチャージシェアリングすることができる。ＭＯＳトランジスタＴＲ１、ＴＲ２にＮＭＯＳトランジスタを用いる場合、接続ノード３１が高電位となるとＭＯＳトランジスタＴＲ１、ＴＲ２の電流通路が非導通状態となり、メタル配線２０と可変容量回路部３０とが十分にチャージシェアリングできない場合がある。これは、通常、ＮＭＯＳトランジスタ（しきい値Ｖｔｈ）のソース端子またはドレイン端子に印加される電圧が電源電圧としきい値電圧との差（Ｖｄｄ−Ｖｔｈ）より大きくなるとＮＭＯＳトランジスタの電流通路が非導通状態となるためである。これに対し、ＭＯＳトランジスタＴＲ１、ＴＲ２にＰＭＯＳトランジスタを用いる場合は、上述のような問題がなくなり、効率よくチャージシェアリングすることができる。  また、可変容量回路部３０のＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３にＮＭＯＳトランジスタを用いることで、ＰＭＯＳトランジスタで構成するより、効率よくメタル配線ＭＬ１、ＭＬ２、ＭＬ３の容量成分Ｃ１、Ｃ２、Ｃ３に溜まった電荷を放電することができる。ＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３にＰＭＯＳトランジスタを用いる場合、メタル配線ＭＬ１、ＭＬ２、ＭＬ３の電位がＰＭＯＳトランジスタのしきい値Ｖｔｈより下がるとｐＭＯＳトランジスタの電流通路が非導通状態となることにより、十分に放電ができない場合がある。これに対し、ＭＯＳトランジスタＴＲ１１、ＴＲ１２ＴＲ１３にＮＭＯＳトランジスタを用いる場合は、上述のような問題がなくなり、十分に放電をすることができる。
【００４２】
なお、本実施例では、可変容量回路に３本のメタル配線ＭＬ１、ＭＬ２、ＭＬ３を用いているが、２本以上であればよい。メタル配線を増やす場合には、メタル配線ＭＬ１とメタル配線ＭＬ２の間のＭＯＳトランジスタＴＲ１のように、ＭＯＳトランジスタとメタル配線を対にして増設していく構成とする。
【実施例２】
【００４３】
図４は、本発明の実施例２に係るＳＲＡＭのメモリセルと、可変容量回路部と、接続切替部の構成を示す回路図である。
【００４４】
図４に示すように、本実施例のＳＲＡＭは、メモリセル１０と、メタル配線２０と、可変容量回路部８０と、接続切替部４０とを有する。実施例１と同様の構成については、同一の符号を付し、説明を省略する。
【００４５】
本実施例に係るＳＲＡＭは、可変容量回路部８０において、実施例１に係るＳＲＡＭと異なる。本実施例に係るＳＲＡＭの構成（ビット線、ワード線、ローデコーダ、カラムデコーダ等）は、図２に示した実施例１に係るＳＲＡＭの構成と同様であるので、図及び説明を省略する。
【００４６】
実施例２に係るＳＲＡＭの可変容量回路部８０は、電流通路の一端（ソース端子又はドレイン端子）が接続ノード８１に接続されたＭＯＳトランジスタＴＲ１と、ＭＯＳトランジスタＴＲ１の他端（ソース端子又はドレイン端子）に接続され、容量成分Ｃ１を有するメタル配線ＭＬ１と、電流通路の一端（ソース端子又はドレイン端子）が接続ノード８１に接続されたＭＯＳトランジスタＴＲ２と、ＭＯＳトランジスタＴＲ２の他端（ソース端子又はドレイン端子）に接続され、容量成分Ｃ２を有するメタル配線ＭＬ２と、電流通路の一端（ソース端子又はドレイン端子）が接続ノード８１に接続されたＭＯＳトランジスタＴＲ３と、ＭＯＳトランジスタＴＲ３の他端（ソース端子又はドレイン端子）に接続され、容量成分Ｃ３を有するメタル配線ＭＬ３と、ＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３のゲート端子接続され、ＭＯＳトランジスタＴＲ１、ＭＯＳトランジスタＴＲ２、ＭＯＳトランジスタＴＲ３の電流通路の導通状態を決定する容量制御部３２と、メタル配線ＭＬ１が有する容量成分Ｃ１とメタル配線ＭＬ２が有する容量成分Ｃ２とメタル配線ＭＬ３が有する容量成分Ｃ３に蓄積された電荷を放電する放電部７０とを有して構成される。なお、放電部７０は、図４に示す構成に限定されず、実施例１と同様に容量成分Ｃ１、Ｃ２、Ｃ３に溜まった電荷を放電することができる構成であればよい。
【００４７】
可変容量回路部３０は、容量制御部３２によりＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３の導通状態が決定されることにより、可変容量回路部３０の電気容量を調整することができる。例えば、ＭＯＳトランジスタＴＲ１が導通状態、ＭＯＳトランジスタＴＲ２が導通状態、ＭＯＳトランジスタＴＲ３が非導通状態の場合、可変容量回路部３０の電気容量Ｃは、１／Ｃ＝１／Ｃ１＋１／Ｃ２により与えられる。ＭＯＳトランジスタＴＲ１が導通状態、ＭＯＳトランジスタＴＲ２が非導通状態、ＭＯＳトランジスタＴＲ３が導通状態の場合、１／Ｃ＝１／Ｃ１＋１／Ｃ３により与えられる。ＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３のゲート端子に印加する電圧は、製造時に決定され、容量制御部３２に設定される。
【００４８】
本実施例の可変容量回路部８０は、実施例１の可変容量回路部３０と同様に、メモリセル２０の書き込み動作時に、容量制御部３２が、メモリセル２０の電源ノードに接続されたメタル配線２０とチャージシェアリングする。これにより、メモリセル２０の書き込み動作時に、メモリセルの電源ノードの電圧を低電圧にすることができる。これにより、メモリセルの書き込み動作時に、メモリセルの電源ノードの電圧が低電圧となり、書き込み動作の安定性が向上する。このとき、可変容量回路部３０の容量成分Ｃを、容量制御部３２により調整することができる構成とすることにより、従来、メタル配線とチャージシェアリングするメタル配線が１本のみの場合に、このメタル配線の容量成分のばらつきによりメモリセルの書き込み動作にばらつきが生じる問題があったが、本実施例のようにチャージシェアリングするメタル配線を複数本用意し、さらに、複数のメタル配線の容量Ｃ（合成容量）を調整することより、従来の問題を低減することができる。
【００４９】
さらに、可変容量回路部８０の容量成分Ｃは、メタル配線ＭＬ１、ＭＬ２、ＭＬ３の容量成分Ｃ１、Ｃ２、Ｃ３の７つの組み合わせ（Ｃ１、Ｃ２、Ｃ３、Ｃ１・Ｃ２、Ｃ１・Ｃ３、Ｃ２・Ｃ３、Ｃ１・Ｃ２・Ｃ３）の容量を生成することができる。つまり、メタル配線をｎ本用いた場合には、
2010267355.tif 000003
通りの組み合わせの容量を生成することができる。これにより、メタル配線ＭＬ１、ＭＬ２、ＭＬ３の容量成分Ｃ１、Ｃ２、Ｃ３を異ならせることで、自由度の高い容量Ｃを生成することが可能である。
【００５０】
なお、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、種々、変更して実施できることは勿論である。
【００５１】
なお、図１、図２、図４では、容量成分Ｃｐ、Ｃ１、Ｃ２、Ｃ３について、メタル配線の一部に集中して存在しているように示されているが、実際には、容量成分はメタル配線に分布して存在している。
【００５２】
また、図１、図２、図４では、ＭＯＳトランジスタＴＲ１、ＴＲ２をＰＭＯＳトランジスタで示しているが、ＮＭＯＳトランジスタであってもよい。
【００５３】
同様に、図１、図２、図４では、ＭＯＳトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３をＮＭＯＳトランジスタで示しているが、ＰＭＯＳトランジスタであってもよい。
【符号の説明】
【００５４】
１０、Ｍ０−０、Ｍ１−０、Ｍ１５−０、Ｍ０−１、Ｍ１−１、Ｍ１５−１  メモリセル
１１  電源ノード
２０、２０−０、２０−１  メタル配線
３０  可変容量回路部
３１  接続ノード
３２  容量制御部
３３  ディスチャージ制御部
４０、４０−０、４０−１  接続切替部
４２、４２―０、４２−１  切替信号端子
５０  ローデコーダ
６０  カラムデコーダ
７０  放電部
ＩＶ１、ＩＶ２  ＣＭＯＳインバータ
ＬＯ１、ＬＯ２  ロードトランジスタ
ＤＲ１、ＤＲ２  ドライバトランジスタ
ＴＧ１、ＴＧ２  転送ゲートトランジスタ
ＢＬ、／ＢＬ、ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１  ビット線
ＷＬ、ＷＬ０、ＷＬ１、ＷＬ１５  ワード線
Ｖｄｄ  電源電圧
ＴＲ１、ＴＲ２、ＴＲ１１、ＴＲ１２、ＴＲ１３  ＭＯＳトランジスタ
Ｃｐ、Ｃ１、Ｃ２、Ｃ３、Ｃｐ０、Ｃｐ１  容量成分
ＭＬ１、ＭＬ２、ＭＬ３  メタル配線
【図１】
2010267355.tif 000004
【図２】
2010267355.tif 000005
【図３】
2010267355.tif 000006
【図４】
2010267355.tif 000007