(57)【要約】【課題】セルトランジスタのオン／オフ特性と書込・消去のストレスに対する耐性とを両立させることができる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置において、シリコン基板上にそれぞれ複数の素子分離絶縁膜１４及び電極膜ＷＬが交互に積層して積層体を形成し、この積層体に積層方向に延びる貫通ホール１７を形成し、貫通ホール１７の内面上にブロック層２５、チャージ層２６、トンネル層２７をこの順に積層してメモリ膜２４を形成し、貫通ホール１７の内部にシリコンピラーＳＰを埋設する。このとき、貫通ホール１７の内面において、電極膜ＷＬを素子分離絶縁膜１４よりもシリコンピラーＳＰに向けて突出させ、素子分離絶縁膜１４の端面を、電極膜ＷＬに近づくにつれてシリコンピラーＳＰ側に変位するように湾曲させる。【選択図】図３
2010067745.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、それぞれ複数の素子分離絶縁膜及び電極膜が交互に積層され、前記積層方向に延びる貫通ホールが形成された積層体と、
前記貫通ホールの内部に埋設された半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、
を備え、
前記貫通ホールの内面において、前記電極膜は前記素子分離絶縁膜よりも前記半導体ピラーに向けて突出しており、前記素子分離絶縁膜の端面は、前記電極膜に近づくにつれて前記半導体ピラー側に変位するように湾曲していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記貫通ホールの内面において、前記電極膜の角部は丸められていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
基板と、
前記基板上に設けられ、それぞれ複数の素子分離絶縁膜及び電極膜が交互に積層され、前記積層方向に延びる貫通ホールが形成された積層体と、
前記貫通ホールの内部に埋設された半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、
を備え、
前記貫通ホールの内面において、前記電極膜は前記素子分離絶縁膜よりも前記半導体ピラーに向けて突出しており、前記電極膜の角部は丸められていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
基板と、
前記基板上に設けられ、それぞれ複数の素子分離絶縁膜及び電極膜が交互に積層され、前記積層方向に延びる貫通ホールが形成された積層体と、
前記貫通ホールの内部に埋設された半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、
を備え、
前記貫通ホールの内面において、前記電極膜は前記素子分離絶縁膜よりも前記半導体ピラーに向けて突出しており、前記素子分離絶縁膜における前記電極膜に接する部分の端面は、それ以外の部分の端面よりも前記半導体ピラーから見て遠い位置にあることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記素子分離絶縁膜はシリコン酸化物からなり、不可避的不純物として炭素及び窒素のうち少なくとも一方を含有することを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、基板上に複数の素子分離絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリは、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリの記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図るしかないが、近年、その微細化もコスト的、技術的に困難になってきている。
【０００３】
この問題を解決するために、一括加工型３次元積層メモリが提案されている（例えば、特許文献１参照。）。この技術においては、シリコン基板上に電極膜と素子分離絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にセルトランジスタが形成される。この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れしてセルトランジスタに情報を記録することができる。この技術によれば、セルトランジスタを３次元的に集積させることができ、記憶容量を増加させることができる。また、積層体を一括加工して３次元積層メモリを形成することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【０００４】
しかしながら、このような一括加工型３次元積層メモリにおいては、セルトランジスタの十分なオン／オフ特性と、書込・消去のストレスに対する耐性（エンデュランス）とを両立させることが困難であるという問題がある。
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、セルトランジスタのオン／オフ特性と書込・消去のストレスに対する耐性とを両立させることができる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基板と、前記基板上に設けられ、それぞれ複数の素子分離絶縁膜及び電極膜が交互に積層され、前記積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内部に埋設された半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備え、前記貫通ホールの内面において、前記電極膜は前記素子分離絶縁膜よりも前記半導体ピラーに向けて突出しており、前記素子分離絶縁膜の端面は、前記電極膜に近づくにつれて前記半導体ピラー側に変位するように湾曲していることを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
本発明の他の一態様によれば、基板と、前記基板上に設けられ、それぞれ複数の素子分離絶縁膜及び電極膜が交互に積層され、前記積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内部に埋設された半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備え、前記貫通ホールの内面において、前記電極膜は前記素子分離絶縁膜よりも前記半導体ピラーに向けて突出しており、前記電極膜の角部は丸められていることを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
本発明の更に他の一態様によれば、基板と、前記基板上に設けられ、それぞれ複数の素子分離絶縁膜及び電極膜が交互に積層され、前記積層方向に延びる貫通ホールが形成された積層体と、前記貫通ホールの内部に埋設された半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備え、前記貫通ホールの内面において、前記電極膜は前記素子分離絶縁膜よりも前記半導体ピラーに向けて突出しており、前記素子分離絶縁膜における前記電極膜に接する部分の端面は、それ以外の部分の端面よりも前記半導体ピラーから見て遠い位置にあることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、セルトランジスタのオン／オフ特性と書込・消去のストレスに対する耐性とを両立させることができる不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図３は、図２に示す部分Ａを例示する一部拡大断面図であり、
図４は、１本のメモリストリングの機能を例示する模式的回路図である。
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、シリコン基板１１（図２参照）におけるセルソースＣＳ以外の部分も図示を省略している。
【００１２】
本実施形態に係る不揮発性半導体記憶装置の特徴は、各メモリセルにおいて電極膜が素子分離絶縁膜よりもシリコンピラー側に突出しており、各部の形状が電界集中を緩和するような形状となっていることである。
先ず、不揮発性半導体記憶装置における電極膜、素子分離絶縁膜及びシリコンピラーの位置関係及び機能を明らかにするために、不揮発性半導体記憶装置の全体構成について説明する。
【００１３】
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１の上層部分における矩形のメモリアレイ領域には、不純物が導入されて半導体領域が形成されており、セルソースＣＳとなっている。セルソースＣＳは例えばｎ＋型拡散層である。
【００１４】
シリコン基板１１上におけるセルソースＣＳの直上域には、例えばシリコン酸化物（ＳｉＯ２）からなる絶縁膜１２が設けられており、その上には、例えばｎ型の多結晶シリコンからなる下部選択ゲートＬＳＧが設けられており、その上には、例えばシリコン酸化物からなる絶縁膜１３が設けられている。絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３により、積層体ＭＬ１が構成されている。
【００１５】
積層体ＭＬ１の上方には、例えばシリコン酸化物からなる複数の素子分離絶縁膜１４（図２参照）と例えば多結晶シリコンからなる複数の電極膜ＷＬとが交互に積層された積層体ＭＬ２が形成されている。電極膜ＷＬは装置１のワード線として機能する。また、素子分離絶縁膜１４は電極膜ＷＬの上下及び相互間に設けられており、電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。後述する理由により、シリコン酸化物からなる素子分離絶縁膜１４は、不可避的不純物として炭素及び窒素のうち少なくとも一方を含有している。
【００１６】
そして、積層体ＭＬ２上には、例えばシリコン酸化物からなる絶縁膜１５が設けられており、その上には、例えば多結晶シリコンからなる上部選択ゲートＵＳＧが設けられており、その上には、例えばシリコン酸化物からなる絶縁膜１６が設けられている。絶縁膜１５、上部選択ゲートＵＳＧ及び絶縁膜１６により、積層体ＭＬ３が構成されている。
【００１７】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、素子分離絶縁膜１４及び電極膜ＷＬの積層方向をＺ方向とする。
【００１８】
電極膜ＷＬは、上層に配置された電極膜ＷＬほどＸ方向における長さが短くなっており、上方（＋Ｚ方向）から見て、各電極膜ＷＬは、それより下方に配置された電極膜ＷＬ、下部選択ゲートＬＳＧ及びセルソースＣＳの内側に配置されている。また、上部選択ゲートＵＳＧは最上層の電極膜ＷＬの内側に配置されている。これにより、積層体ＭＬの端部は階段状となっている。積層体ＭＬから見て±Ｘ方向及び±Ｙ方向の領域には、層間絶縁膜（図示せず）が設けられている。
【００１９】
このように、シリコン基板１１上には、積層体ＭＬ１、積層体ＭＬ２、積層体ＭＬ３がこの順に積層されている。従って、下部選択ゲートＬＳＧはシリコン基板１１と積層体ＭＬ２との間に設けられ、上部選択ゲートＵＳＧは積層体ＭＬ２の上方に設けられている。積層体ＭＬ１、積層体ＭＬ２及び積層体ＭＬ３（以下、総称して「積層体ＭＬ」ともいう）は、Ｙ方向に沿って複数組設けられている。
【００２０】
上部選択ゲートＵＳＧは、例えば非晶質シリコンからなる１枚の導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、電極膜ＷＬ及び下部選択ゲートＬＳＧは、各積層体ＭＬ内では分断されておらず、それぞれがＸＹ平面に平行な１枚の導電膜となっている。また、セルソースＣＳも分断されておらず、複数の積層体ＭＬの直下域をつなぐように、ＸＹ平面に平行な１枚の層状の導電領域となっている。
【００２１】
そして、積層体ＭＬには、積層方向（Ｚ方向）に延びる複数本の貫通ホール１７が形成されている。各貫通ホール１７は積層体ＭＬ全体を貫いている。すなわち、貫通ホール１７は、積層体ＭＬ１を構成する絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３、積層体ＭＬ２を構成する素子分離絶縁膜１４及び電極膜ＷＬ、並びに、積層体ＭＬ３を構成する絶縁膜１５、上部選択ゲートＵＳＧ及び絶縁膜１６を、Ｚ方向から見て同じ位置において、それぞれ貫いている。また、貫通ホール１７は、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００２２】
各貫通ホール１７の内部には、シリコンピラーＳＰが埋設されている。シリコンピラーＳＰは、不純物がドープされた半導体、例えば、多結晶シリコンによって形成されている。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱形であり、例えば略円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はセルソースＣＳに接続されている。
【００２３】
また、積層体ＭＬ３上には絶縁膜１８が設けられており、絶縁膜１８上にはＹ方向に延びる複数本のビット配線ＢＬが設けられている。ビット配線ＢＬは、金属によって形成されている。各ビット配線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配設されており、絶縁膜１８に形成されたビアホール１８ａを介して、シリコンピラーＳＰの上端部に接続されている。これにより、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット配線ＢＬに接続されている。すなわち、各シリコンピラーＳＰは、ビット配線ＢＬとセルソースＣＳとの間に接続されている。
【００２４】
更に、ビット配線ＢＬが配置されている領域の−Ｘ方向側には、Ｘ方向に延びる複数本の上部選択ゲート配線ＵＳＬが設けられている。上部選択ゲート配線ＵＳＬは金属によって形成されている。上部選択ゲート配線ＵＳＬの本数は、上部選択ゲートＵＳＧの本数と同じであり、各上部選択ゲート配線ＵＳＬが各ビア２０を介して各上部選択ゲートＵＳＧに接続されている。
【００２５】
更にまた、ビット配線ＢＬが配置されている領域の＋Ｘ方向側には、積層体ＭＬごとに、Ｘ方向に延びる複数本のワード配線ＷＬＬ、Ｘ方向に延びる１本の下部選択ゲート配線ＬＳＬ、及びＸ方向に延びる１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬは金属によって形成されている。１つの積層体ＭＬに対応するワード配線ＷＬＬの本数は、ワード線である電極膜ＷＬの数と同じであり、各ワード配線ＷＬＬはビア２１を介して各電極膜ＷＬに接続されている。また、下部選択ゲート配線ＬＳＬはビア２２を介して下部選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクト２３を介してセルソースＣＳに接続されている。ビア２１、２２及びコンタクト２３は、それらが接続される電極膜ＷＬの直上域であって、それより上層の電極膜ＷＬから見て＋Ｘ方向側に外れた領域に形成されている。
【００２６】
ビット配線ＢＬ、上部選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬは、Ｚ方向における位置、厚さ、材料が同一であり、例えば、１枚の金属膜がパターニングされて形成されたものである。各配線間は、層間絶縁膜（図示せず）によって絶縁されている。
【００２７】
図２及び図３に示すように、シリコンピラーＳＰにおける積層体ＭＬ２内に位置する部分（以下、「シリコンピラーの中央部」ともいう）と貫通ホール１７の側面との間の円筒状の空間には、メモリ膜２４が設けられている。メモリ膜２４においては、外側、すなわち、電極膜ＷＬ側から順に、ブロック層２５、チャージ層２６、トンネル層２７がこの順に積層されている。ブロック層２５は素子分離絶縁膜１４及び電極膜ＷＬに接しており、トンネル層２７はシリコンピラーＳＰに接している。
【００２８】
ブロック層２５は例えばシリコン酸化物（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）又はアルミナ（Ａｌ２Ｏ３）層とシリコン窒化物（Ｓｉ３Ｎ４）層が積層された２層膜からなり、チャージ層２６は例えばシリコン窒化物（Ｓｉ３Ｎ４）からなり、トンネル層２７は例えばシリコン酸化物（ＳｉＯ２）からなる。すなわち、（ブロック層２５／チャージ層２６／トンネル層２７）の組成は、（ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）、（Ａｌ２Ｏ３／Ｓｉ３Ｎ４／ＳｉＯ２）又は（Ｓｉ３Ｎ４／Ａｌ２Ｏ３／Ｓｉ３Ｎ４／ＳｉＯ２）である。
【００２９】
これにより、シリコンピラーＳＰの中央部がチャネルとして機能し、電極膜ＷＬがコントロールゲートとして機能することにより、シリコンピラーＳＰと電極膜ＷＬとの交差部分にセルトランジスタＣＴが形成される。そして、チャージ層２６は電荷蓄積層として機能し、チャージ層２６に電荷が蓄積されているか否かによって情報を記憶することができる。これにより、このセルトランジスタＣＴがメモリセルとして機能する。
【００３０】
一方、シリコンピラーＳＰにおける積層体ＭＬ１及びＭＬ３の内部に位置する部分と貫通ホール１７の側面との間の円筒状の空間には、ゲート絶縁膜ＧＤが設けられている。これにより、積層体ＭＬ１内には、シリコンピラーＳＰの下部をチャネルとし、下部選択ゲートＬＳＧをゲートとした下部選択トランジスタＬＳＴが構成される。また、積層体ＭＬ３内には、シリコンピラーＳＰの上部をチャネルとし、上部選択ゲートＵＳＧをゲートとした上部選択トランジスタＵＳＴが構成される。なお、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴは、メモリセルとしては機能せず、シリコンピラーＳＰを選択する役割を果たす。
【００３１】
この結果、図４に示すように、１本のシリコンピラーＳＰ及びその周囲には、電極膜ＷＬと同数のセルトランジスタＣＴがＺ方向に直列に配列され、１本のメモリストリングが構成される。メモリストリングはビット線ＢＬとセルソースＣＳとの間に接続され、その上端には上部選択トランジスタＵＳＴが設けられ、下端には下部選択トランジスタＬＳＴが設けられている。また、装置１においては、複数本のシリコンピラーＳＰがＸ方向及びＹ方向に沿ってマトリクス状に配列されていることにより、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列されている。
【００３２】
次に、本実施形態の特徴部分について説明する。
図２及び図３に示すように、本実施形態においては、貫通ホール１７の内面において、電極膜ＷＬは素子分離絶縁膜１４よりもシリコンピラーＳＰに向けて突出している。また、素子分離絶縁膜１４におけるシリコンピラーＳＰ側の端面は、電極膜ＷＬに近づくにつれてシリコンピラーＳＰ側に変位するように湾曲している。すなわち、貫通ホール１７の内面のうち、素子分離絶縁膜１４によって構成されている領域は、貫通ホール１７の内部から見て凹状に湾曲しており、この領域のＺ方向中央部は、Ｚ方向両端部に比べて、貫通ホール１７の外側に位置している。そして、シリコンピラーＳＰの外面は、貫通ホール１７の内面に沿った形状となっており、素子分離絶縁膜１４に囲まれた部分は、電極膜ＷＬに囲まれた部分よりも外側に張り出している。また、この張り出した部分は、素子分離絶縁膜１４の端面の凹状の湾曲に沿って凸状に湾曲している。従って、シリコンピラーＳＰにおける張出部分の角部Ｃ１は、ゆるやかに丸められている。
【００３３】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図５乃至図７は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、
図８（ａ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、（ｂ）は（ａ）に示す部分Ｂを例示する一部拡大断面図である。
【００３４】
本実施形態に係る不揮発性半導体記憶装置の製造方法の特徴は、素子分離絶縁膜１４をエッチングレートが相互に異なる層を３層積層して形成し、この素子分離絶縁膜１４を貫通ホールを介してエッチングすることにより、素子分離絶縁膜１４における貫通ホールの内面を構成している端面を湾曲させることである。以下、詳細に説明する。
【００３５】
先ず、図５に示すように、シリコン基板１１のメモリアレイ領域にイオン注入を行い、ｎ＋型拡散層からなるセルソースＣＳを形成する。次に、シリコン基板１１上に、原料ガスとしてＤＣＳ（Dichlorosilane：ジクロロシラン（SiCl2H2））及びＮ２Ｏを用い、温度を６５０〜７５０℃としたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長法）によりシリコン酸化物を堆積させ、絶縁膜１２を形成する。その後、原料ガスとしてＳｉＨ４及びＰＨ３を用い温度を５５０〜６５０℃としたＬＰＣＶＤにより、ｎ型の多結晶シリコンを堆積させて、導電膜からなる下部選択ゲートＬＳＧを形成する。次に、原料ガスとしてＤＣＳ及びＮ２Ｏを用い、温度を６５０〜７５０℃としたＬＰＣＶＤによりシリコン酸化物を堆積させ、層間膜となる絶縁膜１３を形成する。これにより、絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３からなる積層体ＭＬ１が形成される。
【００３６】
次に、リソグラフィ及びエッチングを行うことにより、積層体ＭＬ１に、Ｚ方向（積層方向）に延びシリコン基板１１のセルソースＣＳまで到達する貫通ホール１７ａを形成する。このとき、複数個の貫通ホール１７ａを、Ｚ方向から見てマトリクス状に配列されるように、同時に形成する。
【００３７】
次に、積層体Ｍ１上の全面にシリコン窒化膜を成膜する。このシリコン窒化膜は、積層体Ｍ１の上面上の他に、貫通ホール１７ａの底面上及び側面上にも形成される。次に、例えばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行って、積層体ＭＬ１の上面上及び貫通ホール１７ａの底面上に形成されたシリコン窒化膜を除去する。これにより、貫通ホール１７ａの側面上はシリコン窒化膜が残留し、ゲート絶縁膜ＧＤとなる。そして、貫通ホール１７ａの内部に非晶質シリコンを埋め込む。これにより、貫通ホール１７ａ内にシリコンピラーＳＰの下部が形成され、下部選択トランジスタＬＳＴが形成される。
【００３８】
次に、積層体ＭＬ１上に素子分離絶縁膜１４及び電極膜ＷＬを交互に積層させて、積層体ＭＬ２を形成する。例えば、シリコン酸化物からなる５層の素子分離絶縁膜１４と、ｎ型の多結晶シリコンからなる４層の電極膜ＷＬとを交互に成膜する。
【００３９】
このとき、各素子分離絶縁膜１４を形成するにあたり、相対的に密度が高いシリコン酸化膜（以下、「高密度膜１４ａ」という）と、相対的に密度が低いシリコン酸化膜（以下、「低密度膜１４ｂ」という）とを、高密度膜１４ａ、低密度膜１４ｂ、高密度膜１４ａの順に３層積層させる。一例では、高密度膜１４ａは、原料ガスとしてＤＣＳ及びＮ２Ｏを用い、温度を６５０〜７５０℃としたＬＰＣＶＤにより形成する。また、低密度膜１４ｂは、温度を４５０〜５５０℃としたＡＬＤ（Atomic Layer Deposition：原子層蒸着)法により形成する。一方、電極膜ＷＬは、原料ガスとしてＳｉＨ４及びＰＨ３を用い温度を５５０〜６５０℃としたＬＰＣＶＤにより形成する。
【００４０】
次に、積層体ＭＬ２上にフォトレジスト膜（図示せず）を形成して矩形状にパターニングする。そして、このフォトレジスト膜をマスクとしてＲＩＥを行い、各１層の素子分離絶縁膜１４及び電極膜ＷＬをパターニングする工程と、このフォトレジスト膜をアッシングしてその外形を一回り小さくする（スリミングする）工程と、を交互に繰り返して、積層体ＭＬ２の端部を階段状に加工する。
【００４１】
次に、図６に示すように、フォトレジストを塗布して露光及び現像してパターニングすることにより、フォトレジスト膜３１を形成する。次に、図７に示すように、フォトレジスト膜３１をマスクとしてＲＩＥを行い、積層された素子分離絶縁膜１４及び電極膜ＷＬを一括で加工し、Ｚ方向に延び積層体ＭＬ１まで到達する貫通ホール１７ｂを積層体ＭＬ２内に形成する。このとき、貫通ホール１７ｂは貫通ホール１７ａの直上域に形成され、貫通ホール１７ａに連通される。その後、ウェット処理を行い、加工残渣を除去する。
【００４２】
次に、図８（ａ）及び（ｂ）に示すように、貫通ホール１７ｂの内面に対して希フッ酸処置を行う。これにより、貫通ホール１７ｂの内部に面した素子分離絶縁膜１４の端面がエッチングされるが、このとき、低密度膜１４ｂのエッチングレートは、高密度膜１４ａのエッチングレートよりも高い。このため、各素子分離絶縁膜１４の中層を構成する低密度膜１４ｂは、各素子分離絶縁膜１４の上層及び下層を構成する高密度膜１４ａよりも深くエッチングされる。また、高密度膜１４ａにおける低密度膜１４ｂに接する面も、低密度膜１４ｂがエッチングされて消失することにより希フッ酸に対して露出されるようになり、この面からもエッチングが進行する。この結果、貫通ホール１７ｂの内面のうち、素子分離絶縁膜１４によって構成されている領域は、貫通ホール１７ｂの内部から見て凹状に湾曲する。
【００４３】
次に、図３に示すように、全面に、ブロック層２５、チャージ層２６及びトンネル層２７をこの順に成膜し、メモリ膜２４を形成する。メモリ膜２４は、積層体ＭＬ２の上面上の他に、貫通ホール１７ｂの底面上及び側面上にも形成される。
【００４４】
上述の如く、（ブロック層２５／チャージ層２６／トンネル層２７）の組成は、（ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２）、（Ａｌ２Ｏ３／Ｓｉ３Ｎ４／ＳｉＯ２）又は（Ｓｉ３Ｎ４／Ａｌ２Ｏ３／Ｓｉ３Ｎ４／ＳｉＯ２）である。ブロック層２５としてシリコン酸化層（ＳｉＯ２）を形成する場合は、原料ガスとしてＴＤＭＡＳ（Trisdimethylaminosilane：トリスジメチルアミノシラン（SiH(N(CH3)2)3））及びＯ３を用いたＡＬＤ法により形成する。ブロック層２５としてアルミナ層（Ａｌ２Ｏ３）を形成する場合は、原料ガスとしてＴＭＡ（Trimethylaluminium：トリメチルアルミニウム（(CH3)3Al））及びＨ２Ｏを用いたＡＬＤ法により形成する。ブロック層２５としてシリコン窒化層（Ｓｉ３Ｎ４）を形成する場合は、原料ガスとしてＤＣＳ及びＮＨ３を用いたＡＬＤ法により形成する。また、チャージ層２６としてシリコン窒化層（Ｓｉ３Ｎ４）を形成する場合も、原料ガスとしてＤＣＳ及びＮＨ３を用いたＡＬＤ法により形成する。更に、トンネル層２７としてシリコン酸化層（ＳｉＯ２）を形成する場合は、原料ガスとしてＴＤＭＡＳ及びＯ３を用いたＡＬＤ法により形成する。
【００４５】
次に、原料ガスとしてＳｉＨ４を用い、温度を５５０〜６００℃としたＬＰＣＶＤ法により、非晶質シリコン膜を成膜して保護膜（図示せず）とする。その後、ＲＩＥにより、積層体ＭＬ２の上面上及び貫通ホール１７ｂの底面上からメモリ膜２４を除去する。これにより、貫通ホール１７ｂの側面上のみに、チャージ層２６を含むメモリ膜２４が形成される。その後、洗浄処理を行う。
【００４６】
次に、再び、原料ガスとしてＳｉＨ４を用い温度を５５０〜６００℃としたＬＰＣＶＤ法により、貫通ホール１７ｂ内に非晶質シリコンを埋め込む。このとき、この非晶質シリコンはシリコンピラーＳＰの下部と接触する。その後、活性化アニールを行うことにより非晶質シリコンを結晶化させ、多結晶シリコンからなり、メモリセルのチャネルとなるシリコンピラーＳＰの中央部を形成する。このとき、シリコンピラーＳＰの中央部の外面は、貫通ホール１７ｂの内面に沿って湾曲する。このため、シリコンピラーＳＰの張出部分の角部Ｃ１は、ゆるやかに丸められる。
【００４７】
次に、積層体ＭＬ２上に、原料ガスとしてＤＣＳ及びＮ２Ｏを用い、温度を６５０〜７５０℃としたＬＰＣＶＤによりシリコン酸化物を堆積させ、絶縁膜１５を形成する。次に、原料ガスとしてＳｉＨ４及びＰＨ３を用い温度を５５０〜６５０℃としたＬＰＣＶＤにより、ｎ型の多結晶シリコンを堆積させて、導電膜からなる上部選択ゲートＵＳＧを形成する。次に、原料ガスとしてＤＣＳ及びＮ２Ｏを用い、温度を６５０〜７５０℃としたＬＰＣＶＤによりシリコン酸化物を堆積させ、絶縁膜１６を形成する。これにより、絶縁膜１５、上部選択ゲートＵＳＧ及び絶縁膜１６からなる積層体ＭＬ３が形成される。
【００４８】
そして、リソグラフィ及びエッチングを行うことにより、積層体ＭＬ３における貫通ホール１７ｂの直上域に、Ｚ方向に延び積層体ＭＬ２まで到達する貫通ホールを形成する。この貫通ホールは貫通ホール１７ｂに連通される。すなわち、積層体ＭＬ１〜ＭＬ３にそれぞれ形成された貫通ホールは相互に連通され、Ｚ方向に連続した貫通ホール１７となる。
【００４９】
次に、上述の下部選択トランジスタＬＳＴの作製方法と同様な方法により、積層体ＭＬ３における貫通ホールの側面上にシリコン窒化物からなるゲート絶縁膜ＧＤを形成し、貫通ホール内にシリコンピラーＳＰの上部を形成し、上部選択トランジスタＵＳＴを形成する。これにより、シリコンピラーＳＰの下部、中央部、上部が一体的に連結され、Ｚ方向に延びるシリコンピラーＳＰが形成される。次に、積層体ＭＬ３上に絶縁膜１８を形成する。
【００５０】
次に、図１に示すように、絶縁膜１８（図２参照）内にビア２０、２１、２２及びコンタクト２３を形成する。次に、全面に金属膜を形成し、パターニングすることにより、ビット配線ＢＬ、上部選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬを形成する。これにより、不揮発性半導体記憶装置１が製造される。
【００５１】
本実施形態の作用効果について説明する。
本実施形態に係る不揮発性半導体記憶装置１においては、ビット線ＢＬを選択することにより、メモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線としての電極膜ＷＬを選択することにより、メモリセルのＺ座標を選択する。そして、選択されたメモリセルのチャージ層２６に電子を注入することにより、情報を記憶する。また、このメモリセルを通過するシリコンピラーＳＰにセンス電流を流すことにより、このメモリセルに記憶された情報を読み出す。
【００５２】
上述の如く、メモリセルの層間膜である素子分離絶縁膜１４は、シリコン酸化物（ＳｉＯ２）により形成されているが、このシリコン酸化物に窒素（Ｎ）又は炭素（Ｃ）が混入していると、これらがトラップとなり、正の固定電荷が蓄積されてしまう。これにより、コントロールゲートである電極膜ＷＬのチャネルであるシリコンピラーＳＰに対する支配力が弱まり、オン電流を十分に大きくできなくなると共に、オフ電流を十分に遮断できなくなる。すなわち、セルトランジスタＣＴのオン／オフ特性が低下してしまう。また、素子分離絶縁膜１４に積極的に電位を印加することはできないため、このようなトラップへの固定電荷の蓄積を制御することは困難である。
【００５３】
素子分離絶縁膜１４に窒素又は炭素が混入する経路には、素子分離絶縁膜１４自体の成膜材料から混入する経路と、メモリ膜２４のブロック層２５の成膜材料から混入する経路とがある。素子分離絶縁膜１４の成膜材料から混入する場合として、素子分離絶縁膜１４を形成するシリコン酸化物を、ＴＥＯＳ（Tetra-Ethoxy-Silane：正珪酸四エチル（Si(OC2H5)4））を原料として堆積させる場合がある。この場合は、ＴＥＯＳ中の炭素（Ｃ）が素子分離絶縁膜１４中に混入する。また、ＴＥＯＳ以外にも、炭素又は窒素を含む前駆体を用いて素子分離絶縁膜１４を成膜した場合には、同様な混入が生じる。
【００５４】
一方、ブロック層２５の成膜材料から混入する場合には、以下のような場合がある。すなわち、ブロック層２５としてシリコン酸化層（ＳｉＯ２）を形成する場合は、原料ガスとしてＴＤＭＡＳ（SiH(N(CH3)2)3）を用いるため、ＴＤＭＡＳ中の窒素（Ｎ）及び炭素（Ｃ）が、原料ガスから直接又は成膜されたブロック層２５からの固相拡散により、素子分離絶縁膜１４内に侵入する。また、ブロック層２５としてアルミナ層（Ａｌ２Ｏ３）を形成する場合には、原料ガスとしてＴＭＡ（(CH3)3Al）を用いるため、ＴＭＡ中の炭素（Ｃ）が、原料ガスから直接又は成膜されたブロック層２５からの固相拡散により、素子分離絶縁膜１４内に侵入する。更に、ブロック層２５としてシリコン窒化層（Ｓｉ３Ｎ４）を形成する場合は、原料ガスとしてＮＨ３を用いるため、ＮＨ３中の窒素（Ｎ）が、原料ガスから直接又は成膜されたブロック層２５からの固相拡散により、素子分離絶縁膜１４内に侵入する。
【００５５】
そこで、本実施形態においては、積層体ＭＬ２に貫通ホール１７ｂを形成した後、貫通ホール１７ｂを介して素子分離絶縁膜１４をエッチングしている。これにより、貫通ホール１７ｂの内面において素子分離絶縁膜１４を後退させ、その分、電極膜ＷＬを突出させている。この結果、電極膜ＷＬの突出部分が素子分離絶縁膜１４内の固定電荷の影響を受けにくくなり、チャネルであるシリコンピラーＳＰに対して十分な電界を印加することができる。これにより、コントロールゲートのチャネルに対する支配力が向上し、セルトランジスタのオン電流を十分に大きくすることができると共にオフ電流を十分に遮断することができる。すなわち、セルトランジスタのオン／オフ特性を向上させることができる。
【００５６】
しかしながら、単に電極膜ＷＬを突出させただけでは、素子分離絶縁膜１４の後退に対応したシリコンピラーＳＰの張出部分に鋭い角部ができてしまう。このような鋭い角部があると、例えば情報の書込時及び消去時にシリコンピラーＳＰと電極膜ＷＬとの間に高い電圧をかけたときに、この角部に電界が集中し、メモリ膜２４が絶縁破壊されることがある。このため、耐性（エンデュランス）が低下してしまう。
【００５７】
そこで、本実施形態においては、素子分離絶縁膜１４を形成する際に、高密度膜１４ａ、低密度膜１４ｂ、高密度膜１４ａをこの順に３層積層させている。これにより、低密度膜１４ｂは高密度膜１４ａよりもエッチングレートが高いため、エッチングにより素子分離絶縁膜１４の中層（低密度膜１４ｂ）が上層及び下層（高密度膜１４ａ）よりも後退し、素子分離絶縁膜１４の端面が貫通ホール１７ｂの内側から見て凹状に湾曲する。そして、その後、貫通ホール１７ｂの内面上にメモリ膜２４を形成した後、非晶質シリコンを埋め込むことにより、シリコンピラーＳＰの張出部分の角部Ｃ１を丸めることができる。
【００５８】
この結果、角部Ｃ１における電界の集中を緩和することができ、耐性が向上する。これにより、メモリ膜２４の信頼性が向上し、十分な回数の書込・消去が可能となる。このように、本実施形態に係る不揮発性半導体記憶装置１によれば、セルトランジスタのオン／オフ特性と書込・消去のストレスに対する耐性とを両立させることができる。
【００５９】
なお、本実施形態においては、素子分離絶縁膜１４内でエッチングレートを異ならせるために、異なる成膜手法によって高密度膜１４ａ及び低密度膜１４ｂを作り分ける例を示したが、本発明はこれに限定されない。例えば、同一の成膜装置中にて成膜条件を変化させることにより、成膜された膜のエッチングレートを積層方向において異ならせると、成膜手法自体を切替える場合よりも、生産性を高めることができる。
【００６０】
具体的には、同一の成膜装置内で、成膜温度を変化させて連続的に成膜してもよい。一般には、成膜温度が高いほど膜密度が高くなり、エッチングレートは低くなる。一方、成膜温度が低いほど膜密度は低くなり、エッチングレートは高くなる。従って、各素子分離絶縁膜１４を成膜する際に、成膜当初は成膜温度を高くし、途中で一旦成膜温度を低くし、その後再び成膜速度を高くすれば、積層方向における位置によってエッチングレートが異なる素子分離絶縁膜１４を形成することができ、その後のエッチングにより素子分離絶縁膜１４の端面を凹状に湾曲させることができる。
【００６１】
又は、同一の成膜装置内で原料ガスの供給比を変化させることによりエッチングレートを変えてもよい。例えば、シリコンソースを多めに供給し、酸化剤を少なめに供給することにより、シリコン酸化膜の組成をシリコンリッチにすると、エッチングレートは低くなる。一方、シリコンソースを少なめに供給し酸化剤を多めに供給することにより、シリコン酸化膜の組成を酸素リッチにすると、エッチングレートは高くなる。
【００６２】
次に、本実施形態の第１の比較例について説明する。
図９は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図９に示すように、本比較例においては、貫通ホール１７の内面において、電極膜ＷＬが素子分離絶縁膜１４に対してシリコンピラーＳＰに向けて突出していない。この場合、チャネルであるシリコンピラーＳＰは、電極膜ＷＬの電位の他に素子分離絶縁膜１４に蓄積された固定電荷の影響を受ける。このため、電極膜ＷＬのシリコンピラーＳＰに対する支配力が弱い。例えば、素子分離絶縁膜１４に正の固定電荷が蓄積されていると、セルトランジスタのオフ電流を十分に低減することができなくなる。
これに対して、本実施形態によれば、上述の如く電極膜ＷＬが素子分離絶縁膜１４よりもシリコンピラーＳＰ側に突出しているため、チャネルに対する支配力が強く、セルトランジスタのオン／オフ特性が良好である。
【００６３】
次に、本実施形態の第２の比較例について説明する。
図１０は、本比較例に係る不揮発性半導体記憶装置を例示する断面図である。
図１０に示すように、本比較例においては、貫通ホール１７の内面において、電極膜ＷＬは素子分離絶縁膜１４よりもシリコンピラーＳＰ側に突出しているが、シリコンピラーＳＰの張出部分の角部Ｃ１は丸められていない。本比較例においては、素子分離絶縁膜１４の膜質を積層方向において均一としており、このため、素子分離絶縁膜１４をエッチングしたときに、素子分離絶縁膜１４の端面全体が均一に後退している。これにより、電極膜ＷＬのシリコンピラーＳＰに対する支配力は強いものの、シリコンピラーＳＰの角部Ｃ１が鋭くなり、電極膜ＷＬとシリコンピラーＳＰとの間の耐圧は低くなる。
これに対して、本実施形態によれば、上述の如く素子分離絶縁膜１４の端面が凹状に湾曲しているため、シリコンピラーＳＰの張出部分の角部Ｃ１が丸められる。この結果、電界の集中が緩和され、耐圧が高くなる。
【００６４】
次に、第１の実施形態の変形例について説明する。
図１１は、本変形例に係る不揮発性半導体記憶装置を例示する断面図である。
図１１に示すように、本変形例においては、前述の第１の実施形態と比較して、電極膜ＷＬの角部Ｃ２が丸められている点が異なっている。
【００６５】
本変形例においては、上述の如く希フッ酸処理により素子分離絶縁膜１４をエッチングした後、ラジカル酸化処理を行い、多結晶シリコンからなる電極膜ＷＬの表面にシリコン酸化膜を形成する。このとき、電極膜ＷＬの突出部分の角部は、それ以外の部分と比較してより深く酸化されるため、未酸化部分の角部は丸くなる。その後、再度希フッ酸処理を行うことにより、電極膜ＷＬに形成されたシリコン酸化膜が剥離され、未酸化部分が露出する。これにより、電極膜ＷＬの突出部分の角部Ｃ２が丸められる。
【００６６】
本変形例によれば、シリコンピラーＳＰの角部Ｃ１に加えて、電極膜ＷＬの角部Ｃ２も丸めることにより、電界集中をより一層緩和することができる。例えば、情報の消去時にも電界集中を緩和することができる。これにより、書込・消去の際のストレスに対してより一層強くなり、耐性がより一層向上する。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００６７】
次に、本発明の第２の実施形態について説明する。
図１２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
図１２に示すように、本実施形態に係る不揮発性半導体記憶装置２においても、前述の第１の実施形態と同様に、貫通ホール１７ｂの内面において、電極膜ＷＬは素子分離絶縁膜１４よりもシリコンピラーＳＰ側に突出している。しかし、第１の実施形態とは異なり、本実施形態においては、貫通ホール１７ｂの内面において、素子分離絶縁膜１４における電極膜ＷＬに接する部分の端面は、それ以外の部分の端面よりもシリコンピラーＳＰから見て遠い位置にある。例えば、素子分離絶縁膜１４におけるシリコンピラーＳＰ側の端面は、電極膜ＷＬに近づくにつれてシリコンピラーＳＰの反対側に変位するように凸状に湾曲している。また、前述の第１の実施形態の変形例と同様に、電極膜ＷＬの角部Ｃ２が丸められている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００６８】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図１３は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、
図１４（ａ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、（ｂ）は（ａ）に示す部分Ｄを例示する一部拡大断面図である。
【００６９】
図１３に示すように、本実施形態に係る不揮発性半導体記憶装置の製造方法は、前述の第１の実施形態と比較して、素子分離絶縁膜１４の積層方法が異なっている。すなわち、本実施形態においては、各素子分離絶縁膜１４を形成する際に、低密度膜１４ｂ、高密度膜１４ａ、低密度膜１４ｂの順に３層積層する。低密度膜１４ｂ及び高密度膜１４ａの成膜方法は、前述の第１の実施形態において説明したとおりである。
【００７０】
これにより、図１４（ａ）及び（ｂ）に示すように、貫通ホール１７ｂを介して素子分離絶縁膜１４をエッチングしたときに、低密度膜１４ｂは高密度膜１４ａよりもエッチングレートが高いため、より多くエッチングされる。この結果、低密度膜１４ｂによって構成された素子分離絶縁膜１４の上層及び下層の端面は、高密度膜１４ａによって構成された中層の端面よりも大きく後退し、素子分離絶縁膜１４の端面が全体として凸状に湾曲する。その後、図１２に示すように、電極膜ＷＬに対してラジカル酸化を行い、次いで希フッ酸処理を行うことにより、電極膜ＷＬの角部Ｃ２を丸める。本実施形態における上記以外の製造方法は、前述の第１の実施形態における製造方法と同様である。
【００７１】
次に、本実施形態の作用効果について説明する。
本実施形態によれば、貫通ホール１７ｂの内面において、電極膜ＷＬを突出させると共に、素子分離絶縁膜１４における電極膜ＷＬに接する上層及び下層をより大きく後退させることにより、素子分離絶縁膜１４に含まれる固定電荷の影響をより効果的に抑制することができる。この結果、セルトランジスタのオン／オフ特性がより一層向上する。また、電極膜ＷＬの角部Ｃ２を丸めることにより、書込・消去時の電界集中を緩和し、耐性を高めることができる。
【００７２】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００７３】
例えば、前述の各実施形態においては、シリコンピラーの形状が全体として円柱状である例を示したが、シリコンピラーの形状は、下部が細く上部が広い順テーパ状であってもよく、逆に、下部が太く上部が細い逆テーパ状であってもよい。また、前述の各実施形態においては、素子分離絶縁膜をシリコン酸化物によって形成する例を示したが、本発明はこれに限定されず、素子分離絶縁膜をシリコン酸化物以外の絶縁膜によって形成してもよい。この場合も、エッチングレートが相対的に高い膜と相対的に低い膜を組み合わせて積層することにより、素子分離絶縁膜の端面を前述の各実施形態のように加工することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図３】図２に示す部分Ａを例示する一部拡大断面図である。
【図４】１本のメモリストリングの機能を例示する模式的回路図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、（ｂ）は（ａ）に示す部分Ｂを例示する一部拡大断面図である。
【図９】第１の実施形態の第１の比較例に係る不揮発性半導体記憶装置を例示する断面図である。
【図１０】第１の実施形態の第２の比較例に係る不揮発性半導体記憶装置を例示する断面図である。
【図１１】第１の実施形態の変形例に係る不揮発性半導体記憶装置を例示する断面図である。
【図１２】本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図１３】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】（ａ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、（ｂ）は（ａ）に示す部分Ｄを例示する一部拡大断面図である。
【符号の説明】
【００７５】
１、２  不揮発性半導体記憶装置、１１  シリコン基板、１２、１３、１５、１６、１８  絶縁膜、１４  素子分離絶縁膜、１４ａ  高密度膜、１４ｂ  低密度膜、１７、１７ａ、１７ｂ  貫通ホール、１８ａ  ビアホール、２０、２１、２２  ビア、２３  コンタクト、２４  メモリ膜、２５  ブロック層、２６  チャージ層、２７  トンネル層、３１  フォトレジスト膜、ＢＬ  ビット配線、Ｃ１、Ｃ２  角部、ＣＳ  セルソース、ＣＳＬ  セルソース配線、ＧＤ  ゲート絶縁膜、ＬＳＧ  下部選択ゲート、ＬＳＬ  下部選択ゲート配線、ＬＳＴ  下部選択トランジスタ、ＭＬ、ＭＬ１、ＭＬ２、ＭＬ３  積層体、ＳＰ  シリコンピラー、ＵＳＧ  上部選択ゲート、ＵＳＬ  上部選択ゲート配線、ＵＳＴ  上部選択トランジスタ、ＷＬ  電極膜、ＷＬＬ  ワード配線
【図１】
2010067745.tif 000003
【図２】
2010067745.tif 000004
【図３】
2010067745.tif 000005
【図４】
2010067745.tif 000006
【図５】
2010067745.tif 000007
【図６】
2010067745.tif 000008
【図７】
2010067745.tif 000009
【図８】
2010067745.tif 000010
【図９】
2010067745.tif 000011
【図１０】
2010067745.tif 000012
【図１１】
2010067745.tif 000013
【図１２】
2010067745.tif 000014
【図１３】
2010067745.tif 000015
【図１４】
2010067745.tif 000016