(57)【要約】【課題】駆動用トランジスタのゲートと有機ＥＬ素子のカソードとが画素内で電気的にショートしにくい配線構造を採用し、欠陥画素や線状の欠陥が発生しないようにすること。【解決手段】本発明は、有機ＥＬ素子１Ｄ、書き込みトランジスタ１Ａ、駆動トランジスタ１Ｂ、保持容量１Ｃ、補助容量１Ｊを備える画素が行列状に配置される構成において、保持容量１Ｃと補助容量とが隣接して配置され、保持容量１Ｃの駆動トランジスタ１Ｂのゲート電極と導通する配線と、補助容量１Ｊの有機ＥＬ素子１Ｄのカソードと導通する配線とが異なる層に設けられている表示装置である。【選択図】図１０
2010139809.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子の第１電極と駆動トランジスタのソース電極とが接続され、前記駆動トランジスタのゲート電極と書き込みトランジスタのソース電極またはドレイン電極とが接続され、前記駆動トランジスタのゲート−ソース電極間に保持容量が接続され、前記電気光学素子の第１電極と第２電極との間に補助容量が接続される回路構成を含む画素が行列状に配置された画素アレイ部を備え、
前記保持容量と前記補助容量とが隣接して配置され、前記保持容量の前記駆動トランジスタのゲート電極と導通する配線と、前記補助容量の前記電気光学素子の第２電極と導通する配線とが異なる層に設けられている
表示装置。
【請求項２】
電気光学素子の第１電極と駆動トランジスタのソース電極とが接続され、前記駆動トランジスタのゲート電極と書き込みトランジスタのソース電極またはドレイン電極とが接続され、前記駆動トランジスタのゲート−ソース電極間に保持容量が接続され、前記電気光学素子の第１電極と第２電極との間に補助容量が接続される回路構成を含む画素が行列状に配置された画素アレイ部を備え、
前記保持容量と前記補助容量とが隣接して配置され、前記保持容量の前記駆動トランジスタのソース電極と導通する配線と、前記補助容量の前記電気光学素子の第１電極と導通する配線とが異なる層に設けられている
表示装置。
【請求項３】
前記異なる層のうち一方の層は第１配線層、他方の層はポリシリコン層である
請求項１または２記載の表示装置。
【請求項４】
前記電気光学素子は、有機ＥＬ（Electro Luminescence）素子であり、
前記第１電極はアノード電極であり、
前記第２電極はカソード電極である
請求項１から３のうちいずれか１項に記載の表示装置。
【請求項５】
本体筐体に表示装置を備えており、
前記表示装置が、
電気光学素子の第１電極と駆動トランジスタのソース電極とが接続され、前記駆動トランジスタのゲート電極と書き込みトランジスタのソース電極またはドレイン電極とが接続され、前記駆動トランジスタのゲート−ソース電極間に保持容量が接続され、前記電気光学素子の第１電極と第２電極との間に補助容量が接続される回路構成を含む画素が行列状に配置された画素アレイ部を備え、
前記保持容量と前記補助容量とが隣接して配置され、前記保持容量の前記駆動トランジスタのゲート電極と導通する配線と、前記補助容量の前記電気光学素子の第２電極と導通する配線とが異なる層に設けられている
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および電子機器に関する。詳しくは、電気光学素子を含む画素が行列状（マトリクス状）に配置されてなる平面型（フラットパネル型）の表示装置および電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子を含む画素（画素回路）が行列状に配置されてなる平面型の表示装置が急速に普及している。平面型の表示装置としては、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(Electro Luminescence)素子を用いた有機ＥＬ表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力であり、また自発光素子であることから、液晶表示装置に必須の光源（バックライト）が不要であるという特徴がある。さらに、有機ＥＬ素子の応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式を採ることができる。近年では、画素回路内に能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）を設けたアクティブマトリクス方式の表示装置の開発が盛んに行われている。
【０００５】
ところで、一般的に、有機ＥＬ素子のＩ−Ｖ特性（電流−電圧特性）は、時間が経過すると劣化（いわゆる、経時劣化）することが知られている。また、駆動トランジスタの閾値電圧Ｖｔｈや、駆動トランジスタのチャネルを構成する半導体薄膜の移動度（以下、「駆動トランジスタの移動度」と記述する）μが経時的に変化したり、製造プロセスのばらつきによって画素ごとに異なったりする。
【０００６】
そこで、これらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子の特性変動に対する補償機能、さらには駆動トランジスタの閾値電圧Ｖｔｈの変動に対する補正（以下、「閾値補正」と記述する）や、駆動トランジスタの移動度μの変動に対する補正（以下、「移動度補正」と記述する）の各補正機能を画素回路の各々に持たせる構成を採っている（例えば、特許文献１参照）。
【０００７】
【特許文献１】特開２００６−１３３５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の画素回路では、保持容量と補助容量とが隣接して配置され、これらの容量に接続される配線が同一層に設けられている。ここで、同一層の配線間では、製造工程中にダスト等の付着でショートする危険性がある。この配線間のショートは、これらと導通する駆動用トランジスタのゲートと有機ＥＬ素子のカソードとのショートの原因となる。駆動トランジスタのゲートと有機ＥＬ素子のカソードとのショートは、ショートが発生した欠陥画素が非発光となるだけでなく、その転送前段数画素において輝度変動エリアが線状に視認されるという問題点が生じる。視認性の観点から、非発光画素は表示エリア内の個数による規格を設けることが、輝度変動、特に輝度上昇はたとえ１画素であっても許容されない。特に表示エリアで発生した場合には線状に視認されるという問題が生じる。
【０００９】
本発明は、駆動用トランジスタのゲート電極とカソード電極とが電気的にショートすることを防止し、このショートによる非発光画素と輝度変動エリアが線状の欠陥として視認されないようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、電気光学素子の第１電極と駆動トランジスタのソース電極とが接続され、駆動トランジスタのゲート電極と書き込みトランジスタのソース電極またはドレイン電極とが接続され、駆動トランジスタのゲート−ソース電極間に保持容量が接続され、電気光学素子の第１電極と第２電極との間に補助容量が接続される回路構成を含む画素が行列状に配置された画素アレイ部を備え、保持容量と補助容量とが隣接して配置され、保持容量の駆動トランジスタのゲート電極と導通する配線と、補助容量の電気光学素子の第２電極と導通する配線とが異なる層に設けられている表示装置である。また、この表示装置を本体筐体に設けた電子機器である。
【００１１】
このような本発明では、保持容量の駆動トランジスタのゲート電極と導通する配線と、補助容量の電気光学素子の第２電極と導通する配線とが異なる層に設けられていることから、これらの配線間でのショートを効果的に回避できるようになる。
【００１２】
ここで、電気光学素子は、主として有機ＥＬ素子であり、第１電極はアノード電極、第２電極はカソード電極である。また、上記異なる層に設けられる配線とは、基板上および基板上の絶縁膜上の平面に沿って設けられる主たる配線であり、層間に設けられるコンタクト等は含まない。
【発明の効果】
【００１３】
本発明によれば、駆動トランジスタのゲート電極と電気光学素子の第２電極との間の電気的なショートを効果的に回避でき、欠陥画素が非発光となるだけに止め、輝度変動エリアが線状に視認されることを防止することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態（以下、「実施形態」と言う。）について説明する。なお、説明は以下の順序で行う。
１．本実施形態の前提となる表示装置（システム構成、画素回路、回路動作）
２．駆動トランジスタのゲート−カソード間がショートした場合の問題点（等価回路、タイミング波形図、配線構造）
３．本実施形態の構成例（画素回路、システム構成、配線構造、駆動方法）
４．適用例（電子機器への各種適用例）
【００１５】
＜１．本実施形態の前提となる表示装置＞
［システム構成］
図１は、本実施形態の前提となるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
【００１６】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子（有機電界発光素子）を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００１７】
図１に示すように、有機ＥＬ表示装置１００は、画素（ＰＸＬＣ）１０１が行列状（マトリクス状）に２次元配置されてなる画素アレイ部１０２と、当該画素アレイ部１０２の周辺に配置され、各画素１０１を駆動する駆動部とを有する構成となっている。画素１０１を駆動する駆動部としては、例えば、水平駆動回路１０３、書き込み走査回路１０４および電源供給走査回路１０５が設けられている。
【００１８】
画素アレイ部１０２には、ｍ行ｎ列の画素配列に対して、画素行ごとに走査線ＷＳＬ−１〜ＷＳＬ−ｍと電源供給線ＤＳＬ−１〜ＤＳＬ−ｍとが配線され、画素列ごとに信号線ＤＴＬ−１〜ＤＴＬ−ｎが配線されている。
【００１９】
画素アレイ部１０２は、通常、ガラス基板などの透明絶縁基板上に形成され、平面型（フラット型）のパネル構造となっている。画素アレイ部１０２の各画素１０１は、アモルファスシリコンＴＦＴ(Thin Film Transistor;薄膜トランジスタ)または低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、水平駆動回路１０３、書き込み走査回路１０４および電源供給走査回路１０５についても、画素アレイ部１０２を形成する表示パネル（基板）上に実装することができる。
【００２０】
書き込み走査回路１０４は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成され、画素アレイ部１０２の各画素１０１への映像信号の書き込みに際して、走査線ＷＳＬ−１〜ＷＳＬ−ｍに順次書き込みパルス（走査信号）ＷＳ１〜ＷＳｍを供給することによって画素アレイ部１０２の各画素１０１を行単位で順番に走査（線順次走査）する。
【００２１】
電源供給走査回路１０５は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成される。電源供給走査回路１０５は、書き込み走査回路１０４による線順次走査に同期して、第１電位Ｖｃｃ＿Ｈと当該第１電位Ｖｃｃ＿Ｈよりも低い第２電位Ｖｃｃ＿Ｌで切り替わる電源供給線電位ＤＳ１〜ＤＳｍを電源供給線ＤＳＬ−１〜ＤＳＬ−ｍに選択的に供給する。これにより、画素１０１の発光／非発光の制御を行なう。
【００２２】
水平駆動回路１０３は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖｓｉｇと信号線基準電位Ｖｏのいずれか一方を適宜選択し、信号線ＤＴＬ−１〜ＤＴＬ−ｎを介して画素アレイ部１０２の各画素１０１に対して例えば行単位で書き込む。すなわち、水平駆動回路１０３は、映像信号の信号電圧Ｖｉｎを行（ライン）単位で書き込む線順次書き込みの駆動形態を採っている。
【００２３】
ここで、信号線基準電位Ｖｏは、映像信号の信号電圧Ｖｉｎの基準となる電圧（例えば、黒レベルに相当する電圧）である。また、第２電位Ｖｃｃ＿Ｌは、信号線基準電位Ｖｏよりも低い電位、例えば、駆動トランジスタの閾値電圧をＶｔｈとするときＶｏ−Ｖｔｈよりも低い電位、好ましくはＶｏ−Ｖｔｈよりも十分に低い電位に設定される。
【００２４】
［画素回路］
図２は、画素（画素回路）の具体的な構成例を示す回路図である。
【００２５】
図２に示すように、画素１０１は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子１Ｄを発光素子として有し、当該有機ＥＬ素子１Ｄに加えて、駆動トランジスタ１Ｂ、書き込みトランジスタ１Ａおよび保持容量１Ｃを有する画素構成、すなわち２つのトランジスタ（Ｔｒ）と１つの容量素子（Ｃ）からなる２Ｔｒ／１Ｃの画素構成となっている。
【００２６】
かかる構成の画素１０１においては、駆動トランジスタ１Ｂおよび書き込みトランジスタ１ＡとしてＮチャネル型のＴＦＴを用いている。ただし、ここでの駆動トランジスタ１Ｂおよび書き込みトランジスタ１Ａの導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００２７】
有機ＥＬ素子１Ｄは、全ての画素１０１に対して共通に配線された共通電源供給線１Ｈにカソード電極が接続されている。駆動トランジスタ１Ｂは、ソース電極が有機ＥＬ素子１Ｄのアノード電極に接続され、ドレイン電極が電源供給線ＤＳＬ（ＤＳＬ−１〜ＤＳＬ−ｍ）に接続されている。
【００２８】
書き込みトランジスタ１Ａは、ゲート電極が走査線ＷＳＬ（ＷＳＬ−１〜ＷＳＬ−ｍ）に接続され、一方の電極（ソース電極／ドレイン電極）が信号線ＤＴＬ（ＤＴＬ−１〜ＤＴＬ−ｎ）に接続され、他方の電極（ドレイン電極／ソース電極）が駆動トランジスタ１Ｂのゲート電極に接続されている。
【００２９】
保持容量１Ｃは、一方の電極が駆動トランジスタ１Ｂのゲート電極に接続され、他方の電極が駆動トランジスタ１Ｂのソース電極（有機ＥＬ素子１Ｄのアノード電極）に接続されている。また、補助容量１Ｊは、一方の電極が有機ＥＬ素子１Ｄのアノード電極に接続され、他方の電極が有機ＥＬ素子１Ｄのカソード電極に接続されている。
【００３０】
２Ｔｒ／１Ｃの画素構成の画素１０１において、書き込みトランジスタ１Ａは、書き込み走査回路１０４から走査線ＷＳＬを通してゲート電極に印加される走査信号ＷＳに応答して導通状態となることにより、信号線ＤＴＬを通して水平駆動回路１０３から供給される輝度情報に応じた映像信号の信号電圧Ｖｉｎまたは信号線基準電位Ｖｏをサンプリングして画素１０１内に書き込む。
【００３１】
この書き込まれた信号電圧Ｖｉｎまたは信号線基準電位Ｖｏは、駆動トランジスタ１Ｂのゲート電極に印加されるとともに保持容量１Ｃに保持される。駆動トランジスタ１Ｂは、電源供給線ＤＳＬ（ＤＳＬ−１〜ＤＳＬ−ｍ）の電位ＤＳが第１電位Ｖｃｃ＿Ｈにあるときに、電源供給線ＤＳＬから電流の供給を受けて、保持容量１Ｃに保持された信号電圧Ｖｉｎの電圧値に応じた電流値の駆動電流を有機ＥＬ素子１Ｄに供給し、当該有機ＥＬ素子１Ｄを電流駆動することによって発光させる。
【００３２】
［有機ＥＬ表示装置の回路動作］
次に、上記構成の有機ＥＬ表示装置１００の回路動作について、図３のタイミング波形図を基に、図４〜図６の動作説明図を用いて説明する。なお、図４〜図６の動作説明図では、図面の簡略化のために、書き込みトランジスタ１Ａをスイッチのシンボルで図示している。また、有機ＥＬ素子１Ｄは容量成分を持っていることから、当該ＥＬ容量１Ｉについても図示している。
【００３３】
図３のタイミング波形図においては、走査線ＷＳＬ（ＷＳＬ−１〜ＷＳＬ−ｍ）の電位（書き込みパルス）ＷＳの変化、電源供給線ＤＳＬ（ＤＳＬ−１〜ＤＳＬ−ｍ）の電位ＤＳ（Ｖｃｃ＿Ｈ／Ｖｃｃ＿Ｌ）の変化、駆動トランジスタ１Ｂのゲート電位Ｖｇおよびソース電位Ｖｓの変化を表している。
【００３４】
（発光期間）
図３のタイミング波形図において、時刻ｔ１以前は有機ＥＬ素子１Ｄが発光状態にある（発光期間）。この発光期間では、電源供給線ＤＳＬの電位ＤＳが第１電位Ｖｃｃ＿Ｈにあり、また、書き込みトランジスタ１Ａが非導通状態にある。
【００３５】
このとき、駆動トランジスタ１Ｂは飽和領域で動作するように設定されているために、図４（Ａ）に示すように、電源供給線ＤＳＬから駆動トランジスタ１Ｂを通して当該駆動トランジスタ１Ｂのゲート−ソース間電圧Ｖｇｓに応じた駆動電流（ドレイン−ソース間電流）Ｉｄｓが有機ＥＬ素子１Ｄに供給される。よって、有機ＥＬ素子１Ｄが駆動電流Ｉｄｓの電流値に応じた輝度で発光する。
【００３６】
（閾値補正準備期間）
そして、時刻ｔ１になると、線順次走査の新しいフィールドに入り、図４（Ｂ）に示すように、電源供給線ＤＳＬの電位ＤＳが第１電位（以下、「高電位」と記述する）Ｖｃｃ＿Ｈから、信号線ＤＴＬの信号線基準電位Ｖｏ−Ｖｔｈよりも十分に低い第２電位（以下、「低電位」と記述する）Ｖｃｃ＿Ｌに切り替わる。
【００３７】
ここで、有機ＥＬ素子１Ｄの閾値電圧をＶｅｌ、共通電源供給線１Ｈの電位をＶｃａｔｈとするとき、低電位Ｖｃｃ＿ＬをＶｃｃ＿Ｌ＜Ｖｅｌ＋Ｖｃａｔｈとすると、駆動トランジスタ１Ｂのソース電位Ｖｓが低電位Ｖｃｃ＿Ｌにほぼ等しくなるために、有機ＥＬ素子１Ｄは逆バイアス状態となって消光する。
【００３８】
次に、時刻ｔ２で走査線ＷＳＬの電位ＷＳが低電位側から高電位側に遷移することで、図４（Ｃ）に示すように、書き込みトランジスタ１Ａが導通状態となる。このとき、水平駆動回路１０３から信号線ＤＴＬに対して信号線基準電位Ｖｏが供給されているために、駆動トランジスタ１Ｂのゲート電位Ｖｇが信号線基準電位Ｖｏになる。また、駆動トランジスタ１Ｂのソース電位Ｖｓは、信号線基準電位Ｖｏよりも十分に低い電位Ｖｃｃ＿Ｌにある。
【００３９】
このとき、駆動トランジスタ１Ｂのゲート−ソース間電圧ＶｇｓはＶｏ−Ｖｃｃ＿Ｌとなる。ここで、Ｖｏ−Ｖｃｃ＿Ｌが駆動トランジスタ１Ｂの閾値電圧Ｖｔｈよりも大きくないと、後述する閾値補正動作を行うことができないために、Ｖｏ−Ｖｃｃ＿Ｌ＞Ｖｔｈなる電位関係に設定する必要がある。このように、駆動トランジスタ１Ｂのゲート電位Ｖｇを信号線基準電位Ｖｏに、ソース電位Ｖｓを低電位Ｖｃｃ＿Ｌにそれぞれ固定して（確定させて）初期化する動作が閾値補正準備の動作である。
【００４０】
（１回目の閾値補正期間）
次に、時刻ｔ３で、図４（Ｄ）に示すように、電源供給線ＤＳＬの電位ＤＳが低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈに切り替わると、駆動トランジスタ１Ｂのソース電位Ｖｓが上昇を開始し、１回目の閾値補正期間に入る。この１回目の閾値補正期間において、駆動トランジスタ１Ｂのソース電位Ｖｓが上昇することによって駆動トランジスタ１Ｂのゲート-ソース間電圧Ｖｇｓが所定の電位Ｖｘ１になり、この電位Ｖｘ１が保持容量１Ｃに保持される。
【００４１】
続いて、この水平期間（１Ｈ）の後半に入った時刻ｔ４で、図５（Ａ）に示すように、水平駆動回路１０３から信号線ＤＴＬに対して映像信号の信号電圧Ｖｉｎが供給されることにより、信号線ＤＴＬの電位が信号線基準電位Ｖｏから信号電圧Ｖｉｎに遷移する。この期間では、他の行の画素に対する信号電圧Ｖｉｎの書き込みが行われる。
【００４２】
このとき、自行の画素に対して信号電圧Ｖｉｎの書き込みが行われないようにするために、走査線ＷＳＬの電位ＷＳを高電位側から低電位側に遷移させ、書き込みトランジスタ１Ａを非導通状態とする。これにより、駆動トランジスタ１Ｂのゲート電極は信号線ＤＴＬから切り離されてフローティング状態になる。
【００４３】
ここで、駆動トランジスタ１Ｂのゲート電極がフローティング状態にあるときは、駆動トランジスタ１Ｂのゲート−ソース間に保持容量１Ｃが接続されていることにより、駆動トランジスタ１Ｂのソース電位Ｖｓが変動すると、当該ソース電位Ｖｓの変動に連動して(追従して）駆動トランジスタ１Ｂのゲート電位Ｖｇも変動する。これが保持容量１Ｃによるブートストラップ動作である。
【００４４】
時刻ｔ４以降においても、駆動トランジスタ１Ｂのソース電位Ｖｓが上昇を続け、Ｖａ１だけ上昇する（Ｖｓ＝Ｖｏ−Ｖｘ１＋Ｖａ１）。このとき、ブートストラップ動作により、駆動トランジスタ１Ｂのソース電位Ｖｓの上昇に連動して、ゲート電位ＶｇもＶａ１だけ上昇する（Ｖｇ＝Ｖｏ＋Ｖａ１）。
【００４５】
（２回目の閾値補正期間）
時刻ｔ５で次の水平期間に入り、図５（Ｂ）に示すように、走査線ＷＳＬの電位ＷＳが低電位側から高電位側に遷移し、書き込みトランジスタ１Ａが導通状態となると同時に、水平駆動回路１０３から信号線ＤＴＬに対して信号電圧Ｖｉｎに代えて信号線基準電位Ｖｏが供給され、２回目の閾値補正期間に入る。
【００４６】
この２回目の閾値補正期間では、書き込みトランジスタ１Ａが導通状態になることで信号線基準電位Ｖｏが書き込まれるために、駆動トランジスタ１Ｂのゲート電位Ｖｇが再び信号線基準電位Ｖｏに初期化される。このときのゲート電位Ｖｇの低下に連動してソース電位Ｖｓも低下する。そして再び、駆動トランジスタ１Ｂのソース電位Ｖｓが上昇を開始する。
【００４７】
そして、この２回目の閾値補正期間において、駆動トランジスタ１Ｂのソース電位Ｖｓが上昇することによって駆動トランジスタ１Ｂのゲート-ソース間電圧Ｖｇｓが所定の電位Ｖｘ２になり、この電位Ｖｘ２が保持容量１Ｃに保持される。
【００４８】
続いて、この水平期間の後半に入った時刻ｔ６で、図５（Ｃ）に示すように、水平駆動回路１０３から信号線ＤＴＬに対して映像信号の信号電圧Ｖｉｎが供給されることにより、信号線ＤＴＬの電位がオフセット電圧Ｖｏから信号電圧Ｖｉｎに遷移する。この期間では、他の行（前回の書込み行の次の行）の画素に対する信号電圧Ｖｉｎの書き込みが行われる。
【００４９】
このとき、自行の画素に対して信号電圧Ｖｉｎの書き込みが行われないようにするために、走査線ＷＳＬの電位ＷＳを高電位側から低電位側に遷移させ、書き込みトランジスタ１Ａを非導通状態とする。これにより、駆動トランジスタ１Ｂのゲート電極は信号線ＤＴＬから切り離されてフローティング状態になる。
【００５０】
時刻ｔ６以降においても、駆動トランジスタ１Ｂのソース電位Ｖｓが上昇を続け、Ｖａ２だけ上昇する（Ｖｓ＝Ｖｏ−Ｖｘ１＋Ｖａ２）。このとき、ブートストラップ動作により、駆動トランジスタ１Ｂのソース電位Ｖｓの上昇に連動して、ゲート電位ＶｇもＶａ２だけ上昇する（Ｖｇ＝Ｖｏ＋Ｖａ２）。
【００５１】
（３回目の閾値補正期間）
時刻ｔ７で次の水平期間に入り、図５（Ｄ）に示すように、走査線ＷＳＬの電位ＷＳが低電位側から高電位側に遷移し、書き込みトランジスタ１Ａが導通状態となると同時に、水平駆動回路１０３から信号線ＤＴＬに対して信号電圧Ｖｉｎに代えて信号線基準電位Ｖｏが供給され、３回目の閾値補正期間に入る。
【００５２】
この３回目の閾値補正期間では、書き込みトランジスタ１Ａが導通状態になることで信号線基準電位Ｖｏが書き込まれるために、駆動トランジスタ１Ｂのゲート電位Ｖｇが再び信号線基準電位Ｖｏに初期化される。このときのゲート電位Ｖｇの低下に連動してソース電位Ｖｓも低下する。そして再び、駆動トランジスタ１Ｂのソース電位Ｖｓが上昇を開始する。
【００５３】
駆動トランジスタ１Ｂのソース電位Ｖｓが上昇し、やがて、駆動トランジスタ１Ｂのゲート−ソース間電圧Ｖｇｓが当該駆動トランジスタ１Ｂの閾値電圧Ｖｔｈに収束することにより、当該閾値電圧Ｖｔｈに相当する電圧が保持容量１Ｃに保持される。
【００５４】
上述した３回の閾値補正動作により、画素個々の駆動トランジスタ１Ｂの閾値電圧Ｖｔｈが検出されて当該閾値電圧Ｖｔｈに相当する電圧が保持容量１Ｃに保持されることになる。なお、３回の閾値補正期間において、電流が専ら保持容量１Ｃ側に流れ、有機ＥＬ素子１Ｄ側には流れないようにするために、有機ＥＬ素子１Ｄがカットオフ状態となるように共通電源供給線１Ｈの電位Ｖｃａｔｈを設定しておくこととする。
【００５５】
（信号書き込み期間＆移動度補正期間）
次に、時刻ｔ８で走査線ＷＳＬの電位ＷＳが低電位側に遷移することで、図６（Ａ）に示すように、書き込みトランジスタ１Ａが非導通状態となり、同時に、信号線ＤＴＬの電位がオフセット電圧Ｖｏから映像信号の信号電圧Ｖｉｎに切り替わる。
【００５６】
書き込みトランジスタ１Ａが非導通状態になることで、駆動トランジスタ１Ｂのゲート電極がフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ１Ｂの閾値電圧Ｖｔｈに等しいため、当該駆動トランジスタ１Ｂはカットオフ状態にある。したがって、駆動トランジスタ１Ｂにドレイン−ソース間電流Ｉｄｓは流れない。
【００５７】
続いて、時刻ｔ９で、走査線ＷＳＬの電位ＷＳが高電位側に遷移することで、図６（Ｂ）に示すように、書き込みトランジスタ１Ａが導通状態になって映像信号の信号電圧Ｖｉｎをサンプリングして画素１０１内に書き込む。この書き込みトランジスタ１Ａによる信号電圧Ｖｉｎの書き込みにより、駆動トランジスタ１Ｂのゲート電位Ｖｇが信号電圧Ｖｉｎとなる。
【００５８】
そして、映像信号の信号電圧Ｖｉｎによる駆動トランジスタ１Ｂの駆動の際に、当該駆動トランジスタ１Ｂの閾値電圧Ｖｔｈが保持容量１Ｃに保持された閾値電圧Ｖｔｈに相当する電圧と相殺されることによって閾値補正が行われる。閾値補正の原理については後述する。
【００５９】
このとき、有機ＥＬ素子１Ｄは始めカットオフ状態（ハイインピーダンス状態）にあるために、映像信号の信号電圧Ｖｉｎに応じて電源供給線ＤＳＬから駆動トランジスタ１Ｂに流れる電流（ドレイン−ソース間電流Ｉｄｓ）は有機ＥＬ素子１ＤのＥＬ容量１Ｉに流れ込み、よって当該ＥＬ容量１Ｉの充電が開始される。
【００６０】
このＥＬ容量１Ｉの充電により、駆動トランジスタ１Ｂのソース電位Ｖｓが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ１Ｂの閾値電圧Ｖｔｈのばらつきは補正（閾値補正）されており、駆動トランジスタ１Ｂのドレイン−ソース間電流Ｉｄｓは当該駆動トランジスタ１Ｂの移動度μに依存したものとなる。
【００６１】
やがて、駆動トランジスタ１Ｂのソース電位ＶｓがＶｏ−Ｖｔｈ＋ΔＶの電位まで上昇すると、駆動トランジスタ１Ｂのゲート‐ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶとなる。すなわち、ソース電位Ｖｓの上昇分ΔＶは、保持容量１Ｃに保持された電圧（Ｖｉｎ＋Ｖｔｈ−ΔＶ）から差し引かれるように、換言すれば、保持容量１Ｃの充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。
【００６２】
このように、駆動トランジスタ１Ｂに流れるドレイン−ソース間電流Ｉｄｓを当該駆動トランジスタ１Ｂのゲート入力に、即ちゲート‐ソース間電圧Ｖｇｓに負帰還することにより、駆動トランジスタ１Ｂのドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消す、即ち移動度μの画素ごとのばらつきを補正する移動度補正が行われる。
【００６３】
より具体的には、映像信号の信号電圧Ｖｉｎが高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量（補正量）ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正が行われる。また、映像信号の信号電圧Ｖｉｎを一定とした場合、駆動トランジスタ１Ｂの移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。移動度補正の原理については後述する。
【００６４】
（発光期間）
次に、時刻ｔ１０で走査線ＷＳＬの電位ＷＳが低電位側に遷移することで、図６（Ｃ）に示すように、書き込みトランジスタ１Ａが非導通状態となる。これにより、駆動トランジスタ１Ｂのゲート電極は信号線ＤＴＬから切り離されてフローティング状態になる。
【００６５】
駆動トランジスタ１Ｂのゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ１Ｂのドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子１Ｄに流れ始めることにより、有機ＥＬ素子１Ｄのアノード電位は、駆動トランジスタ１Ｂのドレイン−ソース間電流Ｉｄｓに応じて上昇する。
【００６６】
有機ＥＬ素子１Ｄのアノード電位の上昇は、即ち駆動トランジスタ１Ｂのソース電位Ｖｓの上昇に他ならない。駆動トランジスタ１Ｂのソース電位Ｖｓが上昇すると、保持容量１Ｃのブートストラップ動作により、駆動トランジスタ１Ｂのゲート電位Ｖｇも連動して上昇する。
【００６７】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ１Ｂのゲート‐ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶで一定に保持される。そして、時刻ｔ１１で信号線ＤＴＬの電位が映像信号の信号電圧Ｖｉｎから信号線基準電位Ｖｏに切り替わる。
【００６８】
以上の動作説明から明らかなように、本例では、信号書き込みおよび移動度補正が行われる１Ｈ期間と、当該１Ｈ期間に先行する２Ｈ期間の、計３Ｈ期間に亘って閾値補正期間を設けている。これにより、閾値補正期間として十分な時間を確保することができるために、駆動トランジスタ１Ｂの閾値電圧Ｖｔｈを確実に検出して保持容量１Ｃに保持し、閾値補正動作を確実に行うことができる。
【００６９】
なお、閾値補正期間を３Ｈ期間に亘って設けるとしたが、これは一例に過ぎず、信号書き込みおよび移動度補正が行われる１Ｈ期間で閾値補正期間として十分な時間を確保できるのであれば、先行する水平期間に亘って閾値補正期間を設定する必要はないし、また、高精細化に伴って１Ｈ期間が短くなり、閾値補正期間を３Ｈ期間に亘って設けても十分な時間を確保できないのであれば、４Ｈ期間以上に亘って閾値補正期間を設定することも可能である。
【００７０】
＜２．駆動トランジスタのゲート−カソード間がショートした場合の問題点＞
［等価回路］
図７（Ａ）は、図２に示した画素回路において駆動トランジスタ１Ｂのゲートｇとカソード１Ｈとが電気的にショートした場合の等価回路を示すものである。また、動作タイミングとしては、図４（Ｄ）、図５（Ｂ）、図５（Ｄ）のように映像信号基準電位Ｖｏが書込まれている状態を例としている。
【００７１】
このように駆動トランジスタ１Ｂのゲートｇが低インピーダンスに配線されたカソード１Ｈと電気的にショートしていると、書き込みトランジスタ１Ａがオン状態の際に、映像信号線ＤＴＬと駆動トランジスタ１Ｂのゲートｇとカソード１Ｈが同通状態となる。したがって、映像信号線ＤＴＬに供給されている映像信号基準電位Ｖｏはカソード電位Ｖｃａｔｈに引き込まれる。
【００７２】
図７（Ｂ）は、図７（Ａ）の欠陥が生じた際の表示状態を示す模式図である。欠陥画素、すなわち図７（Ａ）に示すように駆動トランジスタ１Ｂのゲートｇとカソード１Ｈとが電気的にショートしている画素は非発光となる。さらに、転送前段の数画素が輝度変動エリアとなる。輝度変動エリアは転送方向に依存し、必ず転送前段側に発生する。
【００７３】
［タイミング波形図］
図８は、図７（Ａ）の欠陥が生じた際のタイミング波形図である。また、図７においては、Ｖｏ＞Ｖｃａｔｈの関係にあることを例としている。このタイミング波形図では、Ｖｎ−６〜Ｖｎ＋２が走査ライン番号における走査線のタイミングを示しており、欠陥画素がＶｎに相当している。また、ＤＴＬに映像信号電位の切り替わりを示している。図８（Ａ）〜（Ｌ）の各期間は１水平期間（１Ｈ）に対応している。
【００７４】
図７（Ａ）に示すように、駆動トランジスタ１Ｂのゲートｇとカソード１Ｈとが電気的にショートしていると、図８（Ｆ）〜（Ｊ）の期間で問題が生じる。すなわち、この期間で欠陥画素Ｖｎの走査線ＷＳＬが高電位側に遷移すると、そのタイミングにおいて映像信号線ＤＴＬに供給されている電位がカソード電位Ｖｃａｔｈに引き込まれる。
【００７５】
その結果、画素Ｖｎ−４〜Ｖｎ−１においては、映像信号電位サンプリング直前の映像信号基準電位ＶｏがＶｃａｔｈに引き込まれる。これにより、駆動トランジスタ１Ｂのゲートｇへの入力振幅はＶｉｎ＝Ｖｓｉｇ−ＶｏではなくＶｉｎ’＝Ｖｓｉｇ−Ｖｃａｔｈとなる。
【００７６】
図８においては、Ｖｏ＞Ｖｃａｔｈとしているため、画素Ｖｎ−４〜Ｖｎ−１には等価的に映像信号基準電位Ｖｏを基準とした場合に比べて高振幅が書込まれることになる。したがって、Ｖｎ−４〜Ｖｎ−１の期間は輝度上昇が発生する。その結果、欠陥画素より前段の数画素分に輝度上昇が発生して線状の輝度上昇エリアとして視認される。欠陥画素Ｖｎについては映像信号電位Ｖｓｉｇもカソード電位Ｖｃａｔｈに引き込まれるため非発光となる。
【００７７】
［配線構造］
図９は、画素の配線構造を説明する図で、（Ａ）は平面図、（Ｂ）（Ｃ）は（Ａ）における破線部断面図である。図９（Ａ）に示すパターンレイアウトのように、保持容量１Ｃと補助容量１Ｊとは、占有する面積とパターンレイアウト効率の観点から少なくとも互いのある一辺が隣接して配置されることが一般的である。
【００７８】
図９（Ｂ）の断面図に示すように、保持容量１Ｃと補助容量１Ｊとは、一方の電極Ｄ１が各々ガラス基板上に隣接して配置され、ゲート絶縁膜Ｍ１を介して他方の電極がポリシリコンｐ−Ｓｉで一体となって設けられている。ポリシリコンｐ−Ｓｉとして低温ポリシリコンプロセスで形成される場合、保持容量１Ｃおよび補助容量１Ｊは、一方の電極Ｄ１を第１金属配線、他方の電極をポリシリコンｐ−Ｓｉとして平行平板で形成される。
【００７９】
図９（Ｃ）では、図９（Ｂ）において、配線レイアウトと図７（Ａ）の保持容量１Ｃおよび補助容量１Ｊの上下電極との関係を説明するため、図中括弧内に図７（Ａ）の電極の符号を示している。保持容量１Ｃの一方の電極Ｄ１（ｇ）である第１金属配線は駆動トランジスタ１Ｂのゲートｇと接続され、他方の電極であるポリシリコンｐ−Ｓｉ（ｓ）は駆動トランジスタ１Ｂのソースｓと接続される。また、補助容量１Ｊの一方の電極Ｄ１（１Ｈ）である第１金属配線は有機ＥＬ素子１Ｄのカソード１Ｈに接続され、他方の電極であるポリシリコンｐ−Ｓｉ（ｓ）は駆動トランジスタ１Ｂのソースｓと接続される。
【００８０】
しかしながら、低温ポリシリコンプロセスにおいては、製造時のダストなどによるパタン欠陥を完全に避けることは極めて困難であるため、ＴＦＴ製造工程におけるレーザリペア技術も取り入れられている。その中でも、同層配線間でのパタン欠陥によるショートは層間配線間でのショートに比べて比率が非常に高い。
【００８１】
つまり、図９において、保持容量１Ｃおよび補助容量１Ｊの一方の電極Ｄ１は同一層（第１金属配線）で隣接して設けられているため、製造プロセス中にダスト等が配線間に付着しやすく、ショートする可能性がある。この配線間のショートは、図７（Ａ）に示す駆動トランジスタ１Ｂのゲートｇと有機ＥＬ素子１Ｄのカソード（駆動トランジスタ１Ｂのソースｓ）との間でのショートとなり、欠陥画素および転送方向前段での起動変動を起こす原因となる。
【００８２】
＜３．本実施形態の構成例＞
［画素回路］
図１０は、本実施形態の一例を示す画素電位設定を説明するための回路図である。画素回路は、有機ＥＬ素子１Ｄ、駆動トランジスタ１Ｂ、書き込みトランジスタ１Ａおよび保持容量１Ｃを有する。
【００８３】
具体的には、有機ＥＬ素子１Ｄのアノード電極と駆動トランジスタ１Ｂのソース電極とが接続され、駆動トランジスタ１Ｂのゲート電極と書き込みトランジスタ１Ａのソース電極またはドレイン電極とが接続されている。また、駆動トランジスタ１Ｂのゲート−ソース電極間に保持容量１Ｃが接続される。さらに、有機ＥＬ素子１Ｄのアノード（第１電極）−カソード（第２電極）間に補助容量１Ｊが接続されている。
【００８４】
信号線ＤＴＬは、書き込みトランジスタ１Ａのドレイン電極またはソース電極に接続されている。また、書き込みトランジスタ１Ａのゲート電極には、図示しない走査線が接続され、所定のタイミングが与えられる。電源供給線ＤＳＬは、駆動トランジスタ１Ｂのドレイン電極に接続されている。
【００８５】
このような画素回路の構成において、本実施形態では、保持容量１Ｃと補助容量１Ｊとが隣接して配置され、保持容量１Ｃの駆動トランジスタ１Ｂのゲート電極と導通する配線と、補助容量１Ｊの有機ＥＬ素子１Ｄのカソード電極と導通する配線とが異なる層に設けられている点に特徴がある。
【００８６】
また、本実施形態では、上記の画素回路の構成において、保持容量１Ｃの駆動トランジスタ１Ｂのソース電極と導通する配線と、補助容量１Ｊの有機ＥＬ素子１Ｄのアノード電極と導通する配線とが異なる層に設けられているものでもある。
【００８７】
これにより、保持容量１Ｃの駆動トランジスタ１Ｂのゲート電極と導通する配線と、補助容量１Ｊの有機ＥＬ素子１Ｄのカソード電極と導通する配線とが異なる層となるため、同一層に設けられる場合に比べて配線間でのショートを効果的に回避できるようになる。
【００８８】
ここで、これらの配線とは、基板上および基板上の絶縁膜上の平面に沿って設けられる主たる配線であり、層間に設けられるコンタクト等は含まない。本実施形態では、これらの配線のうち一方は第１金属配線で構成され、他方は第１金属配線にゲート絶縁膜を介して形成されたポリシリコンによって構成されている。
【００８９】
［システム構成］
図１１は、本実施形態の一例を示すシステム構成図である。図１１に示すように、有機ＥＬ表示装置１００は、画素（ＰＸＬＣ）１０１が行列状（マトリクス状）に２次元配置されてなる画素アレイ部１０２と、当該画素アレイ部１０２の周辺に配置され、各画素１０１を駆動する駆動部とを有する構成となっている。画素１０１を駆動する駆動部としては、例えば、水平駆動回路１０３、書き込み走査回路１０４および電源供給走査回路１０５が設けられている。
【００９０】
画素アレイ部１０２には、ｍ行ｎ列の画素配列に対して、画素行ごとに走査線ＷＳＬ−１〜ＷＳＬ−ｍと電源供給線ＤＳＬ−１〜ＤＳＬ−ｍとが配線され、画素列ごとに信号線ＤＴＬ−１〜ＤＴＬ−ｎが配線されている。これらの構成は図１に示すシステム構成と同じである。
【００９１】
［配線構造］
図１２、図１３は、本実施形態の一例における配線構造を説明する図で、（Ａ）は平面図、（Ｂ）（Ｃ）は（Ａ）におけるａ−ａ破線部断面図である。また、図１３は、図１２（Ａ）におけるｂ−ｂ破線部断面図である。図１２（Ａ）に示すパターンレイアウトのように、保持容量１Ｃと補助容量１Ｊとは、占有する面積とパターンレイアウト効率の観点から少なくとも互いのある一辺が隣接して配置される。
【００９２】
ここで、保持容量１Ｃは、一方の電極Ｄ１と他方の電極であるポリシリコンｐ−Ｓｉとによる平行平板で形成され、補助容量１Ｊは、一方の電極Ｄ１と他方の電極であるポリシリコンｐ−Ｓｉ’とによる平行平板で形成される。つまり、本実施形態では、保持容量１Ｃおよび補助容量１Ｊの他方の電極を構成するポリシリコンが一体ではなく分割されている。
【００９３】
さらに、保持容量１Ｃの駆動トランジスタ１Ｂのゲートｇと導通する電極と、補助容量１Ｊの有機ＥＬ素子１Ｄのカソード１Ｈと導通する電極とが異なる配線層に設けられている。すなわち、保持容量１Ｃの駆動トランジスタ１Ｂのゲートｇと導通する電極か補助容量１Ｊの有機ＥＬ素子１Ｄのカソード１Ｈと導通する電極の一方を第１金属配線の層、他方をポリシリコンｐ−Ｓｉの層で構成している。
【００９４】
図１２（Ｂ）および（Ｃ）は、各々具体的な配線例を示している。なお、図中括弧内に示される符号は図１０に示す電極の符号と対応している。
【００９５】
先ず、図１２（Ｂ）に示す具体例では、保持容量１Ｃは、第１金属配線である一方の電極Ｄ１（ｇ）に駆動トランジスタ１Ｂのゲートｇが接続され、他方の電極であるポリシリコンｐ−Ｓｉ（ｓ）に駆動トランジスタ１Ｂのソースｓが接続されている。また、補助容量１Ｊは、第１金属配線である一方の電極Ｄ１（ｓ）に駆動トランジスタ１Ｂのソースｓが接続され、他方の電極であるポリシリコンｐ−Ｓｉ’（１Ｈ）に有機ＥＬ素子１Ｄのカソード１Ｈを接続している。
【００９６】
これにより、駆動トランジスタ１Ｂのゲートｇと導通する保持容量１Ｃの電極Ｄ１（ｇ）と、有機ＥＬ素子１Ｄのカソード１Ｈと導通する補助容量１Ｊの電極（ポリシリコンｐ−Ｓｉ’（１Ｈ））とが異なる配線層に設けられることになる。つまり、これらの配線が同層にないことから、製造プロセスでダスト等によるショートが発生しにくい構造となる。
【００９７】
また、上記の配線構造は、保持容量１Ｃおよび補助容量１Ｊの他方の電極間についても同様に異なる配線層に設けられることになる。したがって、互いのレイヤ位置関係が斜め方向に絶縁層を介した層間方向となるので、同層レイヤと比較してパタンショートを引き起こす可能性は極めて低くなる。
【００９８】
次に、図１２（Ｃ）に示す具体例では、保持容量１Ｃは、第１金属配線に一方の電極Ｄ１（ｓ）に駆動トランジスタ１Ｂのソースｓが接続され、他方の電極であるポリシリコンｐ−Ｓｉ（ｇ）に駆動トランジスタ１Ｂのゲートｇが接続されている。また、補助容量１Ｊは、第１金属配線である一方の電極Ｄ１（１Ｈ）に有機ＥＬ素子１Ｄのカソード１Ｈが接続され、他方の電極であるポリシリコンｐ−Ｓｉ’（ｓ）に駆動トランジスタ１Ｂのソースｓが接続されている。つまり、この配線構造は、上記図１２（Ｂ）に示す各容量の電極の配線の接続関係が反対となったものである。
【００９９】
これにより、駆動トランジスタ１Ｂのゲートｇと導通する保持容量１Ｃの電極Ｄ１（ｇ）と、有機ＥＬ素子１Ｄのカソード１Ｈと導通する補助容量１Ｊの電極（ポリシリコンｐ−Ｓｉ’（１Ｈ））とが異なる配線層に設けられることになる。つまり、これらの配線が同層にないことから、製造プロセスでダスト等によるショートが発生しにくい構造となる。
【０１００】
また、上記の配線構造は、保持容量１Ｃおよび補助容量１Ｊの他方の電極間についても同様に異なる配線層に設けられることになる。したがって、互いのレイヤ位置関係が斜め方向に絶縁層を介した層間方向となるので、同層レイヤと比較してパタンショートを引き起こす可能性は極めて低くなる。
【０１０１】
図１３は、図１２（Ａ）におけるｂ−ｂ破線部断面図である。図１３では、図１２（Ｂ）に示す電極の配線関係となっている。先に説明したように、保持容量１Ｃの駆動トランジスタ１Ｂのソースｓと導通する電極（ポリシリコンｐ−Ｓｉ（ｓ））と、補助容量１Ｊの有機ＥＬ素子１Ｄのアノード（すなわち、駆動トランジスタ１Ｂのソースｓ）と導通する電極Ｄ１（ｓ）とは異なる配線層に設けられている。しかし、これらの電極は同一ノードであることから、各々の電極間を導通させる必要がある。
【０１０２】
したがって、図１３に示すように、補助容量１Ｊの電極Ｄ１（ｓ）には層間絶縁膜Ｍ１、Ｍ２を貫通するコンタクトホールＣＨ１を接続し、保持容量１Ｃの電極（ポリシリコンｐ−Ｓｉ（ｓ））には層間絶縁膜Ｍ２を貫通するコンタクトホールＣＨ２を接続し、これらを第２金属配線Ｄ２で導通させている。
【０１０３】
なお、図１２（Ｃ）に示す電極の配線関係では、図１３に示す保持容量１Ｃおよび補助容量１Ｊの各々の電極の接続関係を反対にすれば同様である。
【０１０４】
［駆動方法］
図１４は、本実施形態に係る表示装置の駆動方法を説明するタイミング波形図である。図１４に示すタイミング波形図は、図３に示すタイミング波形図と同様、発光期間、閾値補正期間、サンプリング期間＆移動度補正期間を繰り返している。
【０１０５】
上記説明した本実施形態の画素レイアウト（配線構造）によれば、保持容量１Ｃおよび補助容量１Ｊとが隣接されていても、駆動トランジスタ１Ｂのゲートｇと有機ＥＬ素子１Ｄのカソード１Ｈとのショートが発生しにくいため、欠陥画素の発生を低減できることになる。このため、上記のような駆動方法によって、図８に示す非発光の欠陥画素が発生せず、図８（Ｆ）〜（Ｊ）の期間で生じる映像信号線ＤＴＬの電位のカソード電位Ｖｃａｔｈへの引き込みも発生せず、輝度上昇画素も発生しないことになる。
【０１０６】
なお、上記実施形態では、画素１０１の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１０７】
また、画素１０１の構成として、２つのトランジスタ（Ｔｒ）と１つの容量素子（Ｃ）からなる２Ｔｒ／１Ｃの画素構成の場合を例としてが、本発明はこれに限定されず、例えば４つのトランジスタ（Ｔｒ）と１つの容量素子（Ｃ）からなる４Ｔｒ／１Ｃの画素構成など、他の画素構成であっても適用可能である。
【０１０８】
＜４．適用例＞
以上説明した本実施形態に係る表示装置は、一例として、図１５〜図１９に示す様々な電子機器に適用される。例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【０１０９】
このように、あらゆる分野の電子機器の表示装置として本実施形態に係る表示装置を用いることにより、表示画像の画質向上を図ることができるために、各種の電子機器において、良質な画像表示を行うことができる利点がある。
【０１１０】
なお、本実施形態に係る表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部１０２に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１１１】
以下に、本実施形態の表示装置が適用される電子機器の具体例について説明する。
【０１１２】
図１５は、本実施形態が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビテレビジョンセットは、フロントパネル１０８やフィルターガラス１０９等から構成される映像表示画面部１０７を含み、その映像表示画面部１０７として本実施形態による表示装置を用いることにより作成される。
【０１１３】
図１６は、本実施形態が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本実施形態による表示装置を用いることにより作製される。
【０１１４】
図１７は、本実施形態が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本実施形態による表示装置を用いることにより作製される。
【０１１５】
図１８は、本実施形態が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本実施形態による表示装置を用いることにより作製される。
【０１１６】
図１９は、本実施形態が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本実施形態による表示装置を用いることにより作製される。
【図面の簡単な説明】
【０１１７】
【図１】本発明の前提となるアクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】画素（画素回路）の具体的な構成例を示す回路図である。
【図３】本発明の前提となるアクティブマトリクス型有機ＥＬ表示装置の動作説明に供するタイミング波形図である。
【図４】本発明の前提となるアクティブマトリクス型有機ＥＬ表示装置の回路動作の説明図（その１）である。
【図５】本発明の前提となるアクティブマトリクス型有機ＥＬ表示装置の回路動作の説明図（その２）である。
【図６】本発明の前提となるアクティブマトリクス型有機ＥＬ表示装置の回路動作の説明図（その３）である。
【図７】駆動トランジスタのショートによる影響を説明する図である。
【図８】欠陥が生じた際のタイミング波形図である。
【図９】画素の配線構造を説明する図で、（Ａ）は平面図、（Ｂ）（Ｃ）は（Ａ）における破線部断面図である。本実施形態の一例を示す画素電位設定を説明するための回路図である。
【図１０】本実施形態の一例を示す画素電位設定を説明するための回路図である。
【図１１】本実施形態の一例を示すシステム構成図である。
【図１２】本実施形態の一例における配線構造を説明する図（その１）である。
【図１３】本実施形態の一例における配線構造を説明する図（その２）である。
【図１４】本実施形態に係る表示装置の駆動方法を説明するタイミング波形図である。
【図１５】本実施形態が適用されるテレビジョンセットの外観を示す斜視図である。
【図１６】本実施形態が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１７】本実施形態が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図１８】本実施形態が適用されるビデオカメラの外観を示す斜視図である。
【図１９】本実施形態が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【符号の説明】
【０１１８】
１００…有機ＥＬ表示装置、１０１…画素（画素回路）、１０２…画素アレイ部、１０３…水平駆動回路、１０４…書き込み走査回路、１０５…電源供給走査回路、１Ａ…書き込みトランジスタ、１Ｂ…駆動トランジスタ、１Ｃ…保持容量、１Ｄ…有機ＥＬ素子、１Ｊ…補助容量、ＤＳＬ−１〜ＤＳＬ−ｍ…電源供給線、ＤＴＬ−１〜ＤＴＬ−ｎ…信号線、ＷＳＬ−１〜ＷＳＬ−ｍ…走査線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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