(57)【要約】      （修正有）【課題】不揮発性強誘電体メモリ装置において、駆動信号の速度を向上させる。【解決手段】不揮発性強誘電体メモリ装置は、セルアレイブロックの強誘電体メモリセルに連結された第１の信号ディコーダブロック２０及び第２の信号ディコーダブロック３０を含んで構成されており、セルアレイブロックの外郭に配置し、信号ディコーダ領域を２つに分けて制御することにより、面積を縮小した。メモリ装置の制御回路ブロックは、アドレス遷移検出手段を含むアドレス制御回路を含んで構成される。【選択図】図４
2010044854.tif 000002
【特許請求の範囲】
【請求項１】
複数のメインビットライン及び複数のメモリセルが連結されたサブビットラインを含む複数のサブメモリセルアレイブロックを含んで構成された複数のセルアレイブロック、並びに
前記メモリセルにデータを貯蔵し、貯蔵されたデータを読み出すためのアドレス制御回路を含む制御回路ブロックを含んでなり、
前記アドレス制御回路は、
クロックイネーブル信号に応じてアドレスパッドを介し入力されたアドレスパッド信号をバッファリングするアドレスバッファ、
動作制御信号に応じて前記アドレスバッファの出力信号をラッチするアドレスラッチ、及び
クロックイネーブル信号に応じて前記アドレスラッチの出力信号の遷移時点を検出するアドレス遷移検出手段を含む
ことを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
前記アドレスバッファは、
前記アドレスパッド信号及びクロックイネーブル信号を論理和する論理手段、及び
前記論理手段の出力信号をバッファリングするバッファリング手段を含む
ことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項３】
前記アドレスバッファは、前記アドレスパッド信号が入力される入力端子に連結された静電気防止回路を追加して含む
ことを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記アドレスラッチは、
前記動作制御信号に応じて前記アドレスバッファの出力信号を選択的に伝送する第１の伝送手段、
相互の入力と出力が相互接続し、前記第１の伝送手段から選択的に伝送された出力信号をラッチするラッチ手段、及び
前記動作制御信号に応じ、前記ラッチ手段の出力信号を選択的に前記ラッチ手段の入力端子に伝送する第２の伝送手段を含む
ことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記アドレス遷移検出手段は、
前記アドレスラッチの出力信号を一定時間遅延する遅延手段、
前記クロックイネーブル信号に応じて前記アドレスラッチの出力信号及び前記遅延手段の出力信号を論理和する論理手段、及び
前記論理手段の出力信号に応じて前記アドレスラッチの出力信号の遷移時点を検出したアドレス遷移検出信号を出力する駆動手段を含む
ことを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項６】
前記駆動手段は、前記論理手段の出力信号に応じて前記アドレス遷移検出信号をプルダウンするプルダウン手段を含む
ことを特徴とする請求項５に記載の不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性強誘電体メモリ装置に関し、より詳しくは、ワードライン／プレートラインディコーダを分離してセルアレイブロックの外郭に配置し、信号ディコーダ領域を２つに分けて制御することにより、面積を縮小し、駆動信号の速度を向上させることができる不揮発性強誘電体メモリ装置に関する。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ（Ferroelectric Random Access Memory：ＦＲＡＭ）は、ＤＲＡＭ(Dynamic Random Access Memory)と類似するデータ処理速度を有し、電源のオフ時にもデータが保存される特性（不揮発性）のため、次世代記憶素子として注目されている。
【０００３】
ＦＲＡＭは、ＤＲＡＭと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により、電界を除去してもデータが消失されない。
【０００４】
特に、米国特許公報 第６，３０１，１４５号では第１のセルストリング(cell string)と第２のセルストリングに連結された一対の強誘電体キャパシタを用いて非常に小さいセルの大きさを維持し、データを破壊すること無しに安定的なアクセスを保証することができる発明を示している。
【０００５】
図１は、一般的な強誘電体のヒステリシス曲線を示すグラフである。強誘電体のヒステリシス曲線は、電界Ｖにより誘起された分極が電界Ｖを除去しても残留分極（又は自発分極）の存在により電荷Ｐが消滅せず、一定量の電荷Ｐ（ｄ又はａ）を維持することを示している。不揮発性強誘電体メモリセルは、図１のｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に貯蔵されるデータに応用したものである。
【０００６】
以下、従来の技術に係る不揮発性強誘電体メモリ装置を、図面を参照して説明する。
【０００７】
図２は、従来の技術に係る不揮発性強誘電体メモリの単位セルを示す図である。不揮発性強誘電体メモリの単位セルは、一方向に形成されたビットラインＢＬ、ビットラインＢＬと直角に交差する方向に形成されたワードラインＷＬ、ワードラインＷＬと一定の間隔を置いてワードラインＷＬと同一の方向に形成されたプレートラインＰＬ、ゲートがワードラインＷＬに連結されドレーンがビットラインＢＬに連結されたトランジスタＴ１、及び２つの端子のうち１つの端子が前記トランジスタＴ１のソースに連結され他の端子がプレートラインＰＬに連結された強誘電体キャパシタＦＣ１を含んで構成されている。
【０００８】
このような構成を有する従来の技術に係る不揮発性強誘電体メモリ装置のデータ入出力動作を、図面を参照して説明すると次の通りである。
【０００９】
図３ａは、従来の技術に係る不揮発性強誘電体メモリ装置の書き込みモード（write mode）の動作を示すタイミング波形図である。先ず、書き込みモードの場合、外部から印加されるチップイネーブル信号ＣＥＢがハイレベルからローレベルに活性化され、次いで、入力されたアドレスがディコードされ、該当ワードラインＷＬがイネーブルされ、すなわち、ワードラインＷＬの電位がローレベルからハイレベルに遷移してセルが選択される。このように、ワードラインＷＬがハイレベル状態を維持している間に、該当プレートラインＰＬには順次一定区間のハイレベル信号と一定区間のローレベル信号が印加される。
【００１０】
そして、選択されたセルに論理１又は０値を書き込むため、該当ビットラインＢＬにハイレベル又はローレベルの入力されたデータ信号ＤＩＮを印加する。すなわち、ビットラインＢＬにハイレベル信号を印加し、ワードラインＷＬに印加される信号がハイレベル状態の区間でプレートラインＰＬに印加される信号がローレベルであれば、強誘電体キャパシタＦＣ１には論理１値が書き込まれる。そして、ビットラインＢＬにローレベル信号を印加し、プレートラインＰＬに印加される信号がハイレベル信号であれば、強誘電体キャパシタＦＣ１には論理０値が書き込まれる。
【００１１】
図３ｂは、従来の技術に係る不揮発性強誘電体メモリ装置の読み出しモード（read mode）の動作を示すタイミング波形図である。外部でチップイネーブル信号ＣＥＢをハイレベルからローレベルに活性化させると、全てのビットラインＢＬはローレベル電圧に等電位化される。
【００１２】
そして、各ビットラインＢＬを活性化させた後アドレスをディコードし、ディコードされたアドレスにより該当ワードラインＷＬがイネーブルされ、すなわち、ワードラインＷＬの電位がローレベルからハイレベルに遷移してセルが選択される。
【００１３】
選択されたセルのプレートラインＰＬにハイレベル信号を印加し、強誘電体メモリに貯蔵された論理１値に対応するデータを破壊させる。もし、強誘電体メモリに論理０値が貯蔵されていれば、それに対応するデータは破壊されない。
【００１４】
このように破壊されたデータと破壊されないデータは、前述のヒステリシス曲線の原理により互いに異なる値を出力することになり、センスアンプは論理１値又は論理０値をセンシングすることになる。すなわち、データが破壊される場合は、図１のヒステリシス曲線においてｄからｆに変更される場合であり、データが破壊されない場合は、ａからｆに変更される場合である。
【００１５】
したがって、一定時間が経過した後センスアンプイネーブル信号ＳＥＮが活性化されてセンスアンプがイネーブルされると、データが破壊された場合は増幅されて論理０値を出力する。
【００１６】
このように、センスアンプでデータを出力した後は元のデータに復元しなければならないため、該当ワードラインＷＬにハイレベル信号を印加した状態でプレートラインＰＬをハイレベルからローレベルに非活性化させる。
【００１７】
このような従来の技術に係る不揮発性強誘電体メモリ装置においては、データの貯蔵容量が増加し、高集積度の強誘電体メモリ装置を実現するために多数の周辺回路等が必要となって、メモリ装置の面積が増加するという問題点があった。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】米国特許公報 第６，３０１，１４５号
【発明の概要】
【発明が解決しようとする課題】
【００１９】
前記の問題点を解決するためのこの発明の目的は、不揮発性強誘電体メモリ装置において、ワードライン／プレートラインディコーダを分離してセルアレイブロックの外郭に配置し、信号ディコーダ領域を２つに分けて制御することにより、面積を縮小し、駆動信号の速度を向上させることにある。
【００２０】
前記の問題点を解決するためのこの発明の他の目的は、不揮発性強誘電体メモリ装置において、ワードライン／プレートライン駆動部の数を減少させることができるため、別の層を利用してそれぞれの信号を配置することによりワードライン／プレートライン駆動部の面積を減少させることにある。
【００２１】
前記の問題点を解決するための本発明のさらに他の目的は、ワードラインをプレートラインより一定時間先に活性化させた後、その期間の間にサブビットラインプルダウン信号を引き続き活性化してセル貯蔵ノードが接地レベルに初期化され、初期化が完了した後にサブビットラインプルダウン信号を非活性化してプレートラインを活性化させ、ワードラインをプレートラインより一定時間先に非活性化させた後にプレートラインを非活性化させるため、マルチビットセルを具現するに際し初期のセル貯蔵ノードの状態を安定させ、センシングマージンを向上させることにある。
【課題を解決するための手段】
【００２２】
この発明に係る不揮発性強誘電体メモリ装置は、複数のメインビットライン及び複数のメモリセルが連結されたサブビットラインを含む複数のサブメモリセルアレイブロックを含んで構成された複数のセルアレイブロック、前記各セルアレイブロックの前記メモリセルを選択する複数の駆動手段、及び前記複数の駆動手段にディコーディング信号を印加し、前記各セルアレイブロックに対応する複数のディコーダを含んでなり、前記各ディコーダは、前記該当する駆動手段に印加する前記ディコーディング信号を発生する第１のサブディコーダ及び前記該当する駆動手段を選択する信号を発生する第２のサブディコーダを含むことを特徴とする。
【００２３】
前記サブビットラインに印加されたデータの電圧により、前記メインビットラインの電位を前記データの電圧に設ける電流調整手段をさらに含むことを特徴とする。
【００２４】
前記サブビットラインを昇圧電圧にプルアップさせるプルアップ手段をさらに含むことを特徴とする。
【００２５】
再貯蔵及び書込み動作時に、前記サブビットラインと前記メインビットラインを相互連結するスイッチ手段をさらに含むことを特徴とする。
【００２６】
前記スイッチ手段は、再貯蔵及び書込み動作時に昇圧電圧でイネーブルされる制御信号により制御されることを特徴とする。
【００２７】
前記メインビットラインが一定の負荷値を有するように制御する複数の負荷制御手段をさらに含むことを特徴とする。
【００２８】
前記駆動手段は、前記第１のサブディコーダから出力された出力信号等のバス等、及び前記第２のサブディコーダから出力された出力信号等のバス等が交差する領域に形成されることを特徴とする。
【００２９】
前記駆動手段は、前記第２のサブディコーダの出力信号に応じて前記第１のサブディコーダの信号を該当する駆動ラインに選択的に印加する第１のスイッチ手段、及び前記第２のサブディコーダの出力信号に応じて該当する駆動ラインをプルダウンする第２のスイッチ手段を含んで構成されることを特徴とする。
【００３０】
前記駆動手段は、ゲート制御信号に応じて前記第２のサブディコーダの出力信号を前記第１のスイッチ手段の制御端子に選択的に伝送する第３のスイッチ素子を追加して含むことを特徴とする。
【００３１】
前記第１のサブディコーダは、前記ゲート制御信号を発生する発生手段を追加して含むことを特徴とする。
【００３２】
前記第２のサブディコーダは、前記ゲート制御信号を発生する発生手段を追加して含むことを特徴とする。
【００３３】
前記各駆動手段は、階層的信号ライン構造を有することを特徴とする。
【００３４】
前記各駆動手段を構成する素子等に前記第２のサブディコーダの出力信号を印加するための少なくとも１つの中間連結層が形成されることを特徴とする。
【００３５】
前記第１のサブディコーダは、レベルシフターを含むことを特徴とする。
【００３６】
この発明に係る不揮発性強誘電体メモリ装置は、複数のメインビットライン及び複数のメモリセルが連結されたサブビットラインを含む複数のサブメモリセルアレイブロックを含んで構成された少なくとも１つ以上のセルアレイブロック、及び前記メモリセルに貯蔵されたデータをセンシング及び増幅する複数のセンスアンプを含むセンスアンプアレイブロックを含む複数の単位メモリブロック、前記各セルアレイブロックの前記メモリセルを選択する複数の駆動手段、及び前記複数の駆動手段にディコーディング信号を印加し、前記各単位メモリブロックに対応する複数のディコーダを含むが、前記各ディコーダは前記該当する駆動手段に印加する前記ディコーディング信号を発生する第１のサブディコーダ及び前記複数の単位メモリブロック等が共有し、前記該当する駆動手段を選択する信号を発生する第２のサブディコーダを含むことを特徴とする。
【００３７】
前記少なくとも１つ以上のセルアレイブロックは、１つのセンスアンプアレイブロックを共有することを特徴とする。
【００３８】
この発明に係る不揮発性強誘電体メモリ装置は、複数のメインビットライン及び複数のメモリセルが連結されたサブビットラインを含む複数のサブメモリセルアレイブロックを含んで構成された複数のセルアレイブロック、前記メモリセルにデータを貯蔵し、貯蔵されたデータを読み出すためのアドレス制御回路を含む制御回路ブロックを含むが、前記アドレス制御回路はクロックイネーブル信号に応じてアドレスパッドを介し入力されたアドレスパッド信号をバッファリングするアドレスバッファ、動作制御信号に応じて前記アドレスバッファの出力信号をラッチするアドレスラッチ、及びクロックイネーブル信号に応じて前記アドレスラッチの出力信号の遷移時点を検出するアドレス遷移検出手段を含むことを特徴とする。
【００３９】
前記アドレスバッファは、前記アドレスパッド信号及びクロックイネーブル信号を論理和する論理手段、及び前記論理手段の出力信号をバッファリングするバッファリング手段を含むことを特徴とする。
【００４０】
前記アドレスバッファは、前記アドレスパッド信号が入力される入力端子に連結された静電気防止回路を追加して含むことを特徴とする。
【００４１】
前記アドレスラッチは、前記動作制御信号に応じて前記アドレスバッファの出力信号を選択的に伝送する第１の伝送手段、相互の入力と出力が相互接続して前記第１の伝送手段から選択的に伝送された出力信号をラッチするラッチ手段、及び前記動作制御信号に応じて前記ラッチ手段の出力信号を選択的に前記ラッチ手段の入力端子に伝送する第２の伝送手段を含むことを特徴とする。
【００４２】
前記アドレス遷移検出手段は、前記アドレスラッチの出力信号を一定時間遅延する遅延手段、前記クロックイネーブル信号に応じて前記アドレスラッチの出力信号及び前記遅延手段の出力信号を論理和する論理手段、及び前記論理手段の出力信号に応じて前記アドレスラッチの出力信号の遷移時点を検出したアドレス遷移検出信号を出力する駆動手段を含むことを特徴とする。
【００４３】
前記駆動手段は、前記論理手段の出力信号に応じて前記アドレス遷移検出信号をプルアップするプルアップ手段、及び前記論理手段の出力信号に応じて前記アドレス遷移検出信号をプルダウンするプルダウン手段を含むことを特徴とする。
【００４４】
前述の目的及びその他の目的と、この発明の特徴及び利点は、図面と関連した次の詳細な説明を介してより明らかになる。
【発明の効果】
【００４５】
前述のように、この発明に係る不揮発性強誘電体メモリ装置は、信号ディコーダ領域を２つに分けて制御することにより、面積を縮小し、駆動信号の速度を向上させることができる効果がある。さらに、ワードライン／プレートライン駆動部の数を減少させることができるため、他の層を利用してそれぞれの信号を配置することによりワードライン／プレートラインディコーダ部の面積を縮小することができる効果がある。さらに、マルチビットセルを実現することにおいて、初期のセル貯蔵ノードの状態を安定させ、センシングマージンを向上させることができる効果がある。
【図面の簡単な説明】
【００４６】
【図１】一般的な強誘電体のヒステリシス曲線を示すグラフである。
【図２】従来の技術に係る不揮発性強誘電体メモリ装置の単位セルを示す回路図である。
【図３ａ】従来の技術に係る不揮発性強誘電体メモリ装置の動作を示すタイミング波形図である。
【図３ｂ】従来の技術に係る不揮発性強誘電体メモリ装置の動作を示すタイミング波形図である。
【図４】この発明に係る不揮発性強誘電体メモリ装置を示すブロック図である。
【図５】図４に示したブロック図においてセルアレイブロックを詳しく示すブロック図である。
【図６】図５に示したブロック図においてサブセルアレイブロックの詳細な回路を示す回路図である。
【図７】図５に示したブロック図においてメインビットラインプルアップ制御部の詳細な回路を示す回路図である。
【図８】図５に示したブロック図においてメインビットライン負荷制御部の詳細な回路を示す回路図である。
【図９】図４に示したブロック図においてカラム選択制御ブロックの詳細な回路を示す回路図である。
【図１０】図４に示したこの発明に係る不揮発性強誘電体メモリ装置のライト動作を示すタイミング波形図である。
【図１１】図４に示したこの発明に係る不揮発性強誘電体メモリ装置のリード動作を示すタイミング波形図である。
【図１２】図４に示したブロック図において、第１の信号ディコーダブロック及び第２の信号ディコーダブロックの詳細なブロック図と、ワードラインＷＬ／プレートラインＰＬ駆動部を示すブロック図である。
【図１３】図４に示したブロック図において、第１の信号ディコーダブロック及び第２の信号ディコーダブロックの詳細なブロック図と、ワードラインＷＬ／プレートラインＰＬ駆動部を示すブロック図である。
【図１４】図１２及び図１３に示したワードラインＷＬ／プレートラインＰＬ駆動部の１つの実施の形態の詳細な回路を示す回路図である。
【図１５】図１４に示したワードライン駆動部の動作を示すタイミング波形図である。
【図１６】図１２及び図１３に示したワードラインＷＬ／プレートラインＰＬ駆動部の他の実施の形態の詳細な回路を示す回路図である。
【図１７】図１６に示したプレートライン駆動部の動作を示すタイミング波形図である。
【図１８】図１２及び図１３に示したブロック図において、第１の信号ディコーダブロックを構成する複数の第１の信号ディコーダ部のうち１つの詳細な回路を示す回路図である。
【図１９】図１２及び図１３に示したブロック図において、第２の信号ディコーダブロックを構成する複数の第２の信号ディコーダ部のうち１つの詳細な回路を示す回路図である。
【図２０】図１２及び図１３に示したブロック図において、ゲート昇圧電圧を発生するゲート昇圧電圧発生部の詳細な回路を示す回路図である。
【図２１】図１４に示したワードライン駆動部のレイアウト断面を示す断面図である。
【図２２】この発明に係る不揮発性強誘電体メモリ装置の他の実施の形態を示すブロック図である。
【図２３】この発明に係る不揮発性強誘電体メモリ装置のさらに他の実施の形態を示すブロック図である。
【図２４】強誘電体メモリ装置の制御回路ブロックにおいてアドレス遷移検出回路の詳細なブロックを示すブロック図である。
【図２５】図２４に示したブロック図においてアドレスバッファの詳細な回路を示す回路図である。
【図２６】図２４に示したブロック図においてアドレスラッチの詳細な回路を示す回路図である。
【図２７】図２４に示したブロック図においてアドレス遷移検出部の詳細な回路を示す回路図である。
【図２８】図２４に示したアドレス遷移検出回路の動作を示すタイミング波形図である。
【発明を実施するための形態】
【００４７】
以下、図面を参照してこの発明の実施の形態を詳しく説明する。
【００４８】
図４は、この発明に係る不揮発性強誘電体メモリ装置の内部配置構成を示すブロック図である。
【００４９】
不揮発性強誘電体メモリ装置は、複数のメモリセルを含むセルアレイブロック１０、セル動作を制御する信号等をディコーディングする第１の信号ディコーダブロック及び第２の信号ディコーダブロック２０、３０、カラムアドレスに従い該当メインビットラインを選択するカラム選択制御ブロック４０、制御信号発生回路、バッファ、ディコーダ及びセンスアンプアレイ等制御回路等が形成される制御回路ブロック５０、及びカラム選択制御ブロック４０により選択されたメインビットラインに印加されたデータを制御回路ブロック５０に伝達するか、又は制御回路ブロック５０に入力されたデータをセルアレイブロック１０に伝達するデータバスＤＢを含んで構成される。
【００５０】
ここで、カラム選択制御ブロック４０はセルアレイブロック１０とデータバスＤＢとの間に形成され、第１の信号ディコーダブロック２０はカラム選択制御ブロック４０が形成されたセルアレイブロック１０の反対側に形成され、第２の信号ディコーダブロック３０はセルアレイブロック１０と制御回路ブロック５０との間に形成される。さらに、第１の信号ディコーダブロック２０及び第２の信号ディコーダブロック３０は、ワードラインＷＬ／プレートラインＰＬの駆動に関連した回路等である。
【００５１】
図５は、図４に示したブロック図においてセルアレイブロック１０の内部構成の詳細なブロックを示す図である。
【００５２】
セルアレイブロック１０は、複数のサブセルアレイブロック１１、メインビットラインに負荷の役割を果たすメインビットライン負荷制御部１２、及びメインビットラインをプルアップさせるメインビットラインプルアップ制御部１３を含む。
【００５３】
図６は、図５に示したブロック図において、サブセルアレイブロック１１の詳細な回路を示す図である。ここでは、オープンビットライン(open bit line)構造を有する場合を例に挙げて説明する。
【００５４】
サブセルアレイブロック１１は、複数の単位サブセルアレイブロックＳＣＡＵ０を含んで構成される。
【００５５】
単位サブセルアレイブロックＳＣＡＵ０は、ワードラインＷＬ０〜ＷＬｎとプレートラインＰＬ０〜ＰＬｎに連結され、同一のサブビットラインＳＢＬ０に連結された複数の単位セルＭＣ０〜ＭＣｎ、メインビットラインＭＢＬ０と接地電圧ＶＳＳとの間に直列連結され、サブビットラインＳＢＬ０の電圧に従いメインビットラインＭＢＬ０の電流を調節する電流調節ＮＭＯＳトランジスタＮＭ１、及びメインビットラインプルダウン信号ＭＢＰＤに応じてＮＭＯＳトランジスタＮＭ１により伝送された電流を接地電圧ＶＳＳに伝達するメインビットラインプルダウンＮＭＯＳトランジスタＮＭ２、サブビットラインプルダウン信号ＳＢＰＤに応じてサブビットラインＳＢＬ０を接地電圧ＶＳＳに設けるプルダウンＮＭＯＳトランジスタＮＭ３、スイッチ制御信号ＳＢＳＷ１に応じてメインビットラインＭＢＬ０に印加されたデータをサブビットラインＳＢＬ０に選択的に伝送するスイッチＮＭＯＳトランジスタＮＭ４、及びスイッチ制御信号ＳＢＳＷ２に応じてサブビットラインプルアップ信号ＳＢＰＵの電位にそれぞれプルアップさせるサブビットラインプルアップＮＭＯＳトランジスタＮＭ５を含んで構成される。
【００５６】
ここで、他の単位サブセルアレイブロックは、前記の単位サブセルアレイブロックＳＣＡＵ０と同一の素子で同様に構成される。
【００５７】
メインビットラインＭＢＬ０は、一回のセル動作に対し複数のサブビットラインＳＢＬ０〜ＳＢＬｎのうち１つのサブビットラインＳＢＬ０が連結される。
【００５８】
すなわち、複数のサブビットライン選択信号ＳＢＳＷ１のうち１つのサブビットライン選択信号ＳＢＳＷ１を活性化させ、全体のビットライン負荷を１つのサブビットラインＳＢＬ０の負荷の大きさに減少させることができる。
【００５９】
図７は、図５に示したブロック図においてメインビットラインプルアップ制御部１３の詳細な回路を示す図である。
【００６０】
メインビットラインプルアップ制御部１３は、メインビットラインプルアップ制御信号ＭＢＰＵＣに応じてメインビットラインＭＢＬに昇圧電圧ＶＰＰ又は電源電圧ＶＣＣを印加するプルアップＰＭＯＳトランジスタで構成される。
【００６１】
メインビットラインプルアップ制御部１３を構成するＰＭＯＳトランジスタは、プリチャージ時にメインビットラインＭＢＬを昇圧電圧ＶＰＰ又は電源電圧ＶＣＣにプルアップさせる役割を果たす。
【００６２】
図８は、図５に示したブロック図においてメインビットライン負荷制御部１２の詳細な回路を示す図である。
【００６３】
メインビットライン負荷制御部１２は、メインビットライン制御信号ＭＢＬＣに応じて昇圧電圧ＶＰＰ又は電源電圧ＶＣＣとメインビットラインＭＢＬとの間に連結された抵抗、すなわち負荷の役割を果たす負荷ＰＭＯＳトランジスタで構成される。すなわち、メインビットライン負荷制御部１２を構成するＰＭＯＳトランジスタがターンオンされると負荷として駆動され、メインビットラインＭＢＬに電圧でない電流が流れるように設ける。
【００６４】
図９は、図４に示したブロック図においてカラム選択制御ブロック４０の詳細な回路を示す図である。ここでは、１つのメインビットラインＭＢＬ０に対し制御回路が連結された場合を例に挙げて図示したが、実際は複数のメインビットラインに対しそれぞれ制御回路が連結される。
【００６５】
カラム選択制御ブロック４０は、カラム選択制御信号ＣＳＮ、ＣＳＰにより制御され、メインビットラインＭＢＬに印加されたデータを選択的にデータバスＤＢに伝送する伝送ゲート(transmission gate)から構成された複数の制御回路で構成される。
【００６６】
図１０は、図４に示したこの発明に係る不揮発性強誘電体メモリ装置のライト動作を示すタイミング波形図である。
【００６７】
先ず、サブビットラインＳＢＬが接地電圧ＶＳＳにプリチャージされ、メインビットラインＭＢＬは電源電圧ＶＣＣにプリチャージされる（ｔ０、ｔ１）。
【００６８】
ワードラインＷＬにプレートラインＰＬより先に昇圧電圧ＶＰＰが印加され（ｔ２）、次いで、プレートラインＰＬに昇圧電圧ＶＰＰが印加され単位セルＭＣに貯蔵されたデータがサブビットラインＳＢＬに伝達される。
【００６９】
ここで、ワードラインＷＬにプレートラインＰＬより先に昇圧電圧を印加する理由は、初期のセル貯蔵ノード(cell storage node)の状態を安定させてセンシングマージンを向上させるためである。さらに、ワードラインＷＬに昇圧電圧ＶＰＰが印加され、プレートラインＰＬに昇圧電圧ＶＰＰが印加されるまでの区間（ｔ２）の間サブビットラインプルダウン信号ＳＢＰＤがハイレベルを維持しているため、セル貯蔵ノードが接地レベル(ground level)に初期化される。
【００７０】
このとき、メインビットラインＭＢＬのレベルは、メインビットラインプルダウン信号ＭＢＰＤがハイレベルであるため、サブビットラインＳＢＬの電圧レベルほど低くなることになる（ｔ３）。
【００７１】
メインビットラインＭＢＬのレベルが十分低くなるとセンスアンプイネーブル信号ＳＥＮがハイレベルとなり、メインビットラインＭＢＬのレベルはセンスアンプにより増幅される（ｔ４）。
【００７２】
センスアンプによりメインビットラインＭＢＬに印加されたデータが十分増幅されると、サブビットラインプルダウン信号ＳＢＰＤがハイレベルとなってサブビットラインＳＢＬは接地電圧ＶＳＳにプルダウンされ、メインビットラインＭＢＬはメインビットラインプルアップ信号ＭＢＰＵＣが昇圧電圧ＶＰＰレベルを維持しているため電源電圧ＶＣＣにプルアップされる（ｔ５）。このとき、プレートラインＰＬのレベルは、接地電圧ＶＳＳに遷移する。
【００７３】
サブビットラインスイッチ信号ＳＢＳＷ２が昇圧電圧ＶＰＰを維持している状態で、サブビットラインプルアップ信号ＳＢＰＵのレベルが昇圧電圧ＶＰＰレベルに遷移すると、セルフブースティング効果(self boosting effect)によりサブスイッチ信号ＳＢＳＷ２のレベルが昇圧電圧ＶＰＰより高い電圧に昇圧(boost)される。したがって、サブビットラインＳＢＬのレベルは、昇圧電圧ＶＰＰレベルまで上昇する。
【００７４】
さらに、ワードラインＷＬが昇圧電圧ＶＰＰレベルを維持した状態でサブビットラインＳＢＬのレベルが昇圧電圧ＶＰＰレベルとなり、セルフブースティング効果によりワードラインＷＬの電圧レベルが昇圧電圧ＶＰＰより高い電圧に昇圧する。したがって、プレートラインＰＬが接地電圧ＶＳＳレベルを維持した状態でワードラインＷＬが昇圧電圧ＶＰＰより高い電圧に昇圧しているため、全ての単位セルＭＣのキャパシタＦＣに昇圧電圧ＶＰＰが貯蔵される（hidden “１（ＶＰＰ）” write）（ｔ６）。
【００７５】
次に、データＤＩＮが入力されると、メインビットラインＭＢＬが入力されたデータＤＩＮに該当する電圧レベルとなり、サブビットラインスイッチ信号ＳＢＳＷ１が昇圧電圧ＶＰＰに遷移し、メインビットラインＭＢＬに印加された該当する電圧レベルによりサブビットラインＳＢＬが同一の電圧レベルとなる。したがって、単位セルＭＣのキャパシタＦＣには入力されたデータに該当する電圧レベルが貯蔵される（write operation）（ｔ７）。このとき、選択されていない他のメモリセルＭＣ等は、以前のデータを再び貯蔵する再貯蔵(restore)動作を行う。
【００７６】
再貯蔵動作が完了した後は、ワードラインＷＬがプレートラインＰＬより先に接地レベルに非活性化させることにより（ｔ８）、セル貯蔵ノードを安定化させることができる。
【００７７】
次に、サブビットラインＳＢＬは接地電圧ＶＳＳにプリチャージされ、メインビットラインＭＢＬは電源電圧ＶＣＣにプリチャージされる（ｔ９）。
【００７８】
図１１は、図４に示したこの発明に係る不揮発性強誘電体メモリ装置のリード動作を示すタイミング波形図である。
【００７９】
先ず、サブビットラインＳＢＬは、接地電圧ＶＳＳにプリチャージし、メインビットラインＭＢＬは、電源電圧ＶＣＣにプリチャージする（ｔ０、ｔ１）。
【００８０】
ワードラインＷＬにプレートラインＰＬより先に昇圧電圧ＶＰＰが印加され（ｔ２）、次いで、プレートラインＰＬに昇圧電圧ＶＰＰが印加されて単位セルＭＣに貯蔵されたデータがサブビットラインＳＢＬに伝達される。
【００８１】
ここで、ワードラインＷＬにプレートラインＰＬより先に昇圧電圧を印加する理由は、初期のセル貯蔵ノード(cell storage node)の状態を安定させてセンシングマージンを向上させるためである。さらに、ワードラインＷＬに昇圧電圧ＶＰＰが印加されプレートラインＰＬに昇圧電圧ＶＰＰが印加されるまでの区間（ｔ２）の間、サブビットラインプルダウン信号ＳＢＰＤがハイレベルを維持しているため、セル貯蔵ノードが接地レベル(ground level)に初期化される。
【００８２】
このとき、メインビットラインＭＢＬのレベルは、メインビットラインプルダウン信号ＭＢＰＤがハイレベルであるため、サブビットラインＳＢＬの電圧レベルほど低くなることになる（ｔ３）。
【００８３】
メインビットラインＭＢＬのレベルが十分低くなるとセンスアンプイネーブル信号ＳＥＮがハイレベルとなり、メインビットラインＭＢＬのレベルをセンスアンプを利用して増幅する（ｔ４）。
【００８４】
センスアンプによりメインビットラインＭＢＬに印加されたデータが十分増幅されると、入／出力バスＩＯを介して外部に出力される。
【００８５】
一方、センスアンプによりメインビットラインＭＢＬに印加されたデータが十分増幅された後は、サブビットラインプルダウン信号ＳＢＰＤがハイレベルとなってサブビットラインＳＢＬは接地電圧ＶＳＳにプルダウンされ、メインビットラインＭＢＬはメインビットラインプルアップ信号ＭＢＰＵＣが昇圧電圧ＶＰＰレベルを維持しているため電源電圧ＶＣＣにプルアップされる（ｔ５）。このとき、プレートラインＰＬのレベルは接地電圧ＶＳＳに遷移させる。
【００８６】
サブビットラインスイッチ信号ＳＢＳＷ２が昇圧電圧ＶＰＰを維持している状態で、サブビットラインプルアップ信号ＳＢＰＵのレベルを昇圧電圧ＶＰＰレベルに遷移すると、セルフブースティング効果(self boosting effect)によりサブスイッチ信号ＳＢＳＷ２のレベルが昇圧電圧ＶＰＰより高い電圧に昇圧する。したがって、サブビットラインＳＢＬのレベルは、昇圧電圧ＶＰＰレベルまで上昇する。
【００８７】
さらに、ワードラインＷＬが昇圧電圧ＶＰＰレベルを維持した状態でサブビットラインＳＢＬのレベルが昇圧電圧ＶＰＰレベルとなり、セルフブースティング効果によりワードラインＷＬの電圧レベルが昇圧電圧ＶＰＰより高い電圧に昇圧する。したがって、プレートラインＰＬが接地電圧ＶＳＳレベルを維持した状態でワードラインＷＬが昇圧電圧ＶＰＰより高い電圧に昇圧しているため、全ての単位セルＭＣのキャパシタＦＣにデータレベルに該当する昇圧電圧ＶＰＰが貯蔵される（hidden “１（ＶＰＰ）” write）（ｔ６）。
【００８８】
次に、選択されないメモリセルＭＣに貯蔵されていたデータ等は、センスアンプにより増幅してラッチされているため、メインビットラインＭＢＬが各メモリセルＭＣに貯蔵されていたデータに該当する電圧レベルとなり、サブビットラインスイッチ信号ＳＢＳＷ１が昇圧電圧ＶＰＰに遷移し、メインビットラインＭＢＬに印加されたデータに該当する電圧レベルによりサブビットラインＳＢＬが同一の電圧レベルとなる。したがって、メモリセルＭＣのキャパシタＦＣには、以前に貯蔵されていたデータに該当する電圧レベルが再貯蔵(restore)される（ｔ７）。
【００８９】
再貯蔵動作が完了した後は、ワードラインＷＬがプレートラインＰＬより先に接地レベルに非活性化させることにより（ｔ８）、セル貯蔵ノードを安定化させることができる。
【００９０】
次に、サブビットラインＳＢＬは、接地電圧ＶＳＳにプリチャージされ、メインビットラインＭＢＬは、電源電圧ＶＣＣにプリチャージされる（ｔ９）。
【００９１】
図１２及び図１３は、図４に示したブロック図において第１の信号ディコーダブロック２０、第２の信号ディコーダブロック３０及びセルアレイブロック１０中のワードラインＷＬ／プレートラインＰＬ駆動部の動作関係を説明する図である。
【００９２】
図１２は、第１の信号ディコーダブロック２０の第１の信号ディコーダ部２１０〜２１Ｎからゲート昇圧電圧ＧＶＰＰが出力される場合を例に挙げて説明する。第１の信号ディコーダブロック２０は、複数の第１の信号ディコーダ部２１０〜２１Ｎを含んで構成されるが、各第１の信号ディコーダ部２１０〜２１Ｎは、第１のディコーダ信号ＤＥＣ１０〜ＤＥＣ１Ｎ及びゲート昇圧電圧ＧＶＰＰを出力する。第２の信号ディコーダブロック３０は、複数の第２の信号ディコーダ部３１０〜３１Ｎを含んで構成されるが、各第２の信号ディコーダ部３１０〜３１Ｎは、２つの第２のディコーダ信号ＤＥＣ２０、ＤＥＣ２１を出力する。ワードラインＷＬ／プレートラインＰＬ駆動部１４は、第１のディコーダ信号ＤＥＣ１０〜ＤＥＣ１Ｎ及びゲート昇圧電圧ＧＶＰＰバスと、第２のディコーダ信号ＤＥＣ２０、ＤＥＣ２１バスが交差するセルアレイブロック１０の領域に配置される。
【００９３】
図１３は、第２の信号ディコーダブロック３０の第２の信号ディコーダ部３１０〜３１Ｎからゲート昇圧電圧ＧＶＰＰが出力される場合を例に挙げて説明する。第１の信号ディコーダブロック２０は、複数の第１の信号ディコーダ部２１０〜２１Ｎを含んで構成されるが、各第１の信号ディコーダ部２１０〜２１Ｎは、第１のディコーダ信号ＤＥＣ１０〜ＤＥＣ１Ｎを出力する。第２の信号ディコーダブロック３０は、複数の第２の信号ディコーダ部３１０〜３１Ｎを含んで構成されるが、各第２の信号ディコーダ部３１０〜３１Ｎは２つの第２のディコーダ信号ＤＥＣ２０、ＤＥＣ２１及びゲート昇圧電圧ＧＶＰＰを出力する。ワードラインＷＬ／プレートラインＰＬ駆動部１４は、第１のディコーダ信号ＤＥＣ１０〜ＤＥＣ１Ｎ及びゲート昇圧電圧ＧＶＰＰバスと、第２のディコーダ信号ＤＥＣ２０、ＤＥＣ２１バスが交差するセルアレイブロック１０の領域に配置される。
【００９４】
図１４は、図１２及び図１３に示したワードラインＷＬ／プレートラインＰＬ駆動部１４のうちワードライン駆動部１５の詳細な回路を示す図である。
【００９５】
ワードライン駆動部１５は、単位ワードライン駆動部１５０〜１５Ｎを含むが、各単位ワードライン駆動部１５０〜１５Ｎは、ノードＮ１の電位に従い該当するワードラインＷＬ０〜ＷＬＮに第１のディコーダ信号ＤＥＣ１０〜ＤＥＣ１Ｎを選択的に印加するＮＭＯＳトランジスタＮＴ１、第２のディコーダ信号ＤＥＣ２１に応じて該当するワードラインＷＬ０〜ＷＬＮをプルダウンさせるＮＭＯＳトランジスタＮＴ２、及びゲート昇圧電圧ＧＶＰＰに従い選択的に第２のディコーダ信号ＤＥＣ２０を伝送するＮＭＯＳトランジスタＮＴ３を含んで構成される。
【００９６】
図１５は、図１４に示したワードライン駆動部１５の動作を示すタイミング波形図である。初期にゲート昇圧電圧ＧＶＰＰが電源電圧ＶＣＣを維持してＮＭＯＳトランジスタＮＴ３はターンオン状態を維持する。したがって、接地電圧ＶＳＳを維持している第２のディコーダ信号ＤＥＣ２０によりノードＮ１が接地電圧ＶＳＳに設けられ、ＮＭＯＳトランジスタＮＴ１がターンオフされる。このとき、第２のディコーダ信号ＤＥＣ２１は、電源電源ＶＣＣを維持し、ＮＭＯＳトランジスタＮＴ２がターンオンされてワードラインＷＬが接地電圧ＶＳＳにプルダウンされる（ｔ０）。
【００９７】
次に、１つの第２のディコーダ信号ＤＥＣ２０は、接地電圧ＶＳＳから電源電圧ＶＣＣに遷移し、ノードＮ１が電源電圧ＶＣＣでＮＭＯＳトランジスタＮＴ３のしきい電圧Ｖｔｍほど低い電圧レベルＶＣＣ−Ｖｔｍを維持する（ｔ１）。
【００９８】
他の第２のディコーダ信号ＤＥＣ２１は、電源電圧ＶＣＣから接地電圧ＶＳＳに遷移してＮＭＯＳトランジスタＮＴ２がターンオフされる（ｔ２）。ゲート昇圧電圧ＧＶＰＰが昇圧電圧ＶＰＰになり、ノードＮ１が電源電圧レベルＶＣＣに昇圧する（ｔ３）。このとき、該当する第１のディコーダ信号ＤＥＣ１０が昇圧電圧レベルＶＰＰに遷移し、電源電圧ＶＣＣにプリチャージされていたノードＮ１は、セルフブースティング効果により昇圧電圧ＶＰＰほど上昇する。したがって、ワードラインＷＬの電圧レベルは、昇圧電圧レベルＶＰＰに昇圧する（ｔ４）。
【００９９】
次に、第２のディコーダ信号ＤＥＣ２０が接地電圧レベルＶＳＳに遷移してノードＮ１は接地電圧レベルＶＳＳに遷移し、ワードラインＷＬは昇圧電圧レベルＶＰＰにフローティング（floating）状態となる（ｔ５）。このとき、サブビットラインプルアップ信号ＳＢＰＵが昇圧電圧レベルＶＰＰとなり、ワードラインＷＬがセルフブースティングにより電圧レベルが上昇する（ｔ６、ｔ７）。
【０１００】
次に、第２のディコーダ信号ＤＥＣ２１が電源電圧レベルＶＣＣに遷移してＮＭＯＳトランジスタＮＴ２がターンオンされる。したがって、ワードラインＷＬは接地電圧レベルＶＳＳにプルダウンされる（ｔ８）。
【０１０１】
その後、第２のディコーダ信号ＤＥＣ２０及び該当する第１のディコーダ信号ＤＥＣ１０が接地電圧ＶＳＳに遷移して初期状態にリセットされる（ｔ９）。
【０１０２】
図１６は、図１２及び図１３に示したワードラインＷＬ／プレートラインＰＬ駆動部１４のうちプレートライン駆動部１６の詳細な回路を示す図である。
【０１０３】
プレートライン駆動部１６は、単位プレートライン駆動部１６０〜１６Ｎを含むが、各単位ワードライン駆動部１６０〜１６Ｎは、ノードＮ１の電位に従い該当するプレートラインＰＬ０〜ＰＬＮに第１のディコーダ信号ＤＥＣ１０〜ＤＥＣ１Ｎを選択的に印加するＮＭＯＳトランジスタＮＴ１、第２のディコーダ信号ＤＥＣ２１に応じて該当するプレートラインＰＬ０〜ＰＬＮをプルダウンさせるＮＭＯＳトランジスタＮＴ２、及びゲート昇圧電圧ＧＶＰＰに従い選択的に第２のディコーダ信号ＤＥＣ２０を伝送するＮＭＯＳトランジスタＮＴ３を含んで構成される。
【０１０４】
図１７は、図１６に示したプレートライン駆動部の動作を示すタイミング波形図である。初期にゲート昇圧電圧ＧＶＰＰが電源電圧ＶＣＣを維持してＮＭＯＳトランジスタＮＴ３はターンオン状態を維持する。したがって、接地電圧ＶＳＳを維持している第２のディコーダ信号ＤＥＣ２０によりノードＮ１が接地電圧ＶＳＳに設けられ、ＮＭＯＳトランジスタＮＴ１がターンオフされる。このとき、第２のディコーダ信号ＤＥＣ２１は、電源電圧ＶＣＣを維持してＮＭＯＳトランジスタＮＴ２がターンオンされ、プレートラインＰＬが接地電圧ＶＳＳにプルダウンされる（ｔ０）。
【０１０５】
次に、１つの第２のディコーダ信号ＤＥＣ２０は、接地電圧ＶＳＳから電源電圧ＶＣＣに遷移し、ノードＮ１が電源電圧ＶＣＣでＮＭＯＳトランジスタＮＴ３のしきい電圧Ｖｔｎほど低い電圧レベルＶＣＣ−Ｖｔｎを維持し、他の第２のディコーダ信号ＤＥＣ２１は、電源電圧ＶＣＣから接地電圧ＶＳＳに遷移してＮＭＯＳトランジスタＮＴ２がターンオフされる（ｔ１）。ゲート昇圧電圧ＧＶＰＰが昇圧電圧レベルＶＰＰとなり、ノードＮ１が電源電圧レベルＶＣＣに昇圧する（ｔ２）。このとき、該当する第１のディコーダ信号ＤＥＣ１０が昇圧電圧レベルＶＰＰに遷移して電源電圧ＶＣＣにプリチャージされていたノードＮ１は、セルフブースティング効果により昇圧電圧ＶＰＰほど上昇する。したがって、プレートラインＰＬの電圧レベルは昇圧電圧レベルＶＰＰに昇圧する（ｔ３）。
【０１０６】
１つの第２のディコーダ信号ＤＥＣ２０が接地電圧レベルＶＳＳに遷移し、ノードＮ１は接地電圧レベルＶＳＳに遷移してＮＭＯＳトランジスタＮＴ１がターンオフされる。さらに、他の第２のディコーダ信号ＤＥＣ２１が電源電圧レベルＶＣＣに遷移してＮＭＯＳトランジスタＮＴ２がターンオンされ、プレートラインＰＬが接地電圧レベルＶＳＳにプルダウンされる（ｔ４）。このとき、１つの第２のディコーダ信号ＤＥＣ２１は電源電圧レベルＶＣＣを維持し、ＮＭＯＳトランジスタＮＴ２がターンオン状態を維持してプレートラインＰＬがプルダウン状態を維持するあいだ、他の第２のディコーダ信号ＤＥＣ２０が電源電圧レベルＶＣＣに遷移してＮＭＯＳトランジスタＮＴ１がターンオンされると、接地電圧レベルＶＳＳを維持している該当する第１のディコーダ信号ＤＥＣ１０によりプレートラインＰＬが接地電圧レベルＶＳＳを維持する（ｔ５）。
【０１０７】
１つの第２のディコーダ信号ＤＥＣ２１が接地電圧レベルＶＳＳに遷移してＮＭＯＳトランジスタＮＴ２がターンオフされ、他の第２のディコーダ信号ＤＥＣ２０が電源電圧レベルＶＣＣを維持してＮＭＯＳトランジスタＮＴ１がターンオン状態を維持する間、該当する第１のディコーダ信号ＤＥＣ１０が昇圧電圧レベルＶＰＰに遷移してプレートラインＰＬが昇圧電圧レベルＶＰＰに昇圧する（ｔ６）。
【０１０８】
次に、１つの第２のディコーダ信号ＤＥＣ２０及び該当する第１のディコーダ信号ＤＥＣ１０が接地電圧ＶＳＳに遷移してノードＮ１が接地電圧レベルＶＳＳとなり、他の第２のディコーダ信号ＤＥＣ２１が電源電圧レベルＶＣＣに遷移してＮＭＯＳトランジスタＮＴ２がターンオンされ、プレートラインＰＬが接地電圧レベルＶＳＳにプルダウンされる（ｔ７）。
【０１０９】
図１８は、図１２及び図１３に示したブロック図において第１の信号ディコーダブロック２０を構成する複数の第１の信号ディコーダ部２１０〜２１Ｎのうちの１つの詳細な回路を示す図である。ここで、他の複数の第１の信号ディコーダ部等も、図１８に示した第１の信号ディコーダ部２１０と同一の素子で同様に構成される。第１の信号ディコーダ部２１０は、ディコーディング制御部２２及びレベルシフター２３を含んで構成されるが、レベルシフター２３の出力が第１のディコーダ信号ＤＥＣ１０となる。
【０１１０】
ディコーディング制御部２２は、該当する第１の信号ディコーダ部２１０を選択するイネーブル信号ＥＮ０、第１のディコーダ信号ＤＥＣ１０のタイミングを決めるタイミング制御信号ＤＥＣ１ＣＯＮ及びカラム選択信号ＣＳＥＬをディコーディングするＮＡＮＤゲートＮＤ１と、そのＮＡＮＤゲートＮＤ１の出力信号を反転させるインバータＩＮＶ１を含んで構成される。
【０１１１】
レベルシフター２３は、クロスカップル連結されたＰＭＯＳトランジスタＰＭ１１、ＰＭ１２、ゲートにディコーディング制御部２２のＮＡＮＤゲートＮＤ１及びインバータＩＮＶ１の出力信号がそれぞれ印加されるＮＭＯＳトランジスタＮＭ１１、ＮＭ１２、及びＰＭＯＳトランジスタＰＭ１２及びＮＭＯＳトランジスタＮＭ１２の共通ドレインでの電位を反転させ、第１のディコーダ信号ＤＥＣ１０を出力するＰＭＯＳトランジスタＰＭ１３及びＮＭＯＳトランジスタＮＭ１３から構成されたインバータＩＮＶ２を含んで構成される。
【０１１２】
図１９は、図１２及び図１３に示したブロック図において第２の信号ディコーダブロック３０を構成する複数の第２の信号ディコーダ部３１０〜３１Ｎのうちの１つの詳細な回路を示す図である。ここで、他の複数の第２の信号ディコーダ部等も、図１９に示した第２の信号ディコーダ部と同一の素子で同様に構成される。
【０１１３】
第２の信号ディコーダ部３１０は、該当する第２の信号ディコーダ部３１０を選択するイネーブル信号ＥＮ２０、ＥＮ２１及び第２のディコーダ信号ＤＥＣ２０のタイミングを決めるタイミング制御信号ＤＥＣ２ＣＯＮをディコーディングするＮＡＮＤゲートＮＤ１、そのＮＡＮＤゲートＮＤ１の出力信号を反転させるインバータＩＮＶ１１、インバータＩＮＶ１１の出力信号を順次反転して第２のディコーダ信号ＤＥＣ２０を出力するインバータＩＮＶ１２、ＩＮＶ１３、インバータＩＮＶ１１の出力信号及びワードラインＷＬ／プレートラインＰＬのプルダウンタイミングで決めるプルダウン制御信号ＰＤＣを否定論理積するＮＡＮＤゲートＮＤ１２、及びＮＡＮＤゲートＮＤ１２の出力信号を順次反転して第２のディコーダ信号ＤＥＣ２１を出力するインバータＩＮＶ１４、ＩＮＶ１５を含んで構成される。
【０１１４】
図２０は、図１２及び図１３に示したブロック図においてゲート昇圧電圧を発生するゲート昇圧電圧発生部の詳細な回路を示す図である。ここで、図１２に示したブロック図は、ゲート昇圧電圧発生部が各第１の信号ディコーダ部に含まれた実施の形態（図示は省略）であり、図１３に示したブロック図はゲート昇圧電圧発生部が各第２の信号ディコーダ部に含まれた実施の形態（図示は省略）であるが、２つの実施の形態において同一の構成のゲート昇圧電圧発生部６０が用いられる。さらに、他の複数のゲート昇圧電圧発生部等も図２０に示したゲート昇圧電圧発生部と同一の素子で同様に構成される。
【０１１５】
ゲート昇圧電圧発生部６０は、ポンプ制御部６１及びポンプ部６２を含んで構成される。ポンプ制御部６１は、該当するゲート昇圧電圧発生部６０を選択するイネーブル信号ＥＮ０及びゲート昇圧電圧ＧＶＰＰのタイミングを決めるタイミング制御信号ＧＣＯＮを否定論理積するＮＡＮＤゲートＮＤ２１、及びＮＡＮＤゲートＮＤ２１の出力信号ＰＲＥを順次反転してポンプ制御信号ＰＣＯＮを出力するインバータＩＮＶ２１、ＩＮＶ２２，ＩＮＶ２３を含んで構成される。ポンプ部６２は、出力端子と接地電圧との間に直列連結され、共通ゲートにポンプ制御部６１のＮＡＮＤゲートＮＤ２１の出力信号ＰＲＥが印加されるＰＭＯＳトランジスタＰＭ２１及びＮＭＯＳトランジスタＮＭ２１、ＰＭＯＳトランジスタＰＭ２１及びＮＭＯＳトランジスタＮＭ２１の共通ドレインの電位に従い出力端子を電源電圧ＶＣＣにプリチャージするＰＭＯＳトランジスタＰＭ２２、及びポンプ制御信号ＰＣＯＮに応じて出力端子をポンピングするポンプキャパシタＣＴを含んで構成される。
【０１１６】
図２１は、図１４に示したワードライン駆動部１５のレイアウト断面を示す図である。図示されているように、信号ラインが３つの層（layer）で階層的に形成される。
【０１１７】
すなわち、第１層Ｌ１には、ＮＭＯＳトランジスタＮＴ３のドレイン端子に第２のディコーダ信号ＤＥＣ２０を印加するための信号ライン７１、ＮＭＯＳトランジスタＮＴ３のソース端子にＮＭＯＳトランジスタＮＴ１のゲート端子を連結するための信号ライン７２、ＮＭＯＳトランジスタＮＴ１のドレイン端子に第１のディコーダ信号ＤＥＣ１０を印加するための信号ライン７３、ＮＭＯＳトランジスタＮＴ１、ＮＴ２の共通連結端子にワードラインＷＬを連結するための信号ライン７４、及びＮＭＯＳトランジスタＮＴ２のソース端子に接地電圧ラインＶＳＳを連結するための信号ライン７５が形成される。ここで、ノードＮ１を形成するためＮＭＯＳトランジスタＮＴ３のソース端子にコンタクトで連結された信号ライン７２にＮＭＯＳトランジスタＮＴ１のゲート端子を連結するための中間信号ライン７７をフィールド酸化膜７６上に形成する。
【０１１８】
第２層Ｌ２には、第１のディコーダ信号ＤＥＣ１０が印加される信号ライン８３が形成され、ＮＭＯＳトランジスタＮＴ３のソース端子を連結するための第１層Ｌ１に形成された信号ライン７１に第２のディコーダ信号ＤＥＣ２０の伝送ライン９１を連結するための中間連結（interconnection）信号ライン８１、ＮＭＯＳトランジスタＮＴ３のゲート端子にゲート昇圧電圧ＧＶＰＰの伝送ライン９２を連結するための中間連結信号ライン８２、及びＮＭＯＳトランジスタＮＴ２のゲート端子に第２のディコーダ信号ＤＥＣ２１の伝送ライン９３を連結するための中間連結信号ライン８４が形成される。
【０１１９】
第３層Ｌ３には、ゲート昇圧電圧ＧＶＰＰの伝送ライン９２及び第２のディコーダ信号ＤＥＣ２０、ＤＥＣ２１の伝送ライン９１、９２が形成される。
【０１２０】
図２２は、この発明に係る不揮発性強誘電体メモリ装置の他の実施の形態を示すブロック図である。強誘電体メモリ装置は、メモリ領域１００、制御回路ブロック５２、５３及び第２の信号ディコーダブロック３０を含む。
【０１２１】
メモリ領域１００は、複数のメモリブロック１１０を含む。１つのメモリブロック１１０は、２つのセルアレイブロック１０が１つのデータバスＤＢを共有して１つのセンスアンプアレイ５１を共有する。各セルアレイブロック１０は、第１の信号ディコーダブロック２０がデータバスＤＢの反対側に連結される。
【０１２２】
ここで、データバスＤＢを基準に上部に位置するセルアレイブロック等１０は、１つの第２の信号ディコーダブロック３０を共有し、下部に位置するセルアレイブロック等１０は、他の第２の信号ディコーダブロック３０を共有する。第２の信号ディコーダブロック３０は、メモリブロック１１０のセンスアンプアレイ５１が位置する方の外郭に配置される。
【０１２３】
さらに、第２の信号ディコーダブロック３０が形成された領域の外郭に制御回路、バッファ、ディコーダ等が形成される制御回路ブロック５２が配置され、反対側には制御回路、バッファ、ディコーダ、入／出力制御回路等が形成される制御回路ブロック５３が配置される。
【０１２４】
図２３は、この発明に係る不揮発性強誘電体メモリ装置のさらに他の実施の形態を示すブロック図である。強誘電体メモリ装置は、メモリ領域１００、制御回路ブロック５２、５３及び第２の信号ディコーダブロック３０を含む。
【０１２５】
メモリ領域１００は、複数のメモリブロック１１０を含む。１つのメモリブロック１１０は、２つのセルアレイブロック１０が１つのデータバスＤＢを共有して１つのセンスアンプアレイ５１を共有する。各セルアレイブロック１０は、第１の信号ディコーダブロック２０がデータバスＤＢの反対側に連結される。
【０１２６】
ここで、データバスＤＢを基準に上部に位置するセルアレイブロック等１０は、１つの第２の信号ディコーダブロック３０を共有し、下部に位置するセルアレイブロック等１０は、他の第２の信号ディコーダブロック３０を共有する。第２の信号ディコーダブロック３０は、メモリブロック１１のセンスアンプアレイ５１が位置する反対側の外郭に配置される。
【０１２７】
さらに、第２の信号ディコーダブロック３０が形成された領域の外郭に制御回路、バッファ、ディコーダ等が形成される制御回路ブロック５２が配置され、反対側には制御回路、バッファ、ディコーダ、入／出力制御回路等が形成される制御回路ブロック５３が配置される。
【０１２８】
図２４は、強誘電体メモリ装置の制御回路ブロックにおけるアドレス遷移検出回路の詳細なブロックを示す図である。
【０１２９】
アドレス遷移検出回路５４は、アドレスバッファ５５、アドレスラッチ５６、アドレス遷移検出部５７及びアドレスディコーダ５８を含んで構成される。アドレスバッファ５５は、アドレスパッドを介して入力されたアドレスパッド信号ＡＮＰＡＤを臨時貯蔵しアドレスラッチ信号ＡＮＬＡＴを出力する。アドレスラッチ５６は、動作制御信号ＯＰ、ＯＰＢに応じてアドレスラッチ信号ＡＮＬＡＴをラッチしアドレス信号ＡＡＮ、ＡＡＮＢを出力する。アドレス遷移検出部５７は、アドレス信号ＡＡＮ、ＡＡＮＢを利用してアドレス遷移検出信号ＡＴＤＳＵＭを出力する。アドレスディコーダ５８は、アドレス信号ＡＡＮ、ＡＡＮＢをディコーディングしてワードライン及びカラムを選択する。
【０１３０】
図２５は、図２４に示したブロック図において、アドレスバッファ５５の詳細な回路を示す図である。
【０１３１】
アドレスバッファ５５は、アドレスパッドを介して入力されたアドレスパッド信号ＡＮＰＡＤ及びクロックイネーブル信号ＣＥＢＥＮを否定論理和するＮＯＲゲートＮＲ１と、ＮＯＲゲートＮＴ１の出力信号を順次反転してバッファリングするインバータＩＮＶ３１、ＩＮＶ３２、ＩＮＶ３３を含んで構成される。
【０１３２】
さらに、アドレスパッドには、ダイオード連結されたＮＭＯＳトランジスタで構成されているＥＳＤ素子ＥＳＤが連結される。
【０１３３】
図２６は、図２４に示したブロック図においてアドレスラッチ５６の詳細な回路を示す図である。
【０１３４】
アドレスラッチ５６は、動作制御信号ＯＰ、ＯＰＢにより制御され、アドレスラッチ信号ＡＮＬＡＴを選択的に伝送する伝送ゲートＴＧ１、ラッチ連結されたインバータＩＮＶ４１、ＩＮＶ４２、動作制御信号ＯＰ、ＯＰＢにより制御されインバータＩＮＶ４２の出力信号を選択的にインバータＩＮＶ４１の入力端子に出力する伝送ゲートＴＧ２、インバータＩＮＶ４１の出力信号を反転してアドレス信号ＡＡＮを出力するインバータＩＮＶ４３、及びインバータＩＮＶ４１の出力信号を順次反転して反転アドレス信号ＡＡＮＢを出力するインバータＩＮＶ４４を含んで構成される。
【０１３５】
図２７は、図２４に示したブロック図においてアドレス遷移検出部５７の詳細な回路を示す図である。
【０１３６】
アドレス遷移検出部５７は、奇数個のインバータＩＮＶ５１、ＩＮＶ５２、ＩＮＶ５３で構成され反転アドレス信号ＡＡＮＢを反転・遅延する遅延部５９、遅延部５９の出力信号を反転するインバータＩＮＶ５４、遅延部５９の出力信号を順次反転するインバータＩＮＶ５５、ＩＮＶ５６、アドレス信号ＡＡＮ、クロックイネーブル信号ＣＥＢＥＮ及びインバータＩＮＶ５４の出力信号を否定論理和するＮＯＲゲートＮＲ１１、反転アドレス信号ＡＡＮＢ、クロックイネーブル信号ＣＥＢＥＮ及びインバータＩＮＶ５６の出力信号を否定論理和するＮＯＲゲートＮＲ１２、及びＮＯＲゲートＮＲ１１、ＮＲ１２の出力信号に応じてアドレス遷移検出信号ラインＡＴＤをプルダウンするＮＭＯＳトランジスタＮＭ３１、ＮＭ３２を含んで構成される。
【０１３７】
図２８は、図２４に示したアドレス遷移検出回路５４の動作を示すタイミング波形図である。
【０１３８】
クロックイネーブル信号ＣＥＢＥＮがローレベルを維持しアドレスパッド信号ＡＮＰＡＤが変化すると、アドレス遷移検出信号ＡＴＤにパルスが発生するが、そのパルスにより動作制御信号ＯＰ、ＯＰＢを遷移させる。
【０１３９】
この発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、特許請求範囲の技術思想の範囲内で多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載したこの発明の技術的範囲に属することは言うまでもない。
【符号の説明】
【０１４０】
１０   セルアレイブロック
１１   サブセルアレイブロック
１２   メインビットライン負荷制御部
１３   メインビットラインプルアップ制御部
１４   ワードラインＷＬ／プレートラインＰＬ駆動部
１５０〜１５Ｎ   単位ワードライン駆動部
１６０〜１６Ｎ   単位プレートライン駆動部
２０   第１の信号ディコーダブロック
２１０〜２１Ｎ   第１の信号ディコーダ部
２２   ディコーディング制御部
２３   レベルシフター
３０   第２の信号ディコーダブロック
３１０〜３１Ｎ   第２の信号ディコーダ部
４０   カラム選択制御ブロック
５０、５２、５３   制御回路ブロック
５１   センスアンプアレイ
５４   アドレス遷移検出回路
５５   アドレスバッファ
５６   アドレスラッチ
５７   アドレス遷移検出部
５８   アドレスディコーダ
５９   遅延部
６０   ゲート昇圧電圧発生部
６１   ポンプ制御部
６２   ポンプ部
７１、７２、７３、７４、７５、８３   信号ライン
７６   フィールド酸化膜
７７   中間信号ライン
８１、８２、８４   中間連結信号ライン
９１、９２、９３   伝送ライン
１００   メモリ領域
１１０   メモリブロック
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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