(57)【要約】【課題】インターポーザ基板やスイッチ機構を用いることなく、チップのテストのために使用できなくなる端子を削減する。【解決手段】第１のチップ２は、第１の端子１１と、第１の端子１１に接続し、第１のチップ２に対するテスト機能を有する第１のテスト回路１３とを有し、第２のチップ３は、第１の端子１１と接続する第２の端子２１と、第３の端子２３と、第２の端子２１と第３の端子２３とを常時接続する内部接続経路２４と、内部接続経路２４に接続し、第２のチップ３に対するテスト機能を有する第２のテスト回路２５とを有し、第１のテスト回路１３は、第２のチップ３に対するテストの実行時に、第１の端子１１と第１のテスト回路１３との接続を無効にする第１の制御回路１４を有し、第２のテスト回路２５は、第２のチップ３に対するテストの非実行時に、内部接続経路２４と第２のテスト回路２５との接続を無効にする第２の制御回路２６を有する。【選択図】  図１
2010139302.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１のチップと第２のチップとを有するマルチチップ装置であって、
前記第１のチップは、
第１の端子と、
前記第１の端子に接続し、前記第１のチップに対するテスト機能を有する第１のテスト回路とを有し、
前記第２のチップは、
前記第１の端子と接続する第２の端子と、
第３の端子と、
前記第２の端子と前記第３の端子とを常時接続する内部接続経路と、
前記内部接続経路に接続し、前記第２のチップに対するテスト機能を有する第２のテスト回路とを有し、
前記第１のテスト回路は、前記第２のチップに対するテストの実行時に、前記第１の端子と前記第１のテスト回路との接続を無効にする第１の制御回路を有し、
前記第２のテスト回路は、前記第２のチップに対するテストの非実行時に、前記内部接続経路と前記第２のテスト回路との接続を無効にする第２の制御回路を有する、
マルチチップ装置。
【請求項２】
前記第１の制御回路は、前記第２のチップに対するテストの実行時に、前記第１の端子と前記第１のテスト回路との接続をハイインピーダンス状態にし、
前記第２の制御回路は、前記第２のチップに対するテストの非実行時に、前記内部接続経路と前記第２のテスト回路との接続をハイインピーダンス状態にする、
請求項１記載のマルチチップ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＩＣ（Integrated Circuit）チップを搭載してなるマルチチップ装置に関し、特にテスト機能を有するチップの端子を効率的に利用するための回路構成に関するものである。
【背景技術】
【０００２】
近年、複数のＩＣチップを１つの装置基体に搭載するＳｉＰ（System in Package）に関する技術の向上が進められている。例えば、各種プロセスの微細化に伴い、フラッシュメモリや高速なシリアル転送を行うフィジカル層を１つのチップに集積することが困難となってきているため、それぞれ異なるプロセスを複数のチップで構成し、これらを１パッケージ化することが行われている。
【０００３】
上記のようなマルチチップ装置に搭載される各チップに対しては、テストを行う必要がある。通常、各チップには、自らの機能をテストするためのテスト回路が備えられている。そして、このテストを実行する際には、チップに設けられた複数の端子の一部に、このテストを制御する所定の回路が接続される。即ち、チップの端子の一部が、テスト用端子として使用される。このため、このチップの通常時の機能を発揮する機能用端子の数が削減されてしまうという問題があった。
【０００４】
上記のようなマルチチップ装置に関連する先行技術として、特許文献１及び特許文献２が開示されている。特許文献１において、単一パッケージ内の第１の半導体チップの１つの信号出力端子と半導体装置の第１の外部端子とを独立に内部接続し、第２の半導体チップの１つの信号入力端子と前記半導体装置の第２の外部端子とを独立に内部接続し、前記半導体装置の前記第１及び第２の外部端子が前記半導体装置の外部で接続されることにより、前記信号出力端子と前記信号入力端子との接続が完結される装置が開示されている。
【０００５】
また、特許文献２において、第１の端子と、第２の端子を有している第１の回路チップと、前記第１の端子に接続されている第３の端子と前記第２の端子に接続されている第４の端子と機能回路とを有している第２の回路チップとを有するものであって、前記第２の回路チップは、前記第３の端子が前記機能回路に接続されている第１の接続状態と、前記第３の端子と前記第４の端子とが接続されている第２の接続状態とを切り換える切換部を有する装置が開示されている。
【特許文献１】特開２００７−２９４０８９号公報
【特許文献２】特開２００７−２３２６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、従来のマルチチップ装置においては、テストを実行するために、チップの機能用端子が削減されるという問題があった。ここで、前記特許文献１に係る装置においては、第１の半導体チップ（コントローラチップ）と第２の半導体チップ（フラッシュメモリチップ）との間では内部接続せず、両者の端子（電極パッド）がそれぞれ独立にパッケージの外部端子と接続する。そして、これら外部端子は、ボード上の配線により接続される。このボードは、一般的にインターポーザ基板と称されるものに相当する。この構成によれば、第１及び第２の半導体チップに対して独立にテストを実行することができるので、テストの非実行時には、それぞれの端子を機能用端子として使用することが可能となる。しかしながら、この特許文献１に係る装置においては、インターポーザ基板が必要となるため、コスト増加等の問題が生ずる。
【０００７】
また、前記特許文献２に係る装置においては、第２の回路チップ（周辺チップ）が、第１の接続状態となる通常モードと第２の接続状態となるテストモードとを切り換える切換部を有する。この切換部は、方向規制回路、信号選択回路等を有して構成されるスイッチ機構である。これにより、通常モード時には、テストモード時にテスト用端子として使用していた端子を、機能用端子として使用することが可能となる。しかしながら、この特許文献２に係る装置においては、スイッチ機構が必要となるため、コスト増加等問題が生ずる。
【課題を解決するための手段】
【０００８】
上記課題の解決を図る本発明は、少なくとも第１のチップと第２のチップとを有するマルチチップ装置であって、前記第１のチップは、第１の端子と、前記第１の端子に接続され、前記第１のチップに対するテスト機能を有する第１のテスト回路とを有し、前記第２のチップは、前記第１の端子と接続する第２の端子と、第３の端子と、前記第２の端子と前記第３の端子とを常時接続する内部接続経路と、前記内部接続経路に接続され、前記第２のチップに対するテスト機能を有する第２のテスト回路とを有し、前記第１のテスト回路は、前記第２のチップに対するテストの実行時に、前記第１の端子と前記第１のテスト回路との接続を無効にする第１の制御回路を有し、前記第２のテスト回路は、前記第２のチップに対するテストの非実行時に、前記内部接続経路と前記第２のテスト回路との接続を無効にする第２の制御回路を有するものである。
【０００９】
上記構成によれば、前記第２のチップに対するテストの実行時に、前記第１の端子と前記第１のテスト回路との接続が無効（ハイインピーダンス状態）となる。この時、前記第１のテスト回路は、前記内部接続経路（前記第２のチップ）と接続しない状態となり、前記第２のテスト回路が、前記内部接続経路を介して前記第３の端子と接続した状態となる。これにより、前記第３の端子が、前記内部接続経路を介して、前記第２のチップのテスト用端子、又は機能用端子として使用できるようになる。
【００１０】
一方、前記第２のチップに対するテストの非実行時には、前記内部接続経路と前記第２のテスト回路との接続が無効（ハイインピーダンス状態）となる。この時、前記第２のテスト回路は、前記内部接続経路（前記第１のチップ及び前記第３の端子）と接続しない状態となり、前記第１のテスト回路が、前記内部接続経路を介して前記第３の端子と接続した状態となる。これにより、前記第３の端子が、前記内部接続経路を介して、前記第１のチップの機能用端子、又はテスト用端子として使用できるようになる。
【発明の効果】
【００１１】
上記本発明によれば、インターポーザ基板やスイッチ機構を用いることなく、チップのテストのために使用できなくなる端子を削減することができる。
【発明を実施するための最良の形態】
【００１２】
発明の実施の形態１．
以下に、添付した図面を参照して、本発明の実施の形態を説明する。図１は、本実施の形態に係るマルチチップ装置１の構成を示すブロック図である。このマルチチップ装置１は、ベースチップ（第１のチップ）２と、キッズチップ（第２のチップ）３とを有して構成される。これらベースチップ２及びキッズチップ３は、絶縁基板等からなる装置基体４上に、１つのパッケージとして搭載される。
【００１３】
前記ベースチップ２は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等から構成されるＭＣＵ（Micro Controller Unit）であり、例えばＥｔｈｅｒＭＡＣ（Ethernet Media Access Control）（ＥＴＨＥＲＮＥＴは登録商標）を実現するものである。このベースチップ２は、第１の端子１１と、機能用端子１２と、第１のテスト回路１３とを有する。尚、このベースチップ２には、その他各種機能を実現する回路等が備えられるが、本実施の形態においてはその説明を省略する。また、前記第１の端子１１及び前記機能用端子１２の形成位置や個数は、本発明を限定するものではない。
【００１４】
前記第１の端子１１及び前記機能用端子１２は、ボンディングワイヤ等を介して前記キッズチップ３と接続し、前記ベースチップ２と前記キッズチップ３との間で信号の送受を可能にする。この例では、前記第１の端子１１は、前記第１のテスト回路１３と接続すると共に、前記キッズチップ３の第２の端子２１と接続する。また、前記機能用端子１２は、前記ベースチップ２の機能用端子２２と接続する。また、実装上では、前記機能用端子１２と同様の機能を有する複数の端子が他にも存在し、これらの端子が前記装置基体４の外部に延設される外部端子に接続することが想定される。
【００１５】
前記第１のテスト回路１３は、前記ベースチップ２に対するテスト機能を有する回路である。この第１のテスト回路１３は、第１の制御回路１４を有する。この第１の制御回路１４は、モード設定端子１５に入力される各種モード信号に応じて、前記第１のテスト回路１３を制御する。この第１の制御回路１４による制御については、後に詳述する。
【００１６】
前記キッズチップ３は、前記ベースチップ２の機能を補完するＩＣ（Integrated Circuit）であり、例えばＥｔｈｅｒＰＨＹ（Ethernet PHYsical layer）等を構成するものである。このキッズチップ３は、前記第２の端子２１と、機能用端子２２、第３の端子２３と、内部接続経路２４と、第２のテスト回路２５とを有する。尚、このキッズチップ３には、その他各種機能を実現する回路等が備えられるが、本実施の形態においてはその説明を省略する。また、前記第２の端子２１、前記機能端子２２、及び前記第３の端子２３の形成位置や個数は、本発明を限定するものではない。
【００１７】
前記第２の端子２１は、ボンディングワイヤ等を介して前記第１の端子１１と接続すると共に、前記内部接続経路２４と接続する。前記機能用端子２２は、前記ベースチップ２の機能用端子１２とボンディングワイヤ等を介して接続する。
【００１８】
前記第３の端子２３は、図示しない外部回路と接続可能な複数の端子からなり、前記内部接続経路２４と接続している。実装上では、前記装置基体４の外部に延設される外部端子に接続することが想定される。
【００１９】
前記内部接続経路２４は、前記第２の端子２１と前記第３の端子２３とを接続するメタルプリント配線である。尚、本実施例においては、この内部接続経路２４が２本設けられているが、本発明はこの本数に限定されるものではない。
【００２０】
前記第２のテスト回路２５は、前記キッズチップ３に対するテスト機能を有する回路である。この第２のテスト回路２５は、第２の制御回路２６を有する。この第２の制御回路２６は、モード設定端子２７に入力される各種モード信号に応じて、前記第２のテスト回路２５を制御する。この第２の制御回路２６による制御については、後に詳述する。
【００２１】
図２（ａ）は、前記ベースチップ２のより具体的な構成例を示すブロック図であり、図２（ｂ）は、前記キッズチップ３のより具体的な構成例を示すブロック図である。図２（ａ）に示すように、前記第１のテスト回路１３は、前記第１の制御回路１４内にＨｉ−Ｚ制御部１６を有すると共に、このＨｉ−Ｚ制御部１６と前記第１の端子１１とに接続するＨｉ−Ｚドライバ１７を有する。
【００２２】
図２（ｂ）に示すように、前記第２のテスト回路２５は、前記第２の制御回路２６内にＨｉ−Ｚ制御部２８を有すると共に、このＨｉ−Ｚ制御部２８と前記内部接続経路２４とに接続するＨｉ−Ｚドライバ２９を有する。
【００２３】
前記第１及び第２の制御回路１４，２６には、前記モード設定端子１５，２７により各種モード信号が入力される。このモード信号は、例えば図３に示すように、４ビットの信号として、テスト用装置等の外部回路から出力される。前記第１及び第２の制御回路１４，２６は、このモード信号に応じた制御を行う。
【００２４】
本実施の形態に係る第１の制御回路１４は、前記モード設定端子１５，２７に入力されるモード信号が、前記キッズチップ３に対するテストを実行する命令である場合に、前記Ｈｉ−Ｚ制御部１６により、前記Ｈｉ−Ｚドライバ１７に対して前記第１の端子１１と前記第１のテスト回路１３との接続をハイインピーダンス状態にする制御信号を出力する。これにより、前記第１のテスト回路１３と前記内部接続経路２４とが切断された状態となり、前記第２のテスト回路２５と前記第３の端子とが、前記内部経路２４を介して接続された状態となる。そして、この時（前記モード信号が前記キッズチップ３に対するテストを実行する命令である場合）、前記第２のテスト回路２５は、このモード信号の命令内容に応じたテストを、前記キッズチップ３に対して実行する。
【００２５】
また、本実施の形態に係る第２の制御回路１４は、前記モード設定端子１５，２７に入力されたモード信号が、前記キッズチップ３に対するテストを実行する命令ではない場合に、前記Ｈｉ−ｚ制御部２８により、前記Ｈｉ−ｚドライバ２９に対して前記内部接続経路２４と前記第２のテスト回路２５との接続をハイインピーダンス状態にする制御信号を出力する。これにより、前記第２のテスト回路２５と前記内部接続経路２４とが切断された状態となり、前記第１のテスト回路１３と前記第３の端子２３とが、前記内部接続経路２４を介して接続された状態となる。
【００２６】
図４は、前記第１の制御回路１４及び前記第２の制御回路２６による処理例を示すフローチャートである。先ず、前記モード設定端子１５，２７からモード信号が入力されると（Ｓ１０１）、このモード信号が、前記キッズチップ３に対するテストを実行する命令であるか否かが判定される（Ｓ１０２）。
【００２７】
前記ステップＳ１０２において、前記キッズチップ３に対するテストを実行する命令が入力されたと判定された場合（Ｙ）には、前記第１の制御回路１４は、上述のＨｉ−ｚ制御により、前記第１のテスト回路１３と前記第１の端子１１との接続を遮断する（Ｓ１０３）と共に、前記第２の制御回路２６は、前記第２のテスト回路２５によるテストを実行する（Ｓ１０４）。これにより、図５に示すように、前記第１のテスト回路１３と前記内部接続経路２４との接続が切断し、前記第１のテスト回路１３がディスエーブル状態になると共に、前記第２のテスト回路２５が前記内部接続経路２４を介して前記第３の端子２３と接続し、前記第２のテスト回路２５がイネーブル状態となる。即ち、前記第３の端子２３が、前記キッズチップ３のテスト用端子として機能する。
【００２８】
一方、前記ステップＳ１０２において、前記キッズチップ３に対するテストを実行する命令が入力されていないと判定され場合（Ｎ）には、前記第２の制御回路２６は、上述のＨｉ−ｚ制御により、前記第２のテスト回路２５と前記内部接続経路２４との接続を遮断する（Ｓ１０５）。これにより、図６に示すように、前記第２のテスト回路２５と前記内部接続経路２４との接続が切断し、前記第２のテスト回路２５がディスエーブル状態になると共に、前記第１のテスト回路１３が前記内部接続経路２４を介して前記第３の端子２３と接続し、前記第１のテスト回路１３がイネーブル状態となる。即ち、前記第３の端子２３が、前記キッズチップ３の機能用端子として機能すると共に、前記ベースチップ２のテスト用端子又は機能用端子として機能する。
【００２９】
上記構成によれば、チップに対するテストの実行状態に応じて、前記内部接続経路２４の接続状態を切り換えることができる。即ち、前記キッズチップ３に対するテストの実行時には、前記内部接続経路２４と前記第１のテスト回路１３との接続が無効となる。このため、前記第３の端子２３が前記キッズチップ３のテスト用端子として機能する。また、前記キッズチップ３に対するテストの非実行時には、前記内部接続経路２４と前記第２のテスト回路２５との接続が無効となる。このため、前記第３の端子２３が、前記キッズチップ３の機能用端子として機能すると共に、前記ベースチップ２のテスト用端子又は機能用端子として機能する。
【００３０】
このように、本発明によれば、テスト機能を有するマルチチップ装置において、高価なインターポーザ基板を用いることなく、搭載されるチップの機能用端子を増やすことができる。また、チップ面積の増大等を招くスイッチ機構を用いることなく、前記内部接続経路２４の接続状態を切り換えることができる。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の実施の形態に係るマルチチップ装置の構成を示すブロック図である。
【図２】図２（ａ）は、本発明の実施の形態に係るベースチップの構成を示すブロック図であり、図２（ｂ）は、本発明の実施の形態に係るキッズチップの構成を示すブロック図である。
【図３】図３は、モード信号の例を示す表である。
【図４】図４は、本発明の実施の形態に係る第１の制御回路及び第２の制御回路による処理例を示すフローチャートである。
【図５】図５は、キッズチップに対するテストの実行時における本発明の実施の形態に係るマルチチップ装置の状態を示すブロック図である。
【図６】図６は、キッズチップに対するテストの非実行時における本発明の実施の形態に係るマルチチップ装置の状態を示すブロック図である。
【符号の説明】
【００３２】
１  マルチチップ装置
２  ベースチップ（第１のチップ）
３  キッズチップ（第２のチップ）
１１  第１の端子
１３  第１のテスト回路
１４  第１の制御回路
２１  第２の端子
２２  第３の端子
２４  内部接続経路
２５  第２のテスト回路
２６  第２の制御回路
【図１】
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【図２】
2010139302.tif 000004
【図３】
2010139302.tif 000005
【図４】
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【図５】
2010139302.tif 000007
【図６】
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