(57)【要約】【課題】電荷蓄積膜に電界が均一に印加される不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】シリコン基板１１上にトンネル絶縁膜１４、電荷蓄積膜１５、ブロック絶縁膜１６を形成する。次に、これらの膜及びシリコン基板１１の上層部分にメモリストリング方向に延びる複数本のＳＴＩ１２を形成することにより、ブロック絶縁膜１６、電荷蓄積膜１５及びトンネル絶縁膜１４を分断すると共に、シリコン基板１１の上層部分をメモリストリング方向に延びる複数本の半導体部分１３に区画する。次に、半導体部分１３の直上域及びＳＴＩ１２の直上域の双方に配置されるように、ブロック絶縁膜１９を形成し、その上に制御ゲート電極ＷＬ及び選択ゲート電極ＳＧを形成する。【選択図】図２
2010258250.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本の半導体部分に区画する複数の素子分離絶縁体と、
前記半導体部分上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜の上方であって、前記半導体部分の直上域及び前記素子分離絶縁体の直上域の双方に設けられたブロック絶縁膜と、
前記ブロック絶縁膜上に設けられた電極と、
を備え、
前記ブロック絶縁膜における前記素子分離絶縁体の直上域に配置された部分の膜厚は、前記ブロック絶縁膜における前記半導体部分の直上域に配置された部分の膜厚よりも薄いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
メモリセル領域及び前記メモリセル領域から見て前記第１方向両側に配置された一対の選択トランジスタ領域が設定されており、
各前記半導体部分は、一方の前記選択トランジスタ領域から前記メモリセル領域を通過して他方の前記選択トランジスタ領域に達するように形成されており、
前記電極は複数配置され、
前記電極は、
前記メモリセル領域に配置され、前記第１方向に対して交差する第２方向に延びる制御ゲート電極と、
前記選択トランジスタ領域に配置され、前記第２方向に延びる選択ゲート電極と、
を有し、
前記制御ゲート電極の下面における前記素子分離絶縁体の直上域に位置する部分は、前記制御ゲート電極の下面における前記半導体部分の直上域に位置する部分よりも下方に位置していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
メモリセル領域及び前記メモリセル領域から見て前記第１方向両側に配置された一対の選択トランジスタ領域が設定されており、
各前記半導体部分は、一方の前記選択トランジスタ領域から前記メモリセル領域を通過して他方の前記選択トランジスタ領域に達するように形成されており、
前記電極は複数配置され、
前記電極は、
前記メモリセル領域に配置され、前記第１方向に対して交差する第２方向に延びる制御ゲート電極と、
前記選択トランジスタ領域に配置され、前記第２方向に延びる選択ゲート電極と、
を有し、
前記選択ゲート電極の下面における前記素子分離絶縁体の直上域に位置する部分は、前記選択ゲート電極の下面における前記半導体部分の直上域に位置する部分よりも下方に位置していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に電荷蓄積膜を形成する工程と、
前記電荷蓄積膜上に第１のブロック絶縁膜を形成する工程と、
前記第１のブロック絶縁膜、前記電荷蓄積膜、前記トンネル絶縁膜及び前記半導体基板の上層部分に第１方向に延びる複数本の素子分離絶縁体を形成することにより、前記第１のブロック絶縁膜、前記電荷蓄積膜及び前記トンネル絶縁膜を分断すると共に、前記上層部分を第１方向に延びる複数本の半導体部分に区画する工程と、
前記半導体部分の直上域及び前記素子分離絶縁体の直上域の双方に配置されるように、第２のブロック絶縁膜を形成する工程と、
前記第２のブロック絶縁膜上に電極を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記素子分離絶縁体の上部を除去して、前記素子分離絶縁体の上面を前記第１のブロック絶縁膜の上面よりも下方に位置させる工程をさらに備えたことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリが広く使われている。また、最近はＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリの両方の特徴を兼ね備えたフラッシュメモリも提案されている。ＮＡＮＤ型フラッシュメモリとしては、従来はフローティングゲート（ＦＧ）構造のメモリが主に使われていたが、最近はＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）構造のメモリも開発されている（例えば、特許文献１参照。）。
【０００３】
ＭＯＮＯＳ構造のＮＡＮＤ型フラッシュメモリにおいては、半導体基板の上層部分がトレンチに埋め込まれた絶縁体によって複数本の半導体部分に区画されており、各半導体部分上に例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜が積層されており、その上に電極が設けられている。そして、シリコン窒化膜が電荷蓄積膜となっており、電荷を電荷蓄積膜のトラップサイトに注入したり、トラップサイトに蓄積されている電荷を消去したりすることにより、メモリセルを構成するメモリセルトランジスタの閾値を制御し、情報を記憶している。
【０００４】
しかしながら、ＦＧ構造のメモリにおいては、電荷蓄積膜が導電膜によって構成されているため、電荷蓄積膜の一部分に局所的に電荷が注入されても、電荷は電荷蓄積内に均一に分散する。これに対して、ＭＯＮＯＳ構造のメモリにおいては、電荷蓄積膜が絶縁膜によって構成されているため、電荷蓄積膜内で電荷が移動することはなく、電荷は注入された部分に局所的に蓄積される。このため、電荷蓄積膜に印加される電界が不均一であると、電荷の蓄積・消去が不均一となり、その分布を引きずってしまう。また、電荷蓄積膜全体を有効に使用することができなくなり、電荷蓄積量が少なくなったり、書込・消去動作が遅くなったりする。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１００６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、電荷蓄積膜に電界が均一に印加される不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本の半導体部分に区画する複数の素子分離絶縁体と、前記半導体部分上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜の上方であって、前記半導体部分の直上域及び前記素子分離絶縁体の直上域の双方に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた電極と、を備え、前記ブロック絶縁膜における前記素子分離絶縁体の直上域に配置された部分の膜厚は、前記ブロック絶縁膜における前記半導体部分の直上域に配置された部分の膜厚よりも薄いことを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
本発明の他の一態様によれば、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に電荷蓄積膜を形成する工程と、前記電荷蓄積膜上に第１のブロック絶縁膜を形成する工程と、前記第１のブロック絶縁膜、前記電荷蓄積膜、前記トンネル絶縁膜及び前記半導体基板の上層部分に第１方向に延びる複数本の素子分離絶縁体を形成することにより、前記第１のブロック絶縁膜、前記電荷蓄積膜及び前記トンネル絶縁膜を分断すると共に、前記上層部分を第１方向に延びる複数本の半導体部分に区画する工程と、前記半導体部分の直上域及び前記素子分離絶縁体の直上域の双方に配置されるように、第２のブロック絶縁膜を形成する工程と、前記第２のブロック絶縁膜上に電極を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、電荷蓄積膜に電界が均一に印加される不揮発性半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
【図２】（ａ）は図１に示すＡ−Ａ’線による断面図であり、（ｂ）は図１に示すＢ−Ｂ’線による断面図である。
【図３】図１に示すＣ−Ｃ’線による断面図である。
【図４】図１に示すＤ−Ｄ’線による断面図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図９】（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】（ａ）及び（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】第１の実施形態の作用効果を例示する模式的断面図である。
【図１２】第１の比較例に係る不揮発性半導体記憶装置を例示する模式的断面図である。
【図１３】第１の比較例に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図１４】第２の比較例に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図１５】（ａ）及び（ｂ）は、第２の比較例に係る不揮発性半導体記憶装置を例示する断面図である。
【図１６】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図２（ａ）は図１に示すＡ−Ａ’線による断面図であり、（ｂ）は図１に示すＢ−Ｂ’線による断面図であり、
図３は、図１に示すＣ−Ｃ’線による断面図であり、
図４は、図１に示すＤ−Ｄ’線による断面図である。
【００１２】
図１〜図４に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）は、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリである。装置１においては、シリコン基板１１が設けられている。また、装置１においては、データを記憶するメモリアレイ部と、メモリアレイ部を駆動する周辺回路部が設けられている。メモリアレイ部には複数のメモリセルが設けられている。一方、周辺回路部には低電圧動作周辺回路用トランジスタ及び高電圧動作周辺回路用トランジスタが設けられている。本実施形態はメモリアレイ部の構成に特徴があるため、周辺回路部の構成は説明を省略する。
【００１３】
メモリアレイ部においては、メモリセル領域Ｒｍｃが設定されており、メモリセル領域Ｒｍｃを挟む領域には、一対の選択トランジスタ領域Ｒｓｔが設定されている。以下、説明の便宜上、シリコン基板１１の上面に平行な方向のうち、選択トランジスタ領域Ｒｓｔ、メモリセル領域Ｒｍｃ及び選択トランジスタ領域Ｒｓｔの配列方向を「メモリストリング方向」といい、メモリストリング方向に対して直交する方向を「電極方向」という。また、シリコン基板１１の上面に対して垂直な方向を「高さ方向」という。
【００１４】
シリコン基板１１の上層部分には、素子分離絶縁体として、複数本のＳＴＩ（shallow trench isolation）１２が形成されている。ＳＴＩ１２はトレンチ内にシリコン酸化物（ＳｉＯ２）が埋め込まれることにより形成されており、その形状はメモリストリング方向に延びるストライプ状であり、シリコン層１１の上層部分を複数本の半導体部分１３に区画している。また、高さ方向におけるＳＴＩ１２の上面及び下面の位置は、メモリセル領域Ｒｍｃと選択トランジスタ領域Ｒｓｔとで相互に等しい。半導体部分１３は、後述するメモリストリングのアクティブエリア（ＡＡ）として機能する。各ＳＴＩ１２及び半導体部分１３は、一方の選択トランジスタ領域Ｒｓｔからメモリセル領域Ｒｍｃを通過して他方の選択トランジスタ領域Ｒｓｔに達するように形成されている。すなわち、ＳＴＩ１２及び半導体部分１３のメモリストリング方向における両端部は選択トランジスタ領域Ｒｓｔに配置されており、中央部はメモリセル領域Ｒｍｃに配置されている。
【００１５】
メモリセル領域Ｒｍｃにおいては、半導体部分１３の直上域にシリコン酸化物からなるトンネル絶縁膜１４が設けられている。トンネル絶縁膜１４は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。また、トンネル絶縁膜１４の直上域には、シリコン窒化物（ＳｉＮ）からなる電荷蓄積膜１５が設けられている。電荷蓄積膜１５は電荷を保持する能力がある膜であり、例えば、電子のトラップサイトを含む膜である。更に、電荷蓄積膜１５の直上域には、例えばアルミナ（Ａｌ２Ｏ３）からなるブロック絶縁膜１６が設けられている。
【００１６】
トンネル絶縁膜１４、電荷蓄積膜１５及びブロック絶縁膜１６は半導体部分１３の直上域のみに設けられており、ＳＴＩ１２の直上域には設けられていない。また、ＳＴＩ１２の上面の高さは、電荷蓄積膜１５の上面の高さとほぼ一致しており、従って、電荷蓄積膜１５上に設けられたブロック絶縁膜１６の上面１６ａは、ＳＴＩ１２の上面１２ａよりも上方にある。
【００１７】
一方、選択トランジスタ領域Ｒｓｔにおいては、半導体部分１３の直上域にシリコン酸化物からなるゲート絶縁膜１８が設けられている。ゲート絶縁膜１８はトンネル絶縁膜１４とは別の工程で形成されたものであるため、ゲート絶縁膜１８の膜厚及び組成は、トンネル絶縁膜１４の膜厚及び組成とは異なっている場合がある。ゲート絶縁膜１８上にはブロック絶縁膜１６が設けられている。ゲート絶縁膜１８及びブロック絶縁膜１６は半導体部分１３の直上域のみに設けられており、ＳＴＩ１２の直上域には設けられていない。また、ブロック絶縁膜１６の上面１６ａはＳＴＩ１２の上面１２ａよりも下方にある。
【００１８】
そして、メモリセル領域Ｒｍｃ及び選択トランジスタ領域Ｒｓｔの双方において、半導体部分１３の直上域とＳＴＩ１２の直上域にわたってブロック絶縁膜１９が連続的に設けられている。ブロック絶縁膜１９は例えばアルミナにより形成されている。ブロック絶縁膜１６及び１９により、ブロック絶縁膜２０が構成されている。すなわち、ブロック絶縁膜２０における半導体部分１３の直上域に配置された部分２０ａは、ブロック絶縁膜１６及びブロック絶縁膜１９が積層されて構成されている。また、ブロック絶縁膜２０におけるＳＴＩ１２の直上域に配置された部分２０ｂは、ブロック絶縁膜１９のみにより構成されている。ブロック絶縁膜１９の膜厚はほぼ均一であるため、部分２０ｂの膜厚は部分２０ａの膜厚よりもブロック絶縁膜１６の膜厚分だけ薄い。なお、ブロック絶縁膜１６とブロック絶縁膜１９の膜厚比は、例えば、（１：１）乃至（１：２）程度である。
【００１９】
ブロック絶縁膜２０は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、誘電率が電荷蓄積膜１５を形成する材料の誘電率よりも高い材料によって形成されている。上述の如く、本実施形態においては、電荷蓄積膜１５はシリコン窒化物により形成されており、ブロック絶縁膜２０はアルミナによって形成されている。また、ブロック絶縁膜２０上にはメタル膜２１が設けられており、メタル膜２１上にはポリシリコン膜２２が設けられている。
【００２０】
トンネル絶縁膜１４、電荷蓄積膜１５、ゲート絶縁膜１８、ブロック絶縁膜１６、ブロック絶縁膜１９、メタル膜２１及びポリシリコン膜２２は、メモリストリング方向において分断されている。上述の如く、トンネル絶縁膜１４、電荷蓄積膜１５、ゲート絶縁膜１８及びブロック絶縁膜１６は、ＳＴＩ１２によって電極方向においても分断されているため、トンネル絶縁膜１４、電荷蓄積膜１５、ゲート絶縁膜１８及びブロック絶縁膜１６は、高さ方向から見てマトリクス状に配列されている。
【００２１】
メタル膜２１及びポリシリコン膜２２がメモリストリング方向において分断されていることにより、メモリセル領域Ｒｍｃにおいては、メタル膜２１及びポリシリコン膜２２からなり、電極方向に延びる複数本の制御ゲート電極ＷＬが形成されている。また、選択トランジスタ領域Ｒｓｔにおいては、メタル膜２１及びポリシリコン膜２２からなり、電極方向に延びる各１本の選択ゲート電極ＳＧが形成されている。
【００２２】
従って、半導体部分１３と制御ゲート電極ＷＬとの間には、トンネル絶縁膜１４、電荷蓄積膜１５及びブロック絶縁膜２０が配置されており、半導体部分１３と選択ゲート電極ＳＧとの間には、ゲート絶縁膜１８及びブロック絶縁膜２０が配置されている。そして、制御ゲート電極ＷＬの下面におけるＳＴＩ１２の直上域に位置する部分２４は、制御ゲート電極ＷＬの下面における半導体部分１３の直上域に位置する部分２５よりも下方、すなわち、シリコン基板１１側に位置している。また、半導体部分１３における制御ゲート電極ＷＬ及び選択ゲート電極ＳＧの直下域には、チャネル領域が形成されている。すなわち、図３に示すように、チャネル領域は不純物が注入された拡散層Ｄに挟まれるように、メモリストリング方向に沿って配置されている。
【００２３】
また、装置１においては、トンネル絶縁膜１４、電荷蓄積膜１５、ゲート絶縁膜１８、ブロック絶縁膜２０、メタル膜２１及びポリシリコン膜２２からなる積層体を埋め込むように、層間絶縁膜（図示せず）が設けられている。層間絶縁膜上には、半導体部分１３毎に、メモリストリング方向に延びるビット線（図示せず）が設けられている。そして、各ビット線は、層間絶縁膜中に形成されたコンタクト（図示せず）を介して各半導体部分１３に接続されている。
【００２４】
本実施形態に係る装置１においては、アクティブエリア（ＡＡ）として機能する半導体部分１３と、ワード線として機能する制御ゲート電極ＷＬとの最近接点毎に、ＭＯＮＯＳ型のトランジスタからなるメモリセルが形成される。そして、メモリストリング方向に沿って配列され、半導体部分１３を共有する複数のメモリセルによってメモリストリングが構成されている。一方、選択ゲート電極ＳＧと半導体部分１３との最近接点毎に、選択トランジスタが形成される。これにより、メモリストリングの両端部に選択トランジスタが接続される。そして、メモリストリング方向に延びる半導体部分１３が複数本形成されており、電極方向に延びる制御ゲート電極ＷＬがこれら複数本の半導体部分１３を跨ぐように複数本配設されていることにより、メモリアレイ部には複数個のメモリセルがマトリクス状に配列されている。
【００２５】
また、メモリセルトランジスタは、ブロック絶縁膜２０上に形成されたメタル膜２１及びポリシリコン膜２２をゲート電極として用いている。そして、電極方向に配列されたメモリセルトランジスタのゲート電極が共通接続されて、上述の制御ゲート電極ＷＬが構成されている。一方、選択トランジスタは、ゲート絶縁膜１８及びブロック絶縁膜２０からなる積層膜全体をゲート絶縁膜として用い、ブロック絶縁膜２０上に形成されたメタル膜２１及びポリシリコン膜２２をゲート電極として用いている。電極方向に配列された選択トランジスタのゲート電極が共通接続されて、上述の選択ゲート電極ＳＧが構成されている。
【００２６】
次に、本実施形態に係る不揮発性半導体記憶装置１の製造方法について説明する。
図５は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図であり、
図６〜図１０は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）は図１に示すＡ−Ａ’線による断面図に相当し、各図の（ｂ）は図１に示すＢ−Ｂ’線による断面図に相当する。
【００２７】
なお、不揮発性半導体記憶装置１の製造プロセスにおいては、メモリアレイ部と周辺回路部とを作り分け、周辺回路部においては、低電圧動作周辺回路用トランジスタと高電圧動作周辺回路用トランジスタとを作り分けるが、メモリアレイ部と周辺回路部の作り分けのプロセス及び低電圧動作周辺回路用トランジスタと高電圧動作周辺回路用トランジスタとの作り分けのプロセスについての詳細な説明は省略する。
【００２８】
先ず、図６（ａ）及び（ｂ）に示すように、シリコン基板１１を準備する。シリコン基板１１には、メモリアレイ部及び周辺回路部が設定されており、メモリアレイ部においては、メモリセル領域Ｒｍｃ及び選択トランジスタ領域Ｒｓｔが設定されている。そして、図５のステップＳ１に示すように、メモリアレイ部において、シリコン基板１１上にシリコン酸化物からなるトンネル絶縁膜１４を形成する。次に、図５のステップＳ２に示すように、トンネル絶縁膜１４上に、シリコン窒化物からなる電荷蓄積膜１５を形成する。
【００２９】
次に、図７（ａ）及び（ｂ）に示すように、リソグラフィ技術により、選択トランジスタ領域Ｒｓｔを露出させ、それ以外の領域を覆うレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしてドライエッチング又はウェットエッチング、例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）を行い、選択トランジスタ領域Ｒｓｔから電荷蓄積膜１５及びトンネル絶縁膜１４を除去する。これにより、選択トランジスタ領域Ｒｓｔにおいてシリコン基板１１の上面を露出させる。その後、レジストパターンを除去する。
【００３０】
次に、図５のステップＳ３並びに図８（ａ）及び（ｂ）に示すように、熱酸化処理を行う。これにより、選択トランジスタ領域Ｒｓｔにおいて、露出しているシリコン基板１１の上面が酸化され、シリコン酸化物からなるゲート絶縁膜１８が形成される。なお、メモリセル領域Ｒｍｃにおいては、シリコン基板１１の上面はトンネル絶縁膜１４及び電荷蓄積膜１５によって覆われているため、ゲート絶縁膜１８は形成されない。また、メモリセル領域Ｒｍｃにおいては、この時点ではトンネル絶縁膜１４及び電荷蓄積膜１５は連続膜として形成されており、メモリセル毎に分断されてはいないため、各メモリセルに対応したトンネル絶縁膜１４及び電荷蓄積膜１５の端面は存在しない。このため、各メモリセルに対応したトンネル絶縁膜１４及び電荷蓄積膜１５の端面から酸化が進行することがなく、後述するバーズビークが発生しない。本実施形態においては、ゲート絶縁膜１８の上面がメモリセル領域Ｒｍｃにおける電荷蓄積膜１５の上面よりも下方に位置するように、ゲート絶縁膜１８の膜厚を制御する。
【００３１】
その後、図５のステップＳ４に示すように、メモリセル領域Ｒｍｃ及び選択トランジスタ領域Ｒｓｔにアルミナを堆積させてブロック絶縁膜１６を形成する。次に、例えばシリコン酸化物からなるマスク膜３１を形成する。この結果、メモリセル領域Ｒｍｃにおいては、シリコン基板１１上に、トンネル絶縁膜１４、電荷蓄積膜１５、ブロック絶縁膜１６及びマスク膜３１がこの順に積層される。また、選択トランジスタ領域Ｒｓｔにおいては、シリコン基板１１上に、ゲート絶縁膜１８、ブロック絶縁膜１６及びマスク膜３１がこの順に積層される。
【００３２】
次に、図５のステップＳ５並びに図９（ａ）及び（ｂ）に示すように、リソグラフィ技術により、マスク膜３１上にＳＴＩ１２が形成される予定の領域が開口したレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしてＲＩＥを行い、マスク膜３１をパターニングする。次に、このレジストパターン及びパターニングされたマスク膜３１をマスクとしてＲＩＥを行い、ブロック絶縁膜１６、電荷蓄積膜１５、トンネル絶縁膜１４、ゲート絶縁膜１８及びシリコン基板１１の上層部分を選択的に除去する。これにより、ブロック絶縁膜１６、電荷蓄積膜１５、トンネル絶縁膜１４及びゲート絶縁膜１８を分断して、メモリストリング方向に延びる複数本の帯状の部分に加工すると共に、シリコン基板１１の上層部分に、メモリストリング方向に延びる複数本のトレンチ３２を形成する。なお、レジストパターンはマスク膜３１をパターニングした後に灰化処理によって除去するか、又は、このＲＩＥの過程で消失する。
【００３３】
次に、トレンチ３２内にシリコン酸化物等の絶縁材料を埋め込み、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施して平坦化し、トレンチ３２の内部以外の部分から絶縁材料を除去する。これにより、シリコン基板１１の上層部分にＳＴＩ１２が形成されて、シリコン基板１１の上層部分がメモリストリング方向に延びる複数本の半導体部分１３に区画される。この段階では、ＳＴＩ１２の上面の高さとマスク膜３１の上面の高さは一致している。
【００３４】
次に、図１０（ａ）及び（ｂ）に示すように、ＳＴＩ１２に対してエッチングを行い、ＳＴＩ１２の上部を除去する。このとき、エッチング量を、ＳＴＩ１２の上面１２ａがメモリセル領域Ｒｍｃにおけるブロック絶縁膜１６の上面１６ａよりも下方に位置するように制御し、例えば、上面１２ａの高さが電荷蓄積膜１５の上面と同じ高さになるように制御する。これにより、メモリセル領域Ｒｍｃにおいては、ＳＴＩ１２の上面１２ａが周囲に対して凹む。なお、このエッチングにより、マスク膜３１（図８参照）も除去される。
【００３５】
また、ＳＴＩ１２の上面１２ａの高さは、メモリセル領域Ｒｍｃと選択トランジスタ領域Ｒｓｔとで同じである。そして、選択トランジスタ領域Ｒｓｔにおけるゲート絶縁膜１８の上面はメモリセル領域Ｒｍｃにおける電荷蓄積膜１５の上面よりも低く、選択トランジスタ領域Ｒｓｔにおいては、ＳＴＩ１２の上面１２ａはブロック絶縁膜１６の上面１６ａよりも上方に位置している。すなわち、ＳＴＩ１２の上面１２ａは周囲に対して突出している。このような関係にすることにより、メモリセル領域Ｒｍｃと選択トランジスタ領域ＲｓｔとでＳＴＩ１２を別々にエッチングする必要が無くなる。その結果、製造工程を簡略化できる。
【００３６】
次に、図５のステップＳ６並びに図２（ａ）及び（ｂ）に示すように、メモリアレイ部全体にアルミナを堆積させて、ブロック絶縁膜１９を成膜する。ブロック絶縁膜１９は、メモリセル領域Ｒｍｃ及び選択トランジスタ領域Ｒｓｔの双方において、半導体部分１３の直上域及びＳＴＩ１２の直上域の双方に配置されるように、連続膜として形成する。これにより、ブロック絶縁膜１６及びブロック絶縁膜１９によりブロック絶縁膜２０が形成される。
【００３７】
次に、図５のステップＳ７に示すように、ブロック絶縁膜２０上に、メタル膜２１を形成し、その上にポリシリコン膜２２を形成する。次に、リソグラフィ技術により、半導体部分１３上及びＳＴＩ１２上に積層された積層膜をパターニングし、電極形状に加工する。すなわち、メモリセル領域Ｒｍｃにおいては、トンネル絶縁膜１４、電荷蓄積膜１５、ブロック絶縁膜２０、メタル膜２１及びポリシリコン膜２２からなる積層体をメモリストリング方向において分断する。これにより、分断された複数本の積層体の上部に、メタル膜２１及びポリシリコン膜２２からなり電極方向に延びる制御ゲート電極ＷＬが形成される。また、選択トランジスタ領域Ｒｓｔにおいては、ゲート絶縁膜１８、ブロック絶縁膜２０、メタル膜２１及びポリシリコン膜２２からなる積層体をメモリストリング方向において分断する。これにより、分断された各１本の積層体の上部に、メタル膜２１及びポリシリコン膜２２からなり電極方向に延びる選択ゲート電極ＳＧが形成される。
【００３８】
次に、上述の分断された積層体を埋め込むように、シリコン基板１１上に層間絶縁膜（図示せず）を形成し、この層間絶縁膜内にコンタクト（図示せず）を埋設する。そして、層間絶縁膜上にビット線（図示せず）を形成する。これにより、本実施形態に係る不揮発性半導体記憶装置１が製造される。
【００３９】
次に、本実施形態の作用効果について説明する。
図１１は、本実施形態の作用効果を例示する模式的断面図である。
図１１に示すように、本実施形態に係る不揮発性半導体装置１おいては、図５のステップＳ５に示すＳＴＩ形成工程の後、ステップＳ６に示すブロック膜１９の形成工程を実施しているため、ブロック絶縁膜２０が半導体部分１３の直上域及びＳＴＩ１２の直上域の双方にわたって連続的に設けられている。ブロック絶縁膜２０は例えばアルミナからなり、シリコン酸化物からなるＳＴＩ１２と比較して誘電率が高く、電界を効果的に伝播する。このため、本実施形態においては、電荷蓄積膜１５の直上域以外の領域に配置されたブロック絶縁膜２０を介して、電荷蓄積膜１５の端部にも十分な強度の電界が印加される。これにより、電荷蓄積膜１５に印加される電界が均一になり、電荷蓄積膜１５全体に対して電荷を注入・消去することができ、電荷蓄積膜１５全体を有効に活用することができる。この結果、電荷蓄積膜１５に蓄積可能な電荷量が増大すると共に、書込・消去動作の速度が向上する。
【００４０】
また、本実施形態においては、ブロック絶縁膜１６は半導体部分１３の直上域のみに設けられているため、ブロック絶縁膜２０におけるＳＴＩ１２の直上域に配置された部分２０ｂの膜厚は、ブロック絶縁膜２０における半導体部分１３の直上域に配置された部分２０ａの膜厚よりも薄い。これにより、電荷蓄積膜１５の直上域においては、電荷蓄積膜１５から制御ゲート電極ＷＬへの電荷の移動を遮断するためにブロック絶縁膜２０の膜厚を十分に確保しつつ、電荷蓄積膜１５の端部から制御ゲート電極ＷＬまでの距離を短くし、電荷蓄積膜１５の端部に対して、より効果的に電界を印加することができる。
【００４１】
特に、本実施形態においては、制御ゲート電極ＷＬの下面におけるＳＴＩ１２の直上域に位置する部分２４が、半導体部分１３の直上域に位置する部分２５よりも下方に位置しているため、電荷蓄積膜１５の端部から制御ゲート電極ＷＬまでの距離が電荷蓄積膜１５の中央部から制御ゲート電極ＷＬまでの距離よりも短くなると共に、制御ゲート電極ＷＬの下面が電荷蓄積膜１５の端部を包み込むように湾曲するため、電荷蓄積膜１５の端部に対して、より効果的に電界を印加することができる。
【００４２】
更に、図２（ａ）及び（ｂ）に示すように、本実施形態においては、選択ゲート電極ＳＧの直下域には電荷蓄積膜１５が設けられていない。このため、選択トランジスタの動作に伴って電荷蓄積膜１５に電荷が蓄積されることがなく、選択トランジスタの閾値が変動することがない。
【００４３】
更にまた、本実施形態においては、図５のステップＳ３に示すゲート絶縁膜を形成するための熱酸化工程の後、ステップＳ５に示すＳＴＩの形成工程を実施している。このため、図８（ｂ）に示すように、選択トランジスタ領域Ｒｓｔにゲート絶縁膜１８を形成するための熱酸化処理を行う時点では、トンネル絶縁膜１４及び電荷蓄積膜１５はメモリセル毎に分断されておらず、連続膜として形成されている。このため、各メモリセルに対応したトンネル絶縁膜１４及び電荷蓄積膜１５の端面は存在せず、これらの端面から酸化が進行することがなく、後述するバーズビークが発生しない。
【００４４】
次に、本実施形態の比較例について説明する。
先ず、第１の比較例について説明する。
図１２は、本比較例に係る不揮発性半導体記憶装置を例示する模式的断面図であり、
図１３は、本比較例に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【００４５】
図１２に示すように、第１の比較例に係る不揮発性半導体記憶装置１０１においては、ブロック絶縁膜１２０は電荷蓄積膜１５の直上域のみに設けられている。装置１０１の製造方法は、以下のとおりである。先ず、図１３のステップＳ１に示すように、シリコン基板１１上にトンネル絶縁膜１４を形成し、ステップＳ２に示すように、トンネル絶縁膜１４上に電荷蓄積膜１５を形成し、選択トランジスタ領域Ｒｓｔから電荷蓄積膜１５及びトンネル絶縁膜１４を除去する。次に、ステップＳ３に示すように、熱酸化処理を行って、選択トランジスタ領域Ｒｓｔにゲート絶縁膜１８（図２（ｂ）参照）を形成し、ステップＳ１４に示すように、両領域にブロック絶縁膜１２０を形成する。このとき、ブロック絶縁膜１２０の膜厚は、前述の第１の実施形態におけるブロック絶縁膜２０と同程度とする。次に、ステップＳ５に示すように、ＳＴＩ１２を形成して各膜及びシリコン基板１１の上層部分を分断する。その後、ステップＳ７に示すように、導電膜を成膜し、分断して、制御ゲート電極ＷＬ及び選択ゲート電極ＳＧを形成する。
【００４６】
このようにして製造された装置１０１においては、ブロック絶縁膜１２０が電荷蓄積膜１５の直上域にしか設けられておらず、ブロック絶縁膜１２０の周囲には誘電率が低いシリコン酸化物からなるＳＴＩ１２が配置されているため、電荷蓄積膜１５の端部に対して十分な強度の電界を印加することができない。従って、電荷蓄積膜１５全体を有効に使用することができず、特性が不十分となる。また、装置１０１においては、制御ゲート電極ＷＬの下面が平坦であるため、前述の第１の実施形態と比べると、電荷蓄積膜１５の端部に印加される電界がより一層弱くなる。
【００４７】
次に、第２の比較例について説明する。
図１４は、本比較例に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図であり、
図１５（ａ）及び（ｂ）は、本比較例に係る不揮発性半導体記憶装置を例示する断面図であり、（ａ）は図１に示すＡ−Ａ’線による断面図に相当し、（ｂ）は図１に示すＢ−Ｂ’線による断面図に相当する。
【００４８】
本比較例に係る不揮発性半導体記憶装置１０２は、以下のプロセスによって製造されたものである。すなわち、図１４のステップＳ１並びに図１５（ａ）及び（ｂ）に示すように、シリコン基板１１上にトンネル絶縁膜１４を形成し、ステップＳ２に示すように、その上に電荷蓄積膜１５を形成する。次に、ステップＳ２５に示すように、ＳＴＩ１２を形成し、電荷蓄積膜１５、トンネル絶縁膜１４及びシリコン基板１１の上層部分を分断する。次に、選択トランジスタ領域Ｒｓｔから電荷蓄積膜１５及びトンネル絶縁膜１４を除去する。
【００４９】
そして、ステップＳ２３及び図１５（ｂ）に示すように、熱酸化処理を行い、選択トランジスタ領域Ｒｓｔにゲート絶縁膜１８を形成する。その後、ステップＳ２４に示すように、ＳＴＩ１２の直上域及び半導体部分１３の直上域の双方にわたって連続的にブロック絶縁膜２２０を形成し、ステップＳ７に示すように、制御ゲート電極ＷＬ及び選択ゲート電極ＳＧを形成する。
【００５０】
本比較例においては、ブロック絶縁膜２２０はＳＴＩ１２の直上域にも形成されるが、図１５（ａ）に示すように、トンネル絶縁膜１４にバーズビーク（Bird's Beak）２０１が形成されてしまう。「バーズビーク」とは、鳥のくちばしに似た楔形状の酸化膜であり、例えば、シリコン基板とシリコン酸化膜との界面に周囲から酸素が侵入して、シリコン基板が端縁側から酸化されて体積が膨張することによって形成される。これは、本比較例においては、ステップＳ２５に示すＳＴＩ形成工程の後、ステップＳ２３に示すゲート絶縁膜形成工程を実施しているため、ゲート絶縁膜を形成する熱酸化処理の時点で、トンネル絶縁膜１４及び電荷蓄積膜１５が既に分断されており、端面から酸化が進行するためである。装置１０２においては、バーズビーク２０１が形成されることにより、トンネル絶縁膜１４の膜厚が不均一になり、メモリセルの特性が変動してしまう。
【００５１】
なお、本第２の比較例において、バーズビークの形成を回避するために、ゲート絶縁膜１８を形成するための熱酸化処理を行わず、ブロック絶縁膜２２０を選択トランジスタのゲート絶縁膜として使用することも考えられる。しかし、この場合は、シリコンからなるシリコン基板１１とアルミナからなるブロック絶縁膜２２０が直接接触することになり、シリコンとアルミニウムが反応してしまう。また、選択トランジスタのゲート絶縁膜としてトンネル絶縁膜１４及び電荷蓄積膜１５を使用することも考えられるが、そうすると、選択トランジスタの閾値が変動してしまう。
【００５２】
次に、本発明の第２の実施形態について説明する。
図１６（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、（ａ）は図１に示すＡ−Ａ’線による断面図に相当し、（ｂ）は図１に示すＢ−Ｂ’線による断面図に相当する。
【００５３】
図１６（ａ）及び（ｂ）に示すように、本実施形態に係る不揮発性半導体記憶装置２においては、選択ゲート電極ＳＧの下面におけるＳＴＩ１２の直上域に位置する部分２６が、この下面における半導体部分１３の直上域に位置する部分２７よりも下方に位置している。装置２における上記以外の構成は、前述の第１の実施形態に係る装置１（図２参照）と同様である。
【００５４】
次に、本実施形態に係る不揮発性半導体記憶装置２の製造方法について説明する。
本実施形態に係る製造方法は、前述の第１の実施形態に係る製造方法（図５参照）と比較して、工程の順番は同じであるが、ゲート絶縁膜１８の膜厚とＳＴＩ１２の上面の落とし込み量との関係が異なっている。
【００５５】
すなわち、本実施形態においては、図８に示す工程において、前述の第１の実施形態よりもゲート絶縁膜１８を厚く形成する。そして、図１０に示す工程において、ＳＴＩ１２の上部を除去して上面１２ａを落とし込む際に、選択トランジスタ領域Ｒｓｔにおいて、ＳＴＩ１２の上面１２ａが、ブロック絶縁膜１６の上面よりも下方に位置するようにする。すなわち、メモリセル領域Ｒｍｃだけでなく、選択トランジスタ領域Ｒｓｔにおいても、ＳＴＩ１２の上面を周囲よりも凹ませる。
【００５６】
これにより、その後、ブロック絶縁膜１９、メタル膜２１及びポリシリコン膜２２を成膜し、メタル膜２１及びポリシリコン膜２２からなる選択ゲート電極ＳＧを形成したときに、選択ゲート電極ＳＧの下面に、ＳＴＩ１２の上面１２ａ及びブロック絶縁膜１６の上面１６ａによって構成される凹凸を反映した凹凸が形成され、部分２６が部分２７よりも下方に位置する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００５７】
次に、本実施形態の作用効果について説明する。
上述の如く、本実施形態においては、選択ゲート電極ＳＧの下面におけるＳＴＩ１２の直上域に位置する部分２６が、半導体部分１３の直上域に位置する部分２７よりも下方に位置している。これにより、半導体部分１３における電極方向の両側面と上面との間の角部と選択ゲート電極ＳＧとの間の距離が短くなり、選択トランジスタにおいて、選択ゲート電極ＳＧのチャネルに対する支配力が強くなる。また、選択ゲート電極ＳＧの下面が半導体部分１３の上部を包むように湾曲しているため、選択トランジスタのチャネルが半導体部分１３の上面部分から側面部分の上部にまで広がり、オン電流が増加する。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
【００５８】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、制御ゲート電極ＷＬの下面におけるＳＴＩ１２の直上域に位置する部分２４が半導体部分１３の直上域に位置する部分２５よりも下方に位置している例を示したが、本発明は必ずしもこれに限定されず、ブロック絶縁膜２０におけるＳＴＩ１２の直上域に配置された部分２０ｂが半導体部分１３の直上域に配置された部分２０ａよりも薄ければ、一定の効果が得られる。
【００５９】
（付記）
前記半導体基板にはメモリセル領域及び前記メモリセル領域から見て前記第１方向両側に配置された一対の選択トランジスタ領域が設定されており、
各素子分離絶縁体は、一方の前記選択トランジスタ領域から前記メモリセル領域を通過して他方の前記選択トランジスタ領域に達するように形成し、
前記選択トランジスタ領域から前記電荷蓄積膜及び前記トンネル絶縁膜を除去して前記半導体基板の上面を露出させる工程と、
前記素子分離絶縁体を形成する前に、前記半導体基板の上面を酸化して前記選択トランジスタ領域にゲート絶縁膜を形成する工程と、
前記素子分離絶縁体の上部を除去して、前記素子分離絶縁体の上面を前記メモリセル領域における前記第１のブロック絶縁膜の上面よりも下方に位置させる工程と、
をさらに備えたことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【符号の説明】
【００６０】
１、２  不揮発性半導体記憶装置、１１  シリコン基板、１２  ＳＴＩ、１２ａ  上面、１３  半導体部分、１４  トンネル絶縁膜、１５  電荷蓄積膜、１６  ブロック絶縁膜、１６ａ  上面、１８  ゲート絶縁膜、１９  ブロック絶縁膜、２０  ブロック絶縁膜、２０ａ、２０ｂ  部分、２１  メタル膜、２２  ポリシリコン膜、２４  ＳＴＩの直上域に位置する部分、２５  半導体部分の直上域に位置する部分、２６  ＳＴＩの直上域に位置する部分、２７  半導体部分の直上域に位置する部分、３１  マスク膜、３２  トレンチ、１０１、１０２  不揮発性半導体記憶装置、１２０  ブロック絶縁膜、２０１  バーズビーク、２２０  ブロック絶縁膜、Ｄ  拡散層、Ｒｍｃ  メモリセル領域、Ｒｓｔ  選択トランジスタ領域、ＳＧ  選択ゲート電極、ＷＬ  制御ゲート電極
【図１】
2010258250.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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