(57)【要約】【課題】破砕層を形成できない薄さの半導体基板（ウェハまたはチップ）でも、チップの実装時の圧力に耐えられる抗折強度を有するとともに、イオン性不純物の半導体基板の裏面からの侵入を防止することができる半導体装置を提供する。【解決手段】半導体基板１０の第１の主面上に素子が形成された半導体装置において、半導体基板１０の第２の主面は、平坦化され、第２の主面上に、外側がプラスの電荷を有する有機薄膜からなる裏面処理膜１１を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板の第１の主面上に素子が形成された半導体装置において、
前記半導体基板の第２の主面は、平坦化され、
前記第２の主面上に、外側がプラスの電荷を有する有機膜を備えることを特徴とする半導体装置。
【請求項２】
半導体基板の第１の主面上に素子が形成された半導体チップが、配線基板上に複数積層してなる半導体装置において、
前記半導体チップの前記半導体基板の第２の主面は、平坦化され、
前記第２の主面上に、外側がプラスの電荷を有する有機膜を備えることを特徴とする半導体装置。
【請求項３】
前記半導体チップのうち少なくとも１つの半導体チップは、他の前記半導体チップよりも厚く、半導体基板の第２の主面には前記有機膜を備えず、破砕層が形成される構造を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記有機膜を備える半導体チップの抗折強度は、３Ｎ以上であることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
第１の主面上に素子が形成された半導体基板の第２の主面をＣＭＰ法またはドライポリッシュ法によって研磨する第１の工程と、
前記第２の主面を酸化剤で洗浄し、前記第２の主面の表面にＯＨ基を形成する第２の工程と、
前記半導体基板の第２の主面をシランカップリング剤で修飾し、外側にプラスの電荷を有する有機膜を形成する第３の工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの半導体装置では、複数のメモリチップを配線基板上に階段状に重ねて樹脂封止することによって、従来と同じ外形寸法を有しながら従来よりもさらに高い記憶容量を有する構造が提案されている（たとえば、特許文献１参照）。このような半導体装置で記憶容量をさらに高める場合には、メモリチップの積層段数を増やす必要があるが、外形寸法、特に厚さの制限があるために、各メモリチップの厚さを薄くしなければならない。そのため、近年では、メモリチップをはじめとする半導体チップの薄層化が進展し、ウェハの厚さは１００μｍよりも薄くなってきている。通常、ウェハの裏面には、半導体装置の製造工程におけるイオン性の不純物の裏面からウェハ内部への拡散を抑制するために凹凸を有する破砕層を形成することが一般的である。しかし、１００μｍよりも薄くなるとチップの抗折強度が低下しチップを実装する時の圧力でチップが割れてしまう不具合が生じ易くなる。そこで、ウェハ（チップ）の裏面をＣＭＰ（Chemical  Mechanical  Polishing）法やエッチング法などの研磨処理によって平坦化している（たとえば、特許文献２参照）。
【０００３】
しかしながら、ウェハ（チップ）の裏面が研磨処理によって平坦化されていると、上記したようにイオン性の不純物が裏面からウェハ内部へと拡散してしまうという問題点があった。また、これに対処するために、特許文献２には、１００μｍよりも薄いウェハの場合でも、裏面に破砕層を残すことも記載されているが、この場合には、破砕層の存在によってウェハ（チップ）の抗折強度が低下してしまうという問題点もあった。このように、ウェハの厚さが１００μｍよりも薄くなってくると、従来の方法では、イオン性不純物のウェハ内部への拡散の抑制と、抗折強度低下の抑制とを同時に解決することが困難となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３０２８７１号公報
【特許文献２】特開２００７−４８９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、破砕層を形成できない薄さの半導体基板（ウェハまたはチップ）でも、チップの実装時の圧力に耐えられる抗折強度を有するとともに、イオン性不純物の半導体基板の裏面からの侵入を防止することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、半導体基板の第１の主面上に素子が形成された半導体装置において、前記半導体基板の第２の主面は、平坦化され、前記第２の主面上に、外側がプラスの電荷を有する有機膜を備えることを特徴とする半導体装置が提供される。
【０００７】
また、本願発明の一態様によれば、半導体基板の第１の主面上に素子が形成された半導体チップが、配線基板上に複数積層してなる半導体装置において、前記半導体チップの前記半導体基板の第２の主面は、平坦化され、前記第２の主面上に、外側がプラスの電荷を有する有機膜を備えることを特徴とする半導体装置が提供される。
【０００８】
さらに、本願発明の一態様によれば、第１の主面上に素子が形成された半導体基板の第２の主面をＣＭＰ法またはドライポリッシュ法によって研磨する第１の工程と、前記第２の主面を酸化剤で洗浄し、前記第２の主面の表面にＯＨ基を形成する第２の工程と、前記半導体基板の第２の主面をシランカップリング剤で修飾し、外側にプラスの電荷を有する有機膜を形成する第３の工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、破砕層を形成できない薄さの半導体基板（ウェハまたはチップ）でも、チップの実装時の圧力に耐えられる抗折強度を有するとともに、イオン性不純物の半導体基板の裏面からの侵入を防止することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、この発明による半導体装置の構成を模式的に示す断面図である。
【図２】図２は、第１の実施の形態による半導体装置の製造方法の手順の一例を示すフローチャートである。
【図３】図３は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。
【図４】図４は、第１の実施の形態による半導体装置の効果を模式的に示す断面図である。
【図５】図５は、半導体基板の裏面の研磨状態と抗折強度との関係を示す図である。
【図６】図６は、第２の実施の形態による半導体装置の構成の一例を模式的に示す平面図である。
【図７】図７は、図６のＡ−Ａ断面図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す厚さは一例であり、これに限定されるものではない。
【００１２】
（第１の実施の形態）
図１は、この発明による半導体装置の構成を模式的に示す断面図である。シリコン基板などの半導体基板１０（ウェハ）の第１の主面（以下、表面という）上には、後に分離される素子形成領域Ｒが複数設けられ、それぞれの素子形成領域Ｒには、電界効果型トランジスタなどの素子や配線を含む半導体装置としてのチップ２０が形成されている。このチップ２０として、たとえばＮＡＮＤ型フラッシュメモリなどの記憶素子が形成されたメモリチップや、メモリチップを制御する素子が形成されたコントローラチップなどを例示することができる。隣接する素子形成領域Ｒ（チップ２０）間には、それぞれのチップ２０を分離するためのダイシングラインＤＬが形成されている。
【００１３】
半導体基板１０の第２の主面（以下、裏面という）は、破砕層が除去されて平坦化されている。チップ２０のマウント時にチップ２０が割れないだけの抗折強度を有するように、裏面が平坦化されていることが望ましい。実験の結果、たとえば半導体基板１０の厚さが５５μｍの場合には、抗折強度が３Ｎ以上であることが望ましい。この場合の半導体基板１０の裏面の算術平均粗さＲａは、１ｎｍ以下である。
【００１４】
また、この平坦化された裏面上には、イオン性不純物のバリア機能を有する有機薄膜からなる裏面処理膜１１が形成されている。具体的には、半導体基板１０の裏面が、シランカップリング剤で修飾された構造を有しており、シランカップリング剤で修飾された裏面処理膜１１の表面側（外側）はプラスチャージを有する官能基が配置されている。この裏面処理膜１１は、自己組織化単分子膜であることが望ましい。
【００１５】
このように、半導体基板１０の平坦化された裏面に外側がプラスチャージを有する官能基が配置された裏面処理膜１１を形成したので、半導体基板１０（ウェハ、チップ）の抗折強度を破砕層が存在する場合に比して高めることができるとともに、プラスチャージを有するイオン性不純物（可動イオン）の裏面からの新たな侵入を防ぐバリア効果を有する。
【００１６】
つぎに、このような半導体装置の製造方法について説明する。図２は、第１の実施の形態による半導体装置の製造方法の手順の一例を示すフローチャートであり、図３は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず、図３（ａ）に示されるように、半導体基板１０の表面側の素子形成領域Ｒ上に、成膜工程、不純物導入工程、フォトリソグラフィ工程、エッチング工程、メタライズ工程および各工程間の検査工程などを含む公知の方法によって電界効果型トランジスタなどの素子や配線などを形成し、チップ２０を形成する（ステップＳ１１）。素子形成領域Ｒと素子形成領域Ｒとの間はダイシングラインＤＬであり、後のダイシング工程で個々のチップ２０に切り分ける際に使用される。
【００１７】
ついで、図３（ｂ）に示されるように、半導体基板１０の厚さを測定した後、目の粗い半導体用研磨砥石を用いて、半導体基板１０が所定の厚さとなるように研磨した後、さらに裏面の粗さが所定値以下となるように裏面研磨処理を行う（ステップＳ１２）。この裏面研磨処理方法として、ＣＭＰ（Chemical  Mechanical  Polishing）法やドライポリッシュ法などの原子レベル単位で平坦化が可能な研磨方法を例示することができる。
【００１８】
その後、図３（ｃ）に示されるように、酸化剤を用いて、裏面研磨した半導体基板１０を洗浄する。酸化剤としては、たとえば、過酸化水素水（３１％）と濃硫酸とを混合した溶液を加熱したものなどを用いることができる。これによって、半導体基板１０の裏面が洗浄されるとともに、その表面にＯＨ基が形成される（ステップＳ１３）。
【００１９】
その後、図３（ｄ）に示されるように、半導体基板１０のＯＨ基が形成された裏面を、水蒸気が存在しない状態で、シランカップリング剤で修飾し、裏面処理膜１１を形成する（ステップＳ１４）。たとえば、裏面にＯＨ基を有する半導体基板１０を、末端の官能基がプラスチャージとなるシランカップリング剤を有機溶剤に５％程度の濃度で溶かした溶液に所定の時間（たとえば、５分間）浸漬させる。これによって、シランカップリング剤は、加水分解反応と縮合反応によって、ＯＨ基を介して、半導体基板１０の裏面と結合し、さらに水分を除去することで、半導体基板１０の裏面との間で共有結合を形成する。そして、半導体基板１０の裏面がシランカップリング剤で修飾され、有機薄膜からなる裏面処理膜１１が形成される。この裏面処理膜１１は、プラスチャージを有する末端の官能基が外側に配置された状態となる。
【００２０】
このようなシランカップリング剤として、プラスチャージを有する官能基、たとえばアミノ基を有するシランカップリング剤が好ましい。具体的には、３−アミノプロピルトリメトキシシラン（以下、３−ＡＰＭＳという）、３−アミノプロピルトリエトキシシラン、Ｎ−２−（アミノエチル）−３−アミノプロピルメチルジメトキシシラン、Ｎ−２−（アミノエチル）−３−アミノプロピルトリメトキシシラン、Ｎ−２−（アミノエチル）−３−アミノプロピルトリエトキシシラン、３−トリエトキシシリル−Ｎ−（１，３−ジメチル−ブチリデン）プロピルアミン、Ｎ−フェニル−３−アミノプロピルトリメトキシシラン、Ｎ−（ビニルベンジル）−２−アミノエチル−３−アミノプロピルトリメトキシシランの塩酸塩などを例示することができる。
【００２１】
また、チップ２０の全体的な厚さを考慮すると、シランカップリング剤は自己組織化単分子膜を形成するものが望ましい。そこで、シランカップリング剤（たとえば、３−ＡＰＭＳ）溶液に半導体基板１０の裏面を浸漬した後、半導体基板１０の裏面を超純水で洗浄して、余分な３−ＡＰＭＡを取り除くことによって、自己組織化単分子膜を形成することができる。
【００２２】
その後、図３（ｅ）に示されるように、ダイシングラインＤＬに沿って半導体基板１０（ウェハ）を切断し、各チップ２０を分離する（ステップＳ１５）。以上によって、この第１の実施の形態による半導体装置が得られる。
【００２３】
なお、上述したステップＳ１４において、他の方法によって、シランカップリング剤で半導体基板１０の裏面を修飾してもよい。たとえば、減圧雰囲気下で裏面処理膜１１を半導体基板１０の裏面に形成してもよいし、シランカップリング剤を塗布法によって半導体基板１０の裏面に塗布して、裏面処理膜１１を形成してもよい。
【００２４】
減圧雰囲気下で裏面処理膜１１を形成する方法は、たとえば、酸化剤で洗浄後の半導体基板１０を減圧可能な容器に入れ、減圧雰囲気下で３−ＡＰＭＳ溶液などのシランカップリング剤を注入し、８時間放置する。これによって、半導体基板１０の裏面がシランカップリング剤で修飾され、半導体基板１０の裏面には裏面処理膜１１が形成される。
【００２５】
また、塗布法で裏面処理膜１１を形成する方法は、たとえば半導体基板１０の裏面全面に３−ＡＰＭＳ溶液などのシランカップリング剤をスピンコーティング法などの塗布法によって、塗布する。これによって、半導体基板１０の裏面がシランカップリング剤で修飾され、半導体基板１０の裏面には裏面処理膜１１が形成される。
【００２６】
また、上述した説明では、ステップＳ１５で、ダイシングラインＤＬに沿って個々のチップ２０に分離しているが、このチップの分離処理をステップＳ１２の半導体基板１０の裏面の研磨処理の前に行ってもよい。この場合には、分離した個々のチップに対して上記したステップＳ１２〜Ｓ１４の処理が行われることになる。このようにすることで、使用するチップ２０にのみ裏面処理膜１１を形成することができ、使用するシランカップリング剤の量を抑制することができるという効果を有する。
【００２７】
図４は、第１の実施の形態による半導体装置の効果を模式的に示す断面図である。この図４に示されるように、半導体基板１０としてのシリコン基板の裏面には、基板側でない外側の末端がプラスチャージを有する官能基で構成される裏面処理膜１１が形成されている。このようにシリコン基板の裏面はプラスに帯電している状態となるので、裏面処理膜１１形成後の工程（たとえば配線基板へのマウント工程など）において、プラスの電荷を有する銅イオンやナトリウムイオンなどのイオン性不純物（可動イオン）３０が近づいてきても、クーロン斥力によって、シリコン基板の裏面にイオン性不純物３０の侵入を抑制することができる。
【００２８】
図５は、半導体基板の裏面の研磨状態と抗折強度との関係を示す図である。ここでは、裏面研削処理で、＃２，０００と＃８，０００の砥石を用いて研磨を行ったもの、ドライポリッシュ法で研磨を行ったもの、そしてＣＭＰ法で研磨を行ったものについて、断面ＴＥＭ（Transmission  Electron  Microscope）像、裏面のＡＦＭ（Atomic  Force  Microscope）像、裏面の算術平均粗さＲａ、および抗折強度を示している。
【００２９】
＃２，０００や＃８，０００の砥石を用いて研磨を行ったものについては、算術平均粗さＲａがそれぞれ１８．１５ｎｍ、１０．８９ｎｍであるが、ドライポリッシュ法およびＣＭＰ法で研磨したものはそれぞれ０．３０ｎｍと０．５４ｎｍであり、裏面の粗さが全く異なる。これは、断面ＴＥＭ像やＡＦＭ像を見ても、後二者は原子層レベルで平坦であるのに対し、前二者は凹凸が後二者に比して大きくなっていることからもわかる。その結果、チップ抗折強度は、裏面の粗い＃２，０００や＃８，０００の砥石で研磨したものに比して、ドライポリッシュ法やＣＭＰ法で研磨したものの方が高くなっている。
【００３０】
この結果が示すように、チップの抗折強度が約３Ｎ以上となるような算術平均粗さＲａである裏面を有することが望ましい。この結果からでは、算術平均粗さＲａは約１ｎｍ以下であることが望ましい。そして、ドライポリッシュ法やＣＭＰ法などの裏面研削処理法によって平坦化した半導体基板１０の裏面に外側がプラスチャージとなる有機膜からなる裏面処理膜１１を形成することで、イオン性不純物の半導体基板１０への浸入を防ぐことができる。
【００３１】
この第１の実施の形態によれば、平坦化された半導体基板１０の裏面を酸化剤で洗浄してＯＨ基を形成し、さらにプラスチャージの官能基を末端に有するシランカップリング剤で修飾して、外側にプラスチャージを有する裏面処理膜１１を形成した。これによって、前工程でのエッチング時などに飛散した金属イオンの半導体基板１０の裏面への新たな侵入を防ぐことができる。つまり、裏面に破砕層を形成する場合に比して抗折強度を高めるとともにチップ２０の反りを抑制しながら、ＣｕイオンやＮａイオンなどの可動イオンの侵入を防ぐことができるという効果を有する。
【００３２】
また、裏面処理膜１１を有機膜で構成することで、安価でかつ容易に可動金属イオンに対するバリア効果を持たせることができる。特に、裏面処理膜１１を自己組織化単分子膜とすることで、数ｎｍの単分子で半導体基板１０の裏面を修飾することができ、チップ２０の厚さに影響を与えることがない。
【００３３】
（第２の実施の形態）
図６は、第２の実施の形態による半導体装置の構成の一例を模式的に示す平面図であり、図７は、図６のＡ−Ａ断面図である。これらの図に示される半導体装置は、マイクロＳＤカードなどの半導体メモリカードを例に挙げている。
【００３４】
半導体装置１００は素子搭載基板と端子形成基板とを兼ねる配線基板１０２を備えている。配線基板１０２は、たとえば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）などを使用したプリント配線板が適用される。配線基板１０２の外形は概略矩形状である。配線基板１０２の一方の短辺１０３Ａは半導体メモリカードをカードスロットに挿入する際の先端部に相当し、他方の短辺１０３Ｂは半導体メモリカードの後方部に相当する。配線基板１０２の一方の長辺１０４Ａは直線形状であるのに対し、他方の長辺１０４Ｂは半導体メモリカードの前後や表裏の向きを示す切り欠き部やくびれ部を有している。さらに、配線基板１０２の各角部は曲線状（Ｒ形状）とされている。
【００３５】
配線基板１０２の端子形成面となる第１の主面１０２ａの短辺１０３Ａ側には、半導体メモリカードの入出力端子となる金属層からなる外部接続端子１０５が形成されている。また、配線基板１０２の第１の主面１０２ａには、外部接続端子１０５の形成領域を除く領域に第１の配線網（図示せず）が設けられており、この第１の配線網は、絶縁性の接着シールや接着テープなどを用いた絶縁層（図示せず）で覆われている。
【００３６】
配線基板１０２の素子搭載面となる第２の主面１０２ｂは、チップ搭載部１０６と、接続パッド１０７を含む第２の配線網と、を備えている。接続パッド１０７を有する第２の配線網は、配線基板１０２の図示を省略した内部配線（スルーホールなど）を介して、外部接続端子１０５や第１の配線網と電気的に接続されている。接続パッド１０７は、短辺１０３Ａに沿った第１のパッド領域１０８Ａ、短辺１０３Ｂに沿った第２のパッド領域１０８Ｂ、および長辺１０４Ａに沿った第３のパッド領域１０８Ｃのそれぞれに配置されている。
【００３７】
配線基板１０２のチップ搭載部１０６には、ＮＡＮＤ型フラッシュメモリなどの複数のメモリチップ１０９（半導体チップ）が積層して搭載されている。複数のメモリチップ１０９は矩形状の同一形状を有し、その外形の一辺、具体的には一方の短辺に沿って配列されている電極パッド１１０をそれぞれ備える短辺片側パッド構造を有している。
【００３８】
最上段（１６段目）のメモリチップ１０９上には、コントローラチップ１１１（半導体チップ）と中継チップ（半導体チップ）１１９が配置されている。コントローラチップ１１１は、複数のメモリチップ１０９からデータの書き込みや読み出しを行うメモリチップ１０９を選択し、選択したメモリチップ１０９へのデータの書き込み、選択したメモリチップ１０９に記憶されたデータの読み出しなどを行う。コントローラチップ１１１の上面には、コの字型に電極パッド１１７Ａ〜１１７Ｃが形成されており、第１の外形辺に沿って配列された電極パッド１１７Ａと、配線基板１０２の第３のパッド領域１０８Ｃの接続パッド１０７とがＡｕワイヤなどの金属ワイヤ１１８Ａで電気的に接続され、第２の外形辺に沿って配列された電極パッド１１７Ｂと、配線基板１０２の第２のパッド領域１０８Ｂの接続パッド１０７とがＡｕワイヤなどの金属ワイヤ１１８Ｂで電気的に接続される。
【００３９】
また、中継チップ１１９は、コントローラチップ１１１の第３の外形辺に隣接して配置され、その上面には、１つの外形辺とそれと直交する他の外形辺のそれぞれに沿って配列された電極パッド（中継パッド）１２０Ａ，１２０Ｂが形成されている。電極パッド１２０Ａは、コントローラチップ１１１の第３の外形辺に沿って配列された電極パッド１１７Ｃと対向するように配置され、中継用金属ワイヤ１２１Ａを介して電極パッド１１７Ｃと接続される。また、電極パッド１２０Ｂは配線基板１０２の第１のパッド領域１０８Ａの近傍に位置するように配置され、中継用金属ワイヤ１２１Ｂを介して接続パッド１０７と接続される。このように、中継チップ１１９は、コントローラチップ１１１の電極パッド１１７Ｃと第１のパッド領域１０８Ａに配置された接続パッド１０７とを電気的に接続している。
【００４０】
複数のメモリチップ１０９は、第１および第２のメモリチップ群１１２，１１３（半導体チップ群）に分けられる。ここでは、メモリチップ群１１２，１１３はそれぞれ８個のメモリチップ１０９で構成されている。第１のメモリチップ群１１２を構成する８個のメモリチップ１０９は、配線基板１０２のチップ搭載部１０６上に順に階段状に積層され、第２のメモリチップ群１１３を構成する８個のメモリチップ１０９は、第１のメモリチップ群１１２上に順に階段状に積層されている。ただし、第２のメモリチップ群１１３の階段方向（階段状に積層されたメモリチップ１０９の上段に向かう方向）は、第１のメモリチップ群１１２の階段方向とは逆方向とされている。
【００４１】
第１のメモリチップ群１１２を構成する８個のメモリチップ１０９のうち、最下段（１段目）のメモリチップ１０９は電極パッド１１０を有する電極形成面を上方に向け、配線基板１０２のチップ搭載部１０６上に接着層（図示せず）を介して接着されている。接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂などを主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。第１のメモリチップ群１１２を構成する他のメモリチップ１０９の接着層も同様である。また、１段目のメモリチップ１０９はパッド配列辺を配線基板１０２の短辺１０３Ａに向けて配置されている。すなわち、メモリチップ１０９は電極パッド１１０が配線基板１０２の第１のパッド領域１０８Ａの近傍に位置するように配置されている。
【００４２】
２段目のメモリチップ１０９は電極パッド１１０を有する電極形成面を上方に向け、１段目のメモリチップ１０９の電極パッド１１０を露出させつつ、１段目のメモリチップ１０９上に接着層（図示せず）を介して接着されている。同様に、残りの６個のメモリチップ（３〜８段目のメモリチップ）１０９は、下段側のメモリチップ１０９の電極パッド１１０が露出するように短辺の位置を長辺の方向に沿ってずらし、それぞれ接着層（図示せず）を介して順に接着されている。このように、第１のメモリチップ群１１２を構成する８個のメモリチップ（１〜８段目のメモリチップ）１０９は、それらのパッド配列辺を同方向（短辺１０３Ａの方向）に向け、かつ下段側のメモリチップ１０９の電極パッド１１０が露出するように、短辺の位置を長辺方向に沿ってずらして階段状に積層されている。
【００４３】
第１のメモリチップ群１１２は階段状の積層構造を有するため、第１のメモリチップ群１１２を構成する各メモリチップ１０９の電極パッド１１０は、いずれも上方に向けて露出した状態で第１のパッド領域１０８Ａの近傍に位置している。第１のメモリチップ群１１２を構成する８個のメモリチップ１０９の電極パッド１１０は、それぞれ第１のパッド領域１０８Ａに配置された接続パッド１０７と第１の金属ワイヤ（Ａｕワイヤなど）１１４を介して電気的に接続されている。
【００４４】
第２のメモリチップ群１１３を構成する８個のメモリチップ１０９のうち最下段（９段目）のメモリチップ１０９は、電極パッド１１０を有する電極形成面を上方に向け、第１のメモリチップ群１１２における最上段（８段目）のメモリチップ１０９と短辺および長辺がそれぞれ重なるようにスペーサ層として機能する絶縁性接着層１１５を介して接着されている。つまり、８段目のメモリチップ１０９の電極パッド１１０は平面的に露出しておらず、９段目のメモリチップ１０９で塞がれている。そのため、絶縁性接着層１１５は、その少なくとも一部が接着時温度で軟化または溶融し、その内部に８段目のメモリチップ１０９に接続された第１の金属ワイヤ１１４の端部（チップ側端部）を取り込みつつ、８段目のメモリチップ１０９と９段目のメモリチップ１０９との間を接着するものであり、第１の金属ワイヤ１１４の絶縁を確保するために絶縁樹脂からなる接着剤が用いられる。
【００４５】
また、第２のメモリチップ群１１３における最下段（９段目）のメモリチップ１０９は、パッド配列辺を配線基板１０２の短辺１０３Ｂに向けて配置されている。すなわち、第２のメモリチップ群１１３を構成するメモリチップ１０９は、第１のメモリチップ群１１２とはパッド配列辺を逆方向に向けて配置されている。これによって、第２のメモリチップ群１１３を構成するメモリチップ１０９の電極パッド１１０は、第１のメモリチップ群１１２と接続された第１のパッド領域１０８Ａとは反対側の第２のパッド領域１０８Ｂの近傍に位置している。
【００４６】
１０段目のメモリチップ１０９は電極パッド１１０を有する電極形成面を上方に向け、９段目のメモリチップ１０９の電極パッド１１０を露出させつつ、９段目のメモリチップ１０９上に接着層（図示せず）を介して接着されている。１０段目のメモリチップ１０９は９段目のメモリチップ１０９とパッド配列辺を同方向に向けて配置されている。同様に、第２のメモリチップ群１１３の残り６個のメモリチップ（１１〜１６段目のメモリチップ）１０９も、９段目のメモリチップ１０９とパッド配列辺を同方向に向けるとともに、下段側のメモリチップ１０９の電極パッド１１０が露出するように短辺の位置を長辺方向に沿ってずらし、第１のメモリチップ群１１２の階段方向とは逆方向に階段状にそれぞれ接着層（図示せず）を介して順に接着されている。なお、１０〜１６段目のメモリチップ１０９の接着層には、第１のメモリチップ群１１２で使用される接着層と同様に、一般的なダイアタッチフィルム（接着剤フィルム）が用いられる。
【００４７】
第２のメモリチップ群１１３は階段状の積層構造を有するため、第２のメモリチップ群１１３を構成する各メモリチップ１０９の電極パッド１１０は、いずれも上方に向けて露出した状態で第２のパッド領域１０８Ｂの近傍に位置している。第２のメモリチップ群１１３を構成する８個のメモリチップ１０９の電極パッド１１０は、それぞれ第２のパッド領域１０８Ｂに配置された接続パッド１０７と第２の金属ワイヤ（Ａｕワイヤなど）１１６を介して電気的に接続されている。
【００４８】
ここで、第１のメモリチップ群１１２を構成するメモリチップ１０９の厚さは必ずしも限定されるものではないが、最下段（１段目）のメモリチップ１０９の厚さを他（２〜８段目）のメモリチップ１０９の厚さより厚くすることが好ましい。これは、１段目のメモリチップ１０９は、配線基板１０２の表面に存在する凹凸部（配線層の有無による段差、スルーホール部による段差、端子やテストパッドによる段差等に起因する凹凸部）上に配置されるため、１段目のメモリチップ１０９の厚さを薄くしすぎると、封止樹脂層１２２のモールド成形時に局所的に大きな圧力が付加された場合に割れが生じる虞があるからである。そこで、１段目のメモリチップ１０９の厚さは、たとえば４０〜５０μｍの範囲とし、他（２〜８段目）のメモリチップ１０９の厚さは積層厚の増大を抑制するために、たとえば１０〜４０μｍの範囲とすることができる。
【００４９】
また、第２のメモリチップ群１１３を構成するメモリチップ１０９の厚さも必ずしも限定されるものではないが、最下段（９段目）のメモリチップ１０９の厚さは他のメモリチップ（１０〜１６段目のメモリチップ）１０９の厚さより厚くすることが好ましい。これは、９段目のメモリチップ１０９は８段目のメモリチップ１０９で支持されているものの、他のメモリチップ１０９に比べると支持構造に劣るからである。そこで、９段目のメモリチップ１０９の厚さは、たとえば２５〜４０μｍの範囲とし、他（１０〜１６段目）のメモリチップ１０９の厚さは、たとえば１０〜２５μｍの範囲とすることができる。
【００５０】
以上のようにしてメモリチップ１０９やコントローラチップ１１１が実装された配線基板１０２の第２の主面１０２ｂには、たとえばエポキシ樹脂からなる封止樹脂層１２２がモールド成形されている。メモリチップ１０９やコントローラチップ１１１は、金属ワイヤ１１４，１１６，１１８Ａ，１１８Ｂなどと共に封止樹脂層１２２で一体的に封止されている。封止樹脂層１２２の先端（短辺１０３Ａ側）には、半導体メモリカードの前方を示す傾斜部１２３が設けられており、封止樹脂層１２２の後方（短辺１０３Ｂ側）には、封止樹脂を一部盛り上げた取手部１２４が設けられている。これらによって、半導体メモリカードとして用いられる半導体装置１００が構成されている。
【００５１】
半導体装置１００は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（たとえばマイクロＳＤカード）を構成するものである。したがって、封止樹脂層１２２などは直接外部に露出した状態とされている。つまり、半導体装置１００は封止樹脂層１２２などを外部に露出させたケースレスの半導体メモリカードとして用いられる。このため、上述した半導体メモリカードの前後や表裏の向きなどを示す切り欠き部やくびれ部、また傾斜部１２３は半導体装置１００自体に設けられている。
【００５２】
上記のマイクロＳＤカードのような半導体メモリカードにおいては、製品の外形寸法が定まっているので、さらなる高容量化を達成するには、これらの内部に積層されるメモリチップの段数を増やすとともに、１枚のチップの厚さを薄くすることが求められる。近年では、８５μｍ以下の厚さのチップが積層されるようになっており、特にマイクロＳＤカードのような小型の半導体メモリカードにおいては、上記したように２０μｍ以下の厚さのメモリチップも積層されるようになっている。
【００５３】
背景技術でも説明したように、１００μｍのチップ厚になると、抗折強度が低下し、マウント時にチップが割れてしまう虞があるので、１００μｍ以下のチップの場合には、第１の実施の形態で説明した構造、すなわちチップ２０（ウェハ）の裏面を研磨処理によって平坦化し、さらに外側がプラスチャージを有する有機膜からなる裏面処理膜１１を形成する構造を適用することができる。
【００５４】
なお、本発明者らの実験によれば、８５μｍ以上の厚さでは、チップ２０の裏面に＃２，０００の砥石を用いた裏面研削処理によって破砕層を形成しても、割れを生じることなくマウントでき、さらに、５５μｍの厚さまでは、チップ２０の裏面に＃８，０００の砥石を用いた裏面研削処理によって破砕層を形成しても、割れを生じることなくマウントできることがわかった。ただし、このように薄いチップ２０の場合には、裏面研削処理時に装置にイオン性不純物が残らないように十分な洗浄を行うことが必要である。そのため、チップ２０の裏面を平坦化して有機膜からなる裏面処理膜１１を形成しなくても、５５μｍ以上の厚さのチップ２０を製造することは可能である。
【００５５】
しかし、５５μｍよりも薄い場合には、裏面に破砕層を形成すると、抗折強度が低下し、マウントするとチップ２０が割れてしまう場合が生じる。そこで、裏面の破砕層を除去したチップ２０を用いて半導体メモリカードを作製したが、このようにして作製された半導体メモリカードについては、データリテンション特性などに不具合が発生する場合があることがわかった。これは、チップ２０の裏面に破砕層が形成されず、イオン性不純物に対するバリア機能がないことによって、半導体基板１０（ウェハ）中をイオン性不純物が拡散してしまったことが原因と考えられる。また、図示しないが、１つのパッケージの中に、破砕層を形成せず平坦化した裏面を有するメモリチップなどの半導体チップを複数積層した構造を有し、外部接続端子としてはんだボールを有する構造の半導体装置についても、リフロー処理で熱が加えられると場合によってデータリテンション特性などの不具合の発生が認められた。これは、リフロー処置のときにかけられる熱によってイオン性不純物が拡散してしまったことが原因と考えられる。そのため、裏面研磨処理によって裏面を平坦化した５５μｍよりも薄いチップに対して、その裏面に有機膜からなる裏面処理膜１１を形成する構造を適用することが特に望ましい。
【００５６】
この場合、たとえば図７の積層構造において、すべてのメモリチップ１０９に裏面が平坦化処理され、裏面処理膜１１が形成された構造を適用してもよいし、任意のメモリチップ１０９に対してのみ裏面が平坦化処理され、裏面処理膜１１が形成された構造を適用してもよい。
【００５７】
任意のメモリチップ１０９に対して第１の実施の形態の構造を適用する場合として、たとえば、実装（積層）する位置でのイオン性不純物による汚れの程度に応じて、裏面を平坦化するとともにバリア機能を有する裏面処理膜１１を形成したメモリチップの配置の有無を変えることができる。たとえば、図７のような配線基板１０２の上に複数のメモリチップ１０９を積層する構造の場合、配線基板１０２にはイオン性不純物が多く付着しているので、最下段のメモリチップ１０９には、５５μｍよりも厚く、イオン性不純物のゲッタリング機能とバリア機能とを有するように裏面に破砕層が形成された構造のものを適用し、それ以外のメモリチップ１０９やコントローラチップ１１１、より具体的には上の方のメモリチップ１０９やコントローラチップ１１１には、５５μｍよりも薄く、平坦化された裏面にイオン性不純物のバリア機能を有する有機膜を形成した構造のものを適用することができる。ただし、これは一例であり、裏面を平坦化するとともにバリア機能を有する裏面処理膜１１を形成した構造のものをどの半導体チップに適用するかは任意に決めることができる。
【００５８】
なお、上述した説明では、マイクロＳＤカードを例に挙げて説明したが、内部にメモリチップが複数積層された構造を有するその他の半導体メモリカードやＳＳＤ（Solid  State  Drive）、１つの半導体パッケージの中に複数の半導体チップが積層された構造のＭＣＰ（Multi  Chip  Package）などについても、本発明を適用することができる。
【００５９】
この第２の実施の形態によれば、複数のチップが積層された半導体装置において、１００μｍ、より望ましくは５５μｍよりも薄いチップの裏面を平坦化するとともに、外側がプラスチャージを有する官能基によって構成される有機膜からなる裏面処理膜１１を裏面に設けたので、抗折強度を高めるとともにイオン性不純物に対するバリア機能を持たせることができるという効果を有する。特に、リフロー処理などで熱が加えられ、熱によってイオン性不純物が活性化されて移動しやすい状況となった場合でも、その移動したイオン性不純物の半導体基板（チップ）内部への侵入を防ぐことができる。
【００６０】
また、裏面処理膜１１を自己組織化単分子膜とすることで、その厚さを数ｎｍとすることができ、チップの厚さに影響を与えることがない。そのため、たとえば厚さが規定された半導体メモリカードなどに使用されるチップに使用する場合に、チップの厚さに影響を与えないという効果も有する。
【符号の説明】
【００６１】
１０…半導体基板、１１…裏面処理膜、２０…チップ、３０…イオン性不純物、１００…半導体装置、１０２…配線基板、１０２ａ…第１の主面、１０２ｂ…第２の主面、１０３Ａ，１０３Ｂ…短辺、１０４Ａ，１０４Ｂ…長辺、１０５…外部接続端子、１０６…チップ搭載部、１０７…接続パッド、１０８Ａ…第１のパッド領域、１０８Ｂ…第２のパッド領域、１０８Ｃ…第３のパッド領域、１０９…メモリチップ、１１０…電極パッド、１１１…コントローラチップ、１１２…第１のメモリチップ群、１１３…第２のメモリチップ群、１１４，１１６，１１８Ａ，１１８Ｂ…金属ワイヤ、１１５…絶縁性接着層、１１７Ａ〜１１７Ｃ，１２０Ａ，１２０Ｂ…電極パッド、１１９…中継チップ、１２１Ａ，１２１Ｂ…中継用金属ワイヤ、１２２…封止樹脂層、１２３…傾斜部、１２４…取手部。
【図１】
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【図２】
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【図３】
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【図６】
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【図７】
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【図４】
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【図５】
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