(57)【要約】【課題】ハイブリッド半導体基板及びその製造方法を提供する。【解決手段】本発明は、（ａ）ベース基板３の上の絶縁層５と絶縁層の上のＳｅＯＩ層７とを備えるセミコンダクタ−オン−インシュレータ（ＳｅＯＩ）領域１３と、バルク半導体領域１１とを具備するハイブリッド半導体基板１を提供するステップであって、ＳｅＯＩ領域とバルク半導体領域とは同じベース基板を共用するステップと、（ｂ）ＳｅＯＩ領域の上にマスク層９を提供するステップと、（ｃ）ＳｅＯＩ領域とバルク半導体領域を同時にドーピングすることにより、第１の不純物レベルを形成するステップであって、このドーピングは、ＳｅＯＩ領域の第１の不純物レベルがマスク内に含まれるように実行されるステップとを含む方法に関する。それによって、ハイブリッド半導体基板の製造プロセスに、より多くのプロセスステップが含まれることを防ぐ。【選択図】図２
2010267959.tif 000002
【特許請求の範囲】
【請求項１】
ハイブリッド半導体基板を製造する方法において、
（ａ）ベース基板（３）の上の絶縁層（５）と前記絶縁層（５）の上のＳｅＯＩ層（７）とを備えるセミコンダクタ−オン−インシュレータ（ＳｅＯＩ）領域（１３）と、バルク半導体領域（１１）とを具備するハイブリッド半導体基板を提供するステップであって、前記ＳｅＯＩ領域（１３）と前記バルク半導体領域（１１）は同じベース基板（３）を共用するステップと、
（ｂ）前記ＳｅＯＩ領域（１３）の上にマスク層（９）を提供するステップと、
（ｃ）前記ＳｅＯＩ領域（１３）と前記バルク半導体領域（１１）を同時にドーピングすることにより、第１の不純物レベル（１７ａ、１７ｂ）を形成するステップであって、該ドーピングは、前記ＳｅＯＩ領域（１３）の前記第１の不純物レベル（１７ａ）が前記マスク層（９）内に含まれるように実行されるステップと
を含むことを特徴とする方法。
【請求項２】
ハイブリッド半導体基板を製造する請求項１に記載の方法において、
（ｄ）前記ＳｅＯＩ領域（１３）と前記バルク半導体領域（１１）を同時にドーピングすることにより、第２の不純物レベル（１９ａ、１９ｂ）を形成するステップであって、該ドーピングは、前記ＳｅＯＩ領域（１３）の前記第２の不純物レベル（１９ａ）が、前記絶縁層（５）の下の前記ベース基板（３）内にあるように実行されるステップ
をさらに含むことを特徴とする方法。
【請求項３】
ハイブリッド半導体基板を製造する請求項２に記載の方法において、
（ｅ）前記ＳｅＯＩ領域（１３）と前記バルク半導体領域（１１）を同時にドーピングすることにより、第３の不純物レベル（２１ａ、２１ｂ）を形成するステップであって、該ドーピングは、前記ＳｅＯＩ領域（１３）の前記第３の不純物レベル（２１ａ）が、前記第２の不純物レベル（１９ａ）の下の前記ベース基板（３）内の、前記絶縁層（５）からさらに離れた位置にあるように実行されるステップ
をさらに含むことを特徴とする方法。
【請求項４】
ハイブリッド半導体基板を製造する請求項１ないし３のいずれかに記載の方法であって、
（ｇ）セミコンダクタ−オン−インシュレータ（ＳｅＯＩ）基板（１ａ）を提供するステップと、
前記ＳｅＯＩ基板（１ａ）上に前記マスク層（９）を形成するステップと、
前記マスク層（９）、前記ＳｅＯＩ層（７）および前記絶縁層（５）の所定の領域を除去して、前記バルク半導体領域（１１）を得るステップと
をさらに含むことを特徴とする方法。
【請求項５】
ハイブリッド半導体基板を製造する請求項１ないし４のいずれかに記載の方法であって、
（ｈ）ステップｃ）、ｄ）およびｅ）のうちの少なくとも１つのステップの最中に、第２のマスク（１５）によってマスクされた領域に不純物レベルが形成されることを防ぐために、前記ハイブリッド半導体基板の上に、所定のパターンを有する前記第２のマスク（１５）を提供するステップ
を含むことを特徴とする方法。
【請求項６】
ハイブリッド半導体基板を製造する請求項１ないし５のいずれかに記載の方法であって、
（ｉ）ステップｃ）の後に、前記ＳｅＯＩ領域（１３）から前記マスク層（９）を除去するステップ
を含むことを特徴とする方法。
【請求項７】
ハイブリッド半導体基板を製造する請求項１ないし６のいずれかに記載の方法であって、前記マスク層（９）および／または前記絶縁層（５）は、酸化物からなることを特徴とする方法。
【請求項８】
ハイブリッド半導体基板を製造する請求項１ないし７のいずれかに記載の方法であって、
（ｊ）前記バルク半導体領域（１１）に隣接する前記ＳｅＯＩ領域（１３）のエッジ領域に、スペーサ（２９）を、前記スペーサ（２９）が少なくとも前記ベース基板（３）の表面から前記ＳｅＯＩ層（７）まで延びるように提供するステップ
をさらに含むことを特徴とする方法。
【請求項９】
ハイブリッド半導体基板を製造する請求項８に記載の方法であって、前記スペーサ（２９）を、とりわけステップ（ｊ）の後に除去するステップをさらに含むことを特徴とする方法。
【請求項１０】
ハイブリッド半導体基板を製造する請求項８または９に記載の方法であって、前記スペーサ（２９）は、マスク層（９）とは異なる材料からなり、とりわけ窒化物であることを特徴とする方法。
【請求項１１】
ハイブリッド半導体基板を製造する請求項１ないし１０のいずれかに記載の方法であって、前記マスク層（９）の厚さは少なくとも２０ｎｍ、とりわけ２０ｎｍ以上、３０ｎｍ以下であることを特徴とする方法。
【請求項１２】
ハイブリッド半導体基板を製造する請求項１ないし１１のいずれかに記載の方法であって、
前記ＳｅＯＩ層（７）の厚さは最大２０ｎｍ、とりわけ１０ｎｍ以上、２０ｎｍ以下であり、かつ／または
前記絶縁層（５）の厚さは最大２０ｎｍ、とりわけ１０ｎｍ以上、２０ｎｍ以下である
ことを特徴とする方法。
【請求項１３】
ハイブリッド半導体基板を製造する請求項１ないし１２のいずれかに記載の方法であって、浅いトレンチ分離（ＳＴＩ）（２３）を提供して、前記ＳｅＯＩ領域（１３）と前記バルク半導体領域（１１）とを分離するステップをさらに含むことを特徴とする方法。
【請求項１４】
ベース基板（３）と、前記ベース基板（３）の上の絶縁層（５）と、前記絶縁層（５）の上のＳｅＯＩ層（７）と、前記ＳｅＯＩ層（７）の上のマスク層（９）とを備えるセミコンダクタ−オン−インシュレータ（ＳｅＯＩ）領域（１３）と、
前記ＳｅＯＩ領域（１３）に隣接して提供されたバルク半導体領域（１１）と、
前記ＳｅＯＩ領域（１３）および前記バルク半導体領域（１１）の第１の不純物領域（１７ａ、１７ｂ）と
を具備し、
前記ＳｅＯＩ領域（１３）の前記第１の不純物領域（１７ａ）は前記マスク層（９）内に含まれる
ことを特徴とするハイブリッド半導体基板。
【請求項１５】
前記ＳｅＯＩ領域（１３）と前記バルク半導体領域（１１）は同じベース基板（３）を共用することを特徴とする請求項１４に記載のハイブリッド半導体基板。
【請求項１６】
前記ＳｅＯＩ領域（１３）および前記バルク半導体領域（１１）の第２の不純物領域（１９ａ、１９ｂ）をさらに具備し、前記ＳｅＯＩ領域（１３）の前記第２の不純物領域（１９ａ）は、前記絶縁層（５）の下の前記ベース基板（３）内にあることを特徴とする請求項１５に記載のハイブリッド半導体基板。
【請求項１７】
前記ＳｅＯＩ領域（１３）および前記バルク半導体領域（１１）の第３の不純物領域（２１ａ、２１ｂ）をさらに具備し、前記ＳｅＯＩ領域（１３）の前記第３の不純物領域（２１ａ）は、前記第２の不純物領域（１９ａ）の下の前記ベース基板（３）内の、前記絶縁層（５）からさらに離れた位置にあることを特徴とする請求項１６に記載のハイブリッド半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイブリッド半導体基板の製造プロセスに関し、より具体的には、ハイブリッド半導体基板の同時製造に関する。
【背景技術】
【０００２】
半導体ベース基板の上面に、セミコンダクタ−オン−インシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳｅＯＩ）領域とバルク半導体領域とが形成されており、ＳｅＯＩ領域が、埋込み絶縁酸化物層（ｂｕｒｉｅｄ  ｉｎｓｕｌａｔｉｎｇ  ｏｘｉｄｅ  ｌａｙｅｒ：ＢＯＸ）と薄い半導体層とを備える半導体デバイスは、ハイブリッド半導体デバイスとして知られている。このようなデバイスはメモリセル内で使用することができる。
【０００３】
図１は、例えば非特許文献１に開示されているような周知のハイブリッド半導体デバイス１０１の断面図である。
【０００４】
この図に示されているとおり、ハイブリッド半導体デバイス１０１は、ＢＯＸ層１０５およびＳｅＯＩ層１０７を備え、バルク基板１０３上に形成されたＳｅＯＩ領域１１３と、同じバルク基板１０３上に形成されたバルク半導体領域１１１とを具備する。ＳｅＯＩ領域１１３とバルク半導体領域１１１とは通常、浅いトレンチ分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ：ＳＴＩ）１２３によって互いに分離されている。
【０００５】
ＳｅＯＩ領域を備えるデバイスは、より従来型の半導体デバイスにはないいくつかの利点を有する。例えば、ＳｅＯＩデバイスは、低い寄生静電容量、および同様のタスクを実行する非ＳｅＯＩデバイスよりも低い電力消費要件を有することができ、したがって、結果として得られる回路に、より短いスイッチング時間を提供することができる。ＳｅＯＩ領域は超薄型のＢＯＸ層を備えることができるため、その下のウェルの電圧を変化させることによって、しきい電圧（Ｖｔ）を制御することができ、したがって、低いバイアス電圧でのバックゲート（ｂａｃｋ  ｇａｔｅ）制御を可能にする。このバックゲートバイアスは、ＢＯＸ層を貫いて形成されたウェルコンタクトを介して印加され、ＳｅＯＩ領域内のウェルとバルク半導体領域内のウェルとは、ＳＴＩによって互いに分離される。
【０００６】
しかしながら、この従来型のデバイスなどのハイブリッド半導体デバイスは、以下の欠点を有する。
【０００７】
バルク半導体領域とは違い、ＳｅＯＩ領域のボディ（ｂｏｄｙ）は通常、特定の基準電位には接続されておらず、このことによって、ＳｅＯＩ領域に少数電荷キャリアが蓄積することが可能になることがあり、したがって、ＳｅＯＩ領域に浮遊ボディ電位（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｐｏｔｅｎｔｉａｌ）が存在しうる。この現象は、デバイスのしきい電圧（Ｖｔ）の変動につながる。特に、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ｍｅｍｏｒｙ）セルでは、このしきい電圧の変動によって、デバイスが相当に不安定になる可能性があり、メモリセルのデータの完全性の観点から、このことを許容できないことがある。
【０００８】
また、バルク基板内にＭＯＳＦＥＴのチャネルを形成するために、所与の領域に、３つの異なる濃度のドーパント（ｎ型またはｐ型）を注入することが知られている。この３つの異なるドーパント濃度によって、３つのドーピングレベル、すなわちＶｔドーピングと呼ばれる浅いレベル、グラウンドプレーン（Ｇｒｏｕｎｄｐｌａｎｅ）ドーピング（ＧＰ）と呼ばれるより深いレベル、およびウェルドーピングと呼ばれる最も深いレベルが形成される。一方、ＳｅＯＩ領域のドーピングは、ＳｅＯＩトランジスタのバックサイド（ｂａｃｋｓｉｄｅ）電極を形成するために使用される。バックサイド電極の形成は、異なる注入条件で達成され、したがって異なるマスクを使用して達成される。
【０００９】
したがって、ＳｅＯＩ領域とバルク半導体領域とを備えるハイブリッド半導体基板を製造するためには、それぞれの領域に対して異なる注入条件が必要である。それにより、両方の領域で注入ステップを実行することを可能にするために複数の異なるマスクが必要となり、したがって、より多くのプロセスステップが必要となるため、前記製造のためのプロセスコストおよびプロセス時間は増大する。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Yamaoka他、IEEE Journal of Solid-State Circuits、第41巻、11号、2366〜2372ページ、2006年11月
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、ハイブリッド半導体基板の改良された製造プロセスを提供することにある。
【課題を解決するための手段】
【００１２】
このような目的は、ハイブリッド半導体基板を製造する方法において、（ａ）ベース基板の上の絶縁層と絶縁層の上のＳｅＯＩ層とを備えるセミコンダクタ−オン−インシュレータ（ＳｅＯＩ）領域と、バルク半導体領域とを具備するハイブリッド半導体基板を提供するステップであって、ＳｅＯＩ領域とバルク半導体領域とは同じベース基板を共用するステップと、（ｂ）ＳｅＯＩ領域の上にマスク層を提供するステップと、（ｃ）ＳｅＯＩ領域とバルク半導体領域を同時にドーピングすることにより、第１の不純物レベルを形成するステップであって、このドーピングは、ＳｅＯＩ領域の第１の不純物レベルがマスク層内に含まれるように実行されるステップとを含む方法によって達成される。
【００１３】
本発明による上記の製造方法を使用すると、同じ注入条件を使用して、ハイブリッド半導体基板の両方の領域をドーピングすることができ、それによって、ハイブリッド半導体基板の製造プロセスは単純になる。上記の注入プロファイルはマスク層内に含まれるため、マスクを除去した後は、ドーパントによるこの領域の半導体材料の摂動（ｐｅｒｔｕｒｂａｔｉｏｎ）を防ぐことができる。
【００１４】
好ましくは、ハイブリッド半導体基板を製造するこの方法は、（ｄ）ＳｅＯＩ領域とバルク半導体領域を同時にドーピングすることにより、第２の不純物レベルを形成するステップであって、このドーピングは、ＳｅＯＩ領域の第２の不純物レベルが、絶縁層の下のベース基板内にあるように実行されるステップをさらに含むことができる。このような注入プロファイルは、ＳｅＯＩ領域のトランジスタのしきい電圧（Ｖｔ）の変動を抑制するのに役立ち、得られるハイブリッド基板がＳＲＡＭ用途に使用される場合には、ＳＲＡＭの安定性を向上させることができる。
【００１５】
有利には、ハイブリッド半導体基板を製造するこの方法は、（ｅ）ＳｅＯＩ領域とバルク半導体領域を同時にドーピングすることにより、第３の不純物レベルを形成するステップであって、このドーピングは、ＳｅＯＩ領域の第３の不純物レベルが、第２の不純物レベルの下のベース基板内の、絶縁層からさらに離れた位置にあるように実行されるステップをさらに含むことができる。このような注入プロファイルは、ＳｅＯＩ領域のしきい電圧（Ｖｔ）の変動を抑制するのに役立ち、したがってＳＲＡＭの安定性を向上させる。さらに、このハイブリッド半導体基板において、ＳｅＯＩ領域のバックサイド電極とバルク半導体領域のトランジスタのチャネルの同時形成を達成することができる。
【００１６】
好ましい一実施形態によれば、ハイブリッド半導体基板を製造するこの方法は、（ｇ）ＳｅＯＩ基板を提供するステップと、ＳｅＯＩ基板上にマスク層を形成するステップと、マスク、その下のＳｅＯＩ層およびその下の絶縁層の所定の領域を除去して、バルク半導体領域を得るステップとを含むことができる。したがって、バルク半導体領域とＳｅＯＩ領域は、同じＳｅＯＩ基板から出発して形成することができる。Ｓｉバルク内のＳＯＩアイランド（ｉｓｌａｎｄ）を、バルク基板から出発して得るために使用することができる、先行技術のエピタキシャルレイヤオーバーグロース（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｏｖｅｒｇｒｏｗｔｈ）技法と比較して、本発明の方法は、より単純なプロセスおよびより少ない結晶欠陥を提供する。
【００１７】
好ましくは、ハイブリッド半導体基板を製造するこの方法は、ステップｃ）、ｄ）およびｅ）のうちの少なくとも１つのステップの最中に、第２のマスクによってマスクされた領域に不純物レベルが形成されることを防ぐために、ハイブリッド半導体基板の上に、所定のパターンを有する第２のマスクを提供するステップ（ｈ）を含むことができる。したがって、バルク半導体領域のトランジスタ型（ｎ型またはｐ型）ごとに、１つのマスクだけを提供すればよく、同時に、ＳｅＯＩ領域のトランジスタのバックサイド電極を形成することができる。さらに、バルク半導体領域にもう一方の型のトランジスタを製造するためには、追加のマスクが１つだけ必要である。このようにすると、より低コストの製造を達成できるように、このプロセスをさらに最適化することができる。このマスクは、標準フォトリソグラフィマスク（例えばフォトレジスト）とすることができる。
【００１８】
好ましくは、ハイブリッド半導体基板を製造するこの方法は、ステップｃ）の後に、ＳｅＯＩ領域からマスク層を除去するステップ（ｉ）を含むことができる。ＳｅＯＩ領域からマスク層を除去することによって、ＳｅＯＩ領域に電子デバイスを形成する目的に対して無用である可能性がある第１の不純物レベルを除去することができる。実際、バルク半導体領域に存在する上記で導入した第１の不純物レベルは、ＳｅＯＩ領域の最上位層から離れていなければならない。好ましくは、本発明によれば、このようにすると、ＳｅＯＩ領域に形成されるデバイスのチャネルを、無ドープのままに維持することができる。
【００１９】
好ましい一実施形態によれば、マスク層および／または絶縁層は、酸化物、とりわけ化学蒸着（ＣＶＤ）プロセスによって付着させた酸化物からなることができる。したがって、このようなマスク層は容易に得ることができ、さらに、ドーパントを捕捉するのに適する。付着窒化シリコン層または付着酸化物層と付着窒化物層の組合せを、マスクとして使用することができる。しかしながら、技術的な観点から、ＣＶＤ酸化物が最も実用的である。
【００２０】
有利には、ハイブリッド半導体基板を製造するこの方法は、バルク半導体領域に隣接するＳｅＯＩ領域のエッジ領域に、スペーサを、スペーサが少なくともベース基板の表面からＳｅＯＩ層まで延びるように提供するステップ（ｊ）を含むことができる。このスペーサは、ステップ（ｉ）中に、ハイブリッド半導体基板からマスク層を、例えばエッチングによって除去する間、ＳｅＯＩ領域のＳｅＯＩ層および絶縁層を損傷から保護することができる。一変型実施形態によれば、ステップ（ｉ）の後に、例えばリン酸を使用したウェットエッチングによって、スペーサを除去することができる。
【００２１】
好ましくは、スペーサの材料は、マスク層および／または絶縁層の材料とは異なることができ、好ましくは窒化物であることができる。酸化物に対する窒化物のように異なるエッチング特性を有する材料では、マスク層のエッチングの間、絶縁層を保護することが可能である。
【００２２】
有利な一実施形態によれば、マスク層の厚さは、少なくとも２０ｎｍとすることができる。とりわけ、マスク層の厚さは、２０ｎｍ以上、３０ｎｍ以下である。このような厚さのマスク層を有することによって、バルク半導体領域の第１の不純物レベルは、いわゆるＶｔドーピングレベルを形成する浅い不純物領域を形成することができ、より深い第２のレベルは、グラウンドプレーン（ＧＰ）ドーピングレベルを形成することができ、第３のレベルが存在する場合、この第３のレベルは、いわゆるウェルドーピングレベルを形成することができ、そのため、ハイブリッド半導体基板のバルク半導体領域にＭＯＳＦＥＴトランジスタのチャネルを形成することができる。
【００２３】
有利には、ＳｅＯＩ層の厚さは最大２０ｎｍとすることができ、とりわけ１０ｎｍ以上、２０ｎｍ以下であり、かつ／または絶縁層の厚さは最大２０ｎｍとすることができ、とりわけ１０ｎｍ以上、２０ｎｍ以下である。このような薄いＳｅＯＩ層および薄い絶縁層を有することによって、ハイブリッド半導体基板のＳｅＯＩ領域のグラウンドプレーンドーピングレベル、および存在する場合にはウェルドーピングレベルを、絶縁層の下に配置することができ、同時に、それらの注入レベルを、バルク半導体領域内の正確な深さに提供することができる。したがって、しきい電圧変動の抑制、それによるＳＲＡＭの安定などの特性を達成することができる。
【００２４】
好ましくは、ハイブリッド半導体基板を製造するこの方法は、浅いトレンチ分離（ＳＴＩ）を提供して、ＳｅＯＩ領域とバルク半導体領域とを分離するステップをさらに含むことができる。このようなＳＴＩを提供することによって、ＳｅＯＩ領域のウェル領域とバルク半導体領域とを分離することができ、したがって、それぞれの領域のバックゲート電圧をより良好に制御することができる。
【００２５】
本発明の目的は、ベース基板と、ベース基板の上の絶縁層と、絶縁層の上のＳｅＯＩ層と、ＳｅＯＩ層の上のマスク層とを備えるセミコンダクタ−オン−インシュレータ（ＳｅＯＩ）領域と、ＳｅＯＩ領域に隣接して提供されたバルク半導体領域と、ＳｅＯＩ領域およびバルク半導体領域に提供された第１の不純物領域とを具備し、ＳｅＯＩ領域の第１の不純物領域がマスク層内に含まれる請求項１４に記載のハイブリッド半導体基板によっても達成される。上記のハイブリッド半導体基板を使用すると、上記注入プロファイルがマスク層内に含まれ、ハイブリッド半導体基板のＳｅＯＩ領域上のバックサイド電極と、バルク半導体領域のトランジスタのチャネルとを同時に形成することが可能なる。
【００２６】
有利には、このハイブリッド半導体基板は、ＳｅＯＩ領域およびバルク半導体領域に提供された第２の不純物領域をさらに具備することができ、ＳｅＯＩ領域の第２の不純物領域が、絶縁層の下のベース基板内にある。このような絶縁層の下の不純物領域を提供することによって、しきい電圧（Ｖｔ）の変動を抑制することができ、したがってＳＲＡＭを安定させることができる。
【００２７】
好ましくは、このハイブリッド半導体基板は、ＳｅＯＩ領域およびバルク半導体領域に提供された第３の不純物領域を具備することができ、ＳｅＯＩ領域の第３の不純物領域が、第２の不純物領域の下のベース基板内の、絶縁層からさらに離れた位置にある。このような絶縁層の下の不純物領域を提供することによって、しきい電圧（Ｖｔ）の変動を抑制することができ、したがってＳＲＡＭを安定させることができる。
【００２８】
次に、本発明の方法の有利な実施形態を、以下の図面を参照して説明する。
【図面の簡単な説明】
【００２９】
【図１】先行技術から知られている従来型のハイブリッド半導体デバイスの断面図である。
【図２】第１の実施形態によるハイブリッド半導体基板の断面図である。
【図３ａ】図２の第１の実施形態のハイブリッド半導体基板１を製造する方法を示す図である。
【図３ｂ】図２の第１の実施形態のハイブリッド半導体基板１を製造する方法を示す図である。
【図３ｃ】図２の第１の実施形態のハイブリッド半導体基板１を製造する方法を示す図である。
【図３ｄ】図２の第１の実施形態のハイブリッド半導体基板１を製造する方法を示す図である。
【図３ｅ】図２の第１の実施形態のハイブリッド半導体基板１を製造する方法を示す図である。
【図３ｆ】図２の第１の実施形態のハイブリッド半導体基板１を製造する方法を示す図である。
【図３ｇ】図２の第１の実施形態のハイブリッド半導体基板１を製造する方法を示す図である。
【図３ｈ】図２の第１の実施形態のハイブリッド半導体基板１を製造する方法を示す図である。
【図４ａ】第２の実施形態によるハイブリッド半導体基板１を製造する方法を示す図である。
【図４ｂ】第２の実施形態によるハイブリッド半導体基板１を製造する方法を示す図である。
【図４ｃ】第２の実施形態によるハイブリッド半導体基板１を製造する方法を示す図である。
【図４ｄ】第２の実施形態によるハイブリッド半導体基板１を製造する方法を示す図である。
【図４ｅ】第２の実施形態によるハイブリッド半導体基板１を製造する方法を示す図である。
【図４ｆ】第２の実施形態によるハイブリッド半導体基板１を製造する方法を示す図である。
【図４ｇ】第２の実施形態によるハイブリッド半導体基板１を製造する方法を示す図である。
【図４ｈ】第２の実施形態によるハイブリッド半導体基板１を製造する方法を示す図である。
【図５】図３ｄおよび図３ｅに示した２つの注入ステップの代わりに単一の注入ステップを使用する第１の実施形態の一変型実施形態による、不純物レベルを提供するステップを示す図である。
【図６】図４ｃに示した第２の実施形態の一変型実施形態による、スペーサ２９を提供するステップを示す図である。
【図７】第１の実施形態の別の変型実施形態を示す図である。
【発明を実施するための形態】
【００３０】
以下に、本発明による方法およびデバイスの特徴および有利な実施形態を詳細に説明する。
【００３１】
図２は、本発明の第１の実施形態によるハイブリッド半導体基板１を示す。ハイブリッド半導体基板１を製造する製造方法は、図３ａから図３ｄを参照して説明する。
【００３２】
ハイブリッド半導体基板１は、絶縁層５と、ＳｅＯＩ層とも呼ばれる半導体層７と、マスク層９とを備えるセミコンダクタ−オン−インシュレータ（ＳｅＯＩ）領域１３を有するベース基板３を備える。
【００３３】
ハイブリッド半導体基板１は、ＳｅＯＩ領域１３に隣接するバルク半導体領域１１をさらに備え、それらは同じベース基板３を共用する。
【００３４】
この実施形態では、ベース基板３がＳｉウェーハ、絶縁層５が、埋込み酸化物層（ｂｕｒｉｅｄ  ｏｘｉｄｅ  ｌａｙｅｒ：ＢＯＸ）とも呼ばれる酸化シリコン層、ＳｅＯＩ層７がシリコン含有層である。しかしながら、この材料選択に限定されるわけではなく、基板３およびＳｅＯＩ層７に関しては、ゲルマニウム、ガリウムヒ素など、他の適切な材料を使用することもできる。絶縁層５に関しては、酸化シリコン以外の絶縁材料を使用することもできる。
【００３５】
この実施形態のＳｅＯＩ層７の厚さは最大２０ｎｍ、とりわけ約１０ｎｍから約２０ｎｍである。絶縁層５の厚さは最大２０ｎｍ、とりわけ約１０ｎｍから約２０ｎｍである。
【００３６】
本発明によれば、ＳｅＯＩ領域１３は、ＳｅＯＩ層７の上にマスク層９をさらに備える。この実施形態のマスク層９は酸化シリコンである。この文脈では、化学蒸着によって付着させた酸化物が好ましい。付着窒化シリコン層または付着酸化物層と付着窒化物層の組合せを、マスク層９として使用することもできる。マスク層９の厚さは少なくとも２０ｎｍ、とりわけ約２０ｎｍから約３０ｎｍである。
【００３７】
ハイブリッド半導体基板１は、ＳｅＯＩ領域１３内の第１の不純物レベル１７ａと、バルク半導体領域１１内の第１の不純物レベル１７ｂとをさらに備え、ＳｅＯＩ領域１３内の第１の不純物レベル１７ａは、マスク層９内に含まれる。
【００３８】
図３ａから図３ｄは、図２に示した第１の実施形態のハイブリッド半導体基板１を製造する方法を示す。
【００３９】
図３ａは、セミコンダクタ−オン−インシュレータ（ＳｅＯＩ）基板１ａを示す。この実施形態において、ＳｅＯＩ基板１ａは、ベース基板３と、ベース基板３の上の絶縁層５と、絶縁層５の上のＳｅＯＩ層７とを備える。ＳｅＯＩ基板１ａは例えば、ＳｍａｒｔＣＵＴ（登録商標）技術、または他の適切なセミコンダクタ−オン−インシュレータ製造方法によって得ることができる。ＳｅＯＩ基板１ａは、例えば２００ｍｍ型ウェーハ、３００ｍｍ型ウェーハなど、任意の適切なサイズまたは形態を有することができる。層３、５および７は、材料および厚さに関して、図２に関して上で既に述べたような特性を有する。
【００４０】
以下のプロセスステップの前に、ＳｅＯＩ基板１ａの表面１ｂを、例えばＲＣＡ（Ｒａｄｉｏ  Ｃｏｒｐｏｒａｔｉｏｎ  ｏｆ  Ａｍｅｒｉｃａ）洗浄を使用して洗浄してもよい。
【００４１】
図３ｂを参照すると、ハイブリッド半導体基板１を製造する本発明の方法は、第１の実施形態において、ＳｅＯＩ基板１ａの表面１ｂの上にマスク層９を提供するステップを含む。マスク層９は酸化物層、とりわけ酸化シリコン層である。この文脈では、化学蒸着によって付着させた酸化物が好ましい。一変型実施形態によれば、付着窒化シリコン層または付着酸化物層と付着窒化物層の組合せを、マスク層９として使用することもできる。マスク層９は、例えば化学蒸着（ＣＶＤ）プロセスにより、ＳｅＯＩ基板１ａの表面１ｂの上に付着させることができる。マスク層９の厚さは少なくとも２０ｎｍ、とりわけ約２０ｎｍから約３０ｎｍである。
【００４２】
図３ｃを参照すると、ハイブリッド半導体基板１を製造する本発明の方法は、第１の実施形態において、マスク層９、その下のＳｅＯＩ層７およびその下の絶縁層５の所定の領域を、例えばプラズマエッチングによって除去して、図２に示すようなバルク半導体領域１１を得るステップをさらに含む。バルク半導体領域１１以外の領域、したがって材料が除去されなかった領域は、図２に示すようなＳｅＯＩ領域１３を形成する。したがって、バルク半導体領域１１とＳｅＯＩ領域１３は、同じＳｅＯＩ基板１ａから出発して形成される。上で除去する所定の領域の寸法は、例えば回路設計によって決定される。この所定のエリアの大きさは、例えば数平方マイクロメートル程度である。
【００４３】
第１の実施形態の一変型実施形態によれば、図３ｂに示したステップと図３ｃに示したステップとを入れ換えることができる。したがって、その下のＳｅＯＩ層７およびその下の絶縁層５の所定の領域だけを除去することによりバルク半導体領域１１を形成し、次いで、独立して、ＳｅＯＩ領域１３の上にマスク層９を形成することもできる。
【００４４】
バルク半導体領域１１とＳｅＯＩ領域１３の間には、図３ｃに示すような約４０ｎｍから７０ｎｍの段差ｈができることが分かる。しかしながら、この段差は、フォトリソグラフィのような後続のプロセスステップの問題とはならない。
【００４５】
図３ｄを参照すると、ハイブリッド半導体基板１を製造する本発明の方法は、第１の実施形態において、ハイブリッド半導体基板１の上に、所定のパターンを有する第２のマスク１５を提供するステップ（ｈ）をさらに含む。この第２のマスク１５は、ドーピングステップのためのパターンを提供する。実際、第２のマスク１５は、第２のマスク１５によってマスクされたその下の領域に不純物レベルが形成されることを防ぐ。
【００４６】
第２のマスク１５は、バルク半導体領域１１および／またはＳｅＯＩ領域１３の表面と必ず接触していなければならないというわけではない。一変型実施形態によれば、図７に示すように、無接触型マスク１５ｂを第２のマスク１５として使用することもできる。
【００４７】
図３ｄをさらに参照すると、第２のマスク１５を提供するステップに続いて、ハイブリッド半導体基板１を製造する本発明の方法は、第１の実施形態において、好ましくはイオン注入を使用して、ＳｅＯＩ領域１３とバルク半導体領域１１を同時にドーピングすることにより、第１の不純物レベル１７ａ、１７ｂを形成するステップをさらに含む。イオン注入１６は、ＳｅＯＩ領域１３の第１の不純物レベル１７ａがマスク層９内に含まれるように実行される。これらのドーピングレベルは一般に、標準技術ノード（ｎｏｄｅ）によって決定される。好ましいドーパント種は、エネルギーが例えば１０ｋｅＶ〜５００ｋｅＶ、ドーズ量が例えば５×１０12〜５×１０13原子／ｃｍ2のＰ、Ｂ、Ａｓなどである。このドーピングはＶｔドーピングと呼ばれ、ＳｅＯＩ領域１３に浅い不純物レベル１７ａを形成し、バルク半導体領域１１に、しきい電圧（Ｖｔ）の変動を抑制する目的に使用することができる浅い不純物レベル１７ｂを形成する。
【００４８】
図３ｅを参照すると、ハイブリッド半導体基板１を製造する本発明の方法は、第１の実施形態において、やはりイオン注入を使用して、ＳｅＯＩ領域１３とバルク半導体領域１１を同時にドーピングすることにより、第２の不純物レベル１９ａ、１９ｂを形成するステップをさらに含む。イオン注入１６は、ＳｅＯＩ領域１３の第２の不純物レベル１９ａが、絶縁層５の下のバルク半導体基板３内にあるように実行される。このドーピングはいわゆるグラウンドプレーンドーピング（ＧＰ）であり、したがって、ＳｅＯＩ領域１３の第１の不純物レベル１７ａおよびバルク半導体領域１１の第１の不純物レベル１７ｂよりも深い不純物レベル１９ａ、１９ｂを形成する。
【００４９】
図３ｆを参照すると、ハイブリッド半導体基板１を製造する本発明の方法は、第１の実施形態において、やはりイオン注入を使用して、ＳｅＯＩ領域１３とバルク半導体領域１１を同時にドーピングすることにより、第３の不純物レベル２１ａ、２１ｂを形成するステップをさらに含む。このイオン注入は、ＳｅＯＩ領域１３の第３の不純物レベル２１ａが、第２の不純物レベル１９ａの下のベース基板３内の、絶縁層５からさらに離れた位置にあるように実行される。このドーピングはいわゆるウェルドーピングであり、したがって、ＳｅＯＩ領域１３の第２の不純物レベル１９ａおよびバルク半導体領域１１の第２の不純物レベル１９ｂよりも深い不純物レベルを形成する。
【００５０】
一変型実施形態によれば、図３ｄから図３ｆに示したイオン注入ステップの順序は入れ換えることができ、したがって、これらのステップを任意の順序で実行することができる。
【００５１】
第１の実施形態の別の変型実施形態によれば、ステップ（ｄ）およびステップ（ｅ）の代わりに単一のドーピングステップを使用して、より深い単一のドーピングレベルを形成することができる。すなわち、図５に示す変型実施形態によれば、ハイブリッド半導体基板１を製造する本発明の方法は、（１）図３ｄに示すように、ＳｅＯＩ領域１３およびバルク半導体領域１１を同時にドーピングすることにより、第１の不純物レベル１７ａ、１７ｂを形成するステップと、（２）ＳｅＯＩ領域１３およびバルク半導体領域１１を同時にドーピングすることにより、別の不純物レベル１９ａ、１９ｂを形成するステップの２つのドーピングステップを含むことができる。
【００５２】
この同時ドーピングは、ＳｅＯＩ領域１３の不純物レベル１９ａが、絶縁層５の下のベース基板３内にあるように実行される。このドーピングは、より深いレベルのドーピングであり、したがって、ＳｅＯＩ領域１３の第１の不純物レベル１７ａおよびバルク半導体領域１１の第１の不純物レベル１７ｂよりも深い不純物レベルを形成する。したがって、この変型実施形態によれば、バルク半導体領域１１内のバルクトランジスタは、２つの不純物レベルだけを備えることができる。
【００５３】
次いで、上記の注入ステップの後に、第２のマスク１５を例えばエッチングによって除去する。
【００５４】
図３ｇを参照すると、ハイブリッド半導体基板１を製造する本発明の方法は、第１の実施形態において、ＳｅＯＩ領域１３からマスク層９を除去するステップをさらに含む。ＳｅＯＩ領域１３からマスク層９を除去することによって、ＳｅＯＩ領域１３に電子デバイスを形成する目的に対して一般に無用である第１の不純物レベル１７ａが除去される。マスク層９は一般に、エッチングによって除去する。酸化物マスクに対しては普通、ＨＦ浸漬法を使用することができ、窒化物マスクに対しては例えばＨ3ＰＯ4を使用することができる。マスク層９内のドーパントには、無ドープのマスク層９の場合よりも、このエッチングが速く達成されるという肯定的な副次的効果がある。
【００５５】
このようにして、ＳｅＯＩ領域１３に形成されたＳｅＯＩトランジスタが、２つの不純物レベル１９ａ、２１ａを備え、バルク半導体領域１１に形成されたトランジスタが、３つの不純物レベル１７ｂ、１９ｂ、２１ｂを備えるハイブリッド半導体基板が得られる。
【００５６】
図３ｈを参照すると、ハイブリッド半導体基板１を製造する本発明の方法は、第１の実施形態において、領域１１と領域１３の間の電流漏れを防ぐために、バルク半導体領域１１とＳｅＯＩ領域１３の間、とりわけこれらの２つの領域に形成された電子デバイス間に、浅いトレンチ分離（ＳＴＩ）２３を提供するステップをさらに含む。注入不純物レベル１９ａ、２１ａ、１７ｂ、１９ｂ、２１ｂの上方のＳＴＩ２３間の領域は、酸化物層、好ましくはＣＶＤで付着させた酸化シリコン２５ａ、２５ｂ、および窒化物層２７ａ、２７ｂによって満たされる。このＳＴＩ高密度化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）は同時に、注入活性化アニールステップとしても使用される。
【００５７】
上記の製造プロセスを使用すると、以下の理由から、ハイブリッド半導体基板１を、コスト効果の高い方法で得ることが可能になる。ハイブリッド半導体基板１の両方の領域、すなわちバルク半導体領域１１とＳｅＯＩ領域１３を、単一のドーピングマスク１５を使用して同じ注入条件でドーピングする。したがって、バルク半導体領域１１のトランジスタ型（ｎ型またはｐ型）ごとに、１つの保護マスクだけを提供すればよく、同時に、ＳｅＯＩ領域１３のトランジスタのバックサイド電極を形成することができる。バルク半導体領域１１にもう一方の型のトランジスタの製造するためには、追加のマスクが１つだけ必要である。このようにすると、ハイブリッド半導体基板を製造するこのプロセスを、より低コストの製造を達成できるようにさらに最適化することができる。
【００５８】
デバイスに対しては不要な第１の不純物レベル１７ａがマスク層９内に含まれるため、図３ｄ、図３ｅおよび図３ｆに示した注入ステップのうちの任意の１つのステップの後に、第１の不純物レベル１７ａを、マスク層９と一緒に除去することができる。したがって、マスク層９はまさしく、犠牲層とみなすことができる。
【００５９】
さらに、ＳｅＯＩ領域１３のより深い不純物レベル１９ａまたは２１ａが、絶縁層５の下のベース基板３内にあるように、注入条件を調整することができる。このような注入プロファイルは、ＳｅＯＩ領域１３のトランジスタのしきい電圧（Ｖｔ）の変動を抑制するのに役立ち、得られるハイブリッド半導体基板１がＳＲＡＭ用途に使用される場合にはさらに、ＳＲＡＭの安定性を向上させることができる。
【００６０】
本発明の方法の第２の実施形態を、図４ａから図４ｈに示す。第１の実施形態と比較すると、バルク半導体領域１１に隣接するＳｅＯＩ領域１３のエッジ領域（ｅｄｇｅ  ｒｅｇｉｏｎ）に、追加のスペーサ２９が提供される。追加のスペーサ２９は、少なくとも、バルク半導体基板３の表面からＳｅＯＩ層７まで延びる。
【００６１】
この第２の実施形態は、第１の実施形態と実質的に同じプロセスステップを含み、したがって、図４ａ、図４ｂ、図４ｄ〜図４ｆおよび図４ｈに示すステップの説明を繰り返すことはしないが、その説明は、参照によって本明細書に組み込まれる。図３ａから図３ｈと図４ａから図４ｈの同じ参照符号を有する要素は互いに対応し、したがって、この実施形態の説明ではそれらの特性を繰り返すことはしないが、それらの特性は、参照によって本明細書に組み込まれる。
【００６２】
第２の実施形態によれば、ハイブリッド半導体基板１を製造する本発明の方法は、図４ｃに示すように、バルク半導体領域１１に隣接するＳｅＯＩ領域１３のエッジ領域に、スペーサ２９を提供するステップを含む。スペーサ２９は、少なくとも、ベース基板３の表面から、ＳｅＯＩ層７とマスク層９の間の界面３１まで延びる。
【００６３】
スペーサ２９は、図３ｇおよび図４ｇに示すステップ（ｉ）中に、ハイブリッド半導体基板１からマスク層９を、例えばエッチングによって除去する間、ＳｅＯＩ領域１３のＳｅＯＩ層７および絶縁層５を損傷から保護する。
【００６４】
この実施形態によれば、スペーサ２９は窒化物である。窒化物は、マスク層９のエッチングの間、絶縁層５を保護する適切な材料の一例である。これは、窒化物が、マスク層９および絶縁層５に使用される酸化物と比べて異なるエッチング特性を有するためである。したがって、この効果は、スペーサ２９とマスク層９とが異なるエッチング特性を示す任意の材料選択において達成される。
【００６５】
図６に示す第２の実施形態の一変型実施形態によれば、スペーサ２９は、少なくとも、ベース基板３の表面からマスク層９の上面３３まで延びる。
【００６６】
図４ｇに示すように、スペーサ２９は、第２のマスク１５およびマスク層９の除去後に、例えばリン酸を使用したウェットエッチングによって除去する。
【００６７】
本発明による製造プロセスの第２の実施形態は、マスク層９のエッチング中に絶縁層５およびＳｅＯＩ層７がアンダーカット（ｕｎｄｅｒｃｕｔ）されることを防ぐことができるという追加の利点を有する。
【００６８】
このように、以上に開示した、ハイブリッド半導体基板１を製造するプロセスの実施形態および変型実施形態を使用すると、両方の領域をドーピングするのに１つのマスク１５を提供するだけで済むため、より安価に実施できる製造プロセスを達成することができる。同時に、ハイブリッド半導体基板１上に形成されたデバイスの電気特性を制御することもできる。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図３ｈ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【図４ｆ】
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【図４ｇ】
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【図４ｈ】
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【図５】
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【図６】
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【図７】
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