(57)【要約】【課題】増幅動作の際の消費電力を低減し、かつ、増幅器のゲインを調整することができる補間型Ａ／Ｄ変換器を得ること。【解決手段】本発明にかかる補間型Ａ／Ｄ変換器は、基準電圧発生回路１０１、アナログ信号入力回路１０２、複数のプリアンプＡＭＰを有するプリアンプ群１０３及び複数の抵抗器１０４ａを有する補間回路１０４を少なくとも備える。プリアンプ群１０３には、基準電圧発生回路１０１から基準電圧Ｖｒが、アナログ信号入力回路からアナログ信号ＡＩＮが入力される。補間回路１０４は、プリアンプ群１０３の出力信号を補間した補間信号を出力する。プリアンプＡＭＰは、アナログ信号ＡＩＮと基準電圧Ｖｒとの差電圧ΔＶが規定値よりも小さい場合には差電圧ΔＶを増幅し、大きい場合には電流を遮断する。複数の抵抗器１０４ａは、隣接するプリアンプＡＭＰ間に直列に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部からアナログ信号が入力されるアナログ信号入力回路と、
最大基準電圧と最小基準電圧との間に接続された抵抗ラダーを有し、それぞれ異なる基準電圧を発生させる基準電圧発生回路と、
前記アナログ信号及び前記基準電圧または前記アナログ信号及び前記基準電圧に応じて生成された第１の入力信号及び第２の入力信号が入力される増幅器群と、
前記増幅器群からの出力信号を補間して補間信号を出力する補間回路とを少なくとも備え、
前記増幅器群は、
前記アナログ信号と前記基準電圧との、または前記第１の入力信号と前記第２の入力信号との差電圧が規定値よりも小さい場合には前記差電圧を増幅し、前記差電圧が規定値よりも大きい場合には電流が遮断される複数の増幅器を備え、
前記補間回路は、
隣接する前記増幅器間に直列に接続された複数の抵抗器を備える、
補間型Ａ／Ｄ変換器。
【請求項２】
前記増幅器群と前記補間回路とがｈ（ｈは自然数）段繰り返して設けられていることを特徴とする、
請求項１に記載の補間型Ａ／Ｄ変換器。
【請求項３】
１段目の前記増幅器群の前記複数の増幅器は、
前記アナログ信号と、
それぞれ異なる前記基準電圧が入力されることを特徴とする、
請求項２に記載の補間型Ａ／Ｄ変換器。
【請求項４】
ｉ（ｉは２以上の自然数）段目の前記増幅器群に入力される前記第1の入力信号は（ｉ−１）段目の前記増幅器群から出力された信号であり、
前記第２の入力信号は、（ｉ−１）段目の前記補間回路から出力された前記補間信号であることを特徴とする、
請求項２または３に記載の補間型Ａ／Ｄ変換器。
【請求項５】
ｉ段目の前記増幅器群は、（ｉ−１）段目の前記増幅器群よりも遅れて増幅動作を開始することを特徴とする、
請求項４に記載の補間型Ａ／Ｄ変換器。
【請求項６】
前記増幅器は、ラッチ動作することにより電流が遮断されることを特徴とする、
請求項１乃至５のいずれか一項に記載の補間型Ａ／Ｄ変換器。
【請求項７】
前記増幅器は、
第１チャネル型の第１のトランジスタ及び第２のトランジスタと、第２チャネル型の第３のトランジスタ及び第４のトランジスタとからなるラッチ回路を備え、
前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとが接続され、
前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとが接続されていることを特徴とする、
請求項６に記載の補間型Ａ／Ｄ変換器。
【請求項８】
前記第１乃至第４のトランジスタはＭＯＳＦＥＴであることを特徴とする、
請求項７に記載の補間型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は補間型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
一般に、アナログ信号をデジタル信号に変換するには、複数のコンパレータを有するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器を用いる。こうしたＡ／Ｄ変換器では、信号変換の分解能を向上させようとすると、コンパレータを駆動するための増幅器をコンパレータ前段に多数設けなくてはならない。その結果、回路オーバーヘッドが大きくなり、収量の低下やＡ／Ｄ変換器を組み込む半導体チップのコストを低減できないなどの問題が生じる。
【０００３】
この問題の対策として、特許文献１に開示されている補間型Ａ／Ｄ変換器のように、補間回路を設けて、隣接する増幅器間の出力信号を補間することにより、増幅器の設置数を低減することが一般に行われている。
【０００４】
図１６は、一般的な補間型Ａ／Ｄ変換器の構成を示すブロック図である。図１６に示すように、この補間型Ａ／Ｄ変換器は、基準電圧発生回路４０１、アナログ信号入力回路４０２、プリアンプ群４０３、補間回路４０４、コンパレータ群４０５により構成される。
【０００５】
基準電圧発生回路４０１は、最大基準電圧ＶＲＴと最小基準電圧ＶＲＢとの間に、２ｎ（ｎは自然数）個の抵抗器４０１ｂを有する抵抗ラダー４０１ａが接続されている。この基準電圧発生回路４０１は、（２ｎ＋１）通りの基準電圧Ｖｒを生成して、プリアンプ群４０３に入力する。図１６ではそれぞれの基準電圧Ｖｒを識別するため、Ｖｒ−ｎ〜Ｖｒｎの符号を付している。
【０００６】
アナログ信号入力回路４０２は、プリアンプ群４０３にアナログ信号ＡＩＮを入力する。
【０００７】
プリアンプ群４０３は、（２ｎ＋１）個のプリアンプＡＭＰ４により構成される。図１６では、それぞれのプリアンプＡＭＰ４を識別するため、ＡＭＰ４-n〜ＡＭＰ４ｎの符号を付している。プリアンプＡＭＰ４はアナログ信号ＡＩＮと基準電圧Ｖｒを増幅した信号を、補間回路４０４及びコンパレータ群４０５に出力する。
【０００８】
補間回路４０４は、８ｎ個の抵抗器４０４ａを有し、それぞれ隣接するプリアンプＡＭＰ４の出力信号を補間して、補間信号をコンパレータ群４０５に出力する。
【０００９】
コンパレータ群４０５は、（４ｎ＋１）個のコンパレータ４０５ａを有し、プリアンプＡＭＰ４から出力される信号及び補間回路４０４から出力される補間信号を比較して、エンコーダなど（不図示）などに信号を出力する。
【００１０】
なお、本構成では、ＡＭＰ０においてアナログ信号ＡＩＮの電圧及び基準電圧Ｖｒ０が等しいものとする。
【００１１】
次に、プリアンプＡＭＰ４の構成について説明する。図１７は、プリアンプＡＭＰ４の構成を示すブロック図である。図１７に示すように、グランド電圧ＧＮＤと電源電圧ＶＤＤとの間に、グランド電圧ＧＮＤ側から順に、テール電流源４３、Ｎｃｈ（Ｎ−ｃｈａｎｎｅｌ）トランジスタ４１ａ及び４１ｂからなる差動対４１、負荷抵抗４２ａ及び４２ｂが接続されている。
【００１２】
Ｎｃｈトランジスタ４１ａのゲート電圧ＶＩＮＰ４は、アナログ信号ＡＩＮの電圧である。また、Ｎｃｈトランジスタ４１ｂのゲート電圧ＶＩＮＮ４は、基準電圧Ｖｒである。
【００１３】
また、Ｎｃｈトランジスタ４１ａと負荷抵抗４２ａとの間の電圧は出力電圧ＶＯＵＴＮ４、Ｎｃｈトランジスタ４１ｂと負荷抵抗４２ｂとの間の電圧は出力電圧ＶＯＵＴＰ４となる。
【００１４】
このプリアンプＡＭＰ４の動作について説明する。プリアンプＡＭＰ４は、ゲート電圧ＶＩＮＰ４及びＶＩＮＮ４に応じて差動対４１が動作する。プリアンプＡＭＰ４に流れる電流はＩであり、この電流Ｉは、Ｎｃｈトランジスタ４１ａ及び負荷抵抗４２ａを経由して流れる電流Ｉａと、Ｎｃｈトランジスタ４１ｂ及び負荷抵抗４２ｂを経由して流れる電流Ｉｂに分かれて流れる。すなわち、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間には、電流Ｉ＝Ｉａ＋Ｉｂが流れる。ＩａとＩｂの値は、差電圧ΔＶ４（ΔＶ４＝ＶＩＮＰ４−ＶＩＮＮ４、以下同じ）に応じて決まる。
【００１５】
また、テール電流源４３は、電流Ｉを常に一定の大きさに保つ。よって、いずれのプリアンプＡＭＰ４ｎ〜ＡＭＰ４−ｎにも、同じ大きさの電流が流れる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−２１６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図１８は、ｎ＝１４とした場合の、上述の補間型Ａ／Ｄ変換器での、プリアンプＡＭＰ４の差電圧ΔＶ４と、プリアンプＡＭＰ４に流れる電流の関係を示したグラフである。図１８に示すように、いずれのプリアンプＡＭＰ４でも、流れる電流は一定である。一方、差電圧ΔＶ４は段階的に変換する。ここで、一般に、プリアンプはその入力電圧がある範囲を超えると、動作が飽和する。プリアンプＡＭＰ４が飽和せずに動作する範囲は、図１８に示す、ＶＬＬ≦ΔＶ４≦ＶＵＬの間である。
【００１８】
すなわち、ΔＶ４＜ＶＬＬ及びΔＶ４＞ＶＵＬの範囲にあるプリアンプＡＭＰ４は、実質的にこの補間型Ａ／Ｄ変換器の特性には無関係である。にもかかわらず、これらのプリアンプＡＭＰ４にも電流は流れ続けるので、図１６に示す補間型Ａ／Ｄ変換器は消費電力が大きいという問題がある。
【００１９】
また、補間回路４０４は、単に、プリアンプＡＭＰ４から出力された信号を補間する機能を有するのみであり、ＡＭＰ４から抵抗器４０４ａを介さないで直接出力される信号の特性、すなわちＡＭＰ４ｎ〜ＡＭＰ４−ｎ出力に大きく寄与することはない。そのため、抵抗器４０４ａの抵抗値が変化した場合でも、補間型Ａ／Ｄ変換器の特性に大きく寄与することはない。
【課題を解決するための手段】
【００２０】
本発明の一態様である補間型Ａ／Ｄ変換器は、外部からアナログ信号が入力されるアナログ信号入力回路と、最大基準電圧と最小基準電圧との間に接続された抵抗ラダーを有し、それぞれ異なる基準電圧を発生させる基準電圧発生回路と、前記アナログ信号及び前記基準電圧または前記アナログ信号及び前記基準電圧に応じて生成された第１の入力信号及び第２の入力信号が入力される増幅器群と、前記増幅器群からの出力信号を補間して補間信号を出力する補間回路とを少なくとも備え、前記増幅器群は、前記アナログ信号と前記基準電圧との、または前記第１の入力信号と前記第２の入力信号との差電圧が規定値よりも小さい場合には前記差電圧を増幅し、前記差電圧が規定値よりも大きい場合には電流が遮断される複数の増幅器を備え、前記補間回路は、隣接する前記増幅器間に直列に接続された複数の抵抗器を備えるものである。
【００２１】
本発明にかかる補間型Ａ／Ｄ変換器は、増幅器の入力信号の差電圧が規定値よりも小さければ、入力信号に応じて信号増幅を行う。一方、入力信号の差電圧が規定値よりも大きければ、増幅器に流れる電流が遮断される。従って、増幅動作の際の消費電力を低減することができる。かつ、当該増幅器と補間回路とを組み合わせることにより増幅器のゲインを調整することが可能となる。
【発明の効果】
【００２２】
本発明によれば、増幅動作の際の消費電力を低減し、かつ、増幅器のゲインを調整することができる補間型Ａ／Ｄ変換器を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１にかかる補間型Ａ／Ｄ変換器のブロック図である。
【図２】実施の形態１にかかるプリアンプのブロック図である。
【図３】実施の形態１にかかるプリアンプの増幅動作を表すグラフ（ａ）〜（ｄ）である。
【図４】実施の形態１にかかるプリアンプの動作を表すブロック図である。
【図５】実施の形態１にかかるプリアンプがインバータ回路として動作する場合のブロック図である。
【図６】実施の形態１における、入力信号とプリアンプに流れる電流の関係を示すグラフである。
【図７】実施の形態１にかかるプリアンプがインバータ回路として動作する場合の入出力特性を現すグラフである。
【図８】実施の形態１にかかるインバータＩＮＶ１から出力される電流を表すグラフである。
【図９】実施の形態１にかかる補間型Ａ／Ｄ変換器の節点の電圧を表すグラフである。
【図１０】実施の形態２にかかる補間型Ａ／Ｄ変換器のブロック図である。
【図１１】実施の形態２にかかるプリアンプのブロック図である。
【図１２】実施の形態２にかかるフォールディングアンプのブロック図である。
【図１３】実施の形態２にかかる補間型Ａ／Ｄ変換器の動作を表すタイミングチャートである。
【図１４】実施の形態３にかかる補間型Ａ／Ｄ変換器のブロック図である。
【図１５】実施の形態３にかかる補間型Ａ／Ｄ変換器の動作を表すタイミングチャートである。
【図１６】一般的な補間型Ａ／Ｄ変換器のブロック図である。
【図１７】一般的なプリアンプのブロック図である。
【図１８】一般的な補間型Ａ／Ｄ変換器における、入力信号とプリアンプに流れる電流の関係を示すグラフである。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態について説明する。
実施の形態１
図１は、実施の形態１にかかる補間型Ａ／Ｄ変換器の構成を示すブロック図である。図１に示すように、この補間型Ａ／Ｄ変換器は、基準電圧発生回路１０１、アナログ信号入力回路１０２、プリアンプ群１０３、補間回路１０４、コンパレータ群１０５により構成される。
【００２５】
基準電圧発生回路１０１は、最大基準電圧ＶＲＴと最小基準電圧ＶＲＢとの間に、２ｎ（ｎは自然数）個の抵抗器１０１ｂを有する抵抗ラダー１０１ａが接続されている。この基準電圧発生回路１０１は、（２ｎ＋１）通りの基準電圧Ｖｒを生成して、プリアンプ群１０３に入力する。図１ではそれぞれの基準電圧Ｖｒを識別するため、Ｖｒ−ｎ〜Ｖｒｎの符号を付している。
【００２６】
アナログ信号入力回路１０２は、プリアンプ群１０３にアナログ信号ＡＩＮを入力する。
【００２７】
プリアンプ群１０３は、（２ｎ＋１）個のプリアンプＡＭＰにより構成される。図１では、それぞれのプリアンプＡＭＰを識別するため、プリアンプＡＭＰに、ＡＭＰ-n〜ＡＭＰｎの符号を付している。プリアンプＡＭＰはアナログ信号ＡＩＮと基準電圧Ｖｒを増幅した信号を、補間回路１０４及びコンパレータ群１０５に出力する。
【００２８】
補間回路１０４は、８ｎ個の抵抗器１０４ａを有し、それぞれ隣接するプリアンプＡＭＰの出力信号を補間して、補間信号をコンパレータ群１０５に出力する。
【００２９】
コンパレータ群１０５は、（４ｎ＋１）個のコンパレータ１０５ａを有し、プリアンプＡＭＰから出力される信号及び補間信号を比較して、エンコーダなど（不図示）などに信号を出力する。
【００３０】
なお、本構成では、ＡＭＰ０において、アナログ信号ＡＩＮの電圧及び基準電圧Ｖｒ０が等しいものとする。
【００３１】
次に、プリアンプＡＭＰの構成について説明する。図２は、プリアンプＡＭＰの構成を示すブロック図である。プリアンプＡＭＰでは、図２に示すように、グランド電圧ＧＮＤに、Ｎｃｈトランジスタからなるスイッチ１０のソースが接続されている。スイッチ１０のゲートには、アンプ信号Ｓ０が入力される。
【００３２】
スイッチ１０のドレインは、Ｎｃｈトランジスタ１１ａ及び１１ｂのソースと接続されている。Ｎｃｈトランジスタ１１ａ及び１１ｂのドレインは、増幅回路１と接続されている。ここで、Ｎｃｈトランジスタ１１ａのゲート電圧ＶＩＮＰ１は、アナログ信号ＡＩＮの電圧である。また、Ｎｃｈトランジスタ１１ｂのゲート電圧ＶＩＮＮ１は、基準電圧Ｖｒである。
【００３３】
増幅回路１は、Ｎｃｈトランジスタ１２ａ及び１２ｂならびにＰｃｈ（Ｐ−ｃｈａｎｎｅｌ）トランジスタ１３ａ及び１３ｂからなるラッチ回路が配置されている。Ｎｃｈトランジスタ１２ａとＰｃｈトランジスタ１３ａのドレイン同士が出力電圧ＶＯＵＴＮ１と等電位のノードを介して接続され、Ｎｃｈトランジスタ１２ｂとＰｃｈトランジスタ１３ｂのドレイン同士が出力電圧ＶＯＵＴＰ１と等電位のノードを介して接続されている。
【００３４】
Ｎｃｈトランジスタ１２ａのソースには、Ｎｃｈトランジスタ１１ａのドレインが接続され、Ｎｃｈトランジスタ１２ｂのソースにはＮｃｈトランジスタ１１ｂのドレインが接続されている。Ｐｃｈトランジスタ１３ａ及び１３ｂのソースは電源電圧ＶＤＤと接続されている。
【００３５】
また、Ｎｃｈトランジスタ１２ａ及びＰｃｈトランジスタ１３ａのゲートと、Ｐｃｈトランジスタ１４ｂのドレインとは、出力電圧ＶＯＵＴＰ１を出力する出力端子ＯＵＴＰと接続されている。Ｎｃｈトランジスタ１２ｂ及びＰｃｈトランジスタ１３ｂのゲートと、Ｐｃｈトランジスタ１４ａのドレインとは、出力電圧ＶＯＵＴＮ１を出力する出力端子ＯＵＴＮと接続されている。
【００３６】
また、電源電圧ＶＤＤには、Ｐｃｈトランジスタ１４ａ及び１５ａのソースが接続されている。Ｐｃｈトランジスタ１５ａのドレインはノードＮ３と接続され、その途中で可変容量１６ａがグランド電圧ＧＮＤとの間に分岐して接続されている。
【００３７】
また、電源電圧ＶＤＤには、Ｐｃｈトランジスタ１４ｂ及び１５ｂのソースが接続されている。Ｐｃｈトランジスタ１５ｂのドレインはノードＮ４と接続され、その途中で可変容量１６ｂがグランド電圧ＧＮＤとの間に分岐して接続されている。
【００３８】
Ｐｃｈトランジスタ１４ａ、１４ｂ、１５ａ及び１５ｂのゲートには、アンプ信号Ｓ０が入力される。
【００３９】
なお、可変容量１６ａ及び１６ｂは、入力換算オフセットを調整するために設けられている。よって、入力換算オフセットを調整する必要がない場合には、可変容量１６ａ及び１６ｂは設けなくてもよい。
【００４０】
次に、プリアンプＡＭＰの動作について説明する。プリアンプＡＭＰは、アンプ信号Ｓ０がＨレベルの場合にオンとなり、入力された信号の増幅動作を行う。アンプ信号Ｓ０がＬレベルの場合にはオフとなる。この増幅動作は、図３（ａ）及び（ｂ）に示すように、アンプ信号Ｓ０がＨレベルに遷移して増幅動作が開始され、安定した増幅状態に至るまでの過渡的期間である増幅期間Ａと、安定した増幅状態が維持される増幅期間Ｂとに分けられる。
【００４１】
増幅期間Ａでは、プリアンプＡＭＰは、図４（ａ）に示すように、入力であるＶＩＮＰ１及びＶＩＮＮ１と、出力であるＶＯＵＴＰ１及びＶＯＵＴＮ１との間に接続された、トランスコンダクタセルｇｍとして動作する。よって、プリアンプＡＭＰは入力信号を増幅した信号を出力する。
【００４２】
一方、増幅期間Ｂでは、プリアンプＡＭＰは、図４（ｂ）に示すように、互いに入力と出力である出力電圧ＶＯＵＴＰ１及びＶＯＵＴＮ１との間に接続された２個のトランスコンダクタセルｇｍとして動作する。このため、プリアンプＡＭＰは、増幅期間Ａで生成された信号をさらに増幅する。
【００４３】
なお、上述のトランスコンダクタセルｇｍは、入力信号が電源電圧ＶＤＤとグランド電圧ＧＮＤの中間の電圧であるときに、トランスコンダクタンス値が最大化する。
【００４４】
具体的には、アンプ信号Ｓ０がＬレベルの場合には、スイッチ１０はオフとなる。また、Ｐｃｈトランジスタ１４ａ、１４ｂ、１５ａ及び１５ｂはオンとなり、出力電圧ＶＯＵＴＰ１及びＶＯＵＴＮ１は電源電圧ＶＤＤにプルアップされる。
【００４５】
アンプ信号Ｓ０がＨレベルに遷移すると、まず、増幅期間Ａが開始する。アンプ信号Ｓ０がＬレベルからＨレベルに遷移すると、スイッチ１０はオンとなり、Ｐｃｈトランジスタ１４ａ、１４ｂ、１５ａ及び１５ｂはオフとなる。一方、Ｎｃｈトランジスタ１１ａ及び１１ｂは、ゲート電圧ＶＩＮＰ１及びＶＩＮＮ１に応じてオンとなる。
【００４６】
また、アンプ信号Ｓ０がＬレベルからＨレベルに遷移した直後においては、Ｎｃｈトランジスタ１２ａ及び１２ｂと、Ｐｃｈトランジスタ１３ａ及び１３ｂはオフである。電源電圧ＶＤＤにプルアップされていた出力電圧ＶＯＵＴＰ１及びＶＯＵＴＮ１は、トランジスタ１１ａを流れる電流Ｉａ及びトランジスタ１１ｂを流れる電流Ｉｂによって、電圧が降下し始める。ここで、電流Ｉａ及び電流Ｉｂは、ゲート差電圧ΔＶ（ΔＶ＝ＶＩＮＰ１−ＶＩＮＮ１、以下同じ）に応じて決まる。
【００４７】
すると、Ｎｃｈトランジスタ１２ａ及び１２ｂと、Ｐｃｈトランジスタ１３ａ及び１３ｂのゲートに印加されている電圧も同様に降下する。
【００４８】
従って、出力電圧ＶＯＵＴＰ１及びＶＯＵＴＮ１は、ゲート差電圧ΔＶに応じて増幅された電圧となる。
【００４９】
続いて、増幅期間Ａから増幅期間Ｂに移行すると、ノードＮ３及びＮ４はグランド電圧位で安定する。よって、図５に示すように、プリアンプＡＭＰは、出力電圧ＶＯＵＴＰ１及びＶＯＵＴＮ１間に接続されたＮｃｈトランジスタ１２ａ及びＰｃｈトランジスタ１３ａからなるインバータＩＮＶ１と、Ｎｃｈトランジスタ１２ｂ及びＰｃｈトランジスタ１３ｂからなるインバータＩＮＶ２とを有する、増幅回路３として動作し、増幅期間Ａで生じた増幅された信号は、さらに増幅される。
【００５０】
ここで、ゲート差電圧ΔＶの絶対値｜ΔＶ｜が規定値Ｖ０（Ｖ０＞０）以内であるか否かで、以下の３通りの入力条件に分けることができる。それぞれの入力条件において、プリアンプＡＭＰの動作は異なる。
【００５１】
入力条件１は、ΔＶ＞Ｖ０の場合である。図３（ｂ）に示すように、プリアンプＡＭＰによる増幅の結果、増幅回路３はラッチ動作する。具体的には、Ｎｃｈトランジスタ１２ａ及びＰｃｈトランジスタ１３ｂがオンとなり、Ｎｃｈトランジスタ１２ｂ及びＰｃｈトランジスタ１３ａがオフとなる。そのため、プリアンプＡＭＰはラッチ動作をし、出力電圧ＶＯＵＴＰ１は電源電圧ＶＤＤに、出力電圧ＶＯＵＴＮ１はグランド電圧ＧＮＤに固定される。このとき、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間は断線状態であるので、プリアンプＡＭＰには電流は流れない。
【００５２】
入力条件２は、−Ｖ０≦ΔＶ≦Ｖ０の場合である。図３（ｃ）に示すように、出力電圧ＶＯＵＴＰ１及びＶＯＵＴＮ１は、ゲート電圧ＶＩＮＰ１及びＶＩＮＮ１に応じて、それぞれ電源電圧ＶＤＤとグランド電圧ＧＮＤの間で増幅される。このとき、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間は導通状態であるので、プリアンプＡＭＰには電流が流れる。
【００５３】
入力条件３は、ΔＶ＜−Ｖ０の場合である。図３（ｄ）に示すように、プリアンプＡＭＰによる増幅の結果、増幅回路３はラッチ動作する。具体的には、Ｎｃｈトランジスタ１２ｂ及びＰｃｈトランジスタ１３ａがオンとなり、Ｎｃｈトランジスタ１２ａ及びＰｃｈトランジスタ１３ｂがオフとなる。そのため、プリアンプＡＭＰはラッチ動作をし、出力電圧ＶＯＵＴＰ１はグランド電圧ＧＮＤに、出力電圧ＶＯＵＴＮ１は電源電圧ＶＤＤに固定される。電源電圧ＶＤＤとグランド電圧ＧＮＤとの間は断線状態であるので、プリアンプＡＭＰには電流は流れない。
【００５４】
すなわち、本構成のプリアンプＡＭＰは、アナログ信号ＡＩＮの電圧と基準電圧Ｖｒとの差電圧が規定値よりも大きい場合には、プリアンプＡＭＰはラッチ回路として機能し、電流は流れない。一方、規定値以内である場合にはプリアンプＡＭＰに電流が流れて、入力信号に応じた増幅動作を行う。
【００５５】
図６は、ｎ＝１４とした場合の、ゲート差電圧ΔＶとプリアンプＡＭＰに流れる電流の関係を示したグラフである。図６に示すように、ゲート差電圧ΔＶは段階的に変化する。増幅期間Ａでは、いずれのプリアンプＡＭＰでも流れる電流は一定である。一方、増幅期間Ｂでは、入力条件２の範囲にあるプリアンプＡＭＰにのみに電流が流れる。
【００５６】
これを、図１を用いて説明する。例えば、ＡＭＰ−１〜ＡＭＰ１が入力条件２を満たすと仮定すると、図１に示すように、ＡＭＰ０を中心として入力条件２の範囲にあるＡＭＰ−１〜ＡＭＰ１は増幅動作を行う。一方、それよりも外側に位置する、ＡＭＰ２〜ＡＭＰｎ及びＡＭＰ−ｎ〜ＡＭＰ−２はラッチ動作をすることとなる。
【００５７】
増幅期間Ａは、増幅期間Ｂに比べて短時間であるので、本構成のプリアンプＡＭＰを用いれば、補間型Ａ／Ｄ変換器における消費電力を低減することができる。
【００５８】
続いて、以下では、プリアンプＡＭＰの増幅期間Ｂ及び入力条件２における場合の動作について、数式を用いてさらに詳細に説明する。ここで、Ｎｃｈトランジスタ１１ａ、１１ｂ、１２ａ及び１２ｂと、Ｐｃｈトランジスタ１３ａ及び１３ｂの閾値電圧をＶｔとする。また、解析の簡略化のため、Ｎｃｈトランジスタ１１ａ、１１ｂ、１２ａ及び１２ｂと、Ｐｃｈトランジスタ１３ａ及び１３ｂのβ値（式（１））と、Ｖｔの絶対値は等しいものとする。
2010258577.tif 000003
ここで、μはキャリアの移動度、Ｃｏｘは単位面積あたりのゲート容量であり、Ｌはチャネル長、Ｗはチャネル幅である。
【００５９】
プリアンプＡＭＰｎ〜ＡＭＰ−ｎの出力電圧ＶＯＵＴＰ１をｖ（−ｎ）〜ｖ（ｎ）とすると、図５に示す回路の対称性及び、図１に示す補間型Ａ／Ｄ変換器がプリアンプＡＭＰ０を中心として対称であるので、出力電圧ＶＯＵＴＮ１はｖ（ｎ）〜ｖ（−ｎ）となる。
【００６０】
また、出力電圧ＶＯＵＴＰ１とＶＯＵＴＮ１には、式（２）に示す関係が成立する。
ＶＯＵＴＰ１＋ＶＯＵＴＮ１＝ＶＤＤ  ・・・  （２）
従って、Ｖ（ｎ）＋Ｖ（−ｎ）＝ＶＤＤとなる。
【００６１】
ここで、解析の簡略化のために、Ｖｔ＝１／３ＶＤＤと仮定する。すると、このインバータＩＮＶ１の動作は、以下の３通りの動作領域に分けて、数式で記述することができる。図７は、図５に示すインバータＩＮＶ１の入出力特性を表すグラフである。
【００６２】
動作領域１は、ＶＯＵＴＰ１＜１／３ＶＤＤ、ＶＯＵＴＮ１＞２／３ＶＤＤの場合であり、Ｎｃｈトランジスタはカットオフ動作、Ｐｃｈトランジスタは線形動作をする。
【００６３】
動作領域２は、１／３ＶＤＤ＜ＶＯＵＴＰ１＜２／３ＶＤＤ、１／３ＶＤＤ＜ＶＯＵＴＮ１＜２／３ＶＤＤの場合であり、Ｎｃｈトランジスタ及びＰｃｈトランジスタは、ともに飽和動作をする。
【００６４】
動作領域３は、ＶＯＵＴＰ１＞２／３ＶＤＤ、ＶＯＵＴＮ１＜１／３ＶＤＤの場合であり、Ｎｃｈトランジスタは線形動作、Ｐｃｈトランジスタはカットオフ動作をする
【００６５】
それぞれの動作領域における、インバータＩＮＶ１から出力される出力電流Ｉｏｕｔ１は、式（３）及び（４）に示すＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの２乗則式を用いて、以下のように表わされる。
【００６６】
ＶＧＳをゲート・ソース間の電圧、ＶＤＳをドレイン・ソース間の電圧とすると、飽和領域、すなわちＶＧＳ−Ｖｔ＞ＶＤＳの場合は、
2010258577.tif 000004
また、線形領域、すなわちＶＧＳ−Ｖｔ＜ＶＤＳの場合は、
2010258577.tif 000005
【００６７】
動作領域１における出力電流Ｉｏｕｔ１は、式（５）で表わされる。
2010258577.tif 000006
【００６８】
動作領域２における出力電流Ｉｏｕｔ１は、式（６）で表わされる。
2010258577.tif 000007
【００６９】
動作領域３における出力電流Ｉｏｕｔ１は、式（７）で表わされる。
2010258577.tif 000008
【００７０】
また、解析の簡略化のため、さらに式（５）〜（７）を、式（８）に示す単一の３次方程式で近似する。
2010258577.tif 000009
【００７１】
図８は、式（８）の計算結果を示すグラフである。図８は、縦軸に規格化された出力電流Ｉｎｏｒｍ（Ｉｏｕｔ１／（βＶＤＤ２））、横軸に規格化された出力電圧Ｖｎｏｒｍ（ＶＯＵＴＰ１／ＶＤＤ）をとっている。図８に示すように、動作領域２では、ＩｎｏｒｍとＶｎｏｒｍはほぼ線形の関係となる。
【００７２】
また、インバータＩＮＶ２から出力される出力電流Ｉｏｕｔ２についても、同様に計算でき、同じ形のグラフが得られる。
【００７３】
上述のとおり、動作領域２においては、出力電圧ＶＯＵＴＰ１と、出力端子ＯＵＴＮから流れる出力電流Ｉｏｕｔ１は、線形の関係を有している。ところが、出力電圧ＶＯＵＴＰ１は、増幅期間Ａにおいてゲート差電圧ΔＶに応じて増幅されたものである。よって、ゲート差電圧ΔＶと、出力端子ＯＵＴＮから流れる電流は、線形の関係を有することとなる。尚、出力電圧ＶＯＵＴＰ１とＶＯＵＴＮ１は、式（２）に示す関係が成り立つので、ゲート差電圧ΔＶと、出力端子ＯＵＴＰから流れる電流についても、同様に線形の関係が成り立つ。従って、動作領域２においては、プリアンプＡＭＰは良好なアナログ特性を有することとなる。
【００７４】
さらに、動作領域２における、補間型Ａ／Ｄ変換器の動作について説明する。式（８）を用いて、プリアンプＡＭＰの動作をシミュレーションする。節点ＶＰ−ｎ〜ＶＰｎの電圧は、β値と、抵抗器１０４ａの抵抗値Ｒの積β・Ｒによって決まる。ここでは、ｎ＝１５、電源電圧ＶＤＤ＝１[Ｖ]として、β・Ｒ＝０．２及び０．４の場合についてシミュレーションを行う。
【００７５】
図９は、シミュレーション結果を示すグラフである。図９に示すように、増幅期間Ｂかつ動作領域２における節点ＶＰ−ｎ〜ＶＰｎの電圧は、線形に変化する。また、β・Ｒの値によって、電圧の変化率が異なる。すなわち、本構成における抵抗器１０４ａは、単にプリアンプＡＭＰの出力信号を補間するだけでなく、節点ＶＰ−ｎ〜ＶＰｎの電圧変化を線形化する機能を有する。さらに、抵抗値Ｒを適切に設定することで、補間型Ａ／Ｄ変換器内の増幅器のゲインを調節することが可能である。この特徴は、Ａ／Ｄ変換器の動作周波数を変化させた場合に、それぞれの周波数において最適な動作を得る方法として好適である。また、この特徴は、本実施の形態にかかるプリアンプＡＭＰと補間回路１０４を組み合わせることにより、初めて得られるものである。また、節点ＶＮ−ｎ〜ＶＮｎの電圧についても同様の効果を得ることができる。
【００７６】
実施の形態２
次に、実施の形態２にかかる、フォールディング補間型Ａ／Ｄ変換器について説明する。図１０は、本実施の形態にかかるフォールディング補間型Ａ／Ｄ変換器の要部の構成を示すブロック図である。図１０に示すように、このフォールディング補間型Ａ／Ｄ変換器は、基準電圧発生回路２０１、アナログ信号入力回路２０２、プリアンプ群２０３、フォールディングアンプ群２０４、補間回路２０５、コンパレータ群２０６を有する。
【００７７】
基準電圧発生回路２０１は、最大基準電圧ＶＲＴと最小基準電圧ＶＲＢとの間に、ｍを自然数として、（３ｍ＋２）個の抵抗器２０１ｂを有する抵抗ラダー２０１ａが接続されている。この基準電圧発生回路２０１は、３（ｍ＋１）通りの基準電圧を生成して、プリアンプ群２０３に入力する。
【００７８】
アナログ信号入力回路２０２は、プリアンプ群２０３にアナログ信号ＡＩＮを入力する。
【００７９】
プリアンプ群２０３は、３（ｍ＋１）個のプリアンプ２０３ａが設けられている。プリアンプ２０３ａは（ｍ＋１）個で１つの組となり、それぞれ異なるフォールディングアンプ２０４ａに信号を出力する。プリアンプ２０３ａは、アンプ信号Ｓ１により制御される。
【００８０】
フォールディングアンプ群２０４は、（ｍ＋１）個のフォールディングアンプ２０４ａが設けられている。フォールディングアンプ２０４ａは、３個のプリアンプ２０３ａから出力される信号が入力され、補間回路２０５及びコンパレータ群２０６に信号を出力する。フォールディングアンプ２０４ａは、アンプ信号Ｓ２により制御される。
【００８１】
補間回路２０５は、８ｍ個の抵抗器２０５ａを有し、それぞれ隣接するフォールディングアンプ２０４ａの出力信号を補間して、補間信号をコンパレータ群２０６に出力する。
【００８２】
コンパレータ群２０６は、（４ｍ＋１）個のコンパレータ２０６ａを有し、フォールディングアンプ２０４ａから出力される信号及び補間回路２０５から出力される補間信号を比較して、エンコーダなど（不図示）などに信号を出力する。コンパレータ２０６ａは、クロック信号ＣＬＫにより制御される。
【００８３】
次に、プリアンプ２０３ａの構成について説明する。図１１は、プリアンプ２０３ａの構成を示すブロック図である。このプリアンプ２０３ａでは、図１１に示すように、グランド電圧ＧＮＤに、Ｎｃｈトランジスタからなるスイッチ２０のソースが、テール電流源２３を介して接続されている。スイッチ２０のドレインは、差動対を構成するＮｃｈトランジスタ２１ａ及び２１ｂのソースと接続されている。
【００８４】
スイッチ２０のゲートには、アンプ信号Ｓ１が入力される。Ｎｃｈトランジスタ２１ａのゲート電圧ＶＩＮＰ２は、アナログ信号ＡＩＮの電圧である。Ｎｃｈトランジスタ２１ｂのゲート電圧ＶＩＮＮ２は、基準電圧Ｖｒである。
【００８５】
Ｎｃｈトランジスタ２１ａのドレインは、ノードＮ２１を介して、Ｐｃｈトランジスタ２２ａのドレインと接続されている。Ｐｃｈトランジスタ２２ａのソースは、電源電圧ＶＤＤと接続されている。
【００８６】
Ｎｃｈトランジスタ２１ｂのドレインは、ノードＮ２２を介して、Ｐｃｈトランジスタ２２ｂのドレインと接続されている。Ｐｃｈトランジスタ２２ｂのソースは、電源電圧ＶＤＤと接続されている。
【００８７】
Ｐｃｈトランジスタ２２ａ及び２２ｂのゲートには、アンプ信号Ｓ１が入力される。
【００８８】
ノードＮ２１からは出力電圧ＶＮＮが引き出され、その途中で可変容量２４ａがグランド電圧ＧＮＤとの間に分岐して接続されている。また、ノードＮ２２からは出力電圧ＶＰＰが引き出され、その途中で可変容量２４ｂがグランド電圧ＧＮＤとの間に分岐して接続されている。
【００８９】
続けて、フォールディングアンプ２０４ａの構成について説明する。図１２は、フォールディングアンプ２０４ａの構成を示すブロック図である。このフォールディングアンプ２０４ａでは、図１２に示すように、グランド電圧ＧＮＤに、Ｎｃｈトランジスタからなるスイッチ２５ａ〜ｃのソースが接続されている。スイッチ２５ａのドレインは、Ｎｃｈトランジスタ２６ａ及び２７ａのソースと接続されている。スイッチ２５ｂのドレインは、Ｎｃｈトランジスタ２６ｂ及び２７ｂのソースと接続されている。スイッチ２５ｃのドレインは、Ｎｃｈトランジスタ２６ｃ及び２７ｃのソースと接続されている。
【００９０】
スイッチ２５ａ〜ｃのゲートには、アンプ信号Ｓ２が入力される。また、Ｎｃｈトランジスタ２６ａ〜ｃのゲートには、３つのプリアンプ２０３ａのそれぞれから出力された出力電圧ＶＰＰ１〜３が、Ｎｃｈトランジスタ２７ａ〜ｃのゲートには３つのプリアンプ２０３ａのそれぞれから出力された出力電圧ＶＮＮ１〜３が印加される。
【００９１】
Ｎｃｈトランジスタ２６ａ、２７ｂ及び２６ｃのドレインは合流してノードＮ３に、Ｎｃｈトランジスタ２７ａ、２６ｂ及び２７ｃのドレインはノードＮ４に接続されている。すなわち、増幅回路２には、異なる３つのプリアンプ２０３ａから出力された信号に基づいて生成された、２種類の入力信号が入力される。
【００９２】
増幅回路２は、図２に示す増幅回路１における出力電圧ＶＯＵＴＰ１が出力電圧ＶＯＵＴＰ２に、出力電圧ＶＯＵＴＮ１が出力電圧ＶＯＵＴＮ２に置き換わっている。また、Ｐｃｈトランジスタ１４ａ、１４ｂ、１５ａ及び１５ｂのゲートには、アンプ信号Ｓ２が入力される。その他の構成は、図２に示す増幅回路１と同様であるので、説明を省略する。
【００９３】
次に、このフォールディング補間型Ａ／Ｄ変換器の動作について説明する。まず、プリアンプ２０３ａは、アンプ信号Ｓ１がＨレベルの場合にオンとなり、入力された信号の増幅動作を行う。アンプ信号Ｓ１がＬレベルの場合にはオフとなる。このプリアンプ２０３ａは、入力されるアナログ信号ＡＩＮと基準電圧Ｖｒに応じて増幅された信号を出力する。なお、このプリアンプ２０３ａは、通常のプリアンプと同様に、信号増幅動作の際には、定常的に電流が流れる。
【００９４】
フォールディングアンプ２０４ａは、プリアンプ２０３ａから出力された信号を増幅し、後段の補間回路２０５及びコンパレータ群２０６に出力する。フォールディングアンプ２０４ａは、Ｎｃｈトランジスタ１２ａ及び１２ｂならびにＰｃｈトランジスタ１３ａ及び１３ｂからなるラッチ回路が配置された増幅回路２を有している。よって、フォールディングアンプ２０４ａは、図２に示すプリアンプＡＭＰと同様に、入力信号の差電圧が大きい場合にはラッチ動作を行い、かつ電流が流れない。
【００９５】
また、このフォールディング補間型Ａ／Ｄ変換器では、アンプ信号Ｓ１及びＳ２、クロック信号ＣＬＫのタイミングをずらしている。図１３は、このフォールディング補間型Ａ／Ｄ変換器の信号増幅動作のタイミングを表すタイミングチャートである。図１３に示すように、アンプ信号Ｓ２は、アンプ信号Ｓ１に比べて立ち上がりが遅延する。また、クロック信号ＣＬＫは、アンプ信号Ｓ２に比べて立ち上がりが遅延する。
【００９６】
すなわち、まずアンプ信号Ｓ１が立ち上がり、プリアンプ２０３ａが増幅動作を開始する。それに遅れて、アンプ信号Ｓ２が立ち上がり、フォールディングアンプ２０４ａが増幅動作を開始する。コンパレータ２０６ａは、クロック信号ＣＬＫの立ち上がりでラッチ動作を開始する。
【００９７】
よって、プリアンプ２０３ａによる信号増幅が十分に行われた後に、次段のフォールディングアンプ２０４ａでの信号増幅動作が開始される。
【００９８】
従って、本構成によれば、低消費電力で駆動でき、かつゲインの調整ができるフォールディング補間型Ａ／Ｄ変換器が得られるのみならず、プリアンプ２０３ａに要求される応答スピードを緩和できるので、さらなる消費電力の低減を実現できる。
【００９９】
実施の形態３
実施の形態３にかかるフォールディング補間型Ａ／Ｄ変換器について説明する。図１４は、本実施の形態にかかるフォールディング補間型Ａ／Ｄ変換器の要部の構成を示すブロック図である。図１４に示すように、このフォールディング補間型Ａ／Ｄ変換器は、基準電圧発生回路３０１、アナログ信号入力回路３０２、プリアンプ群３０３、第１のフォールディングアンプ群３０４、第１の補間回路３０５、第２のフォールディングアンプ群３０６、第２の補間回路３０７、コンパレータ群３０８を有する。
【０１００】
また、基準電圧発生回路３０１、アナログ信号入力回路３０２、プリアンプ群３０３、第１のフォールディングアンプ群３０４及び第１の補間回路３０５は回路３０を構成する。この回路３０は、３０ａ〜ｃの３組の出力部を有する。
【０１０１】
基準電圧発生回路３０１は、最大基準電圧ＶＲＴと最小基準電圧ＶＲＢとの間に、ｊを自然数として、（９ｊ＋１０）個の抵抗器３０１ｂを有する抵抗ラダー３０１ａが接続されている。この基準電圧発生回路３０１は、９（ｊ＋１）通りの基準電圧を生成して、プリアンプ群３０３に入力する。
【０１０２】
アナログ信号入力回路３０２は、プリアンプ群３０３にアナログ信号ＡＩＮを入力する。
【０１０３】
プリアンプ群３０３は、ｊを自然数として、９（ｊ＋１）個のプリアンプ３０３ａが設けられている。プリアンプ３０３ａは３（ｊ＋１）個で１つの組となり、それぞれ異なるフォールディングアンプ３０４ａに信号を出力する。プリアンプ３０３ａは、アンプ信号Ｓ１により制御される。
【０１０４】
第１のフォールディングアンプ群３０４は、３（ｊ＋１）個のフォールディングアンプ３０４ａが設けられている。フォールディングアンプ３０４ａは、３個のプリアンプ３０３ａから出力される信号が入力され、第１の補間回路３０５及び第２のフォールディングアンプ群３０６に信号を出力する。フォールディングアンプ３０４ａは、アンプ信号Ｓ２により制御される。
【０１０５】
第１の補間回路３０５は、１２ｊ個の抵抗器３０５ａを有し、それぞれ隣接するフォールディングアンプ３０４ａの出力信号を補間して、補間信号を第２のフォールディングアンプ群３０６に出力する。補間回路３０５は、回路３０の出力部３０ａ及び３０ｂと、回路３０に相当する他の２つの回路の出力部３１ａ、３１ｂ、３２ａ及び３２ｂに接続されている。図１４に示す出力部３１ａ及び３２aは、回路３０における出力部３０ａに相当する。同様に、出力部３１ｂ及び３２ｂは回路３０における出力部３０ｂに相当する。
【０１０６】
第２のフォールディングアンプ群３０６は、（２ｊ＋１）個のフォールディングアンプ３０６ａが設けられ、第２の補間回路３０７及びコンパレータ群３０８に信号を出力する。また、フォールディングアンプ３０６ａは、アンプ信号Ｓ３により制御される。
【０１０７】
第２の補間回路３０７は、８ｊ個の抵抗器３０７ａを有し、それぞれ隣接するフォールディングアンプ３０６ａの出力信号を補間して、補間信号をコンパレータ群３０８に出力する。
【０１０８】
コンパレータ群３０８は、（４ｊ＋１）個のコンパレータ３０８ａを有し、フォールディングアンプ３０６ａから出力される信号及び第２の補間回路３０７から出力される補間信号を比較して、エンコーダなど（不図示）などに信号を出力する。コンパレータ３０８ａは、クロック信号ＣＬＫにより制御される。
【０１０９】
なお、プリアンプ３０３ａは図１１に示すプリアンプ２０３ａと同様の構成であるので説明を省略する。また、フォールディングアンプ３０４ａ及び３０６ａは図１２に示すフォールディングアンプ２０４ａと同様の構成であるので説明を省略する。
【０１１０】
次に、このフォールディング補間型Ａ／Ｄ変換器の動作について説明する。まず、プリアンプ３０３ａは、アンプ信号Ｓ１がＨレベルの場合にオンとなり、入力された信号の増幅動作を行う。アンプ信号Ｓ１がＬレベルの場合にはオフとなる。このプリアンプ３０３ａは、入力されるアナログ信号ＡＩＮと基準電圧Ｖｒに応じて増幅された信号を出力する。なお、このプリアンプ３０３ａは、通常のプリアンプと同様に、信号増幅動作の際には、定常的に電流が流れる。
【０１１１】
また、このフォールディング補間型Ａ／Ｄ変換器では、図１０に示すフォールディング補間型Ａ／Ｄ変換器と同様に、フォールディングアンプ３０４ａ及び３０６ａは、入力信号の差電圧が大きい場合にはラッチ動作を行い、かつ電流が流れない。
【０１１２】
また、このフォールディング補間型Ａ／Ｄ変換器では、アンプ信号Ｓ１、Ｓ２及びＳ３と、クロック信号ＣＬＫとのタイミングをずらしている。図１５は、このフォールディング補間型Ａ／Ｄ変換器の信号増幅動作のタイミングを表すタイミングチャートである。図１５に示すように、アンプ信号Ｓ２は、アンプ信号Ｓ１に比べて立ち上がりが遅延する。アンプ信号Ｓ３は、アンプ信号Ｓ２に比べて立ち上がりが遅延する。また、クロック信号ＣＬＫは、アンプ信号Ｓ３に比べて立ち上がりが遅延する。
【０１１３】
すなわち、まずアンプ信号Ｓ１が立ち上がり、プリアンプ３０３ａが増幅動作を開始する。それに遅れて、アンプ信号Ｓ２が立ち上がり、フォールディングアンプ３０４ａが増幅動作を開始する。続いて、アンプ信号Ｓ３が立ち上がり、フォールディングアンプ３０６ａが増幅動作を開始する。コンパレータ３０８ａは、クロック信号ＣＬＫの立ち上がりでラッチ動作を開始する。
【０１１４】
よって、プリアンプ３０３ａによる信号増幅が十分に行われた後に、次段のフォールディングアンプ３０４ａでの信号増幅動作が開始される。さらに、フォールディングアンプ３０４ａによる信号増幅が十分に行われた後に、次段のフォールディングアンプ３０６ａでの信号増幅動作が開始される。
【０１１５】
従って、本構成によれば、低消費電力で駆動でき、かつ増幅器のゲインの調整ができるフォールディング補間型Ａ／Ｄ変換器が得られるのみならず、プリアンプ３０３ａ及びフォールディングアンプ３０４ａに要求される応答スピードを緩和することで、さらなる消費電力の低減を実現できる。
【０１１６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態３では、２組のフォールディングアンプ群及び補間回路を設けているが、３組以上のフォールディングアンプ群及び補間回路を設けてもよい。
【０１１７】
また、本発明で用いるトランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ）やＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ）などの電界効果型トランジスタを用いてもよいし、バイポーラトランジスタを用いてもよい。
【符号の説明】
【０１１８】
１〜３  増幅回路
１０  スイッチ
１１ａ、１１ｂ、１２ａ、１２ｂ    Ｎｃｈトランジスタ
１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ、１５ｂ  Ｐｃｈトランジスタ
１６ａ、１６ｂ  可変容量
２０  スイッチ
２１ａ、２１ｂ  Ｎｃｈトランジスタ
２２ａ、２２ｂ  Ｐｃｈトランジスタ
２３  テール電流源
２４ａ、２４ｂ  可変容量
２５ａ〜ｃ  スイッチ
２６ａ〜ｃ  Ｎｃｈトランジスタ
２７ａ〜ｃ  Ｎｃｈトランジスタ
３０  回路    ３０ａ、３０ｂ、３１ａ、３１ｂ、３２ａ、３２ｂ  出力部
４１  差動対    ４１ａ、４１ｂ  Ｎｃｈトランジスタ
４２ａ、４２ｂ  負荷抵抗
４３  テール電流源
１０１  基準電圧発生回路    １０１ａ  抵抗ラダー    １０１ｂ  抵抗器
１０２  アナログ信号入力回路
１０３  プリアンプ群
１０４  補間回路    １０４ａ  抵抗器
１０５  コンパレータ群    １０５ａ  コンパレータ
２０１  基準電圧発生回路    ２０１ａ  抵抗ラダー    ２０１ｂ  抵抗器
２０２  アナログ信号入力回路
２０３  プリアンプ群    ２０３ａ  プリアンプ
２０４  フォールディングアンプ群    ２０４ａ  フォールディングアンプ
２０５  補間回路    ２０５ａ  抵抗器
２０６  コンパレータ群    ２０６ａ  コンパレータ
３０１  基準電圧発生回路    ３０１ａ  抵抗ラダー    ３０１ｂ  抵抗器
３０２  アナログ信号入力回路
３０３  プリアンプ群    ３０３ａ  プリアンプ
３０４  第１のフォールディングアンプ群    ３０４ａ  フォールディングアンプ
３０５  第１の補間回路    ３０５ａ  抵抗器
３０６  第２のフォールディングアンプ群    ３０６ａ  フォールディングアンプ
３０７  第２の補間回路    ３０７ａ  抵抗器
３０８  コンパレータ群    ３０８ａ  コンパレータ
４０１  基準電圧発生回路    ４０１ａ  抵抗ラダー    ４０１ｂ  抵抗器
４０２  アナログ信号入力回路
４０３  プリアンプ群
４０４  補間回路    ４０４ａ  抵抗器
４０５  コンパレータ群    ４０５ａ  コンパレータ
ＡＩＮ  アナログ信号
ＡＭＰ、ＡＭＰ４  プリアンプ
Ｓ０〜３  アンプ信号
ＣＬＫ    クロック信号
ｇｍ  トランスコンダクタセル
ＧＮＤ  グランド電圧
ＩＮＶ１、２  インバータ
Ｎ３、４、２１、２２  ノード
ＯＵＴＰ、ＯＵＴＮ  出力端子
ＶＤＤ  電源電圧
ＶＰＰ、ＶＰＰ１〜３  入力信号
ＶＮＮ、ＶＮＮ１〜３  入力信号
ＶＩＮＮ１、ＶＩＮＮ２、ＶＩＮＮ４  ゲート電圧
ＶＩＮＰ１、ＶＩＮＰ２、ＶＩＮＰ４  ゲート電圧
ＶＯＵＴＰ１、ＶＯＵＴＰ２、ＶＯＵＴＰ４  出力電圧
ＶＯＵＴＮ１、ＶＯＵＴＮ２、ＶＯＵＴＮ４  出力電圧
ＶＰ−ｎ〜ＶＰｎ、ＶＮ−ｎ〜ＶＮｎ  節点
ＶＲＢ  最小基準電圧    ＶＲＴ  最大基準電圧
【図１】
2010258577.tif 000010
【図２】
2010258577.tif 000011
【図３】
2010258577.tif 000012
【図４】
2010258577.tif 000013
【図５】
2010258577.tif 000014
【図６】
2010258577.tif 000015
【図７】
2010258577.tif 000016
【図８】
2010258577.tif 000017
【図９】
2010258577.tif 000018
【図１０】
2010258577.tif 000019
【図１１】
2010258577.tif 000020
【図１２】
2010258577.tif 000021
【図１３】
2010258577.tif 000022
【図１４】
2010258577.tif 000023
【図１５】
2010258577.tif 000024
【図１６】
2010258577.tif 000025
【図１７】
2010258577.tif 000026
【図１８】
2010258577.tif 000027