(57)【要約】      （修正有）【課題】コンタクト抵抗の増大を防止できるようにする、記憶部と論理部とを混載する不揮発性半導体記憶装置の製造方法を提供する。【解決手段】半導体基板１の上にビット線コンタクト領域２０と、ビット線コンタクト領域を含め、行方向に延伸する複数の第１のゲート絶縁膜１１とを形成し、ビット線コンタクト領域２０を挟んでビット線拡散層２を形成し、ビット線拡散層２及び第１のゲート絶縁膜１１の上に導電膜４を形成し、導電膜４からビット線拡散層２と交差するコントロールゲート電極４ａを形成し、少なくともビット線コンタクト領域２０の第１のゲート絶縁膜１１を除くと共に、ビット線コンタクト領域２０に、その両側のビット線拡散層２同士を接続するように接続拡散層を形成する。コントロールゲート電極４ａを形成する時に、ビット線コンタクト領域２０の上及びその両側のビット線拡散層２の上にまたがるように導電膜４を残存させる。【選択図】図６
2010267732.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に、複数のメモリセルが設けられた記憶部と、複数のトランジスタが形成された論理部とを備えた不揮発性半導体記憶装置の製造方法であって、
前記記憶部において、前記半導体基板の上に、コンタクトを形成する領域であるビット線コンタクト領域と、該ビット線コンタクト領域を含め、行方向に延伸する複数の第１のゲート絶縁膜とを形成すると共に、前記論理部において、前記半導体基板の上に第２のゲート絶縁膜を形成する工程（ａ）と、
前記記憶部において、前記半導体基板の上部で且つ前記ビット線コンタクト領域を挟んで行方向に延伸する複数のビット線拡散層を形成する工程（ｂ）と、
前記記憶部において、前記半導体基板、ビット線拡散層及び第１のゲート絶縁膜の上に導電膜を形成し、前記論理部において、前記第２のゲート絶縁膜の上に前記導電膜を形成する工程（ｃ）と、
前記記憶部において、前記導電膜から、複数の前記ビット線拡散層と交差して且つ列方向に延伸する複数のワード線を形成する工程（ｄ）と、
前記記憶部において、互いに隣接する前記ワード線の間を層間絶縁膜により埋め込む工程（ｅ）と、
前記論理部において、前記第２のゲート絶縁膜の上に前記導電膜からゲート電極を形成する工程（ｆ）と、
前記記憶部において、少なくとも前記ビット線コンタクト領域の前記第１のゲート絶縁膜を除くと共に、前記半導体基板の上部における前記ビット線コンタクト領域に、該ビット線コンタクト領域の両側のビット線拡散層同士を接続するように接続拡散層を形成する工程（ｇ）とを備え、
前記工程（ｄ）において、前記ビット線コンタクト領域の上及び前記ビット線コンタクト領域の両側の前記ビット線拡散層の上にまたがるように導電膜を残存させ、
前記工程（ｆ）は、前記記憶部において、残存する前記導電膜から、前記接続拡散層を挟んで隣接する端ワード線を形成する工程（ｆ１）を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記工程（ｂ）は、前記ビット線拡散層の上にビット線絶縁膜を形成する工程（ｂ１）を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記工程（ｇ）は、前記論理部において、前記半導体基板の上部における前記第２のゲート絶縁膜及びゲート電極の両側方にソース／ドレイン拡散層を形成する工程（ｇ１）を含むことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記半導体基板はシリコンからなり、
前記工程（ｇ）よりも後に、前記記憶部における前記ワード線の上及び前記接続拡散層の上、並びに前記論理部における前記ゲート電極の上及び前記ソース／ドレイン拡散層の上に、金属シリサイド層を形成する工程（ｈ）をさらに備えていることを特徴とする請求項１〜３のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記端ワード線の幅は、前記ワード線の幅よりも大きく形成することを特徴とする請求項１〜４のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記端ワード線は、記憶動作に寄与しないダミーワード線であることを特徴とする請求項１〜５のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記工程（ａ）は、前記第１のゲート絶縁膜を、第１の酸化シリコン膜、窒化シリコン膜及び第２の酸化シリコン膜の積層膜であるＯＮＯ膜により形成することを特徴とする請求項１〜６のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法に関し、特に、記憶（メモリ）部と論理（ＣＭＯＳ）部とを混載する不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板の上に、メモリ部とＣＭＯＳ部とを混載し、メモリ部を構成するメモリトランジスタのゲート絶縁膜として、第１の酸化シリコン膜、窒化シリコン膜及び第２の酸化シリコン膜の積層膜であるＯＮＯ膜を用いる不揮発性半導体記憶装置は、素子の微細化が進むにつれてその重要性を増している。
【０００３】
メモリ部とＣＭＯＳ部とを混載する従来の不揮発性半導体記憶装置について図面を参照しながら説明する（例えば、特許文献１を参照。）。
【０００４】
図１１（ａ）〜図１１（ｂ）及び図１２（ａ）〜図１２（ｃ）は従来の不揮発性半導体記憶装置を示している。図１１（ａ）はメモリ部の平面構成を示し、図１１（ｂ）はＣＭＯＳ部の平面構成を示している。ここで、図１１（ａ）及び（ｂ）において、シリサイド層１０６は省略している。また、図１２（ａ）は図１１（ａ）のＡ−Ａ線の断面構成を示し、図１２（ｂ）は図１１（ａ）のＢ−Ｂ線の断面構成を示し、図１２（ｃ）は図１１（ｂ）のＣ−Ｃ線の断面構成を示している。
【０００５】
図１１（ａ）、図１２（ａ）及び図１２（ｂ）に示すように、メモリ部はシリコンからなる半導体基板１０１の上部にビット線拡散層１０２が形成され、ビット線拡散層１０２の上にビット線絶縁膜１０３が形成され、ビット線絶縁膜１０３の上にはビット線拡散層１０２とそれぞれ交差するように、ワード線である複数のコントロールゲート電極１０４ａが形成されている。隣接するコントロールゲート電極１０４ａ同士の間には埋め込み絶縁膜１０５が形成されており、コントロールゲート電極１０４ａの上にはシリサイド層１０６が形成されている。
【０００６】
図１２（ｂ）に示すように、同一の行に設けられたビット線拡散層１０２同士の間の領域で且つコンタクト１１５が形成される領域であるビット線コンタクト領域１２０は、シャロウトレンチ素子分離（Shallow Trench Isolation：ＳＴＩ）絶縁膜１０７により列方向に分離されている。ここで、ビット線コンタクト領域１２０は、半導体基板１０１の上部に形成された接続拡散層１０８及び該接続拡散層１０８の上に形成されたシリサイド層１０６により構成されている。また、図１２（ａ）に示すように、接続拡散層１０８は該接続拡散層１０８の両側のビット線拡散層１０２同士を電気的に接続するように形成されている。
【０００７】
図１１（ｂ）及び図１２（ｃ）に示すように、ＣＭＯＳ部はシリコンからなる半導体基板１０１の上に、ゲート絶縁膜１０９が形成され、ゲート絶縁膜１０９の上にゲート電極１０４ｃが形成されている。半導体基板１０１の上部における、ゲート絶縁膜１０９及びゲート電極１０４ｃの両側方の領域にはソース／ドレイン拡散層１１０が形成されている。また、ゲート電極１０４ｃ及びソース／ドレイン拡散層１１０の上にはシリサイド層１０６がそれぞれ形成されている。
【０００８】
以下、前記従来の不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
【０００９】
図１３〜図１９は従来の不揮発性半導体記憶装置の製造方法における断面構成を工程順に示している。ここで、各図面において、（ａ）は図１１（ａ）におけるＡ−Ａ線の断面構成を示し、（ｂ）は図１１（ａ）におけるＢ−Ｂ線の断面構成を示し、（ｃ）は図１１（ｂ）におけるＣ−Ｃ線の断面構成を示す。すなわち、（ａ）及び（ｂ）はメモリ部を示し、（ｃ）はＣＭＯＳ部を示している。
【００１０】
まず、図１３（ａ）〜図１３（ｃ）に示すように、シリコンからなる半導体基板１０１の上部に、互いに隣接するビット線コンタクト領域１２０同士を分離するように、ＳＴＩ絶縁膜１０７を形成する。
【００１１】
次に、図１４（ａ）〜図１４（ｃ）に示すように、半導体基板１０１におけるメモリ部及びＣＭＯＳ部の上の全面に、第１の酸化シリコン膜、窒化シリコン膜及び第２の酸化シリコン膜の積層膜であるＯＮＯ膜１１１を形成する。続いて、メモリ部において、ＯＮＯ膜１１１におけるビット線拡散層１０２を形成する領域を除去して、露出した半導体基板１０１の上部にビット線拡散層１０２を形成し、続いてビット線拡散層１０２の上にビット線絶縁膜１０３を形成する。続いて、ＣＭＯＳ部におけるＯＮＯ膜１１１を除去して、半導体基板１０１の上にゲート絶縁膜１０９を形成する。続いて、メモリ部及びＣＭＯＳ部の上の全面に、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により、多結晶シリコン膜１０４を堆積する。
【００１２】
次に、図１５（ａ）〜図１５（ｃ）に示すように、フォトリソグラフィ法により、メモリ部にコントロールゲート電極形成用のマスクパターン１１２を形成し、形成したマスクパターン１１２を用いて多結晶シリコン膜１０４をエッチングすることにより、多結晶シリコン膜１０４からコントロールゲート電極１０４ａを形成する。
【００１３】
次に、図１６（ａ）〜図１６（ｃ）に示すように、マスクパターン１１２を除去した後、メモリ部及びＣＭＯＳ部の上の全面に、ＣＶＤ法により埋め込み絶縁膜１０５を堆積する。
【００１４】
次に、図１７（ａ）〜図１７（ｃ）に示すように、堆積した埋め込み絶縁膜１０５に対して、コントロールゲート電極１０４ａが露出するまでドライエッチング法によるエッチバックを実施する。
【００１５】
次に、図１８（ａ）〜図１８（ｃ）に示すように、フォトリソグラフィ法により、ＣＭＯＳ部にゲート電極形成用のマスクパターン１１３を形成し、形成したマスクパターン１１３を用いて、多結晶シリコン膜１０４をエッチングすることにより、多結晶シリコン膜１０４からゲート電極１０４ｃを形成する。
【００１６】
次に、図１９（ａ）〜図１９（ｃ）に示すように、マスクパターン１１３を除去した後、半導体基板１０１におけるメモリ部の互いに隣接するビット線拡散層１０２同士の間に接続拡散層１０８を形成する。また、半導体基板１０１におけるＣＭＯＳ部のゲート絶縁膜１０９及びゲート電極１０４ｃの両側方にソース／ドレイン拡散層１１０を形成する。続いて、コントロールゲート電極１０４ａ、接続拡散層１０８、ゲート電極１０４ｃ及びソース／ドレイン拡散層１１０の上にシリサイド層１０６を形成する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００１−０７７２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記従来の不揮発性半導体記憶装置の製造方法は、図２０（ｂ）に示すように、ＳＴＩ絶縁膜１０７の側面に寄生サイドウォール１３０が形成されるため、以下のような問題が生じる。
【００１９】
すなわち、シリサイド層１０６の面積が小さくなり、シリサイド層１０６の上に形成されるコンタクト１１５のシリサイド層１０６に対する合わせマージンが小さくなるため、コンタクト１１５がシリサイド層１０６からずれた場合、コンタクト抵抗が増大する。
【００２０】
本発明は、前記従来の問題に鑑み、その目的は、コンタクトの合わせマージンの低下によるコンタクト抵抗の増大を防止することにある。
【課題を解決するための手段】
【００２１】
前記の目的を達成するために、本発明は、不揮発性半導体記憶装置の製造方法を、接続拡散層を形成する領域（ビット線コンタクト領域）を覆うように、ワード線となる導電膜を形成する構成とする。
【００２２】
具体的に、本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の上に、複数のメモリセルが設けられた記憶部と、複数のトランジスタが形成された論理部とを備えた不揮発性半導体記憶装置の製造方法を対象とし、記憶部において、半導体基板の上に、コンタクトを形成する領域であるビット線コンタクト領域と、該ビット線コンタクト領域を含め、行方向に延伸する複数の第１のゲート絶縁膜とを形成すると共に、論理部において、半導体基板の上に第２のゲート絶縁膜を形成する工程（ａ）と、記憶部において、半導体基板の上部で且つビット線コンタクト領域を挟んで行方向に延伸する複数のビット線拡散層を形成する工程（ｂ）と、記憶部において、半導体基板、ビット線拡散層及び第１のゲート絶縁膜の上に導電膜を形成し、論理部において、第２のゲート絶縁膜の上に導電膜を形成する工程（ｃ）と、記憶部において、導電膜から、複数のビット線拡散層と交差して且つ列方向に延伸する複数のワード線を形成する工程（ｄ）と、記憶部において、互いに隣接するワード線の間を層間絶縁膜により埋め込む工程（ｅ）と、論理部において、第２のゲート絶縁膜の上に導電膜からゲート電極を形成する工程（ｆ）と、記憶部において、少なくともビット線コンタクト領域の第１のゲート絶縁膜を除くと共に、半導体基板の上部におけるビット線コンタクト領域に、該ビット線コンタクト領域の両側のビット線拡散層同士を接続するように接続拡散層を形成する工程（ｇ）とを備え、工程（ｄ）において、ビット線コンタクト領域の上及びビット線コンタクト領域の両側のビット線拡散層の上にまたがるように導電膜を残存させ、工程（ｆ）は、記憶部において、残存する導電膜から、接続拡散層を挟んで隣接する端ワード線を形成する工程（ｆ１）を含むことを特徴とする。
【００２３】
本発明の不揮発性半導体記憶装置の製造方法によると、ビット線コンタクト領域に導電膜を予め形成することにより、層間絶縁膜がビット線コンタクト領域に残存することはなく、寄生サイドウォールが形成されることがない。このため、シリサイド層とコンタクトとの合わせマージンの低下を防止できることにより、コンタクト抵抗の増大を防止できる。
【００２４】
本発明の不揮発性半導体記憶装置の製造方法において、工程（ｂ）は、ビット線拡散層の上にビット線絶縁膜を形成する工程（ｂ１）を含むことが好ましい。
【００２５】
本発明の不揮発性半導体記憶装置の製造方法において、工程（ｇ）は、論理部において、半導体基板の上部における第２のゲート絶縁膜及びゲート電極の両側方にソース／ドレイン拡散層を形成する工程（ｇ１）を含むことが好ましい。
【００２６】
本発明の不揮発性半導体記憶装置の製造方法において、半導体基板はシリコンからなり、工程（ｇ）よりも後に、記憶部におけるワード線の上及び接続拡散層の上、並びに論理部におけるゲート電極の上及びソース／ドレイン拡散層の上に、金属シリサイド層を形成する工程（ｈ）をさらに備えていてもよい。
【００２７】
本発明の不揮発性半導体記憶装置の製造方法において、工程（ｅ）は、端ワード線の幅は、ワード線の幅よりも大きく形成することが好ましい。
【００２８】
本発明の不揮発性半導体記憶装置の製造方法において、端ワード線は、記憶動作に寄与しないダミーワード線であってもよい。
【００２９】
本発明の不揮発性半導体記憶装置の製造方法は、工程（ａ）は、第１のゲート絶縁膜を、第１の酸化シリコン膜、窒化シリコン膜及び第２の酸化シリコン膜の積層膜であるＯＮＯ膜により形成することが好ましい。
【発明の効果】
【００３０】
本発明に係る不揮発性半導体記憶装置の製造方法によると、ビット線コンタクト領域に寄生サイドウォールが形成されず、シリサイド層とコンタクトとの合わせマージンの低下を防止することができるため、コンタクト抵抗の増大を防止することができる。また、製造コストを増やすことなく、不揮発性半導体記憶装置の微細化及び高性能化を図ることができる。
【図面の簡単な説明】
【００３１】
【図１】（ａ）〜（ｂ）は本発明の一実施形態に係る不揮発性半導体記憶装置を示す部分的な平面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る不揮発性半導体記憶装置を示し、（ａ）は図１（ａ）のＡ−Ａ線における断面図であり、（ｂ）は図１（ａ）のＢ−Ｂ線における断面図であり、（ｃ）は図１（ｂ）のＣ−Ｃ線における断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図４】（ａ）〜（ｃ）は本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図５】（ａ）〜（ｃ）は本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図６】（ａ）〜（ｃ）は本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図７】（ａ）〜（ｃ）は本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図８】（ａ）〜（ｃ）は本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図９】（ａ）〜（ｃ）は本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１０】は本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図であり、本発明の効果を模式的に示した図である。
【図１１】（ａ）〜（ｂ）は従来の不揮発性半導体記憶装置を示す部分的な平面図である。
【図１２】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装置を示し、（ａ）は図１１（ａ）のＡ−Ａ線における断面図であり、（ｂ）は図１１（ａ）のＢ−Ｂ線における断面図であり、（ｃ）は図１１（ｂ）のＣ−Ｃ線における断面図である。
【図１３】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１４】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１５】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１６】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１７】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１８】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１９】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２０】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装置の製造方法において、シリサイド層の面積が小さくなり、コンタクトのシリサイド層に対する合わせマージンが小さくなる様子を模式的に示した図である。
【発明を実施するための形態】
【００３２】
本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【００３３】
図１（ａ）〜図１（ｂ）及び図２（ａ）〜図２（ｃ）は本発明の不揮発性半導体記憶装置を示している。図１（ａ）はメモリ部の平面構成を示し、図１（ｂ）はＣＭＯＳ部の平面構成を示している。ここで、図１（ａ）及び（ｂ）において、シリサイド層６は省略している。また、図２（ａ）は図１（ａ）のＡ−Ａ線の断面構成を示し、図２（ｂ）は図１（ａ）のＢ−Ｂ線の断面構成を示し、図２（ｃ）は図１（ｂ）のＣ−Ｃ線の断面構成を示している。
【００３４】
図１（ａ）、図２（ａ）及び図２（ｂ）に示すように、メモリ部には、シリコンからなる半導体基板１の上部にビット線拡散層２が形成され、ビット線拡散層２の上にビット線絶縁膜３が形成されている。さらに、ビット線絶縁膜３の上には、ビット線拡散層２とそれぞれ交差するように、ワード線である複数のコントロールゲート電極４ａ及び端ワード線であるコントロールゲート電極４ｂが形成されている。互いに隣接するコントロールゲート電極４ａ同士の間及びコントロールゲート電極４ａとコントロールゲート電極４ｂとの間には埋め込み絶縁膜５が形成されており、これらコントロールゲート電極４ａ、４ｂの上にはシリサイド層６がそれぞれ形成されている。
【００３５】
図２（ｂ）に示すように、同一の行に設けられたビット線拡散層２同士の間の領域で且つコンタクト１５が形成される領域であるビット線コンタクト領域２０は、シャロウトレンチ素子分離（ＳＴＩ）絶縁膜７により列方向に分離されている。ここで、ビット線コンタクト領域２０は、半導体基板１の上部に形成された接続拡散層８及び該接続拡散層８の上に形成されたシリサイド層６により構成されている。また、図２（ａ）に示すように、接続拡散層８は、該接続拡散層８の両側のビット線拡散層２を電気的に接続するように形成されている。
【００３６】
図１（ｂ）及び図２（ｃ）に示すように、ＣＭＯＳ部には、シリコンからなる半導体基板１の上にゲート絶縁膜９が形成され、ゲート絶縁膜９の上にゲート電極４ｃが形成されている。半導体基板１の上部におけるゲート絶縁膜９及びゲート電極４ｃの両側方の領域にはソース／ドレイン拡散層１０が形成されている。また、ゲート電極４ｃ及びソース／ドレイン拡散層１０の上にはシリサイド層６がそれぞれ形成されている。
【００３７】
以下、本実施形態に係る不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００３８】
図３〜図９は本実施形態に係る不揮発性半導体記憶装置の製造方法における断面構成を工程順に示している。ここで、各図面において、（ａ）は図１（ａ）におけるＡ−Ａ線の断面構成を示し、（ｂ）は図１（ａ）におけるＢ−Ｂ線の断面構成を示し、（ｃ）は図１（ｂ）におけるＣ−Ｃ線の断面構成を示す。すなわち、（ａ）及び（ｂ）はメモリ部を示し、（ｃ）はＣＭＯＳ部を示している。
【００３９】
まず、図３（ａ）〜図３（ｃ）に示すように、シリコンからなる半導体基板１の上部に、互いに隣接するビット線コンタクト領域２０同士を分離するようにＳＴＩ絶縁膜７を形成する。
【００４０】
次に、図４（ａ）〜図４（ｃ）に示すように、半導体基板１におけるメモリ部及びＣＭＯＳ部の上の全面に、第１の酸化シリコン膜、窒化シリコン膜及び第２の酸化シリコン膜の積層膜であるＯＮＯ膜１１を形成する。ＯＮＯ膜１１の形成は、例えば、半導体基板１の上に熱酸化法により膜厚が約５ｎｍの第１の酸化シリコン膜を形成し、形成した第１の酸化シリコン膜の上に化学気相成長（ＣＶＤ）法により膜厚が約１５ｎｍの窒化シリコン膜を形成する。続いて、窒化シリコン膜の上に熱酸化法により膜厚が約２０ｎｍの第２の酸化シリコン膜を形成する。なお、第２の酸化シリコン膜は、熱酸化法による酸化シリコン膜とＣＶＤ法による酸化シリコン膜との積層構造でもよい。
【００４１】
続いて、メモリ部において、ＯＮＯ膜１１におけるビット線拡散層２を形成する領域をドライエッチング法により除去して、露出した半導体基板１に対して、加速電圧を３０ｋｅＶとし、ドーズ量が２．０×１０１５／ｃｍ２とする注入条件により、砒素（Ａｓ）イオンを注入することによって、ビット線拡散層２を形成する。続いて、熱酸化法によりビット線拡散層２の上面を酸化することによって膜厚が約５０ｎｍのビット線絶縁膜３を形成する。
【００４２】
続いて、ＣＭＯＳ部において、ＯＮＯ膜１１をウェットエッチング法により除去して、露出した半導体基板１の上に熱酸化法により膜厚が約３ｎｍ〜約２０ｎｍのゲート絶縁膜９を形成する。続いて、メモリ部及びＣＭＯＳ部の上の全面に、ＣＶＤ法により、膜厚が約２００ｎｍの不純物がドープされた多結晶シリコン膜４を堆積する。なお、多結晶シリコン膜４に対する不純物のドープは、多結晶シリコン膜４を堆積した後に、イオン注入法により実施してもよい。
【００４３】
次に、図５（ａ）〜図５（ｃ）に示すように、フォトリソグラフィ法により、多結晶シリコン膜４の上にコントロールゲート電極形成用のマスクパターン１２を形成し、形成したマスクパターン１２を用いて、多結晶シリコン膜４をドライエッチングすることにより、多結晶シリコン膜４からコントロールゲート電極４ａを形成する。このとき、図５（ａ）及び（ｂ）に示すビット線コンタクト領域２０は、マスクパターン１２により覆われているため、多結晶シリコン膜４は残存する。
【００４４】
次に、図６（ａ）〜図６（ｃ）に示すように、コントロールゲート電極形成用のマスクパターン１２を除去した後、メモリ部及びＣＭＯＳ部の上の全面に、ＣＶＤ法により膜厚が約４５０ｎｍの第３の酸化シリコン膜である埋め込み絶縁膜５を堆積する。
【００４５】
次に、図７（ａ）〜図７（ｃ）に示すように、堆積した埋め込み絶縁膜５に対して、コントロールゲート電極４ａ及び多結晶シリコン膜４が露出するまでドライエッチング法によるエッチバックを実施する。
【００４６】
次に、図８（ａ）〜図８（ｃ）に示すように、フォトリソグラフィ法により、ＣＭＯＳ部にゲート電極形成用のマスクパターン１３を形成し、形成したマスクパターン１３を用いて、多結晶シリコン膜４をエッチングすることにより、多結晶シリコン膜４からゲート電極４ｃを形成する。また、このとき同時に、メモリ部にもマスクパターン１３を形成し、形成したマスクパターン１３を用いてエッチングすることにより、メモリ部の多結晶シリコン膜４におけるビット線コンタクト領域２０に含まれる部分を除去する。これにより、ビット線コンタクト領域２０を挟んで、その両側に端ワード線であるコントロールゲート電極４ｂが形成される。ここで、エッチング法による多結晶シリコン膜４の除去は、ＯＮＯ膜１１の最上面である第２の酸化シリコン膜に対して高選択比となる条件により加工する。これにより、多結晶シリコン膜４の除去は、堆積膜厚以上のエッチングが可能となり、ＳＴＩ絶縁膜７の段差部を被覆する多結晶シリコン膜４をオーバーエッチングすることにより完全に除去できる。このため、図１７（ｂ）に示す従来技術のように、ＳＴＩ絶縁膜７の段差部に寄生サイドウォールが形成されることはない。
【００４７】
また、ビット線コンタクト領域２０の両側に形成されるコントロールゲート電極４ｂのうち一方の電極幅をＤとし、他方の電極幅をＥとすると、ＤとＥとの間には、コントロールゲート電極形成用のマスクパターン１２及びゲート電極形成用のマスクパターン１３におけるパターン寸法の絶対値と重ね合わせのずれとの組み合わせにより、Ｄ＝Ｅの場合、Ｄ＞Ｅの場合及びＤ＜Ｅの場合のそれぞれが発生する可能性がある。従って、コントロールゲート電極４ｂは、動作に寄与しないダミーゲート電極として形成してもよい。
【００４８】
次に、図９（ａ）〜図９（ｃ）に示すように、マスクパターン１３を除去した後、メモリ部及びＣＭＯＳ部の上の全面に、ＣＶＤ法により膜厚が約１００ｎｍの第４の酸化シリコン膜（図示せず）を堆積する。続いて、ドライエッチング法によるエッチバックを行うことにより、コントロールゲート電極４ｂにおけるビット線コンタクト領域２０側の側面及びＣＭＯＳ部におけるゲート電極４ｃの両側面に、サイドウォール膜１４ａ及び１４ｂをそれぞれ形成する。また、このときに、ビット線コンタクト層２０において露出しているＯＮＯ膜１１も除去する。続いて、半導体基板１のメモリ部におけるビット線コンタクト領域２０並びにＣＭＯＳ部におけるゲート絶縁膜９及びゲート電極４ｃの両側方の領域に対して、加速電圧を５０ｋｅＶとし、ドーズ量を３．０×１０１５／ｃｍ２とする注入条件により、砒素（Ａｓ）イオンを注入する。これにより、メモリ部において互いに隣接するビット線拡散層２同士を電気的に接続する接続拡散層８が形成され、ＣＭＯＳ部においてゲート絶縁膜９及びゲート電極４ｃの両側方にソース／ドレイン拡散層１０が形成される。続いて、コントロールゲート電極４ａ、４ｂ、接続拡散層８、ゲート電極４ｃ及びソース／ドレイン拡散層１０の上にシリサイド層６をそれぞれ形成する。
【００４９】
その後、図示及び説明は省略するが、金属配線工程、保護膜形成工程及びボンディングパッド形成工程等を行うことにより不揮発性半導体記憶装置が完成する。
【００５０】
本実施形態によると、図７（ｂ）に示すように、ビット線コンタクト領域２０に多結晶シリコン膜４が残存しているため、ビット線コンタクト領域２０の上の埋め込み絶縁膜５はエッチバックを行うことにより完全に除去される。さらに、前述のように、多結晶シリコン膜４のエッチング法による除去は、ＯＮＯ膜１１における第２の酸化シリコン膜に対して高選択比となる条件により加工する。これにより、多結晶シリコン膜４の除去は、堆積膜厚以上のエッチングが可能となり、ＳＴＩ絶縁膜７の段差部を被覆する多結晶シリコン膜４をオーバーエッチングすることにより多結晶シリコン膜４を完全に除去できる。このため、図１７（ｂ）に示す従来技術のように、ＳＴＩ絶縁膜７の段差部に寄生サイドウォールが形成されることはない。その結果、図１０（ｂ）に示すように、ビット線コンタクト領域２０では、ＳＴＩ絶縁膜７の両端部にまで接続拡散層８及びシリサイド層６を形成することが可能となる。このため、シリサイド層６とコンタクト１５との合わせマージンの低下を防止することができるので、コンタクト抵抗の増大を防ぐことができる。
【産業上の利用可能性】
【００５１】
本発明に係る不揮発性半導体記憶装置の製造方法は、メモリ部の接続拡散層におけるコンタクトとシリサイド層との合わせマージンの低下と、それによるコンタクト抵抗の増大を防止することができ、特に、メモリ部とＣＭＯＳ部とを混載する不揮発性半導体記憶装置の製造方法等として有用である。
【符号の説明】
【００５２】
１  半導体基板
２  ビット線拡散層
３  ビット線絶縁膜
４  多結晶シリコン膜（導電膜）
４ａ  コントロールゲート電極
４ｂ  コントロールゲート電極（端）
４ｃ  ゲート電極
５  埋め込み絶縁膜
６  シリサイド層
７  シャロウトレンチ素子分離（ＳＴＩ）絶縁膜
８  接続拡散層
９  （第２の）ゲート絶縁膜
１０  ソース／ドレイン拡散層
１１  ＯＮＯ膜（第１のゲート絶縁膜）
１２  マスクパターン
１３  マスクパターン
１４ａ  サイドウォール膜
１４ｂ  サイドウォール膜
１５  コンタクト
２０  ビット線コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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