(57)【要約】      （修正有）【課題】コストを大幅に増加させることなく精度を向上したＣＭＯＳセンサを提供する。【解決手段】一実施形態におけるＣＭＯＳセンサシステムにおいて向上した精度を提供する方法及びシステムは、相補型金属酸化膜半導体基板１１２上の第１の端子１１４及び第２の端子１１６を有する複数のセンサ素子と、第１の端子１１４を電源に選択的に接続すると共に、該第１の端子１１４を読出し回路１０８に選択的に接続するように構成される第１の複数のスイッチと、第２の端子１１６を電源に選択的に接続すると共に、該第２の端子１１６を読出し回路１０８に選択的に接続するように構成される第２の複数のスイッチとを含む。【選択図】図１
2010156686.tif 000002
【特許請求の範囲】
【請求項１】
センサシステムであって、
相補型金属酸化膜半導体基板上の第１の端子及び第２の端子を有する複数のセンサ素子と、
前記第１の端子を電源に選択的に接続すると共に、該第１の端子を読出し回路に選択的に接続するように構成される第１の複数のスイッチと、
前記第２の端子を前記電源に選択的に接続すると共に、該第２の端子を前記読出し回路に選択的に接続するように構成される第２の複数のスイッチと、
を備える、センサシステム。
【請求項２】
（ｉ）前記複数のセンサ素子のそれぞれに関して、前記第１の端子を前記電源に接続すると共に、前記第２の端子を前記読出し回路に接続することによって、前記複数のセンサ素子のそれぞれに対する第１の状態条件を個別に確立し、（ｉｉ）前記複数のセンサ素子のそれぞれを用いて、第１の状態条件信号を生成し、（ｉｉｉ）前記複数のセンサ素子のそれぞれに関して、前記生成された第１の状態条件信号に関連付けられる第１のデータを記憶し、（ｉｖ）前記複数のセンサ素子のそれぞれに関して、前記第１の端子を前記読出し回路に接続すると共に、前記第２の端子を前記電源に接続することによって、前記複数のセンサ素子のそれぞれに対する第２の状態条件を個別に確立し、（ｖ）前記複数のセンサ素子のそれぞれを用いて、第２の状態条件信号を生成し、（ｖｉ）前記複数のセンサ素子のそれぞれに関して、前記生成された第２の状態条件信号に関連付けられる第２のデータを記憶すると共に、（ｖｉｉ）前記複数のセンサ素子のそれぞれに関して、前記記憶されている第１のデータ及び前記記憶されている第２のデータを使用してオフセットを計算するためのコマンド命令を含むメモリと、
前記コマンド命令を実行するプロセッサと、
をさらに備える、請求項１に記載のセンサシステム。
【請求項３】
前記メモリは、
すべての前記複数のセンサ素子の前記オフセットに対して多項式二次元最小二乗適合を特定し、
前記多項式二次元最小二乗適合に基づいて前記複数のセンサ素子のそれぞれに対する平滑化オフセットを規定し、
前記複数のセンサ素子のそれぞれに対する前記第１のデータ、及び該複数のセンサ素子のそれぞれに対する適用される前記平滑化オフセットに基づいてセンサシステム信号を求めると共に、
前記センサシステム信号を出力するためのコマンド命令をさらに含む、請求項２に記載のセンサシステム。
【請求項４】
前記メモリは、
前記複数のセンサ素子のそれぞれの前記オフセットを、該複数のセンサ素子のそれぞれに対する前記平滑化オフセットと比較し、
前記比較に基づいて、前記複数のセンサ素子のそれぞれに対する前記オフセットが、該複数のセンサ素子のそれぞれに対する前記平滑化オフセットの所定の範囲内にあるか否かを判断すると共に、
前記複数のセンサ素子のそれぞれに対するそれぞれの前記平滑化オフセットの前記所定の範囲内にないオフセットを有する前記複数のセンサ素子のそれぞれから第１のデータを排除するためのコマンド命令をさらに含む、請求項３に記載のセンサシステム。
【請求項５】
前記複数のセンサ素子は複数のホールセンサ素子を含む、請求項１に記載のセンサシステム。
【請求項６】
前記複数のセンサ素子は、ダイオードセンサ素子及びひずみセンサ素子の一方又は双方をさらに含む、請求項１に記載のセンサシステム。
【請求項７】
第３のセンサ素子端子を前記電源に選択的に接続すると共に、該第３のセンサ素子端子を前記読出し回路に選択的に接続するように構成される第３の複数のスイッチと、
第４のセンサ素子端子を前記電源に選択的に接続すると共に、該第４のセンサ素子端子を前記読出し回路に選択的に接続するように構成される第４の複数のスイッチと、
をさらに備える、請求項１に記載のセンサシステム。
【請求項８】
相補型金属酸化膜半導体基板（ＣＭＯＳ）センサシステムにおいて向上した精度を提供する方法であって、
（ａ）前記ＣＭＯＳ基板上のセンサアセンブリのアレイ内の複数のセンサ素子のうちの第１のセンサ素子の第１の端子を入力に接続すると共に、該複数のセンサ素子のうちの該第１のセンサ素子の第２の端子を出力に接続することによって第１の状態条件を確立すること、
（ｂ）前記第１の状態条件に対する第１のセンサ素子信号を生成すること、
（ｃ）前記第１のセンサ素子信号に関連付けられる第１のデータを記憶すること、
（ｄ）前記複数のセンサ素子のうちの前記第１のセンサ素子の前記第１の端子を前記出力に接続すると共に、該複数のセンサ素子のうちの該第１のセンサ素子の前記第２の端子を前記入力に接続することによって第２の状態条件を確立すること、
（ｅ）前記第２の状態条件に対する第２のセンサ素子信号を生成すること、
（ｆ）前記第２のセンサ素子信号に関連付けられる第２のデータを記憶すること、
（ｇ）前記センサアセンブリのアレイ内の前記複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して（ａ）〜（ｆ）を実施すること、
（ｈ）前記記憶されている第１のデータ及び前記記憶されている第２のデータを使用して、複数のオフセットを計算することであって、該複数のオフセットのそれぞれは、前記複数のセンサ素子のうちの１つに関連付けられる、計算すること、並びに
（ｉ）前記計算された複数のオフセットを使用してセンサシステム出力を生成することを含む、方法。
【請求項９】
前記方法は、
（ｊ）前記複数のオフセットに対して多項式二次元最小二乗適合を特定すること、及び
（ｋ）前記多項式二次元最小二乗適合に基づいて前記複数のセンサ素子のそれぞれに対する平滑化オフセットを規定すること、
をさらに含み、（ｉ）は、
前記複数のセンサ素子のそれぞれに対する前記平滑化オフセットを使用してセンサシステム出力を生成することを含む、請求項８に記載の方法。
【請求項１０】
前記方法は、
（ｌ）前記複数のセンサ素子のそれぞれに関して、前記複数のオフセットのうちの前記関連付けられるオフセットを、関連付けられる前記平滑化オフセットと比較すること、及び
（ｍ）前記関連付けられる平滑化オフセットの所定の範囲内にないオフセットを有する前記複数のセンサ素子のそれぞれを特定すること、
をさらに含み、（ｉ）は、
（ｍ）において特定された前記複数のセンサ素子のそれぞれからの前記第１のデータを含まないセンサシステム出力を生成することを含む、請求項９に記載の方法。
【請求項１１】
（ｉ）は、前記複数のセンサ素子のそれぞれに対する前記平滑化オフセットの加重平均を使用してセンサシステム出力を生成することを含む、請求項９に記載の方法。
【請求項１２】
（ｉ）は、前記複数のセンサ素子のそれぞれに対する前記平滑化オフセットを減算することによってセンサシステム出力を生成することを含む、請求項９に記載の方法。
【請求項１３】
前記方法は、
（ｌ）前記複数のセンサ素子のうちの前記第１のセンサ素子の第３の端子を前記入力に接続すると共に、該複数のセンサ素子のうちの該第１のセンサ素子の第４の端子を前記出力に接続することによって第３の状態条件を確立すること、
（ｍ）前記第３の状態条件に対する第３のセンサ素子信号を生成すること、
（ｎ）前記第３のセンサ素子信号に関連付けられる第３のデータを記憶すること、
（ｏ）前記複数のセンサ素子のうちの前記第１のセンサ素子の前記第３の端子を前記出力に接続すると共に、該複数のセンサ素子のうちの該第１のセンサ素子の前記第４の端子を前記入力に接続することによって第４の状態条件を確立すること、
（ｐ）前記第４の状態条件に対する第４のセンサ素子信号を生成すること、
（ｑ）前記第４のセンサ素子信号に関連付けられる第４のデータを記憶すること、
（ｒ）前記センサアセンブリのアレイ内の前記複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して（ｌ）〜（ｑ）を実施すること、
をさらに含み、（ｈ）は、
前記記憶されている第３のデータ及び前記記憶されている第４のデータを使用して、前記複数のセンサ素子のうちの１つに関連付けられる複数のオフセットを計算することをさらに含む、請求項９に記載の方法。
【請求項１４】
前記複数のセンサ素子は、
少なくとも１つのホールセンサ素子、
少なくとも１つのダイオードセンサ素子、及び
少なくとも１つのひずみセンサ素子、
から成る群から選択される少なくとも２つのセンサ素子を含む、請求項８に記載の方法。
【請求項１５】
（ｊ）前記複数のセンサ素子のうちの前記第１のセンサ素子に印加されるバイアスを変化させることによって、前記第１の状態条件を変更すること、
（ｋ）前記第１の変更された状態条件に対する第１の変更されたセンサ素子信号を生成すること、
（ｌ）前記第１の変更されたセンサ素子信号に関連付けられる第１の変更されたデータを記憶すること、並びに
（ｍ）前記第１のデータ及び前記第１の変更されたデータに基づいてオフセット成分を求めること、
をさらに含む、請求項８に記載の方法。
【請求項１６】
（ａ）は、前記複数のセンサ素子のうちの前記第１のセンサ素子に近接して強力なソースを設けることを含む、請求項８に記載の方法。
【請求項１７】
相補型金属酸化膜半導体（ＣＭＯＳ）センサシステムであって、
電力バス及び読出しバスを有する基板と、
前記基板上にあると共に複数のセンサアセンブリを含むセンサアレイであって、該複数のセンサアセンブリのそれぞれは、
第１の端子及び第２の端子を有する第１のセンサ素子、
第１のスイッチ、並びに
第２のスイッチを含む、センサアレイと、
前記基板上のメモリであって、（ｉ）前記第１の端子を前記電力バスに接続すると共に前記第２の端子を前記読出しバスに接続することによって、前記第１のセンサ素子のそれぞれを用いて第１のセンサアセンブリ信号を生成し、（ｉｉ）前記第１のセンサアセンブリ信号のそれぞれに対して、それぞれの該第１のセンサアセンブリ信号に関連付けられる第１のデータを記憶し、（ｉｉｉ）前記第１の端子を前記読出しバスに接続すると共に前記第２の端子を前記電力バスに接続することによって、前記第１のセンサ素子のそれぞれを用いて第２のセンサアセンブリ信号を生成し、（ｉｖ）前記第２のセンサアセンブリ信号のそれぞれに対して、それぞれの前記第２のセンサアセンブリ信号に関連付けられる第２のデータを記憶すると共に、（ｖ）関連付けられる前記第１のデータ及び関連付けられる前記第２のデータを使用して前記複数のセンサアセンブリのそれぞれに対するそれぞれのオフセットを計算するためのコマンド命令を含む、メモリと、
前記コマンド命令を実行するプロセッサと、
を備える、相補型金属酸化膜半導体（ＣＭＯＳ）センサシステム。
【請求項１８】
前記メモリは、
すべての前記複数のセンサアセンブリの前記オフセットに対して多項式二次元最小二乗適合を特定し、
前記多項式二次元最小二乗適合に基づいて前記複数のセンサアセンブリのそれぞれに対する平滑化オフセットを規定し、
前記複数のセンサアセンブリのそれぞれに対する前記記憶されている第１のデータ、及び前記規定された平滑化オフセットに基づいてセンサシステム信号を求めると共に、
前記センサシステム信号を出力するためのコマンド命令をさらに含む、請求項１７に記載のセンサシステム。
【請求項１９】
前記第１のセンサ素子は、
ホールセンサ素子、
ダイオードセンサ素子、又は
ひずみセンサ素子、
を含む、請求項１７に記載のセンサシステム。
【請求項２０】
前記複数のセンサアセンブリのそれぞれは、
ホールセンサ素子、
ダイオードセンサ素子、及び
ひずみセンサ素子、
から成る群から選択される第２のセンサ素子をさらに含む、請求項１９に記載のセンサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型金属酸化膜半導体センサに関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）製造工程は、最も広く使用されている半導体製造工程であり、それらのロバスト性が優れていること、及び大量の製品の製造におけるコストが低いことが認められている。従来のＣＭＯＳ工程は、デジタル回路、たとえばマイクロプロセッサ、並びに周辺回路、たとえば混合信号回路及び無線周波数回路の製造に対して行われている。しかしながら、ＣＭＯＳセンサの使用が最近になって急激に普及してきている。ＣＭＯＳセンサは数ある中でも、画像センサ、温度センサ、及び磁場センサを含む。さらに、圧力センサ又は加速度計のような多くの半導体センサが、微小電気機械システム（ＭＥＭＳ）と一体化されているＣＭＯＳハイブリッド又はＣＭＯＳシステムのいずれかである。半導体センサによって、自動車及び家庭用電化製品の市場における多くの新たな製品及び用途が可能となる。
【０００３】
センサの製造にＣＭＯＳ工程を使用することにおける１つの主要な課題は、これらのセンサを用いて達成される絶対精度が制限されること、及びそれらのデバイスがパッケージング工程及び製造工程に対して脆弱であることである。たとえば、ホールセンサにおけるオフセットは、ピエゾ抵抗効果の影響を受ける。ピエゾ抵抗効果は、低コストパッケージング技術、たとえば、非特許文献１及び非特許文献２において報告されているようなプラスチックパッケージにおいて制御されないチップに対する機械適応力の結果として生じる。同様の効果が多くの他のセンサの性能を制限する。
【０００４】
さまざまな誤差原因を緩和する試みにおいてレイアウト技法が使用されている。緩和技法は、隣接するデバイスが、他のデバイスによって導入される少なくともいくらかの誤差を相殺するという理論を用いて複数のデバイスを単一基板上で製造すること、及び／又はダミーデバイスを使用することを含む。たとえば、非特許文献３及び非特許文献４を参照されたい。
【０００５】
上記に記載されている緩和方法の有効性は、チップに対する機械的応力又はプロセスの勾配が不変であることによって制限される。具体的には、基板が単一の次元において均一な勾配を示す限りでは、隣接するデバイスは同じ誤差又はオフセットを示すことになる。したがって、デバイスの向きを交互に逆にすることによって、１つのデバイスにおいて実現されるオフセットが隣接するデバイスにおける逆のオフセットによって排除される。
【０００６】
しかしながら、現実には、オフセット源は単一の次元において均一の勾配では存在しない。そうではなく、勾配は単一の次元内だけでなく、２つの次元、すなわち、基板の長さ及び基板の幅の双方において変化する。したがって、隣接するデバイスは異なる誤差を示し、１つのデバイスの誤差は周囲のデバイスのうちの任意の１つによっては完全には相殺されない。したがって、センサパッケージは一般的にコストがかかり、そのオフセット許容範囲に依存する用途における使用に制限される。
【０００７】
いくつかのセンサが示す非線形的な応力が、他の技法によって緩和され得る。たとえば、ホールセンサの具体的な事例において残りのオフセット誤差を相殺するのにスピニングカレント技法が一般的に使用される。たとえば、非特許文献３を参照されたい。しかしながら、これらの他の技法において達成可能な精度の向上は、ジュール加熱効果、ゼーベック効果、ペルチェ効果のような二次効果によって制限される。これらの付加的な技法はさらに、フロントエンドの電子機器に対する必要なコストを増大する。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Z. Randjelovic著「Low-power High Sensitivity Integrated Hall magnetic Sensor Microsystems」（PhD Thesis, EPFL, 2000）
【非特許文献２】S. Bellekom著「Origins of Offset in Conventional and Spinning-current Hall Plates」（PhD Thesis, Delft University, 1998）
【非特許文献３】Z. Randjelovic、A. Hasting著「The Art of Analog Layout」（Prontice Hall, 2005）
【非特許文献４】J. Frounchi他著「Integrated Hall sensor array microsystem」（ISSCC, P.248-249, Feb 2001）
【非特許文献５】Bellekom、Frounchi、及びJ. van der Meer他著「A Fully Integrated CMOS Hall Sensor with 3.65 μT 3σ Offset for Compass Applications」（ISSCC, P.246-247, Feb 2005）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
コストを大幅に増加させることなく精度を向上したＣＭＯＳセンサが必要とされている。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、ＣＭＯＳセンサシステムにおいて向上した精度を提供する方法及びシステムは、相補型金属酸化膜半導体基板上の第１の端子及び第２の端子を有する複数のセンサ素子と、第１の端子を電源に選択的に接続すると共に、該第１の端子を読出し回路に選択的に接続するように構成される第１の複数のスイッチと、第２の端子を電源に選択的に接続すると共に、該第２の端子を読出し回路に選択的に接続するように構成される第２の複数のスイッチとを備える。
【００１１】
別の実施の形態によれば、相補型金属酸化膜半導体基板（ＣＭＯＳ）センサシステムにおいて向上した精度を提供する方法は、（ａ）ＣＭＯＳ基板上のセンサアセンブリのアレイ内の複数のセンサ素子のうちの第１のセンサ素子の第１の端子を入力に接続すると共に、該複数のセンサ素子のうちの第１のセンサ素子の第２の端子を出力に接続することによって第１の状態条件を確立すること、（ｂ）第１の状態条件に対する第１のセンサ素子信号を生成すること、（ｃ）第１のセンサ素子信号に関連付けられる第１のデータを記憶すること、（ｄ）複数のセンサ素子のうちの第１のセンサ素子の第１の端子を出力に接続すると共に、該複数のセンサ素子のうちの第１のセンサ素子の第２の端子を入力に接続することによって第２の状態条件を確立すること、（ｅ）第２の状態条件に対する第２のセンサ素子信号を生成すること、（ｆ）第２のセンサ素子信号に関連付けられる第２のデータを記憶すること、（ｇ）センサアセンブリのアレイ内の複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して（ａ）〜（ｆ）を実施すること、（ｈ）記憶されている第１のデータ及び記憶されている第２のデータを使用して、複数のオフセットを計算することであって、該複数のオフセットのそれぞれは、複数のセンサ素子のうちの１つに関連付けられる、計算すること、及び（ｉ）計算された複数のオフセットを使用してセンサシステム出力を生成することを含む。
【００１２】
さらに別の実施の形態では、相補型金属酸化膜半導体（ＣＭＯＳ）センサシステムは、電力バス及び読出しバスを有する基板と、該基板上にあると共に複数のセンサアセンブリを含むセンサアレイであって、該複数のセンサアセンブリのそれぞれは、第１の端子及び第２の端子を有する第１のセンサ素子、第１のスイッチ、並びに第２のスイッチを含む、センサアレイと、基板上のメモリであって、（ｉ）第１の端子を入力に接続すると共に第２の端子を出力に接続することによって、第１のセンサ素子のそれぞれを用いて第１のセンサアセンブリ信号を生成し、（ｉｉ）第１のセンサアセンブリ信号のそれぞれに対して、それぞれの第１のセンサアセンブリ信号に関連付けられる第１のデータを記憶し、（ｉｉｉ）第１の端子を出力に接続すると共に第２の端子を入力に接続することによって、第１のセンサ素子のそれぞれを用いて第２のセンサアセンブリ信号を生成し、（ｉｖ）第２のセンサアセンブリ信号のそれぞれに対して、それぞれの第２のセンサアセンブリ信号に関連付けられる第２のデータを記憶すると共に、（ｖ）関連付けられる第１のデータ及び関連付けられる第２のデータを使用して複数のセンサアセンブリのそれぞれに対するそれぞれのオフセットを計算するためのコマンド命令を含む、メモリと、該コマンド命令を実行するプロセッサとを備える。
【図面の簡単な説明】
【００１３】
【図１】本発明の原理による、プロセッサと、メモリと、センサアレイと、読出し回路とを含む基板の概略図である。
【図２】４つのセンサアセンブリを含み、各センサアセンブリが、該センサアセンブリ内のセンサ素子に対する異なる状態条件を確立するのに使用することができる４組のスイッチを含む、図１のセンサアレイ及び読出し回路の概略図である。
【図３】図２のセンサアセンブリのうちの１つを示す図である。
【図４】図１のプロセッサによって制御することができる、センサアレイ内のセンサアセンブリのそれぞれに対するオフセット値を得るプロセスを示す図である。
【図５】図４のプロセスによる、１つの状態において構成される１つのセンサを示す、図２のセンサアレイの概略図である。
【図６】図４のプロセスによる、１つの状態において構成される１つのセンサを示す、図２のセンサアレイの概略図である。
【図７】図４のプロセスによる、１つの状態において構成される１つのセンサを示す、図２のセンサアレイの概略図である。
【図８】図４のプロセスによる、１つの状態において構成される１つのセンサを示す、図２のセンサアレイの概略図である。
【図９】基板上のセンサアレイの、２つの次元において変化する応力勾配を示すロケーションを示す図である。
【図１０】従来のオフセット相殺技法を組み込む２×２センサアレイの出力のヒストグラムを示す図である。
【図１１】本発明の原理を組み込む１６×１６センサアレイの出力のヒストグラムを示す図である。
【図１２】センサアセンブリ内の３つの異なるセンサ素子に対して異なる状態条件を確立するのに使用することができる８つのスイッチを含む代替的なセンサアセンブリの概略図である。
【発明を実施するための形態】
【００１４】
本発明の原理の理解を促すために、以下、図面に示されていると共に下記の明細書に記載されている実施形態を参照する。したがって本発明の範囲に対する限定は一切意図されていないことは理解されたい。さらに、本発明は、例示の実施形態に対する任意の代替形態及び変更形態を含み、当業者にとっては一般的に想起される本発明の原理のさらなる応用形態を含むことは理解されたい。
【００１５】
図１は、プロセッサ又はデジタル信号処理ブロック１０２と、コントローラ１０４と、センサアレイ１０６と、読出し回路１０８と、メモリ１１０とを備えるＣＭＯＳセンサ１００を示す。この実施形態におけるプロセッサ１０２、コントローラ１０４、センサアレイ１０６、読出し回路１０８、及びメモリ１１０はすべて、基板１１２上に配置される。代替的な実施形態では、これらの構成要素のさまざまな組み合わせがセンサアレイ１０６から遠隔して配置される。正電力端子１１４及び負電力端子１１６も、電力、通信、制御、及び他の接続に使用することができる他の端子１１８、１２０、１２２、１２４、１２６、及び１２８と共に基板１１２上に設けられる。より多いか又はより少ないピンを設けてもよい。
【００１６】
図２を参照すると、センサアレイ１０６は、４つのセンサアセンブリ１３０１〜４を含む。図１の実施形態では４つのセンサアセンブリ１３０Ｘのみを示すが、所望に応じてより多くのセンサアセンブリ１３０Ｘを基板上に含んでもよい。図２におけるセンサアセンブリ１３０１〜４のそれぞれは同一であり、図３においてより明確に示されているセンサアセンブリ１３０１を参照して説明する。
【００１７】
センサアセンブリ１３０１は、センサ素子１３２１と、８つの電力スイッチ１３４１ＮＭ、１３４１ＮＰ、１３４１ＳＭ、１３４１ＳＰ、１３４１ＥＭ、１３４１ＥＰ、１３４１ＷＭ、及び１３４１ＷＰと、８つの読出しスイッチ１３６１ＮＭ、１３６１ＮＰ、１３６１ＳＭ、１３６１ＳＰ、１３６１ＥＭ、１３６１ＥＰ、１３６１ＷＭ、及び１３６１ＷＰとを含む。スイッチ１３４１ＸＭのそれぞれをコントローラ１０４によって個別に制御して、センサ素子１３２１を４つのセンサ素子端子１４０１Ｎ、１４０１Ｅ、１４０１Ｓ、又は１４０１Ｗのいずれかを通じて負バイアスバス１３８１に動作可能に接続することができ、スイッチ１３４１ＸＰのそれぞれをコントローラ１０４によって個別に制御して、センサ素子１３２１を４つのセンサ素子端子１４０１Ｎ、１４０１Ｅ、１４０１Ｓ、又は１４０１Ｗのいずれかを通じて正バイアスバス１４２１に動作可能に接続することができる。負バイアスバス１３８１は負バイアス端子１１６に動作可能に接続され、正バイアスバス１４２１は正バイアス端子１１４に動作可能に接続される。
【００１８】
さらに、スイッチ１３６１ＸＭのそれぞれをコントローラ１０４によって個別に制御して、センサ素子１３２１を４つのセンサ素子端子１４０１Ｎ、１４０１Ｅ、１４０１Ｓ、又は１４０１Ｗのいずれかを通じて負読出しバス１４４１に動作可能に接続することができ、スイッチ１３６１ＸＰのそれぞれをコントローラ１０４によって個別に制御して、センサ素子１３２１を正読出しバス１４６１に動作可能に接続することができる。図２に示すように、負読出しバス１４４１は読出し回路１０８の負入力１５０に動作可能に接続され、正読出しバス１４６１は読出し回路１０８の正入力１５２に動作可能に接続される。
【００１９】
具体的には、プロセッサ１０２は、メモリ１１０内に記憶されているコマンド命令を実行して、コントローラ１０４に、センサアセンブリ１３０１〜４のそれぞれの中のセンサ素子端子１４０ＸＸを正電源バス１４２Ｘを通じて正電力端子１１４に、また別のセンサ素子端子１４０ＸＸを負電源バス１３８Ｘを通じて負電力端子１１６に順次接続するように命令する。これに関連して、プロセッサ１０２は、メモリ１１０内に記憶されているコマンド命令を実行して、コントローラ１０４に、センサアセンブリ１３０１〜４のそれぞれの中のセンサ素子端子１４０ＸＸのうちの別のセンサ素子端子を正読出しバス１４６Ｘを通じて読出し回路１０８の正入力１５２に、また別のセンサ素子端子１４０ＸＸを負読出しバス１４４Ｘを通じて読出し回路１０８の負入力１５０に順次接続するように命令する。
【００２０】
センサ素子端子１４０ＸＸを負電源バス１３８Ｘ、正電源バス１４２Ｘ、負読出しバス１４４Ｘ、及び正読出しバス１４６Ｘに接続するのに使用される電力スイッチ１３４１ＮＭ、１３４１ＮＰ、１３４１ＳＭ、１３４１ＳＰ、１３４１ＥＭ、１３４１ＥＰ、１３４１ＷＭ、及び１３４１ＷＰ並びに読出しスイッチ１３６１ＮＭ、１３６１ＮＰ、１３６１ＳＭ、１３６１ＳＰ、１３６１ＥＭ、１３６１ＥＰ、１３６１ＷＭ、及び１３６１ＷＰの特定の組合せを制御することによって、下記に十分に説明するように、それぞれのセンサ素子１２２Ｘの状態を変更及び検知することができる。状態は、単純に異なる極性、又は電流の異なる向きである場合がある。代替的に、異なる状態は他のオンチップの（又はオフチップの）ソースを制御することによってもたらしてもよい。一例として、コイル又は抵抗を使用して特定の磁場又は熱を生成してもよい。
【００２１】
センサアレイ１０６の出力は読出し回路に提供される。該読出し回路は、バイアス構成要素と、プログラム可能増幅器と、アナログ／デジタル変換器とを含むことができる。次いで、読出し回路１０８の出力はプロセッサ１０２に提供される。プロセッサに提供される出力は、各デバイスに対するオフセットを推定すると共に、センサアレイ１０６の出力の適応的較正を実施するのに使用される。
【００２２】
図４のオフセット推定プロセス１６０は、１６２において、センサアセンブリ１３０Ｘの選択によって開始する。この例に関して、最初に選択されるセンサアセンブリ１３０Ｘはセンサアセンブリ１３０１である。ブロック１６４において、状態条件を確立する。この実施形態では、センサ素子１３２Ｘはホール効果センサである。したがって、電力スイッチ１３４１ＮＰを制御して端子１４０１Ｎに接続し、電力スイッチ１３４１ＳＭを制御して端子１４０１Ｓに接続することによって、第１の状態条件を確立することができる。さらに、読出しスイッチ１３６ＩＥＰを制御して端子１４０ＩＥに接続し、読出しスイッチ１３６ＩＷＭを制御して端子１４０ＩＷに接続する。この構成を図５に示す。
【００２３】
ブロック１６６において、プロセッサ１０２は読出し回路１０８を制御してセンサアセンブリ１３０１の出力を得る。次いでブロック１６８において、読出し回路１０８によって得られる出力に対応するデータをメモリ１１０内に記憶する。
【００２４】
ブロック１７０において、電力スイッチ１３４１ＮＰを制御して端子１４０１Ｎから接続解除し、電力スイッチ１３４１ＳＭを制御して端子１４０１Ｓから接続解除する。一実施形態では、第２の状態条件を確立する前に各センサアセンブリ１３０Ｘが選択され、第１の状態条件が確立される。しかしながら、図４の実施形態では、電力スイッチ１３４１ＥＰを制御して端子１４０１Ｅに接続し、電力スイッチ１３４１ＷＭを制御して端子１４０１Ｗに接続することによって、センサアセンブリ１３０１に対する第２の状態条件を確立する。さらに、読出しスイッチ１３６１ＳＰを制御して端子１４０１Ｓに接続し、読出しスイッチ１３４１ＮＭを制御して端子１４０１Ｎに接続する。センサアセンブリ１３０１に対するこの構成を図６に示す。したがって、センサアセンブリ１３０１の状態は図５に関連付けられる状態から変更されている。
【００２５】
ブロック１７４において、プロセッサ１０２は読出し回路１０８を制御してセンサアセンブリ１３０１の出力を得る。次いでブロック１７６において、読出し回路１０８によって得られる出力に対応するデータをメモリ１１０内に記憶する。
【００２６】
ブロック１７８において、異なる状態におけるセンサアセンブリ１３０１からの２つの値を用いてセンサアセンブリ１３０１のオフセットを求めることができる。オフセットは以下の式を使用して計算することができる。
【００２７】
【数１】
2010156686.tif 000003
【００２８】
ただし、
「ｉ」はセンサが含まれるアレイの列であり、
「ｊ」はセンサが含まれるアレイの行であり、
「１」は第１の状態を識別し、
「２」は第２の状態を識別する。
【００２９】
ブロック１８０において、ブロック１７８において求められるオフセットの値をメモリ１１０内に記憶する。次いでブロック１８２において、次のセンサアセンブリを選択し、ブロック１６４において、選択されたセンサアセンブリに対する第１の状態条件を確立する。一例として、図７は、スイッチ１３４２ＮＰを制御して端子１４０２Ｎに接続し、スイッチ１３４２ＳＭを制御して端子１４０２Ｓに接続することによって、センサアセンブリ１３０２に対して確立される状態条件を示す。さらに、読出しスイッチ１３６２ＥＰを制御して端子１４０２Ｅに接続し、読出しスイッチ１３６２ＷＭを制御して端子１４０２Ｗに接続する。電力スイッチ１３４２ＥＰが端子１４０２Ｅに接続されており、電力スイッチ１３４２ＷＭが端子１４０２Ｗに接続されている、センサアセンブリ１３０２に対する第２の状態を図８に示す。さらに、読出しスイッチ１３６２ＳＰを制御して端子１４０２Ｓに接続し、読出しスイッチ１３６２ＮＭを制御して端子１４０２Ｎに接続する。
【００３０】
オフセット計算プロセス１６０はすべてのセンサアセンブリ１３０Ｘに関してデータが利用可能になるまで継続する。その結果、オフセット計算プロセス１６０は第１のセンサアセンブリ１３０Ｘに関して継続し、且つセンサアセンブリ１３０Ｘのそれぞれに対して更新されたオフセット値を提供するように継続する。センサアセンブリ１３０Ｘのそれぞれに対してオフセット値を更新し続けることによって、向上した精度が提供される。しかしながら、このオフセット値は、重大なノイズ成分を含む場合がある。したがって、第１の状態及び第２の状態において得られるオフセット値を以下の式によって記述する。
【００３１】
【数２】
2010156686.tif 000004
【００３２】
ただし、
ｖｈはホール電圧に対応し、
ｖｏｆｆｓｅｔはオフセット電圧に対応する。
【００３３】
したがって、ブロック１７８において説明されるようなｏ１ｉ，ｊ−ｏ２ｉ，ｊを実施する結果として、オフセットのノイズ成分が非常に多くなる。ノイズ、及びセンサ１００の出力の精度に対する他の誤差の影響を、センサアレイ１０６に対するオフセットデータのロバストな多項式２Ｄ最小二乗適合（polynomial 2-D least-square fit）を適用することによって緩和する。プロセッサ１０２によって実行するための、多項式２Ｄ最小二乗適合のためのコマンド命令をメモリ１１０内に記憶することができる。多項式２Ｄ最小二乗適合のためのコマンド命令を実行することによって、センサ素子ごとに、平滑化オフセット値（
【００３４】
【数３】
2010156686.tif 000005
【００３５】
）が提供される。平滑化オフセット値は、オフセット値と比較して、１／ｆ成分を含むノイズによって引き起こされる不正確性が低減されていることを示す。
一実施形態では、平滑化オフセット値を使用して、非常に高いオフセットを示すセンサアセンブリ１３０Ｘを特定する。異常に高い値を無視すること、又は特定のセンサアセンブリ１３０Ｘに対して正規化値に置き換えることのいずれかによって、最小二乗適合を改善して、補正された平滑化オフセット値を生成することができる。相関検出器を使用して、機械的応力の一様性を計算することによってパッケージング特性を評価することができる。したがって、補正された平滑化オフセット値によって、隣接するセンサの計算された平滑化オフセット値に対する単一のセンサアセンブリの、応力に関連しない不正確性の影響が低減される。付加的に又は代替的に、異常に高いオフセットを示すセンサアセンブリ１３０Ｘからの出力をセンサアレイ出力から排除することができる。
【００３６】
プロセッサ１０２によって、端子１１８、１２０、１２２、１２４、１２６、又は１２８のうちの選択される１つに対する出力信号の生成において、補正されているか又は補正されていない平滑化オフセット値を適用する。具体的には、一般的に、センサアセンブリ１３０Ｘのそれぞれに対して、少なくとも２つの出力値がメモリ１１０内に記憶されることになる。１つの値は図４のブロック１６８及び１７６において記憶される状態条件のそれぞれに対する値である。所定の間隔を置いて、プロセッサ１０２は、センサアセンブリ１３０Ｘのそれぞれに対する２つの最近に記憶された出力を得る。次いで、それぞれのセンサアセンブリ１３０Ｘに関連付けられる平滑化オフセット値を、最近のセンサアセンブリ１３０Ｘの出力に適用して、それぞれのセンサアセンブリ１３０Ｘに対する補正されたセンサアセンブリ出力を生成する。
【００３７】
次いで、センサアセンブリ１３０Ｘのそれぞれに対する補正されたセンサアセンブリ出力を共に加算し、センサアセンブリ１３０Ｘの数で除算して、センサ１００に対するオフセット相殺出力を生成する。この実施形態では、オフセット相殺出力は以下の式を使用して計算される。
【００３８】
【数４】
2010156686.tif 000006
【００３９】
別の実施形態では、最近の状態条件に対して各センサアセンブリ１３０Ｘに対する最近に記憶された出力のみを使用することによって上記の手順を変更する。この実施形態では、
【００４０】
【数５】
2010156686.tif 000007
【００４１】
に対する値を、センサ素子のそれぞれを通じての単一の測定値の使用を反映するように変更する。
いくつかのセンサは、変化する利得因子、たとえば異なる温度を生成する環境の影響を受けやすい。このような不安定な温度環境では、オフセット相殺出力を、センサアセンブリ出力の加重平均を使用して生成することができる。下記に記載する式を使用して加重平均オフセット相殺出力を計算することができる。
【００４２】
【数６】
2010156686.tif 000008
【００４３】
したがって、１つのセンサのオフセット信号が逆の極性を有する隣接するセンサのオフセット信号を相殺することに依存するのとは対照的に、このオフセットはデジタルに求められると共に補正されるため、オフセット補正を特定のセンサ環境に合わせて調整することができる。
【００４４】
図９〜図１１を参照して説明するように、これらの実施形態の原理の正当性を実証した。最初に図９を参照して、基板１９０は、該基板１９０の中心に合っていない応力源１９２による応力の影響を受ける。応力源１９２における応力を８０ＭＰａでシミュレートした。各等圧線１９４は応力の５ＭＰａの減少を指示し、（図９に見られる）下側の隅における応力は３０ＭＰａである。２×２アレイ（図示せず）を配置するためのロケーション１９６を選択した。２×２アレイをロケーション１９６内に適合するように方向付けた。２×２アレイ内の４つのセンサを接続して平行な対にし、対内の各センサを、対になったセンサのオフセットを相殺するために、該対内の他方のセンサと反対の極性を有するようにした。
【００４５】
そして、反転した極性によってもたらされるオフセット補正を用いて２×２アレイを１０００回サンプリングし、結果を図１０のヒストグラム２００上にプロットした。ヒストグラム２００のＸ軸は、２×２アレイに対する検知された磁場をマイクロテスラ（μＴ）単位で特定する。Ｙ軸はサンプル数を特定し、各サンプルは２×２アレイ内の４つのセンサの平均であり、これらは関連付けられるレベルで得られた。図１０は、約−８１８４μＴを中心とする１．２μＴの標準偏差を明らかにしており、サンプルの約６０％が約−８１７５μＴと−８１９２μＴとの間にある。
【００４６】
そして、１６×１６アレイをロケーション１９６内に適合するように方向付けた。１６×１６アレイ内の２５６個のセンサを、図４を参照して説明した手順を使用して操作し、１０００個の平滑化オフセット値を得た。１０００個の平滑化オフセット値のそれぞれは、１６×１６アレイ内の２５６個のセンサの平均平滑化オフセット値を表している。
【００４７】
１６×１６アレイの１０００個のサンプルの結果をヒストグラム２１０上にプロットする。ヒストグラム２１０はヒストグラム２００と同じ軸を有する。図１１は、４ηＴを中心とする９６ηＴの標準偏差を明らかにしており、６０％を超えるサンプルが０．０μＴの±０．１μＴ内にある。
【００４８】
したがって、平滑化オフセット値を生成することによって、非線形的な応力の結果として生じるセンサ出力内のオフセットが１００００分の１に低減され、分散も同様に大幅に低減される。
【００４９】
当然ながら、上記の例では、センサアセンブリ１３０Ｘの２つのみの可能な状態の使用について説明した。追加の状態条件を提供する追加のスイッチ構成を組み込むことによってさらなる精度を得ることができる。その上、スイッチ１３４ＸＸＸを使用して個々のセンサ素子１３２Ｘの極性を切り替えることによってセンサアレイ１０６に対する状態条件を変更したが、センサアレイと同じ基板上に位置してもよいし位置しなくてもよい他のデバイスを使用して、圧力センサ及び光センサを含む他のタイプのセンサに対する状態条件を変更してもよい。
【００５０】
精度のさらなる向上をさまざまな方法で得ることができる。一例として、平滑化オフセット値を追加の基準又は工場側の較正と組み合わせることができる。オフセットを求めている間に外部ソース又はオンチップのアクチュエータ（たとえば、コイル）のいずれかによって強力なソース（たとえば、強い磁場）を設けることによって、平滑化オフセット値の精度も増強することができる。コイルを組み込む磁気センサの実施形態では、コイルはさらに、利得較正を実施するのに使用することができる。
【００５１】
その上、図４のプロセスを変更して、異なる複数の電流におけるセンサの読み値を得ることができる。異なる複数の電流レベルにおいて得られる読み値の解析を使用して、「ゼーベック効果」の結果として生じるオフセットを分離することができる。これは、ゼーベック効果がホールセンサ内のバイアス電流の関数であるオフセット式の三次項であるためである。
【００５２】
異なるタイプのセンサ素子を組み込むセンサアレイにおいて平滑化オフセット値をさらに改良することができる。一例として、図１２のセンサアレイ２３０は、４つのセンサアセンブリ２３２１〜４を含む。センサアセンブリ２３２１〜４は、それぞれ正電力バス２３４及び負電力バス２３６によって給電することができ、センサアセンブリ２３２１〜４からの読み値を、それぞれ正読出しバス２３８及び負読出しバス２４０によって得ることができる。
【００５３】
センサアセンブリ２３２１〜４はセンサ素子２４２１〜４を含む。センサ素子２４２１及び２４２２は共にホール効果センサであり、一方でセンサ素子２４２３はダイオードセンサ素子であり、センサ素子２４２４はひずみセンサ素子である。センサアセンブリ２３２１、２３２２、及び２３２４に対する電力スイッチ及び読出しスイッチはセンサアセンブリ１３０Ｘに対する電力スイッチ及び読出しスイッチと実質的に同じである。センサアセンブリ２３２１とセンサアセンブリ２３２２との間の主要な相違は、センサアセンブリ２３２２がセンサアレイ２３０上で角回転していることである。センサアセンブリ２３２３は、センサ素子２４２３が２つの端子２４４３Ｎ及び２４４３Ｓのみを有する点において他のセンサアセンブリと異なっている。したがって、異なる状態条件を確立するために４つの電力スイッチ２４６３ＮＭ、２４６３ＮＰ、２４６３ＳＭ、及び２４６３ＳＰのみが組み込まれる。同様に、センサ素子２４２３からセンサ信号を得るために４つの読出しスイッチ２４８３ＮＭ、２４８３ＮＰ、２４８３ＳＭ、及び２４８３ＳＰのみが組み込まれる。
【００５４】
センサアレイ２３０を、専用光センサ、専用ホールセンサ、温度センサ、又は専用ひずみセンサとして機能するように制御することができる。代替的には、センサアレイ２３０をマルチセンサとして機能するように制御してもよい。センサアレイ２３０をさらに、センサアセンブリ２３２Ｘのアレイにわたる異なる複数のタイプの誤差を区別するように制御することができる。たとえば、チップ上の温度勾配によって引き起こされるオフセットと、チップ上の応力勾配によって引き起こされるオフセットとの間で区別することができる。この情報をセンサアレイ２３０の較正に使用することができるか、又はセンサアレイ２３０の性能の後の解析のためにデータを記憶することができる。
【００５５】
本発明を、図面及び上記の説明において詳細に例示及び説明してきたが、これはその性質において例示であるとみなされるべきであり、限定とみなされるべきではない。好ましい実施形態のみを示していること、並びに、本発明の精神に入るすべての変化形態、変更形態、及びさらなる応用形態が保護されるように所望されることは理解されたい。
【図１】
2010156686.tif 000009
【図２】
2010156686.tif 000010
【図３】
2010156686.tif 000011
【図４】
2010156686.tif 000012
【図５】
2010156686.tif 000013
【図６】
2010156686.tif 000014
【図７】
2010156686.tif 000015
【図８】
2010156686.tif 000016
【図９】
2010156686.tif 000017
【図１０】
2010156686.tif 000018
【図１１】
2010156686.tif 000019
【図１２】
2010156686.tif 000020
【外国語明細書】
2010156686000001.pdf