(57)【要約】【課題】ポリシリコン半導体層のエッジ部において補助容量線との間に仮に短絡が生じても画素電極電位への影響を抑制できるアレイ基板を提供する。【解決手段】ポリシリコン半導体層26に、ｎ型不純物イオン(ｐ型不純物イオン)を全面にドーピングし画素電極37と電気的に接続するドーピング領域43と、補助容量線23に対向する位置のエッジ部をなしｎ型不純物イオン(ｐ型不純物イオン)をドーピングしない非ドーピング領域44を形成する。補助容量線23の電位を画素電極37の電位より低く(高く)設定する。ポリシリコン半導体層26のエッジ部にて補助容量線23との間に短絡が生じても、画素電極37と同電位のドーピング領域43に対して補助容量線23および非ドーピング領域44の電位が低い(高い)ため、画素電極37側と補助容量線23側の間で通電せず、画素電極37の電位への影響を抑制できる。【選択図】図１
2010156861.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
この基板上に互いに交差する格子状に配置された複数の走査線および複数の信号線と、
これら走査線と信号線との各交差位置にそれぞれ対応して形成された画素電極と、
前記走査線からの信号によりスイッチングされ、前記信号線からの信号に応じた電圧を前記画素電極に書き込み可能なスイッチング素子と、
前記走査線のそれぞれに対応してこれら走査線と平行に配置され、前記画素電極に電気的に接続された補助容量線と、
この補助容量線に少なくとも一部が対向して配置され、この補助容量線との間に補助容量を形成するポリシリコン半導体層とを具備し、
前記ポリシリコン半導体層は、
ｎ型不純物イオンが全面にドーピングされ前記画素電極と電気的に接続されたドーピング領域と、
このドーピング領域と連続し前記ポリシリコン半導体層の前記補助容量線に対向する位置のエッジ部をなし、前記ｎ型不純物イオンがドーピングされない非ドーピング領域とを備え、
前記補助容量線の電位は、前記画素電極の電位よりも低く設定されている
ことを特徴とする表示素子用基板装置。
【請求項２】
基板と、
この基板上に互いに交差する格子状に配置された複数の走査線および複数の信号線と、
これら走査線と信号線との各交差位置にそれぞれ対応して形成された画素電極と、
前記走査線からの信号によりスイッチングされ、前記信号線からの信号に応じた電圧を前記画素電極に書き込み可能なスイッチング素子と、
前記走査線のそれぞれに対応してこれら走査線と平行に配置され、前記画素電極に電気的に接続された補助容量線と、
この補助容量線に少なくとも一部が対向して配置され、この補助容量線との間に補助容量を形成するポリシリコン半導体層とを具備し、
前記ポリシリコン半導体層は、
ｐ型不純物イオンが全面にドーピングされ前記画素電極と電気的に接続されたドーピング領域と、
このドーピング領域と連続し前記ポリシリコン半導体層の前記補助容量線に対向する位置のエッジ部をなし、前記ｐ型不純物イオンがドーピングされない非ドーピング領域とを備え、
前記補助容量線の電位は、前記画素電極の電位よりも高く設定されている
ことを特徴とする表示素子用基板装置。
【請求項３】
前記ドーピング領域は、複数に分割され、
前記非ドーピング領域は、少なくとも一部が、複数に分割された前記ドーピング領域間を連続するように形成されている
ことを特徴とする請求項１または２記載の表示素子用基板装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、補助容量線との間に補助容量を形成するポリシリコン半導体層を備えた表示素子用基板装置に関する。
【背景技術】
【０００２】
従来、例えば液晶表示装置などの表示装置においては、表示特性の優れた薄膜トランジスタ(ＴＦＴ)などのスイッチング素子をマトリクス状に配置して各画素電極の電位を個別に変化させるアクティブマトリクス方式によるものが主流である。このような構成では、画素電極の電位の保持を安定させるために、補助容量線(Ｃｓ線)と、この補助容量線に対向して配置されたポリシリコン(ｐ−Ｓｉ)半導体層との間で補助容量を構成している。
【０００３】
具体的に、アクティブマトリクス方式の表示装置のアレイ基板は、格子状に配置された複数の走査線および複数の信号線と、各走査線に対応してこれら走査線に平行に配置された補助容量線とを備え、薄膜トランジスタのゲート電極が走査線と接続され、ソース電極がコンタクトを介して信号線と接続され、走査線と信号線との交差部が、層間絶縁膜で絶縁されている。また、薄膜トランジスタのドレイン電極は、コンタクトを介してアルミニウム(Ａｌ)などの導電部材を経て画素電極と電気的に接続されている。さらに、補助容量線と画素電極とが、層間絶縁膜で絶縁されている。また、ポリシリコン半導体層には、ｎ型不純物イオン(ｎ＋)、あるいはｐ型不純物イオン(ｐ＋)が全面にドーピングされている。
【０００４】
そして、このように構成されたアレイ基板に信号電圧と走査電圧を与えると、ポリシリコン半導体層にｎ型不純物イオン(ｐ型不純物イオン)を全面にドーピングした画素において、走査線の電位が高く(低く)なると、薄膜トランジスタのゲート電極に近いポリシリコン層(ｎ型不純物イオン(ｐ型不純物イオン)がドーピングされていない)の上部に電子(ホール(正孔))が存在する層が形成され、薄膜トランジスタのソース−ドレイン間電流が流れやすくなるため、個々の薄膜トランジスタが導通状態、換言すれば低抵抗状態となり、信号電圧がコンタクトを介して補助容量線と交差するポリシリコン半導体層を通り、コンタクトおよび導電部材を介して画素電極に伝わり、この画素電極に、信号電圧に相当した電圧が書き込まれることになる。一方、走査線の電位が低く(高く)なると、薄膜トランジスタのゲート電極に近いポリシリコン層の上部に集まっていた電子(ホール(正孔))は移動し、ポリシリコン層が絶縁体と同様となって、薄膜トランジスタのソース−ドレイン間は電流が流れない。そのため、個々の薄膜トランジスタは非導通状態、換言すれば高抵抗状態となり、画素電極に印加された電圧が保持される。
【０００５】
このように信号電圧と走査電圧とに応じて薄膜トランジスタをオン／オフすることで、画素電極における信号電圧に相当した電圧を制御している。しかしながら、薄膜トランジスタのオフ時には、薄膜トランジスタの漏れ電流、および、画素電極周辺に位置する配線との間に構成される寄生容量などによって、信号電圧に相当する電圧が書き込まれた画素電位に変動が生じる。この画素電位の変動を安定させるために、補助容量線とポリシリコン半導体層との間に補助容量を構成している(例えば、特許文献１参照。)。
【特許文献１】特開２００２−３５９２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の構成のように、ポリシリコン半導体層の全面にイオン不純物をドーピングした場合、このポリシリコン半導体層は、導通状態(低抵抗状態)であり、何もドーピングされていないポリシリコン半導体層よりも通電しやすい状態となっている。
【０００７】
さらに、補助容量線とポリシリコン半導体層との間に位置する層間絶縁膜は非常に薄く、特に、層間絶縁膜の膜厚を全て同一になるように製造しようとすると、不純物イオンをドーピングしたポリシリコン半導体層のエッジ部において、層間絶縁膜の厚みが薄くなる場合がある。
【０００８】
そして、このように層間絶縁膜が非常に薄いと、イオン不純物をドーピングしたポリシリコン半導体層との間に短絡(ショート)が生じるおそれがあり、特にエッジ部において短絡の可能性が高いと考えられる。
【０００９】
また、仮にショートが生じると、配線がつながった状態となり、補助容量線は、不純物イオンをドーピングしたポリシリコン半導体層、導電部材および画素電極と同電位となる。その結果、補助容量線の電位が信号電圧による画素電極電位に影響を及ぼすこととなり、画素不良(映像の表示不良)につながるおそれがある。
【００１０】
本発明は、このような点に鑑みなされたもので、ポリシリコン半導体層のエッジ部において補助容量線との間に仮に短絡が生じても、画素電極電位への影響を抑制できる表示素子用基板装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、基板と、この基板上に互いに交差する格子状に配置された複数の走査線および複数の信号線と、これら走査線と信号線との各交差位置にそれぞれ対応して形成された画素電極と、前記走査線からの信号によりスイッチングされ、前記信号線からの信号に応じた電圧を前記画素電極に書き込み可能なスイッチング素子と、前記走査線のそれぞれに対応してこれら走査線と平行に配置され、前記画素電極に電気的に接続された補助容量線と、この補助容量線に少なくとも一部が対向して配置され、この補助容量線との間に補助容量を形成するポリシリコン半導体層とを具備し、前記ポリシリコン半導体層は、ｎ型不純物イオンが全面にドーピングされ前記画素電極と電気的に接続されたドーピング領域と、このドーピング領域と連続し前記ポリシリコン半導体層の前記補助容量線に対向する位置のエッジ部をなし、前記ｎ型不純物イオンがドーピングされない非ドーピング領域とを備え、前記補助容量線の電位は、前記画素電極の電位よりも低く設定されているものである。
【００１２】
そして、ポリシリコン半導体層に、ｎ型不純物イオンが全面にドーピングされ画素電極と電気的に接続されるドーピング領域と、このドーピング領域に連続してポリシリコン半導体層の補助容量線に対向する位置のエッジ部をなしｎ型不純物イオンがドーピングされない非ドーピング領域とを形成するとともに、補助容量線の電位を、画素電極の電位よりも低く設定する。
【００１３】
また、本発明は、基板と、この基板上に互いに交差する格子状に配置された複数の走査線および複数の信号線と、これら走査線と信号線との各交差位置にそれぞれ対応して形成された画素電極と、前記走査線からの信号によりスイッチングされ、前記信号線からの信号に応じた電圧を前記画素電極に書き込み可能なスイッチング素子と、前記走査線のそれぞれに対応してこれら走査線と平行に配置され、前記画素電極に電気的に接続された補助容量線と、この補助容量線に少なくとも一部が対向して配置され、この補助容量線との間に補助容量を形成するポリシリコン半導体層とを具備し、前記ポリシリコン半導体層は、ｐ型不純物イオンが全面にドーピングされ前記画素電極と電気的に接続されたドーピング領域と、このドーピング領域と連続し前記ポリシリコン半導体層の前記補助容量線に対向する位置のエッジ部をなし、前記ｐ型不純物イオンがドーピングされない非ドーピング領域とを備え、前記補助容量線の電位は、前記画素電極の電位よりも高く設定されているものである。
【００１４】
そして、ポリシリコン半導体層に、ｐ型不純物イオンが全面にドーピングされ画素電極と電気的に接続されたドーピング領域と、このドーピング領域に連続してポリシリコン半導体層の補助容量線に対向する位置のエッジ部をなしｐ型不純物イオンがドーピングされない非ドーピング領域とを形成するとともに、補助容量線の電位を、画素電極の電位よりも高く設定する。
【発明の効果】
【００１５】
本発明によれば、ポリシリコン半導体層のエッジ部において補助容量線との間に仮に短絡が生じても、画素電極と同電位でかつｎ型不純物イオンをドーピングしたドーピング領域に対して補助容量線および非ドーピング領域の電位が低いため、画素電極側と補助容量線側との間で電気が通らず、画素電極電位への影響を抑制できる。
【００１６】
また、本発明によれば、ポリシリコン半導体層のエッジ部において補助容量線との間に仮に短絡が生じても、画素電極と同電位でかつｐ型不純物イオンをドーピングしたドーピング領域に対して補助容量線および非ドーピング領域の電位が高いため、画素電極側と補助容量線側との間で電気が通らず、画素電極電位への影響を抑制できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の第１の実施の形態の表示素子用基板装置の構成を図１ないし図３を参照して説明する。
【００１８】
図３において、11は表示装置としての液晶表示素子であるアクティブマトリクス型の液晶パネルで、この液晶パネル11は、互いに対向配置された対向基板12および表示素子用基板装置としてのアレイ基板13と、これら対向基板12およびアレイ基板13間に挟持されて保持された液晶層14とを有し、対向基板12とアレイ基板13とが、シール部15により互いに貼り合わせられて、複数の画素(副画素)Ｐ(図２)をマトリクス状に有する図示しない四角形状の表示領域が形成されている。
【００１９】
なお、以下、液晶パネル11を透過型のものとして説明するが、反射型、あるいは半透過型などであっても対応できることはいうまでもない。
【００２０】
対向基板12は、液晶パネル11の表示側に位置するもので、透光性を有する絶縁基板であるガラス基板16の一主面上に、例えば図示しない着色層であるカラーフィルタが形成され、このカラーフィルタを覆って対向電極が形成され、かつ、この対向電極を覆って配向膜が形成されている。
【００２１】
カラーフィルタは、１つの画素Ｐに対応して例えば白色を構成する原色であるＲＧＢのいずれか１色が形成され、ＲＧＢの各色が例えば左右方向に順次隣接するストライプ状をなし、隣接する３つの画素Ｐで１つのＲＧＢの画素を形成している。なお、このカラーフィルタは、アレイ基板13側に形成されていてもよい。
【００２２】
一方、アレイ基板13は、図示しないバックライトに対向する液晶パネル11の背面側に位置するもので、図１ないし図３に示すように、例えば透光性および絶縁性を有するガラス基板などの透明基板である表示素子用基板装置本体としてのアレイ基板本体である基板21を備え、この基板21の一主面側に、複数の走査線22およびこの走査線22と対をなす補助容量線23が水平(Ｈ)方向にそれぞれ平行に配置され、複数の信号線24が走査線22および補助容量線23に交差する垂直(Ｖ)方向に平行に配置され、かつ、走査線22と信号線24とのそれぞれの交差位置に、スイッチング素子としての薄膜トランジスタ(ＴＦＴ)25が配設されている。また、基板21の一主面側には、ポリシリコン(ｐ−Ｓｉ)半導体層26が形成されている。
【００２３】
ここで、図２のＡ−Ａ断面図である図１の位置の構成を詳細に説明すると、基板21の一主面上には、上記ポリシリコン半導体層26が形成され、このポリシリコン半導体層26を覆って、層間絶縁膜31が形成され、この層間絶縁膜31上に補助容量線23が形成され、この補助容量線23を覆って層間絶縁膜31上に、シリコン窒化膜(ＳｉＮ)である第１絶縁膜32およびシリコン酸化膜(ＳｉＯ2)である第２絶縁膜33が順次積層され、この第２絶縁膜33上にアルミニウム(Ａｌ)などにより形成されたコンタクト電極である導電部材34が形成され、この導電部材34を覆って第２絶縁膜33上に保護膜であるパッシベーション膜35が形成され、このパッシベーション膜35上に平坦化膜である有機絶縁膜(ＨＲＣ)36が形成され、かつ、この有機絶縁膜36上に、各画素Ｐを構成する画素電極37が形成されている。
【００２４】
また、走査線22は、走査ラインに対して線順次走査をするために選択走査信号(走査電圧)を供給する信号線であり、表示領域の左右方向(水平方向)に沿ってそれぞれ配設されており、この表示領域の一辺の外方に配設された走査線駆動手段としての図示しない走査線駆動ＩＣに電気的に接続されている。
【００２５】
補助容量線23は、例えばモリブデンタングステン(ＭｏＷ)などの導電性の金属部材により形成されており、一端部が、表示領域の一辺の外方に配設された補助容量線駆動手段としての図示しない容量線駆動ＩＣに電気的に接続されている。また、この補助容量線23は、各絶縁膜32，33、パッシベーション膜35および有機絶縁膜36を介して画素電極37に対して絶縁されている。
【００２６】
信号線24は、画像データに対応した電圧である画像信号(信号電圧)を供給するもので、表示領域の上下方向(垂直方向)に沿ってそれぞれ配設され、走査線22との交差部が図示しない層間絶縁膜によって絶縁されており、表示領域の他辺の外方に配設された信号線駆動手段としての図示しない信号線駆動ＩＣに電気的に接続されている。この信号線駆動ＩＣには、例えばデジタルの表示入力信号から液晶層14を駆動するアナログ電圧に変換する図示しないＤＡコンバータ(ＤＡＣ)などが設けられている。
【００２７】
ポリシリコン半導体層26は、薄膜トランジスタ25のソース電極およびドレイン電極をなすトランジスタ領域41と、対応する各補助容量線23と平面視で交差する位置、すなわち各補助容量線23の下部に層間絶縁膜31を介して対向する位置に配置され補助容量線23との間で補助容量を形成する容量形成領域42とを有している。
【００２８】
トランジスタ領域41は、薄膜トランジスタ25のソース領域とドレイン領域とを有し、これらソース領域とドレイン領域との間に、チャネル領域が形成されている。
【００２９】
容量形成領域42は、ｎ型不純物イオン(ｎ＋)あるいはｐ型不純物イオン(ｐ＋)が全面にドーピングされたドーピング領域43と、この不純物イオンがドーピングされない非ドーピング領域44とを備えている。
【００３０】
ドーピング領域43は、図２中の左右方向に長い略四角形状に形成されており、一側部から画素電極37側へと、補助容量線23に交差(直交)する方向に沿って長手状の突出領域である腕部43aが突設され、この腕部43aにおいて、各絶縁膜31，32，33を貫通して形成されたコンタクトホール45を介して導電部材34と電気的に接続されている。なお、この導電部材34は、パッシベーション膜35および有機絶縁膜36を貫通して形成されたコンタクトホール46を介して、画素電極37と電気的に接続されている。
【００３１】
非ドーピング領域44は、容量形成領域42のエッジ部をなすものであり、ドーピング領域43全体の縁部を囲んでこのドーピング領域43と隣接して形成されている。
【００３２】
ここで、補助容量線23は、ドーピング領域43にｎ型不純物イオンをドーピングしている場合には、画素電極37の電位よりも低い電位に設定され、ドーピング領域43にｐ型不純物イオンをドーピングしている場合には、画素電極37の電位よりも高い電位に設定されていることにより、非ドーピング領域44が非導通状態(高抵抗状態)となるように構成されている。
【００３３】
また、補助容量は、液晶層14に蓄積された画像電圧の低下を抑制する、すなわち液晶層14の保持特性を向上するために設けられたもので、補助容量線23とポリシリコン半導体層26との重なりの度合いに応じて、その容量が設定されている。
【００３４】
各薄膜トランジスタ25は、ポリシリコン半導体層26を覆う層間絶縁膜31上に形成された第１絶縁膜32上に走査線22から一体に突設されたゲート電極が配設され、ソース電極がコンタクト電極を介して信号線24に、ドレイン電極が導電部材34を介して画素電極37に、それぞれ電気的に接続され、このドレイン電極と補助容量線23との間に補助容量が接続されている。そして、この薄膜トランジスタ25は、走査線22に入力された走査信号によりゲート電極に電圧が印加されてオンオフ制御され、信号線24に入力された信号を、ドレイン電極からコンタクト電極を介して画素電極37に書き込むことにより、表示領域に所定の画像を表示可能としている。
【００３５】
また、各薄膜トランジスタ25のドレイン電圧、すなわち画素電極電位は、信号線24の電位と、補助容量線23の電位と、液晶層14の液晶容量、補助容量、および、薄膜トランジスタ25内にてゲート電極とソース電極との間に形成される図示しない寄生容量の容量比とにより決定され、各画素Ｐで表示される画像の階調は、画素電極電位と対向電極の対向電位との電位差で決定される。
【００３６】
また、液晶層14は、対向基板12の配向膜と、アレイ基板13の配向膜との間に介在されている。
【００３７】
次に、上記第１の実施の形態の作用を説明する。
【００３８】
層間絶縁膜31の全体の膜厚を略同一となるように製造しようとすると、ポリシリコン半導体層26のエッジ部分において、層間絶縁膜31の膜厚が薄くなることがある。そのため、ポリシリコン半導体層26の容量形成領域42の特にエッジ部において、補助容量線23とポリシリコン半導体層26との間で短絡(ショート)が生じるおそれがある。
【００３９】
そこで、本実施の形態では、ポリシリコン半導体層26の容量形成領域42に、ｎ型不純物イオン(ｐ型不純物イオン)が全面にドーピングされ画素電極37と電気的に接続されるドーピング領域43と、ポリシリコン半導体層26の補助容量線23に対向する位置のエッジ部をなしｎ型不純物イオン(ｐ型不純物イオン)がドーピングされない非ドーピング領域44とを形成するとともに、補助容量線23の電位を、画素電極37の電位よりも低く(高く)設定するように制御する構成とした。
【００４０】
この結果、ポリシリコン半導体層26のエッジ部において補助容量線23との間に仮に短絡が生じても、画素電極37と同電位でかつｎ型不純物イオン(ｐ型不純物イオン)をドーピングしたドーピング領域43に対して補助容量線23および非ドーピング領域44の電位が低い(高い)ため、画素電極37側と補助容量線23側との間で電気が通らず、画素電極37の電位への影響を抑制でき、画素不良(映像の表示不良)を抑制できる。
【００４１】
次に、第２の実施の形態を図４および図５を参照して説明する。なお、上記第１の実施の形態と同様の構成および作用については、同一符号を付してその説明を省略する。
【００４２】
この第２の実施の形態は、上記第１の実施の形態において、ポリシリコン半導体層26の容量形成領域42のドーピング領域43が、図５中の左右に、第１領域51と第２領域52とに２分割されているものである。
【００４３】
第１領域51は、平面視で四角形状の第１領域本体51aと、この第１領域本体51aの第２領域52側の角部から補助容量線23に対して交差(直交)する方向へと突出し、補助容量線23の外部でトランジスタ領域41と連続する長手状の第１突出領域である腕部51bとを備えている。
【００４４】
一方、第２領域52は、平面視で四角形状の第２領域本体52aと、この第２領域本体52aの第１領域51側の角部から補助容量線23に対して交差(直交)する方向へと腕部51bに平行に突出し、補助容量線23の外部でトランジスタ領域41と連続する長手状の第２突出領域である腕部52bとを備えている。したがって、第１領域51と第２領域52とは、図５中の左右方向に互いに対称に形成されている。
【００４５】
また、非ドーピング領域44は、各領域本体51a，52aの周囲に形成されているとともに、各領域51，52間において、各腕部51b，52b間を左右に連続するように形成されている。すなわち、非ドーピング領域44は、各領域51，52間に、補助容量線23と交差(直交)する方向に沿って長手状に形成された連続領域44aを備えている。
【００４６】
ここで、図５のＢ−Ｂ断面図である図４の位置の構成を詳細に説明すると、基板21の一主面上には、ポリシリコン半導体層26が形成され、このポリシリコン半導体層26を覆って、層間絶縁膜31が形成され、この層間絶縁膜31上全体を覆って補助容量線23が形成され、この補助容量線23を覆って絶縁膜32，33が順次積層され、第２絶縁膜33上に導電部材34が形成され、この導電部材34を覆って第２絶縁膜33上にパッシベーション膜35が形成され、このパッシベーション膜35上に有機絶縁膜36が形成されている。さらに、ポリシリコン半導体層26の各領域本体51a，52aおよび腕部51b，52bの間および両側のエッジ部に、非ドーピング領域44の連続領域44aが位置している。
【００４７】
そして、ポリシリコン半導体層26の容量形成領域42に、ｎ型不純物イオン(ｐ型不純物イオン)が全面にドーピングされ画素電極37と電気的に接続されるドーピング領域43と、ポリシリコン半導体層26の補助容量線23に対向する位置のエッジ部をなしｎ型不純物イオン(ｐ型不純物イオン)がドーピングされない非ドーピング領域44とを形成するとともに、補助容量線23の電位を、画素電極37の電位よりも低く(高く)設定するように制御する構成とすることにより、上記第１の実施の形態と同様の作用効果を奏することができる。
【００４８】
また、非ドーピング領域44の一部である連続領域44aを、ドーピング領域43の分割された各領域51，52間を連続するように形成することにより、個々の領域51，52の周囲に非ドーピング領域を形成する場合よりもポリシリコン半導体層26のエッジ部を減らすことができ、補助容量線23と交差するポリシリコン半導体層26のエッジ部で生じるおそれがある短絡の可能性を、より抑制できる。
【００４９】
なお、上記各実施の形態において、アレイ基板13は、液晶パネル11だけでなく、例えば有機ＥＬ表示素子などの表示素子に用いることも可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態の表示素子用基板装置を示す図２のＡ−Ａ断面図である。
【図２】同上表示素子用基板装置の各画素を示す平面図である。
【図３】同上表示素子用基板装置の縦断面図である。
【図４】本発明の第２の実施の形態の表示素子用基板装置を示す図５のＢ−Ｂ断面図である。
【図５】同上表示素子用基板装置の各画素を示す平面図である。
【符号の説明】
【００５１】
13    表示素子用基板装置としてのアレイ基板
21    基板
22    走査線
23    補助容量線
24    信号線
25    スイッチング素子としての薄膜トランジスタ
26    ポリシリコン半導体層
37    画素電極
43    ドーピング領域
44    非ドーピング領域
【図１】
2010156861.tif 000003
【図２】
2010156861.tif 000004
【図３】
2010156861.tif 000005
【図４】
2010156861.tif 000006
【図５】
2010156861.tif 000007