(57)【要約】【課題】工程数の増大を抑制しつつ、捕獲させた電荷を安定して保持させることが可能な不揮発性半導体記憶装置を提供する。【解決手段】選択トランジスタＴｒ１およびメモリトランジスタＴｒ２を半導体基板１上に横方向に並べて形成することでＦＡＭＯＳを構成し、メモリトランジスタＴｒ２のフローティングゲート電極５ｃは、選択トランジスタＴｒ１のサイドウォール５ａ、５ｂに使用されているのと同一のシリコン窒化膜から構成する。【選択図】      図１
2010171143.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリを搭載する半導体装置において、
前記不揮発性メモリは、
ゲート絶縁膜上に形成された制御ゲート電極が設けられた選択トランジスタと、
前記選択トランジスタの横に配置され、前記ゲート絶縁膜上に形成されたシリコン窒化膜がフローティングゲート電極として設けられたメモリトランジスタとを備えることを特徴とする不揮発性メモリを搭載する半導体装置。
【請求項２】
前記制御ゲート電極の側壁に形成され、前記シリコン窒化膜にて構成されたサイドウォールをさらに備えることを特徴とする請求項１に記載の不揮発性メモリを搭載する半導体装置。
【請求項３】
前記選択トランジスタおよび前記メモリトランジスタの不純物導入層の表層ならびに前記制御ゲート電極の表層に形成されたサリサイド層をさらに備えることを特徴とする請求項２に記載の不揮発性メモリを搭載する半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に制御ゲート電極を形成する工程と、
前記制御ゲート電極の側壁にシリコン窒化膜からなるサイドウォールを形成するとともに、前記制御ゲート電極の横に間隔を空けて配置された前記シリコン窒化膜からなるフローティングゲート電極を前記ゲート絶縁膜上に形成する工程と、
前記制御ゲート電極および前記フローティングゲート電極の横に配置された不純物導入層を前記半導体基板に形成する工程と、
前記制御ゲート電極の表層および前記不純物導入層の表層にサリサイド層を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
メモリ形成領域およびロジック形成領域が設けられた半導体基板上にゲート絶縁膜を形成する工程と、
前記メモリ形成領域のゲート絶縁膜上に制御ゲート電極を形成する工程と、
前記メモリ形成領域において、前記制御ゲート電極の側壁にシリコン窒化膜からなるサイドウォールを形成するとともに、前記制御ゲート電極の横に間隔を空けて配置された前記シリコン窒化膜からなるフローティングゲート電極を前記ゲート絶縁膜上に形成し、前記ロジック形成領域において、前記シリコン窒化膜からなるサリサイドブロック層を形成する工程と、
前記シリコン窒化膜をマスクとしてサリサイド化を行う工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリを搭載する半導体装置および不揮発性半導体記憶装置の製造方法に関し、特に、フローティングゲート電極が選択トランジスタの横に配置されたＦＡＭＯＳ（Ｆｌｏａｔｉｎｇ  ｇａｔｅ  Ａｖａｌａｎｃｈｅ−ｉｎｊｅｃｔｉｏｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に適用して好適なものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一種として、フローティングゲート電極が設けられたＦＡＭＯＳがある。このフローティングゲート電極を配置する方法として、選択トランジスタの制御ゲート下にフローティングゲート電極を配置する方法と、選択トランジスタの制御ゲートの横にフローティングゲート電極を配置する方法がある。
【０００３】
選択トランジスタの制御ゲート下にフローティングゲート電極を配置する方法は、メモリアレイの高集積化を図ることが可能となることから、容量の大きなメモリに用いられるのが一般的である。
【０００４】
一方、選択トランジスタの制御ゲート電極の横にフローティングゲート電極を配置する方法は、少ない工程数でメモリを作製することが可能なことから、数ビット程度の容量で十分な周辺回路として混載されるのが一般的である。この方法では工程数を削減するために、制御ゲート電極およびフローティングゲート電極の材料として、多結晶シリコンが用いられる。また、これらの制御ゲート電極およびフローティングゲート電極は、同一のゲート酸化膜上に同時に一括して形成される。
【０００５】
また、例えば、特許文献１には、従来のＥＰＲＯＭやＥＥＰＲＯＭと異なる原理で動作する半導体メモリを実現するために、ゲート電極のドレイン領域側の端部とゲート絶縁膜との間にＳｉ３Ｎ４膜またはフローティングゲートを形成する方法が開示されている。
【０００６】
しかしながら、多結晶シリコンからなるフローティングゲート電極を制御ゲート電極とともに同一のゲート酸化膜上に一括して形成する方法では、ゲート酸化膜に欠陥があると、フローティングゲート電極に蓄積されたチャージが抜けてしまい、情報を保持することができなくなるという問題があった。
【０００７】
また、特許文献１に開示された方法では、Ｓｉ３Ｎ４膜またはフローティングゲート上にゲート電極を形成する必要があり、工程数が増大するという問題があった。
【０００８】
【特許文献１】特開平４−２８６１６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、工程数の増大を抑制しつつ、捕獲させた電荷を安定して保持させることが可能な不揮発性メモリを搭載する半導体装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、本発明の一態様によれば、ゲート絶縁膜上に形成された制御ゲート電極が設けられた選択トランジスタと、前記選択トランジスタの横に配置され、前記ゲート絶縁膜上に形成されたシリコン窒化膜がフローティングゲート電極として設けられたメモリトランジスタとを備えることを特徴とする不揮発性メモリを搭載する半導体装置を提供する。
【００１１】
また、本発明の一態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に制御ゲート電極を形成する工程と、前記制御ゲート電極の側壁にシリコン窒化膜からなるサイドウォールを形成するとともに、前記制御ゲート電極の横に間隔を空けて配置された前記シリコン窒化膜からなるフローティングゲート電極を前記ゲート絶縁膜上に形成する工程と、前記制御ゲート電極および前記フローティングゲート電極の横に配置された不純物導入層を前記半導体基板に形成する工程と、前記制御ゲート電極の表層および前記不純物導入層の表層にサリサイド層を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【００１２】
また、本発明の一態様によれば、メモリ形成領域およびロジック形成領域が設けられた半導体基板上にゲート絶縁膜を形成する工程と、前記メモリ形成領域のゲート絶縁膜上に制御ゲート電極を形成する工程と、前記メモリ形成領域において、前記制御ゲート電極の側壁にシリコン窒化膜からなるサイドウォールを形成するとともに、前記制御ゲート電極の横に間隔を空けて配置された前記シリコン窒化膜からなるフローティングゲート電極を前記ゲート絶縁膜上に形成し、前記ロジック形成領域において、前記シリコン窒化膜からなるサリサイドブロック層を形成する工程と、前記シリコン窒化膜をマスクとしてサリサイド化を行う工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、工程数の増大を抑制しつつ、捕獲させた電荷を安定して保持させることが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００１５】
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
図１において、半導体基板１には、素子分離層２が形成されている。なお、半導体基板１の材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択することができる。また、素子分離層２としては、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いるようにしてもよいし、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）構造を用いるようにしてもよい。
【００１６】
そして、素子分離層２にて分離された半導体基板１のアクティブ領域には、選択トランジスタＴｒ１およびメモリトランジスタＴｒ２が横方向に並べて形成されている。ここで、選択トランジスタＴｒ１には、ゲート絶縁膜３を介して半導体基板１上に形成された制御ゲート電極４が設けられている。そして、制御ゲート電極４の側壁には、サイドウォール５ａ、５ｂが形成されている。そして、制御ゲート電極４の横には、ＬＤＤ層６ａ、６ｂを介して半導体基板１に形成された不純物導入層７ａ、７ｂが配置されている。
【００１７】
なお、ゲート絶縁膜３の材料としては、例えば、熱酸化膜を用いることができる。また、制御ゲート電極４の材料としては、例えば、多結晶シリコンを用いることができる。また、サイドウォール５ａ、５ｂは、シリコン窒化膜から構成することができる。
【００１８】
また、メモリトランジスタＴｒ２には、ゲート絶縁膜３を介して半導体基板１上に形成されたフローティングゲート電極５ｃが設けられている。そして、フローティングゲート電極５ｃの横には、半導体基板１に形成された不純物導入層７ｂ、７ｃが形成され、不純物導入層７ｂは選択トランジスタＴｒ１と共有されている。ここで、フローティングゲート電極５ｃは、サイドウォール５ａ、５ｂに使用されているのと同一のシリコン窒化膜から構成する。
【００１９】
そして、不純物導入層７ａ〜７ｃおよび制御ゲート電極４の表層には、サリサイド層８ａ〜８ｄがそれぞれ形成されている。なお、サリサイド形成用の金属膜としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。
【００２０】
そして、書き込み時には、選択トランジスタＴｒ１をオンさせることで、不純物導入層７ａ、７ｃ間に電流を流し、その時に発生したホットキャリアをフローティングゲート電極５ｃに注入する。
また、読み出し時には、選択トランジスタＴｒ１をオンさせた状態で、不純物導入層７ａ、７ｃ間に電流が流れるかどうかを検出することで、フローティングゲート電極５ｃに情報が書き込まれているかどうかを判別する。
また、消去時には、フローティングゲート電極５ｃに紫外線を照射することで、フローティングゲート電極５ｃに保持されているキャリアを追い出す。
【００２１】
ここで、サイドウォール５ａ、５ｂに使用されているのと同一のシリコン窒化膜からフローティングゲート電極５ｃを構成することにより、ゲート絶縁膜３に欠陥がある場合においても、フローティングゲート電極５ｃに蓄積されたチャージが抜け出すのを防止することが可能となるとともに、フローティングゲート電極５ｃを形成するために独自の膜を積層する必要がなくなる。このため、工程数の増大を抑制しつつ、捕獲させた電荷をフローティングゲート電極５ｃに安定して保持させることが可能となり、コストアップを抑制しつつ、ＦＡＭＯＳの信頼性を向上させることが可能となる。
【００２２】
図２〜図５は、本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
図２において、半導体基板１に素子分離層２を形成する。そして、半導体基板１の熱酸化を行うことにより、半導体基板１上にゲート絶縁膜３を形成する。
【００２３】
次に、ＣＶＤなどの方法を用いることにより、ゲート絶縁膜３上に多結晶シリコン膜を積層する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、ゲート絶縁膜３上に制御ゲート電極４を形成する。そして、Ｂ、Ｐ、Ａｓなどの不純物を半導体基板１に選択的にイオン注入することにより、制御ゲート電極４の両側に配置されたＬＤＤ層６ａ、６ｂを半導体基板１に形成する。
【００２４】
次に、図３に示すように、ＣＶＤなどの方法を用いることにより、制御ゲート電極４が覆われるようにしてゲート絶縁膜３上にシリコン窒化膜５を積層する。そして、フォトリソグラフィー技術を用いることにより、図１のフローティングゲート電極５ｃに対応したレジストパターンＲをシリコン窒化膜５上に形成する。
【００２５】
次に、図４に示すように、レジストパターンＲをマスクとして、ＲＩＥなどの異方性エッチングＥをシリコン窒化膜５に行うことにより、制御ゲート電極４の側壁にサイドウォール５ａ、５ｂを形成するとともに、制御ゲート電極４の横に間隔を空けて配置されたフローティングゲート電極５ｃをゲート絶縁膜３上に形成する。
【００２６】
次に、図５に示すように、フローティングゲート電極５ｃ上からレジストパターンＲを除去する。そして、制御ゲート電極４、サイドウォール５ａ、５ｂおよびフローティングゲート電極５ｃをマスクとして、Ｂ、Ｐ、Ａｓなどの不純物を半導体基板１に選択的にイオン注入することにより、制御ゲート電極４およびフローティングゲート電極５ｃの両側に配置された不純物導入層７ａ〜７ｃを半導体基板１に形成する。
【００２７】
次に、図１に示すように、不純物導入層７ａ〜７ｃ上のゲート絶縁膜３を除去することにより、不純物導入層７ａ〜７ｃの表面を露出させる。そして、スパッタや蒸着などの方法を用いることにより、サリサイド形成用の金属膜を制御ゲート電極４および不純物導入層７ａ〜７ｃ上に形成する。
【００２８】
そして、シリサイド形成用の金属膜が形成された半導体基板１の熱処理を行うことにより、シリサイド形成用の金属膜をその下地の半導体と反応させ、不純物導入層７ａ〜７ｃおよび制御ゲート電極４の表層にサリサイド層８ａ〜８ｄをそれぞれ形成する。そして、不純物導入層７ａ〜７ｃおよび制御ゲート電極４の表層にサリサイド層８ａ〜８ｄがそれぞれ形成されると、未反応の金属膜を半導体基板１上から除去する。
【００２９】
これにより、サイドウォール５ａ、５ｂに使用されているのと同一のシリコン窒化膜５からフローティングゲート電極５ｃを構成することができ、工程数の増大を抑制しつつ、捕獲させた電荷をフローティングゲート電極５ｃに安定して保持させることが可能となる。
【００３０】
なお、サイドウォール５ａ、５ｂおよびフローティングゲート電極５ｃは、図１の選択トランジスタＴｒ１およびメモリトランジスタＴｒ２が搭載されるロジック回路などのサリサイド工程で使用されるサリサイドブロックと同時に形成してもよい。このサリサイドブロックは、ロジック回路などのサリサイド工程において、静電保護素子や中抵抗ポリシリコン抵抗などの作製時に使用することができる。
【００３１】
図６は、図１の不揮発性半導体記憶装置が適用された半導体装置の概略構成を示す斜視図である。
図６において、半導体チップ１１には、ＣＭＯＳロジック回路１２が形成され、ＣＭＯＳロジック回路１２の周辺回路として不揮発性メモリ１３が混載されている。ここで、不揮発性メモリ１３には、メモリセルアレイ１０１、センスアンプ１０２、カラムデコーダ１０３、ロウデコーダ１０４および制御回路１０５が設けられている。
【００３２】
なお、メモリセルアレイ１０１は、図１の選択トランジスタＴｒ１およびメモリトランジスタＴｒ２を用いて構成することができる。また、不揮発性メモリ１３は、車載機器のアナログ特性をトリミングしたり、チップＩＤを記憶したりするＥＰＲＯＭとして用いることができる。また、不揮発性メモリ１３の容量は数ビット程度に設定することができる。
【００３３】
一方、センスアンプ１０２、カラムデコーダ１０３、ロウデコーダ１０４および制御回路１０５は、ＣＭＯＳロジック回路１２を構成する電界効果トランジスタと同様の電界効果トランジスタを用いて構成することができる。
【００３４】
これにより、ＣＭＯＳロジック回路１２の製造工程内で不揮発性メモリ１３を半導体チップ１１に形成することができ、不揮発性メモリ１３を形成するための独自の工程を追加する必要がなくなる。このため、ＣＭＯＳロジック回路１２が形成された半導体チップ１１に不揮発性メモリ１３を混載した場合においても、不揮発性メモリ１３の信頼性を向上させつつ、工程数の増大を抑制することができる。
【００３５】
また、車載機器のアナログ特性をトリミングしたり、チップＩＤを記憶したりするＥＰＲＯＭとして不揮発性メモリ１３を用いることにより、不揮発性メモリ１３の容量を数ビット程度で済ませることができ、選択トランジスタＴｒ１の制御ゲート電極４の横にフローティングゲート電極５ｃを配置した場合においても、半導体チップ１１のチップ面積の増大を抑制することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】図１の不揮発性半導体記憶装置が適用された半導体装置の概略構成を示す斜視図。
【符号の説明】
【００３７】
Ｔｒ１  選択トランジスタ、Ｔｒ２  メモリトランジスタ、１  半導体基板、２  素子分離層、３  ゲート絶縁膜、４  制御ゲート電極、５ａ、５ｂ  サイドウォール、５ｃ  フローティングゲート電極、６ａ、６ｂ  ＬＤＤ層、７ａ〜７ｃ  不純物導入層、８ａ〜８ｄ  サリサイド層、１１  半導体チップ、１２  ＣＭＯＳロジック回路、１３  不揮発性メモリ、１０１  メモリセルアレイ、１０２  センスアンプ回路、１０３  カラムデコーダ回路、１０４  ロウデコーダ回路、１０５  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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