(57)【要約】【課題】電源ラインに静電気等によるサージが印加された際に、電源ラインとほぼ同等な電位変化を起こすノードの電位変化をトリガにスイッチを作動させて集積回路内部の素子の破壊を防止するCMOSの集積回路を提供する。【解決手段】静電破壊防止放電回路300は、NMOSFET Qe(310)を有し、出力用PDMOSトランジスタ Qo(110)のゲートに繋がるゲート端子ノードVgp(222)と放電用NMOSFET Qe(310)のゲートをコンデンサCe(320)で結合させ、さらに放電用NMOSFET Qe(310)のドレインを出力用PDMOSトランジスタ Qo(110)のゲートに繋がるゲート端子ノードVgp(222)に接続する。また放電用NMOSFET Qe(310)が定常時は動作しないように放電用NMOSFET Qe(310)のゲート・グランド間にプルダウン抵抗Re(330)を有する。【選択図】図１
2010067894.tif 000002
【特許請求の範囲】
【請求項１】
CMOSの集積回路において、電源ラインまたはこれと同等な電位変化を起こすノードの電位変化をトリガとして動作する放電スイッチを備え、前記電源ラインにサージが印加された場合、前記放電スイッチを動作させて回路内部の素子を前記サージによる電圧から保護するようにしたことを特徴とするCMOSの集積回路。
【請求項２】
前記放電スイッチは、ＮチャネルMOSFETで構成され、該MOSFETのゲート端子は前記電源ラインまたはこれと同等な電位変化を起こすノードとコンデンサにより結合され、また前記MOSFETのドレイン端子は前記電源ラインと同等な電位変化を起こすノードに接続されていることを特徴とする請求項１に記載のCMOSの集積回路。
【請求項３】
前記放電スイッチを構成する前記ＮチャネルMOSFETのゲート端子とグランドとの間にプルダウン抵抗を備えていることを特徴とする請求項２に記載のCMOSの集積回路。
【請求項４】
前記CMOSの集積回路はオペアンプおよび該オペアンプの出力端子がゲートに接続される出力トランジスタを有し、
前記オペアンプは差動段，出力段および帰還抵抗と帰還容量の直列回路からなる帰還回路を有し、
前記帰還回路は、前記オペアンプの出力端子となる前記出力段の出力端子および前記差動段の出力端子の間に接続され、
前記放電スイッチを構成する前記ＮチャネルMOSFETのドレイン端子は、前記オペアンプの出力端子に接続されていることを特徴とする請求項１ないし３のいずれか１項に記載のCMOSの集積回路。
【請求項５】
前記請求項１ないし４のいずれか１項に記載のCMOSの集積回路を含んで成るシリーズレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、CMOSの集積回路において、電源ラインに静電気等によるサージが印加された際に、当該集積回路内部の素子をサージ電圧から保護するようにしたCMOSの集積回路に関するものである。
【背景技術】
【０００２】
CMOSの集積回路、例えばCMOSプロセスで構成されるレギュレータ回路、において、電源（VCC）ラインに静電気等のサージが印加された場合、回路を構成する素子の耐圧を超えてしまい、破壊に至る場合がある。
【０００３】
図２は、従来のCMOSの集積回路の構成を示す図である。図２に示す従来のCMOSの集積回路400は、具体的にはCMOSプロセスで構成されるシリーズレギュレータ回路を構成しており、出力用ＰチャネルDMOS (P-channel Double diffused Metal Oxide Semiconductor：PDMOSと略称する)トランジスタ Qo(410)を介して出力電流を負荷418に供給するものであるが、電源（VCC）１または負荷418の変動に対して出力電圧(VREG)４が一定となるように制御する制御系を備えている。
【０００４】
この制御系は、負荷418に印加される出力電圧(VREG)４をノード417経由で分圧抵抗Ｒ１(419)，Ｒ２(420)からなる分圧回路の接続点421から分圧電圧として取り出し、オペアンプ部500の差動入力段510の差動対を構成するPチャネルMOSFET (以下、PMOSFETと記す)513のゲートに入力する。差動対の一方のPMOSFET 512のゲートには基準電圧(VREF)２が供給されており、基準電圧(VREF)２と上記分圧電圧とを比較し、基準電圧(VREF)２が大きい場合は、出力用PDMOSトランジスタ Qo(410)の出力電流を増加させて出力電圧(VREG)４を高くするよう制御し、上記分圧電圧が大きい場合は、出力用PDMOSトランジスタ Qo(410)の出力電流を減少させて出力電圧(VREG)４を低くするよう制御するものである。このような制御系を有するシリーズレギュレータ回路は、下記特許文献１にも詳しく説明されている。
【０００５】
オペアンプ部500の差動入力段510は電源（VCC）１のラインに接続され、差動対を構成するPMOSFET 512，513のソースに定電流を供給する定電流源511と、PMOSFET 512，513からなる差動対およびPMOSFET 512，513に等しい電流を流す２つのNチャネルMOSFET(以下、NMOSFETと略す) 516，517からなるカレントミラー回路、を有している。
【０００６】
また、オペアンプ部500は、抵抗Rg(521)とNMOSFET Qn(524)からなる出力段520と、差動入力段510と出力段520の間に接続された位相補償用のフィードバックコンデンサCfb(532)および位相補償用のフィードバック抵抗Rfb(531)からなる帰還回路も有している。
【０００７】
差動入力段510の出力部となるPMOSFET 513のドレインとNMOSFET 517のドレインとの接続部514は、位相補償用のフィードバックコンデンサCfb(532)および位相補償用のフィードバック抵抗Rfb(531)を経由して出力段520のNMOSFET Qn(524)のドレインに接続されるとともに、さらにゲート端子ノードVgp(522)を介して出力用PDMOSトランジスタ Qo(410)のゲートに接続される。さらに差動入力段510の出力部となるPMOSFET 513のドレインとNMOSFET 517のドレインとの接続部515は、NMOSFET Qn(524)のゲートに接続される。またNMOSFET Qn(524)のドレインは、抵抗Rg(521)を経由して電源（VCC）１のラインに接続されるとともに、ゲート端子ノードVgp(522)を介して出力用PDMOSトランジスタ Qo(410)のゲートに接続される。なお、ツェナーダイオード422は出力用PDMOSトランジスタ Qo(410)ゲートを高電圧から保護するために設けられている。
【０００８】
電源ラインに静電気等によるサージが印加された時に集積回路内の素子を保護するために、図２に示す従来のCMOSの集積回路400においては、回路を構成している出力用PDMOSトランジスタ Qo(410)、および、この出力を制御するNMOSFET Qn(524)などが電源（VCC）１のラインに印加されたサージを自ら導通してしまうことで、回路を構成する素子が破壊されるのを防止している。
【０００９】
これを検証してみると、静電気等によるサージが電源（VCC）１のラインに印加されると、電源（VCC）１のラインにおける電圧が急上昇する（サージ電圧が生じる）。この場合、図２に示す従来のCMOSの集積回路400においては、以下のメカニズムにより、電源（VCC）１のラインに重畳されたサージを放電するようにしている。すなわち、
(１) サージ電圧はそのまま出力用PDMOSトランジスタ Qo(410)のソース電位となる一方、出力用PDMOSトランジスタ Qo(410)のゲート電位は、サージ電圧が出力用PDMOSトランジスタ Qo(410)のゲート・ソース間容量Cgs(404) ，ゲート・ドレイン間容量Cgd(402)および容量Cg(406)で分圧された電圧となることにより、出力用PDMOSトランジスタ Qo(410)がオンする。つまり、電源（VCC）１のラインにおける電圧が急上昇することにより出力用PDMOSトランジスタ Qo(410)のソース電位は直ちに上昇するが、出力用PDMOSトランジスタ Qo(410)のゲート電位はコンデンサCgs(404)，Cgd(402)，Cg(406)の分圧となるため、電源（VCC）１のラインにおける電圧と同等な電位変化を起こすものの、ソース電位ほど上がらない。これにより、出力用PDMOSトランジスタ Qo(410)のソース・ゲート間電圧が増大して出力用PDMOSトランジスタ Qo(410)がオンし、負荷418に対して電流を流す。なお、容量Cgs(404)は、出力用PDMOSトランジスタ Qo(410)のゲート容量を含んでいるものとする。また容量Cg(406)は、NMOSFET Qn(524)を取り巻く浮遊容量を表すものである。
【００１０】
(２) 電源（VCC）１のラインにおける急上昇した電圧から抵抗Rg(521)、位相補償用のフィードバック抵抗Rfb(531)、位相補償用のフィードバックコンデンサCfb(532)を経由してNMOSFET Qn(524)のゲート電圧が上昇してNMOSFET Qn(524)がオンし、抵抗Rg(521)経由で電源（VCC）１のラインから電流をグランド（GND）３に流し、さらにゲート端子ノードVgp(522)の電圧を降下させる。これにより、出力用PDMOSトランジスタ Qo(410)がさらにオンする。
【特許文献１】特開２００６−３１８２０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のCMOSの集積回路400においては、電源ラインに重畳したサージから回路素子の破壊を防止するために当該集積回路の出力電流を増大させていたが、出力電流を増大させた場合、出力用PDMOSトランジスタ Qo(410)のサイズを大きくする必要がある。この場合、ゲート・ドレイン容量Cgs(404)が大きくなり、さらに系の安定化のためにフィードバック抵抗Rfb(531)、フィードバックコンデンサCfb(532)の大型化が必要となる。ゲート・ドレイン容量Cgs(404)が大きくなると、ゲート端子ノードVgp(522)は電源（VCC）１に追従しやくなり、出力用PDMOSトランジスタ Qo(410)はオンしづらくなる。
【００１２】
また系の安定化では、一般にフィードバック抵抗Rfb(531)とフィードバックコンデンサCfb(532)との積を大きくするが、集積回路中のコンデンサ容量の大型化は集積回路の面積への影響が大きいため、フィードバック抵抗Rfb(531)を大きくするのが現実的である。しかしフィードバック抵抗Rfb(531)が大きくなることでNMOSFET Qn(524)のゲート端子へのインピーダンスが増大し、電源（VCC）１およびゲート端子ノードVgp(522)の変動がNMOSFET Qn(524)のゲートに伝わりづらくなり、その結果、NMOSFET Qn(524)がオンしづらくなる。このため、NMOSFET Qn(524)に過大なサージ電圧が印加され、破壊に至る場合があるという課題があった。
【００１３】
そこで本発明は、電源ラインに静電気等によるサージが印加された際に、電源ラインとほぼ同等な電位変化を起こすノードの電位変化をトリガにスイッチを作動させて集積回路内部の素子の破壊を防止するCMOSの集積回路を提供することを目的とする
【課題を解決するための手段】
【００１４】
本発明のCMOSの集積回路は、CMOSの集積回路の静特性には影響を与えずに、電源ラインに静電気等によるサージが印加された時だけ動作して放電を実行し、集積回路内の素子の破壊を防止するよう構成したものである。
【００１５】
より具体的には、本発明のCMOSの集積回路は、放電用NチャネルMOSFETを有し、出力用PDMOSトランジスタのゲート端子ノードと放電用NチャネルMOSFETのゲートを容量結合させ、さらに放電用NチャネルMOSFETのドレインを出力用PDMOSトランジスタのゲート端子ノードに直結する構成とし、これにより電源ラインに静電気等によるサージが印加された時だけ放電用NチャネルMOSFETがオンして放電動作を実行するものである。また定常時には動作しないように放電用NチャネルMOSFETのゲートにプルダウン抵抗を有する構成としたものである。
【発明の効果】
【００１６】
本発明のCMOSの集積回路によれば、出力用PDMOSトランジスタの出力電流容量の制限やCMOSの集積回路の安定度への影響なしに、電源ラインへの静電気等によるサージを抜く経路を容易に形成することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は、本発明の実施形態に係るCMOSの集積回路の構成を示す図である。図１に示す本発明の実施形態に係るCMOSの集積回路100は、具体的にはCMOSプロセスで構成されるシリーズレギュレータ回路を構成しており、出力用PチャネルDMOS (P-channel Double diffused Metal Oxide Semiconductor：PDMOSと略称する)トランジスタ Qo(110)を介して出力電流を負荷118に供給するものであるが、電源（VCC）１または負荷118の変動に対して出力電圧(VREG)４が一定となるように制御する制御系を備えている。
【００１８】
この制御系は、負荷118に印加される出力電圧(VREG)４をノード117経由で分圧抵抗Ｒ１(119)，Ｒ２(120)からなる分圧回路の接続点121から分圧電圧として取り出し、オペアンプ部200の差動入力段210の差動対を構成するPチャネルMOSFET (以下PMOSFETと記す)213のゲートに入力する。差動対の一方のPMOSFET 212のゲートには基準電圧(VREF)２が供給されており、基準電圧(VREF)２と上記分圧電圧とを比較し、基準電圧(VREF)２が大きい場合は、出力用PDMOSトランジスタ Qo(110)の出力電流を増加させて出力電圧(VREG)４を高くするよう制御し、上記分圧電圧が大きい場合は、出力用PDMOSトランジスタ Qo(110)の出力電流を減少させて出力電圧(VREG)４を低くするよう制御するものである。
【００１９】
オペアンプ部200は、電源（VCC）１のラインに接続され、差動入力段210の差動対を構成するPMOSFET212，213のソースに定電流を供給する定電流源211と、PMOSFET 212，213からなる差動対およびPMOSFET 212，213に等しい電流を流す２つのNチャネルMOSFET(以下、NMOSFETと略す) 216，217からなるカレントミラー回路、を有している。
【００２０】
また、オペアンプ部200は、抵抗Rg(221)とNMOSFET Qn(224)からなる出力段220と、差動入力段210と出力段220の間に接続された位相補償用のフィードバックコンデンサCfb(232)および位相補償用のフィードバック抵抗Rfb(231)からなる帰還回路も有している。
【００２１】
差動入力段210の出力部となるPMOSFET 213のドレインとNMOSFET 217のドレインとの接続部214は、位相補償用のフィードバックコンデンサCfb(232)、位相補償用のフィードバック抵抗Rfb(231)を経由してNMOSFET Qn(224)のドレインに接続されるとともにゲート端子ノードVgp(222)を介して出力用PDMOSトランジスタ Qo(110)のゲートに接続される。さらに差動入力段210の出力部となるPMOSFET 213のドレインとNMOSFET 217のドレインとの接続部215は、NMOSFET Qn(224)のゲートに接続される。またNMOSFET Qn(224)のドレインは、抵抗Rg(221)を経由して電源（VCC）１のラインに接続されるとともに、ゲート端子ノードVgp(222)を介して出力用PDMOSトランジスタ Qo(110)のゲートに接続される。なお、ツェナーダイオード122は出力用PDMOSトランジスタ Qo(110)ゲートを高電圧から保護するために設けられている。
【００２２】
電源ラインに静電気等によるサージが印加された時に集積回路内の素子が破壊されることを防止するために、図１に示す本発明の実施形態に係るCMOSの集積回路100においては、CMOSの集積回路100の静特性には影響を与えずに、電源（VCC）ラインに静電気等によるサージが印加されたときだけ動作して放電を実行する静電破壊防止放電回路300を設けている。
【００２３】
静電破壊防止放電回路300は、放電用NチャネルMOSFET(以下、放電用NMOSFETと略す) Qe(310)を有し、出力用PDMOSトランジスタ Qo(110)のゲートに繋がるゲート端子ノードVgp(222)と放電用NMOSFET Qe(310)のゲートをコンデンサCe(320)で結合させている。ゲート端子ノードVgp(222)ではなく、電源（VCC）１と放電用NMOSFET Qe(310)のゲートをコンデンサCe(320)で結合させてもよい。さらに、放電用NMOSFET Qe(310)のドレインを、出力用PDMOSトランジスタ Qo(110)を制御するNMOSFET Qn(224)のドレインに接続される接続点223経由で、出力用PDMOSトランジスタ Qo(110)のゲートに繋がるゲート端子ノードVgp(222)に接続する。
【００２４】
また静電破壊防止放電回路300は、放電用NMOSFET Qe(310)が定常時は動作しないようにするプルダウン抵抗Re(330)を、放電用NMOSFET Qe(310)のゲート・グランド(GND)間に有する。
【００２５】
次に本発明の実施形態に係るCMOSの集積回路の動作を説明すると、電源（VCC）１のラインの電圧が静電気等に基因するサージにより急上昇した場合（サージ電圧が生じた場合）、出力用PDMOSトランジスタ Qo(110)の図示していないゲート・ソース間容量を介してゲート端子ノードVgp(222)もそれに伴い急上昇する。図２に示す従来のCMOSの集積回路と同様に、ゲート端子ノードVgp(222)には電源（VCC）１のラインにおけるサージ電圧を複数のコンデンサで分圧したものが印加されるから、ゲート端子ノードVgp(222)は電源（VCC）１のラインにおける電圧と同等な電位変化を起こすノードとなる。ゲート端子ノードVgp(222)におけるこの電圧変化が静電破壊防止放電回路300内に設けられているコンデンサCe(320)によって交流的に放電用NMOSFET Qe(310)のゲート端子に伝えられ、結果としてゲート端子における電圧変化が放電用NMOSFET Qe(310)のしきい値電圧を超えると放電用NMOSFET Qe(310)がオンする。
【００２６】
静電破壊防止放電回路300内の放電用NMOSFET Qe(310)がオンすると、放電用NMOSFET Qe(310)は抵抗Rg(221)経由で電源（VCC）１のラインから電流をグランド(GND)３に流すため、出力用PDMOSトランジスタ Qo(110)のゲート端子に直結するゲート端子ノードVgp(222)の電圧が降下する。ゲート端子ノードVgp(222)の電圧が降下すると、出力用PDMOSトランジスタ Qo(110)のゲート電圧が下がるため出力用PDMOSトランジスタ Qo(110)がオンする。したがって、サージにより電源（VCC）１から供給されたエネルギーは共にオンした放電用NMOSFET Qe(310)と出力用PDMOSトランジスタ Qo(110)とにより放電されることになり、従来例のような回路素子の破壊に至る恐れはなくなる。
【００２７】
その一方、定常時には、放電用NMOSFET Qe(310)のゲートにプルダウン抵抗Re(330)を介して所定の電圧が印加されるようにして放電用NMOSFET Qe(310)がオンしないようにしている。
【００２８】
このように本発明の実施形態に係るCMOSの集積回路は、出力用PDMOSトランジスタの出力電流容量の制限やCMOSの集積回路の安定度への影響なしに、電源ラインへの静電気等によるサージを抜く経路を容易に形成することができる。なお、静電破壊防止放電回路300がこのCMOSの集積回路の通常動作に悪影響を与えないようにするために、静電破壊防止放電回路300に用いられるコンデンサCe(320)とプルダウン抵抗Re(330)による遅延が、このCMOSの集積回路の周波数特性に対し十分なマージンを持つよう（遅延を小さくするよう）に設計する必要がある。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態に係るCMOSの集積回路の構成を示す図である。
【図２】従来のCMOSの集積回路の構成を示す図である。
【符号の説明】
【００３０】
１  電源（VCC）
２  基準電圧（VREF）
３  グランド（GND）
４  出力電圧（VREG）
100  CMOSの集積回路
110  出力用PDMOSトランジスタ（Qo）
118  負荷
119  分圧抵抗(Ｒ１)
120  分圧抵抗(Ｒ２)
200  オペアンプ部
210  差動入力段
211  定電流源
220  出力段
221  抵抗（Rg）
222  ゲート端子ノード（Vgp）
224  NチャネルMOSFET(Qn)
231  フィードバック抵抗(Rfb)
232  フィードバックコンデンサ(Cfb)
300  静電破壊防止放電回路
310  放電用NチャネルMOSFET(Qe)
320  コンデンサ（Ce）
330  プルダウン抵抗(Re)
【図１】
2010067894.tif 000003
【図２】
2010067894.tif 000004