(57)【要約】【課題】本発明の目的は高い電界効果移動度と高いＯＮ／ＯＦＦ比を有するアモルファス酸化物半導体を用いて、高精細化が容易で生産性にすぐれた薄膜電界効果型トランジスタ及びその製造方法を提供することにある。【解決手段】基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたアモルファス酸化物半導体層と、前記アモルファス酸化物半導体層上に互いに電気的に離れてソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記ソース電極とドレイン電極との間にあってチャネル部を形成する前記アモルファス酸化物半導体上に、結晶性酸化物からなるエッチングストッパー層を備えた薄膜電界効果型トランジスタとその製造方法。【選択図】なし【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたアモルファス酸化物半導体層と、前記アモルファス酸化物半導体層上に互いに電気的に離れてソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記ソース電極とドレイン電極との間にあってチャネル部を形成する前記アモルファス酸化物半導体上に、結晶性酸化物からなるエッチングストッパー層を備えた薄膜電界効果型トランジスタ。
【請求項２】
前記結晶性酸化物が酸化物半導体であることを特徴とする請求項１に記載の薄膜電界効果型トランジスタ。
【請求項３】
前記結晶性酸化物が少なくとも酸化錫を含有するものであることを特徴とする請求項１又は請求項２に記載の薄膜電界効果型トランジスタ。
【請求項４】
前記結晶性酸化物が少なくとも酸化インジウムおよび酸化錫を含むものであることを特徴とする請求項１又は請求項２に記載の薄膜電界効果型トランジスタ。
【請求項５】
前記アモルファス酸化物半導体層と前記ソース電極及びドレイン電極とは、前記結晶性酸化物からなるチャネルエッチングストッパー層を介して、電気的に接続されていることを特徴とする請求項１〜請求項３のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項６】
前記アモルファス酸化物半導体層が、少なくともゲート絶縁膜側の活性層とソース電極及びドレイン電極側の抵抗層とから成り、前記抵抗層の電気伝導度は前記活性層の電気伝導度より小さいことを特徴とする請求項１〜請求項５のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項７】
前記アモルファス酸化物半導体層がＩｎ、ＧａおよびＺｎからなる群より選ばれる少なくとも１種若しくはこれらの複合酸化物を含むことを特徴とする請求項１〜請求項６のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項８】
基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたアモルファス酸化物半導体層と、前記アモルファス酸化物半導体層上に互いに電気的に離れてソース電極及びドレイン電極を有し、前記ソース電極とドレイン電極との間にあってチャネル部を形成する前記アモルファス酸化物半導体上に、結晶性酸化物からなるエッチングストッパー層を備えた薄膜電界効果型トランジスタの製造方法であって、少なくとも、順に、ゲート電極形成工程、ゲート絶縁膜成膜工程、アモルファス酸化物半導体層成膜工程、エッチングストッパー層成膜工程、アモルファス酸化物半導体層及びエッチングストッパー層のエッチング工程、エッチングストッパー層の結晶化工程、ソース電極及びドレイン電極の成膜工程、及びソース電極及びドレイン電極のエッチングによるパターニング工程を有する薄膜電界効果型トランジスタの製造方法。
【請求項９】
前記アモルファス酸化物半導体層とエッチングストッパー層のエッチング工程が、同一マスクを用いて、同一工程により遂行されることを特徴とする請求項８に記載の薄膜電界効果型トランジスタの製造方法。
【請求項１０】
エッチングストッパー層の結晶化工程が熱処理工程である請求項８又は請求項９に記載の薄膜電界効果型トランジスタの製造方法。
【請求項１１】
エッチングストッパー層の結晶化工程がレーザー照射による結晶化工程である請求項８又は請求項９に記載の薄膜電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、活性層にアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子（以後、「有機ＥＬ素子」と記載する場合がある）は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、および省電力のなど効果が期待されている。
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる薄膜電界効果型トランジスタ（以後の説明で、Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、もしくはＴＦＴと記載する場合がある）のアクティブマトリクス回路により駆動されている。
【０００３】
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
そこで、低温での成膜が可能なアモルファス酸化物半導体、例えば、ＩｎＧａＺｎＯを用いたＴＦＴは、室温成膜が可能であり、フイルム上に作製が可能であるので、フレキシブルデイスプレイ用ＴＦＴとして期待が高まっている。特に、酸化物半導体は高い移動度を得ることができるため、有機ＥＬ素子の画素駆動ＴＦＴとしての期待されている（例えば、特許文献１参照）。
【０００４】
ＴＦＴの構成として、基板上に、順に、ゲート電極、ゲート絶縁膜、活性層、そして活性層上に、ソース電極及びドレイン電極を配置したボトムゲート型構成が知られている。アモルファス酸化物を活性層に用いる場合、アモルファス酸化物は酸によるエッチング液に溶解されやすいため、ボトムゲート構成で、ソース電極及びドレイン電極のパターニングには、酸を用いたウェットエッチング法を用いることができず、リフトオフ法が一般に用いられている。しかしながら、リフトオフ法では高精細のパターニングが困難であること、生産の歩留まりが悪いなどの問題があった。
そこで、アモルファス酸化物活性層を保護してソース電極及びドレイン電極のエッチングする手段が提案されている。例えば、アモルファス酸化物活性層上にエッチングストッパーとして窒化シリコン（ＳｉＮｘ）などゲート絶縁膜と同じ材料をゲート絶縁膜より厚く設けることが開示されている（例えば、特許文献１参照）。該方法では、エッチングストッパーをエッチングするに際しては、酸を用いたウエットエッチングではなく、フッ化炭素ガス（ＣＦ４、ＣＨＦ３ガスなど）を用いたドライエッチングが必要となる。しかしながら、エッチングストッパーのエッチングにドライエッチングを用いると、ドライエッチング時にアモルファス酸化物活性層または基板がダメージを受け、ＴＦＴ特性や均一性の悪化を招いてしまう。  
【特許文献１】特開２００７−１５７９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高い電界効果移動度と高いＯＮ／ＯＦＦ比を有するアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタ及びその製造方法を提供することにある。特に、高精細化が容易で生産性にすぐれた薄膜電界効果型トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の上記課題は下記の手段によって解決された。
＜１＞  基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたアモルファス酸化物半導体層と、前記アモルファス酸化物半導体層上に互いに電気的に離れてソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記ソース電極とドレイン電極との間にあってチャネル部を形成する前記アモルファス酸化物半導体上に、結晶性酸化物からなるエッチングストッパー層を備えた薄膜電界効果型トランジスタ。
＜２＞  前記結晶性酸化物が酸化物半導体であることを特徴とする＜１＞に記載の薄膜電界効果型トランジスタ。
＜３＞  前記結晶性酸化物が少なくとも酸化錫を含有するものであることを特徴とする＜１＞又は＜２＞に記載の薄膜電界効果型トランジスタ。
＜４＞  前記結晶性酸化物が少なくとも酸化インジウムおよび酸化錫を含むものであることを特徴とする＜１＞又は＜２＞に記載の薄膜電界効果型トランジスタ。
＜５＞  前記アモルファス酸化物半導体層と前記ソース電極及びドレイン電極とは、前記結晶性酸化物からなるチャネルエッチングストッパー層を介して、電気的に接続されていることを特徴とする＜１＞〜＜３＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜６＞  前記アモルファス酸化物半導体層が、少なくともゲート絶縁膜側の活性層とソース電極及びドレイン電極側の抵抗層とから成り、前記抵抗層の電気伝導度は前記活性層の電気伝導度より小さいことを特徴とする＜１＞〜＜５＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜７＞  前記アモルファス酸化物半導体層がＩｎ、ＧａおよびＺｎからなる群より選ばれる少なくとも１種若しくはこれらの複合酸化物を含むことを特徴とする＜１＞〜＜６＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜８＞  基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたアモルファス酸化物半導体層と、前記アモルファス酸化物半導体層上に互いに電気的に離れてソース電極及びドレイン電極を有し、前記ソース電極とドレイン電極との間にあってチャネル部を形成する前記アモルファス酸化物半導体上に、結晶性酸化物からなるエッチングストッパー層を備えた薄膜電界効果型トランジスタの製造方法であって、少なくとも、順に、ゲート電極形成工程、ゲート絶縁膜成膜工程、アモルファス酸化物半導体層成膜工程、エッチングストッパー層成膜工程、アモルファス酸化物半導体層及びエッチングストッパー層のエッチング工程、エッチングストッパー層の結晶化工程、ソース電極及びドレイン電極の成膜工程、及びソース電極及びドレイン電極のエッチングによるパターニング工程を有する薄膜電界効果型トランジスタの製造方法。
＜９＞  前記アモルファス酸化物半導体層とエッチングストッパー層のエッチング工程が、同一マスクを用いて、同一工程により遂行されることを特徴とする＜８＞に記載の薄膜電界効果型トランジスタの製造方法。
＜１０＞  エッチングストッパー層の結晶化工程が熱処理工程である＜８＞又は＜９＞に記載の薄膜電界効果型トランジスタの製造方法。
＜１１＞  エッチングストッパー層の結晶化工程がレーザー照射による結晶化工程である＜８＞又は＜９＞に記載の薄膜電界効果型トランジスタの製造方法。
【発明の効果】
【０００７】
本発明によると、高い電界効果移動度と高いＯＮ／ＯＦＦ比を有するアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタ及びその製造方法が提供される。特に、高精細化が容易で生産性にすぐれた薄膜電界効果型トランジスタ及びその製造方法が提供される。特に、本発明による薄膜電界効果型トランジスタ及びその製造方法においては、ソース電極及びドレイン電極が、エッチングによりパターニングすることができるため、生産性が高く、且つ高精細化が容易である。
【発明を実施するための最良の形態】
【０００８】
１．薄膜電界効果型トランジスタ
本発明の薄膜電界効果型トランジスタは、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたアモルファス酸化物半導体層と、前記アモルファス酸化物半導体層上に互いに電気的に離れてソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記ソース電極とドレイン電極との間にあってチャネル部を形成する前記アモルファス酸化物半導体上に、結晶性酸化物からなるエッチングストッパー層を有する。
好ましくは、結晶性酸化物が酸化物半導体である。
好ましくは、前記アモルファス酸化物半導体層と前記ソース電極及びドレイン電極とは、前記結晶性酸化物からなるチャネルエッチングストッパー層を介して、電気的に接続されている。
好ましくは、結晶性酸化物が少なくとも酸化錫を含むものであり、より好ましくは、少なくとも酸化インジウムおよび酸化錫を含むものである。
【０００９】
好ましくは、前記アモルファス酸化物半導体層が、少なくともゲート絶縁膜側の活性層とソース電極及びドレイン電極側の抵抗層とから成り、前記抵抗層の電気伝導度は前記活性層の電気伝導度より小さい。
好ましくは、前記酸化物半導体がＩｎ、ＧａおよびＺｎからなる群より選ばれる少なくとも１種若しくはこれらの複合酸化物を含む。より好ましくは、前記酸化物半導体が前記ＩｎおよびＺｎを含有し、前記抵抗層のＺｎとＩｎの組成比（Ｉｎに対するＺｎの比率Ｚｎ／Ｉｎで表す）が前記活性層のＺｎ／Ｉｎ比より大きい。好ましくは、抵抗層のＺｎ／Ｉｎ比が活性層のＺｎ／Ｉｎ比より３％以上大きく、さらに好ましくは、１０％以上大きい。
【００１０】
好ましくは、前記活性層の電気伝導度が１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。より好ましくは１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。前記抵抗層の電気伝導度は、好ましくは１０−２Ｓｃｍ−１以下、より好ましくは１０−９Ｓｃｍ−１以上１０−３Ｓｃｍ−１未満であり、前記活性層の電気伝導度より小さい。
好ましくは、抵抗層の電気伝導度に対する活性層の電気伝導度の比率（活性層の電気伝導度／抵抗層の電気伝導度）が、１０１以上１０１０以下であり、より好ましくは、１０２以上１０１０以下であり、更に好ましくは、１０２以上１０８以下である。
【００１１】
前記活性層の電気伝導度が１０−４Ｓｃｍ−１を下まわると電界効果移動度としては高移動度が得られず、１０２Ｓｃｍ−１以上ではＯＦＦ電流が増加し、良好なＯＮ／ＯＦＦ比が得られないので、好ましくない。
また、動作安定性の観点から、抵抗層の膜厚が活性層の膜厚より厚いことが好ましい。
より好ましくは、抵抗層の膜厚／活性層の膜厚の比が１を超え１００以下、さらに好ましくは１を超え１０以下である。
また、別の態様として、抵抗層と活性層の間の電気伝導度が連続的に変化している態様も好ましい。
好ましくは、基板が可撓性樹脂基板である。
【００１２】
本発明の薄膜電界効果型トランジスタは、少なくとも下記工程を有する製造方法により製造される。
ゲート電極形成工程→ゲート絶縁膜成膜工程→アモルファス酸化物半導体層成膜工程→エッチングストッパー層成膜工程→アモルファス酸化物半導体層及びエッチングストッパー層のエッチング工程→エッチングストッパー層の結晶化工程→ソース電極及びドレイン電極の成膜工程→ソース電極及びドレイン電極のエッチングによるパターニング工程
【００１３】
好ましくは、アモルファス酸化物半導体層とエッチングストッパー層のエッチング工程は、同一マスクを用いて、同一工程により実施することができる。
エッチングストッパー層の結晶化工程は、熱処理に拠るものである。エッチングストッパー層の結晶化工程の別の好ましい態様は、レーザー照射に拠るものである。
【００１４】
次に、図面を用いて、詳細に本発明を詳細に説明する。
図１〜図３は、本発明の薄膜電界効果型トランジスタの製造方法を工程順に示す模式図である。基板１の上にゲート電極２を成膜し、フォトリソグラフィー法とエッチング法により、パターン化したゲート電極２を形成する（図１ａ）。一方はゲート配線用の電極である。ゲート電極の上に、ゲート絶縁膜３、活性層４、及びエッチングストッパー層６が成膜される（図１ｂ）。次にフォトリソグラフィー法により、ゲート電極上のチャネル形成領域をレジストＲにより被覆する（図１ｃ）。レジストにより保護されていない部分をエッチング処理により除去する（図１ｄ）。
【００１５】
レジストを剥離した後（図１ｅ）、結晶化処理して、エッチングストッパー層を結晶化させる（図１ｆ）。結晶化処理には、素子全体を加熱処理することによって行っても、あるいは、レーザー照射により当該部分のみを加熱しても良い。エッチングストッパー層を形成する結晶性酸化物は、結晶化する前はエッチング液により容易に溶解されるが、結晶化によりエッチング液に対する耐性が強くなる。
【００１６】
次に、ゲート配線用の電極に導通のためのコンタクトホールをゲート絶縁膜に穿った後（図１ｇ）、ソース・ドレイン電極５を蒸着する（図１ｈ）。この段階ではソース・ドレイン電極は隔離されていない。続いて、ソース・ドレイン電極をパターニングするため、フォトリソグラフィー法により、ソース電極、ドレイン電極、及びゲート配線用電極の形成領域をレジストＲにより被覆する（図１ｉ）。エッチング処理とその後にレジストを除去して、パターン化されたソース・ドレイン電極を形成する（図１ｊ）。エッチング処理に際して、活性層４は、エッチングストッパー層６により保護されているので、エッチング処理液に接触することがなく、損傷を受けず、エッチングされずに済む。エッチングストッパー層６が存在しないと、エッチング処理液が活性層４に作用するため、アモルファス酸化物が溶解し、活性層の膜厚が減少してしまう。活性層の膜厚はＴＦＴ特性に大きく影響するので、膜厚減少分が面内で均一でないとＴＦＴ特性も不均一となる。次に保護膜７を成膜し、ドレイン電極及びゲート配線用のコンタクトホールを形成する。
【００１７】
図４〜図６は、本発明の薄膜電界効果型トランジスタの製造方法の別の態様を示す模式図である。基板１１の上にゲート電極１２を成膜し、フォトリソグラフィー法とエッチング法により、パターン化したゲート電極２を形成する（図２ａ）。一方はゲート配線用の電極である。ゲート電極の上に、ゲート絶縁膜１３、及び活性層１４が成膜される（図２ｂ）。次にフォトリソグラフィー法により、ゲート電極上のチャネル形成領域をレジストＲにより被覆する（図２ｃ）。レジストにより保護されていない部分をエッチング処理により除去し、その後、レジストを剥離する（図２ｄ）。その上に、エッチングストッパー層１６を成膜する（図２ｅ）。次にフォトリソグラフィー法により、ゲート電極上のチャネル形成領域をレジストＲにより被覆する（図２ｆ）。レジストにより保護されていない部分をエッチング処理により除去し、その後、レジストを剥離する（図２ｇ）。
【００１８】
結晶化処理して、エッチングストッパー層を結晶化させる（図２ｈ）。結晶化処理には、素子全体を加熱処理することによって行っても、あるいは、レーザー照射により当該部分のみを加熱しても良い。
【００１９】
次に、ゲート配線用の電極に導通のためのコンタクトホールをゲート絶縁膜に穿った後（図２ｉ）、ソース・ドレイン電極５を蒸着する（図２ｊ）。この段階ではソース・ドレイン電極は隔離されていない。続いて、ソース・ドレイン電極をパターニングするため、フォトリソグラフィー法により、ソース電極、ドレイン電極、及びゲート配線用電極の形成領域をレジストＲにより被覆する（図２ｋ）。エッチング処理とその後にレジストを除去して、パターン化されたソース・ドレイン電極を形成する（図２ｌ）。エッチング処理に際して、活性層１４は、エッチングストッパー層１６により保護されているので、エッチング処理液に接触することがなく、損傷を受けず、エッチングされずに済む。エッチングストッパー層１６が存在しないと、エッチング処理液が活性層１４に作用するため、アモルファス酸化物が溶解し、活性層の膜厚が減少してしまう。活性層の膜厚はＴＦＴ特性に大きく影響するので、膜厚減少分が面内で均一でないとＴＦＴ特性も不均一となる。次に保護膜１７を成膜し、ドレイン電極及びゲート配線用のコンタクトホールを形成する。
【００２０】
１）エッチングストッパー層
本発明に於けるエッチングストッパー層は、ソース・ドレイン電極をエッチングによりパターニングする際に、アモルファス酸化物を含有する活性層がエッチング液により浸食され損傷、及びエッチングされるのを防止する層である。
本発明に於けるエッチングストッパー層は、結晶性酸化物を含有する層である。該結晶性酸化物は、アモルファス酸化物であって、加熱等の後処理により結晶化する化合物である。アモルファス状態では、エッチング液により容易に溶解されるが、結晶状態では、難溶解性であり、この特性を利用して、エッチングストッパー層をアモルファス状態で、エッチング処理によりパターニングした後に、加熱処理等により結晶化させ、エッチングストッパー層の耐エッチング性を向上させることにより、耐エッチング膜を形成することができる。このような本発明のエッチングストッパー層を用いることにより、活性層にダメージを与えることなく、エッチングストッパー層をエッチングでき、かつソース・ドレイン電極をエッチングする際のエッチングストッパー機能を持たすことができる。
【００２１】
＜結晶性酸化物＞
本発明のエッチングストッパー層として利用される結晶性酸化物としては、その酸化物のアモルファス状態と結晶状態により、エッチング特性が変化するものが用いられる。アモルファス状態から結晶状態へと変化することにより、耐エッチング性が向上するものが用いられる。
本発明に用いられる具体的な結晶性酸化物の例としては、酸化亜鉛（ＺｎＯ）、酸化ガリウム（Ｇａ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化錫（ＳｎＯ）、酸化インジウム、及びそれら金属を混合して含有する酸化物が挙げられる。好ましくは、酸化錫（ＳｎＯ），酸化錫一酸化亜鉛（ＺＴＯ）、酸化ガリウム−酸化錫一酸化亜鉛（ＧＳＺＯ）、酸化インジウム−酸化錫−酸化サマリウム（ＩＴＳｍＯ）、及び酸化インジウム−酸化錫−酸化亜鉛（ＩＳＺＯ）等の酸化錫および酸化インジウムを含むものであり、更に好ましくは、酸化インジウム錫（ＩＴＯ）である。
【００２２】
＜成膜方法＞
エッチングストッパー層の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って成膜することができる。成膜後の状態では、本発明の酸化物からなるエッチングストッパーはアモルファス状態であることが好ましい。よって、室温成膜であることが好ましい。例えば、ＩＴＯを用いる場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等を室温成膜することによってアモルファスの膜を得ることができる。
【００２３】
成膜した膜は、周知のＸ線回折法によりアモルファス膜であることが確認できる。
また、膜厚は触針式表面形状測定により求めることができる。組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求めることができる。
【００２４】
＜結晶化手段＞
結晶化手段としては、熱処理がある。エッチングストッパーとして用いられる酸化物の結晶化温度が３００℃以下の低温の場合は、ベーク炉によりアニ−ル処理でもいいが、それよりも、結晶化温度が高い場合、また基板として有機プラスチックフィルムの様な可撓性基板を用いた場合は、基板温度を上げないようにする為に、エキシマランプ・アニ−ル、または、レーザー・アニールが好ましく用いられる。
【００２５】
＜膜厚＞
エッチングストッパー層の膜厚は、１ｎｍ以上１０００ｎｍ以下が好ましく、より好ましくは５ｎｍ以上５００ｎｍ以下であり、更に好ましくは１０ｎｍ以上１００ｎｍ以下である。
【００２６】
２）アモルファス酸化物半導体層
本発明に於けるアモルファス酸化物半導体層（以後の説明で、単に「半導体層」と記載する場合がある）は、ソース電極とドレイン電極間に電圧の印加により、電流を導通するチャネルを提供する。該電流は、ゲート電極に印加される電圧によって制御され、スイッチングする機能を果たす。
【００２７】
＜材料＞
本発明に用いられる活性層には、アモルファス酸化物半導体が用いられる。アモルファス酸化物半導体は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。低温で作製可能な良好なアモルファス酸化物半導体としては、Ｉｎを含む酸化物、ＩｎとＺｎを含む酸化物、Ｉｎ、Ｇａ及びＺｎを含有する酸化物であり、組成構造としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）のものが好ましいことが知られている。これらは、キャリアが電子のｎ型半導体である。もちろん、ＺｎＯ・Ｒｈ２Ｏ３、ＣｕＧａＯ２、ＳｒＣｕ２Ｏ２のようなｐ型酸化物半導体を活性層に用いても良い。特開２００６−１６５５２９号公報に開示されている酸化物半導体を用いることもできる。
本発明においては、Ｉｎ、Ｇａ，Ｚｎ及びＳｎよりなる群から選ばれる少なくとも一種を含有するアモルファス酸化物半導体が好ましい。より好ましくは、Ｉｎを含有するアモルファス酸化物半導体である。さらに好ましくは、Ｉｎに加えて、Ｚｎ又はＧａをさらに含有するアモルファス酸化物半導体である。最も好ましくは、Ｉｎに加えて、ＧａとＺｎとをさらに含有するアモルファス酸化物半導体である。
具体的に本発明に係るアモルファス酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含み構成され、結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表されるアモルファス酸化物半導体が好ましい。特に、ＩｎＧａＺｎＯ４がより好ましい。
【００２８】
＜構成＞
本発明における半導体層は、単層であっても複数の層の積層体であっても良い。好ましくは、少なくとも、ゲート絶縁膜に近接した活性層と、ソース電極及びドレイン電極に近接した抵抗層とから構成される。
好ましくは、抵抗層の電気伝導度に対する活性層の電気伝導度の比率（活性層の電気伝導度／抵抗層の電気伝導度）は、１０１以上１０１０以下であり、より好ましくは、１０２以上１０１０以下であり、更に好ましくは、１０２以上１０８以下である。好ましくは、前記活性層の電気伝導度が１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。より好ましくは１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。
抵抗層の電気伝導度は、好ましくは１０−２Ｓｃｍ−１以下、より好ましくは１０−９Ｓｃｍ−１以上１０−３Ｓｃｍ−１以下である。
【００２９】
＜活性層と抵抗層の膜厚＞
抵抗層の膜厚が活性層の膜厚より厚いことが好ましい。より好ましくは、抵抗層の膜厚／活性層の膜厚比が１を越え１００以下、さらに好ましくは１を越え１０以下である。
活性層の膜厚は、１ｎｍ以上１００ｎｍ以下が好ましく、より好ましくは２．５ｎｍ以上３０ｎｍ以下である。抵抗層の膜厚は、５ｎｍ以上５００ｎｍ以下が好ましく、より好ましくは１０ｎｍ以上１００ｎｍ以下である。
【００３０】
上記の構成の活性層及び抵抗層を用いることにより、移動度が１０ｃｍ２／（Ｖ・秒）以上の高い移動度のＴＦＴで、ＯＮ／ＯＦＦ比が１０６以上のトランジスタ特性を実現できる。
【００３１】
＜電気伝導度の調整手段＞
電気伝導度の調整手段としては、活性層及び抵抗層が酸化物半導体である場合は下記の手段を挙げることが出来る。
（１）酸素欠陥による調整
酸化物半導体において、酸素欠陥ができると、キャリア電子が発生し、電気伝導度が大きくなることが知られている。よって、酸素欠陥量を調整することにより、酸化物半導体の電気伝導度を制御することが可能である。酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。ここでいう後処理とは、具体的に１００℃以上の熱処理、酸素プラズマ、ＵＶオゾン処理がある。これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。成膜中の酸素分圧を調整することにより、酸化物半導体の電気伝導度の制御ができることは、特開２００６−１６５５２９号公報に開示されており、本手法を利用することができる。
【００３２】
（２）組成比による調整
酸化物半導体の金属組成比を変えることにより、電気伝導度が変化することが知られている。例えば、ＩｎＧａＺｎ１−ＸＭｇＸＯ４において、Ｍｇの比率が増えていくと、電気伝導度が小さくなることが、特開２００６−１６５５２９号公報に開示されている。また、（Ｉｎ２Ｏ３）１−Ｘ（ＺｎＯ）Ｘの酸化物系において、Ｚｎ／Ｉｎ比が１０％以上では、Ｚｎ比率が増加するにつれ、電気伝導度が小さくなることが報告されている（「透明導電膜の新展開ＩＩ」シーエムシー出版、Ｐ．３４−３５）。これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。  
（３）不純物による調整
酸化物半導体に、Ｌｉ，Ｎａ，Ｍｎ，Ｎｉ，Ｐｄ，Ｃｕ，Ｃｄ，Ｃ，Ｎ，Ｐ等の元素を不純物として添加することにより、電子キャリア濃度を減少させること、つまり電気伝導度を小さくすることが可能であることが、特開２００６−１６５５２９号公報に開示されている。不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。
【００３３】
（４）酸化物半導体材料による調整
上記（１）〜（３）においては、同一酸化物半導体系での電気伝導度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、電気伝導度を変えることができる。例えば、一般的にＳｎＯ２系酸化物半導体は、Ｉｎ２Ｏ３系酸化物半導体に比べて電気伝導度が小さいことが知られている。このように酸化物半導体材料を変えることにより、電気伝導度の調整が可能である。特に電気伝導度の小さい酸化物材料としては、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ３、ＭｇＯ、ＨｆＯ３等の酸化物絶縁体材料が知られており、これらを用いることも可能である。
電気伝導度を調整する手段としては、上記（１）〜（４）の方法を単独に用いても良いし、組み合わせても良い。
【００３４】
＜活性層及び抵抗層の形成方法＞
活性層及び抵抗層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
【００３５】
例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。酸素流量が多いほど電気伝導度を小さくすることができる。
【００３６】
成膜した膜は、周知のＸ線回折法によりアモルファス膜であることが確認できる。
また、膜厚は触針式表面形状測定により求めることができる。組成比は、蛍光Ｘ線（ＸＲＦ）分析法、ＲＢＳ（ラザフォード後方散乱）分析法により求めることができる。
【００３７】
＜電気伝導度＞
本発明における活性層及び抵抗層の電気伝導度について説明する。
電気伝導度とは、物質の電気伝導のしやすさを表す物性値であり、物質のキャリア濃度ｎ、電気素量をｅ、キャリア移動度μとすると物質の電気伝導度σは以下の式で表される。
σ＝ｎｅμ
活性層又は抵抗層がｎ型半導体である時はキャリアは電子であり、キャリア濃度とは電子キャリア濃度を、キャリア移動度とは電子移動度を示す。同様に活性層がｐ型半導体ではキャリアは正孔であり、キャリア濃度とは、正孔キャリア濃度を、キャリア移動度とは正孔移動度を示す。尚、物質のキャリア濃度とキャリア移動度とは、ホール測定により求めることができる。
【００３８】
＜電気伝導度の求め方＞
厚みが分かっている膜のシート抵抗を測定することにより、膜の電気伝導度を求めることができる。半導体の電気伝導度は温度より変化するが、本文記載の電気伝導度は、室温（２０℃）での電気伝導度を示す。
【００３９】
３）ゲート絶縁膜
ゲート絶縁膜としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。
【００４０】
ゲート絶縁膜の膜厚としては１０ｎｍ〜１０μｍが好ましい。ゲート絶縁膜はリーク電流を減らす、電圧耐性を上げる為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁膜の膜厚を厚くすると、ＴＦＴの駆動電圧の上昇を招く結果となる。その為、ゲート絶縁膜の膜厚は無機絶縁体だと５０ｎｍ〜１０００ｎｍ、高分子絶縁体だと０．５μｍ〜５μｍで用いられることが、より好ましい。特に、ＨｆＯ２のような高誘電率絶縁体をゲート絶縁膜に用いると、膜厚を厚くしても、低電圧でのＴＦＴ駆動が可能であるので、特に好ましい。
【００４１】
４）ゲート電極
本発明におけるゲート電極としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ゲート電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
【００４２】
ゲート電極の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またゲート電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
【００４３】
５）ソース電極及びドレイン電極
本発明におけるソース電極及びドレイン電極材料として、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ソース電極及びドレイン電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
【００４４】
ソース電極及びドレイン電極の製膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またソース電極及びドレイン電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
【００４５】
６）エッチング法
本発明に於いては、ソース電極及びドレイン電極のパターニングは、エッチング法により行われる。
エッチングには酸等の溶剤を用いたウエットエッチングと、フッ素系ガス・塩素系ガスまたは酸素ガスを用いたドライエッチングの二種類がある。本発明においては、ウエットエッチングとドライエッチング共に用いることができるが、ウエットエッチングを用いた方が真空チャンバーが不要等の理由により製造コストに有利である。
【００４６】
７）基板
本発明に用いられる基板は特に限定されることはなく、例えばＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料、などが挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。
【００４７】
本発明においては特に可撓性基板が好ましく用いられる。可撓性基板に用いる材料としては、透過率の高い有機プラスチックフィルムが好ましく、例えばポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等のプラスティックフィルムを用いることができる。また、フィルム状プラスティック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。
【００４８】
ここで、可撓性基板の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。これは、可撓性基板の厚みを５０μｍ未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、可撓性基板の厚みを５００μｍよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。
【００４９】
８）保護膜
必要によって、ＴＦＴ上に保護膜（保護絶縁膜と記載する場合がある）として、絶縁材料より成る膜を設けても良い。保護絶縁膜は、活性層または抵抗層の半導体層を大気による劣化から保護する目的や、ＴＦＴ上に作製される電子デバイスとを絶縁する目的がある。
【００５０】
その具体例としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、又はＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、又はＣａＦ２等の金属フッ化物、ポリエチレン、ポリプロピレン、ポリメチルメタクリレート、ポリイミド、ポリウレア、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリジクロロジフルオロエチレン、クロロトリフルオロエチレンとジクロロジフルオロエチレンとの共重合体、テトラフルオロエチレンと少なくとも１種のコモノマーとを含むモノマー混合物を共重合させて得られる共重合体、共重合主鎖に環状構造を有する含フッ素共重合体、吸水率１％以上の吸水性物質、吸水率０．１％以下の防湿性物質等が挙げられる。
【００５１】
保護絶縁膜の形成方法については、特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザーＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、又は転写法を適用できる。
【００５２】
９）後処理
必要によって、ＴＦＴの後処理として、熱処理を行っても良い。熱処理としては、温度１００℃以上で、大気下または窒素雰囲気下で行う。熱処理を行う工程としては、半導体層を成膜の後でも良いし、ＴＦＴ作製工程の最後に行っても良い。熱処理を行うことにより、ＴＦＴの特性の面内バラつきが抑制される、駆動安定性が向上する等の効果がある。
【００５３】
２．表示装置
本発明の薄膜電界効果型トランジスタは、液晶やＥＬ素子を用いた画像表示装置、特に平面薄型表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）に好ましく用いられる。より好ましくは、基板に有機プラスチックフィルムのような可撓性基板を用いたフレキシブル表示装置に用いられる。特に、本発明の薄膜電界効果型トランジスタは、移動度が高いことから有機ＥＬ素子を用いた表示装置、フレキシブル有機ＥＬ表示装置に最も好ましく用いられる。
【００５４】
（応用）
本発明の薄膜電界効果型トランジスタは、上記表示装置、特にＦＰＤのスイッチング素子、駆動素子として用いられ、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。
また、本発明の薄膜電界効果型トランジスタは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の薄膜電界効果型トランジスタを形成し、ＩＣカードやＩＤタグなどに幅広く応用が可能である。
【実施例】
【００５５】
以下に、本発明の薄膜電界効果型トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。
【００５６】
実施例１
１．ＴＦＴ素子の作製
１）本発明のＴＦＴ素子１の作製
下記により、図１〜図３に示す工程に従ったＴＦＴ素子を作製した。
基板としては、無アルカリガラス板（コーニング社、品番ＮＯ．１７３７）を用いた。純水１５分→アセトン１５分→純水１５分の順で超音波洗浄を行った前記基板上に、ゲート電極としてＭｏを４０ｎｍに成膜した。Ｍｏの成膜には、ＤＣマグネトロンスパッタリング法（スパッタリング条件：ＤＣパワー３５０Ｗ、スパッタガスＡｒ＝１３ｓｃｃｍ、圧力０．３５Ｐａ、ターゲット直径３インチ）にて行った。フォトリソグラフィー＋エッチング法によりパターン化した。
【００５７】
次にゲート電極上に、下記のゲート絶縁膜の形成を行った。
ゲート絶縁膜：ＳｉＯ２をＲＦマグネトロンスパッタ真空蒸着法（条件：ターゲットＳｉＯ２、スパッタガスＡｒ／Ｏ２＝１３／２ｓｃｃｍ、ＲＦパワー４００Ｗ、成膜圧力０．４Ｐａ、ターゲット直径３インチ）にて２００ｎｍ形成し、ゲート絶縁膜を設けた。
【００５８】
次に、ゲート絶縁膜上に、下記条件でＩＧＺＯからなる半導体層を厚み５０ｎｍに設けた。
半導体層：ＩｎＧａＺｎＯ４の組成を有する多結晶焼結体をターゲットとして、ＲＦマグネトロンスパッタリング法により、Ａｒ流量９７ｓｃｃｍ、Ｏ２流量１．８ｓｃｃｍ、ＲＦパワー２００Ｗ、圧力０．３７Ｐａ、ターゲット直径３インチの条件で行った。
【００５９】
次いで、上記半導体層の上に下記条件でＩＴＯからなるエッチングストッパー層を厚み２０ｎｍに設けた。
エッチングストッパー層：アモルファス酸化インジウム錫（ＩＴＯ）をＲＦマグネトロンスパッタリング法により、Ａｒ流量１３ｓｃｃｍ、Ｏ２流量４．０ｓｃｃｍ、ＲＦパワー２００Ｗ、圧力０．４Ｐａ、ターゲット直径３インチの条件で行った。
【００６０】
次に、ゲート電極上のチャネル形成領域に、フォトリソグラフィー法によりレジストパターンを形成した。その後、下記エッチング液により、レジストで保護されていない領域のエッチングストッパー層及び半導体層をエッチングした。
エッチング液：ＩＴＯ−６Ｎ（関東化学（株）製、シュウ酸液）
【００６１】
次に、レジストを除去した後、２５０℃で３０ｍｉｎ間、熱処理した。
該熱処理によりＩＴＯがアモルファス状態から多結晶状態に結晶形が変化した。
【００６２】
次に、配線用にゲート絶縁膜配線用ゲート電極上のゲート絶縁膜部にコンタクトホールを穿った（フォトリソグラフィー法とバッファードフッ酸によるエッチング法による）。
【００６３】
次いで、ソース電極及びドレイン電極としてＭｏを１００ｎｍの厚みにＲＦマグネトロンスパッタリング法（条件：スパッタガスＡｒ＝１３ｓｃｃｍ、ＲＦパワー３５０Ｗ、成膜圧力０．３５Ｐａ、ターゲット直径３インチ）にて、形成した。この段階では、ソース電極及びドレイン電極は一体の連続蒸着体であって、ソース電極とドレイン電極に分離されていない。
【００６４】
次に、ゲート電極上のチャネル形成領域、及び配線用ゲート電極上に、フォトリソグラフィー法によりレジストパターンを形成した。その後、下記エッチング液により、レジストで保護されていない領域のソース電極及びドレイン電極をエッチングした。
エッチング液：混酸Ａｌエッチング液（関東化学（株）製、リン酸／硝酸／酢酸混合液）
【００６５】
次いで、下記保護膜を成膜し、パターニングした。
保護膜：ＳｉＯ２をＲＦマグネトロンスパッタ真空蒸着法（条件：ターゲットＳｉＯ２、スパッタガスＡｒ／Ｏ２＝１３／２ｓｃｃｍ、ＲＦパワー４００Ｗ、成膜圧力０．４Ｐａ、ターゲット直径３インチ）にて４００ｎｍ形成し、保護膜を設けた。
パターニング法：フォトリソグラフィー法とバッファードフッ酸によるエッチング法によりパターニングした。
【００６６】
２）本発明のＴＦＴ素子２の作製
下記により、図４〜図６に示す工程に従ったＴＦＴ素子を作製した。
上記本発明のＴＦＴ素子１の作製と同様にして、基板上にゲート電極、ゲート絶縁膜及び半導体層を成膜した。
【００６７】
次に、ゲート電極上のチャネル形成領域に、フォトリソグラフィー法によりレジストパターンを形成した。その後、下記エッチング液により、レジストで保護されていない領域の半導体層をエッチングした。
エッチング液：ＩＴＯ−６Ｎ（関東化学（株）製、シュウ酸液）
【００６８】
次いで、上記半導体層の上に下記条件でＩＴＯからなるエッチングストッパー層を厚み２０ｎｍに設けた。
エッチングストッパー層：アモルファス酸化インジウム錫（ＩＴＯ）をＲＦマグネトロンスパッタリング法により、Ａｒ流量１３ｓｃｃｍ、Ｏ２流量７．０ｓｃｃｍ、ＲＦパワー２００Ｗ、圧力０．５Ｐａ、ターゲット直径３インチの条件で行った。
【００６９】
次に、ゲート電極上のチャネル形成領域に、フォトリソグラフィー法によりレジストパターンを形成した。その後、下記エッチング液により、レジストで保護されていない領域のエッチングストッパー層をエッチングした。
エッチング液：ＩＴＯ−６Ｎ（関東化学（株）製、シュウ酸液）
【００７０】
次に、レジストを除去した後、２５０℃で３０ｍｉｎ間、熱処理した。
該熱処理によりＩＴＯがアモルファス状態から多結晶状態に結晶形が変化した。
【００７１】
次に、配線用にゲート絶縁膜配線用ゲート電極上のゲート絶縁膜部にコンタクトホールを穿った（フォトリソグラフィー法とバッファードフッ酸によるエッチング法による）。
【００７２】
次いで、上記本発明のＴＦＴ素子１の作製と同様にして、ソース電極及びドレイン電極としてＭｏの成膜、フォトリソグラフィー法によりレジストパターンとエッチング処理によるパターニング、及び保護膜の成膜とパターニングを行った。
【００７３】
３）比較のＴＦＴ素子の作製
本発明のＴＦＴ素子１，２において、それぞれ、熱処理を施さなかった比較の素子１Ａ，２Ａ、また本発明のＴＦＴ素子１において、エッチングストッパー層を除いた、比較の素子Ｂを作製した。
【００７４】
２．性能評価
得られた各ＴＦＴ素子について、飽和領域ドレイン電圧Ｖｄ＝１０Ｖ（ゲート電圧−１０Ｖ≦Ｖｇ≦１５Ｖ）でのＴＦＴ伝達特性の測定を行い、ＴＦＴの電界効果移動度を評価した。ＴＦＴ伝達特性の測定は、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて行った。
【００７５】
−電界効果移動度の算出方法−
飽和領域における電界効果移動度μは、ＴＦＴ伝達特性から次式で求められる。
μ＝（２Ｌ／Ｗ＊Ｃｏｘ）＊（∂Ｉｄ１／２／∂Ｖｇ）
ここで、Ｌはチャネル長、Ｗはチャネル幅、Ｃｏｘはゲート絶縁膜の静電容量、Ｉｄはドレイン電流、Ｖｇはゲート電圧を示す。
【００７６】
更に、上記測定を各々素子の５０ｍｍ×５０ｍｍの面積内の３２点の異なる箇所で行い、電界効果移動度、及び閾値電圧のバラツキを評価した。閾値電圧（Ｖｔｈ）は、図７に模式的に示すように、ドレイン−ソース間電流平方根（（ＩＤＳ）１／２）をゲート−ソース間電圧（ＶＧＳ）の関数とし取得し、得られた曲線よりを求められる。得られた結果を表１に示した。
なお、生産の歩留まりを各々作製した素子３２個中、ＴＦＴ動作をしない不良素子の数（ＮＧ素子数）として評価し、表１に示した。
【００７７】
【表１】
2010067648.tif 000002
【００７８】
その結果、本発明のＴＦＴ素子は、ＮＧ素子数も少なく、かつ素子特性が均一で、高移動度な特性が得ることができた。一方、比較の素子は、ＮＧ素子数も多く、かつ素子均一性も悪く、移動度も低い結果となった。
【００７９】
実施例２
実施例１の本発明の素子１の作製において、基板を厚み１５０μｍＰＥＮフィルム変更し、加熱処理を常温下での下記レーザー照射による当該部分の局所加熱に変更した。
レーザー条件：パルス発振型線状エキシマレーザーを用いた。励起ガスとしてＫｒＦガスを用い、パルス発振周波数を５０Ｈｚとして、レーザーエネルギー密度３０ｍＪ／ｃｍ２で照射した。
【００８０】
該加熱手段によれば、フィルム基板は実質的に加熱されず、フィルムの変形や寸法変化が起こらなく、有利であった。
【００８１】
実施例３
１）本発明の素子４の作製
実施例１の本発明の素子１において、半導体層を下記の活性層と抵抗層の２層より構成した。
活性層：ゲート絶縁膜側に面する層で、下記条件により厚み１０ｎｍに成膜した。
ＩｎＧａＺｎＯ４の組成を有する多結晶焼結体をターゲットとして、ＲＦマグネトロンスパッタ真空蒸着法により、Ａｒ流量９７ｓｃｃｍ、Ｏ２流量０．８ｓｃｃｍ、ＲＦパワー２００Ｗ、圧力０．３７Ｐａ、ターゲット直径３インチの条件で行った。
抵抗層：ソース電極とドレイン電極側の層で、下記条件により厚み４０ｎｍに成膜した。
活性層と同様に、但し、但しＯ２流量を２．０ｓｃｃｍに変更して行った。
【００８２】
２）性能評価
実施例１と同様に評価した。
また、基板上にそれぞれ活性層と抵抗層のみを成膜した測定用試料を作製し、それぞれの電気伝導度を測定した。
【００８３】
−電気伝導度の測定方法−
物性測定用サンプルの電気伝導度は、サンプルの測定されたシート抵抗と膜厚から計算し求めた。ここで、シート抵抗をρ（Ω／□）、膜厚をｄ（ｃｍ）とすると、電気伝導度σ（Ｓｃｍ−１）は、σ＝１／（ρ＊ｄ）として算出される。
本実施例において、物性測定用サンプルのシート抵抗１０７Ω／□未満の領域ではロレスタ−ＧＰ（三菱化学社製）、シート抵抗１０７Ω／□以上の領域ではハイテスタ−ＵＰ（三菱化学社製）を用いて２０℃の環境下で行った。物性測定用サンプルの膜厚測定には触針式表面形状測定器ＤｅｋＴａｋ−６Ｍ（ＵＬＶＡＣ社製）を用いた。
【００８４】
得られた結果を表２に示した。
その結果、電気伝導度は、活性層が９．４Ｓｃｍ−１、抵抗層が９．１×１０−６Ｓｃｍ−１であった。
また、ＴＦＴ性能として、本発明の素子１に比べ、移動度が、約２倍に向上し、また、下記にて測定されたＯＮ／ＯＦＦ比が約１桁向上した。
【００８５】
【表２】
2010067648.tif 000003
【００８６】
実施例４
１）本発明の素子５の作製
実施例１の本発明の素子２において、半導体層を下記の活性層と抵抗層の２層より構成した。
活性層：ゲート絶縁膜側に面する層で、下記条件により厚み１０ｎｍに成膜した。
ＩｎＧａＺｎＯ４の組成を有する多結晶焼結体をターゲットとして、ＲＦマグネトロンスパッタ真空蒸着法により、Ａｒ流量９７ｓｃｃｍ、Ｏ２流量０．８ｓｃｃｍ、ＲＦパワー２００Ｗ、圧力０．３７Ｐａ、ターゲット直径３インチの条件で行った。
抵抗層：ソース電極とドレイン電極側の層で、下記条件により厚み４０ｎｍに成膜した。
活性層と同様に、但し、但しＯ２流量を２．０ｓｃｃｍに変更して行った。
【００８７】
２）性能評価
実施例３と同様に性能を評価した。
【００８８】
得られた結果を表２に示した。
その結果、電気伝導度は、活性層が１．１×１０１Ｓｃｍ−１、抵抗層が１．６×１０−５Ｓｃｍ−１であった。また、ＴＦＴ性能として、本発明の素子２に比べ、移動度が、約２倍に向上し、また、下記にて測定されたＯＮ／ＯＦＦ比が約１桁向上した。
【図面の簡単な説明】
【００８９】
【図１】本発明のＴＦＴ素子の製造方法について、工程順を示す模式図である。
【図２】本発明のＴＦＴ素子の製造方法について、次の工程順を示す模式図である。
【図３】本発明のＴＦＴ素子の製造方法について更に次の工程順を示す模式図である。
【図４】本発明のＴＦＴ素子の製造方法の別の態様について、工程順を示す模式図である。
【図５】本発明のＴＦＴ素子の製造方法の別の態様について、次の工程順を示す模式図である。
【図６】本発明のＴＦＴ素子の製造方法の別の態様について、更に次の工程順を示す模式図である。
【図７】性能評価におけるＴＦＴの閾値電圧（Ｖｔｈ）の求め方を示すグラフの模式図である。横軸はゲート電圧（Ｖｇ）を表し、縦軸は（Ｉｓｄ）１／２（ソース・ドレイン間電流）を表す。
【図１】
2010067648.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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