(57)【要約】【課題】従来よりも信頼性を向上させることが可能な表示装置を提供する。【解決手段】ドレイン線ＤＳＬの電圧がＶｃｃとなっている発光期間中において、信号線ＤＴＬの電圧がＶｏｆｓとなっている時に、ゲート線ＷＳＬの電圧がＶｏｆｆからＶｏｎに上げられたのちにＶｏｎからＶｏｆｆに下げられるオン期間を設ける。これにより、トランジスタＴＤｒのＶｔｈ変動が抑えられ、そのようなＶｔｈ変動に起因したＶｇｓの低下による発光電流値の低下が抑えられる。なお、そのようなオン期間後において信号線ＤＴＬの電圧がＶｏｆｓとなっている時に、オン期間を再度設けると共に、その再度のオン期間時におけるドレイン線ＤＳＬの電圧をＶｃｃからＶｃｃ’へ変動させるようにするのが好ましい。【選択図】図８
2010139543.tif 000002
【特許請求の範囲】
【請求項１】
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を備え、
前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、制御部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有し、
前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第４配線に接続され、
前記第１駆動部は、前記第１トランジスタのオン電圧よりも低い第１電圧と、前記第１トランジスタのオン電圧以上の第２電圧とを前記第１配線に出力可能であり、
前記第２駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第３電圧と、前記発光素子の閾値電圧と前記参照電圧との和以上の第４電圧とを前記第２配線に出力可能であり、
前記第３駆動部は、第５電圧と、前記映像信号に応じた大きさの第６電圧とを前記第３配線に出力可能であり、
前記制御部は、前記第１駆動部に対して、前記第２配線の電圧が前記第４電圧となっている発光期間中において前記第３配線の電圧が前記第５電圧となっている時に、前記第１配線の電圧を前記第１電圧から前記第２電圧に上げたのちに前記第２電圧から前記第１電圧に下げるオン期間を設けることを指示する制御信号を出力する
表示装置。
【請求項２】
前記制御部は、前記第１駆動部、前記第２駆動部および前記第３駆動部に対して、以下の（Ａ）〜（Ｃ）の各ステップを順次実行することを指示する制御信号を出力する
請求項１に記載の表示装置。
（Ａ）前記発光期間中において前記第３配線の電圧が前記第５電圧となっている時に、前記第１駆動部によって前記オン期間を設けることにより、消光動作を行う消光ステップ
（Ｂ）前記第２配線の電圧が前記第３電圧となっており、かつ前記第３配線の電圧が前記第５電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第２電圧に上げるＶｔｈ補正準備ステップ
（Ｃ）前記第２配線の電圧が前記第４電圧となっており、かつ前記第３配線の電圧が前記第５電圧および前記第６電圧のいずれかの電圧値に規則的に変化している時に、前記第１駆動部が、前記第１配線の電圧を前記第１電圧および前記第２電圧のいずれかの電圧値に規則的に変化させるＶｔｈ補正・発光ステップ
【請求項３】
前記制御部は、前記第１駆動部に対して、前記オン期間後において前記第３配線の電圧が前記第５電圧となっている時に、前記オン期間を再度設けると共に、その再度のオン期間時における前記第２配線の電圧を前記第４電圧から変動させることを指示する制御信号を出力する。
請求項１または請求項２に記載の表示装置。
【請求項４】
前記発光素子が、有機ＥＬ素子である  
請求項１に記載の表示装置。
【請求項５】
表示装置を備え、
前記表示装置は、
発光素子および画素回路を画素ごとに有する表示部と、
映像信号に基づいて前記画素回路を駆動する駆動部と
を有し、
前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、制御部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有し、
前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第４配線に接続され、
前記第１駆動部は、前記第１トランジスタのオン電圧よりも低い第１電圧と、前記第１トランジスタのオン電圧以上の第２電圧とを前記第１配線に出力可能であり、
前記第２駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第３電圧と、前記発光素子の閾値電圧と前記参照電圧との和以上の第４電圧とを前記第２配線に出力可能であり、
前記第３駆動部は、第５電圧と、前記映像信号に応じた大きさの第６電圧とを前記第３配線に出力可能であり、  前記制御部は、前記第１駆動部に対して、前記第２配線の電圧が前記第４電圧となっている発光期間中において前記第３配線の電圧が前記第５電圧となっている時に、前記第１配線の電圧を前記第１電圧から前記第２電圧に上げたのちに前記第２電圧から前記第１電圧に下げるオン期間を設けることを指示する制御信号を出力する
電子機器。
【請求項６】
発光素子および画素回路を画素ごとに有する表示部と、映像信号に基づいて前記画素回路を駆動する駆動部とを備え、
前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有し、
前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
前記発光素子のカソードが前記第４配線に接続され、
前記第１駆動部は、前記第１トランジスタのオン電圧よりも低い第１電圧と、前記第１トランジスタのオン電圧以上の第２電圧とを前記第１配線に出力可能であり、
前記第２駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第３電圧と、前記発光素子の閾値電圧と前記参照電圧との和以上の第４電圧とを前記第２配線に出力可能であり、
前記第３駆動部は、第５電圧と、前記映像信号に応じた大きさの第６電圧とを前記第３配線に出力可能である表示装置における前記第１駆動部が、
前記第２配線の電圧が前記第４電圧となっている発光期間中において前記第３配線の電圧が前記第５電圧となっている時に、前記第１配線の電圧を前記第１電圧から前記第２電圧に上げたのちに前記第２電圧から前記第１電圧に下げることにより、オン期間を設ける  表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子および画素回路を画素ごとに有する表示部を備えた表示装置およびその駆動方法、ならびにそのような表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（electro luminescence）素子を用いた表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を、発光素子ごとに設けた駆動回路内に設けた能動素子（一般にはＴＦＴ（Thin Film Transistor；薄膜トランジスタ））によって制御するものである。
【０００５】
ところで、一般的に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間の経過に従って劣化（経時劣化）する。有機ＥＬ素子を電流駆動する画素回路では、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、有機ＥＬ素子と、有機ＥＬ素子に直列に接続された駆動トランジスタとの分圧比が変化するので、駆動トランジスタのゲート−ソース間電圧Ｖｇｓも変化する。その結果、駆動トランジスタに流れる電流値が変化するので、有機ＥＬ素子に流れる電流値も変化し、その電流値に応じて発光輝度も変化する。
【０００６】
また、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖｔｈや移動度μが画素回路ごとに異なったりする場合がある。このように駆動トランジスタの閾値電圧Ｖｔｈや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくことになる。そのため、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。
【０００７】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時変化したり、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするための提案がなされている。具体的には、有機ＥＬ素子のＩ−Ｖ特性の変動に対する補償機能および駆動トランジスタの閾値電圧Ｖｔｈや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【０００８】
【特許文献１】特開２００８−３３１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、上記特許文献１による駆動方法において、駆動トランジスタの動作点について着目すると、以下のことが分かる。すなわち、駆動トランジスタは、発光期間中では飽和領域で動作すると共に、消光期間中では、上記した閾値電圧Ｖｔｈの補正準備を行っているため、線形領域で動作している。このような飽和領域および線形領域での動作時には、駆動トランジスタでは、ゲート−ソース間の電位差Ｖｇｓ＞閾値電圧Ｖｔｈとなっているため、駆動トランジスタの閾値電圧Ｖｔｈが、経時的にプラスシフト（正電圧方向へ変動）してしまうことになる。
【００１０】
そして、駆動トランジスタの閾値電圧Ｖｔｈがプラスシフトすると（つまり、閾値電圧Ｖｔｈが大きくなると）、データの書き込み後のソース電位の変動が大きくなる。その結果、ブートストラップゲインのロス分だけＶｇｓが小さくなり、発光電流値（パネル電流値）も小さくなってしまうという問題があった。
【００１１】
このように従来の技術では、駆動トランジスタのＶｔｈ変動に起因してゲート−ソース間の電位差Ｖｇｓが小さくなり、その結果、発光電流値が低下して信頼性の低下が引き起こされてしまうという問題があり、改善の余地があった。
【００１２】
本発明はかかる問題点に鑑みてなされたもので、その目的は、従来よりも信頼性を向上させることが可能な表示装置、電子機器および表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の表示装置は、発光素子および画素回路を画素ごとに有する表示部と、映像信号に基づいて画素回路を駆動する駆動部とを備えたものである。ここで、上記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、上記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、制御部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有している。また、第１トランジスタのゲートが第１配線を介して第１駆動部に接続され、第１トランジスタのドレインまたはソースが第３配線を介して第３駆動部に接続され、第１トランジスタのドレインおよびソースのうち第３駆動部に未接続の方が第２トランジスタのゲートおよび保持容量の一端に接続され、第２トランジスタのドレインまたはソースが第２配線を介して第２駆動部に接続され、第２トランジスタのドレインおよびソースのうち第２駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続され、発光素子のカソードが第４配線に接続されている。また、第１駆動部は、第１トランジスタのオン電圧よりも低い第１電圧と、第１トランジスタのオン電圧以上の第２電圧とを第１配線に出力可能となっている。また、第２駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第３電圧と、発光素子の閾値電圧と参照電圧との和以上の第４電圧とを第２配線に出力可能となっている。また、第３駆動部は、第５電圧と、映像信号に応じた大きさの第６電圧とを第３配線に出力可能となっている。また、制御部は、第１駆動部に対して、第２配線の電圧が第４電圧となっている発光期間中において第３配線の電圧が第５電圧となっている時に、第１配線の電圧を第１電圧から第２電圧に上げたのちに第２電圧から第１電圧に下げるオン期間を設けることを指示する制御信号を出力するようになっている。
【００１４】
本発明の電子機器は、上記表示装置を備えたものである。
【００１５】
本発明の表示装置の駆動方法は、発光素子および画素回路を画素ごとに有する表示部と、映像信号に基づいて画素回路を駆動する駆動部とを備え、上記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、上記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有し、第１トランジスタのゲートが第１配線を介して第１駆動部に接続され、第１トランジスタのドレインまたはソースが第３配線を介して第３駆動部に接続され、第１トランジスタのドレインおよびソースのうち第３駆動部に未接続の方が第２トランジスタのゲートおよび保持容量の一端に接続され、第２トランジスタのドレインまたはソースが第２配線を介して第２駆動部に接続され、第２トランジスタのドレインおよびソースのうち第２駆動部に未接続の方が保持容量の他端および発光素子のアノードに接続され、発光素子のカソードが第４配線に接続され、第１駆動部は、第１トランジスタのオン電圧よりも低い第１電圧と、第１トランジスタのオン電圧以上の第２電圧とを第１配線に出力可能であり、第２駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第３電圧と、発光素子の閾値電圧と参照電圧との和以上の第４電圧とを第２配線に出力可能であり、第３駆動部は、第５電圧と、映像信号に応じた大きさの第６電圧とを第３配線に出力可能である表示装置における第１駆動部が、第２配線の電圧が第４電圧となっている発光期間中において第３配線の電圧が第５電圧となっている時に、第１配線の電圧を第１電圧から第２電圧に上げたのちに第２電圧から第１電圧に下げることにより、オン期間を設けるようにしたものである。  
【００１６】
本発明の表示装置、電子機器および表示装置の駆動方法では、第２配線の電圧が第４電圧となっている発光期間中において、第３配線の電圧が第５電圧となっている時に、第１配線の電圧が第１電圧から第２電圧に上げられたのちに第２電圧から第１電圧に下げられ、オン期間が設けられる。これにより、第２トランジスタの動作が、ドレイン−ソース間の電位差Ｖｄｓ＞０Ｖでのカットオフ駆動動作（ゲート−ソース間の電位差Ｖｇｓ＜０Ｖ）となり、第２トランジスタに対してマイナスバイアス（逆バイアス）が印加される。その結果、第２トランジスタのＶｔｈ（閾値電圧）におけるマイナスシフト（負電圧方向への変動）が促進され、従来の第２トランジスタのＶｔｈにおけるプラスシフト（正電圧方向への変動）との変動分の相殺が可能となる。したがって、第２トランジスタのＶｔｈ変動が抑えられ、そのようなＶｔｈ変動に起因したＶｇｓの低下による発光電流値の低下が抑えられる。
【発明の効果】
【００１７】
本発明の表示装置、電子機器および表示装置の駆動方法によれば、第２配線の電圧が第４電圧となっている発光期間中において第３配線の電圧が第５電圧となっている時に、第１配線の電圧が第１電圧から第２電圧に上げられたのちに第２電圧から第１電圧に下げられるオン期間を設けるようにしたので、第２トランジスタのＶｔｈ変動が抑えられ、発光電流値の低下を抑えることができる。よって、従来よりも信頼性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１９】
［表示装置の全体構成例］
図１は、本発明の一実施の形態に係る表示装置１の全体構成の一例を表したものである。この表示装置１は、例えば、ガラス，シリコン（Ｓｉ）ウェハあるいは樹脂などよりなる基板（図示せず）上に、表示部１０と、表示部１０の周辺に形成された周辺回路部２０（駆動部）とを備えている。
【００２０】
表示部１０は、複数の画素１１を表示部１０の全面に渡ってマトリクス状に配置したものであり、外部から入力された映像信号２０ａに基づく画像をアクティブマトリクス駆動により表示するものである。各画素１１は、赤色用の画素１１Ｒと、緑色用の画素１１Ｇと、青色用の画素１１Ｂとを含んでいる。
【００２１】
図２は、画素１１Ｒ，１１Ｇ，１１Ｂの内部構成の一例を表したものである。画素１１Ｒ，１１Ｇ，１１Ｂ内には、有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（発光素子）と、画素回路１３とが設けられている。
【００２２】
有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（以下、有機ＥＬ素子１２Ｒ等と称する。）は、例えば、図示しないが、陽極（アノード）、有機層および陰極（カソード）が基板１１側から順に積層された構成を有している。有機層は、例えば陽極の側から順に、正孔注入効率を高める正孔注入層と、発光層への正孔輸送効率を高める正孔輸送層と、電子と正孔との再結合による発光を生じさせる発光層と、発光層への電子輸送効率を高める電子輸送層とを積層してなる積層構造を有している。
【００２３】
画素回路１３は、サンプリング用のトランジスタＴＷＳ（第１トランジスタ）、保持容量Ｃｓ、駆動用のトランジスタＴＤｒ（第２トランジスタ）によって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。トランジスタＴＷＳ，ＴＤｒは、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。
【００２４】
周辺回路部２０は、タイミング制御回路２１（制御部）と、水平駆動回路２２（第３駆動部）と、書き込み走査回路２３（第１駆動部）と、電源走査回路２４（第２駆動部）とを有している。タイミング制御回路２１は、表示信号生成回路２１Ａと、表示信号保持制御回路２１Ｂとを含んでいる。また、周辺回路部２０には、ゲート線ＷＳＬ（第１配線）と、ドレイン線ＤＳＬ（第２配線）と、信号線ＤＴＬ（第３配線）と、グラウンド線ＧＮＤ（第４配線）とが設けられている。なお、グラウンド線は、グラウンドに接続されており、グラウンド電圧（参照電圧）に設定される。
【００２５】
表示信号生成回路２１Ａは、外部から入力された映像信号２０ａに基づいて、例えば１画面ごと（１フィールドの表示ごと）に表示部１０に表示するための表示信号２１ａを生成するものである。
【００２６】
表示信号保持制御回路２１Ｂは、表示信号生成回路２１Ａから出力された表示信号２１ａを１画面ごと（１フィールドの表示ごと）に、例えばＳＲＡＭ（Static Random Access Memory）などから構成されたフィールドメモリに格納して保持するものである。この表示信号保持制御回路２１Ｂはまた、各画素１１を駆動する水平駆動回路２２、書き込み走査回路２３および電源走査回路２４が連動して動作するように制御する役割も果たしている。具体的には、表示信号保持制御回路２１Ｂは、書き込み走査回路２３に対しては制御信号２１ｂを、電源走査回路２４に対しては制御信号２１ｃを、表示信号駆動回路２１Ｃに対しては制御信号２１ｄをそれぞれ出力するようになっている。
【００２７】
水平駆動回路２２は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｄに応じて、２種類の電圧（Ｖｏｆｓ（第５電圧）、Ｖｓｉｇ（第６電圧））を出力可能となっている。具体的には、水平駆動回路２２は、表示部１０の各画素１１に接続された信号線ＤＴＬを介して、書き込み走査回路２３により選択された画素１１へ、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を供給するようになっている。
【００２８】
ここで、Ｖｓｉｇは、映像信号２０ａに対応する電圧値となっている。また、Ｖｓｉｇの最小電圧はＶｏｆｓよりも低い電圧値となっており、Ｖｓｉｇの最大電圧はＶｏｆｓよりも高い電圧値となっている。
【００２９】
書き込み走査回路２３は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｂに応じて、２種類の電圧（Ｖｏｎ（第２電圧）、Ｖｏｆｆ（第１電圧））を出力可能となっている。具体的には、書き込み走査回路２３は、表示部１０の各画素１１に接続されたゲート線ＷＳＬを介して、駆動対象の画素１１へ２種類の電圧（Ｖｏｎ、Ｖｏｆｆ）を供給し、サンプリング用のトランジスタＴＷＳを制御するようになっている。
【００３０】
ここで、Ｖｏｎは、トランジスタＴＷＳのオン電圧以上の値となっている。Ｖｏｎは、後述の「トランジスタＴＤｒの動作点調整期間」や「Ｖｔｈ補正準備期間」、「Ｖｔｈ補正期間」、「書き込み・μ補正期間」などに書き込み走査回路２３から出力される電圧値である。Ｖｏｆｆは、トランジスタＴＷＳのオン電圧よりも低い値となっており、かつ、Ｖｏｎよりも低い値となっている。Ｖｏｆｆは、後述の「トランジスタＴＤｒの動作点調整期間」や「Ｖｔｈ補正準備期間」、「Ｖｔｈ補正休止期間」、「発光期間」などに書き込み走査回路２３から出力される電圧値である。
【００３１】
電源走査回路２４は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｃに応じて、３種類の電圧（Ｖｉｎｉ（第３電圧）、Ｖｃｃ（第４電圧）、Ｖｃｃ’（＜Ｖｃｃ））を出力可能となっている。具体的には、電源走査回路２４は、表示部１０の各画素１１に接続されたドレイン線ＤＳＬを介して、駆動対象の画素１１へ３種類の電圧（Ｖｉｎｉ、Ｖｃｃ、Ｖｃｃ’）を供給し、有機ＥＬ素子１２Ｒ等の発光および消光を制御するようになっている。
【００３２】
ここで、Ｖｉｎｉは、有機ＥＬ素子１２Ｒ等の閾値電圧Ｖｅｌと、有機ＥＬ素子１２Ｒ等のカソードの電圧Ｖｃａとを足し合わせた電圧（Ｖｅｌ＋Ｖｃａ）よりも低い電圧値である。また、Ｖｃｃ、Ｖｃｃ’は、電圧（Ｖｅｌ＋Ｖｃａ）以上の電圧値である。
【００３３】
次に、図２を参照して、各構成要素の接続関係について説明する。書き込み走査回路２３から引き出されたゲート線ＷＳＬは、行方向に延在して形成されており、トランジスタＴＷＳのゲートに接続されている。電源走査回路２４から引き出されたドレイン線ＤＳＬも行方向に延在して形成されており、トランジスタＴＤｒのドレインに接続されている。また、水平駆動回路２２から引き出された信号線ＤＴＬは列方向に延在して形成されており、トランジスタＴＷＳのソースに接続されている。トランジスタＴＷＳのドレインは駆動用のトランジスタＴＤｒのゲートと、保持容量Ｃｓの一端とに接続されており、トランジスタＴＤｒのソースと保持容量Ｃｓの他端とが有機ＥＬ素子１２Ｒ等のアノードに接続されている。有機ＥＬ素子１２Ｒ等のカソードは、グラウンド線ＧＮＤに接続されている。
【００３４】
［表示装置の作用および効果］
次に、本実施の形態の表示装置１の作用および効果について説明する。
【００３５】
この表示装置１では、図１および図２に示したように、周辺回路部２０により、各画素１１において、画素回路１３がオンオフ制御される。これにより、各画素１１の有機ＥＬ素子１２Ｒ等に駆動電流が注入され、正孔と電子とが再結合して発光が起こる。この光は、陽極と陰極との間で多重反射し、陰極等を透過して外部に取り出される。その結果、表示部１０において、映像信号２０ａに基づく画像が表示される。
【００３６】
ここで、図３〜図７を参照して、比較例に係る従来の表示装置の動作および問題点について説明する。
【００３７】
図３は、比較例に係る表示装置における各種波形の一例を表したものである。図３には、ゲート線ＷＳＬに２種類の電圧（Ｖｏｎ、Ｖｏｆｆ（＜Ｖｏｎ））が、ドレイン線ＤＳＬに２種類の電圧（Ｖｃｃ、Ｖｉｎｉ（＜Ｖｃｃ））が、信号線ＤＴＬに２種類の電圧（Ｖｓｉｇ、Ｖｏｆｓ（＜Ｖｓｉｇ））が印加されている様子が示されている。さらに、図３には、ゲート線ＷＳＬ、ドレイン線ＤＳＬおよび信号線ＤＴＬへの電圧印加に応じて、トランジスタＴＤｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。
【００３８】
（Ｖｔｈ補正準備期間）
最初に、図中のタイミングｔ１０１〜ｔ１０３において、Ｖｔｈ補正の準備を行う。具体的には、まず、電源走査回路２４がドレイン線ＤＳＬの電圧をＶｃｃからＶｉｎｉに下げる（タイミングｔ１０１）。すると、ソース電圧ＶｓがＶｉｎｉまで下がり、有機ＥＬ素子１２１等が消光する。このとき、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも下がる。次に、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げる（タイミングｔ１０２）。すると、ゲート電圧ＶｇがＶｏｆｓまで下がる。なお、このタイミングｔ１０１〜ｔ１０２の期間は、後述するように、トランジスタＴＷＳに対する逆バイアス電圧印加期間となっている。
【００３９】
（最初のＶｔｈ補正期間）
次に、図中のタイミングｔ１０３〜ｔ１０４において、Ｖｔｈの補正を行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっている間に、電源走査回路２４がドレイン線ＤＳＬの電圧をＶｉｎｉからＶｃｃに上げる（タイミングｔ１０３）。すると、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その後、水平駆動回路２２が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（タイミングｔ１０４）。すると、トランジスタＴＤｒのゲートがフローティングとなり、Ｖｔｈの補正が一旦停止する。
【００４０】
（最初のＶｔｈ補正休止期間）
最初のＶｔｈ補正が休止している期間中（タイミングｔ１０４〜ｔ１０５）は、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、Ｖｔｈ補正が不十分である場合、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れる。すなわち、トランジスタＴＤｒのゲート−ソース間の電位差ＶｇｓがトランジスタＴＤｒの閾値電圧Ｖｔｈよりも大きい場合には、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れる。これにより、ソース電圧Ｖｓが上昇し、保持容量Ｃｓを介したカップリングによりゲート電圧Ｖｇも上昇する。
【００４１】
（２回目のＶｔｈ補正期間）
最初のＶｔｈ補正休止期間が終了した後、図中のタイミングｔ１０５〜ｔ１０６において、Ｖｔｈの補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（タイミングｔ１０５）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。このとき、ソース電圧Ｖｓが（Ｖｏｆｓ−Ｖｔｈ）よりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、トランジスタＴＤｒがカットオフするまで（電位差ＶｇｓがＶｔｈになるまで）、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れる。その結果、保持容量ＣｓがＶｔｈに充電され、電位差ＶｇｓがＶｔｈとなる。その後、水平駆動回路２２が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える前に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（タイミングｔ１０６）。すると、トランジスタＴＤｒのゲートがフローティングとなるので、電位差Ｖｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶｔｈのままで維持することができる。このように、電位差ＶｇｓをＶｔｈに設定することにより、トランジスタＴＤｒの閾値電圧Ｖｔｈが画素回路１３ごとにばらついた場合であっても、有機ＥＬ素子１２Ｒ等の発光輝度がばらつくのをなくすることができる。
【００４２】
（２回目のＶｔｈ補正休止期間）
その後、最初のＶｔｈ補正期間と同様にして、図中のタイミングｔ１０６〜ｔ１０７において、Ｖｔｈ補正が再び休止している。
【００４３】
（３回目のＶｔｈ補正期間および３回目のＶｔｈ補正休止期間）
その後、１回目（最初）および２回目と同様にして、タイミングｔ１０７〜ｔ１０８において３回目のＶｔｈの補正を行うと共に、タイミングｔ１０８〜ｔ１０９において、Ｖｔｈ補正が休止している。なお、３回目のＶｔｈ補正の休止期間中に、水平駆動回路２２が信号線ＤＴＬの電圧をＶｏｆｓからＶｓｉｇに切り替える。
【００４４】
（書き込み・μ補正期間）
Ｖｔｈ補正休止期間が終了した後、図中のタイミングｔ１０９〜ｔ１１０において、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶｓｉｇとなっている間に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｆｆからＶｏｎに上げ（タイミングｔ１０９）、トランジスタＴＤｒのゲートを信号線ＤＴＬに接続する。すると、トランジスタＴＤｒのゲートの電圧がＶｓｉｇとなる。このとき、有機ＥＬ素子１２Ｒ等のアノードの電圧はこの段階ではまだ有機ＥＬ素子１２Ｒ等の閾値電圧Ｖｅｌよりも小さく、有機ＥＬ素子１２Ｒ等はカットオフしている。そのため、電流Ｉｄｓは有機ＥＬ素子１２Ｒ等の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶｓがΔＶだけ上昇し、やがて電位差Ｖｇｓが（Ｖｓｉｇ＋Ｖｔｈ−ΔＶ）となる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタＴＤｒの移動度μが大きい程、ΔＶも大きくなるので、電位差Ｖｇｓを発光前にΔＶだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。
【００４５】
（発光）
最後に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶｏｎからＶｏｆｆに下げる（タイミングｔ１１０）。すると、トランジスタＴＤｒのゲートがフローティングとなり、トランジスタＴＤｒのドレイン−ソース間に電流Ｉｄｓが流れ、ソース電圧Ｖｓが上昇する。その結果、有機ＥＬ素子１２Ｒ等が所望の輝度で発光する。
【００４６】
ここで、トランジスタＴＤｒの動作点について着目すると、以下のことが分かる。すなわち、トランジスタＴＤｒは、まず発光期間中では、例えば図４に示すように飽和領域で動作している。具体的には、トランジスタＴＤｒでは、例えば、Ｖｇｓ＝（Ｖｅｌ＋Ｖｔｆｔ）−Ｖｅｌ＝１０Ｖ（＞Ｖｔｈ），Ｖｄｓ＝Ｖｃｃ−Ｖｅｌ＝１０Ｖとなっている。また、消光期間中では、上記したＶｔｈ補正準備期間でもあるため、例えば図５に示すように線形領域で動作している。具体的には、トランジスタＴＤｒでは、例えば、Ｖｇｓ＝Ｖｏｆｓ−Ｖｉｎｉ＝９Ｖ（＞Ｖｔｈ），Ｖｄｓ＝Ｖｉｎｉ−Ｖｉｎｉ＝０Ｖとなっている。なお、ここでは、トランジスタＴＷＳの閾値電圧Ｖｔｈ＝５Ｖであるものとする。
【００４７】
ここで、トランジスタでは一般に、Ｖｇｓ＞Ｖｔｈの状態であるとき、閾値電圧Ｖｔｈは、例えば図６に示すように、経時的にプラスシフトする（正電圧方向へ変動する）ことが分かっている（例えば、図中に示したように、Ｖｔｈ’＝Ｖｔｈ＋ΔＶｔｈとなる）。したがって、上記のようにトランジスタＴＤｒでは、飽和領域および線形領域での動作時にＶｇｓ＞Ｖｔｈとなっているため、トランジスタＴＤｒの閾値電圧Ｖｔｈは、経時的にプラスシフトしてしまうことになる。
【００４８】
そして、トランジスタＴＤｒの閾値電圧Ｖｔｈがプラスシフトすると（つまり、閾値電圧Ｖｔｈが大きくなると）、データの書き込み後のソース電位Ｖｓの変動が大きくなる。その結果、ブートストラップゲインのロス分だけＶｇｓが小さくなり、発光電流値（パネル電流値、発光時のＶｇｓ）も小さくなってしまう。ここで、図７は、書き込みから発光までのタイミングおよびゲート電位Ｖｇ，ソース電位Ｖｓの変動の様子を表したものであり、実線で示した動作は、トランジスタＴＤｒの閾値電圧ＶｔｈがΔＶｔｈだけ大きくなったときの動作を示している。ΔＶｔｈだけ大きくなったときのブートストラップゲインをＧｂｓｔとすると、図中に示したように、Ｖｇｓは、｛ΔＶｔｈ×（１−Ｇｂｓｔ）｝の分小さくなる。つまり、トランジスタＴＤｒの閾値電圧Ｖｔｈが大きくなると、書き込み後のソース電位Ｖｓの変動が大きくなり、その結果、ブートストラップゲインのロス分だけ、Ｖｇｓが小さくなる。これにより、発光電流値も小さくなり、経時的に閾値電圧Ｖｔｈが大きくなると発光電流値が下がり、信頼性が低下することになる。  
【００４９】
このように、比較例に係る従来の表示装置では、トランジスタＴＤｒのＶｔｈ変動に起因してＶｇｓが小さくなり、その結果、発光電流値が低下して信頼性の低下が引き起こされてしまう。
【００５０】
そこで、次に図８〜図１１を参照して、本実施の形態の表示装置１の詳細動作について説明する。
【００５１】
図８は、表示装置１における各種波形の一例を表したものである。図８には、ゲート線ＷＳＬに２種類の電圧（Ｖｏｎ、Ｖｏｆｆ（＜Ｖｏｎ））が、ドレイン線ＤＳＬに３種類の電圧（Ｖｃｃ、Ｖｃｃ’（＜Ｖｃｃ）、Ｖｉｎｉ（＜Ｖｃｃ’））が、信号線ＤＴＬに２種類の電圧（Ｖｓｉｇ、Ｖｏｆｓ（＜Ｖｓｉｇ））が印加されている様子が示されている。さらに、図８には、ゲート線ＷＳＬ、ドレイン線ＤＳＬおよび信号線ＤＴＬへの電圧印加に応じて、トランジスタＴＤｒのゲート電圧Ｖｇおよびソース電圧Ｖｓが時々刻々変化している様子が示されている。なお、図８に示したタイミングｔ１〜ｔ１０は、図３に示した比較例におけるタイミングｔ１００〜ｔ１１０に対応している。
【００５２】
本実施の形態では、まず、図８に示したように、ドレイン線ＤＳＬの電圧がＶｃｃとなっている発光期間中において、信号線ＤＴＬの電圧がＶｏｆｓとなっている時に、以下のような動作がなされる。すなわち、このような時に、ゲート線ＷＳＬの電圧がＶｏｆｆからＶｏｎに上げられたのちにＶｏｎからＶｏｆｆに下げられるオン期間（タイミングｔ１１〜ｔ１２の期間）が設けられる。このとき、例えば図９に示したように、トランジスタＴＤｒにおける動作点は、例えば、Ｖｇｓ＝（Ｖｏｆｓ−Ｖｅｌ）＝−３Ｖ，Ｖｄｓ＝（Ｖｃｃ−Ｖｅｌ）＝１６Ｖとなる。すなわち、トランジスタＴＤｒの動作が、Ｖｄｓ＞０Ｖでのカットオフ駆動動作（Ｖｇｓ＜０Ｖ）となり、トランジスタＴＤｒに対してマイナスバイアス（逆バイアス）が印加される。これにより、タイミングｔ１１において、発光動作が停止する（消光する）ことになる。
【００５３】
また、このような動作点での動作により、例えば図１０に示すように、トランジスタＴＤｒの閾値電圧Ｖｔｈにおけるマイナスシフト（負電圧方向への変動）が促進される（変動後の閾値電圧を、Ｖｔｈ”とする）。これにより、従来のトランジスタＴＤｒの閾値電圧Ｖｔｈにおけるプラスシフト（正電圧方向への変動）との変動分の相殺が可能となる。したがって、トランジスタＴＤｒのＶｔｈ変動が抑えられ、そのようなＶｔｈ変動に起因したＶｇｓの低下による発光電流値（パネル電流値）の低下が抑えられる。
【００５４】
ただし、このようなマイナスシフト量が大きすぎると、トランジスタＴＤｒの閾値電圧Ｖｔｈが、逆にマイナスシフトしてしまう。このマイナスバイアス（逆バイアス）印加時のマイナスシフト量はＶｄｓに依存するため、発光時のプラスシフト分だけマイナスシフトするように調節する必要がある。
【００５５】
そこで、本実施の形態では、さらに、そのようなオン期間後において信号線ＤＴＬの電圧がＶｏｆｓとなっている時に、オン期間が再度設けられる（タイミングｔ１４〜ｔ１５，ｔ１６〜ｔ１の期間）。また、それと共に、その再度のオン期間時におけるドレイン線ＤＳＬの電圧が、ＶｃｃからＶｃｃ’へ変動している。すなわち、ドレイン線ＤＳＬの電圧が３値化されており、最初のオン期間（タイミングｔ１１〜ｔ１２の期間）後のドレイン線ＤＳＬの電圧が、調整可能となっている（図８中の矢印Ｐ１参照）。具体的には、最初のオン期間においてマイナスシフト量が大きくなってしまう場合には、例えば図８および図１１に示したように、ドレイン線ＤＳＬの電圧を小さくして（ＶｃｃからＶｃｃ’へ変動させて）、マイナスバイアス（逆バイアス）の印加電圧を弱くする。なお、逆の場合も可能である。これにより、トランジスタＴＤｒの閾値電圧Ｖｔｈにおけるマイナスシフト量の調整が可能となり、プラスシフト量を完全に相殺することが可能となる。よって、トランジスタＴＤｒにおいて、最適な動作点での駆動動作が可能となる。
【００５６】
以上のように本実施の形態では、ドレイン線ＤＳＬの電圧がＶｃｃとなっている発光期間中において、信号線ＤＴＬの電圧がＶｏｆｓとなっている時に、ゲート線ＷＳＬの電圧がＶｏｆｆからＶｏｎに上げられたのちにＶｏｎからＶｏｆｆに下げられるオン期間（タイミングｔ１１〜ｔ１２の期間）を設けるようにしたので、トランジスタＴＤｒのＶｔｈ変動が抑えられ、発光電流値の低下を抑えることができる。よって、従来よりも信頼性を向上させることが可能となる。
【００５７】
また、そのようなオン期間後において信号線ＤＴＬの電圧がＶｏｆｓとなっている時に、オン期間を再度設ける（タイミングｔ１４〜ｔ１５，ｔ１６〜ｔ１の期間）と共に、その再度のオン期間時におけるドレイン線ＤＳＬの電圧を、ＶｃｃからＶｃｃ’へ変動させるようにしたので、トランジスタＴＤｒにおいて最適な動作点での駆動動作が可能となり、発光電流値の低下を完全に回避することができる。よって、信頼性をさらに向上させることが可能となる。  
【００５８】
［モジュールおよび適用例］
以下、上記実施の形態で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態の表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００５９】
（モジュール）
上記実施の形態の表示装置１は、例えば、図１２に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板２の一辺に、表示部１０を封止する部材（図示せず）から露出した領域２１０を設け、この露出した領域２１０に、タイミング制御回路２１、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００６０】
（適用例１）
図１３は、上記実施の形態の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態に係る表示装置１により構成されている。
【００６１】
（適用例２）
図１４は、上記実施の形態の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態に係る表示装置１により構成されている。
【００６２】
（適用例３）
図１５は、上記実施の形態の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態に係る表示装置１により構成されている。
【００６３】
（適用例４）
図１６は、上記実施の形態の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態に係る表示装置１により構成されている。
【００６４】
（適用例５）
図１７は、上記実施の形態の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態に係る表示装置１により構成されている。
【００６５】
以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００６６】
例えば、上記実施の形態等では、表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１３の構成は、上記実施の形態等で説明したものに限られない。例えば、必要に応じて、容量素子やトランジスタを画素回路１３に追加してもよい。その場合、画素回路１３の変更に応じて、上述した水平駆動回路２２、書き込み走査回路２３、電源走査回路２４のほかに、必要な駆動回路を追加してもよい。
【００６７】
また、上記実施の形態等では、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の駆動を信号保持制御回路２１Ｂが制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００６８】
さらに、上記実施の形態等では、発光素子の一例として有機ＥＬ素子１２Ｒ等を挙げて説明したが、本発明は、例えばＬＥＤ（Light Emitting Diode；発光ダイオード）等の他の発光素子にも適用することが可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態に係る表示装置の一例を表す構成図である。
【図２】図１の画素の内部構成の一例を表す構成図である。
【図３】比較例に係る表示装置の動作の一例について説明するための波形図である。
【図４】比較例に係る表示装置における白表示時のトランジスタの動作点の一例を表す回路図である。
【図５】比較例に係る表示装置における消灯期間中のトランジスタの動作点の一例を表す回路図である。
【図６】比較例に係る表示装置におけるトランジスタ特性のプラスシフトについて説明するための特性図である。
【図７】比較例に係る表示装置における書き込みから発光までのタイミングおよびゲート電位，ソース電位の変動の様子を表す波形図である。
【図８】実施の形態に係る表示装置の動作の一例について説明するための波形図である。
【図９】図１に示した表示装置における消光期間中のトランジスタの動作点の一例を表す回路図である。
【図１０】図１に示した表示装置におけるトランジスタ特性のマイナスシフトについて説明するための特性図である。
【図１１】図１に示した表示装置における最適化調整時のトランジスタの動作点の一例を表す回路図である。
【図１２】上記各実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図１３】上記実施の形態の表示装置の適用例１の外観を表す斜視図である。
【図１４】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１５】適用例３の外観を表す斜視図である。
【図１６】適用例４の外観を表す斜視図である。
【図１７】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【符号の説明】
【００７０】
１…表示装置、１０…表示部、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１２Ｒ，１２Ｇ，１２Ｂ…有機ＥＬ素子、１３…画素回路、２０…周辺回路部、２１…タイミング制御回路、２１Ａ…表示信号生成回路、２１Ｂ…表示信号保持制御回路、２２…水平駆動回路、２３…書き込み走査回路、２４…電源走査回路、Ｃｓ…保持容量、ＤＳＬ…ドレイン線、ＤＴＬ…信号線、Ｉｄｓ…電流、ＴＤｒ，ＴＷＳ…トランジスタ、Ｖｇ…ゲート電圧、Ｖｇｓ…電位差、Ｖｓ…ソース電圧、Ｖｔｈ…閾値電圧、ＷＳＬ…ゲート線。
【図１】
2010139543.tif 000003
【図２】
2010139543.tif 000004
【図３】
2010139543.tif 000005
【図４】
2010139543.tif 000006
【図５】
2010139543.tif 000007
【図６】
2010139543.tif 000008
【図７】
2010139543.tif 000009
【図８】
2010139543.tif 000010
【図９】
2010139543.tif 000011
【図１０】
2010139543.tif 000012
【図１１】
2010139543.tif 000013
【図１２】
2010139543.tif 000014
【図１３】
2010139543.tif 000015
【図１４】
2010139543.tif 000016
【図１５】
2010139543.tif 000017
【図１６】
2010139543.tif 000018
【図１７】
2010139543.tif 000019