(57)【要約】【課題】  高耐圧素子および低耐圧素子の特性を低下させることなく、ホットキャリア耐性を向上させることのできる半導体装置およびその製造方法を提供すること。【解決手段】  半導体装置１の高耐圧素子領域７において、シリコン基板２の表面に高耐圧素子用ゲート絶縁膜１０を形成し、この高耐圧素子用ゲート絶縁膜１０上に、高耐圧素子用ゲート電極１１を形成する。また、高耐圧素子領域７において、シリコン基板２の表層部に、高耐圧素子用ゲート電極１１に対向するチャネル領域３８隣接する高耐圧側ソース領域１３および高耐圧側ドレイン領域１４を形成する。そして、高耐圧素子用ゲート絶縁膜１０の、高耐圧素子用ゲート電極１１の端部に対向する部分に、高耐圧素子用ゲート電極１１の中央部に対向する部分よりも大きい厚さのバーズビーク部３７を形成する。【選択図】図２
2010067747.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に形成された素子分離領域により分離される高耐圧素子および前記高耐圧素子よりも耐圧の低い低耐圧素子を備える半導体装置であって、
前記高耐圧素子が形成される高耐圧素子領域において、前記半導体層の表面に形成された高耐圧素子用ゲート絶縁膜と、
前記高耐圧素子用ゲート絶縁膜上に形成された高耐圧素子用ゲート電極と、
前記高耐圧素子領域において、前記半導体層の表層部に、前記高耐圧素子用ゲート電極に対向するチャネル領域に隣接して形成された不純物拡散領域とを含み、
前記高耐圧素子用ゲート絶縁膜は、前記高耐圧素子用ゲート電極の端部に対向する部分に、前記高耐圧素子用ゲート電極の中央部に対向する部分よりも大きい厚さのバーズビーク部を有する、半導体装置。
【請求項２】
前記バーズビーク部は、チャネル長と平行な方向の幅が４５ｎｍ以上である、請求項１に記載の半導体装置。
【請求項３】
前記低耐圧素子が形成される低耐圧素子領域において、前記半導体層の表面に形成された低耐圧素子用ゲート絶縁膜をさらに含み、
前記高耐圧素子用ゲート絶縁膜は、その厚さが前記低耐圧素子用ゲート絶縁膜の厚さよりも大きい、請求項１または２に記載の半導体装置。
【請求項４】
第１導電型の半導体層に形成され、素子分離領域により分離される高耐圧素子および前記高耐圧素子よりも耐圧の低い低耐圧素子を備える半導体装置の製造方法であって、
前記高耐圧素子が形成される高耐圧素子領域および前記低耐圧素子が形成される低耐圧素子領域それぞれにおいて、前記半導体層に第２導電型の不純物を注入することによりウェル領域を形成する工程と、
前記半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極の材料からなる電極材料層を形成する工程と、
前記電極材料層上に、前記高耐圧素子領域内の所定領域と対向する開口を有し、平面視で前記高耐圧素子領域内における前記所定領域以外の領域および前記低耐圧素子領域の全域を覆うマスクパターンを形成する工程と、
前記電極材料層における前記開口から露出する部分を除去することにより、前記高耐圧素子領域上に高耐圧素子用ゲート電極を形成する工程と、
前記高耐圧素子用ゲート電極の形成後、前記低耐圧素子領域上の前記電極材料層を残存させたまま前記半導体層を熱酸化処理する工程とを含む、半導体装置の製造方法。
【請求項５】
前記ウェル領域および前記ゲート絶縁膜が、
前記高耐圧素子領域において、前記半導体層に前記不純物を注入することにより高耐圧側ウェル領域を形成する工程と、
前記高耐圧側ウェル領域の形成後、前記半導体層を熱酸化処理することにより、前記高耐圧素子領域上に高耐圧素子用ゲート絶縁膜を形成する工程と、
前記高耐圧素子用ゲート絶縁膜の形成後、前記低耐圧素子領域において、前記半導体層に前記不純物を注入することにより低耐圧素子用ウェル領域を形成する工程と、
前記低耐圧素子用ウェル領域の形成後、前記半導体層を熱酸化処理することにより、前記低耐圧素子領域上に低耐圧素子用ゲート絶縁膜を形成する工程とを経て形成される、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記高耐圧素子用ゲート絶縁膜を形成する工程が、熱酸化処理により前記高耐圧素子領域および前記低耐圧素子領域上に絶縁膜を形成した後、前記高耐圧素子領域の全域を覆うマスクパターンを形成し、そのマスクパターンから露出する前記低耐圧素子領域上の前記絶縁膜を除去する工程を含み、
前記低耐圧素子用ウェル領域を形成する工程が、前記マスクパターンを残存させたまま、前記不純物を注入する工程を含む、請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧の異なる複数種類の半導体素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、液晶表示パネルの駆動回路（ドライバＩＣ）やフラッシュメモリなどのメモリ制御のための制御回路（メモリＩＣ）を有する半導体装置は、半導体基板上に耐圧の異なる複数種類のトランジスタ素子（典型的には、高耐圧素子および低耐圧素子）を搭載して構成される場合がある。
そして、近年では、高耐圧素子の耐圧を向上させるべく、半導体基板に不純物を二重に拡散させることにより、二重拡散ドレイン（ＤＤＤ：Double Diffused Drain）構造を有する高耐圧素子を作製することが進められている。
【０００３】
図５Ａ〜図５Ｎは、耐圧の異なる複数種類の半導体素子を有する従来の半導体装置の製造方法を説明するための模式的な断面図である。
従来の半導体装置を製造するには、まず、図５Ａに示すように、ＰまたはＮ型のシリコン基板５０の表層部に、エッチングにより、トレンチ５１が形成される。そして、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより、シリコン基板５０の表面に酸化シリコン膜が形成された後、トレンチ５１外の酸化シリコン膜が除去されることにより、トレンチ５１内に酸化シリコン５２が埋め込まれる。これにより、シリコン基板５０には、トレンチ５１により絶縁分離された高耐圧素子領域５３および低耐圧素子領域５４が形成される。
【０００４】
次いで、高耐圧素子領域５３および低耐圧素子領域５４に対して、Ｐ型不純物が注入されることにより、図５Ａに示すように、高耐圧側ウェル領域５５および低耐圧側ウェル領域５６が順次形成される。
次に、シリコン基板５０の表面が熱酸化されることにより、図５Ｂに示すように、シリコン基板５０の表面全域に酸化シリコン膜５７が形成される。
【０００５】
次いで、酸化シリコン膜５７上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図５Ｃに示すように、高耐圧素子領域５３上の酸化シリコン膜５７を覆うレジストマスク５９が形成される。そして、このレジストマスク５９から露出する低耐圧素子領域５４上の酸化シリコン膜５７がエッチングにより除去される。これにより、酸化シリコン膜５７が、高耐圧素子領域５３上に、高耐圧素子用ゲート絶縁膜５８として残存する。
【０００６】
そして、レジストマスク５９が除去された後、シリコン基板５０の表面が熱酸化される。これにより、図５Ｄに示すように、低耐圧素子領域５４の表面全域に、高耐圧素子用ゲート絶縁膜５８よりも薄い低耐圧素子用ゲート絶縁膜６０が形成される。
次に、図５Ｅに示すように、シリコン基板５０上に、ポリシリコン膜６１（たとえば、厚さ＝１３５ｎｍ）が堆積される。
【０００７】
次いで、ポリシリコン膜６１上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図５Ｆに示すように、高耐圧素子領域５３および低耐圧素子領域５４それぞれの紙面左右方向における中央部上のポリシリコン膜６１を覆うレジストマスク６２が形成される。
そして、このレジストマスク６２から露出するポリシリコン膜６１がエッチングにより除去される。これにより、図５Ｇに示すように、高耐圧素子領域５３上および低耐圧素子領域５４上に、それぞれ高耐圧素子用ゲート電極６３および低耐圧素子用ゲート電極６４が同時に形成される。
【０００８】
次いで、シリコン基板５０上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図５Ｈに示すように、低耐圧素子領域５４全域を覆うレジストマスク６５が形成される。
次いで、このレジストマスク６５から露出する高耐圧素子領域５３に対して、Ｎ型不純物が注入（たとえば、ドーズ量＝５×１０１３ｃｍ−２  注入エネルギー＝４０ｋｅＶ）される。これにより、図５Ｉに示すように、高耐圧素子領域５３の表層部に、高耐圧素子用ゲート電極６３の厚さとほぼ同じ深さを有するＮ−型の低濃度拡散領域６６（たとえば、深さ＝１３５ｎｍ）が形成される。低濃度拡散領域６６は、紙面左右方向において高耐圧素子用ゲート電極６３の両側それぞれに形成される。
【０００９】
そして、レジストマスク６５が除去された後、図５Ｊに示すように、高耐圧素子領域５３の全域を覆うレジストマスク７８が形成される。そして、このレジストマスク７８から露出するシリコン基板５０に対して、Ｎ型不純物が注入（たとえば、ドーズ量＝５×１０１４ｃｍ−２  注入エネルギー＝２０ｋｅＶ）される。これにより、図５Ｋに示すように、低耐圧素子領域５４の表層部に、Ｎ−型の低濃度拡散領域６７が形成される。低濃度拡散領域６７は、紙面左右方向において低耐圧素子用ゲート電極６４の両側それぞれに形成される。その後、レジストマスク７８が除去される。
【００１０】
次に、ＣＶＤ法などにより、シリコン基板５０上に酸化シリコン膜が堆積され、堆積された酸化シリコン膜がエッチバックされることにより、図５Ｌに示すように、高耐圧素子用ゲート電極６３および低耐圧素子用ゲート電極６４それぞれの側壁に、サイドウォール６８が形成される。
サイドウォール６８の形成後、図５Ｍに示すように、シリコン基板５０に対して、Ｎ型不純物が注入（たとえば、ドーズ量＝２×１０１５ｃｍ−２  注入エネルギー＝２５ｋｅＶ）される。
【００１１】
Ｎ型不純物の注入により、高耐圧素子領域５３においては、図５Ｎに示すように、低濃度拡散領域６６の表層部に、サイドウォール６８に対して自己整合的にＮ＋型の高濃度拡散領域６９が形成される。高耐圧素子用ゲート電極６３の両側の低濃度拡散領域６６それぞれに高濃度拡散領域６９が形成されることにより、高耐圧素子領域５３には、Ｎ型不純物が二重に拡散した構造（低濃度拡散領域６６および高濃度拡散領域６９）を有する１対の高耐圧側ドレイン領域７０および高耐圧側ソース領域７１が形成される。
【００１２】
一方、低耐圧素子領域５４においては、図５Ｎに示すように、低濃度拡散領域６７を貫通し、サイドウォール６８に対して自己整合的にＮ＋型の高濃度拡散領域７２が形成される。低耐圧素子用ゲート電極６４の両側の低濃度拡散領域６７それぞれに高濃度拡散領域７２が形成されることにより、低耐圧素子領域５４には、Ｎ型不純物が二重に拡散した構造（低濃度拡散領域６７および高濃度拡散領域７２）を有する１対の低耐圧側ドレイン領域７３および低耐圧側ソース領域７４が形成される。
【００１３】
以上の工程を経ることにより、高耐圧素子７５および低耐圧素子７６を有する半導体装置７７が得られる。なお、上記の説明において、半導体装置７７に備えられるドレイン電極、ソース電極および層間絶縁膜などの形成方法および構成については省略している。
【特許文献１】特開２００４−６８９８号号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年、高耐圧素子の耐圧向上に加えて、半導体装置に搭載される素子の微細化が進められている。素子の微細化に伴い、素子内の電界が大きくなるため、素子内に高エネルギーキャリア（ホットキャリア）が生じやすくなる。とりわけ、低耐圧素子よりも強い電界が生じる高耐圧素子内にホットキャリアが生じやすい。そして、生じたホットキャリアがゲート絶縁膜に注入されると、素子の特性が劣化する、いわゆるホットキャリア効果が生じる。
【００１５】
このようなホットキャリア効果は、ゲート絶縁膜におけるゲート電極の端部に対向する部分（ゲート絶縁膜端部）のように、電界の集中しやすい部分に顕著に表れる。
そのため、たとえば、半導体装置７７において、高耐圧素子用ゲート絶縁膜５８端部の厚さを大きくし、当該端部にかかる電界を緩和することにより、ホットキャリア耐性の向上が期待される。
【００１６】
そして、上記の製造工程に準ずる場合、たとえば、図５Ｂの工程において、シリコン基板５０に対する熱酸化処理条件を変えることにより、成長する酸化シリコン膜５７（高耐圧素子用ゲート絶縁膜５８）の厚さを大きくすることができる。しかし、この方法では、高耐圧素子用ゲート絶縁膜５８の厚さが一様に大きくなってしまい、高耐圧素子７５の特性（たとえば、電流駆動能力）が低下するという不具合が生じる。
【００１７】
本発明の目的は、高耐圧素子および低耐圧素子の特性を低下させることなく、ホットキャリア耐性を向上させることのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するための請求項１記載の発明は、半導体層に形成された素子分離領域により分離される高耐圧素子および前記高耐圧素子よりも耐圧の低い低耐圧素子を備える半導体装置であって、前記高耐圧素子が形成される高耐圧素子領域において、前記半導体層の表面に形成された高耐圧素子用ゲート絶縁膜と、前記高耐圧素子用ゲート絶縁膜上に形成された高耐圧素子用ゲート電極と、前記高耐圧素子領域において、前記半導体層の表層部に、前記高耐圧素子用ゲート電極に対向するチャネル領域に隣接して形成された不純物拡散領域とを含み、前記高耐圧素子用ゲート絶縁膜は、前記高耐圧素子用ゲート電極の端部に対向する部分に、前記高耐圧素子用ゲート電極の中央部に対向する部分よりも大きい厚さのバーズビーク部を有する、半導体装置である。
【００１９】
この構成によれば、ゲート絶縁膜に、高耐圧素子用ゲート電極の中央部に対向する部分よりも大きい厚さのバーズビーク部が形成されている。したがって、このバーズビーク部により、ゲート絶縁膜（高耐圧素子用ゲート絶縁膜）の端部にかかる電界を緩和することができるので、半導体装置のホットキャリア耐性を向上させることができる。
そして、この半導体装置は、請求項４に記載の製造方法、つまり、第１導電型の半導体層に形成され、素子分離領域により分離される高耐圧素子および前記高耐圧素子よりも耐圧の低い低耐圧素子を備える半導体装置の製造方法であって、前記高耐圧素子が形成される高耐圧素子領域および前記低耐圧素子が形成される低耐圧素子領域それぞれにおいて、前記半導体層に第２導電型の不純物を注入することによりウェル領域を形成する工程と、前記半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極の材料からなる電極材料層を形成する工程と、前記電極材料層上に、前記高耐圧素子領域内の所定領域と対向する開口を有し、平面視で前記高耐圧素子領域内における前記所定領域以外の領域および前記低耐圧素子領域の全域を覆うマスクパターンを形成する工程と、前記電極材料層における前記開口から露出する部分を除去することにより、前記高耐圧素子領域上に高耐圧素子用ゲート電極を形成する工程と、前記高耐圧素子用ゲート電極の形成後、前記低耐圧素子領域上の前記電極材料層を残存させたまま前記半導体層を熱酸化処理する工程とを含む、半導体装置の製造方法により製造することができる。
【００２０】
半導体装置の製造方法では、第１導電型の半導体層に第２導電型の不純物が注入されることにより、高耐圧素子領域および低耐圧素子領域のそれぞれにウェル領域が形成される。ウェル領域の形成後、半導体層の表面にゲート絶縁膜が形成される。そして、ゲート絶縁膜上に電極材料層が形成され、この電極材料層上に、高耐圧素子領域内の所定領域以外の領域および低耐圧素子領域の全域を覆うマスクパターンが形成される。
【００２１】
そして、電極材料層におけるマスクパターンの開口から露出する部分が除去されることにより、高耐圧素子用ゲート電極が形成される。つまり、高耐圧素子領域においてマスクパターンにより覆われていた部分が、除去されずに高耐圧素子用ゲート電極として形成される。
高耐圧素子用ゲート電極の形成後、低耐圧素子領域上に電極材料層を残存させたまま、半導体層が熱酸化処理される。
【００２２】
バーズビーク形成のための熱酸化処理時、ゲート絶縁膜上に高耐圧素子用ゲート電極が形成されているので、ゲート絶縁膜における高耐圧素子用ゲート電極の端部に対向する部分からバーズビークを成長させることができる。そのため、請求項１に記載の半導体装置のように、ゲート絶縁膜に、高耐圧素子用ゲート電極の中央部に対向する部分よりも大きい厚さのバーズビーク部を形成することができる。
【００２３】
また、高耐圧素子用ゲート絶縁膜における高耐圧素子用ゲート電極の中央部に対向する部分に関しては、バーズビークを成長させずに、ゲート絶縁膜を形成したままの厚さを保持することができる。そのため、高耐圧素子の特性（たとえば、電流駆動能力）の低下を抑制することができる。
また、バーズビーク形成のための熱酸化処理時、低耐圧素子領域上のゲート絶縁膜は、当該領域上の電極材料層によりその全域が覆われている。そのため、低耐圧素子領域上のゲート絶縁膜の熱酸化を抑制することができる。したがって、当該ゲート絶縁膜の厚さの増大を抑制することができるので、低耐圧素子の特性の低下を抑制することができる。
【００２４】
また、前記バーズビーク部は、請求項２に記載されているように、チャネル長と平行な方向の幅が４５ｎｍ以上であることが好ましい。バーズビーク部の幅が４５ｎｍ以上であることにより、半導体装置のホットキャリア耐性を効果的に向上させることができる。
また、請求項３に記載の発明は、前記低耐圧素子が形成される低耐圧素子領域において、前記半導体層の表面に形成された低耐圧素子用ゲート絶縁膜をさらに含み、前記高耐圧素子用ゲート絶縁膜は、その厚さが前記低耐圧素子用ゲート絶縁膜の厚さよりも大きい、請求項１または２に記載の半導体装置である。
【００２５】
この構成によれば、高耐圧素子用ゲート絶縁膜の厚さが低耐圧素子用ゲート絶縁膜の厚さよりも大きいため、各素子領域上のゲート絶縁膜の厚さを、素子の耐圧に応じた大きさにすることができる。
また、請求項５の記載は、前記ウェル領域および前記ゲート絶縁膜が、前記高耐圧素子領域において、前記半導体層に前記不純物を注入することにより高耐圧側ウェル領域を形成する工程と、前記高耐圧側ウェル領域の形成後、前記半導体層を熱酸化処理することにより、前記高耐圧素子領域上に高耐圧素子用ゲート絶縁膜を形成する工程と、前記高耐圧素子用ゲート絶縁膜の形成後、前記低耐圧素子領域において、前記半導体層に前記不純物を注入することにより低耐圧素子用ウェル領域を形成する工程と、前記低耐圧素子用ウェル領域の形成後、前記半導体層を熱酸化処理することにより、前記低耐圧素子領域上に低耐圧素子用ゲート絶縁膜を形成する工程とを経て形成される、請求項４に記載の半導体装置の製造方法である。
【００２６】
すなわち、請求項５に記載の発明は、第１導電型の半導体層に形成され、素子分離領域により分離される高耐圧素子および前記高耐圧素子よりも耐圧の低い低耐圧素子を備える半導体装置の製造方法であって、前記高耐圧素子が形成される高耐圧素子領域において、前記半導体層に第２導電型の不純物を注入することにより高耐圧側ウェル領域を形成する工程と、前記高耐圧側ウェル領域の形成後、前記半導体層を熱酸化処理することにより、前記高耐圧素子領域上に高耐圧素子用ゲート絶縁膜を形成する工程と、前記高耐圧素子用ゲート絶縁膜の形成後、前記低耐圧素子が形成される低耐圧素子領域において、前記半導体層に前記不純物を注入することにより低耐圧素子用ウェル領域を形成する工程と、前記低耐圧素子用ウェル領域の形成後、前記半導体層を熱酸化処理することにより、前記低耐圧素子領域上に低耐圧素子用ゲート絶縁膜を形成する工程と、前記高耐圧素子用ゲート絶縁膜および前記低耐圧素子用ゲート絶縁膜上にゲート電極の材料からなる電極材料層を形成する工程と、前記電極材料層上に、前記高耐圧素子領域内の所定領域と対向する開口を有し、平面視で前記高耐圧素子領域内における前記所定領域以外の領域および前記低耐圧素子領域の全域を覆うマスクパターンを形成する工程と、前記電極材料層における前記開口から露出する部分を除去することにより、前記高耐圧素子領域上に高耐圧素子用ゲート電極を形成する工程と、前記高耐圧素子用ゲート電極の形成後、前記低耐圧素子領域上の前記電極材料層を残存させたまま前記半導体層を熱酸化処理する工程とを含む、半導体装置の製造方法である。
【００２７】
たとえば、高耐圧素子領域および低耐圧素子領域におけるウェル領域は、熱酸化処理によるゲート絶縁膜の形成に先立って形成される。
また、低耐圧素子領域におけるウェル領域の不純物濃度プロファイルは、低耐圧素子の特性を向上させるために所定の形状であることが好ましい。たとえば、ゲート閾値電圧の制御性向上およびキャリヤ移動度向上のために、ウェル領域におけるチャネル部分の最表面で高濃度となり、チャネル部分の深さ方向中間部あたりで低濃度となる形状であることが好ましい。そして、このような形状のプロファイルは、ウェル領域の形成後、当該ウェル領域に加えられる熱量の総量を調節することにより定めることができる。
【００２８】
そのため、低耐圧側ウェル領域５６の形成後、酸化シリコン膜５７（高耐圧素子用ゲート絶縁膜５８）を形成する工程（たとえば、図５Ｂ参照）、および低耐圧素子用ゲート絶縁膜６０を形成する工程（たとえば、図５Ｄ参照）の２工程が行なわれる従来の製造方法では、これら２工程において加えられる熱量の総量を調節することにより、上記した形状のプロファイルが得られると考えられる。
【００２９】
したがって、低耐圧素子領域におけるウェル領域に熱量が加えられる工程として、バーズビーク部を形成する工程が行われる上記の製造方法であっても、低耐圧素子領域におけるウェル領域の形成後、このウェル領域に対して加えられる熱量の総量が上記２工程における総量と同程度であれば、上記した形状のプロファイルが得られると考えられる。
そして、この請求項５に記載の製造方法では、熱酸化処理により高耐圧素子用ゲート絶縁膜が形成された後、低耐圧素子用ウェル領域が形成される。また、低耐圧素子用ウェル領域の形成後、熱酸化処理により低耐圧素子領域上に低耐圧素子用ゲート絶縁膜が形成され、さらに、上記と同様に、熱酸化処理によりバーズビーク部が形成される。つまり、低耐圧素子用ウェル領域の形成後、低耐圧素子用ウェル領域に熱量が加えられる工程として、低耐圧素子用ゲート絶縁膜を形成する工程、およびバーズビークを形成する工程の２工程が行なわれる。
【００３０】
そのため、バーズビーク部を形成するときに加えられる熱量を、高耐圧素子用ゲート絶縁膜を形成するときに加えられる熱量とほぼ同じ大きさにすることにより、低耐圧素子用ウェル領域の良好なプロファイルを簡単に得ることができる。したがって、低耐圧素子の特性を簡単に向上させることができる。
また、請求項６に記載の発明は、前記高耐圧素子用ゲート絶縁膜を形成する工程が、熱酸化処理により前記高耐圧素子領域および前記低耐圧素子領域上に絶縁膜を形成した後、前記高耐圧素子領域の全域を覆うマスクパターンを形成し、そのマスクパターンから露出する前記低耐圧素子領域上の前記絶縁膜を除去する工程を含み、前記低耐圧素子用ウェル領域を形成する工程が、前記マスクパターンを残存させたまま、前記不純物を注入する工程を含む、請求項５に記載の半導体装置の製造方法である。
【００３１】
この方法によれば、マスクパターンが、低耐圧素子領域上の絶縁膜を除去するときのマスクと、低耐圧素子用ウェル領域を形成するときのマスクとに兼用されるので、余計なマスク形成工程を行なう必要がない。そのため、製造工程を簡略化することができ、さらに製造コストを低減することができる。
【発明を実施するための最良の形態】
【００３２】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。図２は、図１に示すII−IIの切断線で切断したときの半導体装置の（ａ）断面図（ｂ）（ａ）において破線円で囲まれる部分の拡大図である。
半導体装置１は、たとえば、液晶表示パネルの駆動回路（ドライバＩＣ）やフラッシュメモリなどのメモリ制御のため制御回路（メモリＩＣ）などに用いられる半導体装置であって、シリコン基板２（たとえば、厚さＴ１２００μｍ程度）上に、高耐圧素子３（たとえば、耐圧ＶＨ＝１０〜２０Ｖ程度）と、高耐圧素子３よりも耐圧の低い低耐圧素子４（たとえば、耐圧ＶＬ＝１．２〜１．８Ｖ程度）とを備えている。
【００３３】
シリコン基板２の表層部には、シリコン基板２を複数の領域に分離する浅いトレンチ５（たとえば、深さＤ１２５００Å程度）が形成されている。トレンチ５には、酸化シリコン６が埋め込まれている。そして、シリコン基板２には、トレンチ５により分離（ＳＴＩ：Shallow Trench Isolation）された２つの長方形状のアクティブ領域が形成されている。
【００３４】
これら２つのアクティブ領域は、平面視で面積が異なっており、相対的に面積の大きい領域が、高耐圧素子３が形成される高耐圧素子領域７である。一方、相対的に面積の小さい領域が、低耐圧素子４が形成される低耐圧素子領域８である。
高耐圧素子領域７は、図１の左右方向に長手である。また、高耐圧素子領域７に形成される高耐圧素子３は、たとえば、素子サイズ９０ｎｍノード以下、ゲート長１．５μｍ程度である。
【００３５】
高耐圧素子領域７には、高耐圧素子領域７の表面（アクティブ領域の表面）からシリコン基板２の厚さ方向にトレンチ５の深さＤ１よりも深い位置まで広がる高耐圧側ウェル領域９が形成されている。高耐圧側ウェル領域９は、Ｐ型不純物が、たとえば、１．０×１０１７〜５．０×１０１７ｃｍ−３の高濃度でドープされた領域である。なお、Ｐ型不純物としては、たとえば、Ｂ（ホウ素）などを用いることができる。
【００３６】
高耐圧側ウェル領域９の表面全域には、酸化シリコンからなる高耐圧素子用ゲート絶縁膜１０（たとえば、厚さＴ２１５〜４０ｎｍ）が形成されている。
高耐圧素子用ゲート絶縁膜１０上には、ポリシリコンからなる高耐圧素子用ゲート電極１１（たとえば、厚さＴ３１２０〜２００ｎｍ、好ましくは、１３５ｎｍ以下）が形成されている。高耐圧素子用ゲート電極１１は、平面視長方形状に形成され、図２の左右方向における高耐圧側ウェル領域９の長手方向（図２の左右方向）中央部に対向するように配置されている。
【００３７】
また、高耐圧素子用ゲート絶縁膜１０上には、高耐圧素子用ゲート電極１１の側壁を全周にわたって取り囲む高耐圧側サイドウォール１２が形成されている。高耐圧側サイドウォール１２は、酸化シリコンからなり、平面視で矩形環状に形成されている。
高耐圧側ウェル領域９には、長手方向中央部を挟んで対向する一方側（左側）および他方側（右側）に、それぞれＮ型の高耐圧側ソース領域１３およびＮ型の高耐圧側ドレイン領域１４が形成されている。
【００３８】
高耐圧側ソース領域１３は、Ｎ型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散された高耐圧側低濃度ソース領域１５と、Ｎ型不純物が高濃度で拡散された高耐圧側高濃度ソース領域１６とを有している。Ｎ型不純物としては、たとえば、Ａｓ（ヒ素）やＰ（リン）を用いることができる。
高耐圧側低濃度ソース領域１５は、高耐圧側ウェル領域９の表面からその深さ方向に広がり、その一部が平面視で高耐圧素子用ゲート電極１１の長手方向一方側縁部に重なっている。これにより、高耐圧側低濃度ソース領域１５は、ゲート幅に沿う方向において、高耐圧素子用ゲート絶縁膜１０を介して高耐圧素子用ゲート電極１１の長手方向一方側縁部に対向している。また、高耐圧側低濃度ソース領域１５の深さＤ２は、高耐圧側高濃度ソース領域１６の深さＤ３よりも１００〜２００％程度深く（大きく）、具体的には、１８０〜２４０ｎｍ程度であって、２００ｎｍ以上が好ましい。
【００３９】
高耐圧側高濃度ソース領域１６は、高耐圧側低濃度ソース領域１５の表層部において、高耐圧側ウェル領域９の表面（高耐圧側低濃度ソース領域１５の表面）からその深さ方向に広がり、高耐圧側サイドウォール１２に対して自己整合的に配置されている。つまり、高耐圧側高濃度ソース領域１６は、高耐圧側サイドウォール１２に対して平面視で重なっていない。したがって、高耐圧側ソース領域１３は、低濃度の高耐圧側低濃度ソース領域１５が高耐圧側サイドウォール１２および高耐圧素子用ゲート電極１１に対向することとなる。また、高耐圧側高濃度ソース領域１６の深さＤ３は、たとえば、６０〜１２０ｎｍである。
【００４０】
高耐圧側ドレイン領域１４は、高耐圧側ソース領域１３と同様にＮ型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン（ＤＤＤ：Double Diffused Drain）構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散した高耐圧側低濃度ドレイン領域１７と、Ｎ型不純物が高濃度で拡散した高耐圧側高濃度ドレイン領域１８とを有している。
【００４１】
高耐圧側低濃度ドレイン領域１７は、高耐圧側ウェル領域９の表面からその深さ方向に広がり、その一部が平面視で高耐圧素子用ゲート電極１１の長手方向他方側縁部に重なっている。これにより、高耐圧側低濃度ドレイン領域１７は、ゲート幅に沿う方向において、高耐圧素子用ゲート絶縁膜１０を介して高耐圧素子用ゲート電極１１の長手方向他方側縁部に対向している。また、高耐圧側低濃度ドレイン領域１７の深さＤ４は、たとえば、高耐圧側低濃度ソース領域１５の深さＤ２と同じ深さである。
【００４２】
高耐圧側高濃度ドレイン領域１８は、高耐圧側低濃度ドレイン領域１７の表層部において、高耐圧側ウェル領域９の表面（高耐圧側低濃度ドレイン領域１７の表面）からその深さ方向に広がり、高耐圧側サイドウォール１２に対して自己整合的に配置されている。つまり、高耐圧側高濃度ドレイン領域１８は、高耐圧側サイドウォール１２に対して平面視で重なっていない。したがって、高耐圧側ドレイン領域１４は、低濃度の高耐圧側低濃度ドレイン領域１７が高耐圧側サイドウォール１２および高耐圧素子用ゲート電極１１に対向することとなる。また、高耐圧側高濃度ドレイン領域１８の深さＤ５は、たとえば、高耐圧側高濃度ソース領域１６の深さＤ３と同じ深さである。
【００４３】
そして、高耐圧側ウェル領域９の表層部において、高耐圧側ソース領域１３と高耐圧側ドレイン領域１４とに挟まれる（隣接する）中央部は、高耐圧素子用ゲート電極１１に電圧が印加されることによりチャネルが形成されるチャネル領域３８をなしている。このチャネル領域３８のチャネル長Ｌ１（図２の左右方向における幅）は、たとえば、１．０〜２．０μｍである。
【００４４】
また、高耐圧素子用ゲート絶縁膜１０は、図２の左右方向おける高耐圧素子用ゲート電極１１の両端部に対向する部分に、高耐圧素子用ゲート電極１１の中央部に対向する部分（チャネル領域３８に対向する部分）よりも大きい厚さのバーズビーク部３７を有している。バーズビーク部３７は、図２の左右方向において、高耐圧素子用ゲート電極１１の端から中央部に向かってその厚さが連続的に小さくなる形状に形成されている。このような形状のバーズビーク部３７の最大厚さＴ７（高耐圧素子用ゲート電極１１の端に対向する部分の厚さ）は、好ましくは、２５ｎｍ以上であり、さらに好ましくは、３０〜５０ｎｍである。また、バーズビーク部３７は、チャネル長と平行な方向の幅Ｗ１が、好ましくは、４５ｎｍ以上であり、さらに好ましくは、５０〜６０ｎｍである。
【００４５】
低耐圧素子領域８は、図１の上下方向に長手である（つまり、左右方向が幅方向である。）。また、低耐圧素子領域８に形成される低耐圧素子４は、たとえば、素子サイズ９０ｎｍノード以下、ゲート長９０ｎｍ程度である。
低耐圧素子領域８には、低耐圧素子領域８の表面（アクティブ領域の表面）からシリコン基板２の厚さ方向にトレンチ５の深さＤ１よりも深い位置（たとえば、高耐圧側ウェル領域９と同じ深さ）まで広がる低耐圧側ウェル領域１９が形成されている。低耐圧側ウェル領域１９は、Ｐ型不純物が高耐圧側ウェル領域９よりも高濃度（たとえば、１．０×１０１８〜５．０×１０１８ｃｍ−３）でドープされた領域である。
【００４６】
低耐圧側ウェル領域１９の表面全域には、酸化シリコンからなる低耐圧素子用ゲート絶縁膜２０が形成されている。低耐圧素子用ゲート絶縁膜２０の厚さＴ４は、高耐圧素子用ゲート絶縁膜１０の厚さＴ２よりも薄く、たとえば、２〜３ｎｍである。
低耐圧素子用ゲート絶縁膜２０上には、ポリシリコンからなる低耐圧素子用ゲート電極２１（たとえば、厚さＴ５が高耐圧素子用ゲート電極１１の厚さＴ３と同じ）が形成されている。低耐圧素子用ゲート電極２１は、平面視長方形状に形成され、低耐圧側ウェル領域１９の幅方向（図２の左右方向）中央部に対向するように配置されている。
【００４７】
また、低耐圧素子用ゲート絶縁膜２０上には、低耐圧素子用ゲート電極２１の側壁を全周にわたって取り囲む低耐圧側サイドウォール２２が形成されている。低耐圧側サイドウォール２２は、酸化シリコンからなり、平面視で矩形環状に形成されている。
低耐圧側ウェル領域１９には、幅方向中央部を挟んで対向する一方側（左側）および他方側（右側）に、それぞれＮ型の低耐圧側ソース領域２３およびＮ型の低耐圧側ドレイン領域２４が形成されている。
【００４８】
低耐圧側ソース領域２３は、Ｎ型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散された低耐圧側低濃度ソース領域２５と、Ｎ型不純物が高濃度で拡散された低耐圧側高濃度ソース領域２６とを有している。
低耐圧側低濃度ソース領域２５は、低耐圧側ウェル領域１９の表面からその深さ方向に広がり、その一部が平面視で低耐圧素子用ゲート電極２１の幅方向一方側縁部に重なっている。これにより、低耐圧側低濃度ソース領域２５は、ゲート幅に沿う方向において、低耐圧素子用ゲート絶縁膜２０を介して低耐圧素子用ゲート電極２１の幅方向一方側縁部に対向している。また、低耐圧側低濃度ソース領域２５の深さＤ６は、高耐圧側高濃度ドレイン領域１８の深さＤ５よりも浅く、たとえば、３０〜９０ｎｍである。
【００４９】
低耐圧側高濃度ソース領域２６は、低耐圧側ウェル領域１９の表面（低耐圧側低濃度ソース領域２５の表面）から低耐圧側低濃度ソース領域２５を貫通して深さ方向に広がり、低耐圧側サイドウォール２２に対して自己整合的に配置されている。つまり、低耐圧側高濃度ソース領域２６は、低耐圧側サイドウォール２２に対して平面視で重なっていない。したがって、低耐圧側ソース領域２３は、低濃度の低耐圧側低濃度ソース領域２５が低耐圧側サイドウォール２２および低耐圧素子用ゲート電極２１に対向することとなる。また、低耐圧側高濃度ソース領域２６の深さＤ７は、たとえば、高耐圧側高濃度ソース領域１６の深さＤ３と同じである。
【００５０】
低耐圧側ドレイン領域２４は、低耐圧側ソース領域２３と同様にＮ型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン（ＬＤＤ：Lightly Doped Drain）構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散した低耐圧側低濃度ドレイン領域２７と、Ｎ型不純物が高濃度で拡散した低耐圧側高濃度ドレイン領域２８とを有している。
【００５１】
低耐圧側低濃度ドレイン領域２７は、低耐圧側ウェル領域１９の表面からその深さ方向に広がり、その一部が平面視で低耐圧素子用ゲート電極２１の幅方向他方側縁部に重なっている。これにより、低耐圧側低濃度ドレイン領域２７は、ゲート幅に沿う方向において、低耐圧素子用ゲート絶縁膜２０を介して低耐圧素子用ゲート電極２１の幅方向他方側縁部に対向している。また、低耐圧側低濃度ドレイン領域２７の深さＤ８は、たとえば、低耐圧側低濃度ソース領域２５の深さＤ６と同じである。
【００５２】
低耐圧側高濃度ドレイン領域２８は、低耐圧側ウェル領域１９の表面（低耐圧側低濃度ドレイン領域２７の表面）から低耐圧側低濃度ドレイン領域２７を貫通して深さ方向に広がり、低耐圧側サイドウォール２２に対して自己整合的に配置されている。つまり、低耐圧側高濃度ドレイン領域２８は、低耐圧側サイドウォール２２に対して平面視で重なっていない。したがって、低耐圧側ドレイン領域２４は、低濃度の低耐圧側低濃度ドレイン領域２７が低耐圧側サイドウォール２２および低耐圧素子用ゲート電極２１に対向することとなる。また、低耐圧側高濃度ドレイン領域２８の深さＤ９は、たとえば、低耐圧側高濃度ソース領域２６の深さＤ７と同じである。
【００５３】
なお、図示は省略するが、シリコン基板２上には、さらに層間絶縁膜が積層されている。この層間絶縁膜には複数のコンタクト孔が形成されており、これらコンタクト孔を介して、各ソース領域１３，２３および各ドレイン領域１４，２４にそれぞれ接合するようにソース電極およびドレイン電極が形成されている。
図３Ａ〜図３Ｐは、図１および図２に示す半導体装置の製造方法を説明するための模式的な断面図である。
【００５４】
半導体装置１を製造するには、まず、図３Ａに示すように、シリコン基板２の表層部に、反応性イオンエッチング（ドライエッチング）により、トレンチ５が形成される。そして、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより、シリコン基板２の表面に酸化シリコン膜が形成された後、トレンチ５外の酸化シリコン膜が除去されることにより、トレンチ５内に酸化シリコン６が埋め込まれる。トレンチ５外の酸化シリコン膜は、たとえば、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により除去することができる。これにより、シリコン基板２には、トレンチ５により分離された高耐圧素子領域７および低耐圧素子領域８が形成される。
【００５５】
次いで、低耐圧素子領域８がレジストマスク（図示せず）で覆われ、そのレジストマスクから露出する高耐圧素子領域７に対して、Ｐ型不純物が注入（たとえば、ドーズ量＝２．０×１０１２ｃｍ−２  注入エネルギー＝３００ｋｅＶ）される。こうして、図３Ａに示すように、高耐圧素子領域７に、高耐圧側ウェル領域９が形成される。
次に、シリコン基板２の表面が熱酸化（たとえば、処理温度９００〜９５０℃、処理時間１０〜１５分間）されることにより、図３Ｂに示すように、シリコン基板２の表面全域に酸化シリコン膜２９が形成される。
【００５６】
次いで、酸化シリコン膜２９上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図３Ｃに示すように、高耐圧素子領域７上の酸化シリコン膜２９を覆うレジストマスク３０が形成される。そして、このレジストマスク３０から露出する低耐圧素子領域８上の酸化シリコン膜２９がエッチングにより除去されることにより、酸化シリコン膜２９が高耐圧素子領域７上に残され、高耐圧素子用ゲート絶縁膜１０が形成される。
【００５７】
そして、レジストマスク３０を残存させたまま、このレジストマスク３０から露出する低耐圧素子領域８に対して、Ｐ型不純物が注入（たとえば、ドーズ量＝２．５×１０１３ｃｍ−２  注入エネルギー＝１８０ｋｅＶ）される。こうして、図３Ｄに示すように、低耐圧素子領域８に、低耐圧側ウェル領域１９が形成される。
次いで、レジストマスク３０を除去し、その後、シリコン基板２の表面が熱酸化（たとえば、処理温度８００〜８５０℃、処理時間１〜３分間）されることにより、図３Ｅに示すように、低耐圧素子領域８の表面全域に、低耐圧素子用ゲート絶縁膜２０が形成される。
【００５８】
次に、図３Ｆに示すように、シリコン基板２上に、ポリシリコン膜３１（たとえば、高耐圧素子用ゲート電極１１の厚さＴ３および低耐圧素子用ゲート電極２１の厚さＴ４と同じ厚さを有する膜）が堆積される。
次いで、ポリシリコン膜３１上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図３Ｇに示すように、ポリシリコン膜３１上に、高耐圧素子領域７における所定領域（高耐圧素子用ゲート電極１１が形成される領域以外の領域）に対向する開口３２を有し、平面視で高耐圧素子領域７における所定領域以外の領域（高耐圧素子用ゲート電極１１が形成される領域）および低耐圧素子領域８の全域を覆うレジストマスク３３（たとえば、厚さＴ６）が形成される。
【００５９】
そして、ポリシリコン膜３１を突き抜け、さらにシリコン基板２においてその表面からポリシリコン膜３１の厚さよりも深い（大きい）位置まで達する第１エネルギー条件（たとえば、注入エネルギー＝１５０ｋｅＶ）で、Ｎ型不純物が、シリコン基板２の表面に対して垂直方向（シリコン基板２の表面に対して９０°の注入角度）開口３２を介して注入される。なお、このときのドーズ量は、たとえば、低ドーズ量（具体的には、５．０×１０１２ｃｍ−２）である。この注入により、図３Ｈに示すように、シリコン基板２内にＮ型不純物が拡散して、高耐圧側低濃度ソース領域１５および高耐圧側低濃度ドレイン領域１７が同時に形成される。
【００６０】
次いで、レジストマスク３３をポリシリコン膜３１のエッチングのためのマスクとして残存させたまま、開口３２から露出するポリシリコン膜３１がエッチングにより除去される。これにより、図３Ｉに示すように、高耐圧素子領域７上に高耐圧素子用ゲート電極１１が形成される。
高耐圧素子用ゲート電極１１の形成後、シリコン基板２が熱酸化（たとえば、処理温度９００〜９５０℃、処理時間１０〜１５分間）されることにより、高耐圧素子用ゲート絶縁膜１０における高耐圧素子用ゲート電極１１の両端に対向する部分からバーズビークが成長する。これにより、図３Ｉに示すように、高耐圧素子用ゲート絶縁膜１０にバーズビーク部３７が形成される。
【００６１】
次いで、シリコン基板５０上にレジスト材料が塗布され、そのレジスト材料がパターニングされることにより、図３Ｊに示すように、低耐圧素子領域８における所定領域（低耐圧素子用ゲート電極２１が形成される領域以外の領域）に対向する開口３４を有し、平面視で低耐圧素子領域８における所定領域以外の領域（低耐圧素子用ゲート電極２１が形成される領域）および高耐圧素子領域７の全域を覆うレジストマスク３５が形成される。
【００６２】
次いで、開口３４から露出するポリシリコン膜３１がエッチングにより除去される。これにより、図３Ｋに示すように、低耐圧素子領域８上に低耐圧素子用ゲート電極２１が形成される。
続いて、図３Ｌに示すように、高耐圧素子領域７の全域を覆うレジストマスク３９が形成される。そして、このレジストマスク３９および低耐圧素子用ゲート電極２１をマスクとして、低耐圧側ウェル領域１９の表層部に対して、上記第１エネルギー条件よりも小さい第２エネルギー条件（たとえば、注入エネルギー４０ｋｅＶ）で、Ｎ型不純物が、シリコン基板２の表面に対して斜め方向（シリコン基板２の表面に対して６０°の注入角度）に注入される。なお、このときのドーズ量は、上記低ドーズ量よりも大きい第１高ドーズ量（具体的には、４．０×１０１３ｃｍ−２）である。その後、レジストマスク３９が除去される。
【００６３】
この注入により、図３Ｍに示すように、シリコン基板２内にＮ型不純物が拡散して、低耐圧側低濃度ソース領域２５および低耐圧側低濃度ドレイン領域２７が同時に形成される。
次いで、図３Ｎに示すように、シリコン基板２上に、ＣＶＤ法などにより、酸化シリコン膜３６が積層される。そして、積層された酸化シリコン膜３６がエッチバックされることにより、図３Ｏに示すように、高耐圧素子用ゲート電極１１および低耐圧素子用ゲート電極２１それぞれの側壁を取り囲む、高耐圧側サイドウォール１２および低耐圧側サイドウォール２２が同時に形成される。
【００６４】
続いて、高耐圧素子用ゲート電極１１（高耐圧側サイドウォール１２を含む）および低耐圧素子用ゲート電極２１（低耐圧側サイドウォール２２を含む）をマスクとして、高耐圧側ウェル領域９および低耐圧側ウェル領域１９に対して、上記第１エネルギー条件よりも小さく上記第２エネルギー条件よりも大きい第３エネルギー条件（たとえば、注入エネルギー２５ｋｅＶ）で、Ｎ型不純物が、シリコン基板２の表面に対して垂直方向（シリコン基板２の表面に対して９０°の注入角度）に注入される。なお、このときのドーズ量は、上記低ドーズ量よりも大きく、第１高ドーズ量よりも大きい第２高ドーズ量（具体的には、２×１０１５ｃｍ−２）である。
【００６５】
これにより、高耐圧素子領域７においては、図３Ｐに示すように、高耐圧側低濃度ソース領域１５および高耐圧側低濃度ドレイン領域１７それぞれの表層部に、高耐圧素子用ゲート電極１１（高耐圧側サイドウォール１２を含む）に対して自己整合的に高耐圧側高濃度ソース領域１６および高耐圧側高濃度ドレイン領域１８が形成される。その結果、高耐圧素子領域７には、Ｎ型不純物が二重に拡散した構造（高耐圧側低濃度ソース領域１５および高耐圧側高濃度ソース領域１６、ならびに高耐圧側低濃度ドレイン領域１７および高耐圧側高濃度ドレイン領域１８）を有する高耐圧側ソース領域１３および高耐圧側ドレイン領域１４が同時に形成される。
【００６６】
一方、低耐圧素子領域８においては、図３Ｐに示すように、低耐圧側低濃度ソース領域２５および低耐圧側低濃度ドレイン領域２７それぞれを貫通し、低耐圧素子用ゲート電極２１（低耐圧側サイドウォール２２を含む）に対して自己整合的に低耐圧側高濃度ソース領域２６および低耐圧側高濃度ドレイン領域２８が形成される。その結果、低耐圧素子領域８には、Ｎ型不純物が二重に拡散した構造（低耐圧側低濃度ソース領域２５および低耐圧側高濃度ソース領域２６、ならびに低耐圧側低濃度ドレイン領域２７および低耐圧側高濃度ドレイン領域２８）を有する低耐圧側ソース領域２３および低耐圧側ドレイン領域２４が同時に形成される。
【００６７】
以上の工程を経ることにより、高耐圧素子３および低耐圧素子４を有する半導体装置１が得られる。
以上のように、上記の製造方法では、バーズビーク部３７の形成のための熱酸化処理時、高耐圧素子用ゲート絶縁膜１０上に高耐圧素子用ゲート電極１１が形成されている（図３Ｉ参照）。そのため、高耐圧素子用ゲート絶縁膜１０における高耐圧素子用ゲート電極１１の両端に対向する部分からバーズビークを成長させることができる。
【００６８】
そのため、半導体装置１のように、高耐圧素子用ゲート絶縁膜１０の高耐圧素子用ゲート電極１１の両端部に対向する部分に、高耐圧素子用ゲート電極１１の中央部に対向する部分（チャネル領域３８に対向する部分）よりも大きい厚さのバーズビーク部３７を形成することができる。
そして、この半導体装置１では、高耐圧素子用ゲート絶縁膜１０にバーズビーク部３７が形成されているので、高耐圧素子用ゲート絶縁膜１０の両端部にかかる電界を緩和することができる。その結果、半導体装置１のホットキャリア耐性を向上させることができる。
【００６９】
ホットキャリア耐性は、たとえば、半導体装置に所定の電圧を印加し続け、その印加時間（ストレス印加時間）の変化に対するドレイン飽和電流（Ｉｄｓａｔ）の変動量を測定することにより確認できる。そして、Ｉｄｓａｔの変動量が同じ値になるまでのストレス印加時間が長いほど、ホットキャリア耐性がより高く、信頼性の高い半導体装置である。
半導体装置１のホットキャリア耐性の向上度合を確認するため、半導体装置１の高耐圧素子３と、従来の半導体装置７７の高耐圧素子７５（図５Ｎ参照）とに対して、１２Ｖのドレイン電圧を印加し続けた。そして、ストレス印加時間の変化に対するＩｄｓａｔの変動量をグラフ化した。そのグラフを図４に示す。
【００７０】
図４において、高耐圧素子３および高耐圧素子７５のＩｄｓａｔの変動量が１％（同じ値）になるまでのストレス印加時間は、それぞれ４．５×１０４ｓおよび１．４×１０３ｓであった。これにより、高耐圧素子３のＩｄｓａｔが１％変動するのに要するストレス印加時間が、高耐圧素子７５に関して要するストレス印加時間の約３０倍であり、半導体装置１のホットキャリア耐性が大幅に向上していることが確認された。
【００７１】
なお、図５Ａ〜図５Ｎで示した製造工程において、高耐圧素子用ゲート電極６３の形成後、たとえば、図５Ｊの工程に先立って熱酸化処理を行なうことにより、高耐圧素子用ゲート絶縁膜５８の両端部からチャネル長と平行な方向にバーズビークを成長させて、高耐圧素子用ゲート絶縁膜５８の厚さを部分的に大きくすることが考えられる。
しかし、この熱酸化処理により、低耐圧素子用ゲート絶縁膜６０においても、その両端部からバーズビークが成長する。そして、低耐圧素子７６のチャネル長が高耐圧素子７５よりも短いため、低耐圧素子７６では、両端部から成長するバーズビークが合体し、低耐圧素子用ゲート絶縁膜６０の厚さが一様に大きくなってしまう。その結果、低耐圧素子７６の特性が低下するという不具合が生じる。したがって、このような方法では、低耐圧素子の特性を低下させることなく、ホットキャリア耐性を向上させることが困難である。
【００７２】
また、上記の製造方法では、高耐圧素子用ゲート絶縁膜１０における高耐圧素子用ゲート電極１１の中央部に対向する部分に関しては、バーズビークを成長させずに、酸化シリコン膜２９を形成したままの厚さを保持することができる。そのため、高耐圧素子用ゲート絶縁膜１０の厚さを、中央部において厚さＴ２とし、端部（バーズビーク部３７）において厚さＴ７とすることができる。したがって、高耐圧素子３の特性（たとえば、電流駆動能力）の低下を抑制することができる。
【００７３】
また、バーズビーク部３７の形成のための熱酸化処理時、低耐圧素子用ゲート絶縁膜２０は、ポリシリコン膜３１によりその全域が覆われている（図３Ｉ参照）。そのため、低耐圧素子用ゲート絶縁膜２０の熱酸化を抑制することができる。したがって、低耐圧素子用ゲート絶縁膜２０の厚さＴ４が増大するのを抑制することができるので、低耐圧素子４の特性の低下を抑制することができる。
【００７４】
また、バーズビーク部３７の、チャネル長Ｌ１と平行な方向の幅Ｗ１が、４５ｎｍ以上であるので、半導体装置１のホットキャリア耐性を効果的に向上させることができる。
また、高耐圧素子用ゲート絶縁膜１０の厚さＴ３が、低耐圧素子用ゲート絶縁膜２０の厚さＴ４よりも大きいため、これらのゲート絶縁膜の厚さを、高耐圧素子３および低耐圧素子４それぞれの素子耐圧に応じた大きさにすることができる。
【００７５】
また、上記の製造方法では、熱酸化処理により形成された酸化シリコン膜２９がエッチングされることにより高耐圧素子用ゲート絶縁膜１０が形成され（図３Ｃ参照）、その後、低耐圧側ウェル領域１９が形成される（図３Ｄ参照）。また、低耐圧側ウェル領域１９の形成後、熱酸化処理により低耐圧素子用ゲート絶縁膜２０が形成され（図３Ｅ参照）、さらに、上記と同様に、熱酸化処理によりバーズビーク部３７が形成される（図３Ｉ参照）。
【００７６】
たとえば、低耐圧素子領域におけるウェル領域の不純物濃度プロファイルは、低耐圧素子の特性を向上させるために所定の形状であることが好ましい。たとえば、ゲート閾値電圧の制御性向上およびキャリヤ移動度向上のために、ウェル領域の最表面で高濃度となり、ウェル領域のチャネル部分で低濃度となる形状であることが好ましい。
つまり、図２の半導体装置１では、低耐圧側ウェル領域１９の不純物濃度プロファイルは、チャネル領域３８の最表面で高濃度となり、チャネル領域３８の深さ方向中間部あたりで低濃度となる形状であることが好ましい。
【００７７】
そして、このような形状のプロファイルは、低耐圧素子領域のウェル領域の形成後、当該ウェル領域に加えられる熱量の総量を調節することにより定めることができる。
そのため、低耐圧側ウェル領域５６の形成後、酸化シリコン膜５７（高耐圧素子用ゲート絶縁膜５８）を形成する工程（たとえば、図５Ｂ参照）、および低耐圧素子用ゲート絶縁膜６０を形成する工程（たとえば、図５Ｄ参照）の２工程が行なわれる従来の製造方法では、これら２工程において加えられる熱量の総量を調節することにより、上記した形状のプロファイルが得られると考えられる。
【００７８】
したがって、低耐圧側ウェル領域１９に熱量が加えられる工程として、バーズビーク部３７を形成する工程が行われる上記の製造方法であっても、低耐圧側ウェル領域１９の形成後、低耐圧側ウェル領域１９に対して加えられる熱量の総量が上記２工程における総量と同程度であれば、上記した形状のプロファイルが得られると考えられる。
そして、上記の製造方法では、低耐圧側ウェル領域１９の形成後、低耐圧側ウェル領域１９に熱量が加えられる工程として、低耐圧素子用ゲート絶縁膜２０を形成する工程、およびバーズビーク部３７を形成する工程の２工程が行なわれる。
【００７９】
そのため、バーズビーク部３７を、高耐圧素子用ゲート絶縁膜１０（酸化シリコン膜２９）を形成するときに用いる熱シーケンスを用いて形成することにより、バーズビーク部３７を形成するときに加えられる熱量を、高耐圧素子用ゲート絶縁膜１０を形成するときに加えられる熱量とほぼ同じ大きさにすることができる。そのため、低耐圧側ウェル領域１９の良好なプロファイルを簡単に得ることができる。したがって、低耐圧素子４の特性を簡単に向上させることができる。
【００８０】
また、上記の製造方法では、レジストマスク３０が、低耐圧素子領域８上の酸化シリコン膜２９を除去するときのマスクと、低耐圧側ウェル領域１９を形成するときのマスクとに兼用されるので、余計なマスク形成工程を行なう必要がない。そのため、製造工程を簡略化することができ、さらに製造コストを低減することができる。
以上、本発明の一実施形態を説明したが、本発明は、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【００８１】
たとえば、高耐圧素子３および／または低耐圧素子４において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。つまり、高耐圧素子３および／または低耐圧素子４は、Ｐチャネル型トランジスタであってもよい。
また、高耐圧側ウェル領域９と低耐圧側ウェル領域１９とは、同一の工程で形成されてもよい。
【００８２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図１に示すII−IIの切断線で切断したときの半導体装置の（ａ）断面図（ｂ）（ａ）において破線円で囲まれる部分の拡大図である。
【図３Ａ】図１および図２に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す断面図である。
【図３Ｃ】図３Ｂの次の工程を示す断面図である。
【図３Ｄ】図３Ｃの次の工程を示す断面図である。
【図３Ｅ】図３Ｄの次の工程を示す断面図である。
【図３Ｆ】図３Ｅの次の工程を示す断面図である。
【図３Ｇ】図３Ｆの次の工程を示す断面図である。
【図３Ｈ】図３Ｇの次の工程を示す断面図である。
【図３Ｉ】図３Ｈの次の工程を示す断面図である。
【図３Ｊ】図３Ｉの次の工程を示す断面図である。
【図３Ｋ】図３Ｊの次の工程を示す断面図である。
【図３Ｌ】図３Ｋの次の工程を示す断面図である。
【図３Ｍ】図３Ｌの次の工程を示す断面図である。
【図３Ｎ】図３Ｍの次の工程を示す断面図である。
【図３Ｏ】図３Ｎの次の工程を示す断面図である。
【図３Ｐ】図３Ｏの次の工程を示す断面図である。
【図４】ストレス印加時間の変化に対する飽和ドレイン電流の変動量を示すグラフである。
【図５Ａ】耐圧の異なる複数種類の半導体素子を有する従来の半導体装置の製造方法を説明するための模式的な断面図である。
【図５Ｂ】図５Ａの次の工程を示す断面図である。
【図５Ｃ】図５Ｂの次の工程を示す断面図である。
【図５Ｄ】図５Ｃの次の工程を示す断面図である。
【図５Ｅ】図５Ｄの次の工程を示す断面図である。
【図５Ｆ】図５Ｅの次の工程を示す断面図である。
【図５Ｇ】図５Ｆの次の工程を示す断面図である。
【図５Ｈ】図５Ｇの次の工程を示す断面図である。
【図５Ｉ】図５Ｈの次の工程を示す断面図である。
【図５Ｊ】図５Ｉの次の工程を示す断面図である。
【図５Ｋ】図５Ｊの次の工程を示す断面図である。
【図５Ｌ】図５Ｋの次の工程を示す断面図である。
【図５Ｍ】図５Ｌの次の工程を示す断面図である。
【図５Ｎ】図５Ｍの次の工程を示す断面図である。
【符号の説明】
【００８４】
１    半導体装置
２    シリコン基板（半導体層）
３    高耐圧素子
４    低耐圧素子
５    トレンチ（素子分離領域）
７    高耐圧素子領域
８    低耐圧素子領域
９    高耐圧側ウェル領域
１０  高耐圧素子用ゲート絶縁膜
１１  高耐圧素子用ゲート電極
１３  高耐圧側ソース領域（不純物拡散領域）
１４  高耐圧側ドレイン領域（不純物拡散領域）
１９  低耐圧側ウェル領域
２０  低耐圧素子用ゲート絶縁膜
２１  低耐圧素子用ゲート電極
２９  酸化シリコン膜（絶縁膜）
３０  レジストマスク（高耐圧素子領域の全域を覆うマスクパターン）
３１  ポリシリコン膜（電極材料層）
３２  開口
３３  レジストマスク（低耐圧素子領域の全域を覆うマスクパターン）
３７  バーズビーク部
３８  チャネル領域
【図１】
2010067747.tif 000003
【図２】
2010067747.tif 000004
【図３Ａ】
2010067747.tif 000005
【図３Ｂ】
2010067747.tif 000006
【図３Ｃ】
2010067747.tif 000007
【図３Ｄ】
2010067747.tif 000008
【図３Ｅ】
2010067747.tif 000009
【図３Ｆ】
2010067747.tif 000010
【図３Ｇ】
2010067747.tif 000011
【図３Ｈ】
2010067747.tif 000012
【図３Ｉ】
2010067747.tif 000013
【図３Ｊ】
2010067747.tif 000014
【図３Ｋ】
2010067747.tif 000015
【図３Ｌ】
2010067747.tif 000016
【図３Ｍ】
2010067747.tif 000017
【図３Ｎ】
2010067747.tif 000018
【図３Ｏ】
2010067747.tif 000019
【図３Ｐ】
2010067747.tif 000020
【図４】
2010067747.tif 000021
【図５Ａ】
2010067747.tif 000022
【図５Ｂ】
2010067747.tif 000023
【図５Ｃ】
2010067747.tif 000024
【図５Ｄ】
2010067747.tif 000025
【図５Ｅ】
2010067747.tif 000026
【図５Ｆ】
2010067747.tif 000027
【図５Ｇ】
2010067747.tif 000028
【図５Ｈ】
2010067747.tif 000029
【図５Ｉ】
2010067747.tif 000030
【図５Ｊ】
2010067747.tif 000031
【図５Ｋ】
2010067747.tif 000032
【図５Ｌ】
2010067747.tif 000033
【図５Ｍ】
2010067747.tif 000034
【図５Ｎ】
2010067747.tif 000035