(57)【要約】【課題】「焼付け」の発生を低減するコレステリック液晶表示装置の駆動方法の実現。【解決手段】コレステリック液晶表示素子10の駆動方法であって、コレステリック液晶12を挟持する対向する電極14,15間にコレステリック液晶の配向状態を変化させる閾値以上の第１の交流電圧Wを印加し、第１の交流電圧の印加に続いて、対向する電極14,15間に閾値以下の第２の交流電圧Tを、所定時間以上連続して印加する。【選択図】図６
2010044258.tif 000002
【特許請求の範囲】
【請求項１】
コレステリック液晶表示素子の駆動方法であって、
前記コレステリック液晶を挟持する対向する電極間に前記コレステリック液晶の配向状態を変化させる閾値以上の第１の交流電圧を印加し、
前記第１の交流電圧の印加に続いて、前記対向する電極間に前記閾値以下の第２の交流電圧を、所定時間以上連続して印加する、ことを特徴とするコレステリック液晶表示素子の駆動方法。
【請求項２】
前記第１の交流電圧の印加終了から前記第２の交流電圧の印加開始までの時間は、前記コレステリック液晶の緩和時間より短く、
前記第２の交流電圧の印加時間は、前記緩和時間より長い請求項１に記載のコレステリック液晶表示素子の駆動方法。
【請求項３】
前記第１の交流電圧の印加の前に、前記コレステリック液晶の配向状態を初期状態にリセットする第３の交流電圧を印加する請求項１または２に記載のコレステリック液晶表示素子の駆動方法。
【請求項４】
第１基板に設けられた複数の第１電極と、第２基板に設けられ、前記複数の第１電極と交差するように対向して配置された複数の第２電極と、前記複数の第１および第２電極間に挟持されたコレステリック液晶と、を備えるコレステリック液晶表示素子の、前記複数の第１電極および前記複数の第２電極を駆動する駆動回路であって、
前記複数の第１電極と前記複数の第２電極とを駆動して、前記コレステリック液晶にリセット交流電圧を印加して前記コレステリック液晶の配向状態を初期状態にリセットした後、
前記複数の第１または第２電極の電極ごとにスキャンパルスを印加して、前記コレステリック液晶の配向状態を変化させる閾値以上の第１の交流電圧を前記コレステリック液晶に印加し、
前記第１の交流電圧の印加に続いて、前記複数の第１および第２電極のすべてに前記第２の交流電圧を同時に印加して、前記対向する電極間に前記閾値以下の第２の交流電圧を所定時間以上連続して印加することを特徴とするコレステリック液晶表示素子の駆動回路。
【請求項５】
前記第１の交流電圧の印加終了から前記第２の交流電圧の印加開始までの時間は、前記コレステリック液晶の緩和時間より短く、
前記第２の交流電圧の印加時間は、前記緩和時間より長い請求項４に記載のコレステリック液晶表示素子の駆動回路。
【請求項６】
第１基板に設けられた複数の第１電極と、
第２基板に設けられ、前記複数の第１電極と交差するように対向して配置された複数の第２電極と、
前記複数の第１および第２電極間に挟持されたコレステリック液晶と、
前記複数の第１電極および前記複数の第２電極を駆動する駆動部と、を備え、
前記駆動部は、
前記複数の第１電極と前記複数の第２電極とを駆動して、前記コレステリック液晶にリセット交流電圧を印加して前記コレステリック液晶の配向状態を初期状態にリセットした後、
前記複数の第１または第２電極の電極ごとにスキャンパルスを印加して、前記コレステリック液晶の配向状態を変化させる閾値以上の第１の交流電圧を前記コレステリック液晶に印加し、
前記第１の交流電圧の印加に続いて、前記複数の第１および第２電極のすべてに前記第２の交流電圧を同時に印加して、前記対向する電極間に前記閾値以下の第２の交流電圧を所定時間以上連続して印加することを特徴とするコレステリック液晶表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コレステリック液晶表示素子およびその駆動方法に関する。
【背景技術】
【０００２】
近年、電源を切っても表示内容を保持できる書換え可能な表示デバイスとして、電子ペーパーの開発が盛んに進められている。電子ペーパーは、電源を切ってもメモリ表示可能な超低消費電力と、目に優しく、疲れない反射型の表示と紙のような可撓性があるフレキシブルで薄型の表示体の実現を目指して研究が進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。
【０００３】
電子ペーパーの表示方式として、電気泳動方式、電子粉流体方式、ツイストボール方式、液晶表示装置、有機ＥＬ表示ディスプレイなど各種の表示方式が提案されている。電気泳動方式は、帯電粒子を液体で移動させる方式である。電子粉流体方式は、帯電トナーを気体中で移動させる方式である。ツイストボール方式は、二色に色分けされた帯電粒子を回転させる方式である。有機ＥＬ表示素子（有機エレクトロ・ルミネッセンス表示デバイス）は、有機材料からなる複数の薄膜を陰極と陽極で挟み込んだ構造の自発光型のディスプレイである。有機ＥＬ表示素子は、メモリ性が無いため、電子ペーパーの分類に入れない場合もある。液晶表示装置は、液晶層をそれぞれ画素電極と対向電極で挟み込んだ構造を有する非自発光型のディスプレイである。
【０００４】
カラー表示電子ペーパーにおいて圧倒的に有利な方式が液晶表示装置であり、中でもコレステリック液晶表示装置が有利である。コレステリック液晶表示装置は、液晶層の干渉反射を利用した双安定性のある選択反射型ディスプレイである。コレステリック液晶は、カライラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。
【０００５】
図１の（Ａ）および（Ｂ）は、コレステリック液晶の状態を説明する図である。図１の（Ａ）および（Ｂ）に示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、有する。コレステリック液晶には、図１の（Ａ）に示すように、らせん軸が光の入射方向に向かう、つまり入射光を反射するプレーナ状態と、図１（Ｂ）に示すように、らせん軸が光の入射方向に交わる方向に向かう、つまり入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。
【０００６】
プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。
【０００７】
λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。
【０００８】
プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。
【０００９】
次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。
【００１０】
図２は、一般的なコレステリック液晶の電圧−反射率特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。
【００１１】
図２は、一般的なコレステリック液晶の電圧−反射率特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の相対的な反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。
【００１２】
図２において、電極間に所定の電圧（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧を±３６Ｖから所定の電圧（例えば、±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。
【００１３】
一方、電極間に所定の電圧（例えば、±２０Ｖ）を印加し、コレステリック液晶中に相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧を±２０Ｖから±４Ｖに急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。
【００１４】
また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。以上の現象を利用して、表示を行う。上記の電圧応答特性に基づく駆動方法の原理を図３および図４で説明する。
【００１５】
図３は、コレステリック液晶を前の状態に関らずプレーナ状態にする電圧パルスおよびそのパルス応答特性を示し、（Ａ）がパルス幅数十ｍｓの±３６Ｖの電圧パルスを、（Ｂ）が（Ａ）の電圧パルスに対するパルス応答特性を示す。また、図４は、プレーナ状態のコレステリック液晶の一部またはすべてをフォーカルコニック状態にする電圧パルスおよびそのパルス応答特性を示し、（Ａ）がパルス幅２ｍｓの±２０Ｖの電圧パルスを、（Ｂ）が（Ａ）の電圧パルスに対するパルス応答特性を示し、（Ｃ）がパルス幅１ｍｓの±２０Ｖの電圧パルスを、（Ｄ）が（Ｃ）の電圧パルスに対するパルス応答特性を示す。それぞれの応答特性において、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。液晶の駆動パルスとしてよく知られているように、電圧パルスは、分極による液晶の劣化を防止するために、正極性と負極性のパルスを組み合わせている。
【００１６】
図３（Ａ）および（Ｂ）に示すようにパルス幅が大きい場合には、実線で示すように、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。破線で示すように、初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。
【００１７】
パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は±３６Ｖである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。一方、図４の（Ａ）および（Ｂ）に示すように、パルス幅が２ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が１０Ｖでは反射率は変化しないが、それ以上大きな電圧になるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、３６Ｖよりさらに大きな電圧になると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が２ｍｓでパルス電圧が２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が２ｍｓでパルス電圧が２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。図４の（Ｃ）および（Ｄ）に示すように、パルス幅が１ｍｓの場合には、パルス幅が２ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が２ｍｓの場合と比べて小さい。パルス幅が狭い場合には、同じ電圧でも反射率の低下具体は小さくなる。
【００１８】
以上のことから、数十ｍｓのパルス幅で±３６Ｖのパルスを印加すればプレーナ状態になり、１〜２ｍｓのパルス幅で±２０Ｖ程度のパルスを印加すればプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。
【００１９】
コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。例えば、特許文献１では、高電圧（例えば±３６Ｖ）で幅の広いリセットパルスを印加するリセット動作により画素をプレーナ状態にした後、リセットパルスより低電圧（例えば±２０Ｖ）で幅の狭い書き込みパルスを印加する書き込み動作によりプレーナ状態の画素をフォーカルコニック状態に変化させる。書き込みパルスの印加回数を調整することにより、多階調表示が可能である。なお、異なるパルス幅の書き込みパルスを組み合わせる場合もある。
【００２０】
液晶のようなメモリ性を有する表示材料を使用する表示装置においては、同じ表示を書き換えることなく長時間放置した場合、次の表示に書き換えた際に、前の表示パターンは薄く残像として残る、いわゆる「焼付け」が発生する場合がある。この「焼付け」の発生を防止するために、各種の方法が提案されている。例えば、表示素子の温度をセンサでモニタし、所定温度以上で所定以上の温度変化を検出した場合に、焼付け防止用の表示画面に変更する方法が提案されている。しかし、「焼付け」は、所定温度以上で所定以上の温度変化が発生する場合に限らず発生するので、このような場合の「焼付け」を防止できない。また。この方法を実現するには、温度センサやシーケンスを行うための制御回路を設ける必要があり、コスト増加を招く。
【００２１】
また、液晶の封入後、所定の温度プログラムでエージングを行うことにより焼付けを発生しにくくすることが提案されている。しかし、この方法は、使用開始から短時間に発生する初期的な「焼付け」を防止するもので、同じ表示を長時間行うと、再び「焼付け」が発生するという問題がある。この問題を解決するには、長時間表示の後に再びエージングを行う必要があるが、そのような対処方法は実用的でない。
【００２２】
さらに、書き込み電圧を印加する前に行うリセット動作において、十分な電圧を印加して、液晶の配向状態を一層完全に揃える方法が提案されている。しかし、この方法では、高い電圧を液晶に印加するため消費電力が増加するという問題があると共に、リセット前の履歴を完全に除去することは難しく、再び書き込みを行うと「焼付け」の程度は低減されても、完全に除去するのは難しいという問題がある。
【００２３】
【特許文献１】国際公開ＷＯ２００７／１１０９４９Ａ１
【特許文献２】特開２００４−２１９７１５号公報
【特許文献３】特開２００４−２４０２０３号公報
【特許文献４】特開２００２−０１４３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
開示の実施形態は、メモリ性を有するコレステリック液晶表示装置において、同じ表示を書き換えることなく長時間放置した後で次の表示に書き換えた際に、前の表示パターンが薄く残像として残る、いわゆる「焼付け」の発生を低減することを目的とする。
【課題を解決するための手段】
【００２５】
実施形態のコレステリック液晶表示素子の駆動方法は、コレステリック液晶を挟持する対向する電極間に前記コレステリック液晶の配向状態を変化させる閾値以上の第１の交流電圧を印加し、前記第１の交流電圧の印加に続いて、前記対向する電極間に前記閾値以下の第２の交流電圧を、所定時間以上連続して印加する、ことを特徴とする。
【発明の効果】
【００２６】
実施形態のコレステリック液晶表示素子およびその駆動方法によれば、簡単な構成で「焼付け」の発生を低減できる。
【発明を実施するための最良の形態】
【００２７】
まず、実施形態のコレステリック液晶表示素子およびその駆動方法の動作原理を説明する。研究の結果によれば、コレステリック液晶表示素子における「焼付け」の発生は、以下のようなメカニズムで発生すると推測される。
【００２８】
液晶層内の電極界面近傍には、電極表面にアンカリングされ、電界に対して完全に応答できない液晶分子層が存在すると考えられる。また、それらの液晶の配向状態に影響される液晶層が電極面からある距離まで存在すると考えられる。しかしながら、これらの液晶分子は、長期間同じ表示のまま放置した場合には、熱振動など、電気的な力以外の力により、時間をかけてゆっくりとその表示状態の配向に変化していく。これら電極界面近傍の液晶分子は、次の書換え時に電圧を印加しても電気的な力では完全に応答しないため、少なからず前の表示時の状態に影響された配向状態となる。例えば、長時間プレーナ状態であった画素とフォーカルコニック状態であった画素とを同じように書き換えた場合に、両者の液晶の配向状態に差が生じ、プレーナ状態であった画素はわずかに反射状態が高く、フォーカルコニック状態であった画素はわずかに反射状態が低くなる。この明度差が焼きつけとして認識されると考えられる。
【００２９】
図５は、この焼付け現象を説明する図である。リセットパルスＲを印加する前の長時間維持された状態が、１点鎖線で示すプレーナ状態、破線で示すフォーカルコニック状態、および実線で示すプレーナ状態とフォーカルコニック状態が混在した状態であるとする。図示のように、プレーナ状態では反射率が高く高輝度であり、フォーカルコニック状態では反射率が低く低輝度であり、混在状態ではプレーナ状態とフォーカルコニック状態の中間の反射率の中間輝度状態である。この状態で、十分に大きなパルス幅の十分に大きな電圧のリセットパルスＲを印加すると、前の状態に関らず、液晶はプレーナ状態になる。なお、リセットパルスＲのパルス幅が十分に広くない場合や十分に大きな電圧でない場合には、前の状態によりリセット動作後の状態に差が生じる場合もある。図示のように、液晶の状態は、リセットパルスＲの印加後直ぐにプレーナ状態になるわけでなく、プレーナ状態に安定するまでに時間を有する。
【００３０】
リセットパルスＲを印加してプレーナ状態にした後、書き込みパルスＷを液晶に印加すると、液晶の状態が変化する。ここで、書き込みパルスＷは、図４で説明したようなパルスであり、パルスの電圧値およびパルス幅に応じてフォーカルコニック状態の割合が異なる。例えば、±２０Ｖの数ｍｓ幅のパルスを印加すると、液晶のほとんどがフォーカルコニック状態になり、反射率が非常に小さくなる。これに対して、±２０Ｖの１〜２ｍｓ幅のパルスを印加すると、液晶の半分がフォーカルコニック状態に変化し、残りの半分はプレーナ状態を維持する。このため、反射率はプレーナ状態とフォーカルコニック状態の中間になる。なお、パルスの電圧値およびパルス幅は、液晶パネルの特性により異なるのはいうまでもない。図示のように、リセットパルスを印加した時と同様に、液晶の状態は、書き込みパルスＷの印加後直ぐにプレーナ状態とフォーカルコニック状態の混在状態下所定の反射率になるわけでない。書き込みパルスの印加により一旦反射率の低い状態になり、書き込みパルスを除去した後にある程度の時間をかけて所定の反射率に移行する。この所定の反射率になるまでの時間を、ここではコレステリック液晶の緩和時間と称する。緩和時間は、液晶の組成や電圧条件によって異なるが、通常は数ｍｓから数百ｍｓである。
【００３１】
図５に示すように、±２０Ｖの数ｍｓ幅のパルスを印加すると反射率が非常に小さくなるが、リセット前の状態がプレーナ状態、フォーカルコニック状態およびプレーナ状態、フォーカルコニック状態の混在した状態、すなわちリセット前のプレーナ状態とフォーカルコニック状態の割合に応じて反射率が異なる。同様に、±２０Ｖの１〜２ｍｓ幅のパルスを印加すると反射率は中間の値になるが、リセット前のプレーナ状態とフォーカルコニック状態の割合に応じて反射率が異なる。これは、プレーナ状態の反射率に近い反射率にする場合も同様である。
【００３２】
このように、リセット前の状態に応じて書き込み処理後の反射率に差が生じるため、例えば、リセット前に高反射率の部分と低高反射率の部分が接するエッジが存在していた画像部分を一様な反射率の部分にするように書き込みを行うと、一様な反射率の部分にリセット前のエッジがゴーストとして現れる「焼付け」が発生する。
【００３３】
本願発明者は、研究の結果、書き込み電圧印加後、反射率変化を引き起こさない閾値以下の電圧の交流電圧を印加し続けると、すなわち正負の追加パルスを印加し続けると、リセット前の表示状態による反射率の差を低減できることを見出した。
【００３４】
図６は、書き込みパルスＷの印加後印加する正負の追加パルスＴの例を示す図である。図示のように、書き込みパルスＷの印加後小さな電圧の追加パルスＴを所定時間以上印加し続けると、リセット前の表示状態にかかわらず、書き込み後の反射率がほぼ同じ値になる。これは、閾値以下の電圧の正負パルスを印加し続けることにより、書き込み状態は変化しないが、電極界面にアンカリングされている液晶分子を、電気的な力で完全とはいえないまでも応答させることができるためと考えられる。
【００３５】
ここで、追加パルスＴの印加は、書き込みパルスＷの印加後、コレステリック液晶の緩和時間よりも短いことが必要で、書き込みパルスＷに連続して追加パルスＴの印加を行うことが望ましい。また、追加パルスＴの印加は、ある程度以上連続して行うことが必要で、コレステリック液晶の緩和時間よりも長い時間行うことが望ましい。液晶は、書き込みパルスＷの印加後コレステリック液晶の緩和時間を経過すると安定状態になると考えられる。そのため、書き込みパルスＷの印加後、緩和時間を経過してから追加パルスＴの印加を開始した場合、閾値以下の追加パルスＴを印加しても、電極界面にアンカリングされている液晶分子を変化させることはできないと考えられる。また、電圧値が閾値以下の追加パルスＴで電極界面にアンカリングされている液晶分子を変化させるには、ある程度以上の時間が必要であると考えられる。
【００３６】
上記のように、書き込みパルスＷを印加した後追加パルスＴを印加すると、書き込み後の反射率を、リセット前の状態によるかかわらずほぼ同じにできる。言い換えれば、液晶の状態を変化させる閾値電圧以上のパルスを印加した後、閾値電圧以下のパルスを印加し続けると、変化前の液晶の状態が、変化後の液晶の状態に影響しないようにできる。そのため、図７に示すように、リセットパルスＲの印加後追加パルスＴを印加することにより、リセットパルスを印加する前の状態にかかわらず、リセット後のすべての液晶分子の状態をプレーナ状態にでき、反射率の差が生じないようにできる。
【００３７】
以下、実施形態のコレステリック液晶表示素子を説明する。
【００３８】
図８は、第１実施形態のコレステリック液晶表示素子の概略構成を示す図である。第１実施形態のコレステリック液晶表示素子は、バーグラフ表示装置であり、バーグラフ３１と、その駆動回路３２と、を有する。バーグラフ３１は、連続して配置された複数のコレステリック液晶表示ユニットを有する。バーグラフ表示装置は、バーグラフ３１の一連の表示ユニットのうち、表示する値に応じた表示ユニットから左側の表示ユニットをオン状態にし、右側の表示ユニットをオフ状態にすることにより、表示を行う。バーグラフ表示装置については広く知られているので詳しい説明は省略するが、バーグラフ表示では、「焼付け」が発生すると、前の表示の境界部が目立つという問題があった。
【００３９】
第１実施形態のバーグラフ表示装置は、コレステリック液晶を使用したカラー表示を行うバーグラフ３１を有しており、バーグラフ３１を構成する各コレステリック液晶表示ユニットの構造は、後述する第２実施形態のパネルと同様に作られているので、説明は省略する。なお、駆動回路３２は各コレステリック液晶表示ユニットをオン・オフ制御し、これにより８色の表示が行われる。各コレステリック液晶表示ユニットのオン・オフ制御は、書き換える表示ユニットをプレーナ状態にした後、必要に応じてフォーカルコニック状態にするように書き込み処理を行う。
【００４０】
図９は、第１実施形態において、駆動回路が出力する駆動波形を示す図であり、（Ａ）は参考例としての従来例の駆動波形を示し、（Ｂ）が第１実施形態における駆動波形を示し、（Ｃ）から（Ｅ）が実験に使用した駆動波形の変形例を示す。
【００４１】
従来例では、図９の（Ａ）に示すように、コレステリック液晶表示ユニットに、±３６Ｖの２５ｍｓのリセットパルスＲを印加してプレーナ状態にした後、±２０Ｖの２ｍｓの書き込みパルスを印加してフォーカルコニック状態にしていた。しかし、この場合には、フォーカルコニック状態の反射率が、前の表示状態に応じて異なり残像を生じていた。
【００４２】
これに対して、第１実施形態では、図９の（Ｂ）に示すように、コレステリック液晶表示ユニットに、±３６Ｖの２５ｍｓのリセットパルスＲを印加してプレーナ状態にした後、±２０Ｖの２ｍｓの書き込みパルスを印加した直後に±５Ｖの２ｍｓの追加パルスＴを印加する。これにより、液晶はフォーカルコニック状態になる。この場合、フォーカルコニック状態の反射率は、前の表示状態が異なってもほとんど視認できなかった。
【００４３】
例えば、バーグラフ３１のコレステリック液晶表示ユニットのうち左側半分をフォーカルコニック状態とし、右側半分をプレーナ状態とし、そのまま１週間放置した。その後、図９の（Ａ）および（Ｂ）の駆動波形で全コレステリック液晶表示ユニットをフォーカルコニック状態にした。（Ｂ）による駆動の結果ではプレーナ状態であった右側の明度は８５．５２ｃｄ／ｍｍ２であり、フォーカルコニック状態であった左側の明度は８５．２４ｃｄ／ｍｍ２であり、その明度差ΔＬは０．２８ｃｄ／ｍｍ２であり、明度差をほとんど視認できなかった。これに対して、（Ａ）による駆動の結果ではΔＬは５．６ｃｄ／ｍｍ２であり、残像（ゴースト）が視認されるレベルであった。
【００４４】
このように、第１実施例では、図９の（Ｂ）の駆動波形を使用することにより、（Ａ）の駆動波形を使用する従来例に比べて、明度差（ゴ−スト）を大幅に低減できた。
【００４５】
ここで、第１実施形態において、図９の（Ｃ）から（Ｅ）の駆動波形を使用して、上記と同じ条件で明度差ΔＬを測定した。図９の（Ｃ）の駆動波形によれば、リセットパルスＲの印加後、追加パルスＰＴを印加し、その後書き込みパルスＷを印加し、その直後に追加パルスＴを印加する。図９の（Ｄ）の駆動波形によれば、リセットパルスＲの印加後、追加パルスＰＴを印加し、その後書き込みパルスＷを印加する。書き込みパルスＷの後には追加パルスを印加しない。図９の（Ｅ）の駆動波形によれば、リセットパルスＲの印加後、書き込みパルスＷを印加し、書き込みパルスＷの印加後緩和時間が経過してから追加パルスＤＴを印加する。
【００４６】
図９の（Ｃ）の駆動波形を使用した場合にはΔＬは０．４１ｃｄ／ｍｍ２であり、（Ｄ）の駆動波形を使用した場合にはΔＬは５．３ｃｄ／ｍｍ２であり、（Ｅ）の駆動波形を使用した場合にはΔＬは５．５ｃｄ／ｍｍ２であった。この結果から、追加パルスは、書き込みパルスの印加後短時間のうちに印加を開始することが望ましく、緩和時間を経過した後に追加パルスを印加しても効果がない。また、追加パルスは、書き込みパルスの前に印加しても効果がない。
【００４７】
次に説明する第２実施形態の表示素子は、パッシブマトリクス方式のコレステリック液晶表示素子である。
【００４８】
図１０は、第２実施形態の表示素子で使用するコレステリック液晶表示パネル１０の構成を示す図である。図１０に示すように、この表示パネル１０は、見る側から順番に、青（ブルー）用パネル１０Ｂ、緑（グリーン）用パネル１０Ｇ、および赤（レッド）用パネル１０Ｒの３枚のパネルが積層されており、レッド用パネル１０Ｒの下側には光吸収層１７が設けられている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、同じ構成を有するが、パネル１０Ｂは反射の中心波長が青色（約４８０ｎｍ）、パネル１０Ｇは反射の中心波長が緑色（約５５０ｎｍ）、パネル１０Ｒは反射の中心波長が赤色（約６３０ｎｍ）になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、青層用制御回路１８Ｂ、緑層用制御回路１８Ｇおよび赤層用制御回路１８Ｒで、それぞれ駆動される。光吸収層１７は、液晶層で吸収されなかった光を効率よく吸収する。これにより、液晶表示素子１０は、コントラスト比の高い表示を実現する。
【００４９】
図１１は、図１０の表示パネル１０を構成する３枚のパネル１０Ｂ、１０Ｇ、１０Ｒのうちの１枚のパネル１０Ａ（Ａは、Ｂ，Ｇ，Ｒのいずれか）の基本構成を示す図である。３枚のパネル１０Ｂ、１０Ｇ、１０Ｒは、反射波長以外はほぼ共通の構成を有する。実施形態で使用するパネルについて、図１１を参照して説明する。
【００５０】
図１１に示すように、表示素子１０Ａは、上側基板１１と、上側基板１１の表面に設けられた上側電極層１４と、下側基板１３の表面に設けられた下側電極層１５と、シール材１６と、を有する。上側基板１１と下側基板１３は、電極が対向するように配置され、間に液晶材料を封入した後シール材１６で封止される。なお、液晶層１２内にスペーサが配置されるが図示は省略している。上側電極層１４と下側電極層１５の電極には、駆動回路１８から電圧パルス信号が印加され、それにより液晶層１２に電圧が印加される。液晶層１２に電圧を印加して、液晶層１２の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。
【００５１】
上側基板１１と下側基板１３は、いずれも透光性を有しているが、パネル１０Ｒの下側基板１３は不透光性でもよい。透光性を有する基板としては、石英ガラス、ソーダガラス、ホウケイ酸ガラスなどのガラス基板がある。ガラス基板以外にも、ＰＥＴ（ポリエチレンテレフタレート）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリサルフォン（ＰＳＦ）などのフィルム基板が使用でき、日本ゼオン社製のゼオノア、ゼオネックス（商品名）などのフィルム基板も使用でき、ＪＳＲ製のアートン（商品名）といった商品に代表されるシクロオレフィン系樹脂類のフィルム基板を使用してもよい。パネル１０Ｒの下側基板１３は、上記の基板以外に、金属、セラミックなどの基板を使用できる。
【００５２】
上側電極層１４と下側電極層１５の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)、酸化錫など酸化物系の透明導電膜、アルミニュームあるいはシリコンなどの金属電極、またはアモルファスシリコンなどの光導電性膜などを使用できる。
【００５３】
上側電極層１４の透明電極は、上側基板１１上に互いに平行な複数の帯状の上側透明電極として形成され、下側電極層１５の透明電極は、下側基板１３上に互いに平行な複数の帯状の下側透明電極として形成されている。そして、上側基板１１と下側基板１３は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。
【００５４】
図１２は、パネル１０の平面図であり、上側透明電極および下側透明電極を示す。ここでは、上側透明電極を参照番号１４で、下側透明電極を参照番号１５で示す。なお、参照番号１９は、各画素を囲むように設けられたスペーサを示す。このスペーサは、基板表面に熱可塑性の樹脂を使用して形成される。隣接するスペーサ１９の間には液晶注入のための間隙１９ａが形成される。
【００５５】
上側電極と下側電極上には機能膜として、絶縁膜や液晶分子の配列を制御するための配向膜がコーティングされる。これらの絶縁性のある薄膜が厚いと駆動電圧を高くする必要があり、汎用ＳＴＮドライバで駆動回路を構成するのが難しくなる。逆に、薄膜がないとリーク電流が流れるため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約５であり、液晶よりもかなり低いため、薄膜の厚さは約０．３μｍ以下とするのが適している。
【００５６】
絶縁膜は、電極間の短絡を防止したり、ガスバリア層として液晶表示素子の信頼性を向上させる機能を有する。また、配向膜は、ポリイミド樹脂、ポリアミドイミド樹脂、ポリエーテルイミド樹脂、ポリビニルブチラール樹脂およびアクリル樹脂などの有機膜や、酸化シリコン、酸化アルミニュームなどの無機材料膜などで実現できる。ここでは、電極上の基板全面に、配向膜が塗布（コーティング）されている。配向膜は、絶縁膜と兼用することも可能である。
【００５７】
上記のように、液晶層１２内にスペーサが配置され、上側基板１１と下側基板１３の間隔、すなわち液晶層１２の厚さを一定にする。スペーサは、一般に樹脂製または無機酸化物製の球体であり、一方の基板上に散布される。また、基板表面に熱可塑性の樹脂をコーティングして柱状スペーサを形成することも可能である。このスペーサによって形成されるセルギャップｄは、２μｍ≦ｄ≦８μｍの範囲であることが望ましい。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇して汎用ドライバＩＣによる駆動が困難になる。
【００５８】
液晶層１２を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０重量％（ｗｔ％）添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を１００ｗｔ％とした時の値である。ナマティック液晶成分とカイラル材との配合比により、反射する光の色や、その他の諸特性が決定される。
【００５９】
ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、液晶の駆動電圧を比較的低くするには、誘電率異方性Δεが２０≦Δε≦５０であることが望ましい。また、コレステリック液晶の屈折率異方性Δｎは、０．１８≦Δｎ≦０．２４であることが望ましい。屈折率異方性Δｎがこの範囲より小さいと、プレーナ状態での液晶層の反射率が低くなる。一方、屈折率異方性Δｎがこの範囲より大きいと、液晶層はフォーカルコニック状態での散乱反射が大きくなるほか、粘度も高くなり、応答速度が低下する。
【００６０】
図１３は、第２実施形態の表示装置の全体構成を示す図である。表示素子１０は、Ａ４判ＸＧＡ仕様で、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を３６Ｖ〜４０Ｖに昇圧する。この昇圧レギュレータは、専用ＩＣが広く使用されており、そのＩＣにはフィードバック電圧を設定することにより、昇圧電圧を調整する機能を有している。従って、抵抗による分圧などにより生成した複数の電圧を選択してフィードバック端子に供給するように構成することで、昇圧電圧を変化させることが可能である。
【００６１】
電圧切替部２３は、抵抗分割などにより各種の電圧を生成する。電圧切替部２３におけるリセット電圧と階調書込み電圧のスイッチングには、高耐圧のアナログスイッチを用いてもよいが、トランジスタによる単純なスイッチング回路を使用することも可能である。電圧安定部２４は、電圧切替部２３から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用することが望ましい。オペアンプは、容量性負荷に対して強い特性を有するものを使用するのが望ましい。なお、オペアンプに接続する抵抗を切り替えることにより増幅率を切り替える構成が広く知られており、この構成を使用すれば、電圧安定部２４から出力する電圧を容易に切り替えることが可能である。
【００６２】
原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。
【００６３】
制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。
【００６４】
コモンドライバ２８は７６８本のスキャンラインを駆動し、セグメントドライバ２９は１０２４本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。利用可能な汎用ＳＴＮドライバは、様々なものが使用可能である。
【００６５】
セグメントドライバ２９へ入力する画像データは、フルカラーの原画像を誤差拡散法によりＲＧＢ各１６階調の４０９６色のデータに変換した、４ビットのデータＤ０−Ｄ３である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法のほかにブルーノイズマスク法などが使用できる。また，階調変換の前後に，コントラスト強調処理などの画質向上処理を行うこともできる。
【００６６】
汎用のセグメントドライバ２９およびコモンドライバ２８は、プレーナ状態から中間調レベルに変化させるために印加する書き込みパルスとして例えば図１４の（Ａ）に示すようなパルスを出力する。このようなパルスを印加することにより、画素には図１４の（Ｂ）に示すような電圧が印加される。なお、正極フェーズと負極フェーズを有するのは、前述の分極を防止するためである。
【００６７】
セグメントドライバには、Ｖ０として２０Ｖが、Ｖ２１ＳおよびＶ３４Ｓとして１０Ｖが、供給され、ベース電圧は１０Ｖで、正極フェーズ（ＦＲ＝１）ではＶ０のパルスが、負極フェーズ（ＦＲ＝０）では０Ｖのパルスが、出力される。
【００６８】
コモンライバには、Ｖ０として２０Ｖが、Ｖ２１Ｃとして１５Ｖが、Ｖ３４１Ｃとして５Ｖが、供給され、正極フェーズ（ＦＲ＝１）では、ベース電圧は１５Ｖで０Ｖのパルスが、負極フェーズ（ＦＲ＝０）では、ベース電圧は５Ｖで２０Ｖのパルスが、出力される。
【００６９】
図１４の（Ａ）のようなパルスが印加されることにより、スキャンラインが選択状態（コモンがオン）で、データラインも選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては２０Ｖが、負極フェーズ（ＦＲ＝０）では−２０Ｖが印加される。スキャンラインが選択状態（コモンがオン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては１０Ｖが、負極フェーズ（ＦＲ＝０）では−１０Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては５Ｖが、負極フェーズ（ＦＲ＝０）では−５Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては−５Ｖが、負極フェーズ（ＦＲ＝０）では５Ｖが印加される。
【００７０】
従って、選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図１５の（Ａ）に示すようになり、非選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図１５の（Ｂ）に示すようになり、どちらの場合も、選択状態のデータラインの波形を実線で、非選択状態のデータラインの波形を点線で示す。図４の（Ｂ）に示すように、パルス幅が２ｍｓの電圧パルスの場合、電圧が±２０Ｖでは液晶の状態、すなわち反射率が変化するが、電圧が±１２Ｖでは反射率は変化しないので、上記のような波形であれば、スキャンラインとデータラインの両方がＯＮの場合に、階調パルスによる書き込みが行われ、それ以外の場合には書き込みは行われないことになる。実際にはクロストークの問題があるが、本発明には直接関係しないので、説明は省略する。
【００７１】
コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の２つの方法に分けられる。ダイナミック駆動法は、駆動波形が複雑なため、複雑な制御回路およびドライバＩＣを必要とし、パネルの透明電極も低抵抗ものが必要であるため、製造コストが高くなるという問題がある。また、ダイナミック駆動法は、消費電力も大きいという問題がある。コンベンショナル駆動法では、液晶特有の累積時間を利用し、短いパルスを印加する回数を調整することで、徐々にプレーナ状態からフォーカルコニック状態へ、あるいはフォーカルコニックからプレーナ状態へ準動画レートの比較的高速で駆動する。
【００７２】
コンベンショナル駆動法で累積時間を利用して階調を設定する場合、短いパルスの印加回数を調整する方法と、パルス幅Ｗを異ならせる方法がある。パルス幅を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑制する上では有利である。さらに、パルス幅とパルスの印加回数の両方でパルス印加の累積時間を変える方法もある。図１６はそのような方法における電圧パルスの例を示す図であり、電圧パルスとそれを印加することにより変化する階調状態を示す。
【００７３】
図１６の（Ａ）は、リセット処理で印加するリセットパルスであり、パルス電圧が±３６Ｖで、比較的大きなパルス幅を有する。このリセットパルスは、コモンドライバ２８およびセグメントドライバ２９の出力をネゲートすることにより、全画素に同時に印加できる。このリセットパルスを印加することにより、画素の液晶はプレーナ状態になり、最大の階調状態になる。図１６の（Ｂ）から（Ｄ）は、書き込み処理で使用する第１から第３階調パルスであり、それぞれパルス電圧は±２０Ｖであるが、第１から第３階調パルスの順にパルス幅が狭くなる。図１６の（Ｂ）から（Ｄ）のパルスを印加すると、画素内で液晶は一部がプレーナ状態からフォーカルコニック状態に変化して階調が低下し、階調の低下具合は、（Ｂ）から（Ｄ）になるに従って小さくなる。言い換えれば、（Ｂ）から（Ｄ）のパルスを印加すると、相対的に低階調、中程度の階調、高階調になる。ここでは、（Ｂ）を低階調パルス、（Ｃ）を中階調パルス、（Ｄ）を高階調パルスと称する。これでは（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないというだけでは４階調を表現できるだけであるが、図１６に示す３種類のパルスを組み合わせることも可能である。例えば、周期Ｔをｎ個合わせて１ライン周期ｎＴとし、各周期Ｔにおけるパルス幅を選択することにより、多数の階調を表現することが可能である。また、階調パルスの印加を複数のフレームで行い、各フレームで（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないという選択を行うことにより、多数の階調を表現することが可能である。
【００７４】
図１７は、第２実施形態における書換え動作を説明する図である。最初のリセット処理で、図１６の（Ａ）に示すリセットパルスを全画素に同時に印加して、全画素をプレーナ状態にリセット処理を行う。次の書き込み処理で、コモンドライバ２８がスキャンパルスを上側又は下側電極に順次印加し、スキャンパルスの印加に同期してセグメントドライバが書き込みパルスを出力する。これにより、図１５に示すような書き込みパルスが印加され、書き込む階調に応じて図１６の（Ｂ）から（Ｄ）に示す幅の異なる書き込みパルスのいずれかが選択される。上側又は下側電極のすべてにスキャンパルスが印加されると、スキャン動作が終了して書き込み動作が終了する。次に、図１５の（Ｂ）に示すような追加パルスを全画素に所定時間印加する。
【００７５】
スキャンの開始行の画素には、スキャンパルスの印加終了後最終行にスキャンパルスが印加されるまでの間、図１５の（Ｂ）に示す非選択行のパルスが印加される。そのため、これらの行では実質的に図６に示す追加パルスが印加されることになる。しかし、最終行を含む最後の数行乃至数十行では、追加パルスの印加期間が不足している。そこで、第２実施形態では、書き込み処理の後に追加パルス印加期間を設けて、すべての行の画素に追加パルスが印加されるようにしている。
【００７６】
以上実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、第１実施形態の構成は、セグメント型表示素子に適用可能である。また、駆動波形の電圧やパルス幅は、表示素子の各種の特性に応じて定めるべきである。
【図面の簡単な説明】
【００７７】
【図１】図１は、コレステリック液晶の双安定状態（プレーナ状態とフォーカルコニック状態）を説明する図である。
【図２】図２は、パルス電圧によるコレステリック液晶の状態変化を説明する図である。
【図３】図３は、コレステリック液晶に印加する大きな電圧と広いパルス幅のパルスによる反射率の変化を説明する図である。
【図４】図４は、コレステリック液晶に印加する中間電圧と狭い２種類のパルス幅のパルスによる反射率の変化を説明する図である。
【図５】図５は、焼付け現象を説明する図である。
【図６】図６は、実施形態の駆動波形の基本構成を示す図である。
【図７】図７は、駆動波形の基本構成をリセットパルスに適用した波形を示す図である。
【図８】図８は、第１実施形態のバーグラフ表示装置の概略構成を示す図である。
【図９】図９は、第１実施形態のバーグラフ表示装置の駆動波形の例および従来例の駆動波形の例を示す図である。
【図１０】図１０は、第２実施形態のカラー表示装置のコレステリック液晶素子の積層構造を示す図である。
【図１１】図１１は、第２実施形態のカラー表示装置の１枚のコレステリック液晶素子の構造を示す図である。
【図１２】図１２は、第２実施形態のコレステリック液晶表示素子の上面図である。
【図１３】図１３は、第２実施形態のカラー表示装置の概略構成を示す図である。
【図１４】図１４は、書き込み処理時のドライバ出力電圧と液晶印加電圧を示す図である。
【図１５】図１５は、書き込み処理時に印加される対称パルスの例を示す図である。
【図１６】図１６は、第２実施形態における電圧パルスの例を示す図である。
【図１７】図１７は、第２実施形態における処理シーケンスを示す図である。
【符号の説明】
【００７８】
１０    表示素子
１１    上側基板
１２    液晶層
１３    下側基板
１４    上側帯状電極
１５    下側帯状電極
２８    コモンドライバ
２９    セグメントドライバ
３１    バーグラフ
３２    駆動回路
【図１】
2010044258.tif 000003
【図２】
2010044258.tif 000004
【図３】
2010044258.tif 000005
【図４】
2010044258.tif 000006
【図５】
2010044258.tif 000007
【図６】
2010044258.tif 000008
【図７】
2010044258.tif 000009
【図８】
2010044258.tif 000010
【図９】
2010044258.tif 000011
【図１０】
2010044258.tif 000012
【図１１】
2010044258.tif 000013
【図１２】
2010044258.tif 000014
【図１３】
2010044258.tif 000015
【図１４】
2010044258.tif 000016
【図１５】
2010044258.tif 000017
【図１６】
2010044258.tif 000018
【図１７】
2010044258.tif 000019