(57)【要約】【課題】  異なる配線導体のペア間において電磁的な干渉が起こることを有効に防止し、それによりペア伝送路を伝播する信号にノイズが発生することがなく、高速の信号を正確に伝送することが可能な配線基板を提供すること。【解決手段】  絶縁基板１の上面に形成された第１の半導体素子接続パッドのペア３ａと絶縁基板１の下面に形成された第１の外部接続パッドのペア４ａとを接続する第１の帯状配線導体のペア２ａと、絶縁基板１の上面に形成された第２の半導体素子接続パッドのペア３ｂと絶縁基板１の下面に形成された第２の外部接続パッドのペア４ｂとを接続する第２の帯状配線導体のペア２ｂとが、間に接地導体層または電源導体層を挟んで互いに異なる絶縁層１ｂ，１ｃ上に形成されている。【選択図】図２
2010258390.tif 000002
【特許請求の範囲】
【請求項１】
複数の絶縁層が積層されて成る絶縁基板と、前記絶縁基板の上面に形成されており、第１の半導体素子接続パッドのペアおよび第２の半導体素子接続パッドのペアを含む複数の半導体素子接続パッドと、前記絶縁基板の下面に形成されており、第１の外部接続パッドのペアおよび第２の外部接続パッドのペアを含む複数の外部接続パッドと、前記絶縁層上に互いに隣接して延在するように形成されており、前記第１の半導体素子接続パッドのペアと前記第１の外部接続パッドのペアとの間を電気的に接続する第１の帯状配線導体のペアおよび前記第２の半導体素子接続パッドのペアと前記第２の外部接続パッドのペアとの間を電気的に接続する第２の帯状配線導体のペアとを具備して成る配線基板であって、前記第１の帯状配線導体のペアと前記第２の帯状配線導体のペアとが間に接地導体層または電源導体層を挟んで互いに異なる絶縁層上に形成されていることを特徴とする配線基板。
【請求項２】
前記第１の帯状配線導体のペアと前記第２の帯状配線導体のペアとの間に、互いに異なる電位に接続される接地導体層または電源導体層が２層以上介在していることを特徴とする請求項２記載の配線基板。
【請求項３】
前記絶縁基板は、上下面に接地導体層または電源導体層が被着されたコア基板の前記上下面にビルドアップ絶縁層を積層して成り、前記第１の帯状配線導体のペアと前記第２の帯状配線導体のペアとが、前記コア基板を挟んだ上下に分かれて形成されていることを特徴とする請求項１乃至３のいずれかに記載の配線基板。
【請求項４】
前記第１の半導体素子接続パッドのペアと前記第２の半導体素子接続パッドのペアとの間に接地用または電源用の半導体素子接続パッドが介在していることを特徴とする請求項１乃至４のいずれかに記載の配線基板。
【請求項５】
前記第１の外部接続パッドのペアと前記第２の外部接続パッドのペアとの間に接地用または電源用の外部接続パッドが介在していることを特徴とする請求項１乃至４のいずれかに記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信用の半導体素子に例えば１０ＧＨｚ以上の高周波信号を出し入れするための送信用のペア伝送路と受信用のペア伝送路とを有する配線基板に関し、特に送信用のペア伝送路と受信用のペア伝送路との間における相互干渉を低減し、送受信用の信号を効率よく伝送させることが可能な配線基板に関する。
【背景技術】
【０００２】
一般に現在の電子機器は、高速化、大容量伝送化が顕著になってきている。それに伴い、電子機器に使用される配線基板は高周波伝送における電気的ロスの少ない形態が要求されている。そのため、特に高周波信号を伝送する伝送路を有する配線基板においては、二本の帯状配線導体が対になって互いに差動線路として機能するペア伝送路を備えたものが使用されている。このようなペア伝送路を備えた配線基板においては、配線基板を構成する絶縁基板の上面中央部に半導体素子の電極と半田バンプ等を介して電気的に接続される半導体素子接続パッドが形成されているとともに、この半導体素子接続パッドから絶縁基板の上面を外周部に向けて互いに所定の間隔で隣接して延びる一対の帯状配線導体を有している。さらに帯状配線導体における絶縁基板の外周側端部に絶縁基板を貫通する貫通導体の上端が接続されており、該貫通導体の下端は絶縁基板の下面に形成された外部接続パッドにされている。そして、前記半導体素子接続パッドから帯状配線導体および貫通導体を介して外部接続パッドに至るペア伝送路を介して配線基板に搭載される半導体素子と外部の電気回路基板との間で高速の信号が授受されることとなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２５３７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、このようなペア伝送路を有する配線基板においては、絶縁基板の上面に半導体素子接続パッドから貫通導体まで延びる帯状配線導体を設けているため、複数のペア伝送路を近接して形成する場合、絶縁基板の上面に設けた帯状配線導体の上下から漏れる電磁波の影響により異なる帯状配線導体のペア間で電磁的な干渉が起きてペア伝送路を伝播する信号にノイズが発生しやすくなる。本発明においては、このような異なる帯状配線導体のペア間において電磁的な干渉が起こることを有効に防止し、それによりペア伝送路を伝播する信号にノイズが発生することがなく、高速の信号を正確に伝送することが可能な配線基板を提供することを課題とする。
【課題を解決するための手段】
【０００５】
本発明の配線基板は、かかる従来の課題に鑑み案出されたものであり、複数の絶縁層が積層されて成る絶縁基板と、前記絶縁基板の上面に形成されており、第１の半導体素子接続パッドのペアおよび第２の半導体素子接続パッドのペアを含む複数の半導体素子接続パッドと、前記絶縁基板の下面に形成されており、第１の外部接続パッドのペアおよび第２の外部接続パッドのペアを含む複数の外部接続パッドと、前記絶縁層上に互いに隣接して延在するように形成されており、前記第１の半導体素子接続パッドのペアと前記第１の外部接続パッドのペアとの間を電気的に接続する第１の帯状配線導体のペアおよび前記第２の半導体素子接続パッドのペアと前記第２の外部接続パッドのペアとの間を電気的に接続する第２の帯状配線導体のペアとを具備して成る配線基板であって、前記第１の帯状配線導体のペアと前記第２の帯状配線導体のペアとが間に接地導体層または電源導体層を挟んで互いに異なる絶縁層上に形成されていることを特徴とするものである。
【発明の効果】
【０００６】
本発明の配線基板によれば、絶縁基板の上面に形成された第１の半導体素子接続パッドのペアと絶縁基板の下面に形成された第１の外部接続パッドのペアとを接続する第１の帯状配線導体のペアと、絶縁基板の上面に形成された第２の半導体素子接続パッドのペアと絶縁基板の下面に形成された第２の外部接続パッドのペアとを接続する第２の帯状配線導体のペアとが、間に接地導体層または電源導体層を挟んで互いに異なる絶縁層上に形成されていることから、第１の帯状配線導体のペアと第２の帯状配線導体のペアとの電磁的な干渉が、両者間に配置された接地導体層または電源導体層により有効に遮蔽される。その結果、ペア伝送路を伝播する信号にノイズが発生することがなく、高速の信号を正確に伝送することが可能な配線基板を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】図１は，本発明の配線基板における実施形態の一例を示す概略断面図である。
【図２】図２は、本発明の配線基板における実施形態の一例を示す要部透視上面図である。
【図３】図３は、本発明の配線基板における実施形態の一例を示す要部斜視図である。
【発明を実施するための形態】
【０００８】
次に、本発明の配線基板における実施形態の一例を説明する。図１は、本発明の配線基板の一実施形態例を示す概略断面図であり、図中、１は絶縁層１ａおよび絶縁層１ｂ，１ｃから成る絶縁基板、２は配線導体、３は半導体素子接続パッド、４は外部接続パッド、５はソルダーレジスト層である。なお、本例では、ガラス織物に熱硬化性樹脂を含浸させて成る絶縁層１ａの上下面に熱硬化性樹脂から成る絶縁層１ｂ，１ｃを順次積層して絶縁基板１を形成しており、最表層の絶縁層１ｃ上にソルダーレジスト層５が積層されている。また、絶縁基板１の上面中央部にはそれぞれ半導体素子Ｓの電極が半田バンプＢ１を介して電気的に接続される半導体素子接続パッド３が形成されているとともに絶縁基板１の下面にはそれぞれ図示しない外部電気回路基板に半田ボールＢ２を介して電気的に接続される外部接続パッド４が形成されており、絶縁基板１の上面から下面にかけてはそれぞれ対応する半導体素子接続パッド３と外部接続パッド４とを互いに電気的に接続する配線導体２が配設されている。
【０００９】
絶縁層１ａは、本例の配線基板のコア基板となる部材であり、例えばガラス繊維束を縦横に織り込んだガラス織物にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて成り、厚みが０．３〜１．５ｍｍ程度であり、その上面から下面にかけて直径が０．１〜１ｍｍ程度の複数のスルーホール６を有している。そして、その上下面および各スルーホール６の内面には配線導体２の一部が被着されており、上下面の配線導体２がスルーホール６を介して電気的に接続されている。なお、絶縁層１ａの上下面に被着された配線導体２は、主として接地導体層または電源導体層として機能し、それぞれ異なる接地または電源電位に接続されている。
【００１０】
このような絶縁層１ａは、ガラス織物に未硬化の熱硬化性樹脂を含浸させた絶縁シートを熱硬化させた後、これに上面から下面にかけてドリル加工を施すことにより製作される。なお、絶縁層１ａ上下面の配線導体２は、絶縁層１ａ用の絶縁シートの上下全面に厚みが３〜５０μｍ程度の銅箔を貼着しておくとともに、この銅箔をシートの硬化後にエッチング加工することにより所定のパターンに形成される。また、スルーホール６内面の配線導体２は、絶縁層１ａにスルーホール６を設けた後に、このスルーホール６内面に無電解めっき法および電解めっき法により厚みが３〜５０μｍ程度の銅めっき膜を析出させることにより形成される。
【００１１】
さらに、絶縁層１ａは、そのスルーホール６の内部にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る孔埋め樹脂７が充填されている。孔埋め樹脂７は、スルーホール６を塞ぐことによりスルーホール６の直上および直下に配線導体２および各絶縁層１ｂを形成可能とするためのものであり、未硬化のペースト状の熱硬化性樹脂をスルーホール６内にスクリーン印刷法により充填し、それを熱硬化させた後、その上下面を略平坦に研磨することにより形成される。そして、この孔埋め樹脂７を含む絶縁層１ａの上下面に絶縁層１ｂ，１ｃが順次積層されている。
【００１２】
絶縁層１ａの上下面に積層された各絶縁層１ｂ，１ｃは、ビルドアップ絶縁層であり、エポキシ樹脂等の熱硬化性樹脂に酸化珪素粉末等の無機絶縁物フィラーを３０〜７０質量％程度分散させた絶縁材料から成る。絶縁層１ｂ，１ｃは、それぞれの厚みが２０〜６０μｍ程度であり、各層の上面から下面にかけて直径が３０〜１００μｍ程度の複数のビアホール８を有している。これらの各絶縁層１ｂ，１ｃは、配線導体２を高密度に配線するための絶縁間隔を提供するためのものである。そして、上層の配線導体２と下層の配線導体２とをビアホール８を介して電気的に接続することにより高密度配線が立体的に形成可能となっている。このような各絶縁層１ｂ，１ｃは、厚みが２０〜６０μｍ程度の未硬化の熱硬化性樹脂から成る絶縁フィルムを絶縁層１ａの上下面に貼着し、これを熱硬化させるとともにレーザ加工によりビアホール８を穿孔し、さらにその上に同様にして次の絶縁層１ｃを順次積み重ねることによって形成される。なお、各絶縁層１ｂ，１ｃの表面およびビアホール８内に被着された配線導体２は、各絶縁層１ｂ，１ｃを形成する毎に各絶縁層１ｂ，１ｃの表面およびビアホール８内に５〜５０μｍ程度の厚みの銅めっき膜を公知のセミアディティブ法等のパターン形成法により所定のパターンに被着させることによって形成される。
【００１３】
また、絶縁基板１の上面に形成された半導体素子接続パッド３および絶縁基板１の下面に形成された外部接続パッド４は、厚みが３〜５０μｍ程度の銅めっき膜から成り、最表層の配線導体２の一部として外部に露出するように形成されている。そして、半導体素子接続パッド３は半導体素子Ｓを配線基板に接続するための端子として機能し、外部接続パッド４は配線基板を外部電気回路に接続するための端子として機能する。このような半導体素子パッド３および外部接続パッド４は、絶縁層１ｃの表面に配線導体２を形成する際にセミアディティブ法による銅めっき膜を所定のパターンに被着させることにより形成される。
【００１４】
また、絶縁層１ｃの上には、ソルダーレジスト層５が被着されている。ソルダーレジスト層５は、例えばアクリル変性エポキシ樹脂等の熱硬化性樹脂にシリカやタルク等のフィラーを含有させて成り、上面側のソルダーレジスト層５であれば、半導体素子接続パッド３の中央部を露出させる開口部を有しているとともに、下面側のソルダーレジスト層５であれば、外部接続パッド４の中央部を露出させる開口部を有している。これらのソルダーレジスト層５は、半導体素子接続パッド３同士や外部接続パッド４同士の電気的な絶縁信頼性を高めるとともに、半導体素子接続パッド３や外部接続パッド４の絶縁層１ｃへの接合強度を大きなものとする作用をなす。このようなソルダーレジスト層５は、その厚みが１０〜５０μｍ程度であり、感光性を有するソルダーレジスト層５用の未硬化樹脂ペーストをロールコーター法やスクリーン印刷法を採用して絶縁層１ｃの上に塗布し、これを乾燥させた後、露光および現像処理を行なって半導体素子接続パッド３や外部接続パッド４の中央部を露出させる開口部を形成した後、これを熱硬化させることによって形成される。あるいは、ソルダーレジスト層５用の未硬化の樹脂フィルムを絶縁層１ｃ上に貼着した後、これを熱硬化させ、しかる後、半導体素子接続パッド３や外部接続パッド４の中央部に対応する位置にレーザ光を照射し、硬化した樹脂フィルムを部分的に除去することによって半導体素子接続パッド３や外部接続パッド４の中央部を露出させる開口部を有するように形成される。
【００１５】
なお、本例の配線基板においては、図２に上面側のソルダーレジスト層５を省略した要部透視上面図で、図３に絶縁基板１およびソルダーレジスト層５を省略した要部斜視図で示すように、絶縁基板１上面の半導体素子接続パッド３の中に送信用の信号を半導体素子Ｓから出力するための第１の半導体素子接続パッドのペア３ａと受信用の信号を半導体素子Ｓに入力するための第２の半導体素子接続パッドのペア３ｂとを有しているとともに、絶縁基板１下面の外部接続パッド４の中に送信用の信号を外部電気回路に出力するための第１の外部接続パッドのペア４ａと受信用の信号を外部電気回路から入力するための第２の外部接続パッドのペア４ｂとを有している。そして、第１の半導体素子接続パッドのペア３ａと第１の外部接続パッドのペア４ａとの間が絶縁基板１の上面側の絶縁層１ｃ上を互いに隣接して延在するように形成された第１の帯状配線導体のペア２ａにより電気的に接続されており、第２の半導体素子接続パッドのペア３ｂと第２の外部接続パッドのペア４ｂとの間が、絶縁基板１の下面側の絶縁層１ｂ上を互いに隣接して延在するように形成された第２の帯状配線導体のペア２ｂにより電気的に接続されている。
【００１６】
このように、本例の配線基板においては、送信用のペア伝送路における第１の帯状配線導体のペア２ａと受信用のペア伝送路における第２の帯状配線導体のペア２ｂとが、両面に接地導体層または電源導体層を有するコア基板としての絶縁層１ａを挟んで互いに異なる絶縁層１ｂ，１ｃ上に形成されていることから、第１の帯状配線導体のペア２ａと第２の帯状配線導体のペア２ｂとの間の電磁的な干渉が、両者間に配置された絶縁層１ａ上下面の接地導体層または電源導体層により有効に遮蔽される。その結果、ペア伝送路を伝播する信号にノイズが発生することがなく、高速の信号を正確に伝送することが可能な配線基板を提供することができる。この場合、第１の帯状配線導体のペア２ａと第２の帯状配線導体のペア２ｂとの間に２層の接地導体層または電源導体層が介在するので、第１の帯状配線導体のペア２ａと第２の帯状配線導体のペア２ｂとの間の電磁的な干渉がより確実に防止される。
【００１７】
なお、第１の半導体素子接続パッドのペア３ａと第２の半導体素子接続パッドのペア３ｂとの間に、接地用または電源用の半導体素子接続パッド３を介在させると、第１の半導体素子接続パッドのペア３ａと第２の半導体素子接続パッドのペア３ｂとの間の電磁的な干渉を前記接地用または電源用の半導体素子接続パッド３により低減することができる。したがって、第１の半導体素子接続パッドのペア３ａと第２の半導体素子接続パッドのペア３ｂとの間に、接地用または電源用の半導体素子接続パッド３を介在させることが好ましい。
【００１８】
また、第１の外部接続パッドのペア４ａと第２の外部接続パッドのペア４ｂとの間に、接地用または電源用の外部接続パッド４を介在させると、第１の外部接続パッドのペア４ａと第２の外部接続パッドのペア４ｂとの間の電磁的な干渉を前記接地用または電源用の外部接続パッド４により低減することができる。したがって、第１の外部接続パッドのペア４ａと第２の外部接続パッドのペア４ｂとの間に、接地用または電源用の外部接続パッド４を介在させることが好ましい。
【００１９】
さらに、絶縁基板１の上面に形成された第２の半導体素子接続パッドのペア３ｂと絶縁基板１の下面側の絶縁層１ｂ上に形成された第２の帯状配線導体のペア２ｂとを接続する上面側のビアホール８およびスルーホール６の間隔を上面側からスルーホール６に向けて拡がるように配置すると、スルーホール６におけるインピーダンスの整合が容易となる。したがって、絶縁基板１の上面に形成された第２の半導体素子接続パッドのペア３ｂと絶縁基板１の下面側の絶縁層１ｂ上に形成された第２の帯状配線導体のペア２ｂとを接続する上面側のビアホール８およびスルーホール６の間隔を上面側からスルーホール６に向けて拡がるように配置することが好ましい。
【００２０】
以上、本発明の配線基板における実施形態の一例について説明したが、本発明の配線基板は上述した実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば、種々の変更は可能である。例えば上述した一例では、コア基板としての絶縁層１ａの上下面に絶縁層１ｂ，１ｃを積層することにより絶縁基板１を形成したが、絶縁基板１は、コア基板を有しない、いわゆるコアレス基板により形成されても良い。
【符号の説明】
【００２１】
１          絶縁基板
１ａ        コア基板としての絶縁層
１ｂ，１ｃ  ビルドアップ絶縁層としての絶縁層
２          配線導体層
２ａ        第１の帯状配線導体のペア
２ｂ        第２の帯状配線導体のペア
３          半導体素子接続パッド
３ａ        第１の半導体素子接続パッドのペア
３ｂ        第２の半導体素子接続パッドのペア
４          外部接続パッド
４ａ        第１の外部接続パッドのペア
４ｂ        第２の外部接続パッドのペア
Ｓ          半導体素子
【図１】
2010258390.tif 000003
【図２】
2010258390.tif 000004
【図３】
2010258390.tif 000005