(57)【要約】【課題】内蔵のエラー検出回路を持ったドミノロジックのような予備充電されたロジックを含む集積回路を提供すること。【解決手段】推論ノード２２と検査ノード２４とを含むドミノロジックを持つ集積回路２が提供される。予備充電回路３６は、推論ノードと検査ノードの両方を予備充電する。論理回路２６は、入力信号値に基づいて推論ノードと検査ノードとのため放電路を提供する。評価制御回路２８，３０は、先ず推論ノードを論理回路に結合し、次いで検査ノードを論理回路に結合するので、もし論理回路２６への入力信号が適切な値を持つなら、これらは放電されうる。推論ノードと検査ノードとが両方とも放電されるか又は両方とも放電されないかのいずれでもない場合に、エラー検出回路３２はエラーを検出する。【選択図】図３
2010220205.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの処理段を有する集積回路であって、
推論ノードと、
検査ノードと、
前記推論ノードを予備充電し、且つ前記検査ノードを予備充電するために前記推論ノード及び前記検査ノードに結合された予備充電回路と、
１つ以上の入力信号の値に基づいて放電路を提供するために前記１つ以上の入力信号に応答する論理回路と、
前記１つ以上の入力信号に基づいて前記放電路を通って放電されるべく前記推論ノードを前記論理回路に結合し、次いで前記１つ以上の入力信号に基づいて前記放電路を通って放電されるべく前記検査ノードを前記論理回路に結合するように、少なくとも１つの評価制御信号に応答する評価制御回路と、
（ｉ）前記推論ノードが放電され且つ前記検査ノードが放電されない場合、
（ｉｉ）前記推論ノードが放電されず且つ前記検査ノードが放電される場合、
（ｉｉｉ）前記推論ノードが部分的に放電される場合
のいずれか１つの場合にエラーを検出するために前記推論ノードと前記検査ノードとに結合されたエラー検出回路と、
を含む集積回路。
【請求項２】
ドミノ論理回路を提供する複数の前記処理段を含む請求項１に記載の集積回路。
【請求項３】
前記ドミノ論理回路の第１の処理段の推論ノードの信号値は前記ドミノ論理回路の第２の処理段の論理回路への入力信号として供給される請求項２に記載の集積回路。
【請求項４】
前記少なくとも１つの評価制御信号は、前記推論ノードの前記論理回路への結合を制御する推論クロック信号及び前記検査ノードの前記論理回路への結合を制御する検査クロック信号を含む請求項１に記載の集積回路。
【請求項５】
前記推論クロック信号の、前記推論ノードを前記論理回路から分離する推論クロック信号値への遷移は、前記検査クロック信号の、前記論理回路に前記検査ノードを結合する検査クロック信号値への遷移を引き起こす役割をする請求項４に記載の集積回路。
【請求項６】
前記検査クロック信号の、前記検査ノードを前記論理回路から分離する検査クロック信号値への遷移が自己計時される請求項５に記載の集積回路。
【請求項７】
前記推論クロック信号及び前記検査クロック信号は、４相計時スキームの１部分である請求項４に記載の集積回路。
【請求項８】
前記エラー検出回路は、前記推論ノードが放電されずに前記検査ノードが放電される時、前記１つ以上の入力信号の１つ以上における遅延変化により前記推論ノードを放電する前記論理回路の動作中のエラーを検出する請求項１に記載の集積回路。
【請求項９】
前記エラー検出回路は、前記推論ノードが放電され前記検査ノードが放電されない時、前記推論ノードの誤放電を招くノイズにより前記推論ノードを放電する、前記論理回路の動作中のエラーを検出する請求項１に記載の集積回路。
【請求項１０】
前記エラー検出回路は、前記推論ノードが部分放電される時、前記推論ノードの放電における準安定により前記推論ノードを放電する前記論理回路の動作中のエラーを検出する請求項１に記載の集積回路。
【請求項１１】
前記予備充電回路は、前記推論ノード及び前記検査ノードの前記予備充電の大きさを増すため前記エラー検出回路によるエラーの検出に応答する請求項１に記載の集積回路。
【請求項１２】
前記推論ノードに結合され且つ前記放電路を通じて前記推論ノードの放電により圧倒されるまで前記推論ノードを予備充電状態で維持するように構成されたキーパー回路を含む請求項１に記載の集積回路。
【請求項１３】
前記キーパー回路は、前記予備充電状態で前記推論ノードをより強く維持するために前記キーパー回路のコンダクタンスを増すように、前記エラー検出回路によるエラーの検出に応答する請求項１２に記載の集積回路。
【請求項１４】
前記評価制御回路は、選択的に前記推論ノードを前記論理回路に結合するために前記推論クロック信号に応答する推論ノード評価ゲートを含む請求項４に記載の集積回路。
【請求項１５】
前記評価制御回路は、選択的に前記検査ノードを前記論理回路に結合するために前記検査クロック信号に応答する検査ノード評価ゲートを含む請求項４に記載の集積回路。
【請求項１６】
少なくとも１つの処理段を有する集積回路であって、
推論ノード手段と、
検査ノード手段と、
前記推論ノード手段を予備充電し且つ前記検査ノード手段を予備充電するために前記推論ノード手段及び前記検査ノード手段に結合された予備充電手段と、
１つ以上の入力信号の値に基づいて放電路を提供するために前記１つ以上の入力信号に応答する論理手段と、
前記１つ以上の入力信号に基づいて前記放電路を通って放電されるべく前記推論ノード手段を前記論理手段に結合し、次いで前記１つ以上の入力信号に基づいて前記放電路を通って放電されるべく前記検査ノード手段を前記論理手段に結合するように、少なくとも１つの評価制御信号に応答する評価制御手段と、
（ｉ）前記推論ノード手段が放電され且つ前記検査ノード手段が放電されない場合、
（ｉｉ）前記推論ノード手段が放電されず且つ前記検査ノード手段が放電される場合、
（ｉｉｉ）前記推論ノード手段が部分的に放電される場合
のいずれか１つの場合にエラーを検出する前記推論ノード手段と前記検査ノード手段とに結合されたエラー検出手段と、
を含む集積回路。
【請求項１７】
集積回路を動作する方法であって、
推論ノードを予備充電するステップと、
検査ノードを予備充電するステップと、
前記１つ以上の入力信号の値に基づいて放電路を提供するステップと、
少なくとも１つの評価制御信号に応答して、前記１つ以上の入力信号に基づいて放電されるべき前記推論ノードを前記放電路に結合し、次いで前記１つ以上の入力信号に基づいて放電されるべき前記検査ノードを前記放電路に結合するステップと、
（ｉ）前記推論ノードが放電され且つ前記検査ノードが放電されない場合、
（ｉｉ）前記推論ノードが放電されず且つ前記検査ノードが放電される場合、
（ｉｉｉ）前記推論ノードが部分的に放電される場合
のいずれか１つの場合にエラーを検出するステップと、
を含む方法。
【請求項１８】
少なくとも１つの処理段を有する集積回路であって、
推論ノードと、
出力ノードと、
前記推論ノードを予備充電するために前記推論ノードに結合された予備充電回路と、
１つ以上の入力信号の値に基づいて第１の放電路を提供するために前記１つ以上の入力信号に応答する論理回路と、
１つ以上の補数入力信号に応答する補数論理回路であって、前記第１の放電路を提供する前記１つ以上の入力信号の組み合わせは前記第二放電路を提供せず、前記第１の放電路を提供しない前記１つ以上の入力信号の組み合わせは前記第二放電路を提供するように前記１つ以上の補数入力信号に基づいて第二放電路を提供するために前記１つ以上の補数入力信号は前記１つ以上の入力信号の補数である補数論理回路と、
前記１つ以上の入力信号に基づいて前記第１の放電路を通って放電されるように前記推論ノードを前記論理回路に結合するため少なくとも１つの評価制御信号に応答する評価制御回路と、
前記推論ノードに結合され且つもし前記推論ノードが放電されたなら前記出力ノードを充電するように構成された反転回路であって、前記推論ノードの前記論理回路への結合に次いで、前記評価回路は、前記１つ以上の補数入力信号に基づいて前記第２放電路を通って放電されるように前記出力ノードを前記補数論理回路に結合する反転回路と、
前記出力ノードが前記補数論理回路を通じて放電される時、エラーを検出するために前記出力ノードに結合されたエラー検出回路と、
を含む集積回路。
【請求項１９】
ドミノ論理回路を提供する複数の前記処理段を含む請求項１８に記載の集積回路。
【請求項２０】
前記ドミノ論理回路の第１の処理段の前記出力ノードの信号値は、前記ドミノロジックの第２の処理段の論理回路への入力信号として供給される請求項１９に記載の集積回路。
【請求項２１】
前記エラー検出回路は、遷移検出器を含む請求項１８に記載の集積回路。
【請求項２２】
前記予備充電回路は、前記推論ノードの前記予備充電の大きさを増すため前記エラー検出回路によるエラーの検出に応答する請求項１８に記載の集積回路。
【請求項２３】
前記エラー検出回路によるエラーの検出は、前記インバータの動作速度を増すように前記インバータに対する１つ以上の電源供給電圧における変化を引き起こす請求項１８に記載の集積回路。
【請求項２４】
追加の推論ノードと、
検査ノードと、
前記追加の推論ノードを予備充電し且つ前記検査ノードを予備充電するために前記追加の推論ノード及び前記検査ノードに結合された追加の予備充電回路と、
１つ以上の追加入力信号の値に基づいて追加放電路を提供するために前記１つ以上の追加入力信号に応答する追加の論理回路と、
前記１つ以上の追加入力信号に基づいて前記追加放電路を通って放電されるように前記追加の推論ノードを前記追加論理回路に結合し、次いで前記１つ以上の追加入力信号に基づいて前記追加放電路を通って放電されるように前記検査ノードを前記追加の論理回路に結合するため少なくとも１つの追加評価制御信号に応答する追加の評価制御回路と、
（ｉ）前記推論ノードが放電され且つ前記検査ノードが放電されない場合、
（ｉｉ）前記推論ノードが放電されず且つ前記検査ノードが放電される場合、
（ｉｉｉ）前記推論ノードが部分的に放電される場合
のいずれか１つの場合にエラーを検出するために前記追加の推論ノードと前記検査ノードとに結合された追加のエラー検出回路と、
を含む追加の処理段を含む請求項１８に記載の集積回路。
【請求項２５】
少なくとも１つの処理段を有する集積回路であって、
推論ノード手段と、
出力ノード手段と、
前記推論ノード手段を予備充電するために前記推論ノード手段に結合された予備充電手段と、
１つ以上の入力信号の値に基づいて第１の放電路を提供するため前記１つ以上の入力信号に応答する論理手段と、
前記第１の放電路を提供する前記１つ以上の入力信号の組み合わせが前記第２放電路を提供せず、前記第１の放電路を提供しない前記１つ以上の入力信号の組み合わせが前記第２放電路を提供するように、１つ以上の補数入力信号に基づいて第２放電路を提供するために前記１つ以上の入力信号の補数である前記１つ以上の補数入力信号に応答する補数論理手段と、
前記１つ以上の入力信号に基づいて前記放電路を通って放電されるように前記推論ノード手段を前記論理手段に結合するための少なくとも１つの評価制御信号に応答する評価制御手段と、
前記推論ノード手段に結合され且つもし前記推論ノード手段が放電されたなら前記出力ノードを充電するように構成された反転回路であって、前記推論ノード手段の前記論理手段への結合に次いで、前記評価手段は、前記１つ以上の入力信号に基づいて前記放電路を通って放電されるように前記出力ノード手段を前記補数論理手段に結合する反転回路と、
前記出力ノード手段が前記補数論理手段を通じて放電される時、エラーを検出するために前記出力ノード手段に結合されたエラー検出手段と、
を含む少なくとも１つの処理段を有する集積回路。
【請求項２６】
集積回路を動作する方法であって、
推論ノードを予備充電するステップと、
１つ以上の入力信号の値に基づいて１の放電路を提供するステップと、
１つ以上の補数入力信号に基づいて前記第２の放電路を提供するステップであって、前記第１の放電路を提供する前記１つ以上の入力信号の組み合わせが前記第２放電路を提供せず、前記第１の放電路を提供しない前記１つ以上の入力信号の組み合わせが前記第２放電路を提供するように、前記１つ以上の補数入力信号が前記１つ以上の入力信号の補数であるステップと、
少なくとも１つの評価制御信号に応答して、前記１つ以上の入力信号に基づいて放電されるべき前記推論ノードを前記第１の放電路に結合するステップと、
もし前記推論ノードが放電されたなら出力ノードを充電するステップと、
前記推論ノードの前記結合に次いで、前記１つ以上の補数入力信号に基づいて放電されるべき前記出力ノードを前記第２の放電路に結合するステップと、
前記出力ノードが前記第２の放電路を通じて放電される時、エラーを検出するステップと、を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、予備充電(precharge)されたロジック、例えばドミノロジック(domino logic)の分野に関する。特に、本発明は、そのような予備充電されたロジック内のエラー検出に関する。
【背景技術】
【０００２】
予備充電されたノードが入力信号の組み合わせに応答して放電されるドミノロジックを提供することが知られている。これらのノードは他のノードの放電を制御し始める信号を作成する。ドミノロジック設計とは違うロジック設計により適合する設計自動化の継続的改良に結びついたプロセス技術が急速に進歩したことを含む種々の要素に起因して、ドミノロジックは最近広くは使われなくなってきている。ドミノロジックは本質的に高速動作によく適合しているが、この利点は、標準ＣＭＯＳロジックに比して減少してきている。しかし、微細プロセス形状においてドミノロジックの使用を難しくしているのは、主に、基本的設計の複雑さ、並びに、堅牢性と速度との間に妥協が必要とされることである。特に、ノイズ、電荷共有(charge sharing)、漏れ(leakage)及び可変性(variability)のすべては、プロセス形状が小さいほど重要性がより大きくなり、それらが組み合わさって微細プロセス形状におけるドミノロジックの実践的使用を難しくしている。特に、エラーは、遅延（立ち上がり）信号、ノイズを引き起こすドミノノードの誤放電、不適切に選択されたかまたは制御されたキーパー強度(keeper strength)及び／又は誤って制御されたか又は調整された予備充電設定のような原因を通して起こりうる。
【発明の概要】
【課題を解決するための手段】
【０００３】
一態様から見ると、本発明は、推論ノードと、検査ノードと、前記推論ノードを予備充電し、且つ前記検査ノードを予備充電するために前記推論ノード及び前記検査ノードに結合された予備充電回路と、１つ以上の入力信号の値に基づいて放電路を提供する前記１つ以上の入力信号に応答する論理回路と、前記１つ以上の入力信号に基づいて前記放電路を通って放電されるべく前記推論ノードを前記論理回路に結合し、次いで前記１つ以上の入力信号に基づいて前記放電路を通って放電されるべく前記検査ノードを前記論理回路に結合するように少なくとも１つの評価制御信号に応答する評価制御回路と、（ｉ）前記推論ノードが放電され且つ前記検査ノードが放電されない場合、（ｉｉ）前記推論ノードが放電されず且つ前記検査ノードが放電される場合、（ｉｉｉ）前記推論ノードが部分的に放電される場合のどれか１つの場合にエラーを検出するために前記推論ノードと前記検査ノードとに結合されたエラー検出回路と、を含む少なくとも１つの処理段を有する集積回路を提供する。
【０００４】
本技術は、内蔵のエラー検出回路を持ったドミノロジックのような予備充電されたロジックを含む集積回路を提供する。エラー検出回路は、遅延放電及び部分放電を検出することができる。種々の異なる応答及び／又は戦略は、エラーが検出される時に使われてもよい。
【０００５】
上述の技術が予備充電ロジック用の種々の異なる形式に向いている事は評価されるであろうが、上述の技術は特に、このように形成されともにロジック回路を提供する複数の処理段を含む集積回路における使用に向いている。
【０００６】
そのようなドミノロジック回路内で、ドミノロジック回路の第１の処理段の推論ノードの信号値は、ドミノロジック回路の第二処理段の論理回路に対する入力信号として供給される。
【０００７】
評価制御信号は、種々の異なる形を取っても良い。いくつかの実施形態において、評価制御信号は、推論ノードの論理回路への結合を制御する推論クロック信号と検査ノードの論理回路への結合を制御する検査クロック信号とを含む。それらのクロック間で所定の関係を持つ複数クロックの提供は相対的に都合よく提供されてもよく、設計及び検証像からよく理解される。
【０００８】
いくつかの実施形態において、推論クロック信号の、推論ノードを論理回路から分離する推論クロック信号値への移行は又、検査クロック信号の、検査ノードを論理回路へ結合する検査クロック信号値への移行を引き起こす働きをすることが可能である。このように、推論クロック信号と検査クロック信号との相対位相は確認されうる。
【０００９】
他の実施形態において、検査クロック信号の、検査ノードを論理回路から分離する検査クロック信号値への移行は、自己時間計測されてもよい。
【００１０】
更なる実施形態において、推論クロック信号と検査クロック信号とは、４相計時スキームの一部分であってもよい。そのような４相計時スキームは、推論ノードの活動に対する検査ノードの活動を制御するための便利な方法を提供する。
【００１１】
本技術により与えられるエラー検出回路は、種々の異なるタイプのエラーに応答することができる。エラー検出回路が、推論ノードが放電されなくて検査ノードが放電されることを検出するとき、これは、１つ以上の入力信号の論理回路への遅延変化によるエラーを示す。
【００１２】
エラー検出回路が、推論ノードが放電され検査ノードが放電されないことを検出するとき、これは、ノイズ誘導及び推論ノードの誤放電によるエラーを示す。
【００１３】
エラー検出回路による準安定の検出は、推論ノードの遅延放電又は部分放電を示す。
【００１４】
エラー検出回路をエラーの生起の判定に使用することが可能である一方、処理段の動作がエラー検出回路によるエラーの検出に応答して調整される閉ループ制御の形を提供することもできる。
【００１５】
ある実施形態において、エラー検出回路によるエラーの検出は、予備充電電圧の増加、又は推論ノードの効果的キャパシタンスの増加により予備充電の大きさを増加する。予備充電の増加は、動作を遅らせ且つエネルギー消費を増すかもしれないが、動作をより強固にする傾向がある。
【００１６】
追加的に又は代替的に、推論ノードに結合され且つ放電路を通じての放電により圧倒されるまでその予備充電された状態で推論ノードを維持するように構成されたキーパー回路は、そのキーパー回路のコンダクタンスを増し、ひいては予備充電状態で推論ノードをより強く維持するようにエラーの検出に応答して制御されてもよい。キーパー回路のそのような制御は、エラーに対してより強固な動作をさせることができるが、動作速度を落とす傾向があるであろう。
【００１７】
上記閉ループ制御技術は、無駄な過度のマージニングなしで信頼性ある強固な動作を作り出す方法で、動作時パラメータが個々の回路及び最新の動作パラメータ／環境に適合するように調整可能である点で有用である。
【００１８】
評価制御回路は、種々の異なる形をとりうる。簡素な形式は、推論ノードを論理回路に選択的に結合するために推論クロック信号に応答する、推論ノード評価ゲートを含む。同様に、検査クロック信号に応答する検査ノード評価ゲートは、検査ノードを論理回路に選択的に結合するために使われてもよい。
【００１９】
別の態様から見ると、本発明は、推論ノード手段と、検査ノード手段と、前記推論ノード手段を予備充電し且つ前記検査ノード手段を予備充電するために前記推論ノード手段及び前記検査ノード手段に結合された予備充電手段と、１つ以上の入力信号の値に基づいて放電路を提供する前記１つ以上の入力信号に応答する論理手段と、前記１つ以上の入力信号に基づいて前記放電路を通って放電されるべく前記推論ノード手段を前記論理手段に結合し、次いで前記１つ以上の入力信号に基づいて前記放電路を通って放電されるべく前記検査ノード手段を前記論理手段に結合するように、少なくとも１つの評価制御信号に応答する評価制御手段と、（ｉ）前記推論ノード手段が放電され且つ前記検査ノード手段が放電されない場合、（ｉｉ）前記推論ノード手段が放電されず且つ前記検査ノード手段が放電される場合、（ｉｉｉ）前記推論ノード手段が部分的に放電される場合、のどれか１つの場合にエラーを検出する、前記推論ノード手段と前記検査ノード手段とに結合されたエラー検出手段と、
を含む少なくとも１つの処理段を有する集積回路を提供する。
【００２０】
更なる態様から見ると、本発明は集積回路を動作させる方法であって、推論ノードを予備充電するステップと、検査ノードを予備充電するステップと、前記１つ以上の入力信号の値に基づいて放電路を提供するステップと、少なくとも１つの評価制御信号に応答して、放電されるべき前記推論ノードを前記１つ以上の入力信号に基づいて前記放電路に結合し、次いで放電されるべき前記検査ノードを前記１つ以上の入力信号に基づいて前記放電路に結合するステップと、（ｉ）前記推論ノードが放電され且つ前記検査ノードが放電されない場合、（ｉｉ）前記推論ノードが放電されず且つ前記検査ノードが放電される場合、（ｉｉｉ）前記推論ノードが部分的に放電される場合、のどれか１つの場合にエラーを検出するステップと、を含む方法を提供する。
【００２１】
本発明の補完的態様は、推論ノードと、出力ノードと、前記推論ノードを予備充電するために前記推論ノードに結合された予備充電回路と、１つ以上の入力信号の値に基づいて第１の放電路を提供するために前記１つ以上の入力信号に応答する論理回路と、１つ以上の補数入力信号に応答する補数論理回路であって、前記第１の放電路を提供する前記１つ以上の入力信号の組み合わせは前記第二放電路を提供せず、前記第１の放電路を提供しない前記１つ以上の入力信号の組み合わせは前記第二放電路を提供するように、前記１つ以上の補数入力信号に基づいて第二放電路を提供するために、前記１つ以上の補数入力信号が前記１つ以上の入力信号の補数である補数論理回路と、前記１つ以上の入力信号に基づいて前記第１の放電路を通って放電されるように前記推論ノードを前記論理回路に結合するための少なくとも１つの評価制御信号に応答する評価制御回路と、前記推論ノードに結合され且つもし前記推論ノードが放電されたなら前記出力ノードを充電するように構成された反転回路であって、前記推論ノードの前記論理回路への結合に次いで、前記評価回路は、前記１つ以上の補数入力信号に基づいて前記第二放電路を通って放電されるように前記出力ノードを前記補数論理回路に結合する反転回路と、前記出力ノードが前記補数論理回路を通じて放電される時、エラーを検出するために前記出力ノードに結合されたエラー検出回路と、を含む少なくとも１つの処理段を有する集積回路を提供する。
【００２２】
この態様においてエラー検出は、主論理回路からの入力信号に由来した１つ以上の補数入力信号に応答する補数論理回路の使用により与えられる。通常動作中の補数論理回路は、もし推論ノードが適切に放電されてきたなら、出力ノードを放電しないが、例えばノイズ等によりもし推論ノードが誤って放電されたなら、推論ノードの放電に応答して出力ノードは充電され、補数論理回路は、補数論理回路により実施される次の評価において出力ノードを放電する。この補数論理回路を通じた放電は、エラーを示す。反転回路は単なるインバータ又は反転の機能（ならびに一緒に組み合わされうる他の機能）を与える他の何らかの回路であってもよい。
【００２３】
この技術は、ドミノ論理回路に使用されるのに適し、上述の閉ループ制御を提供するために同様に使用されてもよい。上述の論理回路及び補数論理回路の両方を持つ処理段の使用は、又上述の更なる推論ノードと検査ノードを含む更なる処理段の使用と組み合わされてもよい。本技術に従うエラー検出の異なる形式は、特定の処理段により適合し、したがって目標にされてもよい。
【００２４】
更なる態様から見ると、本発明は、推論ノード手段と、出力ノード手段と、前記推論ノード手段を予備充電するために前記推論ノードに結合された予備充電手段と、前記１つ以上の入力信号の値に基づいて第１の放電路を提供する前記１つ以上の入力信号に応答する論理手段と、前記第１の放電路を提供する前記１つ以上の入力信号の組み合わせが前記第二放電路を提供せず、前記第１の放電路を提供しない前記１つ以上の入力信号の組み合わせが前記第二放電路を提供するように、前記１つ以上の補数入力信号に基づいて第二放電路を提供するために、前記１つ以上の入力信号の補数である１つ以上の補数入力信号に応答する補数論理手段と、前記１つ以上の入力信号に基づいて前記放電路を通って放電されるように前記推論ノード手段を前記論理手段に結合するための、少なくとも１つの評価制御信号に応答する評価制御手段と、前記推論ノード手段に結合され且つもし前記推論ノード手段が放電されたなら前記出力ノードを充電するように構成された反転回路であって、前記推論ノード手段の前記論理手段への結合に次いで、前記評価手段は、前記１つ以上の入力信号に基づいて前記放電路を通って放電されるように前記出力ノード手段を前記補数論理手段に結合する反転回路と、前記出力ノード手段が前記補数論理手段を通じて放電される時、エラーを検出するために前記出力ノード手段に結合されたエラー検出手段と、を含む少なくとも１つの処理段を有する集積回路を提供する。
【００２５】
更なる態様から見ると、本発明は集積回路を動作させる方法であって、推論ノードを予備充電するステップと、１つ以上の入力信号の値に基づいて第１の放電路を提供するステップと、１つ以上の補数入力信号に基づいて前記第２の放電路を提供するステップであって、前記第１の放電路を提供する前記１つ以上の入力信号の組み合わせが前記第２放電路を提供せず、前記第１の放電路を提供しない前記１つ以上の入力信号の組み合わせが前記第２放電路を提供するように、前記１つ以上の補数入力信号が前記１つ以上の入力信号の補数であるステップと、少なくとも１つの評価制御信号に応答して、前記１つ以上の入力信号に基づいて放電されるべき前記推論ノードを前記第１の放電路に結合するステップと、もし前記推論ノードが放電されたなら出力ノードを充電するステップ、前記推論ノードの前記結合に次いで、前記１つ以上の補数入力信号に基づいて放電されるべき前記出力ノードを前記第２の放電路に結合するステップと、前記出力ノードが前記第２の放電路を通じて放電される時、エラーを検出するステップと、を含む方法を提供する。
本発明の上述の及び他の目的、機能、及び利点は、添付図面と関連して読まれるべき、以下の実施形態の詳細な記述から明白になるであろう。
【図面の簡単な説明】
【００２６】
【図１】ドミノロジックを利用する複数の処理段を含む集積回路の簡略図である。
【図２】ドミノロジックを利用し推論ノードと検査ノードとを持つ処理段の簡略図である。
【図３】ドミノロジックを一体化し推論ノードと検査ノードとを持つ処理段を示すゲートレベル回路図である。
【図４】図３の回路の動作内での予備充電周期、評価周期及び検査周期間の関係を示すタイミングダイアグラムである。
【図５】クロック信号の異なる位相を用いてする動作処理段のための予備充電周期、評価周期及び検査周期間の関係を示すタイミングダイアグラムである。
【図６】遅延放電中の図３の回路の動作を示すタイミングダイアグラムである。
【図７】誤放電中の図３の回路の動作を示すタイミングダイアグラムである。
【図８】図３の回路の動作を簡略的に示すフローダイアグラムである。
【図９】エラー検出回路を一体化したドミノロジックの別の実施形態の動作を示すゲートレベル回路図である。
【図１０】図９の回路の動作における主クロック及び検査クロックの動作を概略的に示すタイミングダイアグラムである。
【図１１】図９の回路の動作を簡略的に示すフローダイアグラムである。
【発明を実施するための形態】
【００２７】
図１は、入力レジスター１４，１６と出力レジスター１８との間に配置された複数の処理段４，６，８，１０，１２を含む集積回路２を示す。集積回路２が、通常そのような処理段を多く含み、これらの処理段のうちのごく少数のみが簡略的に図示されていることは理解されるであろう。これらのドミノロジック処理段４，６，８，１０，１２への１つ以上の入力信号に依存して、処理段４，６，８，１０，１２は、予備充電されてから選択的に放電されるノードを持つドミノロジック処理段の形式である。ドミノロジック内のノードの選択的放電により作られた信号は、ドミノロジックの更なる段に対する入力を形成し続ける。ドミノロジックのこのタイプの配置自体は、当業者には周知であるので、ここでは更には記述されない。
【００２８】
図２は、ドミノロジックの部分を形成する処理段２０の簡略図である。処理段２０は、推論ノード２２と、検査ノード２４と、複数の入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの値に基づいて上記推論ノード２２及び検査ノード２４を選択的に放電するための論理回路２６とを含む。推論ノード評価ゲートは、推論クロック信号ｅｖａｌ＿ｃｌｋに基づいて推論ノード２２を選択的に論理回路２６に結合する。検査ノード評価ゲート３０は、検査クロック信号ｃｈｋ＿ｃｌｋの制御下で検査ノード２４を論理回路２６に結合する。
【００２９】
推論ノード２２からの出力は、出力信号Ｙとして与えられる。この出力信号Ｙは、図３の回路又は図９の回路（後に記述されるように）のどちらかに従いドミノロジックの更なる処理段に供給されてもよい。エラー検出回路３２は、推論ノード２２及び検査ノード２４の両方から信号を受け取る役割をし、これらの各々のノードが放電されたかどうかを示す。正しい動作においては、推論ノード２２及び検査ノード２４のふるまいは同じである。従って、もし動作が正しいなら推論ノード２２及び検査ノード２４の両方が放電されるか又は推論ノード２２及び検査ノード２４の両方が放電されない。もし推論ノード２２及び検査ノード２４のうちの１つのみが放電されるか又は推論ノード２２が部分的に放電（準安定に対応）されれば、これは誤動作を示し、エラー検出回路３２はエラー信号を生成する。このエラー信号は、従って更なる誤動作を避けるためにドミノロジック処理段２０の動作パラメータを制御するために使われうる。
【００３０】
図３は、ドミノロジックを用いる処理段２０をゲートレベルで示す。論理回路２６は、複数の入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに基づいてグランド(ground)への放電路を与える。論理回路２６内のノードは、もし必要であれば、任意にＶＤＤ又はＶＳＳに予備充電されてもよい。論理回路２６内のスタックノードのこの任意の予備充電は、処理段２０の動作の堅牢性を増すためにエラーが検出されるか否かに基づいて制御されうる動作パラメータである。パラメータ制御回路３４は、処理段２０の種々の動作パラメータを調整するためにエラー検出回路３２により作られたエラー信号に応答する。
【００３１】
推論ノード２２は、推論ノード評価ゲート２８を経由して論理回路２６に選択的に結合される信号線として図３に示される。推論ノード２２は、予備充電回路３６を経由して予備充電される。この予備充電回路は、パラメータ制御回路３４により作られた強予備充電選択信号及び弱予備充電選択信号の制御下種々の異なる電位レベルに、推論ノード２２を予備充電できる。より強い予備充電(stronger precharge)はより確実な動作をもたらすが、ドミノロジックの動作が遅くなる傾向がある。検査ノード２４は、検査ノード評価ゲート３０を経由して論理回路２６に結合される信号線である。また、予備充電回路３６は、検査ノード２４をＶＤＤに予備充電するゲートを含む。
【００３２】
キーパー回路(keeper circuitry)３８は、その予備充電状態において推論ノード２２を維持するように作動する複数の弱ゲート(weak gates)を含む。使用状態にスイッチされたこれらのキーパーゲートの数は、パラメータ制御回路３４による検出エラーの数に基づき制御される。使用中のキーパーゲートが多ければ多いほど、推論ノード２２は、より強くその予備充電段を維持し、誤放電に対し抗するが、論理回路２６を通る意図された放電に対しては、よりゆっくりと応答する。エラーを抑制するために十分なキーパー回路力(keeper circuit strength)のみを使用することと、ドミノロジックの動作を不必要に遅くする過剰なキーパー回路力を使わないようにすることが望ましいことが理解されるであろう。
【００３３】
エラー検出回路３２は、３つのトランジスタのスタック４０，４２及び４４で形成されている。トランジスタのスタック４０は、推論ノード２２が放電されない状態及び検査ノード２４が放電される状態に対応してエラーを検出する。これは、入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのうちの１つが論理回路２６に遅れて到着することに対応する。もしこの遅延到着状態が起きるなら、スタック４０内のトランジスタのすべてはオンされるので、エラーノード４６は放電され、エラー信号が作られる。
【００３４】
ゲートの第２のスタック４２は、推論ノード２２が放電され、検査ノード２４が放電されていない状況に応答する。これは、ノイズによるような推論ノード２２の偽放電に対応する。もしそのような偽放電エラー条件が存在するなら、スタック４２内のトランジスタのすべてはオンされ、エラーノード４６は放電される。
【００３５】
最終スタック４４は、出力信号Ｙの状態で準安定を検出するのに役立つ。そのような準安定は、推論ノード２２が遅延遷移又は部分放電を条件とする結果でありうる。Ｐ歪インバータ(p-skewed inverter)４８及び５０の働きは、部分的に放電された信号を全レール値
(full rail values)まで駆動することであるので、もし出力信号Ｙが準安定なら、スタック４４内のトランジスタのすべてはオンされ、エラーノード４６は再び放電される。
【００３６】
図４は、図３の回路に使用される種々のクロック信号、入力信号及び出力信号間の関係を示すタイミングダイアグラムである。１クロックサイクルは、推論ノードの評価位相(valuate phase)の、文字Ｅで示される半サイクルに分割される事が解るであろう。検査ノード２４が論理回路２６に結合される検査位相の、文字Ｃで示される４分の１サイクルが後に続く。文字Ｐで示される予備充電位相は、最後の４分の１サイクルで形成され、この位相の間に推論ノード２２と検査ノード２４とは予備充電され、それらの初期値に戻る。
【００３７】
推論ノード評価ゲート２８を制御する評価クロックＥＶＡＬ＿ＣＬＫは、評価半サイクルＥの間にこのゲート２８を開けるように動作する。この半サイクルの終わりに、検査ノード評価ゲート３０を制御する検査クロックＣＨＫ＿ＣＬＫは、続く４分の１サイクルＣの間に検査ノード２４を論理回路２６に接続する。トランジスタのスタック４０及びトランジスタのスタック４４は、それぞれ、検査クロックＣＨＫ＿ＣＬＫの活動的部分(active portion)に対応する４分の１位相Ｃの間に、入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの到着の遅れ又は出力信号Ｙ内の準安定を検出するのに役立つ。推論ノード２２の偽放電を検出するトランジスタのスタック４２は、予備充電も行なわれるクロックの最後の４分の１位相Ｐの間で活動的(active)である。
【００３８】
図４に見られるように、入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆは正しい動作の間、評価位相に早く到着し、その結果出力信号Ｙに早期に遷移する。この出力信号Ｙは、次に、次のクロック位相の同じクロック位相内で動作するドミノロジックの更なる段(stages)に渡されてもよい。正しく形成され動作される時高速動作に貢献するのは、異なるドミノロジック処理段を速く通り抜けるこの信号の伝達である。
【００３９】
１クロックサイクル全体を、図示されたように４つの周期に分割するためには、評価クロックＥＶＡＬ＿ＣＬＫ及び検査クロックＣＨＫ＿ＣＬＫは、別々に形成されるか、又は４位相計時スキームの部分であってもよい。検査クロックＣＨＫ＿ＣＬＫの立ち上がり端は、ある実施形態では、評価クロックＥＶＡＬ＿ＣＬＫの立ち下がり端によりトリガーされてもよい。検査クロックが自己計時(self-timed)される事もまた可能である。
【００４０】
図４に示される通り、位相ＣとＰの両方は、クロックのロー位相(low phase)内で起き、従って上述の４位相計時スキーム又は位相Ｃの自己計時スキームのような単純なクロックを超えた何かが用いられる。検査位相Ｃは推論ウインドウを定義し、その間に推論結果が作られ、更なる使用のため順送りされるが、正しいとはまだ検証されない。論理回路２６への入力信号の１つがとても遅いので、エラー検査回路がこのエラーを確認しないという危険がある。しかし、もしこれらの入力が、又、同様に保護されたドミノ回路により駆動されるなら、これは、又、出力信号の自己検査を前提とするであろう。このように、もし段Ｎが段Ｎ−１からの遅延信号に起因したオーバーシュートの影響を受けるのなら、これは段Ｎ−１のためのエラー検査ロジックにより捕らえられなければならない。
【００４１】
検査位相Ｃの長さに関する重要な制限は、論理回路２６への入力の全てが安定であるとすると、最悪の場合の放電時間である。しかし、検査ノード２４の最悪の場合の放電時間及び推論予備充電時間の両方は、持続時間が４分の１サイクル以下である蓋然性が高く、故に動作のこれらの位相に割り当てられた半周期の間に十分な時間がある。処理段への入力に課せられた制限は、主に検査位相Ｃにより制御される。ロー(resolve low)の入力は、検査位相Ｃの前に設定されなければならない。ハイ(resolve high)の入力は、それらが評価されるのに十分な時間内に到着しなければならない。同位相内のロジックから起きる信号のために、以下の予備充電段は入力ローを遷移ハイにしないので、検査クロックＣＨＫ＿ＣＬＫの立下りに関するホールド制限は、ハイの入力に適用する。
【００４２】
図５は、信号が異なるクロック位相で動作されている処理段間で引き渡されるとき、それらの処理段の個々の評価と検査クロック信号との間の関係を示す。消費者評価位相(consumer evaluate phase)は、４分の１サイクルだけ生産者位相(producer phase)からのオフセットであり、その結果、消費者位相Ａ１への入力を形成する生産者位相Ｙ０の出力は、消費者位相の検査位相との重なりにより生産者段の予備充電位相の間、安定に保持されなければならない。
【００４３】
図６は、遅延放電によるエラーの検出中の処理段の動作を示す。すなわち、論理回路２６への入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの１つは、推論ノード２２が適切に放電されるのに十分な時間内に到着しない。図６に示されるように、入力信号５２は遅れて到着し、従って推論ノード２２を放電しないので、出力信号Ｙ（インバータを通る）はハイに遷移しない。遅延到着入力信号５２は、検査ノード２４を放電する役割をし、従って、遷移は検査ノード信号値５４で起きる。出力信号Ｙの値と検査ノード信号５４との間の差は、トランジスタのスタック４０により検出されるので、エラーノード４６が放電され、エラーが検出される。
【００４４】
図７は、推論ノード２２の誤放電によるエラーの検出を示す。図７に示される通り、論理回路２６への入力信号中のノイズ５６は、推論ノード２２を誤って放電し、出力信号Ｙへの誤遷移を結果的にもたらす。検査ノード信号値５４は遷移しない。従って、推論ノード２２と検査ノード２４との間の放電の差は、エラーノード４６を放電しエラー信号を作るトランジスタのスタック４２により検出される。
【００４５】
図８は、図３の回路の動作を簡略的に示すフローダイアグラムである。上記フローダイアグラムは必然的に逐次プロセスを示すがその一方で、当然ながら、当業者は、ハードウエア実装において多くの処理ステップを平行して実施する又は違う順序で実施してもよい事が分かるであろう。
【００４６】
ステップ５８において、推論ノード２２と検査ノード２４とは予備充電される。もしこれが入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆにより選ばれたなら、ステップ６０は、ステップ６２経由で推論ノード２２の放電中の論理回路２６の動作に対応する。次いで、もしこれが検査位相Ｃの間論理回路２６を通じて入力信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆにより検出されたなら、ステップ６４及び６６は、検査ノード２４を放電する役割をする。
【００４７】
ステップ６８は、両ノードが放電されないかどうかを決定する。もし両ノードが放電されないなら、これは正しい動作に相当し、処理は終わる。もし両ノードが充電されないなら、ステップ７０は、両ノードが放電されたかどうかを決定する。もし両ノードが放電されたなら、これは正しい動作に相当し、処理は終わる。もし６８及び７０におけるテストが、両ノードが十分に充電されるかあるいは十分に放電されるかを示す役割をするなら、これはエラーに対応し、エラー信号がステップ７２で作られる。
【００４８】
図９は、処理段７４のための代替的回路をゲートレベルで示す。この処理段７４は、図３の処理段を組み合わせて又は単独で使われてもよい。処理段７４は、推論ノード７６、出力ノード７８、予備充電回路８０、論理回路８２及び補数論理回路８４を含む。補数論理回路８４は、論理回路８２に供給される入力信号の論理的補数である入力信号を供給される。入力信号Ａ及びＢについてもし論理回路８２が推論ノード７６の為の放電路を提供するなら補数論理回路８４は出力ノード７８の為の放電路を提供しないというのが、補数論理回路８４の配置である。反対に、もし論理回路８２が推論ノード７６の為の放電路を提供しないなら、補数論理回路８４は出力ノード７８の為の放電路を提供する。
【００４９】
ゲート８６の形での評価制御回路は、クロック信号ＣＫの評価位相Ｅの間論理回路８２経由で推論ノード７６を放電路に結合する働きをする。予備充電回路８０は、この評価位相Ｅの間、作動しない。図９の回路の制御信号のタイミングを示す図１０を参照すると、クロック信号Ｃ＿ＣＫがロー（低）である時、即ちＥの第１の部分の間、Ｃが作動状態でなくＰ（つぎのＥの前に出力ノード７８がロー（低）であることを確認するため）である間、インバータ８８は推論ノード７６から出力ノード７８へ信号を送る役割をする。もし推論ノード７６が放電すると、インバータ８８は結果的に出力ノード７８を充電することになる。もし推論ノード７６の放電が正しく、論理回路８２を通じての適切な放電の結果なら、補数論理回路８４は検査位相の間放電路を提供せず、従って推論ノード７６はハイ（高）のままである。しかし、もし推論ノード７６の放電が意図されないもの、例えばノイズによるものなら、補数論理回路８４は、検査位相Ｃの間放電路を提供し、出力ノード７８はハイからローに遷移する。遷移検出器９０は、誤信号Ｅｒｒを作るために補数論理回路８４を通じて放電された出力ノードにおけるそのような遷移の検出に応答するエラー検出回路を形成する。
【００５０】
もしエラーが検出されると、処理段７４の動作パラメータは調整されうる。この調整は、インバータ８８のノイズ耐性を増す（エラーの後インバータ８８の速度を上げる代わりに速度を下げる）ため推論ノード７６及びインバータ８８各々を駆動するために使われるＶＤＤ又は基準レベルの調整の形を取ってもよい。これらは図９にレベルｔ＿ｖｄｄ及びｔ＿ｇｎｄとして描かれる。推論ノードに供給されるＶＤＤを増すことは、動作をより確かなものにするが遅くする。同様に、インバータ８８への基準レベルを減少することは、動作をより確かなものにするが遅くする。
【００５１】
図１０は、論理回路８０の動作を制御する信号とインバータ８８及び補数論理回路８４の動作を制御する信号との間のタイミング関係を示す。動作は、評価位相Ｅ、検査位相Ｃ及び予備充電位相Ｐに入る。
【００５２】
図１１は、図９の回路の動作を簡略的に示すフローダイアグラムである。図１１に示される処理ステップは、違う順序で行われてもよく、又並行して行われるいくつかのステップと共に行われてもよい事は当業者により理解されるであろう。
【００５３】
ステップの９０において推論ノード７６は、ハイに予備充電され、結果的に出力ノード７８をローにする。ステップ９２及び９４において推論ノード７６は、入力信号値Ａ及びＢに基づいて放電される。ステップ９６において推論ノード信号値７６は、インバータ８８を通り出力ノード７８へ駆動される。ステップ９８及び１００において出力ノード７８は、補数論理回路８４に供給される補数入力信号(complement input signals)
【００５４】
【数１】
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【００５５】
に基づいて選択的に放電される。
【００５６】
ステップ１０２において遷移検出器９０は、出力ノード７８の出力信号レベルに遷移があるかどうか、すなわち出力ノード７８が補数論理回路８４を通じて放電されたかどうかを検出する。もしそのような遷移が検出されたなら、ステップ１０４は、エラー信号を作る。
【００５７】
本発明の具体的実施形態は添付図面を参照してここに詳細に記述されたが、本発明は実施形態そのものに限定されず、且つ添付特許請求の範囲により定義される本発明の範囲及び精神から逸脱することなく、当業者により種々の変更および修正が可能である事は理解されるべきである。
【符号の説明】
【００５８】
２０  処理段
２２  推論ノード
２４  検査ノード
２６  論理回路
２８  推論ノード評価ゲート
３２  エラー検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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