(57)【要約】【課題】フェイル情報の量を効率的に削減して読み出しに要する時間を短縮するとこで、半導体デバイスの試験に要するコストを低減し得る半導体試験装置を提供する。【解決手段】半導体試験装置１は、Ｘアドレス及びＹアドレスからなる二次元アドレスを用いてフェイル情報を記憶するフェイルメモリ１２と、Ｘアドレスの方向にパス・フェイルを示す情報の並びが繰り返される回数を示す一次データをＹアドレス毎に生成する列圧縮回路１３と、Ｙアドレス毎の一次データを格納する最終データ格納メモリ１５と、Ｙアドレスの方向に一次データの分布が繰り返される領域を検出する検出部（一次データメモリ１４、アドレス制御回路１６、及び一致検出回路１８）と、検出された領域に対して一次データの分布が繰り返されていることを示すデータを生成し、最終データ格納メモリ１５に記憶された一次データをそのデータで上書きする行圧縮回路１９とを備える。【選択図】図１
2010044810.tif 000002
【特許請求の範囲】
【請求項１】
行アドレス及び列アドレスからなる二次元アドレスを用いて半導体デバイスのパス／フェイルを示すフェイル情報を記憶するフェイルメモリを備える半導体試験装置において、
前記フェイルメモリを参照して、前記列アドレスの方向にパス又はフェイルを示す情報の並びが繰り返される回数を示す第１データを前記行アドレス毎に生成する第１データ生成部と、
前記第１データ生成部が生成した前記行アドレス毎の第１データを記憶する格納メモリと、
前記行アドレスの方向に前記第１データの分布が繰り返される領域を検出する検出部と、
前記検出部によって検出された領域に対して前記第１データの分布が繰り返されていることを示す第２データを生成し、前記格納メモリに記憶された前記第１データを当該第２データで上書きする第２データ生成部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記第１データ生成部は、前記列アドレスの方向における所定ビット数を単位として前記パス又はフェイルを示す情報の並びが繰り返される回数を求めることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記検出部は、連続する２つの行アドレスにおける前記第１データが一致するか否か、及び前記行アドレス方向における所定の行数を単位とした第１データの分布が連続するか否かを検出することを特徴とする請求項１又は請求項２記載の半導体試験装置。
【請求項４】
前記第２データ生成部は、前記検出部の結果に応じて、同一の第１データが連続して繰り返される回数、又は前記所定の行数を単位とした前記第１データの分布が繰り返される回数を前記第２データとして生成することを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記フェイルメモリに記憶された前記フェイル情報を読み出すためのアドレスを生成するアドレス生成部を備えることを特徴とする請求項３又は請求項４記載の半導体試験装置。
【請求項６】
前記検出部は、前記第１データ生成部が生成した前記行アドレス毎の第１データを一時的に記憶するメモリと、
前記メモリから、前記アドレス生成部が生成した現在の行アドレスに対して１つ前の行アドレスに係る第１データ及び所定の行数だけ前の行アドレスに係る第１データの読み出しを行う読出制御部と、
前記読出制御部の制御により読み出された第１データと、前記第１データ生成部によって生成された現在の行アドレスに係る第１データとが一致するか否かを検出する検出回路と
を備えることを特徴とする請求項５記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
従来から、半導体メモリや内部メモリを備えるＬＳＩ等の半導体デバイスの初期不良を試験する装置として半導体試験装置が用いられている。この半導体試験装置は、一般的に被試験対象である半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に対して試験パターンと試験パターンを印加するアドレスとを与え、ＤＵＴから出力される信号と予め定められた期待値とを比較してパス／フェイルを判定する。この判定結果を示すフェイル情報は半導体試験装置が備えるフェイルメモリに収集され、リダンダンシ演算（メモリデバイスの不良救済を行う上で必要なデータを作成するために行われる演算）や、不良原因の究明等に用いられる。
【０００３】
図６は、従来の半導体試験装置の要部構成を示すブロック図である。図６に示す通り、従来の半導体試験装置１００は、アドレス発生回路１０１、フェイルメモリ１０２、フェイル検出回路１０３、ＦＩＦＯ（First-In First-Out：先入れ先出し）メモリ１０４、及び救済演算回路１０５を備えており、フェイルメモリ１０２に記憶されたフェイル情報を読み出してリダンダンシ演算を行う。
【０００４】
アドレス発生回路１０１は、フェイルメモリ１０２からフェイル情報を読み出すためのアドレスを発生する。フェイルメモリ１０２は、上述したフェイル情報を記憶するメモリであって、ＤＵＴ（図示省略）と同一の容量又は数分の一の容量を有する。図７は、フェイルメモリ１０２のメモリマップ等を簡略化して示す図である。図７に示す通り、フェイルメモリ１０２は、Ｘアドレス（列アドレス）とＹアドレス（行アドレス）とからなる二次元アドレスによって特定される複数の記憶領域を備える。
【０００５】
フェイルメモリ１０２の容量がＤＵＴの容量と同一である場合には、フェイルメモリ１０２が備える複数の記憶領域とＤＵＴが備える複数のメモリセルとが一対一に対応付けられる。このため、ＤＵＴが備えるメモリセル毎の「パス」又は「フェイル」を示す情報は、フェイルメモリ１０２の対応する記憶領域にそれぞれ記憶される。尚、図７においては、「フェイル」を示す情報が記憶された記憶領域には符号「×」を付しており、「パス」を示す情報が記憶された記憶領域は空欄にしている。
【０００６】
フェイル検出回路１０３は、フェイルメモリ１０２から読み出されたフェイル情報が「フェイル」を示す情報であるかを検出する。ＦＩＦＯメモリ１０４は、フェイルメモリ１０２において「フェイル」を示す情報が記憶されているアドレス（Ｘアドレス及びＹアドレス）のみを記憶するメモリである。このＦＩＦＯメモリ１０４は、救済演算回路１０５で行われるリダンダンシ演算で用いるデータの量を低減して演算に要する時間を短縮するために設けられる。救済演算回路１０５は、ＦＩＦＯメモリ１０４に記憶されたアドレスを読み出してリダンダンシ演算を行う。
【０００７】
上記構成において、アドレス発生回路１０１からのアドレス発生が開始されると、フェイルメモリ１０２に記憶されたフェイル情報が順に読み出される。具体的には、アドレス発生回路１０１から、（Ｙ，Ｘ）＝（０，０）→（０，１）→（０，２），…，（０，Ｆ）→（１，０）→（１，１）→（１，２），…，（１，Ｆ），…の順でＸアドレス及びＹアドレスが順次出力され、フェイルメモリ１０２のメモリマップ（図７参照）中に記した矢印に沿って順にフェイル情報の読み出しが行われる。フェイルメモリ１０２から読み出されたフェイル情報はフェイル検出回路１０３に入力されて、「フェイル」を示す情報であるかが検出される。
【０００８】
「フェイル」を示す情報であると検出されたときにはフェイル検出回路１０３からＦＩＦＯメモリ１０４のライトイネーブル入力端（ＷＥ）に対して「Ｈ（ハイ）」レベルの信号が出力され、「パス」を示す情報であると検出されたときには「Ｌ（ロー）」レベルの信号が出力される。ＦＩＦＯメモリ１０４のデータ入力端（ＤＩＮ）にはアドレス発生回路１０１から出力されるアドレスが入力されている。このため、ＦＩＦＯメモリ１０４には、ライトイネーブル入力端（ＷＥ）に「Ｈ」レベルの信号が入力された時点（フェイル検出回路１０３で「フェイル」が検出された時点）のアドレスのみが順次記憶される。例えば、図７に示す例では、記号「×」が付されてる記憶領域のアドレス（Ｙ，Ｘ）＝（０，３），（１，１），（１，３），…がＦＩＦＯメモリ１０４に順に記憶される。
【０００９】
ＦＩＦＯメモリ１０４に記憶されたアドレスは古いものから順に読み出され、救済演算回路１０５によってリダンダンシ演算が行われる。図７に示す例では、Ｘアドレスが「３」であるＸラインフェイル、Ｙアドレスが「２」であるＹラインフェイル、並びにＸアドレス及びＹアドレスが共に「１」であるビットフェイルが演算により求められている。従って、Ｙアドレス方向（行方向）に延びる１本のスペアライン、Ｘアドレス方向（列方向）に延びる１本のスペアライン、及びＸアドレス方向（列方向）又はＹアドレス方向（行方向）に延びる１本のスペアラインの合計３本のスペアラインを用いれば救済が可能である。
【００１０】
尚、フェイルメモリに記憶されたフェイル情報に含まれる「フェイル」を示す情報の数を計数する他の方法の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００４−３４８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上述した従来の半導体試験装置１００では、フェイルメモリ１０２に記憶された「フェイル」を示す情報のアドレスをＦＩＦＯメモリ１０４に記憶しているため、フェイルメモリ１０２に記憶されたフェイル情報に多くの「フェイル」を示す情報が含まれているとＦＩＦＯメモリ１０４に記憶すべきアドレスの量も必然的に増加する。これにより、救済演算回路１０５がＦＩＦＯメモリ１０４に記憶されたアドレスを読み出すのに要する時間が長くなるという問題があった。
【００１２】
例えば、図７に示す通り、Ｘアドレス方向又はＹアドレス方向に「フェイル」が連続するラインフェイル（Ｘラインフェイル又はＹラインフェイル）が多くなると、ＦＩＦＯメモリ１０４に記憶されるアドレスが飛躍的に増加する。すると、救済演算回路１０５がＦＩＦＯメモリ１０４から読み出す必要のあるアドレスの量も多くなり、読み出しに要する時間が大幅に長くなってしまう。
【００１３】
近年においては、半導体メモリ等の各種半導体デバイスの低価格化が要求されており、半導体デバイスの試験に要するコストも当然ながら低減する必要がある。このため、ＦＩＦＯメモリ１０４に記憶されたアドレスの読み出し時間を短縮してリダンダンシ演算に要する時間を短くすることは、半導体デバイスの試験に要するコストの低減を図る上で重要である。
【００１４】
本発明は上記事情に鑑みてなされたものであり、フェイル情報の量を効率的に削減して読み出しに要する時間を短縮するとこで、半導体デバイスの試験に要するコストを低減し得る半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の半導体試験装置は、行アドレス及び列アドレスからなる二次元アドレスを用いて半導体デバイスのパス／フェイルを示すフェイル情報を記憶するフェイルメモリ（１２）を備える半導体試験装置（１）において、前記フェイルメモリを参照して、前記列アドレスの方向にパス又はフェイルを示す情報の並びが繰り返される回数を示す第１データを前記行アドレス毎に生成する第１データ生成部（１３）と、前記第１データ生成部が生成した前記行アドレス毎の第１データを記憶する格納メモリ（１５）と、前記行アドレスの方向に前記第１データの分布が繰り返される領域を検出する検出部（１４、１６、１８）と、前記検出部によって検出された領域に対して前記第１データの分布が繰り返されていることを示す第２データを生成し、前記格納メモリに記憶された前記第１データを当該第２データで上書きする第２データ生成部（１９）とを備えることを特徴としている。
この発明によると、列アドレスの方向にパス又はフェイルを示す情報の並びが繰り返される回数を示す第１データが第１データ生成部によって行アドレス毎に生成されて格納メモリに記憶され、また、行アドレスの方向に第１データの分布が繰り返される領域が検出部により検出され、検出された領域に対して第１データの分布が繰り返されていることを示す第２データが第２データ生成部によって生成され、格納メモリに記憶された第１データが第２データで上書きされる。
また、本発明の半導体試験装置は、前記第１データ生成部が、前記列アドレスの方向における所定ビット数を単位として前記パス又はフェイルを示す情報の並びが繰り返される回数を求めることを特徴としている。
また、本発明の半導体試験装置は、前記検出部が、連続する２つの行アドレスにおける前記第１データが一致するか否か、及び前記行アドレス方向における所定の行数を単位とした第１データの分布が連続するか否かを検出することを特徴としている。
また、本発明の半導体試験装置は、前記第２データ生成部が、前記検出部の結果に応じて、同一の第１データが連続して繰り返される回数、又は前記所定の行数を単位とした前記第１データの分布が繰り返される回数を前記第２データとして生成することを特徴としている。
また、本発明の半導体試験装置は、前記フェイルメモリに記憶された前記フェイル情報を読み出すためのアドレスを生成するアドレス生成部（１１）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記検出部が、前記第１データ生成部が生成した前記行アドレス毎の第１データを一時的に記憶するメモリ（１４）と、前記メモリから、前記アドレス生成部が生成した現在の行アドレスに対して１つ前の行アドレスに係る第１データ及び所定の行数だけ前の行アドレスに係る第１データの読み出しを行う読出制御部（１６）と、前記読出制御部の制御により読み出された第１データと、前記第１データ生成部によって生成された現在の行アドレスに係る第１データとが一致するか否かを検出する検出回路（１８）とを備えることを特徴としている。
【発明の効果】
【００１６】
本発明によれば、列アドレスの方向にパス又はフェイルを示す情報の並びが繰り返される回数を示す第１データを第１データ生成部によって行アドレス毎に生成して格納メモリに記憶し、また、行アドレスの方向に第１データの分布が繰り返される領域を検出部で検出し、検出した領域に対して第１データの分布が繰り返されていることを示す第２データを第２データ生成部によって生成して、格納メモリに記憶された第１データを第２データで上書きしているため、フェイル情報の量を効率的に削減することができ、読み出しに要する時間を短縮することができるという効果がある。この結果として、半導体デバイスの試験に要するコストを低減することができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、アドレス発生回路１１（アドレス生成部）、フェイルメモリ１２、列圧縮回路１３（第１データ生成部）、一次データメモリ１４（検出部、メモリ）、最終データ格納メモリ１５（格納メモリ）、アドレス制御回路１６（検出部、読出制御部）、アドレス制御回路１７、一致検出回路１８（検出部、検出回路）、行圧縮回路１９（第２データ生成部）、アドレス選択回路２０、及び救済演算回路２１を備える。かかる構成の半導体試験装置１は、フェイルメモリ１２に記憶されたフェイル情報を圧縮して得られるデータ（最終データ）を最終データ格納メモリ１５に格納するとともに、最終データ格納メモリ１５に格納された最終データを読み出してリダンダンシ演算を行う。
【００１８】
アドレス発生回路１１は、フェイルメモリ１２からフェイル情報を読み出すためのアドレスＡ１を発生する。このアドレスＡ１は、Ｘアドレス（列アドレス）とＹアドレス（行アドレス）とからなる二次元アドレスである。また、アドレス発生回路１１は、発生するＸアドレスが最小値（例えば、「０」）である場合にフェイルメモリ１２の各行の開始である旨を示す行開始信号Ｓ１を出力し、発生するＸアドレスが最大値（例えば、「Ｆ」）である場合にフェイルメモリ１２の各行の終了である旨を示す行終了信号Ｅ１を出力する。
【００１９】
フェイルメモリ１２は、ＤＵＴ（図示省略）のパス／フェイルの判定結果を示す情報であるフェイル情報を記憶するメモリであり、ＤＵＴと同一の容量又は数分の一の容量を有する。図２は、フェイルメモリ１２に記憶されるフェイル情報及び列圧縮回路１３で生成される一次データの一例を示す図である。ここで、一次データとはフェイル情報を各行毎にＸアドレス方向に圧縮したデータをいい、詳細については後述する。図２に示す通り、フェイルメモリ１２は、ＸアドレスとＹアドレスとからなる二次元アドレスによって特定される複数の記憶領域を備える。
【００２０】
フェイルメモリ１２の容量がＤＵＴの容量と同一である場合には、フェイルメモリ１２が備える複数の記憶領域とＤＵＴが備える複数のメモリセルとが一対一に対応付けられる。このため、ＤＵＴが備えるメモリセル毎の「パス」又は「フェイル」を示す情報は、フェイルメモリ１２の対応する記憶領域にそれぞれ記憶される。尚、図２においては、「フェイル」を示す情報が記憶された記憶領域には符号「×」を付しており、「パス」を示す情報が記憶された記憶領域は空欄にしている。
【００２１】
本実施形態では、図２に示す通り、「フェイル」を示す情報がＸアドレス方向（列方向）及びＹアドレス方向（行方向）の各々の方向について規則的に生じている場合を例に挙げて説明する。具体的には、Ｙアドレスが「０」〜「Ｄ」である範囲においては、Ｘアドレス「０」，「３」，「４」，「７」，「８」，「Ｂ」，「Ｃ」で特定される列についての「パス」，「フェイル」を示す情報の並びが同じである。また、これらの列とは「パス」，「フェイル」を示す情報の並びが異なるものの、Ｘアドレス「１」，「２」，「５」，「６」，「９」，「Ａ」，「Ｄ」で特定される列についての「パス」，「フェイル」を示す情報の並びが同じである。
【００２２】
同様に、Ｙアドレス「０」，「３」，「４」，「７」，「８」，「Ｂ」，「Ｃ」で特定される行についての「パス」，「フェイル」を示す情報の並びが同じである。また、これらの行とは「パス」，「フェイル」を示す情報の並びが異なるものの、Ｙアドレス「１」，「２」，「５」，「６」，「９」，「Ａ」，「Ｄ」で特定される行については「パス」，「フェイル」を示す情報の並びが同じである。
【００２３】
列圧縮回路１３は、フェイルメモリ１２から出力されるフェイル情報Ｆ１及び行終了信号Ｅ１を参照して、Ｘアドレス方向に「パス」，「フェイル」を示す情報の並びが繰り返される回数を示す一次データ（第１データ）を各行毎に生成する。具体的には、フェイルメモリ１２から読み出される各行毎のフェイル情報を所定のビット数（例えば、４ビット）を単位として区切り、各区切り毎のパターン（「パス」，「フェイル」を示す情報の並び：図２中のｐａｔ）を求める。そして、各行毎に同じパターンが繰り返される回数（図２中のｒｅｐ）を求め、そのパターンが行の終わりに出現したものであるかを示す情報（図２中のｅｎｄ）を各行毎に付加したデータを生成する。
【００２４】
例えば、図２において、Ｙアドレス「０」で特定されるフェイルメモリ１２の行については、パスを「０」と表してフェイルを「１」と表すと、「１００１」なる４ビットの第１パターン（１６進数で表現すると「９」）が３回連続して繰り返され、行の終わりに「１１０１」なる４ビットの第２パターン（１６進数で表現すると「Ｄ」）が１回現れている。このため、列圧縮回路１３は、行の終わりでない旨を示す４ビットのデータ「０」、連続回数を示す８ビットのデータ「０３」、及び第１パターン「９」を示す４ビットのデータからなる１６ビットのデータ「００３９」と、行の終わりである旨を示す４ビットのデータ「１」、連続回数を示す８ビットのデータ「０１」、及び第２パターン「Ｄ」を示す４ビットのデータからなる１６ビットのデータ「１０１Ｄ」とを生成する。
【００２５】
ここで、上記の例においては、列圧縮回路１３によって、１行分の１６ビットのフェイル情報から、３２ビットのデータ（第１パターンに係る１６ビットのデータ「００３９」及び第２パターンに係る１６ビットのデータ「１０１Ｄ」）が生成されており、データ量が倍になっている。これは、説明を簡単にするためにフェイルメモリ１２の列方向のアドレスを「０」〜「Ｆ」の範囲に限定しているからである。実際には、フェイルメモリ１２の列方向のアドレスは遥かに大きな値を取るため、列圧縮回路１３によって生成される一次データはＸアドレス方向のデータ量が低減されたものになる。また、上記の例では１行分のフェイル情報から第１，第２パターンに係る３２ビットのデータが生成されているが、１行分のフェイル情報から生成される一次データのデータ量は行毎に異なり、１６ビットの倍数になる。
【００２６】
また、列圧縮回路１３は、フェイル情報のパターンが変化したか否かを検出するとともに、アドレス発生回路１１からの行終了信号Ｅ１によって１行分のフェイル情報の読み出しが終了したか否かを検出し、何れかが検出された場合には変化点検出信号Ｒ１を出力する。例えば、上記の例においては、第１パターン「９」から第２パターン「Ｄ」に変化した場合に変化点検出信号Ｒ１を出力し、また行の終わりである旨を示すデータを含むデータ「１０１Ｄ」を生成した場合に変化点検出信号Ｒ１を出力する。
【００２７】
一次データメモリ１４は、列圧縮回路１３で生成された一次データを一時的に記憶する。この一次データメモリ１４としては、例えばリングメモリを用いることができる。本実施形態では、図３に示す通り、一次データメモリ１４が、「０」〜「３Ｆ」の範囲でアドレスの指定が可能であってアドレス「３Ｆ」の次のアドレスがアドレス「０」であり、データ幅が１６ビットであるリングメモリである場合を例に挙げて説明する。
【００２８】
図３は、一次データメモリ１４に記憶される一次データ及び最終データ格納メモリ１５に格納される最終データの一例を示す図である。上述した通り、列圧縮回路１３で生成される各行毎の一次データのデータ量は１６ビットの倍数になり、図２に示す例では３２ビット又は４８ビットである。このため、各行毎の一次データは、一次データメモリ１４の複数のアドレスで特定される複数の記憶領域に記憶される。例えば、Ｙアドレス「０」で特定されるフェイルメモリ１２の行についての一次データは、一次データメモリ１４のアドレス「３０」で特定される記憶領域とアドレス「３１」で特定される記憶領域とに記憶される。
【００２９】
最終データ格納メモリ１５は、Ｘアドレス方向及びＹアドレス方向の双方向に圧縮されたフェイル情報（最終データ）を格納するメモリである。但し、詳細は後述するが、最初から最終データがデータ格納メモリ１５に格納される訳ではなく、まず列圧縮回路１３で圧縮された一次データが格納され、次いで先に格納された一次データが必要に応じて行圧縮回路１９で生成されたデータで上書きされることにより最終データが格納される。この最終データ格納メモリ１５は、一次データメモリ１４と同じデータ幅を有しており、本実施形態では１６ビットであるとする。
【００３０】
アドレス制御回路１６は、列圧縮回路１３から出力される変化点検出信号Ｒ１及びアドレス発生回路１１から出力される行開始信号Ｓ１に基づいてアドレスＡ２を生成し、列圧縮回路１３で生成された一次データの一次データメモリ１４に対する書き込み制御、及び一次データメモリ１４に記憶されたデータの読み出し制御を行う。このアドレス制御回路１６は、書き込み制御に用いられるライトレジスタｒ１１と読み出し制御に用いられるリードレジスタｒ１１，ｒ１２とを備える。
【００３１】
アドレス制御回路１６のライトレジスタｒ１１には、列圧縮回路１３で生成された一次データを一次データメモリ１４に書き込むための書き込み位置を特定するアドレスが記憶される。アドレス制御回路１６は、変化点検出信号Ｒ１が出力される度にライトレジスタｒ１１に記憶されるアドレスをインクリメントする。但し、本実施形態では一次データメモリ１４がリングメモリであるため、ライトレジスタｒ１１にアドレス「３Ｆ」が記憶されている場合に変化点検出信号Ｒ１が出力されたときには、アドレス制御回路１６はライトレジスタｒ１１にアドレス「０」を記憶させる制御を行う。
【００３２】
アドレス制御回路１６のリードレジスタｒ１２には、一次データメモリ１４に記憶されている１つ前の行についての一次データのうちの第１パターン（図２参照）に係るデータが記憶されている位置を特定するアドレスが記憶される。また、アドレス制御回路１６のリードレジスタｒ１３には、一次データメモリ１４に記憶されている４つ前の行についての一次データのうちの第１パターンに係るデータが記憶されている位置を特定するアドレスが記憶される。
【００３３】
具体的に、図３に示す例において、現在行が「Ｆ」である場合（アドレス発生回路１１から出力されるＹアドレスが「Ｆ」である場合）には、１つ前の行「Ｅ」についての一次データ（「００２０」，「００１８」，「１０１Ｃ」）のうち、その行における第１パターンに係るデータ「００２０」が記憶されている位置を特定するアドレス（アドレス「Ｃ」）がリードレジスタｒ１２に記憶される。また、一次データメモリ１４に記憶されている４つ前の行「Ｂ」についての一次データ（「００３９」，「１０１Ｄ」）のうち、その行における第１パターンに係るデータ「００３９」が記憶されている位置を特定するアドレス（アドレス「６」）がリードレジスタｒ１３に記憶される。
【００３４】
アドレス制御回路１６は、行開始信号Ｓ１が出力される度にリードレジスタｒ１２，ｒ１３に記憶されるアドレスを更新する。これは、行開始信号Ｓ１は新たな行に移行したことを意味する信号でもあり、この行開始信号Ｓ１が出力されると現在行に対する１つ前の行及び４つ前の行もそれぞれ変化するからである。例えば、上記の例においては、リードレジスタｒ１２に記憶されたアドレス「Ｃ」をアドレス「Ｆ」に更新し、リードレジスタｒ１３に記憶されたアドレス「６」をアドレス「８」に更新する。
【００３５】
アドレス制御回路１７は、列圧縮回路１３から出力される変化点検出信号Ｒ１、アドレス発生回路１１から出力される行開始信号Ｓ１、及び一致検出回路１８から出力される一致検出信号Ｊ１，Ｊ２に基づいてアドレスＡ３を生成し、列圧縮回路１３で生成された一次データ及び行圧縮回路１９で生成されたデータ（第２データ）の最終データ格納メモリ１５に対する書き込み制御を行う。このアドレス制御回路１７は、列圧縮回路１３で生成された一次データを最終データ格納メモリ１５に書き込むための書き込み位置を特定するアドレスを記憶するライトレジスタｒ２１と、行圧縮回路１９で生成されたデータを最終データ格納メモリ１５に書き込むための書き込み位置を特定するアドレスを記憶するライトレジスタｒ２２，ｒ２３とを備える。
【００３６】
アドレス制御回路１７のライトレジスタｒ２２，ｒ２３には、最終データ格納メモリ１５に記憶されている現在の行についての一次データのうちの第１パターン（図２参照）に係るデータが記憶されている位置を特定するアドレスが記憶される。但し、ライトレジスタｒ２２には上記のアドレスが各行毎に記憶されるのに対し、ライトレジスタｒ２３には上記のアドレスが４行毎に記憶されるのが相違する。
【００３７】
アドレス制御回路１７は、一致検出回路１８から一致検出信号Ｊ１，Ｊ２が出力されていない場合には、ライトレジスタｒ２１に記憶されているアドレスを用いてアドレスＡ３を生成する。これに対し、一致検出信号Ｊ１が出力されている場合にはライトレジスタｒ２２に記憶されているアドレスをライトレジスタｒ２１に記憶させた上でアドレスＡ３を生成し、一致検出信号Ｊ２が４回連続して出力された場合にはライトレジスタｒ２３に記憶されているアドレスをライトレジスタｒ２１に記憶させた上でアドレスＡ３を生成する。
【００３８】
また、アドレス制御回路１７は、変化点検出信号Ｒ１が出力される度にライトレジスタｒ２１に記憶されるアドレスをインクリメントする。更に、アドレス制御回路１７は、行開始信号Ｓ１が出力される度にライトレジスタｒ２２に記憶されるアドレスを更新するとともに、行開始信号Ｓ１が４回出力される度にライトレジスタｒ２３に記憶されるアドレスを更新する。
【００３９】
一致検出回路１８は、列圧縮回路１３から出力される一次データ（現在行についての一次データ）と１つ前の行についての一次データとを比較し、一致した場合には一致検出信号Ｊ１を出力する。また、列圧縮回路１３から出力される一次データ（現在行についての一次データ）と４つ前の行についての一次データとを比較し、一致した場合には一致検出信号Ｊ２を出力する。尚、一致検出回路１８は、列圧縮回路１３から出力される一次データを記憶するレジスタ、１つ前の行についての一次データを記憶するレジスタ、及び４つ前の行についての一次データを記憶するレジスタ（何れも図示省略）を備える。
【００４０】
ここで、一致検出回路１８は、現在行についての一次データの全てが揃っていなくとも、現在行についての一次データの一部と１つ前の行についての一次データの一部又は４つ前の行についての一次データの一部との比較を逐次行うことで、比較に要する時間を短縮している。尚、１つ前の行についての一次データ及び４つ前の行についての一次データは、一次データメモリ１４から読み出される。
【００４１】
行圧縮回路１９は、アドレス発生回路１１から出力される行開始信号Ｓ１及び行終了信号Ｅ１並びに一致検出回路１８から出力される一致検出信号Ｊ１，Ｊ２に応じて、Ｙアドレス方向に同一の一次データが連続して繰り返される回数を示すデータ又は４行を単位とした一次データの分布が繰り返される回数を示すデータ（第２データ）を生成する。つまり、行圧縮回路１９は、Ｙアドレス方向に連続する一次データの繰り返し回数や４行を単位とした一次データの分布の繰り返し回数を示すデータを生成することによって、フェイル情報をＹアドレス方向に圧縮する。
【００４２】
図３を参照すると、一次データメモリ１４のアドレス「３２」，「３３」に記憶された「１」行目についての一次データ（「００３６」，「１０１Ｅ」）と、続くアドレス「３４」，「３５」に記憶された「２」行目についての一次データ（「００３６」，「１０１Ｅ」）とは同じである。このため、行圧縮回路１９は、Ｙアドレス方向に同一の一次データが連続して繰り返されることを示すデータ「２０００」に、繰り返し回数「２」を加算したデータ「２００２」を生成する。
【００４３】
また、図３を参照すると、一次データメモリ１４のアドレス「３０」〜「３７」に亘って記憶された４行分の一次データの分布と同じものが、アドレス「３８」〜「３Ｆ」に亘って記憶されているとともに、アドレス「０」〜「７」に亘って記憶されている。このため、行圧縮回路１９は、Ｙアドレス方向に４行を単位とした一次データの分布が繰り返されることを示すデータ「４０００」に、繰り返し回数「３」を加算した「４００３」を生成する。
【００４４】
アドレス選択回路２０は、アドレス制御回路１７から出力されるアドレスＡ３と救済演算回路２１から出力されるアドレスＡ４との何れか一方を択一的に選択する。具体的には、最終データ格納メモリ１５への最終データの格納が完了する前まではアドレスＡ３を選択し、リダンダンシ演算を行う場合にはアドレスＡ４を選択する。救済演算回路２１は、アドレスＡ４を生成して最終データ格納メモリ１５に格納された最終データを読み出してリダンダンシ演算を行う。
【００４５】
次に、上記構成における本実施形態の半導体試験装置１の動作について説明する。図４は本発明の一実施形態による半導体試験装置１の動作を説明するためのフローチャートであり、図５はＹアドレス方向への圧縮処理を説明するための図である。まず、図４に示される処理が開始される前に各種の初期設定が行われる。具体的には、フェイルメモリ１２からフェイル情報の読み出しを開始するＸアドレス及びＹアドレスを設定する第１設定、一次データメモリ１４に対する書き込みアドレスの初期値を設定する第２設定、最終データ格納メモリ１５に対する書き込みアドレスの初期値を設定する第３設定、及びアドレス選択回路２０で選択するアドレスを設定する第４設定が行われる。
【００４６】
上記の第１設定はアドレス発生回路１１で行われる設定であり、ここではＸアドレス及びＹアドレス共に「０」が設定されるとする。また、上位の第２，第３設定はアドレス制御回路１６，１７でそれぞれ行われる設定であり、ここでは図３に示す通り、一次データメモリ１４に対する書き込みアドレスの初期値として「３０」が設定され、最終データ格納メモリ１５に対する書き込みアドレスの初期値として「０」が設定されるとする。これらの初期値は、アドレス制御回路１６，１７が備えるライトレジスタｒ１１，ｒ２１にそれぞれ記憶される。更に、上記の第４設定はアドレス選択回路２０で行われる設定であり、ここではアドレス制御回路１７から出力されるアドレスＡ３を選択する設定がなされるとする。
【００４７】
ここで、図４に示す処理は、Ｘアドレス方向の圧縮に係る処理（ステップＳ１１〜Ｓ１６）とＹアドレス方向の圧縮に係る処理（ステップＳ１７〜Ｓ２２）とに大別され、アドレスＡ１に含まれるＹアドレスで特定されるフェイルメモリ１２の行毎に繰り返し実行される。図５中の「サイクル」は、図４に示す一連の処理の繰り返し回数を意味している。尚、上記の通り、図４に示す一連の処理はフェイルメモリ１２の行毎に繰り返し実行されるため、図５中の「サイクル」は「フェイルメモリ１２の行」と同じ意味である。以下では、理解を容易にするために、半導体試験装置１で行われる処理を各サイクル毎に区切って説明する。
【００４８】
〈第０サイクル〉
アドレス発生回路１１からアドレスＡ１の出力が開始されると、図４に示す一連の処理の第０サイクルが開始される。アドレス発生器１１から出力されたアドレスＡ１はフェイルメモリ１２に入力され、アドレスＡ１で特定されるフェイルメモリ１２の記憶領域に記憶されたフェイル情報Ｆ１が順に読み出されて列圧縮回路１３に入力され、列圧縮回路１３でフェイル情報Ｆ１のパターンの繰り返し回数を示す一次データが生成される（ステップＳ１１）。
【００４９】
具体的には、アドレス発生回路１１から、（Ｙ，Ｘ）＝（０，０）→（０，１）→（０，２），…，（０，Ｆ）の順でＸアドレス及びＹアドレスが順次出力され、図２に示すＹアドレス「０」で特定される行についてのフェイル情報が順に読み出される。フェイルメモリ１２から読み出されたフェイル情報Ｆ１は列圧縮回路１３に入力されて４ビット毎に区切られ、各区切り毎のパターンが繰り返される回数が計数されることにより一次データが生成される。
【００５０】
ここで、上記の区切り毎に、列圧縮回路１３ではパターンが変化したか否か（変化点を検出したか否か）、又はアドレス発生回路１１から行終了信号Ｅ１が出力されたか否か（行の終わりであるか否か）が判断される（ステップＳ１２）。図２に示す例では、Ｙアドレス「０」で特定される行についてのフェイル情報は、「１００１」なる４ビットの第１パターン（１６進数で表現すると「９」）が３回連続し、これに「１１０１」なる４ビットの第２パターン（１６進数で表現すると「Ｄ」）が続くものである。このため、第１パターン「９」を計数している間は、ステップＳ１２の判断結果は「ＮＯ」となって、アドレス発生回路１１から出力されるＸアドレスがインクリメントされ（ステップＳ１３）、一次データの生成が継続される（ステップＳ１１）。
【００５１】
これに対し、第１パターン「９」を３回計数すると第２パターン「Ｄ」に変化するため、ステップＳ１２の判断結果は「ＹＥＳ」になる。これにより、列圧縮回路１３からは、行の終わりでない旨を示す４ビットのデータ「０」、連続回数を示す８ビットのデータ「０３」、及び第１パターン「９」を示す４ビットのデータからなる１６ビットのデータ「００３９」（一次データ）が出力されるとともに変化点検出信号Ｒ１が出力される。
【００５２】
出力されたデータ「００３９」は、一次データメモリ１４、最終データ格納メモリ１５、及び一致検出回路１８にそれぞれ書き込まれる（ステップＳ１４）。具体的には、図５に示す通り、アドレス制御回路１６から出力されるアドレスＡ２で特定される一次データメモリ１４の記憶領域（ライトレジスタｒ１１に記憶されたアドレス「３０」で特定される記憶領域）に書き込まれるとともに、アドレス制御回路１７から出力されるアドレスＡ３で特定される最終データ格納メモリ１５の記憶領域（ライトレジスタｒ２１に記憶されたアドレス「０」で特定される記憶領域）に書き込まれる。一致検出回路１８については、一致検出回路１８が備える複数のレジスタのうちの特定のレジスタに書き込まれる。尚、列圧縮回路１３から変化点検出信号Ｒ１が出力されることにより、図５に示す通り、アドレス制御回路１６，１７のライトレジスタｒ１１，ｒ２１に記憶されたアドレスがそれぞれインクリメントされる。
【００５３】
次に、アドレス制御回路１６の制御の下で、一次データメモリ１４から１つ前の行についての一次データ及び４つ前の行についての一次データがそれぞれ読み出されて一致検出回路１８が備えるレジスタに書き込まれ、上記のステップＳ１４の処理で他のレジスタに書き込まれた一次データとの逐次比較が行われる（ステップＳ１５）。ここでは、１つ前の行についての一次データ及び４つ前の行についての一次データが未だ一次メモリ１４に記憶されていないためこの処理は省略される。
【００５４】
次いで、列圧縮回路１３では、アドレス発生回路１１から行終了信号Ｅ１が出力されたか否か（行の終わりであるか否か）が判断される（ステップＳ１６）。この判断結果が「ＮＯ」の場合には、Ｘアドレスがインクリメントされて（ステップＳ１３）、一次データの生成が継続される（ステップＳ１１）。ここで、第１パターン「９」に続く第２パターン「Ｄ」は、Ｙアドレス「０」で特定される行の終わりに現れるパターンである。このため、列圧縮回路１３からは、行の終わりである旨を示す４ビットのデータ「１」、連続回数を示す８ビットのデータ「０１」、及び第２パターン「Ｄ」を示す４ビットのデータからなる１６ビットのデータ「１０１Ｄ」（一次データ）が出力されるとともに、変化点検出信号Ｒ１が出力される。
【００５５】
出力されたデータ「１０１Ｄ」は、一次データメモリ１４、最終データ格納メモリ１５、及び一致検出回路１８にそれぞれ書き込まれる（ステップＳ１４）。具体的には、図５に示す通り、アドレス制御回路１６から出力されるアドレスＡ２で特定される一次データメモリ１４の記憶領域（ライトレジスタｒ１１に記憶されたアドレス「３１」で特定される記憶領域）に書き込まれるとともに、アドレス制御回路１７から出力されるアドレスＡ３で特定される最終データ格納メモリ１５の記憶領域（ライトレジスタｒ２１に記憶されたアドレス「１」で特定される記憶領域）に書き込まれる。また、一致検出回路１８については特定のレジスタに記憶される。尚、列圧縮回路１３から変化点検出信号Ｒ１が出力されることにより、図５に示す通り、アドレス制御回路１６，１７のライトレジスタｒ１１，ｒ２１に記憶されるアドレスがそれぞれインクリメントされる。
【００５６】
上記の第２パターン「Ｄ」はＹアドレス「０」で特定される行の終わりに現れるパターンであるため、列圧縮回路１３でなされるステップＳ１６の判断結果は「ＹＥＳ」になる。すると、一致検出回路１８から出力される一致検出信号Ｊ１に基づいて、現在行についての一次データと１つ前の行についての一次データが一致するか否かが行圧縮回路１９で判断される（ステップＳ１７）。ここでは、１つ前の行についての一次データが未だ一次メモリ１４に記憶されていないためこの処理は省略される。
【００５７】
次に、一致検出回路１８から出力される一致検出信号Ｊ２に基づいて、現在行についての一次データを含む４行分の一次データと、その前の４行分の一次データとが一致するか否かが判断される（ステップＳ１８）。ここでは、前の行についての一次データが未だ一次メモリ１４に記憶されていないためこの処理は省略される。次いで、アドレス発生回路１１から出力されるＸアドレス及びＹアドレスが共に最終値（図２に示す例では（Ｙ，Ｘ）＝（Ｆ，Ｆ））となり、全ての行についてのフェイル情報の読み出しを終えて圧縮処理が終了したか否かが判断される（ステップＳ１９）。
【００５８】
ステップＳ１９の判断結果が「ＮＯ」である場合には、アドレス発生回路１１から出力されるＹアドレスがインクリメントされ（ステップＳ２０）、第１サイクルに係る処理が行われる。尚、上記のステップＳ２０でＹアドレスがインクリメントされると、アドレス発生回路１１からは行開始信号Ｓ１が出力されるため、アドレス制御回路１６のリードレジスタｒ１２及びアドレス制御回路１７のライトレジスタｒ２２の内容が更新される。
【００５９】
具体的には、図５に示す通り、アドレス制御回路１６のリードレジスタｒ１２の内容は、一次データメモリ１４に記憶されている１つ前の行についての一次データのうちの第１パターンに係るデータが記憶されている位置を特定するアドレス「３０」に更新される。アドレス制御回路１７のライトレジスタｒ２２の内容は、最終データ格納メモリ１５に記憶されている現在行についての一次データのうちの第１パターンに係るデータが記憶されている位置を特定するアドレス「２」に更新される。
【００６０】
〈第１サイクル〉
次に、第１サイクルに係る処理が開始されると、アドレス発生回路１１から、（Ｙ，Ｘ）＝（１，０）→（１，１）→（１，２），…，（１，Ｆ）の順でＸアドレス及びＹアドレスが順次出力される。そして、Ｙアドレス「１」で特定される行についてのフェイル情報Ｆ１に対して、上述したステップＳ１１〜Ｓ１４に示す処理が行われることにより、図５に示す通り、一次データメモリ１４のアドレス「３２」で特定される記憶領域、最終データ格納メモリ１５のアドレス「２」で特定される記憶領域、及び一致検出回路１８の特定のレジスタにはデータ「００３６」が書き込まれる。
【００６１】
次いで、アドレス制御回路１６の制御の下で、一次データメモリ１４から１つ前の行についての一次データ（リードレジスタｒ１２に記憶されたアドレス「３０」で特定される記憶領域に記憶されたデータ「００３９」）が読み出されて一致検出回路１８のレジスタに書き込まれ、上記のステップＳ１４の処理で一致検出回路１８の他のレジスタに書き込まれた一次データとの逐次比較が行われる（ステップＳ１５）。
【００６２】
また、ステップＳ１６の判断結果が「ＮＯ」の場合において、Ｙアドレス「１」で特定される行についてステップＳ１１〜Ｓ１４に示す処理が繰り返されると、図５に示す通り、一次データメモリ１４のアドレス「３３」で特定される記憶領域、最終データ格納メモリ１５のアドレス「３」で特定される記憶領域、及び一致検出回路１８の特定のレジスタにはデータ「１０１Ｅ」が書き込まれる。そして、アドレス制御回路１６の制御の下で、一次データメモリ１４から１つ前の行についての一次データ（アドレス「３１」で特定される記憶領域に記憶されたデータ「１０１Ｄ」）が読み出されて一致検出回路１８のレジスタに記憶され、受器のステップＳ１４の処理で一致検出回路１８の他のレジスタに書き込まれた一次データとの逐次比較が行われる（ステップＳ１５）。
【００６３】
ステップＳ１６の判断結果が「ＹＥＳ」になると、一致検出回路１８から出力される一致検出信号Ｊ１に基づいて、現在行についての一次データと１つ前の行についての一次データが一致するか否かが行圧縮回路１９で判断される（ステップＳ１７）。ここでは、１つ前の行についての一次データが「００３９」，「１０１Ｄ」であり、現在行についての一次データが「００３６」，「１０１Ｅ」であるため、一致検出回路１８から一致検出信号Ｊ１は出力されない。このため、ステップＳ１７の判断結果は「ＮＯ」になる。
【００６４】
次に、一致検出回路１８から出力される一致検出信号Ｊ２に基づいて、現在行についての一次データを含む４行分の一次データと、その前の４行分の一次データとが一致するか否かが判断される（ステップＳ１８）。ここでは、４つ前の行についての一次データが未だ一次メモリ１４に記憶されていないためこの処理は省略される。次いで、アドレス発生回路１１から出力されるＸアドレス及びＹアドレスが共に最終値となり、全ての行についてのフェイル情報の読み出しを終えて圧縮処理が終了したか否かが判断される（ステップＳ１９）。
【００６５】
ステップＳ１９の判断結果が「ＮＯ」である場合には、アドレス発生回路１１から出力されるＹアドレスがインクリメントされ（ステップＳ２０）、第２サイクルに係る処理が行われる。尚、上記のステップＳ２０でＹアドレスがインクリメントされると、図５に示す通り、アドレス制御回路１６のリードレジスタｒ１２及びアドレス制御回路１７のライトレジスタｒ２２の内容が「３２」，「４」にそれぞれ更新される。
【００６６】
〈第２サイクル〉
次に、第２サイクルに係る処理が開始されると、アドレス発生回路１１から、（Ｙ，Ｘ）＝（２，０）→（２，１）→（２，２），…，（２，Ｆ）の順でＸアドレス及びＹアドレスが順次出力される。そして、Ｙアドレス「２」で特定される行についてのフェイル情報Ｆ１に対して、上述した第１サイクルのときと同様の処理が行われる。これにより、図５に示す通り、一次データメモリ１４のアドレス「３４」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「４」で特定される記憶領域にはデータ「００３６」が書き込まれる。また、一次データメモリ１４のアドレス「３５」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「５」で特定される記憶領域にはデータ「１０１Ｅ」が書き込まれる。
【００６７】
ここで、図５を参照すると、一次データメモリ１４のアドレス「３４」，「３５」で特定される記憶領域に記憶されたＹアドレス「２」で特定される行についてのデータ「００３６」，「１０１Ｅ」は、一次データメモリ１４のアドレス「３２」，「３３」で特定される記憶領域に記憶されたＹアドレス「１」で特定される行についてのデータ「００３６」，「１０１Ｅ」と同じである。このため、一致検出回路１８から行圧縮回路１９に対して一致検出信号Ｊ１が出力される。すると、ステップＳ１７の判断結果が「ＹＥＳ」となり、Ｙアドレス方向に同一の一次データが連続して繰り返されることを示すデータ「２０００」に繰り返し回数「２」を加算したデータ「２００２」が行圧縮回路１９によって生成される（ステップＳ２１）。
【００６８】
また、一致検出回路１８からの一致検出信号Ｊ１はアドレス制御回路１７にも入力される。これにより、ライトレジスタｒ２２に記憶されたアドレス「４」がライトレジスタｒ２１に記憶された上で、ライトレジスタｒ２１に記憶されたアドレスを用いてアドレスＡ３が生成される。このため、図５に示す通り、行圧縮回路１９によって生成されたデータ「２００２」が、最終データ格納メモリ１５のアドレス「４」で特定される記憶領域に上書きされる（ステップＳ２２）。
【００６９】
以上の処理が終了すると、アドレス発生回路１１から出力されるＸアドレス及びＹアドレスが共に最終値となり、全ての行についてのフェイル情報の読み出しを終えて圧縮処理が終了したか否かが判断される（ステップＳ１９）。ステップＳ１９の判断結果が「ＮＯ」である場合には、アドレス発生回路１１から出力されるＹアドレスがインクリメントされ（ステップＳ２０）、第３サイクルに係る処理が行われる。尚、上記のステップＳ２０でＹアドレスがインクリメントされると、図５に示す通り、アドレス制御回路１６のリードレジスタｒ１２及びアドレス制御回路１７のライトレジスタｒ２２の内容が「３４」，「５」にそれぞれ更新される。
【００７０】
〈第３サイクル〉
次に、第３サイクルに係る処理が開始されると、図５に示す通り、一次データメモリ１４のアドレス「３６」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「５」で特定される記憶領域にはデータ「００３９」が書き込まれる。また、一次データメモリ１４のアドレス「３７」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「６」で特定される記憶領域にはデータ「１０１Ｄ」が書き込まれる。
【００７１】
ここで、注目すべきは、前述した第２サイクルで最終データ格納メモリ１５のアドレス「５」で特定される記憶領域に記憶されたデータ「１０１Ｅ」が、第３サイクルでは新たなデータ「００３９」で上書きされる点である。これにより、第２サイクルで最終データ格納メモリ１５に書き込まれたデータのうち、上書きされずに残っているのはデータ「２００２」のみになりデータ量が削減される。
【００７２】
以上の処理が終了すると、ステップＳ１７，Ｓ１８の判断結果は共に「ＮＯ」となり、アドレス発生回路１１から出力されるＸアドレス及びＹアドレスが共に最終値となって、全ての行についてのフェイル情報の読み出しを終えて圧縮処理が終了したか否かが判断される（ステップＳ１９）。ステップＳ１９の判断結果が「ＮＯ」である場合には、アドレス発生回路１１から出力されるＹアドレスがインクリメントされ（ステップＳ２０）、第４サイクルに係る処理が行われる。
【００７３】
尚、上記のステップＳ２０でＹアドレスがインクリメントされると、図５に示す通り、アドレス制御回路１６のリードレジスタｒ１２及びアドレス制御回路１７のライトレジスタｒ２２の内容が「３６」，「７」にそれぞれ更新される。また、以上の処理によって、Ｙアドレス「０」〜「３」で特定される４行分のフェイル情報についての処理が終了したため、アドレス制御回路１６のリードレジスタｒ１３及びアドレス制御回路１７のライトレジスタｒ２３の内容も「３０」，「７」にそれぞれ更新される。
【００７４】
〈第４サイクル〉
次に、第４サイクルに係る処理が開始されると、図５に示す通り、一次データメモリ１４のアドレス「３８」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「７」で特定される記憶領域にはデータ「００３９」が書き込まれる。また、一次データメモリ１４のアドレス「３９」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「８」で特定される記憶領域にはデータ「１０１Ｄ」が書き込まれる。
【００７５】
ここで、図５を参照すると、一次データメモリ１４のアドレス「３８」，「３９」で特定される記憶領域に記憶されたＹアドレス「４」で特定される行についてのデータ「００３９」，「１０１Ｄ」は、一次データメモリ１４のアドレス「３６」，「３７」で特定される記憶領域に記憶されたＹアドレス「３」で特定される行についてのデータ「００３９」，「１０１Ｄ」と同じである。このため、一致検出回路１８から行圧縮回路１９に対して一致検出信号Ｊ１が出力される。すると、図４に示すステップＳ１７の判断結果が「ＹＥＳ」となり、Ｙアドレス方向に同一の一次データが連続して繰り返されることを示すデータ「２０００」に繰り返し回数「２」を加算したデータ「２００２」が行圧縮回路１９によって生成される（ステップＳ２１）。
【００７６】
また、アドレス制御回路１７のライトレジスタｒ２２に記憶されたアドレス「７」がライトレジスタｒ２１に記憶された上で、ライトレジスタｒ２１に記憶されたアドレスを用いてアドレスＡ３が生成される。このため、図５に示す通り、行圧縮回路１９によって生成されたデータ「２００２」が、最終データ格納メモリ１５のアドレス「７」で特定される記憶領域に上書きされる（ステップＳ２２）。
【００７７】
また、図５を参照すると、一次データメモリ１４のアドレス「３８」，「３９」で特定される記憶領域に記憶されたＹアドレス「４」で特定される行についてのデータ「００３９」，「１０１Ｄ」は、一次データメモリ１４のアドレス「３０」，「３１」で特定される記憶領域に記憶された４行前のデータ（Ｙアドレス「０」で特定される行についてのデータ）「００３９」，「１０１Ｄ」と同じである。このため、一致検出回路１８からは一致検出信号Ｊ２も出力され、一致検出回路１８は第４サイクルで一致検出信号Ｊ２が出力された旨を記憶する。
【００７８】
以上の処理が終了すると、アドレス発生回路１１から出力されるＸアドレス及びＹアドレスが共に最終値となり、全ての行についてのフェイル情報の読み出しを終えて圧縮処理が終了したか否かが判断される（ステップＳ１９）。ステップＳ１９の判断結果が「ＮＯ」である場合には、アドレス発生回路１１から出力されるＹアドレスがインクリメントされ（ステップＳ２０）、第５サイクルに係る処理が行われる。
【００７９】
尚、上記のステップＳ２０でＹアドレスがインクリメントされると、図５に示す通り、アドレス制御回路１６のリードレジスタｒ１２及びアドレス制御回路１７のライトレジスタｒ２２の内容が「３８」，「８」にそれぞれ更新され、アドレス制御回路１６のリードレジスタｒ１３が「３２」に更新される。但し、アドレス制御回路１７のライトレジスタｒ２３の内容は更新されない。これは、ライトレジスタｒ２３が、行開始信号Ｓ１が４回出力される度に更新されるものだからである。
【００８０】
〈第５サイクル〉
次に、第５サイクルに係る処理が開始されると、図５に示す通り、一次データメモリ１４のアドレス「３Ａ」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「８」で特定される記憶領域にはデータ「００３６」が書き込まれる。また、一次データメモリ１４のアドレス「３Ｂ」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「９」で特定される記憶領域にはデータ「１０１Ｅ」が書き込まれる。
【００８１】
ここで、注目すべきは、前述した第４サイクルで最終データ格納メモリ１５のアドレス「８」で特定される記憶領域に記憶されたデータ「１０１Ｄ」が、第５サイクルでは新たなデータ「００３６」で上書きされる点である。これにより、第４サイクルで最終データ格納メモリ１５に書き込まれたデータのうち、上書きされずに残っているのはデータ「２００２」のみになりデータ量が削減される。
【００８２】
また、図５を参照すると、一次データメモリ１４のアドレス「３Ａ」，「３Ｂ」で特定される記憶領域に記憶されたＹアドレス「５」で特定される行についてのデータ「００３６」，「１０１Ｅ」は、一次データメモリ１４のアドレス「３２」，「３３」で特定される記憶領域に記憶された４行前のデータ（Ｙアドレス「１」で特定される行についてのデータ）「００３６」，「１０１Ｅ」と同じである。このため、一致検出回路１８からは一致検出信号Ｊ２が出力され、一致検出回路１８は第５サイクルで一致検出信号Ｊ２が出力された旨を記憶する。
【００８３】
以上の処理が終了すると、ステップＳ１７，Ｓ１８の判断結果は共に「ＮＯ」となり、アドレス発生回路１１から出力されるＸアドレス及びＹアドレスが共に最終値となって、全ての行についてのフェイル情報の読み出しを終えて圧縮処理が終了したか否かが判断される（ステップＳ１９）。ステップＳ１９の判断結果が「ＮＯ」である場合には、アドレス発生回路１１から出力されるＹアドレスがインクリメントされ（ステップＳ２０）、第６サイクルに係る処理が行われる。尚、上記のステップＳ２０でＹアドレスがインクリメントされると、図５に示す通り、アドレス制御回路１６のリードレジスタｒ１２及びアドレス制御回路１７のライトレジスタｒ２２の内容が「３Ａ」，「Ａ」にそれぞれ更新され、アドレス制御回路１６のリードレジスタｒ１３が「３４」に更新される。
【００８４】
〈第６サイクル〉
次に、第６サイクルに係る処理が開始されると、図５に示す通り、一次データメモリ１４のアドレス「３Ｃ」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「Ａ」で特定される記憶領域にはデータ「００３６」が書き込まれる。また、一次データメモリ１４のアドレス「３Ｄ」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「Ｂ」で特定される記憶領域にはデータ「１０１Ｅ」が書き込まれる。
【００８５】
ここで、図５を参照すると、一致検出回路１８から行圧縮回路１９に対して一致検出信号Ｊ１，Ｊ２が出力される。一致検出回路１８は第４サイクルで一致検出信号Ｊ２が出力された旨を記憶する。また、一致検出信号Ｊ１により、図４に示すステップＳ１７の判断結果が「ＹＥＳ」となり、Ｙアドレス方向に同一の一次データが連続して繰り返されることを示すデータ「２０００」に繰り返し回数「２」を加算したデータ「２００２」が行圧縮回路１９によって生成される（ステップＳ２１）。
【００８６】
また、アドレス制御回路１７のライトレジスタｒ２２に記憶されたアドレス「Ａ」がライトレジスタｒ２１に記憶された上で、ライトレジスタｒ２１に記憶されたアドレスを用いてアドレスＡ３が生成される。このため、図５に示す通り、行圧縮回路１９によって生成されたデータ「２００２」が、最終データ格納メモリ１５のアドレス「Ａ」で特定される記憶領域に上書きされる（ステップＳ２２）。
【００８７】
以上の処理が終了すると、アドレス発生回路１１から出力されるＸアドレス及びＹアドレスが共に最終値となり、全ての行についてのフェイル情報の読み出しを終えて圧縮処理が終了したか否かが判断される（ステップＳ１９）。ステップＳ１９の判断結果が「ＮＯ」である場合には、アドレス発生回路１１から出力されるＹアドレスがインクリメントされ（ステップＳ２０）、第７サイクルに係る処理が行われる。
【００８８】
〈第７サイクル〉
次に、第７サイクルに係る処理が開始されると、図５に示す通り、一次データメモリ１４のアドレス「３Ｅ」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「Ｂ」で特定される記憶領域にはデータ「００３９」が書き込まれる。また、一次データメモリ１４のアドレス「３Ｆ」で特定される記憶領域及び最終データ格納メモリ１５のアドレス「Ｃ」で特定される記憶領域にはデータ「１０１Ｄ」が書き込まれる。
【００８９】
ここで、図５を参照すると、一致検出回路１８から行圧縮回路１９に対して一致検出信号Ｊ２が出力される。すると、一致検出回路１８からは４サイクル連続して一致検出信号Ｊ２が出力されたことになり、これは現在行についての一次データを含む４行分の一次データと、その前の４行分の一次データとが一致することを意味する。これにより、図４中のステップＳ１８の判断結果は「ＹＥＳ」となり、Ｙアドレス方向に４行を単位とした一次データの分布が繰り返されることを示すデータ「４０００」に繰り返し回数「２」を加算したデータ「４００２」が行圧縮回路１９によって生成される（ステップＳ２３）。
【００９０】
また、アドレス制御回路１７のライトレジスタｒ２３に記憶されたアドレス「７」がライトレジスタｒ２１に記憶された上で、ライトレジスタｒ２１に記憶されたアドレスを用いてアドレスＡ３が生成される。このため、図５に示す通り、行圧縮回路１９によって生成されたデータ「４００２」が、最終データ格納メモリ１５のアドレス「７」で特定される記憶領域に上書きされる（ステップＳ２２）。
【００９１】
以上の処理が終了すると、アドレス発生回路１１から出力されるＸアドレス及びＹアドレスが共に最終値となり、全ての行についてのフェイル情報の読み出しを終えて圧縮処理が終了したか否かが判断される（ステップＳ１９）。ステップＳ１９の判断結果が「ＮＯ」である場合には、アドレス発生回路１１から出力されるＹアドレスがインクリメントされ（ステップＳ２０）、次のサイクルに係る処理が行われる。一方、ステップＳ１９の判断結果が「ＮＯ」になると図４に示す一連の処理が終了する。
【００９２】
以上の処理を繰り返すことによって、図３に示す一次データメモリ１４に書き込まれた一次データが、同図に示す最終データ格納メモリ１５に格納された最終データに圧縮され、フェイル情報の量を効率的に削減できることが分かる。ここで、最終データ格納メモリ１５のアドレス「７」で特定される記憶領域にはデータ「４００３」が記憶されているが、これは、図３に示す通り、一次データメモリ１４のアドレス「３０」〜「３７」とアドレス「３８」〜「３Ｆ」とに亘って記憶された４行分の一次データの分布と同じものが、更にアドレス「３８」〜「３Ｆ」に亘って記憶されており、３回連続するからである。
【００９３】
以上の処理が終了すると、救済演算回路２１から出力されるアドレスＡ４がアドレス選択回路２０によって選択され、最終データ格納メモリ１５に格納された最終データが救済演算回路２１に読み出され、救済演算回路２１によりダンダンシ演算が行われる。ここで、最終データ格納メモリ１５に格納された最終データの量が削減されているため、救済演算回路２１が最終データを読み出すのに要する時間が短縮され、半導体デバイスの試験に要するコストを低減することができる。
【００９４】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、フェイル情報をＸアドレス方向に４ビットずつ分割してＸアドレス方向の圧縮を行い、４行を単位とした一次データの分布が繰り返しを検出してＹアドレス方向の圧縮を行う場合を例に挙げて説明した。しかしながら、Ｘアドレス方向の分割ビット及びＹアドレス方向の繰り返し単位の行数は任意に設定することができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】フェイルメモリ１２に記憶されるフェイル情報及び列圧縮回路１３で生成される一次データの一例を示す図である。
【図３】一次データメモリ１４に記憶される一次データ及び最終データ格納メモリ１５に格納される最終データの一例を示す図である。
【図４】本発明の一実施形態による半導体試験装置１の動作を説明するためのフローチャートである。
【図５】Ｙアドレス方向への圧縮処理を説明するための図である。
【図６】従来の半導体試験装置の要部構成を示すブロック図である。
【図７】フェイルメモリ１０２のメモリマップ等を簡略化して示す図である。
【符号の説明】
【００９６】
１      半導体試験装置
１１    アドレス発生回路
１２    フェイルメモリ
１３    列圧縮回路
１４    一次データ格納メモリ
１５    最終データ格納メモリ
１６    アドレス制御回路
１７    アドレス制御回路
１８    一致検出回路
１９    行圧縮回路
【図１】
2010044810.tif 000003
【図２】
2010044810.tif 000004
【図３】
2010044810.tif 000005
【図４】
2010044810.tif 000006
【図５】
2010044810.tif 000007
【図６】
2010044810.tif 000008
【図７】
2010044810.tif 000009