(57)【要約】【課題】  金属酸化物半導体（MOS）トランジスタとその形成方法を提供する。【解決手段】  多重ゲートトランジスタは、基板、第１半導体材料で形成された中央フィン、及び中央フィンの対向側壁上の第１部分と第２部分を含み、第１半導体材料とは異なる第２半導体材料を包含する半導体層を含む基板上の半導体フィン、この半導体フィンの側壁の周囲を包むゲート電極、及び半導体フィンの対向端のソース領域とドレイン領域を含み、中央フィンと半導体層の各々は、ソース領域からドレイン領域に延伸する。【選択図】    図３Ａ
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【特許請求の範囲】
【請求項１】
基板、
第１半導体材料で形成された中央フィンと、前記中央フィンの対向側壁上の第１部分と第２部分から成る半導体層とを備える前記基板上の半導体フィンであって、前記半導体層は、前記第１半導体材料とは異なる第２半導体材料を備えること、
前記半導体フィンの側壁の周囲を包むゲート電極、及び
前記半導体フィンの対向端にあるソース領域とドレイン領域を備えた多重ゲートトランジスタにおいて、前記中央フィンと前記半導体層の各々は、前記ソース領域から前記ドレイン領域に延伸することを特徴とする多重ゲートトランジスタ。
【請求項２】
前記中央フィンと前記半導体層は、量子井戸を形成する請求項１に記載の多重ゲートトランジスタ。
【請求項３】
前記第１半導体材料は、前記第２半導体材料のバンドギャップより低いバンドギャップを有する請求項１に記載の多重ゲートトランジスタ。
【請求項４】
前記第１半導体材料は、前記第２半導体材料の伝導バンドより低い伝導バンドを有する請求項１に記載の多重ゲートトランジスタ。
【請求項５】
前記半導体層の第１部分の外部側壁上の第１部分と前記半導体層の第２部分の外部側壁上の第２部分から成るゲート誘電体を更に備えた請求項１に記載の多重ゲートトランジスタ。
【請求項６】
前記ゲート電極は、前記半導体層の第１部分と第２部分にコンタクトする請求項１に記載の多重ゲートトランジスタ。
【請求項７】
前記半導体層は、前記中央フィンの上表面の第３部分を更に備え、前記半導体層の第１部分を前記半導体層の第２部分に接続する請求項１に記載の多重ゲートトランジスタ。
【請求項８】
前記中央フィンの上表面のハードマスクを更に備え、前記半導体層の第１部分を前記半導体層の第２部分から分離する(disconnecting)請求項１に記載の多重ゲートトランジスタ。
【請求項９】
前記ハードマスクは、前記半導体層の第１部分と第２部分上に直接延伸する請求項８に記載の多重ゲートトランジスタ。
【請求項１０】
前記半導体層の第１部分と中央フィンの間の第１部分、及び
前記半導体層の第２部分と中央フィンの間の第２部分を含む追加の半導体層を更に備え、前記追加の半導体層は、前記中央フィンのバンドギャップより大きく、かつ、前記半導体層のバンドギャップより低い請求項１に記載の多重ゲートトランジスタ。
【請求項１１】
基板、
第１半導体材料で形成された中央フィンと、この中央フィンに隣接し、これの対向側壁上の第１部分と第２部分から成る半導体層とを備える前記基板の上の半導体フィンであって、前記半導体層は、前記第１半導体材料とは異なる第２半導体材料を備え、かつ前記中央フィンと前記半導体層は、量子井戸を形成すること、
前記半導体層の第１部分の外部側壁上の第１部分と、前記半導体層の第２部分の外部側壁上の第２部分とを備えたゲート誘電体、
前記ゲート誘電体の上のゲート電極、及び
前記中央フィンと前記半導体層に隣接し、これらの対向端にあるソース領域とドレイン領域であって、前記ソース領域とドレイン領域は、n型領域であること、を備えた多重ゲートトランジスタ。
【請求項１２】
前記中央フィンは、前記基板内に下方に延伸し、前記基板は絶縁領域を備え、この絶縁領域は、前記中央フィンの側壁とコンタクトする一端と、前記半導体層の底端とコンタクトする上面(top surface)を有する請求項１１に記載の多重ゲートトランジスタ。
【請求項１３】
前記第１半導体材料は、前記第２半導体材料のバンドギャップより低いバンドギャップを有する請求項１１に記載の多重ゲートトランジスタ。
【請求項１４】
前記第１半導体材料は、前記第２半導体材料の第２伝導バンドより低い第１伝導バンドを有する請求項１１に記載の多重ゲートトランジスタ。
【請求項１５】
前記半導体層は、前記中央フィンの上面に第３部分を更に備え、前記半導体層の第１部分を前記半導体層の第２部分に接続する請求項１１に記載の多重ゲートトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に関し、特に、金属酸化物半導体（MOS）トランジスタとその形成方法に関するものである。
【背景技術】
【０００２】
金属酸化物半導体（MOS）トランジスタの速度は、MOSトランジスタの駆動電流と密接に関係しており、駆動電流は、電荷の移動度と更に密接に関係している。例えば、NMOSトランジスタは、そのチャネル領域の電子移動度が高い時、高駆動電流を有し、PMOSトランジスタは、そのチャネル領域の正孔移動度が高い時、高駆動電流を有する。
【０００３】
ゲルマニウムは一般的に知られている半導体材料である。ゲルマニウムの電子移動度と正孔移動度は、シリコンよりも大きく、集積回路の形成で最も一般的に用いられる半導体材料である。よって、ゲルマニウムは、集積回路を形成するのに優れた材料である。しかし、従来、シリコンの酸化物（酸化ケイ素）がMOSトランジスタのゲート誘電体で容易に用いることができることから、シリコンがゲルマニウムを超えて多くの人気を得ていた。MOSトランジスタのゲート誘電体は、シリコン基板の熱酸化によって容易に形成することができる。一方、ゲルマニウムの酸化物は、水に溶けるため、ゲート誘電体層の形成には適さない。
【０００４】
しかし、高k誘電材料をMOSトランジスタのゲート誘電体に用いることで、酸化ケイ素が提供してきた便易性はもはや大きな利点ではなくなり、ゲルマニウムが集積回路に用いられることが見直された。
【０００５】
ゲルマニウムに加えて、III族とV族素子化合物半導体材料（以下、III-V族化合物半導体という）もまたその高電子移動度によりNMOSデバイスを形成する良い候補である。
【０００６】
半導体産業が直面する難しい課題は、ゲルマニウムとIII-V族化合物半導体上に形成されたMOSトランジスタが高駆動電流を有しても、これらのMOSトランジスタのリーク電流も高いことである。これはゲルマニウムとIII-V族化合物半導体の低バンドギャップと高誘電率に一部起因する。例えば、図１は、ゲルマニウムといくつかの一般的に用いられているIII-V族化合物半導体と、いくつかの他の半導体材料のバンドギャップと高誘電率の比較を示している。図１は、ゲルマニウムといくつかの一般的に用いられているIII-V族化合物半導体のバンドギャップが小さいこと示している。よって、それぞれのMOSトランジスタは、そのゲートとソース／ドレイン間のバンド間リーク電流の発生に遭い、これらの材料の高誘電率は、リーク電流を更に悪化させる。その結果、これらのMOSトランジスタのオン／オフ電流比（Ion／Ioff）は、比較的低い。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
金属酸化物半導体（MOS）トランジスタとその形成方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、多重ゲートトランジスタは、基板の上の半導体フィンを含む。半導体フィンは、第１半導体材料で形成された中央フィンと、中央フィンの対向側壁上の第１部分と第２部分を有する半導体層を含む。半導体層は、第１半導体材料とは異なる第２半導体材料を含む。多重ゲートトランジスタは、半導体フィンの側壁の周囲を包むゲート電極と、半導体フィンの対向端のソース領域とドレイン領域を更に含む。中央フィンと半導体層の各々は、ソース領域からドレイン領域に延伸する。
【０００９】
本実施例のもう１つの態様によれば、多重ゲートトランジスタは、基板と、この基板の上の半導体フィンを含む。半導体フィンは、第１半導体材料で形成された中央フィンと、中央フィンに隣接している対向側壁上の第１部分と第２部分を含む半導体層を含む。中央フィンと半導体層は、量子井戸を形成する。多重ゲートトランジスタは、半導体層の第１部分の外部側壁上の第１部分と、半導体層の第２部分の外部側壁上の第２部分を有するゲート誘電体、ゲート誘電体の上のゲート電極と、中央フィンと半導体層に隣接し、これらの対向端のソース領域とドレイン領域を更に含む。ソース領域とドレイン領域は、n型領域である。
【００１０】
本発明のもう１つの態様によれば、多重ゲートトランジスタの形成方法は、第１半導体材料を含む中央フィンを形成するステップを更に含む半導体フィンを形成するステップと、中央フィンの対向側壁上の第１部分と第２部分を含む半導体層を形成するステップ含む。半導体層は、第１半導体材料とは異なる第２半導体材料を含む。前記方法は半導体フィンの側壁の周囲を包むゲート電極を形成するステップと、半導体フィンの対向端にソース領域とドレイン領域を形成するステップを更に含む。中央フィンと半導体層の各々は、ソース領域からドレイン領域に延伸する。
【００１１】
本発明のもう１つの態様によれば、多重ゲートトランジスタの形成方法は、半導体基板を提供するステップ、半導体基板に、互いに隣接して絶縁領域を形成し、絶縁領域の間の領域が第１半導体材料を含む中央フィンを形成するステップ、中央フィンの対向側壁上の第１部分と第２部分を含む半導体層をエピタキシャル成長させるステップであって、半導体層は、第１半導体材料とは異なる第２半導体材料を含むこと、半導体フィンの上面の上方に、その側壁の周囲を包むゲート電極を形成するステップ、及び、半導体フィンの対向端のソース領域とドレイン領域を形成するステップを含む。中央フィンと半導体層の各々は、ソース領域からドレイン領域に延伸する。
【発明の効果】
【００１２】
本発明の利点のある特徴は、MOSトランジスタにおいて、改善された駆動電流、減少されたリーク電流と、高いオン／オフ電流比を包含した性能を備える。
【図面の簡単な説明】
【００１３】
【図１】いくつかの半導体材料のバンドギャップと誘電率を示している。
【図２】実施例の斜視図を示している。
【図３Ａ】フィン型二重ゲート電界効果トランジスタ（double-gate fin field-effect transistor；FinFET）の断面図を示している。
【図３Ｂ】図３Ａに示された実施例のバンド図を示している。
【図４】三重ゲートFinFETの断面図を示している。
【図５】図３Ａに示された二重ゲートFinFETの製造の中間段階の断面図である。
【図６】図３Ａに示された二重ゲートFinFETの製造の中間段階の断面図である。
【図７】図３Ａに示された二重ゲートFinFETの製造の中間段階の断面図である。
【図８】図３Ａに示された二重ゲートFinFETの製造の中間段階の断面図である。
【図９】図４に示された三重ゲートFinFETの製造の中間段階の断面図である
【図１０】図４に示された三重ゲートFinFETの製造の中間段階の断面図である。
【図１１】図４に示された三重ゲートFinFETの製造の中間段階の断面図である。
【図１２Ａ】ゲート誘電体が形成されていない二重ゲートFinFETの断面図を示している。
【図１２Ｂ】図１２Ａに示された実施例のバンド図を示している。
【図１３】ゲート誘電体が形成されていない三重ゲートFinFETの断面図を示している。
【図１４】フィンに３種類の半導体材料を含む二重ゲートFinFETを示している。
【図１５】フィンに３種類の半導体材料を含む三重ゲートFinFETを示している。
【発明を実施するための形態】
【００１４】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
［実施例］
【００１５】
新規なフィン型電界効果トランジスタ（FinFETs）とその形成方法が提示される。本発明の実施例の製造の中間段階が示される。実施例の変化と動作が述べられる。本発明の各種図と説明的な実施例を通じて、同様の参照番号は同様の素子を指すように用いられる。
【００１６】
図２は、ベース材料１０上に形成されたFinFET１００（n型FinFETでよい）の斜視図を示している。ベース材料１０は、誘電体材料、例えば酸化ケイ素で形成することができる。あるいはまた、ベース材料１０は、シリコン、ゲルマニウムと、ガリウムヒ素などを含む（が、これに限定するものではない）半導体材料で形成することができる。他の実施例では、ベース材料１０は、半導体基板の部分と半導体基板の分離構造を含むことができる。FinFET１００は、ソース領域４、ドレイン領域６と、その間のフィン２０を含む。FinFET１００は、n型電界効果トランジスタ（NFET）であってよく、よって、ソース領域４とドレイン領域６は、例えば注入によってn型不純物がドープされたn型領域である。ゲート誘電体１２は、フィン２０の上部と対向側壁上に形成することができる。ゲート電極８は、ゲート誘電体１２上に更に形成される。一実施例では、ゲート誘電体１２は省略することができる。
【００１７】
次の段落にて詳細に示される断面図は、違うふうに特定されなければ、図２の垂直面交差ライン３Ａ−３Ａを横断して作成されている。図３Ａは、二重ゲートFinFETの断面図を示している。フィン２０は、第１半導体材料から形成された中央フィン２２を含む。フィン２０は、第１半導体材料とは異なる第２半導体材料から形成された半導体層２４を更に含む。半導体層２４は、中央フィン２２の対向側壁上に形成される。ゲート誘電体１２は、半導体層２４の側壁上に形成される。ゲート電極８は、ゲート誘電体１２上に形成される。
【００１８】
ゲート誘電体１２は、例えば、酸化ケイ素、窒化ケイ素、酸窒化物、その多層材料と、その組み合わせなどの一般的に用いられる誘電材料で形成される。ゲート誘電体１２はまた、高k誘電体材料で形成することができる。模範的な高k材料は、約４.０より大きいk値か、または更に約７.０より大きいk値を有することができ、例えばAl2O3、HfAlO、HfAlON、AlZrOなどのアルミニウムを含む誘電体、例えば、HfO2、HfSiOx、HfAlOx、HfZrSiOx、HfSiONなどのハフニウムを含む材料と、例えば、LaAlO3 と ZrO2などの他の材料を含むことができる。ゲート電極８は、ドープされたポリシリコン、金属、金属窒化物、金属シリサイドなどで形成することができる。
【００１９】
図３Ｂは、図３Ａに示された二重ゲートFinFETのバンド図を示している。一実施例では、中央フィン２２は、バンドギャップEgAを有し、半導体層２４は、バンドギャップEgAより大きいバンドギャップEgBを有する。模範的な実施例では、バンドギャップEgAは、バンドギャップEgBより約０.１eV低いが、より大きい、またはより小さいバンドギャップ差（bandgap differences）も適用することができる。中央フィン２２の伝導バンドEcAはまた、半導体層２４の伝導バンドEcBより低くてよい。模範的な実施例では、伝導バンドEcAは、伝導バンドEcBより約０.０５eV低いが、より大きい、またはより小さい伝導バンド差（conduction band differences）も適用することができる。中央フィン２２と半導体層２４の適当な材料は、高電子移動度を有する使用可能な半導体材料のバンドギャップと比較して選択することができ、シリコン、ゲルマニウム、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaPなどを含むことができるがこれに限定するものではない。模範的な実施例では、中央フィン２２は、InGaAsを含み、半導体層２４はGaAsを含む。他の実施例では、中央フィン２２は、InAsを含み、半導体層２４はInAlAsを含む。
【００２０】
図３Ａを再度参照して、中央フィン２２のバンドギャップEgAは、半導体層２４のバンドギャップEgBより低く、フィン２０（中央フィン２２と半導体層２４を含む）は、量子井戸を形成する。ゼロでないゲート電圧がゲート電極８に加えられた時、量子閉じ込め効果のために、電子は、フィン２０の中央部分、即ち中央フィン２２に流れる傾向にある。よって、キャリア移動度は、その低バンドギャップEgAのために高くなり、それぞれのFinFET１００のオン電流Ionが高くなる。一方、FinFET１００が０ボルトであるゲート電圧でオフにされた時、電子は、フィン２０の表面層、即ち半導体層２４に流れる傾向にある。よって、キャリア移動度は、その高バンドギャップEgBのために低くなり、それぞれのFinFET１００のオフ電流（リーク電流）Ioffが高くなる。よってFinFET１００は、高オン／オフ電流比を有する。
【００２１】
FinFET１００の性能を改善するために、量子井戸は強化されなければならない。よって、中央半導体フィン２０の厚さT1は、小さいことが好ましい。模範的な実施例では、厚さT1は、約５０nmより小さく、たとえ約１０nmより小さくてもよい。半導体層２４の厚さT2は、約５０nmより小さくてよい。
【００２２】
図３Ａは、半導体フィン２０の上部のハードマスク２６を含み、ハードマスク２６は、例えば、酸化ケイ素、窒化ケイ素、酸化窒化ケイ素などの一般的に用いられる誘電材料で形成することができる。図３Aに示されるFinFET１００は、二重ゲートFinFETである。
【００２３】
もう１つの（代替）実施例では、図４に示されるように、フィン２０の上部に形成されるハードマスクはない。その代わり、中央フィン２２の対向側壁上の半導体層２４が中央フィン２２の上部の部分によって連結され、連続層を形成する。ゲート誘電体１２も連続層を形成する。図４に示されるFinFET１００は、三重ゲートFinFETである。
【００２４】
図５〜８は、図３Ａに示された実施例の製造の中間段階の断面図を示している。図５を参照して、基板２００が提供される。基板２００は、例えばシリコン、ゲルマニウム、GaAsなどの一般的に用いられる半導体材料で形成された半導体とすることができる。例えば、シャロートレンチアイソレーション（STI）領域３０などの絶縁領域が、基板２００に形成される。隣接のSTI領域３０間の間隔S は小さく、例えば約５０nmより小さくすることができる。前記間隔は、図３Ａに示されるように中央フィン２２の厚さT1と同じか、またはT1より大きくてもよい。
【００２５】
次に図６に示されるように、対向するSTI領域３０間の基板２００の部分は陥凹され、凹所（リセス）３２を形成する。陥凹の深さD1は、STI領域３０の厚さD2と実質的に等しいか、小さくてもよい。図７では、中央フィン２２は、凹所３２にエピタキシャル成長される。ハードマスク２６は、図７に示されるように、中央フィン２２を覆うようにブランケット形成・パターン化することができる。
【００２６】
もう１つの実施例では、基板２００は、III族とV族素子（以下、III-V族化合物半導体という）の化合物半導体材料を含むため、凹所３２の形成と凹３２のエピタキシャル成長は省略することができる。よって、STI領域３０間の基板２００の部分は、中央フィン２２である。
【００２７】
次に図８に示されるように、STI領域３０の頂部(top portions)は、選択的にエッチングされ、底部(bottom portions)は、エッチングされないままにする。その結果、中央フィン２２は、STI領域３０の底部の上に立つ部分を有する。ハードマスク２６の形成後、等方性エッチングが行われ、中央フィン２２を横方向に陥凹させ、ハードマスク２６が残りの中央フィン２２の端を超えて延伸するようにする。次に、図３Ａに示されるように、半導体層２４がエピタキシャル成長され、ゲート誘電体層１２の形成が後に続く。後に続くステップでは、ゲート電極が形成され、図３Ａに示される構造となる。
【００２８】
図９〜１１は、図４に示された実施例の製造の中間段階の断面図を示している。基板２００のSTI領域３０の形成と、選択的に中央フィン２２の陥凹とエピタキシャル成長を含む最初のステップは、図５〜７に示されるように基本的に同じである。しかし、図９に示されるように、ハードマスクは形成されない。図１０は、中央フィン２２がSTI領域３０の残りの部分の上方に突出した部分を有するように、STI領域３０を陥凹を示している。次に図１１に示されるように、半導体層２４は、エピタキシャル成長され、ゲート誘電体層１２の形成が続く。次のステップでは、ゲート電極８が形成され、図４に示された構造となる。
【００２９】
図１２Ａは、もう１つの二重ゲートFinFETを示している。この実施例は、ゲート誘電体１２の形成がない以外は図３Aに示された実施例と類似している。この実施例では、ゲート電極８は、金属で形成され、ショットキー（Schottky）障壁がゲート電極８と半導体層２４の間に形成されて、ゲート電極８を半導体層２４から電気的に絶縁させるゲート誘電体として役割を果たす空乏層４０となる。バンド図が図１２Ｂに示される。中央フィン２２と半導体層２４の材料は、前記に述べられているため、ここでは繰り返されない。再度、中央フィン２２のバンドギャップEgAは、半導体層２４のバンドギャップEgBよりも小さくてよい。さらに、中央フィン２２の伝導バンドEcAも半導体層２４の伝導バンドEcBより小さくてよい。
【００３０】
図１３は、もう１つの三重ゲートFinFETを示している。この実施例は、図４に示されたゲート誘電体１２がゲート電極８と半導体層２４の間に形成されたショットキー（Schottky）障壁となる空乏層４０に置き換えられる以外は、図４に示された実施例と類似している。
【００３１】
図１４と図１５は、量子井戸が２種類以上の半導体材料で形成された、もう１つの多重ゲートFinFETを示している。例えば、半導体層４４は、半導体層２４と中央フィン２２の間に形成してもよい。一実施例では、半導体層４４のバンドギャップは、中央フィン２２のバンドギャップEgAより高く、半導体層２４のバンドギャップEgBより低い（図３Bと１３Bを参照）。また、半導体層４４の伝導バンドは、中央フィン２２の伝導バンドEcAより高く、半導体層２４の伝導バンドEcBより低くてもよい（図３Bと１３Bを参照）。図１４では、ハードマスク２６が形成され、図１５にはハードマスクが形成されない。
【００３２】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。また、本発明の範囲は、説明書に説明された特定の実施例のプロセス、機器、製造、物質組成、装置、方法とステップを限定するものではない。当業者は、本発明の掲示内容より現存する、または後に開発されるプロセス、機器、製造、物質組成、装置、方法とステップが、ここに記述される実施例に基づいて実質的に同様の機能または実質的に同様の結果を達成すれば、本発明中に用いられることができる。よって、本発明の範囲は、上述のプロセス、機器、製造、物質組成、装置、方法とステップを含む。また、各特許請求の範囲は個別の実施例を構成し、本発明の範囲も各特許請求の範囲と実施例の組み合わせを含む。
【符号の説明】
【００３３】
４  ソース領域
６  ドレイン領域
８  ゲート電極
１０  ベース材料
１２  ゲート誘電体
２０  フィン
２２  中央フィン
２４  半導体層
２６  ハードマスク
３０  シャロートレンチアイソレーション（STI）領域
３２  凹所
４０  空乏層
４４  半導体層
１００  FinFET
２００  基板
【図１】
2010258443.tif 000003
【図２】
2010258443.tif 000004
【図３Ａ】
2010258443.tif 000005
【図３Ｂ】
2010258443.tif 000006
【図４】
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【図５】
2010258443.tif 000008
【図６】
2010258443.tif 000009
【図７】
2010258443.tif 000010
【図８】
2010258443.tif 000011
【図９】
2010258443.tif 000012
【図１０】
2010258443.tif 000013
【図１１】
2010258443.tif 000014
【図１２Ａ】
2010258443.tif 000015
【図１２Ｂ】
2010258443.tif 000016
【図１３】
2010258443.tif 000017
【図１４】
2010258443.tif 000018
【図１５】
2010258443.tif 000019
【外国語明細書】
2010258443000001.pdf