(57)【要約】【課題】液晶表示装置とその駆動方法を提供する。【解決手段】複数のデータライン、複数のゲートライン、及び複数の液晶セルを有する液晶表示パネルと、問題パターンのピクセル情報と極性パターン情報を蓄積するレジスターと、入力データに含まれた問題パターンの個数をカウントするブロックパターン認識部と、１ラインに含まれた問題パターンの個数が第１しきい値より大きい場合にはそのラインを問題ラインと判断するラインパターン認識部と、問題ラインの個数が第２しきい値以上の場合には、入力データを含むフレームを問題フレームと判断するフレームパターン認識部と、問題フレームに対応する極性パターン情報に基づいて垂直及び水平極性制御信号を発生する極性制御信号発生部と、垂直及び水平極性制御信号に応答してデータ電圧の垂直及び水平極性を制御するソースドライブＩＣとを備える。【選択図】図９
2010156951.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータライン、前記データラインと交差する複数のゲートライン、及び複数の液晶セルを有する液晶表示パネルと、
問題パターンのピクセル情報と前記問題パターンに対応する極性パターン情報を蓄積するレジスターと、
入力データと前記問題パターンとを比較して前記入力データに含まれた問題パターンの個数をカウントし、そのカウント値を第１しきい値と比較するブロックパターン認識部と、
１ラインに含まれた前記問題パターンの個数が前記第１しきい値より大きい場合には、そのラインを問題ラインと判断するラインパターン認識部と、
前記問題ラインの個数を第２しきい値と比較して、前記問題ラインの個数が前記第２しきい値以上の場合には、前記入力データを含むフレームを問題フレームと判断するフレームパターン認識部と、
前記問題フレームに対応する前記極性パターン情報に基づいて、垂直及び水平極性制御信号を発生する極性制御信号発生部と、
前記垂直及び水平極性制御信号に応答して前記データラインに供給されるデータ電圧の垂直及び水平極性を制御するソースドライブＩＣと
を備えることを特徴とする液晶表示装置。
【請求項２】
前記レジスターは、複数の問題パターンのピクセル情報と、前記問題パターンそれぞれに対応する複数の極性パターン情報を蓄積することを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記問題パターンのピクセル情報と前記極性パターン情報は、Ｉ２Ｃ通信を通じてＥＥＰＲＯＭから前記レジスターに伝送されることを特徴とする請求項２記載の液晶表示装置。
【請求項４】
前記ブロックパターン認識部は、前記入力データから前記複数の問題パターンのそれぞれを検出することを特徴とする請求項２記載の液晶表示装置。
【請求項５】
前記極性制御信号発生部は、
前記入力データの中に、前記レジスターに蓄積された前記複数の問題パターンのピクセル情報が含まれている場合には、あらかじめ設定された問題パターン優先順位に従って、優先順位が高い問題パターンの極性パターン情報に基づいて垂直及び水平極性制御信号を発生することを特徴とする請求項４記載の液晶表示装置。
【請求項６】
複数のデータライン、前記データラインと交差する複数のゲートライン、及び複数の液晶セルを有する液晶表示装置の駆動方法において、
レジスターに問題パターンのピクセル情報と前記問題パターンに対応する極性パターン情報を蓄積する段階と、
入力データと前記問題パターンとを比較して前記入力データに含まれた問題パターンの個数をカウントし、そのカウント値を第１しきい値と比較する段階と、
１ラインに含まれた前記問題パターンの個数が前記第１しきい値より大きい場合には、そのラインを問題ラインと判断する段階と、
前記問題ラインの個数を第２しきい値と比較して、前記問題ラインの個数が前記第２しきい値以上の場合には、前記入力データを含むフレームを問題フレームと判断する段階と、
前記問題フレームに対応する前記極性パターン情報に基づいて、垂直及び水平極性制御信号を発生する段階と、
前記垂直及び水平極性制御信号に応答して前記データラインに供給されるデータ電圧の垂直及び水平極性を制御する段階と
を含むことを特徴とする液晶表示装置の駆動方法。
【請求項７】
前記レジスターに問題パターンのピクセル情報と前記問題パターンに対応する極性パターン情報を蓄積する段階は、前記レジスターに複数の問題パターンのピクセル情報と、前記問題パターンそれぞれに対応する複数の極性パターン情報を蓄積することを特徴とする請求項６記載の液晶表示装置の駆動方法。
【請求項８】
前記問題パターンのピクセル情報と前記極性パターン情報は、Ｉ２Ｃ通信を通じてＥＥＰＲＯＭから前記レジスターに伝送する段階をさらに含むことを特徴とする請求項７記載の液晶表示装置の駆動方法。
【請求項９】
前記入力データと前記問題パターンとを比較して前記入力データに含まれた問題パターンの個数をカウントし、そのカウント値を第１しきい値と比較する段階は、
前記入力データから前記複数の問題パターンのそれぞれを検出することを特徴とする請求項７記載の液晶表示装置の駆動方法。
【請求項１０】
前記垂直及び水平極性制御信号に応答して前記データラインに供給されるデータ電圧の垂直及び水平極性を制御する段階は、
前記入力データの中に、前記レジスターに蓄積された前記複数の問題パターンのピクセル情報が含まれている場合には、あらかじめ設定された問題パターン優先順位に従って、優先順位が高い問題パターンの極性パターン情報に基づいて垂直及び水平極性制御信号を発生することを特徴とする請求項９記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置及び液晶表示装置の駆動方法に関する。
【背景技術】
【０００２】
平板表示装置には、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：ＬＣＤ）、電界放出表示素子（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ：ＦＥＤ）、プラズマディスプレイパネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ：ＰＤＰ）及び有機発光ダイオード表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ：ＯＬＥＤ）などがある。
【０００３】
液晶表示装置は、電子製品の軽薄短小の趨勢を満足することができ、量産性が向上している。このため、多くの応用分野で、陰極線管（ＣＲＴ）から液晶表示装置に急速に入れ替わっている。薄膜トランジスター（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、“ＴＦＴ”と称す）を利用して液晶セルを駆動するアクティブマトリックスタイプの液晶表示装置は、最近の量産技術確保と研究開発の成果により、大型化と高解像度化が急速に発展しており、多様な分野で陰極線管から液晶表示装置への代替えが、急速に行われている。
【０００４】
液晶表示装置は、液晶の劣化を防止するために、液晶表示パネルに充電されるデータ電圧の極性を、一定なパターンで反転させるインバージョン方式により駆動される。ところが、液晶表示装置に入力されるイメージパターンと、液晶表示パネルの極性パターンとの相関関係によって、液晶表示パネルに充電されるデータ電圧の極性が、ある一極性に偏重されて、極性偏重によって共通電圧シフトが発生し、表示品質が低下される現象が生じていた。
【０００５】
液晶表示装置において、表示品質を低下させる入力イメージのパターンを、問題パターン（または脆弱パターン）として定義することができる。問題パターンイメージには、サブピクセル単位でホワイトデータとブラックデータが交互に存在するイメージパターン、ピクセル単位でホワイトデータとブラックデータが交互に存在するイメージパターン、あるいは、ブラック背景内にホワイト表示面が含まれたクロストークチェックパターンなどがある。また、問題パターンには、奇数ラインデータと偶数ラインデータが分離するインターレースデータ（Ｉｎｔｅｒｌａｃｅ  ｄａｔａ）も含まれる。
【０００６】
本願の出願人は、問題パターンのイメージが入力されるときに、液晶表示パネルに充電されるデータ電圧の極性を制御するための極性制御信号を変更することで、データ電圧の極性偏重や共通電圧シフトを償う方法を提案している（例えば、特許文献１、２参照）。このような特許文献１〜３に係る発明を液晶表示装置に適用した結果、問題パターンのイメージでも、表示品質の低下を防止することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】大韓民国特許公開１０−２００８−０１０５２８８号公報
【特許文献２】大韓民国特許公開１０−２００９−０１０７２３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、液晶表示パネルの画素アレイ構造が変更された場合には、その液晶表示パネルの表示品質を低下させる問題パターンイメージが変わる。画素アレイ構造変更によって問題パターンイメージが変われば、それによって、液晶表示パネルの極性パターンも変わらなければならない。
【０００９】
したがって、液晶表示装置のモデルによってお互いに異なったものとして定義される問題パターンイメージと、その問題パターンイメージで表示品質の低下を防止するために、液晶表示パネルの極性パターンを適応的に変更することができる方法が要求されている。さらに、適応的極性パターン調整方式を具現するためのアルゴリズムと回路は、回路費用の増加を最小化するためには、大容量のメモリーを必要としない方式に具現化されなければならないという問題があった。
【００１０】
そこで、本発明は、前記従来技術の問題点を解決するためのものであり、本発明の目的とするところは、メモリー追加なしに、多様な問題パターンに対して、適応的に液晶表示パネルの極性パターンを変更するようにした液晶表示装置及び液晶表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明の液晶表示装置は、複数のデータライン、前記データラインと交差する複数のゲートライン、及び複数の液晶セルを有する液晶表示パネルと、問題パターンのピクセル情報と前記問題パターンに対応する極性パターン情報を蓄積するレジスターと、入力データと前記問題パターンとを比較して前記入力データに含まれた問題パターンの個数をカウントし、そのカウント値を第１しきい値と比較するブロックパターン認識部と、１ラインに含まれた前記問題パターンの個数が前記第１しきい値より大きい場合には、そのラインを問題ラインと判断するラインパターン認識部と、前記問題ラインの個数を第２しきい値と比較して、前記問題ラインの個数が前記第２しきい値以上の場合には、前記入力データを含むフレームを問題フレームと判断するフレームパターン認識部と、前記問題フレームに対応する前記極性パターン情報に基づいて、垂直及び水平極性制御信号を発生する極性制御信号発生部と、前記垂直及び水平極性制御信号に応答して前記データラインに供給されるデータ電圧の垂直及び水平極性を制御するソースドライブＩＣとを備える。
【００１２】
本発明の実施形態に係る液晶表示装置の駆動方法は、複数のデータライン、前記データラインと交差する複数のゲートライン、及び複数の液晶セルを有する液晶表示装置の駆動方法において、レジスターに問題パターンのピクセル情報と前記問題パターンに対応する極性パターン情報を蓄積する段階と、入力データと前記問題パターンとを比較して前記入力データに含まれた問題パターンの個数をカウントし、そのカウント値を第１しきい値と比較する段階と、１ラインに含まれた前記問題パターンの個数が前記第１しきい値より大きい場合には、そのラインを問題ラインと判断する段階と、前記問題ラインの個数を第２しきい値と比較して、前記問題ラインの個数が前記第２しきい値以上の場合には、前記入力データを含むフレームを問題フレームと判断する段階と、前記問題フレームに対応する前記極性パターン情報に基づいて、垂直及び水平極性制御信号を発生する段階と、前記垂直及び水平極性制御信号に応答して前記データラインに供給されるデータ電圧の垂直及び水平極性を制御する段階とを含む。
【発明の効果】
【００１３】
以上説明したように、本発明の実施形態に係る液晶表示装置および液晶表示装置の駆動方法は、レジスターに２×２問題パターンのピクセル情報とそれによる極性パターン情報を蓄積し、入力データが入力される度に、入力データのピクセル情報と前記問題パターンのピクセル情報とを繰り返し比較することで、問題パターンを複数含む問題フレームを判断し、問題フレームに対応してレジスターから読み出した極性パターン情報に基づいて液晶表示パネルに供給されるデータ電圧の極性を制御する。したがって、本発明は、レジスター値を調整することで、いずれの問題パターンに対しても最適の極性パターンを選択することができ、問題パターンと極性パターンを定義するレジスターを利用することで、ラインメモリーやフレームメモリーのような大容量メモリーを要しないという効果がある。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る液晶表示装置を示すブロック図である。
【図２】液晶表示パネルの表示画面を複数のブロックで仮想分割する例を示す図である。
【図３】問題パターンと極性パターンが定義されたレジスターのデータマッピングテーブルを示す図である。
【図４】図３の極性パターンによって制御されるデータ電圧の極性を例示する図である。
【図５】図３の極性パターンによって制御されるデータ電圧の極性を例示する図である。
【図６】図３の極性パターンによって制御されるデータ電圧の極性を例示する図である。
【図７】レジスターで定義された問題パターンの第１及び第２ライン情報の例を示す図である。
【図８】レジスターで定義された問題パターンの第１及び第２ライン情報の例を示す図である。
【図９】本発明の実施形態に係るタイミングコントローラにおいて、問題パターン認識と極性制御信号を生成する回路ブロックを示すブロック図である。
【図１０】本発明の実施形態に係るタイミングコントローラにおいて、問題パターン認識過程を段階的に示すフローチャートである。
【図１１】極性パターンの優先順位を示す図である。
【図１２】システムボードから問題パターンのピクセル情報と極性パターン情報をコントロールボードに伝送させることができる回路構成を示す図である。
【発明を実施するための形態】
【００１５】
以下に、添付図面の図１〜図１１を参照しながら、本発明の好適な実施の形態について詳細に説明する。
【００１６】
図１を参照すれば、本発明の実施の形態に係る液晶表示装置は、液晶表示パネル１０、複数のゲートドライブＩＣ（Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ）１５１〜１５３、複数のソースドライブＩＣ１３１〜１３６、システムボードＳＢ、インターフェースボードＩＮＴＢ、及びコントロールボードＣＴＲＢを備える。
【００１７】
液晶表示パネル１０は、二枚のガラス基板の間に液晶層が形成されている。この液晶表示パネル１０の液晶セルは、データライン１４とゲートライン１６の交差構造によってマトリックス状に配置される。液晶表示パネル１０の下部ガラス基板には、データライン１４、ゲートライン１６、ＴＦＴ、ＴＦＴに接続されて画素電極１と共通電極２の間の電界によって駆動される液晶セルＣｌｃ、及びストレージキャパシターＣｓｔなどを含む画素アレイが形成される。液晶表示パネル１０の上部ガラス基板上には、ブラックマットリックスとカラーフィルターなどが形成される。共通電極２は、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モードとＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードのような垂直電界駆動方式では、上部ガラス基板上に形成され、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードとＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードのような水平電界駆動方式では、画素電極１と共に下部ガラス基板上に形成される。液晶表示パネル１０の上部ガラス基板と下部ガラス基板上には、光軸が直交する偏光板が附着して液晶と接する界面に液晶のプレチルト角（ｐｒｅ−ｔｉｌｔ  ａｎｇｌｅ）を設定するための配向膜が形成される。
【００１８】
本発明で適用可能な液晶表示パネルの液晶モードは、前述のＴＮモード、ＶＡモード、ＩＰＳモード、ＦＦＳモードだけではなく、いずれの液晶モードでも具現されることができる。また、本発明の液晶表示装置は、透過型液晶表示装置、半透過型液晶表示装置、反射型液晶表示装置など、いずれの形態でも具現されることができる。透過型液晶表装置と半透過型液晶表示装置では、図面で省略されたバックライトユニットが必要である。
【００１９】
ソースドライブＩＣ１３１〜１３６は、コントロールボードＣＴＲＢからｍｉｎｉＬＶＤＳ方式に伝送されるデジタルビデオデータを受信して、そのデータをコントロールボードＣＴＲＢからのソースタイミング制御信号に応答してアナログデータ電圧で変換した後、液晶表示パネル１０のデータライン１４に供給する。
【００２０】
ゲートドライブＩＣ１５１〜１５３それぞれは、コントロールボードＣＴＲＢからのゲートタイミング制御信号に応答してゲートパルス（またはスキャンパルス）を発生して、そのゲートパルスをゲートライン１６に順次供給する。
【００２１】
システムボードＳＢは、デジタルビデオデータの解像度を調整するためのスケーラー回路を含み、デジタルビデオデータとともにタイミング信号をインターフェースボードＩＮＴＢに伝送する。タイミング信号は、垂直及び水平同期信号Ｖｓｙｎｃ、Ｈｓｙｎｃ、データイネーブル信号ＤＥ及びドットクロックＤＣＬＫなどを含む。
【００２２】
インターフェースボードＩＮＴＢは、システムボードＳＢから入力されるデジタルビデオデータとタイミング信号を、ＬＶＤＳ（Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）インターフェースまたはＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ  Ｍｉｎｉｍｉｚｅｄ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）インターフェースを通じてコントロールボードＣＴＲＢに伝送する。
【００２３】
コントロールボードＣＴＲＢには、タイミングコントローラ、レジスター、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ａｎｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）などが実装される。レジスターは、タイミングコントローラに内蔵することができる。レジスターは、問題パターンとそれによる垂直／水平極性パターンを定義する。ＬＣＤメーカーやＴＶ／モニターセットメーカーは、ケーブルとコネクターを通じてレジスターに蓄積された問題パターンと極性パターンを修正、追加登録、及び削除することができる。タイミングコントローラＴＣＯＮは、インターフェースボードＩＮＴＢを通じて受信されるタイミング信号を利用して、ソースドライブＩＣ１３１〜１３６の動作タイミングを制御するためのソースタイミング制御信号と、ゲートドライブＩＣ１５１〜１５３の動作タイミングを制御するためのゲートタイミング制御信号を発生する。
【００２４】
ソースタイミング制御信号は、ソーススタートパルス（Ｓｏｕｒｃｅ  Ｓｔａｒｔ  Ｐｕｌｓｅ、ＳＳＰ）、ソースサンプリングクロック（Ｓｏｕｒｃｅ  Ｓａｍｐｌｉｎｇ  Ｃｌｏｃｋ、ＳＳＣ）、垂直極性制御信号（Ｐｏｌａｒｉｔｙ：ＰＯＬ）、水平極性制御信号Ｈ１／Ｈ２ＤＯＴ、及びソース出力イネーブル信号（Ｓｏｕｒｃｅ  Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ、ＳＯＥ）などを含む。ソーススタートパルスＳＳＰは、ソースドライブＩＣ１３１〜１３６のデータサンプリング開始時点を制御する。ソースサンプリングクロックＳＳＣは、立ち上がりまたは立ち下がりエッジに基づいてソースドライブＩＣ１３１〜１３６内でデータのサンプリング動作を制御するクロック信号である。垂直極性制御信号ＰＯＬは、ソースドライブＩＣ１３１〜１３６から出力されるデータ電圧の垂直極性を制御する。水平極性制御信号Ｈ１／Ｈ２ＤＯＴは、ソースドライブＩＣ１３１〜１３６から出力されるデータ電圧の水平極性を制御する。ソース出力イネーブル信号ＳＯＥは、ソースドライブＩＣ１３１〜１３６の出力タイミングを制御する。タイミングコントローラＴＣＯＮとソースドライブＩＣ１３１〜１３６の間で、ｍｉｎｉＬＶＤＳ方式でデジタルビデオデータとｍｉｎｉＬＶＤＳクロックが伝送された場合には、ｍｉｎｉＬＶＤＳクロックのリセット信号以後に発生する一番目のクロックがスタートパルスの役目をすることができ、ソーススタートパルスＳＳＰは、省略することができる。
【００２５】
ゲートタイミング制御信号は、ゲートスタートパルス（Ｇａｔｅ  Ｓｔａｒｔ  Ｐｕｌｓｅ、ＧＳＰ）、ゲートシフトクロック（Ｇａｔｅ  Ｓｈｉｆｔ  Ｃｌｏｃｋ、ＧＳＣ）、ゲート出力イネーブル信号（Ｇａｔｅ  Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ、ＧＯＥ）などを含む。ゲートスタートパルスＧＳＰは、一番目のゲートパルス（またはスキャンパルス）を発生する一番目のゲートドライブＩＣ１５１に印加される。ゲートシフトクロックＧＳＣは、ゲートドライブＩＣ１５１〜１５３に共通に入力されるクロック信号であり、ゲートスタートパルスＧＳＰをシフトさせるためのクロック信号である。ゲート出力イネーブル信号ＧＯＥは、ゲートドライブＩＣ１５１〜１５３の出力を制御する。
【００２６】
タイミングコントローラＴＣＯＮは、レジスターから読み出した問題パターンイメージのデータと入力データとを比較して、入力イメージの問題パターンを検出する。そして、タイミングコントローラＴＣＯＮは、入力イメージが問題パターンである場合には、レジスターから読み出した極性パターンにより、垂直／水平極性制御信号ＰＯＬ、Ｈ１／Ｈ２ＤＯＴを変更する。タイミングコントローラＴＣＯＮは、入力イメージがレジスターで定義された問題パターンでない場合には、あらかじめ決められたデフォルト（ｄｅｆａｕｌｔ）極性パターンで、垂直／水平極性制御信号（ＰＯＬ、Ｈ１／Ｈ２ＤＯＴ）を変更する。
【００２７】
タイミングコントローラＴＣＯＮは、１フレーム全体の入力データをレジスターによって定義された問題パターンと比較するのではなく、図２のように、液晶表示パネル１０の表示画面を複数のブロック（ＢＬＯＣＫ０〜ＢＬＯＣＫ７）で仮想分割し、ハッチングされたブロック（Ｈｏｒｉｚｏｎｔａｌ  Ｖａｌｉｄ  Ｂｌｏｃｋ（水平有効ブロック）×Ｖｅｒｔｉｃａｌ  Ｖａｌｉｄ  Ｂｌｏｃｋ（垂直有効ライン））に表示される入力データと、レジスターによって定義された問題パターンとを比較することで、入力データに含まれる問題パターンを検出することができる。
【００２８】
図３は、問題パターンと極性パターンを定義するレジスターの８ビット×２データマッピングテーブルの例である。レジスターには、最大８個の問題パターンを定義することができ、レジスターに割り当てられるビット数は、図３のように、８ビット×２である。レジスターは、８ビットの第１レジスターと、８ビットの第２レジスターを含む。垂直極性制御信号情報（Ｖｅｒｔｉｃａｌ  ＰＯＬ）は、第１レジスターのｂ７、ｂ６に定義され、問題パターンの第１ライン情報は、第１レジスターのｂ５〜ｂ０に定義される。問題パターンＯＮ／ＯＦＦは、第２レジスターのｂ７に定義され、水平極性制御信号情報（Ｈ１／Ｈ２ＤＯＴ）は、第２レジスターのｂ６に定義される。そして、問題パターンの第２ライン情報は、第２レジスターのｂ５〜ｂ０に定義される。問題パターンがＯＮに定義されている場合には、タイミングコントローラは、該当のレジスターに定義された問題パターンと入力データを比較し、入力データで問題パターンを検出する。一方、問題パターンがＯＦＦに定義されている場合には、タイミングコントローラは、該当のレジスターに定義された問題パターンを入力データと比較しない。
【００２９】
レジスターで定義された各項目の例を具体的に例示すれば、以下の通りである。
Ｖｅｒｔｉｃａｌ  ＰＯＬ（垂直極性制御信号情報）
００：１Ｖ  ＰＯＬ  Ｉｎｖｅｒｓｉｏｎ（反転）
０１：２Ｖ  ＰＯＬ  Ｉｎｖｅｒｓｉｏｎ（反転）
１０：３Ｖ  ＰＯＬ  Ｉｎｖｅｒｓｉｏｎ（反転）
１１：６Ｖ  ＰＯＬ  Ｉｎｖｅｒｓｉｏｎ（反転）
【００３０】
ＮＶ（Ｎは自然数）は、論理反転周期がＮ水平期間単位に変わる垂直極性制御信号ＰＯＬを意味する。ソースドライブＩＣ１３１〜１３６は、ＮＶ  ＰＯＬに応答して、Ｎ水平期間の間、Ｎ個のラインに含まれた液晶セルに充電されるデータ電圧の極性を同一に維持して、Ｎ水平期間単位でデータ電圧の極性を反転させる。図４及び図６は、２Ｖ  ＰＯＬによって制御される液晶セルのデータ電圧極性であり、図５は、３Ｖ  ＰＯＬによって制御される液晶セルのデータ電圧極性である。
問題パターンＯＮ／ＯＦＦ
１：ＯＮ
０：ＯＦＦ
水平極性制御信号情報（Ｈ１／Ｈ２ＤＯＴ）
１：Ｈ２ＤＯＴ
０：Ｈ１ＤＯＴ
【００３１】
ソースドライブＩＣ１３１〜１３６は、液晶表示パネル１０で同一ラインに水平で存在する隣り合う２個の液晶セルに同一極性のデータ電圧が充電されるように、Ｈ２ＤＯＴに応答して、隣り合う２個の出力チャンネルを通じて同一極性のデータ電圧を出力し、隣り合う２個の出力チャンネル単位でデータ電圧の極性を反転させる。また、ソースドライブＩＣ１３１〜１３６は、液晶表示パネル１０で同一ラインに水平で存在する隣り合う液晶セルごとに、互いに反対極性のデータ電圧が充電されるように、Ｈ１ＤＯＴに応答して、隣り合う出力チャンネルを通じて、互いに相反した極性のデータ電圧を出力する。図４及び図５は、Ｈ１ＤＯＴによって制御される液晶セルのデータ電圧極性であり、図６は、Ｈ２ＤＯＴによって制御される液晶セルのデータ電圧極性である。
【００３２】
問題パターンの第１及び第２ライン情報
問題パターンの第１及び第２ライン情報は、液晶表示パネルの極性パターンとの相関関係によって液晶表示パネルの表示品質を低下させるビデオデータのパターンである。図７及び図８は、レジスターに定義された問題パターンの第１及び第２ライン情報の一例である。図７及び図８に例示された問題パターンは、ホワイト系列の奇数ピクセル値（ｏｄｄ  ｐｉｘｅｌ  ｖａｌｕｅ）とブラック系列の偶数ピクセル値（ｅｖｅｎ  ｐｉｘｅｌ  ｖａｌｕｅ）を含む第１ライン情報と、ブラック系列の奇数ピクセル値とホワイト系列の偶数ピクセル値を含む第２ライン情報を含む。ホワイト系列のピクセル値は、Ｒサブピクセル値、Ｇサブピクセル値及びＢサブピクセル値が、皆「１」であるデータであり、ブラック系列のピクセル値は、Ｒサブピクセル値、Ｇサブピクセル値及びＢサブピクセル値が、皆「０」であるデータである。ここで「１」は、所定のしきい値以上の高階調値を意味し、「０」は、前記しきい値未満の低階調値を意味する。
【００３３】
問題パターンと極性パターンを定義するレジスターは、タイミングコントローラＴＣＯＮに内蔵される。液晶表示装置の電源がターン−オンされると、図９のようにタイミングコントローラＴＣＯＮは、Ｉ２Ｃコントローラ８５を通じてＥＥＰＲＯＭから問題パターン情報と極性パターン情報を内蔵レジスターにロードする。Ｉ２Ｃコントローラ８５は、直列クロックＳＣＬをＥＥＰＲＯＭに伝送し、ＥＥＰＲＯＭは、直列クロックＳＣＬによって問題パターン情報と極性パターン情報を、直列データＳＤＡでＩ２Ｃコントローラ８５に伝送する。ＥＥＰＲＯＭは、システムボードＳＢまたはタイミングコントローラＴＣＯＮに実装される。問題パターン情報と極性パターン情報は、ＲＯＭライターによってＲＯＭに蓄積可能である。ＥＥＰＲＯＭに蓄積された問題パターン情報は、ＲＯＭライターを通じて修正、削除、及び追加登録することができる。システムボードＳＢは、図１２のように、ユーザーケーブル３１とコネクター３０を通じてタイミングコントローラＴＣＯＮのＩ２Ｃコントローラ８５に接続することができる。この場合、Ｉ２Ｃコントローラ８５は、ＥＥＰＲＯＭとシステムボードＳＢに共通に接続される。Ｉ２Ｃコントローラ８５は、直列クロックＳＣＬをＥＥＰＲＯＭとシステムボードＳＢに伝送し、そのＥＥＰＲＯＭやシステムボードＳＢから、問題パターンのピクセル情報とそれによる極性パターン情報を受信することができる。したがって、システムボードＳＢやコントロールボードＣＴＲＢは、Ｉ２Ｃ通信を通じてタイミングコントローラＴＣＯＮのレジスターに問題パターン情報と極性パターン情報を伝送して、タイミングコントローラＴＣＯＮの問題パターン認識及び極性制御信号出力を制御することができる。
【００３４】
図９は、タイミングコントローラＴＣＯＮで問題パターンイメージの認識と極性制御信号を発生する回路部分を示すブロック図である。図１０は、本発明の実施の形態に係るタイミングコントローラで問題パターン認識過程を段階的に示すフローチャートである。
【００３５】
図９及び図１０を参照すれば、タイミングコントローラＴＣＯＮは、Ｉ２Ｃコントローラ８５、ブロックパターン認識部８１、ラインパターン認識部８２、フレームパターン認識部８３、及び極性制御信号発生部８４を備える。
【００３６】
ブロックパターン認識部８１は、図３のようなレジスターで定義された問題パターンと入力イメージを２×２ピクセルブロック単位で比較し、入力データに対する問題パターン可否をブロック単位で判断する。より詳細には、ブロックパターン認識部８１は、連続して入力される入力データの奇数ピクセルデータと偶数ピクセルデータを、レジスターで読み出した問題パターンの第１及び第２ライン情報と比較する（Ｓ１及びＳ２）。入力データのピクセルデータは、ＲＧＢサブピクセルを含み、ＲＧＢサブピクセルそれぞれは、８ビットデータとして入力することができる。ブロックパターン認識部８１は、奇数ラインのデータが入力されるときには、８ビットの入力データごとに入力データの最上位１ビットまたは２ビットを、レジスターで定義された第１ライン情報のサブピクセル値と比較して同一可否を判断し、偶数ラインのデータが入力されるときには、８ビットの入力データごとに入力データの最上位１ビットまたは２ビットをレジスターで定義された第２ライン情報のサブピクセル値と比較して同一可否を判断することができる。ブロックパターン認識部８１は、入力データと問題パターンが同一であるたびに、問題ピクセルカウント値ＰＰｉｘｅｌを「１」ずつ増加させる（Ｓ３〜Ｓ５）。ブロックパターン認識部８１は、Ｓ１〜Ｓ５段階を繰り返して１ラインの最後のピクセルデータまで、入力データをレジスターに定義された問題パターンと比較し、１ラインの入力データで累積した問題パターンカウント値ＰＰｉｘｅｌを第１しきい値ＨＯＲ＿ＴＨと比較した後、問題パターンカウント値ＰＰｉｘｅｌを初期化して、ラインカウント値ＬＩＮＥに「１」を累積する（Ｓ４及びＳ６）。第１しきい値ＨＯＲ＿ＴＨは、２以上、かつ１ラインのピクセル数以下の定数に設定され、液晶表示パネルの解像度によって変わることができる。
【００３７】
ラインパターン認識部８２は、Ｓ６段階で１ラインに累積したカウント値ＰＰｉｘｅｌが第１しきい値ＨＯＲ＿ＴＨより大きければ、そのラインを問題ラインと判断して、問題ラインと判断される度に、問題ラインカウント値ＰＬｉｎｅを「１」ずつ増加させる（Ｓ６及びＳ７）。フレームパターン認識部８３は、問題ラインカウント値ＰＬｉｎｅを第２しきい値ＬＩＮＥ＿ＴＨと比較して、その問題ラインカウント値ＰＬｉｎｅが第２しきい値ＬＩＮＥ＿ＴＨ以上なら、現在入力されるデータのフレームを問題フレームと判断して、問題フレームフラグＰｒｏｂｌｅｍ  Ｆｌａｇをハイ論理で発生させる（Ｓ８及びＳ９）。一方、フレームパターン認識部８３は、問題ラインカウント値ＰＬｉｎｅが第２しきい値ＬＩＮＥ＿ＴＨより小さければ、現在入力されるデータのフレームを問題パターンがほとんどないフレームと判断して、問題フレームフラグＰｒｏｂｌｅｍ  Ｆｌａｇをロー論理で発生させる（Ｓ１０）。第２しきい値ＬＩＮＥ＿ＴＨは、２以上、かつ液晶表示パネルのすべてのライン数以下の定数に設定され、液晶表示パネルの解像度によって変わることができる。タイミングコントローラＴＣＯＮは、ラインカウント値ＬＩＮＥが液晶表示パネルのライン数と同一になれば、すべてのカウント値を初期化する（Ｓ１１及びＳ１２）。極性制御信号発生部８４は、問題フレームフラグＰｒｏｂｌｅｍ  Ｆｌａｇがハイ論理として入力されれば、レジスターから読み出した極性パターン情報によって垂直極性制御信号ＰＯＬと水平極性制御信号Ｈ１／Ｈ２ＤＯＴを発生して、ソースドライブＩＣ１３１〜１３６から出力されるデータ電圧の極性を制御する（Ｓ１３）。
【００３８】
レジスターに蓄積された問題パターンごとに極性パターン情報が異なるように設定することができ、入力データは、複数の問題パターンを含むことができる。この場合、極性制御信号発生部８４は、図１１のように、レジスターで定義された問題パターン番号が低い問題パターンを優先して極性パターンを決める。極性制御信号発生部８４は、入力データを問題パターンの全てと比較した結果、問題パターンの全てに対して問題フレームフラグＰｒｏｂｌｅｍ  Ｆｌａｇがロー論理として発生された場合には、あらかじめ設定されたデフォルト極性パターンで垂直極性制御信号ＰＯＬと水平極性制御信号Ｈ１／Ｈ２ＤＯＴを発生させる。
【符号の説明】
【００３９】
１０  液晶表示パネル、８１  ブロックパターン認識部、８２  ラインパターン認識部、８３  フレームパターン認識部、８４  極性制御信号発生部、１３１〜１３６  ソースドライブＩＣ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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