(57)【要約】【課題】スタンバイ時の電流消費をより低減する。【解決手段】機能回路１３ａ、１３ｂと、電源電位Ｖｘを機能回路に供給するか否かを制御するＰＭＯＳトランジスタＭＰ１、ＭＰ２と、電源電位ＧＮＤを機能回路に供給するか否かを制御するＮＭＯＳトランジスタＭＮ１、ＭＮ２と、第３の電源電位が供給される外部端子ＶＤＤ２と、第３の電源電位よりも高い電位レベルの第４の電源電位が供給される外部端子ＶＤＤ１と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の導通状態及び非導通状態を制御するように、第４の電源電位を振幅とする制御信号ＣＯＮＴ１をＰＭＯＳトランジスタＭＰ１、ＭＰ２に供給すると共に、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の導通状態及び非導通状態を制御するように、第３の電源電位を振幅とする制御信号ＣＯＮＴ２をＮＭＯＳトランジスタＭＮ１、ＭＮ２に供給する電源制御回路１２と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
機能回路と、
第１の電源電位を前記機能回路に供給するか否かを制御する第１のトランジスタと、
第２の電源電位を前記機能回路に供給するか否かを制御する第２のトランジスタと、
第３の電源電位が供給される第１の外部端子と、
前記第３の電源電位よりも高い電位レベルの第４の電源電位が供給される第２の外部端子と、
前記第１のトランジスタの導通状態及び非導通状態を制御するように、前記第４の電源電位を振幅とする第１の制御信号を前記第１のトランジスタに供給すると共に、前記第２のトランジスタの導通状態及び非導通状態を制御するように、前記第３の電源電位を振幅とする第２の制御信号を前記第２のトランジスタに供給する電源制御回路と、
を備え、
前記機能回路は、前記第１及び第２のトランジスタが導通状態のときに動作状態となり、前記第１及び第２のトランジスタが非導通状態のときにスタンバイ状態となることを特徴とする半導体装置。
【請求項２】
前記電源制御回路は、外部から入力されるコマンド信号に基づいて前記第１及び第２のトランジスタの導通状態及び非導通状態を制御することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のトランジスタは、ＰＭＯＳトランジスタであって、前記第２のトランジスタは、ＮＭＯＳトランジスタであって、前記第１および第２の制御信号が互いに逆の論理レベルで供給されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１および第２のトランジスタは、ＮＭＯＳトランジスタであって、前記第１および第２の制御信号が互いに同じ論理レベルで供給されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第３の電源電位を前記第１の電源電位として供給するか否かを制御する第３および第４のトランジスタと、
前記第３のトランジスタの導通状態及び非導通状態を制御するように、前記第４の電源電位と負電位とを振幅とする第３の制御信号を前記第３のトランジスタに供給すると共に、前記第４のトランジスタの導通状態及び非導通状態を制御するように、前記第４の電源電位を振幅とする第４の制御信号を前記第４のトランジスタに供給するパワーダウン制御回路と、
前記第１の電源電位に基づいて前記負電位を発生して前記パワーダウン制御回路に供給する負電位発生回路と、
をさらに備えることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記第４のトランジスタは、前記第３の電源電位を前記負電位発生回路にのみ供給するように制御され、
前記負電位発生回路は、前記第４のトランジスタによって供給される前記第１の電源電位で動作することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記パワーダウン制御回路は、外部から入力されるコマンド信号に基づいて前記第３及び第４のトランジスタの導通状態及び非導通状態を制御することを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、スタンバイ電流を低減する半導体装置に係る。
【背景技術】
【０００２】
近年、半導体集積回路は、低消費電力化と微細化とがなされたトランジスタが用いられ、このトランジスタの信頼性を確保するために電源電圧の低電圧化が進んでいる。低電圧化が進んだ半導体集積回路の高速性を確保するために、周辺回路において、閾値電圧の低いトランジスタが用いられる。しかし、トランジスタの閾値電圧を下げると、トランジスタのゲート・ソース間電圧が０Ｖ近くとなってトランジスタのオフ状態で流れる電流（オフリーク電流）が増加し、半導体集積回路のスタンバイ電流が増加してしまう。そこで、スタンバイ時にオフとなるトランジスタのソース電位を、スタンバイ時にオフとなる電源に接続することでスタンバイ電流を低減する技術が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３１３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は本発明において与えられる。
【０００５】
近年、半導体集積回路の回路規模の拡大の要求、低消費電力化の要求は、ますます増大している。従来の技術によればスタンバイ時の電流消費は一定量低減されるものの、更に電流消費を低減したいという要求に対応することが難しい。
【課題を解決するための手段】
【０００６】
本発明の１つのアスペクト（側面）に係る半導体装置は、機能回路と、第１の電源電位を機能回路に供給するか否かを制御する第１のトランジスタと、第２の電源電位を機能回路に供給するか否かを制御する第２のトランジスタと、第３の電源電位が供給される第１の外部端子と、第３の電源電位よりも高い電位レベルの第４の電源電位が供給される第２の外部端子と、第１のトランジスタの導通状態及び非導通状態を制御するように、第４の電源電位を振幅とする第１の制御信号を第１のトランジスタに供給すると共に、第２のトランジスタの導通状態及び非導通状態を制御するように、第３の電源電位を振幅とする第２の制御信号を第２のトランジスタに供給する電源制御回路と、を備え、機能回路は、第１及び第２のトランジスタが導通状態のときに動作状態となり、第１及び第２のトランジスタが非導通状態のときにスタンバイ状態となる。
【発明の効果】
【０００７】
本発明によれば、高い電位レベルの第４の電源電位を振幅とする信号によって第１のトランジスタを制御するので、スタンバイ時の電流消費をより低減することが可能である。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。
【図２】電源制御回路の具体例を示す回路図である。
【図３】機能回路の具体例を示す回路図である。
【図４】本発明の第１の実施例に係る半導体装置の各部のタイミングチャートである。
【図５】機能回路の他の駆動方法を示す回路図である。
【図６】内部電圧Ｖｘの発生回路を示す回路図である。
【図７】内部電圧Ｖｘの他の発生回路を示す回路図である。
【発明を実施するための形態】
【０００９】
本発明の実施形態に係る半導体装置は、機能回路（図１の１３ａ、１３ｂ）と、第１の電源電位（図１のＶｘ）を機能回路に供給するか否かを制御する第１のトランジスタ（図１のＭＰ１、ＭＰ２）と、第２の電源電位（図１のＧＮＤ）を機能回路に供給するか否かを制御する第２のトランジスタ（図１のＭＮ１、ＭＮ２）と、第３の電源電位が供給される第１の外部端子（図１のＶＤＤ２）と、第３の電源電位よりも高い電位レベルの第４の電源電位が供給される第２の外部端子（図１のＶＤＤ１）と、第１のトランジスタの導通状態及び非導通状態を制御するように、第４の電源電位を振幅とする第１の制御信号（図１のＣＯＮＴ１）を第１のトランジスタに供給すると共に、第２のトランジスタの導通状態及び非導通状態を制御するように、第３の電源電位を振幅とする第２の制御信号（図１のＣＯＮＴ２）を第２のトランジスタに供給する電源制御回路（図１の１２）と、を備え、機能回路は、第１及び第２のトランジスタが導通状態のときに動作状態となり、第１及び第２のトランジスタが非導通状態のときにスタンバイ状態となる。
【００１０】
電源制御回路は、外部から入力されるコマンド信号（図１のＣＭＤ）に基づいて第１及び第２のトランジスタの導通状態及び非導通状態を制御することが好ましい。
【００１１】
第１のトランジスタは、ＰＭＯＳトランジスタであって、第２のトランジスタは、ＮＭＯＳトランジスタであって、第１および第２の制御信号が互いに逆の論理レベルで供給されてもよい。
【００１２】
第１および第２のトランジスタは、ＮＭＯＳトランジスタであって、第１および第２の制御信号が互いに同じ論理レベルで供給されてもよい。
【００１３】
第３の電源電位を第１の電源電位として供給するか否かを制御する第３および第４のトランジスタ（図６のＭＰ３１、ＭＰ３２）と、第３のトランジスタの導通状態及び非導通状態を制御するように、第４の電源電位と負電位（図６のＶＫＫ）とを振幅とする第３の制御信号を第３のトランジスタに供給すると共に、第４のトランジスタの導通状態及び非導通状態を制御するように、第４の電源電位を振幅とする第４の制御信号を第４のトランジスタに供給するパワーダウン制御回路（図６の２１）と、第１の電源電位に基づいて負電位を発生してパワーダウン制御回路に供給する負電位発生回路（図６の２２）と、をさらに備えるようにしてもよい。
【００１４】
第４のトランジスタは、第３の電源電位を負電位発生回路にのみ供給するように制御され、負電位発生回路は、第４のトランジスタによって供給される第１の電源電位で動作するようにしてもよい。
【００１５】
パワーダウン制御回路は、外部から入力されるコマンド信号に基づいて第３及び第４のトランジスタの導通状態及び非導通状態を制御するようにしてもよい。
【００１６】
以上のような半導体装置によれば、高い電位レベルの第４の電源電位を振幅とする信号によって第１のトランジスタを制御するので、第１のトランジスタのオフ状態で流れる電流（オフリーク電流）をより少なくすることができる。したがって、スタンバイ時の電流消費をより低減することが可能である。
【００１７】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１８】
図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置は、コマンドデコーダ１１、電源制御回路１２、機能回路１３ａ、１３ｂ、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、外部端子ＶＤＤ１、ＶＤＤ２を備える。なお、ここでは、半導体装置がＤＲＡＭである場合を例に説明するが、これに限定される訳ではない。
【００１９】
コマンドデコーダ１１は、外部からのコマンド信号ＣＭＤを受け、各コマンド信号に応じた動作をＤＲＡＭ内部で行うための内部コマンド信号ＩＣＭＤを発生する。コマンド信号ＣＭＤには、通常のＤＲＡＭと同様に、例えば、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどがある。また、内部コマンド信号ＩＣＭＤには、例えば、ロウアドレスを活性化するＡＣＴ信号や、リフレッシュ動作を行うＲＥＦ信号等がある。
【００２０】
電源制御回路１２は、内部コマンド信号ＩＣＭＤ及び外部端子ＶＤＤ１、ＶＤＤ２からの電源を入力し、機能回路１３ａ、１３ｂの其々に対して、内部電圧Ｖｘ及びＧＮＤをそれぞれ供給するか否かを制御する制御信号ＣＯＮＴ１、ＣＯＮＴ２を出力する。ここで、例えば、ＶＤＤ１＝１．８［Ｖ］、ＶＤＤ２＝１．２［Ｖ］とする。なお、以下の説明において、ＶＤＤ１、ＶＤＤ２に関し、外部端子名、電源およびその電圧とを同一の符号で表すものとする。
【００２１】
機能回路１３ａは、正側の電源に関しＰＭＯＳトランジスタＭＰ１を介して内部電圧Ｖｘを供給し、ＧＮＤ側の電源に関しＮＭＯＳトランジスタＭＮ１を介して接地する。ＰＭＯＳトランジスタＭＰ１は、ゲートに制御信号ＣＯＮＴ１が与えられ、ＮＭＯＳトランジスタＭＮ１は、ゲートに制御信号ＣＯＮＴ２が与えられる。制御信号ＣＯＮＴ１、ＣＯＮＴ２によってＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１が導通状態（オン）とされる場合、機能回路１３ａは、動作状態となり入力信号ＩＮａに対応した出力信号ＯＵＴａを出力する。また、制御信号ＣＯＮＴ１、ＣＯＮＴ２によってＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１が非導通状態（オフ）とされる場合、機能回路１３ａは、スタンバイ状態となって機能しない。なお、機能回路１３ｂ側も機能回路１３ａと同様に構成され動作する。
【００２２】
図２は、電源制御回路１２の具体例を示す回路図である。図２において、電源制御回路１２は、ＯＲ回路ＯＲ１、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１６、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１６を備える。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、互いのゲートとドレインとを接続し、ソースを電源ＶＤＤ１に接続する。ＮＭＯＳトランジスタＭＮ１１は、ドレインをＰＭＯＳトランジスタＭＰ１１のドレインと接続して制御信号ＣＯＮＴ１を出力し、ゲートをＯＲ回路ＯＲ１の出力に接続し、ソースを接地する。ＮＭＯＳトランジスタＭＮ１２は、ドレインをＰＭＯＳトランジスタＭＰ１２のドレインと接続し、ゲートをＮＭＯＳトランジスタＭＮ１３、ＰＭＯＳトランジスタＭＰ１３からなるインバータ回路を介してＯＲ回路ＯＲ１の出力に接続し、ソースを接地する。
【００２３】
ＮＭＯＳトランジスタＭＮ１４〜ＭＮ１６、ＰＭＯＳトランジスタＭＰ１４〜ＭＰ１６は、それぞれＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３と同様に接続される。ただし、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５は、ソースを電源ＶＤＤ２に接続する。ＯＲ回路ＯＲ１は、複数の内部コマンド信号ＩＣＭＤの論理和をとり出力する。
【００２４】
このような構成の電源制御回路１２は、所定の内部コマンド信号ＩＣＭＤの活性化に伴い、ＯＲ回路ＯＲ１の出力がＨレベルになる。したがって、ＮＭＯＳトランジスタＭＮ１１がオンとなり、制御信号ＣＯＮＴ１がＬレベルとなる。また、ＮＭＯＳトランジスタＭＮ１４がオンとなり、ＰＭＯＳトランジスタＭＰ１５がオンとなって制御信号ＣＯＮＴ２がＨレベルとなる。ここで、内部コマンド信号ＩＣＭＤの例としてＡＣＴ信号、すなわちＤＲＡＭのロウアドレスを指定する信号があり、Ｈレベルを活性状態とする。
【００２５】
内部コマンド信号ＩＣＭＤの非活性化（ＡＣＴ信号がＬレベル）では、ＯＲ回路ＯＲ１の出力がＬレベルになる。したがって、ＰＭＯＳトランジスタＭＰ１３、ＮＭＯＳトランジスタＭＮ１２、ＰＭＯＳトランジスタＭＰ１１がそれぞれオンとなり、ＮＭＯＳトランジスタＭＮ１１がオフとなり、制御信号ＣＯＮＴ１はＨレベルとなる。また、ＰＭＯＳトランジスタＭＰ１６、ＮＭＯＳトランジスタＭＮ１５がそれぞれオンとなり、制御信号ＣＯＮＴ２はＬレベルとなる。ここで、制御信号ＣＯＮＴ１は、ＶＤＤ１を振幅とする信号とされ、制御信号ＣＯＮＴ２は、ＶＤＤ２を振幅とする信号とされる。
【００２６】
図３は、機能回路の具体例を示す回路図である。図３において、機能回路１３ａは、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２６、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２６を備える。ＮＭＯＳトランジスタＭＮ２１とＰＭＯＳトランジスタＭＰ２１、ＮＭＯＳトランジスタＭＮ２２とＰＭＯＳトランジスタＭＰ２２、・・・ＮＭＯＳトランジスタＭＮ２６とＰＭＯＳトランジスタＭＰ２６がそれぞれインバータ回路を構成して直列に接続され、入力信号ＩＮａを遅延して出力信号ＯＵＴａとして出力するディレイ回路を構成する。なお、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２３、ＭＮ２５のそれぞれのソースは、ＮＭＯＳトランジスタＭＮ１を介して接地され、ＮＭＯＳトランジスタＭＮ２２、ＭＮ２４、ＭＮ２６のそれぞれのソースは、直接接地される。また、ＰＭＯＳトランジスタＭＰ２２、ＭＰ２４、ＭＰ２６のそれぞれのソースは、ＰＭＯＳトランジスタＭＰ１を介してＶｘに接続され、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２３、ＭＰ２５のそれぞれのソースは、直接Ｖｘに接続される。
【００２７】
なお、機能回路１３ａは、ディレイ回路以外にも適用可能であり、例えばロウアドレスをデコードするロウデコーダや、ロウアドレスにより指定されたメモリセルからのデータを増幅するセンスアンプ回路を活性化するためのセンスアンプイネーブル回路などが挙げられる。
【００２８】
次に、図１〜図３の回路動作について説明する。図４は、本発明の第１の実施例に係る半導体装置の各部のタイミングチャートである。内部コマンド信号ＩＣＭＤの内の一つであるＡＣＴ信号がＬレベル（ＧＮＤレベル）の場合であって、且つ他の所定の内部コマンド信号ＩＣＭＤ（図２参照）もＬレベルのときは、ＤＲＡＭが外部からのアクセスを待つ状態になる。このとき、制御信号ＣＯＮＴ１はＨレベル（ＶＤＤ１レベル）、制御信号ＣＯＮＴ２はＬレベル（ＧＮＤレベル）である。したがって、図１のＰＭＯＳトランジスタＭＰ１、ＭＰ２及びＮＭＯＳトランジスタＭＮ１、ＭＮ２は、いずれも非導通状態となり、仮に入力信号ＩＮａがタイミングｔ１でＬレベルからＨレベルへ遷移しても出力信号ＯＵＴａには反映されない。つまり機能回路１３ａが機能しないスタンバイ状態となる。ここで、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートには、ＶＤＤ１（１．８［Ｖ］）が供給されているため、ＶＤＤ２（１．２［Ｖ］）が供給されるよりも相対的にＰＭＯＳトランジスタＭＰ１のサブスレッショルドリークを抑えることが可能となる。
【００２９】
次にタイミングｔ２でＡＣＴ信号がＨレベルになると、ＰＭＯＳトランジスタＭＰ１、ＭＰ２及びＮＭＯＳトランジスタＭＮ１、ＭＮ２は、いずれも導通状態となる。したがって、機能回路１３ａは動作状態となり、入力信号ＩＮａがタイミングｔ３でＬレベルからＨレベルへ遷移すれば、これに応じて出力信号ＯＵＴａはＬレベルからＨレベルへ遷移する。なお、ここで、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートには、ＶＤＤ２（１．２［Ｖ］）が供給される。ＶＤＤ１（１．８［Ｖ］）を供給してしまうと、ＮＭＯＳトランジスタのＶｇｓが大きく（１．８［Ｖ］）となってしまい、トランジスタのゲート酸化膜が破壊される虞があるため、ＶＤＤ２を供給する。
【００３０】
以上のように、ＶＤＤ１の電位レベルを振幅とする信号をＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに供給し、ＶＤＤ２の電位レベルを振幅とする信号をＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに供給することで、サブスレッショルドリークを低減しつつ、ゲート酸化膜の破壊も防止することが可能となる。
【００３１】
図５は、機能回路の他の駆動方法を示す回路図である。図５において、図３と同一の符号は、同一物を示し、その説明を省略する。図３のＰＭＯＳトランジスタＭＰ１の替わりにＮＭＯＳトランジスタＭＮ３１とし、制御信号ＣＯＮＴ１をインバータ回路ＩＮＶ１を介し論理反転してＮＭＯＳトランジスタＭＮ３１のゲートに与える。このような構成において、例えば、内部電圧Ｖｘ＝１．２［Ｖ］、ＮＭＯＳトランジスタの閾値電圧Ｖｔ＝０．３［Ｖ］とすると、実質的にＶＤＤ１＞１．５［Ｖ］の条件下において、電圧降下なくＶｘを機能回路１３ａに供給することが可能である。この場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの電流特性を考慮するならば、ＮＭＯＳトランジスタの面積の方が小さいのでチップ面積を削減することができる。
【００３２】
図６は、内部電圧Ｖｘの発生回路を示す回路図である。Ｖｘ発生回路は、パワーダウン制御回路２１、負電位発生回路２２、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２を備える。パワーダウン制御回路２１は、内部コマンド信号ＩＣＭＤ、電源ＶＤＤ１、負の電源ＶＫＫを入力し、ＶＤＤ１・ＶＫＫ間の振幅の制御信号をＰＭＯＳトランジスタＭＰ３１のゲートに供給し、ＶＤＤ１・ＧＮＤ間の振幅の制御信号をＰＭＯＳトランジスタＭＰ３２のゲートに供給する。ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２は、ＶＤＤ２をＶｘとして出力するか否かを制御する。負電位発生回路２２は、チャージポンプなどで構成され、Ｖｘから負の電源ＶＫＫを発生する。
【００３３】
このような構成のＶｘ発生回路において、まず内部コマンド信号ＩＣＭＤがパワーダウン（ディープパワーダウン）を示しているときは、負電位発生回路２２は動作せず、パワーダウン制御回路２１はＶｘを発生させない。すなわち、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のゲート電極にはいずれもＶＤＤ１の電位が供給される状態とする。
【００３４】
次に内部コマンド信号ＩＣＭＤがパワーダウン以外を示す場合には、負電位発生回路２２が動作し、パワーダウン制御回路２１は、Ｖｘを発生させる制御を行う。つまりＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のゲートの電位は、それぞれＶＫＫ、ＧＮＤとなる。ここでＰＭＯＳトランジスタＭＰ３１のゲートの電位をＶＫＫとするのは、ＰＭＯＳトランジスタＭＰ３１のゲート・ソース間電圧Ｖｇｓを大きくすることでＰＭＯＳトランジスタＭＰ３１の電圧発生能力を高くするためである（ＰＭＯＳ２のオン電流は、ゲートがＧＮＤになる場合に比べて増加する）。
【００３５】
一方、ＤＲＡＭの電源投入時（パワーダウンからの復帰等）において、Ｖｘは、所定の電位に至らない状態にある。更にＶｘは、負電位発生回路２２において用いられているため、Ｖｘが供給されないとＶＫＫも発生されなくなってしまう。そこで、ゲートにＧＮＤが供給されるＰＭＯＳトランジスタＭＰ３２を備え、ＰＭＯＳトランジスタＭＰ３２によってＶｘを発生させて負電位発生回路２２に供給する。これによってＤＲＡＭの電源投入時にも早期にＶＫＫが発生する構成としている。ＰＭＯＳトランジスタＭＰ３２は、基本的に負電位発生回路２２にＶｘを供給できれば良いので、ＰＭＯＳトランジスタＭＰ３１のサイズよりも小さいサイズで充分である。
【００３６】
さらに、図６において、負電位発生回路２２は、パワーダウン時に発生されないＶｘを電源としていることから、ＶＤＤ１又はＶＤＤ２を電源とした場合と比べてパワーダウン時の負電位発生回路２２における電流消費を低減出来る効果がある。
【００３７】
なお、図６において、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のドレインは、互いに接続されているが、これらは図７に示すように分離しても良い。図７の回路によれば、ＰＭＯＳトランジスタＭＰ３１が負電位発生回路２２に負電位発生回路２２用のＶｘのみを供給することで、負荷となる容量を小さく抑えることができる。したがって、負電位発生回路２２に供給されるＶｘの立ち上がりを早めることができる。
【００３８】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３９】
１１  コマンドデコーダ
１２  電源制御回路
１３ａ、１３ｂ  機能回路
２１  パワーダウン制御回路
２２  負電位発生回路
ＣＭＤ  コマンド信号
ＣＯＮＴ１、ＣＯＮＴ２  制御信号
ＩＣＭＤ  内部コマンド信号
ＩＮａ、ＩＮｂ  入力信号
ＩＮＶ１  インバータ回路
ＭＮ１、ＭＮ２、ＭＮ１１〜ＭＮ１６、ＭＮ２１〜ＭＮ２６、ＭＮ３１  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ１１〜ＭＰ１６、ＭＰ２１〜ＭＰ２６、ＭＰ３１、ＭＰ３２  ＰＭＯＳトランジスタ
ＯＵＴａ、ＯＵＴｂ  出力信号
ＯＲ１  ＯＲ回路
ＶＤＤ１、ＶＤＤ２  外部端子
ＶＫＫ  負電位（負の電源）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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