(57)【要約】【課題】寄生抵抗の低減に対して有利な半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板１１と、前記半導体基板上にゲート絶縁膜１２を介して設けられるゲート電極１３と、前記半導体基板中に前記ゲート電極を挟むように隔離して設けられるエクステンション領域ＬＤＤと、前記エクステンション領域の両側を挟むように前記半導体基板中に設けられ、前記半導体基板とは異なる格子定数有し、前記半導体基板に歪みを付与する歪み付与層２２と、前記エクステンション領域の両側の前記半導体基板中に前記ゲート電極を挟むように隔離して設けられるソース／ドレインＳ／Ｄと、前記ソース／ドレイン上に設けられるシリサイド層ＳＳ／Ｄとを具備し、前記歪み付与層と前記半導体基板との界面Si-Siは、少なくとも前記シリサイド層の底面の一部に一致する。【選択図】      図９
2010067713.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して設けられるゲート電極と、
前記半導体基板中に前記ゲート電極を挟むように隔離して設けられるエクステンション領域と、
前記エクステンション領域の両側を挟むように前記半導体基板中に設けられ、前記半導体基板とは異なる格子定数有し、前記半導体基板との界面に歪みを付与する歪み付与層と、
前記エクステンション領域の両側の前記半導体基板中に前記ゲート電極を挟むように隔離して設けられるソース／ドレインと、
前記ソース／ドレイン上に設けられるシリサイド層とを具備し、
前記歪み付与層と前記半導体基板との界面は、少なくとも前記シリサイド層の底面の一部に一致すること
を特徴とする半導体装置。
【請求項２】
前記シリサイド層と前記歪み付与層との界面に、前記ソース／ドレインの不純物が偏析すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極上に設けられるゲートシリサイド層を更に具備し、前記ゲートシリサイド層は、ＮｉＳｉを含み、
前記シリサイド層は、ＮｉＳｉＧｅ、またはＮｉＳｉＣを含み、
前記歪み付与層は、ＳｉＧｅ、またはＳｉＣを含むこと
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記歪み付与層は、前記半導体基板と異なる面方位を有する半導体基板であるか、
前記半導体基板と同じ面方位を有し前記半導体基板より回転されて前記半導体基板上に貼り付けられた半導体基板であること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板中に前記ゲート電極を挟むように隔離してエクステンション領域を形成する工程と、
前記ゲート電極の側壁上にスペーサを形成する工程と、
前記ゲート電極および前記スペーサをマスクとして前記半導体基板をエッチングし、前記エクステンション領域の両側を挟む前記半導体基板中に、溝を形成する工程と、
前記溝内を埋め込むように歪み付与層を形成する工程と、
前記エクステンション領域の両側を挟み、前記歪み付与層より深い位置に、ソース／ドレインを形成する工程と、
前記ゲート電極および前記歪み付与層と金属とを高融点金属反応させ、前記ゲート電極上にゲートシリサイド層を形成し、前記歪み付与層と前記半導体基板との界面と底面の一部とが少なくとも一致するソース／ドレインシリサイド層を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの高性能化の実現には、寄生抵抗の低減は必須である。例えば、トランジスタの寄生抵抗の成分のひとつに、シリサイド／シリコン界面抵抗がある。この界面抵抗は、シリサイド材料とシリコンのショットキーバリア高さ（ΦＢ）に依存し、シリサイドとシリコンの界面不純物濃度（ＮＤ）に反比例する。そのため、デバイスのスケーリングに伴い、ショットキーバリア高さの低減、もしくは界面不純物の高濃度化が必要となる。
【０００３】
界面抵抗を低減する一案として、シリサイド材料を変えることによりショットキーバリア高さを低減すればよいとも思われる。しかしながら、シリサイド材料によってはその材料自体のシート抵抗が高かったり、熱的に不安定な場合がある等、デバイス的にメリットを見出すのは単純ではない。従って、界面不純物の高濃度化を改善するプロセス的なアプローチは技術的に困難である。
【０００４】
上記のように、従来の半導体装置およびその製造方法では、寄生抵抗の低減に対して不利である、という問題があった。
【非特許文献１】H. Yin et al., "Scalability of Direct Silicon Bonded (DSB) Technology for 32nm Node and Beyond", VLSI Tech. Dig., pp. 222-223, 2007
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、寄生抵抗の低減に対して有利である半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様によれば、半導体基板と、前記半導体基板上にゲート絶縁膜を介して設けられるゲート電極と、前記半導体基板中に前記ゲート電極を挟むように隔離して設けられるエクステンション領域と、前記エクステンション領域の両側を挟むように前記半導体基板中に設けられ、前記半導体基板とは異なる格子定数有し、前記半導体基板との界面に歪みを付与する歪み付与層と、前記エクステンション領域の両側の前記半導体基板中に前記ゲート電極を挟むように隔離して設けられるソース／ドレインと、前記ソース／ドレイン上に設けられるシリサイド層とを具備し、前記歪み付与層と前記半導体基板との界面は、少なくとも前記シリサイド層の底面の一部に一致する半導体装置を提供できる。
【０００７】
この発明の一態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板中に前記ゲート電極を挟むように隔離してエクステンション領域を形成する工程と、前記ゲート電極の側壁上にスペーサを形成する工程と、前記ゲート電極および前記スペーサをマスクとして前記半導体基板をエッチングし、前記エクステンション領域の両側を挟む前記半導体基板中に、溝を形成する工程と、前記溝内を埋め込むように歪み付与層を形成する工程と、前記エクステンション領域の両側を挟み、前記歪み付与層より深い位置に、ソース／ドレインを形成する工程と、前記ゲート電極および前記歪み付与層と金属とを高融点金属反応させ、前記ゲート電極上にゲートシリサイド層を形成し、前記歪み付与層と前記半導体基板との界面と底面の一部とが少なくとも一致するソース／ドレインシリサイド層を形成する工程とを具備する半導体装置の製造方法を提供できる。
【発明の効果】
【０００８】
この発明によれば、寄生抵抗の低減に対して有利な半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１０】
［第１実施形態（面方位の違うSi-subを貼り合わせる一例）］  
１．半導体装置の構成例  
まず、図１を用いて、この発明の第１実施形態に係る半導体装置の構成例について説明する。ここでは、ゲート絶縁型電界効果トランジスタＴｒ０を一例に挙げて、以下説明する。
【００１１】
図示するように、トランジスタＴｒ０は、素子分離領域に埋め込み形成される素子分離絶縁膜ＳＴＩ（Shallow Trench Isolation）により区画された素子領域に配置される。
【００１２】
トランジスタＴｒ０は、半導体基板１１−１、ゲート絶縁膜１２、ゲート電極１３、エクステンション領域ＬＤＤ、ソース／ドレイン（Ｓ／Ｄ）と、シリサイド層ＳＳ／Ｄ、ＳＧ、スペーサ１５−１、１５−２、および半導体基板１１−２を備える。
【００１３】
半導体基板（(100)Sｉ）１１−１は、本例の場合、（１００）面方位のシリコン基板（Si-sub）である。
【００１４】
ゲート絶縁膜１２は、半導体基板１１−２上に設けられ、例えば、シリコン酸化膜（ＳｉＯ２）により形成される。
【００１５】
ゲート電極１３は、ゲート絶縁膜１２を介して設けられ、例えば、ポリシリコン等により形成される。
【００１６】
エクステンション領域ＬＤＤ（Lightly Doped Drain）は、半導体基板１１−２中にゲート電極１３を挟むように隔離して設けられる。エクステンション領域ＬＤＤは、例えば、ボロン（Ｂ）等の不純物が導入されることにより形成される。
【００１７】
ソース／ドレイン（Ｓ／Ｄ）は、エクステンション領域ＬＤＤの両側の半導体基板１１−１、１１−２中にゲート電極１３を挟むように隔離して設けられる。ソース／ドレイン（Ｓ／Ｄ）は、例えば、ボロン（Ｂ）等の不純物が導入されることにより形成される。
【００１８】
シリサイド層（ソース／ドレインシリサイド層）ＳＳ／Ｄは、ソース／ドレイン（Ｓ／Ｄ）上に設けられ、本例の場合、例えば、ニッケルシリコン（ＮｉＳｉ）等を含んで形成される。シリサイド層ＳＳ／Ｄの膜厚Ｄｓは、半導体基板１１−２の膜厚と同等であることが望ましい。具体的には、シリサイド層ＳＳ／Ｄの膜厚Ｄｓは、トランジスタＴｒ０のスケーリングを考慮して、例えば、２０ｎｍ程度以上から３０ｎｍ程度以下であることが望ましい。シリサイド層ＳＳ／Ｄは、本例の場合に限らず、例えば、コバルトシリサイド、イリジウムシリサイド、プラチナシリサイド、及びパラジウムシリサイド等のいずれかを含んでも良い。
【００１９】
シリサイド層（ゲートシリサイド層）ＳＧは、ゲート電極１３上に設けられ、例えば、ニッケルシリコン（ＮｉＳｉ）等を含んで形成される。シリサイド層ＳＧは、本例の場合に限らず、例えば、コバルトシリサイド、イリジウムシリサイド、プラチナシリサイド、及びパラジウムシリサイド等のいずれかを含んでも良い。
【００２０】
スペーサ１５−１、１５−２は、ゲート電極１３の側壁上に沿って順次設けられ、例えば、シリコン酸化膜（ＳｉＯ２）等により形成される。
【００２１】
半導体基板（(110)Sｉ）１１−２は、半導体基板（(100)Sｉ）１１−１と異なる（１１０）面方位のシリコン基板（Si-sub）を有することにより、異なる格子定数有し、半導体基板１１−１との界面に歪みを付与する歪み付与層２２として働く。
【００２２】
歪み付与層２２は、本例の場合、半導体基板（（１００）Ｓｉ）１１−１上に直接貼り合わされた半導体基板（ＤＳＢ: Direct Silicon bonded substrate）であって、面方位が異なるため格子定数が異なる半導体基板（（１１０）Ｓｉ）１１−２である。このように、貼り合わされた基板１１−１、１１−２は、面方位が互いに異なるため、互いに格子定数が相違する。そのため、詳細は後述するが、貼り合わされた半導体基板１１−１、１１−２界面Si-Siで、格子ミスマッチが生じ、この界面部分でソース／ドレインＳ／Ｄ中の不純物（本例では、ボロン（Ｂ）等）が偏析し、不純物濃度が増大する。これは、格子ミスマッチによりダングリングボンドが発生し、半導体基板１１−２が、貼り合わされた他方の半導体基板１１−１との界面Si-Siに対して、一種の歪み（応力）を与えるため、その界面に不純物が偏析しやすくなり、界面部分において不純物濃度が高くなると考えられる。
【００２３】
そこで、本例では、歪み付与層２２と半導体基板１１−１との界面Si-Siを、少なくともシリサイド層ＳＳ／Ｄの底面の一部に一致させる。格子ミスマッチによる不純物の偏析の位置を、シリサイド層ＳＳ／Ｄの底面の位置に一致させることにより、シリサイド層ＳＳ／Ｄと半導体基板１１−２との界面抵抗の低減に利用する。これは、後述する式（１）に示すように、シリサイド層ＳＳ／Ｄとシリコン基板１１−２との界面抵抗は、その界面の不純物濃度（ＮＤ）に反比例するからである。
【００２４】
そのため、上記のように、本例に係るシリサイド層ＳＳ／Ｄの膜厚Ｄｓは、歪み付与層２２の膜厚と同等であることが望ましい。より具体的には、シリサイド層ＳＳ／Ｄの膜厚Ｄｓは、トランジスタのスケーリング等を考慮し、２０ｎｍ程度以上３０ｎｍ程度以下であることが望ましい。
【００２５】
上記のように、本例に係るトランジスタＴｒ０の構成によれば、シリサイド層ＳＳ／Ｄと半導体基板１１−２との界面抵抗を低減できるため、寄生抵抗の低減に対して有利である。
【００２６】
２．寄生抵抗について  
次に、図２乃至図４を用いて、寄生抵抗について詳細に説明する。  
図示するように、トランジスタＴｒ０の寄生抵抗の成分のひとつに、シリサイド層ＳＳ／Ｄと半導体基板（Si-sub）１１−２との界面抵抗ρｃがある。この界面抵抗ρｃは、下記の式（１）のように表される。即ち、
ρｃ∝ ｅｘｐ（ΦＢ／（ＮＤ）１／２）  ・・・  式（１）
ここで、ＮＤ：シリサイド層ＳＳ／Ｄと半導体基板１１−２との界面の不純物濃度、ΦＢ：シリサイド材料とシリコンのショットキーバリア高さ（schttoky barrier height）である。
【００２７】
式（１）に表されるように、界面抵抗ρｃは、シリサイド材料とシリコンのショットキーバリア高さΦＢに比例する一方、シリサイド層ＳＳ／Ｄと半導体基板１１−２との界面の不純物濃度ＮＤには反比例することが分かる。
【００２８】
界面抵抗ρｃの界面不純物濃度依存性ついて  
次に、図３を用いて、界面抵抗ρｃの界面不純物濃度依存性ついて説明する。ショットキーバリア高さΦＢ（ｅＶ）と界面抵抗ρｃ（Silicide/Si Contact Resisitance）（ｏｈｍ・μｍ２）との関係は、図３のように示される。ここでは、界面不純物濃度が４つの場合、４．５×１０２０，７．０×１０２０，８．０×１０２０，および１．０×１０２１、について図示している。
【００２９】
図示するように、トランジスタＴｒ０等のデバイスのスケーリングに伴い、界面抵抗ρｃを低減する必要があること（現状のρｃ＞３２ｎｍ nodeのρｃ32＞２２ｎｍ nodeのρｃ22）が分かる。
【００３０】
そのためには、トランジスタＴｒ０等のデバイスのスケーリングに伴い、式（１）に示すように、界面不純物濃度ＮＤを高濃度化するか、もしくはショットキーバリア高さΦＢを低減するかのいずれかが必要となる。
【００３１】
ショットキーバリア高さΦＢについて  
そこで、図４を用いて、ショットキーバリア高さΦＢを低減することについて、説明する。
【００３２】
図示するように、例えば、ｎ型ＭＯＳトランジスタ（nMOS）の場合、ＥｒＳｉのショットキーバリア高さΦＢnは、０．２８ｅＶ程度である。例えば、ｐ型ＭＯＳトランジスタ（pMOS）の場合、ＰｔＳｉのショットキーバリア高さΦＢpは、０．２０〜０．２４ｅＶ程度、Ｐｄ２Ｓｉのショットキーバリア高さΦＢpは、０．３５ｅＶ程度である。尚、本例に係るＮｉＳｉのショットキーバリア高さΦＢは、例えば、０．６７ｅＶ程度である。
【００３３】
上記のように、ｎ型、ｐ型ＭＯＳトランジスタのいずれの場合であっても、ショットキーバリア高さΦＢは、それほど変わらないことが分かる。そのため、シリサイド材料を変えることにより、界面抵抗ρｃを低減することは困難である。また、シリサイド材料によっては、その材料自体のシート抵抗が高かったり、熱的に不安定な場合がある等、デバイス的にメリットを見出すのは単純ではない。
【００３４】
このように、界面抵抗ρｃを低減するために、ショットキーバリア高さΦＢを低減するアプローチは、技術的に困難である。
【００３５】
そこで、界面抵抗ρｃを低減するために、界面不純物濃度ＮＤを高濃度化し増大させるアプローチについて、以下説明する。
【００３６】
３．格子ミスマッチによる不純物偏析について  
次に、図５乃至図７を用いて、本例に係る半導体装置の格子ミスマッチによる不純物偏析について説明する。格子ミスマッチによる不純物偏析は、上記界面抵抗ρｃを低減するために、界面不純物濃度ＮＤを高濃度化し増大させるためのものである。
【００３７】
図５（ａ）、（ｂ）は、半導体基板（(100)Si）１１−１上に、面方位の異なる半導体基板（(110)Si）１１−２を直接貼り合わせた基板１１−２（ＤＳＢ: Direct Silicon bonded substrate）を用いて形成したp型トランジスタのＴＥＭ写真である。
【００３８】
図示するように、図５（ａ）に示す半導体基板１１−１、１１−２の貼り合わせ界面Si-Si(a)は、図５（ｂ）に示す半導体基板１１−１、１１−２の貼り合わせ界面Si-Si(b)よりも深い。
【００３９】
深さと不純物濃度との関係  
上記貼り合わせ界面Si-Si(a)、Si-Si(b)と不純物濃度（本例では、ボロン（Ｂ）濃度）との関係は、図６のように示される。ここでは、ソース／ドレイン（Ｓ／Ｄ）部分のボロンの深さ方向の不純物分布が示されている。
【００４０】
図示するように、本例に係る構成の(100)Si基板１１−１上に(110)Si基板１１−２を直接貼り合わせた場合、異なる面方位間の格子ミスマッチによるダングリングボンドの発生で、その界面に不純物が偏析しやすくなり、貼り合わせ界面部分の深さSi-Si(a)、Si-Si(b)において、不純物濃度が高くなる現象が見られることが分かる。
【００４１】
例えば、貼り合わせ界面Si-Si(a)では、他の深さに比べてボロンが偏析し、不純物濃度が１Ｅ＋１８程度と高くなる。例えば、貼り合わせ界面Si-Si(b)では、他の深さに比べてボロンが偏析し、不純物濃度が１Ｅ＋１９程度と高くなる。
【００４２】
そのため、この界面Si-Si(a)、Si-Si(b)では、不純物濃度ＮＤを高濃度化し増大させることができることが分かる。そこで、界面抵抗ρｃを低減するためには、歪み付与層２２と半導体基板１１−１との界面Si-Si(a)、Si-Si(b)を、少なくともシリサイド層ＳＳ／Ｄの底面の一部に一致させるよう制御にすることが必要である。
【００４３】
格子ミスマッチによる不純物濃度制御について  
次に、図７（ａ）、（ｂ）を用いて、貼り合せ界面の位置に発生する格子ミスマッチによる不純物濃度制御について、説明する。
【００４４】
図７（ａ）では、歪み付与層２２と半導体基板１１−１との貼り合わせ界面Si-Si(a)は、シリサイド層ＳＳ／Ｄの底面の一部とは一致していない。そのため、貼り合わせ界面Si-Si(a)に発生する格子ミスマッチによる不純物濃度の偏析が、シリサイド層ＳＳ／Ｄ底面に一致せず、界面抵抗ρｃの低減に寄与しない。
【００４５】
一方、図７（ｂ）では、歪み付与層２２と半導体基板１１−１との貼り合わせ界面Si-Si(b)は、少なくともシリサイド層ＳＳ／Ｄの底面の一部と一致している。そのため、貼り合わせ界面Si-Si(b)に発生する格子ミスマッチによる不純物濃度の偏析が、シリサイド層ＳＳ／Ｄ底面の少なくとも一部に一致し、界面抵抗ρｃの低減に寄与することができる。その結果、式（１）に示すように、界面の不純物濃度（ＮＤ）を高濃度化し増大させることができるため、界面抵抗ρｃを低減することができる。
【００４６】
このように、本例に係る構成によれば、格子ミスマッチによる不純物の偏析の位置を、シリサイド層ＳＳ／Ｄの底面の位置に一致させ、界面抵抗ρｃを低減することに利用することができる。
【００４７】
４．製造方法について  
次に、第１実施形態に係る半導体装置の製造方法について説明する。  
製造方法に関しては、図示は省略するが、まず、面方位が（１００）面の半導体基板（(100)Si）１１−１の表面上に、面方位が異なる（１１０）面の半導体基板（(110)Si）１１−２を直接貼り付け、互いに面方が異なる半導体基板（ＤＳＢ: Direct Silicon bonded substrate)を形成する。
【００４８】
この工程の際、半導体基板（(110)Si）１１−２の厚さを、後に形成されるソース／ドレインのシリサイド層の膜厚と同等程度に形成する。具体的には、貼り合わせ界面の厚さは、製造するトランジスタのスケーリング等を考慮し、２０ｎｍ程度以上３０ｎｍ程度以下であることが望ましい。
【００４９】
続いて、必要に応じ、半導体基板（(110)Si）１１−２の厚さを、後に形成されるソース／ドレインのシリサイド層の膜厚と同等程度となるように、半導体基板（(110)Si）１１−２を、例えば、熱酸化によるウェットエッチング法を用いて、薄膜化しても良い。半導体基板（(110)Si）１１−２の厚さは、例えば、１０ｎｍ程度まで薄膜化することが可能である。
【００５０】
続いて、半導体基板１１−１、１１−２の表面上の素子分離領域にシリコン酸化膜等を埋め込み形成し、素子分離絶縁膜ＳＴＩを形成する。
【００５１】
続いて、直接貼り付けたシリコン基板（(110)Si）１１−２上に、例えば、熱酸化等によりゲート絶縁膜１２を形成する。続いて、ゲート絶縁膜１２上に、例えば、ポリシリコン層等を形成し、ゲート電極１３を形成する。
【００５２】
続いて、ゲート電極１３をマスクとして、半導体基板１１−２中に、例えば、イオン注入法等を用いてボロン（Ｂ）等の不純物を導入し熱拡散させることで、エクステンション領域ＬＤＤを形成する。
【００５３】
続いて、ゲート電極１３の側壁に、シリコン酸化膜等を自己整合的に形成し、スペーサ１５−１、１５−２を形成する。
【００５４】
続いて、ゲート電極１３、スペーサ１５−１、１５−２をマスクとして、半導体基板１１−１．１１−２中に、例えば、イオン注入法等を用いてボロン（Ｂ）等の不純物を導入し熱拡散させることで、ソース／ドレイン（Ｓ／Ｄ）を形成する。この工程の際、導入された不純物は、貼り合わせ界面Si-Siにおいて、異なる面方位間の格子ミスマッチによるダングリングボンドの発生により偏析し不純物濃度が増大する。
【００５５】
続いて、サリサイドプロセスにより、ゲート電極１３およびソース／ドレイン（Ｓ／Ｄ）と、例えば、ニッケル（Ｎｉ）等の高融点金属とを反応させることにより、ニッケルシリコン（ＮｉＳｉ）を含む、ゲートシリサイド層ＳＧおよびソース／ドレインシリサイド層ＳＳ／Ｄを形成する。
【００５６】
この工程の際、半導体基板（(110)Si）１１−２の貼り合わせ界面の厚さがシリサイド層の膜厚ＳＳ／Ｄと同等程度に形成されているため、半導体基板１１−２との界面の位置Ｄｓとシリサイド層ＳＳ／Ｄの膜厚の位置とが一致するように形成される。その結果、格子ミスマッチによる不純物の偏析の位置を、シリサイド層の膜厚の位置に一致させることができ、界面抵抗ρｃを低減することができる。  
以上の工程により、図１に示す半導体装置を製造する。  
尚、歪み付与層２２と半導体基板１１−１との貼り合わせ界面Si-Siを、シリサイド層ＳＳ／Ｄの底面の一部と一致させる製造方法は、歪み付与層２２の膜厚を制御する上記の工程に限られるものではない。例えば、シリサイド層ＳＳ／Ｄを形成する工程において、サリサイドプロセスの高融点金属との反応時間を長くする等の条件を選択してシリサイド層ＳＳ／Ｄの膜厚を制御することにより、貼り合わせ界面Si-Siを、シリサイド層ＳＳ／Ｄの底面の一部と一致させることも可能である。
【００５７】
５．効果  
第１実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記（１）乃至（２）の効果が得られる。
【００５８】
（１）寄生抵抗の低減に対して有利である。  
上記のように、本例に係る半導体装置は、半導体基板（(100)Sｉ）１１−１と異なる（１１０）面方位のシリコン基板（Si-sub）を有することにより、異なる格子定数有し、半導体基板１１−１に歪みを付与する歪み付与層２２として働く半導体基板（(110)Sｉ）１１−２を備える。さらに、歪み付与層２２と半導体基板１１−１との界面Si-Siは、少なくともシリサイド層ＳＳ／Ｄの底面の一部に一致している。
【００５９】
そのため、格子ミスマッチによる不純物の偏析の位置を、シリサイド層ＳＳ／Ｄの底面の位置に一致させることにより、シリサイド層ＳＳ／Ｄと半導体基板１１−２との界面抵抗の低減に利用することができる。これは、上記式（１）に示したように、シリサイド層ＳＳ／Ｄとシリコン基板１１−２との界面抵抗は、その界面の不純物濃度（ＮＤ）に反比例するからである。
【００６０】
また、その結果として、本例に係るシリサイド層ＳＳ／Ｄの膜厚Ｄｓは、歪み付与層２２の膜厚と同等であるように構成されることが望ましい。より具体的には、シリサイド層ＳＳ／Ｄの膜厚Ｄｓは、トランジスタのスケーリング等を考慮し、２０ｎｍ程度以上３０ｎｍ程度以下であることが望ましい。
【００６１】
上記のように、本例に係るトランジスタＴｒ０の構成によれば、シリサイド層ＳＳ／Ｄと半導体基板１１−２との界面抵抗を低減できるため、寄生抵抗の低減に対して有利である。
【００６２】
また、寄生抵抗を低減できるため、高速動作に対して有利であるというメリットもある。
【００６３】
（２）微細化に対して有利である。  
ここで、トランジスタの高性能化の実現には、寄生抵抗の低減が必須である。
【００６４】
例えば、上記図３に示したように、トランジスタＴｒ０等のデバイスのスケーリングに伴い、界面抵抗ρｃを低減する必要がある（現状のρｃ＞３２ｎｍ nodeのρｃ32＞２２ｎｍ nodeのρｃ22）。
【００６５】
本例に係る構成によれば、上記（１）に説明したように、界面抵抗を低減できるため、寄生抵抗の低減に対して有利である。トランジスタＴｒ０等のデバイスのスケーリングに伴い必要となる寄生抵抗を低減できる点で、微細化に対して有利である。
【００６６】
また、本例では、シリサイド材料を変えずに、界面抵抗ρｃを低減できる。そのため、シリサイド材料によって、その材料自体のシート抵抗が高くなったり、熱的に不安定となったりする場合等がない点で、デバイス的にメリットがある。
【００６７】
［変形例（面方位のその他の一例）］
次に、変形例に係る半導体装置およびその製造方法について、図８を用いて説明する。この変形例は、半導体装置の面方位のその他の一例に関するものである。この説明において、上記第１実施形態と重複する部分の詳細な説明を省略する。
【００６８】
図示するように、本例に係るトランジスタＴｒ１は、歪み付与層２２として、半導体基板（(110)Sｉ）１１−１上に貼り付けられ、半導体基板（(110)Sｉ）１１−１と異なる（１００）面方位のシリコン基板（(100)Sｉ）１１−２を適用する点で、上記第１実施形態と相違する。この歪み付与層２２により、異なる格子定数有し、半導体基板１１−１との界面Si-Siに歪みを付与する。
【００６９】
製造方法等のその他は、上記第１実施形態と同様であるため、その詳細な説明を省略する。
【００７０】
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じ、本例のような構成を適用することが可能である。
【００７１】
［第２実施形態（歪み付与層としてＳｉＧｅを埋め込む一例）］  
次に、第２実施形態に係る半導体装置およびその製造方法について、図９乃至図１７を用いて説明する。この実施形態は、歪み付与層としてＳｉＧｅを埋め込む一例に関するものである。この説明において、上記第１実施形態と重複する部分の詳細な説明を省略する。
【００７２】
６．構成例  
まず、図９用いて、第２実施形態に係る半導体装置の構成例について説明する。ここでは、ゲート絶縁型電界効果トランジスタＴｒ２を一例に挙げて、以下説明する。
【００７３】
図示するように、トランジスタＴｒ２は、歪み付与層２２として、エクステンション領域ＬＤＤの両側を挟むように半導体基板１１中に設けられ、半導体基板１１とは異なる格子定数有し、半導体基板に歪みを付与する歪み付与層として働くシリコンゲルマ層（ＳｉＧｅ）を備える点で、上記第１実施形態と相違する。
【００７４】
そのため、歪み付与層２２と半導体基板１１との界面Si-SiGeは、少なくともシリサイド層ＳＳ／Ｄの底面の一部に一致する。
【００７５】
シリサイド層ＳＳ／Ｄは、歪み付与層（ＳｉＧｅ）と高融点金属反応するため、ニッケルシリコンゲルマ（ＮｉＳｉＧｅ）を含む点で、上記第１実施形態と相違する。
【００７６】
また、ゲート電極１３上、スペーサ１５−１、１５−２上、ソース／ドレインＳ／Ｄ上に、ライナー膜２３が設けられる。トランジスタＴｒ２上を覆うように、層間絶縁膜２０−１、２０−２が設けられる。ソース／ドレインＳ／Ｄ上に、コンタクト配線２５、２６が設けられる。
【００７７】
界面Si-SiGeと一致する上記シリサイド層ＳＳ／Ｄの底面の一部は、寄生抵抗の低減の観点から、コンタクト配線２５の下方に対応するシリサイド層ＳＳ／Ｄの底面の一部であることが望ましい。
【００７８】
６．製造方法  
次に、図１０乃至図１７を用いて、第２実施形態に係る半導体装置の製造方法について説明する。
【００７９】
まず、図１０に示すように、シリコン基板１１上に、例えば、熱酸化法によりシリコン酸化膜（ＳｉＯ２）３１を形成する。続いて、シリコン酸化膜３１上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等により、ポリシリコン層（poly-Si）３２を形成する。続いて、ポリシリコン層３２上に、例えば、ＣＶＤ法等を用いて、酸化膜（ＳｉＯ２）３３を形成する。
【００８０】
続いて、図１１に示すように、フォトリソグラフィー法を用いて、酸化膜３３をマスクとして、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングにより、ポリシリコン層およびシリコン酸化膜をパターンニングし、半導体基板１１上にゲート絶縁膜１２、ゲート電極１３を順次形成する。
【００８１】
続いて、図１２に示すように、酸化を行い、酸化膜（もしくは窒化膜）を、例えば、１０ｎｍ程度成膜する。続いて、異方性エッチングを行い、上記酸化膜をエッチングし、ゲート電極１３側壁上に、自己整合的に残存させ、スペーサ１５−１を形成する。
【００８２】
続いて、図１３に示すように、ゲート電極１３およびスペーサ１５−１をマスクとして用い、例えば、イオン注入法等によりボロン（Ｂ）の不純物を半導体基板１１中に導入し、熱拡散することで、ソース／ドレイン・エクステンション領域ＬＤＤを形成する。
【００８３】
続いて、図１４に示すように、シリコン窒化膜（ＳｉＮ）もしくはシリコン酸化膜を堆積したあと、異方性エッチングによりゲート電極１３の側壁に上記窒化膜もしくは酸化膜を自己整合的に残存させ、スペーサ１５−２を形成する。
【００８４】
続いて、ゲート電極１３およびスペーサ１５−１をマスクとした上記異方性エッチングを継続することにより、オーバーエッチングを行い、次の工程で埋め込まれる歪み付与層として働くＳｉＧｅと半導体基板１１−１との界面Si-SiGeが、少なくともシリサイド層の底面の一部に一致する深さにリセスし、溝３５を形成する。この溝３５の深さＤｓは、例えば、２０ｎｍ程度以上、３０ｎｍ程度以下である。
【００８５】
続いて、図１５に示すように、掘り込んだ上記溝３５内のシリコン基板１１上にのみ、例えば、シリコンゲルマ（ＳｉＧｅ）を選択エピタキシャル等にて成長させ、歪み付与層２２を形成する。
【００８６】
続いて、図１６に示すように、ゲート電極１３およびスペーサ１５−１、１５−２をマスクとして用い、例えば、イオン注入法等によりボロン（Ｂ）の不純物を歪み付与層２２中および半導体基板１１中に導入し、熱拡散することで、ソース／ドレイン（Ｓ／Ｄ）を形成する。
【００８７】
この工程の際、ソース／ドレインの不純物（例えば、ｎ型トランジスタではヒ素（Ａｓ），リン（Ｐ）、ｐ型トランジスタではボロン（Ｂ）等）は、シリコン基板１１とシリコンゲルマ（ＳｉＧｅ）層２２との間の格子ミスマッチにより、その界面Si-SiGeに偏析する。
【００８８】
続いて、図１７に示すように、ゲート電極上の酸化膜を、例えば、ウェットエッチング法等で除去する。続いて、サリサイドプロセスにより、ゲート電極１３および歪み付与層２２と、例えば、ニッケル（Ｎｉ）等の高融点金属とを反応させることにより、ニッケルシリコン（ＮｉＳｉ）を含む、ゲートシリサイド層ＳＧおよびソース／ドレインシリサイド層ＳＳ／Ｄを形成する。
【００８９】
この工程の際、歪み付与層（ＳｉＧｅ）２２と半導体基板１１との界面Si-SiGeは、少なくともシリサイド層ＳＳ／Ｄの底面の一部と一致するように形成される。
【００９０】
その後、図示は省略するが、形成した構造上に、コンタクト開口時のストッパーとなるシリコン窒化膜（ＳｉＮ）等を形成し、ライナー膜２３を形成する。続いて、ライナー膜２３上に、シリコン酸化膜等を形成し、層間絶縁膜２０−１、２０−２を形成する。続いて、層間絶縁膜２０−１、２０−１におけるソース／ドレイン（Ｓ／Ｄ）上に、コンタクトホール形成する。続いて、コンタクトホール中に、コンタクト配線２５、２６を形成し、図９に示す半導体装置を製造する。
【００９１】
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、本例によれば、下記（３）の効果が得られる。
【００９２】
（３）製造コストの低減に対して有利である。  
本例に係る半導体装置の構成およびその製造方法では、歪み付与層２２として、エクステンション領域ＬＤＤの両側を挟むように半導体基板１１中に設けられ、半導体基板１１とは異なる格子定数有し、半導体基板１１との界面Si-SiGeに歪みを付与する歪み付与層として働くシリコンゲルマ層（ＳｉＧｅ）を用いる。
【００９３】
そのため、上記第１実施形態のような、半導体基板（（１００）Ｓｉ）１１−１上に直接貼り合わされた半導体基板（ＤＳＢ: Direct Silicon bonded substrate）を用いる必要がない。また、歪み付与層２２を形成するために、溝３５中に半導体基板１１中にシリコンゲルマ（ＳｉＧｅ）を選択的に形成するだけでよい。
【００９４】
上記の点で、製造コストの低減に対して有利である。
【００９５】
［第３実施形態（歪み付与層のその他の一例）］  
次に、第３実施形態に係る半導体装置およびその製造方法について、図１８を用いて説明する。この実施形態は、歪み付与層２２のその他の一例に関するものである。この説明において、上記第１実施形態と重複する部分の詳細な説明を省略する。
【００９６】
図示するように、トランジスタＴｒ３は、歪み付与層２２として、エクステンション領域ＬＤＤの両側を挟むように半導体基板１１中に設けられ、半導体基板１１とは異なる格子定数有し、半導体基板１１との界面Si-SiCに歪みを付与する歪み付与層として働くシリコン炭素層（ＳｉＣ）を備える点で、上記第１実施形態と相違する。
【００９７】
歪み付与層２２と半導体基板１１との界面Si-SiCは、少なくともシリサイド層ＳＳ／Ｄの底面の一部に一致する。
【００９８】
また、シリサイド層ＳＳ／Ｄは、歪み付与層（ＳｉＣ）と高融点金属反応するため、ニッケルシリコン炭素（ＮｉＳｉＣ）を含む点で、上記第１実施形態と相違する。
【００９９】
製造方法に関しては、ソースドレインシリサイド層ＳＳ／Ｄとなる領域のシリコン基板１１を掘り込んだ溝３５に加工するまでは上記第２の実施形態と同様である。その後、掘り込んだ溝３５中に、シリコン炭素（Ｓｉ:Ｃ）を選択エピタキシャル成長させる点で相違する。以降の工程は、第２実施形態と同様である。
【０１００】
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じて、本例に係る構成およびその製造方法を適用することが可能である。
【０１０１】
［第４実施形態（歪み付与層のその他の一例）］  
次に、第４実施形態に係る半導体装置およびその製造方法について、図１９を用いて説明する。この実施形態は、歪み付与層２２のその他の一例に関するものである。この説明において、上記第１実施形態と重複する部分の詳細な説明を省略する。
【０１０２】
図示するように、トランジスタＴｒ４は、歪み付与層２２として、エクステンション領域ＬＤＤの両側を挟むように半導体基板１１中に設けられ、半導体基板１１とは異なる格子定数有し、半導体基板との界面Si-SiGeに歪みを付与する歪み付与層として働くシリコンゲルマ層（ＳｉＧｅ）を備える点で、上記第１実施形態と相違する。
【０１０３】
歪み付与層２２と半導体基板１１との界面Si-SiGeは、少なくともシリサイド層ＳＳ／Ｄの底面の一部に一致する。
【０１０４】
製造方法に関しては、ゲート電極１３の形成前に、シリコン基板１１上に、シリサイド層ＳＳ／Ｄの膜厚と同等の膜厚のシリコンゲルマ層（ＳｉＧｅ）を選択エピタキシャル成長させる点で、上記第１実施形態と相違する。
【０１０５】
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じて、本例に係る構成およびその製造方法を適用することが可能である。
【０１０６】
［第５実施形態（歪み付与層のその他の一例）］  
次に、第５実施形態に係る半導体装置およびその製造方法について、図２０を用いて説明する。この実施形態は、歪み付与層２２のその他の一例に関するものである。この説明において、上記第１実施形態と重複する部分の詳細な説明を省略する。
【０１０７】
図示するように、トランジスタＴｒ５は、歪み付与層２２として、エクステンション領域ＬＤＤの両側を挟むように半導体基板１１中に設けられ、半導体基板１１とは異なる格子定数有し、半導体基板との界面Si-SiCに歪みを付与する歪み付与層として働くシリコン炭素層（ＳｉＣ）を備える点で、上記第１実施形態と相違する。
【０１０８】
歪み付与層２２と半導体基板１１との界面Si-SiCは、少なくともシリサイド層ＳＳ／Ｄの底面の一部に一致する。
【０１０９】
製造方法に関しては、ゲート電極１３の形成前に、シリコン基板１１上に、シリサイド層ＳＳ／Ｄの膜厚と同等の膜厚のシリコン炭素層（ＳｉＣ）を選択エピタキシャル成長させる点で、上記第１実施形態と相違する。
【０１１０】
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じて、本例に係る構成およびその製造方法を適用することが可能である。
【０１１１】
［第６の実施形態（面方位の同じ２つの基板を回転して接合する一例）］  
次に、第６の実施形態に係る半導体装置およびその製造方法について、図２１および図２２を用いて説明する。この実施形態は、歪み付与層として面方位の同じ基板の一方を回転して接合した基板を適用する一例に関するものである。この説明において、上記第１実施形態と重複する部分の詳細な説明を省略する。
【０１１２】
図示するように、本例に係るトランジスタＴｒ６は、面方位（１００）の同じシリコン基板（(100)Si）の一方である支持基板（Base）１１−１を回転して接合したＤＳＢ基板を用いる点で、上記第１実施形態と相違する。
【０１１３】
これは、面方位（１００）の同じシリコン基板（(100)Si）１１−１、１１−２を直接貼り合わせた場合であっても、基板１１−１、１１−２のいずれか一方を回転させれば、半導体基板１１−１、１１−２界面Si-Siで、同様に格子ミスマッチが生じるため、この界面部分でソース／ドレインＳ／Ｄ中の不純物（本例では、ボロン（Ｂ）等）が偏析し、不純物濃度が増大することを利用する。
【０１１４】
そのため、半導体基板１１−１、１１−２との界面Si-Siは、少なくともシリサイド層ＳＳ／Ｄの底面の一部に一致する。
【０１１５】
支持基板（Base）の回転について  
次に、図２２を用いて、支持基板（Base）１１−１の回転についてより詳しく説明する。  
図示するように、本例では、面方位（１００）の同じシリコン基板（(100)Si）の一方である支持基板（Base）１１−１を、紙面内の時計回りに４５℃程度回転（45 degree rotation）して接合する。そのため、図２２（ｂ）では、ノッチ５５が反時計回りに４５℃程度回転ずれて接合される。
【０１１６】
製造方法に関しては、上記第１実施形態と実質的に同様である。  
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じて、本例に係る構成およびその製造方法を適用することが可能である。
【０１１７】
尚、本例では、支持基板（Base）１１−１を回転させて、最上基板（Top）１１−２に貼り付ける場合を例に挙げたがこれに限られず、いずれか一方の基板を回転させれば良い。即ち、最上基板（Top）１１−２を回転させて、支持基板（Base）１１−１に貼り付けた場合であっても、同様に適用でき、同様の効果が得られる。
【０１１８】
［第７の実施形態（基板を回転して接合する一例）］  
次に、第７の実施形態に係る半導体装置およびその製造方法について、図２３および図２４を用いて説明する。この実施形態は、歪み付与層として面方位の同じ基板の一方を回転して接合した基板を適用する一例に関するものである。この説明において、上記第１実施形態と重複する部分の詳細な説明を省略する。
【０１１９】
図示するように、本例に係るトランジスタＴｒ７は、面方位（１００）の同じシリコン基板（(100)Si）の一方である支持基板（Base）１１−１を回転して接合したＤＳＢ基板を用いる点で、上記第１実施形態と相違する。
【０１２０】
これは、面方位（１００）の同じシリコン基板（(100)Si）１１−１、１１−２を直接貼り合わせた場合であっても、上記と同様の理由により、界面Si-Siで、格子ミスマッチが生じ、不純物が偏析し、不純物濃度が増大することを利用することによる。
【０１２１】
そのため、半導体基板１１−１、１１−２との界面Si-Siは、少なくともシリサイド層ＳＳ／Ｄの底面の一部に一致する。
【０１２２】
支持基板（Base）の回転について  
次に、図２４を用いて、支持基板（Base）１１−１の回転についてより詳しく説明する。  
図示するように、本例では、面方位（１００）の同じシリコン基板（(100)Si）の一方である支持基板（Base）１１−１を、紙面内の反時計回りに４５℃程度回転（45 degree rotation）して接合する。そのため、図２４（ｂ）では、ノッチ５５が時計回りに４５℃程度回転ずれて接合される。
【０１２３】
製造方法に関しては、上記第１実施形態と実質的に同様である。
【０１２４】
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じて、本例に係る構成およびその製造方法を適用することが可能である。
【０１２５】
尚、本例では、支持基板（Base）１１−１を回転させて、最上基板（Top）１１−２に貼り付ける場合を例に挙げたがこれに限られず、いずれか一方の基板を回転させれば良い。即ち、最上基板（Top）１１−２を回転させて、支持基板（Base）１１−１に貼り付けた場合であっても、同様に適用でき、同様の効果が得られる。
【０１２６】
以上、第１乃至第７実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１２７】
【図１】この発明の第１実施形態に係る構成例を示す断面図。
【図２】第１実施形態に係る半導体装置の寄生抵抗を説明するための断面図。
【図３】界面抵抗の界面不純物濃度依存性を示す図。
【図４】ショットキーバリア電圧の一例を示す図。
【図５】第１実施形態に係る半導体装置の格子ミスマッチによる不純物偏析を示す断面図。
【図６】第１実施形態に係る半導体装置の深さとボロン濃度との関係を示す図。
【図７】第１実施形態に係る半導体装置の格子ミスマッチ位置による不純物分布制御を示す図。
【図８】この発明の変形例に係る半導体装置を示す断面図。
【図９】この発明の第２実施形態に係る半導体装置を示す断面図。
【図１０】第２実施形態に係る半導体装置の一製造工程を示す断面図。
【図１１】第２実施形態に係る半導体装置の一製造工程を示す断面図。
【図１２】第２実施形態に係る半導体装置の一製造工程を示す断面図。
【図１３】第２実施形態に係る半導体装置の一製造工程を示す断面図。
【図１４】第２実施形態に係る半導体装置の一製造工程を示す断面図。
【図１５】第２実施形態に係る半導体装置の一製造工程を示す断面図。
【図１６】第２実施形態に係る半導体装置の一製造工程を示す断面図。
【図１７】第２実施形態に係る半導体装置の一製造工程を示す断面図。
【図１８】この発明の第３実施形態に係る半導体装置を示す断面図。
【図１９】この発明の第４実施形態に係る半導体装置を示す断面図。
【図２０】この発明の第５実施形態に係る半導体装置を示す断面図。
【図２１】この発明の第６実施形態に係る半導体装置を示す断面図。
【図２２】第６実施形態に係る半導体装置の土台基板の回転を説明するための平面図。
【図２３】この発明の第７実施形態に係る半導体装置を示す断面図。
【図２４】第７実施形態に係る半導体装置の土台基板の回転を説明するための平面図。
【符号の説明】
【０１２８】
１１…半導体基板、１２…ゲート絶縁膜、１３…ゲート電極、１５−１、１５−２…スペーサ、ＬＤＤ…エクステンション領域、Ｓ／Ｄ…ソース／ドレイン、ＳＧ、ＳＳ／Ｄ…シリサイド層、２２…歪み付与層、Si-Si…歪み付与層と半導体基板との界面。
【図１】
2010067713.tif 000003
【図２】
2010067713.tif 000004
【図３】
2010067713.tif 000005
【図４】
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【図５】
2010067713.tif 000007
【図６】
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【図７】
2010067713.tif 000009
【図８】
2010067713.tif 000010
【図９】
2010067713.tif 000011
【図１０】
2010067713.tif 000012
【図１１】
2010067713.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2010067713.tif 000019
【図１８】
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【図１９】
2010067713.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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