(57)【要約】【課題】少数の離散的な電荷によって生じるトランジスタ特性のばらつきを考慮した半導体集積回路の設計方法を提供する。【解決手段】単一の電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する工程と、Ｐ１（ｘ）と、付加される電荷の個数ｎの出現確率と、を元に回路設計上想定すべき設計余裕Ｍを決定する工程と、を備える。単一の電荷が特性に影響を与えるほど微細なトランジスタを有する半導体集積回路においても、正確にばらつきが計算できる。【選択図】図６
2010267905.tif 000002
【特許請求の範囲】
【請求項１】
単一電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する工程と、
前記Ｐ１（ｘ）と、付加される電荷の個数ｎの出現確率と、を元に回路設計上想定すべき設計余裕Ｍを決定する工程と、
を含むことを特徴とする半導体集積回路の設計方法。
【請求項２】
前記Ｐ１（ｘ）と、付加される電荷の個数ｎの出現確率と、を元に回路設計上想定すべき設計余裕Ｍを決定する工程が、
前記Ｐ１（ｘ）の畳み込み積分によってｎ個の電荷が付加されることによる特性の変位ｘの確率密度関数Ｐｎ（ｘ）を決定する工程と、
前記Ｐｎ（ｘ）を個数ｎの出現確率に応じて重み付けて、付加される電荷数が確率的である場合の変位ｘの確率密度関数Ｐ（ｘ）を決定する工程と、
前記Ｐ（ｘ）より回路設計上想定すべき設計余裕Ｍを決定する工程と、
を含むことを特徴とする請求項１記載の半導体集積回路の設計方法。
【請求項３】
前記個数ｎの出現確率が期待値λのポアソン分布により決定されることを特徴とする請求項２記載の半導体集積回路の設計方法。
【請求項４】
前記Ｐ１（ｘ）が複数のトランジスタのランダム・テレグラフ・ノイズの振幅を測定することにより決定されることを特徴とする請求項２又は３記載の半導体集積回路の設計方法。
【請求項５】
前記Ｐ１（ｘ）およびλが複数のトランジスタのランダム・テレグラフ・ノイズの振幅および出現頻度を測定することにより決定されることを特徴とする請求項３記載の半導体集積回路の設計方法。
【請求項６】
前記Ｐ１（ｘ）が、第一のデバイス構造によりシミュレーションされる第一のデバイス特性値を決定する工程と、
前記第一のデバイス構造に単一電荷を付加した第二のデバイス構造によりシミュレーションされる第二のデバイス特性値を決定する工程と、
前記第二のデバイス特性値から第一のデバイス特性値を差し引いてｘを決定する工程と、を複数回繰り返すモンテカルロ・シミュレーションによって決定されることを特徴とする請求項２又は３記載の半導体集積回路の設計方法。
【請求項７】
前記Ｐ１（ｘ）を解析関数によって近似したのち、前記畳み込み積分を実施することを特徴とする請求項４乃至６いずれか１項記載の半導体集積回路の設計方法。
【請求項８】
前記トランジスタがＭＯＳトランジスタであって、前記単一電荷は前記ＭＯＳトランジスタのゲート絶縁膜中に付加される電荷であって、前記トランジスタ特性が前記ＭＯＳトランジスタのしきい値であることを特徴とする請求項１乃至７いずれか１項記載の半導体集積回路の設計方法。
【請求項９】
前記トランジスタがソースドレイン間のチャネル部が薄膜又は線状に形成された薄膜／線状チャネルトランジスタであって、前記単一電荷は前記チャネル部に存在する不純物に付加される電荷、又は、ゲート絶縁膜と前記チャネル部との界面に存在する電荷を含み、前記トランジスタ特性が前記トランジスタのしきい値であることを特徴とする請求項１乃至７いずれか１項記載の半導体集積回路の設計方法。
【請求項１０】
単一電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する工程と、
前記Ｐ１（ｘ）の畳み込み積分によってｎ個の電荷が付加されることによる特性の変位ｘの確率密度関数Ｐｎ（ｘ）を決定する工程と、
前記Ｐｎ（ｘ）を個数ｎの出現確率に応じて重み付けて、付加される電荷数が確率的である場合の変位ｘの確率密度関数Ｐ（ｘ）を決定する工程と、
を含むことを特徴とするトランジスタ特性ばらつきの算出方法。
【請求項１１】
単一電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する手段と、
前記Ｐ１（ｘ）の畳み込み積分によってｎ個の電荷が付加されることによる特性の変位ｘの確率密度関数Ｐｎ（ｘ）を決定する手段と、
前記Ｐｎ（ｘ）を個数ｎの出現確率に応じて重み付けて、付加される電荷数が確率的である場合の変位ｘの確率密度関数Ｐ（ｘ）を決定する手段と、
を含むことを特徴とするトランジスタ特性ばらつき算出システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法及びトランジスタ特性ばらつきの算出方法及び算出システムに関する。特に、単一の電荷が特性に影響を与える程度に微細なトランジスタ構造を有する半導体集積回路において、電荷のランダムな配置に起因するトランジスタ特性ばらつきに対して必要かつ十分な設計余裕を設けた半導体集積回路を設計する方法に関する。
【背景技術】
【０００２】
半導体集積回路を構成するトランジスタ中には不純物、固定電荷、界面準位、電荷捕獲中心など種々の電荷が存在しており、その位置と数は確率的に変化する。このような離散的な電荷の数と位置の不確定性はトランジスタ特性をばらつかせる。すなわち、同一に設計された複数のトランジスタ間で特性値が異なる、あるいは同一のトランジスタの特性が時間によって異なる、という現象が生じる。従来は、単一の電荷（以下、略して単一電荷と呼ぶ。）がトランジスタの特性に与える影響を考慮する必要はなかったが、トランジスタの微細化の進展によって単一電荷がトランジスタの特性に与える影響が検討されている。特に、トランジスタが微細になるほど単一電荷がトランジスタ特性に与える影響が増大するため、特性のばらつきの大きさは増加する。
【０００３】
ランダム・テレグラフ・ノイズ（以下、ＲＴＮと呼ぶ）はゲート絶縁膜中の電荷捕獲中心に単一電荷が捕獲されたり放出されたりを繰り返すことでトランジスタ特性が時間的に２状態間を遷移する現象であって、特性値が時間によって異なるばらつき現象の一種である。この現象は、特にＭＯＳトランジスタのしきい値を浮遊ゲートや絶縁膜に電荷を蓄積して変化させることでデータを記憶する不揮発メモリにおいて特に問題となる。通常不揮発メモリにおいては、書き込みを行った後正しく読み出しが出来るかを確認し、成功するまで書き込みの補正を繰り返すベリファイ動作を行う。ベリファイ動作を行えば書き込みの時点で正しくデータが読み出せることは保証されるが、その後ＲＴＮによってトランジスタの特性が変動すると別の時点ではデータが正しく読み出せなくなる可能性がある。従って不揮発メモリの設計においてはＲＴＮの振幅がどの程度かを把握し、ＲＴＮが起こっても誤動作しないよう余裕を持った設計を行う必要がある。
【０００４】
不揮発メモリに書き込みを行った時点と、その後ある時間経った後でのトランジスタのしきい値Ｖｔｈの変化がどのような確率分布となるかを理論的に計算する手法が非特許文献１に開示されている。絶縁膜中に単一電荷が捕獲されることによるＶｔｈ変位の確率密度関数を、電荷位置を確率的に変動させてデバイス・シミュレーションを繰り返し行うことにより決定する手法が非特許文献２に記載されている。単一電荷ではなく、平均化された電荷濃度に基づくＲＴＮ振幅の古典的モデルが非特許文献３に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１２１４８９号公報
【非特許文献】
【０００６】
【非特許文献１】Ｃ．Ｍｏｎｚｉｏ  Ｃｏｍｐａｇｎｏｎｉ  ｅｔ  ａｌ．，“Ｓｔａｔｉｓｔｉｃａｌ  Ｍｏｄｅｌ  ｆｏｒ  Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｎｏｉｓｅ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ”，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．５５，ｐｐ．３８８−３９５，２００８．
【非特許文献２】Ａ．Ｇｈｅｔｔｉ  ｅｔ  ａｌ．，“Ｐｈｙｓｉｃａｌ  Ｍｏｄｅｌｉｎｇ  ｏｆ  Ｓｉｎｇｌｅ−ｔｒａｐ  ＲＴＳ  Ｓｔａｔｉｓｔｉｃａｌ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ”，ｉｎ  ＩＥＥＥ  ４６ｔｈ  Ａｎｎｕａｌ  Ｉｎｔ．Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ，ｐｐ．６１０−６１５，２００８．
【非特許文献３】Ｋ．Ｋ．Ｈｕｎｇ  ｅｔ  ａｌ．，“Ａ  Ｕｎｉｆｉｅｄ  Ｍｏｄｅｌ  ｆｏｒ  ｔｈｅ  Ｆｌｉｃｋｅｒ  Ｎｏｉｓｅ  ｉｎ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ”，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．３７，ｐｐ．６５４−６６５，１９９０．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明により与えられる。非特許文献１の方法によればある時間だけ隔てた２つの時点での特性差の確率密度関数（文献の式９）を計算することができるが、十分長時間にわたって生じうる特性値の最大振幅（最小値と最大値の差）の確率密度関数を知ることが出来ない。このため不揮発メモリ以外の任意の集積回路においてはＲＴＮ振幅を過小評価する恐れがある。なぜなら、不揮発メモリにおいては書き込みと読み出しの時点のみが動作に関係し、その間のＶｔｈがどうあろうと動作に関係しない。しかしながら一般の集積回路では動作中の各瞬間のＶｔｈが動作に影響するのが普通であり、その設計には最大振幅（最小値と最大値の差）の確率密度関数を知る必要がある。
【０００８】
非特許文献１の方法を適用するためにはＲＴＮの時定数（遷移の頻度）に関する情報が必要である。すなわち、ＲＴＮの時定数もまた振幅と同様に確率的にばらつくから、ＲＴＮの時定数のばらつきをなんらかの手法で把握する必要がある。非特許文献１には捕獲中心の絶縁膜内の位置とエネルギ準位の分布Ｎ（ｘ，Ｅ）に基づいて時定数のばらつきを考慮できると記載されている（文献の式７、８）。しかしながらＮ（ｘ，Ｅ）は直接測定可能な量ではないため、その推定の不確実性が高いという問題がある。また、不純物や固定電荷のようにそもそも時間とともに変化しない電荷によって生じるばらつきに対して非特許文献１の方法を適用することはできない。
【０００９】
非特許文献２の方法によれば、単一電荷がトランジスタ特性に与える影響を見積もることは可能だが、電荷の個数もまた確率的である実際のトランジスタ特性の変動を見積もる手法は開示されていない。
【００１０】
非特許文献３においてはばらつきの大きさの指標である分散（特に時間変動する信号のばらつきを扱う場合においては電力と称される）のみをモデル化しており、ばらつきの分布関数がどのような形となるかまでは考慮していない。このような手法は関与する電荷の数が非常に多い場合は有効である。なぜなら多数の電荷の効果が加算されて得られるばらつきは中心極限定理により正規分布に近づくと期待され、もし分布が正規分布であると仮定できるのであれば、分散だけが分かればばらつきの分布は一意に決定されるためである。しかし、トランジスタが微細化されて関与する電荷数が減るとばらつきを正規分布で近似することは正当化されない。このため非特許文献３の方法ではばらつきの分布関数を正しく予測することができない。特に関与する電荷数が１〜数個であるＲＴＮの振幅の分布関数を正しく予測することができない。
【課題を解決するための手段】
【００１１】
本発明の１つの側面による半導体集積回路の設計方法は、単一電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する工程と、前記Ｐ（ｘ）と、付加される電荷の個数ｎの出現確率と、を元に回路設計上想定すべき設計余裕Ｍを決定する工程と、を含む。
【００１２】
本発明の他の側面によるトランジスタ特性ばらつきの算出方法は、単一電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する工程と、前記Ｐ１（ｘ）の畳み込み積分によってｎ個の電荷が付加されることによる特性の変位ｘの確率密度関数Ｐｎ（ｘ）を決定する工程と、前記Ｐｎ（ｘ）を個数ｎの出現確率に応じて重み付けて、付加される電荷数が確率的である場合の変位ｘの確率密度関数Ｐ（ｘ）を決定する工程と、を含む。
【００１３】
本発明のさらに他の側面によるトランジスタ特性ばらつき算出システムは、単一電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する手段と、前記Ｐ１（ｘ）の畳み込み積分によってｎ個の電荷が付加されることによる特性の変位ｘの確率密度関数Ｐｎ（ｘ）を決定する手段と、前記Ｐｎ（ｘ）を個数ｎの出現確率に応じて重み付けて、付加される電荷数が確率的である場合の変位ｘの確率密度関数Ｐ（ｘ）を決定する手段と、を含む。
【発明の効果】
【００１４】
本発明によれば、離散的電荷の数と位置の統計性によるトランジスタ特性のばらつきを比較的簡単に精度良く見積もることができ、最適な回路設計を実現できる。また、ランダム・テレグラム・ノイズ（ＲＴＮ）の最大振幅の見積もりを行うこともできる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）は一般的なトランジスタの模式図である。（ｂ）は（ａ）におけるゲート絶縁膜中の捕獲中心を示す図である。
【図２】ランダム・テレグラム・ノイズ（ＲＴＮ）信号の例である。
【図３】２つのＲＴＮが共存する場合のＲＴＮ信号の例である。
【図４】本発明の一実施形態による単一電荷による特性変位分布Ｐ１（ｘ）の例である。
【図５】一実施形態による種々の電荷数期待値λにおける特性変位分布Ｐ（ｘ）の例である。
【図６】一実施形態による設計方法のフロー図である。
【図７】一実施形態によるトランジスタ特性ばらつき算出システムの構成図である。
【図８】（ａ）は薄膜チャネル型トランジスタの模式図である。（ｂ）は（ａ）における半導体チャネル中の不純物を示す図である。
【図９】時間的に変動しない特性変位の説明図である。
【図１０】浮遊ゲートを有する不揮発性メモリ素子の模式図である。
【図１１】本発明の一実施例による不揮発性メモリ素子の設計方法を説明する図面である。
【図１２】ダイナミック・ランダム・アクセス・メモリのメモリセルの模式図である。
【図１３】ダイナミック・ランダム・アクセス・メモリにおけるメモリセルトランジスタの設計方法の説明図である。
【発明を実施するための形態】
【００１６】
最初に本発明の概要を述べると、単一電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する工程と、Ｐ（ｘ）と、付加される電荷の個数ｎの出現確率と、を元に回路設計上想定すべき設計余裕Ｍを決定する工程と、を設けることにより、１個の電荷の有り無しを元に設計余裕Ｍを計算することができる。これに対して、例えば非特許文献１では、特定の時刻（たとえば、ｔ１とｔ２）でのＶｔの差を求めているのにすぎない。
【００１７】
また、Ｐ１（ｘ）の畳み込み積分によってｎ個の電荷が付加されることによる特性の変位ｘの確率密度関数Ｐｎ（ｘ）を決定する工程と、Ｐｎ（ｘ）を個数ｎの出現確率に応じて重み付けて、付加される電荷数が確率的である場合の変位ｘの確率密度関数Ｐ（ｘ）を決定する工程と、を設けることにより、単一電荷の影響を加算することで電荷数が不定であることによるばらつきを精密に見積もる。このため、関与する電荷数が少なくても正確にばらつきの分布関数を算出することができる。関与する電荷数が少ない典型的な事例はＲＴＮであり、特にＲＴＮの最大振幅の分布関数を正確に見積もることが出来る。
【００１８】
また、個数ｎの出現確率が期待値λのポアソン分布により決定される。上記Ｐ１（ｘ）およびλは複数のトランジスタのＲＴＮの振幅および出現頻度を測定することにより容易に決定することができる。あるいは、上記Ｐ１（ｘ）はモンテカルロ・シミュレーションによっても容易に決定することができる。
【００１９】
以下、本発明の実施形態について、必要に応じて図面を参照して詳細に説明する。図１（ａ）は、一般的なＭＯＳトランジスタの模式図である。以下、ＮチャネルＭＯＳトランジスタを例に説明すると、Ｐ型の不純物がドープされた基板ＳＵＢ内にはＮ型の不純物がドープされたソース・ドレイン領域ＳＤ１とＳＤ２が形成されている。基板ＳＵＢ上にはゲート絶縁膜ＧＯＸを介してゲート電極ＧＡＴが形成されている。図１（ｂ）に示す破線で示す直方体は図１（ａ）のゲート絶縁膜ＧＯＸの領域を透視して示すものである。ゲート絶縁膜ＧＯＸ内にはしばしば電荷捕獲中心が意図せず形成される。図１（ｂ）には捕獲中心が一個だけ存在する状態の例が示されている。電荷がこの捕獲中心を出入りすれば、特性値が図２に示すようにある振幅で時間的に変動するＲＴＮが観測される。一般に多数のトランジスタについてＲＴＮを観測すると、全く同一に設計されたトランジスタのみを測定しても、その振幅は一定ではなく確率的に変化する。その理由としては、まず捕獲中心のゲート絶縁膜ＧＯＸ内の位置がランダムであることが挙げられる。通常、捕獲中心がソースまたはドレインに近いと振幅は小さく、ソースとドレインの中間付近にあると振幅は大きくなる。また、捕獲中心が基板ＳＵＢに近いほど振幅は大きくなる。また他の理由としては、基板ＳＵＢ内にドープされた不純物原子（図示しない）が離散的にランダムに配置されていることが挙げられる。たまたま不純物の配置密度が薄くなっている場所に捕獲中心が偶然配置された場合に振幅は大きくなる傾向がある。このように単一電荷による特性値の振幅にはばらつきがあるので、その確率密度関数をＰ１（ｘ）と書くことにする。すなわち、ｘが微小区間ｘ〜ｘ＋Δｘの中にある確率がＰ１（ｘ）Δｘであるとする。なお、ｘはＭＯＳトランジスタの特性値の変位を一般的に表す変数とする。
【００２０】
本発明の一実施形態においては、まずＰ１（ｘ）および存在する電荷数の期待値λを何らかの方法により決定する。これは図２に示されるようなＲＴＮ信号を多数のトランジスタについて測定することで決定することで可能である。例えば１０００個のトランジスタを測定し、図２のように時間的に変動するＲＴＮ信号が５００個見つかったとするとλ＝０．５であることが分かる。また、５００個のＲＴＮ信号の振幅の分布からＰ１（ｘ）を決定することができる。なお、１０００個のトランジスタの中には捕獲中心が存在しないためＲＴＮが観測されない場合も、捕獲中心が複数存在するため複数のＲＴＮ信号が観測される場合もありえる。図３に２つのＲＴＮ信号が同一トランジスタで観測される場合の波形の例を示す。図３では、図３（ａ）の振幅Ａ１のＲＴＮ信号と、図３（ｂ）の振幅Ａ２のＲＴＮ信号と、が重なりあって図３（ｃ）の振幅Ａ１＋Ａ１の信号が観測される例を示している。このような信号が観測された場合にはＲＴＮ信号が２個見つかったと判定でき、それぞれの振幅もＡ１とＡ２であることが判別できる。
【００２１】
ＭＯＳトランジスタ中の捕獲中心の数ｎは常に１個とは限らず、ゼロ以上の任意の数である可能性がある。そこで次に捕獲中心がｎ個存在する場合において、全捕獲中心が空である場合と、全捕獲中心に電荷が捉えられた状態との特性値の差、すなわち特性値の最大振幅（図３の例においてはＡ１＋Ａ２）に着目する。これは個々の捕獲中心によって生じる振幅をすべて加算したものと等しい。従って捕獲中心がｎ個存在する場合の特性値の最大振幅の確率密度関数Ｐｎ（ｘ）は式（１）に示すように畳み込み積分を繰り返し行うことによりＰ１（ｘ）から決定することができる。ただしｎ＝０の場合は特別であり、変位は常にゼロで一定である。
【００２２】
【数１】
2010267905.tif 000003
【００２３】
フーリエ変換の公式より、任意の関数ｆとｇの畳み込み積分は、ｆのフーリエ変換をＦ、ｇのフーリエ変換をＧとしたとき、ＦＧをフーリエ逆変換したものと等しい。式（１）の計算は、この公式を利用することで実施しても良い。すなわち、Ｐ１（ｘ）のフーリエ変換を求め、それをｎ乗し、それをさらにフーリエ逆変換することでＰｎ（ｘ）を求めても良い。
【００２４】
ＭＯＳトランジスタ中に存在する捕獲中心の数ｎは一定ではなく、統計的にばらつく。数ｎの確率分布ａ（ｎ）は、捕獲中心の数の期待値がλであり、捕獲中心どうしが互いに独立に振舞うとするなら式（２）のポアソン分布で与えられる。
【００２５】
【数２】
2010267905.tif 000004
【００２６】
式（１）と式（２）を用いると、捕獲中心の数と位置がともにばらつく実際のトランジスタにおける特性値の変位の確率密度関数Ｐ（ｘ）は式（３）で与えられる。ただしδ（ｘ）はディラックのデルタ関数である。
【００２７】
【数３】
2010267905.tif 000005
【００２８】
ここでｎについての和は実際には無限大まで行う必要がなく、ａ（ｎ）Ｐｎ（ｘ）が十分小さくなる適当な数ｎｍａｘで打ち切る。このときＰｎ（ｘ）はｎ＝１〜ｎｍａｘまで算出する必要がある。
【００２９】
図４にＰ１（ｘ）の例を示す。図４はＲＴＮの測定ではなく、デバイス・シミュレーションによって導出した。すなわち、図１に示すようなデバイス構造を計算機シミュレータ上に構築した。さらにゲート絶縁膜ＧＯＸと基板ＳＵＢとが接する界面上に１箇所だけ捕獲中心の位置を決定した。この捕獲中心の位置は界面領域内にランダムに一様分布で配置した。この捕獲中心の位置に電荷が存在する場合と存在しない場合とでトランジスタのしきい値を計算し、その差分をｘとした。以上の操作を捕獲中心の位置をランダムに変化させながら６００回実施し、得られたｘの値の分布をプロットした。なお、基板ＳＵＢ内の不純物の分布もまた離散的かつ統計的に変化することを考慮した。よって基板ＳＵＢ内の不純物分布もまた６００個のトランジスタそれぞれで異なる。なお、確率分布の裾の引き方を正確に図示するため、図４においては確率密度関数Ｐ１（ｘ）そのものではなく、式（４）で定義される累積確率密度関数を１から差し引いた値を対数で示した。
【００３０】
【数４】
2010267905.tif 000006
【００３１】
次に畳み込み積分を実施してＰｎ（ｘ）を計算するためには、Ｐ１（ｘ）をなんらかの解析関数で近似する。解析関数によりＰ１（ｘ）を表現することで、以後の計算を容易に進めることが可能となる。図４の例においては、式（５）で与えられるワイブル分布によって近似できることが判明した。αとβはフィッティング定数である。図４の実線はこの式（５）による近似結果を示す。
【００３２】
【数５】
2010267905.tif 000007
【００３３】
図５に図４に示すＰ１（ｘ）を用いて式（１）〜（３）を用いて計算したＰ（ｘ）を示す。ここでｘはしきい値の変位である。以上のように、単一電荷が付加されたときの特性値の変位の分布関数Ｐ１（ｘ）と、電荷数の期待値λとを何らかの方法で知れば、実際のＭＯＳトランジスタの特性値の変位の分布関数を算出することが可能である。
【００３４】
以上のように特性値の変位の分布関数Ｐ（ｘ）を知ることができれば、集積回路の設計において最適な設計余裕を決定することが可能である。設計余裕の大きさＭ（想定すべき最大の特性変位に相当する）は以下のような考え方で決定すればよい。まず、集積回路に搭載するトランジスタの数をＮとする。このときＮ個のトランジスタのいずれかで最大変位がＭを超えると不良が発生すると考え、そのようなことが生じる確率をＦとしたとき、Ｆが所定の十分小さい値Ｆ０（例えば１％）となるようにＭを決定する。Ｍが決定されたなら、トランジスタの特性が期待される値から仮にＭだけずれたとしても動作不良とならないように回路の設計を行う。こうすることで集積回路の不良が発生する確率をＦ０より小さくした回路設計が可能となる。具体的には式（６）が満足されるようＭを選択すればよい。
【００３５】
【数６】
2010267905.tif 000008
【００３６】
式（６）の括弧内は一個のトランジスタの特性変位がＭを超えない確率であり、これをＮ乗した右辺はＮ個のトランジスタすべてで特性変位がＭを超えない確率である。一般にＮが大きいほど設計余裕Ｍは大きくする必要がある。
【００３７】
図６に以上説明した半導体集積回路の設計方法の流れを示す。まず、ＲＴＮの測定などによって一個の電荷による特性変位の分布関数Ｐ１（ｘ）および電荷数の期待値λを決定する（ＳＴＥＰ１）。次に得られたＰ１（ｘ）を用いて畳み込み積分を実施しＰｎ（ｘ）を決定する（ＳＴＥＰ２）。次にＰｎ（ｘ）を電荷数の分布に従って重みを付けて電荷数が不定である場合の特性変位の分布関数Ｐ（ｘ）を決定する（ＳＴＥＰ３）。次にＰ（ｘ）を元に必要な設計余裕Ｍを算出する（ＳＴＥＰ４）。最後に得られたＭを用いて回路の設計を実施する（ＳＴＥＰ５）。
【００３８】
また、図６のＳＴＥＰ１〜ＳＴＥＰ３で求めたトランジスタ特性のばらつきは、図７に示すトランジスタ特性ばらつき算出システム７００によっても、求めることができる。図７の特性ばらつき算出システムは、単一電荷応答決定部７０１と、畳み込み実行部７０２と、ばらつき分布決定部７０３とを備える。
【００３９】
単一電荷応答決定部７０１はＰ１（ｘ）の具体的関数形と、単一電荷の存在個数期待値λを決定する。単一電荷応答決定部７０１は、ユーザがＰ１（ｘ）とλを直接入力して指定する構成とすることができる。また、単一電荷応答決定部７０１は、多数のトランジスタについて測定したＲＴＮ信号の測定データを入力し、このデータを処理してＰ１（ｘ）とλを抽出する構成としてもよい。さらに、単一電荷応答決定部７０１は、デバイス・シミュレーションを実行してＰ１（ｘ）を決定し、λについてはユーザが入力する構成とすることもできる。
【００４０】
畳み込み実行部７０２は単一電荷応答決定部７０１から得たＰ１（ｘ）に基づき式（１）の畳み込み積分を実施してＰｎ（ｘ）を決定する。ただしｎは１〜ｎｍａｘである。ばらつき分布決定部７０３は単一電荷応答決定部７０１から得た個数期待値λと畳み込み実行部７０２から得たＰｎ（ｘ）をもとにトランジスタ特性ばらつき、あるいはＲＴＮ振幅の分布関数Ｐ（ｘ）を決定し、結果を出力する。
【００４１】
上記構成によって、トランジスタ特性ばらつき算出システム７００は、単一電荷応答決定部７０１が、単一電荷が付加させることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する手段として機能し、畳み込み実行部７０２が、Ｐ１（ｘ）の畳み込み積分によってｎ個の電荷が付加されることによる特性の変位ｘの確率密度関数Ｐｎ（ｘ）を決定する手段として機能し、ばらつき分布決定部７０３が、Ｐｎ（ｘ）を個数ｎの出現確率に応じて重みを付けて、付加される電荷数が確率的である場合の変位ｘの確率密度関数Ｐ（ｘ）を決定する手段として機能することができる。
【００４２】
さらに、図７のトランジスタ特性ばらつき算出システム７００は、計算機上で動作するプログラムによっても実現できる。計算機は、ＣＰＵと、入出力装置と、記憶装置を有するＥＷＳやパーソナルコンピュータを用いることができる。単一電荷応答決定部７０１は、ユーザーインタフェースプログラムにより、入出力装置からユーザが入力したＰ１（ｘ）とλを記憶部に格納することによって実現できる。また、ユーザーインフェースプログラムに代えて、入出力装置又は、あらかじめ記憶部に格納したＲＴＮ測定データをＲＴＮ測定データ解析プログラムによって、Ｐ１（ｘ）とλを求めることができる。さらに、Ｐ1（ｘ）をデバイス・シミュレーションにより求めるシミュレーションプログラムを備えてもよい。
【００４３】
畳み込み実行部７０２は、Ｐ１（ｘ）を記憶部から入力し、畳み込み積分を行って求めたＰｎ（ｘ）を記憶部に格納する畳み込み実行プログラムをＣＰＵに実行させることによって実現できる。さらに、ばらつき分布決定部７０３は、記憶部からＰｎ（ｘ）とλを入力し、確率密度関数Ｐ（ｘ）を求めるばらつき分布決定プログラムをＣＰＵに実行させることによって実現できる。
【００４４】
［他の実施の形態］
ＲＴＮに着目した場合、Ｐ（ｘ）は全捕獲中心が空である場合と全捕獲中心に電荷が捉えられた状態との特性値の差の分布を表す。しかし上記した手法はＲＴＮのように電荷が出入りすることによる特性変位に限らず、時間的に変動しない特性変位に対しても全く同様に適用することができる。すなわち、半導体中の不純物、ゲート絶縁膜ＧＯＸ界面の界面準位、ゲート絶縁膜ＧＯＸ中の固定電荷として電荷が付加されることで生じる特性変位（特性ばらつき）の分布も同様にして算出することができる。この場合Ｐ（ｘ）は、電荷が存在しない場合を基準として測定した特性値の分布に他ならない。
【００４５】
なお、厳密には不純物や界面準位には電荷が出入りし得るが、その出入りは捕獲中心に比べて著しく速く、トランジスタを用いた回路の動作速度に比べても速い。従って高速に変動する特性の時間平均によって実質的に不変なトランジスタの特性が定義され、これが時間的に変動しない特性の意味するところである。時間的に変動しない特性とは、このように変化が高速であるために実質的に不変となっている場合を含むものとする。
【００４６】
時間的に変化しない特性ばらつきに本発明を適用する例としては、薄膜あるいは線状のチャネルを有するトランジスタへの適用が挙げられる。薄膜チャネルを有するトランジスタとしては、極薄ＳＯＩトランジスタ、Ｆｉｎ型トランジスタ、線状チャネルを有するトランジスタとしては柱状トランジスタ、ナノワイヤー・トランジスタなどがある。その特徴はソースとドレインで挟まれ、ゲート電極ＧＡＴによって電荷が誘起されるチャネル領域が薄い膜や細い柱状に形成される点にある。図８に一例として薄膜チャネルを有するダブルゲート型トランジスタを模式的に示す。図１に示す従来のトランジスタにおいてはチャネルが基板ＳＵＢ内のゲート絶縁膜ＧＯＸと接する領域に形成される。基板ＳＵＢはチャネルが形成される領域以外にも連続的に広がっている。したがってソース・ドレイン領域ＳＤ１とＳＤ２間の短絡を防止するため、基板ＳＵＢには不純物の導入が必須となる。一方図８の薄膜チャネルトランジスタにおいてはソース・ドレイン領域ＳＤ１とＳＤ２の間にあってチャネルが形成される半導体層ＣＨは非常に薄く形成されるため、ここに強いて不純物を導入しなくてもトランジスタを動作させることが可能である。チャネル部分から不純物を除去すると、不純物の離散性に起因する特性ばらつきを減らすことができるという利点がある。
【００４７】
薄膜／線状チャネルトランジスタはチャネル部ＣＨに不純物を全く導入しないで用いることが望ましい。しかしながら実際に不純物を完全に無くすことは困難であり、チャネル部ＣＨに数個の不純物が存在する可能性が残る。またゲート絶縁膜ＧＯＸ内の固定電荷、ゲート絶縁膜ＧＯＸとチャネル部ＣＨとの界面に存在する界面準位など統計的に存在する他の電荷も存在する。このような電荷は少数に過ぎないが、トランジスタを極めて微細化するとその影響による特性ばらつきが問題となる。本発明は、このような薄膜／線状チャネルトランジスタでの少数の離散的電荷による特性ばらつきを取り扱うのに好適である。
【００４８】
時間的に変化しない電荷が存在する場合の図３に対応する図を図９に示す。図９は不純物または固定電荷がトランジスタに２個存在する状態を表現している。電荷の出入りはない（もしくは出入りが非常に早いため実質的にない）から、時間によってトランジスタの特性がばらつくことはない。しかしながら、振幅Ａ１やＡ２は統計的にばらつく。また、存在する電荷の個数も統計的にばらつく。したがってトランジスタ特性は個々に統計的に異なることになる。本発明はこのように時間的特性変化がない特性ばらつきに対しても全く同様に適用することができる。
【００４９】
単一電荷が存在する場所は、ＲＴＮではゲート絶縁膜ＧＯＸ内部であったが、想定する電荷の種類に応じてその存在する領域は異なる場合がある。例えば、図８の薄膜チャネル型トランジスタでは、不純物はチャネル部ＣＨ内に存在する（図８（ｂ）の破線で囲まれた領域）。固定電荷はゲート絶縁膜ＧＯＸ内に存在する。界面準位はＣＨとＧＯＸの界面に存在する。単一電荷による特性変位は、適切な位置に電荷を統計的に配置したデバイス・シミュレーションによって決定することができる。すなわち、上記トランジスタは、トランジスタがソース・ドレイン間のチャネル部ＣＨが薄膜又は線状に形成された薄膜／線状チャネルトランジスタであって、上記単一電荷はチャネル部ＣＨに存在する不純物に付加される電荷、又は、ゲート絶縁膜ＧＯＸと前記チャネル部との界面に存在する電荷を含むものとすることができる。
【実施例１】
【００５０】
図１０は浮遊ゲートを有する不揮発メモリ素子の例である。この素子は通常のトランジスタとはゲート電極ＧＡＴが浮遊ゲートＦＧＡと制御ゲートＣＧＡとが積層された構造となっている点が異なる。浮遊ゲートＦＧＡに蓄積された電荷量によってこの素子のしきい値が変化し、しきい値の大小によって０と１の情報を保持する。
【００５１】
図１１は浮遊ゲート型不揮発メモリ素子のしきい値の統計的分布を模式的に示す。記憶された情報が０か１かはある判定電圧よりしきい値が高いが低いかによって行う。書き込みは浮遊ゲートＦＧＡに電荷を注入することにより行う。書き込み直後のしきい値の分布は、０書き込み後は分布０に、１書き込み後は分布１となるものとする。もしＲＴＮが存在しなければ分布０と分布１とは判定電圧をはさんでわずかでも分離されていれば良い。しかしながらＲＴＮが存在すると読み出しの瞬間においてはしきい値が最悪Ｍだけずれる恐れがある。そこで分布０と分布１を判定電圧から設計余裕だけ離す。このとき設計余裕は上記した手順で算出されるＭ以上とすればよい。
【実施例２】
【００５２】
図１２はダイナミック・ランダム・アクセス・メモリの１ビットを構成する記憶回路の例である。この回路では記憶容量ＣＡＰに蓄積された電荷量の大小によって０または１の情報を記憶する。情報１を書き込むにはビット線ＢＬの電位を高めたうえでワード線ＷＬの電圧を上げてトランジスタＴＲを導通させる。これにより記憶容量ＣＡＰには高電圧が印加され正の電荷が蓄積される。このとき蓄積容量の上側端子が到達しえる最高電圧はビット線ＢＬの電位ＶＢＬからトランジスタＴＲのしきい値Ｖｔｈを差し引いた値に等しい。よってこの記憶容量に十分な電荷を蓄えるためにはＶＢＬ−Ｖｔｈが設計上想定される所定値より大きいことが必要となる。
【００５３】
トランジスタＴＲは薄膜または線状チャネルトランジスタであって、そのチャネル部には意図的には不純物を導入していないが、残留する不純物が偶然に存在する可能性があるものとする。図１３はこのような残留不純物の統計性によって生じるトランジスタＴＲのしきい値の分布を示す。この分布の形は上記したＰ（ｘ）と対応する。ＶＴＨ０は完全に不純物が存在しない場合のしきい値であるが、残留不純物の影響によりＶｔｈはこれより最悪でＭだけ高くなる。従ってＶｔｈがＶＴＨ０＋Ｍであってもこの記憶回路が動作するよう、回路の設計を行えばよい。
【００５４】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【００５５】
本発明は、少数の離散的な電荷によって生じるトランジスタ特性のばらつきを考慮した半導体集積回路の設計に用いることができる。特に、単一電荷による特性の影響を無視できないほど微細な構造を有するトランジスタを用いて半導体集積回路を設計する際に、設計段階において、製造後の半導体集積回路におけるトランジスタの特性を精度よく見積もることができるので、高性能な半導体集積回路を歩留まりよく製造することが可能となる。また、トランジスタ特性ばらつきを精度よく算出することができるので、本発明により算出したトランジスタ特性ばらつきを半導体集積回路の製造工程の管理に用いることもできる。
【符号の説明】
【００５６】
７００：トランジスタ特性ばらつき算出システム
７０１：単一電荷応答決定部
７０２：畳み込み実行部
７０３：ばらつき分布決定部
ＣＨ：チャネル部
ＧＡＴ、ＧＡＴ１、ＧＡＴ２：ゲート電極
ＧＯＸ、ＧＯＸ１、ＧＯＸ２：ゲート絶縁膜
ＳＤ１、ＳＤ２：ソース・ドレイン領域
ＳＵＢ：半導体基板
ＣＧＡ：制御ゲート
ＦＧＡ：浮遊ゲート
ＷＬ：ワード線
ＴＲ：トランジスタ
ＢＬ：ビット線
ＣＡＰ：記憶容量
ＰＬ：プレート電位
【図１】
2010267905.tif 000009
【図２】
2010267905.tif 000010
【図３】
2010267905.tif 000011
【図４】
2010267905.tif 000012
【図５】
2010267905.tif 000013
【図６】
2010267905.tif 000014
【図７】
2010267905.tif 000015
【図８】
2010267905.tif 000016
【図９】
2010267905.tif 000017
【図１０】
2010267905.tif 000018
【図１１】
2010267905.tif 000019
【図１２】
2010267905.tif 000020
【図１３】
2010267905.tif 000021