(57)【要約】【課題】サイリスタの占有面積を増大させることなくラッチアップ耐性が高い静電放電保護回路を備えた半導体装置を実現できるようにする。【解決手段】半導体装置は、被保護回路と静電放電保護回路とを備えている。静電放電保護回路は、半導体基板１１に、互いに接して形成された第１導電型の第１ウェル１２及び第２導電型の第２ウェル１３と、第１ウェル１２内に互いに分離して形成された第１導電型の第１不純物拡散層２１Ａ及び第２導電型の第３不純物拡散層２１Ｂと、第２ウェル１３内に互いに分離して形成された第２導電型の第２不純物拡散層３１Ａ及び第１導電型の第４不純物拡散層３１Ｂとを有している。第２不純物拡散層３１Ａと第３不純物拡散層２１Ｂとは、第１ウェルと第２ウェルとの境界上に跨って設けられた素子分離領域１５を挟んで隣接して形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
被保護回路と、該被保護回路を静電破壊から保護する静電放電保護回路とを備えた半導体装置であって、
前記静電放電保護回路は、
半導体基板に、互いに接して形成された第１導電型の第１ウェル及び第２導電型の第２ウェルと、
前記第１ウェル内に互いに分離して形成された第１導電型の第１不純物拡散層及び第２導電型の第３不純物拡散層と、
前記第２ウェル内に互いに分離して形成された第２導電型の第２不純物拡散層及び第１導電型の第４不純物拡散層とを有し、
前記第２不純物拡散層と前記第３不純物拡散層とは、前記第１ウェルと前記第２ウェルとの境界上に跨って設けられた素子分離領域を挟んで隣接して形成されており、
前記第３不純物拡散層は、前記被保護回路の第１の外部接続端子と接続され、
前記第２不純物拡散層及び前記第４不純物拡散層は、前記被保護回路の第２の外部接続端子と接続されていることを特徴とする半導体装置。
【請求項２】
前記第１不純物拡散層は、前記第３不純物拡散層を挟んで前記第１ウェルと前記第２ウェルとの境界と反対側に形成され、
前記第４不純物拡散層は、前記第２不純物拡散層を挟んで前記第１ウェルと前記第２ウェルとの境界と反対側に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１不純物拡散層は、前記第１ウェルと前記第２ウェルとの境界側に突出した第１の凸部を有し、
前記第２不純物拡散層は、前記第１ウェルと前記第２ウェルとの境界と反対側に突出した第２の凸部を有していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３不純物拡散層は、前記第１ウェルと前記第２ウェルとの境界と平行な方向に互いに間隔をおいて複数形成され、
前記第１の凸部は、前記第３不純物拡散層同士の間の領域に形成され、
前記第４不純物拡散層は、前記第１ウェルと前記第２ウェルとの境界と平行な方向に互いに間隔をおいて複数形成され、
前記第２の凸部は、前記第４不純物拡散層同士の間の領域に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１導電型はＮ型であり、
前記第２導電型はＰ型であり、
前記第１の外部接続端子の電圧は前記第２の外部接続端子の電圧よりも高いことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の外部接続端子は、電源端子又は入出力端子であり、
前記第２の外部接続端子は、接地端子であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の外部接続端子は、電源端子であり、
前記第２の外部接続端子は、入出力端子であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１不純物拡散層は、前記第１の外部接続端子と接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記静電放電保護回路は、第１のトリガ回路と、前記第２ウェルに形成された第２導電型の第５不純物拡散層とを有し、
前記第１のトリガ回路は、
前記第１の外部接続端子と第１端子が接続され、第２端子が前記第５不純物拡散層と接続されたトリガ素子と、
前記トリガ素子の第２端子と前記第２の外部接続端子との間に接続された抵抗素子とを有していることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のトリガ回路は、前記第２ウェルをコレクタとし、前記第１ウェルをベースとし、前記第３不純物拡散層をエミッタとする寄生トランジスタのブレークダウン電圧よりも低い電圧において、前記第１ウェルをコレクタとし、前記第２ウェルをベースとし、前記第４不純物拡散層をエミッタとする寄生トランジスタのベースと前記第１の外部接続端子との間を導通させることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記静電放電保護回路は、第２のトリガ回路を有し、
前記第２のトリガ回路は、
前記第１不純物拡散層と第１端子が接続され、第２端子が前記第２不純物拡散層及び前記第４不純物拡散層と接続されたトリガ素子と、
前記トリガ素子の第１端子と前記第１の外部接続端子との間に接続された抵抗素子とを有していることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１２】
前記第２のトリガ回路は、前記第１ウェルをコレクタとし、前記第２ウェルをベースとし、前記第４不純物拡散層をエミッタとする寄生トランジスタのブレークダウン電圧よりも低い電圧において、前記第２ウェルをコレクタとし、前記第１ウェルをベースとし、前記第３不純物拡散層をエミッタとする寄生トランジスタのベースと前記第２の外部接続端子との間を導通させることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記静電放電保護回路は、第３のトリガ回路を有し、
前記第３のトリガ回路は、前記第１不純物拡散層と第１端子が接続され、第２端子が前記第２不純物拡散層及び前記第４不純物拡散層と接続され、第３の端子が電源端子と接続されたスイッチ素子であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１４】
前記第３のトリガ回路は、前記電源端子がフローティング状態となった際に、前記第２ウェルをコレクタとし、前記第１ウェルをベースとし、前記第３不純物拡散層をエミッタとする寄生トランジスタのベースと前記第２の外部接続端子との間を導通させることを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被保護回路を静電放電から保護する静電放電保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置において、素子の微細化及び高密度化に応じて高集積化が進んでいる。高集積化に伴い、半導体装置の静電放電（以下、「サージ」と称する。）対する耐性は低下している。例えば、外部接続用端子から侵入するサージによって入力回路、出力回路及び内部回路等の素子が破壊されたり、素子の性能が低下したりするおそれが大きくなっている。このため、半導体装置には、入力回路、出力回路、入出力回路又は内部回路をサージから保護するため、外部接続用端子に接続された静電放電（Electro-Static Discharge：ＥＳＤ）保護回路が設けられている。
【０００３】
ＥＳＤ保護回路には、高い放電能力が求められる。つまり、印加時間が数百ナノ秒以下のサージに対してアンペアオーダーの電流能力を有し且つ低インピーダンス動作が可能でなければならない。一方、製造コストの観点から、ＥＳＤ保護回路の占有面積を小さくすることが求められている。これらの要求を満たし、半導体装置に高い静電放電耐量（ＥＳＤ耐量）を付与することができるＥＳＤ保護回路としてサイリスタ（Silicon Controlled Rectifier：ＳＣＲ）型ＥＳＤ保護回路が利用されている。（例えば、特許文献１を参照。）。
【０００４】
従来のＳＣＲ型ＥＳＤ保護回路は、図１３に示すように基板にＰ型の半導体層１４４が形成され、Ｐ型の半導体層１４４にＮ型ウェル１４６が形成されている。Ｎ型ウェル１４６にはＮ＋領域１５０とＰ＋領域１４８とが形成されている。Ｐ型の半導体層１４４には、Ｎ＋領域１５２とＰ＋領域１５４が形成されている。Ｐ＋領域１４８はパッド１１２と接続され、Ｎ＋領域１５０はパッド１１２とＮ型ウェル１４６との間に抵抗性接続を形成するようにパッド１１２と接続されている。Ｎ＋領域１５２とＰ＋領域１５４は接地されている。Ｐ＋領域１５４は、Ｐ型の半導体層１４４によって形成される抵抗成分と接続される。
【０００５】
パッド１１２からサージが侵入すると、ＳＣＲの寄生ＮＰＮトランジスタがブレークダウンする。これにより寄生ＮＰＮトランジスタのベースに電流が流れ、コレクタエミッタ間が導通する。これにより、寄生ＮＰＮトランジスタのコレクタ電流が寄生ＰＮＰトランジスタのベース電流となり、寄生ＰＮＰトランジスタがオン状態となる。寄生ＰＮＰトランジスタがオン状態となることにより、寄生ＮＰＮトランジスタの導通がさらに促進される正のフィードバックが生じる。従って、パッド１１２と接地との間に低インピーダンスの放電経路が形成され、ＳＣＲの保持電圧以下となるまで維持される。その結果、サージ電流は接地に逃がされるため、内部回路を保護することができる。
【特許文献１】特公平５−０６５０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＳＣＲ型ＥＳＤ保護回路は、ＳＣＲの保持電圧が非常に低いという問題がある。ＳＣＲの保持電圧が半導体装置の通常動作電圧よりも低い場合には、通常動作時にラッチアップが生じる。ラッチアップが生じると、電源と接地との間に大電流が流れ続け、過電流破壊が生じてしまう。
【０００７】
ラッチアップ耐性を向上させるには、ＳＣＲの保持電圧を通常動作電圧よりも高くする必要がある。ＳＣＲの保持電圧を高くする方法としては、ＳＣＲのアノードとカソードとの間隔を広げることにより寄生トランジスタの電流増幅率を低下させる方法が考えられる。しかし、ＳＣＲのアノードとカソードとの間隔を広げるとＳＣＲの占有面積が増大する。また、電流能力が低下したり、インピーダンスが増大したりするという不具合も生じる。
【０００８】
他にＳＣＲの保持電圧を高くする方法として、Ｐ型層に形成されたＰ＋領域の面積を大きくする方法が考えられる。Ｐ＋領域の面積を大きくすることにより、寄生ＮＰＮトランジスタのベース抵抗が小さくなり、保持電圧が上昇することが期待される。しかし、この場合にも、ＳＣＲの占有面積が増大する。
【０００９】
本発明は、前記の問題を解決し、ラッチアップ耐性が高く且つ占有面積が小さい静電放電保護回路を備えた半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置の静電放電保護回路を、第１導電型ウェルに形成された第２導電型不純物拡散層と、第２導電型ウェルに形成された第２導電型不純物拡散層とが、素子分離領域を挟んで隣接する構成とする。
【００１１】
具体的に、本発明に係る半導体装置は、被保護回路と、該被保護回路を静電破壊から保護する静電放電保護回路とを備えた半導体装置を対象とし、静電放電保護回路は、半導体基板に、互いに接して形成された第１導電型の第１ウェル及び第２導電型の第２ウェルと、第１ウェル内に互いに分離して形成された第１導電型の第１不純物拡散層及び第２導電型の第３不純物拡散層と、第２ウェル内に互いに分離して形成された第２導電型の第２不純物拡散層及び第１導電型の第４不純物拡散層とを有し、第２不純物拡散層と第３不純物拡散層とは、第１ウェルと第２ウェルとの境界上に跨って設けられた素子分離領域を挟んで隣接して形成されており、第３不純物拡散層は、被保護回路の第１の外部接続端子と接続され、第２不純物拡散層及び第４不純物拡散層は、被保護回路の第２の外部接続端子と接続されていることを特徴とする。
【００１２】
本発明の半導体装置は、第２不純物拡散層と第３不純物拡散層とが、第１ウェルと第２ウェルとの境界上に跨って設けられた素子分離領域を挟んで隣接し且つ同一の導電型を有している。このため、サイリスタのサイズを増大させることなく、サイリスタの寄生ＮＰＮトランジスタのベース抵抗を小さくすることができる。これにより、サイリスタの保持電圧を高くすることができるので、ラッチアップ耐性が優れた静電放電保護回路を実現できる。
【００１３】
本発明の半導体装置において、第１不純物拡散層は、第３不純物拡散層を挟んで第１ウェルと第２ウェルとの境界と反対側に形成され、第４不純物拡散層は、第２不純物拡散層を挟んで第１ウェルと第２ウェルとの境界と反対側に形成されていてもよい。
【００１４】
本発明の半導体装置において、第１不純物拡散層は、第１ウェルと第２ウェルとの境界側に突出した第１の凸部を有し、第２不純物拡散層は、第１ウェルと第２ウェルとの境界と反対側に突出した第２の凸部を有していてもよい。
【００１５】
この場合において、第３不純物拡散層は、第１ウェルと第２ウェルとの境界と平行な方向に互いに間隔をおいて複数形成され、第１の凸部は、第３不純物拡散層同士の間の領域に形成され、第４不純物拡散層は、第１ウェルと第２ウェルとの境界と平行な方向に互いに間隔をおいて複数形成され、第２の凸部は、第４不純物拡散層同士の間の領域に形成されていてもよい。
【００１６】
本発明の半導体装置において、第１導電型はＮ型であり、第２導電型はＰ型であり、第１の外部接続端子の電圧は第２の外部接続端子の電圧よりも高い構成であってもよい。
【００１７】
この場合において、第１の外部接続端子は、電源端子又は入出力端子であり、第２の外部接続端子は、接地端子であってもよい。また、第１の外部接続端子は、電源端子であり、第２の外部接続端子は、入出力端子であってもよい。
【００１８】
本発明の半導体装置において、第１不純物拡散層は、第１の外部接続端子と接続されていてもよい。
【００１９】
この場合において、静電放電保護回路は、第１のトリガ回路と、第２ウェルに形成された第２導電型の第５不純物拡散層とを有し、第１のトリガ回路は、第１の外部接続端子と第１端子が接続され、第２端子が第５不純物拡散層と接続されたトリガ素子と、トリガ素子の第２端子と第２の外部接続端子との間に接続された抵抗素子とを有していてもよい。
【００２０】
さらに、第１のトリガ回路は、第２ウェルをコレクタとし、第１ウェルをベースとし、第３不純物拡散層をエミッタとする寄生トランジスタのブレークダウン電圧よりも低い電圧において、第１ウェルをコレクタとし、第２ウェルをベースとし、第４不純物拡散層をエミッタとする寄生トランジスタのベースと第１の外部接続端子との間を導通させてもよい。
【００２１】
本発明の半導体装置において、静電放電保護回路は、第２のトリガ回路を有し、第２のトリガ回路は、第１不純物拡散層と第１端子が接続され、第２端子が第２不純物拡散層及び第４不純物拡散層と接続されたトリガ素子と、トリガ素子の第１端子と第１の外部接続端子との間に接続された抵抗素子とを有していてもよい。
【００２２】
この場合において、第２のトリガ回路は、第１ウェルをコレクタとし、第２ウェルをベースとし、第４不純物拡散層をエミッタとする寄生トランジスタのブレークダウン電圧よりも低い電圧において、第２ウェルをコレクタとし、第１ウェルをベースとし、第３不純物拡散層をエミッタとする寄生トランジスタのベースと第２の外部接続端子との間を導通させてもよい。
【００２３】
本発明の半導体装置において、静電放電保護回路は、第３のトリガ回路を有し、第３のトリガ回路は、第１不純物拡散層と第１端子が接続され、第２端子が第２不純物拡散層及び第４不純物拡散層と接続され、第３の端子が電源端子と接続されたスイッチ素子である構成としてもよい。
【００２４】
この場合において、第３のトリガ回路は、電源端子がフローティング状態となった際に、第２ウェルをコレクタとし、第１ウェルをベースとし、第３不純物拡散層をエミッタとする寄生トランジスタのベースと第２の外部接続端子との間を導通させてもよい。
【発明の効果】
【００２５】
本発明に係る半導体装置によれば、ラッチアップ耐性が高く且つ占有面積が小さい静電放電保護回路を備えた半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置のＥＳＤ保護回路であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示す。
【００２７】
図１に示すように、第１の実施形態のＥＳＤ保護回路はＳＣＲ型のＥＳＤ保護回路である。シリコン基板等の半導体基板１１にＮ型の第１ウェル１２とＰ型の第２ウェル１３とが互いに接して形成されている。第１ウェル１２にはＮ型の第１不純物拡散層２１ＡとＰ型の第３不純物拡散層２１Ｂとが形成されている。第２ウェル１３にはＰ型の第２不純物拡散層３１ＡとＮ型の第４不純物拡散層３１Ｂとが形成されている。
【００２８】
第１不純物拡散層２１Ａ、第３不純物拡散層２１Ｂ、第２不純物拡散層３１Ａ及び第４不純物拡散層３１Ｂは、素子分離領域１５により互いに分離されている。第３不純物拡散層２１Ｂと第２不純物拡散層３１Ａとは、第１ウェル１２と第２ウェル１３との境界上に跨って設けられた素子分離領域１５を介在させて互いに隣接して形成されている。第１不純物拡散層２１Ａは、第３不純物拡散層２１Ｂを挟んで第１ウェル１２と第２ウェル１３との境界と反対側に形成されており、第４不純物拡散層３１Ｂは、第２不純物拡散層３１Ａを挟んで第１ウェル１２と第２ウェル１３との境界と反対側に形成されている。
【００２９】
第１不純物拡散層２１Ａと第３不純物拡散層２１Ｂとは、半導体基板１１における他の領域に形成された被保護回路（図示せず）の第１の外部接続端子１７と接続されている。第２不純物拡散層３１Ａと第４不純物拡散層３１Ｂとは被保護回路の第２の外部接続端子１８と接続されている。第１の外部接続端子１７は例えば入出力端子であり、第２の外部接続端子１８は例えば接地端子である。
【００３０】
図１においては、第１の外部接続端子１７が入出力端子であり、第２の外部接続端子１８が接地端子である例を示している。しかし、第１の外部接続端子１７の電圧が第２の外部接続端子１８の電圧よりも高ければ、どのような端子であってもよい。例えば、第１の外部接続端子１７は、入力又は出力の一方のみを行う入力端子又は出力端子であってもよい。また、第１の外部接続端子１７が電源端子であり、第２の外部接続端子１８が接地端子であっても、第１の外部接続端子１７が第１の電源端子であり、第２の外部接続端子が第１の電源端子よりも電圧が低い第２の電源端子であってもよい。
【００３１】
このような構成とすることにより図２に示すように、被保護回路の第１の外部接続端子１７と接地との間にサイリスタ（ＳＣＲ）４１が接続されたＥＳＤ保護回路が形成される。サイリスタ４１は、ベースとコレクタとが互いに接続された寄生ＰＮＰトランジスタ４２及び寄生ＮＰＮトランジスタ４３と等価である。図１（ｂ）に示すように、寄生ＰＮＰトランジスタ４２は、Ｐ型の第３不純物拡散層２１Ｂをエミッタとし、Ｎ型の第１ウェル１２をベースとし、Ｐ型の第２ウェル１３をコレクタとする。寄生ＮＰＮトランジスタ４３は、Ｎ型の第４不純物拡散層３１Ｂをエミッタとし、Ｐ型の第２ウェル１３をベースとし、Ｎ型の第１ウェル１２をコレクタとする。
【００３２】
第１の外部接続端子１７にサージが侵入すると、寄生ＮＰＮトランジスタ４３がブレークダウンし、寄生ＮＰＮトランジスタ４３のコレクタ電流がＮ型の第１ウェル１２を流れる。このコレクタ電流と第１ウェル１２の抵抗成分Ｒ１とにより、寄生ＰＮＰトランジスタ４２のエミッタベース間が順バイアスされ、寄生ＰＮＰトランジスタ４２が導通する。寄生ＰＮＰトランジスタ４２が導通することにより寄生ＰＮＰトランジスタ４２のコレクタ電流がＰ型の第２ウェル１３を流れる。このコレクタ電流と第２ウェルの抵抗成分Ｒ２及び抵抗成分Ｒ３とにより寄生ＮＰＮトランジスタ４３の導通が促進される。従って、回路に正のフィードバックがかかり、サイリスタのアノードである第３不純物拡散層２１Ｂと、サイリスタのカソードである第４不純物拡散層３１Ｂとの間に低インピーダンスの放電経路が形成される。これにより、サージ電流は接地端子である第２の外部接続端子に逃がされるため、被保護回路を保護することができる。
【００３３】
サイリスタ４１の保持電圧を高くするには、寄生ＮＰＮトランジスタ４３のベース抵抗を小さくし、寄生ＮＰＮトランジスタ４３を導通しにくくすることが効果的である。寄生ＮＰＮトランジスタ４３のベース抵抗は、図２に示す抵抗成分Ｒ２及び抵抗成分Ｒ３の値によって決まる。
【００３４】
抵抗成分Ｒ２の値は、不純物濃度等の条件が同じ場合には、第１ウェル１２と第２ウェル１３との境界と第２不純物拡散層３１Ａとの距離が短いほど小さくなる。抵抗成分Ｒ３の値は、第２不純物拡散層３１Ａの面積を大きくするほど小さくなる。
【００３５】
一方、サイリスタ４１の電流能力は、寄生ＰＮＰトランジスタ４２のエミッタであるアノードと寄生ＮＰＮトランジスタ４３のエミッタであるカソードとの間隔を狭くした方が高くなる。つまり、電流能力の観点からは第３不純物拡散層２１Ｂと第４不純物拡散層３１Ｂとの間隔を狭くすることが好ましい。
【００３６】
従来のサイリスタは電流能力を重視し、Ｎ型ウェルのＰ型不純物拡散層をＮ型ウェルとＰ型ウェルとの境界側に形成し、Ｐ型ウェルのＮ型不純物拡散層をＮ型ウェルとＰ型ウェルとの境界側に形成する。つまり、Ｎ型ウェルのＰ型不純物拡散層とＰ型ウェルのＮ型不純物拡散層とがＮ型ウェルとＰ型ウェルとの境界を挟んで隣接するように形成されている。
【００３７】
この場合、Ｐ型ウェルのＰ型不純物拡散層の面積を大きくすることにより抵抗成分Ｒ３の値を小さくし、保持電圧を高くすることが考えられる。しかし、サイリスタのサイズに制限があるため、抵抗成分Ｒ３の値を低減する効果は限られたものになる。また、抵抗成分Ｒ２の値の寄与が大きいため寄生ＮＰＮトランジスタのベース抵抗の値を大きく低下させることができない。
【００３８】
第１の実施形態のＥＳＤ保護回路は、Ｐ型の第２不純物拡散層３１Ａが、第１ウェル１２と第２ウェル１３との境界上に跨って設けられた素子分離領域１５を挟んでＰ型の第３不純物拡散層２１Ｂと隣接している。つまり、第１ウェル１２内に形成されたＮ型の第１不純物拡散層２１ＡとＰ型の第３不純物拡散層２１Ｂのうち、Ｐ型の第３不純物拡散層２１Ｂの方が第１ウェル１２と第２ウェル１３との境界に近い位置に形成されており、第２ウェル１３内に形成されたＰ型の第２不純物拡散層３１ＡとＮ型の第４不純物拡散層３１Ｂのうち、Ｐ型の第２不純物拡散層３１Ａの方が第１ウェル１２と第２ウェル１３との境界に近い位置に形成されている。このため、寄生ＮＰＮトランジスタ４３のベース抵抗となる抵抗成分Ｒ２の値を、Ｎ型ウェルのＰ型不純物拡散層とＰ型ウェルのＮ型不純物拡散層とが隣接した従来のサイリスタと比べて小さくすることができる。従って、図３に示すように、保持電圧を半導体装置の通常動作電圧より高くし、ラッチアップの発生を防止することが可能となる。
【００３９】
図４は、アノードとカソードとの間隔と保持電圧との関係を示している。アノードとカソードとの間隔を広くすると、増幅率が低下するため保持電圧を上昇させることができる。Ｎ型ウェルのＰ型不純物拡散層とＰ型ウェルのＮ型不純物拡散層とが隣接した従来のサイリスタにおいても、アノードであるＮ型ウェルのＰ型不純物拡散層とカソードであるＰ型ウェルのＮ型不純物拡散層との間隔を広くすることにより保持電圧が上昇する。しかし、この場合にはＮ型ウェルとＰ型ウェルとの境界からＰ型ウェルのＰ型不純物拡散層までの距離も大きくなる。このため、抵抗成分Ｒ２の値が大きくなるため保持電圧を高くする効果が小さい。また、サイリスタのサイズも大きくなってしまう。
【００４０】
一方、本実施形態においては、第２不純物拡散層３１Ａが第４不純物拡散層３１Ｂよりも第１ウェル１２と第２ウェル１３との境界側に形成されている。従って、アノードである第３不純物拡散層２１Ｂとカソードである第４不純物拡散層３１Ｂとの間隔を広くしても、抵抗成分Ｒ２の値はほとんど大きくならない。また、保持電圧に対する抵抗成分Ｒ２の寄与が大きいため、アノードとカソードとの間隔が狭い場合においても、従来のサイリスタと比べて遙かに高い保持電圧を実現することができる。つまり、本実施形態のＥＳＤ保護回路は、小型で且つラッチアップが生じにくいＥＳＤ保護回路を実現することを可能とする。
【００４１】
本実施形態のＥＳＤ保護回路に、サイリスタがターンオンするスナップバック電圧を低下させるトリガ回路を設けてもよい。トリガ回路を設けることにより、サイリスタの保持電圧を低下させることなくターンオン電圧を低下させることができる。
【００４２】
トリガ回路は、例えば、寄生ＰＮＰトランジスタ４２のブレークダウン電圧よりも低い電圧において、寄生ＮＰＮトランジスタ４３のベースと第１の外部接続端子１７とを導通させる回路とすればよい。
【００４３】
具体例を図５（ａ）及び（ｂ）に示す。図５（ａ）は第１のトリガ回路５１を接続するＥＳＤ保護回路の断面構成を示し、（ｂ）はＥＳＤ保護回路の回路構成を示している。第１のトリガ回路５１はトリガ素子５１Ａと電圧調整用の抵抗素子５１Ｂとを有している。トリガ素子５１Ａの第１端子５１ａは第１の外部接続端子１７と接続され、第２端子５１ｂはＰ型の第２ウェル１３に形成されたＰ型の第５不純物拡散層３１Ｃと接続されているとともに、抵抗素子５１Ｂを介在させて第２の外部接続端子１８と接続されている。第５不純物拡散層３１Ｃは、第２不純物拡散層３１Ａ及び第４不純物拡散層３１Ｂを挟んで第１ウェル１２と第２ウェル１３との境界と反対側に形成されている。
【００４４】
つまり、第１の外部接続端子１７と寄生ＮＰＮトランジスタ４３のベースである第２ウェル１３との間にトリガ素子５１Ａが接続されている。トリガ素子５１Ａは、寄生ＰＮＰトランジスタ４２よりも低い電圧でオン状態となる。従って、第１の外部接続端子１７にサージが侵入すると、サイリスタ４１よりも先にトリガ素子５１Ａが導通する。トリガ素子５１Ａが導通すると、抵抗素子５１Ｂに電流が流れ、電流抵抗（ＩＲ）ドロップにより寄生ＮＰＮトランジスタ４３のベースが接地レベルよりも浮いた状態となる。これにより、寄生ＮＰＮトランジスタ４３のベースエミッタ間が順バイアスされ、寄生ＮＰＮトランジスタ４３が導通する。寄生ＮＰＮトランジスタ４３が導通した後は、第１のトリガ回路５１がない場合と同様にしてサージ電流が接地へ逃がされる。
【００４５】
トリガ素子５１Ａは、例えば、図６（ａ）及び（ｂ）に示すようにＭＯＳ（金属−酸化膜−半導体）トランジスタを用いればよい。Ｎ型ＭＯＳトランジスタを用いた場合には、図６（ａ）に示すようにゲート電極を第２端子５１ｂに接続し、Ｐ型ＭＯＳトランジスタを用いた場合には、図６（ｂ）に示すようにゲート電極を第１端子５１ａに接続する。サイリスタ４１が第１のトリガ回路５１によりターンオンする電圧は、ＭＯＳトランジスタであるトリガ素子５１Ａの閾値と、抵抗素子５１Ｂの値とによって設定することができる。
【００４６】
トリガ回路は、寄生ＮＰＮトランジスタ４３のブレークダウン電圧よりも低い電圧において、寄生ＰＮＰトランジスタ４２のベースと接地との間を導通させる回路としてもよい。
【００４７】
この場合の具体例を図７（ａ）及び（ｂ）に示す。図７（ａ）はＥＳＤ保護回路の断面構成を示し、（ｂ）はＥＳＤ保護回路の回路構成を示している。第２のトリガ回路５２はトリガ素子５２Ａと電圧調整用の抵抗素子５２Ｂとを有している。トリガ素子５２Ａの第１端子５２ａはＮ型の第１ウェル１２に形成されたＮ型の第１不純物拡散層２１Ａと接続され、第２端子５２ｂは第２の外部接続端子１８と接続されている。さらに、トリガ素子５２Ａの第１端子５２ａは抵抗素子５２Ｂを介在させて第１の外部接続端子１７と接続されている。
【００４８】
つまり、寄生ＰＮＰトランジスタ４２のベースである第１ウェル１２と接地との間にトリガ素子５２Ａが接続されている。トリガ素子５２Ａは、寄生ＮＰＮトランジスタ４３よりも低い電圧でオン状態となる。従って、第１の外部接続端子１７にサージが侵入すると、サイリスタ４１よりも先にトリガ素子５２Ａが導通する。トリガ素子５２Ａが導通すると、抵抗素子５２Ｂに電流が流れ、電流抵抗（ＩＲ）ドロップにより寄生ＰＮＰトランジスタ４２のベースエミッタ間が順バイアスされる。これにより、寄生ＰＮＰトランジスタ４２が導通する。寄生ＰＮＰトランジスタ４２が導通することにより寄生ＮＰＮトランジスタ４３が導通し、第２のトリガ回路５２がない場合と同様にしてサージ電流が接地へ逃がされる。この場合にも、図８に示すようにトリガ素子５２ＡはＭＯＳトランジスタとすればよい。Ｐ型ＭＯＳトランジスタを用いた場合には、図８（ａ）に示すようにゲート電極を第１端子５２ａに接続し、Ｎ型ＭＯＳトランジスタを用いた場合には、図８（ｂ）に示すようにゲート電極を第２端子５２ｂに接続する。
【００４９】
また、第１の外部接続端子１７が被保護回路の入出力端子である場合には、トリガ回路をサージの侵入時に電源端子がフローティングになることを利用して起動する構成としてもよい。この場合の具体的な構成は図９に示すようにすればよい。図９（ａ）はＥＳＤ保護回路の断面構成を示し、（ｂ）はＥＳＤ保護回路の回路構成を示している。第３のトリガ回路５３はトリガ素子５３Ａを有している。トリガ素子５３Ａの第１端子５３ａは、第１不純物拡散層２１Ａと接続され、第２端子５３ｂは第２の外部接続端子１８に接続され接地されている。第３端子５３ｃは電源端子１９と接続されている。トリガ素子５３Ａは、第３端子５３ｃがフローティングになると第１端子５３ａと第２端子５３ｂとの間が導通する素子である。
【００５０】
通常は、電源端子１９に電源電圧が印加されているため、トリガ素子５３Ａはオフ状態である。しかし、電源端子１９に電源電圧が印加されていないフローティング状態ではトリガ素子５３Ａがオン状態となる。そのため、電源端子１９がフローティング状態の時に、第１の外部接続端子１７にサージが侵入すると、オン状態であるトリガ素子５３Ａが導通し、寄生ＰＮＰトランジスタ４２のベースエミッタ間が順バイアスされ、寄生ＰＮＰトランジスタ４２が導通する。寄生ＰＮＰトランジスタ４２が導通することにより寄生ＮＰＮトランジスタ４３が導通し、第３のトリガ回路５３がない場合と同様にしてサージ電流が接地へ逃がされる。この場合には、トリガ素子５３Ａを図１０に示すようなＭＯＳトランジスタとすればよい。Ｐ型ＭＯＳトランジスタを用いた場合には、図１０に示すようにゲート電極及び基板領域を電源端子１９に接続する。
【００５１】
第１の実施形態において、第１不純物拡散層２１Ａ及び第４不純物拡散層３１ＢをＮ型とし、第２不純物拡散層３１Ａ及び第３不純物拡散層２１ＢをＰ型とする例を示した。しかし、第１不純物拡散層２１Ａ及び第４不純物拡散層３１ＢをＰ型とし、第２不純物拡散層３１Ａ及び第３不純物拡散層２１ＢをＮ型としてもよい。
【００５２】
第１のトリガ回路５１及び第２のトリガ回路５２ではＭＯＳトランジスタと抵抗素子とにより形成する例を示し、第３のトリガ回路５３ではＭＯＳトランジスタにより形成する例を示したが、所定の電圧において導通する回路であればどのような回路であってもよい。例えば、ＭＯＳトランジスタに代えてダイオード等を用いてもよい。
【００５３】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図１１及び図１２（ａ）〜（ｄ）は、第２の実施形態に係るＥＳＤ保護回路であり、図１１は平面構成を示し、図１２（ａ）〜（ｄ）はそれぞれ図１１のXIIａ−XIIａｂ線、XIIｂ−XIIｂ線、XIIｃ−XIIｃ線及びXIIｄ−XIIｄ線における断面構成を示す。図１１及び１２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５４】
図１１及び１２に示すように、第２の実施形態のＥＳＤ保護回路は、ＳＣＲ型のＥＳＤ保護回路である。Ｎ型の第１ウェル１２に形成された第１不純物拡散層２１Ａが第１ウェル１２と第２ウェル１３との境界側に突出した第１の凸部２１ａを有している。Ｐ型の第２ウェル１３に形成された第２不純物拡散層３１Ａは、第１ウェル１２と第２ウェル１３との境界と反対側に突出した第２の凸部３１ａを有している。第３不純物拡散層２１Ｂ及び第４不純物拡散層３１Ｂは、それぞれ互いに間隔をおいて複数形成されており、第３不純物拡散層２１Ｂ同士の間の領域に第１の凸部２１ａが形成され、第４不純物拡散層３１Ｂ同士の間の領域に第２の凸部３１ａが形成されている。
【００５５】
このような構成とすることにより、第１ウェル１２と第２ウェル１３との実効的なウェル抵抗が小さくなる。これにより、寄生ＰＮＰトランジスタ４２及び寄生ＮＰＮトランジスタ４３のベース抵抗をさらに低下させ、保持電圧を上昇させることが可能となる。従って、さらにラッチアップが生じにくいＥＳＤ保護回路が実現できる。
【００５６】
本実施形態のＥＳＤ保護回路は、第１の実施形態のＥＳＤ保護回路と比べて、サイリスタ４１のアノードである第３不純物拡散層２１Ｂ及びカソードである第４不純物拡散層３１Ｂの面積が小さくなる。このため、電流能力が第１の実施形態のＥＳＤ保護回路と比べて低下する。しかし、通常はサージを逃がすための電流能力には余裕があるため、何ら問題はない。
【００５７】
なお、第１の凸部２１ａ及び第２の凸部３１ａを複数形成する例を示したが、第１の凸部２１ａ及び第２の凸部３１ａを１つだけ形成してもよい。この場合、第３不純物拡散層２１Ｂ及び第４不純物拡散層３１Ｂは、それぞれ１つであってもよい。
【００５８】
第２の実施形態のＥＳＤ保護回路にも第１の実施形態のＥＳＤ保護回路と同様に、トリガ回路を設けてもよい。これにより、保持電圧を変化させることなく、スナップバック電圧を低くすることができる。
【００５９】
第２の実施形態において、第１不純物拡散層２１Ａ及び第４不純物拡散層３１ＢをＮ型とし、第２不純物拡散層３１Ａ及び第３不純物拡散層２１ＢをＰ型とする例を示した。しかし、第１不純物拡散層２１Ａ及び第４不純物拡散層３１ＢをＰ型とし、第２不純物拡散層３１Ａ及び第３不純物拡散層２１ＢをＮ型としてもよい。この場合には、第３不純物拡散層２１Ｂに第１ウェル１２と第２ウェル１３との境界と反対側に突出した第３の凸部を形成し、第４不純物拡散層３１Ｂに第１ウェル１２と第２ウェル１３との境界側に突出した第４の凸部を形成すればよい。
【産業上の利用可能性】
【００６０】
本発明に係る半導体装置は、ラッチアップ耐性が高く且つ占有面積が小さい静電放電保護回路を実現でき、被保護回路を静電破壊から保護する静電放電保護回路を備えた半導体装置等として有用である。
【図面の簡単な説明】
【００６１】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る静電放電保護回路を示し（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】本発明の第１の実施形態に係る静電放電保護回路を示す等価回路図である。
【図３】本発明の第１の実施形態に係る静電放電保護回路の電流電圧特性と従来の静電放電保護回路の電流電圧特性とを比較して示すグラフである。
【図４】本発明の第１の実施形態に係る静電放電保護回路におけるアノードカソード間隔と保持電圧との関係を従来の静電放電保護回路と比較して示すグラフである。
【図５】本発明の第１の実施形態に係る静電放電保護回路の変形例を示し（ａ）は断面図であり、（ｂ）は等価回路図である。
【図６】本発明の第１の実施形態に係る静電放電保護回路の変形例に用いるトリガ素子の一例を示す回路図である。
【図７】本発明の第１の実施形態に係る静電放電保護回路の変形例を示し（ａ）は断面図であり、（ｂ）は等価回路図である。
【図８】本発明の第１の実施形態に係る静電放電保護回路の変形例に用いるトリガ素子の一例を示す回路図である。
【図９】本発明の第１の実施形態に係る静電放電保護回路の変形例を示し（ａ）は断面図であり、（ｂ）は等価回路図である。
【図１０】本発明の第１の実施形態に係る静電放電保護回路の変形例に用いるトリガ素子の一例を示す回路図である。
【図１１】本発明の第２の実施形態に係る静電放電保護回路を示す平面図である。
【図１２】（ａ）〜（ｄ）は本発明の第２の実施形態に係る静電放電保護回路を示し、（ａ）〜（ｄ）はそれぞれ図１１のXIIａ−XIIａ線、XIIｂ−XIIｂ線、XIIｃ−XIIｃ線及びXIIｄ−XIIｄ線における断面図である。
【図１３】従来例に係る静電放電保護回路を示す断面図である。
【符号の説明】
【００６２】
１１      半導体基板
１２      第１ウェル
１３      第２ウェル
１５      素子分離領域
１７      第１の外部接続端子
１８      第２の外部接続端子
１９      電源端子
２１Ａ    第１不純物拡散層
２１Ｂ    第３不純物拡散層
２１ａ    第１の凸部
３１Ａ    第２不純物拡散層
３１Ｂ    第４不純物拡散層
３１Ｃ    第５不純物拡散層
３１ａ    第２の凸部
４１      サイリスタ
４２      寄生ＰＮＰトランジスタ
４３      寄生ＮＰＮトランジスタ
５１      第１のトリガ回路
５１Ａ    トリガ素子
５１Ｂ    抵抗素子
５１ａ    第１端子
５１ｂ    第２端子
５２      第２のトリガ回路
５２Ａ    トリガ素子
５２Ｂ    抵抗素子
５２ａ    第１端子
５２ｂ    第２端子
５３      第３のトリガ回路
５３Ａ    トリガ素子
５３ａ    第１端子
５３ｂ    第２端子
５３ｃ    第３端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010067846.tif 000008
【図７】
2010067846.tif 000009
【図８】
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【図９】
2010067846.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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