(57)【要約】【課題】スキャンテスト用の外部端子の数をなるべく少なくしながら、スキャンテストの設定を容易に行なうことができる半導体集積回路を提供する。【解決手段】半導体集積回路は、第１の端子を介して第１の正電源電圧を、第２の端子を介して基準電圧を、第３の端子を介してグランド電圧を受け取るアナログ回路と、第４の端子を介して受け取る第２の正電源電圧により動作し、通常動作とスキャンテスト動作とを選択的に実行し、前記スキャンテスト動作に関連する所定のスキャンテスト関連信号に応じて前記スキャンテスト動作を実行するロジック回路と、前記スキャンテスト動作時に前記第１の端子及び前記第２の端子の少なくとも一方を介して前記所定のスキャンテスト関連信号の少なくとも１つを前記ロジック回路へ供給する第１の信号経路とを含む。【選択図】図２
2010112883.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子を介して第１の正電源電圧を、第３の端子を介してグランド電圧を受け取るアナログ回路と、
第４の端子を介して受け取る第２の正電源電圧により動作し、通常動作とスキャンテスト動作とを選択的に実行し、前記スキャンテスト動作に関連する所定のスキャンテスト関連信号に応じて前記スキャンテスト動作を実行するロジック回路と、
前記スキャンテスト動作時に前記第１の端子を介して前記所定のスキャンテスト関連信号の少なくとも１つを前記ロジック回路へ供給する第１の信号経路と
を含むことを特徴とする半導体集積回路。
【請求項２】
前記所定のスキャンテスト関連信号の前記少なくとも１つは、通常動作とスキャンテスト動作との何れか一方を選択するテストモード信号を含むことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
第２の信号経路を更に含み、
前記ロジック回路は第５の端子を介して受け取る前記通常動作に関連する所定の通常動作関連信号に応じて前記通常動作を実行し、前記第２の信号経路は、前記スキャンテスト動作時に前記第５の端子を介して前記所定のスキャンテスト関連信号の少なくとも1つを前記ロジック回路へ供給することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
第３の信号経路を更に含み、
前記ロジック回路は前記通常動作の実行時に生成された信号を第６の端子を介して外部に出力し、前記第３の信号経路は、前記スキャンテスト動作の実行時に生成された信号を前記第６の端子を介して外部に出力することを特徴とする請求項１乃至３いずれか一項記載の半導体集積回路。
【請求項５】
第４の信号経路と、
レギュレータ回路と
を更に含み、
前記レギュレータ回路の出力は前記通常動作時に第７の端子を介して外部の容量素子に接続され、前記第４の信号経路は、前記スキャンテスト動作の実行時に生成された信号を前記第７の端子を介して外部に出力することを特徴とする請求項１乃至４いずれか一項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に半導体集積回路に関し、詳しくはテスト機能を備えた半導体集積回路に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）のスキャンテスト方式では、ＬＳＩの内部回路を構成する複数のフリップフロップを縦続接続してスキャンチェーンを構成し、このスキャンチェーンを介してデータ入出力することにより内部回路の試験を行う。内部回路を構成する各フリップフロップには、スキャン入力端子とスキャン出力端子とが設けられている。あるフリップフロップのスキャン出力端子は別のフリップフロップのスキャン入力端子に結合され、複数のフリップフロップのカスケード接続によりフリップフロップのチェーンを構成している。テスト動作時には、外部からのスキャン有効を指示する値の印加に応じて、スキャンパスの各スキャンフリップフロップが、クロック信号に同期してスキャン入力端子からの入力データを格納し、スキャン出力端子から格納データを出力するよう動作する。
【０００３】
図１は、スキャンテスト方式を採用したＬＳＩの構成の一例を示す図である。ＬＳＩ１０は、ロジック部１１及びアナログ回路１２を含む。ロジック部１１は、ロジック回路１３、入力バッファ１４、及び出力バッファ１５を含む。ロジック回路１３は、内部のフリップフロップが前述のように縦続接続されてスキャンチェーンを構成しており、外部電源ＶＣＣに基づいて動作する。アナログ回路１２は、例えばアナログデジタル変換器（ＡＤＣ）やデジタルアナログ変換器（ＤＡＣ）等であり、アナログ正電源ＡＶＣＣ、アナログ基準電圧ＡＶＲ、及びアナロググランド電源ＡＶＳＳにより動作する。
【０００４】
ロジック回路１３には、スキャンテスト関連の端子として、テストモード信号ＸＴＳＴ、スキャンクロック信号ＸＴＣＫ、スキャンイン信号ＳＩ、及びスキャンモード信号ＳＭを入力する端子と、スキャンアウト信号ＳＯを出力する端子が設けられている。以降、これらの端子をそれぞれ、ＸＴＳＴ端子、ＸＴＣＫ端子、ＳＩ端子、ＳＭ端子、及びＳＯ端子と呼ぶ。またスキャンテストでない通常動作時に用いる端子として、クロック信号ＣＬＫを入力するＣＬＫ端子、データを入力するＰ００端子及びＰ０１端子、及びデータを出力するＰ０２端子が設けられている。データ入出力の端子の数は、この例に限られるものではなく、任意の数設けられてよい。
【０００５】
テストモード信号ＸＴＳＴは、システムの通常動作時にはネゲート状態（例えば１）であり、スキャンテスト動作中にはスキャンシフト時及びパターン取り込み時（キャプチャ時）の両方においてアサート状態（例えば０）になる信号である。スキャンモード信号ＳＭは、スキャンテスト中のスキャンフリップフロップ間でのスキャンシフト動作時にアサートされ、スキャンテスト中の組み合わせ論理回路からスキャンフリップフロップへのデータ取り込み動作時（キャプチャ時）にネゲートされる信号である。なお通常動作中は、スキャンモード信号ＳＭはネゲートされる。スキャンクロック信号ＸＴＣＫは、スキャンテスト時に各フリップフロップに供給される同期信号である。スキャンイン信号ＳＩは、スキャンチェーンの一端から入力され、クロック信号ＸＴＣＫに同期したスキャンシフト動作によりスキャンチェーンを構成するフリップフロップ中を伝搬していく。スキャンアウト信号ＳＯは、クロック信号ＸＴＣＫに同期したスキャンシフト動作により各フリップフロップのデータがスキャンチェーン中を伝搬し、スキャンチェーンの一端から出力されたものである。
【０００６】
マイクロコントローラ等の外部端子数が少ないＬＳＩでは、上記のスキャンテスト用の各端子を設けるスペースを確保することが困難である。あえてスキャンテスト用の端子を設けるとすると、チップのコストが上昇してしまう。そこで例えば、ＬＳＩ内部のロジックにテストモード信号ＸＴＳＴをアクティブにするシーケンスを用意しておき、内部でテストモード信号ＸＴＳＴを発生する等の方式が用いられる。また或いはマイクロコントローラＬＳＩのメモリ空間に、テストモード信号ＸＴＳＴ用のレジスタを用意しておく等の方式も用いられる。しかしながらこれらの方式では、内部ロジックの仕様に制限が課せられるとともに複雑になり好ましくない。
【特許文献１】特開２００１−２２８２２０号公報
【特許文献２】特開２００６−３３２４５６号公報
【特許文献３】特開２００６−１９４７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上を鑑みると、スキャンテスト用の外部端子の数をなるべく少なくしながら、スキャンテストの設定を容易に行なうことができる半導体集積回路が望まれる。
【課題を解決するための手段】
【０００８】
半導体集積回路は、第１の端子を介して第１の正電源電圧を、第２の端子を介して基準電圧を、第３の端子を介してグランド電圧を受け取るアナログ回路と、第４の端子を介して受け取る第２の正電源電圧により動作し、通常動作とスキャンテスト動作とを選択的に実行し、前記スキャンテスト動作に関連する所定のスキャンテスト関連信号に応じて前記スキャンテスト動作を実行するロジック回路と、前記スキャンテスト動作時に前記第１の端子及び前記第２の端子の少なくとも一方を介して前記所定のスキャンテスト関連信号の少なくとも１つを前記ロジック回路へ供給する第１の信号経路とを含むことを特徴とする。
【発明の効果】
【０００９】
本願開示の少なくとも１つの実施例によれば、スキャンテスト動作時には使用しないアナログ回路の入力端子をスキャンテスト設定用に兼用することにより、外部端子の数をなるべく少なくしながら、スキャンテストの設定を容易に行なうことが可能となる。この構成によれば少ない端子数でスキャンテストを実行できるので、特にマイクロコントローラ等の外部端子数が少ない半導体集積回路において、上記構成を採用することには極めて効果が大きい。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１１】
図２は、ＬＳＩの第１の実施例の構成の一例を示す図である。ＬＳＩ２０は、ロジック部２１及びアナログ回路２２を含む。ロジック部２１は、ロジック回路２３、入力バッファ２４、出力バッファ２５、論理ゲート２６、論理ゲート２７、及びセレクタ回路２８を含む。ロジック回路２３は、内部のフリップフロップが縦続接続されてスキャンチェーンを構成しており、外部電源ＶＣＣに基づいて動作する。ロジック回路２３には、例えばＣＰＵ、タイマー、各種インターフェース等が含まれる。またロジック回路２３には、メモリが含まれてもよい。アナログ回路２２は、例えばアナログデジタル変換器（ＡＤＣ）やデジタルアナログ変換器（ＤＡＣ）等であり、アナログ正電源ＡＶＣＣ、アナログ基準電圧ＡＶＲ、及びアナロググランド電源ＡＶＳＳにより動作する。
【００１２】
ロジック回路２３には、スキャンテスト関連の端子として、テストモード信号ＸＴＳＴ、スキャンクロック信号ＸＴＣＫ、スキャンイン信号ＳＩ、及びスキャンモード信号ＳＭを入力する端子と、スキャンアウト信号ＳＯを出力する端子が設けられている。以降、これらの端子をそれぞれ、ＸＴＳＴ端子、ＸＴＣＫ端子、ＳＩ端子、ＳＭ端子、及びＳＯ端子と呼ぶ。またスキャンテストでない通常動作時に用いる端子として、クロック信号ＣＬＫを入力するＣＬＫ端子、データを入力するＰ００端子及びＰ０１端子、及びデータを出力するＰ０２端子が設けられている。データ入出力の端子の数は、この例に限られるものではなく、任意の数設けられてよい。
【００１３】
アナログ回路２２は、第１の端子３１を介して例えば３．３Ｖのアナログ正電源電圧ＡＶＣＣを、第２の端子３２を介してアナログ基準電圧ＡＶＲを、第３の端子３３を介してアナロググランド電圧ＡＶＳＳを受け取る。ロジック回路２３は、ＡＶＣＣとは別個に第４の端子３４を介して受け取る正電源電圧により動作し、通常動作とスキャンテスト動作とを選択的に実行する。ロジック回路２３は、スキャンテスト動作に関連する所定のスキャンテスト関連信号ＸＴＳＴ、ＸＴＣＫ、ＳＩ、及びＳＭに応じてスキャンテスト動作を実行する。
【００１４】
ロジック部２１には、スキャンテスト動作時に端子３１及び端子３２の少なくとも一方を介して所定のスキャンテスト関連信号の少なくとも１つをロジック回路２３へ供給する信号経路が設けられている。図２の構成例では、端子３１からテストモード信号ＸＴＳＴをロジック回路２３のＸＴＳＴ端子に供給する経路と、端子３２からスキャンイン信号ＳＩをロジック回路２３のＳＩ端子に供給する経路とが設けられている。なおこれら信号経路を介して供給される信号は、通常動作とスキャンテスト動作との何れか一方を選択するテストモード信号ＸＴＳＴを含むようにしてよい。
【００１５】
更に、ロジック回路２３は、端子３５乃至３７を介して受け取る通常動作に関連する通常動作関連信号ＣＬＫ及びデータ信号Ｐ００及びＰ０１に応じて、通常動作を実行する。ロジック部２１には、スキャンテスト動作時に上記と同一の端子３５及び３６を介して所定のスキャンテスト関連信号の少なくとも1つをロジック回路２３へ供給する信号経路が設けられている。図２の構成例では、端子３５からスキャンクロック信号ＸＴＣＫをロジック回路２３のＸＴＣＫ端子に供給する経路と、端子３６からスキャンモード信号ＳＭをロジック回路２３のＳＭ端子に供給する経路とが設けられている。これらの信号経路には、端子３１から供給される信号ＸＴＳＴに応じて信号経路を遮断する論理ゲート２６及び２７が設けられている。具体的には、論理ゲート２６は、ＸＴＳＴの負論理とスキャンクロック信号ＸＴＣＫの正論理とのＡＮＤをとるゲートであり、ＸＴＳＴがＨＩＧＨの時にスキャンクロック信号ＸＴＣＫを遮断し、ＸＴＳＴがＬＯＷの時にスキャンクロック信号ＸＴＣＫを通過させる。同様に、論理ゲート２７は、ＸＴＳＴの負論理とスキャンモード信号ＳＭの正論理とのＡＮＤをとるゲートであり、ＸＴＳＴがＨＩＧＨの時にスキャンモード信号ＳＭを遮断し、ＸＴＳＴがＬＯＷの時にスキャンモード信号ＳＭを通過させる。
【００１６】
更に、ロジック回路２３は、通常動作の実行時に生成された信号Ｐ０２を端子３８を介して外部に出力する。ロジック部２１には、スキャンテスト動作の実行時に生成された信号ＳＯをこの同一の端子３８を介して外部に出力する信号経路が設けられている。この信号経路には、端子３１から供給される信号ＸＴＳＴに応じて通常動作の実行時に生成された信号Ｐ０２が伝搬する信号線とスキャンテスト動作の実行時に生成された信号ＳＯが伝搬する信号線との何れか一方を選択するセレクタ回路２８が設けられている。
【００１７】
以上のような構成とすることで、ＬＳＩ２０には、テストモード信号ＸＴＳＴ、スキャンクロック信号ＸＴＣＫ、スキャンイン信号ＳＩ、スキャンモード信号ＳＭ、及びスキャンアウト信号ＳＯ用に専用の端子を設ける必要が無くなる。これにより端子の数を少なくして、ＬＳＩチップのコストを削減することが可能になる。またスキャンテスト動作時には使用しないアナログ回路２２の入力端子を利用することにより、効率的な端子の活用を図ることができる。またアナログ回路２２はスキャンテスト動作時には使用されないとはいえ、アナロググランド電源電圧用の端子にスキャンテスト用の信号を印加したのでは、同一基板上にあるデジタル回路の動作に好ましくない影響を与える可能性がある。従って、アナログ回路２２への入力端子のうちでグランド電圧ＡＶＳＳを受け取るための第３の端子３３については、スキャンテスト動作時においても使用していない。これにより安定した回路動作を確実にすることができる。なお上記説明した構成例においては、全てのスキャンテスト関連信号について他の用途の端子を用いて信号入出力する構成としたが、これらスキャンテスト関連信号のうち少なくとも１つについて、他の用途の端子を用いて信号入出力する構成としてもよい。この場合、利用する他の用途の端子としては、スキャンテスト動作時には使用しないアナログ回路２２の入力端子を優先的に使用してよい。
【００１８】
図３は、ロジック回路２３の構成の一例を示す図である。図３のロジック回路２３は、ユーザーロジック部４１、モード制御回路４２、及びｎ個のスキャンフリップフロップ４３−１乃至４３−ｎを含む。この図面では、簡単な例としてスキャンフリップフロップ４３−１乃至４３−ｎの各々のデータ入力端子Ｄとデータ出力端子Ｑとが、同一のユーザーロジック部４１に結合されている。しかし例えばある１つのスキャンフリップフロップのデータ入力端子Ｄ及びデータ出力端子Ｑが、それぞれ別の論理回路ユニットに接続されていてもよい。各スキャンフリップフロップ４３−１乃至４３−ｎは、ユーザーロジック部４１のある部分からの出力データをデータ入力端子Ｄで受け取り、内部にデータを格納し、格納データをデータ出力端子Ｑからユーザーロジック部４１の他の部分へ入力データとして供給する。
【００１９】
各スキャンフリップフロップ４３−１乃至４３−ｎは、上記データ入力端子Ｄとデータ出力端子Ｑ以外に、スキャンシフト用にスキャン入力端子ＳＩ及びスキャン出力端子ＳＯを有する。またスキャンシフト有効／無効を指示するスキャンイネーブル入力端子ＳＥが設けられている。スキャンイネーブル入力端子ＳＥの“０／１”に応じて、データ入力端子Ｄ又はスキャン入力端子ＳＩの何れかが選択される。選択された入力端子のデータがスキャンクロック信号ＸＴＣＫに同期してフリップフロップ内部に格納される。データ出力端子Ｑとスキャン出力端子ＳＯとは同一の内部ノードに結合されており、同一のデータ信号が出力される。
【００２０】
モード制御回路４２へ供給されるテストモード信号ＸＴＳＴの“０／１”に応じて、通常動作又はスキャンテスト動作の何れかが選択され実行される。モード制御回路４２の制御動作により、例えば通常動作用のクロック信号ＣＬＫとスキャンテスト動作用のスキャンクロック信号ＸＴＣＫとの何れをスキャンフリップフロップ４３−１乃至４３−ｎに供給するか等が制御される。
【００２１】
ロジック回路２３の通常動作の場合、スキャンイネーブル入力ＳＥにスキャン無効を指示する値（例えば“０”）のスキャンモード信号ＳＭを印加する。この場合、各スキャンフリップフロップ４３−１乃至４３−ｎは、クロック信号に同期してデータ入力端子Ｄからの入力データを格納し、データ出力端子Ｑから格納データを出力する。
【００２２】
ロジック回路２３のスキャンテスト動作の場合、スキャンイネーブル入力ＳＥにスキャン有効を指示する値（例えば“１”）のスキャンモード信号ＳＭを印加する。この場合、各スキャンフリップフロップ４３−１乃至４３−ｎは、スキャンクロック信号ＸＴＣＫに同期してスキャン入力端子ＳＩからの入力データを格納し、スキャン出力端子ＳＯから格納データを出力する。あるフリップフロップのスキャン出力端子ＳＯは別のフリップフロップのスキャン入力端子ＳＩに結合されており、複数のスキャンフリップフロップ４３−１乃至４３−ｎのカスケード接続によりスキャンチェーンを構成している。
【００２３】
スキャンテスト動作時には、外部のテスタ装置により、スキャンモード信号ＳＭを有効（例えば“１”）に設定し、スキャンイン信号ＳＩをスキャンクロック信号ＸＴＣＫに同期させてシリアルに入力する。入力されるスキャンイン信号ＳＩは、スキャンクロック信号ＸＴＣＫに同期したスキャンフリップフロップのシフト動作によってデータシフトを繰り返し、最終的に所定のデータを各スキャンフリップフロップ４３−１乃至４３−ｎに設定することができる。
【００２４】
所定のデータを各スキャンフリップフロップ４３−１乃至４３−ｎに設定し終えると、ユーザーロジック部４１を動作させる。その際、スキャンイネーブル入力ＳＥにスキャン無効を指示する値（例えば“０”）のスキャンモード信号ＳＭを印加し、スキャンクロック信号ＸＴＣＫのパルスを供給することによりキャプチャー動作を実行する。即ち、各スキャンフリップフロップ４３−１乃至４３−ｎは、スキャンクロック信号ＸＴＣＫに同期してデータ入力端子Ｄからの入力データを格納し、データ出力端子Ｑから格納データを出力する。これにより、ユーザーロジック部４１の出力データがスキャンフリップフロップ４３−１乃至４３−ｎに並列に格納される。その後、スキャンクロック信号ＸＴＣＫによってスキャンフリップフロップ４３−１乃至４３−ｎのデータをシフトさせることで、スキャンアウト信号ＳＯをＳＯ端子からシリアルに出力させる。シリアルに出力されたスキャンアウト信号ＳＯを外部のテスタ装置により観測し、入力したスキャンイン信号ＳＩに対して期待される期待値データと比較する。スキャンアウト信号ＳＯと期待値データとの比較結果により、ＬＳＩ２０の内部のロジック回路２３の不良を検出することができる。
【００２５】
図４は、ＬＳＩの第２の実施例の構成の一例を示す図である。図４において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図２に示す第１実施例の構成においては、ＡＶＣＣ用の端子３１からテストモード信号ＸＴＳＴを印加し、ＡＶＲ用の端子３２からスキャンイン信号ＳＩを印加していた。即ち端子３１をＡＶＣＣとＸＴＳＴとで共用し、端子３２をＡＶＲとＳＩとで共用していた。それに対して図４に示す第２の実施例の構成においては、ＬＳＩ２０ａのＡＶＣＣ用の端子３１からスキャンイン信号ＳＩを印加し、ＡＶＲ用の端子３２からテストモード信号ＸＴＳＴを印加する。即ち端子３１をＡＶＣＣとＳＩとで共用し、端子３２をＡＶＲとＸＴＳＴとで共用する。その他の構成は図２に示すＬＳＩ２０と同様である。
【００２６】
図５は、ＬＳＩの第３の実施例の構成の一例を示す図である。図５において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図２に示す第１実施例の構成においては、ＡＶＲ用の端子３２からスキャンイン信号ＳＩを印加し、クロック信号ＣＬＫ用のＸ０端子３５からスキャンクロック信号ＸＴＣＫを印加していた。即ち端子３２をＡＶＲとＳＩとで共用し、端子３５をクロック信号ＣＬＫ（Ｘ０）とスキャンクロック信号ＸＴＣＫとで共用していた。それに対して図５に示す第３の実施例の構成においては、ＬＳＩ２０ｂのＰ０１用の端子３７からスキャンイン信号ＳＩを印加し、ＡＶＲ用の端子３２からスキャンクロック信号ＸＴＣＫを印加する。即ち端子３７をＰ０１とＳＩとで共用し、端子３２をＡＶＲとＸＴＣＫとで共用する。これに伴い、図２のようにロジック回路２３のＸＴＣＫ入力の部分に論理ゲート２６を設ける代わりに、図５に示すようにロジック回路２３のＳＩ入力の部分に論理ゲート２６ｂを設けるようにロジック部２１ｂを構成してある。論理ゲート２６ｂは、ＸＴＳＴの負論理とスキャンイン信号ＳＩの正論理とのＡＮＤをとるゲートであり、ＸＴＳＴがＨＩＧＨの時にスキャンイン信号ＳＩを遮断し、ＸＴＳＴがＬＯＷの時にスキャンイン信号ＳＩを通過させる。その他の構成は図２に示すＬＳＩ２０と同様である。
【００２７】
図６は、ＬＳＩの第４の実施例の構成の一例を示す図である。図６において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図６のＬＳＩ２０ｃは、ロジック部２１ｃ、アナログ回路２２、及びＦｅＲＡＭ（強誘電体メモリ）５１を含む。ＦｅＲＡＭ５１は、強誘電体を記憶素子とする不揮発メモリであり、端子５２からの電源電圧ＶＤＤＦに基づいて動作する。図２に示す第１実施例の構成においては、データＰ００用の端子３６からスキャンモード信号ＳＭを印加していた。即ち端子３６をデータＰ００とＳＭとで共用していた。それに対して図６に示す第４の実施例の構成においては、ＬＳＩ２０ｃのＶＤＤＦ用の端子５２からスキャンモード信号ＳＭを印加する。即ち端子５２をＶＤＤＦとＳＭとで共用する。これに伴い、図２のようにロジック部２１においてＸＴＳＴの負論理と端子３６からのスキャンモード信号ＳＭの正論理とのＡＮＤをとる論理ゲート２７の代わりに、図６に示すように論理ゲート２７ｃを設けている。図６に示すようにロジック部２１ｃの論理ゲート２７ｃは、ＸＴＳＴの負論理と端子５２からのスキャンモード信号ＳＭの正論理とのＡＮＤをとる。その他の構成は図２に示すＬＳＩ２０と同様である。
【００２８】
アナログ回路２２と同様に、一般にＦｅＲＡＭ５１もスキャンテスト動作時には使用しない。従って、このようなＦｅＲＡＭ５１の入力端子を利用することにより、効率的な端子の活用を図ることができる。
【００２９】
図７は、ＬＳＩの第５の実施例の構成の一例を示す図である。図７において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図７のＬＳＩ２０ｄは、ロジック部２１ｄ、アナログ回路２２、レギュレータ６１、及びアナログスイッチ回路６３及び６４を含む。レギュレータ６１は、端子３４から供給される外部電源電圧に基づいて、安定した内部電源電圧ＶＣＣを生成する。通常動作時には、レギュレータ６１が内部電源電圧ＶＣＣを出力する信号線は、端子６２を介して外部の容量素子Ｃに結合されている。このように容量素子Ｃを内部電源電圧ＶＣＣに結合することにより、外部電源電圧が振動したときに、レギュレータ６１の出力する内部電源電圧ＶＣＣが発振してしまうことを避けることができる。
【００３０】
ＬＳＩ２０ｄのスキャンテスト動作を実行するときには、外部電源電圧はテスタから供給するので、十分に安定した電源電圧となっている。従って、スキャンテスト動作時には、端子６２に容量素子Ｃを接続する必要はない。図７に示す第５の実施例の構成では、スキャンテスト動作の実行時に生成されたスキャンアウト信号ＳＯを端子６２を介して外部に出力する信号経路が設けられている。この信号経路には、第１の端子３１から供給されるテストモード信号ＸＴＳＴに応じて信号経路を遮断するアナログスイッチ回路６４が設けられている。アナログスイッチ回路６４は、スキャンテスト動作時にテストモード信号ＸＴＳＴがアサートされると導通し、ロジック回路２３のＳＯ出力を端子６２に接続する。なおこのとき端子６２には容量素子Ｃは接続されていない。またアナログスイッチ回路６３は、スキャンテスト動作時にテストモード信号ＸＴＳＴがアサートされると遮断し、レギュレータ６１の出力を端子６２から切断する。
【００３１】
上記の構成を設けたことにより、図７のロジック部２１ｄでは、図２のロジック部２１にあるセレクタ回路２８が取り除かれている。その他の点において、ロジック部２１ｄとロジック部２１とは実質的に同一である。
【００３２】
図８は、ＬＳＩの第６の実施例の構成の一例を示す図である。図８において、図６及び図７と同一の構成要素は同一の番号で参照し、その説明は省略する。図８のＬＳＩ２０ｅは、ロジック部２１ｅ、アナログ回路２２、ＦｅＲＡＭ５１、レギュレータ６１、及びアナログスイッチ回路６３及び６４を含む。図７に示す第５実施例の構成においては、データＰ００用の端子３６からスキャンモード信号ＳＭを印加していた。即ち端子３６をデータＰ００とＳＭとで共用していた。それに対して図８に示す第６の実施例の構成においては、ＬＳＩ２０ｅのＶＤＤＦ用の端子５２からスキャンモード信号ＳＭを印加する。即ち端子５２をＶＤＤＦとＳＭとで共用する。これに伴い、図７のようにロジック部２１ｄにおいてＸＴＳＴの負論理と端子３６からのスキャンモード信号ＳＭの正論理とのＡＮＤをとる論理ゲート２７の代わりに、図８に示すように論理ゲート２７ｅを設けている。図８に示すようにロジック部２１ｅの論理ゲート２７ｅは、ＸＴＳＴの負論理と端子５２からのスキャンモード信号ＳＭの正論理とのＡＮＤをとる。その他の構成は図７に示すＬＳＩ２０ｄと同様である。
【００３３】
図９は、ＬＳＩの第７の実施例の構成の一例を示す図である。図９において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図９のＬＳＩ２０ｆは、ロジック部２１ｆ、アナログ回路２２、及びフラッシュメモリ７１を含む。フラッシュメモリ７１は、フローティングゲートへの電荷注入により情報を記憶する不揮発メモリであり、端子７２からの高電圧ＨＶＤを用いることによりプログラムや消去等の動作を実行する。図２に示す第１実施例の構成においては、データＰ００用の端子３６からスキャンモード信号ＳＭを印加していた。即ち端子３６をデータＰ００とＳＭとで共用していた。それに対して図９に示す第７の実施例の構成においては、ＬＳＩ２０ｃのＨＶＤ用の端子７２からスキャンモード信号ＳＭを印加する。即ち端子７２をＨＶＤとＳＭとで共用する。これに伴い、図２のようにロジック部２１においてＸＴＳＴの負論理と端子３６からのスキャンモード信号ＳＭの正論理とのＡＮＤをとる論理ゲート２７の代わりに、図９に示すように論理ゲート２７ｆを設けている。図９に示すようにロジック部２１ｆの論理ゲート２７ｆは、ＸＴＳＴの負論理と端子７２からのスキャンモード信号ＳＭの正論理とのＡＮＤをとる。その他の構成は図２に示すＬＳＩ２０と同様である。
【００３４】
図１０は、上記の実施例で説明したＬＳＩの動作制御のフローチャートである。ステップＳ１で、ＡＶＣＣ（又はＡＶＲ）とＸＴＳＴとを兼用する端子への印加電圧がＨＩＧＨかＬＯＷかを判定する。そのような兼用端子は、例えば図２に示す第１の実施例の場合は端子３１であり、図４に示す第２の実施例の場合は端子３２である。印加電圧がＨＩＧＨ（ＶＣＣレベル）の場合、処理はステップＳ２に進む。
【００３５】
ステップＳ２で、ＬＳＩが通常起動される。その後ステップＳ３で、動作モードが選択される。この動作モードの選択は、何らかの外部からの設定により決定すればよい。ユーザモードが選択された場合は、ステップＳ４において、ＬＳＩのロジック部（例えば図２のロジック部２１）が通常動作を実行し、アナログ回路（例えば図２のアナログ回路２２）がロジック部に対する周辺機器として使用される。またテストモードが選択された場合は、アナログ回路の試験を実行する。ＬＳＩチップでは、内蔵のＡＤＣ及びＤＡＣには一般に変換誤差が含まれる。そこでＡＤＣ及びＤＡＣについてそれぞれの変換誤差を予め測定しておき、実際のＡＤ変換及びＤＡ変換を行う際に、測定済みの誤差に基づいた補正処理を行うことが好ましい。ＬＳＩチップ内のＡＤＣ及びＤＡＣの誤差を求めるためには、例えば外部端子を介して所定のアナログ電圧を入力してＡＤ変換後のデジタルコードを調べたり、所定のデジタルコードに対するＤＡ変換後のアナログ電圧を外部端子を介して出力して測定したりする。
【００３６】
ステップＳ１での判定の結果、印加電圧がＬＯＷ（ＶＳＳレベル）の場合、処理はステップＳ６に進む。ステップＳ６で、ＬＳＩがスキャンテストモード起動される。ステップＳ７で、スキャンテストモードにおいて、ＬＳＩのロジック部やメモリに対するスキャンテストが実行される。この際、スキャンクロック信号、スキャンイン信号、スキャンモード信号等の種々のスキャン関連の信号は、他の兼用端子から印加されてよい。
【００３７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００３８】
なお本願の開示は、以下の内容を含むものである。
（付記１）
第１の端子を介して第１の正電源電圧を、第２の端子を介して基準電圧を、第３の端子を介してグランド電圧を受け取るアナログ回路と、
第４の端子を介して受け取る第２の正電源電圧により動作し、通常動作とスキャンテスト動作とを選択的に実行し、前記スキャンテスト動作に関連する所定のスキャンテスト関連信号に応じて前記スキャンテスト動作を実行するロジック回路と、
前記スキャンテスト動作時に前記第１の端子及び前記第２の端子の少なくとも一方を介して前記所定のスキャンテスト関連信号の少なくとも１つを前記ロジック回路へ供給する第１の信号経路と
を含むことを特徴とする半導体集積回路。
（付記２）
前記所定のスキャンテスト関連信号の前記少なくとも１つは、通常動作とスキャンテスト動作との何れか一方を選択するテストモード信号を含むことを特徴とする付記１記載の半導体集積回路。
（付記３）
第２の信号経路を更に含み、
前記ロジック回路は第５の端子を介して受け取る前記通常動作に関連する所定の通常動作関連信号に応じて前記通常動作を実行し、前記第２の信号経路は、前記スキャンテスト動作時に前記第５の端子を介して前記所定のスキャンテスト関連信号の少なくとも1つを前記ロジック回路へ供給することを特徴とする付記１又は２に記載の半導体集積回路。
（付記４）
前記第２の信号経路には、前記第１の端子及び前記第２の端子の少なくとも一方から供給される信号に応じて信号経路を遮断する回路が設けられていることを特徴とする付記３記載の半導体集積回路。
（付記５）
第３の信号経路を更に含み、
前記ロジック回路は前記通常動作の実行時に生成された信号を第６の端子を介して外部に出力し、前記第３の信号経路は、前記スキャンテスト動作の実行時に生成された信号を前記第６の端子を介して外部に出力することを特徴とする付記１乃至４いずれか一項記載の半導体集積回路。
（付記６）
前記第３の信号経路には、前記第１の端子及び前記第２の端子の少なくとも一方から供給される信号に応じて前記通常動作の実行時に生成された信号が伝搬する信号線と前記スキャンテスト動作の実行時に生成された信号が伝搬する信号線との何れか一方を選択する回路が設けられていることを特徴とする付記３記載の半導体集積回路。
（付記７）
第４の信号経路と、
レギュレータ回路と
を更に含み、
前記レギュレータ回路の出力は前記通常動作時に第７の端子を介して外部の容量素子に接続され、前記第４の信号経路は、前記スキャンテスト動作の実行時に生成された信号を前記第７の端子を介して外部に出力することを特徴とする付記１乃至４いずれか一項記載の半導体集積回路。
（付記８）
前記第４の信号経路には、前記第１の端子及び前記第２の端子の少なくとも一方から供給される信号に応じて信号経路を遮断する回路が設けられていることを特徴とする付記７記載の半導体集積回路。
（付記９）
第１の端子を介して第１の正電源電圧を、第２の端子を介して基準電圧を、第３の端子を介してグランド電圧を受け取るアナログ回路と、
第４の端子を介して受け取る第２の正電源電圧により動作し、通常動作とスキャンテスト動作とを選択的に実行し、前記スキャンテスト動作に関連する所定のスキャンテスト関連信号に応じて前記スキャンテスト動作を実行するロジック回路と、
前記スキャンテスト動作時に前記第１の端子及び前記第２の端子の少なくとも一方を介して前記所定のスキャンテスト関連信号の少なくとも１つを前記ロジック回路へ供給する第１の信号経路と
を含むことを特徴とする半導体集積回路。
【図面の簡単な説明】
【００３９】
【図１】スキャンテスト方式を採用したＬＳＩの構成の一例を示す図である。
【図２】ＬＳＩの第１の実施例の構成の一例を示す図である。
【図３】ロジック回路の構成の一例を示す図である。
【図４】ＬＳＩの第２の実施例の構成の一例を示す図である。
【図５】ＬＳＩの第３の実施例の構成の一例を示す図である。
【図６】ＬＳＩの第４の実施例の構成の一例を示す図である。
【図７】ＬＳＩの第５の実施例の構成の一例を示す図である。
【図８】ＬＳＩの第６の実施例の構成の一例を示す図である。
【図９】ＬＳＩの第７の実施例の構成の一例を示す図である。
【図１０】上記の実施例で説明したＬＳＩの動作制御のフローチャートである。
【符号の説明】
【００４０】
２０  ＬＳＩ
２１  ロジック部
２２  アナログ回路
２３  ロジック回路
２４  入力バッファ
２５  出力バッファ
２６  論理ゲート
２７  論理ゲート
２８  セレクタ回路
４１  ユーザーロジック部
４２  モード制御回路
４３−１乃至４３−ｎ  スキャンフリップフロップ
【図１】
2010112883.tif 000003
【図２】
2010112883.tif 000004
【図３】
2010112883.tif 000005
【図４】
2010112883.tif 000006
【図５】
2010112883.tif 000007
【図６】
2010112883.tif 000008
【図７】
2010112883.tif 000009
【図８】
2010112883.tif 000010
【図９】
2010112883.tif 000011
【図１０】
2010112883.tif 000012