(57)【要約】      （修正有）【課題】コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリを提供する。【解決手段】半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極ＣＧが形成されている。そして、コントロールゲート電極ＣＧの右側の側壁には、積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。このとき、コントロールゲート電極ＣＧの上端部にバーズビークＢＶが形成されている。この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。【選択図】図３
2010258091.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
（ａ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｂ）前記ゲート絶縁膜上に形成されたコントロールゲート電極と、
（ｃ）前記コントロールゲート電極の側壁に形成されたメモリゲート電極と、
（ｄ）前記コントロールゲート電極と前記メモリゲート電極の間、および、前記メモリゲート電極と前記半導体基板の間に形成された積層絶縁膜と、
（ｅ）前記半導体基板内に形成されたソース領域およびドレイン領域とを備え、
前記積層絶縁膜は、
（ｄ１）第１電位障壁膜と、
（ｄ２）前記第１電位障壁膜上に形成された電荷蓄積膜と、
（ｄ３）前記電荷蓄積膜上に形成された第２電位障壁膜とを有し、
前記コントロールゲート電極の上端部にバーズビークが形成された半導体装置であって、
前記コントロールゲート電極の中端部に接触する位置に形成された前記第１電位障壁膜の膜厚をａとし、前記コントロールゲート電極の上端部から前記コントロールゲート電極のゲート長方向に形成されている前記バーズビークの長さをｂとする場合、ｂ＞ａの関係が成立し、かつ、２ｎｍ≦ａ≦５ｎｍの関係を満たしていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記コントロールゲート電極の中端部に接触する位置に形成された前記積層絶縁膜の膜厚をｄとする場合、ｂ≧ｄ／２の関係を満たしていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記コントロールゲート電極のゲート長方向の長さをＬとする場合、５ｎｍ≦ｂ＜Ｌ／２の関係を満たすことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記バーズビークは、前記コントロールゲート電極の両側の上端部のうち、前記メモリゲート電極が形成されている側の上端部にだけ形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記電荷蓄積膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記コントロールゲート電極と前記メモリゲート電極は、ともに、ポリシリコン膜と前記ポリシリコン膜上に形成されたシリサイド膜から形成されていることを特徴とする半導体装置。
【請求項７】
半導体基板上に形成された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
（ａ）前記半導体基板上に形成された積層絶縁膜と、
（ｂ）前記積層絶縁膜上に形成されたメモリゲート電極と、
（ｃ）前記メモリゲート電極の側壁に形成されたコントロールゲート電極と、
（ｄ）前記メモリゲート電極と前記コントロールゲート電極の間、および、前記コントロールゲート電極と前記半導体基板の間に形成されたゲート絶縁膜と、
（ｅ）前記メモリゲート電極の側壁に形成された第１サイドウォール、および、前記コントロールゲート電極の側壁に形成された前記第１サイドウォールと同層の膜からなる第２サイドウォールと、
（ｆ）前記半導体基板内に形成されたソース領域およびドレイン領域とを備え、
前記メモリゲート電極の上端部の前記コントロールゲート電極側に前記ゲート絶縁膜と同層の膜からなる第１絶縁膜が形成され、前記メモリゲート電極の上端部の前記第１サイドウォール側に前記第１サイドウォールと同層の膜からなる第２絶縁膜が形成された半導体装置であって、
前記メモリゲート電極の中端部に接触する位置に形成された前記ゲート絶縁膜の膜厚をｄとし、前記メモリゲート電極の上端部から前記メモリゲート電極のゲート長方向に形成されている前記第１絶縁膜の長さをｂ、前記メモリゲート電極の上端部から前記メモリゲート電極のゲート長方向に形成されている前記第２絶縁膜の長さをｃとする場合、ｂ≧ｄ／２およびｃ≧ｄ／２の関係が成立することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記メモリゲート電極のゲート長方向の長さをＬとする場合、５ｎｍ≦ｂ＜Ｌ／２および５ｎｍ≦ｃ＜Ｌ／２の関係を満たすことを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置であって、
前記第２絶縁膜は形成されず、前記第１絶縁膜は形成されていることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置であって、
前記積層絶縁膜は、
（ａ１）前記半導体基板上に形成された第１電位障壁膜と、
（ａ２）前記第１電位障壁膜上に形成された電荷蓄積膜と、
（ａ３）前記電荷蓄積膜上に形成された第２電位障壁膜とを有することを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記電荷蓄積膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項１２】
請求項７記載の半導体装置であって、
前記コントロールゲート電極と前記メモリゲート電極は、ともに、ポリシリコン膜と前記ポリシリコン膜上に形成されたシリサイド膜から形成されていることを特徴とする半導体装置。
【請求項１３】
半導体基板上にメモリセル形成領域を有する半導体装置の製造方法であって、
（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜上にマスク膜を形成する工程と、
（ｄ）前記マスク膜をパターニングする工程と、
（ｅ）パターニングした前記マスク膜から露出する前記第１導体膜の表面に酸化シリコン膜を形成し、かつ、前記マスク膜で覆われている前記第１導体膜に食い込むようにバーズビークを形成する工程と、
（ｆ）パターニングした前記マスク膜をマスクにして、前記第１導体膜を加工することにより、コントロールゲート電極を形成する工程と、
（ｇ）前記コントロールゲート電極を形成した前記半導体基板上に積層絶縁膜を形成する工程と、
（ｈ）前記積層絶縁膜上に第２導体膜を形成する工程と、
（ｉ）前記第２導体膜を異方性エッチングすることにより、前記コントロールゲート電極の側壁にメモリゲート電極を形成する工程と、
（ｊ）前記積層絶縁膜をエッチングすることにより、前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に前記積層絶縁膜を形成する工程と、
（ｋ）前記（ｊ）工程の後、前記半導体基板内にソース領域およびドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記第１導体膜および前記第２導体膜はポリシリコン膜であり、
（ｌ）前記コントロールゲート電極の表面および前記メモリゲート電極の表面にシリサイド膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法であって、
前記（ｃ）工程は、
（ｃ１）前記第１導体膜上に窒化シリコン膜を形成する工程と、
（ｃ２）前記窒化シリコン膜上に酸化シリコン膜を形成する工程とを有し、さらに、
前記（ｆ）工程と前記（ｇ）工程の間に、
（ｍ）前記酸化シリコン膜を除去する工程と、
前記（ｊ）工程と前記（ｋ）工程の間に、
（ｎ）前記窒化シリコン膜を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記（ｄ）工程は、
（ｄ１）前記酸化シリコン膜をパターニングする工程と、
（ｄ２）前記（ｄ１）工程後、パターニングした前記酸化シリコン膜をマスクにして前記窒化シリコン膜をパターニングする工程とを有し、
前記（ｄ２）工程は、熱リン酸による等方性エッチングで前記窒化シリコン膜をパターニングすることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法であって、
前記（ｄ）工程は、隣接する一対のコントロールゲート電極形成領域を覆うように前記マスク膜を第１パターニングし、
前記（ｆ）工程は、
（ｆ１）前記マスク膜を、さらに、それぞれの前記コントロールゲート電極形成領域だけを覆うように第２パターニングする工程と、
（ｆ２）第２パターニングされた前記マスク膜をマスクにして、前記第１導体膜を加工することにより、それぞれの前記コントロールゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法であって、
前記半導体基板は、さらに、周辺回路を形成する周辺回路形成領域を有し、
前記（ｊ）工程後、前記（ｋ）工程前に、前記周辺回路形成領域に形成されている前記第２導体膜を加工することにより、前記周辺回路を構成するＭＩＳＦＥＴのゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１３記載の半導体装置の製造方法であって、
前記（ｇ）工程は、
（ｇ１）前記コントロールゲート電極を形成した前記半導体基板上に第１電位障壁膜を形成する工程と、
（ｇ２）前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、
（ｇ３）前記電荷蓄積膜上に第２電位障壁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法であって、
前記電荷蓄積膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板上にメモリセル形成領域を有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に積層絶縁膜を形成する工程と、
（ｂ）前記積層絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜上にマスク膜を形成する工程と、
（ｄ）前記マスク膜をパターニングする工程と、
（ｅ）前記第１導体膜を酸化することにより、パターニングした前記マスク膜から露出する前記第１導体膜の表面に酸化シリコン膜を形成し、かつ、前記マスク膜で覆われている前記第１導体膜に食い込むようにバーズビークを形成する工程と、
（ｆ）パターニングした前記マスク膜をマスクにして、前記第１導体膜を加工することにより、メモリゲート電極を形成する工程と、
（ｇ）前記マスク膜および前記バーズビークを除去する工程と、
（ｈ）前記メモリゲート電極を形成した前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｉ）前記ゲート絶縁膜上に第２導体膜を形成する工程と、
（ｊ）前記第２導体膜を異方性エッチングすることにより、前記メモリゲート電極の側壁にコントロールゲート電極を形成する工程と、
（ｋ）前記ゲート絶縁膜をエッチングすることにより、前記メモリゲート電極と前記コントロールゲート電極の間および前記コントロールゲート電極と前記半導体基板の間に前記ゲート絶縁膜を形成し、かつ、前記メモリゲート電極の前記コントロールゲート電極側の上端部に第１絶縁膜を形成する工程と、
（ｌ）前記（ｋ）工程の後、前記半導体基板内に第１半導体領域を形成する工程と、
（ｍ）前記メモリゲート電極および前記コントロールゲート電極を形成した前記半導体基板上に第３絶縁膜を形成する工程と、
（ｎ）前記第３絶縁膜をエッチングすることで、前記メモリゲート電極の側壁に第１サイドウォールを形成し、かつ、前記第１サイドウォール側の前記メモリゲート電極の上端部に第２絶縁膜を形成し、かつ、前記コントロールゲート電極の側壁に第２サイドウォールを形成する工程と、
（ｏ）前記（ｎ）工程の後、前記半導体基板内に前記第１半導体領域と電気的に接続する第２半導体領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法であって、
前記第１導体膜および前記第２導体膜は、ポリシリコン膜であり、
（ｐ）前記メモリゲート電極の表面および前記コントロールゲート電極の表面にシリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１記載の半導体装置の製造方法であって、
前記（ａ）工程は、
（ａ１）前記半導体基板上に第１電位障壁膜を形成する工程と、
（ａ２）前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、
（ａ３）前記電荷蓄積膜上に第２電位障壁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２１記載の半導体装置の製造方法であって、
前記マスク膜は酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３記載の半導体装置の製造方法であって、
前記電荷蓄積膜は、窒化シリコン膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項１に記載の半導体装置であって、
前記バーズビークの長さｂは、前記バーズビークの厚さよりも大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、メモリゲート電極とコントロールゲート電極とを隣接して形成するスプリットゲート型メモリの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００７−２５８４９７号公報（特許文献１）には、スプリットゲート構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリセルを有する半導体装置において、コントロールゲート電極とメモリゲート電極との短絡不良を低減することができる技術が記載されている。
【０００３】
具体的には、半導体基板の第１領域上にゲート絶縁膜を介してポリシリコン膜からなるコントロールゲート電極を形成し、第１領域に隣接する第２領域上に第１絶縁膜、電荷蓄積膜、第２絶縁膜を介してポリシリコン膜からなるメモリゲート電極を形成する。その後、酸化処理を施すことにより、コントロールゲート電極の上部と電荷蓄積膜の間に形成されている第１絶縁膜をバーズビーク形状とするとともに、メモリゲート電極と電荷蓄積膜の間に形成されている第２絶縁膜をバーズビーク形状とするものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５８４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたフローティングゲート型不揮発性メモリが主に使用されている。しかし、不揮発性メモリセルの微細化が進むと、隣接する不揮発性メモリセル間での容量増加や、コントロールゲート電極とフローティング電極との間の容量低下による動作の阻害が顕著となる。このため、近い将来、フローティングゲート型不揮発性メモリは、スケーリングの限界を迎えると考えられている。
【０００６】
フローティングゲート型不揮発性メモリの代替技術として、ＭＲＡＭ（Magnetroresistive Random Access Memory）やＰＲＡＭ（Phase change Random Access Memory）などが研究されているが、これらのメモリの開発には、新規材料や新規プロセスが必要となるため、開発は容易ではない。
【０００７】
そこで、近年、ＭＯＮＯＳ型不揮発性メモリがフローティングゲート型不揮発性メモリの代替技術として使用されている。ＭＯＮＯＳ型不揮発性メモリは、フローティングゲート型不揮発性メモリの電荷蓄積膜として使用されるポリシリコン膜に代えて、電荷蓄積膜として窒化シリコン膜などのトラップ準位を有する絶縁膜を使用している。このようなＭＯＮＯＳ型不揮発性メモリは、類似するフローティングゲート型不揮発性メモリに代表される従来技術を使用することが可能である点、新規プロセスの開発が不要な点、微細化が容易な点、信頼性が高い点などの利点を有している。
【０００８】
ＭＯＮＯＳ型不揮発性メモリには、単一トランジスタ構造のメモリセルや、コントロールゲート電極（選択トランジスタ）とメモリゲート電極（メモリトランジスタ）を設けた２トランジスタ構造のメモリセルが存在する。例えば、２トランジスタ構造のメモリセルは、半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたコントロールゲート電極とを有し、コントロールゲート電極の片側の側壁にサイドウォール形状のメモリゲート電極が形成されている。そして、コントロールゲート電極とメモリゲート電極の間、および、メモリゲート電極と半導体基板の間に、第１絶縁膜（第１電位障壁膜）と、電荷蓄積膜（窒化シリコン膜）と、第２絶縁膜（第２電位障壁膜）からなる積層絶縁膜が形成されている。さらに、コントロールゲート電極とメモリゲート電極を挟む半導体基板内の領域にソース領域とドレイン領域が形成されている。
【０００９】
このように構成されている２トランジスタ構造のメモリは、スプリットゲート型不揮発性メモリと呼ばれている。このスプリットゲート型不揮発性メモリは、ディプリート不良が発生しないことや、高速動作が可能であるという特徴を有するため、開発が進められている。しかし、スプリットゲート型不揮発性メモリでは、コントロールゲート電極とメモリゲート電極が近接する構造をしている。したがって、例えば、スプリットゲート型不揮発性メモリにデータの書き込みを行なう場合には、コントロールゲート電極とメモリゲート電極の間に高い電位差が生じる。このとき、コントロールゲート電極とメモリゲート電極は、上述した積層絶縁膜（第１電位障壁膜、電荷蓄積膜、第２電位障壁膜）を介して、互いに絶縁されているが、データの書き込み時のようにコントロールゲート電極とメモリゲート電極との間に高い電位差が生じると、薄い積層絶縁膜しか介在していないので、電界密度が高くなり、コントロールゲート電極とメモリゲート電極との間に大きなリーク電流が発生する問題点が生じる。リーク電流が発生すると、消費電力が増大するとともに、正常な書き込み動作を実現することが困難になるおそれがある。
【００１０】
本発明の目的は、不揮発性メモリのうち、特に、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリにおいて、コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
代表的な実施の形態による半導体装置は、半導体基板上に形成された複数のメモリセルを有する。前記複数のメモリセルのそれぞれは、（ａ）前記半導体基板上に形成されたゲート絶縁膜と、（ｂ）前記ゲート絶縁膜上に形成されたコントロールゲート電極と、（ｃ）前記コントロールゲート電極の側壁に形成されたメモリゲート電極とを備える。そして、（ｄ）前記コントロールゲート電極と前記メモリゲート電極の間、および、前記メモリゲート電極と前記半導体基板の間に形成された積層絶縁膜と、（ｅ）前記半導体基板内に形成されたソース領域およびドレイン領域とを備える。前記積層絶縁膜は、（ｄ１）第１電位障壁膜と、（ｄ２）前記第１電位障壁膜上に形成された電荷蓄積膜と、（ｄ３）前記電荷蓄積膜上に形成された第２電位障壁膜とを有する。このとき、前記コントロールゲート電極の上端部にバーズビークが形成されている。ここで、前記コントロールゲート電極の中端部に接触する位置に形成された前記第１電位障壁膜の膜厚をａとし、前記コントロールゲート電極の上端部から前記コントロールゲート電極のゲート長方向に形成されている前記バーズビークの長さをｂとする場合、ｂ＞ａの関係が成立し、かつ、２ｎｍ≦ａ≦５ｎｍの関係を満たしていることを特徴とするものである。
【００１４】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板上にメモリセル形成領域を有する半導体装置の製造方法に関し、（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記第１導体膜上にマスク膜を形成する工程とを備える。次に、（ｄ）前記マスク膜をパターニングする工程と、（ｅ）パターニングした前記マスク膜から露出する前記第１導体膜の表面に酸化シリコン膜を形成し、かつ、前記マスク膜で覆われている前記第１導体膜に食い込むようにバーズビークを形成する工程とを備える。続いて、（ｆ）パターニングした前記マスク膜をマスクにして、前記第１導体膜を加工することにより、コントロールゲート電極を形成する工程と、（ｇ）前記コントロールゲート電極を形成した前記半導体基板上に積層絶縁膜を形成する工程とを備える。さらに、（ｈ）前記積層絶縁膜上に第２導体膜を形成する工程と、（ｉ）前記第２導体膜を異方性エッチングすることにより、前記コントロールゲート電極の側壁にメモリゲート電極を形成する工程とを備える。そして、（ｊ）前記積層絶縁膜をエッチングすることにより、前記コントロールゲート電極と前記メモリゲート電極の間および前記メモリゲート電極と前記半導体基板の間に前記積層絶縁膜を形成する工程と、（ｋ）前記（ｊ）工程の後、前記半導体基板内にソース領域およびドレイン領域を形成する工程とを備えるものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
不揮発性メモリのうち、特に、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリにおいて、コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】本発明の実施の形態１における半導体装置の構成を示す断面図である。
【図３】図２に示すメモリセルを拡大して示す断面図である。
【図４】実施の形態１における半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の変形例を示す断面図である。
【図１７】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】実施の形態３における半導体装置の構成を示す断面図である。
【図２２】実施の形態３における半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】実施の形態４における半導体装置の構成を示す断面図である。
【図３０】図２９に示すメモリセルを拡大して示す断面図である。
【図３１】実施の形態４における半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
本実施の形態１における不揮発性メモリについて図面を参照しながら説明する。まず、不揮発性メモリセルを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２４】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２５】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２６】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２７】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００２８】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２９】
次に、本実施の形態１における不揮発性メモリの構成について説明する。本実施の形態１における不揮発性メモリは、図１に示すＥＥＰＲＯＭ４やフラッシュメモリ５を構成するメモリである。図２は、本実施の形態１における不揮発性メモリの断面を示す図である。図２では、メモリセル形成領域ＭＣＲと周辺回路形成領域ＰＥＲが図示されており、メモリセル形成領域ＭＣＲには、１つのメモリセルが示されている。一方、周辺回路形成領域ＰＥＲには、周辺回路を構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が図示されている。
【００３０】
図２に示すように、メモリセル形成領域ＭＣＲにおいては、半導体基板１Ｓにウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ１が形成されている。一方、周辺回路形成領域ＰＥＲにおいては、半導体基板１Ｓに素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｐ型ウェルＰＷＬ２およびｎ型ウェルＮＷＬ１が形成されている。素子分離領域ＳＴＩは、半導体基板１Ｓに形成した溝に酸化シリコン膜などの絶縁膜を埋め込むことにより形成されている。
【００３１】
まず、素子分離領域ＳＴＩで区画された周辺回路形成領域ＰＥＲに形成されているＭＩＳＦＥＴの構成について説明する。周辺回路形成領域ＰＥＲとは周辺回路が形成されている領域を示している。具体的には、不揮発性メモリ（不揮発性半導体記憶装置）は、メモリセルがアレイ状（行列状）に形成されたメモリセル形成領域ＭＣＲと、このメモリセル形成領域ＭＣＲに形成されているメモリセルを制御する周辺回路が形成された周辺回路形成領域ＰＥＲから構成されている。そして、この周辺回路形成領域ＰＥＲに形成された周辺回路には、メモリセルのコントロールゲート電極などに印加する電圧を制御するワードドライバや、メモリセルからの出力を増幅するセンスアンプや、ワードドライバやセンスアンプを制御する制御回路などから構成されている。したがって、図２に示す周辺回路形成領域ＰＥＲには、例えば、ワードドライバ、センスアンプあるいは制御回路などを構成するＭＩＳＦＥＴが図示されている。以下に、この周辺回路を構成するｎチャネル型ＭＩＳＦＥＴについて説明する。
【００３２】
図２に示すように、周辺回路形成領域ＰＥＲでは、半導体基板１Ｓ上にｐ型ウェルＰＷＬ２が形成されている。ｐ型ウェルＰＷＬ２は、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓに導入したｐ型半導体領域から形成されている。
【００３３】
次に、ｐ型ウェルＰＷＬ２（半導体基板１Ｓ）上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ１は、例えば、ポリシリコン膜ＰＦ１とこのポリシリコン膜ＰＦ１の表面に形成されたコバルトシリサイド膜ＣＳから形成されている。ゲート電極Ｇ１を構成するポリシリコン膜ＰＦ１には、ゲート電極Ｇ１の空乏化を抑えるために、例えば、リンなどのｎ型不純物が導入されている。ゲート電極Ｇ１の一部を構成するコバルトシリサイド膜ＣＳはゲート電極Ｇ１の低抵抗化のために形成されている。
【００３４】
ゲート電極Ｇ１の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ２）内には浅い低濃度不純物拡散領域ＥＸ２が形成されている。この浅い低濃度不純物拡散領域ＥＸ２はｎ型半導体領域であり、ゲート電極Ｇ１に整合して形成されている。そして、この浅い低濃度不純物拡散領域ＥＸ２の外側には深い高濃度不純物拡散領域ＮＲ２が形成されている。この深い高濃度不純物拡散領域ＮＲ２もｎ型半導体領域であり、サイドウォールＳＷに整合して形成されている。深い高濃度不純物拡散領域ＮＲ２の表面には低抵抗化のためのコバルトシリサイド膜ＣＳが形成されている。浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２によりソース領域が形成され、浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２によりドレイン領域が形成される。このようにして、周辺回路形成領域ＰＥＲにｎチャネル型ＭＩＳＦＥＴが形成されている。
【００３５】
次に、周辺回路を構成するｐチャネル型ＭＩＳＦＥＴについて説明する。図２に示すように、周辺回路形成領域ＰＥＲでは、半導体基板１Ｓ上にｎ型ウェルＮＷＬ１が形成されている。ｎ型ウェルＮＷＬ１は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓに導入したｎ型半導体領域から形成されている。
【００３６】
次に、ｎ型ウェルＮＷＬ１（半導体基板１Ｓ）上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ２は、例えば、ポリシリコン膜ＰＦ１とこのポリシリコン膜ＰＦ１の表面に形成されたコバルトシリサイド膜ＣＳから形成されている。ゲート電極Ｇ２を構成するポリシリコン膜ＰＦ１には、ゲート電極Ｇ２の空乏化を抑えるために、例えば、ボロン（ホウ素）などのｐ型不純物が導入されている。ゲート電極Ｇ２の一部を構成するコバルトシリサイド膜ＣＳはゲート電極Ｇ２の低抵抗化のために形成されている。
【００３７】
ゲート電極Ｇ２の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ（ｎ型ウェルＮＷＬ１）内には浅い低濃度不純物拡散領域ＥＸ３が形成されている。この浅い低濃度不純物拡散領域ＥＸ３はｐ型半導体領域であり、ゲート電極Ｇ２に整合して形成されている。そして、この浅い低濃度不純物拡散領域ＥＸ３の外側には深い高濃度不純物拡散領域ＰＲ１が形成されている。この深い高濃度不純物拡散領域ＰＲ１もｐ型半導体領域であり、サイドウォールＳＷに整合して形成されている。深い高濃度不純物拡散領域ＰＲ１の表面には低抵抗化のためのコバルトシリサイド膜ＣＳが形成されている。浅い低濃度不純物拡散領域ＥＸ３と深い高濃度不純物拡散領域ＰＲ１によりソース領域が形成され、浅い低濃度不純物拡散領域ＥＸ３と深い高濃度不純物拡散領域ＰＲ１によりドレイン領域が形成される。このようにして、周辺回路形成領域ＰＥＲにｐチャネル型ＭＩＳＦＥＴが形成されている。
【００３８】
続いて、周辺回路形成領域ＰＥＲに形成されているＭＩＳＦＥＴと接続する配線構造について説明する。ＭＩＳＦＥＴ上には、ＭＩＳＦＥＴを覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば、窒化シリコン膜と、酸化シリコン膜の積層膜から形成されている。この層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＣＳに達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ１が形成されている。そして、層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線溝が形成されている。この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、層間絶縁膜ＩＬ１に形成されたプラグＰＬＧ１と電気的に接続されるようになっている。
【００３９】
次に、メモリセル形成領域ＭＣＲに形成されているメモリセルの構成について説明する。図２に示すように、メモリセル形成領域ＭＣＲにおいて、半導体基板１Ｓ上にｎ型半導体領域からなるウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ１が形成されている。そして、このｐ型ウェルＰＷＬ１上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。
【００４０】
始めに、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）上に形成されたゲート絶縁膜ＧＯＸを有しており、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極（制御電極）ＣＧが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されており、コントロールゲート電極ＣＧは、例えば、ポリシリコン膜ＰＦ１とポリシリコン膜ＰＦ１上に形成されているコバルトシリサイド膜ＣＳから形成されている。コバルトシリサイド膜ＣＳは、コントロールゲート電極ＣＧの低抵抗化のために形成されている。このコントロールゲート電極ＣＧは、メモリセルを選択する機能を有している。つまり、コントロールゲート電極ＣＧによって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００４１】
次に、メモリセルの記憶部の構成について説明する。コントロールゲート電極ＣＧの片側の側壁には絶縁膜からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜ＰＦ２とポリシリコン膜ＰＦ２上に形成されているコバルトシリサイド膜ＣＳから形成されている。コバルトシリサイド膜ＣＳは、メモリゲート電極ＭＧの低抵抗化のために形成されている。
【００４２】
コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間およびメモリゲート電極ＭＧと半導体基板１Ｓとの間には、積層絶縁膜が形成されている。この積層絶縁膜は、半導体基板１Ｓ上に形成されている電位障壁膜ＥＢ１と、電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣ上に形成されている電位障壁膜ＥＢ２から構成されている。電位障壁膜ＥＢ１は、例えば、酸化シリコン膜から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜からなる電位障壁膜は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板１Ｓから電位障壁膜ＥＢ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに正孔を注入したりして情報の記憶や消去を行なうため、電位障壁膜ＥＢ１は、トンネル絶縁膜として機能する。
【００４３】
そして、この電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣを窒化シリコン膜から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００４４】
本実施の形態１では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００４５】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む電位障壁膜ＥＢ１あるいは電位障壁膜ＥＢ２のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００４６】
そこで、電荷蓄積膜ＥＣとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く電位障壁膜ＥＢ１や電位障壁膜ＥＢ２中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００４７】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ＥＣからの電荷の流出を防止するために設けられている電位障壁膜ＥＢ１および電位障壁膜ＥＢ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。
【００４８】
次に、コントロールゲート電極ＣＧの側壁のうち、一方の片側にはメモリゲート電極ＭＧが形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォールＳＷが形成されている。同様に、メモリゲート電極ＭＧの側壁のうち、一方の片側にはコントロールゲート電極ＣＧが形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォールＳＷが形成されている。
【００４９】
サイドウォールＳＷの直下にある半導体基板１Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＥＸ１が形成されており、この一対の浅い低濃度不純物拡散領域ＥＸ１に接する外側の領域に一対の深い高濃度不純物拡散領域ＮＲ１が形成されている。この深い高濃度不純物拡散領域ＮＲ１もｎ型半導体領域であり、深い高濃度不純物拡散領域ＮＲ１の表面にはコバルトシリサイド膜ＣＳが形成されている。一対の浅い低濃度不純物拡散領域ＥＸ１と一対の深い高濃度不純物拡散領域ＮＲ１によって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、ゲート絶縁膜ＧＯＸおよびゲート絶縁膜ＧＯＸ上に形成されたコントロールゲート電極ＣＧおよび上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、電位障壁膜ＥＢ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＢ２からなる積層絶縁膜とこの積層絶縁膜上に形成されているメモリゲート電極ＭＧ、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
【００５０】
続いて、メモリセルと接続する配線構造について説明する。メモリセル上には、メモリセルを覆うように窒化シリコン膜および酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＣＳに達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ１が形成されている。そして、層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線溝が形成されている。この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、層間絶縁膜ＩＬ１に形成されたプラグＰＬＧ１と電気的に接続されるようになっている。以上のようにして、半導体基板１Ｓ上にメモリセルと、周辺回路を構成するＭＩＳＦＥＴが形成されている。
【００５１】
続いて、本実施の形態１における不揮発性メモリセルの動作について説明する。ここで、コントロールゲート電極ＣＧに印加する電圧をＶｃｇ、メモリゲート電極ＭＧに印加する電圧をＶｍｇとしている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板（ｐ型ウェル）に印加する電圧をＶｓｕｂとしている。電荷蓄積膜ＥＣである窒化シリコン膜への電子の注入を「書き込み」、窒化シリコン膜への正孔（ホール）の注入を「消去」と定義する。
【００５２】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式（ソースサイドインジェクション方式）と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを５Ｖ、メモリゲート電極に印加する電圧Ｖｍｇを１０Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを１Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極を有する選択トランジスタのしきい値電圧によって決まり、例えば、０．５Ｖ程度となる。ｐ型ウェルＰＷＬ１（半導体基板）に印加される電圧Ｖｓｕｂは０Ｖである。本明細書では、書き込み動作時に高電圧を印加する半導体領域をソース領域と呼び、書き込み動作時に低電圧を印加する半導体領域をドレイン領域と統一して呼ぶことにする。例えば、図２を参照すると、メモリゲート電極ＭＧ側の深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１からなる半導体領域がソース領域であり、コントロールゲート電極ＣＧ側の深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１からなる半導体領域がドレイン領域となる。  
【００５３】
このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域とドレイン領域との間）で加速されてホットエレクトロンになる。そして、メモリゲート電極ＭＧに印加した正電圧（Ｖｍｇ＝１０Ｖ）による垂直方向電界で、メモリゲート電極ＭＧ下の窒化シリコン膜（電荷蓄積膜ＥＣ）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【００５４】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極ＣＧに印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域はオープンとする。これにより、ソース領域とメモリゲート電極ＭＧとの間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極ＭＧに印加された負電圧に引き寄せられ、窒化シリコン膜中に注入される。注入されたホットホールは、窒化シリコン膜内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【００５５】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極ＣＧに印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを０Ｖとし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１Ｖとして、書き込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。
【００５６】
このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルに流れる電流の有無を検出する。例えば、メモリセルに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルは消去状態にあると判断できる。一方、メモリセルが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【００５７】
本実施の形態１におけるメモリセルは、選択トランジスタとメモリトランジスタが隣接して配置されたスプリットゲート型不揮発性メモリセルから構成されている。このスプリットゲート型不揮発性メモリセルの利点について説明する。例えば、ＭＯＮＯＳ型不揮発性メモリセルには、本実施の形態１のようなスプリットゲート型不揮発性メモリセルの他に、単一構造の不揮発性メモリセルも存在する。この単一構造の不揮発性メモリセルは、半導体基板内に形成されたソース領域とドレイン領域の間の半導体基板上に、第１電位障壁膜と、電荷蓄積膜と、第２電位障壁膜からなる積層絶縁膜を有している。そして、この積層絶縁膜上にメモリゲート電極を有している。単一構造の不揮発性メモリセルは、スプリットゲート型不揮発性メモリセルのように選択トランジスタが存在せず、メモリトランジスタだけを有する構造となっている。この単一構造の不揮発性メモリセルでは、メモリセルの選択／非選択をメモリトランジスタのメモリゲート電極に印加する電圧を制御することにより行なっている。
【００５８】
例えば、単一構造の不揮発性メモリセルにおいて、書き込み状態にある場合、電荷蓄積膜に電荷（電子）が蓄積されてしきい値電圧が５Ｖ以上になっているとする。一方、消去状態にある場合、電荷蓄積膜に蓄積されていた電荷（電子）が引き抜かれてしきい値が５Ｖ以下となっているとする。このような単一構造の不揮発性メモリセルの読み出し時には、メモリゲート電極に５Ｖの電圧を印加する。これにより、単一構造の不揮発性メモリセルが書き込み状態にある場合、しきい値電圧が５Ｖ以上であるので、ソース領域とドレイン領域の間に読み出し電流が流れない。一方、単一構造の不揮発性メモリセルが消去状態にある場合、しきい値電圧が５Ｖ以下であるので、ソース領域とドレイン領域の間に読み出し電流が流れる。このように、書き込み状態と消去状態での読み出し電流の大小により、単一構造の不揮発性メモリセルに記憶されている情報を読み出すことができる。
【００５９】
以上のことから、選択されている不揮発性メモリセルにおいては、メモリゲート電極に５Ｖを印加することにより、不揮発性メモリセルに記憶されている情報を読み出すことができる。このとき、選択されていない非選択の不揮発性得メモリセルのメモリゲート電極には、例えば、０Ｖが印加される。この電圧は、消去状態の不揮発性メモリセルのしきい値電圧よりも低い電圧である。つまり、消去状態の不揮発性メモリセルのしきい値電圧よりも低い電圧を非選択の不揮発性メモリセルに印加する。これにより、非選択の不揮発性メモリセルが書き込み状態の場合も消去状態の場合も読み出し電流が流れない。このようにして、単一構造の不揮発性メモリセルでは、選択／非選択をメモリゲート電極に印加する電圧で制御している。したがって、非選択の不揮発性メモリセルでは、読み出し電流は流れないことになる。
【００６０】
ところが、一般に不揮発性メモリセルの情報を消去する場合、個々の不揮発性メモリセルで消去速度が異なる場合がある。つまり、個々の不揮発性メモリセルの個体差により、消去速度が異なるのである。この場合、不揮発性メモリセルの消去時間は、消去速度の遅い不揮発性メモリセルでも充分に消去できるように消去時間が設定される。したがって、消去速度の速い不揮発性メモリセルでは、過消去状態となる場合が存在する。言い換えれば、電荷蓄積膜に蓄積されている電子を必要以上に引き抜くことが行なわれる。このことは、不揮発性メモリセルの消去状態のしきい値電圧がさらに低くなることが生じる。この結果、消去速度の速い一部の不揮発性メモリセルでは、非選択の不揮発性メモリセルのメモリゲート電極に印加される電圧よりも、しきい値電圧が低くなる。具体的に、非選択の不揮発性メモリセルのメモリゲート電極に印加される電圧を０Ｖとすると、消去速度の速い一部の不揮発性メモリセルでは、０Ｖよりも低い、例えば、−１Ｖのしきい値電圧となる場合がある。
【００６１】
この場合、しきい値電圧が下がった消去速度の速い不揮発性メモリセルが非選択の不揮発性メモリセルとなる場合、メモリゲート電極に０Ｖの電圧を印加すると、過消去状態のしきい値電圧（−１Ｖ）よりも高い電圧が印加されるので、電流が流れてしまう。つまり、読み出し動作時において、非選択の不揮発性メモリセルにも電流が流れてしまう結果、流れている電流は選択された不揮発性メモリセルに起因する電流であるのか、あるいは、過消去状態の非選択の不揮発性メモリセルに起因する電流であるのか区別がつかなくなる。このことは正常に読み出し動作ができなくなることを意味し、この現象がディプリート不良と呼ばれるものである。したがって、単一構造の不揮発性メモリセルでは、ディプリート不良が発生しやすくなる。
【００６２】
これに対し、選択トランジスタとメモリトランジスタとを有するスプリットゲート型不揮発性メモリセルでは、ディプリート不良を防止することができる。なぜならば、スプリットゲート型不揮発性メモリセルのメモリトランジスタにおいて過消去に起因したしきい値電圧の低下が生じても、選択トランジスタで強制的に電流を遮断することができるからである。つまり、スプリットゲート型不揮発性メモリセルでは、メモリセルの選択／非選択は、選択トランジスタによって行なわれるため、ディプリート不良を防止することができる利点を有するのである。
【００６３】
さらに、スプリットゲート型不揮発性メモリセルは、単一構造の不揮発性メモリセルに比べて高速動作が可能という利点も有している。なぜなら、単一構造の不揮発性メモリセルでは、メモリゲート電極と半導体基板（チャネル形成領域）との間に厚い積層絶縁膜（第１電位障壁膜、電荷蓄積膜、第２電位障壁膜）が存在するために、選択／非選択の動作速度が遅くなる。これに対し、スプリットゲート型不揮発性メモリセルでは、選択／非選択の動作をメモリトランジスタとは異なる選択トランジスタで行なっている。そして、選択トランジスタのコントロールゲート電極と半導体基板（チャネル形成領域）の間には、薄いゲート絶縁膜が存在する。つまり、選択トランジスタのゲート絶縁膜は、積層絶縁膜と異なり、薄くすることができるので、選択トランジスタの動作速度を速くすることができるのである。
【００６４】
ここで、例えば、書き込み動作を例にとると、スプリットゲート型不揮発性メモリセルのコントロールゲート電極ＣＧには１Ｖの電圧が印加され、メモリゲート電極ＣＧには１０Ｖの電圧が印加される。つまり、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの電位差が大きくなる。このとき、スプリットゲート型不揮発性メモリセルでは、コントロールゲート電極ＣＧの側壁にメモリゲート電極ＭＧが形成されており、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとは近接することになる。したがって、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に発生する電界強度が大きくなる。この結果、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている積層絶縁膜（第１電位障壁膜ＥＢ１、電荷蓄積膜ＥＣ、第２電位障壁膜ＥＢ２）に印加される電界強度が大きくなり、この積層絶縁膜を介してコントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流が増加することになる。リーク電流が増加すると、不揮発性メモリ全体の消費電力が大きくなるとともに、正常な動作を確保することができなくなるおそれが生じる。つまり、スプリットゲート型不揮発性メモリセルでは、コントロールゲート電極ＣＧの側壁にメモリゲート電極ＭＧを形成することにより微細化を進めることができるが、一方で、コントロールゲート電極ＣＧとメモリゲート電極ＭＧが近接することになる。このため、書き込み時のようにコントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に大きな電位差が発生する場合、積層絶縁膜にかかる電界強度が増大し、積層絶縁膜を介してコントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に生じるリーク電流が増加するのである。
【００６５】
そこで、本実施の形態１におけるスプリットゲート型不揮発性メモリセルでは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間の電界強度を緩和して、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減する技術的思想を以下に説明する。
【００６６】
図３は、図２のメモリセル形成領域ＭＣＲに形成されているメモリセルを拡大した図である。図３において、本実施の形態１における特徴は、コントロールゲート電極ＣＧの上端部にバーズビークＢＶを形成している点にある。これにより、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの実質的な距離を離すことができるのである。つまり、コントロールゲート電極ＣＧの上端部にバーズビークＢＶを形成することにより、コントロールゲート電極ＣＧの上端部では、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとの間に積層絶縁膜（第１電位障壁膜ＥＢ１、電荷蓄積膜ＥＣ、第２電位障壁膜ＥＢ２）とバーズビークＢＶが存在することになり、例えば、酸化シリコン膜よりなるバーズビークＢＶの分だけ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を離すことができるのである。この結果、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に大きな電位差が生じても、間に形成される積層絶縁膜に印加される電界強度が緩和される。すなわち、電界強度は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離が大きくなればなるほど小さくなるので、バーズビークＢＶを形成することにより、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に発生する電界強度を緩和することができる。この結果、積層絶縁膜を介してコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間を流れるリーク電流を低減することができる。
【００６７】
本実施の形態１では、コントロールゲート電極ＣＧの上端部にバーズビークＢＶを形成している。このことは、コントロールゲート電極ＣＧの形状を凸形状にするということもできる。ここで、図３に示すように、本実施の形態１では、コントロールゲート電極ＣＧの上端部にだけバーズビークＢＶを形成していることになる。言い換えれば、コントロールゲート電極ＣＧの上端部以外の領域（例えば、コントロールゲート電極ＣＧの中端部や下端部）では、バーズビークＢＶが形成されていないことから、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離は、積層絶縁膜の膜厚分だけとなる。このため、コントロールゲート電極ＣＧの上端部においてだけ、メモリゲート電極ＭＧとの距離を離しても、コントロールゲート電極ＣＧの中端部や下端部ではメモリゲート電極ＭＧとの間の距離が変化していないことになる。したがって、コントロールゲート電極ＣＧの上端部以外の領域では電界強度が緩和されないことから、コントロールゲート電極ＣＧの上端部以外の領域を流れるリーク電流を低減することができないのではないかと考えられる。しかし、リーク電流の増加が問題となるのは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている積層絶縁膜のうち上端部に形成されている領域の積層絶縁膜なのである。この理由について説明する。
【００６８】
本実施の形態１におけるスプリットゲート型不揮発性メモリセルでは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧを形成した後、半導体基板１Ｓ内にソース領域およびドレイン領域を形成している。このソース領域およびドレイン領域は、浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１により形成される。浅い低濃度不純物拡散領域ＥＸ１や深い高濃度不純物拡散領域ＮＲ１は、半導体領域であり、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）内にリンや砒素などのｎ型不純物を導入することで形成される。つまり、ソース領域およびドレイン領域は、コントロールゲート電極ＣＧやメモリゲート電極ＭＧを形成した後、イオン注入法により半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）内にｎ型不純物を導入することにより形成される。したがって、ソース領域やドレイン領域を形成するために、ｎ型不純物を半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）内に導入されるとともに、既に形成されているコントロールゲート電極ＣＧやメモリゲート電極ＭＧの表面にもｎ型不純物が導入される。特に、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間には積層絶縁膜が形成されているので、この積層絶縁膜の表面にもｎ型不純物が導入される。このとき、積層絶縁膜は絶縁膜であるが、この積層絶縁膜にリンや砒素などのｎ型不純物が導入されると絶縁耐性が劣化することが知られている。つまり、積層絶縁膜の表面にｎ型不純物が導入されることから、ｎ型不純物が導入された積層絶縁膜の表面では、積層絶縁膜のその他の領域（ｎ型不純物が導入されない領域）よりも絶縁耐性が劣化するのである。したがって、積層絶縁膜の膜厚が均一であっても積層絶縁膜の表面近傍では絶縁耐性が劣化するので電界強度が問題となるのである。つまり、積層絶縁膜の上端部では絶縁耐性が劣化しているので、電界強度の影響を受けやすくなっているのである。このことから、積層絶縁膜の上端部での電界強度を緩和する必要があるのである。言い換えれば、積層絶縁膜の上端部以外の領域（中端部や下端部）では、絶縁耐性が劣化していないことから、電界強度の影響は受けにくくなっているということができる。すなわち、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されている積層絶縁膜の膜厚は、リーク電流を低減するのに充分な膜厚で形成されているが、積層絶縁膜の上端部ではリンや砒素などのｎ型不純物が導入されて絶縁耐性が劣化する（リーク電流が増加する）ことから、電界強度を緩和してリーク電流を低減する必要があるのである。
【００６９】
以上より、コントロールゲート電極ＣＧの上端部にバーズビークＢＶを形成することで、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の上端部において、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を離すことができる。このため、積層絶縁膜の上端部における電界強度を緩和することができるので、絶縁耐性の劣化しやすい積層絶縁膜の上端部でのリーク電流を低減することができる。
【００７０】
以下では、具体的に、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の電界緩和を充分に達成できる条件について説明する。つまり、コントロールゲート電極ＣＧの上端部に形成されるバーズビークＢＶの満たす条件を考える。まず、図３に示すように、コントロールゲート電極ＣＧの中端部（下端部でもよい）に接触する位置に形成された第１電位障壁膜ＥＢ１の膜厚をａとし、コントロールゲート電極ＣＧの上端部からコントロールゲート電極ＣＧのゲート長方向に形成されているバーズビークの長さをｂとする場合、ｂ＞ａの関係が成立するようにバーズビークＢＶを形成する。これにより、バーズビークＢＶの長さが充分に長くなり、積層絶縁膜とバーズビークＢＶを合わせた長さが長くなる。この結果、コントロールゲート電極ＣＧの上端部とメモリゲート電極ＭＧの上端部の間の距離が長くなり、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間の電界強度が緩和され、リーク電流が低減される。言い換えれば、バーズビークＢＶの長さｂが第１電位障壁膜ＥＢ１の膜厚ａよりも小さくなる条件では、バーズビークＢＶの長さが充分に長く形成されているとは言えず、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の電界緩和を充分に達成することはできないといえる。なお、積層絶縁膜の一部を構成する第１電位障壁膜ＥＢ１の中端部（下端部でもよい）における膜厚ａは、例えば、２ｎｍ≦ａ≦５ｎｍの関係を満たすように形成されている。なお、ここでいう第１電位障壁膜ＥＢ１の中端部（下端部でもよい）における膜厚ａとは、コントロールゲート電極ＣＧの表面よりも、コントロールゲート電極ＣＧの底面に近い位置の第１電位障壁膜ＥＢ１の膜厚のことを指す。
【００７１】
さらに、バーズビークＢＶの長さｂは、コントロールゲート電極ＣＧの中端部（下端部でもよい）に接触する位置に形成された積層絶縁膜の膜厚をｄとする場合、ｂ≧ｄ／２の関係も満たしている。これにより、コントロールゲート電極ＣＧの上端部とメモリゲート電極ＭＧの上端部との間の距離は、積層絶縁膜の膜厚ｄの３／２倍以上の距離となる。このため、コントロールゲート電極ＣＧの上端部とメモリゲート電極ＭＧの上端部との間に発生する電界強度は、バーズビークＢＶを形成しない場合に比べて２／３倍以下になる。したがって、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間の電界強度が充分に緩和され、リーク電流を低減することができる。
【００７２】
以上のことから、バーズビークＢＶの長さｂは５ｎｍ以上であるということができ、電界緩和の影響を大きくする観点からは、バーズビークＢＶの長さｂを長くすることが望ましい。ただし、バーズビークＢＶの長さｂは、コントロールゲート電極ＣＧのゲート長をＬとする場合、ｂ＜Ｌ／２となる。バーズビークＢＶは、コントロールゲート電極ＣＧの両側の上端部に形成されていることを考慮すると、バーズビークＢＶの長さｂがＬ／２を超える場合、コントロールゲート電極ＣＧの表面全体にバーズビークＢＶが形成されることになるからである。つまり、バーズビークＢＶの長さｂがＬ／２を超える場合、コントロールゲート電極ＣＧの表面にコバルトシリサイド膜ＣＳが形成されなくなってしまい、コントロールゲート電極ＣＧの低抵抗化を実現することができなくなるからである。したがって、コントロールゲート電極ＣＧの上端部とメモリゲート電極ＭＧの上端部との間の電界強度を緩和し、かつ、コントロールゲート電極ＣＧの低抵抗化とを両立する観点からは、バーズビークＢＶの長さｂは、５ｎｍ≦ｂ＜Ｌ／２の関係を満たすことが必要である。
【００７３】
また、バーズビークＢＶの長さｂは、横方向にできるだけ長く形成することが、より望ましい。すなわち、バーズビークＢＶの厚さよりもバーズビークＢＶの長さｂが大きくなるように形成することが、より望ましい。
【００７４】
本実施の形態１におけるスプリットゲート型不揮発性メモリセルでは、コントロールゲート電極の上端部に、絶縁膜からなるバーズビークＢＶを形成する点に特徴がある。この特徴により、本実施の形態１では、コントロールゲート電極ＣＧの上端部とメモリゲート電極ＭＧの上端部との距離を実質的に離すことができ、コントロールゲート電極ＣＧの上端部とメモリゲート電極ＭＧの上端部の間に介在する積層絶縁膜の上端部における電界強度の緩和することができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のリーク電流を低減することができる。
【００７５】
さらに、本実施の形態１では、コントロールゲート電極ＣＧの上端部にバーズビークＢＶを設けることにより、電界強度の緩和とは別の効果も有する。この別の効果について説明する。スプリットゲート型不揮発性メモリセルでは、コントロールゲート電極ＣＧの側壁にサイドウォール形状のメモリゲート電極ＭＧを形成することにより、微細化を実現することができる。しかし、微細化に伴って、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離が近接することになる。そして、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとは、ポリシリコン膜から形成されているが、どちらも低抵抗化を図るため、コントロールゲート電極ＣＧの表面およびメモリゲート電極ＭＧの表面にコバルトシリサイド膜ＣＳを形成している。この場合、コントロールゲート電極ＣＧの表面と、メモリゲート電極ＭＧの表面は、積層絶縁膜分だけしか離れていないため、コントロールゲート電極ＣＧに形成されるコバルトシリサイド膜ＣＳと、メモリゲート電極ＭＧに形成されるコバルトシリサイド膜ＣＳが接触して、コントロールゲート電極ＣＧとメモリゲート電極ＭＧがショートしてしまうおそれがある。
【００７６】
本実施の形態１のように、コントロールゲート電極ＣＧの上端部にバーズビークＢＶを形成することにより、コントロールゲート電極ＣＧの表面に形成されているコバルトシリサイド膜ＣＳと、メモリゲート電極ＭＧの表面に形成されているコバルトシリサイド膜ＣＳとの距離を離すことができる。このため、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとのショート不良を防止することができる。このように、本実施の形態１では、コントロールゲート電極ＣＧの上端部にバーズビークＢＶを形成することにより、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部との間の距離を離すことができる。この結果、コントロールゲート電極ＣＧの上端部とメモリゲート電極ＭＧの上端部との間に介在する積層絶縁膜の電界強度を緩和できる第１の効果と、コントロールゲート電極ＣＧの表面に形成されているコバルトシリサイド膜ＣＳと、メモリゲート電極ＭＧの表面に形成されているコバルトシリサイド膜ＣＳの接触によるショート不良を防止できる第２の効果を得ることができるのである。
【００７７】
本実施の形態１における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。図４〜図１５は、本実施の形態１における半導体装置の製造工程を説明する断面図であり、図４〜図１５では、それぞれ左側領域にメモリセル形成領域ＭＣＲが示され、右側領域に周辺回路形成領域ＰＥＲが示されている。
【００７８】
まず、図４に示すように、ボロン（ホウ素）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの周辺回路形成領域ＰＥＲに素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００７９】
続いて、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。ウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成される。そして、半導体基板１Ｓに不純物を導入することにより、メモリセル形成領域ＭＣＲにｐ型ウェルＰＷＬ１を形成し、周辺回路形成領域ＰＥＲにｐ型ウェルＰＷＬ２およびｎ型ウェルＮＷＬ１を形成する。ｐ型ウェルＰＷＬ１、ＰＷＬ２は、例えば、ボロン（ホウ素）などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。一方、ｎ型ウェルＮＷＬ１は、例えば、リンや砒素などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することにより形成される。
【００８０】
次に、図５に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００８１】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００８２】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【００８３】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００８４】
次に、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域のポリシリコン膜ＰＦ１中にリンや砒素などのｎ型不純物を導入する。
【００８５】
続いて、図６に示すように、ポリシリコン膜ＰＦ１上に窒化シリコン膜ＳＩＮを形成し、この窒化シリコン膜ＳＩＮ上に酸化シリコン膜ＯＸ１を形成する。窒化シリコン膜ＳＩＮおよび酸化シリコン膜ＯＸ１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。
【００８６】
そして、図７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮをパターニングする。酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮのパターニングは、メモリセル形成領域において、コントロールゲート電極形成領域上に酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮが残り、その他の領域の酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮは除去されるように行なわれる。一方、周辺回路形成領域ＰＥＲでは、酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮが全面に残存するように行なわれる。
【００８７】
次に、図８に示すように、半導体基板１Ｓ上に形成されているポリシリコン膜ＰＦ１の表面を酸化する。具体的には、メモリセル形成領域ＭＣＲにおいて、酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮから露出するポリシリコン膜ＰＦ１の表面に酸化シリコン膜ＯＸ２が形成される。このとき、充分な熱酸化処理を施すことにより、コントロールゲート電極形成領域を覆っている窒化シリコン膜ＳＩＮの下層に形成されているポリシリコン膜ＰＦ１に食い込むようにバーズビークＢＶが形成される。本実施の形態１では、熱処理量を考慮せずに充分な熱酸化処理を施すことができるので、窒化シリコン膜の下層に充分に食い込むバーズビークＢＶを形成することができる。つまり、本実施の形態１では、まだ、半導体素子（メモリセルやＭＩＳＦＥＴ）を形成する前段階においてバーズビークＢＶを形成することから、半導体素子に与える影響を考慮することなく、充分な熱処理を加えることができる。この結果、充分な大きさのバーズビークＢＶを形成することができるのである。
【００８８】
一方、例えば、背景技術で説明した技術（特許文献１）では、半導体素子（メモリセル）を形成した後に、熱処理を施して、バーズビークを形成している。つまり、メモリセルのソース領域やドレイン領域を形成した後に熱処理が実施されている。ソース領域やドレイン領域は不純物を導入した半導体領域であり、ソース領域やドレイン領域を形成した後に熱処理を加えると、半導体領域に導入されている不純物のプロファイルなどが変化し、半導体素子の電気的特性の変動や劣化が生じる。このため、半導体素子を形成した後に実施される熱処理は、その熱負荷量が制限され、充分なバーズビークを形成することが困難となる。
【００８９】
これに対し、本実施の形態１では、半導体素子のソース領域やドレイン領域を形成する前段階、さらには、コントロールゲート電極やメモリゲート電極を形成する前段階で熱処理を実施している。したがって、半導体素子（メモリセル）の電気的特性の変動や劣化を考慮せずに充分な熱負荷量の熱処理を実施することができる。このことから、本実施の形態１では、熱処理量を自由に調整できるので、充分な大きさで有効なバーズビークＢＶを形成することができるのである。つまり、本実施の形態１における半導体装置の製造技術の特徴は、半導体素子を形成する前段階で実施する熱処理によってバーズビークＢＶを形成することにある。
【００９０】
続いて、図９に示すように、ポリシリコン膜ＰＦ１の表面に形成された酸化シリコン膜ＯＸ２を、例えば、異方性エッチングにより除去した後、パターニングした酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮをマスクとしてポリシリコン膜ＰＦ１を加工する。これにより、メモリセル形成領域ＭＣＲにポリシリコン膜ＰＦ１よりなるコントロールゲート電極ＣＧを形成することができる。このコントロールゲート電極ＣＧの上端部にはバーズビークＢＶが形成されている。
【００９１】
次に、図１０に示すように、パターニングされている酸化シリコン膜ＯＸ１を除去する。そして、図１１に示すように、半導体基板１Ｓの全面に後述の電位障壁膜ＥＢ１となる絶縁膜として酸化シリコン膜ＯＸ３を形成し、この酸化シリコン膜ＯＸ３上に後述の電荷蓄積膜ＥＣとなる絶縁膜として窒化シリコン膜ＳＩＮ２を形成する。その後、窒化シリコン膜ＳＩＮ２上に後述の電位障壁膜ＥＢ２となる絶縁膜として酸化シリコン膜ＯＸ４を形成し、この酸化シリコン膜ＯＸ４上にポリシリコン膜ＰＦ２を形成する。例えば、酸化シリコン膜ＯＸ３は、熱酸化法やＩＳＳＧ酸化法を使用して形成することができ、窒化シリコン膜ＳＩＮ２は、ＣＶＤ法を使用して形成することができる。さらに、酸化シリコン膜ＯＸ４は、ＩＳＳＧ酸化法やＣＶＤ法を使用して形成することができる。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。
【００９２】
ここで、コントロールゲート電極ＣＧ上に窒化シリコン膜ＳＩＮを形成した状態で、酸化シリコン膜ＯＸ３を形成しているので、コントロールゲート電極ＣＧの上端部に形成されているバーズビークＢＶの形状を劣化させることなく、酸化シリコン膜ＯＸ３を形成することができる。すなわち、コントロールゲート電極ＣＧ上に形成されている窒化シリコン膜ＳＩＮは、下層に形成されているバーズビークＢＶの形状を保護する機能を有する。例えば、コントロールゲート電極ＣＧ上に窒化シリコン膜ＳＩＮを形成せずに、酸化シリコン膜ＯＸ３を形成する場合、コントロールゲート電極ＣＧの上端部（角部）は酸化されやすいため、酸化処理が進み、コントロールゲート電極ＣＧの上端部がラウンド形状になってしまう。コントロールゲート電極ＣＧの上端部がラウンド形状になるということは、上端部に形成されたバーズビークＢＶの形状が劣化することを意味し、バーズビークＢＶを形成した有用性が低下することになる。そこで、本実施の形態１では、コントロールゲート電極ＣＧ上に窒化シリコン膜ＳＩＮを形成した状態で、酸化シリコン膜ＯＸ３を形成しているのである。以上のことから、窒化シリコン膜ＳＩＮは、下層に形成されたバーズビークＢＶの形状を保護する機能を果たす目的で使用されているのである。
【００９３】
本実施の形態１では、図６に示すように、ポリシリコン膜ＰＦ１を加工するのに窒化シリコン膜ＳＩＮと酸化シリコン膜ＯＸ１の積層膜を使用している。このうち、窒化シリコン膜ＳＩＮは、上述したように、ポリシリコン膜ＰＦ１に形成されたバーズビークＢＶの形状をその後の酸化工程から保護する目的で形成されているものである。したがって、ポリシリコン膜ＰＦ１を加工するハードマスクとして窒化シリコン膜ＳＩＮと酸化シリコン膜ＯＸ１の積層膜を使用しなくても、窒化シリコン膜ＳＩＮだけを使用すればよいと考えられる。しかし、本実施の形態１では、ポリシリコン膜ＰＦ１を加工するハードマスクとして、窒化シリコン膜ＳＩＮと酸化シリコン膜ＯＸ１の積層膜を使用している。これは、以下に示す理由による。
【００９４】
すなわち、ポリシリコン膜ＰＦ１を加工するハードマスクとして窒化シリコン膜ＳＩＮだけを使用することは困難なのである。なぜなら、ポリシリコン膜ＰＦ１と窒化シリコン膜ＳＩＮとはエッチング選択比がとれないため、ポリシリコン膜ＰＦ１を加工するハードマスクとして窒化シリコン膜ＳＩＮは使用できないからである。このため、窒化シリコン膜ＳＩＮ上に酸化シリコン膜ＯＸ１を形成している。つまり、酸化シリコン膜ＯＸ１は、ポリシリコン膜ＰＦ１とのエッチング選択比が高いため、ハードマスクとして充分に使用できるのである。以上のことから、ポリシリコン膜ＰＦ１上に形成される窒化シリコン膜ＳＩＮと酸化シリコン膜ＯＸ１には、それぞれ、別々の機能があるのである。具体的には、窒化シリコン膜ＳＩＮは、バーズビークＢＶを形成した後、その後の酸化工程（酸化シリコン膜ＯＸ３の形成工程）において、バーズビークＢＶの形状を保護する機能を有する一方、酸化シリコン膜ＯＸ１は、ポリシリコン膜ＰＦ１をコントロールゲート電極ＣＧに加工する際のハードマスクとしての機能を有するのである。
【００９５】
続いて、異方性エッチングを使用することにより、半導体基板１Ｓ上に形成されているポリシリコン膜ＰＦ２を加工する。これにより、コントロールゲート電極ＣＧの両側の側壁に、サイドウォール形状のポリシリコン膜ＰＦ２が残存する。
【００９６】
その後、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル形成領域ＭＣＲにおいて、コントロールゲート電極ＣＧの片側に形成されているサイドウォール形状のポリシリコン膜ＰＦ２を除去する。これにより、コントロールゲート電極ＣＧの片側の側壁だけにサイドウォール形状のポリシリコン膜ＰＦ２が残存する。さらに、積層絶縁膜（酸化シリコン膜ＯＸ３、窒化シリコン膜ＳＩＮ２、酸化シリコン膜ＯＸ４）、および窒化シリコン膜ＳＩＮをエッチングすることにより、バーズビークＢＶの形状を保護するために形成していた窒化シリコン膜ＳＩＮを除去し、コントロールゲート電極ＣＧの片側の側壁に積層絶縁膜を介してサイドウォール形状のメモリゲート電極ＭＧを形成することができる。このとき、積層絶縁膜は、酸化シリコン膜ＯＸ３、窒化シリコン膜ＳＩＮ２および酸化シリコン膜ＯＸ４からなるが、例えば、酸化シリコン膜ＯＸ３が電位障壁膜ＥＢ１となり、窒化シリコン膜ＳＩＮ２が電荷蓄積膜ＥＣとなる。さらに、酸化シリコン膜ＯＸ４が電位障壁膜ＥＢ２となる。
【００９７】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、周辺回路形成領域ＰＥＲのポリシリコン膜ＰＦ１中にリンや砒素などのｎ型不純物およびボロン（ホウ素）などのｐ型不純物を導入する。
【００９８】
次に、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路形成領域ＰＥＲに形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路形成領域ＰＥＲに、ポリシリコン膜ＰＦ１からなるゲート電極Ｇ１およびゲート電極Ｇ２を形成することができる。
【００９９】
続いて、図１４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲでは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。一方、周辺回路形成領域ＰＥＲでは、ゲート電極Ｇ１に整合した浅い低濃度不純物拡散領域ＥＸ２を形成する。この浅い低濃度不純物拡散領域ＥＸ２もｎ型不純物を導入したｎ型半導体領域である。同様に、周辺回路形成領域ＰＥＲでは、ゲート電極Ｇ２に整合した浅い低濃度不純物拡散領域ＥＸ３も形成する。この浅い低濃度不純物拡散領域ＥＸ３は、ｐ型不純物を導入したｐ型半導体領域である。
【０１００】
その後、図１５に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセル形成領域ＭＣＲにおいては、コントロールゲート電極ＣＧの側壁およびメモリゲート電極ＭＧの側壁にサイドウォールＳＷが形成される。同様に、周辺回路形成領域ＰＥＲにおいては、ゲート電極Ｇ１とゲート電極Ｇ２の両側の側壁にサイドウォールＳＷが形成される。これらのサイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１０１】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲにサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲ１を形成する。深い高濃度不純物拡散領域ＮＲ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０２】
一方、周辺回路形成領域ＰＥＲにサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲ２を形成する。深い高濃度不純物拡散領域ＮＲ２は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ２と浅い低濃度不純物拡散領域ＥＸ２によってｎチャネル型ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０３】
同様に、周辺回路形成領域ＰＥＲでは、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷに整合して深い高濃度不純物拡散領域ＰＲ１を形成する。深い高濃度不純物拡散領域ＰＲ１は、ボロン（ホウ素）などのｐ型不純物を導入したｐ型半導体領域である。この深い高濃度不純物拡散領域ＰＲ１と浅い低濃度不純物拡散領域ＥＸ３によってｐチャネル型ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ３と深い高濃度不純物拡散領域ＰＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。また、周辺回路形成領域ＰＥＲの深い高濃度不純物拡散領域ＮＲ２は、メモリセル形成領域ＭＣＲの深い高濃度不純物拡散領域ＮＲ１と共通にして、同時に形成することも可能である。
【０１０４】
ここで、メモリセル形成領域ＭＣＲにおいては、半導体基板１Ｓにリンや砒素などのｎ型不純物を導入することにより、浅い低濃度不純物拡散領域ＥＸ１や深い高濃度不純物拡散領域ＮＲ１が形成されている。このとき、コントロールゲート電極ＣＧの上端部、メモリゲート電極ＭＧの上端部および積層絶縁膜の上端部にもリンや砒素などのｎ型不純物が導入される。特に、絶縁膜から構成されている積層絶縁膜の上端部にｎ型不純物が導入されると、積層絶縁膜の絶縁耐性が劣化する現象が生じる。すると、積層絶縁膜で絶縁されているコントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部との間に流れるリーク電流が増加する。しかし、本実施の形態１では、コントロールゲート電極ＣＧの上端部にバーズビークＢＶを形成しているので、コントロールゲート電極ＣＧの上端部とメモリゲート電極ＭＧの上端部との実質的な距離を離すことができる。このことは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に存在する積層絶縁膜において、電界強度を緩和することができることを意味する。したがって、積層絶縁膜の上端部にｎ型不純物が導入されて、積層絶縁膜の絶縁耐性が劣化しても、バーズビークＢＶを形成することにより、積層絶縁膜に発生する電界強度を緩和することができるので、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減することができるのである。
【０１０５】
このようにして、深い高濃度不純物拡散領域ＮＲ１、ＮＲ２、ＰＲ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１０６】
次に、半導体基板１Ｓ上にコバルト膜を形成した後、熱処理を施すことにより、メモリセル形成領域ＭＣＲにおいては、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを構成するポリシリコン膜ＰＦ１、ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧはそれぞれポリシリコン膜ＰＦ１、ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。同様に、高濃度不純物拡散領域ＮＲ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。
【０１０７】
一方、周辺回路形成領域ＰＥＲにおいても、ゲート電極Ｇ１、Ｇ２を構成するポリシリコン膜ＰＦ１の表面にコバルトシリサイド膜ＣＳが形成される。これにより、ゲート電極Ｇ１、Ｇ２はポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳから構成されることになる。同様に、深い高濃度不純物拡散領域ＮＲ２、ＰＲ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。
【０１０８】
このとき、本実施の形態１では、コントロールゲート電極ＣＧの上端部にバーズビークＢＶを形成しているので、積層絶縁膜を挟んだコントロールゲート電極ＣＧの上端部とメモリゲート電極ＭＧの上端部との間の距離を離すことができる。このことは、コントロールゲート電極ＣＧの表面に形成されるコバルトシリサイド膜ＣＳと、メモリゲート電極ＭＧの表面に形成されるコバルトシリサイド膜ＣＳとの間の距離を離すことができることを意味している。したがって、メモリセルを微細化した場合であっても、コントロールゲート電極ＣＧの表面に形成されているコバルトシリサイド膜ＣＳと、メモリゲート電極ＭＧの表面に形成されているコバルトシリサイド膜ＣＳが接触してしまうショート不良を抑制できる。
【０１０９】
以上のようにして半導体基板１Ｓのメモリセル形成領域ＭＣＲに複数のメモリセルを形成し、周辺回路形成領域ＰＥＲに複数のｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴを形成することができる。
【０１１０】
次に、配線工程について図２を参照しながら説明する。図２に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、窒化シリコン膜と酸化シリコン膜から形成される。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１１１】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。例えば、メモリセル形成領域ＭＣＲと周辺回路形成領域ＰＥＲにコンタクトホールＣＮＴが形成される。
【０１１２】
その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１３】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧ１を形成することができる。
【０１１４】
次に、図２に示すように、プラグＰＬＧ１を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ２上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１１５】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、層間絶縁膜ＩＬ１およびプラグＰＬＧ１上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アアルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１１６】
本実施の形態１では、図２に示すように、コントロールゲート電極ＣＧの片側の側壁にメモリゲート電極ＭＧを形成した不揮発性メモリセルについて説明したが、例えば、図１６に示すように、コントロールゲート電極ＣＧの両側の側壁にメモリゲート電極ＭＧを形成する不揮発性メモリセルにも本発明の技術的思想を適用することができる。
【０１１７】
具体的に、図１６は、本実施の形態１の変形例における不揮発性メモリセルの構造を示す断面図である。図１６において、変形例における不揮発性メモリセルの構造は、図２や図３に示す本実施の形態１における不揮発性メモリセルとほぼ同様の構成をしている。相違する点は、変形例では、コントロールゲート電極ＣＧの両側の側壁にメモリゲート電極ＭＧ１、ＭＧ２が形成されている点である。例えば、コントロールゲート電極ＣＧの右側の側壁にはサイドウォール形状のメモリゲート電極ＭＧ１が形成されており、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ１の間に積層絶縁膜が形成されている。この積層絶縁膜は、第１電位障壁膜ＥＢ１（Ａ）と、電荷蓄積膜ＥＣ（Ａ）と、第２電位障壁膜ＥＢ２（Ａ）から構成されている。このとき、コントロールゲート電極ＣＧの右側の上端部にバーズビークＢＶが形成されているので、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ１との間の距離を離すことができる。この結果、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ１との間に発生するリーク電流を低減することができるとともに、コントロールゲート電極ＣＧの表面に形成されたコバルトシリサイド膜ＣＳと、メモリゲート電極ＭＧ１の表面に形成されたコバルトシリサイド膜ＣＳとのショート不良を抑制することができる。
【０１１８】
同様に、コントロールゲート電極ＣＧの左側の側壁にもサイドウォール形状のメモリゲート電極ＭＧ２が形成されており、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ２の間に積層絶縁膜が形成されている。この積層絶縁膜は、第１電位障壁膜ＥＢ１（Ｂ）と、電荷蓄積膜ＥＣ（Ｂ）と、第２電位障壁膜ＥＢ２（Ｂ）から構成されている。このとき、コントロールゲート電極ＣＧの左側の上端部にもバーズビークＢＶが形成されているので、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ２との間の距離を離すことができる。この結果、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ２との間に発生するリーク電流を低減することができるとともに、コントロールゲート電極ＣＧの表面に形成されたコバルトシリサイド膜ＣＳと、メモリゲート電極ＭＧ２の表面に形成されたコバルトシリサイド膜ＣＳとのショート不良を抑制することができる。
【０１１９】
（実施の形態２）
本実施の形態２では、前記実施の形態１よりもさらにバーズビークを大きく形成できる半導体装置の製造方法について図面を参照しながら説明する。
【０１２０】
本実施の形態２における半導体装置の製造方法において、図４〜図６に示す工程までは、前記実施の形態１と同様である。続いて、図１７に示すように、半導体基板１Ｓ上に形成された酸化シリコン膜ＯＸ１をパターニングする。つまり、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜ＯＸ１を加工する。具体的には、メモリセル形成領域ＭＣＲにおいて、コントロールゲート電極形成領域を覆うように酸化シリコン膜ＯＸ１を残し、それ以外の領域に形成されている酸化シリコン膜ＯＸ１を除去する。一方、周辺回路形成領域ＰＥＲにおいては、全面に酸化シリコン膜ＯＸ１を残存させる。
【０１２１】
次に、図１８に示すように、パターニングした酸化シリコン膜ＯＸ１をマスクにして下層に形成されている窒化シリコン膜ＳＩＮを加工する。具体的には、熱リン酸によるウェットエッチングにより窒化シリコン膜ＳＩＮを加工する。熱リン酸によるウェットエッチングは、等方性エッチングであるため、露出している窒化シリコン膜ＳＩＮが除去されるだけでなく、図１８に示すように、酸化シリコン膜ＯＸ１の下層に形成されている窒化シリコン膜ＳＩＮも回り込むようにしてエッチングされる。すなわち、コントロールゲート電極形成領域に形成されている酸化シリコン膜ＯＸ１の下層に食い込むように窒化シリコン膜ＳＩＮが除去される。この結果、酸化シリコン膜ＯＸ１のサイズよりも、酸化シリコン膜ＯＸ１の下層に形成されている窒化シリコン膜ＳＩＮのサイズが小さくなる。
【０１２２】
続いて、図１９に示すように、露出しているポリシリコン膜ＰＦ１の表面を酸化する。具体的には、半導体基板１Ｓに対して熱酸化処理を実施することにより、露出しているポリシリコン膜ＰＦ１の表面に酸化シリコン膜ＯＸ２を形成する。このとき、マスクとなる酸化シリコン膜ＯＸ１の下層に形成されているポリシリコン膜ＰＦ１にも食い込むようにバーズビークＢＶが形成される。特に、本実施の形態２では、窒化シリコン膜ＳＩＮのサイズが酸化シリコン膜ＯＸ１のサイズよりも小さくなっているので、バーズビークＢＶが充分に形成される。つまり、本実施の形態２で形成されるバーズビークＢＶの幅は、前記実施の形態１で形成されるバーズビークＢＶの幅よりも大きくなる。本実施の形態２では、窒化シリコン膜ＳＩＮを等方性エッチングでエッチングしているので、酸化シリコン膜ＯＸ１のサイズよりも窒化シリコン膜ＳＩＮのサイズが小さくなることにより、酸化シリコン膜ＯＸ１の下層に露出するポリシリコン膜ＰＦ１の領域が大きくなる。この結果、酸化シリコン膜ＯＸ１の下層に回り込むように形成されるバーズビークＢＶの幅（コントロールゲート電極のゲート長方向）が大きくなるのである。
【０１２３】
そして、図２０に示すように、酸化シリコン膜ＯＸ１をハードマスクにして、ポリシリコン膜ＰＦ１を加工することにより、メモリセル形成領域ＭＣＲにコントロールゲート電極ＣＧを形成する。このコントロールゲート電極ＣＧの上端部には、前記実施の形態１よりも大きな幅のバーズビークＢＶが形成されている。
【０１２４】
その後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態２における半導体装置を製造することができる。本実施の形態２では、上述したように、コントロールゲート電極ＣＧの上端部に形成されるバーズビークＢＶの幅（大きさ）を充分に大きくすることができるので、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を離すことができる。この結果、積層絶縁膜を挟んだコントロールゲート電極ＣＧの上端部とメモリゲート電極ＭＧの上端部との間に発生するリーク電流を低減することができるとともに、コントロールゲート電極ＣＧの表面に形成されたコバルトシリサイド膜ＣＳと、メモリゲート電極ＭＧの表面に形成されたコバルトシリサイド膜ＣＳとのショート不良を抑制することができる。
【０１２５】
（実施の形態３）
前記実施の形態１では、コントロールゲート電極ＣＧの両側の上端部にバーズビークＢＶを形成する例について説明したが、本実施の形態３では、コントロールゲート電極ＣＧの片側の上端部にだけバーズビークＢＶを形成する例について説明する。
【０１２６】
図２１は、本実施の形態３における半導体装置の構成を示す断面図である。図２１に示す半導体装置の構成と図２に示す半導体装置の構成は、ほぼ同様である。以下に、異なる点を含めて説明する。図２１において、メモリセル形成領域ＭＣＲに形成されている不揮発性メモリセルの特徴は、コントロールゲート電極ＣＧ１の片側の上端部にだけバーズビークＢＶが形成されている点である。具体的に、図２１のメモリセル形成領域ＭＣＲには、隣接する２つの不揮発性メモリセルが図示されているが、右側の不揮発性メモリセルを例にとって説明する。まず、コントロールゲート電極ＣＧ１の右側の側壁にメモリゲート電極ＭＧ１が形成されており、コントロールゲート電極ＣＧ１とメモリゲート電極ＭＧ１の間に積層絶縁膜が形成されている。この積層絶縁膜は、第１電位障壁膜ＥＢ１（Ａ）と、電荷蓄積膜ＥＣ（Ａ）と、第２電位障壁膜ＥＢ２（Ａ）から構成されている。このとき、コントロールゲート電極ＣＧ１の両側の上端部のうち、メモリゲート電極ＭＧ１が形成されている右側の上端部にバーズビークＢＶが形成されている。これにより、積層絶縁膜を挟んだコントロールゲート電極ＣＧ１の上端部とメモリゲート電極ＭＧ１の上端部との間の距離を離すことができる。この結果、コントロールゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間に発生するリーク電流を低減することができるとともに、コントロールゲート電極ＣＧ１の表面に形成されたコバルトシリサイド膜ＣＳと、メモリゲート電極ＭＧ１の表面に形成されたコバルトシリサイド膜ＣＳとのショート不良を抑制することができる。
【０１２７】
一方、本実施の形態３では、コントロールゲート電極ＣＧ１の両側の上端部のうち、メモリゲート電極ＭＧ１が形成されていない左側の上端部にはバーズビークＢＶが形成されていない。これは、コントロールゲート電極ＣＧ１の左側の側壁にはメモリゲート電極ＭＧ１が形成されていないので、コントロールゲート電極ＣＧ１とメモリゲート電極ＭＧ１の距離を離すためにバーズビークＢＶを形成する必要がないからである。つまり、本実施の形態３では、必要最小限の領域にだけバーズビークＢＶを形成しているのである。この理由を以下に示す。
【０１２８】
例えば、図２１において、コントロールゲート電極ＣＧ１の両側の上端部にバーズビークＢＶを形成する場合、コントロールゲート電極ＣＧ１の表面のうちコバルトシリサイド膜ＣＳが形成される領域が少なくなってしまう。すると、コントロールゲート電極ＣＧ１の低抵抗化を図ることができなくなってしまう。すなわち、コントロールゲート電極ＣＧ１の上端部にバーズビークＢＶを形成するということは、コバルトシリサイド膜ＣＳが形成される領域が少なくなることに意味しているのである。したがって、コントロールゲート電極ＣＧ１の表面に充分なコバルトシリサイド膜ＣＳを形成して、コントロールゲート電極ＣＧ１の低抵抗化を図る観点からは、なるべく、バーズビークＢＶを形成する領域を少なくしたほうが望ましいのである。そこで、本実施の形態３では、必要最小限の領域にだけバーズビークＢＶを形成し、それ以外の領域にはコバルトシリサイド膜ＣＳを形成することにより、コントロールゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間の電界強度を緩和しつつ、コントロールゲート電極ＣＧ１の低抵抗化を図っているのである。
【０１２９】
以上は、図２１に示す２つの不揮発性メモリセルのうち右側に形成されている不揮発性メモリセルについて説明したが、左側に形成されている不揮発性メモリセルについても同様である。
【０１３０】
本実施の形態３における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【０１３１】
図４〜図６までの工程は、前記実施の形態１と同様である。続いて、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮをパターニングする。具体的には、周辺回路形成領域ＰＥＲでは、酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮが全面を覆うようにする。一方、メモリセル形成領域ＭＣＲでは、隣接する２つのコントロールゲート電極形成領域を覆う領域に酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＩＮが残るようにし、それ以外の領域の酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＩＮを除去するようにパターニングされる。つまり、本実施の形態３の特徴は、酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＩＮで覆う領域が、１つのコントロールゲート電極形成領域ではなく、これよりも広い隣接する２つのコントロールゲート電極形成領域である点にある。
【０１３２】
次に、図２３に示すように、露出するポリシリコン膜ＰＦ１の表面に酸化シリコン膜ＯＸ２を形成する。具体的には、半導体基板１Ｓの表面に対して熱酸化処理を施すことにより、露出しているポリシリコン膜ＰＦ１の表面に酸化シリコン膜ＯＸ２を形成するとともに、酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＩＮで覆われているポリシリコン膜ＰＦ１に食い込むようにバーズビークＢＶが形成される。このバーズビークＢＶは、パターニングされた酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮの端部下近傍に形成される。
【０１３３】
続いて、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスクとして機能する酸化シリコン膜ＯＸ１および窒化シリコン膜ＳＩＮをさらにパターニングする。このパターニングは、酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＩＮが、１つのコントロールゲート電極形成領域だけを覆うように行なわれる。つまり、本実施の形態３では、第１パターニングで、酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＩＮを２つのコントロールゲート電極形成領域を覆うようにパターニングし、この第１パターニングされた酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＩＮから露出するポリシリコン膜ＰＦ１の表面を酸化するとともにバーズビークＢＶを形成する。その後、第２パターニングを実施することにより、酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＩＮを１つのコントロールゲート電極形成領域を覆うようにパターニングするのである。これにより、１つのコントロールゲート電極形成領域を覆う酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＩＮの片側の端部にだけバーズビークＢＶが形成され、もう一方の端部にバーズビークＢＶを形成しないようにすることができる。具体的に、図２４では、第２パターニングを実施することにより、酸化シリコン膜ＯＸ１（Ａ）と窒化シリコン膜ＳＩＮ（Ａ）からなるハードマスクと、酸化シリコン膜ＯＸ１（Ｂ）と窒化シリコン膜ＳＩＮ（Ｂ）からなるハードマスクを形成することができる。
【０１３４】
その後、図２５に示すように、第２パターニングした酸化シリコン膜ＯＸ１（Ａ）と窒化シリコン膜ＳＩＮ（Ａ）、酸化シリコン膜ＯＸ１（Ｂ）と窒化シリコン膜ＳＩＮ（Ｂ）をハードマスクにして、ポリシリコン膜ＰＦ１を加工することにより、コントロールゲート電極ＣＧ１、ＣＧ２を形成する。コントロールゲート電極ＣＧ１では、両側の上端部のうち右側の上端部にだけバーズビークＢＶが形成され、コントロールゲート電極ＣＧ２では、両側の上端部のうち左側の上端部にだけバーズビークＢＶが形成される。
【０１３５】
次に、図２６に示すように、パターニングされている酸化シリコン膜ＯＸ１（Ａ）および酸化シリコン膜ＯＸ１（Ｂ）を除去する。そして、図２７に示すように、半導体基板１Ｓの全面に後述の電位障壁膜ＥＢ１となる絶縁膜として酸化シリコン膜ＯＸ３を形成し、この酸化シリコン膜ＯＸ３上に後述の電荷蓄積膜ＥＣとなる絶縁膜として窒化シリコン膜ＳＩＮ２を形成する。その後、窒化シリコン膜ＳＩＮ２上に後述の電位障壁膜ＥＢ２となる絶縁膜として、例えば、酸化シリコン膜ＯＸ４を形成し、この酸化シリコン膜ＯＸ４上にポリシリコン膜ＰＦ２を形成する。例えば、酸化シリコン膜ＯＸ３は、熱酸化法やＩＳＳＧ酸化法を使用して形成することができ、窒化シリコン膜ＳＩＮ２は、ＣＶＤ法を使用して形成することができる。さらに、酸化シリコン膜ＯＸ４は、ＩＳＳＧ酸化法やＣＶＤ法を使用して形成することができる。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１３６】
続いて、異方性エッチングを使用することにより、半導体基板１Ｓ上に形成されているポリシリコン膜ＰＦ２を加工する。これにより、コントロールゲート電極ＣＧの両側の側壁に、サイドウォール形状のポリシリコン膜ＰＦ２が残存する。
【０１３７】
その後、図２８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル形成領域ＭＣＲにおいて、コントロールゲート電極ＣＧ１、ＣＧ２の片側に形成されているサイドウォール形状のポリシリコン膜ＰＦ２を除去する。これにより、コントロールゲート電極ＣＧ１、ＣＧ２の片側の側壁だけにサイドウォール形状のポリシリコン膜ＰＦ２が残存する。さらに、積層絶縁膜（酸化シリコン膜ＯＸ３、窒化シリコン膜ＳＩＮ２、酸化シリコン膜ＯＸ４）、および、窒化シリコン膜ＳＩＮをエッチングすることにより、バーズビークＢＶの形状を保護するために形成していた窒化シリコン膜ＳＩＮを除去し、コントロールゲート電極ＣＧ１、ＣＧ２の片側の側壁に積層絶縁膜を介してサイドウォール形状のメモリゲート電極ＭＧ１、ＭＧ２を形成することができる。このとき、積層絶縁膜は、酸化シリコン膜ＯＸ３、窒化シリコン膜ＳＩＮ２および酸化シリコン膜ＯＸ４からなるが、例えば、酸化シリコン膜ＯＸ３が電位障壁膜ＥＢ１（Ａ）、ＥＢ１（Ｂ）となり、窒化シリコン膜ＳＩＮ２が電荷蓄積膜ＥＣ（Ａ）、ＥＣ（Ｂ）となる。さらに、酸化シリコン膜ＯＸ４が電位障壁膜ＥＢ２（Ａ）、ＥＢ２（Ｂ）となる。
【０１３８】
これにより、コントロールゲート電極ＣＧ１、ＣＧ２において、メモリゲート電極ＭＧ１、ＭＧ２側の上端部にだけバーズビークＢＶを形成することができる。これ以降の工程は前記実施の形態１と同様である。以上のようにして、本実施の形態３における半導体装置を製造することができる。本実施の形態３では、必要最小限の領域にだけバーズビークＢＶを形成し、それ以外の領域にはコバルトシリサイド膜ＣＳを形成することにより、コントロールゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間の電界強度を緩和しつつ、コントロールゲート電極ＣＧ１の低抵抗化を図ることができる。
【０１３９】
（実施の形態４）
前記実施の形態１では、コントロールゲート電極ＣＧの側壁にメモリゲート電極ＭＧを形成したスプリットゲート型不揮発性メモリについて説明したが、本実施の形態４では、メモリゲート電極ＭＧの側壁にコントロールゲート電極ＣＧを形成したスプリットゲート型不揮発性メモリについて説明する。
【０１４０】
図２９は、本実施の形態４における半導体装置の構成を示す断面図である。以下に、図２９に示すメモリセル形成領域ＭＣＲに形成された不揮発性メモリセルの構成を図３０に示す拡大図を使用して説明する。図３０において、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）上には積層絶縁膜が形成されている。具体的に、積層絶縁膜は、第１電位障壁膜ＥＢ１と、この第１電位障壁膜ＥＢ１上に形成された電荷蓄積膜ＥＣと、この電荷蓄積膜ＥＣ上に形成された第２電位障壁膜ＥＢ２から構成されている。そして、積層絶縁膜上には、メモリゲート電極ＭＧが形成されている。このメモリゲート電極ＭＧは、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳから形成されている。
【０１４１】
メモリゲート電極ＭＧの片側の側壁には、ゲート絶縁膜ＧＯＸ２を介してコントロールゲート電極ＣＧが形成されている。このコントロールゲート電極ＣＧは、ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳの積層膜から形成されている。
【０１４２】
次に、メモリゲート電極ＭＧの側壁のうち、一方の片側にはコントロールゲート電極ＣＧが形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォールＳＷが形成されている。同様に、コントロールゲート電極ＣＧの側壁のうち、一方の片側にはメモリゲート電極ＭＧが形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォールＳＷが形成されている。
【０１４３】
サイドウォールＳＷの直下にある半導体基板１Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＥＸ１が形成されており、この一対の浅い低濃度不純物拡散領域ＥＸ１に接する外側の領域に一対の深い高濃度不純物拡散領域ＮＲ１が形成されている。この深い高濃度不純物拡散領域ＮＲ１もｎ型半導体領域であり、深い高濃度不純物拡散領域ＮＲ１の表面にはコバルトシリサイド膜ＣＳが形成されている。一対の浅い低濃度不純物拡散領域ＥＸ１と一対の深い高濃度不純物拡散領域ＮＲ１によって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１４４】
本実施の形態４における特徴は、メモリゲート電極ＭＧの上端部にもゲート絶縁膜ＧＯＸ２を形成している点にある。以下、この部分をゲート絶縁膜ＧＯＸ３とする。これにより、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとの実質的な距離を離すことができるのである。つまり、メモリゲート電極ＭＧの上端部にゲート絶縁膜ＧＯＸ３を形成することにより、メモリゲート電極ＭＧの上端部では、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとの間にゲート絶縁膜ＧＯＸ２とゲート絶縁膜ＧＯＸ３が存在することになり、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸ３の分だけ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を離すことができるのである。この結果、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に大きな電位差が生じても、間に形成されるゲート絶縁膜ＧＯＸ２に印加される電界強度が緩和される。すなわち、電界強度は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離が大きくなればなるほど小さくなるので、ゲート絶縁膜ＧＯＸ３を形成することにより、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に発生する電界強度を緩和することができる。この結果、ゲート絶縁膜ＧＯＸ２を介してコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間を流れるリーク電流を低減することができる。
【０１４５】
さらに、本実施の形態４のように、メモリゲート電極ＭＧの上端部にゲート絶縁膜ＧＯＸ３を形成することにより、メモリゲート電極ＭＧの表面に形成されているコバルトシリサイド膜ＣＳと、コントロールゲート電極ＣＧの表面に形成されているコバルトシリサイド膜ＣＳとの距離を離すことができる。このため、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとのショート不良を防止することができる。このように、本実施の形態４では、メモリゲート電極ＭＧの上端部にゲート絶縁膜ＧＯＸ３を形成することにより、メモリゲート電極ＭＧの上端部と、コントロールゲート電極ＣＧの上端部との間の距離を離すことができる。この結果、メモリゲート電極ＭＧの上端部とコントロールゲート電極ＣＧの上端部との間に介在するゲート絶縁膜ＧＯＸ２の電界強度を緩和できる第１の効果と、メモリゲート電極ＭＧの表面に形成されているコバルトシリサイド膜ＣＳと、コントロールゲート電極ＣＧの表面に形成されているコバルトシリサイド膜ＣＳの接触によるショート不良を防止できる第２の効果を得ることができる。
【０１４６】
以下では、具体的に、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとの間の電界緩和を充分に達成できる条件について説明する。つまり、メモリゲート電極ＭＧの上端部に形成されるゲート絶縁膜ＧＯＸ３の満たす条件を考える。まず、図３０に示すように、メモリゲート電極ＭＧの中端部（下端部でもよい）に接触する位置に形成されたゲート絶縁膜ＧＯＸ２の膜厚をｄとし、メモリゲート電極ＭＧの上端部からメモリゲート電極ＭＧのゲート長方向に形成されているゲート絶縁膜ＧＯＸ３の長さをｂとする場合、ｂ＞ｄ／２の関係が成立するようにゲート絶縁膜ＧＯＸ３を形成する。これにより、ゲート絶縁膜ＧＯＸ３の長さが充分に長くなり、メモリゲート電極ＭＧの上端部に形成されたゲート絶縁膜ＧＯＸ２とゲート絶縁膜ＧＯＸ３を合わせた長さが長くなる。この結果、メモリゲート電極ＭＧの上端部とコントロールゲート電極ＣＧの上端部の間の距離が長くなり、メモリゲート電極ＭＧとコントロールゲート電極ＣＧ間の電界強度が緩和され、リーク電流が低減される。言い換えれば、ゲート絶縁膜ＧＯＸ３の長さｂがゲート絶縁膜ＧＯＸ２の膜厚ｄの半分よりも小さくなる条件では、ゲート絶縁膜ＧＯＸ３の長さが充分に長く形成されているとは言えず、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとの間の電界緩和を充分に達成することはできないといえる。なお、ゲート絶縁膜ＧＯＸ２の中端部における膜厚ｄは、例えば、１０ｎｍ≦ｄ≦２０ｎｍの関係を満たすように形成されている。同様に、半導体基板１Ｓとコントロールゲート電極ＣＧの間に形成されているゲート絶縁膜ＧＯＸ２の膜厚も１０ｎｍ〜２０ｎｍ程度である。
【０１４７】
この場合、メモリゲート電極ＭＧの上端部とコントロールゲート電極ＣＧの上端部との間の距離は、ゲート絶縁膜ＧＯＸ２の膜厚ｄの３／２倍以上の距離となる。このため、メモリゲート電極ＭＧの上端部とコントロールゲート電極ＣＧの上端部との間に発生する電界強度は、ゲート絶縁膜ＧＯＸ３を形成しない場合に比べて２／３倍以下になる。したがって、メモリゲート電極ＭＧとコントロールゲート電極ＣＧ間の電界強度が充分に緩和され、リーク電流を低減することができる。
【０１４８】
以上のことから、ゲート絶縁膜ＧＯＸ３の長さｂは５ｎｍ以上であるということができ、電界緩和の影響を大きくする観点からは、ゲート絶縁膜ＧＯＸ３の長さｂを長くすることが望ましい。ただし、ゲート絶縁膜ＧＯＸ３の長さｂは、メモリゲート電極ＭＧのゲート長をＬとする場合、ｂ＜Ｌ／２となる。ゲート絶縁膜ＧＯＸ３は、メモリゲート電極ＭＧのコントロールゲート電極側の上端部に形成され、サイドウォールＳＷがメモリゲート電極ＭＧのもう一方の側の上端部に形成されている（これをサイドウォールＳＷ２とする。）ことを考慮すると、ゲート絶縁膜ＧＯＸ３とサイドウォールＳＷ２の長さは同程度の長さになるため、それぞれの長さｂがＬ／２を超える場合、メモリゲート電極ＭＧの表面全体にゲート絶縁膜ＧＯＸ３およびサイドウォールＳＷ２が形成されることになるからである。つまり、ゲート絶縁膜ＧＯＸ３とサイドウォールＳＷ２の長さｂがＬ／２を超える場合、メモリゲート電極ＭＧの表面にコバルトシリサイド膜ＣＳが形成されなくなってしまい、メモリゲート電極ＭＧの低抵抗化を実現することができなくなるからである。したがって、メモリゲート電極ＭＧの上端部とコントロールゲート電極ＣＧの上端部との間の電界強度を緩和し、かつ、メモリゲート電極ＭＧの低抵抗化とを両立する観点からは、、ゲート絶縁膜ＧＯＸ３とサイドウォールＳＷ２の長さｂは、５ｎｍ≦ｂ＜Ｌ／２の関係を満たすことが必要である。
【０１４９】
本実施の形態４における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。まず、図４に示す工程までは前記実施の形態１と同様である。続いて、図３１に示すように、半導体基板１Ｓの全面に、後述の電位障壁膜ＥＢ１となる絶縁膜として酸化シリコン膜ＯＸ３を形成し、この酸化シリコン膜ＯＸ３上に後述の電荷蓄積膜ＥＣとなる絶縁膜として窒化シリコン膜ＳＩＮ２を形成する。そして、窒化シリコン膜ＳＩＮ２上に後述の電位障壁膜ＥＢ２となる絶縁膜として酸化シリコン膜ＯＸ４を形成し、この酸化シリコン膜ＯＸ４上にポリシリコン膜ＰＦ１を形成する。その後、ポリシリコン膜ＰＦ１上に酸化シリコン膜ＯＸ１を形成する。例えば、酸化シリコン膜ＯＸ３は、熱酸化法やＩＳＳＧ酸化法を使用して形成することができ、窒化シリコン膜ＳＩＮ２は、ＣＶＤ法を使用して形成することができる。さらに、酸化シリコン膜ＯＸ４は、ＩＳＳＧ酸化法やＣＶＤ法を使用して形成することができる。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができ、酸化シリコン膜ＯＸ１もＣＶＤ法を使用して形成することができる。
【０１５０】
次に、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜ＯＸ１をパターニングする。酸化シリコン膜ＯＸ１のパターニングは、メモリゲート電極形成領域にだけ酸化シリコン膜ＯＸ１が形成され、それ以外の領域には酸化シリコン膜ＯＸ１が残存しないように行なわれる。つまり、メモリセル形成領域ＭＣＲでは、メモリゲート電極形成領域にだけ酸化シリコン膜ＯＸ１が残存し、それ以外の領域では、酸化シリコン膜ＯＸ１が除去されてポリシリコン膜ＰＦ１の表面が露出する。一方、周辺回路形成領域ＰＥＲにおいては、すべての酸化シリコン膜ＯＸ１が除去される。
【０１５１】
続いて、図３３に示すように、半導体基板１Ｓ上に形成されているポリシリコン膜ＰＦ１の表面を酸化する。具体的には、メモリセル形成領域ＭＣＲにおいて、酸化シリコン膜ＯＸ１から露出するポリシリコン膜ＰＦ１の表面に酸化シリコン膜ＯＸ２が形成される。このとき、充分な熱酸化処理を施すことにより、メモリゲート電極形成領域を覆っている酸化シリコン膜ＯＸ１の下層に形成されているポリシリコン膜ＰＦ１に食い込むようにバーズビークＢＶが形成される。本実施の形態４でも、熱処理量を考慮せずに充分な熱酸化処理を施すことができるので、酸化シリコン膜の下層に充分に食い込むバーズビークＢＶを形成することができる。つまり、本実施の形態４では、まだ、半導体素子（メモリセルやＭＩＳＦＥＴ）を形成する前段階においてバーズビークＢＶを形成することから、半導体素子に与える影響を考慮することなく、充分な熱処理を加えることができる。この結果、充分な大きさのバーズビークＢＶを形成することができる。
【０１５２】
次に、図３４に示すように、ポリシリコン膜ＰＦ１の表面に形成された酸化シリコン膜ＯＸ２を、例えば、異方性エッチングにより除去した後、パターニングした酸化シリコン膜ＯＸ１をマスクとしてポリシリコン膜ＰＦ１を加工する。これにより、メモリセル形成領域ＭＣＲにポリシリコン膜ＰＦ１よりなるメモリゲート電極ＭＧを形成することができる。このメモリゲート電極ＭＧの上端部にはバーズビークＢＶが形成されている。さらに、ポリシリコン膜ＰＦ１の下層に形成されている酸化シリコン膜ＯＸ４、窒化シリコン膜ＳＩＮ２および酸化シリコン膜ＯＸ３を加工することにより、メモリゲート電極ＭＧの下層に、酸化シリコン膜ＯＸ４からなる第２電位障壁膜ＥＢ２と、窒化シリコン膜ＳＩＮ２からなる電荷蓄積膜ＥＣと、酸化シリコン膜ＯＸ３からなる第１電位障壁膜ＥＢ１を形成することができる。その後、メモリゲート電極ＭＧ上に形成されている酸化シリコン膜ＯＸ１を除去する。このとき、図３３で示した工程により形成されたバーズビークも同時に除去される。なお、周辺回路形成領域ＰＥＲにおいては、酸化シリコン膜ＯＸ２、ポリシリコン膜ＰＦ１、酸化シリコン膜ＯＸ４、窒化シリコン膜ＳＩＮ２および酸化シリコン膜ＯＸ３はすべて除去される。
【０１５３】
続いて、図３５に示すように、半導体基板１Ｓの全面に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸ２を形成した後、このゲート絶縁膜ＧＯＸ２上にポリシリコン膜ＰＦ２を形成する。ゲート絶縁膜ＧＯＸ２は、例えば、熱酸化法やＣＶＤ法により形成することができ、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法により形成することができる。ゲート絶縁膜ＧＯＸ２を形成するとき、前述したように、バーズビークＢＶが除去された部分、すなわち、メモリゲート電極ＭＧの上端部（角部）、は酸化されやすいため、酸化処理が進み、メモリゲート電極ＭＧの上端部がラウンド形状になってしまう。その後、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域のポリシリコン膜ＰＦ１中にリンや砒素などのｎ型不純物を導入し、周辺回路形成領域にリンや砒素などのｎ型不純物およびボロン（ホウ素）などのｐ型不純物を導入する。
【０１５４】
その後、図３６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ２およびゲート絶縁膜ＧＯＸ２を加工する。これにより、メモリセル形成領域ＭＣＲにおいては、メモリゲート電極ＭＧの側壁にゲート絶縁膜ＧＯＸ２を介してサイドウォール形状のコントロールゲート電極ＣＧを形成することができる。さらに、バーズビークＢＶが除去された部分にはゲート絶縁膜ＧＯＸ２と同層の膜であるゲート絶縁膜ＧＯＸ３が形成される。一方、周辺回路形成領域ＰＥＲにおいては、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１と、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２を形成することができる。
【０１５５】
続いて、図３７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲでは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。一方、周辺回路形成領域ＰＥＲでは、ゲート電極Ｇ１に整合した浅い低濃度不純物拡散領域ＥＸ２を形成する。この浅い低濃度不純物拡散領域ＥＸ２もｎ型不純物を導入したｎ型半導体領域である。同様に、周辺回路形成領域ＰＥＲでは、ゲート電極Ｇ２に整合した浅い低濃度不純物拡散領域ＥＸ３も形成する。この浅い低濃度不純物拡散領域ＥＸ３は、ｐ型不純物を導入したｐ型半導体領域である。
【０１５６】
その後、図３８に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセル形成領域ＭＣＲにおいては、コントロールゲート電極ＣＧの側壁およびメモリゲート電極ＭＧの側壁にサイドウォールＳＷが形成される。さらに、バーズビークＢＶが除去された部分にはサイドウォールＳＷと同層の膜であるサイドウォールＳＷ２が形成される。同様に、周辺回路形成領域ＰＥＲにおいては、ゲート電極Ｇ１とゲート電極Ｇ２の両側の側壁にサイドウォールＳＷが形成される。これらのサイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１５７】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲにサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲ１を形成する。深い高濃度不純物拡散領域ＮＲ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１５８】
一方、周辺回路形成領域ＰＥＲにサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲ２を形成する。深い高濃度不純物拡散領域ＮＲ２は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ２と浅い低濃度不純物拡散領域ＥＸ２によってｎチャネル型ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１５９】
同様に、周辺回路形成領域ＰＥＲでは、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷに整合して深い高濃度不純物拡散領域ＰＲ１を形成する。深い高濃度不純物拡散領域ＰＲ１は、ボロン（ホウ素）などのｐ型不純物を導入したｐ型半導体領域である。この深い高濃度不純物拡散領域ＰＲ１と浅い低濃度不純物拡散領域ＥＸ３によってｐチャネル型ＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ３と深い高濃度不純物拡散領域ＰＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１６０】
ここで、メモリセル形成領域ＭＣＲにおいては、半導体基板１Ｓにリンや砒素などのｎ型不純物を導入することにより、浅い低濃度不純物拡散領域ＥＸ１や深い高濃度不純物拡散領域ＮＲ１が形成されている。このとき、コントロールゲート電極ＣＧの上端部、メモリゲート電極ＭＧの上端部およびゲート絶縁膜ＧＯＸ２の上端部にもリンや砒素などのｎ型不純物が導入される。特に、絶縁膜から構成されているゲート絶縁膜ＧＯＸ２の上端部にｎ型不純物が導入されると、ゲート絶縁膜ＧＯＸ２の絶縁耐性が劣化する現象が生じる。すると、ゲート絶縁膜ＧＯＸ２で絶縁されているメモリゲート電極ＭＧの上端部と、コントロールゲート電極ＣＧの上端部との間に流れるリーク電流が増加する。しかし、本実施の形態４では、メモリゲート電極ＭＧの上端部にゲート絶縁膜ＧＯＸ３を形成しているので、メモリゲート電極ＭＧの上端部とコントロールゲート電極ＣＧの上端部との実質的な距離を離すことができる。このことは、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとの間に存在するゲート絶縁膜ＧＯＸ２において、電界強度を緩和することができることを意味する。したがって、ゲート絶縁膜ＧＯＸ２の上端部にｎ型不純物が導入されて、ゲート絶縁膜ＧＯＸ２の絶縁耐性が劣化しても、ゲート絶縁膜ＧＯＸ３を形成することにより、ゲート絶縁膜ＧＯＸ２に発生する電界強度を緩和することができるので、メモリゲート電極ＭＧとコントロールゲート電極ＣＧ間を流れるリーク電流を低減することができるのである。
【０１６１】
このようにして、深い高濃度不純物拡散領域ＮＲ１、ＮＲ２、ＰＲ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１６２】
次に、半導体基板１Ｓ上にコバルト膜を形成した後、熱処理を施すことにより、メモリセル形成領域ＭＣＲにおいては、メモリゲート電極ＭＧおよびコントロールゲート電極ＣＧを構成するポリシリコン膜ＰＦ１、ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、メモリゲート電極ＭＧおよびコントロールゲート電極ＣＧはそれぞれポリシリコン膜ＰＦ１、ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。同様に、高濃度不純物拡散領域ＮＲ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。
【０１６３】
一方、周辺回路形成領域ＰＥＲにおいても、ゲート電極Ｇ１、Ｇ２を構成するポリシリコン膜ＰＦ１の表面にコバルトシリサイド膜ＣＳが形成される。これにより、ゲート電極Ｇ１、Ｇ２はポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳから構成されることになる。同様に、深い高濃度不純物拡散領域ＮＲ２、ＰＲ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。なお、本実施の形態４では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【０１６４】
このとき、本実施の形態４では、メモリゲート電極ＭＧの上端部にゲート絶縁膜ＧＯＸ３を形成しているので、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとの間の距離を離すことができる。このことは、メモリゲート電極ＭＧの表面に形成されるコバルトシリサイド膜ＣＳと、コントロールゲート電極ＣＧの表面に形成されるコバルトシリサイド膜ＣＳとの間の距離を離すことができることを意味している。したがって、メモリセルを微細化した場合であっても、メモリゲート電極ＭＧの表面に形成されているコバルトシリサイド膜ＣＳと、コントロールゲート電極ＣＧの表面に形成されているコバルトシリサイド膜ＣＳが接触してしまうショート不良を抑制できる。
【０１６５】
以上のようにして半導体基板１Ｓのメモリセル形成領域ＭＣＲに複数のメモリセルを形成し、周辺回路形成領域ＰＥＲに複数のｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴを形成することができる。なお、この後の配線工程は前記実施の形態１と同様である。
【０１６６】
本実施の形態４では、前記実施の形態１（図７参照）と異なり、図３２に示すように、ポリシリコン膜ＰＦ１上に酸化シリコン膜ＯＸ１だけを形成している。これは、ポリシリコン膜ＰＦ１上にハードマスクとして、窒化シリコン膜と酸化シリコン膜ＯＸ１を使用すると、本実施の形態４では、窒化シリコン膜を除去する工程を、周辺回路形成領域ＰＥＲに形成されているゲート電極Ｇ１、Ｇ２およびゲート絶縁膜ＧＯＸ２を剥き出しにした状態で行なわなければならないからである。つまり、図３６の状態で、メモリゲート電極ＭＧ上に窒化シリコン膜が形成されていると、この窒化シリコン膜を除去する際、既に、周辺回路形成領域ＰＥＲではゲート電極Ｇ１、Ｇ２が加工されており、窒化シリコン膜を除去する工程で、この露出しているゲート電極Ｇ１、Ｇ２にダメージが加わってしまうからである。このような理由から、本実施の形態４では、ポリシリコン膜ＰＦ１を加工するハードマスクとして、窒化シリコン膜と酸化シリコン膜ＯＸ１の積層膜を使用するのではなく、酸化シリコン膜ＯＸ１だけを使用している。したがって、本実施の形態４では、バーズビークＢＶの形状を保護する窒化シリコン膜が形成されていないことから、図３４で示されている酸化シリコン膜ＯＸ１を除去する工程で、バーズビークＢＶも同時に除去される。ただし、本実施の形態４でも、周辺回路形成領域ＰＥＲに形成されるゲート電極Ｇ１、Ｇ２に与えるダメージがそれほど問題とならない場合には、ポリシリコン膜ＰＦ１を加工するハードマスクとして、窒化シリコン膜と酸化シリコン膜ＯＸ１の積層膜を使用することができる。この場合、バーズビークＢＶの形状が窒化シリコン膜により保護されるので、バーズビークＢＶによる電界緩和の効果およびシリサイド膜間のショート不良を防止する効果を大きくすることができる。
【０１６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１６８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１６９】
１  ＣＰＵ
１Ｓ  半導体基板
２  ＲＡＭ
３  アナログ回路
４  ＥＥＰＲＯＭ
５  フラッシュメモリ
６  Ｉ／Ｏ回路
ＢＶ  バーズビーク
ＣＧ  コントロールゲート電極
ＣＧ１  コントロールゲート電極
ＣＧ２  コントロールゲート電極
ＣＨＰ  半導体チップ
ＣＮＴ  コンタクトホール
ＣＳ  コバルトシリサイド膜
ＥＢ１  第１電位障壁膜
ＥＢ２  第２電位障壁膜
ＥＣ  電荷蓄積膜
ＥＢ１（Ａ）  第１電位障壁膜
ＥＢ２（Ａ）  第２電位障壁膜
ＥＣ（Ａ）  電荷蓄積膜
ＥＢ１（Ｂ）  第１電位障壁膜
ＥＢ２（Ｂ）  第２電位障壁膜
ＥＣ（Ｂ）  電荷蓄積膜
ＥＸ１  浅い低濃度不純物拡散領域
ＥＸ２  浅い低濃度不純物拡散領域
ＥＸ３  浅い低濃度不純物拡散領域
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＧＯＸ２  ゲート絶縁膜
ＧＯＸ３  ゲート絶縁膜
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
Ｌ１  配線
ＭＣＲ  メモリセル形成領域
ＭＧ  メモリゲート電極
ＭＧ１  メモリゲート電極
ＭＧ２  メモリゲート電極
ＮＩＳＯ  ウェル分離層
ＮＲ１  深い高濃度不純物拡散領域
ＮＲ２  深い高濃度不純物拡散領域
ＮＷＬ１  ｎ型ウェル
ＯＸ１  酸化シリコン膜
ＯＸ１（Ａ）  酸化シリコン膜
ＯＸ１（Ｂ）  酸化シリコン膜
ＯＸ２  酸化シリコン膜
ＯＸ３  酸化シリコン膜
ＯＸ４  酸化シリコン膜
ＰＥＲ  周辺回路形成領域
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＬＧ１  プラグ
ＰＲ１  深い高濃度不純物拡散領域
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
ＳＩＮ  窒化シリコン膜
ＳＩＮ（Ａ）  窒化シリコン膜
ＳＩＮ（Ｂ）  窒化シリコン膜
ＳＩＮ２  窒化シリコン膜
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
ＳＷ２  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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