(57)【要約】      （修正有）【課題】キャパシタ用容量絶縁膜として、比較的低温で容易に、ルチル結晶構造のＴｉＯ２膜を形成する方法を提供する。【解決手段】半導体基板１上に酸化シリコン膜２を形成し、スパッタ法を用い、基板温度を３００℃、チャンバー内をＡｒ雰囲気で圧力０．５Ｐａに保持した状態でＴｉターゲットのスパッタリングを行ってＴｉ膜３を成膜し、該Ｔｉ膜３を酸素ガスを供給する熱処理炉を用いたファーネスアニールによって、アニール酸化を行い、ルチル結晶構造を有するＴｉＯ２膜４とする。【選択図】図２
2010258413.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ用容量絶縁膜の製造方法であって、
Ｔｉ膜を堆積する工程と、
該Ｔｉ膜を酸化雰囲気中でアニールして、ルチル結晶構造を有するＴｉＯ２膜とする工程と
を備えるキャパシタ用容量絶縁膜の製造方法。
【請求項２】
前記アニールは、４００℃以下の温度で実施される請求項１に記載のキャパシタ用容量絶縁膜の製造方法。
【請求項３】
前記アニールは、３５０℃以上４００℃以下の範囲で実施される請求項１に記載のキャパシタ用容量絶縁膜の製造方法。
【請求項４】
前記酸化雰囲気は、酸素ガスを含有したガス雰囲気であることを特徴とする請求項１乃至３のいずれか１項に記載のキャパシタ用容量絶縁膜の製造方法。
【請求項５】
堆積されるＴｉ膜は結晶性を有する請求項１乃至４のいずれか１項に記載のキャパシタ用容量絶縁膜の製造方法。
【請求項６】
前記Ｔｉ膜はＡＬＤ装置を用いて結晶性を有するように堆積され、
該ＡＬＤ装置内で引き続き、前記アニールを行うことを特徴とする、請求項１乃至４のいずれか１項に記載のキャパシタ用容量絶縁膜の製造方法。
【請求項７】
前記Ｔｉ膜を堆積する工程は、
Ｔｉ原料ガスを供給する工程と、
還元ガスを供給する工程を、
交互に複数回繰り返して実施することを特徴とする、請求項６に記載のキャパシタ用容量絶縁膜の製造方法。
【請求項８】
キャパシタ素子を備える半導体装置の製造方法であって、
キャパシタ素子の下部電極を形成する工程と、
前記下部電極上にＴｉ膜を堆積する工程と、
該Ｔｉ膜を酸化雰囲気中でアニールして、ルチル結晶構造を有するＴｉＯ２膜とする工程と、
前記ＴｉＯ２膜上にキャパシタ素子の上部電極を形成する工程
とを備える半導体装置の製造方法。
【請求項９】
前記アニールは、３５０℃以上４００℃以下の範囲で実施される請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記酸化雰囲気は、酸素ガスを含有したガス雰囲気であることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記Ｔｉ膜は、結晶性を有する状態で前記下部電極上に堆積される請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記Ｔｉ膜は、ＡＬＤ装置を用いて結晶性を有するように前記下部電極上に堆積され、
該ＡＬＤ装置内で引き続き、前記アニールを行うことを特徴とする、請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上にキャパシタ素子の下部電極を形成する工程と、
前記下部電極を備えた半導体基板をＡＬＤ装置のチャンバー内に載置する工程と、
前記チャンバーにＴｉ原料ガスを供給する原料ガス供給工程と、
前記チャンバーに還元ガスを供給する還元ガス供給工程を備え、
前記原料ガス供給工程と前記還元ガス供給工程を交互に複数回繰り返して実施し、前記下部電極上に結晶性を有するＴｉ膜を堆積した後に、
前記チャンバーに酸化性ガスを供給して前記Ｔｉ膜のアニールを行い、ルチル結晶構造を有するＴｉＯ２膜を前記下部電極上に形成する工程と、
前記ＴｉＯ２膜が形成された半導体基板を前記チャンバーから取り出す工程と、
前記ＴｉＯ２膜を介して前記下部電極と対向する上部電極を形成する工程を、
備えたことを特徴とする半導体装置の製造方法。
【請求項１４】
前記Ｔｉ原料ガスは、Ｔｉ原子と酸素原子が直接結合していない原料であることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記下部電極は、耐酸化性を有する金属材料で構成される請求項８乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記キャパシタ素子は、半導体基板上に形成される半導体素子にコンタクトプラグを介して接続されるものであって、前記キャパシタ素子の形成前に、他の層間絶縁膜よりも酸素透過性の小さい層間絶縁膜を前記キャパシタ素子と半導体素子との間に少なくとも一層形成する工程を有する請求項８乃至１５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタ用容量絶縁膜の製造方法に関し、特に４００℃以下の低温で、ルチル結晶構造を備えたＴｉＯ２膜を形成する方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ素子等の半導体装置の微細化に伴い、高い誘電率のキャパシタ用絶縁膜（容量絶縁膜）が求められている。
【０００３】
高い誘電率を備えたキャパシタ用絶縁材料として、ＴｉＯ２（酸化チタン）を挙げることができる。ＴｉＯ２には、良く知られた結晶構造としてアナターゼ型とルチル型の２種類が存在している。アナターゼ結晶は低温で形成されやすい低温相で、比誘電率が４０弱程度と低い。一方、ルチル結晶は通常高温で形成される高温相で、比誘電率が８０以上と高く、特にキャパシタ用絶縁材料として使用した場合、高容量のキャパシタが製造可能である。
【０００４】
ＴｉＯ２膜はスパッタやＣＶＤ（Chemical Vapor Deposition；化学気相蒸着）、ＡＬＤ（Atomic Layer Deposition；原子層堆積）法等、様々な方法で形成できる。半導体素子に用いる場合には、微細化の観点から現在ＡＬＤ法が主流である。しかし、半導体素子に使用するＴｉＯ２膜を形成する場合には、ＡＬＤ法も含めて、どの方法でも、４００℃以下の低温で高誘電率のルチル結晶を形成することは困難であった。
【０００５】
例えば、Gyeong Teak Limらの実験（非特許文献１）では、ＡＬＤ法によりプリカーサＴＤＭＡＴ（テトラキスジメチルアミノチタン）と酸化剤Ｈ２Ｏを用いてシリコン上にＴｉＯ２膜を形成している。ＴｉＯ２膜は成膜直後にはアモルファス状態にあり、アニールをすることによって結晶化している。３００℃以上のアニールでアナターゼ結晶が生じ、７００℃以上になってようやくルチルとアナターゼ結晶が生じ、８００℃以上でルチル結晶が主体の結晶構造となる。しかし、半導体プロセスでは微細化の進展に伴い、トランジスタ等の半導体素子への悪影響を回避するために、高温のアニールを行うことが困難となっている。したがって、ルチル結晶を得るためとは言え、上記のような高い温度のアニールは実施できない。
【０００６】
また、特許文献１には、光触媒用にルチル型のＴｉＯ２膜とアナターゼ型のＴｉＯ２膜の積層構造を形成するために、Ａｒイオンビームを照射することでアナターゼ型からルチル型への構造転移温度を低くする技術が開示されている。しかしながら、このような手段によっても、ルチル結晶構造のＴｉＯ２膜を得るためには５００℃以上のアニールが必要であった。また、ＤＲＡＭ素子のキャパシタ等の３次元構造を有する場所にＴｉＯ２膜を形成する場合には、イオン照射で均一にＡｒイオンを導入することも困難であった。
【０００７】
また、特許文献２には、Ｒｕ（ルテニウム）で形成したキャパシタ用下部電極の表面にＲｕＯ２膜を形成することで、４００℃以下の低温でルチル型のＴｉＯ２膜を得る技術が開示されている。しかしながら、下部電極の材料がＲｕに限定されてしまうため、電極の材料を変更して、より高性能なキャパシタを形成することが困難であった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２５４５１９号公報
【特許文献２】特開２００７−１１０１１１号公報
【非特許文献】
【０００９】
【非特許文献１】Thin Solid Films 498 (2006) p254-258
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで本発明者は、できるだけ低温でルチル結晶構造のＴｉＯ２膜が形成でき、３次元構造のキャパシタ等に用いる場合においても、下地の電極形状および電極材料に影響されずに均一なＴｉＯ２膜を容易に形成する方法を鋭意検討した。
【００１１】
ＡＬＤ法を用いてＴｉＯ２膜の成膜実験を行った結果、ＴｉＯ２膜を直接に成膜する方法では、アナターゼ結晶が生成しやすく、アニール方法を工夫してもルチル結晶のみを有するＴｉＯ２膜を得ることは困難であった。
【００１２】
具体的には、２００℃で成膜したＴｉＯ２膜はアモルファス状態であった。このアモルファス膜を高温アニールして結晶化させた場合には、アナターゼ結晶とルチル結晶の両方が混在した状態となった。また、２５０℃以上の温度でＴｉＯ２膜を成膜した場合には、最初からアナターゼ結晶が生じてしまった。一度生じたアナターゼ結晶は安定であり、その後、ルチル結晶が生じるような高温のアニール処理をしても消滅することはなかった。アナターゼ結晶が含まれていると、誘電率が低下してしまうため、好ましくない。
【００１３】
このような状況に鑑み、本発明は、比較的低温で容易に、ルチル結晶構造のＴｉＯ２膜を形成する方法を提供する。
【課題を解決するための手段】
【００１４】
本発明による解決手段は、
Ｔｉ膜を堆積し、酸化雰囲気中でアニール処置を行うことにより、Ｔｉ膜を酸化し、ルチル結晶構造を備えたＴｉＯ２膜に変化させるものである。
【００１５】
すなわち、本発明の一実施形態によれば、
キャパシタ用容量絶縁膜の製造方法であって、
Ｔｉ膜を堆積する工程と、
該Ｔｉ膜を酸化雰囲気中でアニールして、ルチル結晶構造を有するＴｉＯ２膜とする工程と
を備えるキャパシタ用容量絶縁膜の製造方法、が提供される。
【００１６】
また、本発明の別の実施形態においては、
キャパシタ素子を備える半導体装置の製造方法であって、
キャパシタ素子の下部電極を形成する工程と、
前記下部電極上にＴｉ膜を堆積する工程と、
該Ｔｉ膜を酸化雰囲気中でアニールして、ルチル結晶構造を有するＴｉＯ２膜とする工程と、
前記ＴｉＯ２膜上にキャパシタ素子の上部電極を形成する工程
とを備える半導体装置の製造方法、が提供される。
【発明の効果】
【００１７】
キャパシタ用容量絶縁膜として、誘電率の高いルチル結晶構造を備えたＴｉＯ２膜を、３５０〜４００℃程度の低温で形成できる。この結果、キャパシタの静電容量を増加させることができ、トランジスタ等の半導体素子に対する高温の熱処理の悪影響も回避できるので、微細化した高性能の半導体装置が提供できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態になるＴｉＯ２膜の製造フローを示すフローシートである。
【図２】評価用試料の製造方法を説明する工程断面図である。
【図３】ＸＲＤ（Ｘ線回折）法を用いて、作製した各試料の結晶構造解析を行った結果を示す図であり、（Ａ）は試料表面に対するＸ線の入射角度θを１０〜９０°まで変化させたときの回折強度波形（縦軸）を２θを横軸として示したもの、（Ｂ）は横軸（２θ）の３５〜４５°の範囲を拡大した結果を示す。
【図４】ＸＲＦ（蛍光Ｘ線元素分析）法を用いて、作製した各試料の酸素の強度値を測定した結果を、アニール温度を横軸、酸素元素の固有Ｘ線強度を縦軸として示す図である。
【図５】アニール温度に対するアニール時間の影響を示すＸＲＤ法での測定結果を示す図であり、（Ａ）は４００℃、（Ｂ）は３５０℃での結果を示す。
【図６】本発明の一実施形態になる半導体装置であるＤＲＡＭ素子のメモリセル部の平面レイアウトを示す概念図である。
【図７】図６のＡ−Ａ’線に対応する断面模式図である。
【図８】図７に示すキャパシタ素子の製造工程を説明する模式的断面図である。
【図９】図７に示すキャパシタ素子の製造工程を説明する模式的断面図である。
【図１０】図７に示すキャパシタ素子の製造工程を説明する模式的断面図である。
【図１１】本発明を用いたキャパシタ素子の製造工程を説明するフローチャートである。
【図１２】図１１に示したキャパシタ素子の製造工程での複数のガスの供給方法を示すタイミングチャートである。
【発明を実施するための形態】
【００１９】
［発明の実施例］
本発明の一実施形態になるＴｉＯ２膜の製造方法について説明する。
本実施例では、ルチル結晶構造のＴｉＯ２膜を、図１に示したように２段階の工程に分けて形成する。
【００２０】
キャパシタ用の下部電極を形成した後に、まず、Ｔｉ（チタン）膜を堆積する（工程Ｓ１）。Ｔｉ膜の堆積手段は、ＡＬＤ法を含めたＣＶＤ法、又はスパッタ法等、特に限定されない。
【００２１】
ＣＶＤ法（もしくはＡＬＤ法）にてＴｉ膜を形成する場合には、例えば、ＴｉＣｌ４を原料ガスと、Ｈ２、ＮＨ３もしくは両者の混合ガス等の還元ガスとを反応ガスとして形成できる。なお、原料ガスの低温での反応は難しく、反応ガスのプラズマ化等によって、反応性を高める必要がある。原料ガスは、前駆体（プリカーサ）としてＴｉと酸素が直接結合しないものであれば特に限定されずに使用することができる。この場合も、還元ガスとは低温で反応しにくいことが多いので、上記と同様に反応性を高める必要がある。
【００２２】
次に、３５０〜４００℃程度の温度で酸化雰囲気中でアニールを行うことにより、堆積したＴｉ膜を酸化し、ＴｉＯ２膜に変化させる（工程Ｓ２）。温度範囲は一例であり、後述のように必ずしもこの温度範囲内には限定されない。
【００２３】
従来のようにＴｉＯ２膜を最初から堆積させるのではなく、このように、Ｔｉ膜を酸化してＴｉＯ２膜を形成することにより、低温の熱処理のみでルチル結晶構造のＴｉＯ２膜を形成することができる。
【００２４】
本実施例の製造方法によって形成したＴｉＯ２膜の結晶状態を調べた結果を、次に示す。
【００２５】
評価用の試料は次のようにして作製した。
まず、図２（ａ）に示したように、半導体基板１上に酸化シリコン膜２を形成し、その上にＴｉ膜を２０ｎｍの厚さで形成した。具体的には、スパッタ法を用い、基板温度を３００℃、チャンバー内をＡｒ（アルゴン）雰囲気で圧力０．５Ｐａに保持した状態でＴｉターゲットのスパッタリングを行って、Ｔｉ膜３を酸化シリコン膜２上に堆積させた。
【００２６】
次に、図２（ｂ）に示したように、酸素ガスを供給する熱処理炉を用いたファーネスアニールによって、アニール酸化（以下、酸素ガス雰囲気中でのアニールを酸素アニールという）を行い、Ｔｉ膜３を酸化して、ＴｉＯ２膜４を形成した。酸素アニールの際の温度は、評価のために３００℃〜５５０℃の範囲で複数の条件を設定し、各温度条件にて、それぞれ１０分間の酸素アニールを行った。
【００２７】
なお、酸化シリコン上にＴｉＯ２膜を形成した理由は、従来例（非特許文献１）では、シリコン上にＴｉＯ２膜を形成しており、シリコンとＴｉＯ２膜の間には酸化シリコン膜が必ず形成されてしまうので、同条件で膜の特性を比較検討したためである。本発明においては、下地が酸化シリコンである必要は無く、一般的な半導体装置で使用するキャパシタ素子に適用する場合には、金属電極上にＴｉ膜を堆積して酸化雰囲気中でアニールを行えばよい。また、電極の材料についても耐酸化性を備えていればよく、特に限定は無い。
【００２８】
図３に、ＸＲＤ（Ｘ線回折）法を用いて、作製した各試料の結晶構造解析を行った結果を示す。図３（Ａ）は、試料表面に対するＸ線の入射角度θを１０〜９０°まで変化させたときの回折強度波形（縦軸）を２θを横軸として示したものである。（ａ）は酸素アニールを行っていない状態の試料の測定結果で、（ｂ）〜（ｇ）の波形はそれぞれ、酸素アニール温度条件を３００℃〜５５０℃まで、５０℃ステップで上昇させた場合の試料の測定結果である。（ａ）〜（ｇ）の各測定波形は、強度ピークの位置が分かるように、共通の横軸を用い、縦軸方向にシフトさせて記載してある。また強度ピークの位置に矢印を記載した。図３（Ａ）より、各波形（ａ）〜（ｇ）には、アナターゼ結晶構造のＴｉＯ２に特有の強度ピークは見られない。すなわち、本実施例の方法（図１）で形成したＴｉＯ２膜には、酸素アニール温度を４５０℃以上とした場合も含めて、アナターゼ結晶が含まれていないことが分かる。
【００２９】
図３（Ｂ）には、横軸（２θ）の３５〜４５°の範囲を拡大した結果を示す。
酸素アニールなしの状態（ａ）では、２θ＝３８°近傍にＴｉの結晶ピークが見えている。酸素アニール温度が上がるに従い、このＴｉピーク強度は減少し、左にシフトして行く。これはＴｉ結晶が一部酸化して結晶構造が崩壊し、かつ、Ｔｉ結晶中に酸素が入り込んだために、Ｔｉ結晶の格子間隔が広げられたことを示している。Ｔｉ結晶は４００℃での酸素アニール（ｄ）までは存在し、４５０℃の酸素アニール（ｅ）では完全に消えた。
【００３０】
代わって、４００℃以上の酸素アニールで２θ＝３９°近傍に新しいピークが出現する。この強度ピークはＴｉＯ２のルチル結晶のa軸（２００）ピークを示している。このピークはアニール温度が上がっていくと徐々に強くなり、かつ、右にシフトしてルチル構造のＴｉＯ２バルク結晶の位置（２θ＝３９．２°）に近づく。
【００３１】
次に、図４に、ＸＲＦ（蛍光Ｘ線元素分析）法を用いて、作製した各試料の酸素の強度値を測定した結果を、酸素アニール温度を横軸、酸素元素の固有Ｘ線強度を縦軸として示す。
【００３２】
ＸＲＦ法では、着目元素の原子数に比例したピーク強度を得ることができる。図４の一番左にプロットしたポイントが、酸素アニールなしの試料での測定結果である。アニールなしでも、下地の酸化シリコン膜２に含有されている酸素が測定結果に含まれるため、強度値は０にはなっていない。すなわち、この酸素アニールなしの状態での強度値が起点強度となる。
【００３３】
酸素アニールを行うと、アニール温度の上昇に伴い酸素原子数が増加し、ＸＲＤ法でのＴｉピークが消える４５０℃あたりで、強度はほぼ飽和している。これはＴｉの酸化の進み具合と一致している。
【００３４】
本実施例では、酸素アニールの時間を延長することにより、４００℃以下の低温でもルチル構造のＴｉＯ２膜を形成することが可能となる。
【００３５】
先に説明した方法でＴｉ膜を堆積した試料を準備し、酸素アニールの温度を一定にして、酸素アニールの時間を変更した場合の結果について示す。
【００３６】
図５（Ａ）は、酸素アニール温度を４００℃に設定し、酸素アニール時間を１０〜４０分の範囲で１０分ステップで増加させた場合のＸＲＤ法での測定結果である。（ｈ）〜（ｋ）の各波形が、１０分ステップで酸素アニールの時間を増加させた場合に、それぞれ対応している。
【００３７】
図５（Ｂ）は、酸素アニール温度を３５０℃に設定し、酸素アニール時間を１０〜４０分の範囲で１０分ステップで増加させた場合のＸＲＤ法での測定結果である。図５（Ａ）と同様に（ｈ）〜（ｋ）の各波形が、１０分ステップで酸素アニールの時間を増加させた場合に、それぞれ対応している。
【００３８】
図５（Ａ）の結果より、４００℃の酸素アニールを行った場合には、酸素アニールの時間を増やすにしたがって徐々にＴｉのピークが消え、ルチル結晶のピークが増大していくのが分かる。酸素アニールを４０分行うと、Ｔｉピークはほぼ消え、ルチルピークは十分な強度になっている（波形（ｋ））。
【００３９】
また、図５（Ｂ）の結果より、３５０℃の酸素アニールでは、４０分間の酸素アニール後にも、Ｔｉピークがかなり残っている。しかし、わずかではあるがルチルピークが見えてくる（波形（ｋ））。これは、準備した試料のＴｉ膜厚が２０ｎｍと厚いため、すべてのＴｉが酸化されるまでは、Ｔｉピークが残ってしまうためである。Ｔｉ膜表面から特に酸化が進むので下部電極に近いあたりは、まだ酸化されていない。
【００４０】
さらに検討を進めた結果、もっと薄いＴｉ膜厚であれば、３５０℃の酸素アニールでもルチル結晶構造のＴｉＯ２膜が形成できた。すなわち、本実施例では、Ｔｉ膜が酸化されて完全にＴｉＯ２膜に変化するまで酸化を続ければよく、Ｔｉの膜厚、酸素アニールの温度に応じて、酸化の時間を設定すればよい。
【００４１】
例えば、最小加工寸法６０ｎｍ以下のような微細なメモリセルへの適用を考慮した場合には、容量絶縁膜の膜厚は１０ｎｍ以下とする必要があることから、本実施例の製造方法は極めて有用である。
【００４２】
このように、本実施例の製造方法を用いることによって、アナターゼ結晶を含まないルチル結晶だけのＴｉＯ２膜を、３５０℃〜４００℃という低温で形成することが可能となる。
【００４３】
本実施例の方法によって、ルチル結晶構造のＴｉＯ２膜が形成できる理由は、次のように考察される。
【００４４】
従来のＴｉＯ２膜のように、最初からＴｉ原子と酸素原子が結合した状態で堆積した場合には、結晶化に際して、２５０〜３００℃の温度領域を通過する際に、アナターゼ結晶化が進行し始めるため、アナターゼ結晶となってしまう。またいったんアナターゼ結晶化してしまうと、ルチル結晶への転換は難しい。
【００４５】
これに対して、最初にＴｉ膜を堆積した場合には、Ｔｉ膜は２５０〜３００℃の温度領域では、まだ金属状態を維持しており、３００℃以上の温度でようやく酸化が進行し始める（図４）。このため、アナターゼ結晶化の進行し始める温度領域をＴｉ金属膜のまま通過することができるので、アナターゼ結晶化を回避して、ルチル結晶とすることができる。
【００４６】
なお、最初に形成するＴｉ膜は、堆積した状態で結晶化していることが好ましい。これは、アモルファス状態よりも結晶状態の方が酸素を拡散させやすく、全体を酸化させやすいためである。したがって、Ｔｉ膜を堆積する際には、できるだけ温度を高めの設定（２００〜４００℃程度）として成膜することが好ましい。
【００４７】
また、半導体素子用のキャパシタを形成する場合には、できるだけ低温化した方がよいため、酸化雰囲気中でのアニールの温度は、４００℃以下とすることが好ましい。熱の影響を余り気にしなくても良い状況でＴｉＯ２膜を形成する際には、４００℃よりも高い温度のアニールを行うことも可能である。従って、製造する半導体装置に必要な特性に応じてアニール温度は設定すればよい。
【００４８】
なお、酸素ガス雰囲気で酸素アニールを行う場合には、上述したように３５０℃以上の温度とすることが好ましいが、他の酸化方法を用いる場合には、必ずしも３５０℃以上の温度には限定されない。すなわち、堆積したＴｉ膜が酸化されて、ルチル型のＴｉＯ２膜に変化する範囲であれば、３５０℃以下の雰囲気で酸化処理を行っても良い。
【００４９】
また、アニール時の雰囲気としては、酸素ガス（Ｏ２ガス）のみに限定はされず、酸素原子を含有した、酸化性のガス雰囲気であれば使用可能である。より具体的には、オゾン（Ｏ３）ガス、水蒸気（Ｈ２Ｏ）ガス、亜酸化窒素（Ｎ２Ｏ）ガス等も使用可能である。特に、酸化温度を低温化する際には、オゾンや水蒸気等の酸化力の強いガスを用いることで、酸化時間を短縮できるので好ましい。
【００５０】
次に、本発明を適用した具体例として、ＤＲＡＭ素子のメモリセルを構成するキャパシタ素子（容量素子）の容量絶縁膜に用いた場合について説明する。
【００５１】
図６は、本発明を適用した半導体装置であるＤＲＡＭ素子について、メモリセル部の平面レイアウトを示す概念図である。図６の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした透過断面図として示している。また、簡略化のために、キャパシタ素子の記載は図６においては省略し、断面図にのみ記載した。
【００５２】
図７は、メモリセル部（図６）のＡ−Ａ’線に対応する断面模式図である。なお、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００５３】
メモリセル部は、図７に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子Ｃａｐとから概略構成されている。
【００５４】
図６、図７において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００５５】
本実施形態では図６に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。
【００５６】
各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５a、２０５ｂ、２０５ｃの位置が規定されている。
【００５７】
図６の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１０６が延設され、このビット配線１０６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図６の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図６の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図７に示されるゲート電極１０５を含むように構成されている。本実施形態では、ＭＯＳトランジスタＴｒ１は、溝型のゲート電極を備えている。
【００５８】
図７の断面構造に示すように、半導体基板１０１において素子分離領域１０３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成され、個々の不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。
【００５９】
ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１０１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００６０】
また、図７に示すように、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
【００６１】
不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、図６に示した基板コンタクト部２０５c、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。
【００６２】
図７に示すように、ゲート電極上の絶縁膜１０５ｃ及び基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成され、第１の層間絶縁膜１０４を貫通するようにビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線１０６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。
【００６３】
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００６４】
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１及びシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。
【００６５】
第３の層間絶縁膜１１１及び第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタ素子Ｃａｐが形成されている。
【００６６】
キャパシタ素子Ｃａｐは下部電極１１３と上部電極１１５の間に、先に説明した本発明のＴｉＯ２膜を容量絶縁膜として挟んだ構造となっており、下部電極１１３が容量コンタクトプラグ１０７Ａと導通している。
【００６７】
上部電極１１５上には、酸化シリコン等で形成した第５の層間絶縁膜１２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１、表面保護膜１２２が形成されている。
【００６８】
キャパシタ素子の上部電極１１５には、所定の電位が与えられており、キャパシタ素子に保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。
【００６９】
次に、キャパシタ素子Ｃａｐの具体的な形成方法について説明する。
図８〜１１に、第３の層間絶縁膜１１１から上の部分のみを断面図として記載した。
【００７０】
まず、図８に示したように、第３の層間絶縁膜１１１及び第４の層間絶縁膜１１２を、所定の膜厚で堆積した後に、フォトリソグラフィ技術を用いて、キャパシタ素子を形成するための開孔１１２Ａを形成する。
【００７１】
下部電極材料を成膜した後、ドライエッチング技術又はＣＭＰ（Chemical Mechanical Polishing）技術を用いて、下部電極１１３を開孔１１２Ａの内壁部分にのみ残すように形成する。
【００７２】
下部電極の材料としては、耐酸化性の強い金属膜を用いることが好ましい。具体的には、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）等を挙げることができる。
【００７３】
次に、図９に示したようにＴｉ膜１１４ａを１０ｎｍ以下、例えば６〜８ｎｍ程度の厚さに堆積する。本発明においては、Ｔｉ膜の堆積手段は特に限定されないが、ＤＲＡＭ素子のキャパシタのように、深孔内に均一な膜厚でＴｉ膜を堆積する場合には、ＡＬＤ法を用いることが好ましい。
【００７４】
次に４００℃の酸素雰囲気中で３０分間酸素アニールを行うことにより、Ｔｉ膜１１４ａを、ＴｉＯ２膜１１４に変化させる。この際に、第３の層間絶縁膜１１１を通常の層間絶縁膜として形成される酸化シリコンよりも酸素透過性の小さい窒化シリコンで形成しておくことにより、キャパシタよりも下層に位置するビット線やトランジスタ素子が酸化によりダメージを受けるのを回避することができる。
【００７５】
また、形成したいＴｉＯ２膜の膜厚に合わせて、Ｔｉ膜が完全に酸化されるように酸素アニールの温度と時間は調整すればよい。酸素雰囲気は１００％酸素でなくてもよく、不活性ガスと酸素の混合雰囲気、例えば、大気中でもよい。好ましくは、酸素リッチな雰囲気であることが望ましい。
【００７６】
次に、図１０に示したように、ＴｉＯ２膜１１４の表面を覆い、開孔（１１２Ａ）内を充填するように、金属膜を堆積して、上部電極１１５を形成する。上部電極１１５の材料は下部電極１１３と異なっていてもよい。また、耐酸化性の劣るタングステン（Ｗ）や窒化チタン（Ｗ）等を用いてもよい。これにより、キャパシタ素子Ｃａｐが完成する。
【００７７】
本発明を適用することにより、誘電率の高いルチル結晶構造のＴｉＯ２膜を、４００℃以下の低温で形成することが可能となる。
【００７８】
したがって、キャパシタ素子の形成よりも前の段階で形成されているトランジスタ素子等の半導体素子に加えられる熱の影響を抑制することが可能となり、微細化を進めた高性能のトランジスタ素子等を形成することができる。
【００７９】
また、下部電極の形状や材料に影響されることなく、均一な膜厚のＴｉＯ２膜を容易に形成することができ、キャパシタ素子の静電容量も大きくすることが可能なため、高性能なＤＲＡＭ素子を容易に形成することができる。
【００８０】
本発明を用いて、ＴｉＯ２膜を有するキャパシタ素子を製造する別の方法として、Ｔｉ膜の堆積工程と酸化雰囲気中のアニール工程を１つのＡＬＤ成膜装置内で連続して実施する方法について説明する。
図１１は、キャパシタ素子の形成工程を示すフローチャートである。
【００８１】
まず、工程Ｓ３として、半導体基板上にキャパシタ素子の下部電極を形成する。下部電極の材料としては、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）等を例示できるが、その他の耐酸化性の強い金属膜も利用できる。
【００８２】
次に、下部電極を形成した半導体基板をＡＬＤ装置のチャンバー内に載置する。ＡＬＤ装置としては、枚様式、バッチ式のいずれも使用可能である。
【００８３】
ＡＬＤ装置内でのＴｉＯ２膜の形成は、Ｔｉ膜を堆積する工程Ｓ４と、堆積したＴｉ膜を酸化してルチル結晶構造のＴｉＯ２膜に変換する工程Ｓ５を有している。
【００８４】
Ｔｉ膜を堆積する工程Ｓ４はさらに、Ｔｉ原料ガス（前駆体）を供給する工程Ｓ４ａと、還元ガスを供給する工程Ｓ４ｂを有している。
【００８５】
図１２にＡＬＤ装置に供給する複数のガスのタイミングチャートを示す。
本実施例では、Ｔｉ原料ガス、還元ガス、パージガス、酸化ガスの４種類のガスを、図１２に示したタイミングでチャンバー内に供給する。
【００８６】
工程Ｓ４およびＳ５について、図１２を参照して説明する。
チャンバー内の半導体基板は、温度が４００℃となるように設定する。
Ｔｉ原料ガスとしては、ＴｉＣｌ４を例示できる。またＴｉ原料ガスとして、Ｔｉと酸素が直接結合しないものであれば特に限定されずに使用することができる。
【００８７】
まず、工程Ｓ４ａとして、時間Ｔ１にてＴｉ原料ガスをチャンバー内に１〜５秒間供給し、下部電極の表面に吸着させる。次に、時間Ｔ２にてＴｉ原料ガスの供給を停止し、パージガスをチャンバー内に５〜３０秒間供給する。パージガスとしては、窒素（Ｎ２）を例示できる。パージガスを供給することで、下部電極の表面に吸着せず残存しているＴｉ原料ガスをチャンバーの外に排出する。
【００８８】
次に、時間Ｔ３にてパージガスの供給を停止し、工程Ｓ４ｂとして還元ガスをチャンバー内に２〜５秒間供給する。還元ガスとしては水素（Ｈ２）ガスを例示できる。還元ガスはＡＬＤ装置内に設けたプラズマ発生器を通して活性化しておくことで、吸着しているＴｉ原料との反応を促進することができる。
【００８９】
次に、時間Ｔ４にて還元ガスの供給を停止し、パージガスをチャンバー内に５〜３０秒間供給する。ここまでの工程によって、下部電極表面に原子層レベルのＴｉ膜が形成される。半導体基板は２００℃以上で高めの温度（本実施例では４００℃）に設定しておくことにより、結晶化した状態でＴｉ膜を形成することができる。この一連の工程（サイクル）をＮ回（Ｎは正の整数）繰り返すことによって、必要な膜厚のＴｉ膜を形成することができる。本実施例では、このサイクルを３０回繰り返すことによって、約２．４ｎｍの膜厚のＴｉ膜を得た。なお、図１２には、工程Ｓ４として、２回目のサイクル（時間Ｔ５〜Ｔ９）までを記載した。
【００９０】
所定の膜厚のＴｉ膜を形成した後に、工程Ｓ５として、酸化ガスをチャンバー内に１〜２分間供給する。酸化ガスとしてはオゾン（Ｏ３）を例示できる。酸化ガスの供給によってＴｉ膜は完全に酸化され、ルチル型のＴｉＯ２膜に変換される。本実施例では、酸化によって、約３．４ｎｍの膜厚のＴｉＯ２膜が得られた。先の工程Ｓ４と、この工程Ｓ５を１サイクルとしてＭ回（Ｍは正の整数）繰り返すことにより、ルチル型のＴｉＯ２膜を所望の膜厚で形成することができる。本実施例では、３回（Ｎ＝３０、Ｍ＝３に設定）繰り返すことにより、約１０ｎｍの膜厚のＴｉＯ２膜を得た。
【００９１】
従来技術（非特許文献１）では、ＡＬＤ装置を用いてＴｉＯ２膜を形成する際に、２１０℃以下の低い温度に設定した状態で、Ｔｉ原料ガスとしてＴＤＭＡＴガスを供給した直後に酸化ガス（Ｈ２Ｏ）を供給して、アモルファス状態のＴｉＯ２膜を原子層レベルで形成している。そして原子層レベルのＴｉＯ２膜の堆積の繰り返しで、アモルファス状態のＴｉＯ２膜が所定の膜厚となるようにしている。先に説明したように、アモルファス状態のＴｉＯ２膜をアニールによって結晶化しても、ルチル型とすることは困難である。
【００９２】
これに対して本発明では、従来技術の温度設定よりも高めの温度に基板を保持した状態で、Ｔｉ原料ガスを供給した直後に還元ガスを供給することで、結晶状態のＴｉ膜を原子層レベルで形成している。そして原子層レベルのＴｉ膜の形成の繰り返しで、結晶状態のＴｉ膜を所定の膜厚とした後に、酸化ガスを供給してＴｉ膜を酸化することで、ルチル型結晶構造のＴｉＯ２膜を得ることができる。
【００９３】
次に、工程Ｓ６として、ＴｉＯ２膜上に上部電極を形成すれば、キャパシタ素子が完成する。上部電極の材料は下部電極と異なっていてもよい。
【００９４】
このように、Ｔｉ膜の堆積工程と酸化雰囲気中のアニール工程を１つのＡＬＤ成膜装置で連続して実施することにより、容易にルチル型のＴｉＯ２膜を形成することができる。
【００９５】
この方法で、先に説明したＤＲＡＭ素子用のキャパシタ素子を形成することにより、高性能なＤＲＡＭ素子をさらに容易に形成することができる。
【符号の説明】
【００９６】
１  半導体基板
２  酸化シリコン膜
３  Ｔｉ膜
４  ＴｉＯ２膜
１０１  半導体基板
１０３  素子分離領域
１０４  第１の層間絶縁膜
１０４Ａ  ビット線コンタクト部落
１０５  ゲート電極
１０６  ビット配線
１０７  第２の層間絶縁膜
１０７Ａ  容量コンタクトプラグ
１０８  不純物拡散層
１０９  基板コンタクトプラグ
１１１  第３の層間絶縁膜
１１２  第４の層間絶縁膜
１１２Ａ  開孔
１１３  下部電極
１１４  容量絶縁膜（ＴｉＯ２膜）
１１４ａ  Ｔｉ膜
１１５  上部電極
１２０  第５の層間絶縁膜
１２１  上層配線層
１２２  表面保護膜
２０５c、２０５ａ、２０５ｂ  基板コンタクト部
Ｋ  活性領域
Ｗ  ワード配線
Ｔｒ１  ＭＯＳトランジスタ
Ｃａｐ  キャパシタ素子
【図１】
2010258413.tif 000003
【図２】
2010258413.tif 000004
【図３】
2010258413.tif 000005
【図４】
2010258413.tif 000006
【図５】
2010258413.tif 000007
【図６】
2010258413.tif 000008
【図７】
2010258413.tif 000009
【図８】
2010258413.tif 000010
【図９】
2010258413.tif 000011
【図１０】
2010258413.tif 000012
【図１１】
2010258413.tif 000013
【図１２】
2010258413.tif 000014