(57)【要約】【課題】ターンオンが速く、寄生容量が小さい高性能な薄膜ダイオードを提供する。【解決手段】第１の導電型を有する材料からなる第１のコンタクト部と、第１のコンタクト部と同一平面に配置され、第２の導電型を有する材料からなる第２のコンタクト部と、第１のコンタクト部と第２のコンタクト部との間に配置されたチャネル部と、チャネル部と近接するように配置されたゲート部と、ゲート部に電気的に接続された電圧源と、を備える薄膜ダイオード。【選択図】図３
2010171428.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有する材料からなる第１のコンタクト部と、
前記第１のコンタクト部と同一平面に配置され、第２の導電型を有する材料からなる第２のコンタクト部と、
前記第１のコンタクト部と第２のコンタクト部との間に配置されたチャネル部と、
前記チャネル部と近接するように配置されたゲート部と、
前記ゲート部に電気的に接続された電圧源と、
を備える薄膜ダイオード。
【請求項２】
前記第１の導電型を有する材料が、ｎ型ドープの多結晶シリコン、ｐ型ドープの多結晶シリコン及びは非晶質シリコンのいずれか１つを含む請求項１に記載の薄膜ダイオード。
【請求項３】
前記電圧源が、前記薄膜ダイオードの前記ゲート部を正にバイアスするための正の電圧源、前記薄膜ダイオードの前記ゲートを負にバイアスするための負の電圧源、及び前記薄膜ダイオードのプログラミングを可能にするための両極性の電圧源のいずれか１つをさらに含む請求項１または請求項２に記載の薄膜ダイオード。
【請求項４】
下記（１）〜（４）のデバイスのいずれか１つとして働くように構成された請求項１に記載の薄膜ダイオード。
（１）ピーク検出回路
電圧入力信号が前記薄膜ダイオードのアノード及びカソードの一方に電気的に接続されると共に、前記カソード及びアノードの一方が前記ゲート部に対して無視し得ない容量を有するように前記ゲート部が正の電圧源または負の電圧源によりバイアスされたピーク検出回路であって、前記ゲート部と前記カソード及びアノードの一方との間の容量を、前記ピーク検出回路の蓄積コンデンサの一部として使用するピーク検出回路
（２）高周波スイッチ
高周波信号及び制御信号が前記薄膜ダイオードのアノードに接続されて、スイッチされた高周波信号が前記薄膜ダイオードのカソードから出力される高周波スイッチ
（３）デュアルスローダイオードスイッチ
高周波信号及び制御信号が前記薄膜ダイオードの前記ゲート部に接続されると共に、前記薄膜ダイオードのアノードが接地され、前記薄膜ダイオードのカソードが前記電圧源に接続されるデュアルスローダイオードスイッチ
（４）バラクタ
ゲート、アノード及びカソードを含む３つの端子を備え、前記端子に印加される電圧により前記薄膜ダイオードの容量が連続的に調節されるように構成されたバラクタ
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜ダイオードに関する。特に、ゲート部を備えたコプレナー型の多結晶シリコン薄膜ダイオード（GATED CO-PLANAR POLY-SILICON THIN FILM DIODE）に関する。
【背景技術】
【０００２】
ダイオードは、多数の異なるタイプの電子回路において、多数の用途を有している。多数の実施例において、ダイオードは半導体材料からなる複数の層で構成されている。従来のダイオードの製造プロセスは、薄膜トランジスタ（ＴＦＴ）の製造プロセスに適合しない。このため、ダイオードの複数の層は、別の成膜工程（separate deposition steps）によって形成されている。また、従来のダイオードは、ＴＦＴの製造プロセス用の設計基準（the design rules for TFT processes）と比較すると、相対的に高い接合容量を有している。つまり、従来のダイオードはＴＦＴに比べて相対的に厚いデバイスであるために、ＴＦＴの製造プロセスに適合せず、ＴＦＴと共に使用することができない。
【０００３】
代わりの構成として、ラテラル型やコプレナー型の構成が用いられている。この構成においては、ｎ型の半導体材料がソース／ドレイン・コンタクトの一方を形成し、ｐ型の半導体材料がソース／ドレイン・コンタクトの他方を形成する。これら２種類のコンタクトは、同じ面内に形成されたチャネル領域（co-planar channel region）によって隔てられている。チャネル領域は、通常は真性半導体または非ドープの半導体から形成されている。このためチャネル領域は、一般的に、ｉ型チャネルまたはｉ型領域と称されている。半導体材料のこの配置により、Ｐ−Ｉ−Ｎ（ＰＩＮ）ダイオードが形成される。これらのデバイスは、ＴＦＴの製造プロセスとの適合性が非常に高く、一般的にＴＦＴ回路において有用であると考えられる。米国特許第７，０６４，４１８号（特許文献１）では、このタイプのデバイスの例が提案されている。
【０００４】
上記タイプの（即ち、ラテラル型やコプレナー型の）のＰＩＮダイオードには、いくつかの一般的な問題がある。例えば、非晶質シリコンなどの特定の材料との相性が悪い。また、ターンオンが速く、寄生容量が小さく、逆バイアス漏れ電流が少ないという性能を必要とする高速回路（high-speed circuit）には、これらの領域において満足な性能を得ることができない、上記タイプのＰＩＮダイオードを用いることはできない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，０６４，４１８号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記事情に鑑みなされたものであり、本発明の目的は、従来のＰＩＮダイオードと比較して、ターンオンが速く、寄生容量が小さい高性能な薄膜ダイオードを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の薄膜ダイオードは、第１の導電型を有する材料からなる第１のコンタクト部と、前記第１のコンタクト部と同一平面に配置され、第２の導電型を有する材料からなる第２のコンタクト部と、前記第１のコンタクト部と第２のコンタクト部との間に配置されたチャネル部と、前記チャネル部と近接するように配置されたゲート部と、前記ゲート部に電気的に接続された電圧源と、を備えている。
【発明の効果】
【０００８】
本発明によれば、従来のＰＩＮダイオードと比較して、ターンオンが速く、寄生容量が小さい高性能な薄膜ダイオードを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】現状のＰＩＮダイオードの構成の一例を示す断面図である。
【図２】種々の長さの非ドープ半導体領域を備えたＰＩＮダイオードについて、電流−電圧曲線を示すグラフである。
【図３】本発明の実施の形態に係るゲート部を備えたコプレナー型のＰＩＮダイオードの構成の一例を示す断面図である。
【図４】種々のゲート部を備えたＰＩＮダイオード構造について、電流−電圧曲線を示すグラフである。
【図５】ゲート部を備えたコプレナー型のＰＩＮダイオードについて、バイアス回路（バイアス時の等価回路）の構成を示す回路図である。
【図６】ゲート部を備えたコプレナー型のＰＩＮダイオードを用いたピーク検出回路の実施の形態を示す図である。
【図７】ゲート部を備えたコプレナー型のＰＩＮダイオードを用いたダイオード高周波スイッチング回路の実施の形態を示す図である。
【図８】ゲート部を備えたコプレナー型のＰＩＮダイオードを用いたデュアルスローダイオードスイッチの実施の形態を示す図である。
【図９】ゲート部を備えたコプレナー型のＰＩＮダイオードを用いたバラクタ（可変容量ダイオード）の実施の形態を示す図である。
【図１０】ゲート部を備えたコプレナー型のＰＩＮダイオードを製造するための方法の実施の形態について製造プロセスの流れを示す図である。
【図１１】図１０と同様に、製造プロセスの流れを示す図である。
【図１２】図１０と同様に、製造プロセスの流れを示す図である。
【図１３】図１０と同様に、製造プロセスの流れを示す図である。
【図１４】図１０と同様に、製造プロセスの流れを示す図である。
【図１５】図１０と同様に、製造プロセスの流れを示す図である。
【発明を実施するための形態】
【００１０】
＜従来のＰＩＮダイオード＞
図１は、薄膜ＰＩＮダイオード（デバイス）１０の現在の実例を示している。この例では、ＰＩＮダイオードは、多結晶シリコン（ｐｏｌｙ−Ｓｉ）で構成されているが、非晶質シリコンなど、他の材料も同様に使用可能である。ＰＩＮダイオード（材料層）は、基板１２上に設けられている。基板１２上には、ｐ型半導体領域１４とｎ型半導体領域１６とが存在している。以下では、適宜、ｐ型領域、ｎ型領域と称する。
【００１１】
「ｉ」型領域１８が、ｐ型半導体領域１４とｎ型半導体領域１６とを隔てている。ｉ型領域は、通常は、真性半導体で構成されている。即ち、ドープはされていないが、ｐ型半導体領域１４及びｎ型半導体領域１６と同じ半導体材料で構成されている。ＰＩＮダイオードを形成している領域（材料層）は、通常、５００オングストローム程度の厚さを有している。一般的には、薄膜デバイスは、材料の１つ以上の薄膜（thin film）から製造されるデバイスである。薄膜の厚さは、ナノメータの数分の１から数マイクロメートルまでの範囲としてもよい。
【００１２】
図２は、ＰＩＮダイオードの現在の実例について電流−電圧特性を図示している。電圧は、ｉ型領域１８の長さに基づいて種々の値となる。曲線２０は、ｐｎ接合（ｉ型領域なし）の電流−電圧特性を表している。曲線２２は２μｍ（マイクロメートル）のｉ型領域を有するＰＩＮダイオードの電流−電圧特性を表している。曲線２４はｉ型領域の長さが３μｍの場合の特性を表しており、曲線２６はｉ型領域の長さが５μｍの場合の特性を表しており、曲線２８はｉ型領域の長さが１０μｍの場合の特性を表している。
【００１３】
図２から分かるように、５μｍよりも長いｉ型領域を有するダイオード、即ち、曲線２６及び曲線２８で表されるダイオードは、立ち上がりの遅いターンオン特性（slow turn-on characteristic）を有している。これらの曲線は、グラフの右側に向かって移動するとき、所望されるよりもフラットなままである。他の３つの曲線２０、曲線２２、及び曲線２４に関しては、これらの曲線で表されるダイオードは、許容できないほど大きな逆バイアス漏れ電流（reverse bias leakage current）を有している。
【００１４】
回路コンポーネントの解析においては、「理想係数（ideality factor）」が、理想的なｐｎ接合と測定されるデバイスとの間の相違（discrepancies）を補正するために使用される一定の調整係数（constant adjustment factor）から構成される。下記式において、Ｉがダイオードの電流であり、Ｖがバイアス電圧であり、ｑ0が単位電荷であり、Ｋがボルツマン定数であり、Ｔが温度であり、ｎが理想係数である。
【００１５】
【数１】
2010171428.tif 000003
【００１６】
図１に示したダイオードは、曲線２０のｐｎダイオードを除いて、非常に高い理想係数を有している。一般には、１〜２の範囲の理想係数が、性能の良いＰＩＮダイオード（efficient PIN diode）であることを示している。
【００１７】
＜ゲート部を備えたＰＩＮダイオード＞
バイアスされたゲート部を備えた１．６７程度の理想係数を有するＰＩＮダイオードは、標準的なＴＦＴの製造プロセスを用いて作製することができる。図３は、本発明の実施の形態に係るゲート部を備えたコプレナー型のＰＩＮダイオード（デバイス）の構成の一例を示す断面図である。本実施の形態に係るダイオード３０は、図１に示す従来のダイオードに多少は類似したＰＩＮダイオードである。ＰＩＮダイオード（材料層）は、基板３２上に形成されている。また、ＰＩＮダイオード（材料層）は、ｉ型領域３８によって隔てられたｐ型領域３４及びｎ型領域３６など、異なる導電型の領域を有している。
【００１８】
本実施の形態に係るダイオード３０の構造と、図１に示すダイオード１０の構造との間には、重要な相違点が存在する。これらの相違点の１つとして、本実施の形態に係るダイオード３０を形成しているｐｏｌｙ−Ｓｉなどの材料層が、図１に示すダイオード１０に比べて非常に薄いことが挙げられる。材料層は、１００ナノメートル以下の厚さとすることができる。材料層は、ｐｏｌｙ−Ｓｉ以外に、非晶質シリコン、アニールされたｐｏｌｙ−Ｓｉなど、他の材料で構成されていてよい。
【００１９】
図３に戻って説明を続けると、ゲート絶縁体層（layer of gate dielectric）４０が、ダイオード層（材料層）を少なくとも部分的に覆っている。図１には図示されていないが、図１に示すダイオード１０も、同様の絶縁体を有していると考えられる。ゲート４２は、通常は金属からなり、ゲート絶縁体層４０上に配置されている。ゲート４２は、一般的にはｉ型領域３８に近接する（adjacent the i-region）ように配置されている。ｉ型領域３８は、ｐ型領域３４及びｎ型領域３６と同じ面内に形成されたチャネル領域である。図３に示すダイオード３０におけるもう１つの重要な相違点は、ゲート４２と固定電位（fixed potential voltage）４８との間の電気的な接続にある。固定電位４８は、電圧源４８と称することもできる。
【００２０】
電圧源４８は、設計及び用途に応じて、正電源または負電源のいずれかで動作することができる。この電圧源４８により、非ドープのｉ型領域３８がバイアスされる。ｉ型領域３８は、ｐ型領域３４及びｎ型領域３６と同じ面内に形成されたチャネル領域である。正のバイアス（positive bias）を印加することで、チャネルに電子が誘起されて、この領域をより「ｎ型」にする。また、負のバイアス（negative bias）を印加することで、非ドープ領域に正孔が誘起されて、この領域をより「ｐ型」にする。
【００２１】
ダイオード３０は、印加される電圧の極性に加え、印加される電圧のレベルに応じて、性能を変化させることができる。ダイオード３０を電気的に制御することで、一方向から他方向への変化（整流・変調・スイッチ）が可能であるという利点を享受できるようになる。また、ダイオードを用いたデバイスにおいて、設計の自由度が向上する。
【００２２】
バイアスされるゲートを設ける（ここでは、「ゲート部を備えた（gated）」と称される）ことの主たる利益は、ゲート部を備えたダイオードにより非常に高い性能が得られることにある。図４に示すグラフは、ゲート部を備えた複数のＰＩＮダイオード３０について、一連の電流−電圧（Ｉ−Ｖ）曲線を図示している。最下方の曲線５０は、長さ２μｍのｉ型領域を有するＰＩＮダイオードの電流−電圧特性を表わしている。その他の曲線は、ゲート部を備えたＰＩＮダイオードにおいて、ゲート電圧を２０Ｖ（ボルト）から−５Ｖまで変化させた場合の電流−電圧特性を表している。曲線上の領域５２に図示されるように、その他の曲線に対応するＰＩＮダイオードはすべて、非常に改善されたターンオン特性を有している。この領域５２を「急峻な立ち上がり（sharp turn）」を有していると称することができる。即ち、ターンオンが速い。これらのＰＩＮダイオードの理想係数は１．６７であり、所望の範囲にある。
【００２３】
このタイプのダイオード、即ち、ゲート部を備えたコプレナー型のＰＩＮダイオードには、複数の利点が存在する。これらの利点としては、上述した「急峻な立ち上がり（sharp turn）」という特徴や、カソードとアノードとの間の寄生容量が小さいことが挙げられる。ｐｎ接合の断面が非常に小さいことで、幾何学的な接合容量（geometrical junction capacitance）を無視することができる。また、ｐｏｌｙ−Ｓｉ薄膜においては、粒界及び界面に起因する広範囲での再結合により少数キャリアの寿命が短いため、拡散容量（diffusion capacitance）も低下する。
【００２４】
また、カソード及びアノードの一方とゲートとの間に大きな容量が存在する。これらの容量は、誘起されたチャネルのキャリアとゲートとの間に容量が発生した結果として生じるものであり、ゲート絶縁体によって規制される（defined by the gate dielectric）。図５は、ＰＩＮダイオード３０に対応するバイアス回路（バイアス時の等価回路）の構成を示す回路図である。図４は、図５に示すダイオードの実効的な回路図（effective circuit diagram）におけるこれらの容量を示している。
【００２５】
ダイオード３０は、アノード（ANODE）及びカソード（CATHODE）を有している。アノード及びカソードの各々は、対応する実効容量を伴う。ダイオード３０は、コンデンサ４４によって表わされる実効アノード容量（effective anode capacitance）と、コンデンサ４６によって表わされた実効カソード容量（effective cathode capacitance）とを有している。しかしながら、任意の所与の時点においては、これらの容量の一方だけが、無視することができない値を有する。いずれの容量かは、ゲートのバイアスの極性に応じて決まる。複数の回路用途（circuit applications）は、この特徴を利用することができる。
【００２６】
＜ピーク検出回路＞
例えば、図６は、ダイオード３０を用いたピーク検出回路の実施の形態を示している。アノードまたはカソードの容量が、ピーク電圧のときの保持容量（holding capacitance）Ｃｃを都合よく提供する。その結果、このデバイスは、一体化された（integrated）ピーク検出回路を構成する。２種類の容量の一方はゼロではなく、アノードとカソードとの間に存在する寄生容量が最小化される。このため、入力の容量性の負荷（input capacitive loading）は、きわめて小さいままのはずである。このことが、きわめて高い周波数の帯域幅（very high frequency bandwidth）を可能にする。
【００２７】
図６に示すように、電圧入力信号ＶINが、ダイオード３０のアノード及びカソードの一方（図６ではアノード）に電気的に接続される。電圧出力信号ＶOUTが、ダイオード３０のアノード及びカソードの他方（図６ではカソード）から出力される。カソード及びアノードの一方がゲートに対して無視し得ない容量を有するように、ゲートが電圧源４８によりバイアスされて充電される。即ち、ゲートとカソード及びアノードの一方との間の容量（図５の符号４４、４６を参照）が、ピーク検出回路の蓄積コンデンサ（storage capacitor）の一部として使用される。
【００２８】
＜高周波スイッチ＞
同様に、他の高周波回路は、本実施の形態に係るＰＩＮダイオードをスイッチとして使用することができる。特に、同じ技術分野のトランジスタの適切な動作範囲よりも、高い範囲の周波数で動作させる場合に有用である。図７は、ダイオード３０を用いたダイオード高周波スイッチング回路の実施の形態を示している。ＰＩＮダイオードの寄生接合容量（parasitic junction capacitance）は、ＰＮダイオードと比べて小さい。このため、寄生接合容量を通過する高周波信号の漏れが最小化される。
【００２９】
図７に示すように、高周波信号ＲＦIN及び制御信号（CONTROL）が、ダイオード３０のアノードに接続される。スイッチされた高周波信号ＲＦOUTが、ダイオード３０のカソードから出力される。このように、ゲート部を備えたコプレナー型のＰＩＮダイオードであるダイオード３０を使用することで、寄生接合容量が小さいダイオードスイッチング回路を実現できる。
【００３０】
また、小さな寄生接合容量に加えて、上述した「急峻な立ち上がり（sharp turn）」という特徴を備えることにより、オン状態の場合に、より小さな消費電力で同じ抵抗値を実現することができる。大規模なダイオード・スイッチング・ネットワークは、消費電力による既知の問題を抱えているが、本実施の形態に係るダイオードを使用することによって、かかる問題が軽減される。
【００３１】
＜デュアルスローダイオードスイッチ＞
他の種類の回路でもゲート部を備えたＰＩＮダイオードの特徴を利用できる。図８及び図９が、他の回路の用途を示している。図８は、ダイオード３０を用いたデュアルスローダイオードスイッチ（dual throw diode switch）の実施の形態を示している。図８に示すように、高周波信号ＲＦIN及び制御信号（CONTROL）が、ダイオード３０のゲートに接続される。また、ダイオード３０のアノードが接地され、ダイオード３０のカソードが電圧源（図示せず）に接続される。この例では、第２の制御信号（2nd CONTROL）が、ダイオード３０のカソードに接続される。このように、ゲート部を備えたコプレナー型のＰＩＮダイオードであるダイオード３０を使用することで、デュアルスロー（双投）のダイオードスイッチを実現できる。
【００３２】
＜バラクタ＞
図９は、ゲート部を備えたＰＩＮダイオードを用いた「バラクタ（可変容量ダイオード）」の実施の形態を、構造及びその等価回路の両方の形式で図示している。「バラクタ」とは、ダイオードの端子に印加される電圧によってダイオードの容量が制御される可変容量ダイオードである。図９に示すように、バラクタ６０は、以下の点では、図３に示すダイオード３０と同様の構造を有している。即ち、ｐ型領域６４はｎ型領域６６から隔てられ、ゲート７２はｉ型領域（チャネル領域）６８に近接するように配置されている。
【００３３】
しかしながら、ここに示されているｉ型領域６８は、他の実施の形態のゲート部を備えたＰＩＮダイオードの通常のｉ型領域よりも、はるかに大きなサイズを有している。この理由により、このタイプのデバイスを「ロングチャネル長（long channel）」のＰＩＮダイオードと称する。
【００３４】
動作の観点から見ると、バラクタは、ゲート、カソード、及びアノードの３つの端子を有している。ここで、カソード端子が引き出されるｐ型領域６４をカソード６４、アノード端子が引き出されるｎ型領域６６をアノード６６とすると、バラクタ６０は、ゲート７２、カソード６４、及びアノード６６の３端子を有している。アノード６６が接地され、カソード６４が電圧源（図示せず）に接続されている。このバラクタ６０は、ユニークなデバイスであり、端子に印加される電圧によりダイオードの容量を連続的に調節することができる。
【００３５】
＜ゲート部を備えたＰＩＮダイオードの製造方法＞
ｉ型領域の長さにかかわらず、本明細書に記載された実施の形態に係るＰＩＮダイオードに関し、同じ製造プロセスを適用することができる。図１０〜図１５に、ゲート部を備えたコプレナー型のＰＩＮダイオード（図３に示すダイオード３０）を製造するためのプロセスの一例を示す。
【００３６】
図１０に示す最初の工程では、基板３２上に、材料層３８が成膜されている。この材料層３８内に、ＰＩＮダイオードが形成される。一般に、材料層３８は、多結晶シリコン、非晶質シリコン、ガリウムヒ素、又はシリコン・オン・インシュレータ（ＳＯＩ）など、真性半導体で構成されている。材料層の形成には、ｐｏｌｙ−Ｓｉ薄膜等の薄膜をエキシマレーザを使用してアニールすることにより、材料層を形成することを含むことができる。すでに述べたように、この材料層３８は、１００ナノメートル以下の厚さとすることができる。
【００３７】
図１１に示すように、ゲート絶縁体層４０が、真性半導体からなる材料層３８を覆うように成膜される。次いで、図１２に示すように、ゲート絶縁体層４０上に、ゲート材料（これに限られるわけではないが、典型的には金属である）が成膜されて、ゲート４２が形成される。
【００３８】
図１３に示すように、ゲート４２及びゲート絶縁体層４０の下方に在る材料層３８に、ｐ型領域３４が形成される。ｐ型領域３４等の不純物をドープした領域の形成は、注入法（implantation)を含む複数の方法によって実施することができる。また、図１４に示すように、材料層３８にｎ型領域３６が形成される。これにより、材料層３８のゲート４２に対向する領域が、真性半導体からなるｉ型領域３８となる。
【００３９】
本実施の形態のように、ゲート４２を形成した後にｐ型領域３４及びｎ型領域３６を形成する利点は、このプロセスが「自己整合（self-aligning）」により実施されることである。ゲート４２をマスクとして利用してｐ型領域３４及びｎ型領域３６を形成するので、これらの領域（のエッジ）がゲート４２のエッジに整合する（the regions line up to the edges of the gate）。
【００４０】
図１５に示すように、ゲート４２は、ゲート４２にバイアスを印加する固定電位４８（即ち、電圧源４８）に電気的に接続される。この方法により、ターンオンが速く（即ち、急峻な立ち上がり（sharp turn）という特徴を有し）、寄生容量が小さく、他のＰＩＮダイオードよりも全体的に良好な性能を有しているＰＩＮダイオードが提供される。なお、このプロセスの完了後に、得られたゲート部を備えたコプレナー型のＰＩＮダイオードを、上述した通り、複数の異なる回路の用途に使用することができる。
【００４１】
上記の又はその他の特徴及び機能の複数（これら複数の特徴及び機能の代替物を含む）を、所望に応じて組み合わせることで、他の多数の種々のシステム又は用途を実現できることを、理解できるであろう。また、現時点においては予測または予想されていない種々の代替、変形、変更、または改善を、当業者であれば今後に行うことが可能であり、それらも、以下の特許請求の範囲に包含されることが意図されている。
【符号の説明】
【００４２】
１０   ダイオード
１２   基板
１４   ｐ型半導体領域
１６   ｎ型半導体領域
１８   ｉ型領域
３０   ダイオード
３２   基板
３４   ｐ型領域
３６   ｎ型領域
３８   ｉ型領域
３８   材料層
４０   ゲート絶縁体層
４２   ゲート
４４   コンデンサ
４６   コンデンサ
４８   固定電位（電圧源）
６０   バラクタ
６４   カソード（ｐ型領域）
６６   アノード（ｎ型領域）
６８   ｉ型領域
７２   ゲート
【図１】
2010171428.tif 000004
【図２】
2010171428.tif 000005
【図３】
2010171428.tif 000006
【図４】
2010171428.tif 000007
【図５】
2010171428.tif 000008
【図６】
2010171428.tif 000009
【図７】
2010171428.tif 000010
【図８】
2010171428.tif 000011
【図９】
2010171428.tif 000012
【図１０】
2010171428.tif 000013
【図１１】
2010171428.tif 000014
【図１２】
2010171428.tif 000015
【図１３】
2010171428.tif 000016
【図１４】
2010171428.tif 000017
【図１５】
2010171428.tif 000018