(57)【要約】【課題】スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。【解決手段】ゲート絶縁膜が強誘電体膜４で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成されたＭＩＳＦＥＴ２２からなる選択スイッチング素子とを備えた半導体メモリセル２０であって、ＭＦＳＦＥＴの第１のゲート電極３は、基板１上の結晶性絶縁膜２表面に形成された結晶性導電膜３からなり、強誘電体膜４は、第１のゲート電極３を覆って結晶性絶縁膜２上に形成され、常誘電体膜９は、半導体膜５を介して強誘電体膜４上に形成され、ＭＩＳＦＥＴ２２の第２のゲート電極１０は、常誘電体膜９上に形成されている。【選択図】図４
2010267704.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、
ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子と
を備えた半導体メモリセルであって、
前記第１の電界効果トランジスタの第１のゲート電極は、基板上の結晶性絶縁膜表面に形成された結晶性導電膜からなり、
前記強誘電体膜は、前記第１のゲート電極を覆って前記結晶性絶縁膜上に形成され、
前記常誘電体膜は、半導体膜を介して前記強誘電体膜上に形成され、
前記第２の電界効果トランジスタの第２のゲート電極は、前記常誘電体膜上に形成されており、
前記半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネル層を構成しており、
前記半導体膜上には、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタに共通のソース電極及びドレイン電極が形成されている、半導体メモリセル。
【請求項２】
前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオン状態にし、
前記第１のゲート電極と前記ドレイン電極間に所定の電圧を印加して、前記強誘電体膜の分極状態を変化させることによって、前記メモリ素子にデータの書き込みが行われる、請求項１に記載の半導体メモリセル。
【請求項３】
前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオン状態にし、
前記ソース電極と前記ドレイン電極間に所定の電圧を印加して、前記強誘電体膜の分極状態に応じて前記チャネル層を流れる電流を検出することによって、前記メモリ素子に書き込まれたデータの読み出しが行われる、請求項１に記載の半導体メモリセル。
【請求項４】
前記強誘電体膜は、前記結晶性絶縁膜及び前記結晶性導電膜上をエピタキシャル成長して形成された膜からなる、請求項１に記載の半導体メモリセル。
【請求項５】
前記強誘電体膜の表面は平坦化されている、請求項１に記載の半導体メモリセル。
【請求項６】
前記第１のゲート電極は、前記結晶性絶縁膜に埋設されている、請求項１に記載の半導体メモリセル。
【請求項７】
前記結晶性絶縁膜は、イットリウム安定化ジルコニア（ＹＳＺ）または酸化マンガン（ＭｎＯｘ）からなる、請求項１に記載の半導体メモリセル。
【請求項８】
前記結晶性導電膜は、白金（Ｐｔ）、イリジウム（Ｉｒ）、イリジウム酸化物(ＩｒＯｘ)、若しくはランタンニッケル酸化物（ＬａＮｉＯｘ）からなる膜、又はそれらの膜を含む積層膜からなる、請求項１に記載の半導体メモリセル。
【請求項９】
前記結晶性絶縁膜上の前記強誘電体膜の結晶配向は、前記結晶性絶縁膜の結晶配向に倣って成長しており、前記結晶性導電膜上の前記強誘電体膜の結晶配向は、前記結晶性導電膜の結晶配向に倣って成長している、請求項１に記載の半導体メモリセル。
【請求項１０】
前記強誘電体膜の結晶配向は、面内で全て同じ方向に揃っている、請求項９に記載の半導体メモリセル。
【請求項１１】
前記半導体膜は、自発分極を有する材料からなる、請求項１に記載の半導体メモリセル。
【請求項１２】
前記半導体膜の自発分極は、膜面に対して垂直である、請求項１１に記載の半導体メモリセル。
【請求項１３】
前記強誘電体膜と前記半導体膜との界面、または前記常誘電体膜と前記半導体膜の界面に、前記半導体膜の自発分極による電子蓄積層が存在している、請求項１２に記載の半導体メモリセル。
【請求項１４】
請求項１に記載の半導体メモリセルを製造する方法であって、
基板上に前記結晶性絶縁膜を形成する工程（ａ）と、
前記結晶性導電膜の表面に前記結晶性導電膜からなる前記第１のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極を覆うように、前記結晶性絶縁膜上に前記強誘電体膜を形成する工程（ｃ）と、
前記強誘電体膜上に、前記半導体膜を形成する工程（ｄ）と、
前記半導体膜上に、前記ソース電極及びドレイン電極を形成する工程（ｅ）と、
前記ソース電極及びドレイン電極を覆うように、前記半導体膜上に前記常誘電体膜を形成する工程（ｆ）と、
前記常誘電体膜上に、前記第２のゲート電極を形成する工程（ｇ）と
を含む、半導体メモリセルの製造方法。
【請求項１５】
前記工程（ｃ）の後、前記工程（ｄ）の前に、前記強誘電体膜の表面を平滑化処理する工程をさらに含む、請求項１４に記載の半導体メモリセルの製造方法。
【請求項１６】
前記工程（ｂ）は、前記結晶性導電膜に前記結晶性導電膜からなる前記第１のゲート電極を埋設する工程を含む、請求項１４に記載の半導体メモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜が強誘電体膜で構成された電界効果トランジスタからなる半導体メモリセルに関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、データの０、１状態を区別する。データを読み出す際に、記憶されていたデータを破壊してしまうため、データの再書き込み動作が必要となる。そのため、読み出すごとに分極反転させることになり、分極反転疲労が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
【０００４】
一方、ＦＥＴ型の強誘電体メモリ（ＭＦＳＦＥＴ：Metal-Ferroelectric-Semiconductor FET）は、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することによりデータを読み出すため、非破壊でのデータの読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。そのため、キャパシタ型に比べて飛躍的に微細化することが可能である。
【０００５】
ところで、ＦＥＴ型の強誘電体メモリを行列状にマトリクス配置したメモリセルアレイにおいて、強誘電体メモリへの２値データの書き込みは、選択されたメモリセルのワード線に接続されたゲート電極と、ソース線に接続されたソース電極間に電圧パルスを印加することによって行われる。しかしながら、その際、選択されたメモリセルのワード線及びソース線に接続された非アクセス対象のメモリセルにも電圧が印加されることから、データの誤書き込みが発生してしまう。そのため、通常は、ワード線とゲート電極間および／またはソース線とソース電極間に、例えば、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）からなる選択スイッチ素子を挿入することによって、誤書き込みの防止を図っている。このような構成にすれば、各メモリセルへのランダムアクセスが可能になる（例えば、特許文献１を参照）。
【０００６】
しかしながら、メモリ素子であるＭＦＳＦＥＴに、選択スイッチ素子であるＭＩＳＦＥＴを平面的に並べて配置すると、少なくとも、これらＦＥＴのゲート電極を電気的に分離する領域が必要となるため、セルサイズが大きくなってしまうという問題がある。
【０００７】
このような問題に対して、本願出願人は、セルサイズの小さい新構造の半導体メモリセルを提案している（特許文献２）。この新構造の半導体メモリセルは、メモリ素子であるＭＦＳＦＥＴのゲート絶縁膜を構成する強誘電体膜と、選択スイッチング素子であるＭＩＳＦＥＴのゲート絶縁膜を構成する常誘電体膜とを、半導体膜を介して積層し、当該半導体膜を、ＭＦＳＦＥＴ及びＭＩＳＦＥＴの共通のチャネル層とする構成を採用している。このような構成により、メモリ素子をなすＭＦＳＦＥＴの第１のゲート電極と、選択スイッチング素子をなすＭＩＳＦＥＴの第２のゲート電極とを、平面的に近接して配置できるため、セルサイズを小さくすることができる。理想的にはセルサイズを６Ｆ２（Ｆは最小加工寸法）まで小さくすることが可能である。
【０００８】
なお、強誘電体膜と半導体膜との反応を防止するために、チャネル層となる半導体膜に酸化物半導体を用いた構造のＭＦＳＦＥＴが、特許文献３に記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−２０５４８７号公報
【特許文献２】特開２００８−２６３０１９号公報
【特許文献３】特開２００８−１６６４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本願出願人が特許文献２に開示した半導体メモリセルは、通常、基板上にＭＦＳＦＥＴの第１のゲート電極を形成した後、基板上に第１のゲート電極を覆うように強誘電体膜及び半導体膜を積層し、さらに、半導体膜上にソース・ドレイン電極を形成した後、常誘電体膜を形成することによって製造される。
【００１１】
ところで、メモリセルを駆動するための周辺回路（デコーダやカラムアンプ等）との接続を考慮すると、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを容易に作りこめるシリコン基板上に、これらのメモリセルを形成することが望ましい。また、シリコン基板を用いることができれば、コスト削減にも繋がる。
【００１２】
しかしながら、シリコン基板（またはシリコン基板上に形成されたシリコン酸化膜）上に、半導体メモリセルの構成要素である強誘電体膜や半導体膜といった酸化物薄膜を結晶性良く堆積することは容易でない。そのため、チャネル層を構成する半導体膜の移動度が低下し、スイッチング特性の良いＦＥＴ素子が容易に得られないという課題がある。
【００１３】
本発明は、かかる課題に鑑みなされたもので、その主な目的は、スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一側面における半導体メモリセルは、ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタ（ＭＦＳＦＥＴ）からなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタ（ＭＩＳＦＥＴ）からなる選択スイッチング素子とを備え、第１の電界効果トランジスタの第１のゲート電極は、基板上の結晶性絶縁膜表面に形成された結晶性導電膜からなり、強誘電体膜は、第１のゲート電極を覆って結晶性絶縁膜上に形成され、常誘電体膜は、半導体膜を介して強誘電体膜上に形成され、第２の電界効果トランジスタの第２のゲート電極は、常誘電体膜上に形成されており、半導体膜は、第１の電界効果トランジスタ及び第２の電界効果トランジスタの共通のチャネル層を構成しており、半導体膜上には、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極及びドレイン電極が形成されている。
【００１５】
このような構成により、結晶性絶縁膜及び結晶性導電膜（第１のゲート電極）上に形成された強誘電体膜及び半導体膜の結晶性が向上し、これにより、スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを得ることができる。
【００１６】
本発明の他の側面において、上記強誘電体膜の表面は平坦化されていることが好ましい。また、上記第１のゲート電極は、結晶性絶縁膜に埋設されていることが好ましい。これにより、結晶性絶縁膜及び結晶性導電膜（第１のゲート電極）上に形成された強誘電体膜が段差のない結晶性に優れた膜となるため、結晶性絶縁膜上に形成された半導体膜の結晶性がさらに向上し、よりスイッチング特性に優れ、セルサイズの小さな半導体メモリセルを得ることができる。
【発明の効果】
【００１７】
本発明によれば、ＭＦＳＦＥＴの強誘電体膜を、結晶性絶縁膜及び結晶性導電膜（ＭＦＳＦＥＴのゲート電極）上に形成することによって、結晶性に優れた強誘電体膜及び半導体膜が得られ、これにより、スイッチング特性に優れ、セルサイズの小さな半導体メモリセルを実現することができる。
【図面の簡単な説明】
【００１８】
【図１】特許文献２に開示された半導体メモリセルの構成を説明した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。
【図２】（ａ）〜（ｄ）は、半導体メモリセルの製造方法を説明した断面図である。
【図３】半導体メモリセルにおける強誘電体膜及び半導体膜の結晶性を説明した断面図である。
【図４】本発明の第１の実施形態における半導体メモリセルの構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。
【図５】（ａ）〜（ｄ）は、第１の実施形態における半導体メモリセルの製造方法を示した断面図である。
【図６】（ａ）〜（ｃ）は、第１の実施形態における半導体メモリセルの製造方法を示した断面図である。
【図７】第１の実施形態における半導体メモリセルの読み出し電流を示した表である。
【図８】第１の実施形態における半導体メモリセルをアレイ状に配列した半導体記憶装置の構成を示した回路図である。
【図９】第１の実施形態における半導体メモリセルの強誘電体膜及び半導体膜の結晶性を示した断面図である。
【図１０】本発明の第２の実施形態における半導体メモリセルの構成を示した断面図である。
【図１１】（ａ）〜（ｄ）は、第２の実施形態における半導体メモリセルの製造方法を示した断面図である。
【図１２】（ａ）〜（ｃ）は、第２の実施形態における半導体メモリセルの製造方法を示した断面図である。
【図１３】本発明の第３の実施形態における半導体メモリセルの構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。
【図１４】（ａ）〜（ｄ）は、第３の実施形態における半導体メモリセルの製造方法を示した断面図である。
【図１５】第３の実施形態における半導体メモリセルの読み出し電流を示した表である。
【図１６】第３の実施形態における半導体メモリセルを複数個直列に接続した半導体記憶装置におけるメモリブロックの構成を示した図で、（ａ）はその回路図、（ｂ）はその断面図である。
【図１７】第３の実施形態における半導体記憶装置の構成を示した回路図である。
【発明を実施するための形態】
【００１９】
図１（ａ）、（ｂ）は、本願出願人が特許文献２に開示した半導体メモリセル１２０の構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。
【００２０】
図１（ａ）に示すように、基板１０１上に、強誘電体膜１０４と常誘電体膜１０９とが、半導体膜１０５を介して積層されて形成されており、強誘電体膜１０４側には、ＭＦＳＦＥＴ１２１のゲート電極１０３が形成され、常誘電体膜１０９側には、ＭＩＳＦＥＴ１２２のゲート電極１１０が形成されている。また、半導体膜１０５は、ＭＦＳＦＥＴ１２１及びＭＩＳＦＥＴ１２２に共通のチャネル層を構成しており、半導体膜１０５上には、ＭＦＳＦＥＴ１２１及びＭＩＳＦＥＴ１２２に共通のソース電極１０６、ドレイン電極１０８、及び中間電極１０７が形成されている。
【００２１】
すなわち、半導体メモリセル１２０は、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）１２１と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）１２２とが積層された構造をなし、等価回路的には、図１（ｂ）に示すように、ＭＦＳＦＥＴ１２１とＭＩＳＦＥＴ１２２とが直列接続された構成をなす。
【００２２】
メモリ素子へのデータの書き込みは、ＭＩＳＦＥＴ１２２のゲート電極１１０に所定の電圧を印加して、選択スイッチング素子をオン状態にして、ＭＦＳＦＥＴ１２１のゲート電極１０３とドレイン電極１０８間に所定の電圧を印加することによって、強誘電体膜１０４に電界を発生させ、これにより、強誘電体膜１０４の分極状態を変化させることによって行われる。
【００２３】
メモリ素子に書き込まれたデータの読み出しは、ＭＩＳＦＥＴ１２２のゲート電極１１０に所定の電圧を印加して、選択スイッチング素子をオン状態にするとともに、ソース電極１０６とドレイン電極１０８間に所定の電圧を印加して、強誘電体膜１０４の分極状態に応じてチャネル層（半導体膜１０５）を流れる電流を検出することによって行われる。
【００２４】
上記半導体メモリセル１２０は、例えば、図２（ａ）〜（ｄ）に示す製造方法によって形成することができる。
【００２５】
図２（ａ）に示すように、シリコン基板１０１上にシリコン酸化膜（ＳｉＯ２）１０２を形成した後、白金（Ｐｔ）とルテニウム酸ストロンチウム（ＳＲＯ）の積層膜からなるゲート電極１０３を形成する。
【００２６】
次に、図２（ｂ）に示すように、ＳｉＯ２膜１０２上に、ゲート電極１０３を覆うように、チタン・ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下ＰＺＴ）膜からなる強誘電体膜１０４を形成し、さらにその上に、酸化亜鉛（ＺｎＯ）からなる半導体膜１０５を形成する。
【００２７】
次に、図２（ｃ）に示すように、ＺｎＯ膜１０５上に、白金とチタン（Ｔｉ）の積層膜からなるソース電極１０６、中間電極１０７、及びドレイン電極１０８を形成した後、ＺｎＯ膜１０５上に、シリコン窒化膜（ＳｉＮｘ）からなる常誘電体膜１０９を形成する。
【００２８】
最後に、図２（ｄ）に示すように、ＳｉＮｘ膜１０９上に、金（Ａｕ）とチタンの積層膜からなるゲート電極１１０を形成し、さらに、ソース電極１０６、中間電極１０７、ドレイン電極１０８とコンタクトする電極１１１ａ〜１１１ｃを形成して、半導体メモリセル１２０を完成する。
【００２９】
しかしながら、このような方法で形成された半導体メモリセル１２０のＭＩＳＦＥＴ１２２のサブスレッショルド特性を測定すると、スイッチング特性があまりよくないことが分かった。
【００３０】
そこで、ＭＩＳＦＥＴ１２２のチャネル層を構成する半導体膜（ＺｎＯ膜）１０５の結晶性を測定してみると、図３に示すように、ゲート電極１０３上の領域にある半導体膜１０５ａの結晶性は良いが、それ以外の領域の半導体膜１０５の結晶性が悪かった。
【００３１】
これは、結晶性を有するゲート電極１０３上に形成された強誘電体膜１０４ａは結晶性を有していたのに対して、それ以外のアモルファスのＳｉＯ２膜１０２上に形成された強誘電体膜１０４はアモルファス（または微結晶）になっていたためと考えられる。
【００３２】
本発明者等は、このような知見に基づき、種々検討を行った結果、ＳｉＯ２膜に代えて、強誘電体膜の下地に結晶性の絶縁膜を形成することによって、強誘電体膜全体に亘って、結晶性の良い膜を形成することができることに気がつき、本発明を想到するに至った。
【００３３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施形態との組み合わせも可能である。
【００３４】
（第１の実施形態）
図４（ａ）は、本発明の第１の実施形態における半導体メモリセル２０の構成を示した断面図で、図４（ｂ）はその等価回路図である。
【００３５】
図４（ａ）、（ｂ）に示すように、半導体メモリセル２０は、ゲート絶縁膜が強誘電体膜４で構成された第１の電界効果トランジスタ（ＭＦＳＦＥＴ）２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成された第２の電界効果トランジスタ（ＭＩＳＦＥＴ）２２からなる選択スイッチング素子とを備えている。そして、基板１上には結晶性絶縁膜２が形成され、その表面に、結晶性導電膜からなるＭＦＳＦＥＴ２１の第１のゲート電極３が形成されている。強誘電体膜４は、第１のゲート電極３を覆って結晶性絶縁膜２上に形成され、常誘電体膜９は、半導体膜５を介して強誘電体膜４上に形成され、ＭＩＳＦＥＴ２２の第２のゲート電極１０は、常誘電体膜９上に形成されている。ここで、半導体膜５は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２の共通のチャネル層を構成しており、半導体膜５上には、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２に共通のソース電極６及びドレイン電極８が形成されている。
【００３６】
すなわち、本実施形態における半導体メモリセル２０は、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）２１と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）２２とが積層された構造をなし、等価回路的には、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが直列接続された構成をなす。
【００３７】
次に、図５（ａ）〜（ｄ）、及び図６（ａ）〜（ｃ）を参照しながら、本実施形態における半導体メモリセル２０の製造方法を説明する。
【００３８】
まず、図５（ａ）に示すように、シリコン基板１上に、厚さ２００ｎｍのＳｉＯ２膜上（不図示）を形成した後、結晶性絶縁膜２を形成する。ここで、結晶性絶縁膜２は、例えば、スパッタ法により形成された厚さ５０ｎｍのイットリウム安定化ジルコニア（Yttria Stabilized Zirconia；ＹＳＺ）からなる。さらに、結晶性絶縁膜２上に、結晶性導電膜３を形成する。結晶性導電膜３は、例えば、以下のような方法で形成された３層膜からなる。
【００３９】
まず、厚さ５ｎｍのＴｉ膜と、厚さ３０ｎｍのＰｔ膜をスパッタ法で成膜した後、パルスレーザ堆積（Pulsed Laser Deposition；ＰＬＤ）法により、基板温度を７００℃にした状態で、厚さ１５ｎｍのＳＲＯ膜を成膜する。
【００４０】
次に、図５（ｂ）に示すように、結晶性導電膜３をレジストマスク（不図示）を用いてイオンミリング法によりエッチングし、第１のゲート電極３を形成する。
【００４１】
次に、図５（ｃ）に示すように、結晶性絶縁膜２上に、第１のゲート電極３を覆うように、ＰＬＤ法により、７００℃の基板温度で、厚さ４５０ｎｍのＰＺＴ膜からなる強誘電体膜（ＭＦＳＦＥＴのゲート絶縁膜）４を堆積する。ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．３：０．７である。この組成で形成されたＰＺＴ膜４は、下地であるＹＳＺ膜２及び第１のゲート電極（Ｐｔ膜／ＳＲＯ膜）３との格子ミスマッチは少ないため、エピタキシャル成長することができる。また、ＹＳＺ膜２及びＰｔ膜は、自己配向性が強く、アモルファスのＳｉＯ２膜上に形成されたＹＳＺ膜２及びＰｔ膜は、共に（１１１）配向されている。従って、ＹＳＺ膜２及びＰｔ膜の上にエピタキシャル成長したＰＺＴ膜４は、（１１１）配向を有し、かつ、第１のゲート電極３上の領域のみならず、全ての領域において結晶性の良い膜となっている。すなわち、下地となるＹＳＺ膜２は、強誘電体膜４の結晶性を確保するためのテンプレート層として機能する。
【００４２】
次に、ＰＺＴ膜４の表面を化学機械研磨によって平滑化した後、ＰＺＴ膜４上に、ＰＬＤ法により、基板温度４００℃で、厚さ３０ｎｍのＺｎＯ膜からなる半導体膜５を堆積する。ここで、ＺｎＯ膜５は、結晶性の良いＰＺＴ膜上に形成されているため、図３に示した場合と異なり、全領域に亘って結晶性の良い膜となっている。その後、レジストマスク（不図示）を用いて、活性領域以外のＺｎＯ膜５を、希硝酸でエッチング除去する。
【００４３】
次に、図５（ｄ）に示すように、ＺｎＯ膜５上に、白金とチタンの積層膜からなるソース電極６、中間電極７、及びドレイン電極８をリフトオフ法によって形成する。
【００４４】
次に、図６（ａ）に示すように、ＺｎＯ膜５上に、ソース電極６、中間電極７、及びドレイン電極８を覆うように、ＡＬＤ(Atomic Layer Deposition）法により、Ａｌ２Ｏ３膜からなる常誘電体膜（ＭＩＳＦＥＴのゲート絶縁膜）９を形成する。
【００４５】
次に、図６（ｂ）に示すように、Ａｌ２Ｏ３膜９上に、厚さ２００ｎｍのイリジウム（Ｉｒ））膜からなる第２のゲート電極１０をリフトオフ法により形成する。
【００４６】
最後に、図６（ｃ）に示すように、ソース電極６、中間電極７、ドレイン電極８とコンタクトする電極１１ａ〜１１ｃを形成する。これにより、ＭＦＳＦＥＴ（メモリ素子）２１と、ＭＩＳＦＥＴ（選択スイッチング素子）２２とが積層された構造の半導体メモリセル２０が完成する。
【００４７】
このように、ＰＺＴ膜（強誘電体膜）３及びＺｎＯ膜（半導体膜）５は、結晶性の良いＹＳＺ膜（結晶性絶縁膜）２及び第１のゲート電極（結晶性導電膜）上に形成されているため、全領域に亘って結晶性の良い膜となっており、これにより、ＭＩＳＦＥＴ２２のスイッチング特性を向上させることができる。
【００４８】
ここで、メモリ素子２１へのデータの書き込みは、ＭＩＳＦＥＴ２２の第２のゲート電極１０に所定の電圧を印加して、選択スイッチング素子２２をオン状態にして、ＭＦＳＦＥＴ２１の第１のゲート電極３とドレイン電極８間に所定の電圧を印加することによって、強誘電体膜４に電界を発生させ、これにより、強誘電体膜４の分極状態を変化させることによって行われる。すなわち、第１のゲート電極３に正電圧を印加した場合、強誘電体膜４中の分極軸は上を向き、その結果、半導体膜５と強誘電体膜４の界面に電子が蓄積することで、ソース・ドレイン電極間は低抵抗状態（オン状態）となる。逆に、第１のゲート電極３に負電圧を印加した場合、強誘電体膜４中の分極軸は下を向き、その結果、半導体膜５と強誘電体膜４の界面の蓄電子が排斥されることで、ソース・ドレイン電極間は高抵抗状態（オフ状態）となる。
【００４９】
メモリ素子２１に書き込まれたデータの読み出しは、ＭＩＳＦＥＴ２２の第２のゲート電極１０に所定の電圧を印加して、選択スイッチング素子をオン状態にするとともに、ソース電極６とドレイン電極８間に所定の電圧を印加して、強誘電体膜４の分極状態に応じてチャネル層（半導体膜５）を流れる電流を検出することによって行われる。すなわち、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とは直列回路を構成しているため、読み出される電流は、メモリ素子２１に書き込まれたデータ（ＭＦＳＦＥＴ２１のオン・オフ状態）と、選択スイッチング素子（ＭＩＳＦＥＴ）２２のオン・オフ状態によって、図７のように変化する。すなわち、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２の両方がオン状態であれば大きな電流値が得られる。従って、メモリ素子に書き込まれたデータは、ＭＩＳＦＥＴ２２をオン状態にしたときの電流値を測定することにより判別することができる。
【００５０】
図８は、本実施形態における半導体メモリセル２０をアレイ状に配列した半導体記憶装置の構成を示した回路図である。図８では、半導体メモリセル２０Ａ〜２０Ｄを、２行２列に配列した例を示す。
【００５１】
図８に示すように、ＭＩＳＦＥＴ２２の第２のゲート電極は、行毎に第１のワード線ＷＬ１に接続され、ＭＦＳＦＥＴ２１の第１のゲート電極は、行毎に第２のワード線ＷＬ２に接続されている。そして、ソース電極６は、列毎にソース線ＳＬに接続され、ドレイン電極８は、列毎にビット線ＢＬに接続されている。
【００５２】
ここで、本発明における結晶性絶縁膜２は、特にその材料は限定されないが、本実施形態で例示したＹＳＺ膜以外に、例えば、酸化マンガン（ＭｎＯｘ）等を用いることができる。
【００５３】
結晶性絶縁膜２として、ＭｎＯｘ膜を用いた場合、アモルファスのＳｉＯ２膜上に形成されたＭｎＯｘ膜は、（００１）配向して形成される。一方、前述したように、第１のゲート電極３を構成するＰｔ膜は、（１１１）配向して形成される。この場合、図９に示すように、Ｐｔ膜（第１のゲート電極）３上の領域のＰＺＴ膜４ａの結晶配向は、Ｐｔ膜３の結晶配向（１１１）に倣って成長し、それ以外のＭｎＯｘ膜２上の領域のＰＺＴ膜４の結晶配向は、ＭｎＯｘ膜の結晶配向（００１）に倣って成長する。なお、この場合、ＰＺＴ膜４上に形成されたＺｎＯ膜５は、第１のゲート電極３上の領域のＺｎＯ膜５ａのみならず、全ての領域において結晶性の良い膜となっている。
【００５４】
また、本発明における結晶性導電膜３は、特にその材料は限定されないが、本実施形態で例示したＰｔ膜以外に、例えば、イリジウム（Ｉｒ）、イリジウム酸化物(ＩｒＯｘ)、若しくはランタンニッケル酸化物（ＬａＮｉＯｘ）等からなる膜、又はそれらの膜を含む積層膜を用いてもよい。
【００５５】
また、本発明における強誘電体膜４は、特にその材料は限定されないが、本実施形態で例示したＰＺＴ膜以外に、例えば、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２等を用いてもよい。
【００５６】
また、本発明にける半導体膜５は、特にその材料は限定されないが、本実施形態で例示したＺｎＯ膜以外に、例えば、ＷＯ３、ＩＴＯ（ＩｎＯ−ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ３（ＺｎＯ）５）、ＳＴＯ、ＬＳＣＯ（Ｌａ２−ｘＳｒｘＣｕＯ４）、ＬＣＭＯ（Ｌａ１−ｘＣａｘＭｎＯ３）、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）等の、透明なもの、超伝導を示すもの、モット転移を示すものを含む酸化物半導体、あるいは窒化インジウム（ＩｎＮ）、窒化ガリウム（ＧａＮ）などの窒化物半導体などを用いてもよい。
【００５７】
なお、半導体膜５にＺｎＯ膜を用いた場合、ＺｎＯ膜は自発分極するため、ＺｎＯ膜の分極軸が膜面に対して垂直になった場合、その分極によって、ＺｎＯ膜５とＰＺＴ膜４との界面に電荷が誘起される。ＺｎＯの自発分極は電界によって反転しないので、誘起された電荷は保持される。従って、チャネル抵抗を小さくすることができるため、スイッチング特性の良いＭＩＳＦＥＴ２２を得ることができる。
【００５８】
また、ＺｎＯ膜は、バンドギャップが大きいため、通常、キャリアが電子しか存在しないｎ型導電性を示す。そのため、オン時には電子が誘起されてキャリアとなるため、チャネル層は低抵抗状態になり、オフ時には、電子が排斥された後もホールが誘起されにくいため、高抵抗状態となる。これにより、オン・オフ特性の良いＭＩＳＦＥＴ２２を得ることができる。
【００５９】
（第２の実施形態）
図１０は、本発明の第２の実施形態における半導体メモリセル２０の構成を示した断面図である。本実施形態では、第１のゲート電極３が結晶性絶縁膜２に埋設されている点において、第１の実施形態と異なる。なお、以下の説明において、第１の実施形態と重複する部分については、詳細な説明は省略する。
【００６０】
図１０に示すように、基板１上に結晶性絶縁膜２が形成され、その膜中に、結晶性導電膜からなるＭＦＳＦＥＴ２１の第１のゲート電極３が埋設されている。強誘電体膜４は、結晶性絶縁膜２上に形成され、常誘電体膜９は、半導体膜５を介して強誘電体膜４上に形成されている。ＭＩＳＦＥＴ２２の第２のゲート電極１０は、常誘電体膜９上に形成され、半導体膜５上には、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２に共通のソース電極６及びドレイン電極８が形成されている。
【００６１】
図１１（ａ）〜（ｄ）、及び図１２（ａ）〜（ｃ）は、本実施形態における半導体メモリセル２０の製造方法を示した工程断面図である。
【００６２】
まず、図１１（ａ）に示すように、シリコン基板１上に、厚さ２００ｎｍのＳｉＯ２膜上（不図示）を形成した後、例えば、ＹＳＺ膜からなる結晶性絶縁膜２を形成する。その後、レジストマスク（不図示）を用いてイオンミリング法により結晶性絶縁膜２をエッチングし、所定の開口部１２を形成する。
【００６３】
次に、図１１（ｂ）に示すように、少なくとも開口部１２を埋めるように、結晶性絶縁膜２上に、例えば、Ｔｉ膜／Ｐｔ膜／ＳＲＯ膜からなる結晶性導電膜３を形成する。
【００６４】
次に、図１１（ｃ）に示すように、化学機械研磨によって結晶性導電膜３を平坦化し、開口部１２に結晶性導電膜３を埋設した状態で、結晶性絶縁膜２の表面を露出させる。これにより、結晶性導電膜３に埋設された第１のゲート電極３が形成される。
【００６５】
次に、図１１（ｄ）に示すように、第１のゲート電極３が埋設された結晶性絶縁膜２上に、例えば、ＰＺＴ膜からなる強誘電体膜４を堆積した後、ＰＺＴ膜４の表面を化学機械研磨によって平滑化する。その後、ＰＺＴ膜４上に、例えば、ＺｎＯ膜からなる半導体膜５を堆積する。
【００６６】
次に、図１２（ａ）に示すように、ＺｎＯ膜５上に、白金とチタンの積層膜からなるソース電極６、中間電極７、及びドレイン電極８を形成した後、例えば、Ａｌ２Ｏ３膜からなる常誘電体膜９を形成する。
【００６７】
次に、図１２（ｂ）に示すように、Ａｌ２Ｏ３膜９上に、Ｉｒ膜からなる第２のゲート電極１０を形成する。
【００６８】
最後に、図１２（ｃ）に示すように、ソース電極６、中間電極７、ドレイン電極８とコンタクトする電極１１ａ〜１１ｃを形成する。これにより、ＭＦＳＦＥＴ（メモリ素子）２１と、ＭＩＳＦＥＴ（選択スイッチング素子）２２とが積層された構造の半導体メモリセル２０が完成する。
【００６９】
本実施形態において、第１のゲート電極３は、結晶性絶縁膜２に埋設されているため、平坦な結晶性絶縁膜２上に強誘電体膜４をエピタキシャル成長させることができる。これにとり、強誘電体膜４及び半導体膜５は、より結晶性の良い膜となるため、ＭＩＳＦＥＴ２２のスイッチング特性をより向上させることができる。
【００７０】
なお、本実施形態においては、図９に示したように、第１のゲート電極３は、結晶性絶縁膜２を貫通して埋設された例を示したが、これに限らず、結晶性絶縁膜２の表面にのみ埋設されたものであってもよい。
【００７１】
（第３の実施形態）
図１３は、本発明の第３の実施形態における半導体メモリセル３０の構成を模式的に示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。本実施形態では、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）とが積層されている点は、第１の実施形態と同じであるが、図１３（ｂ）に示すように、ＭＦＳＦＥＴとＭＩＳＦＥＴとが等価回路的に並列接続されている点が、第１の実施形態と異なる。なお、以下の説明において、第１の実施形態と重複する部分については、詳細な説明は省略する。
【００７２】
図１３（ａ）に示すように、基板１上に、結晶性絶縁膜２が形成されており、その上部に、強誘電体膜４と常誘電体膜９とが、半導体膜５を介して積層されて形成されている。強誘電体膜４側には、ＭＦＳＦＥＴ２１の第１のゲート電極３が形成され、常誘電体膜９側には、ＭＩＳＦＥＴの第２のゲート電極１０が形成されている。半導体膜５は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２に共通のチャネル層を構成しており、半導体膜５上には、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２に共通のソース電極６及びドレイン電極８が形成されている。
【００７３】
ここで、ＭＦＳＦＥＴ２１の第１のゲート電極３と、ＭＩＳＦＥＴ２２の第２のゲート電極１０は、図１３（ａ）に示すように、互いに略対向する位置に配置されている。このような配置により、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とは、図１３（ｂ）に示すように、等価回路的に並列接続された構成をなす。
【００７４】
図１４（ａ）〜（ｄ）は、本実施形態における半導体メモリセル３０の製造方法を示した工程断面図である。
【００７５】
まず、図１４（ａ）に示すように、シリコン基板１上にＳｉＯ２膜上（不図示）を形成した後、結晶性絶縁膜（例えば、ＹＳＺ膜）２を形成する。その後、結晶性絶縁膜２上に、結晶性導電膜（例えば、Ｔｉ膜／Ｐｔ膜／ＳＲＯ膜）３を形成する。
【００７６】
次に、図１４（ｂ）に示すように、結晶性導電膜３をエッチングして、第１のゲート電極３を形成する。
【００７７】
次に、図１４（ｃ）に示すように、結晶性絶縁膜２上に、強誘電体膜（例えば、ＰＺＴ膜４）、及び半導体膜（例えば、ＺｎＯ膜）５を堆積する。
【００７８】
次に、図１４（ｄ）に示すように、半導体膜５上に、ソース電極・ドレイン電極（例えば、Ｔｉ膜／Ｐｔ膜の積層膜）６、８を形成した後、常誘電体膜（例えば、Ａｌ２Ｏ３膜）９を形成する。その後、常誘電体膜９上に、第１のゲート電極３と対向する位置に、第２のゲート電極（例えば、Ｉｒ膜）１０を形成する。
【００７９】
ここで、メモリ素子２１へのデータの書き込みは、ＭＦＳＦＥＴ２１の第１のゲート電極３とソース・ドレイン電極６、８間に所定の電圧を印加することによって、強誘電体膜４に電界を発生させ、これにより、強誘電体膜４の分極状態を変化させることによって行われる。すなわち、第１のゲート電極３に正電圧を印加した場合、強誘電体膜４中の分極軸は上を向き、その結果、半導体膜５と強誘電体膜４の界面に電子が蓄積することで、ソース・ドレイン電極間は低抵抗状態（オン状態）となる。逆に、第１のゲート電極３に負電圧を印加した場合、強誘電体膜４中の分極軸は下を向き、その結果、半導体膜５と強誘電体膜４の界面の蓄電子が排斥されることで、ソース・ドレイン電極間は高抵抗状態（オフ状態）となる。
【００８０】
メモリ素子２１に書き込まれたデータの読み出しは、ＭＩＳＦＥＴ２２の第２のゲート電極１０に所定の電圧を印加して、選択スイッチング素子をオン状態にするとともに、ソース電極６とドレイン電極８間に所定の電圧を印加して、強誘電体膜４の分極状態に応じてチャネル層（半導体膜５）を流れる電流を検出することによって行われる。すなわち、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とは並列回路を構成しているため、読み出される電流は、メモリ素子２１に書き込まれたデータ（ＭＦＳＦＥＴ２１のオン・オフ状態）と、選択スイッチング素子（ＭＩＳＦＥＴ）２２のオン・オフ状態によって、図１５のように変化する。すなわち、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２の何れか一方がオン状態であれば大きな電流値が得られる。従って、メモリ素子に書き込まれたデータは、ＭＩＳＦＥＴ２２をオフ状態にしたときの電流値を測定することにより判別することができる。
【００８１】
図１６（ａ）は、本実施形態における半導体メモリセル３０を複数個直列に接続し、その両端に選択トランジスタ３１、３２を設けた半導体記憶装置におけるメモリブロック４１の構成を示した回路図で、図１６（ｂ）はその断面図である。
【００８２】
図１６（ｂ）に示すように、強誘電体膜４，半導体膜５、及び常誘電体膜９は、メモリブロック４１内の全ての半導体メモリセル３０に共有化されている。また、ソース・ドレイン電極６、８は、隣接する半導体メモリセル３０間で共有化されている。
【００８３】
図１７は、メモリブロック４１を複数個配置し、各メモリブロック４１の一端にワード線４２、他端にソース線４３を設けて、メモリアレイの構成にした半導体記憶装置の構成を示した図である。
【００８４】
本実施形態における半導体メモリセル３０では、半導体膜５のチャネル抵抗は、強誘電体膜４の分極状態（ＭＦＳＦＥＴに書き込まれたデータ）と、第２のゲート電極１０に印加される電圧（ＭＩＳＦＥＴのオン、オフ状態）とによって独立に制御することができる。そのため、メモリブロック４１内の各半導体メモリセル３０に書き込まれたデータを読み出す場合、読み出そうとする半導体メモリセルのＭＩＳＦＥＴ２２のみをオフ状態（他の半導体メモリセルのＭＩＳＦＥＴ２２はオン状態）にすることによって、当該半導体メモリセル３０に書き込まれたデータを容易に読み出すことができる。これにより、本実施形態における半導体メモリセル３０を直列に接続してＮＡＮＤ型の半導体記憶装置を構成したとき、データの書き込み及び読み出し動作を、簡単な制御で行うことが可能となる。
【００８５】
ここで、本実施形態において、第１のゲート電極３は、結晶性絶縁膜２上に形成したが、第２の実施形態と同様に、結晶性絶縁膜２内に埋設して形成してもよい。
【００８６】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態では、ソース・ドレイン電極６、８は、半導体膜５（チャネル層）と常誘電体膜９との間に配置したが、半導体膜５と強誘電体膜４との間に配置してもよい。また、上記実施形態では、基板１にＳｉ基板を用いたが、例えば、ＳＴＯ（ＳｒＴｉＯ３）、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ３）からなる基板や、トランジスタなどが形成された基板を用いてもよい。
【産業上の利用可能性】
【００８７】
本発明は、セルサイズの小さなＦＥＴ型のメモリ素子を備えた半導体メモリセルに有用である。
【符号の説明】
【００８８】
１      基板
２      ＹＳＺ膜（結晶性絶縁膜）
３      第１のゲート電極（結晶性導電膜）
４      ＰＺＴ膜（強誘電体膜）
５      ＺｎＯ膜（半導体膜）
６      ソース電極
７      中間電極
８      ドレイン電極
９      常誘電体膜
１０    第２のゲート電極
１１ａ〜１１ｃ  電極
１２    開口部  
２０、３０      半導体メモリセル
２１      ＭＦＳＦＥＴ（第１の電界効果トランジスタ）
２２      ＭＩＳＦＥＴ（第２の電界効果トランジスタ）
３１、３２      選択トランジスタ
４１      メモリブロック
４２      ワード線
４３      ソース線
【図１】
2010267704.tif 000003
【図２】
2010267704.tif 000004
【図３】
2010267704.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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