(57)【要約】【課題】画素の感度ばらつきを低減できるようにした固体撮像装置を提供する。【解決手段】画素トランジスタ１２とフォトダイオード１４とが画素１０内に配置され、光電変換によりフォトダイオード１４で生じた電荷の量に応じて画素トランジスタ１２のしきい値電圧が変化する受光部と、画素１０から出力される信号を電流から電圧に変換する読み出し回路４０と、読み出し回路４０で電圧に変換された信号からノイズ成分を取り除くための、スイッチ、ラインメモリ及び引き算回路と、を備え、読み出し回路４０は差動増幅回路を有し、この差動増幅回路の非反転入力部には画素トランジスタ１２が用いられている。【選択図】図２
2010148008.tif 000002
【特許請求の範囲】
【請求項１】
第１のＭＯＳトランジスタとフォトダイオードとが画素内に配置され、光電変換により前記フォトダイオードで生じた電荷の量に応じて前記第１のＭＯＳトランジスタのしきい値電圧が変化する受光部と、
前記画素から出力される信号を電流から電圧に変換する信号変換部と、を備え、
前記信号変換部は差動増幅回路を有し、
前記差動増幅回路の非反転入力部には前記第１のＭＯＳトランジスタが用いられていることを特徴とする固体撮像装置。
【請求項２】
前記差動増幅回路の回路構成は折り返しカスコードであり、
前記差動増幅回路の反転入力部には第２のＭＯＳトランジスタが用いられており、
前記差動増幅回路の出力部は前記第２のＭＯＳトランジスタのゲート電極に接続されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記差動増幅回路に接続されたスイッチト・キャパシタ回路、をさらに備え、
前記スイッチト・キャパシタ回路は、
一端が定電位に接続された第１の容量素子と、
前記第１の容量素子の他端に電圧を印加するための第１のスイッチと、
前記第１の容量素子の他端を前記差動増幅回路の反転入力部に接続するための第２のスイッチと、
前記差動増幅回路の反転入力部に一端が接続され、前記差動増幅回路の出力部に他端が接続された第２の容量素子と、
前記第２の容量素子の一端と他端とを短絡するための第３のスイッチと、を有することを特徴とする請求項１又は請求項２に記載の固体撮像装置。
【請求項４】
前記受光部は前記画素を複数有し、
前記複数の画素は、平面視で第１の方向に沿って複数の行を成すと共に、前記第１の方向と交差する第２の方向に沿って複数の列を成すようにそれぞれ配置されていることを特徴とする請求項１から請求項３の何れか一項に記載の固体撮像装置。
【請求項５】
前記第１の方向に沿う複数の行の中から任意の行を選択する第１の選択回路と、
前記第２の方向に沿う複数の列の中から任意の列を選択する第２の選択回路と、をさらに備えることを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に、光電変換により生じた電荷の量に応じてトランジスタの閾値電圧が変化するしきい値変調型固体撮像装置に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。即ち、この特許文献１には、ＭＯＳトランジスタのチャネル領域の下に、フォトダイオードにおける光電変換により生じた電荷（以下、光電荷ともいう。）を蓄積するキャリアポケットを設け、このキャリアポケットに蓄積した光電荷の量（以下、電荷量ともいう。）に応じてＭＯＳトランジスタのしきい値電圧を変化させることを可能とした、しきい値変調型固体撮像装置が記載されている。
【０００３】
図９は、従来例に係るしきい値変調型固体撮像装置３００の構成を示す回路図である。ここでは、平面視で水平方向に２つの画素が配置されると共に、垂直方向に２つの画素が配置された、２×２画素の例で説明する。
図９に示すように、この固体撮像装置３００の１つの画素３１０は、１つのＭＯＳトランジスタ３２０と、このＭＯＳトランジスタ３２０が有するバックゲートとドレインとの間に接続されたフォトダイオード３３０と、を備える。この１画素を構成するＭＯＳトランジスタ（以下、画素トランジスタともいう。）３２０のソース及びドレインは、垂直方向に並ぶ複数の画素間でソースラインＶｐｓ１、Ｖｐｓ２及びドレインラインＶｐｄ１、Ｖｐｄ２を介してそれぞれ共通に接続されている。また、画素トランジスタ３１０のゲート電極は、水平方向に並ぶ複数の画素間でゲートラインＶｐｇ１、Ｖｐｇ２を介して共通に接続されている。
【０００４】
また、図９において、平面視で水平方向及び垂直方向にそれぞれ複数ずつマトリクス状に配置された複数の画素の集合体（即ち、画素アレイ）の上側には、画素トランジスタ３１０のドレイン電圧をそれぞれ制御する駆動回路３３０が配置され、画素アレイの左側には読み出し行の画素トランジスタ３１０のゲート電圧を制御する垂直走査回路３４０が配置されている。また、画素アレイの下側には、１行分の画素信号を蓄積しておくためのラインメモリＣ１−１、Ｃ２−１、Ｃ１−２、Ｃ２−２と、ラインメモリを選択するための水平走査回路３５０とが配置されている。また、各ラインメモリの出力は引き算回路３６０に接続されている。次に、図９に示す固体撮像装置３００の動作について説明する。
【０００５】
図１０は、固体撮像装置３００の動作を示すタイミングチャートである。図１０において、Ｔ０期間は露光期間であり、フォトダイオード３３０で光を受光した光を光電変換する期間である。
Ｔ１期間は最初の画素信号の読み出し期間であり、Ｔ１期間以前に受光した光量に応じた画素信号を読み出す期間である。ここでは１行目が読み出し行（即ち、選択行）であり、２行目が非選択行である場合について述べる。１行目のゲートラインＶｐｇ１に２．５Ｖを印加し、ドレインラインＶｐｄ１、Ｖｐｄ２にそれぞれ３．３Ｖを印加することで画素トランジスタ３１０がそれぞれソースフォロア回路として動作し、光量に応じた画素信号がソースラインＶｐｓ１及びＶｐｓ２にそれぞれ出力される。ソースラインＶｐｓ１及びＶｐｓ２は垂直方向に並ぶ複数の画素にそれぞれ共通に接続されているが、非選択行であるゲートラインＶｐｇ２には０Ｖという低い電圧が与えられているために、読み出し行の画素信号のみがソースラインＶｐｓ１、Ｖｐｓ２に出力される。ソースラインＶｐｓ１、Ｖｐｓ２に出力された画素信号はスイッチを介して接続されるラインメモリＣ１−１、Ｃ２−１にそれぞれ蓄積、保持される。
【０００６】
Ｔ２期間は画素のリセットを行う期間である。読み出し行であるゲートラインＶｐｇ１をハイ・インピーダンス（ＨｉＺ）にし、ドレインラインＶｐｄ１、Ｖｐｄ２にそれぞれ５Ｖを印加する。ゲートラインＶｐｇ１はハイ・インピーダンスであるから、ドレインラインＶｐｄ１、Ｖｐｄ２の電圧が５Ｖに上昇すると、ゲート−ソース間容量によりゲートラインＶｐｇ１の電圧はおよそ６Ｖに上昇する。その結果、ゲートラインＶｐｇ１に接続される画素トランジスタ３１０は、チャネル領域が５Ｖという高い電圧になるので、チャネル領域下のフォトダイオード３３０に蓄積した光電荷が排出される（即ち、画素がリセットされる）。非選択行であるゲートラインＶｐｇ２は０Ｖであり、ドレインラインＶｐｄ１、Ｖｐｄ２が５Ｖになっても画素トランジスタ３１０がオフ（ＯＦＦ）状態であるため画素はリセットされない。
【０００７】
Ｔ３期間は２回目の読み出し期間であり、リセット直後の画素信号を読み出す期間である。Ｔ１期間と同様に、読み出し行であるゲートラインＶｐｇ１に２．５Ｖを印加し、ドレインラインＶｐｄ１、Ｖｐｄ２にそれぞれ３．３Ｖを印加して、画素をリセットした直後の画素信号をラインメモリＣ１−２、Ｃ２−２にそれぞれ蓄積する。
Ｔ４期間は露光するとともにラインメモリＣ１−１、Ｃ２−１、Ｃ１−２、Ｃ２−２にそれぞれ蓄積された画素信号を出力する期間である。水平走査回路３５０により順次ラインメモリが選択され、Ｔ１期間で蓄積した画素信号と、Ｔ３期間で蓄積した画素信号の差分を画像信号として順次出力する。Ｔ１期間に蓄積した画素信号には、画素のオフセット成分や低周波雑音が含まれているが、Ｔ３期間に読み出した画素信号との差分をとることにより、オフセット成分や低周波雑音がキャンセルされた画像出力Ｖｏｕｔが出力端子３６２から出力される。
【特許文献１】特許第３６６４９６８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、Ｔ１期間又はＴ３期間で画素信号を読み出すとき、画素トランジスタ３１０のソースフォロア回路の電圧利得は次の（１）式で近似することができる。
【０００９】
【数１】
2010148008.tif 000003
【００１０】
ここで、Ｒｄは画素トランジスタ３１０の微分ドレイン抵抗、ｇｍは伝達コンダクタンスである。また、伝達コンダクタンスｇｍは次の（２）式で表される。
【００１１】
【数２】
2010148008.tif 000004
【００１２】
ここで、μはキャリアの移動度、Ｃｏｘは単位面積あたりのゲート膜容量、Ｗはゲート幅、Ｌはゲート長、ＩDSはドレイン電流である。
図９に示したような固体撮像装置３００では、画素３１０内にＭＯＳトランジスタ３２０を配置するために、物理的な大きさに制限がありゲート幅Ｗの値を十分には大きくすることができない。また、ゲート長Ｌの大きさを小さくすると製造ばらつきが大きくなる。さらに、垂直方向又は水平方向に並ぶ画素の一列又は一行は、それぞれが例えば数百以上の画素で構成されており、且つ、画素信号の読み出しは通常１行単位で行うため、ドレイン電流ＩDSも大きな値をとることができない。以上のことから、（２）式において、伝達コンダクタンスｇｍを十分に大きな値とすることは困難である。ここで、伝達コンダクタンスｇｍを十分に大きな値とすることができる場合は、仮に、製造ばらつきによりｇｍやＲｄの値がばらついたとしても、（１）式においてＡSF≒１となり、電圧利得のばらつきは小さい。
【００１３】
しかしながら、ｇｍやＲｄが小さい場合、例えばｇｍ・Ｒｄ＝１０の場合は、（２）式よりＡSF＝０．９０９となる。また、１０％の製造ばらつきにより、ある画素がｇｍ・Ｒｄ＝９になったとするとＡSF＝０．９００となり、電圧利得の誤差が１％になる。これは画素の感度ばらつきが１％になることを意味する。一般的に、１％以上の感度ばらつきは人間の目で雑音として認識される。
このように、従来の技術では、低コスト化や小型化の要求から伝達コンダクタンスｇｍを大きくすることが困難であり、製造ばらつきの影響を受けて画質が大きく変動してしまう可能性があった。
そこで、本発明の幾つかの態様は、このような課題に着目してなされたものであって、画素の感度ばらつきを低減できるようにした固体撮像装置の提供を目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の一態様に係る固体撮像装置は、第１のＭＯＳトランジスタとフォトダイオードとが画素内に配置され、光電変換により前記フォトダイオードで生じた電荷の量に応じて前記第１のＭＯＳトランジスタのしきい値電圧が変化する受光部と、前記画素から出力される信号を電流から電圧に変換する信号変換部と、を備え、前記信号変換部は差動増幅回路を有し、前記差動増幅回路の非反転入力部には前記第１のＭＯＳトランジスタが用いられていることを特徴とする。
【００１５】
また、上記の固体撮像装置において、前記差動増幅回路の回路構成は折り返しカスコードであり、前記差動増幅回路の反転入力部には第２のＭＯＳトランジスタが用いられており、前記差動増幅回路の出力部は前記第２のＭＯＳトランジスタのゲート電極に接続されていることを特徴としても良い。ここで、「（第１の、又は、第２の）ＭＯＳトランジスタ」とは、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の電界効果トランジスタのことである。なお、ＭＯＳトランジスタのゲート絶縁膜はシリコン酸化膜に限定されるものではなく、シリコン酸化膜以外の他の絶縁膜（例えば、シリコン酸化窒化膜や、ｈｉｇｈ−Ｋ絶縁膜など）であっても良い。
【００１６】
また、上記の固体撮像装置において、前記差動増幅回路に接続されたスイッチト・キャパシタ回路、をさらに備え、前記スイッチト・キャパシタ回路は、一端が定電位に接続された第１の容量素子と、前記第１の容量素子の他端に電圧を印加するための第１のスイッチと、前記第１の容量素子の他端を前記差動増幅回路の反転入力部に接続するための第２のスイッチと、前記差動増幅回路の反転入力部に一端が接続され、前記差動増幅回路の出力部に他端が接続された第２の容量素子と、前記第２の容量素子の一端と他端とを短絡するための第３のスイッチと、を有することを特徴としても良い。
【００１７】
また、上記の固体撮像装置において、前記受光部は前記画素を複数有し、前記複数の画素は、平面視で第１の方向に沿って複数の行を成すと共に、前記第１の方向と交差する第２の方向に沿って複数の列を成すようにそれぞれ配置されていることを特徴としても良い。ここで、「行」及び「列」は共に、並び（即ち、配列）のことを意味する。
また、上記の固体撮像装置において、前記第１の方向に沿う複数の行の中から任意の行を選択する第１の選択回路と、前記第２の方向に沿う複数の列の中から任意の列を選択する第２の選択回路と、をさらに備えることを特徴としても良い。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１は、本発明の第１実施形態に係るしきい値変調型固体撮像装置１００の構成例を示す回路図である。まず始めに、固体撮像装置１００の構成例について説明する。
図１に示すように、この固体撮像装置１００は、例えば、受光部１と、垂直走査回路２０と、駆動回路３０と、読み出し回路４０と、水平走査回路５０と、引き算回路６０と、スイッチＳＷ１−１、ＳＷ２−１、ＳＷ１−２、ＳＷ２−２と、ラインメモリ（即ち、容量素子）Ｃ１−１、Ｃ２−１、Ｃ１−２、Ｃ２−２と、を備える。
【００１９】
このうち、受光部１は、複数の画素１０を有する。これらの画素１０は、平面視で水平方向に沿って複数の行を成すと共に、水平方向と直交する垂直方向に沿って複数の列を成すようにそれぞれ配置されている。即ち、複数の画素１０は、水平方向と垂直方向にそれぞれ所定数ずつマトリクス状に配置されており、これらの集合体として画素アレイを構成している。なお、図１では、図面の複雑化を避けるために、受光部１の一例として、垂直方向と水平方向にそれぞれ２画素１０ずつ配置された構成（即ち、２×２画素１０）を示している。但し、本発明の受光部１はこれに限られず、例えば、画素１０が垂直方向と水平方向にそれぞれ数十〜数千画素１０ずつ配置された構成であっても良いし、それ以上の画素１０が垂直方向又は水平方向の少なくとも一方向に配置された構成であっても良い。
【００２０】
また、各々の画素１０は、例えば、１つのＭＯＳトランジスタ（即ち、画素トランジスタ）１２と１つのフォトダイオード１４とを有する。フォトダイオード１４は、例えば、画素トランジスタ１２が有するバックゲートとドレインとの間に接続されている。即ち、フォトダイオード１４のカソード側が画素トランジスタ１２のドレイン側と接続され、フォトダイオード１４のアノード側が画素トランジスタ１２のバックゲート側と接続された構成となっている。各々の画素１０では、光電変換によりフォトダイオード１４で生じた電荷（即ち、光電荷）をチャネル領域下のバックゲートに蓄積することにより、画素トランジスタ１２のしきい値電圧を光電荷の量（即ち、光量）に応じて変化させるようになっている。
【００２１】
垂直走査回路２０は、ゲートラインＶｐｇ１、Ｖｐｇ２に対して、画素トランジスタ１２のゲート電極をオン（ＯＮ）状態にするための走査信号を出力するものである。ゲートラインＶｐｇ１、Ｖｐｇ２は、水平方向に並べられた画素トランジスタ１２のゲート電極側を共通接続する配線である。この配線に走査信号を出力することにより、各行毎に画素トランジスタ１２をオン状態にすることができる。
駆動回路３０は、ドレインラインＶｐｄ１、Ｖｐｄ２へ印加する駆動電圧を制御することで、各々の画素１０から画素信号を出力させるものである。ドレインラインＶｐｄ１、Ｖｐｄ２は、垂直方向に並べられた画素トランジスタ１２のドレイン側を共通接続する配線である。
【００２２】
読み出し回路４０は、各々の画素１０から画素信号を読み出すためのものであり、例えば垂直方向の列毎に設けられている。この読み出し回路４０は、ドレインラインＶｐｄ１、Ｖｐｄ２と、ソースラインＶｐｓ１、Ｖｐｓ２にそれぞれ接続されており、列毎に読み出した画素信号をドレイン電流から電圧に変換するものである。この読み出し回路４０の内部構成については後述する。
スイッチＳＷ１−１、ＳＷ２−１、ＳＷ１−２、ＳＷ２−２は、読み出し回路４０とラインメモリＣ１−１、Ｃ２−１、Ｃ１−２、Ｃ２−２とを選択的に接続するものである。これらのスイッチは、例えば、読み出し回路４０、水平走査回路５０、又は、図示しない制御手段によってその開閉動作が制御されるようになっている。
【００２３】
ラインメモリＣ１−１、Ｃ２−１、Ｃ１−２、Ｃ２−２は、読み出し回路４０によって電圧に変換された画素信号を蓄積するためのものである。垂直方向の列毎に一対のラインメモリが設けられており、例えば、１列目にはラインメモリＣ１−１、Ｃ２−１が設けられ、２列目にはラインメモリＣ１−２、Ｃ２−２が設けられている。ラインメモリＣ１−１、Ｃ１−２は光量に応じた画素信号を蓄積するためのものであり、その一端が定電位（例えば、接地電位）に接続され、その他端がスイッチＳＷ１−１、ＳＷ１−２を介して、ソースラインＶｐｓ１、Ｖｐｓ２にそれぞれ接続されている。また、ラインメモリＣ２−１、Ｃ２−２は画素１０をリセットした直後の画素信号を蓄積するためのものである。
【００２４】
水平走査回路５０は、ラインメモリＣ１−１、Ｃ２−１、Ｃ１−２、Ｃ２−２を選択するための回路である。この水平走査回路５０は、スイッチＳＷ３−１、ＳＷ４−１、ＳＷ３−２、ＳＷ４−２を有し、これらを選択的にオン、オフすることによって、ラインメモリＣ１−１、Ｃ２−１、Ｃ１−２、Ｃ２−２に蓄積されている画素信号（電荷）を引き算回路６０に伝送させるものである。引き算回路６０は、一対のラインメモリＣ１−１及びＣ２−１、Ｃ１−２及びＣ２−２にそれぞれ蓄積された電荷の差分を出力する回路である。次に、読み出し回路４０の構成例について説明する。
【００２５】
図２は読み出し回路４０の構成例を示す回路図である。
図２に示すように、この読み出し回路４０は、例えば折り返しカスコードと呼ばれる回路構成の差動増幅回路を有する。この差動増幅回路では、ｍ（ｍは１以上の整数）列目の画素トランジスタ１２のゲート電極が非反転入力端子（即ち、＋入力端子）であり、比較用のＭＯＳトランジスタ（以下、比較用トランジスタともいう。）Ｑ５のゲート電極が反転入力端子（即ち、−入力端子）であり、出力端子４２から電圧値Ｖｐｉｘｏｕｔｍが出力される。図２に示すように、比較用トランジスタＱ５のゲート電極側（即ち、反転入力端子）と出力端子４２とが短絡しているので、この差動増幅回路はボルテージフォロア回路として動作する。
より具体的に説明すると、読み出し回路４０は、例えば、ｐチャネル型のＭＯＳトランジスタＱ１〜Ｑ４と、比較用のｎチャネル型のＭＯＳトランジスタ（即ち、比較用トランジスタ）Ｑ５と、定電流回路として機能するｎチャネル型のＭＯＳトランジスタＱ６と、ｎチャネル型のＭＯＳトランジスタＱ７〜Ｑ１０と、を有する。
【００２６】
図２に示すように、ＭＯＳトランジスタＱ１のソース側は電源電圧ＶＤＤに接続され、そのドレイン側にはＭＯＳトランジスタＱ３、Ｑ７、Ｑ９が縦列に接続されている。また、ＭＯＳトランジスタＱ２のソースは電源電圧ＶＤＤに接続され、そのドレイン側にはＭＯＳトランジスタＱ４、Ｑ８、Ｑ１０が縦列に接続されている。ＭＯＳトランジスタＱ９、Ｑ１０はカレントミラー接続されており、そのソース側は接地電位に接続されている。また、ＭＯＳトランジスタＱ１、Ｑ２のゲート電極にはバイアス電圧Ｖｂｐ１が印加され、ＭＯＳトランジスタＱ３、Ｑ４のゲート電極にはバイアス電圧Ｖｂｐ２が印加されるようになっている。また、ＭＯＳトランジスタＱ６のゲート電極にはバイアス電圧Ｖｂｎ１が印加され、ＭＯＳトランジスタＱ７、Ｑ８のゲート電極にはバイアス電圧Ｖｂｎ２が印加されるようになっている。
【００２７】
また、この読み出し回路４０では、ｍ列目の画素トランジスタ１２と、比較用トランジスタＱ５とにより差動入力トランジスタ対が構成され、画素トランジスタ１２のゲート電極にＶｐｇ１又はＶｐｇ２を介して電圧が印加され、比較用トランジスタＱ５のゲート電極に、この回路の出力電圧であるＶｐｉｘｏｕｔｍが印加されるようになっている。また、画素トランジスタ１２のドレインは、ドレインラインＶｄｐｍを介して、ＭＯＳトランジスタＱ１、Ｑ３の接続点に接続されている。比較用トランジスタＱ５のドレインは、ＭＯＳトランジスタＱ２、Ｑ４の接続点に接続されている。
【００２８】
また、画素トランジスタ１２のソースは、ソースラインＶｐｓｍを介して、ＭＯＳトランジスタＱ６のドレインに接続され、比較用トランジスタＱ５のソースはＭＯＳトランジスタＱ６のドレインに接続されている。つまり、画素トランジスタ１２のソースと、比較用トランジスタＱ５のソースはＭＯＳトランジスタＱ６のドレインに共通接続されている。また、ＭＯＳトランジスタＱ６のソースは定電位（例えば、接地電位）に接続されている。なお、図２において、バイアス電圧Ｖｂｐ１，Ｖｂｐ２，Ｖｂｎ１，Ｖｂｎ２は各トランジスタの動作点を決めるための電圧であり、図示しない他の列に設けられた読み出し回路と共通の電圧でも良い。次に、この固体撮像装置１００の動作例について説明する。
【００２９】
図３は、固体撮像装置１００の動作例を示すタイミングチャートである。図３において、Ｔ０期間は露光期間であり、フォトダイオード１４で受光した光を光電変換する期間である。Ｔ１期間は最初の信号読み出し期間であり、Ｔ１期間以前に受光した光量に応じた信号を読み出す期間である。Ｔ２期間は画素１０のリセットを行う期間である。Ｔ３期間は２回目の読み出し期間であり、画素１０をリセットした直後の画素信号を読み出す期間である。Ｔ４期間は露光するとともにラインメモリＣ１−１、Ｃ２−１、Ｃ１−２、Ｃ２−２にそれぞれ蓄積された画素信号を出力する期間である。
【００３０】
図３に示すように、この例では、画素トランジスタ１２のゲート電極に与える電圧を例えば１．５Ｖに設定している。また、Ｔ１期間とＴ３期間における画素読み出しが差動増幅回路のボルテージフォロアとなっている。
まず、Ｔ１期間の画素読出し動作について説明する。Ｔ１期間では、例えば、垂直走査回路２０から読み出し行（即ち、選択行）であるゲートラインＶｇｐ１に１．５Ｖを印加すると共に、非選択行であるゲートラインＶｐｇ２に０Ｖを印加する。また、駆動回路３０からドレインラインＶｐｄ１、Ｖｐｄ２にそれぞれ３．３Ｖを印加する。さらに、図示していない制御回路がスイッチＳＷ１−１、ＳＷ１−２をＯＮ状態にし、スイッチＳＷ２−１、ＳＷ２−２をＯＦＦ状態にする。また、水平走査回路５０がスイッチＳＷ３−１、ＳＷ４−１、ＳＷ３−２、ＳＷ４−２をＯＦＦ状態にする。
【００３１】
このとき、非選択行に接続された画素トランジスタ１２は、そのゲート電極が０ＶになることでＯＦＦ状態となり、この読み出し動作には寄与しなくなる。一方、選択行であるゲートラインＶｐｇ１に接続された画素トランジスタ１２では、そのゲート電極がＯＮ状態となる。画素トランジスタ１２がＯＮ状態になると、この画素トランジスタ１２と比較用トランジスタＱ５の電気特性の差により、これら２つのトランジスタに流れる電流値が異なり、その電流値の差が読み出し回路４０において電圧値に変換され、Ｖｐｉｘｏｕｔｍとして出力される。読み出し回路４０から出力される電圧値Ｖｐｉｘｏｕｔｍは、次の（３）式で表される。
【００３２】
【数３】
2010148008.tif 000005
【００３３】
ここで、Ａは差動増幅回路の開ループゲイン、Ｖｔｈｐは画素トランジスタ１２のしきい値電圧、Ｖｔｈｒは比較用トランジスタのしきい値電圧である。
画素１０をリセットした直後の画素トランジスタ１２のしきい値電圧ＶｔｈｐをＶｔｈ０とすると共に、比較用トランジスタＱ５のしきい値電圧ＶｔｈｒがＶｔｈ０と等しく、受光したことにより画素トランジスタ１２のしきい値電圧がΔＶｔｈだけ小さくなったとすると、ＶｔｈｐはＶｔｈ０−ΔＶｔｈで表されるから、Ｖｐｉｘｏｕｔｍは次の（４）式で表される。
【００３４】
【数４】
2010148008.tif 000006
【００３５】
しきい値電圧の変化分ΔＶｔｈは、光電変換により生じた電荷をＱとし、画素トランジスタ１２のゲート容量をＣｇａｔｅとすると、電荷ＱとゲートラインメモリＣｇａｔｅで置き換えることができるので、Ｖｐｉｘｏｕｔｍは次の（５）式で表される。
【００３６】
【数５】
2010148008.tif 000007
【００３７】
この（５）式で表される電圧値Ｖｐｉｘｏｕｔｍが各列の読み出し回路４０からそれぞれ出力され、スイッチＳＷ１−１、ＳＷ１−２を介してラインメモリＣ１−１、Ｃ１−２にそれぞれ蓄積される。
次に、Ｔ２期間では、読み出し行であるゲートラインＶｐｇ１をハイ・インピーダンス（ＨｉＺ）にし、ドレインラインＶｐｄ１、Ｖｐｄ２にそれぞれ５Ｖを印加する。また、スイッチＳＷ１−１、ＳＷ２−１、ＳＷ３−１、ＳＷ４−１、ＳＷ１−２、ＳＷ２−２、ＳＷ３−２、ＳＷ４−２を全てＯＦＦ状態にしておく。
【００３８】
このとき、ゲートラインＶｐｇ１はハイ・インピーダンスであるから、ドレインラインＶｐｄ１、Ｖｐｄ２の電圧が５Ｖに上昇すると、ゲート−ソース間容量によりゲートラインＶｐｇ１の電圧はおよそ６Ｖに上昇する。その結果、ゲートラインＶｐｇ１に接続される画素トランジスタ１２は、チャネル領域が５Ｖという高い電圧になるので、チャネル領域下のバックゲートに蓄積された光電荷が排出される（即ち、画素１０がリセットされる。）。非選択行であるゲートラインＶｐｇ２は０Ｖであり、ドレインラインＶｐｄ１、Ｖｐｄ２が５Ｖになっても画素トランジスタ１２がオフ状態であるため画素１０はリセットされない。
【００３９】
次に、Ｔ３期間では、Ｔ１期間と同様に、読み出し行であるゲートラインＶｐｇ１に１．５Ｖを印加すると共に、ドレインラインＶｐｄ１、Ｖｐｄ２にそれぞれ３．３Ｖを印加する。また、スイッチＳＷ２−１、ＳＷ２−２をＯＮ状態にし、スイッチＳＷ１−１、ＳＷ３−１、ＳＷ４−１、ＳＷ１−２、ＳＷ３−２、ＳＷ４−２をＯＦＦ状態にする。これにより、（５）式においてＱ＝０を代入したときのＶｐｉｘｏｕｔｍ（即ち、画素１０をリセットした直後の画素信号）が、各行の読み出し回路４０からそれぞれ出力され、スイッチＳＷ２−１、ＳＷ２−２を介してラインメモリＣ２−１、Ｃ２−２にそれぞれ蓄積される。
【００４０】
次に、Ｔ４期間では、水平走査回路５０により順次ラインメモリが選択され、Ｔ１期間で蓄積した画素信号とＴ３期間で蓄積した画素信号が引き算回路６０に入力され、その差分が画像信号Ｖｏｕｔとして順次出力される。例えば、水平走査回路５０がスイッチＳＷ３−１、ＳＷ４−１をＯＮ状態にし、スイッチＳＷ３−２、ＳＷ４−２をＯＦＦ状態にする。これにより、ラインメモリＣ１−１から引き算回路６０に画素信号が伝送されると共に、ラインメモリＣ２−１から引き算回路６０に画素信号が伝送され、それらの差分が１列目の画像信号Ｖｏｕｔ１として出力される。次に、水平走査回路５０が、スイッチＳＷ３−１、ＳＷ４−１を開き、スイッチＳＷ３−２、ＳＷ４−２を閉じる。これにより、ラインメモリＣ１−２から引き算回路６０に画素信号が伝送されると共に、Ｃ２−２から引き算回路６０に画素信号が伝送され、それらの差分が２列目の画像信号Ｖｏｕｔ２として出力される。
【００４１】
Ｔ１期間で蓄積した画素信号には、画素１０のオフセット成分や低周波雑音が含まれているが、Ｔ３期間で読み出した画素信号との差分をとることにより、オフセット成分や低周波雑音（即ち、ノイズ成分）がキャンセルされた画像信号Ｖｏｕｔが出力端子６２から出力される。
ところで、図１及び図２に示したように、この固体撮像装置１００の読み出し回路４０は差動増幅回路を有し、そのボルテージフォロワによる電圧増幅率Ａｄｉｆは次の（６）式で表される。
【００４２】
【数６】
2010148008.tif 000008
【００４３】
図２に示したような、折り返しカスコードと呼ばれる回路構成では、（６）式において、Ａ＞１００とすることは容易である。ここで、仮にＡ＝１００とするとＡｄｉｆ＝０．９９０１であり、１０％の製造ばらつきでＡ＝９０となった場合はＡｄｉｆ＝０．９８９０である。前記の計算から、１０％の製造ばらつきは０．１％の電圧増幅率のばらつきに相当し、これは、画素１０の感度ばらつきを０．０１％に抑えることができることを意味する。従って、従来例と比べて、製造ばらつきに対する感度ばらつきが改善される。
このように、本発明の第１実施形態によれば、画素信号をソースフォロアではなく、ボルテージフォロアの出力信号に変換することができ、その電圧利得（電圧増幅率）を画素の製造ばらつきに影響されにくいものとすることができる。これにより、画素の感度ばらつきを低く抑えることができる。
【００４４】
（２）第２実施形態
図４は本発明の第２実施形態に係るしきい値変調型固体撮像装置２００の構成例を示す回路図である。図４において、図１、２に示した固体撮像装置１００と構成が異なる点は、読み出し回路にスイッチト・キャパシタ回路が付加された点のみである。従って、第１実施形態と同一の構成及び同一の機能を有する部分には同一の符号を付し、その詳細な説明は省略する。
図４に示すように、この固体撮像装置２００は、図２に示した読み出し回路４０に相当する回路として、読み出し回路１４０を有する。この読み出し回路１４０は、画素トランジスタ１２を非反転入力部に用いると共に、比較用トランジスタＱ５を反転入力部に用いた差動増幅回路と、この差動増幅回路に接続されたスイッチト・キャパシタ回路１５０と、を有する。第１実施形態と同様、この差動増幅回路は、例えば、折り返しカスコードと呼ばれる回路構成となっている。
【００４５】
スイッチト・キャパシタ回路１５０は、容量素子Ｃ１１と、容量素子Ｃ１１にバイアス電圧Ｖｒｅｆ２を与えるためのスイッチＳＷ１１と、容量素子Ｃ１１と差動増幅回路の反転入力端子を接続するスイッチＳＷ１２と、反転入力端子と出力端子４２との間に並列に接続された容量素子Ｃ１２とスイッチＳＷ１３と、を有する。なお、この読み出し回路１４０の画素読み出し時の動作は、例えば図５（ａ）及び（ｂ）の回路図で置き換えることができる。
【００４６】
図６は、固体撮像装置２００の動作例を示すタイミングチャートである。この例では、第１実施形態で例えば１．５Ｖに設定していた読み出し行のＴ１期間とＴ３期間のＶｐｇ＊電圧と、Ｔ４期間のＶｐｇ＊電圧を、Ｖｒｅｆ１に設定している。Ｖｒｅｆ１については後述するが、１．５Ｖ〜２．５Ｖ程度の電圧で出力電圧Ｖｐｉｘｏｕｔｍが所望の電圧レベルになるような値に設定する。Ｔ０、Ｔ２、Ｔ４期間については、例えば第１実施形態と同じであるから説明を省略する。またΦ１およびΦ２については、ＨレベルのときにはスイッチがＯＮ状態、ＬレベルのときにはスイッチがＯＦＦ状態となる。
【００４７】
Ｔ１期間について、図５（ａ）及び（ｂ）、図６を用いて説明する。Ｔ１期間の前半部分では、Φ１＝Ｈ、Φ２＝Ｌとして、容量素子Ｃ１１にバイアス電圧Ｖｒｅｆ２を蓄積させると共に、容量素子Ｃ１２の端子間を短絡させる（即ち、電荷を放電させる）。Ｔ１期間の後半部分では、Φ１＝Ｌ，Φ２＝Ｈとして、容量素子Ｃ１１を差動増幅回路の反転入力端子に接続すると共に、容量素子Ｃ１２の端子間短絡を開放する。このとき、読み出し回路１４０の出力端子４２から出力される電圧値Ｖｐｉｘｏｕｔｍは次の（７）式で表される。
【００４８】
【数７】
2010148008.tif 000009
【００４９】
ここで、Ａ，ΔＶｔｈは例えば第１実施形態と同様である。Ｖｒｅｆ１やＶｒｅｆ２の電圧値は、Ｖｐｉｘｏｕｔｍが所望の電圧範囲に収まるように設定すればよい。例えば３Ｖ電源系の場合、Ｖｒｅｆ１＝１．８Ｖ，Ｖｒｅｆ２＝２．５Ｖ，Ｃ１１＝Ｃ１２とすれば、Ｖｐｉｘｏｕｔｍの電圧範囲が１．１Ｖ〜２．５Ｖ程度に収まる。
また、（７）式より、スイッチト・キャパシタ回路１５０の電圧増幅率ＡSCは、次の（８）式で表される。
【００５０】
【数８】
2010148008.tif 000010
【００５１】
第１実施形態と同様にＡ＝１００の場合と、１０％の製造ばらつきによりＡ＝９０となる場合を考える。（８）式において、Ｃ１１＝Ｃ１２とすると、Ａ＝１００のときＡSC＝１．９６０８、Ａ＝９０のときＡSC＝１．９５６５となる。前記の計算から、１０％の製造ばらつきは０．２％の電圧増幅率のばらつきに相当し、これは、感度ばらつきを０．２％に抑えることができることを意味する。従って、従来例と比べて、製造ばらつきに対する感度ばらつきが改善される。また、この第２実施形態では、第１実施形態と比べて電圧増幅率が約２倍となり、画素の感度が２倍になる効果もある。なお、この第２実施形態では、Ｃ１１とＣ１２の比を変えることで、画素の感度を任意の値に調整することができる。
【００５２】
このように、本発明の第２実施形態によれば、画素信号の電圧増幅率を画素の製造ばらつきに影響されにくいものとすることができる。これにより、画素の感度ばらつきを低減することができる。また、第１実施形態と比べて、画素の感度を高めることができる。
上記の第１、第２実施形態では、画素トランジスタ１２が本発明の「第１のＭＯＳトランジスタ」に対応し、比較用トランジスタＱ５が本発明の「第２のＭＯＳトランジスタ」に対応し、読み出し回路４０、１４０が本発明の「信号変換部」に対応している。また、スイッチト・キャパシタ回路１５０が有する容量素子Ｃ１１が本発明の「第１の容量素子」に対応し、容量素子Ｃ１２が本発明の「第２の容量素子」に対応している。また、図１、２、４において、水平方向が本発明の「第１の方向」に対応し、垂直方向が本発明の「第２の方向」に対応している。
【００５３】
なお、上記の第１、第２実施形態では、図２、図６に示した読み出し回路４０、１４０が、縦列に接続されたＭＯＳトランジスタＱ１、Ｑ３、Ｑ７、Ｑ９と、同様に接続されたＭＯＳトランジスタＱ２、Ｑ４、Ｑ８、Ｑ１０と、を有する場合について説明した。しかしながら、ＭＯＳトランジスタＱ７、Ｑ８は電圧増幅率を高めるためのものであり、差動増幅回路において必須の構成ではない。即ち、ＭＯＳトランジスタＱ７、Ｑ８は省略可能である。ＭＯＳトランジスタＱ７、Ｑ８を省略した場合は、省略しない場合と比べて電圧増幅率が低下してしまうが、従来例と比べて、画素の感度ばらつきを低減することは可能である。
【００５４】
また、第１、第２実施形態では、読み出し回路４０、１４０が有する差動増幅回路の回路構成が折り返しカスコードである場合について説明したが、この差動増幅回路は折り返しカスコード以外の回路構成であっても良い。画素トランジスタ１２が差動増幅回路の非反転入力部を構成し、開ループゲインが十分大きい（例えば、開ループゲインが１００以上ある）差動増幅回路であれば、上記の第１、第２実施形態と同様の効果を奏することができる。
【００５５】
（３）数式の導出方法について
次に、上述した（３）式及び（７）式の導出方法について説明する。
まず始めに、（３）式の導出方法について説明する。
図７に示すように、開ループゲインがＡ、オフセット電圧がＶｏｆｆの差動増幅回路によるボルテージフォロア回路で導出する。非反転入力と反転入力の差のＡ倍が出力となるから、ボルテージフォロア回路の出力Ｖｏｕｔは（３．１）式となる。
【００５６】
【数９】
2010148008.tif 000011
【００５７】
（３．１）式を変形すると、
【００５８】
【数１０】
2010148008.tif 000012
【００５９】
（３．２）式において、Ｖｉｎ＝１．５Ｖ、Ｖｏｆｆｓｅｔ＝Ｖｔｈｒ−Ｖｔｈｐ、Ｖｏｕｔ＝Ｖｐｉｘｏｕｔｍを代入すると、上述した（３）式となる。
次に、（７）式の導出方法について説明する。ここでは、図８（ａ）に示すフェーズＩと、図８（ｂ）に示すフェーズＩＩのスイッチト・キャパシタ回路を参照しながら、（７）式の導出方法を説明する。
【００６０】
＜フェーズＩ＞
図８（ａ）において、容量素子Ｃ１、Ｃ２に蓄積されている電荷Ｑ１、Ｑ２を求める。
【００６１】
【数１１】
2010148008.tif 000013
【００６２】
＜フェーズＩＩ＞
図８（ｂ）において、差動増幅回路の非反転入力端子の電圧をＶ１として容量素子Ｃ１，Ｃ２に蓄積されている電荷Ｑ１´、Ｑ２´を求める。
【００６３】
【数１２】
2010148008.tif 000014
【００６４】
電荷保存則によりＱ１＋Ｑ２＝Ｑ１’＋Ｑ２’となるから、
【００６５】
【数１３】
2010148008.tif 000015
【００６６】
差動増幅回路の動作（入力電圧の差をＡ倍して出力）より、（７．５）式は、
【００６７】
【数１４】
2010148008.tif 000016
【００６８】
（７．６）式を変形して、
【００６９】
【数１５】
2010148008.tif 000017
【００７０】
（７．７）式を（７．５）式に代入して整理すると、
【００７１】
【数１６】
2010148008.tif 000018
【００７２】
（７．８）式において、Ｖｏｕｔ＝Ｖｐｉｘｏｕｔｍ、Ｖｏｆｆｓｅｔ＝ΔＶｔｈとすると、上述した（７）式となる。
【図面の簡単な説明】
【００７３】
【図１】第１実施形態に係るしきい値変調型固体撮像装置１００の構成例を示す図。
【図２】読み出し回路４０の構成例を示す図。
【図３】固体撮像装置１００の動作例を示すタイミングチャート。
【図４】第２実施形態に係るしきい値変調型固体撮像装置２００の構成例を示す図。
【図５】読み出し回路１４０の等価回路の一例を示す図。
【図６】固体撮像装置２００の動作例を示すタイミングチャート。
【図７】（３）式の導出方法を説明するための図。
【図８】（７）式の導出方法を説明するための図。
【図９】従来例に係るしきい値変調型固体撮像装置３００の構成を示す図。
【図１０】固体撮像装置３００の動作を示すタイミングチャート。
【符号の説明】
【００７４】
１  受光部、１０  画素、１２  画素トランジスタ、１４  フォトダイオード、２０  垂直走査回路、３０  駆動回路、４０、１４０  読み出し回路、４２、６２  出力端子、５０  水平走査回路、６０  引き算回路、１００、２００  しきい値変調型固体撮像装置、１５０  スイッチト・キャパシタ回路、Ｃ１、Ｃ２、Ｃ１１、Ｃ１２  容量素子、Ｃ１−１、Ｃ２−１、Ｃ１−２、Ｃ２−２  ラインメモリ、ＳＷ１−１、ＳＷ２−１、ＳＷ１−２、ＳＷ２−２、ＳＷ３−１、ＳＷ４−１、ＳＷ３−２、ＳＷ４−２  スイッチ、Ｖｂｐ１，Ｖｂｐ２，Ｖｂｎ１，Ｖｂｎ２  バイアス電圧
【図１】
2010148008.tif 000019
【図２】
2010148008.tif 000020
【図３】
2010148008.tif 000021
【図４】
2010148008.tif 000022
【図５】
2010148008.tif 000023
【図６】
2010148008.tif 000024
【図７】
2010148008.tif 000025
【図８】
2010148008.tif 000026
【図９】
2010148008.tif 000027
【図１０】
2010148008.tif 000028