(57)【要約】【課題】レイアウト面積が小さな半導体記憶装置を提供する。【解決手段】このＭＲＡＭでは、メモリブロックＭＢ１用のＤＬドライバ１０をトランジスタ２０，２１で構成し、メモリブロックＭＢ２内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２１を配置する。また、メモリブロックＭＢ２用のＤＬドライバ１４をトランジスタ２２，２３で構成し、メモリブロックＭＢ１内のアクセストランジスタ１９のサイズを適正化し、空いた領域にドライバトランジスタ２３を配置する。したがって、レイアウト面積が小さくなる。【選択図】図３
2010067309.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
２つのメモリブロックを備え、
各メモリブロックは、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含み、
各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、対応のビット線と基準電圧のラインとの間に前記磁気抵抗素子と直列接続され、そのゲートが対応のワード線に接続されたアクセストランジスタとを有し、
さらに、前記２つのメモリブロックのうちの選択されたメモリブロックの前記複数のメモリセルのうちの選択されたメモリセルにデータ信号を書込む書込回路を備え、
前記書込回路は、
各メモリブロックに対応して設けられ、対応のメモリブロックの前記複数のディジット線のうちの選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルの前記磁気抵抗素子を半選択状態にするディジット線ドライバと、
各メモリブロックに対応して設けられ、対応のメモリブロックの前記複数のビット線のうちの選択されたビット線に前記データ信号に応じた方向の書込電流を流すビット線ドライバとを含み、
前記ディジット線ドライバは、各ディジット線に対応して設けられ、電源電圧のラインと前記基準電圧のラインとの間に対応のディジット線と直列接続され、対応のメモリセルが選択されたことに応じて導通するドライバトランジスタを有し、
前記２つのメモリブロックのうちの一方のメモリブロックに対応する前記ドライバトランジスタは他方のメモリブロック内に配置され、前記他方のメモリブロックに対応する前記ドライバトランジスタは前記一方のメモリブロック内に配置されている、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特に、磁気的にデータ信号を記憶するメモリセルを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、低消費電力で不揮発的なデータの記憶が可能な半導体記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）が注目されている（たとえば、非特許文献１参照）。
【０００３】
ＭＲＡＭは、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含む。各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、対応のビット線と基準電圧のラインとの間に磁気抵抗素子と直列接続され、そのゲートが対応のワード線に接続されたアクセストランジスタとを有する。アクセストランジスタは半導体基板の表面に形成され、ディジット線はアクセストランジスタの上方に形成され、磁気抵抗素子はディジット線の上方に形成される。
【０００４】
書込動作時は、選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルの磁気抵抗素子を半選択状態にするとともに、選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、選択されたディジット線とビット線の交差部に配置されたメモリセルの磁気抵抗素子にデータ信号を書込む。
【０００５】
読出動作時は、選択されたワード線を選択レベルにして、そのワード線に対応する各メモリセルのアクセストランジスタを導通させ、選択されたビット線に書込動作時よりも十分に低い電圧を印加し、そのビット線を介して選択されたメモリセルの磁気抵抗素子に流れる電流を検出し、その検出結果に基づいてその磁気抵抗素子の記憶データを読み出す。
【非特許文献１】2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来のＭＲＡＭでは、ディジット線とビット線に磁化電流を流すドライバを構成するトランジスタにある程度のサイズ（ゲート幅）が必要となり、レイアウト面積が大きいという問題があった。
【０００７】
その一方、メモリセルのレイアウト面積は、磁気抵抗素子とその下部電極とディジット線とで決まることが多く、それらの下方の半導体基板の表面には余裕がある。このため、必要以上に大きなサイズのアクセストランジスタが設けられていた。
【０００８】
それゆえに、この発明の主たる目的は、レイアウト面積が小さな半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明に係る半導体記憶装置は、２つのメモリブロックを備える。各メモリブロックは、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線とを含む。各メモリセルは、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、対応のビット線と基準電圧のラインとの間に磁気抵抗素子と直列接続され、そのゲートが対応のワード線に接続されたアクセストランジスタとを有する。この半導体記憶装置は、さらに、２つのメモリブロックのうちの選択されたメモリブロックの複数のメモリセルのうちの選択されたメモリセルにデータ信号を書込む書込回路を備える。書込回路は、ディジット線ドライバとビット線ドライバを含む。ディジット線ドライバは、各メモリブロックに対応して設けられ、対応のメモリブロックの複数のディジット線のうちの選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルの磁気抵抗素子を半選択状態にする。ビット線ドライバは、各メモリブロックに対応して設けられ、対応のメモリブロックの複数のビット線のうちの選択されたビット線にデータ信号に応じた方向の書込電流を流す。ディジット線ドライバは、ドライバトランジスタを含む。ドライバトランジスタは、各ディジット線に対応して設けられ、電源電圧のラインと基準電圧のラインとの間に対応のディジット線と直列接続され、対応のメモリセルが選択されたことに応じて導通する。ここで、２つのメモリブロックのうちの一方のメモリブロックに対応するドライバトランジスタは他方のメモリブロック内に配置され、他方のメモリブロックに対応するドライバトランジスタは一方のメモリブロック内に配置されている。
【発明の効果】
【００１０】
この発明に係る半導体記憶装置では、２つのメモリブロックのうちの一方のメモリブロックに対応するドライバトランジスタは他方のメモリブロック内に配置され、他方のメモリブロックに対応するドライバトランジスタは一方のメモリブロック内に配置されている。したがって、アクセストランジスタのサイズを適正化し、空いた領域にドライバトランジスタを配置することにより、レイアウト面積の縮小化を図ることができる。
【発明を実施するための最良の形態】
【００１１】
図１は、この発明の一実施の形態によるＭＲＡＭの構成を示すブロック図である。図１において、このＭＲＡＭは、メモリアレイ１、行デコーダ２、列デコーダ３、書込回路４、および読出回路５を備える。メモリアレイ１は、２つのメモリブロックＭＢ１，ＭＢ２を含む。メモリブロックＭＢ１，ＭＢ２の各々は、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルを含む。
【００１２】
行デコーダ２は、行アドレス信号に従って、メモリブロックＭＢ１，ＭＢ２のうちのいずれかのメモリブロックＭＢと、そのメモリブロックＭＢの複数行のうちのいずれかの行を選択する。列デコーダ３は、列アドレス信号に従って、メモリブロックＭＢ１，ＭＢ２のうちの行デコーダ２によって選択されたメモリブロックＭＢの複数列のうちのいずれかの列を選択する。
【００１３】
書込回路４は、書込動作時に、デコーダ２，３によって選択されたメモリブロックＭＢのメモリセルにデータ信号を書込む。読出回路５は、読出動作時に、デコーダ２，３によって選択されたメモリブロックＭＢのメモリセルからデータ信号を読み出す。
【００１４】
図２は、図１に示したＭＲＡＭの要部を示すブロック図である。図２において、メモリブロックＭＢ１，ＭＢ２の各々は、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けられた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬとを含む。
【００１５】
各メモリセルＭＣは、図３に示すように、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子１８と、アクセストランジスタ（ＮチャネルＭＯＳトランジスタ）１９とを含む。アクセストランジスタ１９のゲートは対応のワード線ＷＬに接続され、そのソースは接地電圧ＶＳＳのラインに接続され、そのドレインは磁気抵抗素子１８を介して対応のビット線ＢＬに接続される。
【００１６】
メモリブロックＭＢ１に対応してＤＬドライバ１０、ＢＬドライバ１１，１２、およびＷＬドライバ１３が設けられ、メモリブロックＭＢ２に対応してＤＬドライバ１４、ＢＬドライバ１５，１６、およびＷＬドライバ１７が設けられる。ＤＬドライバ１０，１４およびＢＬドライバ１１，１２，１５，１６は図１の書込回路４に含まれ、ＷＬドライバ１３，１７は図１の読出回路５に含まれる。
【００１７】
ＤＬドライバ１０は、書込動作時に、行デコーダ２によって対応のメモリブロックＭＢ１が選択されたことの応じて活性化され、行デコーダ２によって選択された行のディジット線ＤＬに磁化電流を流して、そのディジット線ＤＬに対応する各メモリセルＭＣの磁気抵抗素子１８を半選択状態にする。
【００１８】
ＤＬドライバ１４は、書込動作時に、行デコーダ２によって対応のメモリブロックＭＢ２が選択されたことの応じて活性化され、行デコーダ２によって選択された行のディジット線ＤＬに磁化電流を流して、そのディジット線ＤＬに対応する各メモリセルＭＣの磁気抵抗素子１８を半選択状態にする。
【００１９】
ＢＬドライバ１１，１２は、書込動作時に、行デコーダ２によって対応のメモリブロックＭＢ１が選択されたことの応じて活性化され、列デコーダ３によって選択されたビット線ＢＬに書込データ信号の論理に応じた方向の電流を流して、半選択状態にされた複数の磁気抵抗素子１８のうちのそのビット線ＢＬに対応する磁気抵抗素子１８にデータ信号を書込む。
【００２０】
ＢＬドライバ１５，１６は、書込動作時に、行デコーダ２によって対応のメモリブロックＭＢ２が選択されたことの応じて活性化され、列デコーダ３によって選択されたビット線ＢＬに書込データ信号の論理に応じた方向の電流を流して、半選択状態にされた複数の磁気抵抗素子１８のうちのそのビット線ＢＬに対応する磁気抵抗素子１８にデータ信号を書込む。
【００２１】
ＷＬドライバ１３，１７は、読出動作時に、行デコーダ２によって選択されたメモリブロックＭＢの選択されたワード線ＷＬを選択レベルの「Ｈ」レベルにし、そのワード線ＷＬに対応する各メモリセルＭＣのアクセストランジスタ１９を導通させる。読出回路５は、列デコーダ３によって選択されたビット線ＢＬから接地電圧ＶＳＳのラインに流れる電流を検出し、その検出結果に基づいて選択されたメモリセルＭＣの磁気抵抗素子１８の記憶データを読み出す。
【００２２】
図３および図４は、メモリブロックＭＢ１，ＭＢ２およびＤＬドライバ１０，１４の構成およびレイアウトを示す図である。図３および図４において、メモリブロックＭＢ１，ＭＢ２の各々は、４行４列のメモリセルＭＣを含む。実際には、メモリブロックＭＢ１，ＭＢ２の各々は多数のメモリセルＭＣを含むが、図面の簡単化を図るため、４行４列のメモリセルＭＣが示されている。
【００２３】
各行に対応してワード線ＷＬ、ディジット線ＤＬ、ソース線ＳＬ、補助配線ＡＬ、およびゲート線ＧＬが設けられ、各列に対応してビット線ＢＬが設けられる。メモリブロックＭＢ１の各ディジット線ＤＬの一方端は電源電圧ＶＤＤ１を受け、その他方端はメモリブロックＭＢ２の対応の行の補助配線ＡＬに接続されている。メモリブロックＭＢ２の各ディジット線ＤＬの一方端は電源電圧ＶＤＤ１を受け、その他方端はメモリブロックＭＢ１の対応の行の補助配線ＡＬに接続されている。
【００２４】
また、各ソース線ＳＬは接地電圧ＶＳＳを受ける。各列において、奇数番のメモリセルＭＣと偶数番のメモリセルＭＣは、グループ化されており、偶数番のソース線ＳＬを共用している。各メモリセルＭＣのアクセストランジスタ１９のゲートは対応のワード線ＷＬに接続され、そのドレインは磁気抵抗素子１８を介してビット線ＢＬに接続され、そのソースは対応のソース線ＳＬに接続される。
【００２５】
ＤＬドライバ１０は、各行に対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２０および複数（図では２つ）のドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２１を含む。ＤＬドライバ１４は、各行に対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２２および複数（図では２つ）のドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）２３を含む。
【００２６】
ドライバトランジスタ２０は、メモリブロックＭＢ１，ＭＢ２間のメモリブロックＭＢ１側の領域Ａ１に配置される。ドライバトランジスタ２０のドレインはメモリブロックＭＢ１の対応のディジット線ＤＬの他方端に接続され、そのソースは接地電圧ＶＳＳを受け、そのゲートはメモリブロックＭＢ２の対応のゲート線ＧＬに接続される。
【００２７】
ドライバトランジスタ２１は、メモリブロックＭＢ２内に配置される。各行の２つのドライバトランジスタ２１は、それぞれ１番目および３番目の列に配置される。各列において、奇数番のドライバトランジスタ２１と偶数番のドライバトランジスタ２１は、グループ化されており、奇数番のソース線ＳＬを共用している。ドライバトランジスタ２１のドレインは対応の補助配線ＡＬに接続され、そのソースは対応のソース線ＳＬに接続され、そのゲートは対応のゲート線ＧＬに接続される。
【００２８】
なお、隣接する２本のソース線ＳＬ同士を複数箇所で接続することにより、ソース線ＳＬの抵抗値を小さくすることができる。この場合、ソース線ＳＬと直交し、かつソース線ＳＬと異なる配線層で形成された配線でソース線ＳＬ同士を接続することが好ましい。
【００２９】
メモリブロックＭＢ２の複数のゲート線ＧＬのうちのいずれかのゲート線ＧＬが選択レベルの「Ｈ」レベルにされると、そのゲート線ＧＬに対応するドライバトランジスタ２０，２１が導通する。これにより、電源電圧ＶＤＤ１のラインから、そのゲート線ＧＬに対応するメモリブロックＭＢ１のディジット線ＤＬおよびドライバトランジスタ２０，２１を介して接地電圧ＶＳＳのラインに磁化電流が流れる。
【００３０】
また、ドライバトランジスタ２２は、メモリブロックＭＢ１，ＭＢ２間のメモリブロックＭＢ２側の領域Ａ２に配置される。ドライバトランジスタ２２のドレインはメモリブロックＭＢ２の対応のディジット線ＤＬの他方端に接続され、そのソースは接地電圧ＶＳＳを受け、そのゲートはメモリブロックＭＢ１の対応のゲート線ＧＬに接続される。
【００３１】
ドライバトランジスタ２３は、メモリブロックＭＢ１内に配置される。各行の２つのドライバトランジスタ２３は、それぞれ１番目および３番目の列に配置される。各列において、奇数番のドライバトランジスタ２３と偶数番のドライバトランジスタ２３は、グループ化されており、奇数番のソース線ＳＬを共用している。ドライバトランジスタ２３のドレインは対応の補助配線ＡＬに接続され、そのソースは対応のソース線ＳＬに接続され、そのゲートは対応のゲート線ＧＬに接続される。
【００３２】
メモリブロックＭＢ１の複数のゲート線ＧＬのうちのいずれかのゲート線ＧＬが選択レベルの「Ｈ」レベルにされると、そのゲート線ＧＬに対応するドライバトランジスタ２２，２３が導通する。これにより、電源電圧ＶＤＤ１のラインから、そのゲート線ＧＬに対応するメモリブロックＭＢ２のディジット線ＤＬおよびドライバトランジスタ２２，２３を介して接地電圧ＶＳＳのラインに磁化電流が流れる。
【００３３】
図５は、ＢＬドライバ１１，１２の構成を示す回路図である。図５において、ＢＬドライバ１１は、各ビット線ＢＬに対応して設けられたインバータ２５を備える。インバータ２５は、ＰチャネルＭＯＳトランジスタ２６およびＮチャネルＭＯＳトランジスタ２７を含む。ＰチャネルＭＯＳトランジスタ２６は、電源電圧ＶＤＤ２のラインと対応のビット線ＢＬの一方端との間に接続され、そのゲートは信号φ１を受ける。ＮチャネルＭＯＳトランジスタ２７は、対応のビット線ＢＬの一方端と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号φ１を受ける。
【００３４】
ＢＬドライバ１２は、各ビット線ＢＬに対応して設けられたインバータ２８を備える。インバータ２８は、ＰチャネルＭＯＳトランジスタ２９およびＮチャネルＭＯＳトランジスタ３０を含む。ＰチャネルＭＯＳトランジスタ２９は、電源電圧ＶＤＤ２のラインと対応のビット線ＢＬの他方端との間に接続され、そのゲートは信号φ２を受ける。ＮチャネルＭＯＳトランジスタ３０は、対応のビット線ＢＬの他方端と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは信号φ２を受ける。
【００３５】
スタンバイ時は、信号φ１，φ２はともに「Ｈ」レベルにされている。これにより、トランジスタ２６，２９が非導通になり、トランジスタ２７，３０が導通し、各ビット線ＢＬは「Ｌ」レベルに保持される。
【００３６】
書込動作時において書込データ信号が「Ｈ」レベルの場合は、たとえば、選択された列の信号φ１が「Ｌ」レベルに立ち下げられる。これにより、その列のトランジスタ２６が導通するとともにトランジスタ２７が非導通になり、電源電圧ＶＤＤ２のラインからトランジスタ２６、ビット線ＢＬ、およびＮチャネルＭＯＳトランジスタ３０を介して接地電圧ＶＳＳのラインに書込電流が流れる。
【００３７】
書込データ信号が「Ｌ」レベルの場合は、たとえば、選択された列の信号φ２が「Ｌ」レベルに立ち下げられる。これにより、その列のトランジスタ２９が導通するとともにトランジスタ３０が非導通になり、電源電圧ＶＤＤ２のラインからトランジスタ２９、ビット線ＢＬ、およびＮチャネルＭＯＳトランジスタ２７を介して接地電圧ＶＳＳのラインに書込電流が流れる。ＢＬドライバ１５，１６は、それぞれＢＬドライバ１１，１２と同じ構成である。
【００３８】
図６（ａ）は、メモリブロックＭＢ１のうちの４つのメモリセルＭＣと２つのＮチャネルＭＯＳトランジスタ２３のレイアウトを示す図であり、図６（ｂ）は図６（ａ）のＶＩＢ−ＶＩＢ線断面図である。図６（ａ）（ｂ）において、シリコン基板３１の表面に２本のゲート線ＧＬと２本のワード線ＷＬが平行に形成される。ゲート線ＧＬおよびワード線ＷＬの各々とシリコン基板３１の表面との間には、ゲート酸化膜（図示せず）が形成されている。ゲート線ＧＬおよびワード線ＷＬは、ともにＹ方向に延在している。
【００３９】
図６(ａ）中の左側の中央部において、２本のゲート線ＧＬをマスクとして所定サイズの不純物拡散領域が形成される。２本のゲート線ＧＬの間の不純物拡散領域は２つのＮチャネルＭＯＳトランジスタ２３のソースＳとなり、両側の不純物拡散領域は２つのＮチャネルＭＯＳトランジスタ２３のドレインＤとなる。
【００４０】
図６(ａ）中の右側の上端部および下端部の各々において、２本のワード線ＷＬをマスクとして所定サイズの不純物拡散領域が形成される。２本のワード線ＷＬの間の不純物拡散領域は２つのＮチャネルＭＯＳトランジスタ１９のソースＳとなり、両側の不純物拡散領域は２つのＮチャネルＭＯＳトランジスタ１９のドレインＤとなる。
【００４１】
２つのトランジスタ２３のソースＳの上方にソース線ＳＬが形成され、ソース線ＳＬはコンタクトホールＣＨを介して２つのトランジスタ２３のソースＳに接続される。２つのトランジスタ１９のソースＳの上方にソース線ＳＬが形成され、ソース線ＳＬはコンタクトホールＣＨを介して２つのトランジスタ１９のソースＳに接続される。
【００４２】
各ソース線ＳＬの上方に補助配線ＡＬが形成される。各補助配線ＡＬは、コンタクトホールＣＨを介して対応のトランジスタ２３のドレインに接続される。各補助配線ＡＬの上方にディジット線ＤＬが形成される。図６（ａ）（ｂ）中の左側の各トランジスタ１９のドレインＤの上方から左側のディジット線ＤＬの上方に架けて四角形の電極ＥＬが形成される。図６（ａ）（ｂ）中の右側の各トランジスタ１９のドレインＤの上方から右側のディジット線ＤＬの上方に架けて四角形の電極ＥＬが形成される。電極ＥＬとディジット線ＤＬが上下に重なる各領域において、電極ＥＬ上に磁気抵抗素子１８が形成される。磁気抵抗素子１８は、ディジット線ＤＬに磁化電流を流したときに磁気抵抗素子１８の磁化困難軸方向に磁界が発生するように形成される。Ｘ方向に配列された各２つの磁気抵抗素子１８の上にビット線ＢＬが形成される。
【００４３】
選択されたディジット線ＤＬに磁化電流を流すと、その上方の磁気抵抗素子１８が半選択状態にされる。選択されたビット線ＢＬに書込電流を流すと、その下の半選択状態にされた磁気抵抗素子１８にデータ信号が書き込まれる。選択されたワード線ＷＬを「Ｈ」レベルにするとトランジスタ１９が導通し、読出電圧が印加されたビット線ＢＬから磁気抵抗素子１８、電極ＥＬ、コンタクトホールＣＨ、およびトランジスタ１９を介してソース線ＳＬに磁気抵抗素子１８の抵抗値に応じた値の電流が流れる。選択されたゲート線ＧＬを「Ｈ」レベルにするとトランジスタ２３が導通し、電源電圧ＶＤＤ２のラインから、メモリブロックＭＢ２のディジット線ＤＬ、補助配線ＡＬ、トランジスタ２３を介してソース線ＳＬに磁化電流が流れる。
【００４４】
図７および図８は、実施の形態の比較例を示す回路図であって、それぞれ図３および図４と対比される図である。図７および図８において、ＤＬドライバ１０は、各行に対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）３２を含む。ドライバトランジスタ３２は、メモリブロックＭＢ１，ＭＢ２間のメモリブロックＭＢ１側の領域Ａ１に配置される。ドライバトランジスタ３２のドレインはメモリブロックＭＢ１の対応のディジット線ＤＬの他方端に接続され、そのソースは接地電圧ＶＳＳを受け、そのゲートはゲート線ＧＬに接続される。
【００４５】
選択されたゲート線ＧＬが「Ｈ」レベルにされると、そのゲート線ＧＬに対応するＮチャネルＭＯＳトランジスタ３２が導通する。これにより、電源電圧ＶＤＤ１のラインからディジット線ＤＬおよびＮチャネルＭＯＳトランジスタ３２を介して接地電圧ＶＳＳのラインに磁化電流が流れる。
【００４６】
ＤＬドライバ１４は、各行に対応して設けられたドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）３３を含む。ドライバトランジスタ３３は、メモリブロックＭＢ１，ＭＢ２間のメモリブロックＭＢ２側の領域Ａ２に配置される。ドライバトランジスタ３３のドレインはメモリブロックＭＢ２の対応のディジット線ＤＬの他方端に接続され、そのソースは接地電圧ＶＳＳを受け、そのゲートはゲート線ＧＬに接続される。
【００４７】
選択されたゲート線ＧＬが「Ｈ」レベルにされると、そのゲート線ＧＬに対応するＮチャネルＭＯＳトランジスタ３３が導通する。これにより、電源電圧ＶＤＤ１のラインからディジット線ＤＬおよびＮチャネルＭＯＳトランジスタ３３を介して接地電圧ＶＳＳのラインに磁化電流が流れる。
【００４８】
図９（ａ）は、メモリブロックＭＢ１のうちの４つのメモリセルＭＣのレイアウトを示す図であり、図９（ｂ）は図９（ａ）のＩＸＢ−ＩＸＢ線断面図である。図９（ａ）（ｂ）において、シリコン基板３１の表面に２本のワード線ＷＬが平行に形成される。各ワード線ＷＬとシリコン基板３１の表面との間には、ゲート酸化膜（図示せず）が形成されている。ワード線ＷＬは、Ｙ方向に延在している。
【００４９】
図９(ａ）中の右上および右下の領域の各々において、２本のワード線ＷＬをマスクとして所定サイズの不純物拡散領域が形成される。２本のワード線ＷＬの間の不純物拡散領域は２つのＮチャネルＭＯＳトランジスタ１９のソースＳとなり、両側の不純物拡散領域は２つのＮチャネルＭＯＳトランジスタ１９のドレインＤとなる。２つのトランジスタ１９のソースＳの上方にソース線ＳＬが形成され、ソース線ＳＬはコンタクトホールＣＨを介して２つのトランジスタ１９のソースＳに接続される。
【００５０】
各ソース線ＳＬの上方に１本のディジット線ＤＬが形成される。図９(ａ）中の左側の領域に、もう１本のディジット線ＤＬが形成される。図９（ａ）（ｂ）中の左側の各トランジスタ１９のドレインＤの上方から左側のディジット線ＤＬの上方に架けて四角形の電極ＥＬが形成される。図９（ａ）（ｂ）中の右側の各トランジスタ１９のドレインＤの上方から右側のディジット線ＤＬの上方に架けて四角形の電極ＥＬが形成される。電極ＥＬとディジット線ＤＬが上下に重なる各領域において、電極ＥＬ上に磁気抵抗素子１８が形成される。Ｘ方向に配列された各２つの磁気抵抗素子１８の上にビット線ＢＬが形成される。
【００５１】
この比較例では、ＤＬドライバ１０，１４のＮチャネルＭＯＳトランジスタ３２，３３にある程度のサイズ（ゲート幅）が必要となり、ＤＬドライバ１０，１４のレイアウト面積が大きいという問題がある。
【００５２】
その一方、メモリセルＭＣのレイアウト面積は、磁気抵抗素子１８と電極ＥＬとディジット線ＤＬとで決まることが多く、それらの下方のシリコン基板３１の表面には余裕がある。このため、必要以上に大きなサイズのアクセストランジスタ１９が設けられていた。
【００５３】
これに対して本願発明では、ＮチャネルＭＯＳトランジスタ３２をＮチャネルＭＯＳトランジスタ２０と複数のＮチャネルＭＯＳトランジスタ２１に分割し、メモリブロックＭＢ２のアクセストランジスタ１９のサイズを適正化し、空いたスペースに複数のＮチャネルＭＯＳトランジスタ２１を配置した。また、ＮチャネルＭＯＳトランジスタ３３をＮチャネルＭＯＳトランジスタ２２と複数のＮチャネルＭＯＳトランジスタ２３に分割し、メモリブロックＭＢ１のアクセストランジスタ１９のサイズを適正化し、空いたスペースに複数のＮチャネルＭＯＳトランジスタ２３を配置した。
【００５４】
したがって、ＮチャネルＭＯＳトランジスタ２０，２２のサイズは、ＮチャネルＭＯＳトランジスタ３２，３３のサイズよりも十分に小さくなっている。よって、本願発明によれば、ＤＬドライバ１０，１４のレイアウト面積を小さくすることができ、ひいてはＭＲＡＭのレイアウト面積を小さくすることができる。
【００５５】
なお、この実施の形態では、ＤＬドライバ１０をトランジスタ２０と複数のトランジスタ２１で構成したが、複数のトランジスタ２１のみで十分な磁化電流を流すことができる場合はトランジスタ２０を無くしてもよい。同様に、トランジスタ２２を無くしてＤＬドライバ１４を複数のトランジスタ２３のみで構成してもよい。この場合は、トランジスタ２０，２２を配置する領域Ａ１，Ａ２が不要になるので、さらにレイアウト面積を小さくすることができる。
【００５６】
また、ドライバトランジスタ２０〜２３をアクセストランジスタ１９と同じ導電形式のＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）で構成したので、トランジスタ１９〜２３を同じ導電形式のウェル内に配置することができ、トランジスタ１９〜２３の間隔を小さくすることができる。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５８】
【図１】この発明の一実施の形態によるＭＲＡＭの構成を示すブロック図である。
【図２】図１に示したＭＲＡＭの要部を示すブロック図である。
【図３】図２に示したメモリブロックおよびＤＬドライバの一部分の構成を示す回路図である。
【図４】図２に示したメモリブロックおよびＤＬドライバの残りの部分の構成を示す回路図である。
【図５】図２に示したＢＬドライバの構成を示す回路図である。
【図６】図３に示したメモリセルおよびトランジスタのレイアウトを示す図である。
【図７】実施の形態の比較例のメモリブロックおよびＤＬドライバの一部分の構成を示す回路図である。
【図８】図７に示したメモリブロックおよびＤＬドライバの残りの部分の構成を示す回路図である。
【図９】図７に示したメモリセルおよびトランジスタのレイアウトを示す図である。
【符号の説明】
【００５９】
１  メモリアレイ、２  行デコーダ、３  列デコーダ、４  書込回路、５  読出回路、１０，１４  ＤＬドライバ、１１，１２，１５，１６  ＢＬドライバ、１３，１７  ＷＬドライバ、１８  磁気抵抗素子、１９  アクセストランジスタ、２０〜２３，３２，３３  ドライバトランジスタ、２５，２８  インバータ、２６，２９  ＰチャネルＭＯＳトランジスタ、２７，３０  ＮチャネルＭＯＳトランジスタ、３１  シリコン基板、Ａ１，Ａ２  領域、ＡＬ  補助配線、ＢＬ  ビット線、ＣＨ  コンタクトホール、Ｄ  ドレイン、ＤＬ  ディジット線、ＥＬ  電極、ＧＬ  ゲート線、ＭＢ１，ＭＢ２  メモリブロック、ＭＣ  メモリセル、Ｓ  ソース、ＳＬ  ソース線、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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