(57)【要約】【課題】原点基準の入出力特性（入力が０の時に出力も０となる特性）を有するＡ／Ｄ変換装置を提供する。【解決手段】パルス遅延回路１２，１３は、入力されるアナログ電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続した構成を有する。パルス通過段数検出回路２２，２３は、パルス信号がパルス遅延回路１２，１３内の遅延ユニットを通過した段数を検出する。演算出力回路ユニット４１は、パルス遅延回路１３に対して基準電圧を入力したときにパルス通過段数検出回路２３で検出される第１の段数と、パルス遅延回路１２に対して、基準電圧にアナログ入力電圧を加算した電圧を入力したときにパルス通過段数検出回路２２で検出される第２の段数との差に関する情報を演算し、当該演算の結果を、アナログ入力電圧に対応するデジタル値として出力する。【選択図】図１
2010246010.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧をデジタル値に変換するＡ／Ｄ変換装置であって、
入力されるアナログ電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス遅延回路を有するパルス遅延回路ユニットと、
前記パルス信号が前記パルス遅延回路ユニット内の遅延ユニットを通過した段数を検出するパルス通過段数検出回路を有するパルス通過段数検出回路ユニットと、
前記パルス遅延回路ユニットに対して基準電圧を入力したときに前記パルス通過段数検出回路ユニットで検出される第１の段数と、前記パルス遅延回路ユニットに対して、前記基準電圧に前記アナログ入力電圧を加算した電圧を入力したときに前記パルス通過段数検出回路ユニットで検出される第２の段数との差に関する情報を演算し、当該演算の結果を、前記アナログ入力電圧に対応する前記デジタル値として出力する演算出力回路ユニットと、
を有するＡ／Ｄ変換装置。
【請求項２】
前記基準電圧と、前記基準電圧に前記アナログ入力電圧を加算した電圧とが同一の前記パルス遅延回路に順に入力されることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記アナログ入力電圧の電圧レベルを前記基準電圧のレベルだけシフトさせたレベルシフト電圧を出力するレベルシフト回路を更に有し、
前記パルス遅延回路ユニットは、
前記基準電圧の大きさに応じた遅延時間で第１のパルス信号を遅延させる第１の遅延ユニットを複数段接続した第１のパルス遅延回路と、
前記レベルシフト電圧の大きさに応じた遅延時間で第２のパルス信号を遅延させる第２の遅延ユニットを複数段接続した第２のパルス遅延回路と、
を有し、
前記パルス通過段数検出回路ユニットは、
前記第１のパルス信号が前記第１の遅延ユニットを通過した前記第１の段数を検出する第１のパルス通過段数検出回路と、
前記第２のパルス信号が前記第２の遅延ユニットを通過した前記第２の段数を検出する第２のパルス通過段数検出回路と、
を有する、
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力電圧の大きさに応じた遅延時間でパルス信号を遅延させるパルス遅延回路を用いてアナログ入力電圧をデジタル値に変換するＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
従来、簡単な構成で高分解能のデジタル値が得られるＡ／Ｄ変換装置として、図７に示すものが知られている（特許文献１参照）。図７に示すＡ／Ｄ変換装置３００において、パルス遅延回路１１は、それぞれが各種ゲート回路からなる複数の遅延ユニット（ＮＡＮＤ１，ＢＵＦ１，・・・，ＢＵＦ１５）をリング状に接続した構成を有している。各遅延ユニットの電源電圧として、Ａ／Ｄ変換の対象となるアナログ入力電圧Ｖｉｎが供給される。
【０００３】
このパルス遅延回路１１にサンプリングパルス（ＳＰ）が入力されると、ＳＰは、電源電圧に応じた遅延時間をかけて各遅延ユニットを順次通過し、パルス遅延回路１１内を周回する。ＳＰが通過した遅延ユニットの段数は、各遅延ユニットの遅延時間、すなわち、電源電圧として供給されたアナログ入力電圧Ｖｉｎによって決まる。パルス通過段数検出回路２１は、この通過段数（および周回数）を検出する。
【０００４】
演算出力回路ユニット３１は、ＳＰの入力が開始してからサンプリング時間が経過した後にラッチパルス（ＬＰ）が入力されるタイミングで、パルス通過段数検出回路２１による通過段数の検出結果を取り込む。さらに、演算出力回路ユニット３１は、その通過段数をエンコードした値を、Ａ／Ｄ変換後のデジタル値（ｏｕｔ）として出力する。
【０００５】
上記のＡ／Ｄ変換装置３００では、遅延ユニットの遅延時間と電源電圧の関係が一次関数で表せない。このため、図８に示すように、アナログ入力電圧Ｖｉｎと、そのＡ／Ｄ変換の結果であるデジタル値（ｏｕｔ）との関係を示す入出力特性が曲線（図８の曲線Ｌ１０）になる。
【０００６】
これに対して、入出力特性を理想的な直線に近づける方法が特許文献２に開示されている。特許文献２に開示される方法では、アナログ入力電圧のとりうる電圧範囲が複数の領域に分割され、それらの領域毎に入出力特性が直線で近似される。図８では、アナログ入力電圧Ｖｉｎが所定の入力電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）にあり、その入力電圧範囲が２つの領域に分割される。
【０００７】
さらに、特許文献２に開示される方法では、各領域の近似直線上の座標点を理想特性（図８の直線Ｌ１１）上の点に変換する変換式を用いて、Ａ／Ｄ変換後のデジタル値が補正される。このように補正されたＡ／Ｄ変換装置の入出力特性（Ｖｉｎとｏｕｔの関係）は、アナログ入力電圧Ｖｉｎが所定の入力電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）にある場合において、図９の直線Ｌ１２が示すように線形となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２５９９０７号公報
【特許文献２】特開２００４−２７４１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図９の破線Ｌ１３が示すように、入出力特性の直線部をＶｉｎ＝０［Ｖ］の位置まで伸ばしても、出力ｏｕｔは０［段］にならず、切片ｂが残ってしまう。つまり、Ｖｉｎとｏｕｔの関係は、比例ではなく一次関数で表される関係となる。このため、上記のＡ／Ｄ変換装置では、Ａ／Ｄ変換の結果をそのまま演算に用いると、切片ｂが誤差要因となることがある。
【００１０】
例えば、入出力特性がｏｕｔ＝Ｖｉｎ×ａ＋ｂという一次関数で表される場合に、Ｖｉｎが２［Ｖ］の時の出力ｏｕｔ２と、Ｖｉｎが１［Ｖ］の時の出力ｏｕｔ１との比を演算すると、以下の（１）式となる。
ｏｕｔ２／ｏｕｔ１＝（２ａ＋ｂ）／（ａ＋ｂ）≠２  ・・・（１）
すなわち、Ａ／Ｄ変換前の比（＝２）と、Ａ／Ｄ変換後の比が一致しなくなる。また、切片ｂは、温度等の環境要因によって大きく変動することから、精度劣化の原因にもなっている。
【００１１】
本発明は、上述した課題に鑑みてなされたものであって、原点基準の入出力特性（入力が０の時に出力も０となる特性）を有するＡ／Ｄ変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記の課題を解決するためになされたもので、アナログ入力電圧をデジタル値に変換するＡ／Ｄ変換装置であって、入力されるアナログ電圧の大きさに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続したパルス遅延回路を有するパルス遅延回路ユニットと、前記パルス信号が前記パルス遅延回路ユニット内の遅延ユニットを通過した段数を検出するパルス通過段数検出回路を有するパルス通過段数検出回路ユニットと、前記パルス遅延回路ユニットに対して基準電圧を入力したときに前記パルス通過段数検出回路ユニットで検出される第１の段数と、前記パルス遅延回路ユニットに対して、前記基準電圧に前記アナログ入力電圧を加算した電圧を入力したときに前記パルス通過段数検出回路ユニットで検出される第２の段数との差に関する情報を演算し、当該演算の結果を、前記アナログ入力電圧に対応する前記デジタル値として出力する演算出力回路ユニットと、を有するＡ／Ｄ変換装置である。
【００１３】
また、本発明のＡ／Ｄ変換装置は、前記基準電圧と、前記基準電圧に前記アナログ入力電圧を加算した電圧とが同一の前記パルス遅延回路に順に入力されることを特徴とする。
【００１４】
また、本発明のＡ／Ｄ変換装置は、前記アナログ入力電圧の電圧レベルを前記基準電圧のレベルだけシフトさせたレベルシフト電圧を出力するレベルシフト回路を更に有し、前記パルス遅延回路ユニットは、前記基準電圧の大きさに応じた遅延時間で第１のパルス信号を遅延させる第１の遅延ユニットを複数段接続した第１のパルス遅延回路と、前記レベルシフト電圧の大きさに応じた遅延時間で第２のパルス信号を遅延させる第２の遅延ユニットを複数段接続した第２のパルス遅延回路と、を有し、前記パルス通過段数検出回路ユニットは、前記第１のパルス信号が前記第１の遅延ユニットを通過した前記第１の段数を検出する第１のパルス通過段数検出回路と、前記第２のパルス信号が前記第２の遅延ユニットを通過した前記第２の段数を検出する第２のパルス通過段数検出回路と、を有することを特徴とする。
【発明の効果】
【００１５】
本発明のＡ／Ｄ変換装置は、パルス遅延回路ユニットに基準電圧を入力したときの第１の段数と、パルス遅延回路ユニットに対して、基準電圧にアナログ入力電圧を加算した電圧を入力したときの第２の段数との差に関する情報を演算し、当該演算の結果を、アナログ入力電圧に対応するデジタル値として出力する。アナログ入力電圧が０のときに第１の段数と第２の段数の差は０になるので、本発明のＡ／Ｄ変換装置によれば、入出力特性を原点基準とすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態によるＡ／Ｄ変換装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態によるＡ／Ｄ変換装置の入出力特性を示す参考図である。
【図３】本発明第１の実施形態によるＡ／Ｄ変換装置の入出力特性を示す参考図である。
【図４】本発明の第２の実施形態によるＡ／Ｄ変換装置の構成を示すブロック図である。
【図５】本発明の第２の実施形態によるＡ／Ｄ変換装置の処理手順を示すフローチャートである。
【図６】本発明の第２の実施形態によるＡ／Ｄ変換装置の処理手順を示すフローチャートである。
【図７】従来のＡ／Ｄ変換装置の構成を示すブロック図である。
【図８】従来のＡ／Ｄ変換装置の入出力特性を示す参考図である。
【図９】従来のＡ／Ｄ変換装置の入出力特性を示す参考図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照し、本発明の実施形態を説明する。
【００１８】
＜第１の実施形態＞
まず、本発明の第１の実施形態を説明する。図１は、本実施形態によるＡ／Ｄ変換装置の構成を示している。図１において、Ａ／Ｄ変換装置１００は、パルス遅延回路ユニット１と、パルス通過段数検出回路ユニット２と、演算出力回路ユニット４１と、レベルシフト回路５１から構成される。
【００１９】
パルス遅延回路ユニット１は、パルス遅延回路１２とパルス遅延回路１３から構成される。パルス遅延回路１２は、Ｖｉｎ（アナログ入力電圧）＋Ｖｒｅｆ（基準電圧）の大きさに応じた遅延時間でサンプリングパルス（ＳＰ）を遅延させる遅延ユニットを複数段接続した構成を有する。パルス遅延回路１３は、Ｖｒｅｆの大きさに応じた遅延時間でＳＰを遅延させる遅延ユニットを複数段接続した構成を有する。
【００２０】
パルス通過段数検出回路ユニット２は、パルス通過段数検出回路２２とパルス通過段数検出回路２３から構成される。パルス通過段数検出回路２２は、ＳＰがパルス遅延回路１２内の遅延ユニットを通過した段数を検出する。パルス通過段数検出回路２３は、ＳＰがパルス遅延回路１３内の遅延ユニットを通過した段数を検出する。
【００２１】
演算出力回路ユニット４１は、ラッチパルス（ＬＰ）に基づいて、パルス通過段数検出回路２２とパルス通過段数検出回路２３の出力信号をラッチし、各出力信号を演算して、Ｖｉｎに対応するデジタル値（ｏｕｔ）を出力する。レベルシフト回路５１は、Ｖｒｅｆと、ＶｉｎおよびＶｒｅｆを加算した電圧（Ｖｉｎ＋Ｖｒｅｆ）とを出力する。
【００２２】
以下、パルス遅延回路１２の詳細な構成を説明する。パルス遅延回路１２は、電源電圧に応じた遅延量を入力信号に与える１６段の遅延ユニットがリング状に接続された構成を有し、この構成によりＳＰを周回させるリングディレイライン（ＲＤＬ）である。初段の遅延ユニットＮＡＮＤは２つの入力端子を有し、一方の入力端子にＳＰが入力され、もう一方の入力端子に１６段目の遅延ユニットＢＵＦ１５の出力が入力される。遅延ユニットＮＡＮＤは、パルス遅延回路１２が動作している時は常に１６段目の遅延ユニットＢＵＦ１５の出力の論理を反転する。
【００２３】
また、２段目の遅延ユニットＢＵＦ１から１６段目の遅延ユニットＢＵＦ１５までの各遅延ユニットは、入力端子に入力された値を出力端子に出力するゲート回路（例えば、ＮＯＴゲートを２段接続したバッファ回路）である。各遅延ユニット（ＮＡＮＤ１，ＢＵＦ１，・・・，ＢＵＦ１５）には、Ｖｉｎ＋Ｖｒｅｆが電源電圧として印加される。各遅延ユニットは、それぞれ前段の遅延ユニットから入力されたＳＰを、電源電圧（Ｖｉｎ＋Ｖｒｅｆ）の電圧レベルに応じた遅延時間だけ遅延させて次段の遅延ユニットに出力する。リング状に接続された各遅延ユニットが同様に動作し、ＳＰが前段から後段の遅延ユニットへ順次伝達されることにより、ＳＰがパルス遅延回路１２内を周回する。
【００２４】
ＳＰがパルス遅延回路１２内を周回する過程を具体的に説明すると次の通りである。初段の遅延ユニットＮＡＮＤの一方の入力端子にＳＰが入力されていない時（ＳＰが“Ｌ”レベルの時）、遅延ユニットＮＡＮＤの出力端子のレベルは、もう一方の入力端子の入力によらず、“Ｈ”レベルになる。２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子のレベルも、“Ｈ”レベルになる。
【００２５】
続いて、初段の遅延ユニットＮＡＮＤの一方の入力端子にＳＰが入力される（ＳＰが“Ｈ”レベルになる）。遅延ユニットＮＡＮＤのもう一方の入力端子のレベルは、最終段の遅延ユニットＢＵＦ１５から出力されたＳＰにより“Ｈ”レベルとなっているため、遅延ユニットＮＡＮＤの出力端子のレベルは、電源電圧（Ｖｉｎ＋Ｖｒｅｆ）の電圧レベルに応じた遅延時間をかけて“Ｌ”レベルに切り替わる。２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子のレベルも、電源電圧（Ｖｉｎ＋Ｖｒｅｆ）の電圧レベルに応じた遅延時間をかけて順次“Ｌ”レベルに切り替わる。
【００２６】
最終段の遅延ユニットＢＵＦ１５の出力端子のレベルが“Ｌ”レベルに切り替わると、初段の遅延ユニットＮＡＮＤの出力端子のレベルは、電源電圧（Ｖｉｎ＋Ｖｒｅｆ）の電圧レベルに応じた遅延時間をかけて“Ｈ”レベルに切り替わる。２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子のレベルも、電源電圧（Ｖｉｎ＋Ｖｒｅｆ）の電圧レベルに応じた遅延時間をかけて順次“Ｈ”レベルに切り替わる。
【００２７】
最終段の遅延ユニットＢＵＦ１５の出力端子のレベルが“Ｈ”レベルに切り替わると、次の周回では初段の遅延ユニットＮＡＮＤから順に出力端子のレベルが“Ｌ”レベルに切り替わる。以降、ＳＰが入力されている間、最終段の遅延ユニットＢＵＦ１５の出力端子のレベルが切り替わるごとに初段の遅延ユニットＮＡＮＤから順次出力端子のレベルが逆のレベルに切り替わるという動作が繰り返し行われる。この結果、ＳＰがパルス遅延回路１２内を周回し続ける。  
【００２８】
各遅延ユニットの入力端子のレベルが切り替わってから出力端子のレベルが切り替わるまでに要する時間は、各遅延ユニットの電源電圧であるＶｉｎ＋Ｖｒｅｆに応じた遅延時間となる。このため、ある所定の時間内にＳＰが通過する遅延ユニットの段数は、アナログ電圧(Ｖｉｎ＋Ｖｒｅｆ）に依存することとなる。
【００２９】
パルス通過段数検出回路２２は、ＳＰがパルス遅延回路１２内の遅延ユニットを通過した段数を検出する回路である。パルス通過段数検出回路２２には、パルス遅延回路１２内の各遅延ユニットの出力信号が入力される。
【００３０】
パルス通過段数検出回路２２は、パルス遅延回路１２内の１６段目の遅延ユニットＢＵＦ１５の出力端子のレベルが“Ｈ”レベルから“Ｌ”レベル、または“Ｌ”レベルから“Ｈ”レベルに切り替わる回数をカウンタがカウントした結果を８ビットのカウント値として出力する。また、パルス通過段数検出回路２２は、パルス遅延回路１２の１６段の各遅延ユニットの出力端子のレベルがそれぞれ“Ｈ”レベルまたは“Ｌ”レベルとなっている状態を表す１６ビットのデータを出力する。  
【００３１】
パルス通過段数検出回路２２から出力される上記の８ビットのカウント値と１６ビットのデータは、ＳＰがパルス遅延回路１２内を何周周回して何段目の遅延ユニットまで進んだかを示している。例えば、上記カウント値が４回であり、５段目の遅延ユニットＢＵＦ４の出力が“Ｌ”レベル、６段目の遅延ユニットＢＵＦ５の出力が“Ｈ”レベルであった場合、ＳＰが遅延ユニットを通過した段数は、１６段×４回＋５段＝６９段となる。
【００３２】
以上のように、パルス通過段数検出回路２２は、アナログ電圧（Ｖｉｎ＋Ｖｒｅｆ）が電源電圧として印加された遅延ユニットで構成されたパルス遅延回路１２をＳＰが通過した段数を８ビット＋１６ビットのデジタル信号で出力する。
【００３３】
なお、パルス遅延回路１３、パルス通過段数検出回路２３の構成はそれぞれ、上記のパルス遅延回路１２、パルス通過段数検出回路２２の構成と同じである。パルス通過段数検出回路２３は、アナログ電圧（Ｖｒｅｆ）が電源電圧として印加された遅延ユニットで構成されたパルス遅延回路１３をＳＰが通過した段数を８ビット＋１６ビットのデジタル信号で出力する。
【００３４】
次に、Ａ／Ｄ変換装置１００の処理手順について説明する。まず、レベルシフト回路５１にＶｉｎが入力され、レベルシフト回路５１からＶｉｎ＋ＶｒｅｆとＶｒｅｆが出力される。Ｖｒｅｆは、変動が少ない電圧であればよく、特定の電圧である必要は無い（詳細な電圧値まで把握できなくてもよく、任意の電圧値でよい）。しかし、パルス遅延回路の入出力特性が線形となるような入力電圧範囲内の最小電圧（図９におけるＶｍｉｎ）付近の電圧をＶｒｅｆとすることが本発明の効果を得るのに最適であると本願の発明者は考えている。
【００３５】
続いて、パルス遅延回路１２とパルス遅延回路１３へ同時にＳＰが入力される（ＳＰのレベルが“Ｌ”レベルから“Ｈ”レベルに切り替わる）。ＳＰは、パルス遅延回路１２とパルス遅延回路１３内を、それぞれ異なる遅延時間（パルス遅延回路１２内はＶｉｎ＋Ｖｒｅｆに基づく遅延時間、パルス遅延回路１３内はＶｒｅｆに基づく遅延時間）で周回する。パルス通過段数検出回路２２とパルス通過段数検出回路２３は、ＳＰがそれぞれの遅延ユニットを通過する段数を検出する。
【００３６】
続いて、ＳＰが入力されてから一定時間（サンプリング時間）が経過した後に出力演算回路ユニット４１にＬＰが入力される（ＬＰのレベルが“Ｌ”レベルから“Ｈ”レベルに切り替わる）。出力演算回路ユニット４１は、ＬＰが入力されるタイミングで、パルス通過段数検出回路２２とパルス通過段数検出回路２３が検出した段数（カウント値と各遅延ユニットの出力値）をラッチし、その段数の差を１２ｂｉｔにエンコードして最終的なＡ／Ｄ変換結果（ｏｕｔ）として出力する。
【００３７】
例えば、パルス通過段数検出回路２２の出力（ｏｕｔ＿Ｖｉｎ）が１０００段（１〜１６段の各遅延ユニットの出力値＝“００００００００１１１１１１１１”，カウント値＝“００１１１１１０”）になり、パルス通過段数検出回路２３の出力（ｏｕｔ＿Ｖｒｅｆ）が１００段（１〜１６段の各遅延ユニットの出力値＝“００００１１１１１１１１１１１１”，カウント値＝“０００００１１０”)になった場合、出力ｏｕｔは（２）式のようになる。
ｏｕｔ＝ｏｕｔ＿Ｖｉｎ−ｏｕｔ＿Ｖｒｅｆ＝９００段（１０進数)=“００１１１００００００１”（２進数）  ・・・（２）
すなわち、出力演算回路ユニット４１は、１２ｂｉｔのデジタル信号“００１１１００００００１”を出力する。
【００３８】
次に、本実施形態によるＡ／Ｄ変換装置１００の入出力特性について説明する。図２はＡ／Ｄ変換装置１００の入出力特性を示している。図３は、Ａ／Ｄ変換装置１００の入出力特性が直線となるようにＡ／Ｄ変換結果を補正した場合の入出力特性を示している。図２、図３は、前述した従来のＡ／Ｄ変換装置３００（図７）の入出力特性を示した図８、図９にそれぞれ対応している。
【００３９】
Ｖｉｎが０の時、パルス遅延回路１２内の各遅延ユニットに印加される電源電圧（Ｖｉｎ＋Ｖｒｅｆ）と、パルス遅延回路１３内の各遅延ユニットに印加される電源電圧（Ｖｒｅｆ）とが等しくなる。このため、パルス通過段数検出回路２２とパルス通過段数検出回路２３が検出する段数が等しくなり、各段数の差であるＡ／Ｄ変換結果（ｏｕｔ）は０となる。したがって、図２に示すように、入出力特性（曲線Ｌ１）は原点基準（入力が０の時に出力も０）となる。
【００４０】
入出力特性が直線となるようにＡ／Ｄ変換結果を補正すると、図３に示すように、入力信号（アナログ入力電圧Ｖｉｎ）と出力信号（ｏｕｔ）の関係は比例関係となる。なお、補正による効果の差が分かるように、図２には、図３に示した入出力特性に対応する直線Ｌ２が図示されている。
【００４１】
上述したように、本実施形態によれば、Ａ／Ｄ変換装置の入出力特性を原点基準とすることができ、Ａ／Ｄ変換結果を直接演算に用いても切片が誤差要因にならないため、演算精度を向上することができる。
【００４２】
また、本実施形態によれば、以下の効果も得られる。入出力特性が直線となるようにＡ／Ｄ変換結果を補正するために、従来のＡ／Ｄ変換装置３００（図７）においてｎ点で直線近似する場合、ｎ点のサンプリングが必要になる。例えば、３点で直線近似する場合には、図８に示すように、Ｖｉｎ＝Ｖｍｉｎ，Ｖｍａｘ，（Ｖｍｉｎ＋Ｖｍａｘ）／２の３点のサンプリングが必要になる。
【００４３】
これに対して、本実施形態によれば、ｎ点のうちの１点を原点とすることができるため、ｎ−1点のサンプリングを行えば、ｎ点のサンプリングを行う場合と同等の補正が可能となる。例えば、３点で直線近似する場合には、図２に示すように、Ｖｉｎ＝Ｖｍａｘ，Ｖｍａｘ／２の２点のサンプリングを行えば、補正が可能となる。したがって、サンプリング数が減るため、補正時間を短縮することができる。
【００４４】
また、サンプリング数の減少に伴い、補正時に現れる補正誤差を低減することができる。例えば、補正を行うためにＶｉｎ＝Ｖｍｉｎの条件でサンプリングを行う場合、実際の電圧がＶｉｎ＝Ｖｍｉｎ＋Δαであれば、Δα分は補正誤差の要因となり、当然ながら、サンプリング数が多い程、この補正誤差の影響は大きくなる。しかし、本実施形態によれば、サンプリング数が従来よりも少なくなるため、補正誤差の影響を抑えることができる。
【００４５】
＜第２の実施形態＞
次に、本発明の第２の実施形態を説明する。図４は、本実施形態によるＡ／Ｄ変換装置の構成を示している。図４において、Ａ／Ｄ変換装置２００は、パルス遅延回路ユニット１と、パルス通過段数検出回路ユニット２と、演算出力回路ユニット４２と、レベルシフト回路５２から構成される。
【００４６】
パルス遅延回路ユニット１は、パルス遅延回路１４から構成される。パルス遅延回路１４は、レベルシフト回路５２の出力電圧の大きさに応じた遅延時間でサンプリングパルス（ＳＰ）を遅延させる遅延ユニットを複数段接続した構成を有する。パルス通過段数検出回路ユニット２は、パルス通過段数検出回路２４から構成される。パルス通過段数検出回路２４は、ＳＰがパルス遅延回路１４内の遅延ユニットを通過した段数を検出する。
【００４７】
演算出力回路ユニット４２は、ラッチパルス（ＬＰ）に基づいて、パルス通過段数検出回路２４の出力信号をラッチし、出力信号を演算して出力する。レベルシフト回路５２は、Ｖｒｅｆと、ＶｉｎおよびＶｒｅｆを加算した電圧（Ｖｉｎ＋Ｖｒｅｆ）とを切り替えて出力する。本実施形態では、ＶｒｅｆとＶｉｎ＋Ｖｒｅｆが同一のパルス遅延回路１４に順に入力され、各電圧に応じたＡ／Ｄ変換が順に行われる。
【００４８】
なお、パルス遅延回路１４、パルス通過段数検出回路２４の構成はそれぞれ、第１の実施形態に係るパルス遅延回路１２、パルス通過段数検出回路２２の構成と同じである。また、パルス通過段数検出回路２４は、レベルシフト回路５２の出力電圧が電源電圧として印加された遅延ユニットで構成されたパルス遅延回路１４をＳＰが通過した段数を、８ビット＋１６ビットのデジタル信号で出力する。
【００４９】
次に、Ａ／Ｄ変換装置２００の処理手順について、図５を用いて説明する。まず、レベルシフト回路５２の出力電圧がＶｒｅｆに切り替わる（ステップＳ１）。
【００５０】
続いて、パルス遅延回路１４にＳＰが入力される（ＳＰのレベルが“Ｌ”レベルから“Ｈ”に切り替わる）と、ＳＰは、Ｖｒｅｆに基づく遅延時間でパルス遅延回路１４内の遅延ユニットを周回する。パルス通過段数検出回路２４は、ＳＰが遅延ユニットを通過する段数を検出する。ＳＰの入力から一定時間（サンプリング時間）が経過した後、出力演算回路ユニット４２にＬＰが入力される（ＬＰのレベルが“Ｌ”レベルから“Ｈ”レベルに切り替わる）。出力演算回路ユニット４２は、ＬＰが入力されるタイミングで、パルス通過段数検出回路２４が検出した段数（ｏｕｔ＿Ｖｒｅｆ）をラッチし、これを記憶する（ステップＳ２）。
【００５１】
続いて、レベルシフト回路５２の出力電圧がＶｉｎ＋Ｖｒｅｆに切り替わる（ステップＳ３）。この直後、パルス遅延回路１４に再度ＳＰが入力され、出力演算回路ユニット４２は、ステップＳ２と同様に、再度ＬＰが入力されるタイミングで、ＳＰが遅延ユニットを通過する段数（ｏｕｔ＿Ｖｉｎ）をラッチする（ステップＳ４）。
【００５２】
続いて、出力演算回路ユニット４２は、ステップＳ４で記憶したｏｕｔ＿Ｖｉｎから、ステップＳ２で検出したｏｕｔ＿Ｖｉｎを減算し、１２ｂｉｔにエンコードして、最終的なＡ／Ｄ変換結果（ｏｕｔ）として出力する（ステップＳ５）。
【００５３】
なお、本実施形態において、連続でＡ／Ｄ変換の処理を行う場合には、図６に示すように、ｏｕｔ＿Ｖｒｅｆの検出（ステップＳ１，Ｓ２）を一度だけ行い、ｏｕｔ＿Ｖｉｎの検出動作（ステップＳ３〜Ｓ７）のみを繰り返してもよい。これにより、連続したＡ／Ｄ変換の処理速度の向上を図るとともに、消費電流の低減を図ることができる。
【００５４】
本実施形態によるＡ／Ｄ変換装置２００の入出力特性も、第１の実施形態と同様であり、原点基準（入力が０の時に出力も０）となる。したがって、本実施形態によれば、Ａ／Ｄ変換装置の入出力特性を原点基準とすることができ、第１の実施形態と同様の効果を得ることができる。
【００５５】
さらに、本実施形態においては、Ｖｒｅｆに基づくサンプリングと、Ｖｉｎ＋Ｖｒｅｆに基づくサンプリングとを同一のパルス遅延回路により行うため、Ａ／Ｄ変換結果の誤差を低減することができる。例えば、図１に示すＡ／Ｄ変換装置１００において、パルス遅延回路１２とパルス遅延回路１３の特性が異なり、同じアナログ電圧を加えた時の遅延時間が異なっていると、それらの特性の差は誤差となって現れる。しかし、本実施形態によれば、２回のサンプリングで共通のパルス遅延回路を用いるため、この特性差による誤差は生じない。また、２回のサンプリングに用いるパルス遅延回路とパルス通過段数検出回路を共通化したことで、回路規模を縮小することができる。
【００５６】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００５７】
１・・・パルス遅延回路ユニット、２・・・パルス通過段数検出回路ユニット、１１，１２，１３，１４・・・パルス遅延回路、２１，２２，２３，２４・・・パルス通過段数検出回路、３１，４１，４２・・・演算出力回路ユニット、５１，５２・・・レベルシフト回路、１００，２００，３００・・・Ａ／Ｄ変換装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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