(57)【要約】【課題】接続する素子の駆動電圧によってトランジスタのドレイン電圧が決定される。トランジスタの小型化にともないドレイン領域に集中する電界強度が高まり、ホットキャリアが生成し易くなる。ドレイン領域に電界が集中し難いトランジスタを提供することを課題の一とする。また、トランジスタを有する表示装置を提供することを課題の一とする。【解決手段】高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくすことにより、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制し、加えて第１配線層および第２配線層より高抵抗の第１電極層および第２電極層をドレイン電極層として用いてトランジスタを構成する。【選択図】図１
2010258423.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極層と、
前記ゲート電極層上にゲート絶縁膜と、
前記ゲート絶縁膜上に前記ゲート電極層と端部が重畳する第１電極層及び第２電極層と、
前記ゲート絶縁膜上に前記ゲート電極層の開口部と重畳する第１配線層および第２配線層と、
前記ゲート電極層と重畳する領域に酸化物半導体層を有し、
前記第１配線層と前記第１電極層が電気的に接続し、
前記第２配線層と前記第２電極層が電気的に接続し、
前記第１配線層の端部から前記ゲート電極層と重なる方向へ前記第１電極層が延在し、
前記第２配線層の端部から前記ゲート電極層と重なる方向へ前記第２電極層が延在し、
前記第１電極層及び前記第２電極層の側面及び上面に前記酸化物半導体層が電気的に接続し、
前記ゲート絶縁膜の上面に前記酸化物半導体層が接し、
前記第１電極層及び前記第２電極層の導電率が前記酸化物半導体層の導電率以上であって、前記第１配線層及び前記第２配線層の導電率以下である半導体装置。
【請求項２】
第１電極層及び第２電極層と、
前記第１電極層と電気的に接続する第１配線層と、
前記第２電極層と電気的に接続する第２配線層と、
前記第１電極層及び前記第２電極層上に酸化物半導体層と、
前記酸化物半導体層上にゲート絶縁膜と、
前記ゲート絶縁膜上に前記第１電極層及び前記第２電極層の端部に重畳するゲート電極層を有し、
前記ゲート電極層の開口部に前記第１配線層及び第２配線層があり、
前記第１電極層及び前記第２電極層の側面及び上面に前記酸化物半導体層が電気的に接続し、
前記第１電極層及び前記第２電極層の導電率が前記酸化物半導体層の導電率以上であって、前記第１配線層及び前記第２配線層の導電率以下である半導体装置。
【請求項３】
前記第１電極層及び前記第２電極層の導電率が、１×１０−４  Ｓ／ｃｍ以上１×１０２  Ｓ／ｃｍ以下である請求項１乃至請求項２記載の半導体装置。
【請求項４】
前記ゲート電極層に前記第１電極層が重畳する長さ（ｖ１）及び、前記ゲート電極層に前記第２電極層が重畳する長さ（ｖ２）が０．２μｍ以上５μｍ以下である請求項１乃至請求項２記載の半導体装置。
【請求項５】
前記酸化物半導体層の厚みは５ｎｍ以上２００ｎｍ以下であり、前記第１電極層および、前記第２電極層の厚みが５ｎｍ以上２００ｎｍ以下である請求項１乃至請求項２記載の半導体装置。
【請求項６】
前記第１配線層の端部は前記ゲート絶縁膜と前記第１電極層を介して前記ゲート電極層の一方の端部の上にあり、前記第２配線層の端部が前記ゲート絶縁膜と前記第２電極層を介して前記ゲート電極層の他方の端部の上にある請求項１記載の半導体装置。
【請求項７】
前記ゲート電極層の一方の端部は前記酸化物半導体層と前記ゲート絶縁膜を介して前記第１配線層の端部の上にあり、
前記ゲート電極層の他方の端部は前記酸化物半導体層と前記ゲート絶縁膜を介して前記第２配線層の端部の上にある請求項２記載の半導体装置。
【請求項８】
基板上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記ゲート電極層と端部が重畳する第１電極層及び第２電極層を形成し、
前記第１電極層と電気的に接続する第１配線層と、前記第２電極層と電気的に接続する第２配線層を前記ゲート電極層の開口部に重畳して形成し、
前記ゲート電極層と重畳する領域に酸化物半導体層を形成する、
前記第１配線層の端部から前記ゲート電極層と重なる方向へ前記第１電極層が延在し、
前記第２配線層の端部から前記ゲート電極層と重なる方向へ前記第２電極層が延在し、
前記第１電極層及び前記第２電極層の側面及び上面に前記酸化物半導体層が電気的に接続し、
前記ゲート絶縁膜の上面に前記酸化物半導体層が接し、
前記第１電極層及び前記第２電極層の導電率が前記酸化物半導体層の導電率以上であって、前記第１配線層及び前記第２配線層の導電率以下である半導体装置の作成方法。
【請求項９】
基板上に第１電極層及び第２電極層を形成し、
前記第１電極層と電気的に接続する第１配線層と、
前記第２電極層と電気的に接続する第２配線層を形成し、
前記第１電極層及び前記第２電極層上に酸化物半導体層を形成し、
前記酸化物半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記第１電極層及び前記第２電極層の端部に重畳するゲート電極層を形成する、
前記第１配線層及び第２配線層の開口部に前記ゲート電極層を有し、
前記第１電極層及び前記第２電極層の側面及び上面に前記酸化物半導体層が電気的に接続し、
前記第１電極層及び前記第２電極層の導電率が前記酸化物半導体層の導電率以上であって、前記第１配線層及び前記第２配線層の導電率以下である半導体装置の作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を用いた半導体装置と、半導体装置の作製方法に関する。
【背景技術】
【０００２】
金属酸化物は多様に存在しさまざまな用途に用いられている。
【０００３】
酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。
【０００４】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１乃至４、非特許文献１）。
【０００５】
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎを有する多元系酸化物半導体として知られている（非特許文献２乃至４）。
【０００６】
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体を薄膜トランジスタのチャネル層として適用できることが確認されている（特許文献５、非特許文献５及び６）。
【０００７】
従来、アクティブマトリクス型液晶ディスプレイの各画素に設けられる薄膜トランジスタ（ＴＦＴ）には、アモルファスシリコンや多結晶シリコンが用いられてきたが、これらシリコン材料に代わって、上記のような金属酸化物半導体を用いて薄膜トランジスタを作製する技術が注目されている。例えば、金属酸化物半導体として酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチング素子などに用いる技術が特許文献６乃至特許文献９で開示されている。また、シリコン以外の１４族元素からなる半導体や、上述の酸化物半導体以外の化合物半導体も、トランジスタのチャネル層として適用できることが知られている。
【０００８】
また、酸化物半導体膜はスパッタリング法などによって３００℃以下の温度で膜形成が可能であり、酸化物半導体にチャネル形成領域を設ける薄膜トランジスタを大型基板の広い範囲に形成することは容易である。従って、アクティブマトリクス型の表示装置への応用が期待されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭６０−１９８８６１号公報
【特許文献２】特開平８−２６４７９４号公報
【特許文献３】特表平１１−５０５３７７号公報
【特許文献４】特開２０００−１５０９００号公報
【特許文献５】特開２００４−１０３９５７号公報
【特許文献６】特開２００７−１２３８６１号公報
【特許文献７】特開２００７−９６０５５号公報
【特許文献８】特開２００７−８１３６２号公報
【特許文献９】特開２００７−１２３７００号公報
【非特許文献】
【００１０】
【非特許文献１】Ｍ．  Ｗ．  Ｐｒｉｎｓ，  Ｋ．  Ｏ．  Ｇｒｏｓｓｅ−Ｈｏｌｚ，  Ｇ．  Ｍｕｌｌｅｒ，  Ｊ．  Ｆ．  Ｍ．  Ｃｉｌｌｅｓｓｅｎ，  Ｊ．  Ｂ．  Ｇｉｅｓｂｅｒｓ，  Ｒ．  Ｐ．  Ｗｅｅｎｉｎｇ，  ａｎｄ  Ｒ．  Ｍ．  Ｗｏｌｆ、「Ａ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｔｒａｎｓｐａｒｅｎｔ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ」、  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．，  １７  Ｊｕｎｅ  １９９６，  Ｖｏｌ．６８，  ｐ．３６５０−３６５２
【非特許文献２】Ｍ．  Ｎａｋａｍｕｒａ，  Ｎ．  Ｋｉｍｉｚｕｋａ，  ａｎｄ  Ｔ．  Ｍｏｈｒｉ、「Ｔｈｅ  Ｐｈａｓｅ  Ｒｅｌａｔｉｏｎｓ  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ  Ｓｙｓｔｅｍ  ａｔ  １３５０℃」、Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．，  １９９１，  Ｖｏｌ．９３，  ｐ．２９８−３１５
【非特許文献３】Ｎ．  Ｋｉｍｉｚｕｋａ，  Ｍ．  Ｉｓｏｂｅ，  ａｎｄ  Ｍ．  Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ  ａｎｄ  Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ  Ｄａｔａ  ｏｆ  Ｈｏｍｏｌｏｇｏｕｓ  Ｃｏｍｐｏｕｎｄｓ，  Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４，  ａｎｄ  ５），  ＩｎＧａＯ３（ＺｎＯ）３，  ａｎｄ  Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９，  ａｎｄ  １６）  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ  Ｓｙｓｔｅｍ」、  Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．，  １９９５，  Ｖｏｌ．１１６，  ｐ．１７０−１７８
【非特許文献４】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７
【非特許文献５】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ｋ．  Ｕｅｄａ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ  ｆａｂｒｉｃａｔｅｄ  ｉｎ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ  ｔｒａｎｓｐａｒｅｎｔ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ，  ２００３，  Ｖｏｌ．３００，  ｐ．１２６９−１２７２
【非特許文献６】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ａ．  Ｔａｋａｇｉ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ  ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｔｒａｎｓｐａｒｅｎｔ  ｆｌｅｘｉｂｌｅ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ｕｓｉｎｇ  ａｍｏｒｐｈｏｕｓ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」，  ＮＡＴＵＲＥ，  ２００４，  Ｖｏｌ．４３２，  ｐ．４８８−４９２
【発明の概要】
【発明が解決しようとする課題】
【００１１】
液晶表示素子や発光素子を接続するトランジスタのドレイン電圧は、素子の駆動電圧により決まる。また、トランジスタを例えばディスプレイ用途に用いる場合、高輝度化を目的とした開口率の向上、高精細化や消費電力の低減を図る上でトランジスタは小型化が望まれ、トランジスタのチャネル領域は短い方が好ましい。しかしながら、トランジスタのドレイン電圧を保ったままチャネル長を短くすると、ドレイン領域近傍に集中する電界の強度が高くなり、ホットキャリアが生成し易くなる。
【００１２】
生じたホットキャリアは、例えばドレイン領域近傍に注入されて固定電荷になると、トランジスタのオン電流値（半導体素子がオン動作時に流れるドレイン電流）が経時的に低下する現象、所謂ホットキャリア劣化を引き起こす。
【００１３】
そこで、本発明の一態様はトランジスタにおいて、ドレイン領域に電界が集中し難いトランジスタを提供することを課題の一とする。また、トランジスタを有する表示装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１４】
第１電極層及び第２電極層と、第１電極層と電気的に接続する第１配線層と、第２電極層と電気的に接続する第２配線層と、第１電極層及び第２電極層上に酸化物半導体層と、酸化物半導体層に接するゲート絶縁膜と、ゲート絶縁膜を介して第１電極層と第２電極層の端部に重畳するゲート電極層を設けたトランジスタであって、ゲート電極層の開口部に第１配線層及び第２配線層が重畳し、第１電極層及び第２電極層の側面及び上面に酸化物半導体層が電気的に接続し、第１電極層及び第２電極層の導電率が酸化物半導体層の導電率以上であり、第１配線層及び第２配線層の導電率以下であることを要旨とする。なお、本明細書において、ゲート電極層の開口部に第１配線層及び第２配線層が重畳するとは、ゲート電極層と第１配線層及び第２配線層が、重ならないということを示す。
【００１５】
すなわち、高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくすことにより、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制し、加えて第１配線層および第２配線層より高抵抗の第１電極層および第２電極層をドレイン電極層として用いてトランジスタを構成する。
【００１６】
開示する発明の一例は、ゲート電極層と、ゲート電極層上にゲート絶縁膜と、ゲート絶縁膜上にゲート電極層と端部が重畳する第１電極層及び第２電極層と、ゲート絶縁膜上にゲート電極層の開口部と重畳する第１配線層および第２配線層と、ゲート電極層と重畳する領域に酸化物半導体層を有し、第１配線層と第１電極層が電気的に接続し、第２配線層と第２電極層が電気的に接続し、第１配線層の端部からゲート電極層と重なる方向へ第１電極層が延在し、第２配線層の端部からゲート電極層と重なる方向へ第２電極層が延在し、第１電極層及び第２電極層の側面及び上面に酸化物半導体層が電気的に接続し、ゲート絶縁膜の上面に酸化物半導体層が接し、第１電極層及び第２電極層の導電率が酸化物半導体層の導電率以上であり、第１配線層及び第２配線層の導電率以下である半導体装置である。
【００１７】
また、第１電極層及び第２電極層の導電率が、１×１０−４  Ｓ／ｃｍ以上１×１０２  Ｓ／ｃｍ以下、好ましくは１×１０−３  Ｓ／ｃｍ以上１×１０１  Ｓ／ｃｍ以下である上記半導体装置である。
【００１８】
また、ゲート電極層に第１電極層が重畳する長さ（ｖ１）及び、ゲート電極層に第２電極層が重畳する長さ（ｖ２）がそれぞれ０．２μｍ以上５μｍ以下である上記半導体装置である。
【００１９】
また、酸化物半導体層の厚みは５ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上６０ｎｍ以下であり、第１電極層および、第２電極層の厚みが５ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上酸化物半導体層の厚みの半分以下である上記半導体装置である。
【００２０】
なお、第１配線層の端部はゲート絶縁膜と第１電極層を介してゲート電極層の一方の端部の上にあり、第２配線層の端部がゲート絶縁膜と第２電極層を介してゲート電極層の他方の端部の上にある上記半導体装置である。
【００２１】
開示する発明の他の一例は、第１電極層及び第２電極層と、第１電極層と電気的に接続する第１配線層と、第２電極層と電気的に接続する第２配線層と、第１電極層及び第２電極層上に酸化物半導体層と、酸化物半導体層上にゲート絶縁膜と、ゲート絶縁膜上に第１電極層及び第２電極層の端部に重畳するゲート電極層を有し、ゲート電極層の開口部に第１配線層及び第２配線層があり、第１電極層及び第２電極層の側面及び上面に酸化物半導体層が電気的に接続し、第１電極層及び第２電極層の導電率が酸化物半導体層の導電率以上であり、第１配線層及び第２配線層の導電率以下である上記半導体装置である。
【００２２】
また、第１電極層及び第２電極層の導電率が、１×１０−４  Ｓ／ｃｍ以上１×１０２  Ｓ／ｃｍ以下、好ましくは１×１０−３  Ｓ／ｃｍ以上１×１０１  Ｓ／ｃｍ以下である上記半導体装置である。
【００２３】
また、ゲート電極層に第１電極層が重畳する長さ（ｖ１）及び、ゲート電極層に第２電極層が重畳する長さ（ｖ２）が０．２μｍ以上５μｍ以下である上記半導体装置である。
【００２４】
また、酸化物半導体層の厚みは５ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上６０ｎｍ以下であり、第１電極層および、第２電極層の厚みが５ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上酸化物半導体層の厚みの半分以下である上記半導体装置である。
【００２５】
なお、ゲート電極層の一方の端部は酸化物半導体層とゲート絶縁膜を介して第１配線層の端部の上にあり、ゲート電極層の他方の端部は酸化物半導体層とゲート絶縁膜を介して第２配線層の端部の上にある上記半導体装置である。
【００２６】
開示する発明の他の一例は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極層と端部が重畳する第１電極層及び第２電極層を形成し、第１電極層と電気的に接続する第１配線層と、第２電極層と電気的に接続する第２配線層をゲート電極層の開口部と重畳して形成し、ゲート電極層と重畳する領域に酸化物半導体層を形成する、第１配線層の端部からゲート電極層と重なる方向へ第１電極層が延在し、第２配線層の端部からゲート電極層と重なる方向へ第２電極層が延在し、第１電極層及び第２電極層の側面及び上面に酸化物半導体層が電気的に接続し、ゲート絶縁膜の上面に酸化物半導体層が接し、第１電極層及び第２電極層の導電率が酸化物半導体層の導電率以上であり、第１配線層及び第２配線層の導電率以下である半導体装置の作成方法である。
【００２７】
基板上に第１電極層及び第２電極層を形成し、第１電極層と電気的に接続する第１配線層と、第２電極層と電気的に接続する第２配線層を形成し、第１電極層及び第２電極層上に酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上に第１電極層及び第２電極層の端部に重畳するゲート電極層を形成する、第１配線層及び第２配線層の開口部にゲート電極層を有し、第１電極層及び第２電極層の側面及び上面に酸化物半導体層が電気的に接続し、第１電極層及び第２電極層の導電率が酸化物半導体層の導電率以上であり、第１配線層及び第２配線層の導電率以下である半導体装置の作成方法である。
【００２８】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００２９】
また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体回路並びに半導体特性を利用した電気光学装置及び電子機器は全て半導体装置である。
【発明の効果】
【００３０】
本発明の一態様により、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制したトランジスタを提供できる。
【００３１】
また、該トランジスタを表示装置の画素部及び駆動回路部に用いることによって、電気特性が高く信頼性のよい表示装置を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】実施の形態に係る半導体装置を説明する図。
【図２】実施の形態に係る半導体装置の作製方法を説明する図。
【図３】実施の形態に係る半導体装置の作製方法を説明する図。
【図４】実施の形態に係る半導体装置を説明する図。
【図５】実施の形態に係る半導体装置を説明する図。
【図６】実施の形態に係る半導体装置を説明する図。
【図７】実施の形態に係る半導体装置の作製方法を説明する図。
【図８】実施の形態に係る半導体装置の作製方法を説明する図。
【図９】実施の形態に係る半導体装置を説明する図。
【図１０】半導体装置のブロック図を説明する図。
【図１１】信号線駆動回路の構成を説明する図。
【図１２】信号線駆動回路の動作を説明するタイミングチャート。
【図１３】信号線駆動回路の動作を説明するタイミングチャート。
【図１４】シフトレジスタの構成を説明する図。
【図１５】実施の形態に係るフリップフロップの接続構成を説明する図。
【図１６】実施の形態に係る半導体装置を説明する図。
【図１７】実施の形態に係る半導体装置を説明する図。
【図１８】実施の形態に係る半導体装置を説明する図。
【図１９】実施の形態に係る半導体装置の画素等価回路を説明する図。
【図２０】実施の形態に係る半導体装置を説明する図。
【図２１】実施の形態に係る半導体装置を説明する図。
【図２２】電子書籍の一例を示す外観図。
【図２３】テレビジョン装置およびデジタルフォトフレームの例を示す外観図。
【図２４】遊技機の例を示す外観図。
【図２５】携帯電話機の一例を示す外観図。
【図２６】実施の形態に係る半導体装置を説明する図。
【図２７】実施の形態に係る半導体装置を説明する図。
【図２８】実施の形態に係る半導体装置の電気特性を説明する図。
【図２９】実施の形態に係る半導体装置の電気特性を説明する図。
【図３０】実施の形態に係る半導体装置の計算結果を説明する図。
【図３１】実施の形態に係る半導体装置の計算結果を説明する図。
【発明を実施するための形態】
【００３３】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３４】
（実施の形態１）
本実施の形態では、半導体装置の一態様であるトランジスタの構造について説明する。
【００３５】
本実施の形態のボトムゲート構造のトランジスタを図１に示す。図１（Ａ）は平面図であり、図１（Ｂ）は断面図である。図１（Ｂ）は、図１（Ａ）における線Ａ１−Ａ２およびＢ１−Ｂ２で切断した断面図である。図１（Ｃ）は、図１（Ｂ）のトランジスタ１４１の第１電極層１１４ａが第１配線層１１５ａから延在する部分と、第２電極層１１４ｂが第２配線層１１５ｂから延在する部分を拡大した断面図である。
【００３６】
図１に示すトランジスタ１４１は、基板１００上にゲート電極層１１１が設けられ、ゲート電極層１１１上にゲート絶縁膜１０２が設けられ、ゲート絶縁膜１０２上にソース電極層及びドレイン電極層となる第１電極層１１４ａ及び第２電極層１１４ｂが端部をゲート電極層１１１に重畳して設けられている。また、第１電極層１１４ａ上には第１配線層１１５ａが設けられ、第２電極層１１４ｂ上には第２配線層１１５ｂが設けられ、それぞれ電気的に接続されている。また、ゲート電極層１１１と重畳する領域に半導体層１１３が形成されている。本実施の形態では、半導体層１１３として酸化物半導体を形成する。
【００３７】
第１配線層１１５ａおよび第２配線層１１５ｂはゲート電極層１１１の開口部と重畳し、第１配線層１１５ａの端部はゲート絶縁膜１０２と第１電極層１１４ａを介してゲート電極層１１１の一方の端部の上にあり、第２配線層１１５ｂの端部はゲート絶縁膜１０２と第２電極層１１４ｂを介してゲート電極層１１１の他方の端部の上にある。また、第１電極層１１４ａは第１配線層１１５ａの端部からゲート電極層１１１と重なる方向へ延在し、第２電極層１１４ｂは第２配線層１１５ｂの端部からゲート電極層１１１と重なる方向へ延在している。
【００３８】
なお、半導体層１１３は第１電極層１１４ａおよび第２電極層１１４ｂの側面及び上面に接して設けられ、半導体層１１３の少なくとも一部は、ゲート絶縁膜１０２上に接して設けられている。
【００３９】
図１（Ｂ）において、基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本半導体装置の作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。例えば、成分比としてホウ酸（Ｂ２Ｏ３）よりも酸化バリウム（ＢａＯ）を多く含み、歪み点が７３０℃以上のガラス基板を用いると好ましい。酸化物半導体層を７００℃程度の高温で熱処理する場合でも、ガラス基板が歪まないで済むからである。
【００４０】
また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板１００がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
【００４１】
また基板１００上に下地膜として絶縁膜を形成してもよい。下地膜としては、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層、又は積層で形成すればよい。
【００４２】
ゲート電極層１１１は、アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）などの金属材料、またはこれらの金属材料を主成分とする合金材料、またはこれらの金属材料を成分とする窒化物を用いて、単層又は積層で形成する。ゲート電極層１１１は、アルミニウムや銅などの低抵抗導電性材料で形成するのが望ましいが、耐熱性が低い、または腐食しやすいという問題点があるので耐熱性導電性材料と組み合わせて用いるのが好ましい。耐熱性導電性材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いる。
【００４３】
アルミニウムを第１成分とする導電膜としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、炭素（Ｃ）、又はシリコン（Ｓｉ）などの元素、又はこれらの元素を主成分とする合金材料もしくは化合物が添加されたアルミニウム合金を用いる方が好ましい。
【００４４】
また、低抵抗な導電膜上に耐熱性導電材料からなる導電膜を積層して用いる場合、例えばアルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した構造とすることが好ましい。
【００４５】
また、透明導電膜でもよく、材料としては酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、珪素もしくは酸化珪素を含有したインジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、アルミニウムを添加した酸化亜鉛（ＡＺＯ）やガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることもできる。
【００４６】
ゲート絶縁膜１０２として利用できる絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化マグネシウム膜、酸化イットリウム膜、酸化ハフニウム膜、酸化タンタル膜をその例に挙げることができる。これらの材料から成る単層または積層構造として形成して用いても良い。
【００４７】
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の数が多い物質のことを指し、窒化酸化物とは、その組成として、酸素原子より窒素原子の数が多い物質のことを指す。例えば、酸化窒化珪素膜とは、その組成として、窒素原子よりも酸素原子の数が多く、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、珪素が２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素原子より窒素原子の数が多く、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、珪素が２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化珪素または窒化酸化珪素を構成する原子の合計を１００原子％としたとき、窒素、酸素、珪素及び水素の含有比率が上記の範囲内に含まれるものとする。
【００４８】
ゲート絶縁膜は単層であっても、絶縁膜を２層または３層積層して形成してもよい。例えば、基板に接するゲート絶縁膜を窒化珪素膜、または窒化酸化珪素膜を用いて形成することで、基板とゲート絶縁膜の密着力が高まり、ガラス基板を用いた場合、基板からの不純物が半導体層に拡散するのを防止することが可能であり、さらにゲート電極層の酸化を防止できる。即ち、膜剥れを防止することができると共に、後に形成されるトランジスタの電気特性を向上させることができる。
【００４９】
第１電極層１１４ａ及び第２電極層１１４ｂになる下部導電膜は金属であっても半導体であってもよいが、第１配線層１１５ａ及び第２配線層１１５ｂの導電率以下であり、半導体層１１３の導電率以上の導電率を有する導電膜を用いる。第１電極層１１４ａ及び第２電極層１１４ｂは、具体的には１×１０−４  Ｓ／ｃｍ以上１×１０２  Ｓ／ｃｍ以下、好ましくは１×１０−３  Ｓ／ｃｍ以上１×１０１  Ｓ／ｃｍ以下の導電率を有する導電膜を用いて形成する。また、下部導電膜は単層又は積層で形成することができる。
【００５０】
なお、第１電極層１１４ａ及び第２電極層１１４ｂとその上に形成される半導体層１１３を構成する元素が相互に拡散して混合層を形成する場合や、半導体層１１３の成膜雰囲気に含まれる元素が第１電極層１１４ａ及び第２電極層１１４ｂの表面と反応して被膜を形成する場合は、混合層もしくは被膜が導電性を示すように導電膜と半導体層１１３の材料の組み合わせを選ぶのが好ましい。
【００５１】
例えば、本実施の形態のように、半導体層１１３に酸化物半導体を用いる場合、第１電極層１１４ａ及び第２電極層１１４ｂを形成する金属材料としてはモリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）等を用いると、導電性を有する酸化被膜が界面に生じるため好ましい。
【００５２】
第１電極層１１４ａ及び第２電極層１１４ｂを形成する半導体材料としては、酸化インジウム酸化スズ合金、珪素もしくは酸化珪素を含有したインジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、アルミニウムを添加した酸化亜鉛（ＡＺＯ）やガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることもできる。
【００５３】
また、第１電極層１１４ａ及び第２電極層１１４ｂを形成する半導体材料としては、チャネルを形成する半導体層１１３に利用できる半導体材料のキャリア濃度を高めて用いることができる。例えば、キャリア濃度が１×１０１６  ／ｃｍ３  以上１×１０１８  ／ｃｍ３以下のｎ型の導電型を有するＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜を成膜ガス中の酸素濃度範囲を調整して形成することができる。
【００５４】
また、第１電極層１１４ａ及び第２電極層１１４ｂの厚みは、５ｎｍ以上２００ｎｍ以下が好ましく、より好ましくは半導体層１１３が有する厚みの半分以下にする。第１電極層１１４ａ及び第２電極層１１４ｂの厚みが薄いほど、ゲート絶縁膜上に生ずる段差が小さくなり、半導体層が段差を覆うことが容易になる。その結果、段差部に接する半導体層に空隙等のキャリアの移動を妨げる構造が生ずることなく、チャネルが形成される領域を含む半導体層を形成できる。一方、第１電極層１１４ａ及び第２電極層１１４ｂは薄すぎると加工が困難になるだけでなく、電気抵抗が高まり、電極としての機能が損なわれる。
【００５５】
また、第１電極層１１４ａ及び第２電極層１１４ｂの端部を曲面形状（端部が下地（ここでは、ゲート絶縁膜１０２）に接し下に凸の弧を描いて立ち上がる形状、端部が下地（ここでは、ゲート絶縁膜１０２）に接し上に凸の弧を描いて立ち上がる形状）、楔型形状（テーパー形状）、もしくはＳ字形状にすると、下地上に生ずる段差がより小さくなり望ましい。
【００５６】
図１（Ｃ）に第１電極層１１４ａ及び第２電極層１１４ｂが半導体層１１３と接する部分を拡大した断面図を示す。第１電極層１１４ａが下地に接し始める端部から第１配線層１１５ａが第１電極層１１４ａに接し始める端部までの長さｖ１および、第２電極層１１４ｂが下地に接し始める端部から第２配線層１１５ｂが第２電極層１１４ｂに接し始める端部までの長さｖ２はそれぞれ０．２μｍ以上５μｍ以下が好ましい。
【００５７】
第１電極層１１４ａ及び第２電極層１１４ｂが第１配線層１１５ａ及び第２配線層１１５ｂの端部から内側に延在する長さ（ｖ１または、ｖ２）が短すぎると、第１電極層１１４ａの側面及び上面と半導体層１１３の電気的な接続、および第２電極層１１４ｂの側面及び上面と半導体層１１３の良好な電気的な接続がそれぞれ困難になる。また、ｖ１または、ｖ２が短すぎると、第１電極層１１４ａまたは第２電極層１１４ｂの端部に集中する電界と、ゲート電極層１１１の端部の上に集中する電界が重なり合い、電界が大きくなる。その結果、ｖ１または、ｖ２を設けて電界が集中する現象を緩和するという効果が少なくなってしまう。また、ｖ１または、ｖ２が長すぎると、トランジスタが大きくなるだけでなく、第１電極層１１４ａ及び第２電極層１１４ｂが有する電気抵抗によりトランジスタのオン動作時に流れるドレイン電流が低下してしまう。
【００５８】
なお、第１電極層１１４ａ及び第２電極層１１４ｂをソース電極層及びドレイン電極層とするトランジスタ１４１のチャネル長Ｌは、第１電極層１１４ａと第２電極層１１４ｂの間隔に相当する。
【００５９】
第１配線層１１５ａ及び第２配線層１１５ｂは、ゲート電極層１１１と同様な材料を単層もしくは複数の層を積層して用いることができるが、特にアルミニウムを主たる成分とする配線層は電気抵抗が低く、加工性に優れ、安価であるため好ましい。また、第１配線層１１５ａ及び第２配線層１１５ｂの厚みは５ｎｍ以上１０００ｎｍ以下が好ましい。配線層は厚いほど配線抵抗が下がるが、厚すぎると成膜に長い時間要し、また、膜の応力が増大し膜剥がれなど不良の原因になる。
【００６０】
本明細書中で用いる半導体としては、例えばＳｉ、Ｇｅに代表される１４族元素からなる半導体及び、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｄＳ、ＣｕＡｌＯＳ等の化合物半導体及び、ＧａＮ、ＡｌＮ、ＩｎＮなどの窒化物半導体及び、ＺｎＯ、ＣｕＡｌＯ２などの酸化物半導体をその例に挙げることができる。また、非晶質であっても、微結晶を含んでいても、多結晶であっても、単結晶であってもよい。これら半導体を含んで半導体層１１３を形成する事ができる。
【００６１】
本実施の形態では、半導体層１１３に酸化物半導体を用いる。半導体層１１３を形成する酸化物半導体としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体を用いるのが好ましく、特にＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いるのが好ましい。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。本明細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体のうち、Ｍとして少なくともＧａを含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体と呼び、該薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
【００６２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の結晶構造は、ＸＲＤ（Ｘ線回折）の分析によりアモルファス構造が観察される。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜は、スパッタ法で成膜した後、２００℃〜５００℃、代表的には３００〜４００℃で１０分〜１００分熱処理を行っている。
【００６３】
ただし、半導体層１１３を形成する酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体に限られるものではない。例えば、酸化インジウム（ＩｎＯｘ）、酸化亜鉛（ＺｎＯｘ）、酸化錫（ＳｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウムスズ（ＩＴＯ）、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、酸化珪素を含む酸化インジウム亜鉛（ＳｉＯｘを含むＩＺＯ）、酸化珪素を含む酸化亜鉛（ＺＳＯ）、酸化珪素と酸化錫を含む酸化亜鉛（ＴＳＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）等からなる酸化物半導体を用いてもよい。
【００６４】
酸化物半導体を用いた半導体層１１３の膜厚は、５ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上６０ｎｍ以下とする。
【００６５】
酸化物半導体を用いた半導体層１１３のキャリア濃度の範囲は１×１０１７／ｃｍ３未満（より好ましくは１×１０１１／ｃｍ３以上）が好ましい。酸化物半導体を用いた半導体層１１３のキャリア濃度範囲が上記の範囲を超えると、トランジスタがノーマリーオンとなる恐れがある。
【００６６】
半導体層１１３に適用する酸化物半導体として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を適用することができる。すなわち、これらの酸化物半導体に絶縁性の不純物を含ませることにより、該半導体層１１３の結晶化を抑制し、トランジスタの特性を安定化することが可能となる。
【００６７】
酸化物半導体を用いた半導体層１１３には、絶縁性の不純物を含ませても良い。当該不純物として、酸化珪素、酸化ゲルマニウムなどに代表される絶縁性酸化物、窒化珪素などに代表される絶縁性窒化物、若しくは酸窒化珪素などの絶縁性酸窒化物が適用される。
【００６８】
これらの絶縁性酸化物若しくは絶縁性窒化物は、酸化物半導体の電気伝導性を損なわない濃度で添加される。
【００６９】
酸化物半導体を用いた半導体層１１３に絶縁性の不純物を含ませることにより、該酸化物半導体を用いた半導体層１１３の結晶化を抑制することができる。酸化物半導体を用いた半導体層１１３の結晶化を抑制することにより、トランジスタの特性を安定化することが可能となる。
【００７０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体に酸化珪素などの不純物を含ませておくことで、３００℃乃至６００℃の熱処理を行っても、該酸化物半導体の結晶化又は微結晶粒の生成を防ぐことができる。
【００７１】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体をチャネル形成領域とするトランジスタの製造過程では、熱処理を行うことでＳ値（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ  ｖａｌｕｅ）や電界効果移動度を向上させることが可能であるが、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体に酸化珪素などの不純物を含ませておくことで、そのような場合でもトランジスタがノーマリーオンになってしまうのを防ぐことができる。また、当該トランジスタに熱ストレス、バイアスストレスが加わった場合であっても、しきい値電圧の変動を防ぐことができる。
【００７２】
以上のような構成により、高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくし、第１電極層及び第２電極層近傍に電界が集中する現象を緩和して、ホットキャリアの発生が抑制されたトランジスタを提供できる。また、経時的にトランジスタのオン電流値（半導体素子がオン動作時に流れるドレイン電流）が低下するホットキャリア劣化が起こりにくいトランジスタを提供できる。
【００７３】
また、第１配線層および第２配線層の端部をゲート電極層の端部の上に形成することによりトランジスタのオン動作時に流れるドレイン電流が低下し難いトランジスタを提供できる。
【００７４】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【００７５】
（実施の形態２）
次に、図１のトランジスタ１４１の作製方法を図２及び図３を用いて説明する。具体的にはトランジスタを有する表示装置の画素部の作製工程について説明する。
【００７６】
基板１００は実施の形態１で説明した基板と同様のものを用い、やはり実施の形態１で説明したゲート電極層１１１に用いる導電膜材料をスパッタ法や真空蒸着法で基板１００全面に成膜する。次いで、第１のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して、ゲート電極層１１１を含むゲート配線、容量配線１２３、及び第１の端子１１８を形成する。このとき段切れ防止のために、少なくともゲート電極層１１１の端部にテーパー形状が形成されるようにエッチングするのが好ましい。
【００７７】
次いで、ゲート電極層１１１上にゲート絶縁膜１０２を全面に成膜する。ゲート絶縁膜１０２はＣＶＤ法やスパッタ法などを用い、膜厚を５０〜２５０ｎｍとする。
【００７８】
例えば、ゲート絶縁膜１０２としてＣＶＤ法やスパッタ法により酸化珪素膜を用い、１００ｎｍの厚さで形成する。勿論、ゲート絶縁膜１０２はこのような酸化珪素膜に限定されるものでなく、実施の形態１で挙げた種々の材料を単層または積層構造にして用いることができる。
【００７９】
また、ゲート絶縁膜１０２として、有機シランガスを用いたＣＶＤ法により酸化珪素層を形成することも可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００８０】
次いで、第２のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去してゲート電極層１１１と同じ材料の配線や電極層に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層と直接接するトランジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合にコンタクトホールを形成する。
【００８１】
次に、第１電極層１１４ａ及び第２電極層１１４ｂになる下部導電膜をゲート絶縁膜１０２上に成膜する。下部導電膜は、実施の形態１で説明した第１配線層１１５ａ及び第２配線層１１５ｂの導電率以下であり、半導体層１１３の導電率以上である導電率を有する導電膜を用いて形成する。なお、下部導電膜はスパッタ法や真空蒸着法で成膜できる。
【００８２】
本実施の形態では、下部導電膜をｎ型の導電型を有するＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜を用いて形成する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜はキャリア濃度を成膜条件によって制御できるため、キャリア濃度を高める成膜条件を選択してｎ型の導電型を有する半導体膜を形成し、下部導電膜として用いることができる。なお、後にチャネルを形成する半導体層１１３にＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜を利用する場合も説明する。
【００８３】
ｎ型の導電型を有するＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜はスパッタ法を用いてアルゴンなどの希ガスと酸素ガスの雰囲気下で成膜する。このとき、アルゴンなどの希ガスの流量の比率を酸素ガスの流量の比率より大きくして成膜する、または、酸素ガスを用いず、アルゴンなどの希ガスのみの雰囲気下で成膜することによって、半導体層１１３以上であって、第１配線層１１５ａ及び第２配線層１１５ｂ以下の導電率を有する下部導電膜を形成することができる。
【００８４】
具体的な条件例としては、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、成膜ガスＡｒ：Ｏ２＝５０：１（ｓｃｃｍ）、成膜温度を室温としてスパッタ成膜を行う。
【００８５】
ｎ型の導電型を有するＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜は１×１０−４  Ｓ／ｃｍ以上１×１０２  Ｓ／ｃｍ以下の導電率を示すだけでなく、本実施の形態で後述する半導体層１１３に用いるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜と良好な電気的な接続が可能であるため好ましい。
【００８６】
次に、第３のフォトリソグラフィ工程を行い、レジストマスク１３３を形成し、下部導電膜をエッチングして、第１電極層１１４ａと、第２電極層１１４ｂを形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。
【００８７】
例えば、下部導電膜にｎ型の導電型を有するＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜を用いる場合には、エッチャントとして後に説明するチャネルを形成する半導体層１１３に用いるエッチャントを用いれば良く、例えばＩＴＯ０７Ｎ（関東化学社製）をエッチャントに用いてウェットエッチングすることができる。またウェットエッチングを用いる場合は、エッチングが等方的に行われ、第１電極層１１４ａおよび第２電極層１１４ｂの端部はレジストマスク１３３より後退している。なお、この段階での断面図を図２（Ａ）に示す。
【００８８】
次に、第１配線層１１５ａ及び第２配線層１１５ｂになる上部導電膜を第１電極層１１４ａ及び第２電極層１１４ｂ上を含む基板全面に成膜する。第１配線層１１５ａ及び第２配線層１１５ｂになる上部導電膜は、実施の形態１で説明したゲート電極層１１１に用いる導電膜材料と同様の材料を用いることができる。また、上部導電膜は単層又は複数の層を積層して形成することができる。なお、上部導電膜はスパッタ法や真空蒸着法で成膜できる。
【００８９】
本実施の形態では、上部導電膜として２０ｎｍの厚みのチタン膜と１５０ｎｍの厚みのアルミニウム膜の積層膜を用いる。アルミニウムは配線抵抗が低い材料であり、またチタン膜を積層することで配線層に耐熱性を付与することができる。
【００９０】
次に、第４のフォトリソグラフィ工程を行い、レジストマスク１３４を形成し、エッチングにより上部導電膜をエッチングし、第１配線層１１５ａと、第２配線層１１５ｂと、第２の端子１２２を形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。
【００９１】
例えば、上部導電膜にチタンとアルミニウムの積層膜を用いる場合には、過酸化水素水又は加熱塩酸、またはフッ化アンモニウムを含む硝酸水溶液をエッチャントに用いてウェットエッチングすることができる。また、例えば、ＫＳＭＦ―２４０（関東化学社製）を用いて、チタンとアルミニウムを一括でエッチングすることができる。なお、ドライエッチングを用いて一括でエッチングすることもできる。
【００９２】
以上の工程で形成した第１電極層１１４ａ及び第２電極層１１４ｂはトランジスタのソース電極層及びドレイン電極層となり、第１配線層１１５ａ及び第２配線層１１５ｂはソース配線及びドレイン配線となる。この段階での断面図を図２（Ｂ）に示した。
【００９３】
なお、本実施の形態においては第１電極層１１４ａ及び第２電極層１１４ｂのゲート電極層１１１の開口部に重畳する端部が、第１配線層１１５ａ及び第２配線層１１５ｂに覆われた形状を例示して説明するが、第１電極層１１４ａ及び第２電極層１１４ｂの該端部が、第１配線層１１５ａ及び第２配線層１１５ｂの端部から突出する形状であってもよい。
【００９４】
また、この第４のフォトリソグラフィ工程において、第２の端子１２２を端子部に残す。なお、第２の端子１２２はソース配線の一部を用いて形成され信号線と電気的に接続されている。
【００９５】
また、端子部において、接続電極１２０は、ゲート絶縁膜に形成されたコンタクトホールを介して端子部の第１の端子１１８と直接接続される。なお、ここでは図示しないが、上述した工程と同じ工程を経て駆動回路のトランジスタのソース配線あるいはドレイン配線とゲート電極がゲート絶縁膜の開口部を介して直接接続される。
【００９６】
なお、後述するチャネルが形成される領域を含む酸化物半導体膜１０３を形成する前に、基板１００が設置されたチャンバー内にアルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜の表面に付着しているゴミを除去することが好ましい。また、逆スパッタを行うことにより、ゲート絶縁膜１０２表面の平坦性を向上させることもできる。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。逆スパッタ処理後、大気に曝すことなく酸化物半導体膜１０３を成膜することによって、ゲート絶縁膜１０２と、酸化物半導体膜１０３との界面にゴミや水分が付着するのを防ぐことができる。
【００９７】
次いで、大気に曝すことなく、半導体層１１３になる酸化物半導体膜１０３を、スパッタ法を用いてアルゴンなどの希ガスと酸素ガスの雰囲気下で成膜する。酸化物半導体膜１０３としては、実施の形態１で示した酸化物半導体を用いることができ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いるのが好ましい。
【００９８】
具体的な条件例としては、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、成膜ガスＡｒ：Ｏ２＝１０：５（ｓｃｃｍ）、成膜温度を室温としてスパッタ成膜を行う。また、ターゲットとしては、Ｉｎ２Ｏ３を含む直径８インチの円盤上にペレット状のＧａ２Ｏ３とＺｎＯを配置するようにしてもよい。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は５ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上６０ｎｍ以下とする。この段階での断面図を図２（Ｃ）に示す。
【００９９】
スパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を形成する場合において、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットに、絶縁性の不純物を含ませておいても良い。当該不純物は、酸化珪素、酸化ゲルマニウムなどに代表される絶縁性酸化物、窒化珪素などに代表される絶縁性窒化物、若しくは酸窒化珪素などの絶縁性酸窒化物などである。例えば、酸化物半導体ターゲットに、ＳｉＯ２を０．１重量％以上３０重量％以下の割合で含ませておくことが好ましい。
【０１００】
酸化物半導体に絶縁性の不純物を含ませることにより、成膜される酸化物半導体をアモルファス化することが容易となる。また、酸化物半導体膜１０３を熱処理した場合に、結晶化してしまうのを抑制することができる。
【０１０１】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体に絶縁性の不純物を含ませることで同様な効果を得ることができる。
【０１０２】
例えば、酸化珪素を添加したＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体をスパッタ法で成膜する場合には、ターゲットとしてＩｎ２Ｏ３、ＳｎＯ２、ＺｎＯ、ＳｉＯ２を所定の割合で焼結させたターゲットを用いる。また、酸化珪素を添加したＩｎ−Ｚｎ−Ｏ系酸化物半導体の場合には、ターゲットとしてＩｎ２Ｏ３、ＺｎＯ、ＳｉＯ２を所定の割合で焼結させたターゲットを用いて成膜する。また、酸化珪素を添加したＳｎ−Ｚｎ−Ｏ系酸化物半導体をスパッタ法で成膜する場合には、ターゲットとしてＳｎＯ２をＺｎＯを所定の割合で混合し、ＳｉＯ２をＳｎＯ２とＺｎＯの合計に対し計１ｗｔ％以上３０ｗｔ％以下の割合で添加し、焼結したターゲットを用いる。
【０１０３】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜は、先に逆スパッタを行ったチャンバーと同一チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャンバーで成膜してもよい。
【０１０４】
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合に用いられる。
【０１０５】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
【０１０６】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
【０１０７】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
【０１０８】
次に、第５のフォトリソグラフィ工程を行い、レジストマスク１３５を形成し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜をエッチングする。エッチングには、クエン酸やシュウ酸などの有機酸をエッチャントとして用いることができる。本実施の形態では、ＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチングにより、不要な部分を除去してＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を島状にし、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜である半導体層１１３を形成する。半導体層１１３の端部をテーパー状にエッチングすることで、段差形状による配線の段切れを防ぐことができる。
【０１０９】
なお、ここでのエッチングはウェットエッチングに限定されずドライエッチングを用いてもよい。ドライエッチングに用いるエッチング装置としては、反応性イオンエッチング法（ＲＩＥ法）を用いたエッチング装置や、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いることができる。また、ＩＣＰエッチング装置と比べて広い面積に渡って一様な放電が得られやすいドライエッチング装置としては、上部電極を接地させ、下部電極に１３．５６ＭＨｚの高周波電源を接続し、さらに下部電極に３．２ＭＨｚの低周波電源を接続したＥＣＣＰ（Ｅｎｈａｎｃｅｄ  Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）モードのエッチング装置がある。このＥＣＣＰモードのエッチング装置であれば、例えば基板として、第１０世代の３ｍを超えるサイズの基板を用いる場合にも対応することができる。
【０１１０】
以上の工程で酸化物半導体を用いた半導体層１１３をチャネル形成領域とするトランジスタ１４１が作製できる。この段階での断面図を図３（Ａ）に示す。
【０１１１】
レジストマスク１３５を除去した後、２００℃〜６００℃、代表的には２５０℃〜５００℃の熱処理を行うことが好ましい。本実施の形態では炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
【０１１２】
さらに、酸化物半導体を用いた半導体層１１３のチャネル形成領域の背面、所謂バックチャネルが形成される面、に酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによりトランジスタをノーマリーオフとすることができる。また、ラジカル処理を行うことにより、酸化物半導体を用いた半導体層１１３の露出している面のダメージを回復することができる。ラジカル処理はＯ２、Ｎ２Ｏ、好ましくは酸素を含むＮ２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ２、ＣＦ４を加えた雰囲気下で行ってもよい。なお、ラジカル処理は、無バイアスで行うことが好ましい。
【０１１３】
次いで、トランジスタ１４１を覆う保護絶縁層１０９を形成する。保護絶縁層１０９はスパッタ法などを用いて得られる窒化珪素膜、酸化珪素膜、酸化窒化珪素膜、酸化アルミニウム膜、酸化タンタル膜などを用いることができる。
【０１１４】
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、保護絶縁層１０９をエッチングして第２配線層１１５ｂに達するコンタクトホール１２５を形成する。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２４、接続電極１２０に達するコンタクトホール１２６も形成する。レジストマスクを除去した後の断面図を図３（Ｂ）に示す。
【０１１５】
次いで、透明導電膜を成膜する。透明導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
【０１１６】
次に、第７のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極層１２８を形成する。
【０１１７】
また、この第７のフォトリソグラフィ工程において、ゲート絶縁膜１０２及び保護絶縁層１０９を誘電体として、容量配線１２３と画素電極層１２８とで保持容量が容量部に形成される。
【０１１８】
また、この第７のフォトリソグラフィ工程において、第１の端子及び第２の端子をレジストマスクで覆い端子部に形成された透明導電膜１２７、１２９を残す。透明導電膜１２７、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１１８と直接接続された接続電極１２０上に形成された透明導電膜１２９は、ゲート配線の入力端子として機能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１２７は、ソース配線の入力端子として機能する接続用の端子電極である。
【０１１９】
次いで、レジストマスクを除去し、この段階での断面図を図３（Ｃ）に示す。
【０１２０】
また、図４（Ａ１）、図４（Ａ２）は、この段階でのゲート配線端子部の平面図及び断面図をそれぞれ図示している。図４（Ａ１）は図４（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当する。図４（Ａ１）において、保護絶縁膜１５４上に形成される透明導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図４（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソース配線と同じ材料で形成される接続電極１５３とがゲート絶縁膜１５２を介して重なり直接接して導通させている。また、接続電極１５３と透明導電膜１５５が保護絶縁膜１５４に設けられたコンタクトホールを介して直接接して導通させている。
【０１２１】
また、図４（Ｂ１）、及び図４（Ｂ２）は、ソース配線端子部の平面図及び断面図をそれぞれ図示している。また、図４（Ｂ１）は図４（Ｂ２）中のＤ１−Ｄ２線に沿った断面図に相当する。図４（Ｂ１）において、保護絶縁膜１５４上に形成される透明導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図４（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と電気的に接続される第２の端子１５０の下方にゲート絶縁膜１５２を介して重なる。電極１５６は第２の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子１５０は、保護絶縁膜１５４を介して透明導電膜１５５と電気的に接続している。
【０１２２】
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【０１２３】
こうして７回のフォトリソグラフィ工程により、７枚のフォトマスクを使用して、ボトムゲート型のｎチャネル型トランジスタであるトランジスタ１４１を有する画素部、保持容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１２４】
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。
【０１２５】
また、本実施の形態は、図１（Ａ）の画素構成に限定されず、図１（Ａ）とは異なる平面図の例を図５に示す。図５では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲート絶縁膜を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線と接続する第３の端子は省略することができる。なお、図５において、図１（Ａ）と同じ部分には同じ符号を用いて説明する。
【０１２６】
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【０１２７】
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術を用いても良い。
【０１２８】
また、通常の垂直同期周波数を１．５倍、好ましくは２倍以上にすることで動画特性を改善する、所謂、倍速駆動と呼ばれる駆動技術を用いても良い。
【０１２９】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
【０１３０】
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
【０１３１】
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
【０１３２】
以上のような構成により、高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくし、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制したトランジスタを形成できる。また、経時的にトランジスタのオン電流値（半導体素子がオン動作時に流れるドレイン電流）が低下するホットキャリア劣化が起こりにくいトランジスタを提供できる。また、第１電極層及び第２電極層と、チャネルが形成される領域を含む半導体層の接触領域が十分な面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、バラツキが生じにくく、信頼性を高めることができる。
【０１３３】
また、本実施の形態で得られるトランジスタは良好な動特性を有するため、液晶表示装置や発光表示装置の画素部及び駆動回路部に用いてこれらの駆動技術と組み合わせることで、電気特性が高く信頼性のよい表示装置を提供できる。
【０１３４】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【０１３５】
（実施の形態３）
実施の形態２では、第１電極層及び第２電極層を形成する第３のフォトリソグラフィ工程と、第１配線層及び第２配線層を形成する第４のフォトリソグラフィ工程とで、２枚のマスクを用いる。しかし、本実施の形態で例示するように多階調（高階調）マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジストマスクを用いた場合、使用するレジストマスクの数を減らすことができるため、工程簡略化、低コスト化を図ることができる。
【０１３６】
本実施の形態のボトムゲート構造のトランジスタを図６に示す。図６（Ａ）は平面図であり、図６（Ｂ）は断面図である。図６（Ｂ）は、図６（Ａ）における線Ａ１−Ａ２およびＢ１−Ｂ２で切断した断面図である。図６（Ｃ）は、図６（Ｂ）のトランジスタ１４２の第１電極層１１４ａが第１配線層１１５ａから延在する部分と、第２電極層１１４ｂが第２配線層１１５ｂから延在する部分を拡大した断面図である。
【０１３７】
図６に示すトランジスタ１４２は、基板１００上にゲート電極層１１１が設けられ、ゲート電極層１１１上にゲート絶縁膜１０２が設けられ、ゲート絶縁膜１０２上にソース電極層及びドレイン電極層となる第１電極層１１４ａ及び第２電極層１１４ｂが端部をゲート電極層１１１に重畳して設けられている。また、第１電極層１１４ａ上には第１配線層１１５ａが設けられ、第２電極層１１４ｂ上には第２配線層１１５ｂが設けられ、それぞれ電気的に接続されている。また、ゲート電極層１１１と重畳する領域に半導体層１１３が形成されている。
【０１３８】
第１配線層１１５ａおよび第２配線層１１５ｂはゲート電極層１１１の開口部と重畳し、第１配線層１１５ａの端部はゲート絶縁膜１０２と第１電極層１１４ａを介してゲート電極層１１１の一方の端部の上にあり、第２配線層１１５ｂの端部はゲート絶縁膜１０２と第２電極層１１４ｂを介してゲート電極層１１１の他方の端部の上にある。また、第１電極層１１４ａは第１配線層１１５ａの端部からゲート電極層１１１と重なる方向へ延在し、第２電極層１１４ｂは第２配線層１１５ｂの端部からゲート電極層１１１と重なる方向へ延在している。
【０１３９】
なお、半導体層１１３は第１電極層１１４ａおよび第２電極層１１４ｂの側面及び上面に接して設けられ、半導体層１１３の少なくとも一部は、ゲート絶縁膜１０２上に接して設けられている。
【０１４０】
また、図６に示すトランジスタ１４２において、第１電極層１１４ａ、第２電極層１１４ｂ、第１配線層１１５ａ、及び第２配線層１１５ｂは、実施の形態１で説明した材料を用いて形成できる。
【０１４１】
本実施の形態では、多階調マスクを利用したフォトリソグラフィ工程を用いて図６のトランジスタ１４２を作製する方法について、図７及び図８を用いて説明する。具体的にはトランジスタを有する表示装置の画素部の作製工程について説明する。
【０１４２】
実施の形態２で説明した方法と同様に基板１００上に第１のフォトリソグラフィ工程を行い、ゲート電極層１１１を含むゲート配線、容量配線１２３、及び第１の端子１１８を形成する。次いで、第２のフォトリソグラフィ工程を行い、ゲート電極層１１１と同じ材料の配線や電極層に達するコンタクトホールを形成する。
【０１４３】
次に、実施の形態２で説明した方法と同様に第１電極層１１４ａ及び第２電極層１１４ｂになる下部導電膜をゲート絶縁膜１０２上の全面に成膜し、第１配線層１１５ａ及び第２配線層１１５ｂになる上部導電膜を下部導電膜上の全面に成膜する。
【０１４４】
次に、透過した光が複数の強度となる多階調（高階調）マスクを用いた第３のフォトリソグラフィ工程を行い、図７（Ａ）に示すように複数の異なる膜厚の領域を有するレジストマスク１３３ａを上部導電層上に形成する。レジストマスク１３３ａは、ゲート電極層１１１の一部と重畳する領域に膜厚の薄い領域を有する。次に、レジストマスク１３３ａを用いて、上部導電層と下部導電層をエッチングして島状に加工し、第１配線層１１５ａ及び第２配線層１１５ｂと、第１電極層１１４ａ及び第２電極層１１４ｂを含むソース配線を形成する。この段階での断面図が図７（Ａ）に相当する。
【０１４５】
次いで、レジストマスク１３３ａをアッシングして、レジストマスク１３３ｂを形成する。レジストマスク１３３ｂは、図７（Ｂ）に示すように、アッシングにより面積が縮小し、厚さが薄くなり、膜厚の薄い領域のレジストは除去される。
【０１４６】
最後に面積が縮小したレジストマスク１３３ｂを用いて、第１配線層１１５ａ及び第２配線層１１５ｂの外縁をエッチングして、第１配線層１１５ａ及び第２配線層１１５ｂのゲート電極層１１１に重畳する部分を除去し、端部が第１配線層１１５ａからゲート電極層１１１上に延在する第１電極層１１４ａ、及び端部が第２配線層１１５ｂからゲート電極層１１１上に延在する第２電極層１１４ｂを形成する。また、レジストマスク１３３ａが１３３ｂに縮小されたことによって、第１配線層１１５ａの外縁から第１電極層１１４ａが突出し、第２配線層１１５ｂの外縁から第２電極層１１４ｂが突出する状態になる。この段階での断面図が図７（Ｂ）に相当する。
【０１４７】
次いで、レジストマスクを除去し、実施の形態２と同様に逆スパッタ処理を施した後に酸化物半導体膜１０３を形成する。この段階での断面図が図７（Ｃ）に相当する。
【０１４８】
次に、第４のフォトリソグラフィ工程を行い、レジストマスク１３４を形成し、実施の形態２で説明した方法と同様に酸化物半導体膜１０３をエッチングして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜である半導体層１１３を形成する。なお、第１配線層１１５ａの外縁から突出した第１電極層１１４ａ、及び第２配線層１１５ｂの外縁から突出した第２電極層１１４ｂは、第１配線層１１５ａ及び第２配線層１１５ｂをマスクとして除去することができる。
【０１４９】
以上の工程で酸化物半導体を用いた半導体層１１３をチャネル形成領域とするトランジスタ１４２が作製できる。この段階での断面図を図８（Ａ）に示す。
【０１５０】
次いで、トランジスタ１４２を覆う保護絶縁層１０９を形成し、第５のフォトリソグラフィ工程により形成したレジストマスクを用いて、コンタクトホール１２５、コンタクトホール１２４、コンタクトホール１２６も形成する。レジストマスクを除去した後の断面図を図８（Ｂ）に示す。
【０１５１】
次いで、実施の形態２と同様に透明導電膜を成膜し第６のフォトリソグラフィ工程により形成したレジストマスクを用いて画素電極層１２８と、保持容量部と、ソース配線の入力端子と、ゲート配線の入力端子を形成する。レジストマスクを除去した段階での断面図を図８（Ｃ）に示す。
【０１５２】
以上のように、多階調（高階調）マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジストマスクを用いて、レジストマスクの数を減らし、本発明の一態様のトランジスタの作成工程を簡略化し、低コスト化を図ることができる。
【０１５３】
また、高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくし、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制したトランジスタを形成できる。また、経時的にトランジスタのオン電流値（半導体素子がオン動作時に流れるドレイン電流）が低下するホットキャリア劣化が起こりにくいトランジスタを提供できる。また、第１電極層及び第２電極層と、チャネルが形成される領域を含む半導体層の接触領域が十分な面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、バラツキが生じにくく、信頼性を高めることができる。
【０１５４】
また、本実施の形態で得られるトランジスタは良好な動特性を有するため、液晶表示装置や発光表示装置の画素部及び駆動回路部に用いてこれらの駆動技術と組み合わせることで、電気特性が高く信頼性のよい表示装置を提供できる。
【０１５５】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【０１５６】
（実施の形態４）
本発明の一態様のトランジスタの電気特性について計算を行った。
【０１５７】
ゲート絶縁膜と半導体層並びに、ゲート絶縁膜と第１電極層及び第２電極層の界面近傍に生じる水平方向の電界強度及び、トランジスタのＩｄ−Ｖｇ特性は計算機を用いた計算結果により見積もることができる。計算モデル及び計算条件を以下に示す。
【０１５８】
計算は、Ｓｉｌｖａｃｏ社製、Ａｔｌａｓを用いて行い、計算モデルは図２６および図２７に示す断面の構造を有するトランジスタ（１４４ａ、１４４ｂ、１４４ｃ、１４４ｄ、１４４ｅ）である。なお、図２６および図２７の図（Ａ−２）、図（Ｂ−２）、及び図（Ｃ−２）はそれぞれ図（Ａ−１）、図（Ｂ−１）、及び図（Ｃ−１）の第２電極層１１４ｂ近傍を拡大した図である。ゲート電極層１１１（仕事関数４．６ｅＶ）上のゲート絶縁膜１０２は酸化窒化珪素層（膜厚１００ｎｍ、比誘電率４．１）、チャネル形成領域を有する半導体層１１３は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体層（膜厚５０ｎｍ、電子親和力４．３ｅＶ）、第１電極層１１４ａ及び第２電極層１１４ｂはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体層（膜厚１０ｎｍ、電子親和力４．３ｅＶ）、第１配線層１１５ａ及び第２配線層１１５ｂはＴｉ（仕事関数４．３ｅＶ）、チャネル形成領域を有する半導体層１１３のチャネル方向の長さ（Ｌ）は４μｍ及びチャネル方向の幅（Ｗ）は１００μｍ、移動度は電子が１５ｃｍ２／Ｖｓ、正孔は０．１ｃｍ２／Ｖｓとする。
【０１５９】
図２８および図２９には、第１電極層１１４ａ及び第２電極層１１４ｂのキャリア濃度が、１×１０１６／ｃｍ３、１×１０１７／ｃｍ３及び、１×１０１８／ｃｍ３の場合のトランジスタ（１４４ａ、１４４ｂ、１４４ｃ、１４４ｄ、１４４ｅ）のゲート・ソース間の電圧（Ｖｇｓ〔Ｖ〕）に対するドレインソース間の電流（Ｉｄｓ〔Ａ〕）の伝達を示すＩｄ−Ｖｇ特性を計算した結果を示す。なお、ドレイン・ソース間電圧Ｖｄｓを１０Ｖとした。
【０１６０】
また、図３０および図３１には、トランジスタ（１４４ａ、１４４ｂ、１４４ｃ、１４４ｄ、１４４ｅ）の半導体層１１３もしくは第２電極層１１４ｂに接するゲート絶縁膜１０２の界面に生じる水平方向の電界強度を計算した結果を示す。なお、第１電極層１１４ａ及び第２電極層１１４ｂのキャリア濃度を１×１０１８／ｃｍ３、ゲート・ソース電圧Ｖｇｓを２Ｖ、ドレイン・ソース電圧Ｖｄｓを１０Ｖとして電界強度を計算した。
【０１６１】
本発明の一態様のトランジスタ１４４ａの断面図を、図２６（Ａ−１）に示す。本発明の一態様のトランジスタ１４４ａは、ゲート電極層１１１の開口部に第１配線層１１５ａ及び第２配線層１１５ｂを有し、ゲート電極層１１１の端部の上に第１配線層１１５ａ及び第２配線層１１５ｂの端部を有する。ゲート電極層１１１と第１電極層１１４ａの端部が重なる長さ及び、ゲート電極層１１１と第２電極層１１４ｂの端部が重なる長さはそれぞれ３μｍであり、ゲート電極層１１１と第１配線層１１５ａ及びゲート電極層１１１と第２配線層１１５ｂは重ならない。
【０１６２】
図２６（Ａ−１）の第２配線層１１５ｂ近傍を拡大した断面図を図２６（Ａ−２）に示す。半導体層１１３もしくは第２電極層１１４ｂと接するゲート絶縁膜１０２の界面における位置を、χで示した軸の座標で表すものとする。位置χにおける電界強度の計算結果を図３０（Ａ）に示し、トランジスタ１４４ａのＩｄ−Ｖｇ特性の計算結果を図２８（Ａ）に示す。
【０１６３】
図３０（Ａ）は、トランジスタ１４４ａのゲート絶縁膜１０２の界面における水平方向の電界強度の極大点が、第２電極層１１４ｂの端部とゲート電極層１１１の端部の上の二カ所に分散して現れることを示唆している。電界が二カ所に分散されることにより、ホットキャリアの生成が抑制される。また、図２８（Ａ）に示すＩｄ−Ｖｇ特性においても良好なオン電流が確認できる。
【０１６４】
次に、本発明の一態様のトランジスタ１４４ｂの断面図を図２６（Ｂ−１）に示す。本発明の一態様のトランジスタ１４４ｂのゲート電極層１１１と第１電極層１１４ａの端部が重なる長さ及び、ゲート電極層１１１と第２電極層１１４ｂの端部が重なる長さは、前述のトランジスタ１４４ａと同じ３μｍである。また、ゲート電極層１１１の端部と第１配線層１１５ａの端部の間及び、ゲート電極層１１１の端部と第２配線層１１５ｂの端部の間に、基板の鉛直方向から見て１μｍの間隔を設けて第１配線層１１５ａ及び第２配線層１１５ｂを配置する。
【０１６５】
図２６（Ｂ−１）の第２配線層１１５ｂ近傍を拡大した断面図を図２６（Ｂ−２）に示す。半導体層１１３もしくは第２電極層１１４ｂと接するゲート絶縁膜１０２の界面における位置を、χで示した軸の座標で表すものとする。位置χにおける電界強度の計算結果を図３０（Ｂ）に示し、トランジスタ１４４ｂのＩｄ−Ｖｇ特性の計算結果を図２８（Ｂ）に示す。
【０１６６】
図３０（Ｂ）は、トランジスタ１４４ｂのゲート絶縁膜１０２の界面における水平方向の電界強度の極大点が、第２電極層１１４ｂの端部とゲート電極層１１１の端部の上の二カ所に分散して現れることを示唆している。電界が二カ所に分散されることにより、ホットキャリアの生成が抑制される。また、図２８（Ｂ）に示すＩｄ−Ｖｇ特性のオン電流は第１電極層１１４ａ及び第２電極層１１４ｂのキャリア濃度の減少に伴って変化する。ゲート電極層１１１及び第１配線層１１５ａと重畳していない第１電極層１１４ａの領域と、ゲート電極層１１１及び第２配線層１１５ｂと重畳していない第２電極層１１４ｂの領域が直列抵抗となり、トランジスタの耐圧を高める。
【０１６７】
次に、本発明の一態様のトランジスタ１４４ｃの断面図を図２６（Ｃ−１）に示す。本発明の一態様のトランジスタ１４４ｃのゲート電極層１１１と第１電極層１１４ａの端部が重なる長さ及び、ゲート電極層１１１と第２電極層１１４ｂの端部が重なる長さは前述のトランジスタ１４４ａと同じ３μｍである。また、ゲート電極層１１１の端部と第１配線層１１５ａの端部の間及び、ゲート電極層１１１の端部と第２配線層１１５ｂの端部の間に、基板の鉛直方向から見て３μｍの間隔を設けて第１配線層１１５ａ及び第２配線層１１５ｂを配置する。
【０１６８】
図２６（Ｃ−１）の第２配線層１１５ｂ近傍を拡大した断面図を図２６（Ｃ−２）に示す。半導体層１１３もしくは第２電極層１１４ｂと接するゲート絶縁膜１０２の界面における位置を、χで示した軸の座標で表すものとする。位置χにおける電界強度の計算結果を図３０（Ｃ）に示し、トランジスタ１４４ｃのＩｄ−Ｖｇ特性の計算結果を図２８（Ｃ）に示す。
【０１６９】
図３０（Ｃ）は、トランジスタ１４４ｃのゲート絶縁膜１０２の界面における水平方向の電界強度の極大点が、第２電極層１１４ｂの端部とゲート電極層１１１の端部の上の二カ所に分散して現れることを示唆している。電界が二カ所に分散されることにより、ホットキャリアの生成が抑制される。また、図２８（Ｃ）に示すＩｄ−Ｖｇ特性のオン電流は第１電極層１１４ａ及び第２電極層１１４ｂのキャリア濃度の減少に伴って変化する。ゲート電極層１１１及び第１配線層１１５ａと重畳していない第１電極層１１４ａの領域と、ゲート電極層１１１及び第２配線層１１５ｂと重畳していない第２電極層１１４ｂの領域が直列抵抗となり、トランジスタの耐圧を高める。
【０１７０】
次に、トランジスタ１４４ｄの断面図を図２７（Ａ−１）に示す。トランジスタ１４４ｄのゲート電極層１１１と第１電極層１１４ａの端部が重なる長さ及び、ゲート電極層１１１と第２電極層１１４ｂの端部が重なる長さは、前述のトランジスタ１４４ａと同じ３μｍである。また、ゲート電極層１１１と第１配線層１１５ａが重なる長さ及び、ゲート電極層１１１と第２配線層１１５ｂが重なる長さをそれぞれ１．５μｍとしてそれぞれを配置する。
【０１７１】
図２７（Ａ−１）の第２配線層１１５ｂ近傍を拡大した断面図を図２７（Ａ−２）に示す。半導体層１１３もしくは第２電極層１１４ｂと接するゲート絶縁膜１０２の界面における位置を、χで示した軸の座標で表すものとする。位置χにおける電界強度の計算結果を図３１（Ａ）に示し、トランジスタ１４４ｄのＩｄ−Ｖｇ特性の計算結果を図２９（Ａ）に示す。
【０１７２】
図３１（Ａ）は、トランジスタ１４４ｄのゲート絶縁膜１０２の界面における水平方向の電界強度の極大点が、第２電極層１１４ｂの端部と第２配線層１１５ｂの端部の上の二カ所に分散して現れることを示唆している。電界の集中が二カ所に分散されるが、ゲート電極層１１１と重畳した第２配線層１１５ｂの端部近傍の電界強度はトランジスタ１４４ａの構造に比べ高い。
【０１７３】
次に、トランジスタ１４４ｅの断面図を図２７（Ｂ−１）に示す。トランジスタ１４４ｅのゲート電極層１１１と第１電極層１１４ａの端部が重なる長さ及び、ゲート電極層１１１と第２電極層１１４ｂの端部が重なる長さは前述のトランジスタ１４４ａと同じ３μｍである。また、ゲート電極層１１１と第１配線層１１５ａが重なる長さ及び、ゲート電極層１１１と第２配線層１１５ｂが重なる長さをそれぞれ３μｍとする。言い換えると、第１配線層１１５ａの端部と第１電極層１１４ａの端部を一致し、第２配線層１１５ｂの端部と第２電極層１１４ｂの端部を一致して配置する。
【０１７４】
図２７（Ｂ−１）の第２配線層１１５ｂ近傍を拡大した断面図を図２７（Ｂ−２）に示す。半導体層１１３もしくは第２電極層１１４ｂと接するゲート絶縁膜１０２の界面における位置を、χで示した軸の座標で表すものとする。位置χにおける電界強度の計算結果を図３１（Ｂ）に示し、トランジスタ１４４ｅのＩｄ−Ｖｇ特性の計算結果を図２９（Ｂ）に示す。
【０１７５】
図３１（Ｂ）は、トランジスタ１４４ｅのゲート絶縁膜１０２の界面における水平方向の電界強度の極大点が、第２配線層１１５ｂと第２電極層１１４ｂの端部の一カ所に集中することを示唆している。このように水平方向の強い電界が集中する箇所では、キャリアが加速されホットキャリアが生成し易くなる。
【０１７６】
以上の計算結果は、高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくした本発明の一態様のトランジスタは、第１電極層及び第２電極層近傍に電界が集中する現象が緩和され、ホットキャリアの発生が抑制されることを示している。従って、本発明の一態様のトランジスタは経時的にトランジスタのオン電流値（半導体素子がオン動作時に流れるドレイン電流）が低下するホットキャリア劣化が起こりにくいトランジスタを提供するものである。また、第１電極層及び第２電極層と、チャネルが形成される領域を含む半導体層の接触領域が十分な面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、バラツキが生じにくく、信頼性を高めることができる。
【０１７７】
また、本実施の形態で得られるトランジスタは良好な動特性を有するため、液晶表示装置や発光表示装置の画素部及び駆動回路部に用いてこれらの駆動技術と組み合わせることで、電気特性が高く信頼性のよい表示装置を提供できる。
【０１７８】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【０１７９】
（実施の形態５）
本実施の形態では、半導体装置のトランジスタについて説明する。具体的にはトップゲート型のトランジスタを有する表示装置の画素部について説明する。
図９に本実施の形態のトランジスタを示す。図９（Ａ）は平面図であり、図９（Ｂ）は図９（Ａ）におけるＡ１−Ａ２及びＢ１−Ｂ２で切断した断面図である。
【０１８０】
図９（Ａ）及び（Ｂ）に示すトランジスタ１４３は、基板１００上にソース電極層及びドレイン電極層となる第１電極層１１４ａ及び第２電極層１１４ｂが形成されている。また、第１電極層１１４ａ上には第１配線層１１５ａが設けられ、第２電極層１１４ｂ上には第２配線層１１５ｂが設けられ、第１電極層１１４ａ及び第２電極層１１４ｂ上に半導体層１１３が設けられている。また、半導体層１１３上にゲート絶縁膜１０２と、ゲート絶縁膜１０２上に第１電極層１１４ａ及び第２電極層１１４ｂの端部に重畳するゲート電極層１１１が設けられている。なお、第１配線層１１５ａ及び第２配線層１１５ｂの開口部にゲート電極層１１１があり、第１電極層１１４ａ及び第２電極層１１４ｂの側面及び上面に半導体層１１３が電気的に接続している。
【０１８１】
第１電極層１１４ａ及び第２電極層１１４ｂは、実施の形態１乃至実施の形態３で説明した下部導電膜を用いて同様に形成する。本実施の形態では、２０ｎｍの厚みのｎ型の導電型を有するＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜を用いて第１電極層１１４ａ及び第２電極層１１４ｂを形成する。
【０１８２】
また、第１配線層１１５ａ及び第２配線層１１５ｂは、実施の形態１乃至実施の形態３で説明した上部導電膜を用いて同様に形成する。本実施の形態では、厚み１５０ｎｍのアルミ膜を用いて第１配線層１１５ａ及び第２配線層１１５ｂを形成する。
【０１８３】
また、半導体層１１３は実施の形態１乃至実施の形態３で説明した半導体膜を用いて同様に形成する。本実施の形態では厚み５０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる。
【０１８４】
また、半導体層１１３上に形成するゲート絶縁膜１０２は、実施の形態１乃至実施の形態３で説明した材料を用いて同様に形成する。また、ゲート絶縁膜１０２を介して第１電極層１１４ａ及び第２電極層１１４ｂの端部に重畳して、ゲート電極層１１１を実施の形態１乃至実施の形態３で説明した材料を用いて同様に形成する。
【０１８５】
以上のような構成により、高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくし、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制したトランジスタを提供できる。また、経時的にトランジスタのオン電流値（半導体素子がオン動作時に流れるドレイン電流）が低下するホットキャリア劣化が起こりにくいトランジスタを提供できる。
【０１８６】
また、ゲート電極層の端部を、第１配線層１１５ａおよび第２配線層１１５ｂの端部の上に形成することによりトランジスタのオン動作時に流れるドレイン電流が低下し難いトランジスタを提供できる。
【０１８７】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【０１８８】
（実施の形態６）
本実施の形態では、半導体装置の一例である表示装置において、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを作製する例について図１０乃至図１５を用いて以下に説明する。
【０１８９】
また、本実施の形態では半導体層にＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用い、他の実施の形態に例示される方法と同様に同一基板上にトランジスタを配置、形成する。駆動回路のうち、ｎチャネル型ＴＦＴで構成できる駆動回路の一部を画素部のトランジスタと同一基板上に形成するものとする。
【０１９０】
半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図１０（Ａ）に示す。図１０（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
【０１９１】
また、他の実施の形態に例示されるｎチャネル型ＴＦＴで構成する信号線駆動回路について図１１を用いて説明する。
【０１９２】
図１１に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１のトランジスタ５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃを有する。
【０１９３】
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１のトランジスタ５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃを介して、３つの信号線（信号線Ｓｍ−２、信号線Ｓｍ−１、信号線Ｓｍ（ｍ＝３Ｍ））に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１のトランジスタ５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃを介して、信号線Ｓｊ−２、信号線Ｓｊ―１、信号線Ｓｊ（ｊ＝３Ｊ）に接続される。
【０１９４】
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信号が入力される。
【０１９５】
なお、ドライバＩＣ５６０１は、単結晶半導体を用いて形成されていることが望ましい。さらに、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されていることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿ＭとはＦＰＣなどを介して接続するとよい。又は画素部と同一の基板上に貼り合わせなどによって、単結晶半導体層を設け、ドライバＩＣ５６０１を形成してもよい。
【０１９６】
次に、図１１に示した信号線駆動回路の動作について、図１２のタイミングチャートを参照して説明する。なお、図１２のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割されている。さらに、図１１の信号線駆動回路は、他の行の走査線が選択されている場合でも図１２と同様の動作をする。
【０１９７】
なお、図１２のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１のトランジスタ５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃを介して、信号線Ｓｊ−２、信号線Ｓｊ−１、信号線Ｓｊに接続される場合について示している。
【０１９８】
なお、図１２のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１のトランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２のトランジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３のトランジスタ５６０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５７２１＿Ｊを示している。
【０１９９】
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ−２に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ―１に入力され、第３のサブ選択期間Ｔ３において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力される。さらに、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−２、Ｄａｔａ＿ｊ―１、Ｄａｔａ＿ｊとする。
【０２００】
図１２に示すように、第１のサブ選択期間Ｔ１において第１のトランジスタ５６０３ａがオンし、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−２が、第１のトランジスタ５６０３ａを介して信号線Ｓｊ−２に入力される。第２のサブ選択期間Ｔ２では、第２のトランジスタ５６０３ｂがオンし、第１のトランジスタ５６０３ａ及び第３のトランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ―１が、第２のトランジスタ５６０３ｂを介して信号線Ｓｊ―１に入力される。第３のサブ選択期間Ｔ３では、第３のトランジスタ５６０３ｃがオンし、第１のトランジスタ５６０３ａ及び第２のトランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第３のトランジスタ５６０３ｃを介して信号線Ｓｊに入力される。
【０２０１】
以上のことから、図１１の信号線駆動回路は、１ゲート選択期間を３つに分割することで、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力することができる。したがって、図１１の信号線駆動回路は、ドライバＩＣ５６０１が形成される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすることができる。接続数が約１／３になることによって、図１１の信号線駆動回路は、信頼性、歩留まりなどを向上できる。
【０２０２】
なお、図１１のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力することができれば、トランジスタの配置や数、駆動方法などは限定されない。
【０２０３】
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それぞれにビデオ信号を入力する場合は、トランジスタ及びトランジスタを制御するための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は３つのサブ選択期間に分割されることが望ましい。
【０２０４】
別の例として、図１３のタイミングチャートに示すように、１つの選択期間をプリチャージ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に分割してもよい。さらに、図１３のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１のトランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、第２のトランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３のトランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図１３に示すように、プリチャージ期間Ｔｐにおいて第１のトランジスタ５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力されるプリチャージ電圧Ｖｐが第１のトランジスタ５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−２、信号線Ｓｊ―１、信号線Ｓｊに入力される。第１のサブ選択期間Ｔ１において第１のトランジスタ５６０３ａがオンし、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−２が、第１のトランジスタ５６０３ａを介して信号線Ｓｊ−２に入力される。第２のサブ選択期間Ｔ２では、第２のトランジスタ５６０３ｂがオンし、第１のトランジスタ５６０３ａ及び第３のトランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ―１が、第２のトランジスタ５６０３ｂを介して信号線Ｓｊ―１に入力される。第３のサブ選択期間Ｔ３では、第３のトランジスタ５６０３ｃがオンし、第１のトランジスタ５６０３ａ及び第２のトランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第３のトランジスタ５６０３ｃを介して信号線Ｓｊに入力される。
【０２０５】
以上のことから、図１３のタイミングチャートを適用した図１１の信号線駆動回路は、サブ選択期間の前にプリチャージ期間を設けることによって、信号線をプリチャージできるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１３において、図１２と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【０２０６】
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０２０７】
走査線駆動回路の一部に用いるシフトレジスタの一形態について図１４及び図１５を用いて説明する。
【０２０８】
図１４にシフトレジスタの回路構成を示す。図１４に示すシフトレジスタは、フリップフロップ５７０１＿１〜５７０１＿ｎという複数のフリップフロップで構成される。また、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
【０２０９】
図１４のシフトレジスタの接続関係について説明する。１段目のフリップフロップ５７０１＿１は、第１の配線５７１１、第２の配線５７１２、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿１、及び第７の配線５７１７＿２と接続される。また、２段目のフリップフロップ５７０１＿２は、第３の配線５７１３、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿１、第７の配線５７１７＿２及び第７の配線５７１７＿３と接続される。
【０２１０】
同様に、ｉ段目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちいずれか一）は、第２の配線５７１２又は第３の配線５７１３の一方、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｉ−１、第７の配線５７１７＿ｉ、及び第７の配線５７１７＿ｉ＋１と接続される。ここで、ｉが奇数の場合には、ｉ段目のフリップフロップ５７０１＿ｉは第２の配線５７１２と接続され、ｉが偶数である場合には、ｉ段目のフリップフロップ５７０１＿ｉは第３の配線５７１３と接続されることになる。
【０２１１】
また、ｎ段目のフリップフロップ５７０１＿ｎは、第２の配線５７１２又は第３の配線５７１３の一方、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｎ−１、第７の配線５７１７＿ｎ、及び第６の配線５７１６と接続される。
【０２１２】
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第２の電源線と呼んでもよい。
【０２１３】
次に、図１４に示すフリップフロップの詳細について、図１５を用いて説明する。図１５に示すフリップフロップは、第１のトランジスタ５５７１、第２のトランジスタ５５７２、第３のトランジスタ５５７３、第４のトランジスタ５５７４、第５のトランジスタ５５７５、第６のトランジスタ５５７６、第７のトランジスタ５５７７及び第８のトランジスタ５５７８を有する。なお、第１のトランジスタ５５７１、第２のトランジスタ５５７２、第３のトランジスタ５５７３、第４のトランジスタ５５７４、第５のトランジスタ５５７５、第６のトランジスタ５５７６、第７のトランジスタ５５７７及び第８のトランジスタ５５７８は、ｎチャネル型トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。
【０２１４】
また、図１５に示すフリップフロップは、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３、第４の配線５５０４、第５の配線５５０５、及び第６の配線５５０６を有する。
【０２１５】
本実施の形態では全てのトランジスタは、エンハンスメント型のｎチャネル型トランジスタとする例を示すが、特に限定されず、例えば、デプレッション型のｎチャネル型トランジスタを用いても駆動回路を駆動させることもできる。
【０２１６】
次に、図１５に示すフリップフロップの接続構成について、以下に示す。
【０２１７】
第１のトランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）が第４の配線５５０４に接続され、第１のトランジスタ５５７１の第２の電極（ソース電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
【０２１８】
第２のトランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２のトランジスタ５５７２第２の電極が第３の配線５５０３に接続される。
【０２１９】
第３のトランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３のトランジスタ５５７３の第２の電極が第２のトランジスタ５５７２のゲート電極に接続され、第３のトランジスタ５５７３のゲート電極が第５の配線５５０５に接続される。
【０２２０】
第４のトランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４のトランジスタ５５７４の第２の電極が第２のトランジスタ５５７２のゲート電極に接続され、第４のトランジスタ５５７４のゲート電極が第１のトランジスタ５５７１のゲート電極に接続される。
【０２２１】
第５のトランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５のトランジスタ５５７５の第２の電極が第１のトランジスタ５５７１のゲート電極に接続され、第５のトランジスタ５５７５のゲート電極が第１の配線５５０１に接続される。
【０２２２】
第６のトランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６のトランジスタ５５７６の第２の電極が第１のトランジスタ５５７１のゲート電極に接続され、第６のトランジスタ５５７６のゲート電極が第２のトランジスタ５５７２のゲート電極に接続される。
【０２２３】
第７のトランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７のトランジスタ５５７７の第２の電極が第１のトランジスタ５５７１のゲート電極に接続され、第７のトランジスタ５５７７のゲート電極が第２の配線５５０２に接続される。
【０２２４】
第８のトランジスタ５５７８の第１の電極が第６の配線５５０６に接続され、第８のトランジスタ５５７８の第２の電極が第２のトランジスタ５５７２のゲート電極に接続され、第８のトランジスタ５５７８のゲート電極が第１の配線５５０１に接続される。
【０２２５】
なお、第１のトランジスタ５５７１のゲート電極、第４のトランジスタ５５７４のゲート電極、第５のトランジスタ５５７５の第２の電極、第６のトランジスタ５５７６の第２の電極及び第７のトランジスタ５５７７の第２の電極の接続箇所をノード５５４３とする。さらに、第２のトランジスタ５５７２のゲート電極、第３のトランジスタ５５７３の第２の電極、第４のトランジスタ５５７４の第２の電極、第６のトランジスタ５５７６のゲート電極及び第８のトランジスタ５５７８の第２の電極の接続箇所をノード５５４４とする。
【０２２６】
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線と呼んでもよい。
【０２２７】
ｉ段目のフリップフロップ５７０１＿ｉにおいて、図１５中の第１の配線５５０１と、図１４中の第７の配線５７１７＿ｉ−１が接続される。また、図１５中の第２の配線５５０２と、図１４中の第７の配線５７１７＿ｉ＋１が接続される。また、図１５中の第３の配線５５０３と、第７の配線５７１７＿ｉが接続される。さらに、図１５中の第６の配線５５０６と、第５の配線５７１５が接続される。
【０２２８】
ｉが奇数の場合、図１５中の第４の配線５５０４は、図１４中の第２の配線５７１２と接続され、ｉが偶数の場合、図１４中の第３の配線５７１３と接続される。また、図１５中の第５の配線５５０５と、図１４中の第４の配線５７１４が接続される。
【０２２９】
ただし、１段目のフリップフロップ５７０１＿１において、図１５中の第１の配線５５０１は図１４中の第１の配線５７１１に接続される。また、ｎ段目のフリップフロップ５７０１＿ｎにおいて、図１５中の第２の配線５５０２は図１４中の第６の配線５７１６に接続される。
【０２３０】
また、信号線駆動回路及び走査線駆動回路を他の実施の形態に例示されるｎチャネル型ＴＦＴのみで作製することも可能である。他の実施の形態に例示されるｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。例えば、他の実施の形態に例示されるｎチャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作させることができるため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することができる。
【０２３１】
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができる。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することができる。また、複数の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利である。
【０２３２】
また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複数のトランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図１０（Ｂ）に示す。
【０２３３】
図１０（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有する画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０３とを有する。
【０２３４】
図１０（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。
【０２３５】
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。
【０２３６】
なお、図１０（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴを配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力される信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成している例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で生成しても良い。
【０２３７】
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成することができる。また、信号線駆動回路及び走査線駆動回路を他の実施の形態に例示されるｎチャネル型ＴＦＴのみで作製することも可能である。
【０２３８】
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
【０２３９】
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
【０２４０】
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板も必要なく、厚さや重さが半減する。
【０２４１】
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
【０２４２】
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、他の実施の形態に例示される方法と同様に形成できるトランジスタによって得られるアクティブマトリクス基板を用いることができる。
【０２４３】
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
【０２４４】
経時的なオン電流値（半導体素子がオン動作時に流れるドレイン電流）の低下が抑制された本発明の一態様のトランジスタを搭載しているため、本実施の形態に例示された表示装置は信頼性が高い。
【０２４５】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【０２４６】
（実施の形態７）
他の実施の形態に例示される薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、他の実施の形態に例示される薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【０２４７】
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
【０２４８】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【０２４９】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０２５０】
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１６を用いて説明する。図１６（Ａ１）（Ａ２）は、第１の基板４００１上に形成された他の実施の形態に例示されるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を酸化物半導体層として含む信頼性の高い薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図１６（Ｂ）は、図１６（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
【０２５１】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
【０２５２】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１６（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１６（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
【０２５３】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１６（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられている。
【０２５４】
薄膜トランジスタ４０１０、４０１１は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を酸化物半導体層として含む信頼性の高い、他の実施の形態に例示される薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
【０２５５】
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
【０２５６】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【０２５７】
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
【０２５８】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８を形成する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【０２５９】
なお本実施の形態は透過型液晶表示装置の例であるが、本発明は反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。
【０２６０】
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。
【０２６１】
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、他の実施の形態に例示される薄膜トランジスタを保護膜や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。
【０２６２】
本実施の形態では、保護膜として積層構造の絶縁層４０２０を形成する。本実施の形態では、絶縁層４０２０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防止に効果がある。
【０２６３】
本実施の形態では、絶縁層４０２０の二層目として、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑制することができる。
【０２６４】
また、保護膜を形成した後に、酸化物半導体層のアニール（３００℃〜４００℃）を行ってもよい。
【０２６５】
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
【０２６６】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【０２６７】
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。材料液を用いて絶縁層４０２１を形成する場合、ベークする工程で同時に、酸化物半導体層のアニール（３００℃〜４００℃）を行ってもよい。絶縁層４０２１の焼成工程と酸化物半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
【０２６８】
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０２６９】
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／スクエア以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０２７０】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【０２７１】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【０２７２】
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
【０２７３】
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０２７４】
また図１６においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０２７５】
図１７は、他の実施の形態に例示されるＴＦＴを適用して作製されるＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している。
【０２７６】
図１７は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
【０２７７】
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いることができる。
【０２７８】
経時的なオン電流値（半導体素子がオン動作時に流れるドレイン電流）の低下が抑制された本発明の一態様の薄膜トランジスタを搭載しているため、本実施の形態に例示された液晶表示パネルは信頼性が高い。
【０２７９】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【０２８０】
（実施の形態８）
本実施の形態では、他の実施の形態に例示される薄膜トランジスタを適用した半導体装置として電子ペーパーの例を示す。
【０２８１】
図１８は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、他の実施の形態に例示される薄膜トランジスタを適用することができる。
【０２８２】
図１８の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１電極層及び第２電極層の間に配置し、第１電極層及び第２電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
【０２８３】
基板５８０と基板５９６の間に封止される薄膜トランジスタ５８１はトップゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン電極層によって第１電極層５８７と、絶縁層５８３、５８４、５８５に形成する開口で接しており電気的に接続している。第１電極層５８７と第２電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１８参照）。本実施の形態においては、第１電極層５８７が画素電極に相当し、第２電極層５８８が共通電極に相当する。第２電極層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。他の実施の形態に例示されるいずれか一の共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２電極層５８８と共通電位線とを電気的に接続することができる。
【０２８４】
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１電極層と第２電極層との間に設けられるマイクロカプセルは、第１電極層と第２電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
【０２８５】
経時的なオン電流値（半導体素子がオン動作時に流れるドレイン電流）の低下が抑制された本発明の一態様の薄膜トランジスタを搭載しているため、本実施の形態に例示された電子ペーパーは信頼性が高い。
【０２８６】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【０２８７】
（実施の形態９）
本実施の形態では、他の実施の形態に例示される薄膜トランジスタを適用した半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、本実施の形態ではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０２８８】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２８９】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、本実施の形態では、発光素子として有機ＥＬ素子を用いて説明する。
【０２９０】
図１９は、本発明を適用した半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【０２９１】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。本実施の形態では、他の実施の形態に例示される酸化物半導体層（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）をチャネル形成領域に用いるｎチャネル型のトランジスタを、１つの画素に２つ用いる例を示す。
【０２９２】
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
【０２９３】
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【０２９４】
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。
【０２９５】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
【０２９６】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図１９と同じ画素構成を用いることができる。
【０２９７】
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２９８】
なお、図１９に示す画素構成は、これに限定されない。例えば、図１９に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
【０２９９】
次に、発光素子の構成について、図２０を用いて説明する。本実施の形態では、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図２０（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、他の実施の形態に例示される薄膜トランジスタと同様に作製でき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を半導体層として含む信頼性の高い薄膜トランジスタである。
【０３００】
発光素子は発光を取り出すために、少なくとも陽極又は陰極の一方が可視光に対する透光性を有していればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
【０３０１】
上面射出構造の発光素子について図２０（Ａ）を用いて説明する。
【０３０２】
図２０（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に透過する場合の、画素の断面図を示す。図２０（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、Ｍｇ―Ａｇ、Ａｌ―Ｌｉ等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は可視光に対する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す）、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する透光性導電膜を用いても良い。
【０３０３】
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図２０（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。
【０３０４】
次に、下面射出構造の発光素子について図２０（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図２０（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が可視光に対する透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２０（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７０１４は、図２０（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２０（Ａ）と同様に、可視光に対する透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
【０３０５】
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２０（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。
【０３０６】
次に、両面射出構造の発光素子について、図２０（Ｃ）を用いて説明する。図２０（Ｃ）では、駆動用ＴＦＴ７０２１と接続された可視光に対する透光性を有する導電膜７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図２０（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図２０（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２０（Ａ）と同様に、可視光に対する透光性を有する導電性材料を用いて形成することができる。
【０３０７】
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２０（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
【０３０８】
なお、本実施の形態では、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
【０３０９】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
【０３１０】
なお本実施の形態で示す半導体装置は、図２０に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０３１１】
次に、他の実施の形態に例示される薄膜トランジスタを適用した半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図２１を用いて説明する。図２１（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発光素子を、第１の基板と第２の基板との間にシール材によって封止した、パネルの上面図であり、図２１（Ｂ）は、図２１（Ａ）のＨ−Ｉにおける断面図に相当する。
【０３１２】
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０３１３】
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図２１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
【０３１４】
薄膜トランジスタ４５０９、４５１０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を半導体層として含む信頼性の高い、他の実施の形態に例示される薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
【０３１５】
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１電極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子４５１１の構成は、第１電極層４５１７、電界発光層４５１２、第２電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
【０３１６】
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１電極層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０３１７】
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０３１８】
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２電極層４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
【０３１９】
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
【０３２０】
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１電極層４５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
【０３２１】
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
【０３２２】
発光素子４５１１からの光の取り出し方向に位置する基板は、可視光に対する透光性を有していなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような可視光に対する透光性を有する材料を用いる。
【０３２３】
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒素を用いた。
【０３２４】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０３２５】
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２１の構成に限定されない。
【０３２６】
経時的なオン電流値（半導体素子がオン動作時に流れるドレイン電流）の低下が抑制された本発明の一態様の薄膜トランジスタを搭載しているため、本実施の形態に例示された発光表示装置は信頼性が高い。
【０３２７】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【０３２８】
（実施の形態１０）
他の実施の形態に例示される薄膜トランジスタを適用した半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２２に示す。
【０３２９】
また、図２２は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０３３０】
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２２では表示部２７０５）に文章を表示し、左側の表示部（図２２では表示部２７０７）に画像を表示することができる。
【０３３１】
また、図２２では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
【０３３２】
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０３３３】
経時的なオン電流値（半導体素子がオン動作時に流れるドレイン電流）の低下が抑制された本発明の一態様の薄膜トランジスタを搭載しているため、本実施の形態に例示された表示装置は信頼性が高い。
【０３３４】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【０３３５】
（実施の形態１１）
他の実施の形態に例示される薄膜トランジスタを用いた半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０３３６】
図２３（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
【０３３７】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
【０３３８】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０３３９】
図２３（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【０３４０】
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
【０３４１】
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０３４２】
図２４は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図２４（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図２４（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図２４（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
【０３４３】
図２４（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも本発明に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。
【０３４４】
図２５は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６などを備えている。
【０３４５】
図２５に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作は、表示部１００２を指などで触れることにより行うことができる。
【０３４６】
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０３４７】
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
【０３４８】
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表示部１００２の画面表示を自動的に切り替えるようにすることができる。
【０３４９】
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【０３５０】
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０３５１】
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１００２に掌や指を触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【０３５２】
経時的なオン電流値（半導体素子がオン動作時に流れるドレイン電流）の低下が抑制された本発明の一態様の薄膜トランジスタを搭載しているため、本実施の形態に例示された表示を搭載した電子機器は信頼性が高い。
【０３５３】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができることとする。
【符号の説明】
【０３５４】
１００    基板
１０２    ゲート絶縁膜
１０３    半導体膜
１０９    保護絶縁層
１１１    ゲート電極層
１１３    半導体層
１１４ａ  電極層
１１４ｂ  電極層
１１５ａ  配線層
１１５ｂ  配線層
１１８    端子
１２０    接続電極
１２２    端子
１２３    容量配線
１２４    コンタクトホール
１２５    コンタクトホール
１２６    コンタクトホール
１２７    透明導電膜
１２８    画素電極層
１２９    透明導電膜
１３３    レジストマスク
１３３ａ  レジストマスク
１３３ｂ  レジストマスク
１３４    レジストマスク
１３５    レジストマスク
１４１    トランジスタ
１４２    トランジスタ
１４３    トランジスタ
１４４ａ  トランジスタ
１４４ｂ  トランジスタ
１４４ｃ  トランジスタ
１４４ｄ  トランジスタ
１４４ｅ  トランジスタ
１５０    端子
１５１    端子
１５２    ゲート絶縁膜
１５３    接続電極
１５４    保護絶縁膜
１５５    透明導電膜
１５６    電極
５８０    基板
５８１    薄膜トランジスタ
５８３    絶縁層
５８４    絶縁層
５８５    絶縁層
５８７    電極層
５８８    電極層
５８９    球形粒子
５９０ａ  黒色領域
５９０ｂ  白色領域
５９４    キャビティ
５９５    充填材
５９６    基板
１０００    携帯電話機
１００１    筐体
１００２    表示部
１００３    操作ボタン
１００４    外部接続ポート
１００５    スピーカ
１００６    マイク
２６００    ＴＦＴ基板
２６０１    対向基板
２６０２    シール材
２６０３    画素部
２６０４    表示素子
２６０５    着色層
２６０６    偏光板
２６０７    偏光板
２６０８    配線回路部
２６０９    フレキシブル配線基板
２６１０    冷陰極管
２６１１    反射板
２６１２    回路基板
２６１３    拡散板
２７００    電子書籍
２７０１    筐体
２７０３    筐体
２７０５    表示部
２７０７    表示部
２７１１    軸部
２７２１    電源
２７２３    操作キー
２７２５    スピーカ
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００５    シール材
４００６    基板
４００８    液晶層
４０１０    薄膜トランジスタ
４０１１    薄膜トランジスタ
４０１３    液晶素子
４０１５    接続端子電極
４０１６    端子電極
４０１８    ＦＰＣ
４０１９    異方性導電膜
４０２０    絶縁層
４０２１    絶縁層
４０３０    画素電極層
４０３１    対向電極層
４０３２    絶縁層
４０３３    絶縁層
４０３５    スペーサ
４５０１    基板
４５０２    画素部
４５０３ａ  信号線駆動回路
４５０３ｂ  信号線駆動回路
４５０４ａ  走査線駆動回路
４５０４ｂ  走査線駆動回路
４５０５    シール材
４５０６    基板
４５０７    充填材
４５０９    薄膜トランジスタ
４５１０    薄膜トランジスタ
４５１１    発光素子
４５１２    電界発光層
４５１３    電極層
４５１５    接続端子電極
４５１６    端子電極
４５１７    電極層
４５１８ａ    ＦＰＣ
４５１８ｂ    ＦＰＣ
４５１９    異方性導電膜
４５２０    隔壁
５３００    基板
５３０１    画素部
５３０２    走査線駆動回路
５３０３    信号線駆動回路
５４００    基板
５４０１    画素部
５４０２    走査線駆動回路
５４０３    信号線駆動回路
５４０４    走査線駆動回路
５５０１    配線
５５０２    配線
５５０３    配線
５５０４    配線
５５０５    配線
５５０６    配線
５５４３    ノード
５５４４    ノード
５５７１    トランジスタ
５５７２    トランジスタ
５５７３    トランジスタ
５５７４    トランジスタ
５５７５    トランジスタ
５５７６    トランジスタ
５５７７    トランジスタ
５５７８    トランジスタ
５６０１    ドライバＩＣ
５６０２    スイッチ群
５６０３ａ  トランジスタ
５６０３ｂ  トランジスタ
５６０３ｃ  トランジスタ
５６１１    配線
５６１２    配線
５６１３    配線
５６２１    配線
５７０１    フリップフロップ
５７０３ａ  タイミング
５７０３ｂ  タイミング
５７０３ｃ  タイミング
５７１１    配線
５７１２    配線
５７１３    配線
５７１４    配線
５７１５    配線
５７１６    配線
５７１７    配線
５７２１    信号
５８０３ａ  タイミング
５８０３ｂ  タイミング
５８０３ｃ  タイミング
５８２１    信号
６４００    画素
６４０１    スイッチング用トランジスタ
６４０２    駆動用トランジスタ
６４０３    容量素子
６４０４    発光素子
６４０５    信号線
６４０６    走査線
６４０７    電源線
６４０８    共通電極
７００１    駆動用ＴＦＴ
７００２    発光素子
７００３    陰極
７００４    発光層
７００５    陽極
７０１１    駆動用ＴＦＴ
７０１２    発光素子
７０１３    陰極
７０１４    発光層
７０１５    陽極
７０１６    遮蔽膜
７０１７    導電膜
７０２１    駆動用ＴＦＴ
７０２２    発光素子
７０２３    陰極
７０２４    発光層
７０２５    陽極
７０２７    導電膜
９６００    テレビジョン装置
９６０１    筐体
９６０３    表示部
９６０５    スタンド
９６０７    表示部
９６０９    操作キー
９６１０    リモコン操作機
９７００    デジタルフォトフレーム
９７０１    筐体
９７０３    表示部
９８８１    筐体
９８８２    表示部
９８８３    表示部
９８８４    スピーカ部
９８８５    操作キー
９８８６    記録媒体挿入部
９８８７    接続端子
９８８８    センサ
９８８９    マイクロフォン
９８９０    ＬＥＤランプ
９８９１    筐体
９８９３    連結部
９９００    スロットマシン
９９０１    筐体
９９０３    表示部
【図１】
2010258423.tif 000003
【図２】
2010258423.tif 000004
【図３】
2010258423.tif 000005
【図４】
2010258423.tif 000006
【図５】
2010258423.tif 000007
【図６】
2010258423.tif 000008
【図７】
2010258423.tif 000009
【図８】
2010258423.tif 000010
【図９】
2010258423.tif 000011
【図１０】
2010258423.tif 000012
【図１１】
2010258423.tif 000013
【図１２】
2010258423.tif 000014
【図１３】
2010258423.tif 000015
【図１４】
2010258423.tif 000016
【図１５】
2010258423.tif 000017
【図１６】
2010258423.tif 000018
【図１７】
2010258423.tif 000019
【図１８】
2010258423.tif 000020
【図１９】
2010258423.tif 000021
【図２０】
2010258423.tif 000022
【図２１】
2010258423.tif 000023
【図２２】
2010258423.tif 000024
【図２３】
2010258423.tif 000025
【図２４】
2010258423.tif 000026
【図２５】
2010258423.tif 000027
【図２６】
2010258423.tif 000028
【図２７】
2010258423.tif 000029
【図２８】
2010258423.tif 000030
【図２９】
2010258423.tif 000031
【図３０】
2010258423.tif 000032
【図３１】
2010258423.tif 000033