(57)【要約】【課題】半導体装置の接合信頼性を向上させる。【解決手段】基板１０面の配線パターン１１と半導体素子２の接続面に形成された導電材料から成る接続用電極３とがフェースダウン実装により電気的に接続されている半導体装置１において、一部の上記配線パターン３ｂの幅が、上記配線パターン３ｂ上にフィレット形状の接続用電極３ｂが形成されるように設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の配線パターンと半導体素子の接続面に形成された導電材料から成る接続用電極とがフェースダウン実装により電気的に接続されている半導体装置において、
一部の上記配線パターンの幅が、上記配線パターン上にフィレット形状の接続用電極が形成されるように設定されている
ことを特徴とする半導体装置。
【請求項２】
一部の上記配線パターンの幅が、バレル形状の接続用電極と、高さ、上端面の半径および体積が同一である円錐台の下端面の直径以上になるように設定されることによって、上記フィレット形状の接続用電極が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記フィレット形状の接続用電極が、上記半導体素子の外周コーナー部分に少なくとも１つずつ形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記接続用電極の組成がＮｉ、Ｃｒ、Ａｕ、Ｚｎ、Ｃｕ、はんだ、鉛フリーはんだ、またはこれらの材料の複層であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
上記配線パターンの表面に形成されている表面被覆材料の組成が、Ｓｎ、Ａｕ、Ｎｉ、Ｃｕ、はんだ、鉛フリーはんだ、またはプリフラックスであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
上記接続用電極は、ペリフェラルまたはエリアアレイのレイアウトにより、上記半導体素子上に配設されることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
１つの上記基板上に、同種または異種の２以上の半導体素子が実装されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
上記半導体素子に加えて、ディスクリート電子部品が、上記基板に実装されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
上記基板に代えて、他の半導体素子が上記半導体素子と接合されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置の製造方法であって、
幅が、上記配線パターン上にフィレット形状の接続用電極が形成されるように設定された配線パターンを、上記基板に形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
バレル形状の接続用電極と、高さ、上端面の半径および体積が同一である円錐台の下端面の直径以上になるように幅が設定された配線パターンを、上記基板に形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
上記接続用電極と上記基板の上記配線パターンとの接合方式が、加熱方式によってなされていることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線パターンを形成した基板に向き合って半導体素子面を接続する半導体装置および製造方法に関するものである。
【背景技術】
【０００２】
従来では、半導体素子と基板との電気的接続を、ワイヤボンディングで行っていた。しかしながら、ワイヤボンディングでは、チップの外側にワイヤの終端を確保する必要があるため、実装サイズが大きくなっていた。また、半導体基板と基板との接続距離が長いため、インダクタンスが大きくなってしまい、高速化が難しかった。
【０００３】
このため、近年では、フリップチップ実装方式が多用されている。フリップチップ実装方式とは、半導体素子の接続面の入力端子（パッド）上に、基板との接合に用いる接続用電極を形成した後、当該接続面と基板の面とを向かい合わせて配置し、接続面の接続用電極と基板の電極（配線パターン）とを接合させる実装方法である。フリップチップ実装方式で実装された半導体装置は、半導体基板と基板との接続距離が短いため、ワイヤボンディング実装方式で実装された半導体装置に比べて高速化に適している。
【０００４】
上述のフリップチップ実装方式のように、半導体素子の接続面と基板の面とを対向させて実装する方法は、総じてフェースダウン実装方法と呼ばれている。このフェースダウン実装方法は、図１８に示すように、半導体素子３０２の接続面を下に向け、接続面の入力端子（図示せず）上に形成された接続用電極３０３と、基板３１０に形成された配線パターン３１１とが電気的に接続されている。従って、この接続用電極３０３に、はんだを使用した場合、接続用電極３０３の形状は、半導体素子３０２の重さによって押しつぶされて、通常は接触角が鈍角であるバレル（洋樽型）形状となる。
【０００５】
ここで、半導体装置３００には、図１９に示すように、基板３１０と半導体素子３０２との線膨張係数の差に起因する熱応力、および振動等の外力に起因するせん断応力が矢印の方向に発生する。このような応力が発生した場合、その応力は、半導体素子３０２と接続用電極３０３、および基板３１０と接続用電極３０３との接合部近傍に集中することが知られている。また、バレル形状の接続用電極３０３は、接触角が鈍角であるため、一般的に応力の影響を受け易い形状である。従って、バレル形状の接続用電極３０３には、応力による破断が発生し易いため、接合信頼性に問題を有している。
【０００６】
そこで、特許文献１には、バンプ電極（接続用電極）の表面積を増大することによって、接合信頼性を向上させた半導体装置が開示されている。特許文献１に記載の半導体装置４００は、図２０に示すように、主バンプ電極４０３ａの列の周りを囲うように補助（またはダミー）バンプ電極４０３ｂが配置されている。このため、チップ４０２当りのバンプ電極４０３の数が増加するため、せん断応力が分散されることになる。これにより、プリント基板（図示せず）およびチップ４０２と、バンプ電極４０３との接合信頼性の高い半導体装置を実現している。
【０００７】
また、特許文献２には、はんだバンプ（接続用電極）を、接触角が鋭角であるフィレット形状に形成することによって、接合信頼性を向上させた半導体装置が開示されている。フィレット形状のはんだバンプは、接合部近傍への応力集中を緩和させ、接合信頼性を向上させることができるということが知られている。特許文献１に記載の半導体装置５００は、図２１に示すように、高さ制御ピン５０７を用いて、プリント配線基板（基板）５１０とチップ５０２との間隔を一定以上に広げることによって、はんだバンプ５０３の形状がフィレット形状に形成されている。これにより、応力による破断が発生し難い、接合信頼性の高い実半導体装置を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１２６２０号公報（１９９８年９１月１６日公開）
【特許文献２】特開昭６２−１３９３８６号公報（１９８７年６月２３日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の半導体装置では、主バンプ電極に加えて、さらに補助バンプ電極を形成する必要がある。このため、バンプ電極総数が増加することによって、バンプ電極の原材料の増加および半導体装置の重量の増加を伴う。また、各バンプ電極に使用されるはんだの量が均一ではないため、バンプ電極形成工程の複雑化を伴う。さらに、補助バンプ電極に使用するバンプ電極の組成が、主バンプ電極と異なる場合、バンプ電極形成工程において、工程の追加を伴うという問題を有している。
【００１０】
また、特許文献２に記載の技術では、はんだバンプをフィレット（鼓型）形状に形成するために、基板を貫通する高さ制御ピン１１を追加する必要がある。このため、部品数の増加、および高さ制御ピン５０７を貫通させる工程等の追加を伴うという問題を有している。
【００１１】
このように、上記従来の技術では、原材料、部品または工程等の増加を伴うため、コストが増加し、且つ、製造リードタイムが延長するという問題を有している。
【００１２】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、原材料、部品または工程等の増加を伴わずに、接合信頼性の高い半導体装置を提供することにある。また、本発明の他の目的は、上記半導体装置を製造する方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、上記課題を解決するために、基板の配線パターンと半導体素子の接続面に形成された導電材料から成る接続用電極とがフェースダウン実装により電気的に接続されている半導体装置において、一部の上記配線パターンの幅が、上記配線パターン上にフィレット形状の接続用電極が形成されるように設定されていることを特徴としている。
【００１４】
上記発明によれば、一部の配線パターンの幅が上記のように設定されることによって、この配線パターン上に、応力の影響を受け難いフィレット形状の接続用電極が形成される。
【００１５】
これにより、原材料、部品および工程等の増加を伴わずに、接合信頼性の高い半導体装置を実現することができる。
【００１６】
また、本発明の半導体装置は、一部の上記配線パターンの幅が、バレル形状の接続用電極と、高さ、上端面の半径および体積が同一である円錐台の下端面の直径以上になるように設定されることによって、上記フィレット形状の接続用電極が形成されていることが好ましい。
【００１７】
上記発明によれば、バレル形状の接続用電極と、高さ、上端面の半径および体積が同一である円錐台の下端面の直径以上になるように幅が設定された配線パターン上に、応力の影響を受け難いフィレット形状の接続用電極が容易に形成される。
【００１８】
これにより、接合信頼性の高い半導体装置を容易に実現することができる。
【００１９】
また、本発明の半導体装置は、上記フィレット形状の接続用電極が、上記半導体素子の外周コーナー部分に少なくとも１つずつ形成されていることが好ましい。
【００２０】
上記発明によれば、最も応力の影響を受け易い半導体素子の外周コーナー部分に、フィレット形状の接続用電極が形成されている。
【００２１】
これにより、より接合信頼性の高い半導体装置を実現することができる。
【００２２】
また、本発明の半導体装置は、上記接続用電極の組成がＮｉ、Ｃｒ、Ａｕ、Ｚｎ、Ｃｕ、はんだ、鉛フリーはんだ、またはこれらの材料の複層であることが好ましい。
【００２３】
上記発明よれば、加工性および導電性に優れた接続用電極を好適に形成することができる。
【００２４】
また、本発明の半導体装置は、上記配線パターンの表面に形成されている表面被覆材料の組成が、Ｓｎ、Ａｕ、Ｎｉ、Ｃｕ、はんだ、鉛フリーはんだ、またはプリフラックスであることが好ましい。
【００２５】
上記発明によれば、配線パターンの酸化等を効果的に防止することができる。
【００２６】
また、本発明の半導体装置は、接続用電極は、ペリフェラルまたはエリアアレイのレイアウトにより、上記半導体素子上に配設されていることが好ましい。
【００２７】
上記発明によれば、ペリフェラルまたはエリアアレイであるレイアウトの半導体装置の接合信頼性を高めることができる。
【００２８】
また、本発明の半導体装置は、１つの上記基板上に、同種または異種の２以上の半導体素子が実装されていることが好ましい。
【００２９】
上記発明によれば、同種または異種の２以上の半導体素子が、１つの基板に実装された構成である。
【００３０】
これにより、半導体装置の多様化および小型化を図ることができる。
【００３１】
また、本発明の半導体装置は、上記半導体素子に加えて、ディスクリート電子部品が、上記基板に実装されていることが好ましい。
【００３２】
上記発明によれば、半導体装置のさらなる多様化を図ることができる。
【００３３】
また、本発明の半導体装置は、上記基板に代えて、他の半導体素子が上記半導体素子と接合されていることが好ましい。
【００３４】
上記発明によれば、半導体素子と他の半導体素子とが接合される場合でも、一部の配線パターン上に、応力の影響を受け難いフィレット形状の接続用電極を形成することができる。
【００３５】
また、本発明の半導体装置の製造方法は、幅が、上記配線パターン上にフィレット形状の接続用電極が形成されるように設定された配線パターンを、上記基板に形成する工程を含むことを特徴としている。
【００３６】
上記方法によれば、一部の配線パターンの幅が、上記のように設定されることによって、この配線パターン上に、応力の影響を受け難いフィレット形状の接続用電極が形成された半導体像装置が製造される。
【００３７】
これにより、原材料、部品および工程等の増加を伴わずに、接合信頼性の高い半導体装置を製造することができる。
【００３８】
また、本発明の半導体装置の製造方法は、バレル形状の接続用電極と、高さ、上端面の半径および体積が同一である円錐台の下端面の直径以上になるように幅が設定された配線パターンを、上記基板に形成する工程を含むことが好ましい。
【００３９】
上記方法によれば、バレル形状の接続用電極と、高さ、上端面の半径および体積が同一である円錐台の下端面の直径以上になるように幅が設定された配線パターン上に、応力の影響を受け難いフィレット形状の接続用電極が形成された半導体像装置が容易に製造される。
【００４０】
これにより、接合信頼性の高い半導体装置を容易に製造することができる。
【００４１】
また、本発明の半導体装置の製造方法は、上記接続用電極と上記基板の上記配線パターンとの接合方式が、加熱方式によってなされていることが好ましい。
【００４２】
上記方法によれば、接続用電極と基板の配線パターンとを容易に接合することができる。
【発明の効果】
【００４３】
本発明の半導体装置は、以上のように、一部の上記配線パターンの幅が、上記配線パターン上にフィレット形状の接続用電極が形成されるように設定されている構成である。
【００４４】
それゆえ、原材料、部品または工程等の増加を伴わずに、接合信頼性の高い半導体装置、およびその製造方法を提供することができるという効果を奏する。
【図面の簡単な説明】
【００４５】
【図１】半導体素子と基板の配線パターンとがフィレット形状を含む接続用電極によって接続された半導体装置の断面図である。
【図２】（ａ）および（ｂ）は、半導体装置を構成する基板を示す断面図である。
【図３】（ａ）〜（ｃ）は、半導体装置を構成する半導体素子および接続用電極を示す断面図である。
【図４】図１に示された半導体装置における半導体素子の外周コーナー部分を示す拡大断面図である。
【図５】（ａ）〜（ｄ）は、半導体装置１の接続用電極３を示す拡大断面図である。
【図６】（ａ）および（ｂ）は、半導体素子の接続面のバレル形状およびフィレット形状の接続用電極が配設される位置の分布の一例を示した平面図である。半導体素子上の接続用電極の配設形状および接合部をフィレット形状にする箇所の一例を示す平面図である。
【図７】複数個の半導体素子、基板、電子部品からなるモジュールを示す断面図である。
【図８】２つの半導体素子を接合したときの、各半導体素子と基板とを接合する接続用電極の配置を示す図である。
【図９】半導体素子の接続用電極と半導体素子の接続電極を接合した半導体装置を示す断面図である。
【図１０】（ａ）〜（ｇ）は、基板１０の各製造工程を示す断面図である。
【図１１】配線パターンが形成された基板の平面図である。
【図１２】基板に半導体素子を実装する方法を示す断面図である。
【図１３】基板と半導体素子を加熱方式で接合する方法を示す断面図である。
【図１４】フラックスを塗布した基板および半導体素子を示す断面図である。
【図１５】基板と半導体素子の間に樹３を充填する方法を示を示す断面図である。
【図１６】基板と半導体素子にプラズマ処理する方法を示す断面図である。
【図１７】半導体素子の重力と接合部分のはんだ等の表面張力の平衡状態を示す半導体装置の部分を示す断面図である。
【図１８】半導体素子と基板をフリップチップ接続した従来技術である半導体装置を示す断面図である。
【図１９】フリップチップ接続した半導体装置の接合部分に作用するせん断応力を示す断面図およびその部分拡大図である。
【図２０】外周部分にダミーバンプを配置した従来の半導体装置を示す断面図である。
【図２１】基板を貫通する高さ制御ピンを挿入した従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００４６】
本発明の半導体装置の一実施形態について、図１ないし図１７に基づいて説明すると以下の通りである。
【００４７】
図１は、半導体素子と基板の配線パターンとがフィレット形状を含む接続用電極によって接続された半導体装置を示す断面図である。半導体装置１は、図１に示すように、基板１０に、半導体素子２の接続面が向かい合うように配置、接合された、いわゆるダウンフェース実装方法を採用した半導体装置である。半導体装置１は、半導体素子２の入力端子（パッド）（図示せず）と基板１０の配線パターン１１とが、接続用電極３によって電気的に接続されている。また、接続用電極３の付着を防止するために、ソルダーレジスト１２が形成されている。さらに、半導体素子２と基板１０との間には、封止樹脂１３が充填されている。
【００４８】
図２（ａ）および（ｂ）は、半導体装置を構成する基板を示す断面図である。基板１０には、フェノール基板、紙エポキシ基板、ガラスコンポジット基板、ガラスエポキシ基板、テフロン（登録商標）基板、アルミナ基板、コンポジット基板等を用いることができる。
【００４９】
基板１０には、図２（ａ）に示すように、配線パターン１１およびソルダーレジスト１２が形成されている。
【００５０】
配線パターン１１は、導電性材料からなり、銅などの金属膜がフォトリソグラフィ等によって、パターン化されたものである。また、配線パターン１１の表面には、図２（ｂ）に示すように、表面被覆材料１４が形成されている。表面被覆材料１４は、組成がＳｎ、Ａｕ、Ｎｉ、Ｃｕ、鉛フリーはんだ、はんだ、またはプリフラックス等であり、メッキ、堆積、印刷または浸漬法によって形成することができる。さらに、表面被覆材料１４の構造は、これらの材料を単体、もしくは層構造として用いることができる。
【００５１】
図３（ａ）〜（ｃ）は、半導体装置を構成する半導体素子および接続用電極を示す断面図である。接続用電極３は、図３（ａ）に示すように、半導体素子２の接続面にある入力端子（図示せず）に接合されている。接続用電極３は、導電材料から成っており、例えば、メッキ、印刷、堆積またはボール搭載法等により形成し、その組成には、はんだ、鉛フリーはんだ等を用いることができる。また、図３（ｂ）または（ｃ）に示すように、その構造は、これらの材料を単体、または層構造として用いることができる。
【００５２】
ソルダーレジスト１２は、熱硬化性エポキシ樹脂皮膜等から成り、基板１０の接続用電極３が接合されていない部分に、接続用電極３の組成分が付着することを防止するものである。
【００５３】
図４は、図１に示された半導体装置における半導体素子の外周コーナー部分を示す拡大断面図である。半導体装置１は、図４に示すように、通常の配線パターン１１ａ上には、バレル形状の接続用電極３ａが形成されている。一方、半導体素子２の外周コーナー部分の配線パターン１１ｂ上には、フィレット形状の接続用電極３ｂが形成されている。
【００５４】
これは、半導体素子２の外周コーナー部分の接続用電極３ｂと接合される配線パターン１１ｂが、通常の配線パターン１１ａと比較して、幅が広くなるように形成されていることに起因している。フィレット形状の接続用電極３ｂは、通常のバレル形状の接続用電極３ａに比べて、熱応力およびせん断応力の影響を受け難いため、半導体装置１の接合信頼性を高めることができる。
【００５５】
以下、フィレット形状の接続用電極３ｂの形成について、詳細に説明する。
【００５６】
半導体装置１では、フィレット形状の接続用電極３ｂを形成するために、配線パターン１１ｂが、通常の配線パターン１１ａと比較して、幅が広くなるように形成されている。
【００５７】
このように、本発明によれば、例えば、配線パターンの幅が、以下に示す計算式を用いて設定されることによって、当該幅が設定された配線パターン１１ｂ上に、フィレット形状の接続用電極３ｂを形成させることができる。例えば、半導体装置１では、配線パターン１１ｂの幅を以下に示すような方法によって、配線パターンの幅の設定を図っている。
【００５８】
図５（ａ）〜（ｄ）は、半導体装置１の接続用電極３を示す拡大断面図である。半導体装置１においては、図５（ａ）に示すバレル形状（球帯）の接続用電極３ａと、図５（ｂ）に示す円錐台との高さ、上端面の半径および体積は同一である。従って、これに基づいて、円錐台の底面の直径を求めることができる。具体的には、下記の計算式によって、円錐台の下端面の直径を求めることができる。
【００５９】
まず、図５（ａ）に示す、バレル形状の接続用電極３ａの体積であるＶ１を下記の（計算式１）を使い求める。
【００６０】
Ｖ１＝［πｈ／６×（３ａ２＋３ｒ２＋ｈ２）］＋［πｈ’／６×（３ｂ２＋３ｒ２＋ｈ’２）］・・・・・（計算式１）
ａ：バレル形状（球帯）の上端面の半径（接続用電極３ａと半導体素子２との界面の半径）
ｂ：バレル形状（球帯）の下端面の半径（接続用電極３ａと配線パターン１１ａとの界面の半径）
ｆ：バレル形状（球帯）の重心
ｈ：重心ｆから上端面までの寸法
ｈ’：重心ｆから下端面までの寸法
ｒ：バレル形状（球帯）の半径
次に、図５（ａ）に示すバレル形状（球帯）の接続用電極３ａと、図５（ｂ）に示す円錐台とは、高さおよび上端面の半径が同一であるため、円錐台下端面の半径をｒ’とすると、円錐台の体積Ｖ２は、下記の（計算式２）のように表すことができる。
【００６１】
Ｖ２＝（ｈ＋ｈ’）／３（下部面積πｒ’２＋上部面積πａ２＋πａｒ’）・・・・・（計算式２）
さらに、バレル形状（球帯）の接続用電極３ａの体積Ｖ１と円錐台の体積Ｖ２とは同一であるため、下記の（計算式３）に（計算式１）および（計算式２）を代入することにより、下端面の半径ｒ’求めることができる。
【００６２】
Ｖ１＝Ｖ２・・・・・（計算式３）
これにより、図５（ｃ）に示す配線パターン１１ｂ幅を、円錐台の下端面の半径ｒ’の２倍以上にすることによって、配線パターン１１ｂ上に形成される接続用電極３ｂをフィレット形状にすることができる。
【００６３】
半導体装置１では、半導体素子２の外周コーナー部分に配線パターン１１ｂが形成されているため、外周コーナー部分にフィレット形状の接続用電極が形成されることになる。
【００６４】
また、基板１０の配線パターン１１の高さを、通常の配線パターン１１ａよりも低く設定することによって、当該設定された配線パターン上に、フィレット形状の接続用電極の形成させることもできる。
【００６５】
図５（ｄ）に示すように、通常の配線パターン１１ａと幅は同一で、高さが低い配線パターン１１ｃを形成することによって、配線パターン１１ｃ上にフィレット形状の接続用電極３ｃが形成される。
【００６６】
さらに、配線パターン１１の幅および高さを設定することによって、フィレット形状の接続用電極の形成させることもできる。
【００６７】
なお、例えば、配線パターンの上面に凹部を設けることによって、当該配線パターン上にフィレット形状の接続用電極の形成させることもできる。
【００６８】
このように、基板１０の配線パターン１１のうち、所望の位置の配線パターンの幅および高さの少なくともいずれか１つが、例えば、上記のように設定されることによって、設定された配線パターン上に、フィレット形状の接続用電極を形成させることができる。
【００６９】
従って、フィレット形状の接続用電極３ｂを形成する位置は任意であり、所望の位置にフィレット形状の接続用電極３ｂを形成できる。
【００７０】
なお、フィレット形状の接続用電極３ｂが形成される位置は、半導体装置１のように、半導体素子２の外周コーナー部分が好ましい。半導体素子２の外周コーナー部分は、応力の影響を最も大きく受ける部分であるため、当該部分にフィレット形状の接続用電極３ｂを形成することによって、効果的に破断を防止でき、接合信頼性を高めることができるからである。
【００７１】
以上のように、半導体装置１のフィレット形状の接続用電極３ｂは、配線パターン１１ｂの形状の変更のみによって形成される。従って、半導体装置１は、追加工程および追加部品の必要が無いため、コストの増加および製造リードタイムの延長を伴うことなく、接合信頼性が高い半導体装置を実現できる。
【００７２】
図６（ａ）および（ｂ）は、半導体素子の接続面のバレル形状およびフィレット形状の接続用電極が配設される位置の分布の一例を示した平面図である。ペリフェラルの場合、図６（ａ）に示すように、外周コーナー部分に、フィレット形状の接続用電極３ｂが形成されていることが好ましい。ただし、フィレット形状の接続用電極３ｂを形成する位置は、これに限られない。基板と半導体素子を電気的接続する接続用電極とは、半導体素子の電気的機能により出力信号数、配設形状が決まるので、適宜変更することが好ましい。
【００７３】
また、エリアアレイの場合、図６（ｂ）に示すように、外周コーナー部分以外に、外周の列、行の任意の部分に、フィレット形状の接続用電極３ｂを形成させることが好ましい。
【００７４】
図７は、複数個の半導体素子、基板、ディスクリートの電子部品からなるモジュールの断面図である。図７に示すように、半導体装置１００には、半導体素子１０２ａと、電気的な機能が異なる半導体素子１０２ｂとが、１つの基板１１０に実装されたモジュール形態である。２つの半導体素子１０２および電子部品１３０が、１つの基板１１０に実装されていことによって、半導体装置の数を削減することができるため、モジュール全体の小型化を可能にすることができる。
【００７５】
図８は、２つの半導体素子を接合したときの、各半導体素子と基板とを接合する接続用電極の配置を示す図である。例えば、１つの半導体素子が接合された場合、基板１１０と半導体素子１０２との線膨張係数の違いによるせん断応力は、外周コーナー部分に最も大きく働く。しかし、２つ以上の半導体素子を接合した場合は、各半導体素子は、配置位置により、隣接半導体素子の影響を受ける。
【００７６】
例えば、図８に示すように、半導体素子１０２ａおよび１０２ｂが、基板１１０の一方の対角線上で基板１１０に接合されているとき、上記一方の対角線方向への基板１１０の伸縮が抑制される。このため、基板１１０の他方の対角線方向に反りが発生する場合がある。このとき、上記他方の対角線上および隣接半導体素子の外周エッジの延長線上にある接続用電極には、反りによる大きなせん断応力が働く。
【００７７】
従って、図８に示すように、半導体装置１００には、半導体素子１０２の外周コーナー部分以外に、大きなせん断応力が働く隣接半導体素子の外周エッジの延長線上部分にもフィレット形状の接続用電極３ｂが形成されていることが好ましい。
【００７８】
図９は、半導体素子の接続用電極と半導体素子の接続電極を接合した半導体装置を示す断面図である。半導体装置１および１００は、半導体素子の接続用電極と基板の配線パターンとを接合される構成である。しかし、図９に示すように、半導体装置２００では、半導体素子２０２と半導体素子Ａとを接合させている。この場合でも、いずれか一方の半導体素子とその接続用電極２０３との接合界面の径（半導体素子のパッド径）を、上記計算式を使って設定することによって、接続用電極２０３の形状をフィレット形状にすることができる。
【００７９】
続いて、半導体装置１の製造方法について説明する。なお、半導体素子２の製造方法については、広く一般的に知られている手法によって製造することができるため、ここでは説明を省略するものとする。
【００８０】
まず、基板１０の製造方法について説明する。図１０（ａ）〜（ｇ）は、基板１０の各製造工程を示す断面図である。基板１０の表面には、図１０（ａ）に示すように、銅箔などの金属膜２０が形成されている。なお、使用される基板の種類は、特に限定されず、フェノール基板、紙エポキシ基板、ガラスコンポジット基板、ガラスエポキシ基板 、テフロン基板、アルミナ基板、コンポジット基板等を用いることができる。
【００８１】
配線パターン１１の形成には、フォトマスクを通して光を照射する「フォトリソグラフィ」等の手法を用いることができる。まず、図１０（ｂ）に示すように、基板１０の金属膜２０の表面にフォトレジスト（感光剤）２１を塗布する。塗布の方法は、特に限定されず、例えば、塗布機上にのせた基板１０の表面に液状のフォトレジスト２１を滴下し、高速回転させることで厚さ１ミクロン程度に表面をコーティングすることができる。
【００８２】
次に、図１０（ｃ）に示すように、フォトレジスト２１が塗布された配線基板１０に、フォトマスク２２を通して光を照射し、配線パターン１１をフォトレジスト２１に転写する。具体的には、配線基板１０とフォトマスク２２の位置を合わせ、ステッパー（図示せず）でフォトマスク２２の上から紫外線を照射する。これにより、フォトマスク２２にマスクされていない部分のみ紫外線が透過し、露光したフォトレジスト２１が化学的に変化する。
【００８３】
ここで、フォトレジスト２１の表面に転写する配線パターン１１のうち、フィレット形状の接続用電極３ｂを形成させるための、所望の位置の配線パターン１１の幅が、上記計算式（３）によって求めた値以上になるように、フォトマスク２２は作成されている。
【００８４】
図１１は、配線パターンが形成された基板１０の平面図である。本実施形態における基板１０では、図１１に示すように、各外周コーナー部分の配線パターン１１ｂが、通常の配線パターン１１ａと比較して、幅が広く形成されている。
【００８５】
次に、アルカリ性現像液を散布して現像する。露光により化学変化した部分のフォトレジスト２１が分解（ポジ方式）するため、現像の後、基板１０の表面に、配線パターン１１の通りにフォトレジスト２１が残る。これにより、図１０（ｄ）に示すように、フォトレジスト２１のパターンが基板１０の表面の金属膜２０上に形成される。
【００８６】
次に、図１０（ｅ）に示すように、フォトレジスト２１のパターンをマスクにして金属膜２０を物理的または化学的に食刻加工する。例えば、プラズマ状態の中に置くことによって、金属膜をエッチングして除去することができる。
【００８７】
エッチング工程の終了後、図１０（ｆ）に示すように、形成された膜上に残ったフォトレジストを、酸素プラズマなどを用いて灰化処理して除去する。さらに、酸などの溶液を用いて洗浄することで金属や有機物などの不純物も併せて取り除く。
【００８８】
最後に、図１０（ｇ）に示すように、はんだ付けが必要な部分だけを銅箔として露出させ、接続用電極を接合させる部分に、接続用電極の組成分が付かないように基板１０上に、熱硬化性エポキシ樹脂皮膜等のソルダーレジスト１２を形成する。
【００８９】
以上の工程を経ることにより、基板１０を製造することができる。
【００９０】
なお、基板１０の製造方法は、上記のような、全面に金属膜を張られた基板から、不要な部分を取り除いて回路を残すサブトラクティブ法に限られない。例えば、基板に配線パターンを後から付け加えるアディティブ法で製造してもよい。
【００９１】
続いて、半導体素子２と基板１０との接合方法について説明する。半導体装置１は、半導体素子２と基板１０とがダウンフェース実装方法で接合されている。
【００９２】
図１２は、基板に半導体素子を実装する方法を示した断面図である。まず、図１２に示すように、半導体素子２の接続面にある接続用電極３を、ステージ１８に載置された基板１０の配線パターン１１上に置く。
【００９３】
図１３は、基板と半導体素子を加熱方式で接合する方法を示した断面図である。次に、図１３に示すように、熱風、パルスヒート、赤外線等の加熱方式で半導体素子２の接続用電極３のはんだ等を加熱、溶融させ、金属接合により配線パターン３と半導体素子２とを接合する。
【００９４】
ここで、半導体素子２の外周コーナー部分の配線パターン１１ｂには、図１３に示すように、フィレット形状の接続用電極３ｂが形成される。これにより、接合信頼性に優れた半導体装置１を、工程および部品の増加を伴わずに製造することができる。
【００９５】
図１４は、フラックスを塗布した基板および半導体素子を示す断面図である。半導体素子２と基板１０との接合の際、図１４に示すように、はんだ等の表面酸化膜を除去するフラックス１６を事前に基板１０の配線パターン１１若しくは接続用電極３にスプレー方式、転写方式または印刷方式によって塗布していてもよい。
【００９６】
図１５は、基板と半導体素子の間に封止樹脂を充填する方法を示す断面図である。図１５に示すように、接合後は半導体素子２と基板１０との間に封止樹脂１３を充填することが好ましい。
【００９７】
図１６は、基板と半導体素子にプラズマ処理する方法を示す断面図である。封止樹脂１３を充填さる際に、封止樹脂１３と基板１０、および封止樹脂１３と半導体素子２との密着性を向上させるため、図１６に示すように、事前にプラズマドライクリーナー装置で発生させたプラズマイオンを、半導体素子２若しくは基板１０の表面に衝突させて表面を削り取る物理的クリーニング処理を施してもよい。また、プラズマドライクリーナー装置で分子を励起させ、結合を切り解離させたラジカルが基板の表面に付着しＣＯ２、Ｈ２Ｏなどの揮発性生物を生成させる科学的クリーニング処理を施してもよい。
【００９８】
なお、物理的クリーニング処理により、表面が粗化し、密着面積の増加、アンカー効果により密着力が向上させることができる。また、科学的クリーニング処理により、表面の有機物汚染が除去され、密着力を向上させることができる。
【００９９】
以上のように、本実施形態における半導体装置１は、配線パターンの幅を上記計算式で求めた値以上に設定することによって、設定された配線パターン１１ｂ上に形成される接続用電極３ｂがフィレット形状に形成されている。配線パターンの設定は、上述のとおり、配線パターンの幅に限定されず、配線パターンの高さまたは、幅および高さの組み合わせを設定してもよい。
【０１００】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【実施例１】
【０１０１】
実施例１では、半導体装置１の配線パターン３ｂの幅を、具体的に求める場合について説明する。なお、接続用電極３には、はんだを用いている。
【０１０２】
半導体装置１は、図４に示すように、半導体素子２の回路面にある接続用電極３を、基板１０の配線パターン１１に、フェースダウン方式のフリップチップ実装されている。
【０１０３】
図４に示すように、半導体装置１は、半導体素子２の外周コーナー部分の配線パターン１１ｂの幅が、フィレット形状の接続用電極が形成されるように、上記計算式を用いて設定されている。これにより、フェースダウン実装された半導体素子２の外周コーナー部分の接続用電極３がフィレット形状に形成することができる。
【０１０４】
この外周コーナー部分のフィレット形状の接続用電極３ｂは、半導体素子２と基板１０との線膨張係数の違い等による応力を緩和し、接合部の破断を防止することができる。
【０１０５】
半導体素子２の外周コーナー部分にフィレット形状の接続用電極３ｂを形成させるために、半導体素子１では、外周コーナー部分の配線パターン１１ｂの幅が設定されている。配線パターン１１ｂの幅の設定として、まず、図５（ａ）に示すバレル形状の接続用電極３３ａの体積Ｖ１を、前述の（計算式１）を使い求めると以下のようになる。
Ｖ１＝［πｈ／６×（３ａ２＋３ｒ２＋ｈ２）］＋［πｈ’／６×（３ｂ２＋３ｒ２＋ｈ’２）］＝４．７９８×１０５μｍ３となる。
【０１０６】
ａ：バレル形状（球帯）の上端面の半径（接続用電極と半導体素子の接合界面の半径）＝３５μｍ
ｂ：バレル形状（球帯）の下端面の半径（接続用電極と配線パターンの接合界面の半径）＝３０μｍ
ｈ：重心ｆより上端面までの寸法＝３５．７μｍ
ｈ’：重心ｆより下端面までの寸法＝４０μｍ
ｒ：バレル形状（球帯）の半径＝５０μｍ
次に、外周コーナー部分の接続用電極３をフィレット形状にするため、上記バレル形状（球帯）の接続用電極の体積Ｖ１＝４．７９８ｅ−５μｍ３、上端面の半径ａ＝３５μｍ、および高さｈ＋ｈ’＝７５．７μｍが同一である円錐台の下端面の半径ｒ’を前述の（計算式２）より求めると、５４．１５μｍとなる。
【０１０７】
これにより、図４の外周コーナー部分の基板配線パターン３ｂの幅を、この半径ｒ’＝５４．１５μｍの２倍以上にすることによって、基板配線パターン３ｂに接合される接続用電極３ｂを、フィレット形状にすることができる。
【実施例２】
【０１０８】
実施例２では、全配線パターンに対するフィレット形状の接続用電極３ｂの占有率について説明する。本発明の半導体装置は、一部の配線パターンの幅が、上記計算式を用いて設定されていることによって、設定された配線パターン上に形成される接続用電極がフィレット形状に形成されることを特徴としている。
【０１０９】
なお、本実施例においても、接続用電極には、はんだを用いている。
【０１１０】
図１７は、半導体素子の重力と接合部分のはんだ等の表面張力の平衡状態を示す半導体装置の部分の断面図である。図１７に示すように、半導体素子の重力Ｇとはんだ等の表面張力Ｆとの平衡状態により、半導体素子１と基板１０との間隔の寸法および接続用電極３の状が決定する。
【０１１１】
以下の表１は、全配線パターンに対する幅が設定された配線パターンの占有率と、接続用電極の形状との関係を示す表である。
【０１１２】
【表１】
2010171125.tif 000003
【０１１３】
表１に示すように、上記占有率が、２０．７パーセントのとき、接続用電極の形状は円錐台になる。すなわち、設定された配線パターンの数が、基板１０上に形成された全配線パターン数の２０％を超えた場合には、はんだの表面張力Ｆと重力Ｇとの均衡状態が変化するため、半導体素子２と基板１０との間隔が狭くなってしまう。このため、上記計算式で求めた幅を有する配線パターン上に形成される接続用電極が、フィレット形状に形成できなくなる場合が生じる。
【０１１４】
従って、この幅が設定された配線パターンの幅にする配線パターン数は、例えば、接続用電極にはんだを用いた場合には、実験結果を示す表１により、半導体素子１の全配線パターン数の２０％以下にすることが好ましい。
【産業上の利用可能性】
【０１１５】
本発明は、情報通信機器などの電子機器に利用される半導体素子を内蔵する半導体装置に、好適に利用することが可能である。
【符号の説明】
【０１１６】
２    半導体素子
３ａ  バレル形状の接続用電極
３ｂ  フィレット形状の接続用電極
３ｃ  フィレット形状の接続用電極
７    圧縮方向の力
８    伸張方向の力
９    せん断応力
１０    基板
１１ａ  配線パターン
１１ｂ  幅が設定された配線パターン
１１ｃ  高さが設定された配線パターン
１２    ソルダーレジスト
１３    封止樹脂
１４    表面被覆材料
１３０    電子部品
５０７    高さ制御ピン
Ａ    他の半導体素子
【図１】
2010171125.tif 000004
【図２】
2010171125.tif 000005
【図３】
2010171125.tif 000006
【図４】
2010171125.tif 000007
【図５】
2010171125.tif 000008
【図６】
2010171125.tif 000009
【図７】
2010171125.tif 000010
【図８】
2010171125.tif 000011
【図９】
2010171125.tif 000012
【図１０】
2010171125.tif 000013
【図１１】
2010171125.tif 000014
【図１２】
2010171125.tif 000015
【図１３】
2010171125.tif 000016
【図１４】
2010171125.tif 000017
【図１５】
2010171125.tif 000018
【図１６】
2010171125.tif 000019
【図１７】
2010171125.tif 000020
【図１８】
2010171125.tif 000021
【図１９】
2010171125.tif 000022
【図２０】
2010171125.tif 000023
【図２１】
2010171125.tif 000024