(57)【要約】【課題】電気光学装置において、モニタ回路の小型化を図る。【解決手段】電気光学装置は、論理回路部（７００）の複数の第１トランジスタを模擬する複数の第１ダミートランジスタを含む第１モニタ回路部（２７１ａ、２７１ｂ）と、サンプリング回路の複数の第２トランジスタを模擬する複数の第２ダミートランジスタ（２７２）を含む第２モニタ回路部とを有するモニタ回路（２７）を備える。複数の第１トランジスタのチャネル幅に対する複数の第１ダミートランジスタのチャネル幅の比率又は複数の第１トランジスタの個数に対する第１ダミートランジスタの個数の比率と、複数の第２トランジスタのチャネル幅に対する複数の第２ダミートランジスタのチャネル幅の比率又は複数の第２トランジスタの個数に対する第２ダミートランジスタの個数の比率とが、互いに等しい。【選択図】図６
2010139535.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素部と、
該複数の画素部に電気的に接続される複数のデータ線と、
（i）転送信号を順次出力するシフトレジスタと、（ii）前記転送信号を整形して、サンプリング信号として出力する論理回路部と、（iii）前記サンプリング信号に応じて、画像信号を前記複数のデータ線に供給するサンプリング回路とを含んでなる画像信号供給部と、
（i）前記論理回路部の少なくとも一部を構成する複数の第１トランジスタを模擬する複数の第１ダミートランジスタを含んでなる第１モニタ回路部と、（ii）前記サンプリング回路の少なくとも一部を構成する複数の第２トランジスタを模擬する複数の第２ダミートランジスタを含んでなる第２モニタ回路部とを有するモニタ回路と
を備え、
前記複数の第１ダミートランジスタは、前記複数の第１トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、
前記複数の第２ダミートランジスタは、前記複数の第２トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、
前記複数の第１トランジスタのチャネル幅に対する前記複数の第１ダミートランジスタのチャネル幅の比率又は前記複数の第１トランジスタの個数に対する前記第１ダミートランジスタの個数の比率と、前記複数の第２トランジスタのチャネル幅に対する前記複数の第２ダミートランジスタのチャネル幅の比率又は前記複数の第２トランジスタの個数に対する前記第２ダミートランジスタの個数の比率とが、互いに等しい
ことを特徴とする電気光学装置。
【請求項２】
前記複数の第１トランジスタの個数と、前記複数の第１ダミートランジスタの個数とは互いに同じであり、
前記複数の第２トランジスタのチャネル幅と、前記複数の第２ダミートランジスタのチャネル幅とは互いに同じ大きさであり、
前記複数の第１トランジスタのチャネル幅に対する前記複数の第１ダミートランジスタのチャネル幅の比率と、前記複数の第２トランジスタの個数に対する前記第２ダミートランジスタの個数の比率とが、互いに等しい
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
請求項１又は２に記載の電子機器を具備してなることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶装置等の電気光学装置、及び該電気光学装置を備えた、例えば液晶プロジェクタ等の電子機器の技術分野に関する。
【背景技術】
【０００２】
この種の電気光学装置では、例えば、基板上の画素領域（或いは画素アレイ領域）には、画素毎に設けられた画素部を駆動するために、複数の走査線及び複数のデータ線が設けられる。そして、基板上の画素領域の周辺に位置する周辺領域には、例えば、データ線に対して画像信号をサンプリングして供給するサンプリング回路や、該サンプリング回路に対して、画像信号のデータ線への出力タイミングを規定する駆動信号或いはサンプリング信号を供給するデータ線駆動回路が設けられる。
【０００３】
データ線駆動回路には、スタートパルス及びクロック信号が供給され、クロック信号のクロック周期に同期して、スタートパルスが、その内蔵するシフトレジスタの各段に転送されて転送信号が出力される。出力された転送信号は、イネーブル回路やバッファ回路等を介して、サンプリング信号としてサンプリング回路に順次出力される。サンプリング回路は、サンプリング信号に応じて画像信号をサンプリングする。
【０００４】
この際、データ線駆動回路におけるバッファ回路等やサンプリング回路において発生した信号遅延に起因して、画像信号を供給するタイミングに、クロック信号を基準として無視し得ない程度の遅延が生じることがある。
【０００５】
そこで、例えば特許文献１には、基板上にデータ線駆動回路やサンプリング回路を模擬するモニタ回路を設けて、このモニタ回路からのモニタ信号に基づいて、画像信号の出力タイミングの遅延量を間接的に測定する技術が開示されている。
【０００６】
【特許文献１】特開２００６−１６３２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したモニタ回路は、一般的には、データ線駆動回路やサンプリング回路のうち模擬すべき回路部分を構成する複数のトランジスタと同様に形成された（例えば、同じチャネル幅及びチャネル長を夫々有する）同じ個数のトランジスタを含むように構成される。この場合、モニタ回路を形成するためだけの基板上の面積が比較的大きくなってしまい、電気光学装置を小型化することが困難になるという技術的問題点がある。
【０００８】
本発明は、例えば上述した問題点に鑑みなされたものであり、データ線駆動回路やサンプリング回路等の画像信号供給部において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に小型化に適する電気光学装置、及びそのような電気光学装置を具備してなる電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の電気光学装置は上記課題を解決するために、複数の画素部と、該複数の画素部に電気的に接続される複数のデータ線と、（i）転送信号を順次出力するシフトレジスタと、（ii）前記転送信号を整形して、サンプリング信号として出力する論理回路部と、（iii）前記サンプリング信号に応じて、画像信号を前記複数のデータ線に供給するサンプリング回路とを含んでなる画像信号供給部と、（i）前記論理回路部の少なくとも一部を構成する複数の第１トランジスタを模擬する複数の第１ダミートランジスタを含んでなる第１モニタ回路部と、（ii）前記サンプリング回路の少なくとも一部を構成する複数の第２トランジスタを模擬する複数の第２ダミートランジスタを含んでなる第２モニタ回路部とを有するモニタ回路とを備え、前記複数の第１ダミートランジスタは、前記複数の第１トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、前記複数の第２ダミートランジスタは、前記複数の第２トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、前記複数の第１トランジスタのチャネル幅に対する前記複数の第１ダミートランジスタのチャネル幅の比率又は前記複数の第１トランジスタの個数に対する前記第１ダミートランジスタの個数の比率と、前記複数の第２トランジスタのチャネル幅に対する前記複数の第２ダミートランジスタのチャネル幅の比率又は前記複数の第２トランジスタの個数に対する前記第２ダミートランジスタの個数の比率とが、互いに等しい。
【００１０】
本発明の電気光学装置によれば、その動作時には、外部回路から画像信号、クロック信号、制御信号、電源信号等の各種信号が画像信号供給部に供給される。これと並行して、例えば、外部回路からクロック信号、制御信号、電源信号等の各種信号が走査線駆動回路に供給される。これらにより、例えば走査線を介して走査信号が画素部に供給されると共に、画像信号供給部によりデータ線を介して画像信号が画素部に供給され、例えば液晶等の電気光学物質を各画素部で駆動することで、アクティブマトリクス駆動が行なわれる。尚、このような走査線及びデータ線は、例えば、基板上に相互に交差するように且つ夫々複数配線される。また、このような画素部は、例えば、画素電極と、走査線にゲートが接続され且つデータ線から供給される画像信号を走査線から供給される走査信号に応じて画素部へ選択的に供給する画素スイッチング用のトランジスタとを有する。この際、画像信号供給部では、例えばサンプリング回路における各々の画像信号の出力タイミングは、基本的には、シフトレジスタに入力されるクロック信号及びその転送動作の開始を指示するスタートパルスに応じて決定される。そして、複数のデータ線には、画像信号が線順次に供給されるか、又はＮ（但し、Ｎは２以上の自然数）本のデータ線を１群とするデータ線群毎に同時に、画像信号が供給される。いずれの場合にも、画像信号供給部においては、これを構成する回路素子における論理積や論理和、或いは回路素子自体の特性によって信号遅延が発生し、クロック信号及びスタートパルスに基づくタイミングと比較して、画像信号の出力タイミングが大なり小なり遅延する。
【００１１】
そこで本発明の電気光学装置では、製造中や完成後における検査時、出荷後や使用後における検査時、実際の使用時に、モニタ回路によってモニタ信号が生成される。ここに、モニタ回路は、例えばデータ線駆動回路の一段など、画像信号供給部の少なくとも一部を模擬して形成されており、これにより生成されるモニタ信号は、例えば、データ線駆動回路のスタートパルスに対してクロック信号の周期に基づく所定タイミングで出力される筈の擬似的なサンプリング信号や、例えば、データ線駆動回路のスタートパルスに対してクロック信号の周期に基づく所定タイミングで供給される筈の擬似的な画像信号など、この模擬された一部における画像信号を供給するタイミングをモニタリングするための信号である。モニタ信号によって、画像信号の出力タイミングを間接的にモニタリングすることができる。
【００１２】
本発明では、モニタ回路は、複数の第１ダミートランジスタを含んでなる第１モニタ回路部と、複数の第２ダミートランジスタを含んでなる第２モニタ回路部とを有する。
【００１３】
第１モニタ回路部に含まれる複数の第１ダミートランジスタは、画像信号供給部に含まれる論理回路部の少なくとも一部を構成する複数の第１トランジスタを模擬するための複数のトランジスタである。第２モニタ回路部に含まれる複数の第２ダミートランジスタは、画像信号供給部に含まれるサンプリング回路の少なくとも一部を構成する複数の第２トランジスタ（例えば、複数のデータ線群のうちの一のデータ線群に対応するＮ個のサンプリング用トランジスタ）を模擬するための複数のトランジスタである。
【００１４】
本発明では特に、複数の第１ダミートランジスタは、複数の第１トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されており、複数の第２ダミートランジスタは、複数の第２トランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されている。更に、複数の第１トランジスタのチャネル幅に対する複数の第１ダミートランジスタのチャネル幅の比率又は複数の第１トランジスタの個数に対する第１ダミートランジスタの個数の比率と、複数の第２トランジスタのチャネル幅に対する複数の第２ダミートランジスタのチャネル幅の比率又は複数の第２トランジスタの個数に対する第２ダミートランジスタの個数の比率とが、互いに等しい。
【００１５】
即ち、第１及び第２ダミートランジスタは、以下の関係式（１）から（４）のいずれか一の関係式が成立するように、チャネル幅又は個数が夫々設定されている。但し、以下の関係式（１）から（４）において、Ｗ１は、第１トランジスタのチャネル幅であり、Ｗ２は、第２トランジスタのチャネル幅であり、Ｗｄ１は、第１ダミートランジスタのチャネル幅であり、Ｗｄ２は、第２ダミートランジスタのチャネル幅であり、Ｎ１は、複数の第１トランジスタの個数であり、Ｎ２は、複数の第２トランジスタの個数であり、Ｎｄ１は、第１ダミートランジスタの個数であり、Ｎｄ２は、第２ダミートランジスタの個数である。
【００１６】
Ｗｄ１／Ｗ１＝Ｗｄ２／Ｗ２      ・・・（１）
（但し、Ｗｄ１＜Ｗ１、且つ、Ｗｄ２＜Ｗ２、且つ、Ｎｄ１＝Ｎ１、且つ、Ｎｄ２＝Ｎ２）
Ｎｄ１／Ｎ１＝Ｎｄ２／Ｎ２      ・・・（２）
（但し、Ｗｄ１＝Ｗ１、且つ、Ｗｄ２＝Ｗ２、且つ、Ｎｄ１＜Ｎ１、且つ、Ｎｄ２＜Ｎ２）
Ｗｄ１／Ｗ１＝Ｎｄ２／Ｎ２      ・・・（３）
（但し、Ｗｄ１＜Ｗ１、且つ、Ｗｄ２＝Ｗ２、且つ、Ｎｄ１＝Ｎ１、且つ、Ｎｄ２＜Ｎ２）
Ｎｄ１／Ｎ１＝Ｗｄ２／Ｗ２      ・・・（４）
（但し、Ｗｄ１＝Ｗ１、且つ、Ｗｄ２＜Ｗ２、且つ、Ｎｄ１＜Ｎ１、且つ、Ｎｄ２＝Ｎ２）
よって、モニタ回路のサイズを小さくする或いは縮小する（即ち、モニタ回路をシュリンクする）ことができると共に、モニタ回路が出力する信号の遅延量を、画像信号供給部のうちモニタ回路が模擬すべき回路部分における信号の遅延量と殆ど或いは全く同じにすることができる。言い換えれば、画像信号供給部の一部を模擬するというモニタ回路の本来の機能を適切に維持しつつ、モニタ回路を形成するためだけの基板上の面積を小さくすることができる。従って、画像信号供給部において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることが可能となると共に、基板上の周辺領域（即ち、複数の画素部が設けられた画素領域の周辺に位置する領域）を画素領域に対して狭めることが可能となり、画素領域を狭めることなく基板のサイズを小さくすることが可能となる。この結果、当該電気光学装置を小型化することが可能となる。このような電気光学装置の小型化によって、電気光学装置を製造する製造コストの低減も可能となる。
【００１７】
以上説明したように、本発明の電気光学装置によれば、画像信号供給部において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に、当該電気光学装置を小型化することができる。
【００１８】
本発明の電気光学装置の一態様では、前記複数の第１トランジスタの個数と、前記複数の第１ダミートランジスタの個数とは互いに同じであり、前記複数の第２トランジスタのチャネル幅と、前記複数の第２ダミートランジスタのチャネル幅とは互いに同じ大きさであり、前記複数の第１トランジスタのチャネル幅に対する前記複数の第１ダミートランジスタのチャネル幅の比率と、前記複数の第２トランジスタの個数に対する前記第２ダミートランジスタの個数の比率とが、互いに等しい。
【００１９】
この態様によれば、例えば、複数の第１ダミートランジスタの各々を、複数の第１トランジスタの各々と比較して、チャネル幅方向（例えばデータ線が延びる方向、即ち、Ｙ方向）に小さく形成することができると共に、複数の第２ダミートランジスタを、複数の第２トランジスタと比較して、チャネル幅方向に交わる方向（言い換えれば、チャネル長方向、例えば走査線が延びる方向、即ち、Ｘ方向）に小さく形成することができる。言い換えれば、複数の第１ダミートランジスタが、複数の第１トランジスタに対して縮小される方向と、複数の第２ダミートランジスタが、複数の第２トランジスタに対して縮小される方向とを互いに異なるように、複数の第１ダミートランジスタ及び複数の第２ダミートランジスタを形成することができる。よって、複数の第１ダミートランジスタ及び複数の第２ダミートランジスタを基板上における限られた領域に比較的容易にレイアウトすることが可能となる。
【００２０】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置（但し、その各種態様も含む）を具備する。
【００２１】
本発明の電子機器によれば、上述した本発明の電気光学装置を具備してなるので、小型化することが可能な、投射型表示装置、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置、電子放出装置（Field Emission Display及びConduction Electron-Emitter Display）、これら電気泳動装置、電子放出装置を用いた表示装置を実現することも可能である。
【００２２】
本発明の作用及び他の利得は次に説明する実施するための最良の形態から明らかにされる。
【発明を実施するための最良の形態】
【００２３】
以下では、本発明の実施形態について図を参照しつつ説明する。以下の実施形態は、本発明の電気光学装置を、ＴＦＴアクティブマトリクス駆動形式の液晶装置に適用したものである。
【００２４】
＜第１実施形態＞
本実施形態に係る液晶装置について、図１から図１１を参照して説明する。
【００２５】
先ず、本実施形態に係る液晶装置の全体構成について、図１を参照して説明する。
【００２６】
図１は、本実施形態に係る液晶装置の全体構成を示すブロック図である。
【００２７】
図１に示すように、液晶装置１は、主要部として、液晶パネル１００、タイミング制御回路２００及び画像信号処理回路３００を備えている。
【００２８】
タイミング制御回路２００及び画像信号処理回路３００は、例えば、ＦＰＣ（Flexible Printed Circuit）として、フレキシブル基板を含む配線基材に形成された外部回路内に作り込まれる。そして、外部回路は、後述する外部回路接続端子１０２に電気的に接続されて、液晶パネル１００に実装される。
【００２９】
タイミング制御回路２００は、駆動回路１２０で使用される各種タイミング信号を出力するように構成されている。図５を参照して後に詳細に説明するが、タイミング制御回路２００の一部であるタイミング信号出力回路部により、最小単位のクロックであり各画素を走査するためのドットクロックが作成され、このドットクロックに基づいて、Ｙクロック信号ＣＬＹ、反転Ｙクロック信号ＣＬＹｉｎｖ、Ｘクロック信号ＣＬＸ、反転Ｘクロック信号ＣＬＸｉｎｖ、ＹスタートパルスＤＹ及びＸスタートパルスＤＸが生成される。
【００３０】
画像信号処理回路３００は、１系統の画像信号ＶＩＤが入力されると、これを６相の画像信号ＶＩＤ１〜ＶＩＤ６にシリアル−パラレル変換して出力して、液晶パネル１００に供給するものである。
【００３１】
液晶パネル１００は、画素スイッチング素子としてＴＦＴ１１６を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。
【００３２】
液晶パネル１００は、その素子基板上に配列された複数の画素から構成される画像表示領域１１０の周辺に位置する周辺領域に、駆動回路１２０が、走査線駆動回路１３０、画像信号供給回路１０１を含み、更に、モニタ回路２７を備えて構成されている。画像信号供給回路１０１には、サンプリング回路１４０及びデータ線駆動回路１５０が含まれている。尚、画像信号供給回路１０１は、本発明に係る「画像信号供給部」の一例である。
【００３３】
図１において、モニタ回路２７は、ブロック図の一部として一ブロックとして図式的に示されているが、その構成及び動作について、詳細は後述する。
【００３４】
液晶パネル１００は更に、その素子基板の中央を占める画像表示領域１１０に、縦横に配線されたデータ線１１４及び走査線１１２を備え、それらの交点に対応する各画素に、マトリクス状に配列された画素電極１１８及び画素電極１１８をスイッチング制御するためのＴＦＴ１１６を備えている。そして、画像信号供給線７１１に供給される６相の画像信号ＶＩＤ１〜ＶＩＤ６を、サンプリング回路１４０によって、データ線駆動回路１５０から供給されるサンプリング信号Ｓ１、Ｓ２、…、Ｓｎに応じてサンプリングして、データ線１１４に供給するように構成されている。
【００３５】
ＴＦＴ１１６のソース電極には、このように画像信号が供給されるデータ線１１４が電気的に接続されている一方、ＴＦＴ１１６のゲート電極には、走査信号が供給される走査線１１２が電気的に接続されると共に、ＴＦＴ１１６のドレイン電極には、画素電極１１８が接続されている。そして、各画素は、画素電極１１８と、対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線１１２とデータ線１１４との各交点に対応して、マトリクス状に配列されることになる。
【００３６】
尚、保持された画像信号がリークするのを防ぐために、蓄積容量１１９が、画素電極１１８と対向電極との間に形成される液晶容量と並列に付加されている。
【００３７】
図１において、走査線駆動回路１３０は、シフトレジスタを有しており、タイミング制御回路２００から供給される、Ｙクロック信号ＣＬＹや、反転Ｙクロック信号ＣＬＹｉｎｖ、ＹスタートパルスＤＹ等に基づいて、走査信号を各走査線１１２に対して順次出力する。
【００３８】
ここで、画像信号供給回路１０１の構成について、図２を参照して詳細に説明する。
【００３９】
図２は、本実施形態に係る画像信号供給回路の一部及びモニタ回路の構成を示す回路図である。
【００４０】
図２において、画像信号供給回路１０１に含まれるデータ線駆動回路１５０は、データ線１１４を、その配列方向（即ち、図２中Ｘ方向）に沿う双方向から順次駆動可能とするための双方向シフトレジスタ１６０を備えている。双方向シフトレジスタ１６０におけるシフト方向は方向制御信号Ｄにより決定される。方向指示信号Ｄがハイレベルの場合、双方向シフトレジスタ１６０には、図２中左側からＸスタートパルスＤＸが入力され、Ｘクロック信号ＣＬＸ及び反転Ｘクロック信号ＸＣＬＸｉｎｖに基づくタイミングで、左から右へ（即ちＸ方向に）順次シフトされて、双方向シフトレジスタ１６０の各段ＳＲＳ（ｉ）（但し、ｉ＝１、２、３、…、ｎ）から転送信号ＳＲ１〜ＳＲｎが出力される。尚、反転方向制御信号Ｄｉｎｖがハイレベルの場合は、双方向シフトレジスタ１６０の図２中右方向からＸスタートパルスＤＸが入力され、右から左に順次シフトされることになる。
【００４１】
また、データ線駆動回路１５０は、双方向シフトレジスタ１６０の各段ＳＲＳ（ｉ）に対して設けられた論理回路部７００（ｉ）（但し、ｉ＝１、２、３、…、ｎ）を備えている。図２には、双方向シフトレジスタ１６０において、ＸスタートパルスＤＸが、同図中、左から右へ転送される場合における、双方向シフトレジスタ１６０の第１及び第２段目に夫々対応する論理回路部７００（１）及び７００（２）のみ示してある。尚、第３段目から第ｎ段目についても、第１及び第２段目と同様の論理回路部７００（ｉ）が設けられる。即ち、本実施形態では、データ線駆動回路１５０の１段分には、シフトレジスタ１６０の一段分、論理回路部７００（ｉ）が含まれる。
【００４２】
図３は、本実施形態に係る論理回路部の構成を示す回路図である。
【００４３】
図３において、論理回路部７００（ｉ）は、イネーブル回路４００及びバッファ回路５００を備えている。
【００４４】
イネーブル回路４００は、ＮＡＮＤ回路４１０、ＮＯＲ回路４２０及びインバータ４３０を有している。
【００４５】
ＮＡＮＤ回路４１０は、２つの入力端のうち一方に、双方向シフトレジスタ１６０から出力された転送信号ＳＲ（ｉ）が入力されると共に、２つの入力端のうち他方に、イネーブル信号ＥＮＢ１又はＥＮＢ２が入力される。尚、双方向シフトレジスタ１６０の奇数段目に対応する論理回路部７００（ｉ）（但し、ｉ＝１、３、５、…）に含まれるＮＡＮＤ回路４１０に、イネーブル信号ＥＮＢ１が入力され、双方向シフトレジスタ１６０の偶数段目に対応する論理回路部７００（ｉ）（但し、ｉ＝２、４、６、…）に含まれるＮＡＮＤ回路４１０に、イネーブル信号ＥＮＢ２が入力される。
【００４６】
ＮＯＲ回路４２０は、２つの入力端のうち一方に、ＮＡＮＤ回路４１０の出力端が電気的に接続されると共に、２つの入力端のうち他方に、インバータ４３０の出力端が電気的に接続されている。
【００４７】
インバータ４３０は、入力端に低電源電位ＶＳＳＸが供給されると共に、出力端がＮＯＲ回路４２０に電気的に接続されている。
【００４８】
尚、ＮＡＮＤ回路４１０、ＮＯＲ回路４２０及びインバータ４３０の各々は、複数のトランジスタを含んで構成されている。ＮＡＮＤ回路４１０を構成する複数のトランジスタの各々のチャネル幅Ｗ６は、例えば４０ｕｍである。ＮＯＲ回路４２０を構成する複数のトランジスタの各々のチャネル幅Ｗ４は、例えば４０ｕｍである。インバータ４３０を構成する複数のトランジスタの各々のチャネル幅Ｗ５は、例えば４０ｕｍである。ＮＡＮＤ回路４１０を構成する複数のトランジスタ、ＮＯＲ回路４２０を構成する複数のトランジスタ、及びインバータ４３０を構成する複数のトランジスタは、夫々、本発明に係る「複数の第１トランジスタ」の一例である。
【００４９】
バッファ回路５００は、複数のインバータが電気的に接続されて構成されている。バッファ回路５００は、電源配線６０２を介して供給される高電源電位ＶＤＤＸ及び電源配線６０１を介して供給される低電源電位ＶＳＳＸによって駆動されている。より具体的には、バッファ回路５００は、インバータ５０１及び５０２がデータ線１１４に沿った方向（即ち、Ｙ方向）に２段直列接続されて構成されている。インバータ５０１の入力端は、イネーブル回路４００の出力端（即ち、ＮＯＲ回路４２０の出力端）に電気的に接続されており、インバータ５０２の出力端は、双方向シフトレジスタ１６０の一段分に対応する６個のサンプリング用トランジスタ１４１のゲート電極に電気的に接続されている。インバータ５０１及び５０２の各々では、４個のインバータが走査線１１２に沿った方向（即ち、Ｘ方向）に並列接続されて構成されている。即ち、インバータ５０１は、インバータ５１１、５１２、５１３及び５１４が並列接続されて構成されており、インバータ５０２は、インバータ５２１、５２２、５２３及び５２４が並列接続されて構成されている。これにより、インバータ５０１及び５０２の各々（即ち、一段分のインバータ）による駆動能力が高められている。
【００５０】
更に、インバータ５１１〜５１４及び５２１〜５２４は、いずれもチャネル幅方向がＹ方向に形成されたＰチャネル型及びＮチャネル型トランジスタを組み合わせた相補型トランジスタとして構成されている。即ち、インバータ５１１〜５１４及び５２１〜５２４は、いずれも、電源配線６０１から引き出された引出配線６１０と電源配線６０２から引き出された引出配線６２０との間において、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタが直列接続されて構成されている。尚、インバータ５０１を構成する複数のトランジスタ（即ち、インバータ５１１〜５１４の各々を構成するＰチャネル型及びＮチャネル型トランジスタ）の各々のチャネル幅Ｗ３は、例えば１００ｕｍであり、インバータ５０２を構成する複数のトランジスタ（即ち、インバータ５２１〜５２４の各々を構成するＰチャネル型及びＮチャネル型トランジスタ）の各々のチャネル幅Ｗ２は、例えば３００ｕｍである。このように、インバータ５０１を構成する複数のトランジスタの各々のチャネル幅Ｗ３よりもインバータ５０２を構成する複数のトランジスタの各々のチャネル幅Ｗ２のほうが大きいことにより、バッファ回路５００全体で、高負荷に対応することができ、同時駆動可能なサンプリング用トランジスタ１４１の個数を増やすことが可能となっている。
【００５１】
尚、複数のサンプリング用トランジスタ１４１の各々のチャネル幅Ｗ１は、例えば６００ｕｍである。
【００５２】
以上のように構成された論理回路部７００（ｉ）によって、転送信号ＳＲｉが出力されており且つイネーブル信号ＥＮＢ１或いはＥＮＢ２が出力されているときに、サンプリング信号Ｓｉが６個のサンプリング用トランジスタ１４１のゲート電極に供給される。そして、サンプリング信号Ｓｉが供給された６個のサンプリング用トランジスタ１４１を介して画像信号ＶＩＤ１〜ＶＩＤ６が、データ線１１４に供給され、データ線１１４が駆動される。
【００５３】
再び図１及び図２において、画像信号ＶＩＤ１〜ＶＩＤ６は、画像信号処理回路３００より画像信号線７１１に、Ｘクロック信号等の各種タイミング信号に同期したタイミングで、伝送される。本実施形態では、イネーブル信号ＥＮＢ１又はＥＮＢ２により、画像信号ＶＩＤ１〜ＶＩＤ６の、画像信号供給線７１１に対する伝送タイミングに同期して、より具体的には画像信号ＶＩＤ１〜ＶＩＤ６の安定出力時にデータ線１１４を活性状態にするように制御している。
【００５４】
転送信号ＳＲｉは、論理回路部７００（ｉ）により、イネーブル信号ＥＮＢ１又はＥＮＢ２との論理積がとられた後、サンプリング信号Ｓｉとしてサンプリング回路１４０に供給される。
【００５５】
データ線駆動回路１５０において、第ｉ段目（但し、ｉ＝１、２、３、…、ｎ）に設けられた論理回路部７００（ｉ）が駆動されることにより、各段よりサンプリング信号Ｓ１〜Ｓｎが出力されて、サンプリング回路１４０に供給される。
【００５６】
サンプリング回路１４０は、スイッチング素子としてのサンプリング用トランジスタ１４１を複数備えている。サンプリング用トランジスタ１４１は、片チャネル型トランジスタとして構成されている。そして、サンプリング回路１４０は、６本のデータ線１１４を１群とするデータ線群毎に、サンプリング信号Ｓ１〜Ｓｎに応じて、６相にシリアル−パラレル展開或いはシリアル−パラレル変換された、即ち相展開された画像信号ＶＩＤ１〜ＶＩＤ６を夫々サンプリングして、供給するものである。よって、本実施形態では、画像信号供給回路１０１の一段に着目すれば、該一段には、データ線駆動回路１５０の一段と、データ線駆動回路１５０の一段に対応する６個のサンプリング用トランジスタ１４１により構成される。尚、データ線駆動回路１５０の一段に対応する６個のサンプリング用トランジスタ１４１は、本発明に係る「複数の第２トランジスタ」の一例である。また、画像信号の相展開数（即ち、シリアル−パラレル展開される画像信号の系列数）に関しては、６相に限られるものでなく、９相、１２相、２４相、４８相、９６相、…などであってもよい。言い換えれば、データ線駆動回路１５０の一段に対応するサンプリング用トランジスタ１４１の個数は、６個に限られるものではなく、９、１２個、２４個、４８個、９６個、…などであってもよい。
【００５７】
詳細には、サンプリング回路１４０には、サンプリング用トランジスタ１４１が各データ線１１４の一端に設けられるとともに、各サンプリング用トランジスタ１４１のソース電極は、画像信号ＶＩＤ１〜ＶＩＤ６のいずれかが供給される画像信号線７１１に接続され、ドレイン電極はデータ線１１４に接続されている。また、サンプリング回路１４０において、各サンプリング用トランジスタ１４１のゲート電極には、データ線群に対応する６個のサンプリング用トランジスタ１４１毎に、図３を参照して上述したバッファ回路５００の出力端が電気的に接続されており、サンプリング信号Ｓｉが供給される。
【００５８】
次に、上述した画像信号供給回路１０１の動作について、図２から図４を参照して説明する
図４は、本実施形態に係る画像信号供給回路に係る各種信号の経時的変化を示すタイミングチャートである。
【００５９】
図４に示すように、画像信号供給回路１０１に含まれるデータ線駆動回路１５０では、双方向シフトレジスタ１６０に入力されたＸスタートパルスＤＸは、Ｘクロック信号ＣＬＸ及び反転Ｘクロック信号ＣＬＸｉｎｖにより、これらクロック信号の半周期単位でシフトされて、双方向シフトレジスタ１６０の各段からクロック信号の半周期分ずつ遅れた転送信号ＳＲ１〜ＳＲｎが順次出力される。
【００６０】
転送信号ＳＲ１〜ＳＲｎは、データ線１１４の駆動期間を画像信号ＶＩＤ１〜ＶＩＤ６の安定出力期間と同期させるために、データ線駆動回路１５０のイネーブル回路４００によりイネーブル信号ＥＮＢ１又はＥＮＢ２との論理積がとられ、サンプリング信号Ｓ１〜Ｓｎとして出力される。
【００６１】
これにより、画像信号ＶＩＤ１〜ＶＩＤ６の伝送タイミングとサンプリング信号Ｓｉとの同期がとれると共に、更に、サンプリング用トランジスタ１４１におけるサンプルホールドのタイミングと、画像信号ＶＩＤ１〜ＶＩＤ６の伝送タイミングとの同期が確保できれば表示不良の発生を防止して、高品質な画像表示が可能となる。
【００６２】
尚、以上においては、画像信号供給回路１０１に対して、２種のイネーブル信号ＥＮＢ１及びＥＮＢ２を供給する例について説明したが、１種或いは３種以上のＥＮＢ信号でサンプリングするようにしてもよい。
【００６３】
次に、上述したタイミング制御回路２００の構成及び動作について、図１に加えて図５を参照して詳細に説明する。
【００６４】
図５は、本実施形態に係るタイミング制御回路の構成を示す回路図である。
【００６５】
図５に示すように、タイミング制御回路２００は、タイミング信号出力回路部２００ａ及びタイミング調整回路部２００ｂを備えている。
【００６６】
タイミング信号出力回路部２００ａは、発振回路２１、カウンタ２２及びデコーダ２３を備えている。発振回路２１は、ドットクロックＤＣの数倍の周波数を有するクロック信号ＯＳＣＩを出力する。カウンタ２２は、水平同期信号ＨＳＹＮＣの立ち上がりに同期してリセットされ、カウンタ２２は、リセットされた後は初期値よりクロック信号ＯＳＣＩのパルス数をカウントする。ここで、カウンタ２２には、リセットされた際のカウント値の初期値を入力する初期値入力端ＩＮＩＴが設けられている。デコーダ２３は、カウンタ２２の出力値をデコードして、ドットクロックＤＣ、ＸスタートパルスＤＸ及びＹスタートパルスＤＹ、Ｘクロック信号ＣＬＸ及びＹクロック信号ＣＬＹ、並びに、反転Ｘクロック信号ＣＬＸｉｎｖ及び反転Ｙクロック信号ＣＬＹｉｎｖ等の各種のタイミング信号を出力する。
【００６７】
タイミング調整回路部２００ｂは、レジスタ２５及びカウンタ２６を備えている。カウンタ２６は、その入力端ＳＴＡＲＴにＸスタートパルスＤＸが入力されると、クロック信号ＯＳＣＩのカウントを開始するとともに、入力端ＳＴＯＰにモニタ回路２７からモニタ信号ＭＯＮが入力されると、カウントを終了させる。
【００６８】
これにより、Ｘクロック信号ＣＬＸ及び反転Ｘクロック信号ＣＬＸｉｎｖの立上りや立下り周期を決定するクロック信号ＯＳＣＩを基準として、ＸスタートパルスＤＸの出力タイミングに対するモニタ信号ＭＯＮの出力タイミングの遅延量を、測定することが可能となる。このモニタ信号ＭＯＮの出力タイミングの遅延量は、後述するモニタ回路２７の構成及び機能により、画像信号供給回路１０１の少なくとも１段分における画像信号ＶＩＤ１〜ＶＩＤ６の出力タイミングの遅延量を間接的に示すものである。そして、モニタ信号ＭＯＮの出力タイミングの遅延量に基づいてカウンタ２２における初期値がプリセットされ、デコーダ２３から出力されるドットクロックＤＣ、ＸスタートパルスＤＸ、Ｘクロック信号ＣＬＸ等のタイミング信号は、モニタ信号ＭＯＮの出力タイミングの遅延量に相当する時間だけ早いタイミングで出力されることになる。これにより、画像信号供給回路１０１における画像信号ＶＩＤ１〜ＶＩＤ６の出力タイミングが調整される。
【００６９】
尚、レジスタ２５は、記憶手段であり、垂直同期信号ＶＳＹＮＣに同期してカウンタ２６のカウント結果をラッチする。
【００７０】
次に、上述したモニタ回路２７の構成について、図１から図３に加えて図６を参照して詳細に説明する。
【００７１】
図６は、本実施形態に係るモニタ回路の構成を示す回路図である。
【００７２】
図１において、モニタ回路２７は、画像信号供給回路１０１における画像信号ＶＩＤ１〜ＶＩＤ６の出力タイミングを間接的にモニタリングするために設けられている。画像信号供給回路１０１の複数段では、夫々、データ線駆動回路１５０の各段を構成する回路素子による論理積等、或いは回路素子自体の特性、更には、サンプリング回路１４０におけるサンプリング用トランジスタ１４１の特性等によって信号遅延が発生し、Ｘクロック信号ＣＬＸに基づくタイミングより、画像信号ＶＩＤ１〜ＶＩＤ６の出力タイミングが遅延することがある。
【００７３】
図２及び図６において、モニタ回路２７は、画像信号供給回路１０１の１段分を模擬するように構成されている。即ち、モニタ回路２７は、データ線駆動回路１５０のシフトレジスタ１６０の一段分に対応するイネーブル回路４００（図３参照）を模擬する単位回路２７１ａと、該一段分に対応するバッファ回路５００（図３参照）を模擬する単位回路２７１ｂとを含む論理回路部模擬部２７１と、データ線駆動回路１５０の一段に対応するサンプリング用トランジスタ１１４（図３参照）を模擬する３個のダミートランジスタ２７２とを有している。ここで、図２においては、簡単のため、３個のダミートランジスタ２７２のうち１個について図示し、その他２個については、図示を省略してある。尚、論理回路部模擬部２７１に含まれる単位回路２７１ａ及び２７２ｂの各々は、本発明に係る「第１モニタ回路部」の一例であり、３個のダミートランジスタ２７２は、本発明に係る「第２モニタ回路部」の一例である。
【００７４】
単位回路２７１ａは、図３を参照して上述したＮＡＮＤ回路４１０、ＮＯＲ回路４２０及びインバータ４３０を夫々模擬するための、ＮＡＮＤ回路７１、ＮＯＲ回路７２及びインバータ７３ａを含む構成となっている。
【００７５】
ＮＡＮＤ回路７１は、２つの入力端のうち一方に、ＸスタートパルスＤＸが入力されると共に、２つの入力端のうち他方に、低電源電位ＶＳＳＸが供給されるように構成されている。
【００７６】
ＮＯＲ回路７２は、２つの入力端のうち一方に、ＮＡＮＤ回路７１の出力端が電気的に接続されると共に、２つの入力端のうち他方に、インバータ７３ａの出力端が電気的に接続されている。
【００７７】
インバータ７３ａは、入力端に低電源電位ＶＳＳＸが供給されると共に、出力端がＮＯＲ回路７２に電気的に接続されている。
【００７８】
ＮＡＮＤ回路７１、ＮＯＲ回路７２及びインバータ７３ａの各々は、複数のトランジスタを含んで構成されている。ＮＡＮＤ回路７１を構成する複数のトランジスタの各々のチャネル幅Ｗｄ６は、例えば２０ｕｍである。ＮＯＲ回路７２を構成する複数のトランジスタの各々のチャネル幅Ｗｄ４は、例えば２０ｕｍである。インバータ７３ａを構成する複数のトランジスタの各々のチャネル幅Ｗｄ５は、例えば２０ｕｍである。本実施形態では、後に詳細に説明するが、（i）図３を参照して上述したＮＯＲ回路４２０を構成するトランジスタのチャネル幅Ｗ４に対するＮＯＲ回路７２を構成するトランジスタのチャネル幅Ｗｄ４の比率Ｗｄ４／Ｗ４、（ii）図３を参照して上述したインバータ４３０を構成するトランジスタのチャネル幅Ｗ５に対するインバータ７３ａを構成するトランジスタのチャネル幅Ｗｄ５の比率Ｗｄ５／Ｗ５、及び（iii）図３を参照して上述したＮＡＮＤ回路４１０を構成するトランジスタのチャネル幅Ｗ６に対するＮＡＮＤ回路７１を構成するトランジスタのチャネル幅Ｗｄ６の比率Ｗｄ６／Ｗ６は、互いに等しく、いずれも、例えば１／２（即ち、０．５）に設定されている。つまり、本実施形態では、単位回路２７１ａを構成する複数のトランジスタの各々は、比率Ｗｄ４／Ｗ４＝比率Ｗｄ５／Ｗ５＝比率Ｗｄ６／Ｗ６＝１／２の関係式が成立するように、形成されている。尚、ＮＡＮＤ回路７１を構成する複数のトランジスタ、ＮＯＲ回路７２を構成する複数のトランジスタ及びインバータ７３ａを構成する複数のトランジスタは、夫々、本発明に係る「第１ダミートランジスタ」の一例である。
【００７９】
ＮＡＮＤ回路７１、ＮＯＲ回路７２及びインバータ７３ａは、各々に含まれるトランジスタのチャネル幅が、ＮＡＮＤ回路４１０、ＮＯＲ回路４２０及びインバータ４３０の各々に含まれるトランジスタのチャネル幅と異なる点を除いては、ＮＡＮＤ回路４１０、ＮＯＲ回路４２０及びインバータ４３０の各々と概ね同様に構成されており、ＮＡＮＤ回路４１０、ＮＯＲ回路４２０及びインバータ４３０の各々に含まれるトランジスタと同じ個数のトランジスタによって構成されている。
【００８０】
次に、図６に加えて図７を参照して、ＮＡＮＤ回路７１の回路構成について説明する。
【００８１】
図７は、本実施形態に係るモニタ回路に含まれるＮＡＮＤ回路の回路構成を示す回路図である。
【００８２】
図７において、ＮＡＮＤ回路７１は、Ｐチャネル型トランジスタ８１０、Ｎチャネル型トランジスタ８２０、Ｎチャネル型トランジスタ８３０及びＰチャネル型トランジスタ８４０を備えている。Ｐチャネル型トランジスタ８１０及びＮチャネル型トランジスタ８２０の各々のゲート電極は、入力端α（図６も参照）に電気的に接続されており、ＸスタートパルスＤＸが入力される。Ｐチャネル型トランジスタ８１０は、ソースが電源配線６０２に電気的に接続されており、ドレインが出力端ＯＵＴ（図６も参照）に電気的に接続されている。Ｎチャネル型トランジスタ８２０は、ソースがＮチャネル型トランジスタ８３０のドレインに電気的に接続されており、ドレインが出力端ＯＵＴに電気的に接続されている。Ｎチャネル型トランジスタ８３０は、ソースが電源配線６０１に電気的に接続されている。Ｎチャネル型トランジスタ８３０のゲート電極は、入力端β（図６も参照）に電気的に接続されており、高電源電位ＶＤＤＸが供給される。Ｐチャネル型トランジスタ８４０は、ソースが電源配線６０２に電気的に接続されており、ドレインが出力端ＯＵＴに電気的に接続されている。Ｐチャネル型トランジスタ８４０のゲート電極は、入力端β（図６も参照）に電気的に接続されており、高電源電位ＶＤＤＸが供給される。Ｐチャネル型トランジスタ８１０、Ｎチャネル型トランジスタ８２０、Ｎチャネル型トランジスタ８３０及びＰチャネル型トランジスタ８４０の各々のチャネル幅Ｗ６ｄは、上述したように、例えば２０ｕｍである。
【００８３】
尚、本実施形態では、図３を参照して上述したＮＡＮＤ回路４１０は、ＮＡＮＤ回路７１と概ね同様に、４個のトランジスタから構成されているが、上述したように、ＮＡＮＤ回路４１０を構成するトランジスタのチャネル幅Ｗ６に対するＮＡＮＤ回路７１を構成する４個のトランジスタ（即ち、Ｐチャネル型トランジスタ８１０、Ｎチャネル型トランジスタ８２０、Ｎチャネル型トランジスタ８３０及びＰチャネル型トランジスタ８４０）のチャネル幅Ｗｄ６の比率は、例えば１／２である。
【００８４】
再び図６に戻り、単位回路２７１ｂには、図３を参照して上述したインバータ５０１及び５０２を夫々模擬するための、インバータ７３ｂ及び７３ｃが含まれている。インバータ７３ｂ及び７３ｃは、データ線１１４に沿った方向（即ち、Ｙ方向）に、直列接続されて構成されている。インバータ７３ｂの入力端は、単位回路２７１ａの出力端（即ち、ＮＯＲ回路７２の出力端）に電気的に接続されており、インバータ７３ｃの出力端は、後述する３個のダミートランジスタ２７２のゲート電極に電気的に接続されている。インバータ７３ｂ及び７３ｃの各々では、２個のインバータが走査線１１２に沿った方向（即ち、Ｘ方向）に並列接続されて構成されている。即ち、インバータ７３ｂは、インバータ７１１及び７１２が並列接続されて構成されており、インバータ７３ｃは、インバータ７２１及び７２２が並列接続されて構成されている。
【００８５】
更に、インバータ７１１及び７１２並びに７２１及び７２２は、図３を参照して上述したインバータ５１１〜５１４及び５２１〜５２４と概ね同様に、いずれもチャネル幅方向がＹ方向に形成されたＰチャネル型及びＮチャネル型トランジスタを組み合わせた相補型トランジスタとして構成されている。即ち、インバータ７１１及び７１２並びに７２１及び７２２は、いずれも、電源配線６０１から引き出された引出配線６１１と電源配線６０２から引き出された引出配線６２１との間において、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタが直列接続されて構成されている。
【００８６】
尚、インバータ７３ｂを構成する複数のトランジスタ（即ち、インバータ７１１及び７１２の各々を構成するＰチャネル型及びＮチャネル型トランジスタ）の各々のチャネル幅Ｗｄ３は、例えば１００ｕｍであり、インバータ７３ｃを構成する複数のトランジスタ（即ち、インバータ７２１及び７２４の各々を構成するＰチャネル型及びＮチャネル型トランジスタ）の各々のチャネル幅Ｗｄ２は、例えば３００ｕｍである。即ち、インバータ７３ｂを構成する複数のトランジスタの各々のチャネル幅Ｗｄ３は、図３を参照して上述したインバータ５０１を構成する複数のトランジスタの各々のチャネル幅Ｗ３と互いに同じであり、インバータ７３ｃを構成する複数のトランジスタの各々のチャネル幅Ｗｄ２は、図３を参照して上述したインバータ５０２を構成する複数のトランジスタの各々のチャネル幅Ｗ２と互いに同じである。本実施形態では、（i）図３を参照して上述したインバータ５０２を構成するトランジスタの個数Ｎ２（本実施形態では４個）に対するインバータ７３ｃを構成するトランジスタの個数Ｎｄ２の比率Ｎｄ２／Ｎ２、及び（ii）図３を参照して上述したインバータ５０１を構成するトランジスタの個数Ｎ３（本実施形態では４個）に対するインバータ７３ｂを構成するトランジスタの個数Ｎｄ３の比率Ｎｄ３／Ｎ３は、互いに等しく、いずれも、例えば１／２（即ち、０．５）に設定されている。つまり、本実施形態では、単位回路２７１ｂを構成する複数のトランジスタは、比率Ｎｄ２／Ｎ２＝比率Ｎｄ３／Ｎ３＝１／２の関係式が成立するように、形成されている。
【００８７】
３個のダミートランジスタ２７２は、本発明に係る「複数の第２ダミートランジスタ」の一例であり、図３を参照して上述した６個のサンプリング用トランジスタ１４１を模擬するための、互いに並列接続されたトランジスタである。ダミートランジスタ２７２は、サンプリング用トランジスタ１４１の構成に対応させて、例えば、Ｎチャネル型或いはＰチャネル型トランジスタにより形成されるとよい。ダミートランジスタ２７２のソースは、電源配線６０１に電気的に接続されており、低電源電位ＶＳＳＸが供給される。ダミートランジスタ２７２のゲート電極は、上述したインバータ７３ｃの出力端に電気的に接続されている。ダミートランジスタ２７２のドレインは、抵抗素子３０を介してモニタリング端子２９に電気的に接続されている。
【００８８】
尚、本実施形態では、３個のダミートランジスタ２７２の各々のチャネル幅Ｗｄ１は、例えば６００ｕｍである。
【００８９】
以上のように構成されたモニタ回路２７においては、当該モニタ回路２７によって模擬された、データ線駆動回路１５０の一段及び該一段に対応するサンプリング用トランジスタ１４１の夫々の動作を模擬することができる。従って、モニタ回路２７を動作させて、モニタリング端子２９から出力されるモニタ信号ＭＯＮの出力タイミングを測定することにより、データ線駆動回路１５０の一段及び該一段に対応するサンプリング用トランジスタ１４１における信号遅延に基づく画像信号ＶＩＤ１〜ＶＩＤ６の出力タイミングを間接的に測定することができる。
【００９０】
次に、上述したモニタ回路２７の具体的な構成について、図８及び図９を参照して詳細に説明する。
【００９１】
図８は、図６を参照して上述した３個のダミートランジスタ２７２及び単位回路２７１ｂの具体的な構成を示す平面図である。
【００９２】
図８において、モニタ回路２７は、３個のダミートランジスタ２７２と、単位回路２７１ｂとを備えている。
【００９３】
ダミートランジスタ２７２は、素子基板上に形成された半導体層２７２ａと、半導体層２７２ａよりもゲート絶縁膜を介して上層側に形成されたゲート電極２７２Ｇと、ゲート電極２７２Ｇよりも層間絶縁膜を介して上層側に形成されたソース配線２７２Ｓと、ソース配線２７２と同層に配置されたドレイン配線２７２Ｄとを備えている。
【００９４】
半導体層２７２ａには、ゲート電極２７２Ｇからの電界によりチャネルが形成されるチャネル領域と、ソース配線２７２Ｓとコンタクトホール９０１を介して電気的に接続されるソース領域と、ドレイン配線２７２Ｄとコンタクトホール９０２を介して電気的に接続されるドレイン領域とが形成されている。
【００９５】
ゲート電極２７２Ｇは、後述するＰチャネル型トランジスタ７２１ｐ、Ｎチャネル型トランジスタ２７１ｎ、Ｐチャネル型トランジスタ７２２ｐ及びＮチャネル型トランジスタ２７２ｎの各々のドレインに電気的に接続されている。
【００９６】
ソース配線２７２Ｓは、電源配線６０１から引き出された引出配線の一部として形成されており、低電源電位ＶＳＳＸが供給される。
【００９７】
ドレイン配線２７２Ｄは、抵抗素子３０（図６参照）に電気的に接続されている。
【００９８】
尚、本実施形態では、ダミートランジスタ２７２のチャネル幅Ｗｄ１は、例えば６００ｕｍであり、図３を参照して上述したサンプリング用トランジスタ４１のチャネル幅Ｗ１と互いに同じ大きさである。
【００９９】
単位回路２７１ｂは、インバータ７１１（図６参照）を構成するＰチャネル型トランジスタ７１１ｐ及びＮチャネル型トランジスタ７１１ｎと、インバータ７１２（図６参照）を構成するＰチャネル型トランジスタ７１２ｐ及びＮチャネル型トランジスタ７１２ｎと、インバータ７２１（図６参照）を構成するＰチャネル型トランジスタ７２１ｐ及びＮチャネル型トランジスタ７２１ｎと、インバータ７２２（図６参照）を構成するＰチャネル型トランジスタ７２２ｐ及びＮチャネル型トランジスタ７２２ｎとを備えている。
【０１００】
Ｎチャネル型トランジスタ７１１ｎは、素子基板上に形成された半導体層７１１ｎａと、半導体層７１１ｎａよりもゲート絶縁膜を介して上層側に形成されたゲート電極７１１ｎＧと、ゲート電極７１１ｎＧよりも層間絶縁膜を介して上層側に形成されたソース配線７１１ｎＳと、ソース配線７１１ｎＳと同層に配置されたドレイン配線７１１ｎＤとを備えている。
【０１０１】
半導体層７１１ｎａには、ゲート電極７１１ｎＧからの電界によりチャネルが形成されるＮ型チャネル領域と、ソース配線７１１ｎＳとコンタクトホール９０９を介して電気的に接続されるソース領域と、ドレイン配線７１１ｎＤとコンタクトホール９１０を介して電気的に接続されるドレイン領域とが形成されている。
【０１０２】
ゲート電極７１１ｎＧは、単位回路２７１ａの出力信号が入力される入力配線９５０に電気的に接続されている。
【０１０３】
ソース配線７１１ｎＳは、電源配線６０１から引き出された引出配線６１１の一部として形成されており、低電源電位ＶＳＳＸが供給される。
【０１０４】
ドレイン配線７１１ｎＤは、後述するＰチャネル型トランジスタ７２１ｐ、Ｎチャネル型トランジスタ７２１ｎ、Ｐチャネル型トランジスタ７２２ｐ及びＮチャネル型トランジスタ７２２ｎの各々のゲート電極とコンタクトホール９０８を介して電気的に接続されている。
【０１０５】
Ｐチャネル型トランジスタ７１１ｐは、Ｎチャネル型トランジスタ７１１ｎと概ね同様に、素子基板上に形成された半導体層と、この半導体層よりもゲート絶縁膜を介して上層側に形成されたゲート電極７１１ｐＧと、ゲート電極７１１ｐＧよりも層間絶縁膜を介して上層側に形成されたソース配線と、このソース配線と同層に配置されたドレイン配線とを備えている。
【０１０６】
Ｐチャネル型トランジスタ７１１ｐの半導体層には、ゲート電極７１１ｐＧからの電界によりチャネルが形成されるＰ型チャネル領域と、ソース配線とコンタクトホールを介して電気的に接続されるソース領域と、ドレイン配線とコンタクトホールを介して電気的に接続されるドレイン領域とが形成されている。
【０１０７】
ゲート電極７１１ｐＧは、ゲート電極７１１ｎＧと同様に、単位回路２７１ａの出力信号が入力される入力配線９５０に電気的に接続されている。
【０１０８】
Ｐチャネル型トランジスタ７１１ｐのソース配線は、電源配線６０２から引き出された引出配線６２１の一部として形成されており、高電源電位ＶＤＤＸが供給される。
【０１０９】
Ｐチャネル型トランジスタ７１１ｐのドレイン配線は、上述したドレイン配線７１１ｎＤと同様に、後述するＰチャネル型トランジスタ７２１ｐ、Ｎチャネル型トランジスタ７２１ｎ、Ｐチャネル型トランジスタ７２２ｐ及びＮチャネル型トランジスタ７２２ｎの各々のゲート電極とコンタクトホール９０８を介して電気的に接続されている。
【０１１０】
Ｐチャネル型トランジスタ７１２ｐは、Ｐチャネル型トランジスタ７１１ｐと概ね同様に構成されている。Ｎチャネル型トランジスタ７１２ｎは、Ｎチャネル型トランジスタ７１１ｎと概ね同様に構成されている。
【０１１１】
尚、本実施形態では、インバータ７３ｂ（図６参照）を構成する４個のトランジスタ（即ち、Ｐチャネル型トランジスタ７１１ｐ、Ｎチャネル型トランジスタ７１１ｎ、Ｐチャネル型トランジスタ７１２ｐ及びＮチャネル型トランジスタ７１２ｎ）の各々のチャネル幅Ｗｄ３は、例えば１００ｕｍであり、インバータ５０１（図３参照）を構成する８個のトランジスタの各のチャネル幅Ｗ３と互いに同じ大きさである。
【０１１２】
Ｎチャネル型トランジスタ７２１ｎは、素子基板上に形成された半導体層７２１ｎａと、半導体層７２１ｎａよりもゲート絶縁膜を介して上層側に形成されたゲート電極７２１ｎＧと、ゲート電極７２１ｎＧよりも層間絶縁膜を介して上層側に形成されたソース配線７２１ｎＳと、ソース配線７２１ｎＳと同層に配置されたドレイン配線７２１ｎＤとを備えている。
【０１１３】
半導体層７２１ｎａには、ゲート電極７２１ｎＧからの電界によりチャネルが形成されるＮ型チャネル領域と、ソース配線７２１ｎＳとコンタクトホール９０３を介して電気的に接続されるソース領域と、ドレイン配線７２１ｎＤとコンタクトホール９０４を介して電気的に接続されるドレイン領域とが形成されている。
【０１１４】
ゲート電極７２１ｎＧは、上述したＰチャネル型トランジスタ７１１ｐ、Ｎチャネル型トランジスタ７１１ｎ、Ｐチャネル型トランジスタ７１２ｐ及びＮチャネル型トランジスタ７１２ｎのドレイン配線とコンタクトホール９０８を介して電気的に接続されている。
【０１１５】
ソース配線７２１ｎＳは、電源配線６０１から引き出された引出配線６１１の一部として形成されており、低電源電位ＶＳＳＸが供給される。
【０１１６】
ドレイン配線７２１ｐＤは、上述した３個のダミートランジスタ２７２のゲート電極２７２Ｇとコンタクトホール９０７を介して電気的に接続されている。
【０１１７】
Ｐチャネル型トランジスタ７２１ｐは、素子基板上に形成された半導体層と、この半導体層よりもゲート絶縁膜を介して上層側に形成されたゲート電極７２１ｐＧと、ゲート電極７２１ｐＧよりも層間絶縁膜を介して上層側に形成されたソース配線７２１ｐＳと、ソース配線７２１ｐＳと同層に配置されたドレイン配線７２１ｐＤとを備えている。
【０１１８】
Ｐチャネル型トランジスタ７２１ｐの半導体層には、ゲート電極７２１ｐＧからの電界によりチャネルが形成されるＰ型チャネル領域と、ソース配線７２１ｐＳとコンタクトホール９０５を介して電気的に接続されるソース領域と、ドレイン配線７２１ｐＤとコンタクトホール９０６を介して電気的に接続されるドレイン領域とが形成されている。
【０１１９】
ゲート電極７２１ｐＧは、上述したゲート電極７２１ｎＧと同様に、上述したＰチャネル型トランジスタ７１１ｐ、Ｎチャネル型トランジスタ７１１ｎ、Ｐチャネル型トランジスタ７１２ｐ及びＮチャネル型トランジスタ７１２ｎのドレイン配線とコンタクトホール９０８を介して電気的に接続されている。
【０１２０】
ソース配線７２１ｐＳは、電源配線６０２から引き出された引出配線６２１の一部として形成されており、高電源電位ＶＤＤＸが供給される。
【０１２１】
ドレイン配線７２１ｐＤは、上述したドレイン配線７２１ｎＤと同様に、上述した３個のダミートランジスタ２７２のゲート電極２７２Ｇとコンタクトホール９０７を介して電気的に接続されている。
【０１２２】
Ｐチャネル型トランジスタ７２２ｐは、Ｐチャネル型トランジスタ７２１ｐと概ね同様に構成されている。Ｎチャネル型トランジスタ７２２ｎは、Ｎチャネル型トランジスタ７２１ｎと概ね同様に構成されている。
【０１２３】
尚、本実施形態では、インバータ７３ｃ（図６参照）を構成する４個のトランジスタ（即ち、Ｐチャネル型トランジスタ７２１ｐ、Ｎチャネル型トランジスタ７２１ｎ、Ｐチャネル型トランジスタ７２２ｐ及びＮチャネル型トランジスタ７２２ｎ）の各々のチャネル幅Ｗｄ２は、例えば１００ｕｍであり、インバータ５０２（図３参照）を構成する８個のトランジスタの各のチャネル幅Ｗ２と互いに同じ大きさである。
【０１２４】
図９は、図６及び図７を参照して上述したＮＡＮＤ回路７１の具体的な構成を示す平面図である。
【０１２５】
図９において、ＮＡＮＤ回路７１は、Ｐチャネル型トランジスタ８１０、Ｎチャネル型トランジスタ８２０、Ｎチャネル型トランジスタ８３０及びＰチャネル型トランジスタ８４０を備えている。
【０１２６】
Ｐチャネル型トランジスタ８１０及びＰチャネル型トランジスタ８４０は、共通の半導体層８１０ａを有している。Ｐチャネル型トランジスタ８１０は、入力端β（図６も参照）に電気的に接続された入力配線９６０の一部として形成されたゲート電極８１０Ｇを有している。Ｐチャネル型トランジスタ８４０は、入力端α（図６も参照）に電気的に接続された入力配線９７０の一部として形成されたゲート電極８４０Ｇを有している。
【０１２７】
半導体層８１０ａには、ゲート電極８１０Ｇからの電界によりチャネルが形成されるＰ型チャネル領域と、ゲート電極８４０Ｇからの電界によりチャネルが形成されるＰ型チャネル領域と、第１出力配線９９０にコンタクトホール９１３を介して電気的に接続されるドレイン領域と、第１出力配線９９０にコンタクトホール９１５を介して電気的に接続されるドレイン領域とが形成されている。更に、半導体層８１０ａには、ゲート電極８１０Ｇからの電界によりチャネルが形成されるＰ型チャネル領域とゲート電極８４０Ｇからの電界によりチャネルが形成されるＰ型チャネル領域との間に、電源配線６０２から引き出される引出配線６２２にコンタクトホール９１４を介して電気的に接続される、Ｐチャネル型トランジスタ８１０及びＰチャネル型トランジスタ８４０に共通のソース領域が形成されている。
【０１２８】
Ｎチャネル型トランジスタ８２０及びＮチャネル型トランジスタ８３０は、共通の半導体層８２０ａを有している。Ｎチャネル型トランジスタ８２０は、入力端α（図６も参照）に電気的に接続された入力配線９７０の一部として形成されたゲート電極８２０Ｇを有している。Ｎチャネル型トランジスタ８３０は、入力端β（図６も参照）に電気的に接続された入力配線９６０の一部として形成されたゲート電極８３０Ｇを有している。
【０１２９】
半導体層８２０ａには、ゲート電極８２０Ｇからの電界によりチャネルが形成されるＮ型チャネル領域と、ゲート電極８３０Ｇからの電界によりチャネルが形成されるＮ型チャネル領域と、電源配線６０１から引き出される引出配線６１２にコンタクトホール９１１を介して電気的に接続されるソース領域と、第１出力配線９９０にコンタクトホール９１２を介して電気的に接続されるドレイン領域とが形成されている。更に、半導体層８２０ａには、ゲート電極８２０Ｇからの電界によりチャネルが形成されるＮ型チャネル領域と、ゲート電極８３０Ｇからの電界によりチャネルが形成されるＮ型チャネル領域との間に、Ｎチャネル型トランジスタ８２０のドレイン領域及びＮチャネル型トランジスタ８３０のソース領域としての、ソース・ドレイン領域が形成されている。
【０１３０】
第１出力配線９９０は、コンタクトホール９１６を介して第２出力配線９８０と電気的に接続されている。第２出力配線９８０は、入力配線９６０及び９７０と同層に配置されている。第１出力配線９９０は、第２出力配線９８０よりも層間絶縁膜を介して上層側に配置されている。
【０１３１】
尚、本実施形態では、ＮＡＮＤ回路７１を構成する４個のトランジスタ（即ち、Ｐチャネル型トランジスタ８１０、Ｎチャネル型トランジスタ８２０、Ｎチャネル型トランジスタ８３０及びＰチャネル型トランジスタ８４０）の各々のチャネル幅Ｗｄ６は、例えば２０ｕｍであり、ＮＡＮＤ回路４１０（図３参照）を構成する４個のトランジスタの各々のチャネル幅Ｗ６の１／２倍である。
【０１３２】
次に、本実施形態に係るモニタ回路の特徴的な構成について、主に図３及び図６を参照して説明する。
【０１３３】
図３及び図６において、本実施形態では、論理回路部模擬部２７１を構成する複数のトランジスタは、論理回路部７００（即ち、イネーブル回路４００及びバッファ回路５００）を構成する複数のトランジスタよりも、チャネル幅が小さくなるように又は個数が少なくなるように、形成されている。具体的には、単位回路２７１ａを構成する複数のトランジスタは、イネーブル回路４００を構成する複数のトランジスタよりも、チャネル幅が小さくなるように形成され、単位回路２７１ｂのインバータ７３ｂ及び７３ｃを夫々構成する複数のトランジスタは、バッファ回路５００のインバータ５０１及び５０２を夫々構成する複数のトランジスタよりも個数が少なくなるように、形成されている。更に、ダミートランジスタ２７２は、模擬すべき６個のサンプリング用トランジスタ１４１（言い換えれば、データ線駆動回路１５０の一段に対応するサンプリング用トランジスタ１４１）よりも少ない個数（本実施形態では３個）となるように形成されている。
【０１３４】
本実施形態では特に、（i）イネーブル回路４００を構成する複数のトランジスタのチャネル幅Ｗ４、Ｗ５及びＷ６（本実施形態では、チャネル幅Ｗ４、Ｗ５及びＷ６は、互いに同じ大きさであり、いずれも例えば４０ｕｍである）に対する単位回路２７１ａを構成する複数のトランジスタのチャネル幅Ｗｄ４、Ｗｄ５及びＷｄ６（本実施形態では、チャネル幅Ｗｄ４、Ｗｄ５及びＷｄ６は、互いに同じ大きさであり、いずれも例えば２０ｕｍである）の比率と、（ii）インバータ５０１及び５０２を夫々構成するトランジスタの個数（本実施形態では、８個）に対するインバータ７３ｂ及び７３ｃを夫々構成するトランジスタの個数（本実施形態では、４個）の比率と、（iii）模擬すべき、データ線駆動回路１５０の一段に対応するサンプリング用トランジスタ１４１の個数（本実施形態では、６個）に対するダミートランジスタ２７２の個数（本実施形態では、３個）の比率は、互いに等しく、いずれも１／２である。
【０１３５】
よって、モニタ回路２７のサイズを小さくする或いは縮小する（即ち、モニタ回路２７をシュリンクする）ことができると共に、モニタ回路２７が出力するモニタ信号ＭＯＮの遅延量を、画像信号供給回路１０１のうちモニタ回路２７が模擬すべき回路部分（即ち、データ線駆動回路１５０の一段に対応する論理回路部７００（ｉ）及び該一段に対応する６個のサンプリング用トランジスタ１４１）における信号の遅延量と殆ど或いは全く同じにすることができる。言い換えれば、画像信号供給回路１０１０の一部を模擬するというモニタ回路２７の本来の機能を適切に維持しつつ、モニタ回路２７を形成するためだけの素子基板上の面積を小さくすることができる。従って、画像信号供給回路１０１において生じる画像信号の出力タイミングの遅延を、モニタ信号ＭＯＮによって精度良くモニタリングすることが可能となると共に、素子基板上の周辺領域を画像表示領域１１０に対して狭めることが可能となり、画像表示領域１１０を狭めることなく素子基板のサイズを小さくすることが可能となる。この結果、当該液晶装置１を小型化することが可能となる。このような液晶装置１の小型化によって、液晶装置１を製造する製造コストの低減も可能となる。
【０１３６】
尚、（i）イネーブル回路４００を構成する複数のトランジスタのチャネル幅Ｗ４、Ｗ５及びＷ６に対する単位回路２７１ａを構成する複数のトランジスタのチャネル幅Ｗｄ４、Ｗｄ５及びＷｄ６の比率と、（ii）インバータ５０１及び５０２を夫々構成するトランジスタの個数に対するインバータ７３ｂ及び７３ｃを夫々構成するトランジスタの個数の比率と、（iii）模擬すべき、データ線駆動回路１５０の一段に対応するサンプリング用トランジスタ１４１の個数に対するダミートランジスタ２７２の個数の比率は、互いに等しければよく、例えば１／３など、１／２とは異なる他の値であってもよい。この場合にも、画像信号供給回路１０１において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に、当該液晶装置を小型化することができる。
【０１３７】
図３及び図６において、本実施形態では特に、イネーブル回路４００を構成する複数のトランジスタの個数と、単位回路２７１ａを構成する複数のトランジスタの個数とは互いに同じであり、サンプリング用トランジスタ１４１のチャネル幅Ｗ１とダミートランジスタ２７２のチャネル幅Ｗｄ１とは互いに同じ大きさであり、（i）イネーブル回路４００を構成する複数のトランジスタの各々のチャネル幅Ｗ４、Ｗ５及びＷ６（本実施形態では、例えば４０ｕｍ）に対する単位回路２７１ａを構成するトランジスタの各々のチャネル幅Ｗｄ４、Ｗｄ５及びＷｄ６（本実施形態では、例えば２０ｕｍ）の比率と、（ii）模擬すべき、データ線駆動回路１５０の一段に対応するサンプリング用トランジスタ１４１の個数（本実施形態では、６個）に対するダミートランジスタ２７２の個数（本実施形態では、３個）の比率が、互いに等しい。
【０１３８】
よって、単位回路２７１ａを構成する複数のトランジスタ（例えば、図９を参照して上述したトランジスタ８１０、８２０、８３０及び８４０）の各々を、イネーブル回路４００を構成する複数のトランジスタと比較して、チャネル幅方向（即ち、例えば図３、図６或いは図９におけるＹ方向）に小さく形成することができると共に、３個のダミートランジスタ２７２を、６個のサンプリング用トランジスタ１４１と比較して、チャネル幅方向に交わる方向（言い換えれば、チャネル長方向、即ち、図３或いは図６におけるＸ方向）に小さく形成することができる。言い換えれば、単位回路２７１ａを構成する複数のトランジスタが、イネーブル回路４００を構成する複数のトランジスタに対して縮小される方向と、３個のダミートランジスタ２７２が、６個のサンプリング用トランジスタ１４１に対して縮小される方向とを互いに異なるように、単位回路２７１ａを構成する複数のトランジスタ及び３個のダミートランジスタ２７２を形成することができる。よって、単位回路２７１ａを構成する複数のトランジスタ及び３個のダミートランジスタ２７２を、素子基板上における限られた領域に比較的容易にレイアウトすることが可能となる。
【０１３９】
以上説明したように、本実施形態に係る液晶装置１によれば、画像信号供給回路１０１において生じる画像信号の出力タイミングの遅延を、精度良くモニタリングすることができると共に、当該液晶装置を小型化することができる。
【０１４０】
以上の実施形態に係る液晶装置１の具体的な全体構成について、図１０及び図１１を参照して説明する。
【０１４１】
図１０は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１１は、図１０のＨ−Ｈ’断面図である。
【０１４２】
図１０及び図１１において、素子基板としてのＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、画像表示領域１１０の周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。
【０１４３】
図１０において、シール材５２が配置されたシール領域の内側に並行して、画像表示領域１１０の額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。
【０１４４】
シール材５２が配置されたシール領域の外側に位置する領域には、データ線１１４に画像信号を所定タイミングで供給することによりデータ線１１４を駆動する画像信号供給回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられている。また、この一辺に隣接する２辺のいずれかに沿って、走査線１１２に走査信号を所定タイミングで供給することにより走査線１１２を駆動する走査線駆動回路１３０が設けられている。尚、走査線１１２に供給される走査信号遅延が問題になる場合には、走査線駆動回路１３０を、画像信号供給回路１０１及び外部回路接続端子１０２が設けられたＴＦＴアレイ基板１０の一辺に隣接する２辺に沿って設けるようにしてもよい。この場合、ＴＦＴアレイ基板１０の残る一辺に沿って設けられた複数の配線によって、二つの走査線駆動回路１３０は互いに接続されるようにする。或いは、画像信号供給回路１０１を画像表示領域１１０の両側に配置させてもよい。
【０１４５】
また、ＴＦＴアレイ基板１０上には、対向基板２０の４つのコーナー部に対向する領域に、両基板間を上下導通材で接続するための上下導通端子１０６が配置されている。これらにより、ＴＦＴアレイ基板１０と対向基板２０との間で電気的な導通をとることができる。
【０１４６】
図１１において、ＴＦＴアレイ基板１０上には、ここでは図示を省略するが、図１を参照して上述した画素スイッチング用のＴＦＴ１１６や走査線１１２、データ線１１４等の配線が作り込まれた積層構造が形成される。画像表示領域１１０には、ＴＦＴ１１６や走査線１１２、データ線１１４等の配線の上層に、ＩＴＯ（Indium Tin Oxide）等の透明材料からなる画素電極１１８がマトリクス状に設けられている。画素電極１１８上には、配向膜が形成されている。他方、対向基板２０におけるＴＦＴアレイ基板１０との対向面上に、遮光膜２３が形成されている。遮光膜２３は、例えば遮光性金属膜等から形成されており、対向基板２０上の画像表示領域１１０内で、例えば格子状等にパターニングされている。そして、遮光膜２３上に、ＩＴＯ等の透明材料からなる対向電極２１が複数の画素電極１１８と対向してベタ状に形成されている。対向電極２１上には配向膜が形成されている。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【０１４７】
尚、ＴＦＴアレイ基板１０上には、これら画像信号供給回路１０１、走査線駆動回路１３０等に加えて、複数のデータ線１１４に所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【０１４８】
＜電子機器＞
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
【０１４９】
先ず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図１２は、プロジェクタの構成例を示す平面図である。この図１２に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂ及び１１１０Ｇに入射される。
【０１５０】
液晶パネル１１１０Ｒ、１１１０Ｂ及び１１１０Ｇの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、Ｒ及びＢの光が９０度に屈折する一方、Ｇの光が直進する。従って、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１５１】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂ及び１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１５２】
尚、液晶パネル１１１０Ｒ、１１１０Ｂ及び１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１５３】
尚、図１２を参照して説明した電子機器の他にも、モバイル型のパーソナルコンピュータや、携帯電話、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等が挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１５４】
また本発明は、上述の実施形態で説明した液晶装置以外にも、シリコン基板上に素子を形成する反射型液晶装置（ＬＣＯＳ）、プラズマディスプレイ（ＰＤＰ）、電界放出型ディスプレイ（ＦＥＤ、ＳＥＤ）、有機ＥＬディスプレイ、デジタルマイクロミラーデバイス（ＤＭＤ）、電気泳動装置等にも適用可能である。
【０１５５】
本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、及び該電気光学装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１５６】
【図１】第１実施形態に係る液晶装置の全体構成を示すブロック図である。
【図２】第１実施形態に係る画像信号供給回路の一部及びモニタ回路の構成を示す回路図である。
【図３】第１実施形態に係る論理回路部の構成を示す回路図である。
【図４】第１実施形態に係る画像信号供給回路に係る各種信号の経時的変化を示すタイミングチャートである。
【図５】第１実施形態に係るタイミング制御回路の構成を示す回路図である。
【図６】第１実施形態に係るモニタ回路の構成を示す回路図である。
【図７】第１実施形態に係るモニタ回路に含まれるＮＡＮＤ回路の構成を示す回路図である。
【図８】第１実施形態に係る６個のサンプリング用トランジスタを模擬する３個のダミートランジスタ、及びバッファ回路を模擬する単位回路の具体的な構成を示す平面図である。
【図９】第１実施形態に係るモニタ回路に含まれるＮＡＮＤ回路の具体的な構成を示す平面図である。
【図１０】第１実施形態に係る液晶装置の全体構成を示す平面図である。
【図１１】図１０のＨ−Ｈ’断面図である。
【図１２】電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
【符号の説明】
【０１５７】
２７…モニタ回路、１０１…画像信号供給回路、１１４…データ線、１４０…サンプリング回路、１４１…サンプリング用トランジスタ、１５０…データ線駆動回路、１６０…双方向シフトレジスタ、２７１ａ、２７１ｂ…単位回路、２７１…論理回路部模擬部、２７２…ダミートランジスタ、４００…イネーブル回路、５００…バッファ回路、７００…論理回路部、７７１…画像信号供給線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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