(57)【要約】【課題】高精度なアナログ／デジタル変換器１００を提供する。【解決手段】コンパレータ１０は、入力アナログ信号Ｖｉｎを基準電圧Ｖｒｅｆと比較する。アップダウンカウンタ１２は、コンパレータ１０の出力レベルに応じたカウント動作を実行する。パルス信号発生回路１４は、アップダウンカウンタ１２のカウント値ＣＮＴに応じたデューティ比を有するパルス信号Ｓ１を発生する。フィルタ１６は、パルス信号Ｓ１を平滑化し、コンパレータ１０に基準電圧Ｖｒｅｆとして出力する。アナログ／デジタル変換器１００は、カウント値ＣＮＴに応じた信号を、入力アナログ信号Ｖｉｎに応じたデジタル信号Ｄｏｕｔとして出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力アナログ信号を基準電圧と比較するコンパレータと、
前記コンパレータの出力レベルに応じたカウント動作を実行するカウンタと、
前記カウンタのカウント値に応じたデューティ比を有するパルス信号を発生するパルス信号発生回路と、
前記パルス信号を平滑化し、前記コンパレータに前記基準電圧として出力するフィルタと、
を備え、前記カウント値に応じた信号を、前記入力アナログ信号に応じたデジタル信号として出力することを特徴とするアナログ／デジタル変換器。
【請求項２】
前記パルス信号発生回路は、パルス幅変調器であることを特徴とする請求項１に記載のアナログ／デジタル変換器。
【請求項３】
前記カウンタおよび前記パルス信号発生回路を共通の半導体基板上に集積化し、前記コンパレータおよび前記フィルタを、前記半導体基板の外部に設けたことを特徴とする請求項１または２に記載のアナログ／デジタル変換器。
【請求項４】
ユーザにより回転可能であり、回転位置に応じたアナログ電圧を出力するボリウムノブと、
前記アナログ電圧をデジタル信号に変換する請求項１または２に記載のアナログ／デジタル変換器と、
前記アナログ／デジタル変換器から出力される前記デジタル信号に応じて、オーディオ信号の振幅を調節するボリウム回路と、
を備えることを特徴とするボリウム装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ／デジタル変換器に関する。
【背景技術】
【０００２】
オーディオ、映像、通信など、多様な分野において、アナログ電圧をデジタル信号に変換するアナログ／デジタル変換器が利用される。アナログ／デジタル変換器としては、逐次比較型やフラッシュ型が知られている。
【０００３】
たとえば特許文献１には、逐次変換型のアナログ／デジタル変換器が開示されている。このアナログ／デジタル変換器では、自らが変換したデジタル値を、デジタル／アナログ変換回路によってアナログ電圧に変換し、そのアナログ電圧を基準値として、入力された変換対称の入力アナログ電圧と比較する構成となっている。
【０００４】
したがってこの回路では、アナログ／デジタル変換器全体の分解能が、基準電圧を生成するデジタル／アナログ変換回路の精度（分解能）によって制限される。このことから、特許文献１では、上位データの生成のみに利用され、下位ビットは別のアナログ／デジタル変換器（３）によって生成する構成となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−０８３３６３号公報
【特許文献２】特開２００５−３４８０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高精度な逐次比較型のアナログ／デジタル変換器の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様のアナログ／デジタル変換器は、入力アナログ信号を基準電圧と比較するコンパレータと、コンパレータの出力レベルに応じたカウント動作を実行するカウンタと、カウンタのカウント値に応じたデューティ比を有するパルス信号を発生するパルス信号発生回路と、パルス信号を平滑化し、コンパレータに基準電圧として出力するフィルタと、を備える。アナログ／デジタル変換器は、カウント値に応じた信号を、入力アナログ信号に応じたデジタル信号として出力する。
【０００８】
この態様によると、パルス信号を平滑化することで、カウント値に応じたアナログの基準電圧を高精度で生成することができ、したがってアナログ／デジタル変換器全体としての分解能を従来に比べて高めることができる。
【０００９】
ある態様において、パルス信号発生回路は、パルス幅変調器であってもよい。別の態様では、パルス信号発生回路は、パルス周波数変調器であってもよいし、パルス密度変調器であってもよい。
【００１０】
カウンタおよびパルス信号発生回路を共通の半導体基板上に集積化し、コンパレータおよびフィルタを、半導体基板の外部に設けてもよい。この場合、デジタル回路のみが集積化されることになるため、ＡＳＩＣ（Application Specific Integrated Circuit）はもとより、ＦＰＧＡ（Field Programmable Gate Array）上に形成することも可能となる。
ＡＳＩＣとして形成する場合、フィルタおよびコンパレータも同一の半導体基板上に集積化してもよい。
【００１１】
本発明の別の態様は、ボリウム装置である。この装置は、ユーザにより回転可能であり、回転位置に応じたアナログ電圧を出力するボリウムノブと、アナログ電圧をデジタル信号に変換するアナログ／デジタル変換器と、アナログ／デジタル変換器から出力されるデジタル信号に応じて、オーディオ信号の振幅を調節するボリウム回路と、を備える。
【００１２】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、高精度なアナログ／デジタル変換器が提供できる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態に係るアナログ／デジタル変換器の構成を示す回路図である。
【図２】図１のアナログ／デジタル変換器の動作を示すタイムチャートである。
【図３】図１のアナログ／デジタル変換器を備えるボリウム装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１６】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１７】
図１は、実施の形態に係るアナログ／デジタル変換器１００の構成を示す回路図である。アナログ／デジタル変換器１００は、入力アナログ信号Ｖｉｎを、デジタル値に変換し、出力デジタル信号Ｄｏｕｔを生成する。
アナログ／デジタル変換器１００は、コンパレータ１０、アップダウンカウンタ１２、パルス信号発生回路１４、フィルタ１６、演算部１８を備える。
【００１８】
コンパレータ１０は、入力アナログ信号Ｖｉｎを基準電圧Ｖｒｅｆと比較する。アップダウンカウンタ１２は、コンパレータの出力（アップダウン信号ＵＰ／ＤＮ）のレベルに応じたカウント動作を実行する。具体的には、コンパレータ１０はＶｉｎ＞Ｖｒｅｆのとき第１レベル（たとえばハイレベル）、Ｖｉｎ＜Ｖｒｅｆのとき第２レベル（たとえばローレベル）をとるアップダウン信号ＵＰ／ＤＮを発生する。アップダウンカウンタ１２は、アップダウン信号ＵＰ／ＤＮが第１レベルのときカウントアップ状態に、第２レベルのときカウントダウン動作状態に設定され、第１基準クロック（不図示）のパルス数をカウントする。
【００１９】
つまりＶｉｎ＜Ｖｒｅｆの状態が持続すると、アップダウンカウンタ１２のカウント値ＣＮＴは増加し、Ｖｉｎ＜Ｖｒｅｆの状態が持続すると、カウント値ＣＮＴは減少する。
【００２０】
パルス信号発生回路１４は、アップダウンカウンタ１２のカウント値ＣＮＴに応じたデューティ比を有するパルス信号Ｓ１を生成する。「デューティ比」とはハイレベルと周期の時間比率をいう。パルス信号発生回路１４は、パルス幅変調器を利用して構成される。パルス幅変調器は、カウント値ＣＮＴに応じた回数、所定の周波数の第２基準クロックをカウントするデジタルカウンタを用いて構成でき、カウント値ＣＮＴをカウントする間、ハイレベルとなるパルス信号Ｓ１を出力する。
【００２１】
フィルタ１６は、パルス信号Ｓ１を平滑化し、コンパレータ１０に基準電圧Ｖｒｅｆとして出力する。フィルタ１６は最も簡易には、ＲＣローパスフィルタで構成できるが、そのトポロジーは限定されない。
【００２２】
基準電圧Ｖｒｅｆのレベルは、デューティ比に応じた値となる。具体的には、パルス信号Ｓ１のデューティ比が０％のとき０Ｖとなり、パルス信号のデューティ比が１００％のとき、パルス信号の振幅レベルと同じ電位となる。
【００２３】
演算部１８は、カウント値ＣＮＴに応じた信号を、入力アナログ信号Ｖｉｎに応じたデジタル信号Ｄｏｕｔとして出力する。
後述のように、カウント値ＣＮＴの値は、アナログ入力電圧Ｖｉｎと基準電圧Ｖｒｅｆが一致する付近で脈流する。したがって、演算部１８はたとえばデジタル信号Ｄｏｕｔを平滑化して出力してもよいし、脈流のピークとボトムの平均値を演算して出力してもよい。なおカウント値ＣＮＴをそのままデジタル信号Ｄｏｕｔとして出力する場合、演算部１８を省略することができる。
【００２４】
デジタル回路で構成されるアップダウンカウンタ１２、パルス信号発生回路１４、演算部１８は、ひとつの半導体基板２０に一体集積化され、アナログ回路で構成されるコンパレータ１０およびフィルタ１６は、外付け部品を用いて構成される。たとえばＦＰＧＡ上にアップダウンカウンタ１２、パルス信号発生回路１４、演算部１８を構成し、コンパレータ１０およびフィルタ１６を外付けすることで、アナログ／デジタル変換器１００を構成できる。
【００２５】
以上がアナログ／デジタル変換器１００の構成である。続いてその動作を説明する。  図２は、図１のアナログ／デジタル変換器１００の動作を示すタイムチャートである。タイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小されたものであり、また示される各波形も、理解の容易のために簡略化されている。
【００２６】
時刻ｔ０を初期状態として、アナログ／デジタル変換が開始される。初期状態ではカウント値ＣＮＴは０であり、パルス信号Ｓ１のデューティ比もゼロ、したがって基準電圧Ｖｒｅｆも０Ｖとなっている。このときＶｉｎ＞Ｖｒｅｆなので、アップダウン信号ＵＰ／ＤＮは、ハイレベルをとり続け、アップダウンカウンタ１２のカウント値ＣＮＴおよびパルス信号Ｓ１のデューティ比は増加する。その結果、フィルタ１６から出力される基準電圧Ｖｒｅｆのレベルも上昇していく。
【００２７】
やがて基準電圧Ｖｒｅｆが入力電圧Ｖｉｎ付近まで上昇すると、カウント値ＣＮＴがある値を中心として上下に脈流する。このカウント値ＣＮＴの中心レベルは、入力電圧Ｖｉｎに応じたデジタル値となる。そして基準電圧Ｖｒｅｆのレベルは、入力電圧Ｖｉｎと漸近していく。
【００２８】
図２のタイムチャートでは、カウント値ＣＮＴのリップル幅を大きく描画しているが、この幅は、アナログ／デジタル変換器１００に形成されるフィードバックループの帯域（応答速度）によって依存する。具体的に帯域は、フィルタ１６の時定数、アップダウンカウンタ１２のカウント速度（第１基準クロックの周波数）、パルス信号発生回路１４のデューティ比の調節速度（第２基準クロックの周波数）に依存する。
【００２９】
もし、フィードバックループの帯域が十分に広い場合、つまり系が高速に動作する場合、カウント値ＣＮＴの変動幅は極めて小さくなり、入力電圧Ｖｉｎに応じた値を示すことになる。反対にカウント値ＣＮＴの変動幅が大きい場合には、演算部１８によってカウント値ＣＮＴの平均値を算出し、あるいはピーク値とボトム値の中心値を演算することで、入力電圧Ｖｉｎに応じたデジタル値を生成できる。
【００３０】
以上がアナログ／デジタル変換器１００の動作である。
【００３１】
このアナログ／デジタル変換器１００の分解能は、パルス信号Ｓ１のパルス幅の変化ステップ（つまり第２基準クロックの周期）に応じた値となる。したがってこの変化ステップを十分に小さくすれば、高い分解能を実現できる。
【００３２】
なお、このアナログ／デジタル変換器１００では主として、パルス信号発生回路１４により生成されるパルス信号Ｓ１の振幅の変動と、パルス信号Ｓ１のジッタと、が量子化誤差の要因となるが、一般的な回路技術をもって、これらは十分に小さく抑えることが可能である。
【００３３】
また、仮にアナログ／デジタル変換器１００の精度が、特許文献１に記載のアナログ／デジタル変換器と同程度であった場合でも、実施の形態のアナログ／デジタル変換器１００は、以下の利点を有していることに留意すべきである。すなわち、従来のアナログ／デジタル変換器では、カウント値をアナログの基準電圧に変換するために、デジタル／アナログ変換回路が必要であった。一般的にデジタル／アナログ変換器の回路面積は、ビット数に応じて飛躍的に大きくなり、また高精度なデジタル／アナログ変換器は設計が困難である。これに対して実施の形態に係るアナログ／デジタル変換器１００では、パルス信号発生回路１４とフィルタ１６でアナログの基準電圧Ｖｒｅｆを生成するため、回路面積や設計の簡易さの観点からも有利である。
【００３４】
続いて、アナログ／デジタル変換器１００を用いたアプリケーションを説明する。たとえばアナログ／デジタル変換器１００は、オーディオシステムのボリウム装置に利用できる。
【００３５】
図３は、図１のアナログ／デジタル変換器１００を備えるボリウム装置２の構成を示すブロック図である。
【００３６】
ボリウム装置２は、ボリウムノブ４、アナログ／デジタル変換器１００、ボリウム回路６を備える。ボリウムノブ４は、ユーザにより回転可能に構成され、回転位置（回転角）に応じたアナログ電圧Ｖｉｎを出力する。アナログ／デジタル変換器１００は、ボリウムノブ４からのアナログ電圧Ｖｉｎをデジタル信号Ｄｏｕｔに変換する。ボリウムノブ４およびアナログ／デジタル変換器１００は、ロータリーエンコーダとも称される。
ボリウム回路６は、アナログ／デジタル変換器１００から出力されるデジタル信号Ｄｏｕｔに応じて、オーディオ信号Ｓａｕｄの振幅を調節する。たとえばボリウム回路６は可変増幅器や可変アテネータである。ボリウム回路６の後段にはパワーアンプ８およびスピーカ９が接続される。
【００３７】
一般的なオーディオシステムのボリウム装置２には、それほど速い応答性は要求されない。なぜならユーザがボリウムノブ４を回転させる速度はそれほど速くはないし、人間が音量の変化を知覚できる速度も、それほど速くはないからである。上述のアナログ／デジタル変換器１００は、アナログ電圧Ｖｉｎが変化した場合に、カウント値ＣＮＴがアナログ電圧Ｖｉｎに追従するまでにある遅延が発生する。しかしながら、ボリウム装置ではこの遅延がデメリットとなることはないため、図１のアナログ／デジタル変換器１００を好適に利用することができる。
【００３８】
実施の形態に係るアナログ／デジタル変換器１００は、ボリウム装置の他にも、入力電圧Ｖｉｎがそれほど速く変動せず、あるいは高速な応答性が要求されない用途に好適に用いることができる。
【００３９】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００４０】
パルス信号発生回路１４により生成されるパルス信号Ｓ１は、パルス幅変調（ＰＷＭ）の他、パルス周波数変調（ＰＦＭ）、パルス密度変調（ＰＤＭ）が施された信号であってもよい。
【００４１】
実施の形態では、コンパレータ１０およびフィルタ１６を半導体基板２０の外部に設ける場合を説明したが、アナデジ混載プロセスを用いて、アップダウンカウンタ１２、パルス信号発生回路１４、演算部１８とともに集積化してもよい。
【００４２】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００４３】
１００…アナログ／デジタル変換器、１０…コンパレータ、１２…アップダウンカウンタ、１４…パルス信号発生回路、１６…フィルタ、１８…演算部。
【図１】
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【図２】
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【図３】
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