(57)【要約】【課題】並列接続する他の電源装置からの回り込み電流を防止する電源冗長回路、方法の提供。【解決手段】負荷（２０５）に対して複数の電源部（２０１、２０２）を並列接続した電源冗長回路であって、各電源部が、電源（ＤＣ−ＤＣコンバータ）（１０２）から負荷（２０５）への電源供給経路に挿入されるＭＯＳトランジスタ（１）と、ＭＯＳトランジスタ（１）の負荷側の端子電圧とＭＯＳトランジスタ（１）の電源側の端子電圧の大小関係を比較判定する回路（３）と、前記比較判定結果に基づき、ＭＯＳトランジスタ（１）のオン、オフを制御する回路（２）とを備える。【選択図】図１
2010220304.tif 000002
【特許請求の範囲】
【請求項１】
負荷に対して複数の電源部を並列接続した電源冗長回路であって、
各電源部が、電源から前記負荷への電源供給経路に挿入されるＭＯＳトランジスタと、
前記ＭＯＳトランジスタの負荷側の端子電圧と前記ＭＯＳトランジスタの電源側の端子電圧の大小関係を比較判定する回路と、
前記比較判定結果に基づき、前記ＭＯＳトランジスタのオン、オフを制御する回路と、
を備えている、ことを特徴とする電源冗長回路。
【請求項２】
前記ＭＯＳトランジスタのオン、オフを制御する回路は、
前記比較判定結果に基づき、
前記ＭＯＳトランジスタの負荷側の端子電圧が前記ＭＯＳトランジスタの電源側の端子電圧よりも大のとき、前記ＭＯＳトランジスタをオフ状態に設定し、
前記ＭＯＳトランジスタの負荷側の端子電圧が前記ＭＯＳトランジスタの電源側の端子電圧以下のとき、前記ＭＯＳトランジスタをオン状態に設定する、ことを特徴とする請求項１記載の電源冗長回路。
【請求項３】
前記ＭＯＳトランジスタの負荷側の端子と前記ＭＯＳトランジスタの電源側の端子をそれぞれ前記ＭＯＳトランジスタのドレインとソースとし、
前記ＭＯＳトランジスタのドレイン電圧の分圧電圧と、前記ＭＯＳトランジスタのソース電圧の分圧電圧との大小を比較判定する比較器と、
前記比較器での比較判定結果に基づき、前記ＭＯＳトランジスタのゲート電圧を制御する駆動回路と、
を備えている、ことを特徴とする請求項１又は２記載の電源冗長回路。
【請求項４】
前記電源部の前記電源がＤＣ−ＤＣコンバータを含む、ことを特徴とする請求項１乃至３のいずれか１項に記載の電源冗長回路。
【請求項５】
負荷に対して複数の電源部を並列接続し、
各電源部において、電源から前記負荷への電源供給経路にＭＯＳトランジスタを挿入し、
前記ＭＯＳトランジスタの負荷側の端子電圧と前記ＭＯＳトランジスタの電源側の端子電圧の大小関係を比較判定し、
前記比較判定結果に基づき、前記ＭＯＳトランジスタのオン、オフを制御する、ことを特徴とする電源冗長方法。
【請求項６】
前記ＭＯＳトランジスタの負荷側の端子電圧が、前記ＭＯＳトランジスタの電源側の端子電圧よりも大のとき、前記ＭＯＳトランジスタをオフ状態に設定し、
前記ＭＯＳトランジスタの負荷側の端子電圧が、前記ＭＯＳトランジスタの電源側の端子電圧以下のとき、前記ＭＯＳトランジスタをオン状態に設定する、ことを特徴とする請求項５記載の電源冗長方法。
【請求項７】
前記ＭＯＳトランジスタの負荷側の端子と前記ＭＯＳトランジスタの電源側の端子をそれぞれ前記ＭＯＳトランジスタのドレインとソースとし、
前記ＭＯＳトランジスタのドレイン電圧の分圧電圧と前記ＭＯＳトランジスタのソース電圧の分圧電圧との大小を比較判定し、
前記比較判定結果に基づき、前記ＭＯＳトランジスタのゲート電圧を制御する、
ことを特徴とする請求項５又は６記載の電源冗長方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関し、特に、出力を並列接続した冗長構成の電源回路と電源冗長方法に関する。
【背景技術】
【０００２】
従来、この種の電源冗長回路は、複数の電源を負荷に対してダイオードを用いたＯＲ回路によって並列接続して構成するのが一般的である。例えば２台冗長の電源部がともに正常のときは、ぞれぞれ約１／２の負荷を分担するが、一方の電源部に内部での短絡又は開放の異常発生時には、他方の正常な電源部のみによって負荷へ電力が供給され、正常な電源部から異常状態の電源部への逆電流の流入はダイオードによって阻止される。電源部と負荷の間にダイオードを備えた構成の電源冗長回路においては、該ダイオードの順方向の電圧降下によって無駄な電力が消費され、電源の実効的な電力変換効率が低下する。そこで、この問題を解消するため、例えば特許文献１には、ダイオードの代わりに、図３に示すように、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を用いた電源冗長回路（「冗長電源回路」ともいう）が提案されている。
【０００３】
図３において、スイッチ１２がオン時に直流入力電源１１の電源電圧がＤＣ(Direct Current)−ＤＣコンバータ１３（主電源）の入力に印加され、ＤＣ−ＤＣコンバータ１３が起動し、同時に制御電源１４も起動する。分圧抵抗１５、１６とシャントレギュレータ１７は、ＤＣ−ＤＣコンバータ１３の出力電圧を監視する。ＤＣ−ＤＣコンバータ１３の出力電圧を分圧抵抗１５、１６で分圧した電圧が、シャントレギュレータ１７の基準電圧値よりも大きくなると、シャントレギュレータ１７がオンし、ｐｎｐバイポーラジャンクショントランジスタ１９のベースを駆動し（ベース電流を流す）、該ｐｎｐバイポーラジャンクショントランジスタ１９をオンさせ、制御電源１４が生成した電圧をＭＯＳＦＥＴ２０のゲートに印加し、低損失で電力を負荷１０に供給する。スイッチ１２をオンしない限り、またスイッチ１２をオンしても、ＤＣ−ＤＣコンバータ１３の出力電圧を分圧抵抗１５、１６で分圧した電圧がシャントレギュレータ１７での基準電圧値よりも高くならないと、ｐｎｐバイポーラジャンクショントランジスタ１９がオンせず、したがってＭＯＳＦＥＴ２０もオンしない。このため、他方の電源部９からの電流の回り込みは防止される。なお、電源部９の構成は、電源部８と同一とされる。
【０００４】
また、特許文献２には、並列電源における逆流防止回路の小型、高効率化する構成として、ＦＥＴ(Field Effect Transistor)のソース、ドレイン間のオン・オフによる並列電源からの逆流防止回路と、変換トランスの２次側電圧を抵抗分圧した電圧と電源装置の負荷側の電圧を抵抗分圧した電圧を比較する比較回路と、変換トランスとＦＥＴのゲート間をダイオードと抵抗で接続し、ＦＥＴのゲートとソース間をツェナーダイオードで接続するＦＥＴ駆動回路を備えた構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】実開昭６２−６４１４０号公報（第１図）
【特許文献２】特開平６−７０５４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の特許文献の各開示を、本書に引用をもって組み込むものとする。以下に本発明による関連技術の分析を与える。
【０００７】
図３を参照して説明した特許文献１の電源冗長回路においては、ＭＯＳＦＥＴ２０のドレイン側の電圧しか検出していない。このため、電源部９の出力電圧が電源部８の出力電圧より高い場合でも、ＭＯＳＦＥＴ２０はオンのままである。図３のＤＣ−ＤＣコンバータ１３の回路方式がダイオード整流回路であれば、電源部９の出力電圧が電源部８の出力電圧より高くても、電源部８へ電流の回り込みは発生しない。
【０００８】
しかしながら、最近のＤＣ−ＤＣコンバータは、ＭＯＳＦＥＴを用いた同期整流回路が主流である。
【０００９】
図３のＤＣ−ＤＣコンバータ１３として、このような同期整流方式のＤＣ−ＤＣコンバータを備えた場合、電源部９の出力電圧が電源部８の出力電圧よりも高いと、電源部８のＤＣ−ＤＣコンバータ１３が電流を吸い込み、電源部９から電源部８に回り込み電流が発生する、という事態が生じる場合がある。そして、ＤＣ−ＤＣコンバータ１３が電流を吸い込んでしまうと、負荷１０に電力を正常に供給することはできない。さらに、ＤＣ−ＤＣコンバータ１３が電流を吸い込み続けると、ＤＣ−ＤＣコンバータ１３が破損する可能性があり、動作保護が出来ない。
【００１０】
一方、特許文献２においては、変換トランスの２次側電圧の分圧電圧と電源装置の負荷側の分圧電圧とを比較しているが、変換トランスの２次側電圧は出力電流による電圧変動が大きいため電圧比較が難しい。また、出力電圧そのものを比較するという構成でないことから、外部の急激な電圧変化（上昇）に対して逆流防止の応答が遅い。
【００１１】
したがって、本発明の目的は、並列接続する他の電源装置からの回り込み電流を防止する電源冗長回路と方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明によれば、負荷に対して複数の電源部を並列接続した電源冗長回路であって、各電源部が、電源から前記負荷への電源供給経路に挿入されるＭＯＳトランジスタと、
前記ＭＯＳトランジスタの負荷側の端子電圧と前記ＭＯＳトランジスタの電源側の端子電圧の大小関係を比較判定する回路と、前記比較判定結果に基づき、前記ＭＯＳトランジスタのオン、オフを制御する回路とを備えた電源冗長回路が提供される。本発明においては、前記ＭＯＳトランジスタのオン、オフを制御する回路は、前記比較判定結果に基づき、前記ＭＯＳトランジスタの負荷側の端子電圧が前記ＭＯＳトランジスタの電源側の端子電圧よりも大のとき、前記ＭＯＳトランジスタをオフ状態に設定し、前記ＭＯＳトランジスタの負荷側の端子電圧が前記ＭＯＳトランジスタの電源側の端子電圧よりも小のとき、前記ＭＯＳトランジスタをオン状態に設定する。
【００１３】
本発明によれば、負荷に対して複数の電源部を並列接続し、各電源部において、電源から前記負荷への電源供給経路にＭＯＳトランジスタを挿入し、前記ＭＯＳトランジスタの負荷側の端子電圧と前記ＭＯＳトランジスタの電源側の端子電圧の大小関係を比較判定し、前記比較判定結果に基づき、前記ＭＯＳトランジスタのオン、オフを制御する電源冗長方法が提供される。本発明においては、前記ＭＯＳトランジスタのオン、オフを制御する回路は、前記比較判定結果に基づき、前記ＭＯＳトランジスタの負荷側の端子電圧が前記ＭＯＳトランジスタの電源側の端子電圧よりも大のとき、前記ＭＯＳトランジスタをオフ状態に設定し、前記ＭＯＳトランジスタの負荷側の端子電圧が前記ＭＯＳトランジスタの電源側の端子電圧よりも小のとき、前記ＭＯＳトランジスタをオン状態に設定する。
【発明の効果】
【００１４】
本発明によれば、並列接続する他の電源装置からの回り込み電流を防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の動作を説明するタイミング波形図である。
【図３】特許文献１(の図１)に記載された構成を示す図である。
【発明を実施するための形態】
【００１６】
本発明を実施するため形態について説明する。本発明は、負荷に並列接続される複数の電源部を備えた電源冗長回路に適用して好適とされる。負荷（２０５）に並列接続される複数の電源部（２０１、２０２）を備え、各電源部（２０１、２０２）は、電源から前記負荷への電源供給経路に挿入されるＭＯＳトランジスタ（ＭＯＳＦＥＴ）（１）と、前記ＭＯＳトランジスタの負荷側の端子電圧と前記ＭＯＳトランジスタ（１）の電源側の端子電圧の大小関係を比較判定する回路（コンパレータ）（３）と、前記比較判定結果に基づき、前記ＭＯＳトランジスタのオン、オフを制御する回路（駆動回路）（２）と、を備える。本発明において、該ＭＯＳトランジスタ（１）の負荷側端子電圧が電源側端子電圧よりも高い場合には、該ＭＯＳトランジスタ（１）をオフとし、他の電源部からの電流の回り込みを防いでいる。
【００１７】
図１は、本発明の一実施形態の構成を示す図である。図１において、２０１、２０２は冗長構成の電源部であり、互いに同一構成とされる。なお、図１では簡単のため電源部２０１の内部構成のみが示されている。２０５は負荷であり、電源部２０１、２０２は負荷２０５に並列に接続されている。２０３、２０４は直流電源（直流入力電源）である。電源部２０１は、ＤＣ−ＤＣコンバータ１０２と制御回路１０１を備え、制御回路１０１は、ＭＯＳＦＥＴ１、分圧抵抗４、５、分圧抵抗６、７、コンパレータ（電圧比較器）３、駆動回路２を備えている。
【００１８】
図１を参照すると、ＤＣ−ＤＣコンバータ１０２の出力の＋側端子は、ＭＯＳＦＥＴ１のソース（ノードｂ）と抵抗４の一端の接続点に接続され、抵抗４の他端は抵抗５の一端に接続され、抵抗４と抵抗５の接続点はコンパレータ３の＋入力端子（非反転入力端子）に接続されている。ＭＯＳＦＥＴ１のドレイン（ノードａ）は抵抗６の一端に接続され、抵抗６の他端は抵抗７の一端に接続されている。抵抗６と抵抗７の接続点はコンパレータ３の−入力端子（反転入力端子）に接続されている。抵抗５の他端と抵抗７の他端はＤＣ−ＤＣコンバータ１０２の出力の−側端子に共通に接続されている。コンパレータ３の出力は駆動回路２の入力に接続され、駆動回路２の出力はＭＯＳＦＥＴ１のゲートに接続されている。
【００１９】
ＭＯＳＦＥＴ１のドレイン（ノードａ）の電圧がソース（ノードｂ）の電圧よりも低い場合、コンパレータ３の−入力端子の電圧は＋入力端子の電圧よりも低くなり、コンパレータ３の出力はＨｉｇｈとなり、駆動回路２はＭＯＳＦＥＴ１をオン状態にして、低損失で電力を供給する。
【００２０】
一方、ＭＯＳＦＥＴ１のドレイン（ノードａ）の電圧がソース（ノードｂ）の電圧よりも高い場合には、コンパレータ３の−入力端子の電圧は＋入力端子の電圧よりも高くなり、コンパレータ３の出力はＬｏｗとなり、駆動回路２はＭＯＳＦＥＴ１をオフ状態にして、外部（電源部２０２）からの電流回り込みの防止を行い、負荷２０５に対して、電力の正常供給を行う、また、ＭＯＳＦＥＴ１をオフ状態にしてＤＣ−ＤＣコンバータ１０２の電流吸い込みを防止して保護を行う。
【００２１】
本発明の一実施形態においては、ＭＯＳＦＥＴ１のソース（ノードｂ）の電圧を抵抗４、抵抗５で分圧し、ＭＯＳＦＥＴ１のドレイン（ノードａ）の電圧を抵抗６、抵抗７で分圧する。そして、ＭＯＳＦＥＴ１のソースの分圧電圧とドレインの分圧電圧をコンパレータ３で比較する。そして、コンパレータ３での比較結果に基づき、駆動回路２が、ＭＯＳＦＥＴ１のゲート電圧を制御する。ＭＯＳＦＥＴ１のゲート電圧の制御として、ＭＯＳＦＥＴ１のドレイン（ノードａ）の電圧がソース（ノードｂ）の電圧以下である通常動作時には、ＭＯＳＦＥＴ１のゲートには、駆動回路２から、ＭＯＳＦＥＴ１をオンさせる電圧が供給される。一方、ＭＯＳＦＥＴ１のドレイン（ノードａ）の電圧がソース（ノードｂ）の電圧より高くなると、ＭＯＳＦＥＴ１のゲートには、駆動回路２から、ＭＯＳＦＥＴ１をオフにする電圧が供給される。ＭＯＳＦＥＴ１をオフとすることで、外部（他の電源部）からＤＣ−ＤＣコンバータ１０２への電流の回り込みを防止する。外部からＤＣ−ＤＣコンバータ１０２への電流の回り込みを防止することで、ＤＣ−ＤＣコンバータ１０２（このとき、ＤＣ−ＤＣコンバータ１０２は負荷２０５に対して電力を正常に供給できない状態にある）の電流吸い込みによる破損に対する保護が行われる。
【００２２】
図２は、図１の本発明の一実施形態の動作の一例を説明するためのタイムチャートである。図１及び図２を参照して、本発明の一実施形態の動作を説明する。図１において、ＭＯＳＦＥＴ１のドレイン（ノードａ）の電圧が、ＭＯＳＦＥＴ１のソース（ノードｂ）の電圧よりも高い場合、コンパレータ３の出力（ノードｃ）はＬｏｗとなる。駆動回路２は、コンパレータ３のＬｏｗ出力を受けると、ＭＯＳＦＥＴ１のゲートをＬｏｗにして、ＭＯＳＦＥＴ１をオフ状態とする。このため、電源部２０２から電源部２０１への電流の回り込みを防止する。これにより、負荷２０５へ電力を電源部２０２から正常に供給すると共に、電源部２０１内にあるＤＣ−ＤＣコンバータ１０２の電流吸い込みを防止する。
【００２３】
次に、ＭＯＳＦＥＴ１のドレイン（ノードａ）の電圧がソース（ノードｂ）の電圧よりも低下すると、コンパレータ３の出力ｃはＨｉｇｈとなる。駆動回路２は、コンパレータ３のＨｉｇｈ出力を受けると、ＭＯＳＦＥＴ１のゲートをＨｉｇｈにして、ＭＯＳＦＥＴ１をオン状態とし、負荷２０５に低損失で電力を供給する。
【００２４】
以上説明したように、本発明の一実施形態においては、ＭＯＳＦＥＴ１のソース（ノードｂ）の電圧を抵抗４、抵抗５で分圧する。そして、ＭＯＳＦＥＴ１のソースの分圧電圧とドレインの分圧電圧の比較結果に応じて、ＭＯＳＦＥＴ１のオン・オフを制御する。ＭＯＳＦＥＴ１のドレイン（ノードａ）の電圧がソース（ノードｂ）の電圧以下である通常動作時は、ＭＯＳＦＥＴ１をオンさせ、低損失で電力を供給する。一方、ＭＯＳＦＥＴ１のドレイン（ノードａ）の電圧がソース（ノードｂ）の電圧よりも高くなれば、ＭＯＳＦＥＴ１をオフ状態とする。ＭＯＳＦＥＴ１をオフ状態とすることで、外部からＤＣ−ＤＣコンバータ１０２への電流の回り込みを防止する。これにより、ＤＣ−ＤＣコンバータ１０２（このとき、ＤＣ−ＤＣコンバータ１０２は負荷２０５に対して電力を正常に供給できない状態にある）における、電流吸い込みによる破損に対する保護を行うことができる。
【００２５】
上記したように、特許文献２においては、変換トランスの２次側電圧は出力電流による電圧変動が大きいため電圧比較が難しいという問題、外部の急激な電圧変化（上昇）に対して逆流防止の応答が遅いという問題がある。これに対して、上記したように本発明の実施形態によれば、ＭＯＳＦＥＴのドレイン電圧とソース電圧の大小判定結果により、ＭＯＳＦＥＴのオン・オフを制御するため、出力電流の影響を受けることなくＭＯＳＦＥＴの制御が可能であり、制御も簡素化され、外部の急激な電圧変化（上昇）に対しても出力電圧を検出していることから、逆流防止動作の応答を速めることを可能とし、逆流防止機能を確実なものとすることができる。
【００２６】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００２７】
１、２０  ＭＯＳＦＥＴ（ＭＯＳトランジスタ）
２  駆動回路
３  コンパレータ（比較器）
４、５  抵抗（分圧抵抗）
６、７  抵抗（分圧抵抗）
８、９、２０１、２０２  電源部
１０、２０５  負荷
１１、２０３、２０４  直流電源（直流入力電源）
１２  スイッチ
１３、１０２  ＤＣ−ＤＣコンバータ
１４  制御電源
１５、１６  抵抗（分圧抵抗）
１７  シャントレギュレータ
１８  抵抗
１９  ｐｎｐバイポーラジャンクショントランジスタ
１０１  制御回路
【図１】
2010220304.tif 000003
【図２】
2010220304.tif 000004
【図３】
2010220304.tif 000005