(57)【要約】【課題】基板実装による誘導素子（インダクタ）の特性劣化を抑制できる半導体装置を提供する。【解決手段】一方の面に電極１１ａ，１１ｂが設けられた半導体基板１０と、電極１１ａ，１１ｂと整合する位置に第１の開口部を有する第１の絶縁樹脂層１２と、第１の開口部を介して電極１１ａ，１１ｂと導通した第１の配線層１３ａ，１３ｂと、第１の開口部と異なる位置に第２の開口部を有する第２の絶縁樹脂層１４と、第２の絶縁樹脂層１４上に設けられ、かつ誘導素子１５ｃを有する第２の配線層１５と、第２の絶縁樹脂層１４および第２の配線層１５の上において少なくとも誘導素子１５ｃを覆う電気絶縁性を有する磁性体層１９と、第２の配線層１６に導通する実装用端子１７とを備える半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方の面に電極が設けられた半導体基板と、
前記半導体基板の前記一方の面を覆うように設けられ、前記電極と整合する位置に第１の開口部を有する第１の絶縁樹脂層と、
前記第１の開口部を介して前記電極と導通し、前記第１の絶縁樹脂層上に設けられた第１の配線層と、
前記第１の絶縁樹脂層および第１の配線層を覆い、前記第１の開口部と異なる位置に第２の開口部を有する第２の絶縁樹脂層と、
前記第２の開口部を介して前記第１の配線層と導通し、前記第２の絶縁樹脂層上に設けられ、かつ誘導素子を有する第２の配線層と、
第２の配線層の上において少なくとも前記誘導素子を覆う電気絶縁性を有する磁性体層と、
前記第２の配線層に導通する実装用端子とを備えることを特徴とする半導体装置。
【請求項２】
前記磁性体層は、前記誘導素子の上に接して設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１または２に記載の半導体装置が、前記実装用端子によって実装基板に実装されてなることを特徴とする半導体実装装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハレベルパッケージ（ＷＬＰ）技術を応用し、誘導素子としてオンチップインダクタを内蔵した半導体装置およびそれを備えた半導体実装装置に関する。
【背景技術】
【０００２】
近年、高周波半導体素子（ＲＦＩＣ）を作製する際、回路のインピーダンスマッチング等の目的で、シリコン（Ｓｉ）基板上に渦巻形状のインダクタ（以下スパイラルインダクタ）が集積化されている。しかしＳｉのような抵抗値の低い半導体基板上に、アルミ（Ａｌ）配線等によってスパイラルインダクタを形成すると、Ｓｉ基板からの距離が近いため、回路配線とＳｉ基板との間の寄生キャパシタンスや、インダクタの磁束がＳｉ基板を通過することにより生じる渦電流によって、高いＱ値（品質係数）を得ることができない（例えば、特許文献１参照）。そこで、ウエハレベルパッケージ（ＷＬＰ）の厚膜銅めっき再配線プロセスと、厚膜樹脂の絶縁層を利用することで、配線抵抗を小さくし、かつインダクタと基板との間の距離を大きく取ることによって、高いＱ値を実現したインダクタが開発されている（例えば、特許文献２参照）。
【０００３】
図５は、スパイラルインダクタ１５ｃを内蔵するＷＬＰの部分切欠斜視図（封止樹脂層１８および絶縁樹脂層１４の一部を除去して、その下部の構造が見えるように現されている）、図６（ａ）〜（ｇ）は、このＷＬＰの製造工程の一例を順に示す断面工程図である。以下、これらの図面を参照して従来のＷＬＰの製造工程の概略を説明する。
【０００４】
まず図６（ａ）に示すように、集積回路（図示せず）及びその電極１１ａ，１１ｂ（例えばＡｌパッド）が設けられた半導体基板１０（例えばＳｉウエハ）にパッシベーション膜１０ａ（例えばＳｉＮやＳｉＯ２などの絶縁膜）を形成したものを準備し、このパッシベーション膜１０ａの電極１１ａ，１１ｂに整合する位置に開口部（符号省略）を形成し、電極１１ａ，１１ｂを露出させる。
次に図６（ｂ）に示すように、電極１１ａ，１１ｂが露出された部分に開口部１２ａ，１２ｂを有する絶縁樹脂層１２を形成する。
【０００５】
次に図６（ｃ）に示すように、スパイラルインダクタ１５ｃの下部配線層（アンダーパス）１３ａと、ＷＬＰの実装端子としての後述するはんだバンプ１７に最終的につながる再配線層１３ｂとして、配線層１３ａ，１３ｂを形成する。
次に図６（ｄ）に示すように、配線層１３ａ，１３ｂの一部が露出される位置に開口部１４ａ，１４ｂを有する絶縁樹脂層１４を形成する。
次に図６（ｅ）に示すように、スパイラルインダクタ１５ｃを含み、両端１５ａ，１５ｂが開口部１４ａ内を通じて下部配線層１３ａと導通される配線層１５と、一端１６ａが開口部１４ｂ内を通じて下部配線層１３ｂと導通される配線層１６を形成する。
次に図６（ｆ）に示すように、はんだバンプ１７の下地層（ランド）となる配線層１６の上部に、はんだバンプ１７搭載用の開口部１８ａを有する封止樹脂層１８を形成する。
【０００６】
最後に図６（ｇ）に示すように、基板実装用のはんだバンプ１７を形成する。はんだは、共晶タイプや鉛フリータイプが好適に利用できる。はんだバンプの形成方法としては、印刷法、めっき法、メタルジェット法、ボール搭載法等が挙げられ、例えば印刷法では、はんだペーストを印刷し、リフロー処理にて溶融させてはんだバンプとする。
以上の工程を実施することで、スパイラルインダクタ１５ｃが内蔵された半導体パッケージを製造することができる。
【特許文献１】特開２００３−８６６９０号公報
【特許文献２】特開２００２−２４６５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図５のような半導体装置を、図３に示すように、はんだバンプ１７およびランド２１を介して実装基板２０に実装した際に、実装基板２０上に配線２２等の導体が存在すると、インダクタ１５ｃの磁束Ｍによって該導体に渦電流が発生し、インダクタ１５ｃのＱ特性値が劣化するおそれがある。また、実装用のはんだバンプ１７も同様にインダクタ１５ｃの近傍に存在することで、インダクタ１５ｃの特性に影響を与えるおそれがある。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、基板実装による誘導素子（インダクタ）の特性劣化を抑制することが可能な半導体装置およびそれを備えた半導体実装装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するため、本発明は、一方の面に電極が設けられた半導体基板と、前記半導体基板の前記一方の面を覆うように設けられ、前記電極と整合する位置に第１の開口部を有する第１の絶縁樹脂層と、前記第１の開口部を介して前記電極と導通し、前記第１の絶縁樹脂層上に設けられた第１の配線層と、前記第１の絶縁樹脂層および第１の配線層を覆い、前記第１の開口部と異なる位置に第２の開口部を有する第２の絶縁樹脂層と、前記第２の開口部を介して前記第１の配線層と導通し、前記第２の絶縁樹脂層上に設けられ、かつ誘導素子を有する第２の配線層と、前記第２の絶縁樹脂層および第２の配線層の上において少なくとも前記誘導素子を覆う電気絶縁性を有する磁性体層と、前記第２の配線層に導通する実装用端子とを備えることを特徴とする半導体装置を提供する。
前記磁性体層は、前記誘導素子の上に接して設けられていることが好ましい。
また、本発明は、上記の半導体装置が、前記実装用端子によって実装基板に実装されてなることを特徴とする半導体実装装置を提供する。
【発明の効果】
【００１０】
本発明によれば、半導体装置を基板に実装したときに、誘導素子を覆う磁性体層により、実装基板に向かう磁束をトラップすることができるので、基板実装による誘導素子（インダクタ）の特性劣化を抑制することができる。磁性体層は、電気絶縁性を有するので、誘導素子の上に接して設けることができる。
【発明を実施するための最良の形態】
【００１１】
以下、最良の形態に基づき、図面を参照して本発明を説明する。
図６（ａ）〜（ｄ）および図１（ａ）〜（ｄ）は、本発明に係る半導体装置の製造工程の一例を順に示す断面工程図であり、このうち図１（ｄ）は本形態例の半導体装置を示す断面図である。また、図６と図１の各工程を比較すると、図６（ｅ）の構成と図１（ａ）の構成は同一であり、図１に示す本形態例はそれ以降の工程が異なる。
【００１２】
図１（ｄ）に示すように、本形態例の半導体装置は、一方の面に電極１１ａ，１１ｂが設けられた半導体基板１０と、半導体基板１０の一方の面を覆うように設けられ、電極１１ａ，１１ｂと整合する位置に第１の開口部１２ａ，１２ｂを有する第１の絶縁樹脂層１２と、第１の開口部１２ａ，１２ｂを介して電極１１ａ，１１ｂと導通し、第１の絶縁樹脂層１２上に設けられた第１の配線層１３ａ，１３ｂと、第１の絶縁樹脂層１２および第１の配線層１３ａ，１３ｂを覆い、第１の開口部１２ａ，１２ｂと異なる位置に第２の開口部１４ａ，１４ｂを有する第２の絶縁樹脂層１４と、第２の開口部１４ａ，１４ｂを介して第１の配線層１３ａ，１３ｂと導通し、第２の絶縁樹脂層１４上に設けられた第２の配線層１５，１６と、第２の配線層１５の一部として形成された誘導素子１５ｃと、第２の配線層１５の上において少なくとも誘導素子１５ｃを覆う磁性体層１９と、第２の配線層１６に導通する実装用端子１７とを備える。
【００１３】
半導体基板１０の一方の面（図面における上面）には、集積回路（図示せず）およびその電極１１ａ，１１ｂが設けられ、さらにその上には、パッシベーション膜１０ａが設けられている（符号１０ａは図６（ａ）参照）。
本形態例の半導体装置における半導体基板１０は、例えばＳｉウエハ等の半導体ウエハまたは該ウエハをダイシングして得られる半導体チップから構成される。電極１１ａ，１１ｂは、例えばＡｌパッドからなる。パッシベーション膜１０ａは、例えばＳｉＮやＳｉＯ２などの絶縁膜から構成することができる。パッシベーション膜１０ａは例えばＬＰ−ＣＶＤ等によって形成され、その膜厚は例えば０．１〜０．５μｍである。
【００１４】
第１の絶縁樹脂層１２は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂からなり、その厚さは例えば１〜３０μｍである。第１の絶縁樹脂層１２の形成方法としては、例えば回転塗布法（スピンコート法）、印刷法、ラミネート法等が挙げられる。第１の開口部１２ａ，１２ｂは、例えば第１の絶縁樹脂層１２を構成する樹脂の膜を全面に成膜した後にフォトリソグラフィ技術によってパターニングする等の手法で形成することができる（符号１２ａ，１２ｂは図６（ｂ）参照）。
第１の開口部１２ａ，１２ｂ内には、第１の配線層１３ａ，１３ｂの一部が埋設され、あるいは開口部１２ａ，１２ｂの内面に連続した導電膜を形成する等して、第１の配線層１３ａ，１３ｂが第１の開口部１２ａ，１２ｂ内を通じて電極１１ａ，１１ｂと導通している。
【００１５】
第１の配線層１３ａ，１３ｂは、例えばＡｌやＣｕ等の導体からなり、その厚さは例えば０．１〜２０μｍである。第１の配線層１３ａ，１３ｂは、例えばスパッタリング法、蒸着法、めっき法等、または２つ以上の方法の組み合わせによって形成することができる。第１の配線層１３ａ，１３ｂの形成方法としては、例えば該配線層に相当する部分に対してフォトリソグラフィ技術によってレジストを形成した後、めっき法によって形成する方法などが挙げられる。また、第１の配線層１３ａ，１３ｂは、単層の導体層でも、多層の導体層を積層したものでも良い。
【００１６】
第２の絶縁樹脂層１４は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂からなり、その厚さは例えば０．１〜１０μｍである。第２の絶縁樹脂層１４の形成方法としては、例えば回転塗布法（スピンコート法）、印刷法、ラミネート法等によって形成することができる。第２の開口部１４ａ，１４ｂは、例えば第２の絶縁樹脂層１４を構成する樹脂の膜を全面に成膜した後にフォトリソグラフィ技術によってパターニングする等の手法で形成することができる（符号１４ａ，１４ｂは図６（ｄ）参照）。
【００１７】
第２の配線層１５，１６は、第２の絶縁樹脂層１４上に設けられている。このうち、第２の配線層１５は、両端１５ａ，１５ｂが第２の開口部１４ａ内を通じて第１の配線層１３ａと導通しているのに対して、第２の配線層１６は、一端１６ａが第２の開口部１４ｂ内を通じて第１の配線層１３ｂと導通している。これら第２の配線層１５，１６は、互いに重なることなく、異なる位置に配される。
第２の配線層１５，１６の端部１５ａ，１５ｂ，１６ａは、開口部１４ａ，１４ｂ内を埋設し、あるいは開口部１４ａ，１４ｂの内面に連続した導電膜を形成する等して、開口部１４ａ，１４ｂを介して第１の配線層１３ａ，１３ｂと導通している。
また、第２の配線層１６には実装用端子１７が形成されているのに対して、第２の配線層１５は誘導素子１５ｃを有している（符号１５ｃは図１（ａ）参照）。本形態例では、誘導素子１５ｃはスパイラルインダクタ（渦巻形状のインダクタ）である。実装用端子１７は、誘導素子１５ｃの直上に配されることがなく、誘導素子１５ｃの外側に配されているので、インダクタの特性に悪影響を与えるおそれがない。
【００１８】
第２の配線層１５，１６は、例えばＡｌやＣｕ等の導体からなり、その厚さは例えば１〜３０μｍである。第２の配線層１５，１６は、第１の配線層１３ａ，１３ｂと同様の手法によって形成することができる。Ｃｕの電解めっき法によって形成することが好ましい。
【００１９】
磁性体層１９は、図２に示すように、第２の配線層１５の上において少なくとも誘導素子１５ｃを覆っている。磁性体層１９は、例えばめっきやスパッタなどから形成でき、その厚さは例えば０．１〜１０μｍである。また、磁性体を第２の絶縁樹脂層１４および第２の配線層１５の全面に成膜した後にフォトリソグラフィ技術によってパターニングする等の手法で誘導素子１５ｃの上部に磁性体層１９が残るように形成することができる。
磁性体層１９は、フェライト等、電気絶縁性を有する磁性体から形成されることが好ましい。磁性体層１９が導電体であった場合には、磁性体層１９と誘導素子１５ｃとの間に渦電流損失が生じるおそれがあるが、本形態例の磁性体層１９は絶縁体であるので渦電流損失が生じることがなく、磁性体層１９が誘導素子の高周波特性（Ｑ特性）に影響を与えるおそれはない。磁性体層１９の抵抗率は、１０５Ωｍより大きいことが好ましい。
誘導素子１５ｃと磁性体層１９との間（厚さ方向）に、樹脂層等、他の絶縁層を介在させることもできるが、磁性体層１９が電気絶縁性を有するため、誘導素子１５ｃの上に接して設けることが好ましい。これにより、半導体装置の厚さ増大を抑制することができる。また、磁性体層１９と誘導素子１５ｃとの間に他の層を介在させないことによって、誘導素子１５ｃに対する磁性体層１９の位置合わせが容易になる。
【００２０】
さらに本形態例の半導体装置は、磁性体層１９の上に設けられ、実装用端子１７の少なくとも一部を露出させる第３の絶縁樹脂層１８を備える。
第３の絶縁樹脂層１８は、第２の配線層１５，１６を保護する封止樹脂層として設けることができる。第３の絶縁樹脂層１８は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂からなり、その厚さは例えば５〜１０μｍである。第３の絶縁樹脂層１８の形成方法としては、例えば回転塗布法（スピンコート法）、印刷法、ラミネート法等が挙げられる。
【００２１】
実装用端子１７は、例えば図１（ｄ）に示す、はんだバンプ１７の他、樹脂製突部（図示せず）に形成した端子が挙げられる。はんだバンプ１７の形成方法としては、印刷法、めっき法、メタルジェット法、ボール搭載法等が挙げられる。例えば印刷法では、はんだペーストを印刷し、リフロー処理にて溶融させてはんだバンプとすることができる。はんだは、共晶タイプや鉛フリータイプが好適に利用できる。
【００２２】
上述したように、従来の図５に示すような半導体装置を、図３に示すように、はんだバンプ１７およびランド２１を介して実装基板２０に実装した際に、実装基板２０上に配線２２等の導体が存在すると、誘導素子１５ｃの磁束Ｍによって該導体に渦電流が発生し、誘導素子１５ｃのＱ特性値が劣化するおそれがある。また、実装用のはんだバンプ１７も同様に誘導素子１５ｃの近傍に存在することで、誘導素子１５ｃの特性に影響を与えるおそれがある。
【００２３】
これに対して本形態例の半導体装置によれば、図４に示すように、半導体基板１０の一方の面に対向する側（図４では、図の下側）に配置された実装基板２０に実装して、半導体装置および実装基板からなる半導体実装装置を構成したときに、誘導素子１５ｃの上部を覆う磁性体層１９により、実装基板２０に向かう磁束Ｍをトラップすることができる。すなわち、磁性体層１９により、誘導素子１５ｃの磁束Ｍによる渦電流の発生を抑えることができる。これにより、基板実装による誘導素子（インダクタ）の特性劣化を抑制することができる。
【００２４】
図６（ａ）〜（ｄ）および図１（ａ）〜（ｄ）は、本形態例の半導体装置の製造工程の一例を順に示す断面工程図である。以下、これらの図面を参照して本形態例の半導体装置の製造工程の概略を説明する。
【００２５】
まず図６（ａ）に示すように、集積回路（図示せず）及びその電極１１ａ，１１ｂが設けられた半導体基板１０にパッシベーション膜１０ａを形成したものを準備し、このパッシベーション膜１０ａの電極１１ａ，１１ｂに整合する位置に開口部（符号省略）を形成し、電極１１ａ，１１ｂを露出させる。
次に図６（ｂ）に示すように、電極１１ａ，１１ｂが露出された部分に第１の開口部１２ａ，１２ｂを有する第１の絶縁樹脂層１２を形成する。
【００２６】
次に図６（ｃ）に示すように、誘導素子１５ｃの下部配線層（アンダーパス）１３ａおよび実装用端子１７に最終的につながる再配線層１３ｂとして、第１の配線層１３ａ，１３ｂを形成する。また、本形態例の場合、第１の配線層１３ａは、誘導素子１５ｃとなるコイルの内周側の端１５ａに導通されるものと、該コイルの外周側の端１５ｂに導通されるものとが設けられ、コイルの両端が第１の配線層１３ａを介して半導体基板１０側の回路に接続されるようになっている。
次に図６（ｄ）に示すように、第１の配線層１３ａ，１３ｂの一部が露出される位置に開口部１４ａ，１４ｂを有する第２の絶縁樹脂層１４を形成する。第２の開口部１４ａ，１４ｂは、第１の開口部１２ａ，１２ｂと異なる位置にそれぞれ設けられる。
【００２７】
次に図１（ａ）に示すように、誘導素子１５ｃを含み、両端１５ａ，１５ｂが第２の開口部１４ａを介して下部配線層１３ａと導通される配線層１５、および第２の開口部１４ｂを介して再配線層１３ｂから実装用端子１７まで導通させるための配線層１６として、第２の配線層１５，１６を形成する。
次に図１（ｂ）に示すように、第２の配線層１５の上において少なくとも誘導素子１５ｃを覆うように磁性体層１９を形成する。
次に図１（ｃ）に示すように、第２の配線層１５，１６を覆うように、封止樹脂層１８を形成する。封止樹脂層１８は、はんだバンプ１７が形成される位置に開口部１８ａを有する。そして図１（ｄ）に示すように、開口部１８ａにはんだバンプ１７を形成する。
以上の工程を実施することで、図１（ｄ）に示す半導体装置を製造することができる。
【００２８】
なお、本発明では、第２の配線層を樹脂層で被覆し、その上に磁性体層を形成した上に封止樹脂層を設けても良い。
また、誘導素子の下方で、誘導素子と半導体基板との間にも磁性体層を形成することもできる。この場合、半導体基板に渦電流が発生せず、特性の劣化が起こらない。
【産業上の利用可能性】
【００２９】
本発明は、誘導素子としてオンチップインダクタを内蔵した半導体パッケージに利用することができる。
【図面の簡単な説明】
【００３０】
【図１】（ａ）〜（ｄ）は、本発明に係る半導体装置の製造工程の一例を順に示す断面工程図であり、このうち（ｄ）は本形態例の半導体装置を示す断面図である。
【図２】図１に示す半導体装置の部分切欠斜視図である。
【図３】従来のインダクタ内蔵ＷＬＰを基板に実装した際の磁束の影響を模式的に示す斜視図である。
【図４】図１に示す半導体装置が実装された半導体実装装置における磁性体層による磁束のトラップを模式的に示す断面図である。
【図５】従来のインダクタ内蔵ＷＬＰの一例を示す部分切欠斜視図である。
【図６】（ａ）〜（ｇ）は、図５に示すＷＬＰの製造工程の一例を順に示す断面工程図である。
【符号の説明】
【００３１】
１０…半導体基板、１１ａ，１１ｂ…電極、１２…第１の絶縁樹脂層、１２ａ，１２ｂ…第１の開口部、１３ａ，１３ｂ…第１の配線層、１４…第２の絶縁樹脂層、１４ａ，１４ｂ…第２の開口部、１５，１６…第２の配線層、１５ｃ…誘導素子（スパイラルインダクタ）、１７…実装用端子（はんだバンプ）、１８…第３の絶縁樹脂層（封止樹脂層）、１９…磁性体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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