(57)【要約】【課題】工程数の増加や、後のプロセスへの影響を抑えて、ｎ型能動素子およびｐ型能動素子に、それぞれ適する応力を付与することが可能な半導体装置とその製造方法を提供する。【解決手段】ｎ型能動素子が形成された第１の領域１０ａ、およびｐ型能動素子が形成された第２の領域１０ｂを有する半導体基板（ｓｕｂ．）と、ｎ型能動素子およびｐ型能動素子をそれぞれ分離する素子分離領域１１と、第１の領域１０ａおよび第２の領域１０ｂの素子分離領域１１上に設けられた引張応力を有する第１の絶縁膜２１ａと、第２の領域上に設けられた圧縮応力を有する第２の絶縁膜２１ｂとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ型能動素子が形成された第１の領域、およびｐ型能動素子が形成された第２の領域を有する半導体基板と、
前記ｎ型能動素子および前記ｐ型能動素子をそれぞれ分離する素子分離領域と、
前記第１の領域および前記第２の領域の前記素子分離領域上に設けられた引張応力を有する第１の絶縁膜と、
前記第２の領域上に設けられた圧縮応力を有する第２の絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記p型能動素子において、ＳｉＧｅエピタキシャル膜を有するソース・ドレイン領域を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の領域の前記素子分離領域上において、前記第２の絶縁膜は、前記第１の絶縁膜上に設けられることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１の絶縁膜は、前記p型能動素子と離間して形成されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
ｎ型能動素子が形成される第１の領域およびｐ型能動素子が形成される第２の領域を有する半導体基板に、前記ｎ型能動素子、前記ｐ型能動素子をそれぞれ分離する素子分離領域を形成し、
前記第１の領域および前記第２の領域に、それぞれ前記ｎ型能動素子、前記ｐ型能動素子を形成し、
前記第１の領域上、および前記第２の領域の素子分離領域上に、引張応力を有する第１の絶縁膜を形成し、
前記第２の領域上に、圧縮応力を有する第２の絶縁膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器などの小型化、高機能化に伴い、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを構成するＣＭＯＳ−ＦＥＴなどにおいて、駆動力を向上させるために、キャリア移動度を上げることが検討されている。
【０００３】
キャリア移動度は、用いられる基板面方位や軸方向、格子歪みなどによる応力に依存することが知られているが、その向上・劣化の方向は、電子をキャリアとするｎ型ＭＯＳ−ＦＥＴと、ホールをキャリアとするｐ型ＭＯＳ−ＦＥＴでは異なる。例えば、Ｓｉ基板（１００）面の〈１１０〉軸方向をチャネル長方向とする場合、その方向（Ｘ方向）と基板面に垂直方向（Ｚ方向）に、Ｎ型ＭＯＳ−ＦＥＴでは引張応力を、Ｐ型ＭＯＳ−ＦＥＴでは圧縮応力を付与し、チャネル幅方向（Ｙ方向）には、それぞれ引張応力を付与することで、キャリア移動度向上させることができる（例えば非特許文献１など参照）。
【０００４】
それぞれの応力付与の手法としては、電極上に引張応力あるいは圧縮応力を持つ絶縁膜を形成するなどの手法が挙げられる。そして、それぞれの素子を作り分けすることにより、それぞれの素子に適する応力を付与することが行われている（例えば特許文献１など参照）。
【０００５】
しかしながら、このような手法では、作り分けのために工程数が増加したり、十分な応力を付与するために、より厚膜の絶縁膜を形成する必要があり、コンタクトホール形成時などのプロセスマージンが低下するなどの問題がある。
【特許文献１】特開２００７−１４２１０４号公報（[図１]など）
【非特許文献１】Ｃ．−Ｈ．Ｇｅ  ｅｔ．ａｌ．，８-１０  Ｄｅｃ．  ２００３ ｐｐ ．３．７．１−３．７．４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、工程数の増加や、後のプロセスへの影響を抑えて、ｎ型能動素子およびｐ型能動素子に、それぞれ適する応力を付与することが可能な半導体装置とその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、ｎ型能動素子が形成された第１の領域、およびｐ型能動素子が形成された第２の領域を有する半導体基板と、前記ｎ型能動素子および前記ｐ型能動素子をそれぞれ分離する素子分離領域と、前記第１の領域および前記第２の領域の前記素子分離領域上に設けられた引張応力を有する第１の絶縁膜と、前記第２の領域上に設けられた圧縮応力を有する第２の絶縁膜と、を備えることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の一態様によれば、ｎ型能動素子が形成される第１の領域およびｐ型能動素子が形成される第２の領域を有する半導体基板に、前記ｎ型能動素子、前記ｐ型能動素子をそれぞれ分離する素子分離領域を形成し、前記第１の領域および前記第２の領域に、それぞれ前記ｎ型能動素子、前記ｐ型能動素子を形成し、前記第１の領域上、および前記第２の領域の素子分離領域上に、引張応力を有する第１の絶縁膜を形成し、前記第２の領域上に、圧縮応力を有する第２の絶縁膜を形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の一実施態様によれば、半導体装置の製造工程数の増加や後のプロセスへの影響を抑えて、ｎ型能動素子およびｐ型能動素子に、それぞれ適する応力を付与することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施形態について、図を参照して説明する。
【００１１】
図１に本実施形態の半導体装置におけるＭＯＳＦＥＴセルの断面図を示す。半導体基板としてＳｉ基板（ｓｕｂ．）が用いられ、ｎ型能動素子であるｎ型ＭＯＳＦＥＴが形成されたｎ−ＭＯＳＦＥＴ領域１０ａ、ｐ型能動素子であるｐ型ＭＯＳＦＥＴが形成されたｐ−ＭＯＳＦＥＴ領域１０ｂが形成されている。半導体基板（ｓｕｂ．）は、例えばＬＰ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ）−ＳｉＮ膜／ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜／ＴＥＯＳ膜から構成されるＳＴＩ１１により素子分離されている。
【００１２】
素子分離されたｎ−ＭＯＳＦＥＴ領域１０ａ、ｐ−ＭＯＳＦＥＴ領域１０ｂには、それぞれ離間したソース領域１２ａ、１２ｂ、ドレイン領域１３ａ、１３ｂが形成されている。ｐ−ＭＯＳＦＥＴ領域１０ｂにおけるソース領域１２ｂ、ドレイン領域１３ｂには、エピタキシャル成長させた埋め込みＳｉＧｅ層（以下ｅ−ＳｉＧｅ層と記す）が形成されており、圧縮応力が付与されている。ソース領域１２ａ、１２ｂ、ドレイン領域１３ａ、１３ｂ表面には、それぞれシリサイド層１４ａ、１４ｂが形成されている。
【００１３】
ソース領域１２ａ、１２ｂ、ドレイン領域１３ａ、１３ｂに挟まれた領域上には、それぞれゲート絶縁膜１５ａ、１５ｂを介して形成された多結晶シリコン膜１６ａ、１６ｂおよびシリサイド層１７ａ、１７ｂからなるゲート電極１８ａ、１８ｂが形成されている。ゲート電極１８ａ、１８ｂ側面には、ＴＥＯＳなどの絶縁膜１９ａ、１９ｂ／ＬＰ−ＳｉＮ膜２０ａ、２０ｂからなるゲート側壁が形成されている。ゲート側壁下部には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）１２ａ’、１２ｂ’、１３ａ’、１３ｂ’が形成されている。
【００１４】
これらの上層には、それぞれ例えばＳｉＮ膜２１ａ、２１ｂ／絶縁膜２２／絶縁膜２３からなる層間膜２４が形成されている。ＳｉＮ膜２１ａにより引張応力が、ＳｉＮ膜２１ｂにより圧縮応力が付与されている。そして、ｐ−ＭＯＳＦＥＴ領域１０ｂにおけるＳＴＩ１１上には、ＳｉＮ膜２１ａ、ＳｉＮ膜２１ｂが順次積層されている。
【００１５】
そして、層間膜２４を貫通するように、ゲート電極１８ａ、１８ｂに到達するビアコンタクト２５ａ、２５ｂ、シリサイド層１４ａ、１４ｂに到達するビアコンタクト２６ａ、２６ｂがそれぞれ形成されている。これらビアコンタクト２５ａ、２５ｂ、２６ａ、２６ｂは、それぞれチタンなどのバリアメタル膜／タングステンなどのメタル膜より構成されている。
【００１６】
さらに、ビアコンタクトの２５ａ、２５ｂ、２６ａ、２６ｂ上層には、それぞれ層間膜２７により分離された、Ｔｉなどのバリアメタル膜／Ｃｕ膜からなる配線２８ａ、２８ｂが形成されている。
【００１７】
このようなＭＯＳＦＥＴセルは、以下のようにして形成される。
【００１８】
先ず、図２に示すように、Ｓｉ基板（ｓｕｂ．）上に、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＮ膜（図示せず）を例えば１５０ｎｍ形成する。ＳｉＮ膜上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。そして、レジストパターンをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりＳｉＮ膜をエッチングする。さらにＳｉ基板（ｓｕｂ．）を例えば３００ｎｍエッチングし、レジストパターンを剥離して、ＳＴＩトレンチを形成する。
【００１９】
次いで、ＴＥＯＳ膜などの絶縁膜を全面に堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、ＳｉＮ膜をストッパーとして、平坦化を行う。そして、絶縁膜を例えば１００ｎｍ程度エッチングする。さらに、Ｓｉ基板（ｓｕｂ．）表面のＳｉＮ膜を、エッチングにより全剥離することにより、ＳＴＩ１１を形成する。
【００２０】
図３に示すように、Ｓｉ基板（ｓｕｂ．）中に、ｐ型、ｎ型それぞれ不純物注入を行い、１０００℃以上の熱処理を施すことにより、ｎ型、ｐ型それぞれの素子領域（ウェル・チャネル領域）を形成する。そして、Ｓｉ基板（ｓｕｂ．）上に、ゲート絶縁膜１５ａ、１５ｂとなる絶縁膜を例えば１ｎｍ形成する。さらに、ＬＰＣＶＤ法により多結晶シリコン膜１６ａ、１６ｂとなる多結晶シリコン膜を例えば１５０ｎｍ形成する。
【００２１】
そして、多結晶シリコン膜上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。そして、レジストパターンをマスクとして、ＲＩＥ法により多結晶シリコンをエッチングし、レジストパターンを剥離して、多結晶シリコン膜１６ａ、１６ｂを形成する。さらに、露出した絶縁膜を、ウェットエッチングにより全剥離して、ゲート電極１８ａ、１８ｂを形成する。
【００２２】
次いで、図４に示すように、ｎ型のウェル・チャネル領域中に、Ｓｉ基板（Ｓｕｂ．）の表面を掘り下げるリセスエッチングを施すことにより、例えば１００ｎｍ程度の深さで、リセス領域を形成し、ＳｉＧｅをエピタキシャル成長させて、ｅ−ＳｉＧｅ層を形成する。そして、ｐ型、ｎ型のウェル・チャネル領域中に、それぞれ不純物注入を行い、例えば８００℃程度の熱処理を施すことにより、浅い不純物拡散領域であるＬＤＤ１２ａ’、１２ｂ’、１３ｂ’、１３ｂ’を形成する。
【００２３】
そして、全面にＬＰＣＶＤ法によりＴＥＯＳなどの絶縁膜を例えば２０ｎｍ形成した後、全面にＬＰＣＶＤ法によりＳｉＮ膜を形成し、ＲＩＥ法によりエッチバックする。このようにして、ゲート電極１８ａ、１８ｂの側面に、絶縁膜１９ａ、１９ｂ／ＬＰ−ＳｉＮ膜２０ａ、２０ｂからなるゲート側壁が形成される。
【００２４】
さらに、ｐ型、ｎ型のウェル・チャネル領域中に、不純物注入を行い、例えば１０００℃以上の熱処理を施すことにより、ソース領域１２ａ、１２ｂ、ドレイン領域１３ａ、１３ｂを形成する。さらに、サリサイド法により、ソース領域１２ａ、１２ｂ、ドレイン領域１３ａ、１３ｂ、および多結晶シリコン膜１６ａ、１６ｂ表面に、選択的にそれぞれシリサイド層１４ａ、１４ｂ、１７ａ、１７ｂを形成することにより、図５に上面図を示すようなｐ−ＭＯＳＦＥＴ領域１０ｂの構造が形成される。
【００２５】
次いで、図６に示すように、全面にプラズマＣＶＤ法により、引張応力を有するＳｉＮ膜２１ａとなるＳｉＮ膜を例えば６０ｎｍ形成し、レジストを塗布する。リソグラフィ法によりｎ−ＭＯＳＦＥＴ領域１０ａ全域と、ｐ−ＭＯＳＦＥＴ領域１０ｂのＳＴＩ１１上を被覆するように、パターニングする。そして、露出したｐ−ＭＯＳＦＥＴ領域１０ｂの素子領域上のＳｉＮ膜を除去し、レジストを除去することにより、図７に上面図を示すようなｐ−ＭＯＳＦＥＴ領域１０ｂの構造が形成される。
【００２６】
さらに、図８に示すように、全面にプラズマＣＶＤ法により、圧縮応力を有するＳｉＮ膜２１ｂを例えば６０ｎｍ形成し、レジストを塗布する。リソグラフィ法によりｐ−ＭＯＳＦＥＴ領域１０ｂ全域を被覆するように、パターニングする。そして、露出したｎ−ＭＯＳＦＥＴ領域１０ａ上のＳｉＮ膜を除去する。このようにして、ＤＳＬ（Ｄｕａｌ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ）構造が形成され、図９に上面図を示すようなｐ−ＭＯＳＦＥＴ領域１０ｂの構造が形成される。
【００２７】
次いで、図１０に示すように、ＳｉＮ膜２１ａ、２１ｂ上に、ＬＰＣＶＤ法により、ＳｉＮ膜などの絶縁膜を例えば４００ｎｍ形成し、ＣＭＰ法により平坦化して、絶縁膜２２を形成する。さらにプラズマＣＶＤ法により、絶縁膜２２上にＴＥＯＳ膜などの絶縁膜２３を例えば２００ｎｍ形成する。
【００２８】
そして、絶縁膜２３上にレジスト膜を塗布し、リソグラフィ法によりビアコンタクト２５ａ、２５ｂ、２６ａ、２６ｂのレジストパターンを形成する。このレジストパターンをマスクとして、ＲＩＥ法により層間膜２４をエッチングし、レジストパターンを剥離して、コンタクトホールを形成する。
【００２９】
次いで、スパッタ法によりチタンなどのバリアメタル膜を、例えば５ｎｍ形成し、バリアメタル膜上に、熱ＣＶＤ法によりタングステンなどのメタル膜を例えば２５０ｎｍ形成して、コンタクトホールを埋め込む。そして、ＣＭＰ法により、絶縁膜２３上のメタル膜、バリアメタル膜を除去することにより、ビアコンタクトホールに、それぞれシリサイド層１４ａ、１４ｂ、１７ａ、１７ｂに到達するビアコンタクト２５ａ、２５ｂ、２６ａ、２６ｂを形成する。
【００３０】
そして、層間膜２４およびビアコンタクト２５ａ、２５ｂ、２６ａ、２６ｂ上に、プラズマＣＶＤ法により、層間膜２７となる絶縁膜を例えば２００ｎｍ形成する。絶縁膜上にレジスト膜を塗布し、リソグラフィ法によりレジストパターンを形成する。そして、レジストパターンをマスクとして、ＲＩＥ法により絶縁膜をエッチングし、レジストパターンを剥離することにより、トレンチが形成される。
【００３１】
次いで、スパッタ法により、チタンなどのバリアメタル膜を、例えば５ｎｍ形成し、バリアメタル膜上に、メッキ法によりＣｕ膜を形成して、トレンチを埋め込む。そして、ＣＭＰ法により、層間膜２７上のＣｕ膜、バリアメタル膜を除去することにより、トレンチ内にバリアメタル膜／Ｃｕ膜からなる配線２８ａ、２８ｂを形成する。このようにして、図１に示すような半導体装置が形成される。そして、配線上に形成されるメタルパッドに電圧を印加することにより、動作させることができる。
【００３２】
このようにして、ｎ−ＭＯＳＦＥＴ領域１０ａ上およびｐ−ＭＯＳＦＥＴ領域１０ｂのＳＴＩ１１上に、引張応力を有するＳｉＮ膜２１ａを形成し、ｐ−ＭＯＳＦＥＴ領域１０ｂの素子領域に圧縮応力を有するｅ−ＳｉＧｅ層が形成されるとともに、ｐ−ＭＯＳＦＥＴ領域１０ｂ上には圧縮応力を有するＳｉＮ膜２１ｂが形成される。
【００３３】
そして、このような構造により、図１１に示すように、ｎ−ＭＯＳＦＥＴ領域１０ａおよびｐ−ＭＯＳＦＥＴ領域１０ｂのゲートの長手方向（チャネル幅方向）には引張応力を付与し、ｐ−ＭＯＳＦＥＴ領域１０ｂの素子領域のゲートの幅方向（チャネル長方向）には、圧縮応力を付与することができる。従って、ｎ−ＭＯＳＦＥＴ領域１０ａ、ｐ−ＭＯＳＦＥＴ領域１０ｂにおいて、それぞれキャリア移動度の向上を図ることができ、Ｃ−ＭＯＳＦＥＴなどの半導体装置における駆動力の向上を図ることが可能となる。
【００３４】
このとき、応力付与のためのＳｉＮ膜を形成するためのマスクは、２つのパターンでよいため、作り分けのために工程数が増加することはない。また、ｐ−ＭＯＳＦＥＴ領域１０ｂにおいて、ゲートの長手方向にも引張応力を付与することができるため、十分な応力を付与するために、より厚膜の絶縁膜を形成することを要しない。
【００３５】
本実施形態において、引張応力または圧縮応力を付与する膜として、プラズマＣＶＤにより形成したＳｉＮ膜を用いたが、このような膜に限定されるものではない。例えば、プラズマＣＶＤの他、熱ＣＶＤ、光ＣＶＤなどにより形成してもよい。また、ＳｉＮ膜の他、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜を単層で、あるいはこれらを２層または３層以上、例えばＳｉＮ膜／ＳｉＯ２膜／ＳｉＮ膜のように、積層して用いることができる。
【００３６】
また、本実施形態において、ｐ−ＭＯＳＦＥＴ領域１０ｂのＳＴＩ１１上に形成されるＳｉＮ膜を、下層が引張応力を有するＳｉＮ膜２１ａ、上層が圧縮応力を有するＳｉＮ膜２１ｂとしたが、下層が圧縮応力を有する膜、上層が引張応力を有する膜としてもよい。
【００３７】
なお、本実施形態において、ｐ−ＭＯＳＦＥＴ領域１０ｂにおいて、引張応力を有するＳｉＮ膜２０ａがＳＴＩ１１の端部位置に合わせて形成されたが、引張応力を有する膜は、ゲート電極下部に引張応力を付与しないように、ｐ型ＭＯＳＦＥＴ素子上（ソース・ドレイン領域上）に形成されていなければよい。合せずれ誤差を考慮すると、図１２に示すように、引張応力を有する膜は、ｐ型ＭＯＳＦＥＴ素子と例えば２０ｎｍ以下の間隙ｄをもって離間して形成されることが好ましい。
【００３８】
なお、半導体基板としては、本実施形態で用いられたバルクＳｉ基板（バルクＳｉ基板）のみならず、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。
【００３９】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一態様による半導体装置におけるＭＯＳＦＥＴセルの断面図。
【図２】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す断面図。
【図３】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す断面図。
【図４】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す断面図。
【図５】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す上面図。
【図６】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す断面図。
【図７】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す上面図。
【図８】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す断面図。
【図９】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す上面図。
【図１０】本発明の一態様によるＭＯＳＦＥＴセルの製造工程を示す断面図。
【図１１】本発明の一態様によるＭＯＳＦＥＴセルにおける応力を示す図。
【図１２】本発明の一態様による半導体装置におけるＭＯＳＦＥＴセルの断面図。
【符号の説明】
【００４１】
１０ａ…ｎ−ＭＯＳＦＥＴ領域
１０ｂ…ｐ−ＭＯＳＦＥＴ領域
１１…ＳＴＩ
１２ａ、１２ｂ…ソース領域
１２ａ’、１２ｂ’、１３ａ’、１３ｂ’ … ＬＤＤ
１３ａ、１３ｂ…ドレイン領域
１４ａ、１４ｂ、１７ａ、１７ｂ…シリサイド層
１５ａ、１５ｂ…ゲート絶縁膜
１６ａ、１６ｂ…多結晶シリコン膜
１８ａ、１８ｂ…ゲート電極
１９ａ、１９ｂ、２２、２３…絶縁膜
２０ａ、２０ｂ…ＬＰ−ＳｉＮ膜
２１ａ…引張応力を有するＳｉＮ膜
２１ｂ…圧縮応力を有するＳｉＮ膜
２４、２７…層間膜
２５ａ、２５ｂ、２６ａ、２６ｂ…ビアコンタクト
２８ａ、２８ｂ…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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