(57)【要約】【課題】従来の半導体装置は、負荷のインダクタンス成分等による出力トランジスタの電位差変動を制御できないという問題があった。【解決手段】本発明にかかる半導体装置は、ゲートに印加される制御電圧に応じて負荷への電源供給が制御される出力トランジスタＴ１と、Ｔ１のゲート−ドレイン間に接続され、Ｔ１のソース−ドレイン間の電位差に応じて導通状態が制御される電圧制御回路ＳＢと、ＳＢの導通状態に基づいて電圧制御検出信号を出力する電圧制御検出回路ＳＤと、Ｔ１のゲートとソースとの間に接続され、電圧制御検出信号に応じてオンオフが制御されるトランジスタＴ４と、Ｔ４に直列に接続され、Ｔ１の温度状況に応じてオンオフが制御されるトランジスタＴ５と、Ｔ４及びＴ５に並列に接続されたトランジスタＴ３と、を備える。このような回路構成により、Ｔ１の電位差変動を制御することが可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲートに印加される制御電圧に応じて負荷への電源供給が制御される出力トランジスタと、
前記出力トランジスタのゲートとドレインとの間に接続され、前記出力トランジスタのソース−ドレイン間の電位差に応じて導通状態が制御される電圧制御回路と、
前記電圧制御回路の導通状態に基づいて電圧制御検出信号を出力する電圧制御検出回路と、
前記出力トランジスタのゲートとソースとの間に接続され、前記電圧制御検出信号に応じてオンオフが制御される第１の放電スイッチと、
前記出力トランジスタのゲートとソースとの間において前記第１の放電スイッチに直列に接続され、前記出力トランジスタの温度状況に応じてオンオフが制御される第２の放電スイッチと、
前記第１及び前記第２の放電スイッチに並列に接続された第３の放電スイッチと、を備えた半導体装置。
【請求項２】
前記電圧制御回路は、
直列接続されたツェナーダイオードとダイオードとから構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電圧制御検出回路は、
前記電圧制御回路と前記出力トランジスタのドレインとの間に接続された第１のトランジスタを備え、
当該第１のトランジスタと前記電圧制御回路との接続ノードの電圧に応じて前記電圧制御検出信号を出力することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のトランジスタは、
ソースが前記出力トランジスタのドレインに接続され、ゲート及びドレインが前記電圧制御回路に接続されたＰチャネル型ＭＯＳトランジスタであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電圧制御検出回路は、
入力端子に前記接続ノードの電圧が印加され、出力端子から前記電圧制御検出信号を出力するインバータ回路をさらに備えたことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第１〜３の放電スイッチはいずれもＮチャネル型ＭＯＳトランジスタであることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の放電スイッチと前記第２の放電スイッチとの抵抗成分の和は、前記第３の放電スイッチの抵抗成分よりも小さいことを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記負荷は、高電位側電源と前記出力トランジスタとの間に接続されたことを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記負荷は、低電位側電源と前記出力トランジスタとの間に接続されたことを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に過電圧保護回路に関する。
【背景技術】
【０００２】
近年、自動車電装用のパワースイッチでは、サージ破壊耐圧向上の要求が大きくなっている。自動車電装用のパワースイッチの出力段には、例えば、ソレノイド等のインダクタンス負荷、あるいはワイヤーハーネスのインダクタンス成分が接続される。このように、パワースイッチの出力段にインダクタンス負荷が接続された場合、パワースイッチをターンオフする際に逆起電力が発生する。この逆起電力に応じた電圧サージの電圧が、パワースイッチの出力段に印加される場合がある。このとき、パワースイッチの出力段のトランジスタの降伏電圧（耐圧）を超えてしまうと、出力トランジスタがブレークダウンしてブレークダウン電流が流れる。このブレークダウン電流によって、出力トランジスタが劣化する問題がある。そのため、パワースイッチにおいては、一般的に過電圧保護回路を用いて出力トランジスタの過電圧保護が行われている。
【０００３】
図６に特許文献１にかかる半導体装置（過電圧保護回路）の回路図を示す。図６に示す半導体装置１０は、第１の端子Ｋ１、第２の端子Ｋ２、負荷Ｚ、第１のトランジスタＴ１、制御入力端子Ｋ３、電圧制御回路ＳＢ、ゲート放電回路ＳＣ、温度センサー回路ＴＳを備える。
【０００４】
第１の端子Ｋ１が負荷Ｚの一方の端子に接続されている。負荷Ｚの他方の端子は第１の電源（高電位側電源）Ｖ＋に接続されている。第２の端子Ｋ２は第２の電源（低電位側電源）ＧＮＤに接続されている。また、駆動信号Ｓ１が制御入力端子Ｋ３を介して半導体装置１０に供給される。第１のトランジスタＴ１はｎチャネル型の電力用ＭＯＳＦＥＴであって、ドレインが第１の端子Ｋ１に、ソースが第２の端子Ｋ２に、それぞれ接続される。それにより、第１のトランジスタＴ１は、負荷への電流供給の主電流経路を形成している。第１のトランジスタＴ１のゲートは、抵抗Ｒ１を介して第１のトランジスタＴ１の駆動電流を制御する制御入力端子Ｋ３に接続される。なお、第１のトランジスタＴ１は、そのゲートとソースの間にゲート−ソース容量Ｃｇ（寄生容量）を有する。
【０００５】
電圧制御回路ＳＢは、第１のトランジスタＴ１のドレインとゲートとの間に接続される。また、電圧制御回路ＳＢに第２の制御信号Ｓ２が供給される。この電圧制御回路ＳＢは、第１のトランジスタＴ１のソース−ドレイン間の電圧が上昇し、第１のトランジスタＴ１を破壊してしまうリスクがある場合（例えば、負荷のインダクタンス等による逆起電圧の発生）に導通状態を示す。そして、第１のトランジスタＴ１のドレインからゲートに電荷が供給されることにより、第１のトランジスタＴ１が導通状態を示す。それにより、第１のトランジスタＴ１のソース−ドレイン間の電圧Ｕｄｓが更に上昇することを防ぐ。
【０００６】
電圧制御回路ＳＢは、第１のツェナーダイオードＺ１と、第２のツェナーダイオードＺ２と、ダイオードＤ１と、第２のトランジスタＴ２と、を有する。第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２は直列に接続される。第２のトランジスタＴ２はｐチャネル型ＭＯＳＦＥＴであって、第２のツェナーダイオードＺ２と並列に接続される。また、第２のトランジスタＴ２のゲートには第２の制御信号Ｓ２が入力される。２つのツェナーダイオードＺ１、Ｚ２は第１のトランジスタＴ１のドレインとゲートの間に逆方向に接続される。ダイオードＤ１は２つのツェナーダイオードＺ１、Ｚ２と直列に接続される。また、ダイオードＤ１は第１のトランジスタＴ１のドレインとゲートの間に順方向に接続される。それにより、第１のトランジスタＴ１のゲートからドレインに電流が流れ込むことを防ぐ。
【０００７】
ゲート放電回路ＳＣは、駆動回路Ａ３と、第３のトランジスタＴ３と、を有する。第３のトランジスタＴ３のソースは、第２の端子Ｋ２を介して第２の電源ＧＮＤに接続される。第３のトランジスタＴ３のドレインは、第１のトランジスタＴ１のゲートに接続される。また、第３のトランジスタＴ３のゲートには、駆動回路Ａ３の出力端子が接続される。つまり、駆動回路Ａ３から出力される第３の制御信号Ｓ３により、第３のトランジスタＴ３のオンオフが制御される。一方、第１のトランジスタＴ１に熱的に結合した温度センサー回路ＴＳの出力端子が、駆動回路Ａ３の入力端子に接続される。つまり、第１のトランジスタＴ１の温度状態に基づいて温度センサー回路ＴＳから出力された温度検出信号Ｓ４が、駆動回路Ａ３に入力される。
【０００８】
次に、図６に示す回路の動作について簡単に説明する。図７は、図６の回路の動作を示すタイミングチャートである。なお、以下に述べるように、図７に示す動作が［ｆ］から［ｇ］に遷移する過程において、第１のトランジスタＴ１を高速にターンオフ（オンからオフに切替制御）した場合に、問題が発生する可能性がある。
【０００９】
まず、第１のトランジスタＴ１をターンオフする場合（図７の［ｃ］）について説明する。第１のトランジスタＴ１のゲートには、ロウレベルの第１の制御信号Ｓ１が入力される。これにより、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷が放電され、第１のトランジスタＴ１が非導通状態を示す。また、第２のトランジスタＴ２のゲートにハイレベルの第２の制御信号Ｓ２が入力される。これにより、第２のトランジスタＴ２が非導通状態を示す。この動作の過程において、インダクタンス負荷または配線のインダクタンス（以下、負荷のインダクタンス成分と称す）によって逆起電圧が発生した場合、第１のトランジスタＴ１のソース−ドレイン間の電圧が上昇する可能性がある。
【００１０】
このとき、第１のトランジスタＴ１のソース−ドレイン間の電圧が、ツェナーダイオードＺ１、Ｚ２の降伏電圧に基づいて設定された電圧（クランプ電圧）よりも大きくなると、ツェナーダイオードＺ１、Ｚ２を介して第１のトランジスタＴ１のドレインからゲートに電流が流れる。（なお、実際には上記の降伏電圧のほか、ダイオードＤ１の抵抗成分、配線抵抗成分、第１のトランジスタＴ１をオンするゲート−ソース間電圧等を考慮してクランプ電圧を設定する必要がある。）また、第１のトランジスタＴ１のドレインからゲートに電流が流れることにより、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに電荷が充電される。したがって、第１のトランジスタＴ１が導通状態を示す。それにより、第１のトランジスタＴ１のソース−ドレイン間の電圧はクランプ電圧にまで制限されることが可能である。
【００１１】
次に、第１のトランジスタＴ１をターンオン（図７の［ｅ］）して、温度センサー回路ＴＳが温度異常等（以下、負荷異常と称す）を検出（図７の［ｆ］）した場合の動作（図７の［ｇ］）について説明する。このとき、ゲート放電回路ＳＣに備えられた第３のトランジスタＴ３が導通することにより、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷が放電される。それにより、第１のトランジスタＴ１が非導通状態となる。一方、第２のトランジスタＴ２は導通状態を示し、第２のツェナーダイオードＺ２をショートする。このとき、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷が放電され非導通状態を示す過程において、負荷のインダクタンス成分による逆起電圧が発生した場合、第１のトランジスタＴ１のソース−ドレイン間の電圧が上昇する可能性がある。
【００１２】
ここで、第１のトランジスタＴ１のソース−ドレイン間の電圧が、第１のツェナーダイオードＺ１の降伏電圧に基づいて設定された電圧（クランプ電圧）よりも大きくなる（図７の［ｅ］）と、ツェナーダイオードＺ１を介して第１のトランジスタＴ１のドレインからゲートに電流が流れる。（なお、実際には上記の降伏電圧のほか、ダイオードＤ１の抵抗成分、配線抵抗成分、第１のトランジスタＴ１をオンするゲート−ソース間電圧等を考慮してクランプ電圧を設定する必要がある。）また、第１のトランジスタＴ１のドレインからゲートに電流が流れることにより、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに電荷が充電される。したがって、第１のトランジスタＴ１が導通状態を示す。それにより、第１のトランジスタＴ１のソース−ドレイン間の電圧はクランプ電圧にまで制限されることが可能である。
【００１３】
しかし、このときゲート放電回路ＳＣの第３のトランジスタＴ３は導通状態である。したがって、第１の電源Ｖ＋から第１のツェナーダイオードＺ１を介して第３のトランジスタＴ３に大きな電流が流れる。このとき、第１のトランジスタＴ１を導通状態にするためには、第１のトランジスタＴ１を導通状態にできるゲート電圧を、第３のトランジスタＴ３の電圧降下分として発生させなければならない。
【００１４】
このとき、第１のトランジスタＴ１をクランプする電圧には、第１のツェナーダイオードＺ１が有する内部抵抗と流れる電流の積により発生する電圧降下分が加算される。この様子は図５に示される。図５はツェナーダイオード（例えばＺ２）の静特性を示している。横軸はツェナーダイオードの逆方向電圧を、縦軸はツェナーダイオード電流をｌｏｇ（ログ）表示したものである。正常負荷時のターンオフでは、ツェナーダイオードは動作点Ｑ１の動作を示す。一方、負荷異常が検出されてターンオフする場合の電圧制御動作では、ツェナーダイオードを流れる電流がＩｚ１からＩｚ２へ増加するため、ツェナーダイオードは動作点Ｑ２の動作を示す。これにより、ツェナーダイオードの逆方向電圧が、Ｖｚ１からＶｚ２へ大きくなる。
【００１５】
以上のように、負荷異常時のターンオフ動作においては、第１のトランジスタＴ１をクランプする電圧には、第１のツェナーダイオードＺ１が有する内部抵抗と流れる電流の積により発生する電圧降下分が加算される。そのため、負荷のインダクタンス成分よって第１のトランジスタＴ１のソース−ドレイン間の電圧が上昇して耐圧に達しても、電圧制御回路ＳＢが導通しない可能性がある。それにより、第１のトランジスタＴ１が破壊されてしまう可能性がある。
【００１６】
また、図６に示す従来技術の半導体装置を、第１の端子Ｋ１に第１の電源Ｖ＋が接続され、第２の端子Ｋ２に負荷Ｚを介して第２の電源ＧＮＤが接続されるハイサイド構成（回路構成は不図示）で用いた場合にも、同様の問題が発生する。ハイサイド構成時のタイミングチャートを図８に示す。なお、ハイサイド構成時に第１のトランジスタＴ１を導通する場合、そのゲートには第１の電源Ｖ＋よりも昇圧した電圧が印可されるのが一般的である（通常、チャージポンプなどの昇圧回路によりこの電圧を生成する）。
【００１７】
負荷異常時のターンオフ動作において、ゲート放電回路ＳＣの第３のトランジスタＴ３が低インピーダンスである場合を考える。図８の［ｅ］、［ｆ］、［ｇ］は、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷が高速に放電（図８の［ｅ］の破線）され、第１のトランジスタＴ１が非導通状態を示すまでの過程を示す。このとき、負荷のインダクタンス成分により、第１のトランジスタＴ１のソース−ドレイン間の電圧が上昇して耐圧に達しても、電圧制御回路ＳＢが導通しない可能性がある。それにより、第１のトランジスタＴ１が破壊されてしまうという問題が発生する。
【００１８】
また、負荷異常時のターンオフ動作において、ゲート放電回路ＳＣの第３のトランジスタＴ３が高インピーダンスの場合を考える。ここで、第１のトランジスタＴ１のゲート電圧が昇圧回路等によって昇圧されている。したがって、第１のトランジスタＴ１のゲート電圧を第１の電源Ｖ＋近傍に下げるまで過電流状態が続く。すなわち、第１のトランジスタＴ１をターンオフするまでに時間がかかる。そのため、第１のトランジスタＴ１は、遅延時間分の熱ストレスを受けるという問題が発生する。
【特許文献１】米国特許第６７００４２８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述のように、従来の半導体装置は、負荷のインダクタンス成分等による出力トランジスタの電位差変動を制御できないという問題があった。
【課題を解決するための手段】
【００２０】
本発明にかかる半導体装置は、ゲートに印加される制御電圧に応じて負荷への電源供給が制御される出力トランジスタ（本発明の実施の形態１における第１のトランジスタＴ１）と、前記出力トランジスタのゲートとドレインとの間に接続され、前記出力トランジスタのソース−ドレイン間の電位差に応じて導通状態が制御される電圧制御回路（本発明の実施の形態１における電圧制御回路ＳＢ）と、前記電圧制御回路の導通状態に基づいて電圧制御検出信号を出力する電圧制御検出回路（本発明の実施の形態１における電圧制御検出回路ＳＤ）と、前記出力トランジスタのゲートとソースとの間に接続され、前記電圧制御検出信号に応じてオンオフが制御される第１の放電スイッチ（本発明の実施の形態１における第４のトランジスタＴ４）と、前記出力トランジスタのゲートとソースとの間において前記第１の放電スイッチに直列に接続され、前記出力トランジスタの温度状況に応じてオンオフが制御される第２の放電スイッチ（本発明の実施の形態１における第５のトランジスタＴ５）と、前記第１及び前記第２の放電スイッチに並列に接続された第３の放電スイッチ（本発明の実施の形態１における第３のトランジスタＴ３）と、を備える。
【００２１】
上述のような回路構成により、負荷のインダクタンス成分等による出力トランジスタの電位差変動を制御することが可能である。
【発明の効果】
【００２２】
本発明により、負荷のインダクタンス成分等による出力トランジスタの電位差変動を制御することが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２４】
発明の実施の形態１
以下、本発明の実施の形態について図面を参照して説明する。図１に本発明の実施の形態１にかかる半導体装置の回路図を示す。図１に示すように半導体装置１００は、第１の端子Ｋ１と、第２の端子Ｋ２と、負荷Ｚと、第１のトランジスタ（特許請求の範囲における出力トランジスタ）Ｔ１と、制御入力端子Ｋ３と、電圧制御回路ＳＢと、ゲート放電回路ＳＣと、温度センサー回路ＴＳと、電圧制御検出回路ＳＤと、を備える。
【００２５】
第１の端子Ｋ１が負荷Ｚの一方の端子に接続されている。負荷Ｚの他方の端子は第一の電源（高電位側電源）Ｖ＋に接続されている。第２の端子Ｋ２は第２の電源（低電位側電源）ＧＮＤに接続されている。また、駆動信号Ｓ１が制御入力端子Ｋ３を介して半導体装置１００に供給される。第１のトランジスタＴ１は、例えばｎチャネル型の電力用ＭＯＳＦＥＴである。第１のトランジスタＴ１のドレインが第１の端子Ｋ１に接続される。第１のトランジスタＴ１のソースが第２の端子Ｋ２に接続される。それにより、第１のトランジスタＴ１は、負荷への電流供給の主電流経路を形成している。トランジスタＴ１のゲートは、抵抗Ｒ１を介して第１のトランジスタＴ１の駆動電流を制御する制御入力端子Ｋ３に接続される。なお、第１のトランジスタＴ１は、そのゲートとソースとの間にゲート−ソース容量Ｃｇ（寄生容量）を有する。
【００２６】
電圧制御回路ＳＢの一方の端子は、第１のトランジスタＴ１のゲートに接続される。電圧制御回路ＳＢの他方の端子は、電圧制御検出回路ＳＤに備えられた第８のトランジスタ（特許請求の範囲における第１のトランジスタ）Ｔ８を介して第１のトランジスタＴ１のドレインに接続される。電圧制御検出回路ＳＤおよび電圧制御回路ＳＢは、第１のトランジスタＴ１のソース−ドレイン間の電圧が上昇し、第１のトランジスタＴ１を破壊してしまうリスクがある場合（例えば、インダクタンス負荷等による逆起電圧の発生）に導通状態を示す。そして、第１のトランジスタＴ１のドレインからゲートに電荷が供給されることにより、第１のトランジスタＴ１が導通状態を示す。それにより、第１のトランジスタＴ１のソース−ドレイン間の電圧Ｕｄｓがさらに上昇することを防ぐ。
【００２７】
電圧制御回路ＳＢは、第１のツェナーダイオードＺ１と、第２のツェナーダイオードＺ２と、ダイオードＤ１と、を有する。第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２は直列に接続される。２つのツェナーダイオードＺ１、Ｚ２は第１のトランジスタＴ１のドレインとゲートの間に逆方向に接続される。ダイオードＤ１はツェナーダイオードＺ１、Ｚ２と直列に接続される。また、ダイオードＤ１は第１のトランジスタＴ１のドレインとゲートの間に順方向に接続される。それにより、第１のトランジスタＴ１のゲートからドレインに電流が流れ込むことを防ぐ。
【００２８】
電圧制御検出回路ＳＤは、第８のトランジスタＴ８と、抵抗素子Ｒ２と、抵抗素子Ｒ３と、第６のトランジスタＴ６と、第７のトランジスタＴ７と、を有する。第８のトランジスタＴ８は、例えばｐチャネル型ＭＯＳＦＥＴである。第８のトランジスタＴ８のソースは、第１のトランジスタＴ１のドレインに接続される。第８のトランジスタＴ８のゲートとドレインは、共通の接続点ｎ１に接続される。つまり、第８のトランジスタＴ８はダイオード接続されている。接続点ｎ１は、さらに電圧制御回路ＳＢの他方の端子と、第６のトランジスタＴ６のゲートと、に接続される。なお、電圧制御回路ＳＢが非導通状態の場合には、接続点ｎ１の電位は第１のトランジスタＴ１のドレイン電位と等しい値を示す。また、電圧制御回路ＳＢが導通状態の場合には、第８のトランジスタＴ８による電圧降下が生じるため、接続点ｎ１の電位は第１のトランジスタＴ１のドレイン電位よりも低い値を示す。
【００２９】
電圧制御検出回路ＳＤの接続点ｎ１の電位は、第１のインバータ回路と第２のインバータ回路によって、端子Ｋ１と端子Ｋ２の間の電圧レベルに基づいた信号に変換される。そして、その信号は、ゲート放電回路ＳＣに備えられた第４のトランジスタＴ４のゲートに供給される。ここで、第１のインバータ回路は、端子Ｋ１と端子Ｋ２との間に直列に接続された第６のトランジスタＴ６（例えば、ｐチャネル型ＭＯＳＦＥＴ）と抵抗素子Ｒ２から構成される。第６のトランジスタＴ６のソースは、端子Ｋ１に接続される。第６のトランジスタＴ６のドレインは、接続点ｎ２を介して抵抗素子Ｒ２の一方の端子と、第７のトランジスタＴ７のゲートと、に接続される。抵抗素子Ｒ２の他方の端子は、端子Ｋ２に接続される。第２のインバータ回路は、端子Ｋ１と端子Ｋ２との間に直列に接続された第７のトランジスタＴ７（例えば、ｎチャネル型ＭＯＳＦＥＴ）と抵抗素子Ｒ３から構成される。第７のトランジスタＴ７のソースは、端子Ｋ２に接続される。第７のトランジスタＴ７のドレインは、接続点ｎ３を介して抵抗素子Ｒ３の一方の端子と、第４のトランジスタＴ４のゲートと、に接続される。抵抗素子Ｒ３の他方の端子は、端子Ｋ１に接続される。
【００３０】
ゲート放電回路ＳＣは、第３のトランジスタ（特許請求の範囲における第３の放電スイッチ）Ｔ３と、第４のトランジスタ（特許請求の範囲における第１の放電スイッチ）Ｔ４と、第５のトランジスタ（特許請求の範囲における第２の放電スイッチ）Ｔ５と、を有する。ここで、第３のトランジスタＴ３は、例えばｎチャネル型ＭＯＳＦＥＴである。第４のトランジスタＴ４は、例えばｎチャネル型ＭＯＳＦＥＴである。第５のトランジスタＴ５は、例えばｎチャネル型ＭＯＳＦＥＴである。なお、本実施の形態の例では、第３のトランジスタＴ３は、高インピーダンスの特性を有する。一方、第４のトランジスタＴ４と、第５のトランジスタＴ５は、第３のトランジスタＴ３と比較して低インピーダンスの特性を有する。
【００３１】
第３のトランジスタＴ３のドレインは、抵抗素子Ｒ１を介して第１のトランジスタＴ１のゲートに接続される。第３のトランジスタＴ３のソースは、端子Ｋ２に接続される。また、第３のトランジスタＴ３のゲートには、駆動回路Ａ３から出力される第３の制御信号Ｓ３が入力され、第３のトランジスタＴ３のオンオフが制御される。第４のトランジスタＴ４のドレインは、第１のトランジスタＴ１のゲートに接続される。第４のトランジスタＴ４のソースは、第５のトランジスタＴ５のドレインに接続される。第５のトランジスタＴ５のソースは、端子Ｋ２に接続される。また、第５のトランジスタＴ５のゲートには、駆動回路Ａ３から出力される第５の制御信号Ｓ５が入力され、第５のトランジスタＴ５のオンオフが制御される。
【００３２】
一方、第１のトランジスタＴ１に熱的に結合した温度センサー回路ＴＳの出力端子が、駆動回路Ａ３の入力端子に接続される。つまり、第１のトランジスタＴ１の温度状態に基づいて温度センサー回路ＴＳから出力された温度検出信号Ｓ４が、駆動回路Ａ３に入力される。例えば、温度センサー回路ＴＳが第１のトランジスタＴ１の温度異常等（以下、負荷異常と称す）を検知した場合、温度検出信号Ｓ４に基づいて駆動回路Ａ３からハイレベルの制御信号Ｓ５が出力される。一方、負荷異常を検出しない場合は、駆動回路Ａ３からロウレベルの制御信号５が出力される。また、第１のトランジスタＴ１をターンオフ（オンからオフに切替制御）する場合には、駆動回路Ａ３から常にハイレベルの制御信号Ｓ３が出力される。第１のトランジスタＴ１をターンオン（オフからオンに切替制御）する場合には、ロウレベルの制御信号Ｓ３が出力される。
【００３３】
次に、動作について説明する。図２は、本発明の実施の形態１にかかる半導体装置１００の動作を示すタイミングチャートである。負荷状態が正常な場合において第１のトランジスタＴ１をターンオンする動作（図２の［ｂ］）、ターンオフする動作（図２の［ｃ］）、およびターンオン時に温度センサー回路ＴＳが負荷異常を検出した場合に第１のトランジスタＴ１をターンオフする動作（図２の［ｅ］、［ｆ］、［ｇ］）に分けて説明する。
【００３４】
まず、負荷状態が正常な場合に第１のトランジスタＴ１をターンオンする動作（図２の［ｂ］）について説明する。第１のトランジスタＴ１のゲートには、ハイレベルの第１の制御信号Ｓ１が入力される。これにより、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに電荷が蓄積され、第１のトランジスタＴ１が導通状態を示す。また、駆動回路Ａ３からロウレベルの第３の制御信号Ｓ３が出力されることにより、第３のトランジスタＴ３は非導通状態を示す。ここで、電圧制御検出回路ＳＤの第８のトランジスタＴ８は非導通状態であるため、接続点ｎ１の電位は第１のトランジスタＴ１のドレイン電位と等しい値を示す。また、電圧制御回路ＳＢは第１のトランジスタＴ１のドレインとゲートから電気的に切り離された状態（非導通状態）である。
【００３５】
また、接続点ｎ１の電位がトランジスタＴ１のドレイン電位と等しいため、第１のインバータ回路、及び第２のインバータ回路を介して出力される信号の電位は、第１のトランジスタＴ１のドレイン電位と等しい。第１のトランジスタＴ１のターンオン時に、負荷異常が発生していなければ、温度検出信号Ｓ４に基づいて駆動回路Ａ３からロウレベルの制御信号Ｓ５が出力される。したがって、第５のトランジスタＴ５は非導通状態を示す。つまり、第３のトランジスタＴ３および第５のトランジスタＴ５はともに、第１のトランジスタＴ１のゲートとソースの間から電気的に切り離された状態（非導通状態）である。
【００３６】
次に、負荷状態が正常な場合に第１のトランジスタＴ１をターンオフする動作（図２の［ｃ］）について説明する。第１のトランジスタＴ１のゲートには、ロウレベルの第１の制御信号Ｓ１が入力される。また、駆動回路Ａ３からハイレベルの第３の制御信号Ｓ３が出力されることにより、第３のトランジスタＴ３は導通状態を示す。それにより、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷が放電される。したがって、第１のトランジスタＴ１が非導通状態を示す。
【００３７】
この動作の過程において、インダクタンス負荷又は配線のインダクタンス（以下、負荷のインダクタンス成分と称す）によって逆起電圧が発生し、第１のトランジスタＴ１のソース−ドレイン間の電圧が上昇した場合について考える。なお、第１のトランジスタＴ１のソース−ドレイン間の電圧が、電圧制御回路ＳＢの降伏電圧と第８のトランジスタＴ８のゲート−ドレイン間電圧に基づいて設定された電圧（クランプ電圧）より低い場合を電位状態ａと称す。一方、第１のトランジスタＴ１のソース−ドレイン間の電圧が、電圧制御回路ＳＢの降伏電圧と第８のトランジスタＴ８のゲート−ドレイン間電圧に基づいて設定された電圧（クランプ電圧）よりも高い場合を電位状態ｂと称す。（実際には上記の電圧のほか、ダイオードＤ１の抵抗成分、配線抵抗成分、第１のトランジスタＴ１をオンするゲート−ソース間電圧等を考慮してクランプ電圧を設定する必要がある。）
【００３８】
電位状態ａの場合、第８のトランジスタＴ８は非導通状態を示す。したがって、接続点ｎ１の電位は第１のトランジスタＴ１のドレイン電位と等しい値を示す。一方、電位状態ｂの場合、第８のトランジスタＴ８は導通状態を示す。したがって、接続点ｎ１の電位は第１のトランジスタＴ１のドレイン電位よりも低い値を示す。
【００３９】
なお、負荷状態が正常な場合のターンオフ時には、駆動回路Ａ３からロウレベルの制御信号Ｓ５が出力される。したがって、第５のトランジスタＴ５は非導通状態を示す。そのため、電圧制御検出回路ＳＤの接続点ｎ３の電位に関わらず、第４のトランジスタＴ４は、第１のトランジスタＴ１のゲート−ソース間から電気的に切り離された状態（非導通状態）である。つまり、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷は、低インピーダンス特性を有する第４のトランジスタＴ４によっては放電されない。
【００４０】
ここで、電位状態ａでは、電圧制御回路ＳＢは第１のトランジスタＴ１のドレインとゲートから電気的に切り離された状態（非導通状態）である。このとき、第３のトランジスタＴ３が抵抗Ｒ１を介して、ゲート−ソース容量Ｃｇに蓄積された電荷を放電する。さらに、第１のトランジスタＴ１のターンオフの過程で電位状態ｂを示した場合、電圧制御検出回路ＳＤに備えられた第８のトランジスタＴ８が導通状態を示す。そして、電圧制御回路ＳＢが第１のドレインとゲートの間も電気的に接続された状態（導通状態）を示す。なお、電位状態ｂでは、第１のトランジスタＴ１にその耐圧を超えるドレイン−ソース間の電圧が印加されないように制御される。つまり、第１のトランジスタＴ１のソース−ドレイン間の電圧が、設定されたクランプ電圧よりも大きくなると、電圧制御回路ＳＢ、電圧制御検出回路ＳＤを介して、第１のトランジスタＴ１のドレインからゲートに電流が流れる。また、第１のトランジスタＴ１のドレインからゲートに電流が流れることにより、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに電荷が充電される。したがって、第１のトランジスタＴ１が導通状態を示す。それにより、第１のトランジスタＴ１のドレイン−ソース間の電圧はクランプ電圧にまで制限されることが可能である。
【００４１】
ここで、ゲート放電回路ＳＣの第３のトランジスタＴ３は導通状態である。したがって、第１の電源Ｖ＋から電圧制御回路ＳＢ、電圧制御検出回路ＳＤを介して、第３のトランジスタＴ３に電流が流れる。このとき、第１のトランジスタＴ１を導通状態にするためには、第１のトランジスタＴ１を導通状態にできるゲート電圧を、第３のトランジスタＴ３の電圧降下分として発生させなければならない。
【００４２】
このとき、第１のトランジスタＴ１をクランプする電圧には、電圧制御回路ＳＢの第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２の降伏電圧の和に加えて、第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２の内部抵抗に発生する電圧降下分が加算される。しかし、図１に示す本発明の実施の形態１にかかる半導体回路１００の場合、第３のトランジスタＴ３のインピーダンスが大きいため、第３のトランジスタＴ３に流れる電流は小さくてよい。したがって、第１のツェナーダイオードＺ１および第２のツェナーダイオードＺ２の内部抵抗による電圧降下は実質的に発生しない。つまり、図５のツェナーダイオード（例えばＺ２）の静特性に示すように、動作点Ｑ１の近傍の動作を示す。このように、負荷状態が正常な場合のターンオフ動作では、電圧制御回路ＳＢによって第１のトランジスタＴ１のソース−ドレイン間の電圧の上昇を抑制することが可能である。
【００４３】
次に、ターンオン時に温度センターＴＳが負荷異常を検出した場合に第１のトランジスタＴ１をターンオフする動作（図２の［ｅ］、［ｆ］、［ｇ］）について説明する。まず、第１のトランジスタＴ１のゲートには、ハイレベルの第１の制御信号Ｓ１が入力されている。また、駆動回路Ａ３からロウレベルの第３の制御信号Ｓ３が出力されることにより、第３のトランジスタＴ３は非導通状態を示している。ここで、温度センサー回路ＴＳが第１のトランジスタＴ１の負荷異常を検出した場合、駆動回路Ａ３から出力される制御信号Ｓ３はロウレベルからハイレベルに遷移する。これにより、第３のトランジスタＴ３は導通する。それにより、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷が放電される。したがって、第１のトランジスタＴ１が非導通状態を示す。
【００４４】
この動作の過程において、電位状態ａの場合、第８のトランジスタＴ８は非導通状態を示す。したがって、接続点ｎ１の電位は第１のトランジスタＴ１のドレイン電位と等しい値を示す。一方、電位状態ｂの場合、第８のトランジスタＴ８が導通状態を示す。したがって、接続点ｎ１の電位は第１のトランジスタＴ１のドレイン電位よりも低い値を示す。
【００４５】
また、第１のトランジスタＴ１の負荷異常が検出された場合、駆動回路Ａ３からハイレベルの制御信号Ｓ５が出力される。したがって、第５のトランジスタＴ５は導通状態を示す。ここで、電位状態ａでは、電圧制御検出回路ＳＤの接続点ｎ３はハイレベルとなるため、第４のトランジスタＴ４は導通状態を示す。なお、接続点ｎ３の電位は、接続点ｎ１の電位が第１及び第２のインバータ回路によって信号変換された値を示す。つまり、この例では、接続点ｎ１の電位が第１のトランジスタＴ１のドレイン電位と等しい場合は、接続点ｎ３の電位は、第１のトランジスタＴ１のドレイン電位と等しい値（ハイレベル）を示す。一方、接続点ｎ１の電位が第１のトランジスタＴ１のドレイン電位より低い場合は、接続点ｎ３の電位は、第１のトランジスタＴ１のソース電位と等しい値（ロウレベル）を示す。
【００４６】
それにより、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷は、第３のトランジスタＴ３を介して放電するだけでなく、トランジスタＴ３、Ｔ４を介して放電することが可能である。なお、前述のようにトランジスタＴ３、Ｔ４は低インピーダンスの特性を有するため、高速に電荷を放電することが可能である。なお、このとき電位状態ａであるため、電圧制御回路ＳＢは第１のトランジスタＴ１のドレインとゲートから電気的に切り離された状態（非導通状態）である。
【００４７】
次に、この負荷異常時のターンオフの過程で電位状態ｂを示した場合、電圧制御検出回路ＳＤに備えられた第８のトランジスタＴ８が導通状態を示す。そして、電圧制御回路ＳＢが第１のドレインとゲートの間も電気的に接続された状態（導通状態）を示す。なお、電位状態ｂでは、第１のトランジスタＴ１にその耐圧を超えるドレイン−ソース間の電圧が印加されないように制御される。このとき、接続点ｎ１の電位は、第１のトランジスタＴ１のドレイン電位より低いため、接続点ｎ３はロウレベルを示す。これにより、第４のトランジスタＴ４は非導通状態を示す。したがって、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷は、高インピーダンス特性を有する第３のトランジスタＴ３を介してのみ放電される。
【００４８】
このとき、電圧制御回路ＳＢ、電圧制御検出回路ＳＤを介して、第１のトランジスタＴ１のドレインからゲートに電流が流れることにより、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに電荷が充電される。したがって、第１のトランジスタＴ１が導通状態を示す。それにより、第１のトランジスタＴ１のドレイン−ソース間の電圧はクランプ電圧にまで制限されることが可能である。
【００４９】
ここで、ゲート放電回路ＳＣの第３のトランジスタＴ３は導通状態である。したがって、第１の電源Ｖ＋から電圧制御回路ＳＢ、電圧制御検出回路ＳＤを介して、第３のトランジスタＴ３に電流が流れる。このとき、第１のトランジスタＴ１を導通状態にするためには、第１のトランジスタＴ１を導通状態にできるゲート電圧を、第３のトランジスタＴ３の電圧降下分として発生させなければならない。
【００５０】
このとき、第１のトランジスタＴ１をクランプする電圧には、電圧制御回路ＳＢの第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２の降伏電圧の和に加えて、第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２の内部抵抗に発生する電圧降下分が加算される。しかし、図１に示す本発明の実施の形態１にかかる半導体回路１００の場合、第３のトランジスタＴ３のインピーダンスが大きいため、第３のトランジスタＴ３に流れる電流は小さくてよい。したがって、第１のツェナーダイオードＺ１および第２のツェナーダイオードＺ２の内部抵抗による電圧降下は実質的に発生しない。つまり、図５のツェナーダイオード（例えばＺ２）の静特性に示すように、ツェナーダイオードは動作点Ｑ１の近傍の動作を示す。
【００５１】
このように、負荷異常を検出した場合のターンオフ動作では、第１のトランジスタＴ１を高速にターンオフすることができる。それとともに、負荷のインダクタンス成分による第１のトランジスタＴ１のソース−ドレイン間の電圧の上昇を精度よく抑制することができる。
【００５２】
発明の実施の形態２
次に、本発明の実施の形態２について図面を参照して詳細に説明する。図３に示す半導体装置１００ａは、図１の本発明の実施の形態１に示す半導体装置１００と比較して、負荷Ｚの接続位置が異なる。第１の端子Ｋ１には第１の電源Ｖ＋が接続され、第２の端子Ｋ２には負荷Ｚを介して第２の電源ＧＮＤに接続される。つまり、半導体装置１００ａはハイサイドスイッチの構成（以下、ハイサイド構成と称す）を採用している。また、半導体装置１００ａは昇圧回路Ａ４をさらに備え、昇圧回路Ａ４によって昇圧された電圧によって第１のトランジスタＴ１のオンオフが制御される。その他の回路構成については、実施の形態１の場合と同様であるため説明を省略する。
【００５３】
図４は、本発明の実施の形態２にかかる半導体装置１００ａの動作を示すタイミングチャートである。負荷状態が正常な場合において第１のトランジスタＴ１をターンオンする動作を図４の［ｂ］に示す。また、ターンオフする動作を図４の［ｃ］に示す。また、ターンオン時に負荷異常を検出した場合に第１のトランジスタＴ１をターンオフする動作を図４の［ｅ］、［ｆ］、［ｇ］に示す。
【００５４】
ここで、図３に示すようなハイサイド構成の回路の場合、ターンオフ時に負荷のインダクタンス成分により第１のトランジスタＴ１のソースに発生する逆起電圧は、第２の電源ＧＮＤよりも低い電圧を示す。このとき、第１のトランジスタＴ１のドレイン−ソース間の電圧が、電圧制御回路ＳＢと電圧制御検出回路ＳＤによって設定されたクランプ電圧を越えると、第１のトランジスタＴ１のドレイン−ソース間の電圧はクランプ電圧にまで制限される。
【００５５】
負荷状態が正常な場合に第１のトランジスタＴ１をターンオフするとき、動作初期の段階では、第１のトランジスタＴ１のゲート電圧は昇圧回路Ａ４によって第１の電源電圧Ｖ＋よりも高い電位に昇圧された状態である（図４の［ｃ］）。そのため、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷を放電し、そのゲート電圧を第１の電源Ｖ＋近傍にまで降圧するため時間がかかる。つまり、その遅延時間においては、第１のトランジスタＴ１をオフすることができない。しかし、この動作遅延は負荷状態が正常な場合に発生する現象である。したがって、第１のトランジスタＴ１が受ける熱ストレスは極めて小さい。
【００５６】
次に、ターンオン時に負荷異常を検出した場合に第１のトランジスタＴ１をターンオフするとき、動作初期の段階では、トランジスタＴ４、Ｔ５が導通状態である。したがって、第１のトランジスタＴ１のゲート−ソース容量Ｃｇに蓄積された電荷は高速に放電される。そのため、第１のトランジスタＴ１のゲート電圧が第１の電源Ｖ＋よりも高い電位に昇圧されていても、そのゲート電圧を第１の電源電圧Ｖ＋近傍にまで降圧するための時間は極めて短い。つまり、負荷状態が正常な場合のターンオフ動作で発生したような遅延時間は生じない。一般に、負荷異常時は第１のトランジスタＴ１が受ける熱ストレスは極めて大きいが、ターンオフ時の遅延時間が短いため、第１のトランジスタＴ１が受ける熱ストレスを小さくすることができる。それにより、第１のトランジスタＴ１の熱破壊を防ぐことが可能である。その他の動作については、実施の形態１の場合と同様であるため、説明を省略する。
【００５７】
このように、負荷状態が正常な場合のターンオフ動作では、電圧制御回路ＳＢによって第１のトランジスタＴ１のソース−ドレイン間の電圧の上昇を抑制し、第１のトランジスタＴ１をゆっくりとターンオフすることができる。また、負荷異常を検出した場合のターンオフ動作では、第１のトランジスタＴ１を高速にターンオフすることができる。それとともに、負荷のインダクタンス成分による第１のトランジスタＴ１のソース−ドレイン間の電圧の上昇を精度よく抑制することができる。
【００５８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、第８のトランジスタＴ８にｐチャネル型ＭＯＳＦＥＴを使用しているが、上記実施の形態の形式に限られるものではなく、抵抗成分を有するダイオード等の素子に適宜変更することが可能である。また、本発明の実施の形態では、第３のトランジスタＴ３が抵抗素子Ｒ１を介して第１のトランジスタＴ１のゲートに接続されているが、これに限られない。例えば、第３のトランジスタＴ３が、抵抗素子Ｒ１を介さず直接第１のトランジスタＴ１のゲートに接続される回路構成でもよい。この場合、第３のトランジスタＴ３のインピーダンスをさらに大きくすることにより、実施の形態１及び実施の形態２で説明した動作と、同様の動作を実行することが可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１にかかる半導体装置の回路図である。
【図２】本発明の実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２にかかる半導体装置の回路図である。
【図４】本発明の実施の形態２にかかる半導体装置の動作を示すタイミングチャートである。
【図５】ツェナーダイオードの静特性を示す図である。
【図６】従来技術の半導体装置の回路図である。
【図７】従来技術の半導体装置の動作を示すタイミングチャートである。
【図８】従来技術の半導体装置の動作を示すタイミングチャートである。
【符号の説明】
【００６０】
１００  半導体装置
１００ａ  半導体装置
Ａ３  駆動回路
Ａ４  昇圧回路
Ｄ１  ダイオード
ＧＮＤ  第２の電源
Ｋ１  第１の端子
Ｋ２  第２の端子
Ｋ３  制御入力端子
Ｒ２  抵抗素子
Ｒ３  抵抗素子
ＳＢ  電圧制御回路
ＳＤ  電圧制御検出回路
ＳＣ  ゲート放電回路
Ｔ１  第１のトランジスタ
Ｔ２  第２のトランジスタ
Ｔ３  第３のトランジスタ
Ｔ４  第４のトランジスタ
Ｔ５  第５のトランジスタ
Ｔ６  第６のトランジスタ
Ｔ７  第７のトランジスタ
ＴＳ  温度センサー回路
Ｖ＋  第１の電源
Ｚ  負荷
Ｚ１  第１のツェナーダイオード
Ｚ２  第２のツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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