(57)【要約】【課題】  同期整流方式の全波整流回路において、同期整流素子のオン／オフのタイミングを高精度に制御し、全波整流回路の損失や発熱の低減、エネルギー効率の改善を図る。【解決手段】  整流制御装置に含まれるタイミング制御回路２００は、第１のコンパレータ６０２（第１のヒステリシスコンパレータＣＭＰ１）と、ピークホールド回路６０４と、第２のコンパレータ６０６（第２のヒステリシスコンパレータＣＭＰ２）と、出力回路６０８と、を有する。第２のコンパレータ６０６は、ピークホールドコンデンサＣｐｅａｋによってホールドされたピーク電圧Ｖｐｅａｋとリアルタイムの交流電圧ＶＣ１とを比較する。交流電圧ＶＣ１がピーク電圧Ｖｐｅａｋを下回ると、同期整流素子のオン／オフ制御信号ＴＧ１がアクティブレベルから非アクティブレベルになり、同期整流素子Ｍ１がオフする。【選択図】  図４
2010074950.tif 000002
【特許請求の範囲】
【請求項１】
複数の同期整流素子を含む整流ブリッジと、前記整流ブリッジに接続される平滑コンデンサと、を含む全波整流回路における、前記複数の同期整流素子の少なくとも一つのオン／オフを制御する整流制御装置であって、
前記複数の同期整流素子のうちの少なくとも一つのオン／オフを、少なくとも一つのオン／オフ制御信号によって制御するタイミング制御回路を含み、
前記タイミング制御回路は、前記少なくとも一つのオン／オフ制御信号の一つである第１のオン／オフ制御信号を生成するオン／オフ制御信号生成回路を含み、
前記オン／オフ制御信号生成回路は、
整流ブリッジに入力される交流電圧と、前記整流ブリッジから出力される整流電圧とを比較する第１のコンパレータと、
前記交流電圧のピーク電圧をホールドするピークホールド回路と、
前記ピークホールド回路によってホールドされたピーク電圧と、前記交流電圧とを比較する第２のコンパレータと、
前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号とに基づいて、前記第１のオン／オフ制御信号を出力する出力回路と、
を有することを特徴とする整流制御装置。
【請求項２】
請求項１記載の整流制御装置であって、
前記第１のコンパレータは第１のヒステリシスコンパレータによって構成され、前記第１のヒステリシスコンパレータの閾値電圧は、前記第１のヒステリシスコンパレータの出力信号の電圧レベルがＬレベルのときは第１の閾値電圧であり、前記第１のヒステリシスコンパレータの出力信号の電圧レベルがＨレベルのときは第２の閾値電圧であり、前記第１の閾値電圧と前記第２の閾値電圧との差電圧によって決まるヒステリシス幅は、前記交流電圧および前記整流電圧に重畳されるノイズに対して、前記第１のヒステリシスコンパレータが不感となる電圧に設定されることを特徴とする整流制御装置。
【請求項３】
請求項１または請求項２記載の整流制御装置であって、
前記第２のコンパレータは第２のヒステリシスコンパレータによって構成され、前記第２のヒステリシスコンパレータの閾値電圧は、前記第２のヒステリシスコンパレータの出力信号の電圧レベルがＬレベルのときは第３の閾値電圧であり、前記第２のヒステリシスコンパレータの出力信号の電圧レベルがＨレベルのときは第４の閾値電圧であり、前記第３の閾値電圧と前記第４の閾値電圧との差電圧によって決まるステリシス幅は、前記交流電圧または前記整流電圧に重畳されるノイズに対して、前記第２のヒステリシスコンパレータが不感となる電圧に設定されることを特徴とする整流制御装置。
【請求項４】
請求項１〜請求項３のいずれかに記載の整流制御装置であって、
前記ピークホールド回路は、
ピークホールドコンデンサと、
前記交流電圧が前記ピークホールドコンデンサのホールド電圧より高い期間において、前記ピークホールドコンデンサのホールド電圧が前記交流電圧と同じ電圧になるように前記ピークホールドコンデンサを充電し、かつ、前記交流電圧が前記ピークホールドコンデンサのホールド電圧よりも低くなると前記ピークホールドコンデンサの充電を停止する充電回路と、
前記ピーク電圧がホールドされている前記ピークホールドコンデンサをリセットするための放電回路と、
を有することを特徴とする整流制御装置。
【請求項５】
請求項１〜請求項４のいずれかに記載の整流制御装置であって、
前記タイミング制御回路は、前記整流電圧が所与の電圧レベル以上になるまで、前記少なくとも一つのオン／オフ制御信号の各々を非アクティブレベルに維持する出力保証回路を、さらに有することを特徴とする整流制御装置。
【請求項６】
請求項１〜請求項５のいずれかに記載の整流制御装置であって、
前記整流ブリッジは、
第１ノードに第１の交流電圧が入力され、第２ノードに前記第１の交流電圧とは逆相の第２の交流電圧が入力され、第３ノードから前記整流電圧が出力され、第４ノードが基準電位に接続されると共に、
前記第１ノードと第２ノードとの間に接続される第１の同期整流素子と、前記第３ノードと前記第４ノードとの間に接続される第２の同期整流素子と、前記第３ノードと前記第１ノードとの間に接続される第３の同期整流素子と、前記第３ノードと前記第４ノードとの間に接続される第４の同期整流素子と、を有することを特徴とする整流制御装置。
【請求項７】
請求項６記載の整流制御装置であって、
前記タイミング制御回路に含まれる前記オン／オフ制御信号生成回路は、前記第１の同期整流素子のオン／オフを制御するための前記第１のオン／オフ制御信号ならびに前記第２の同期整流素子のオン／オフを制御するための第２のオン／オフ制御信号の双方を生成し、
前記第１のオン／オフ制御信号および前記第２のオン／オフ制御信号の双方を生成する前記オン／オフ制御信号生成回路は、
前記第１のコンパレータとしての、前記第１のオン／オフ制御信号および前記第２のオン／オフ制御信号の双方を生成するために共通に使用される、第１の共通コンパレータと、
前記第２のコンパレータとしての、前記第１のオン／オフ制御信号および前記第２のオン／オフ制御信号の双方を生成するために共通に使用される、第２の共通コンパレータと、
前記ピークホールド回路としての、前記第１のオン／オフ制御信号および第２のオン／オフ制御信号の双方の生成のために共通に使用される共通ピークホールド回路と、
前記第１の共通コンパレータに、前記第１の交流電圧あるいは前記第２の交流電圧のいずれを入力するかが、切り換え制御信号によって切り換えられる入力切り換えスイッチと、
生成されたオン／オフ制御信号を、前記第１のオン／オフ制御信号として出力するか、前記第２のオン／オフ制御信号として出力するかを、前記切り換え制御信号に基づいて切り換えるセレクタと、
前記整流ブリッジの第１ノードの電圧と前記第２ノードの電圧を比較して、前記切り換え制御信号を生成する比較回路と、
を有することを特徴とする整流制御装置。
【請求項８】
請求項１〜請求項７のいずれかに記載の整流制御装置であって、
前記整流制御装置は、前記整流ブリッジを含むことを特徴とする整流制御装置。
【請求項９】
複数の同期整流素子を含む整流ブリッジと、
前記整流ブリッジに接続される平滑コンデンサと、
前記複数の同期整流素子の少なくとも一つのオン／オフを制御するための、請求項１〜請求項７のいずれかに記載の整流制御装置と、
を含むことを特徴とする全波整流回路。
【請求項１０】
請求項１〜請求項８のいずれかに記載の整流制御装置を含むことを特徴とする電子機器。
【請求項１１】
請求項９記載の全波整流回路を含むことを特徴とする電子機器。
【請求項１２】
２次コイルと、
複数の同期整流素子を含む整流ブリッジと、前記整流ブリッジに接続される平滑コンデンサと、を含む全波整流回路と、
前記複数の同期整流素子の少なくとも一つのオン／オフを制御するための、請求項１〜請求項８のいずれかに記載の整流制御装置と、
前記全波整流回路から得られる整流電圧に基づく、給電対象の負荷への給電を制御するための給電制御部と、
を有することを特徴とする受電装置。
【請求項１３】
１次コイルと２次コイルを電磁的に結合させて、送電装置から請求項１２記載の受電装置に対して電力を伝送する無接点電力伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流制御装置、全波整流回路、受電装置、電子機器および無接点電力伝送システム等に関する。
【背景技術】
【０００２】
全波整流回路は一般に、整流ブリッジと、平滑コンデンサとにより構成される。整流方式としては、ダイオード整流方式と、同期整流方式とがある。
【０００３】
ダイオード整流方式は、複数のダイオード（例えば、ＰＮ接合ダイオード）を用いて構成される整流ブリッジにより、交流電圧を整流電圧（直流電圧）に変換する方式である。但し、ダイオード整流方式の場合、ダイオードに順方向電圧が発生し、ダイオード損失が生じる。
【０００４】
同期整流方式は、ダイオードの代わりに、低損失の能動素子（例えばパワーＭＯＳＦＥＴ）を使用すると共に、例えば、タイミング制御回路（制御ＩＣ等）が、その能動素子のオン／オフを適切なタイミングで切り換える。同期整流方式では、パワーＭＯＳＦＥＴの他、例えば、パワー系バイポーラトランジスタを使用する場合もあり得る。
【０００５】
本明細書では、同期整流方式を実現するために使用される能動素子を、「同期整流素子」という。低損失であり、かつ、制御信号を制御ノードに入力することによってオン／オフを制御することが可能な能動素子であれば、その種類は問わない。なお、ＭＯＳＦＥＴの場合、ゲートが制御ノードであり、バイポーラトランジスタの場合、ベースが制御ノードである。但し、ＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）は、省電力性に優れ、耐圧も高いため、同期整流素子として適している。
【０００６】
パワーＭＯＳＦＥＴを用いた同期整流方式の整流回路は、例えば、特許文献１および特許文献２に記載されている。
【０００７】
特許文献１に記載される整流回路は、整流回路の入力端子と出力端子との間の電位差を比較器により測定し、その比較器の出力信号によって、入力端子と出力端子との間に接続されているパワーＭＯＳＦＥＴのオン／オフを制御する。
【０００８】
特許文献２に記載される整流回路（全波ブリッジ整流回路）は、４つのパワーＭＯＳＦＥＴと、各パワーＭＯＳＦＥＴのオン／オフを制御するための４つの比較器と、によって構成される。比較器は、入力端子の電圧と、直流出力電圧ＶＤＤあるいは接地電位ＧＮＤとを比較し、各比較器の出力信号によって、各パワーＭＯＳＦＥＴのオン／オフを制御する。
【特許文献１】特表昭６０−５０２１３５号公報
【特許文献２】特開平９−１３１０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１および特許文献２に記載の同期整流方式の整流回路では、整流回路の入力端子の電圧（すなわち交流信号の電圧）と、整流回路の出力端子の電圧（すなわち整流電圧）とを比較器によって比較し、入力端子と出力端子との間に接続されるＭＯＳＦＥＴ（同期整流素子）のオン／オフを制御する。
【００１０】
しかし、同期整流素子がオンすると、同期整流素子のオン抵抗が低いことから、整流回路の入力端と出力端との電位差が微小（例えば、数ｍＶ程度）となる。すなわち、比較器に入力される２つの電圧の電位差がほとんどなくなることから、正確な電圧比較が困難になり、オン状態の同期整流素子をオフ状態に移行させるタイミングにかなりの遅延が生じる。同期整流素子のターンオフのタイミングが遅延すると、その遅延期間において、例えば、平滑コンデンサに蓄積されている電荷の逆流が生じて、整流回路のエネルギー効率が低下する。よって、同期整流素子のターンオフタイミングを、できるだけ正確に制御することが望ましい。
【００１１】
また、整流回路に入力される交流電圧にはノイズが重畳されるため、同期整流素子の、より正確なオン／オフ制御のためにはノイズ対策が必要となる。
【００１２】
また、例えば、無接点電力伝送システムの受電装置に整流回路が設けられる場合、無接点電力伝送システムでは高い伝送効率が求められることから、整流回路の損失の低減やエネルギー効率の改善は極めて重要な課題となる。したがって、従来にない、より高精度な同期整流素子のタイミング制御を実現することが重要である。
【００１３】
本発明の幾つかの態様によれば、例えば、同期整流素子のターンオフ遅延による、平滑コンデンサに蓄積されている電荷の逆流を確実に防止することができる。また、例えば、ノイズに影響されることなく、高精度の同期整流素子のオン／オフのタイミング制御が可能となり、整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
【課題を解決するための手段】
【００１４】
（１）本発明の整流制御装置の一態様は、複数の同期整流素子を含む整流ブリッジと、前記整流ブリッジに接続される平滑コンデンサと、を含む全波整流回路における、前記複数の同期整流素子の少なくとも一つのオン／オフを制御する整流制御装置であって、前記複数の同期整流素子のうちの少なくとも一つのオン／オフを、少なくとも一つのオン／オフ制御信号によって制御するタイミング制御回路を含み、前記タイミング制御回路は、前記少なくとも一つのオン／オフ制御信号の一つである第１のオン／オフ制御信号を生成するオン／オフ制御信号生成回路を含み、前記オン／オフ制御信号生成回路は、整流ブリッジに入力される交流電圧と、前記整流ブリッジから出力される整流電圧とを比較する第１のコンパレータと、前記交流電圧のピーク電圧をホールドするピークホールド回路と、前記ピークホールド回路によってホールドされたピーク電圧と、前記交流電圧とを比較する第２のコンパレータと、前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号とに基づいて、前記第１のオン／オフ制御信号を出力する出力回路と、を有する。
【００１５】
本態様では、交流電圧と整流電圧とを第１のコンパレータによって比較し、例えば、交流電圧が整流電圧を超えるタイミングで、同期整流素子のオン／オフ制御信号がアクティブレベルとなって同期整流素子がオンする。また、ピークホールド回路によって交流電圧のピーク電圧がホールドされる。また、第２のコンパレータによって、ピーク電圧とリアルタイムの交流電圧とが比較され、例えば、交流電圧がピーク電圧を下回るタイミングで、同期整流素子のオン／オフ制御信号が非アクティブレベルとなって同期整流素子がオフする。
【００１６】
整流電圧は微視的には、時間軸上で変動し、ノイズが重畳される場合もある。一方、ピークホールド回路によってホールドされたピーク電圧は、ノイズを含まない直流電圧である。よって、ピークホールドコンデンサにホールドされているピーク電圧とリアルタイムの交流電圧とを比較する本態様の方式では、リアルタイムの整流電圧とリアルタイムの交流電圧とを比較する従来方式に比べて、電圧比較の精度を高めることが可能である。よって、同期整流素子のターンオフタイミングを、より高精度に制御することができる。
【００１７】
また、上述のとおり、一旦、同期整流素子がオンすると、同期整流素子のオン抵抗が低いことから、整流回路の入力端と出力端との電位差が微小（例えば、数ｍＶ程度）となり、交流電圧と整流電圧との電位差がほとんどなくなることから、正確な電圧比較が困難になる。すなわち、通常のコンパレータは、比較対象の２つの信号の電位差が、ある程度大きくないと電圧比較ができず、従来の方式では、オン状態の同期整流素子をオフ状態に移行させるタイミングに遅延が生じ、その遅延期間において、平滑コンデンサに蓄積されている電荷の逆流が生じる。
【００１８】
本態様では、整流ブリッジに入力される交流電圧がピーク電圧よりも低下するタイミング（すなわち、整流回路の後段に設けられる負荷への電流が減り始めるタイミング）で、同期整流素子がオフすることができる。平滑コンデンサに蓄積されている電荷の逆流は、交流電圧が整流電圧よりも低下すると生じるが、本態様の場合、逆流が生じる時点よりも前に同期整流素子が確実にオフするため、平滑コンデンサに蓄積されている電荷の逆流は確実に防止される。したがって、逆流に起因する整流回路のエネルギー効率の低下が生じない。
【００１９】
（２）本発明の整流制御装置の他の態様では、前記第１のコンパレータは第１のヒステリシスコンパレータによって構成され、前記第１のヒステリシスコンパレータの閾値電圧は、前記第１のヒステリシスコンパレータの出力信号の電圧レベルがＬレベルのときは第１の閾値電圧であり、前記第１のヒステリシスコンパレータの出力信号の電圧レベルがＨレベルのときは第２の閾値電圧であり、前記第１の閾値電圧と前記第２の閾値電圧との差電圧によって決まるヒステリシス幅は、前記交流電圧および前記整流電圧に重畳されるノイズに対して、前記第１のヒステリシスコンパレータが不感となる電圧に設定される。
【００２０】
第１のコンパレータとして、ヒステリシスコンパレータを用いることによって、細かなノイズに追従して、第１のコンパレータの出力信号の電圧レベルが瞬時的に何回も変動するような事態が防止される。
【００２１】
また、ヒステリシス幅を、例えば２５ｍＶ程度に設定した場合、第１のコンパレータは、この程度の電位差は確実に検出できることから、交流電圧が第２の閾値電圧を下回るタイミングにて、ヒステリシスコンパレータの出力がアクティブレベル(例えばＨ）から非アクティブレベル（例えばＬ）に確実に変化する。すなわち、適切なヒステリシス幅を設定することによって、ノイズ対策が強化されると共に、ヒステリシス幅を積極的に利用して、より正確なターンオフのタイミング制御を実現することができる。よって、回路設計も従来に比べて、容易になる。
【００２２】
（３）本発明の整流制御装置の他の態様では、前記第２のコンパレータは第２のヒステリシスコンパレータによって構成され、前記第２のヒステリシスコンパレータの閾値電圧は、前記第２のヒステリシスコンパレータの出力信号の電圧レベルがＬレベルのときは第３の閾値電圧であり、前記第２のヒステリシスコンパレータの出力信号の電圧レベルがＨレベルのときは第４の閾値電圧であり、前記第３の閾値電圧と前記第４の閾値電圧との差電圧によって決まるステリシス幅は、前記交流電圧または前記整流電圧に重畳されるノイズに対して、前記第２のヒステリシスコンパレータが不感となる電圧に設定される。
【００２３】
第２のコンパレータとして、ヒステリシスコンパレータを用いることによって、細かなノイズに追従して、第２のコンパレータの出力信号の電圧レベルが瞬時的に何回も変動するような事態が防止される。
【００２４】
また、ヒステリシス幅を、例えば２５ｍＶ程度に設定した場合、第２のコンパレータは、この程度の電位差は確実に検出できることから、交流電圧が第２の閾値電圧を下回るタイミングにて、ヒステリシスコンパレータの出力がアクティブレベル(例えばＨ）から非アクティブレベル（例えばＬ）に確実に変化する。すなわち、適切なヒステリシス幅を設定することによって、ノイズ対策が強化されると共に、ヒステリシス幅を積極的に利用して、より正確なターンオフのタイミング制御を実現することができる。よって、回路設計も従来に比べて、容易になる。
【００２５】
（４）本発明の整流制御装置の他の態様は、前記ピークホールド回路は、ピークホールドコンデンサと、前記交流電圧が前記ピークホールドコンデンサのホールド電圧より高い期間において、前記ピークホールドコンデンサのホールド電圧が前記交流電圧と同じ電圧になるように前記ピークホールドコンデンサを充電し、かつ、前記交流電圧が前記ピークホールドコンデンサのホールド電圧よりも低くなると前記ピークホールドコンデンサの充電を停止する充電回路と、前記ピーク電圧がホールドされている前記ピークホールドコンデンサをリセットするための放電回路と、を有する。
【００２６】
ピークホールド回路は、例えば、ピークホールドコンデンサと、充電回路と、放電回路とによって構成することができる。充電回路は、例えば、ピークホールドコンデンサのホールド電圧と交流電圧とを比較するコンパレータの働きと、ピークホールドコンデンサのホールド電圧が整流電圧に等しくなるように制御するボルテージフォロワの働きを兼ねる回路である（但し、この回路構成に限定されるものではない）。
【００２７】
リアルタイムの交流電圧がピークホールドコンデンサのホールド電圧を超えている期間では、例えば負帰還制御によって、ホールド電圧が交流電圧に一致するように制御される。そして、リアルタイムの交流電圧がホールド電圧を下回ると、充電が停止する。この動作によって、交流電圧のピーク電圧が、ピークホールドコンデンサに保持される。
【００２８】
また、ピーク電圧と交流電圧とが第２のコンパレータによって比較されて、その結果として同期整流素子がオフした後であって、その同期整流素子が再びオンする前の期間において、放電回路によってピークホールドコンデンサの電荷が放電され、ピークホールドコンデンサが初期状態に戻る。すなわち、ピークホールドコンデンサがリセットされた状態となる。以後、同様の動作が、例えば周期的に繰り返される。
【００２９】
（５）本発明の整流制御装置の他の態様は、前記タイミング制御回路は、前記整流電圧が所与の電圧レベル以上になるまで、前記少なくとも一つのオン／オフ制御信号の各々を非アクティブレベルに維持する出力保証回路を、さらに有する。
【００３０】
例えば、整流制御装置に含まれるタイミング制御回路が、全波整流回路から得られる整流電圧を電源電圧として動作する場合がある。例えば、全波整流回路および整流制御装置が、無接点電力伝送システムの受電装置に設けられる場合、整流制御装置は、全波整流回路の整流電圧を電源電圧として動作する。
【００３１】
この場合、電源電圧としての整流電圧の電圧レベルが所与の電圧レベルに達しない期間においてタイミング制御回路を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子のオン／オフ制御ができない場合が生じ得る。例えば、第１および第２の整流素子が同時にオンして、大きな貫通電流が流れて、整流回路のエネルギー効率が低下するような事態が生じ得る。
【００３２】
そこで、本態様では、タイミング制御回路に出力保証回路を設ける。出力保証回路は、整流電圧が所与の電圧レベル以上になるまで、同期整流素子のオン／オフ制御信号を非アクティブレベルに維持する。これにより、複数の同期整流素子の各々は、電源電圧としての整流電圧が所与のレベルに上昇するまでオフ状態となり、その状態では、各同期整流素子に並列に接続される各ボディダイオード（寄生ダイオード）による整流動作が実行される。したがって、例えば、第１および第２の同期整流素子が同時にオンして大きな貫通電流が流れるような事態が生じない。出力保証回路は、タイミング制御回路から出力される、同期整流素子のオン／オフ制御信号が、正常な制御電圧であることを保証する。よって、整流制御装置による同期整流素子の制御の信頼性が向上する。
【００３３】
（６）本発明の整流制御装置の他の態様では、前記整流ブリッジは、第１ノードに第１の交流電圧が入力され、第２ノードに前記第１の交流電圧とは逆相の第２の交流電圧が入力され、第３ノードから前記整流電圧が出力され、第４ノードが基準電位に接続されると共に、前記第１ノードと第２ノードとの間に接続される第１の同期整流素子と、前記第３ノードと前記第４ノードとの間に接続される第２の同期整流素子と、前記第３ノードと前記第１ノードとの間に接続される第３の同期整流素子と、前記第３ノードと前記第４ノードとの間に接続される第４の同期整流素子と、を有する。
【００３４】
本態様では、整流ブリッジは４つの同期整流素子を含み、第１ノードおよび第２ノードに互いに逆相の交流電圧が入力され、第３ノードから整流電圧が出力され、第４ノードに基準電位（例えばＧＮＤ）が接続される。但し、整流ブリッジの構成は、この回路構成に限定されるものではない。整流ブリッジは、「少なくとも一つの同期整流素子を含む同期整流要素回路」と言い換えることができる。
【００３５】
（７）本発明の整流制御装置の他の態様では、前記タイミング制御回路に含まれる前記オン／オフ制御信号生成回路は、前記第１の同期整流素子のオン／オフを制御するための前記第１のオン／オフ制御信号ならびに前記第２の同期整流素子のオン／オフを制御するための第２のオン／オフ制御信号の双方を生成し、前記第１のオン／オフ制御信号および前記第２のオン／オフ制御信号の双方を生成する前記オン／オフ制御信号生成回路は、前記第１のコンパレータとしての、前記第１のオン／オフ制御信号および前記第２のオン／オフ制御信号の双方を生成するために共通に使用される、第１の共通コンパレータと、前記第２のコンパレータとしての、前記第１のオン／オフ制御信号および前記第２のオン／オフ制御信号の双方を生成するために共通に使用される、第２の共通コンパレータと、前記ピークホールド回路としての、前記第１のオン／オフ制御信号および第２のオン／オフ制御信号の双方の生成のために共通に使用される共通ピークホールド回路と、前記第１の共通コンパレータに、前記第１の交流電圧あるいは前記第２の交流電圧のいずれを入力するかが、切り換え制御信号によって切り換えられる入力切り換えスイッチと、生成されたオン／オフ制御信号を、前記第１のオン／オフ制御信号として出力するか、前記第２のオン／オフ制御信号として出力するかを、前記切り換え制御信号に基づいて切り換えるセレクタと、前記整流ブリッジの第１ノードの電圧と前記第２ノードの電圧を比較して、前記切り換え制御信号を生成する比較回路と、を有する。
【００３６】
本態様では、第１のコンパレータ、第２のコンパレータならびにピークホールド回路の各々を、第１および第２のオン／オフ制御信号の各々の生成のために共通に使用する。各回路の共用によって、回路構成のさらなる簡素化、回路の占有面積のさらなる削減、ならびに、さらなる低消費電力化を実現することができる。すなわち、第１のオン／オフ制御信号の生成と第２のオン／オフ制御信号の生成とが同時に行われることはない。よって、各回路を時分割で使用することよって、第１および第２のコンパレータならびにピークホールド回路の共用化が実現される。
【００３７】
本態様では、第１の共通コンパレータに、第１ノードの交流電圧あるいは第２ノードの交流電圧のいずれを供給するかは、切り換えスイッチによって切り換えられる。切り換えスイッチの動作は、比較回路から出力される切り換え制御信号によって制御される。比較回路は、整流ブリッジの第１ノードの電圧と第２ノードの電圧とを比較して切り換え制御信号を生成する。
【００３８】
また、生成されたオン／オフ制御信号を、第１の同期整流素子用の第１のオン／オフ制御信号として出力するか、第２の同期整流素子用の第２のオン／オフ制御信号として出力するかは、セレクタによって制御される。セレクタの動作は、比較回路から出力される切り換え制御信号によって制御される。
【００３９】
（８）本発明の整流制御装置の他の態様では、整流制御装置は、前記整流ブリッジを含む。
【００４０】
本態様では、整流制御装置は、タイミング制御回路のみならず、整流ブリッジも内蔵する。例えば、整流ブリッジを比較的低耐圧のトランジスタで構成することができる場合には、整流ブリッジを整流制御装置（ＩＣ）に内蔵することが可能であり、これによって、無接点電力伝送システムの受電装置における部品点数を削減することができる。
【００４１】
（９）本発明の全波整流回路の一態様は、複数の同期整流素子を含む整流ブリッジと、前記整流ブリッジに接続される平滑コンデンサと、前記複数の同期整流素子の少なくとも一つのオン／オフを制御するための上記の整流制御装置と、を含む。
【００４２】
本態様の全波整流回路は、同期整流方式の整流ブリッジと、平滑コンデンサと、上記いずれかに記載の整流制御装置と、を含む。
【００４３】
本態様によれば、同期整流素子のオン／オフを適切なタイミングで制御することができ、例えば、ボディダイオードによる損失を低減できる。また、平滑コンデンサに蓄積されている電荷の逆流を効果的に防止することができる。よって、低損失かつエネルギー効率の高い、同期整流方式の全波整流回路を実現することができる。
【００４４】
（１０）本発明の電子機器の一態様は、上記いずれかの整流制御装置を含む。
【００４５】
これによって、電子機器（例えば、携帯端末（携帯電話端末、ＰＤＡ端末、持ち運び可能なコンピュータ端末等を含む））に搭載される電源回路の損失が低減される。よって、電子機器の電源回路のエネルギー効率が向上する。
【００４６】
（１１）本発明の電子機器の他の態様は、上記の全波整流回路を含む。
【００４７】
これによって、電子機器（例えば、携帯端末（携帯電話端末、ＰＤＡ端末、持ち運び可能なコンピュータ端末等を含む））に搭載される電源回路の損失が低減される。よって、電子機器の電源回路のエネルギー効率が向上する。
【００４８】
（１２）本発明の受電装置の一態様は、２次コイルと、複数の同期整流素子を含む整流ブリッジと、前記整流ブリッジに接続される平滑コンデンサと、を含む全波整流回路と、前記複数の同期整流素子の少なくとも一つのオン／オフを制御するための上記いずれかの整流制御装置と、前記全波整流回路から得られる整流電圧に基づく、給電対象の負荷への給電を制御するための給電制御部と、を有する。
【００４９】
本態様の受電装置は、同期整流方式の全波整流回路と、整流制御装置と、給電制御部と、を有する。全波整流回路から出力される整流電圧によって受電装置が動作し、給電対象の負荷（例えば、２次電池）に電力が供給される。本態様によれば、全波整流回路における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が格段に向上する。
【００５０】
（１３）本発明の無接点電力伝送システムの一態様は、１次コイルと２次コイルを電磁的に結合させて、送電装置から上記の受電装置に対して電力を伝送する。
【００５１】
本態様の無接点電力伝送システムによれば、受電装置に設けられる全波整流回路における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が格段に向上する。
【００５２】
このように、本発明の幾つかの態様によれば、例えば、同期整流素子のターンオフ遅延による、平滑コンデンサに蓄積されている電荷の逆流を確実に防止することができ、また、例えば、ノイズに影響されることなく、高精度の同期整流素子のオン／オフのタイミング制御が可能となる。よって、整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００５４】
（第１の実施形態）
まず、全波整流回路の回路構成の一例について説明する。
【００５５】
（全波整流回路の構成例）
図１（Ａ）〜図１（Ｃ）は、同期整流方式の全波整流回路ならびに整流制御装置の構成の一例について説明するための図である。
【００５６】
図１（Ａ）において、１次コイルＬ１ならびに２次コイルＬ２はトランスを構成する。全波整流回路１５０は、同期整流方式の全波整流回路であり、少なくとも一つの同期整流素子を含む整流ブリッジ１００と、平滑コンデンサＣ１と、を有する。この全波整流回路１５０は、２次コイルＬ２のコイル端（ノードＮＸおよびノードＮＹ）に入力される交流電圧を整流して、整流電圧（直流電圧）Ｖｏｕｔに変換する。なお、整流電圧Ｖｏｕｔは、負荷ＬＱに供給される。
【００５７】
また、整流制御装置（整流制御ＩＣ）２５０は、整流ブリッジ１００を構成する少なくとも一つの同期整流素子のオン／オフのタイミングを制御する。この整流制御装置２５０は、少なくともタイミング制御回路２００を有する。
【００５８】
タイミング制御回路２００には、コイル端（ノードＮＸ）に入力される交流電圧ＶＣ１と、コイル端（ノードＮＹ）に入力される交流電圧ＶＣ２と、整流電圧Ｖｏｕｔとが入力される。また、タイミング制御回路２００は、同期整流素子のオン／オフ制御信号（タイミング制御信号）ＴＧｎ（ｎは１〜４のいずれか）を生成する。このオン／オフ制御信号ＴＧｎによって、整流ブリッジ１００に含まれる同期整流素子のオン／オフのタイミングが制御される。
【００５９】
タイミング制御回路２００は、上述のオン／オフ制御信号ＴＧｎを生成するために、交流電圧ＶＣ１またはＶＣ２と、整流電圧Ｖｏｕｔまたは基準電位ＶＳＳとを比較して比較結果を示す信号を出力するオン／オフ制御信号生成回路（図１では不図示）を有する。このオン／オフ制御信号生成回路は、交流電圧（ＶＣ１，ＶＣ２）と整流電圧（Ｖｏｕｔ）または基準電位（ＶＳＳ）とを、高精度に比較するための独自の回路構成（すなわち、サンプリング方式の回路構成）を有しており、このオン／オフ制御信号生成回路を用いると、ノイズに影響されることなく、高精度の電圧比較が可能である。この点については、後述する。
【００６０】
図１（Ｂ）は、整流ブリッジ１００の回路構成の一例を示す図である。図１（Ｂ）の整流ブリッジ１００は、同期整流素子としてのＮＭＯＳトランジスタ（Ｍ１〜Ｍ４）によって構成される。
【００６１】
整流ブリッジ１００の第１ノードＮ１には、交流電圧ＶＣ１が入力され、第２ノードＮ２には、交流電圧ＶＣ２が入力される。交流電圧ＶＣ１の電圧極性（つまり、正極性であるか負極性であるか）は、交流電圧ＶＣ２の電圧極性とは反対である。
【００６２】
また、整流ブリッジ１００の第３ノードＮ３からは整流電圧（直流電圧）Ｖｏｕｔが得られる。また、第４ノードＮ４は、基準電位ＶＳＳ（例えばＧＮＤ）に接続される。
【００６３】
また、整流ブリッジの第１ノードＮ１と第３ノードＮ３との間に第１の同期整流素子（ＮＭＯＳトランジスタ）Ｍ１が接続され、第２ノードＮ２と第３ノードＮ３との間に第２の同期整流素子（ＮＭＯＳトランジスタ）Ｍ２が接続され、第１ノードＮ１と第４ノードＮ４との間に第３の同期整流素子（ＮＭＯＳトランジスタ）Ｍ４が接続され、第２ノードＮ２と第３ノードＮ３との間に第４の同期整流素子（ＮＭＯＳトランジスタ）Ｍ４が接続されている。
【００６４】
第１の同期整流素子Ｍ１のソース・ドレイン間には、第１ノードＮ１から第３ノードＮ３に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ１が接続される。同様に、第２の同期整流素子Ｍ２のソース・ドレイン間には、第２ノードＮ２から第３ノードＮ３に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ２が接続される。同様に、第３の同期整流素子Ｍ３のソース・ドレイン間には、第４ノードＮ４から第１ノードＮ１に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ３が接続される。同様に、第４の同期整流素子Ｍ４のソース・ドレイン間には、第３ノードＮ３から第２ノードＮ２に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ４が接続される。
【００６５】
図１（Ｃ）は、同期整流素子としてのＮＭＯＳトランジスタのデバイス構造を示す断面図である。ＮＭＯＳトランジスタは、縦型のパワートランジスタであり、ドレイン電極１（Ｄ）と、ドレインを構成するＮ＋層２およびＮ−層３と、Ｐウエル４と、ソースを構成するＮ＋層５と、ゲート絶縁膜６と、ポリシリコンゲート７（Ｇ）と、保護膜８と、ソース電極９（Ｓ）と、により構成される。
なお、同期整流素子は、能動素子からなる低損失のスイッチング素子であり、上述のように、同期整流素子としてＭＯＳＦＥＴを使用することができるが、場合によっては、バイポーラトランジスタやその他の能動素子を使用する場合もあり得る。なお、本明細書においては、同期整流方式の「同期」という文言には特別な意味はなく、能動素子を適切なタイミングでスイッチング制御して、交流電圧を整流電圧に変換する整流方式は、すべて同期整流方式ということができる。
【００６６】
また、同期整流方式の整流ブリッジの構成としては、整流ブリッジを構成する第１〜第４の整流素子の全部を同期整流素子とする構成と、第１〜第４の整流素子の一部のみを同期整流素子とし、残りの整流素子としてダイオード（ＭＯＳダイオードならびにＰＮ接合ダイオードを含む）を使用する構成とがある。整流回路における損失を低減するためには、第１〜第４の整流素子の全部を同期整流素子とするのが望ましい。
【００６７】
一方、第１〜第４の整流素子のうちの一部をダイオードした場合、同期整流素子のようにオン／オフ制御が不要となって、タイミング制御回路の負担が軽減される。また、交流電圧の極性が反転すれば、ダイオードが逆バイアスされて、平滑コンデンサに蓄積された電荷の逆流が自動的に阻止されるという利点もある。
【００６８】
整流ブリッジは、少なくとも第１および第２の整流素子（Ｍ１，Ｍ２）が同期整流素子で構成されるのが望ましい。すなわち、整流回路のエネルギー効率を向上させるという観点からは、少なくとも、平滑コンデンサＣ１に接続される第１および第２の整流素子（Ｍ１，Ｍ２）を同期整流素子で構成して、各同期整流素子のオン／オフを適切に制御することが望ましい。
【００６９】
（整流ブリッジを構成する４つの同期整流素子の各々のオン／オフタイミングを、４つのタイミング制御回路によって制御する例）
図２（Ａ）および図２（Ｂ）は、整流制御装置に含まれるタイミング制御回路の内部構成の一例ならびに回路動作の一例を示す図である。図２（Ａ）において、タイミング制御回路２００は、第１〜第４の同期整流素子（Ｍ１〜Ｍ４）の各々のオン／オフを制御するために、第１〜第４のオン／オフ制御信号生成回路（すなわちＴＧ１生成回路１０ａ，ＴＧ２生成回路１０ｂ，ＴＧ３生成回路１０ｃ，ＴＧ４生成回路１０ｄ）を有している。
【００７０】
第１のオン／オフ制御信号生成回路（ＴＧ１生成回路）１０ａは、整流ブリッジ１００の第１ノードＮ１に入力される交流電圧ＶＣ１と、第３ノードＮ３から得られる整流電圧Ｖｏｕｔとを比較し、その比較結果に基づいて、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１のオン／オフを制御するためのオン／オフ制御信号ＴＧ１を生成する。オン／オフ制御信号ＴＧ１は、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１のゲート（制御端子）を駆動する。
【００７１】
すなわち、交流電圧ＶＣ１が整流電圧Ｖｏｕｔを超えたことが第１のオン／オフ制御信号生成回路１０ａによって検出されると、第１のオン／オフ制御信号生成回路１０ａから出力されるオン／オフ制御信号ＴＧ１がＨレベルに反転して、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１がオンする。また、交流電圧ＶＣ１が整流電圧Ｖｏｕｔを下回ったことが第１のオン／オフ制御信号生成回路（ＴＧ１生成回路）１０ａによって検出されると、オン／オフ制御信号ＴＧ１がＬレベルになり、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１がオフする。
【００７２】
同様に、第２のオン／オフ制御信号生成回路（ＴＧ２生成回路）１０ｂは、整流ブリッジ１００の第２ノードＮ２に入力される交流電圧ＶＣ２と、第３ノードＮ３から得られる整流電圧Ｖｏｕｔとを比較し、その比較結果に基づいて、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２のオン／オフを制御するためのオン／オフ制御信号ＴＧ２を生成する。オン／オフ制御信号ＴＧ２は、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２のゲート（制御端子）を駆動する。
【００７３】
すなわち、交流電圧ＶＣ２が整流電圧Ｖｏｕｔを超えたことが第２のオン／オフ制御信号生成回路１０ｂによって検出されると、第２のオン／オフ制御信号生成回路１０ｂから出力されるオン／オフ制御信号ＴＧ２がＨレベルに反転して、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２がオンする。また、交流電圧ＶＣ２が整流電圧Ｖｏｕｔを下回ったことが第２のオン／オフ制御信号生成回路（ＴＧ２生成回路）１０ｂによって検出されると、オン／オフ制御信号ＴＧ２がＬレベルになって、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２がオフする。
【００７４】
同様に、第３のオン／オフ制御信号生成回路（ＴＧ３生成回路）１０ｃは、整流ブリッジ１００の第１ノードＮ１に入力される交流電圧ＶＣ１と、第４ノードＮ４に接続される基準電位ＶＳＳ（ＧＮＤ）とを比較し、その比較結果に基づいて、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３のオン／オフを制御するためのオン／オフ制御信号ＴＧ３を生成する。オン／オフ制御信号ＴＧ３は、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３のゲート（制御端子）を駆動する。
【００７５】
すなわち、交流電圧ＶＣ１が基準電位ＶＳＳ（ＧＮＤ）よりも低下したことが第３のオン／オフ制御信号生成回路（ＴＧ３生成回路）１０ｃによって検出されると、第３のオン／オフ制御信号生成回路１０ｃから出力されるオン／オフ制御信号ＴＧ３がＨレベルに反転して、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３がオンする。また、交流電圧ＶＣ１が基準電位ＶＳＳ（ＧＮＤ）を超えたことが第３のオン／オフ制御信号生成回路１０ｃによって検出されると、オン／オフ制御信号ＴＧ３がＬレベルになり、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３がオフする。
【００７６】
同様に、第４のオン／オフ制御信号生成回路（ＴＧ４生成回路）１０ｄは、整流ブリッジ１００の第２ノードＮ２に入力される交流電圧ＶＣ２と、第４ノードＮ４に接続される基準電位ＶＳＳ（ＧＮＤ）とを比較し、その比較結果に基づいて、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４のオン／オフを制御するためのオン／オフ制御信号ＴＧ４を生成する。オン／オフ制御信号ＴＧ４は、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４のゲート（制御端子）を駆動する。
【００７７】
すなわち、交流電圧ＶＣ２が基準電位ＶＳＳ（ＧＮＤ）よりも低下したことが第４のオン／オフ制御信号生成回路（ＴＧ４生成回路）１０ｄによって検出されると、第４のオン／オフ制御信号生成回路１０ｄから出力されるオン／オフ制御信号ＴＧ４がＨレベルに反転して、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４がオンする。また、交流電圧ＶＣ２が基準電位ＶＳＳ（ＧＮＤ）を超えたことが第４のオン／オフ制御信号生成回路１０ｄによって検出されると、オン／オフ制御信号ＴＧ４がＬレベルになり、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４がオフする。
【００７８】
オン／オフ制御信号生成回路（ＴＧ１生成回路〜ＴＧ４生成回路）１０ａ〜１０ｄの各々は、比較対象の電圧を高精度に比較するための独自の回路構成（ピークホールド方式の回路構成）を有しており、これらのオン／オフ制御信号生成回路（ＴＧ１生成回路〜ＴＧ４生成回路）を用いると、ノイズの影響を受けずに、安定した、高精度の電圧比較が可能である。したがって、各同期整流素子（Ｍ１〜Ｍ４）を適切なタイミングでオン／オフすることができ、したがって、例えば、ボディダイオードの順方向電圧に起因するダイオード損失を抑制することができ、また、平滑コンデンサＣ１に蓄積されている電荷の逆流を抑制することができ、全波整流回路の最適設計が可能となる。
【００７９】
（タイミング制御回路が、整流ブリッジを構成する４つの同期整流素子のうちの一部のみのオン／オフを制御する例）
図３（Ａ）および図３（Ｂ）は、タイミング制御回路が、整流ブリッジを構成する４つの同期整流素子のうちの一部のみのオン／オフを制御する例の構成と動作を説明するための図である。
【００８０】
図３（Ａ）のタイミング制御回路２００は、第１および第２のオン／オフ制御信号生成回路１０ａ，１０ｂ（すなわち、ＴＧ１生成回路１０ａとＴＧ２生成回路１０ｂ）のみを有する。すなわち、タイミング制御回路２００は、第１の同期整流素子Ｍ１および第２の同期整流素子Ｍ２の各々のオン／オフを制御するためのオン／オフ制御信号ＴＧ１，ＴＧ２のみを出力する。
【００８１】
また、図３（Ａ）の全波整流回路では、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３は、第２の同期整流素子のオン／オフ制御信号ＴＧ２によって駆動され、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４は、第１の同期整流素子のオン／オフ制御信号ＴＧ１によって駆動される。
【００８２】
また、図３（Ｂ）の全波整流回路では、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３のゲート（制御ノード）は、第２ノード（Ｎ２）に接続され、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４のゲート（制御ノード）は、第１ノードＮ１に接続される。
【００８３】
なお、第３の同期整流素子Ｍ３ならびに第４の同期整流素子Ｍ４をＭＯＳダイオードとすることも可能であり、あるいは、ＰＮ接合ダイオードすることも可能である。
【００８４】
図３（Ｂ）の回路構成の場合、第３および第４の同期整流素子（Ｍ３，Ｍ４）のオン／オフは、整流ブリッジ１００に入力される、極性の異なる交流電圧（ＶＣ１，ＶＣ２）の各々によって自動的に制御される。
【００８５】
図３（Ａ）ならびに図３（Ｂ）に示される本実施形態では、タイミング制御回路２００は、第１および第２の同期整流素子（Ｍ１，Ｍ２）に関するオン／オフ制御信号（ＴＧ１，ＴＧ２）を生成するだけでよい。よって、タイミング制御回路２００の負担が軽減され、タイミング制御回路２００の回路構成の簡素化を図ることができる。また、タイミング制御回路２００の占有面積を低減することができる。
【００８６】
（タイミング制御回路の構成の具体例）
図４は、タイミング制御回路の具体的な回路構成の一例を示す図である。図４に示される回路例では、図３（Ａ）に示される回路構成を採用している。すなわち、図４のタイミング制御回路２００は、ＴＧ１生成回路１０ａおよびＴＧ２生成回路１０ｂを有している。ＴＧ１生成回路１０ａおよびＴＧ２生成回路１０ｂの回路構成は同じである。図５においては、同一の構成要素には共通の符号を付している。但し、ＴＧ２生成回路１０ｂにおいては、各構成要素の符号にダッシュ（’）を付し、ＴＧ１生成回路１０ａの構成要素と区別している。以下、ＴＧ１生成回路１０ａの回路構成と動作を説明する（ＴＧ２生成回路１０ｂの回路構成と動作も同様である）。
【００８７】
ＴＧ１生成回路１０ａは、抵抗Ｒ１ａおよび抵抗Ｒ２ａと、抵抗Ｒ１ｂおよび抵抗Ｒ２ｂと、第１のコンパレータ６０２（第１のヒステリシスコンパレータＣＭＰ１）と、ピークホールド回路６０４と、第２のコンパレータ６０６（第２のヒステリシスコンパレータＣＭＰ２）と、出力回路６０８と、を有する。
【００８８】
抵抗Ｒ１ａおよびＲ２ａは、交流電圧ＶＣ１（整流ブリッジの第１ノードＮ１の電圧）を分圧する分圧抵抗である。図４において、抵抗Ｒ１ａおよびＲ２ａによって分圧された交流電圧ＶＣ１は“ＱＶＣ１”と表記される。また、抵抗Ｒ１ｂおよび抵抗Ｒ２ｂは、整流ブリッジの第３ノードＮ３から得られる整流電圧Ｖｏｕｔを分圧する分圧抵抗である。抵抗Ｒ１ｂおよびＲ２ｂによって分圧された整流電圧Ｖｏｕｔは“ＱＶｏｕｔ”と表記される。
【００８９】
第１のヒステリシスコンパレータＣＭＰ１は、ヒステリシス幅Ｖｈｓが、例えば＋２５ｍＶに設定される。図４では、ヒステリシスコンパレータの機能を明らかとするために、第１のヒステリシスコンパレータＣＭＰ１の非反転端子に、仮想的な電池を接続している。例えば、ヒステリシスコンパレータＣＭＰ１の出力信号がＬレベルのときは、仮想的な電池の起電力が０ｍＶとなり、第１のヒステリシスコンパレータＣＭＰ１の出力信号がＨレベルのときは、仮想的な電池の起電力が＋２５ｍＶとなる。この場合、ヒステリシス幅Ｖｈｓが２５ｍＶとなる。このヒステリシス幅Ｖｈｓは、交流電圧ＶＣ１や整流電圧Ｖｏｕｔに重畳する平均的なノイズの振幅よりも十分に大きく設定するのが望ましい。ここで、Ｈ判定閾値（第１の閾値電圧）をＶｔｈ（Ｈ）とし、Ｌ判定閾値（第２の閾値電圧）をＶｔｈ（Ｌ）とした場合、Ｖｔｈ（Ｌ）＝Ｖｔｈ（Ｈ）−Ｖｈｓが成立する。
【００９０】
第１のヒステリシスコンパレータＣＭＰ１を用いることによって、細かなノイズに追従して、第１のヒステリシスコンパレータＣＭＰ１の出力信号の電圧レベルが瞬時的に何回も変動するような事態が防止される。また、ヒステリシス幅を、上述のように２５ｍＶ程度に設定した場合、コンパレータは、この程度の電位差は確実に検出できることから、交流電圧が第２の閾値電圧を下回るタイミングにて、ヒステリシスコンパレータの出力がアクティブレベル(例えばＨ）から非アクティブレベル（例えばＬ）に確実に変化する。すなわち、適切なヒステリシス幅を設定することによって、ノイズ対策が強化されると共に、ヒステリシス幅を積極的に利用して、より正確なターンオフのタイミング制御を実現することができる。よって、回路設計も従来に比べて、容易になる。
【００９１】
また、ピークホールド回路６０４は、ピークホールドコンデンサＣｐｅａｋと、交流電圧ＶＣ１がピークホールドコンデンサＣｐｅａｋのホールド電圧より高い期間において、ピークホールドコンデンサＣｐｅａｋのホールド電圧が交流電圧ＶＣ１と同じ電圧になるようにピークホールドコンデンサＣｐｅａｋを充電し、かつ、交流電圧ＶＣ１がピークホールドコンデンサＣｐｅａｋのホールド電圧よりも低くなるとピークホールドコンデンサＣｐｅａｋの充電を停止する充電回路６０５（差動アンプＡＭＰ１およびＮＭＯＳトランジスタＭＳ１によって構成される）と、ピーク電圧ＶｐｅａｋがホールドされているピークホールドコンデンサＣｐｅａｋをリセットするための放電回路６０７（ＮＭＯＳトランジスタＭＳ２で構成される）と、を有する。
【００９２】
充電回路６０５は、ピークホールドコンデンサＣｐｅａｋのホールド電圧と交流電圧ＶＣ１とを比較するコンパレータの働きと、ピークホールドコンデンサＣｐｅａｋのホールド電圧が整流電圧ＶＣ１に等しくなるように制御するボルテージフォロワの働きを兼ねる回路である（但し、この回路構成は一例であり、この回路構成に限定されるものではない）。
【００９３】
リアルタイムの交流電圧ＶＣ１がピークホールドコンデンサＣｐｅａｋのホールド電圧を超えている期間では、差動アンプＡＭＰ１の出力信号がＨレベルとなってＮＭＯＳトランジスタＭＳ１がオンし、負帰還制御によってホールド電圧が交流電圧ＶＣ１に一致するように制御される。そして、リアルタイムの交流電圧ＶＣ１がホールド電圧を下回ると、差動アンプＡＭＰ１の出力信号がＬレベルとなってＮＭＯＳトランジスタＭＳ１がオフし、ピークホールドコンデンサＣｐｅａｋの充電が停止する。この結果、交流電圧ＶＣ１のピーク電圧Ｖｐｅａｋが、ピークホールドコンデンサＣｐｅａｋに保持される。
【００９４】
また、ピーク電圧Ｖｐｅａｋと交流電圧ＶＣ１とが第２のコンパレータ（第２のヒステリシスコンパレータ）６０６によって比較されて、その結果として第１のオン／オフ制御信号ＴＧ１が非アクティブレベル（Ｌ）となって第１の同期整流素子Ｍ１がオフした後であって、その第１の同期整流素子Ｍ１が再びオンする前の期間において、放電回路６０７を構成するＮＭＯＳトランジスタＭＳ２がオンし、これによってピークホールドコンデンサＣｐｅａｋの電荷が放電され、ピークホールドコンデンサＣｐｅａｋが初期状態に戻る。すなわち、ピークホールドコンデンサＣｐｅａｋがリセットされた状態となる。以後、同様の動作が、例えば周期的に繰り返される。
【００９５】
図４の回路では、放電回路６０７を構成するＮＭＯＳトランジスタＭＳ２のオン／オフは、ＴＧ２生成回路１０ｂから出力される第２のオン／オフ制御信号ＴＧ２によって制御される。この回路構成を採用する場合には、ＮＭＯＳトランジスタＭＳ２のオン／オフ制御信号を別途、作成する必要がないため、回路構成上、有利となる。但し、この回路構成は一例であり、この回路構成に限定されるものではない。
【００９６】
第２のヒステリシスコンパレータＣＭＰ２は、ヒステリシス幅Ｖｈｓが、例えば＋２５ｍＶに設定される。第２のヒステリシスコンパレータＣＭＰ２の出力信号がＬレベルのときは、仮想的な電池の起電力が０ｍＶとなり、第２のヒステリシスコンパレータＣＭＰ２の出力信号がＨレベルのときは、仮想的な電池の起電力が＋２５ｍＶとなる。この場合、ヒステリシス幅Ｖｈｓが２５ｍＶとなる。このヒステリシス幅Ｖｈｓは、交流電圧ＶＣ１や整流電圧Ｖｏｕｔに重畳する平均的なノイズの振幅よりも十分に大きく設定するのが望ましい。ここで、Ｈ判定閾値（第３の閾値電圧）をＶｔｈ（Ｈ）とし、Ｌ判定閾値（第４の閾値電圧）をＶｔｈ（Ｌ）とした場合、Ｖｔｈ（Ｌ）＝Ｖｔｈ（Ｈ）−Ｖｈｓが成立する。
【００９７】
第２のヒステリシスコンパレータＣＭＰ２を用いることによって、細かなノイズに追従して、第２のヒステリシスコンパレータＣＭＰ２の出力信号の電圧レベルが瞬時的に何回も変動するような事態が防止される。また、ヒステリシス幅を、上述のように２５ｍＶ程度に設定した場合、コンパレータは、この程度の電位差は確実に検出できることから、交流電圧が第２の閾値電圧を下回るタイミングにて、ヒステリシスコンパレータの出力がアクティブレベル(例えばＨ）から非アクティブレベル（例えばＬ）に確実に変化する。すなわち、適切なヒステリシス幅を設定することによって、ノイズ対策が強化されると共に、ヒステリシス幅を積極的に利用して、より正確なターンオフのタイミング制御を実現することができる。よって、回路設計も従来に比べて、容易になる。
【００９８】
また、図４の出力回路６０８は、２入力のアンドゲートＡＮＤ２によって構成される。アンドゲートＡＮＤ２には、第１のヒステリシスコンパレータＣＭＰ１の出力信号と、第２のヒステリシスコンパレータＣＭＰ２の出力信号と、が入力され、これらの入力信号に基づいて、第１の同期整流素子Ｍ１をオン／オフするためのオン／オフ制御信号ＴＧ１が生成され、出力される。
【００９９】
図４に示されるＴＧ１生成回路１０ａでは、交流電圧ＶＣ１と整流電圧Ｖｏｕｔとを第１のヒステリシスコンパレータＣＭＰ１によって比較する。交流電圧ＶＣ１が整流電圧Ｖｏｕｔを超えるタイミングで、第１の同期整流素子Ｍ１をオン／オフするための第１のオン／オフ制御信号ＴＧ１がアクティブレベル（Ｈ）となって、第１の同期整流素子Ｍ１がオンする。
【０１００】
また、ピークホールド回路６０４によって交流電圧ＶＣ１のピーク電圧Ｖｐｅａｋがホールドされる。また、第２のヒステリシスコンパレータＣＭＰ２によって、ピーク電圧Ｖｐｅａｋとリアルタイムの交流電圧ＶＣ１とが比較され、交流電圧ＶＣ１がピーク電圧Ｖｐｅａｋを下回るタイミング（具体的には、交流電圧ＶＣ１が、第２のヒステリシスコンパレータＣＭＰ２における第４の閾値電圧を下回るタイミング）で、第１のオン／オフ制御信号ＴＧ１が非アクティブレベル（Ｌ）となって、第１の同期整流素子Ｍ１がオフする。
【０１０１】
整流電圧（Ｖｏｕｔ）は微視的には、時間軸上で変動し、ノイズが重畳される場合もある。一方、ピークホールド回路によってホールドされたピーク電圧Ｖｐｅａｋは、ノイズを含まない直流電圧である。よって、ピークホールドコンデンサＣｐｅａｋにホールドされているピーク電圧Ｖｐｅａｋとリアルタイムの交流電圧ＶＣ１とを比較する本態様の方式では、リアルタイムの整流電圧Ｖｏｕｔとリアルタイムの交流電圧ＶＣ１とを比較する従来方式に比べて、電圧比較の精度を高めることが可能である。よって、第１の同期整流素子Ｍ１のターンオフタイミングを、より高精度に制御することができる。
【０１０２】
また、上述のとおり、一旦、第１の同期整流素子Ｍ１がオンすると、第１の同期整流素子Ｍ１のオン抵抗が低いことから、整流ブリッジの入力端（第１ノードＮ１）と出力端（第３ノードＮ３）との電位差が微小（例えば、数ｍＶ程度）となり、交流電圧ＶＣ１と整流電圧Ｖｏｕｔとの電位差がほとんどなくなることから、正確な電圧比較が困難になる。すなわち、通常のコンパレータは、比較対象の２つの信号の電位差が、ある程度大きくないと電圧比較ができず、従来の方式では、オン状態の第１の同期整流素子Ｍ１をオフ状態に移行させるタイミングに遅延が生じ、その遅延期間において、平滑コンデンサＣ１に蓄積されている電荷の逆流が生じていた。
【０１０３】
これに対して、図４のＴＧ１生成回路１０ａでは、整流ブリッジに入力される交流電圧ＶＣ１がピーク電圧Ｖｐｅａｋよりも低下するタイミング（すなわち、整流回路の後段に設けられる負荷（図１のＬＱ）への電流が減り始めるタイミング）で、同期整流素子がオフすることができる。
【０１０４】
平滑コンデンサＣ１に蓄積されている電荷の逆流は、交流電圧ＶＣ１が整流電圧Ｖｏｕｔよりも低下すると生じるが、本実施形態の場合、逆流が生じる時点よりも前に第１の同期整流素子Ｍ１がオフするため、平滑コンデンサＣ１に蓄積されている電荷の逆流は確実に防止される。よって、逆流に起因する整流回路のエネルギー効率の低下が生じない。
【０１０５】
図５は、図４に示されるＴＧ１生成回路の動作例を示すタイミング図である。図５において、時刻ｔ１〜時刻ｔ３の期間がピーク電圧Ｖｐｅａｋをサンプリングするためのサンプリング期間Ｔｓａｍｐであり、時刻ｔ３〜時刻ｔ７の期間がピーク電圧Ｖｐｅａｋをホールドするためのホールド期間Ｔｈｏｌｄである。また、第１のヒステリシスコンパレータＣＭＰ１のヒステリシス幅をＶｈｓ（ＣＭＰ１）とし、第２のヒステリシスコンパレータＣＭＰ２のヒステリシス幅をＶｈｓ（ＣＭＰ２）とする。
【０１０６】
図５において、ＣＰ０１１は、第１のヒステリシスコンパレータＣＭＰ１の出力である。ＶＭ１１は、第１のヒステリシスコンパレータＣＭＰ１の非反転端子の見掛け上の電圧（ヒステリシス幅を考慮した電圧）である。Ａ０１は、差動アンプＡＭＰ１の出力である。ＣＰ０１２は、第２のヒステリシスコンパレータＣＭＰ２の出力である。ＶＭ１２は、第２のヒステリシスコンパレータＣＭＰ２の非反転端子の見掛け上の電圧（ヒステリシス幅を考慮した電圧）である。
【０１０７】
第１のヒステリシスコンパレータＣＭＰ１の出力ＣＰ０１１は、時刻ｔ２〜時刻ｔ５の期間においてＨレベルになる。また、サンプリング期間Ｔ３（時刻ｔ１〜ｔ３）において、ピークホールドコンデンサＣｐｅａｋのホールド電圧は、充電回路６０５による充電によって上昇する。時刻ｔ３において、差動アンプＡＭＰ１の出力Ａ０１がＨからＬに変化し、これによって、ピークホールドコンデンサＣｐｅａｋに、ピーク電圧Ｖｐｅａｋがホールドされる。
【０１０８】
第１のヒステリシスコンパレータＣＭＰ１の出力ＣＰ０１１がＬからＨに変化するタイミング（時刻ｔ２）において、第１のオン／オフ制御信号ＴＧ１が非アクティブレベル（Ｌ）からアクティブレベル（Ｈ）に変化し、第２のヒステリシスコンパレータＣＭＰ２の出力ＣＰ０１２がＨからＬに変化するタイミング（時刻ｔ４）において、第１のオン／オフ制御信号ＴＧ１がアクティブレベル（Ｈ）から非アクティブレベル（Ｌ）に変化する。
【０１０９】
また、時刻ｔ７において、第２のオン／オフ制御信号ＴＧ２が非アクティブレベル（Ｌ）からアクティブレベル（Ｈ）に変化し、このタイミングで、ピークホールドコンデンサＣｐｅａｋに蓄積されている電荷が放電され、ピーク電圧Ｖｐｅａｋは初期状態の電圧レベル（０Ｖ）に戻る。
【０１１０】
（ヒステリシス幅を設定することによる効果の説明）
図６（Ａ），図６（Ｂ）は、第１および第２のコンパレータとして、ヒステリシスコンパレータを用いることによる効果を説明するための図である。なお、図６（Ａ），図６（Ｂ）に示される波形図は、図５に示される波形図に対応している。
【０１１１】
図６（Ａ）において、Ｖｔｈ１（Ｈ）は第１の閾値電圧であり、Ｖｔｈ２（Ｌ）は第２の閾値電圧であり、Ｖｈｓ（ＣＭＰ１）は、第１のヒステリシスコンパレータＣＭＰ１のヒステリシス幅（２５ｍＶ）である。
【０１１２】
図６（Ａ）に示されるように、第１のヒステリシスコンパレータＣＭＰ１の出力ＣＰ０１１は、時刻ｔ２にＬからＨに変化し、時刻ｔ５にＨからＬに変化する。図６（Ａ）の波形の場合、交流電圧ＱＶＣ１にはノイズが重畳しており、交流電圧ＱＶＣ１は整流電圧ＱＶｏｕｔと複数回、交差するが（時刻ｔ２の交差点Ｊ１，時刻ｔ４０の交差点Ｊ２，時刻ｔ４１の交差点Ｊ３）、ヒステリシス幅（Ｖｈｓ（ＣＭＰ１））が設けられていることから、第１のヒステリシスコンパレータＣＭＰ１の出力ＣＰ０１１は、ノイズに追従して変化しない。よって、第１のオン／オフ制御信号ＴＧ１の立ち上がりのタイミングは、ノイズに影響されることなく、時刻ｔ２に正確に決まる。
【０１１３】
また、図６（Ｂ）において、Ｖｔｈ２（Ｈ）は第３の閾値電圧であり、Ｖｔｈ２（Ｌ）は第４の閾値電圧であり、Ｖｈｓ（ＣＭＰ２）は、第２のヒステリシスコンパレータＣＭＰ２のヒステリシス幅（２５ｍＶ）である。
【０１１４】
また、図６（Ｂ）に示されるように、第２のヒステリシスコンパレータＣＭＰ２の出力ＣＰ０１２は、時刻ｔ４にＨからＬに変化する。ヒステリシス幅が設けられない場合には、理想的には時刻ｔｘ（交流電圧ＱＶＣ１がピーク電圧Ｖｐｅａｋを下回るタイミングＪ４）において、信号ＣＰ０１２はＨからＬに変化するはずである。しかし、実際には、図６（Ｂ）に示すように、交流電圧ＱＶＣ１にはノイズが重畳しており、ヒステリシス幅が設けられない場合には、信号ＣＰ０１２の電圧レベルは、ノイズの影響を受けて瞬時的に変化し、ピーク電圧のホールドタイミングを正確に決定できないことが懸念される。
【０１１５】
本実施形態の場合、ヒステリシス幅が設定されていることから、信号ＣＰ０１２は、ノイズに関係なく、交流電圧ＱＶＣ１が第４の閾値電圧Ｖｔｈ２（Ｌ）を下回るタイミングＪ５（時刻ｔ４）においてＨからＬに変化する。
【０１１６】
また、ヒステリシス幅Ｖｈｓ（ＣＭＰ２）は既知であり、交流電圧ＱＶＣ１がどのような波形になるかも設計段階で予測することができるため、時刻ｔｘ〜時刻ｔ４までの期間（つまり、ヒステリシス幅を設定したことによって生じる遅延時間）は、設計段階において、正確に知ることができる。したがって、ヒステリシス幅Ｖｈｓ（ＣＭＰ２）を適切な値に設定することによって、ノイズ対策の効果と共に、信号ＣＰ０１２がＨからＬに変化するタイミングを正確に決定することができ、設計が容易化される。
【０１１７】
また、平滑コンデンサＣ１に蓄積されている電荷の逆流は、交流電圧ＱＶＣ１が整流電圧ＱＶｏｕｔよりも低下すると生じる。図６（Ｂ）において、逆流が開始されるタイミングはｔｙである。本実施形態の場合、逆流が生じる時点ｔｙよりも前の時点（時刻ｔ４：負荷への供給電流が減少に転じるタイミング）において、信号ＣＰ０１２がＨからＬに変化し、第１のオン／オフ制御信号ＴＧ１が非アクティブレベルになって、第１の同期整流素子Ｍ１がオフするため、平滑コンデンサＣ１に蓄積されている電荷の逆流は確実に防止される。すなわち、図６（Ｂ）において、時刻ｔ４と時刻ｔｙとの間の期間はＴＥであり、必ず、ＴＥ＞０が満足される。よって、逆流に起因する整流回路のエネルギー効率の低下が生じない。
【０１１８】
（ヒステリシスコンパレータの具体的な回路構成例）
図７（Ａ）および図７（Ｂ）は、ヒステリシスコンパレータの具体的な回路構成の一例を示す図である。
【０１１９】
図７（Ａ）に示される回路は、差動回路（４つのＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２ならびに定電流源Ｉ１によって構成される）と、ソース接地のＭＯＳトランジスタＭＮ３と、定電流源Ｉ２と、出力バッファ（６つのＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＮ４，ＭＮ５，ＭＰ５，ＭＰ６と、電流制限抵抗Ｒｋ１およびＲｋ２と、によって構成される）と、を有する。出力電圧Ｖｏｕｔの電圧レベルに応じて、出力バッファを構成する２つのＭＯＳトランジスタ（ＭＰ５，ＭＮ６）のいずれかがオンし、これによって、正帰還ループが形成される。
【０１２０】
図７（Ｂ）に示される回路は、差動回路（４つのＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２ならびに定電流源Ｉ１によって構成される）と、正帰還ループを形成する
ためのＭＯＳトランジスタＭＰ１０およびＭＮ１０と、ソース接地のＭＯＳトランジスタＭＮ３と、定電流源Ｉ２と、２段のＣＭＯＳインバータによって構成される出力バッファ（４つのＭＯＳトランジスタＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ１２によって構成される）と、を有する。ＭＯＳトランジスタＭＮ１０がオンすることによって、正帰還ループが形成される。
【０１２１】
（第２の実施形態）
図８は、タイミング制御回路の具体的な回路構成の他の例(出力保証回路を設ける例)を示す図である。本実施形態では、整流電圧Ｖｏｕｔが所与の電圧レベル以上になるまで、同期整流素子（Ｍ１〜Ｍ４）のオン／オフ制御信号（ＴＧ１，ＴＧ２）を非アクティブレベル（Ｌ）に維持する出力保証回路３５０が設けられる。
【０１２２】
整流制御装置２５０に含まれるタイミング制御回路２００が、全波整流回路１５０から得られる整流電圧Ｖｏｕｔを電源電圧として動作する場合がある。例えば、全波整流回路１５０および整流制御装置２５０が、無接点電力伝送システムの受電装置に設けられる場合、整流制御装置２５０は、全波整流回路１５０の整流電圧Ｖｏｕｔを電源電圧として動作する。
【０１２３】
この場合、電源電圧としての整流電圧Ｖｏｕｔの電圧レベルが所与の電圧レベルに達しない期間においてタイミング制御回路２００を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子のオン／オフ制御ができない場合が生じ得る。例えば、第１および第２の整流素子（Ｍ１，Ｍ２）が同時にオンして、第１ノードＮ１から第２ノードＮ２に向けて大きな貫通電流が流れて、全波整流回路１５０のエネルギー効率が低下し、あるいは、素子の破損が生じるような事態が生じ得る。
【０１２４】
そこで、本実施形態では、例えば、図８に示すように、オン／オフ制御信号生成回路１０ａに出力保証回路３５０を設ける。出力保証回路３５０は、タイミング制御回路２００から出力される、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１が、正常な制御電圧であることを保証する。よって、整流制御装置２５０による同期整流素子の制御の信頼性が向上する。
【０１２５】
出力保証回路３５０は、分圧抵抗Ｒ１００およびＲ１０１と、ソース接地のＮＭＯＳトランジスタＭＮ１００と、負荷抵抗Ｒ１００と、ドレイン接地のＰＭＯＳトランジスタ（ソースフォロワ）ＭＰ１００と、出力バッファとして機能するＣＭＯＳインバータ（ＰＭＯＳトランジスタＭＰ１０１とＮＭＯＳトランジスタＭＮ１０１とにより構成される）と、ＣＭＯＳインバータの出力ノードをプルダウンするためのプルダウン抵抗Ｒ１０３と、を有する。
【０１２６】
ＮＭＯＳトランジスタＭＮ１００は、整流電圧Ｖｏｕｔが所与の電圧レベル以上になるまでオンしない。ＮＭＯＳトランジスタＭＮ１００がオフしている期間においては、ＣＭＯＳインバータ（ＭＰ１０１，ＭＮ１０１）に電源電圧（Ｖｏｕｔ＝ＶＤＤ）が供給されず、ＣＭＯＳインバータの出力ノードは、プルダウン抵抗Ｒ１０３によってＬレベル（接地電位）に保持される。よって、オン／オフ制御信号ＴＧ１は、非アクティブレベル（Ｌ）に維持され、同期整流素子としてのＮＭＯＳトランジスタＭ１はオフ状態を維持する。
【０１２７】
このように、電源電圧としての整流電圧Ｖｏｕｔが所与のレベルに上昇するまで、全部の同期整流素子（例えばＭ１〜Ｍ４）がオフ状態となる。その状態では、各同期整流素子に並列に接続される各ボディダイオード（ＤＰ１〜ＤＰ４）による整流動作が実行される。したがって、例えば、第１および第２の同期整流素子（Ｍ１，Ｍ２）が同時にオンして大きな貫通電流が流れるような事態が生じない。よって、全波整流回路１５０のエネルギー効率の低下が防止される。また、素子の破損のおそれもないことから、全波整流回路が搭載される機器の信頼性も向上する。
【０１２８】
なお、ＮＭＯＳトランジスタＭＮ１００は、整流電圧Ｖｏｕｔが正常な電圧レベルになるとオンする。これによって、第１のヒステリシスコンパレータ６１０の出力信号に基づいて、オン／オフ制御信号ＴＧ１（ＴＧ２）を、アクティブレベルにすることが可能となる。
【０１２９】
（第３の実施形態）
図９は、タイミング制御回路の具体的な回路構成の他の例(ピークホールド回路およびヒステリシスコンパレータを共通に使用する例)を示す図である。
【０１３０】
本実施形態では、第１のコンパレータ６０２（第１のヒステリシスコンパレータＣＭＰ１）、第２のコンパレータ６０６（第２のヒステリシスコンパレータＣＭＰ２）、ならびにピークホールド回路６０４の各々を、第１および第２のオン／オフ制御信号ＴＧ１，ＴＧ２の生成のために共通に使用する。各回路の共用によって、回路構成のさらなる簡素化、回路の占有面積のさらなる削減、ならびに、さらなる低消費電力化を実現することができる。
【０１３１】
なお、図９において、前掲の図面と共通する部分には共通の参照符号を付してある。本実施形態の回路の基本的な構成や回路動作は、前掲の実施形態と同じである。また、図９において、共通使用される回路の参照符号の末尾には、（ＣＯＭ）という表記が追加されている。
【０１３２】
図９のオン／オフ制御信号生成回路（ＴＧ１，ＴＧ２生成回路）１０は、第１の共通コンパレータ６０２（ＣＯＭ）（具体的には第１のヒステリシスコンパレータＣＭＰ１（ＣＯＭ））と、第２の共通コンパレータ６０６（具体的には第２の共通ヒステリシスコンパレータＣＭＰ２（ＣＯＭ））と、共通ピークホールド回路６０４（ＣＯＭ）と、第１のコンパレータ６０２（ＣＯＭ）に、整流ブリッジ１００の第１ノードＮ１の交流電圧ＶＣ１あるいは第２ノードＮ２の交流電圧ＶＣ２のいずれを入力するかが、切り換え制御信号ＰＬによって切り換えられる入力切り換えスイッチＳＷ２と、生成したオン／オフ制御信号を、第１のオン／オフ制御信号ＴＧ１として出力するか、第２のオン／オフ制御信号として出力するかを切り換えるかを、切り換え制御信号ＰＬに基づいて切り換えるためのセレクタ１３と、整流ブリッジの第１ノードＮ１の電圧（交流電圧ＶＣ１）と第２ノードＮ２の電圧（交流電圧ＶＣ２）を比較して、切り換え制御信号ＰＬを生成する比較回路（ＣＭＰ３）と、を有している。
【０１３３】
セレクタ１３は、２つのナンドゲート（ＮＡＮＤ５，ＮＡＮＤ６）ならびにインバータＩＮＶ３と、によって構成される。また、共通ピークホールド回路６０４（ＣＯＭ）における放電回路６０７（ＮＭＯＳトランジスタＭＳ２）は、第１の共通コンパレータ６０２（ＣＯＭ）（具体的には第１のヒステリシスコンパレータＣＭＰ１（ＣＯＭ））の出力信号の電圧レベルを、インバータＩＮＶ４によって反転した信号によって駆動される。
【０１３４】
第１のオン／オフ制御信号ＴＧ１の生成と第２のオン／オフ制御信号ＴＧ２の生成とが同時に行われることはない。よって、各回路を時分割で使用することよって、各回路の共用化が実現される。
【０１３５】
本実施形態では、第１の共通コンパレータ６０２（ＣＯＭ）（具体的には第１のヒステリシスコンパレータＣＭＰ１（ＣＯＭ））に、整流ブリッジの第１ノードＮ１の交流電圧ＶＣ１あるいは第２ノードＮ２の交流電圧ＶＣ２のいずれを供給するかは、切り換えスイッチＳＷ２によって切り換えられる。切り換えスイッチＳＷ２の動作は、比較回路ＣＭＰ３から出力される切り換え制御信号ＰＬによって制御される。すなわち、切り換えスイッチＳＷ２がａ端子側に切り換えられている状態では、交流電圧ＶＣ１が供給され、切り換えスイッチＳＷ２がｂ端子側に切り換えられている状態では、交流電圧ＶＣ２が供給される。
【０１３６】
また、生成したオン／オフ制御信号を第１のオン／オフ制御信号ＴＧ１として出力するか、第２のオン／オフ制御信号として出力するかは、セレクタ１３によって切り換えられる。セレクタ１３による信号の出力先は、比較回路ＣＭＰ３から出力される切り換え制御信号ＰＬによって制御され、切り換え制御信号ＰＬがＨレベルのときは、第１のオン／オフ制御信号ＴＧ１が出力され、切り換え制御信号ＰＬがＬレベルのときは、第２のオン／オフ制御信号ＴＧ２が出力される。
【０１３７】
（第４の実施形態）
本実施形態では、本発明の整流制御装置および全波整流回路を搭載した受電装置、ならびに、その受電装置を用いて構成される無接点電力伝送システムについて説明する。
【０１３８】
本実施形態では、先に説明した整流制御装置および全波整流回路は、無接点電力システムの受電装置に設けられる。全波整流回路から出力される整流電圧によって受電装置が動作し、給電対象の負荷（例えば、２次電池）に電力が供給される。全波整流回路における損失が少なく、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が向上する。以下、具体的に説明する。
【０１３９】
（無接点電力伝送に対応した電子機器の構成の例）
図１０（Ａ）〜図１０（Ｃ）は、無接点電力伝送システムに対応した電子機器の構成の一例を示す図である。図１０（Ａ）には、送電装置１１を内蔵する充電器（クレードル）５００と、受電装置４１を内蔵する携帯電話機５１０と、が示される。
【０１４０】
携帯電話機５１０は、ＬＣＤなどの表示部５１２、ボタン等で構成される操作部５１４、マイク５１６（音入力部）、スピーカ５１８（音出力部）、アンテナ５２０を有する。
【０１４１】
充電器５００にはＡＣアダプタ５０２を介して電力が供給され、この電力が、無接点電力伝送により送電装置１１から受電装置４１に送電される。これにより、携帯電話機５１０のバッテリ（不図示）を充電したり、携帯電話機５１０内のデバイスを動作させたりすることができる。
【０１４２】
なお、本実施形態が適用される電子機器は携帯電話機５１０に限定されない。例えば腕時計、コードレス電話器、シェーバー、電動歯ブラシ、リストコンピュータ、ハンディターミナル、携帯情報端末、電動自転車、或いはＩＣカードなどの種々の電子機器に適用できる。
【０１４３】
図１０（Ｂ）に模式的に示すように、送電装置１１から受電装置４１への電力伝送は、送電装置１１側に設けられた１次コイルＬ１（送電コイル）と、受電装置４１側に設けられた２次コイルＬ２（受電コイル）を電磁的に結合させて電力伝送トランスを形成することで実現される。これにより非接触での電力伝送が可能になる。
【０１４４】
なお、図１０（Ｂ）では１次コイルＬ１、２次コイルＬ２は、平面上でスパイラル状にコイル線を巻くことで形成された例えば空芯の平面コイルになっている。しかしながら、本実施形態のコイルはこれに限定されず、１次コイルＬ１と２次コイルＬ２を電磁的に結合させて電力を伝送できるものであれば、その形状・構造等は問わない。
【０１４５】
例えば図１０（Ｃ）では、磁性体コアに対してＸ軸回りでコイル線をスパイラル状に巻くことで１次コイルＬ１が形成されている。携帯電話機５１０に設けられた２次コイルＬ２も同様である。図１０（Ｃ）のようなコイルにも本実施形態は適用可能である。なお図１０（Ｃ）の場合に、１次コイルＬ１や２次コイルＬ２として、Ｘ軸回りにコイル線を巻いたコイルに加えて、Ｙ軸周りにコイル線を巻いたコイルを組み合わせてもよい。
【０１４６】
（無接点電力伝送システムの構成例）
図１１は、無接点電力伝送システムの構成の一例を示す図である。送電装置１１は、１次コイルＬ１と、共振コンデンサＣＱと、送電制御装置（送電制御ＩＣ）５０と、送電部５３と、波形モニタ回路５４と、を有する。送電制御装置５０は、送電側制御回路５１と、ドライバ制御回路５２と、を有する。ドライバ制御装置５２は、駆動クロックＤＲＣＫに同期して、１次コイルＬ１を交流駆動する。これによって、１次側から２次側に無接点で電力を供給することができる。１次コイルの駆動周波数は、例えば、１２０ＫＨｚである。
【０１４７】
また、受電装置４１は、２次コイルＬ２と、受電部１４０と、整流制御装置（整流制御ＩＣ）２５０と、負荷変調部６０と、給電制御部６２と、バッテリ装置７０（充電制御装置７１とバッテリ７２とを有する）と、受電制御装置（受電制御ＩＣ）８０と、を有する。
【０１４８】
図１１の左上において、太い点線で囲んで示されるように、１次側から２次側に信号を送信するための通信方式として、周波数変調方式（周波数ｆ１，ｆ２を切り換えて“１”と“０”を送信する方式）が採用される。
【０１４９】
また、図１１の左下において、太い点線で囲んで示されるように、２次側から１次側に信号を送信するための通信方式として、負荷変調方式が採用される。すなわち、２次側の負荷状態を切り換えることによって“０”と“１”が、２次側から１次側に送信される。１次側は、１次コイルＬ１のコイル端電圧ＧＳＧを、波形モニタ回路５４によってモニタし、例えば、コイル端電圧の振幅の変化を検出し、あるいは、駆動クロックとコイル端電圧の位相関係を検出し、これによって、“０”または“１”を検出する。
【０１５０】
図１１に示される受電部１４０は、２次コイルＬ２のコイル端間に直列に接続される分圧抵抗ＲＢ１とＲＢ２と、全波整流回路１５０と、整流電圧ノードＮ１１と基準電位ノードＮ１３との間に直列に接続される分圧抵抗ＲＢ４およびＲＢ５と、を有する。
【０１５１】
全波整流回路１５０は、整流ブリッジ１００と、平滑コンデンサＣ１と、を有する。整流ブリッジ１００は、同期整流素子としてのＭＯＳＦＥＴ（Ｍ１〜Ｍ４）を有する。
【０１５２】
整流制御装置（整流制御ＩＣ）は、タイミング制御回路２００を有する。タイミング制御回路２００は、オン／オフ制御信号生成回路１０（ここでは、図３（Ａ）に示す回路構成が採用され、したがって、オン／オフ制御信号生成回路１０には、ＴＧ１生成回路１０ａ，ＴＧ２生成回路１０ｂが含まれる）と、出力保証回路３５０（図８参照）と、レベルシフト回路（ＬＳ１〜ＬＳ４）ならびに出力バッファ（ＢＭ１〜ＢＭ４）を有する。
【０１５３】
また、整流制御装置（整流制御ＩＣ）２５０は、複数の端子（Ｅ１〜Ｅ９）を有する。端子（Ｅ１〜Ｅ４）の各々は、同期整流素子のオン／オフ制御信号（ＴＧ１，ＴＧ３，ＴＧ２，ＴＧ４）を、整流ブリッジ１００に供給するための出力端子である。
【０１５４】
端子Ｅ５は、整流ブリッジ１００の第２ノードＮ２の交流電圧ＶＣ２を、オン／オフ制御信号生成回路１０に供給するための入力端子である。端子Ｅ６は、第１ノードＮ１に入力される交流電圧ＶＣ１を、オン／オフ制御信号生成回路１０に供給するための入力端子である。端子Ｅ７は、第３ノードＮ３から得られる整流電圧Ｖｏｕｔを、出力保証回路３５０に供給するための入力端子である。端子Ｅ８は、整流電圧Ｖｏｕｔを、オン／オフ制御信号生成回路１０に供給するための入力端子である。端子Ｅ９は、整流ブリッジ１００における第４ノードＮ４に接続される基準電位ＶＳＳを、オン／オフ制御信号生成回路１０に供給するための入力端子である。
【０１５５】
また、出力保証回路３５０は、タイミング制御回路２００から出力される、同期整流素子のオン／オフ制御信号（ＴＧ１〜ＴＧ４）が、正常な制御電圧であることを保証するための回路である。図１１の受電装置４１において、整流制御装置２５０（ならびに他の受電側の回路）は、全波整流回路１５０の整流電圧Ｖｏｕｔを電源電圧として動作する。したがって、電源電圧としての整流電圧Ｖｏｕｔの電圧レベルが所与の電圧レベルに達しない期間（例えば、無接点電力伝送システムの電源を投入した直後の期間）において、タイミング制御回路２００を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子（Ｍ１〜Ｍ４）のオン／オフ制御ができない場合が生じ得る。例えば、第１および第２の整流素子（Ｍ１，Ｍ２）が同時にオンして、大きな貫通電流が流れて、全波整流回路１５０のエネルギー効率が低下するような事態が生じ得る。
【０１５６】
そこで、本実施形態では、タイミング制御回路２００に出力保証回路３５０を設けている。出力保証回路３５０は、整流電圧Ｖｏｕｔが所与の電圧レベル（つまり、タイミング制御回路が正常に動作し得る電圧レベル）になるまで、同期整流素子のオン／オフ制御信号（ＴＧ１〜ＴＧ４）を非アクティブレベル（具体的にはＬレベル）に維持する。これにより、複数の同期整流素子（Ｍ１〜Ｍ４）の各々は、電源電圧としての整流電圧Ｖｏｕｔが所与のレベルに上昇するまでオフ状態となり、その状態では、各同期整流素子（Ｍ１〜Ｍ４）に並列に接続される各ボディダイオード（ＤＰ１〜ＤＰ４）による整流動作が実行される。したがって、例えば、第１および第２の同期整流素子（Ｍ１，Ｍ２）が同時にオンして大きな貫通電流が流れるような事態が生じない。
【０１５７】
また、負荷変調部６０は、負荷変調トランジスタ（不図示）をスイッチングし、負荷変調信号を、送電装置１１に送信する。給電制御部６２は、例えば、シリーズレギュレータ（ＬＤＯ）や給電制御トランジスタ等（不図示）を有し、それらの動作を制御することによって、給電対象の負荷(バッテリ)７２への給電を制御する。また、バッテリ装置７０に含まれる充電制御装置（充電制御ＩＣ）７１は、バッテリ（２次電池）７２の充電動作を制御する。
【０１５８】
なお、給電対象の負荷は、バッテリ（２次電池）７２に限定されない。例えば、整流電圧によって所与の回路を動作させる場合、その回路が給電対象の負荷として機能する。
【０１５９】
また、受電装置装置（受電制御ＩＣ）は、受電側制御回路８１と、位置検出回路８２と、周波数検出回路８３と、発振回路８４と、を有する。受電側制御回路８１は、受電装置４１の動作を統括的に制御する。
【０１６０】
位置検出回路８２は、分圧抵抗ＲＢ４とＲＢ５の共通接続点から得られる信号ＡＤＩＮに基づいて、受電側機器が、送電側機器に対して適正な位置にセットされているか否かを検出する。また、周波数検出回路８３は、分圧抵抗ＲＢ１とＲＢ２の共通接続点から得られる信号ＣＣＭＰＩに基づいて、１次側の駆動クロック（ＤＲＣＫ）を再生し、その駆動クロックの周波数を、発振回路８４から出力される発振クロックＣＬＫを用いて検出する。発振クロックＣＬＫの周波数は、例えば５ＭＨｚである。
【０１６１】
このように、本実施形態の受電装置４１は、同期整流方式の全波整流回路１５０と、整流制御装置２５０と、給電制御部６２と、を有しており、全波整流回路１５０から出力される整流電圧Ｖｏｕｔによって受電装置４１が動作し、給電対象の負荷（例えば、２次電池７２）に電力が供給される。
【０１６２】
本実施形態によれば、従来にない、安定した、高精度の同期整流素子のオン／オフのタイミング制御が実現される。よって、全波整流回路１５０における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現され、無接点電力伝送システムの伝送効率が格段に向上する。
【０１６３】
また、整流制御装置２５０は出力保証回路３５０を有しているため、システムの起動直後に不要な貫通電流が流れることが防止され、その貫通電流によって回路が破損する心配もない。よって、エネルギー効率が高く、かつ信頼性の高い無接点電力伝送システムが実現される。
【０１６４】
また、図１１の例では、全波整流回路１５０と整流制御装置２５０とは別の回路であるが、整流ブリッジ１００を構成する同期整流素子（Ｍ１〜Ｍ４）が比較的低耐圧の素子である場合には、整流制御装置２５０に、整流ブリッジ１００を内蔵する場合もあり得る。この場合、無接点電力伝送システムの部品点数を削減することができる。
【０１６５】
また、平滑コンデンサＣ１の容量も比較的小容量ですむ場合、整流ブリッジ１００と、平滑コンデンサＣ１と、整流制御装置２５０と、を一つのＩＣに内蔵する場合もあり得る。この場合、整流制御装置付きの全波整流回路が実現される。平滑コンデンサＣ１に蓄積されている電荷の逆流が効果的に防止されることから、低損失かつエネルギー効率の高い、同期整流方式の全波整流回路を実現することができる。
【０１６６】
（無接点電力伝送システムの動作例）
図１２は、無接点電力伝送システムの動作の一例を示す図である。待機状態において、送電側機器（クレードル）５００に内蔵される送電制御装置５０は、受電側機器（携帯電話機）５１０の着地（セッティング）を、例えば、０．３秒に１回、検出し（ステップＳ１）、これによって、受電側機器の着地（セッティング）が検出される（ステップＳ２）。
【０１６７】
次に、送電装置１１と受電装置４１との間で、種々の情報の交換（ネゴシエーション）が実行される（ステップＳ３）。ＩＤ認証によって、受電装置が適切な送電対象であることが確認された後に、通常送電（充電）が開始される。通常送電が開始されると、受電側機器（携帯電話機）５１０に設けられているＬＥＤが点灯する。
【０１６８】
通常送電中において、満充電が検出されると、満充電通知が受電装置から送電装置に送信され、これを受信した送電装置は、通常送電を停止する(ステップＳ４)。通常送電が停止されると、受電側機器（携帯電話機）５１０に設けられているＬＥＤが消灯する。そして、満充電検出後の待機フェーズに移行する（ステップＳ５）。
【０１６９】
満充電検出後の待機状態では、例えば、５秒に１回の取り去り検出が実行され、また、１０分に１回、再充電の要否の確認が実行される。満充電後に受電側機器（携帯電話機）５１０が取り去られると、初期の待機フェーズに戻る（ステップＳ６）。また、満充電後に再充電が必要と判定されると、ステップＳ３に復帰する(ステップＳ７)。また、ステップ３の状態において、受電側機器（携帯電話機）５１０の取り去りが検出された場合には、初期の待機状態に復帰する（ステップＳ８）。
【０１７０】
以上説明したように、本発明の幾つかの実施形態によれば、例えば、同期整流方式の全波整流回路を構成する同期整流素子のオン／オフのタイミングを、ノイズの影響を受けずに高精度に制御することが可能な整流制御装置を実現することができる。また、平滑コンデンサに蓄積されている電荷の逆流によるエネルギー効率の低下が生じない整流制御装置を提供することができる。したがって、全波整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
【０１７１】
また、上記の整流制御装置ならびに全波整流回路を用いることによって、伝送効率が格段に向上した受電装置、ならびに無接点電力伝送システムを実現することができる。
【０１７２】
なお、本発明の実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【０１７３】
例えば、同期整流素子としては、種々のスイッチング素子を使用することができる。また、例えば、整流ブリッジの構成も、上述の実施例に限定されるものではなく、種々の回路構成を採用することができる。整流ブリッジは、「少なくとも一つの同期整流素子を含む同期整流要素回路」と言い換えることができる。
【０１７４】
また、整流制御装置は、同期整流方式の半波整流回路における、同期整流素子のオン／オフ制御を実行することもできる。また、タイミング制御回路に含まれるオン／オフ制御信号生成回路の構成も、種々、変形または応用が可能である。
【０１７５】
また、本発明の整流制御装置および全波整流は、回路構成が簡素化され、損失が少ないため、種々の電子機器に搭載することができる。
【０１７６】
本発明は、例えば、整流制御装置、全波整流回路、受電装置、電子機器および無接点電力伝送システム等として有用である。
【図面の簡単な説明】
【０１７７】
【図１】図１（Ａ）〜図１（Ｃ）は、同期整流方式の全波整流回路ならびに整流制御装置の構成の一例について説明するための図
【図２】整流制御装置に含まれるタイミング制御回路の内部構成の一例を示す図
【図３】図３（Ａ）および図３（Ｂ）は、整流制御装置に含まれるタイミング制御回路の内部構成の他の例を示す図
【図４】タイミング制御回路の具体的な回路構成の一例を示す図
【図５】図４に示されるタイミング制御回路（ＴＧ１生成回路，ＴＧ２生成回路）の動作を説明するためのタイミング図
【図６】図６（Ａ），図６（Ｂ）は、第１および第２のコンパレータとして、ヒステリシスコンパレータを用いることによる効果を説明するための図
【図７】図７（Ａ）および図７（Ｂ）は、ヒステリシスコンパレータの具体的な回路構成の一例を示す図
【図８】タイミング制御回路の具体的な回路構成の他の例(出力保証回路を設ける例)を示す図
【図９】タイミング制御回路の具体的な回路構成の他の例(ピークホールド回路および第１および第２のヒステリシスコンパレータを共通使用する例)を示す図である。
【図１０】図１０（Ａ）〜図１０（Ｃ）は、無接点電力伝送システムに対応した電子機器の構成の一例を示す図
【図１１】無接点電力伝送システムの構成の一例を示す図
【図１２】無接点電力伝送システムの動作の一例を示す図
【符号の説明】
【０１７８】
Ｌ１  １次コイル、Ｌ２  ２次コイル、Ｍ１〜Ｍ４  同期整流素子（ＭＯＳＦＥＴ）、
１０（１０ａ〜１０ｄ）  オン／オフ制御信号生成回路（ＴＧ１〜ＴＧ４生成回路）、
１００  整流ブリッジ、ＬＱ  負荷、Ｃ１  平滑コンデンサ、
オン／オフ制御信号生成回路（ＴＧ１生成回路〜ＴＧ４生成回路）、
１５０  全波整流回路、２００  タイミング制御回路、
２５０  整流制御装置（例えばＩＣ）、
６０２  第１のヒステリシスコンパレータ、６０４  ピークホールド回路、
６０６  第２のヒステリシスコンパレータ、６０８  出力回路、
ＤＰ１〜ＤＰ４  ボディダイオード、ＭＳ１  充電スイッチ、ＭＳ２  放電スイッチ、
Ｃｐｅａｋ  ピークホールドコンデンサ、ＶＳＳ  基準電位、
ＶＣ１，ＶＣ２  交流電圧、Ｖｏｕｔ  整流電圧、
ＴＧ１〜ＴＧ４  第１〜第４の同期整流素子のオン／オフ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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