(57)【要約】【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。【選択図】図２１
2010141281.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に互いに隣接する第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴを含む複数のＭＩＳＦＥＴを形成する工程と、
（ｂ）前記（ａ）工程後、前記第１ＭＩＳＦＥＴの第１ゲート電極と前記第２ＭＩＳＦＥＴの第２ゲート電極の間の第１領域を含む前記半導体基板上に多層絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記多層絶縁膜上に層間絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記層間絶縁膜と前記多層絶縁膜を貫通して前記半導体基板に達し、かつ、前記第１領域内であって、前記第１ゲート電極と前記第２ゲート電極が並行して延在する第１方向に沿って複数のコンタクトホールを形成する工程と、
（ｅ）前記（ｄ）工程後、前記複数のコンタクトホールに導電材料を埋め込んでプラグを形成する工程とを備える半導体装置の製造方法であって、
前記（ｂ）工程は、
（ｂ１）前記半導体基板上に、前記複数のＭＩＳＦＥＴのそれぞれのゲート電極上に形成される膜厚が第１膜厚である第１絶縁膜を形成する工程と、
（ｂ２）前記（ｂ１）工程後、前記複数のＭＩＳＦＥＴのそれぞれのゲート電極上に形成される膜厚が前記第１膜厚よりも厚い第２膜厚である第２絶縁膜を前記第１絶縁膜上に形成する工程とを有し、
前記多層絶縁膜は前記第１絶縁膜と前記第２絶縁膜を含み、
前記第１絶縁膜および前記第２絶縁膜は同じ材料で形成されており、
前記層間絶縁膜と、前記第１絶縁膜および前記第２絶縁膜とは、別の材料で形成されていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記（ａ）工程は、
（ａ１）前記第１ＭＩＳＦＥＴの前記第１ゲート電極と、前記第２ＭＩＳＦＥＴの前記第２ゲート電極とを形成する工程と、
（ａ２）前記（ａ１）工程後、前記第１ゲート電極の側壁と前記第２ゲート電極の側壁にサイドウォールを形成する工程とを有し、
前記第１絶縁膜の前記第１膜厚と、前記第２絶縁膜の前記第２膜厚とを合わせた総膜厚が、対向する前記第１ＭＩＳＦＥＴの前記サイドウォールと前記第２ＭＩＳＦＥＴの前記サイドウォールとの間の距離の１／２以上であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
前記（ｂ）工程は、さらに、
（ｂ３）前記（ｂ２）工程後、前記複数のＭＩＳＦＥＴのそれぞれの前記ゲート電極上に形成される膜厚が前記第２膜厚よりも厚い第３膜厚である第３絶縁膜を前記第２絶縁膜上に形成する工程を有し、
前記多層絶縁膜は前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記（ａ）工程は、
（ａ１）前記第１ＭＩＳＦＥＴの前記第１ゲート電極と、前記第２ＭＩＳＦＥＴの前記第２ゲート電極とを形成する工程と、
（ａ２）前記（ａ１）工程後、前記第１ゲート電極の側壁と前記第２ゲート電極の側壁にサイドウォールを形成する工程とを有し、
前記第１絶縁膜の前記第１膜厚と、前記第２絶縁膜の前記第２膜厚と、前記第３絶縁膜の前記第３膜厚とを合わせた総膜厚が、対向する前記第１ＭＩＳＦＥＴの前記サイドウォールと前記第２ＭＩＳＦＥＴの前記サイドウォールとの間の距離の１／２以上であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法であって、
前記（ｂ１）工程は、第１温度で前記第１絶縁膜を形成し、
前記（ｂ２）工程は、前記第１温度よりも低い第２温度で前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
前記（ｂ１）工程は、プラズマＣＶＤ法を使用することにより前記第１絶縁膜を形成し、
前記（ｂ２）工程も、プラズマＣＶＤ法を使用することにより前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法であって、
前記第１温度と前記第２温度はともに３００℃以上５００℃以下であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法であって、
前記第１絶縁膜および前記第２絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記第１絶縁膜および前記第２絶縁膜は、プラズマＣＶＤ法を使用することにより形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記層間絶縁膜は酸化シリコン膜を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法であって、
前記酸化シリコン膜は、オゾンとＴＥＯＳを原料とするプラズマＣＶＤ法を使用することにより形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように形成されている前記第１絶縁膜および前記第２絶縁膜は、窒化シリコン膜であり、
前記第１ＭＩＳＦＥＴのチャネル領域および前記第２ＭＩＳＦＥＴのチャネル領域には、前記窒化シリコン膜によって、前記第１ＭＩＳＦＥＴのゲート長方向および前記第２ＭＩＳＦＥＴのゲート長方向に引張応力が生じていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記窒化シリコン膜によって、前記第１ＭＩＳＦＥＴの前記チャネル領域および前記第２ＭＩＳＦＥＴの前記チャネル領域に発生している引張応力の絶対値は、１．３ＧＰａ〜１．７ＧＰａであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法であって、さらに、
前記（ｂ１）工程後であって前記（ｂ２）工程前に、前記第１絶縁膜に対して紫外線照射を行う工程と、
前記（ｂ２）工程後であって前記（ｃ）工程前に、前記第２絶縁膜に対して紫外線照射を行う工程とを有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように形成されている前記第１絶縁膜および前記第２絶縁膜は、窒化シリコン膜であり、
前記第１ＭＩＳＦＥＴのチャネル領域および前記第２ＭＩＳＦＥＴのチャネル領域には、前記窒化シリコン膜によって、前記第１ＭＩＳＦＥＴのゲート長方向および前記第２ＭＩＳＦＥＴのゲート長方向に圧縮応力が生じていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項２記載の半導体装置の製造方法であって、
対向する前記第１ＭＩＳＦＥＴの前記サイドウォールと前記第２ＭＩＳＦＥＴの前記サイドウォールとの間の距離をＳとし、
前記第１ＭＩＳＦＥＴの前記第１ゲート電極の高さ、あるいは、前記第２ＭＩＳＦＥＴの前記第２ゲート電極の高さをｈとした場合、
ｈ／Ｓで定義されるアスペクト比が１．４以上であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴの前記第１ゲート電極と、前記第２ＭＩＳＦＥＴの前記第２ゲート電極は、前記半導体基板に形成された素子分離領域上にも延在しており、
前記素子分離領域上に配置される前記第１ゲート電極と前記第２ゲート電極の間に前記第１領域が存在することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴは、ＳＲＡＭを構成するＭＩＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１記載の半導体装置の製造方法であって、
前記（ｄ）工程で前記複数のコンタクトホールを形成する工程は、
（ｄ１）前記層間絶縁膜をエッチングする工程と、
（ｄ２）前記（ｄ１）工程後に、前記多層絶縁膜をエッチングする工程とを有し、
前記（ｄ１）工程で、前記多層絶縁膜はエッチングストッパとして機能していることを特徴とする半導体装置の製造方法。
【請求項２２】
ゲート絶縁膜、ゲート電極、サイドウォール、ソース領域およびドレイン領域を有し、その動作時に、前記ゲート絶縁膜を介した前記ゲート電極下の半導体基板にチャネルが形成されるチャネル形成領域を有する第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴを含む半導体装置であって、
前記第１ＭＩＳＦＥＴのゲート電極と前記第２ＭＩＳＦＥＴのゲート電極の間の第１領域を含む前記半導体基板上に、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように形成された多層絶縁膜と、
前記多層絶縁膜上に形成され、かつ、前記多層絶縁膜よりも膜厚の厚い層間絶縁膜と、
前記層間絶縁膜および前記多層絶縁膜に形成され、かつ、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴの前記ソース領域および前記ドレイン領域に接続する複数のプラグとを有し、
前記多層絶縁膜は第１絶縁膜と、前記第１絶縁膜よりも膜厚の厚い第２絶縁膜を含み、
前記第１絶縁膜および前記第２絶縁膜は同じ材料で形成されており、
前記層間絶縁膜と、前記第１絶縁膜および前記第２絶縁膜とは、別の材料で形成されていることを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであり、
前記第１ＭＩＳＦＥＴのチャネル領域および前記第２ＭＩＳＦＥＴのチャネル領域には、前記多層絶縁膜によって、前記第１ＭＩＳＦＥＴのゲート長方向および前記第２ＭＩＳＦＥＴのゲート長方向に引張応力が生じていることを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置であって、
前記第１絶縁膜および前記第２絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置。
【請求項２５】
請求項２３記載の半導体装置であって、
前記第１ＭＩＳＦＥＴの前記ゲート電極のゲート長、および、前記第２ＭＩＳＦＥＴの前記ゲート電極のゲート長は、１３０ｎｍ以下であることを特徴とする半導体装置。
【請求項２６】
請求項２２記載の半導体装置であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであり、
前記第１ＭＩＳＦＥＴのチャネル領域および前記第２ＭＩＳＦＥＴのチャネル領域には、前記多層絶縁膜によって、前記第１ＭＩＳＦＥＴのゲート長方向および前記第２ＭＩＳＦＥＴのゲート長方向に圧縮応力が生じていることを特徴とする半導体装置。
【請求項２７】
請求項２２記載の半導体装置であって、
前記第１絶縁膜および前記第２絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置。
【請求項２８】
請求項２６記載の半導体装置であって、
前記第１ＭＩＳＦＥＴの前記ゲート電極のゲート長、および、前記第２ＭＩＳＦＥＴの前記ゲート電極のゲート長は、１３０ｎｍ以下であることを特徴とする半導体装置。
【請求項２９】
請求項２２記載の半導体装置であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴの前記ゲート電極上、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴの前記ソース領域上、および、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴの前記ドレイン領域上には、シリサイド膜が形成されていることを特徴とする半導体装置。
【請求項３０】
請求項２９記載の半導体装置であって、
前記シリサイド膜は、ニッケルシリサイド膜であることを特徴とする半導体装置。
【請求項３１】
請求項２２記載の半導体装置であって、
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも３ｎｍ以上厚いことを特徴とする半導体装置。
【請求項３２】
請求項１記載の半導体装置の製造方法であって、
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも３ｎｍ以上厚いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、微細化された半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特表２００８−５０６２６２号公報（特許文献１）には、互いに重ねて形成された窒化物エッチストップ層を有する多層窒化物スタックを備え、これら窒化物エッチストップ層の各々は、膜形成プロセスを使用して形成される半導体装置が記載されている。多層窒化物スタックを形成する方法は、単一ウェハ堆積チャンバに基板を配置し、堆積の直前に基板に熱的ショックを与えることを含む。第１の窒化物エッチストップ層が基板上に堆積される。第２の窒化物エッチストップ層が第１の窒化物エッチストップ層上に堆積される。このとき、第１の窒化物エッチストップ層と第２の窒化物エッチストップ層とは同じ膜厚であるとしている。
【０００３】
また、国際公開第２００２／０４３１５１号パンフレット（特許文献２）には、自己整合用の窒化シリコン膜を用いて、ｎチャネルＭＩＳＦＥＴに引張応力を発生させ、ｐチャネルＭＩＳＦＥＴに圧縮応力を発生させることが記載されている。また、ｎチャネルＭＩＳＦＥＴに引張応力を発生させる窒化シリコン膜を形成し、ｐチャネルＭＩＳＦＥＴに引張応力を発生させる窒化シリコン膜と、圧縮応力を発生させる窒化シリコン膜とを積層させている。これにより、ｎチャネルＭＩＳＦＥＴに引張応力を発生させつつ、ｐチャネルＭＩＳＦＥＴに発生する引張応力を緩和させる例等が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５０６２６２号公報
【特許文献２】国際公開第２００２／０４３１５１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体装置の小型化が進められている。半導体装置の小型化を推進するためには、それぞれのＭＩＳＦＥＴを構成するゲート電極の微細化を行なうとともに、複数のＭＩＳＦＥＴを高密度に配置することが行なわれる。すなわち、隣接するＭＩＳＦＥＴのゲート電極間の領域を狭めることが行なわれる。
【０００６】
半導体装置では、半導体基板に複数のＭＩＳＦＥＴを形成した後、この複数のＭＩＳＦＥＴを覆うように窒化シリコン膜を形成し、この窒化シリコン膜上に酸化シリコン膜を形成する。このとき、隣接するＭＩＳＦＥＴのゲート電極間の領域を狭めると、この領域を埋め込むように形成する窒化シリコン膜の埋め込み特性が劣化する。すると、隣接するＭＩＳＦＥＴのゲート電極間にある領域上に窒化シリコン膜を介して酸化シリコン膜を形成するが、酸化シリコン膜の下層に形成されている窒化シリコン膜の埋め込み特性の劣化を反映して領域上に形成される酸化シリコン膜にボイドが発生する。
【０００７】
その後、ゲート電極間の領域に酸化シリコン膜および窒化シリコン膜を貫通する複数のコンタクトホールを形成し、このコンタクトホール内にバリア導体膜と導体膜を埋め込みプラグを形成する。このとき、酸化シリコン膜にボイドが存在すると、ゲート電極間の領域に形成される複数のコンタクトホールがボイドで接続され、その後、コンタクトホールに埋め込むバリア導体膜と導体膜がボイドの内部にまで流れ込む。すると、コンタクトホールにバリア導体膜と導体膜を埋め込んで形成される隣接するプラグが、ボイドに流れ込んだ導電材料（バリア導体膜と導体膜）を介して電気的にショートすることになる。このショートしたそれぞれのプラグに異なる電圧が印加される場合、半導体装置として回路動作不良となり、製品の歩留まりが低下することになる。また、隣接したプラグにショート不良が発生した半導体装置をプローブ検査で不良化できないと、半導体装置の信頼性の低下を招き、市場に不良品が出回ることになる。
【０００８】
本発明の目的は、半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上に互いに隣接する第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴを含む複数のＭＩＳＦＥＴを形成する工程と、（ｂ）前記（ａ）工程後、前記第１ＭＩＳＦＥＴの第１ゲート電極と前記第２ＭＩＳＦＥＴの第２ゲート電極の間の第１領域を含む前記半導体基板上に多層絶縁膜を形成する工程とを備える。そして、（ｃ）前記（ｂ）工程後、前記多層絶縁膜上に層間絶縁膜を形成する工程と、（ｄ）前記（ｃ）工程後、前記層間絶縁膜と前記多層絶縁膜を貫通して前記半導体基板に達し、かつ、前記第１領域内であって、前記第１ゲート電極と前記第２ゲート電極が並行して延在する第１方向に沿って複数のコンタクトホールを形成する工程とを備える。さらに、（ｅ）前記（ｄ）工程後、前記複数のコンタクトホールに導電材料を埋め込んでプラグを形成する工程とを備える。ここで、前記（ｂ）工程は、（ｂ１）前記半導体基板上に、前記複数のＭＩＳＦＥＴのそれぞれのゲート電極上に形成される膜厚が第１膜厚である第１絶縁膜を形成する工程と、（ｂ２）前記（ｂ１）工程後、前記複数のＭＩＳＦＥＴのそれぞれのゲート電極上に形成される膜厚が前記第１膜厚よりも厚い第２膜厚である第２絶縁膜を前記第１絶縁膜上に形成する工程とを有する。そして、前記多層絶縁膜は前記第１絶縁膜と前記第２絶縁膜を含み、前記第１絶縁膜および前記第２絶縁膜は同じ材料で形成されており、前記層間絶縁膜と、前記第１絶縁膜および前記第２絶縁膜とは、別の材料で形成されていることを特徴とするものである。
【００１２】
また、代表的な実施の形態による半導体装置は、ゲート絶縁膜、ゲート電極、サイドウォールスペーサ、ソース領域およびドレイン領域を有し、その動作時に、前記ゲート絶縁膜を介した前記ゲート電極下の半導体基板にチャネルが形成されるチャネル形成領域を有する第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴを含む半導体装置である。そして、前記第１ＭＩＳＦＥＴのゲート電極と前記第２ＭＩＳＦＥＴのゲート電極の間の第１領域を含む前記半導体基板上に、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆うように形成された多層絶縁膜を有する。さらに、前記多層絶縁膜上に形成され、かつ、前記多層絶縁膜よりも膜厚の厚い層間絶縁膜を有する。さらに、前記層間絶縁膜および前記多層絶縁膜に形成され、かつ、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴの前記ソース領域および前記ドレイン領域に接続する複数のプラグを有する。そして、前記多層絶縁膜は第１絶縁膜と、前記第１絶縁膜よりも膜厚の厚い第２絶縁膜を含む。さらに、前記第１絶縁膜および前記第２絶縁膜は同じ材料で形成されており、前記層間絶縁膜と、前記第１絶縁膜および前記第２絶縁膜とは、別の材料で形成されていることを特徴とするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
半導体装置の微細化が進んでも半導体装置の信頼性向上を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】ＳＲＡＭを構成するメモリセルの等価回路を示す図である。
【図２】ＳＲＡＭのレイアウト構成を示す図である。
【図３】図２のＡ−Ａ線で切断した断面を示す図である。
【図４】図２のＢ−Ｂ線で切断した断面を示す図である。
【図５】ＭＩＳＦＥＴ上に酸化シリコン膜を形成する場合の断面図である。
【図６】図５に続く図であって、コンタクトホールがずれて形成される例を示す断面図である。
【図７】ＭＩＳＦＥＴ上に窒化シリコン膜を形成した後に酸化シリコン膜を形成する場合の断面図である。
【図８】図７に続く図であって、コンタクトホールがずれて形成される例を示す断面図である。
【図９】図８に続く図であって、ＳＡＣ技術の利点を説明する断面図である。
【図１０】本発明者が検討した比較例における半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】本発明の実施の形態２における半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２１】
（実施の形態１）
半導体装置のコスト削減の観点から、１枚の半導体ウェハから取得する半導体チップの数を増やすことが進められている。１枚の半導体ウェハから取得できる半導体チップの数が多くなれば、半導体チップ１つあたりの単価を低減することができるので、半導体装置のコスト削減を実現することができる。このことから、１枚の半導体ウェハから取得できる半導体チップを多くするために、個々の半導体チップのサイズを縮小することが行なわれている。
【００２２】
例えば、半導体チップには複数のＭＩＳＦＥＴ（電界効果トランジスタ）からなる集積回路が形成されるが、この半導体チップの小型化は、個々のＭＩＳＦＥＴのゲート電極のゲート長（チャネル方向の幅）を縮小化することと、隣接するＭＩＳＦＥＴのゲート電極間の領域を縮小することで対応している。具体的に、論理回路を含むロジック回路では、ゲート長の縮小化とゲート電極間の領域の縮小化が行なわれている。同様に、半導体チップの縮小化は、ロジック回路だけではなく、ＳＲＡＭ（Static Random Access Memory）を含む集積回路でも行なわれている。
【００２３】
しかし、ＳＲＡＭでは、ゲート電極のゲート長の縮小化はあまり行なわれずに、ゲート電極間の領域を縮小化することで、小型化を推進している。このようにＳＲＡＭにおいて小型化を実現する際、ゲート電極のゲート長の縮小化が行なわれないのは以下に示す理由による。半導体装置の小型化のためにゲート電極のゲート長を縮小化すると、ゲート電極の加工寸法のばらつきが大きくなる傾向がある。このため、ＳＲＡＭにおいて必要以上にゲート長を縮小化すると、ＳＲＡＭを構成する複数のＭＩＳＦＥＴでゲート長のばらつきが大きくなる。ゲート長のばらつきが大きくなると、ＳＲＡＭの動作マージンが小さくなり、ＳＲＡＭのメモリ動作安定性が低下することになる。つまり、ＳＲＡＭではゲート長の加工ばらつきがメモリ動作に与える影響が大きく、メモリ動作の安定性を確保する観点から、ＳＲＡＭではゲート電極のゲート長を大幅に縮小することができないのである。すなわち、ゲート電極の微細化によってゲート長の加工ばらつきが大きくなるが、このゲート長の加工ばらつきに対する動作マージン（動作余裕）は、ロジック回路を構成するＭＩＳＦＥＴよりもＳＲＡＭを構成するＭＩＳＦＥＴで厳しくなるのである。このことから、ロジック回路を構成するＭＩＳＦＥＴでは、ゲート長を縮小化することと、ゲート電極間の領域を縮小化することによって集積回路の小型化が行なわれる。これに対し、ＳＲＡＭを構成するＭＩＳＦＥＴでは、ゲート長の縮小化は行なわずに、ゲート電極間の領域を縮小化することだけでＳＲＡＭの小型化が行なわれている。
【００２４】
したがって、ゲート電極間の領域における縮小化は、ゲート長の縮小化と併用して集積回路の小型化を図っているロジック回路よりもＳＲＡＭにおいて、より進められていることになる。例えば、ロジック回路とＳＲＡＭで同様の小型化を実現することを考える。この場合、ロジック回路では、ゲート長の縮小化とゲート電極間の領域における縮小化が行なわれるので、ゲート長の縮小化が行なわれる分、ゲート電極間の領域における縮小化は緩和される。一方、ＳＲＡＭでは、ゲート電極間の領域における縮小化が主に行なわれるため、ロジック回路とＳＲＡＭとを同様の小型化を実現するためには、ＳＲＡＭのほうがゲート電極間の領域をより狭くしなければならないことになる。以上のことから、特に、ＳＲＡＭにおいて、ゲート電極間の領域が狭くなる傾向が顕著に現れることがわかる。
【００２５】
半導体装置では、半導体基板に複数のＭＩＳＦＥＴを形成した後、この複数のＭＩＳＦＥＴを覆うように窒化シリコン膜を形成し、この窒化シリコン膜上に酸化シリコン膜を形成する。このとき、隣接するＭＩＳＦＥＴのゲート電極間の領域を狭めると、この領域を埋め込むように形成する窒化シリコン膜の埋め込み特性が劣化する問題点が発生する。この窒化シリコン膜の埋め込み特性の劣化は、半導体チップの小型化により、ゲート電極間の領域が狭くなるとより顕著に現れる。したがって、ロジック回路やＳＲＡＭでも小型化を実現するためにゲート電極間の領域を狭めると、この領域を埋め込む窒化シリコン膜の埋め込み特性が劣化する。特に、ＳＲＡＭでは、上述したように、ゲート電極間の領域における縮小化がロジック回路よりも進むと考えられるので、ゲート電極間の領域を埋め込む窒化シリコン膜の埋め込み特性の劣化がロジック回路よりも顕著に現れると考えられる。
【００２６】
そこで、本実施の形態１では、半導体装置の一例としてＳＲＡＭを取り上げて説明することにする。ただし、本実施の形態１における技術的思想は、ＳＲＡＭに限らず、ロジック回路、ＤＲＡＭまたはフラッシュメモリ等の不揮発性メモリなどを含む集積回路にも幅広く適用することができる。
【００２７】
まず、ＳＲＡＭを構成するメモリセルＭＣの等価回路について説明する。図１は、本実施の形態１におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図１に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００２８】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。
【００２９】
さらに、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)を供給する配線に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)を供給する配線に接続されている。
【００３０】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。したがって、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３１】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００３２】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
【００３３】
次に、上述したＳＲＡＭのレイアウト構成の一例について図２を参照しながら説明する。図２は、ＳＲＡＭのレイアウト構成を示す模式的な平面図である。例えば、図２では、ＳＲＡＭを構成する４つメモリセルＭＣ１〜ＭＣ４（４ビット分）が示されている。このうち、１つのメモリセルＭＣ１を用いてメモリセルのレイアウト構成を説明する。
【００３４】
ＳＲＡＭのメモリセルＭＣ１は、例えば、図２に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴから構成されている。
【００３５】
具体的には、半導体基板を素子分離領域ＳＴＩで複数のアクティブ領域（活性領域）Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４、Ａｐ１、Ａｐ２、Ａｐ３、Ａｐ４に区画する。素子分離領域ＳＴＩで区画された複数のアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４、Ａｐ１、Ａｐ２、Ａｐ３、Ａｐ４は、半導体基板の第１方向（図２の縦方向）に並んで延在するように配置され、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４、Ａｐ１、Ａｐ２、Ａｐ３、Ａｐ４の周囲を素子分離領域ＳＴＩで囲む構造となっている。ｎチャネル型ＭＩＳＦＥＴを形成するアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４では、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４内にリンや砒素などのｎ型不純物を導入することによりソース領域およびドレイン領域が形成されている。そして、ソース領域とドレイン領域の間のアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４上にゲート絶縁膜を介してゲート電極Ｇが形成されている。ゲート電極Ｇは、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４の延在する第１方向とは交差する第２方向（横方向）に延在している。このようにして、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４上に形成されているゲート電極Ｇ、および、ゲート電極Ｇを挟むようにアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｎ４内に形成されているソース領域およびドレイン領域によりｎチャネル型ＭＩＳＦＥＴが形成される。同様に、アクティブ領域Ａｐ１、Ａｐ２、Ａｐ３、Ａｐ４上に形成されているゲート電極Ｇ、および、ゲート電極Ｇを挟むようにアクティブ領域Ａｐ１、Ａｐ２、Ａｐ３、Ａｐ４内に形成されているソース領域およびドレイン領域によりｐチャネル型ＭＩＳＦＥＴが形成される。
【００３６】
例えば、ＳＲＡＭのメモリセルＭＣ１において、アクティブ領域Ａｎ１に形成されているソース領域およびドレイン領域と２本のゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ１および転送用ＭＩＳＦＥＴＱｔ１が同一のアクティブ領域Ａｎ１に形成されている。また、アクティブ領域Ａｐ１に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷用ＭＩＳＦＥＴＱｐ１が形成され、アクティブ領域Ａｐ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷用ＭＩＳＦＥＴＱｐ２が形成されている。同様に、アクティブ領域Ａｎ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ２および転送用ＭＩＳＦＥＴＱｔ２が同一のアクティブ領域Ａｎ２に形成されている。
【００３７】
ＳＲＡＭのメモリセルＭＣ１において、例えば、アクティブ領域Ａｎ１に形成されている駆動用ＭＩＳＦＥＴＱｄ１および転送用ＭＩＳＦＥＴＱｔ１では、ソース領域およびドレイン領域にプラグＰＬＧが電気的に接続されている。さらに、負荷用ＭＩＳＦＥＴＱｐ１が形成されているアクティブ領域Ａｐ２と、負荷用ＭＩＳＦＥＴＱｐ２を構成するゲート電極Ｇは、シェアードコンタクトプラグＳＣＮＴで電気的に接続されている。
【００３８】
続いて、図２のＡ−Ａ線で切断した２つの転送用ＭＩＳＦＥＴＱｔ２を例にとってＳＲＡＭを構成するＭＩＳＦＥＴの構成について説明する。２つの転送用ＭＩＳＦＥＴＱｔ２は、メモリセルＭＣ１の転送用ＭＩＳＦＥＴＱｔ２と、メモリセルＭＣ２の転送用ＭＩＳＦＥＴＱｔ２である。転送用ＭＩＳＦＥＴＱｔ２は、ｎチャネル型ＭＩＳＦＥＴから構成されているので、図３では、転送用ＭＩＳＦＥＴＱｔ２をｎチャネル型ＭＩＳＦＥＴとする。
【００３９】
図３は、ＳＲＡＭを構成する２つのｎチャネル型ＭＩＳＦＥＴの断面構造を示す図であり、図２のＡ−Ａ線で切断した断面図である。この図３を用いて、本実施の形態１におけるｎチャネル型ＭＩＳＦＥＴの構造を説明する。図３に示されている２つのｎチャネル型ＭＩＳＦＥＴの構造はほぼ同じであるので、１つのｎチャネル型ＭＩＳＦＥＴ（例えば、図３の左側のＭＩＳＦＥＴ）を例にあげて、その構造を説明する。
【００４０】
図３に示すように、半導体基板１Ｓには、ｐ型ウェルＰＷＬ１（アクティブ領域Ａｎ２）が形成されており、ｐ型ウェルＰＷＬ１を形成した半導体基板１Ｓ上に、ゲート絶縁膜ＧＯＸが形成されている。そして、ゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１（図３の右側のＭＩＳＦＥＴではゲート電極Ｇ２）が形成されている。本実施の形態１において、ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されている。一方、ゲート電極Ｇ１は、導電膜として、例えば、ポリシリコン膜ＰＦとニッケルシリサイド膜ＣＳの積層膜から構成されている。ポリシリコン膜ＰＦには、例えば、リンなどのｎ型不純物が導入されており、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が調整されている。このポリシリコン膜ＰＦ上に形成されているニッケルシリサイド膜ＣＳは、ゲート電極Ｇ１の低抵抗化のために形成されている。そして、ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されている。このサイドウォールＳＷは、例えば、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン等の絶縁膜から形成されている。また、サイドウォールＳＷは、これらの絶縁膜を積層させた積層膜で形成してもよい。さらに、シリサイド膜は、本実施の形態１ではニッケルシリサイド膜ＣＳを例示するが、他のシリサイド膜として、プラチナシリサイド膜、コバルトシリサイド膜、または、チタンシリサイド膜等で形成することもできる。また、ゲート電極Ｇ１は、多結晶シリコン膜上にシリサイド膜を形成した場合を例示しているが、金属膜を用いたフルメタル・ゲート構造を適用してもよい。
【００４１】
次に、サイドウォールＳＷ直下のｐ型ウェルＰＷＬ１内には、ゲート電極Ｇ１に整合して設けられた浅いｎ型不純物拡散領域ＥＸが形成されている。この浅いｎ型不純物拡散領域ＥＸは、半導体基板１Ｓにリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入して形成された半導体領域である。そして、浅いｎ型不純物拡散領域ＥＸの外側のｐ型ウェルＰＷＬ１内には、サイドウォールＳＷに整合して深いｎ型不純物拡散領域ＮＲが形成されている。この深いｎ型不純物拡散領域ＮＲも、半導体基板１Ｓにリンや砒素などのｎ型不純物を導入することにより形成されており、半導体領域となっている。このように一対の浅いｎ型不純物拡散領域ＥＸと、一対の深いｎ型不純物拡散領域ＮＲにより、ｎチャネル型ＭＩＳＦＥＴのソース領域とドレイン領域が形成されている。なお、深いｎ型不純物拡散領域ＮＲの表面には低抵抗化のためのニッケルシリサイド膜ＣＳが形成されている。以上のようにして、半導体基板１Ｓにｎチャネル型ＭＩＳＦＥＴが形成されている。
【００４２】
ＳＲＡＭには、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２）だけでなく、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）も形成されている。このＳＲＡＭを構成するｐチャネル型ＭＩＳＦＥＴの構成も、図３に示すｎチャネル型ＭＩＳＦＥＴの構成とほぼ同様である。異なる点は、半導体領域の導電型が逆導電型となっていることである。具体的には、図３に示すｎチャネル型ＭＩＳＦＥＴは、ｐ型ウェルＰＷＬ１上に形成されているが、ｐチャネル型ＭＩＳＦＥＴはｎ型ウェル上に形成される。そして、ｎチャネル型ＭＩＳＦＥＴでは、ソース領域やドレイン領域を浅いｎ型不純物拡散領域ＥＸと深いｎ型不純物拡散領域ＮＲで構成しているのに対し、ｐチャネル型ＭＩＳＦＥＴでは、ソース領域やドレイン領域を浅いｐ型不純物拡散領域と深いｐ型不純物拡散領域で構成している。
【００４３】
以上のようにして、図２に示すＳＲＡＭのメモリセルＭＣ１は、例えば、４つのｎチャネル型ＭＩＳＦＥＴと、２つのｐチャネル型ＭＩＳＦＥＴから構成されていることになる。
【００４４】
図３に示すように、ＳＲＡＭを構成する２つのｎチャネル型ＭＩＳＦＥＴが隣接されて形成されており、ＳＲＡＭの微細化により、例えば、図３に示す２つのｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１とゲート電極Ｇ２との間の距離（領域）が狭くなる。このとき、ｎチャネル型ＭＩＳＦＥＴを覆うように窒化シリコン膜が形成されるが、この窒化シリコン膜をゲート電極間の領域に埋め込む特性（埋め込み特性）は、ゲート電極間距離だけに関係するのではなく、ゲート電極Ｇ１、Ｇ２の高さにも依存する。すなわち、ゲート電極間距離が小さくなっても、ゲート電極Ｇ１、Ｇ２の高さが低ければ、窒化シリコン膜の埋め込み特性はそれほど劣化しないのである。言い換えれば、ゲート電極間距離が大きくても、ゲート電極Ｇ１、Ｇ２の高さが高くなればなるほど、窒化シリコン膜の埋め込み特性は劣化する。このことから、窒化シリコン膜の埋め込み特性を判断する指標としてアスペクト比と呼ばれるものが使用される。
【００４５】
なお、本実施の形態で示すゲート電極間の領域は、ゲート電極の側壁に形成されたサイドウォールＳＷ間の領域のことを意味する。
【００４６】
以下では、このアスペクト比について図３を参照しながら説明する。図３において、まず、ゲート電極Ｇ１とゲート電極Ｇ２の間の距離を距離Ｓ０とする。距離Ｓ０は、厳密に言えば、ゲート電極Ｇ１の側壁に形成されているサイドウォールＳＷと、ゲート電極Ｇ２の側壁に形成されているサイドウォールＳＷの距離を言うが、本明細書では便宜上、距離Ｓ０をゲート電極間距離と呼ぶことにする。次に、ゲート電極Ｇ１とゲート電極Ｇ２の高さを高さｈ０とする。この高さｈ０は、半導体基板１Ｓの主面とゲート電極Ｇ１、Ｇ２の上面との間の距離として定義される。
【００４７】
このとき、アスペクト比は（ｈ０／Ｓ０）で定義される。例えば、ゲート電極の高さｈ０を一定にして、ゲート電極間距離である距離Ｓ０を小さくしていくとアスペクト比は大きくなる。この場合、距離Ｓ０を小さくしていくにつれて窒化シリコン膜の埋め込み特性が劣化する。すなわち、アスペクト比が大きくなると、窒化シリコン膜の埋め込み特性が劣化することがわかる。
【００４８】
ＳＲＡＭの小型化は、ゲート電極Ｇ１、Ｇ２のゲート長を維持したまま、ゲート電極Ｇ１とゲート電極Ｇ２の間の距離を狭めることによって行なわれている。ゲート電極Ｇ１、Ｇ２のゲート長を維持しているということは、ＭＩＳＦＥＴのスケーリング則から考えると、ゲート電極Ｇ１、Ｇ２の高さも維持していることになる。このことは、ゲート電極Ｇ１、Ｇ２の高さｈ０を一定にしていると考えることができる。一方、ＳＲＡＭの小型化は、ゲート電極Ｇ１とゲート電極Ｇ２の間の距離を狭めることにより行なわれるので、ＳＲＡＭの小型化によって、ゲート電極間距離を示す距離Ｓ０は小さくなる。したがって、（ｈ０／Ｓ０）で定義されるアスペクト比は、ＳＲＡＭの小型化によって大きくなる。アスペクト比が大きくなるということは、窒化シリコン膜の埋め込み特性が劣化することを意味している。このため、ＳＲＡＭの小型化によって窒化シリコン膜の埋め込み特性が劣化することをアスペクト比によって判断することができることがわかる。
【００４９】
なお、本実施の形態１において、ゲート電極Ｇ１、Ｇ２間の距離Ｓ０は、ゲート電極Ｇ１、Ｇ２の側壁に形成されたサイドウォールＳＷ間の距離Ｓ０として示している。本実施の形態１において、ゲート電極Ｇ１、Ｇ２の高さｈ０は７０〜１００ｎｍ程度であり、ゲート電極Ｇ１、Ｇ２間は１００〜１４０ｎｍ程度であり、サイドウォールＳＷの幅は２０〜４０ｎｍ程度である。このとき、距離Ｓ０は２０〜１００ｎｍ程度となる。
【００５０】
ここで、ＳＲＡＭにおいては、図２に示すように、ゲート電極Ｇ１とゲート電極Ｇ２は、互いに並行するように配置されている。このため、ゲート電極Ｇ１とゲート電極Ｇ２の間の距離は一定であり、ゲート電極Ｇ１とゲート電極Ｇ２の間のアスペクト比は一定であると考えられる。しかし、実際には、ゲート電極Ｇ１とゲート電極Ｇ２の間の距離（Ｓ０）が一定であっても、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域がアクティブ領域であるか、あるいは、素子分離領域であるかによって変化するのである。そして、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域がアクティブ領域である場所よりも、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域が素子分離領域である場所はアスペクト比が高くなる。つまり、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域が素子分離領域である場所は、ＳＲＡＭの中で特にアスペクト比が高くなる場所であり、この場所において最も、窒化シリコン膜の埋め込み特性の劣化が生じやすい場所となる。
【００５１】
この理由について説明する。図２に示すように、互いに並行するように配置されているゲート電極Ｇ１とゲート電極Ｇ２は、アクティブ領域Ａｎ２、素子分離領域ＳＴＩおよびアクティブ領域Ａｎ３にわたって延在している。このとき、図２におけるＡ−Ａ線での断面図が図３である。この図３は、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域がアクティブ領域Ａｎ２である例を示しているといえる。この場合、アスペクト比は、（ｈ０／Ｓ０）となる。
【００５２】
これに対し、図４は、図２のＢ−Ｂ線で切断した断面図である。つまり、図４は、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域が素子分離領域ＳＴＩである例を示している。この図４において、ゲート電極Ｇ１とゲート電極Ｇ２間のアスペクト比について考えてみる。図４に示すように、半導体基板１Ｓの主面に素子分離領域ＳＴＩが形成されているが、素子分離領域ＳＴＩの表面が削れて深さｄの溝が形成されていることがわかる。すなわち、ゲート電極Ｇ１の側壁とゲート電極Ｇ２の側壁には、それぞれ、サイドウォールＳＷが形成されているが、このサイドウォールＳＷ間に露出している素子分離領域ＳＴＩに削れが生じており、深さｄの溝が形成されている。このように深さｄの溝が形成されている理由について説明する。
【００５３】
サイドウォールＳＷは、ゲート電極Ｇ１、Ｇ２を覆うように酸化シリコン膜を形成し、この酸化シリコン膜を異方性エッチングすることにより形成される。このときの異方性エッチングにより露出している素子分離領域ＳＴＩの表面がエッチングされるのである。つまり、ゲート電極Ｇ１、Ｇ２を覆うように形成されている膜は酸化シリコン膜であり、素子分離領域ＳＴＩも酸化シリコン膜が埋め込まれていることから、サイドウォールＳＷを形成する酸化シリコン膜の異方性エッチングで、素子分離領域ＳＴＩの一部もエッチングされるのである。この結果、露出している素子分離領域ＳＴＩの表面がエッチングされて素子分離領域ＳＴＩに深さｄの溝が形成されるのである。
【００５４】
これに対し、図３に示すように、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域がアクティブ領域Ａｎ２である場合、アクティブ領域Ａｎ２はシリコンを主体とする領域であり、このアクティブ領域Ａｎ２上に形成される酸化シリコン膜とは異なる。このため、ゲート電極Ｇ１、Ｇ２を覆うように形成されている酸化シリコン膜を異方性エッチングしてゲート電極Ｇ１、Ｇ２の側壁にサイドウォールＳＷを形成しても、露出しているアクティブ領域Ａｎ２はエッチングされない。この結果、アクティブ領域Ａｎ２は削れず溝が形成されないのである。
【００５５】
さらに、半導体装置の製造工程では種々の洗浄工程が実施されるが、この洗浄工程によって、酸化シリコン膜はシリコンを主体とする領域よりも除去されやすいのである。このことから、サイドウォールＳＷから露出しているアクティブ領域Ａｎ２よりも、サイドウォールＳＷから露出している素子分離領域ＳＴＩに削れが生じやすいのである。
【００５６】
以上より、図４に示すように、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域が素子分離領域ＳＴＩである場合、ゲート電極Ｇ１とゲート電極Ｇ２の間でのアスペクト比は、（Ｈ０／Ｓ０）となる。このとき、高さＨ０は、ゲート電極Ｇ１、Ｇ２の半導体基板１Ｓの主面からの高さｈ０と、素子分離領域ＳＴＩの表面に形成された溝の深さｄとの和になる（Ｈ０＝ｈ０＋ｄ）。したがって、ゲート電極Ｇ１とゲート電極Ｇ２の間の距離である距離Ｓ０が図３と図４で同じであるとすると、図３に示す場合のアスペクト比（ｈ０／Ｓ０）に比べて、図４に示す場合のアスペクト比（Ｈ０／Ｓ０）が大きくなる。このように、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域がアクティブ領域Ａｎ２である場所（図３）よりも、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域が素子分離領域ＳＴＩである場所（図４）はアスペクト比が高くなることがわかる。つまり、ゲート電極Ｇ１とゲート電極Ｇ２の下に存在する領域が素子分離領域ＳＴＩである場所は、ＳＲＡＭの中で特にアスペクト比が高くなる場所であり、この場所において最も、窒化シリコン膜の埋め込み特性の劣化が生じやすい場所となることがわかる。
【００５７】
本実施の形態１では、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に、まず、絶縁膜として窒化シリコン膜を形成し、その後、層間絶縁膜として、例えば、酸化シリコン膜を形成するように構成している。このように、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に、まず、窒化シリコン膜を形成した後に酸化シリコン膜を形成している。このため、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を埋め込む窒化シリコン膜の埋め込み特性が重要となってくる。
【００５８】
以下では、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板上に直接層間絶縁膜となる酸化シリコン膜を形成するのではなく、窒化シリコン膜を形成した後に酸化シリコン膜を形成することについて図面（図５〜図９）を参照しながら説明する。図５〜図９は、図２のＡ−Ａ線で切断した断面に対応する図である。
【００５９】
まず、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に直接酸化シリコン膜を形成する場合に生じる不都合について説明する。図５に示すように、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に酸化シリコン膜ＴＳを形成する。その後、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜ＴＳを貫通して半導体基板１Ｓに形成されたソース領域（特に、深いｎ型不純物拡散領域ＮＲ）やドレイン領域（特に、深いｎ型不純物拡散領域ＮＲ）に達するコンタクトホールＣＮＴ１を形成する。このとき、通常、コンタクトホールＣＮＴ１は、ゲート電極Ｇ１とゲート電極Ｇ２の間の真中に形成されるが、例えば、フォトリソグラフィ技術における位置ずれ（合わせずれ）によって、コンタクトホールＣＮＴ１の位置がゲート電極Ｇ１側にずれるとする（図６参照）。すると、コンタクトホールＣＮＴ１は、サイドウォールＳＷに接触することになるが、このサイドウォールＳＷも酸化シリコン膜ＴＳと同じ酸化シリコン膜から形成されているため、エッチングされてしまう。このため、コンタクトホールＣＮＴ１とゲート電極Ｇ１が接近して形成されるので、コンタクトホールＣＮＴ１を埋め込むプラグとゲート電極Ｇ１とのショート不良が発生するおそれが高くなる。さらに、コンタクトホールＣＮＴ１の位置がゲート電極Ｇ１側にずれることから、コンタクトホールＣＮＴ１の底部の一部は、ニッケルシリサイド膜ＣＳが形成されていない浅いｎ型不純物拡散領域ＥＸと接触することになる。このため、コンタクトホールＣＮＴ１に導電材料を埋め込んだプラグとソース領域あるいはドレイン領域との接触抵抗が上昇する。
【００６０】
そこで、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に直接酸化シリコン膜を形成するのではなく、まず、窒化シリコン膜を形成した後、この窒化シリコン膜上に酸化シリコン膜を形成している。具体的には、図７に示すように、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に窒化シリコン膜ＳＮを形成した後、この窒化シリコン膜ＳＮ上に酸化シリコン膜ＴＳを形成する。
【００６１】
次に、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜ＴＳをエッチングしてコンタクトホールＣＮＴ１を形成する。このとき、例えば、フォトリソグラフィ技術における位置ずれ（合わせずれ）によって、コンタクトホールＣＮＴ１の位置がゲート電極Ｇ１側にずれるとする。しかし、酸化シリコン膜ＴＳとエッチング選択比の取れている窒化シリコン膜ＳＮが形成されているので、コンタクトホールＣＮＴ１は窒化シリコン膜ＳＮを貫通してエッチングされることはない。したがって、コンタクトホールＣＮＴ１がゲート電極Ｇ１側にずれて形成されても、窒化シリコン膜ＳＮがエッチングストッパ膜として機能するため、窒化シリコン膜ＳＮの下層に形成されているサイドウォールＳＷがエッチングされることはない。
【００６２】
その後、図９に示すように、コンタクトホールＣＮＴ１の底部に露出する窒化シリコン膜ＳＮをエッチングする。ここでは、窒化シリコン膜ＳＮのエッチングを行なうため、酸化シリコン膜から形成されているサイドウォールＳＷはエッチングされず、サイドウォールＳＷに沿って自己整合的にコンタクトホールＣＮＴ１が形成される。この結果、コンタクトホールＣＮＴ１がゲート電極Ｇ１側にずれても自己整合的にコンタクトホールＣＮＴ１の底部が深いｎ型不純物拡散領域ＮＲ上に形成されているニッケルシリサイド膜ＣＳに接触することになる。
【００６３】
したがって、コンタクトホールＣＮＴ１がゲート電極Ｇ１側にずれて形成されても、サイドウォールＳＷがエッチングされないことから、コンタクトホールＣＮＴ１に導電材料を埋め込むことにより形成されるプラグとゲート電極Ｇ１との距離が確保される。このため、プラグとゲート電極Ｇ１とのショート不良を抑制することができる。さらに、コンタクトホールＣＮＴ１の底部が自己整合的にニッケルシリサイド膜ＣＳ上に接触するように形成されることから、プラグとソース領域やドレイン領域との接触抵抗の上昇を抑制することができる。
【００６４】
このように、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に、まず、窒化シリコン膜を形成した後、この窒化シリコン膜上に酸化シリコン膜を形成することにより、コンタクトホールＣＮＴ１の位置ずれによるショート不良および接触抵抗の上昇を抑制できる効果が得られる。すなわち、絶縁膜である窒化シリコン膜はエッチングストッパ膜として機能している。この技術は、いわゆるＳＡＣ（Self Align Contact）と呼ばれている。つまり、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に形成される窒化シリコン膜ＳＮは、ＳＡＣ技術を実現する機能を有し、コンタクトホールＣＮＴ１の位置ずれによる不良発生を抑制できる機能を有するものである。
【００６５】
さらに、この絶縁膜である窒化シリコン膜ＳＮには、別の機能もある。この別の機能について説明する。近年、ＭＩＳＦＥＴの高性能化を図る技術として歪シリコン技術がある。歪シリコン技術とは、ＭＩＳＦＥＴのチャネル形成領域に歪みに起因した応力を与えることにより、チャネルを流れるキャリア（電子や正孔）の移動度を向上させる技術である。この歪シリコン技術によれば、チャネルを流れるキャリアの移動度を向上させることにより、ＭＩＳＦＥＴの高性能化を実現することができる。
【００６６】
具体的に、ｎチャネル型ＭＩＳＦＥＴでは、１．３ＧＰａ〜１．７ＧＰａの引張応力を半導体基板内のチャネル領域に加えることにより、電子の移動度を向上させている。一方、ｐチャネル型ＭＩＳＦＥＴでは、引張応力とは逆の圧縮応力を半導体基板内のチャネル領域に加えることにより、正孔の移動度を向上させている。このとき、ｐチャネル型ＭＩＳＦＥＴに発生させる圧縮応力は、１．３ＧＰａ〜１．７ＧＰａ程度である。なお、本実施の形態１で示す引張応力と圧縮応力の値は、それぞれ反対方向の応力であり、それぞれ絶対値で表示している。すなわち、ｐチャネル型ＭＩＳＦＥＴに発生させる圧縮応力を１．３ＧＰａ〜１．７ＧＰａと表記したとき、ｎチャネル型ＭＩＳＦＥＴに発生させる引張応力を−１．３ＧＰａ〜−１．７ＧＰａと表記することができる。また、以降の説明で応力の値を表示するときは、基本的に絶対値で表記する。
【００６７】
このように歪シリコン技術では半導体基板に応力を発生させており、この応力を発生させる機能を有するのが、上述している窒化シリコン膜ＳＮである。すなわち、窒化シリコン膜ＳＮの格子間隔と、半導体基板を構成するシリコンとの格子間隔の差によるストレスを生じさせ、このストレスによって半導体基板のチャネルに応力を発生させているのである。具体的に、応力を発生させる窒化シリコン膜ＳＮには内部応力を発生させるため所定以上の膜厚が必要とされる。
【００６８】
また、このような応力を発生させる膜として、本実施の形態１のようなＳＡＣ用窒化シリコン膜で実現することの利点を述べる。上記の歪シリコン技術の背景として、当初は、チャネル領域に２軸性の応力を発生させることが主流であった。２軸性の応力とは、ゲート長方向、および、ゲート幅方向に発生させる応力である。この２軸性の応力を用いた場合、駆動電流が期待していた程に増加しないことが実験から判明した。特に、ｐチャネル型ＭＩＳＦＥＴで、電流の増加は少なかった。これはゲート長方向に発生する応力は電流を増加させているが、ゲート幅方向に発生する応力は電流を減少させているからであった。したがって、ゲート長方向のみに応力を発生させる１軸性の応力が求められた。本実施の形態１のようなＳＡＣ用窒化シリコン膜は、膜自体が発生させる応力は２軸性であるが、形成される場所がゲート電極の側壁を沿うように形成されるため、ゲート電極の一方の側壁から他方の側壁に向かうように応力が強く発生する。つまり、例えば、図２の各ゲート電極Ｇを参照してわかるように、ゲート電極は、電流量の確保のため、ゲート幅方向の長さが長くなるように延在させるのが一般的である。また、高速動作のため、ゲート長方向の長さを短くするようにスケーリングするのが一般的である。したがって、ＳＡＣ用窒化シリコン膜でゲート電極を覆った場合、ゲート長方向に発生させる応力を、ゲート幅方向に発生させる応力よりも圧倒的に大きくすることができるのである。すなわち、主として、ゲート長方向に応力を発生させることができる。
【００６９】
また、このような応力によってＭＩＳＦＥＴの電流を増加させるためには、ソース領域とドレイン領域の間に位置し、ゲート電極の下部に位置するチャネル領域全体に応力が発生している必要がある。すなわち、ｎチャネル型ＭＩＳＦＥＴでは、ゲート長方向に１軸性の引張応力(Ｓｉ原子間の距離を拡げる応力)をチャネル領域全体に加え、ｐチャネル型ＭＩＳＦＥＴでは、ゲート長方向に１軸性の圧縮応力(Ｓｉ原子間の距離を狭める応力)をチャネル領域全体に加える。そのため、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの応力の値を１．３ＧＰａ〜１．７ＧＰａとしている。この値が小さい場合、例えば１００ＭＰａ程度の場合では、その応力はゲート電極の端部付近のみに影響し、電流の増加には至らない。また、チャネル領域全体に応力を発生させる必要があることから、ゲート電極のゲート長が長いＭＩＳＦＥＴでは効果は低い。本実施の形態１では、ゲート電極のゲート長が、１３０ｎｍ以下、より好ましくは９０ｎｍ以下、さらに好ましくは６５ｎｍ以下の場合を想定している。
【００７０】
なお、本実施の形態１では、窒化シリコン膜ＳＮの埋め込み性について、ゲート長を維持しながら各ゲート電極間の距離が小さくなった場合を想定しているが、ゲート長が短くなり、且つ、各ゲート電極間の距離が小さくなった場合も同様の効果を得ることができる。すなわち、ゲート長が、上記のように１３０ｎｍ以下、９０ｎｍ以下、更に６５ｎｍ以下となった場合でも適用可能である。
【００７１】
以上のように、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上に形成される絶縁膜である窒化シリコン膜ＳＮは、ＳＡＣ技術を実現する第１機能と、歪シリコン技術を実現する第２機能を有していることがわかる。ゲート電極Ｇ１とゲート電極Ｇ２の間の領域を含む半導体基板１Ｓ上には、まず、上述した機能を実現する窒化シリコン膜ＳＮが形成されるので、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域が狭まると、この領域を埋め込む窒化シリコン膜ＳＮの埋め込み特性の劣化が問題となる。
【００７２】
ＳＲＡＭの小型化を進めると、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域（距離）が狭くなりアスペクト比が上昇する。アスペクト比が上昇すると、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域（距離）を埋め込む窒化シリコン膜ＳＮの埋め込み特性が劣化する。この窒化シリコン膜ＳＮの埋め込み特性の劣化を抑制する方法として、窒化シリコン膜ＳＮの膜厚を薄くすることが考えられる。しかし、上述したように、窒化シリコン膜ＳＮには応力を発生させて歪シリコン技術を実現する機能を有しており、応力を発生させる窒化シリコン膜ＳＮには内部応力を発生させるため所定以上の膜厚が必要とされる。このことから、ＳＲＡＭの小型化を実現すると、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域（距離）が狭くなりアスペクト比が上昇する一方で、窒化シリコン膜ＳＮの膜厚を確保する必要があるので、特に、窒化シリコン膜ＳＮの埋め込み特性が劣化する。具体的に、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域（距離）が狭くなってアスペクト比が１．４以上となり、かつ、窒化シリコン膜ＳＮの膜厚が、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域（距離）の１／２以上の膜厚となると、窒化シリコン膜ＳＮの埋め込み特性の劣化が顕著になる。
【００７３】
次に、窒化シリコン膜ＳＮの埋め込み特性が劣化することで発生する問題点を本発明者が検討した比較例を用いて説明し、その後、その問題点を解決する本実施の形態１における技術的思想について説明する。
【００７４】
図１０〜図１４は、本発明者が検討した比較例における半導体装置の製造工程を示す断面図である。図１０〜図１４の左側には、図２のＢ−Ｂ線での断面図が示されており、図１０〜図１４の右側には、図２のＣ−Ｃ線での断面図が示されている。
【００７５】
まず、図１０は、半導体基板１Ｓ上にＭＩＳＦＥＴを形成した状態を示している。図１０の左側では、半導体基板１Ｓに形成された素子分離領域ＳＴＩ上にゲート電極Ｇ１とゲート電極Ｇ２が一定距離だけ離間して形成されており、ゲート電極Ｇ１の側壁とゲート電極Ｇ２の側壁にサイドウォールＳＷが形成されている。一方、図１０の右側では、素子分離領域ＳＴＩで区画されたアクティブ領域Ａｎ２、Ａｎ３にそれぞれ、ｐ型ウェルＰＷＬ１、ＰＷＬ２が形成されており、このｐ型ウェルＰＷＬ１、ＰＷＬ２上に深いｎ型不純物拡散領域ＮＲが形成されている。そして、この深いｎ型不純物拡散領域ＮＲの表面にニッケルシリサイド膜ＣＳが形成されている。
【００７６】
続いて、図１１に示すように、ゲート電極Ｇ１およびゲート電極Ｇ２を覆うように半導体基板１Ｓ上に窒化シリコン膜ＳＮ１〜ＳＮ３を順次形成する。具体的には、半導体基板１Ｓ上にプラズマＣＶＤ法を使用することにより、窒化シリコン膜ＳＮ１を形成した後、この窒化シリコン膜ＳＮ１に対して紫外線照射する。この紫外線照射は、窒化シリコン膜ＳＮ１の膜内に引張応力を発生するために窒化シリコン膜ＳＮ１を焼きしめる役割を有している。そして、窒化シリコン膜ＳＮ１上にプラズマＣＶＤ法で窒化シリコン膜ＳＮ２を形成し、この窒化シリコン膜ＳＮ２に対して紫外線照射する。さらに、窒化シリコン膜ＳＮ２上にプラズマＣＶＤ法を使用することにより窒化シリコン膜ＳＮ３を形成した後、この窒化シリコン膜ＳＮ３に対して紫外線照射する。このようにして窒化シリコン膜ＳＮ１〜ＳＮ３を形成することができる。
【００７７】
このように窒化シリコン膜ＳＮ１〜ＳＮ３を３層に分けて形成するのは、それぞれの窒化シリコン膜ＳＮ１〜ＳＮ３を形成した後に逐次紫外線照射を行ない、窒化シリコン膜ＳＮ１〜ＳＮ３の膜内に応力を効果的に発生させるためである。このように窒化シリコン膜ＳＮ１〜ＳＮ３のように分けて逐次形成する技術は、例えば、特願２００７−１５４２８０号に記載されている。
【００７８】
ただし、この技術では、窒化シリコン膜ＳＮ１〜ＳＮ３を同じ形成条件で、かつ、同じ膜厚で形成している。具体的に、窒化シリコン膜ＳＮ１〜ＳＮ３のゲート電極Ｇ１上でのそれぞれの膜厚を同じ膜厚ｔ１とすると、積層された窒化シリコン膜ＳＮ１〜ＳＮ３の総膜厚Ｔ０は、Ｔ０＝ｔ１＋ｔ１＋ｔ１で表すことができる。
【００７９】
積層された窒化シリコン膜ＳＮ１〜ＳＮ３は理想的にはコンフォーマルに形成されることが望ましいが、実際には、コンフォーマルに形成されない。つまり、窒化シリコン膜ＳＮ１〜ＳＮ３は、ゲート電極Ｇ１、Ｇ２上での膜厚が最も厚くなり、ゲート電極Ｇ１、Ｇ２の側壁に形成される窒化シリコン膜ＳＮ１〜ＳＮ３の膜厚や、ゲート電極Ｇ１、Ｇ２間の半導体基板１Ｓ（素子分離領域ＳＴＩ）上に形成される窒化シリコン膜ＳＮ１〜ＳＮ３の膜厚は、ゲート電極Ｇ１、Ｇ２上での膜厚よりも薄く形成される傾向がある。具体的に説明すると、図１１に示すように、積層された窒化シリコン膜ＳＮ１〜ＳＮ３のゲート電極Ｇ１上での総膜厚を総膜厚Ｔ０、積層された窒化シリコン膜ＳＮ１〜ＳＮ３のサイドウォールＳＷの側壁に形成される総膜厚を総膜厚Ｔ１、ゲート電極Ｇ１、Ｇ２間の素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ１〜ＳＮ３の総膜厚を総膜厚Ｔ２とする。
【００８０】
このとき、Ｔ０＞Ｔ１、Ｔ０＞Ｔ２の関係が成立する。そして、積層された窒化シリコン膜ＳＮ１〜ＳＮ３のサイドウォールＳＷの側壁に形成されるそれぞれの膜厚を膜厚ｔ４（＜ｔ１）、ｔ５（＜ｔ１）、ｔ６（＜ｔ１）とすると、Ｔ１＝ｔ４＋ｔ５＋ｔ６で表すことができる。同様に、ゲート電極Ｇ１、Ｇ２間の素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を膜厚ｔ７（＜ｔ１）、ｔ８（＜ｔ１）、ｔ９（＜ｔ１）とすると、Ｔ２＝ｔ７＋ｔ８＋ｔ９で表すことができる。
【００８１】
本発明者が検討した比較例では、上述したように、窒化シリコン膜ＳＮ１〜ＳＮ３のゲート電極Ｇ１上における膜厚を等しくしている結果、最も上層に形成される窒化シリコン膜ＳＮ３を形成する際、ゲート電極Ｇ１、Ｇ２間の領域におけるアスペクト比が大きくなるのである。つまり、ゲート電極Ｇ１、Ｇ２間のアスペクト比は、窒化シリコン膜ＳＮ１を形成した段階で、窒化シリコン膜ＳＮ１を形成する前の段階でのアスペクト比よりも上昇し、さらに、窒化シリコン膜ＳＮ１上に窒化シリコン膜ＳＮ２を形成した段階でアスペクト比が高くなる。すなわち、ゲート電極Ｇ１、Ｇ２間のアスペクト比は、窒化シリコン膜ＳＮ１〜ＳＮ３を順次形成するにつれて上昇し、最も上層に形成される窒化シリコン膜ＳＮ３を埋め込む際、ゲート電極Ｇ１、Ｇ２間のアスペクト比は最も大きくなる。
【００８２】
さらに、窒化シリコン膜ＳＮ１〜ＳＮ３はコンフォーマルに形成されないので、ゲート電極Ｇ１、Ｇ２間のカバレッジ特性が低下する。本明細書でカバレッジ特性の低下とは、窒化シリコン膜ＳＮ１〜ＳＮ３を形成する際、ゲート電極Ｇ１、Ｇ２の側壁に形成される窒化シリコン膜ＳＮ１〜ＳＮ３の膜厚や、ゲート電極Ｇ１、Ｇ２間の半導体基板１Ｓ（素子分離領域ＳＴＩ）上に形成される窒化シリコン膜ＳＮ１〜ＳＮ３の膜厚が、ゲート電極Ｇ１、Ｇ２上での膜厚よりも薄く形成される結果、窒化シリコン膜ＳＮ１〜ＳＮ３の表面の形状が順テーパ形状ではなく垂直形状や逆テーパ形状になることを意味している。例えば、ゲート電極Ｇ１、Ｇ２間における窒化シリコン膜ＳＮ１のカバレッジ特性が低下すると、この窒化シリコン膜ＳＮ１上に形成される窒化シリコン膜ＳＮ２のカバレッジ特性がさらに低下する。これは、窒化シリコン膜ＳＮ２を形成する際の下地膜となる窒化シリコン膜ＳＮ１のカバレッジ特性が低下していると、そのカバレッジ特性の低下を反映してさらに、窒化シリコン膜ＳＮ２のカバレッジ特性が低下するからである。したがって、最も上層に形成される窒化シリコン膜ＳＮ３は、さらにカバレッジ特性が低下した窒化シリコン膜ＳＮ２上に形成されることから、窒化シリコン膜ＳＮ１〜ＳＮ３の中で最も窒化シリコン膜ＳＮ３のカバレッジ特性が低下することになる。このため、図１１に示すように、ゲート電極Ｇ１、Ｇ２間の領域を埋め込む窒化シリコン膜ＳＮ３の表面形状は、順テーパ形状ではなくテーパ角が立った垂直形状になる。これにより、窒化シリコン膜ＳＮ３の埋め込み特性が劣化することになる。
【００８３】
つまり、窒化シリコン膜ＳＮ１〜ＳＮ３の埋め込み特性の劣化は、窒化シリコン膜ＳＮ１〜ＳＮ３のうち最も上層に形成されている窒化シリコン膜ＳＮ３で顕著に現れる。特に、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域（距離）が狭くなってアスペクト比が１．４以上となり、かつ、窒化シリコン膜ＳＮ１〜ＳＮ３の総膜厚が、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域（距離）の１／２以上の膜厚となると、最上層の窒化シリコン膜ＳＮ３の埋め込み特性の劣化が顕著になる。
【００８４】
続いて、図１２に示すように、窒化シリコン膜ＳＮ３上に酸化シリコン膜ＴＳを形成する。このとき、ゲート電極Ｇ１、Ｇ２間に形成された窒化シリコン膜ＳＮ３の埋め込み特性が劣化しているので、酸化シリコン膜ＴＳをゲート電極Ｇ１、Ｇ２間に充分埋め込むことができずにボイドＶが発生する。すなわち、ゲート電極Ｇ１、Ｇ２間における窒化シリコン膜ＳＮ３の表面形状が順テーパ形状ではなく垂直形状をしているので、酸化シリコン膜ＴＳを形成する際の反応ガスが充分にゲート電極Ｇ１、Ｇ２間にいきわたらず、酸化シリコン膜ＴＳに空洞部であるボイドＶが発生するのである。
【００８５】
その後、図１３に示すように、酸化シリコン膜ＴＳ上に酸化シリコン膜ＰＳを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜ＰＳと酸化シリコン膜ＴＳと窒化シリコン膜ＳＮ１、ＳＮ２、ＳＮ３を貫通してニッケルシリサイド膜ＣＳに達するコンタクトホールＣＮＴ１およびコンタクトホールＣＮＴ２を形成する。このとき、コンタクトホールＣＮＴ１とコンタクトホールＣＮＴ２はボイドＶによって接続されることになる。
【００８６】
次に、図１４に示すように、コンタクトホールＣＮＴ１とコンタクトホールＣＮＴ２にバリア導体膜と導電膜を埋め込むことによりプラグＰＬＧ１およびプラグＰＬＧ２を形成する。このとき、コンタクトホールＣＮＴ１とコンタクトホールＣＮＴ２に埋め込むバリア導体膜と導体膜がボイドＶの内部にまで流れ込む。すると、コンタクトホールＣＮＴ１にバリア導体膜と導体膜を埋め込んで形成されるプラグＰＬＧ１と、コンタクトホールＣＮＴ２にバリア導体膜と導体膜を埋め込んで形成されるプラグＰＬＧ２とが、ボイドＶに流れ込んだ導電材料（バリア導体膜と導体膜）を介して電気的にショートすることになる。このショートしたそれぞれのプラグＰＬＧ１、ＰＬＧ２に異なる電圧が印加される場合、半導体装置として回路動作不良となり、製品の歩留まりが低下することになる。
【００８７】
以上のように、本発明者が検討した比較例では、ゲート電極Ｇ１、Ｇ２間を埋め込む窒化シリコン膜ＳＮ３の表面形状が垂直形状になるカバレッジの低下（埋め込み特性の劣化）が生じ、この結果、窒化シリコン膜ＳＮ３上に形成される酸化シリコン膜ＴＳにボイドＶが発生する。そして、このボイドＶに導電材料（バリア導体膜と導体膜）が埋め込まれることにより、隣接するプラグＰＬＧ１、ＰＬＧ２でショート不良が発生する問題点が生じる。
【００８８】
そこで、本実施の形態１では、ゲート電極Ｇ１、Ｇ２間に埋め込まれる窒化シリコン膜ＳＮ３の埋め込み特性を改善することを目的としている。さらに詳しくは、窒化シリコン膜ＳＮ３の埋め込み特性を改善することにより、この窒化シリコン膜ＳＮ３上に形成される酸化シリコン膜ＴＳにボイドＶが発生することを防止することを目的の１つとしている。これによって、ボイドＶを介して隣接するプラグＰＬＧ１、ＰＬＧ２にショート不良が発生することを防止できるという効果が得られる。本実施の形態１では、この目的を実現するために、積層形成する窒化シリコン膜ＳＮ１〜ＳＮ３の製造方法を工夫している。以下に、この本実施の形態１における技術的思想（半導体装置の製造方法）について図面を参照しながら説明する。
【００８９】
本実施の形態１における半導体装置の製造工程を説明するが、使用する図面は基本的に図２のＢ−Ｂ線で切断した断面図と図２のＣ−Ｃ線で切断した断面図を使用する。まず、図１５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１ＳのＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００９０】
次に、素子分離領域ＳＴＩで分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェルＰＷＬ１、ＰＷＬ２を形成する。ｐ型ウェルＰＷＬ１、ＰＷＬ２は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板に導入することで形成される。
【００９１】
続いて、ｐ型ウェルＰＷＬ１、ＰＷＬ２の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００９２】
次に、図１６に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法やＩＳＳＧ酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸに窒素を導入させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸに窒素を導入させることによっても同様の効果を得ることができる。
【００９３】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００９４】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【００９５】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）を使用することができる。また、酸化ハフニウム膜にアルミニウムを添加したＨｆＡｌＯ膜を使用してもよい。さらに、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００９６】
次に、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦを形成する。ポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用して形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜ＰＦ中にリンや砒素などのｎ型不純物を導入する。
【００９７】
次に、図１７に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦを加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ１、Ｇ２を形成する。
【００９８】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ１、Ｇ２には、ポリシリコン膜ＰＦ中にｎ型不純物が導入されている。このため、ゲート電極Ｇ１、Ｇ２の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。
【００９９】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１、Ｇ２に整合した浅いｎ型不純物拡散領域ＥＸを形成する。浅いｎ型不純物拡散領域ＥＸは、半導体領域である。
【０１００】
次に、図１８に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ１、Ｇ２の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、窒化シリコン膜や酸窒化シリコン膜を使用してもよい。また、窒化シリコン膜、酸化シリコン膜および酸窒化シリコン膜のいずれかを組み合わせた積層膜からなるサイドウォールＳＷを形成してもよい。
【０１０１】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲを形成する。深いｎ型不純物拡散領域ＮＲは、半導体領域である。この深いｎ型不純物拡散領域ＮＲと浅いｎ型不純物拡散領域ＥＸによってソース領域が形成される。同様に、深いｎ型不純物拡散領域ＮＲと浅いｎ型不純物拡散領域ＥＸによってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域ＥＸと深いｎ型不純物拡散領域ＮＲで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０２】
このようにして、深いｎ型不純物拡散領域ＮＲを形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１０３】
その後、半導体基板１Ｓ上にニッケル膜を形成する。このとき、ゲート電極Ｇ１、Ｇ２に直接接するようにニッケル膜が形成される。同様に、浅いｎ型不純物拡散領域ＥＸにもニッケル膜が直接接する。
【０１０４】
ニッケル膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケル膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１、Ｇ２を構成するポリシリコン膜とニッケル膜を反応させて、ニッケルシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇはポリシリコン膜ＰＦとニッケルシリサイド膜ＣＳの積層構造となる。ニッケルシリサイド膜ＣＳは、ゲート電極Ｇ１、Ｇ２の低抵抗化のために形成される。同様に、上述した熱処理により、浅いｎ型不純物拡散領域ＥＸの表面においてもシリコンとニッケル膜が反応してニッケルシリサイド膜ＣＳが形成される。このため、ソース領域およびドレイン領域においても低抵抗化を図ることができる。
【０１０５】
そして、未反応のニッケル膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、ニッケルシリサイド膜ＣＳを形成するように構成しているが、例えば、ニッケルシリサイド膜ＣＳに代えてコバルトシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。
【０１０６】
続いて、本実施の形態１では、ゲート電極Ｇ１、Ｇ２間の領域（距離）を含む半導体基板１Ｓ上に窒化シリコン膜を形成するが、この窒化シリコン膜の形成方法に本実施の形態１の特徴がある。以下に、この特徴について説明する。
【０１０７】
図１９に示すように、ゲート電極Ｇ１、Ｇ２間の領域を含む半導体基板１Ｓ上に窒化シリコン膜ＳＮ１を形成する。この窒化シリコン膜ＳＮ１は、例えば、プラズマＣＶＤ法を使用することにより形成することができる。そして、この窒化シリコン膜ＳＮ１の膜厚ｔ１´は、比較例で説明した膜厚ｔ１よりも薄くなっている。これにより、窒化シリコン膜ＳＮ１のカバレッジ特性が向上する。この理由について説明する。
【０１０８】
窒化シリコン膜ＳＮ１は理想的にはコンフォーマルに形成されることが望ましいが、実際には、コンフォーマルに形成されない。つまり、窒化シリコン膜ＳＮ１は、ゲート電極Ｇ１、Ｇ２上での膜厚が最も厚くなり、ゲート電極Ｇ１、Ｇ２の側壁に形成される窒化シリコン膜ＳＮ１の膜厚や、ゲート電極Ｇ１、Ｇ２間の半導体基板１Ｓ（素子分離領域ＳＴＩ）上に形成される窒化シリコン膜ＳＮ１の膜厚は、ゲート電極Ｇ１、Ｇ２上での膜厚よりも薄く形成される。
【０１０９】
例えば、本実施の形態１において、窒化シリコン膜ＳＮ１のゲート電極Ｇ１上の膜厚を膜厚ｔ１´、サイドウォールＳＷの側壁に形成される窒素シリコン膜ＳＮ１の膜厚を膜厚ｔ４´、素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ１の膜厚を膜厚ｔ７´とする。この場合、ｔ１´＞ｔ４´およびｔ１´＞ｔ７´の関係が成立する。これは、比較例におけるｔ１＞ｔ４、ｔ１＞ｔ７の関係と同様である。
【０１１０】
ここで、具体的に、本実施の形態１において、ｔ４´＝α×ｔ１´（α＜１）、ｔ７´＝β×ｔ１´（β＜１）で記述できるとすると、比較例においても、同じαと同じβを用いて、ｔ４＝α×ｔ１（α＜１）、ｔ７＝β×ｔ１（β＜１）と記述できる。すなわち、本実施の形態１と比較例では、ともに、サイドウォールＳＷの側壁に形成される窒化シリコン膜ＳＮ１の膜厚が、窒化シリコン膜ＳＮ１のゲート電極Ｇ１上の膜厚のα倍になると仮定し、素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ１の膜厚が、窒化シリコン膜ＳＮ１のゲート電極Ｇ１上の膜厚のβ倍になると仮定するのである。
【０１１１】
このとき、本実施の形態１における窒化シリコン膜ＳＮ１のゲート電極Ｇ１上での膜厚ｔ１´は、比較例における窒化シリコン膜ＳＮ１のゲート電極Ｇ１上での膜厚ｔ１に比べて薄くなっている（ｔ１´＜ｔ１）。このことは、ｔ１´−ｔ４´＜ｔ１−ｔ４、ｔ１´−ｔ７´＜ｔ１−ｔ７の関係式が成立していることを意味している。言い換えれば、（１−α）×ｔ１´＜（１−α）×ｔ１、（１−β）×ｔ１´＜（１−β）×ｔ１の関係式が成立しているとも言える。これらの関係式の意味することは、窒化シリコン膜ＳＮ１のゲート電極Ｇ１上の膜厚とサイドウォールＳＷの側壁に形成される窒素シリコン膜ＳＮ１の膜厚との差、あるいは、窒化シリコン膜ＳＮ１のゲート電極Ｇ１上の膜厚と素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ１の膜厚との差が、窒化シリコン膜ＳＮ１の膜厚が薄くなるほど小さくなることである。つまり、本実施の形態１では比較例に比べて窒化シリコン膜ＳＮ１の膜厚を薄く形成することにより、ゲート電極Ｇ１、Ｇ２間の領域を埋め込む窒化シリコン膜ＳＮ１をよりコンフォーマルに形成できるのである。窒化シリコン膜をコンフォーマルに近い状態で形成できるということは、ゲート電極Ｇ１、Ｇ２間の領域に埋め込まれる窒化シリコン膜ＳＮ１の表面形状を順テーパ形状の比較的なだらかな形状とすることができ、窒化シリコン膜ＳＮ１のカバレッジ特性を改善できることを意味している。
【０１１２】
このようにして、カバレッジ特性の改善した窒化シリコン膜ＳＮ１を形成した後、この窒化シリコン膜ＳＮ１に紫外線を照射する。これにより、窒化シリコン膜ＳＮ１の焼きしめを行なうことができ、窒化シリコン膜ＳＮ１の膜内に引張応力を発生することができる。この紫外線を照射する工程は、ＵＶキュア工程とも呼ばれる。
【０１１３】
また、ｎチャネル型ＭＩＳＦＥＴの場合、この紫外線を照射する工程で用いられる光源の発光波長は２１０ｎｍ以上２６０ｎｍ以下であり、好ましくは２２０ｎｍ以上２４０ｎｍ以下とされる。また、このような光源としては、エキシマランプ、エキシマレーザ、水銀ランプ、キセノンランプまたは重水素ランプのうち少なくとも１つを用いることができる。特に、ＫｒＣｌエキシマの発光を利用した光源が好ましい。また、紫外線の照射強度は、１５ｍＷ／ｃｍ２以上とされる。１５ｍＷ／ｃｍ２未満の場合、引張応力を向上させるために長時間を要するため、生産性が低下してしまう。また、紫外線照射時の半導体基板の温度は、４００℃以上５５０℃以下とすることが好ましい。
【０１１４】
なお、この紫外線照射工程は必ずしも必要ではなく、紫外線照射工程を行わなくとも、上記引張応力を発生させることは可能である。しかし、より大きな応力を発生させたい場合は、紫外線照射工程を行った方が好ましい。これは、後述に説明する窒化シリコン膜ＳＮ２、ＳＮ３についても同様である。
【０１１５】
次に、図２０に示すように、窒化シリコン膜ＳＮ１上に窒化シリコン膜ＳＮ２を形成する。この窒化シリコン膜ＳＮ２は、例えば、プラズマＣＶＤ法を使用することにより形成することができる。窒化シリコン膜ＳＮ２の膜厚ｔ２´は、比較例で説明した窒化シリコン膜ＳＮ２の膜厚ｔ１（＝ｔ２）と同じ膜厚になっている（ｔ２´＝ｔ１）。別の言い方をすると、本実施の形態１において、窒化シリコン膜ＳＮ２の膜厚ｔ２´は、窒化シリコン膜ＳＮ１の膜厚ｔ１´よりも厚くなっている。
【０１１６】
例えば、本実施の形態１において、窒化シリコン膜ＳＮ２のゲート電極Ｇ１上の膜厚を膜厚ｔ２´、サイドウォールＳＷの側壁に形成される窒素シリコン膜ＳＮ２の膜厚を膜厚ｔ５´、素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ２の膜厚を膜厚ｔ８´とする。この場合、ｔ２´＞ｔ５´およびｔ２´＞ｔ８´の関係が成立する。これは、比較例におけるｔ１＞ｔ５、ｔ１＞ｔ８の関係と同様である。
【０１１７】
ただし、本実施の形態１では、比較例に比べて、下地膜である窒化シリコン膜ＳＮ１のカバレッジ特性が改善されているので、この窒化シリコン膜ＳＮ１上に形成される窒化シリコン膜ＳＮ２のカバレッジ特性も改善するのである。すなわち、本実施の形態１において、ゲート電極Ｇ１、Ｇ２間の領域に埋め込まれる窒化シリコン膜ＳＮ２の表面形状を、比較例における窒化シリコン膜ＳＮ２の表面形状よりも、よりなだらかな順テーパ形状に改善することができるのである。言い換えれば、本実施の形態１と比較例では、ともに同じ膜厚の窒化シリコン膜ＳＮ２を形成しているが、本実施の形態１における下地膜（窒化シリコン膜ＳＮ１）のカバレッジ特性が、比較例における下地膜（窒化シリコン膜ＳＮ１）のカバレッジ特性よりも改善されているので、本実施の形態１における窒化シリコン膜ＳＮ２の表面形状を、比較例における窒化シリコン膜ＳＮ２の表面形状よりも改善することができるのである。
【０１１８】
さらに、重要なことは、本実施の形態１では、窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ２の合わせた膜厚が比較例に比べて薄くなっていることである。すなわち、窒化シリコン膜ＳＮ１の膜厚は、窒化シリコン膜ＳＮ１〜ＳＮ３を合わせた総膜厚の３分の１より薄い膜厚となっている。例えば、ゲート電極Ｇ１上の膜厚を考えると、本実施の形態１では、窒化シリコン膜ＳＮ１の膜厚は膜厚ｔ１´であり、窒化シリコン膜ＳＮ２の膜厚は膜厚ｔ２´（＝ｔ１）である。このことから、ゲート電極Ｇ１上において、窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ２を合わせた膜厚はｔ１´＋ｔ２´となる。これに対し、比較例でも、ゲート電極Ｇ１上の膜厚を考えると、窒化シリコン膜ＳＮ１の膜厚と窒化シリコン膜ＳＮ２の膜厚はともに膜厚ｔ１であることから、窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ２を合わせた膜厚は２ｔ１となる。したがって、膜厚ｔ１´＜ｔ１であることを考えると、本実施の形態１のほうが比較例よりも、窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ２を合わせた膜厚が小さくなる。以上は、ゲート電極Ｇ１上での膜厚について述べたが、サイドウォールＳＷの側壁に形成される窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ２にも同様に考えることができる。
【０１１９】
したがって、図２０に示すように、ゲート電極Ｇ１の側壁に形成されたサイドウォールＳＷと、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷ間との距離Ｓ２は、比較例よりも本実施の形態１のほうが大きくなる。このことは、窒化シリコン膜ＳＮ２を形成した状態において、ゲート電極Ｇ１、Ｇ２間の領域におけるアスペクト比が、比較例よりも本実施の形態１のほうが小さくなることを意味している。アスペクト比が小さくなるということは、膜の埋め込み特性が改善されるということなので、本実施の形態１によれば、窒化シリコン膜ＳＮ２上に形成する膜の埋め込み特性を改善できるのである。
【０１２０】
以上のように、本実施の形態１によれば、窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ２を積層した段階で、窒化シリコン膜ＳＮ２のカバレッジ特性を改善するとともに、ゲート電極Ｇ１、Ｇ２間のアスペクト比を小さくできることがわかる。
【０１２１】
続いて、窒化シリコン膜ＳＮ１上に窒化シリコン膜ＳＮ２を形成した後、窒化シリコン膜ＳＮ２に対して紫外線を照射する。紫外線照射の条件は、窒化シリコン膜ＳＮ１に対して行ったものと同様である。これにより、窒化シリコン膜ＳＮ２の焼きしめを行なうことができ、窒化シリコン膜ＳＮ２の膜内に引張応力を発生することができる。
【０１２２】
次に、図２１に示すように、窒化シリコン膜ＳＮ２上に窒化シリコン膜ＳＮ３を形成する。この窒化シリコン膜ＳＮ３は、例えば、プラズマＣＶＤ法を使用することにより形成することができる。窒化シリコン膜ＳＮ３の膜厚ｔ３´は、比較例で説明した窒化シリコン膜ＳＮ３の膜厚ｔ１（＝ｔ３）よりも厚い膜厚となっている（ｔ３´＞ｔ１）。別の言い方をすると、本実施の形態１において、窒化シリコン膜ＳＮ３の膜厚ｔ３´は、窒化シリコン膜ＳＮ２の膜厚ｔ２´や窒化シリコン膜ＳＮ１の膜厚ｔ１´よりも厚くなっている。そして、本実施の形態１でも、窒化シリコン膜ＳＮ１の膜厚ｔ１´と、窒化シリコン膜ＳＮ２の膜厚ｔ２´と、窒化シリコン膜ＳＮ３の膜厚ｔ３´を合わせた総膜厚は膜厚Ｔ０であり、比較例と同じである。つまり、本実施の形態１と比較例では、窒化シリコン膜ＳＮ１〜ＳＮ３を合わせた総膜厚はともに膜厚Ｔ０となっており、本実施の形態１でも比較例と同様の引張応力を発生させることができる。具体的には、本実施の形態１でも、窒化シリコン膜ＳＮ１〜ＳＮ３を形成することにより、１．３ＧＰａ〜１．７ＧＰａの引張応力をｎチャネル型ＭＩＳＦＥＴに与えることができる。このとき、サイドウォールＳＷの側壁に形成される窒化シリコン膜ＳＮ１〜ＳＮ３を合わせた総膜厚はともに総膜厚Ｔ１´となっており、素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ１〜ＳＮ３を合わせた総膜厚はともに総膜厚Ｔ２´となっている。
【０１２３】
なお、本実施の形態１において、窒化シリコン膜ＳＮ３のゲート電極Ｇ１上の膜厚を膜厚ｔ３´、サイドウォールＳＷの側壁に形成される窒素シリコン膜ＳＮ３の膜厚を膜厚ｔ６´、素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ３の膜厚を膜厚ｔ９´とする。この場合、ｔ３´＞ｔ６´およびｔ３´＞ｔ９´の関係が成立する。これは、比較例におけるｔ１＞ｔ６、ｔ１＞ｔ９の関係と同様である。
【０１２４】
ただし、本実施の形態１では、比較例に比べて、下地膜である窒化シリコン膜ＳＮ２のカバレッジ特性が改善されているとともに、ゲート電極Ｇ１、Ｇ２間の領域におけるアスペクト比（窒化シリコン膜ＳＮ２を形成後のアスペクト比）が小さくなっているので、このカバレッジ特性が改善され、かつ、アスペクト比の小さい窒化シリコン膜ＳＮ２上に形成される窒化シリコン膜ＳＮ３のカバレッジ特性も改善するのである。すなわち、本実施の形態１において、ゲート電極Ｇ１、Ｇ２間の領域に埋め込まれる窒化シリコン膜ＳＮ３の表面形状を、比較例における窒化シリコン膜ＳＮ３の表面形状よりも、よりなだらかな順テーパ形状に改善することができるのである。言い換えれば、比較例では、窒化シリコン膜ＳＮ３の表面形状が垂直形状となってしまっているのに対し、本実施の形態１では、下地膜（窒化シリコン膜ＳＮ２）のカバレッジ特性およびアスペクト比が、比較例に比べて改善されているので、本実施の形態１における窒化シリコン膜ＳＮ３の表面形状を、比較例における窒化シリコン膜ＳＮ３の表面形状よりも改善することができるのである。
【０１２５】
ここで、本実施の形態１における窒化シリコン膜ＳＮ３の膜厚ｔ３´は、比較例における窒化シリコン膜ＳＮ３の膜厚ｔ１よりも厚くなっている。すなわち、窒化シリコン膜ＳＮ３の膜厚は、窒化シリコン膜ＳＮ１〜ＳＮ３を合わせた総膜厚の３分の１より厚い膜厚となっている。この点に着目して本願発明者が検討した結果を以下に記す。窒化シリコン膜ＳＮ１の形成工程でも説明したように、窒化シリコン膜ＳＮ１の膜厚を薄く形成することにより、ゲート電極Ｇ１、Ｇ２間の領域を埋め込む窒化シリコン膜ＳＮ１をよりコンフォーマルに形成できる。したがって、本実施の形態１における窒化シリコン膜ＳＮ３の膜厚ｔ３´は、比較例における窒化シリコン膜ＳＮ３の膜厚ｔ１よりも厚いので、本実施の形態１での窒化シリコン膜ＳＮ３のカバレッジ特性は、比較例での窒化シリコン膜ＳＮ３のカバレッジ特性よりも悪くなるのではないかという点について、本願発明者は検討した。
【０１２６】
しかし、窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ３では、膜を形成する前提条件が異なるのである。つまり、窒化シリコン膜ＳＮ１を形成する場合、下地となるのはゲート電極Ｇ１、Ｇ２間の領域を含む半導体基板１Ｓである。この下地は、本実施の形態１と比較例では同様である。この下地が同じであるという前提条件のもと、膜厚を薄く形成することにより、ゲート電極Ｇ１、Ｇ２間の領域を埋め込む窒化シリコン膜ＳＮ１をよりコンフォーマルに形成できるのである。
【０１２７】
これに対し、窒化シリコン膜ＳＮ３を形成する場合、下地膜は窒化シリコン膜ＳＮ２であり、この下地膜である窒化シリコン膜ＳＮ２のカバレッジ特性が重要な鍵を握っているのである。つまり、比較例では、下地膜である窒化シリコン膜ＳＮ２のカバレッジ特性が劣化しているのに対し、本実施の形態１では、下地膜である窒化シリコン膜ＳＮ２のカバレッジ特性（窒化シリコン膜ＳＮ２の表面形状がなだらかな順テーパ形状になっている特性）が改善されるとともに、窒化シリコン膜ＳＮ２を形成した段階でのゲート電極Ｇ１、Ｇ２間のアスペクト比も小さくなっている。したがって、窒化シリコン膜ＳＮ３の場合は、下地膜である窒化シリコン膜ＳＮ２の状態がまったく相違するので、単純に、窒化シリコン膜ＳＮ３の形成膜厚だけで、窒化シリコン膜ＳＮ３のカバレッジ特性の優劣を議論することはできないのである。特に、窒化シリコン膜ＳＮ３のカバレッジ特性に影響を与えるのは、下地膜である窒化シリコン膜ＳＮ２の状態が重要な役割を果たしていることがわかった。
【０１２８】
続いて、窒化シリコン膜ＳＮ２上に窒化シリコン膜ＳＮ３を形成した後、窒化シリコン膜ＳＮ３に対して紫外線を照射する。紫外線照射の条件は、窒化シリコン膜ＳＮ１に対して行ったものと同様である。これにより、窒化シリコン膜ＳＮ３の焼きしめを行なうことができ、窒化シリコン膜ＳＮ３の膜内に引張応力を発生することができる。
【０１２９】
また、紫外線照射された窒化シリコン膜から発生する応力は、その膜厚が厚い程、大きい応力となっている。すなわち、本実施の形態１では、窒化シリコン膜ＳＮ３から発生する応力は窒化シリコン膜ＳＮ２から発生する応力よりも大きく、窒化シリコン膜ＳＮ２から発生する応力は窒化シリコン膜ＳＮ１から発生する応力よりも大きい。
【０１３０】
以上のように、本実施の形態１の特徴は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できるのである。
【０１３１】
特に、本実施の形態１によれば、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域（距離）が狭くなってアスペクト比が１．４以上となり、かつ、窒化シリコン膜ＳＮ１〜ＳＮ３の総膜厚が、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域（距離）の１／２以上の膜厚となる場合であっても、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる顕著な効果を奏する。
【０１３２】
次に、窒化シリコン膜ＳＮ３上に層間絶縁膜を形成する。本実施の形態１では、層間絶縁膜として、酸化シリコン膜ＴＳおよび酸化シリコン膜ＰＳを例示している。また、この層間絶縁膜は、窒化シリコン膜ＳＮ１〜ＳＮ３に比べて十分に厚い膜厚で形成されている。
【０１３３】
まず、図２２に示すように、窒化シリコン膜ＳＮ３上に酸化シリコン膜ＴＳを形成する。酸化シリコン膜ＴＳは、例えば、オゾン（Ｏ３）とＴＥＯＳ（tetra ethyl ortho silicate）を原料とするプラズマＣＶＤ法で形成することができる。このとき、本実施の形態１では、ゲート電極Ｇ１、Ｇ２間に形成された窒化シリコン膜ＳＮ３の埋め込み特性が改善しているので、酸化シリコン膜ＴＳをゲート電極Ｇ１、Ｇ２間に充分埋め込むことがでる。このため、本実施の形態１では、ゲート電極Ｇ１、Ｇ２間で酸化シリコン膜ＴＳに空洞部（ボイド）が形成されることを防止することができる。すなわち、ゲート電極Ｇ１、Ｇ２間における窒化シリコン膜ＳＮ３の表面形状が、垂直形状ではなく比較的なだらかな順テーパ形状をしているので、酸化シリコン膜ＴＳを形成する際の反応ガスが充分にゲート電極Ｇ１、Ｇ２間にいきわたり、酸化シリコン膜ＴＳにボイドが発生することを防止できるのである。
【０１３４】
その後、図２３に示すように、酸化シリコン膜ＴＳ上に酸化シリコン膜ＰＳを形成する。酸化シリコン膜ＰＳは、例えば、ＴＥＯＳを原料とするプラズマＣＶＤ法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜ＰＳと酸化シリコン膜ＴＳと窒化シリコン膜ＳＮ１、ＳＮ２、ＳＮ３を貫通してニッケルシリサイド膜ＣＳに達するコンタクトホールＣＮＴ１およびコンタクトホールＣＮＴ２を形成する。
【０１３５】
次に、図２４に示すように、コンタクトホールＣＮＴ１、ＣＮＴ２の底面および内壁を含む酸化シリコン膜ＰＳ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１３６】
続いて、コンタクトホールＣＮＴ１、ＣＮＴ２を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜ＰＳ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧ１、ＰＬＧ２を形成することができる。
【０１３７】
その後、酸化シリコン膜ＰＳおよびプラグＰＬＧ１、ＰＬＧ２上に、薄い炭窒化シリコン膜と厚い酸化シリコン膜からなる層間絶縁膜ＩＭＤを形成する。続いて、フォトリソグラフィ技術およびエッチング技術を用いて、これらの膜のパターニングを行い、炭窒化シリコン膜をエッチングストッパとして酸化シリコン膜をエッチングする。続いて、炭窒化シリコン膜をエッチングすることで、層間絶縁膜ＩＭＤに配線溝を形成する。続いて、配線溝内に窒化タンタルまたはタンタル等のバリアメタル膜を形成し、バリアメタル膜上に銅を主成分とする導電性膜をめっき法等によって形成する。続いて、配線溝外部の銅膜とバリアメタル膜をＣＭＰ法等によって除去することで、層間絶縁膜に埋め込まれた配線Ｌ１が完成する。この後、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１３８】
以上より、本実施の形態１では、ゲート電極Ｇ１、Ｇ２間に埋め込まれる窒化シリコン膜ＳＮ３の埋め込み特性を改善することができる。この結果、この窒化シリコン膜ＳＮ３上に形成される酸化シリコン膜ＴＳにボイドが発生することを防止することができ、ボイドを介して隣接するプラグＰＬＧ１、ＰＬＧ２にショート不良が発生することを防止できる顕著な効果が得られる。したがって、半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる。
【０１３９】
（実施の形態２）
前記実施の形態１では、窒化シリコン膜ＳＮ３を形成する際の下地膜である窒化シリコン膜ＳＮ２のカバレッジ特性の向上とアスペクト比の低下を実現する観点からなされた技術的思想について説明した。本実施の形態２では、アスペクト比の低下はそれほど考慮せずに、下地膜である窒化シリコン膜ＳＮ２のカバレッジ特性のさらなる向上を図ることを目的とする技術的思想について説明する。
【０１４０】
図２５〜図３０は、本実施の形態２における半導体装置の製造工程を示す断面図である。図２５〜図３０の左側には、図２のＢ−Ｂ線での断面図が示されており、図２５〜図３０の右側には、図２のＣ−Ｃ線での断面図が示されている。
【０１４１】
まず、前記実施の形態１と同様の工程を経ることにより、半導体基板１Ｓ上にＭＩＳＦＥＴを形成する。続いて、図２５に示すように、ゲート電極Ｇ１、Ｇ２間の領域を含む半導体基板１Ｓ上に窒化シリコン膜ＳＮ１を形成する。この窒化シリコン膜ＳＮ１は、例えば、プラズマＣＶＤ法を使用することにより形成することができる。本実施の形態２において、窒化シリコン膜ＳＮ１の成膜温度は５００℃以下でなるべく高い温度で形成する。具体的には、３００℃以上、５００℃以下の温度で行う。より好ましくは、４００℃以上、５００℃以下の温度で行う。この窒化シリコン膜ＳＮ１の膜厚ｔ１´´は、比較例で説明した膜厚ｔ１よりも薄くなっている。これにより、窒化シリコン膜ＳＮ１のカバレッジ特性が向上する。この理由について説明する。
【０１４２】
前記実施の形態１で説明したように、窒化シリコン膜ＳＮ１のゲート電極Ｇ１上の膜厚とサイドウォールＳＷの側壁に形成される窒素シリコン膜ＳＮ１の膜厚との差、あるいは、窒化シリコン膜ＳＮ１のゲート電極Ｇ１上の膜厚と素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ１の膜厚との差が、窒化シリコン膜ＳＮ１の膜厚が薄くなるほど小さくなる。つまり、本実施の形態２でも比較例に比べて窒化シリコン膜ＳＮ１の膜厚を薄く形成することにより、ゲート電極Ｇ１、Ｇ２間の領域を埋め込む窒化シリコン膜ＳＮ１をよりコンフォーマルに形成できるのである。窒化シリコン膜をコンフォーマルに近い状態で形成できるということは、ゲート電極Ｇ１、Ｇ２間の領域に埋め込まれる窒化シリコン膜ＳＮ１の表面形状を順テーパ形状の比較的なだらかな形状とすることができ、窒化シリコン膜ＳＮ１のカバレッジ特性を改善できることを意味している。この点は前記実施の形態１と同様である。
【０１４３】
さらに、本実施の形態２では、窒化シリコン膜ＳＮ１の成膜温度を５００℃以下でなるべく高い温度で形成しているが、このことによっても、窒化シリコン膜ＳＮ１のカバレッジ特性が大幅に改善するのである。なぜなら、成膜温度をなるべく高温にすることにより、反応ガスが活発に移動する結果、例えば、アスペクト比の高いゲート電極Ｇ１、Ｇ２間の領域にも充分に反応ガスが充填され、その領域でも充分に窒化シリコン膜ＳＮ１が成膜されるからである。
【０１４４】
したがって、本実施の形態２では、窒化シリコン膜ＳＮ１の膜厚を薄くすることと、窒化シリコン膜ＳＮ１の成膜温度を５００℃以下でなるべく高温にすることとの相乗効果で、窒化シリコン膜ＳＮ１をほとんどコンフォーマルに近い状態で形成することができる。例えば、本実施の形態２において、窒化シリコン膜ＳＮ１のゲート電極Ｇ１上の膜厚を膜厚ｔ１´´、サイドウォールＳＷの側壁に形成される窒素シリコン膜ＳＮ１の膜厚を膜厚ｔ４´´、素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ１の膜厚を膜厚ｔ７´´とすると、ｔ１´´≒ｔ４´´≒ｔ７´´とすることができる。
【０１４５】
ここで、窒化シリコン膜ＳＮ１の成膜温度を５００℃以下にした理由について説明する。窒化シリコン膜ＳＮ１を成膜する際には、既に、ゲート電極Ｇ１、Ｇ２を有するｎチャネル型ＭＩＳＦＥＴが形成されている（図示しないがｐチャネル型ＭＩＳＦＥＴも形成されている）。したがって、ゲート電極Ｇ１，Ｇ２の表面や深いｎ型不純物拡散領域ＮＲの表面にはニッケルシリサイド膜ＣＳが形成されている。このニッケルシリサイド膜ＣＳは、５００℃以上の温度が加わると再凝集してしまい、ひどい場合にはゲート電極Ｇ１、Ｇ２の断線にいたることもある。このことから、ニッケルシリサイド膜ＣＳを形成した後に、５００℃以上の熱負荷を加えることは半導体装置の信頼性を確保する観点から困難となる。つまり、ニッケルシリサイド膜ＣＳの形成後に窒化シリコン膜ＳＮ１を形成することから、窒化シリコン膜ＳＮ１の成膜温度を５００℃以上にすることができないのである。
【０１４６】
本実施の形態２では、窒化シリコン膜ＳＮ１の成膜温度を５００℃以下でなるべく高温にすることで、ニッケルシリサイド膜ＣＳの再凝集を生じることなく、窒化シリコン膜ＳＮ１のカバレッジ特性のさらなる向上を図ることができる。
【０１４７】
このようにして、カバレッジ特性の改善した窒化シリコン膜ＳＮ１を形成した後、この窒化シリコン膜ＳＮ１に紫外線を照射する。これにより、窒化シリコン膜ＳＮ１の焼きしめを行なうことができ、窒化シリコン膜ＳＮ１の膜内に引張応力を発生することができる。この紫外線照射工程の説明は、前記実施の形態１で説明したものと同様である。
【０１４８】
次に、図２６に示すように、窒化シリコン膜ＳＮ１上に窒化シリコン膜ＳＮ２を形成する。この窒化シリコン膜ＳＮ２は、例えば、プラズマＣＶＤ法を使用することにより形成することができる。本実施の形態２において、窒化シリコン膜ＳＮ２の成膜温度は５００℃以下でなるべく高い温度で形成する。具体的には、３００℃以上、５００℃以下の温度で行う。より好ましくは、４００℃以上、５００℃以下の温度で行う。
【０１４９】
窒化シリコン膜ＳＮ２の膜厚ｔ２´´は、比較例で説明した窒化シリコン膜ＳＮ２の膜厚ｔ１（＝ｔ２）と同じ膜厚になっている（ｔ２´´＝ｔ１）。別の言い方をすると、本実施の形態２において、窒化シリコン膜ＳＮ２の膜厚ｔ２´´は、窒化シリコン膜ＳＮ１の膜厚ｔ１´´よりも厚くなっている。
【０１５０】
本実施の形態２では、窒化シリコン膜ＳＮ１の成膜工程と同様に、窒化シリコン膜ＳＮ２の成膜温度を５００℃以下でなるべく高温にすることにより、窒化シリコン膜ＳＮ２をほとんどコンフォーマルに近い状態で形成することができる。例えば、本実施の形態２において、窒化シリコン膜ＳＮ２のゲート電極Ｇ１上の膜厚を膜厚ｔ２´´、サイドウォールＳＷの側壁に形成される窒素シリコン膜ＳＮ２の膜厚を膜厚ｔ５´´、素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ２の膜厚を膜厚ｔ８´´とすると、ｔ２´´≒ｔ５´´≒ｔ８´´とすることができる。
【０１５１】
本実施の形態２では、比較例に比べて、下地膜である窒化シリコン膜ＳＮ１のカバレッジ特性が改善されていることとともに、窒化シリコン膜ＳＮ２の成膜温度が５００℃以下でなるべく高い温度となっているので、窒化シリコン膜ＳＮ２のカバレッジ特性も大幅に改善するのである。すなわち、本実施の形態２において、ゲート電極Ｇ１、Ｇ２間の領域に埋め込まれる窒化シリコン膜ＳＮ２の表面形状を、比較例における窒化シリコン膜ＳＮ２の表面形状よりも、よりなだらかな順テーパ形状に改善することができるのである。言い換えれば、本実施の形態２と比較例では、ともに同じ膜厚の窒化シリコン膜ＳＮ２を形成しているが、本実施の形態２における下地膜（窒化シリコン膜ＳＮ１）のカバレッジ特性が、比較例における下地膜（窒化シリコン膜ＳＮ１）のカバレッジ特性よりも改善されているとともに、窒化シリコン膜ＳＮ２の成膜温度が高温となっているので、本実施の形態２における窒化シリコン膜ＳＮ２の表面形状を、比較例における窒化シリコン膜ＳＮ２の表面形状よりも改善することができるのである。
【０１５２】
続いて、窒化シリコン膜ＳＮ１上に窒化シリコン膜ＳＮ２を形成した後、窒化シリコン膜ＳＮ２に対して紫外線を照射する。これにより、窒化シリコン膜ＳＮ２の焼きしめを行なうことができ、窒化シリコン膜ＳＮ２の膜内に引張応力を発生することができる。この紫外線照射工程の説明は、前記実施の形態１で説明したものと同様である。
【０１５３】
次に、図２７に示すように、窒化シリコン膜ＳＮ２上に窒化シリコン膜ＳＮ３を形成する。この窒化シリコン膜ＳＮ３は、例えば、プラズマＣＶＤ法を使用することにより形成することができる。このとき、窒化シリコン膜ＳＮ３の成膜温度は、具体的には、３００℃以上、５００℃以下の温度で行う。より好ましくは、４００℃以上、５００℃以下の温度で行う。そして、窒化シリコン膜ＳＮ３の成膜温度は、窒化シリコン膜ＳＮ２や窒化シリコン膜ＳＮ１の成膜温度よりも低くなっている。
【０１５４】
窒化シリコン膜ＳＮ３の膜厚ｔ３´´は、比較例で説明した窒化シリコン膜ＳＮ３の膜厚ｔ１（＝ｔ３）よりも厚い膜厚となっている（ｔ３´´＞ｔ１）。別の言い方をすると、本実施の形態２において、窒化シリコン膜ＳＮ３の膜厚ｔ３´´は、窒化シリコン膜ＳＮ２の膜厚ｔ２´´や窒化シリコン膜ＳＮ１の膜厚ｔ１´´よりも厚くなっている。そして、本実施の形態２でも、窒化シリコン膜ＳＮ１の膜厚ｔ１´´と、窒化シリコン膜ＳＮ２の膜厚ｔ２´´と、窒化シリコン膜ＳＮ３の膜厚ｔ３´´を合わせた総膜厚は総膜厚Ｔ０であり、比較例と同じである。つまり、本実施の形態１と比較例では、窒化シリコン膜ＳＮ１〜ＳＮ３を合わせた総膜厚はともに総膜厚Ｔ０となっており、本実施の形態１でも比較例と同様の引張応力を発生させることができる。具体的には、本実施の形態１でも、窒化シリコン膜ＳＮ１〜ＳＮ３を形成することにより、１．３ＧＰａ〜１．７ＧＰａの引張応力をｎチャネル型ＭＩＳＦＥＴに与えることができる。このとき、サイドウォールＳＷの側壁に形成される窒化シリコン膜ＳＮ１〜ＳＮ３を合わせた総膜厚はともに総膜厚Ｔ１´´となっており、素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ１〜ＳＮ３を合わせた総膜厚はともに総膜厚Ｔ２´´となっている。
【０１５５】
なお、本実施の形態２において、窒化シリコン膜ＳＮ３のゲート電極Ｇ１上の膜厚を膜厚ｔ３´´、サイドウォールＳＷの側壁に形成される窒素シリコン膜ＳＮ３の膜厚を膜厚ｔ６´´、素子分離領域ＳＴＩ上に形成される窒化シリコン膜ＳＮ２の膜厚を膜厚ｔ９´´とする。この場合、ｔ３´´＞ｔ６´´およびｔ３´´＞ｔ９´´の関係が成立する。
【０１５６】
ただし、本実施の形態２では、比較例に比べて、下地膜である窒化シリコン膜ＳＮ２のカバレッジ特性が大幅に改善されているので、このカバレッジ特性が改善されている窒化シリコン膜ＳＮ２上に形成される窒化シリコン膜ＳＮ３のカバレッジ特性も改善するのである。すなわち、本実施の形態２において、ゲート電極Ｇ１、Ｇ２間の領域に埋め込まれる窒化シリコン膜ＳＮ３の表面形状を、比較例における窒化シリコン膜ＳＮ３の表面形状よりも、よりなだらかな順テーパ形状に改善することができるのである。言い換えれば、比較例では、窒化シリコン膜ＳＮ３の表面形状が垂直形状となってしまっているのに対し、本実施の形態１では、下地膜（窒化シリコン膜ＳＮ２）のカバレッジ特性が、比較例に比べて改善されているので、本実施の形態２における窒化シリコン膜ＳＮ３の表面形状を、比較例における窒化シリコン膜ＳＮ３の表面形状よりも改善することができるのである。
【０１５７】
本実施の形態２では、前記実施の形態１に比べても、下地膜である窒化シリコン膜ＳＮ２のカバレッジ特性が大幅に改善されている。このため、本実施の形態２において、窒化シリコン膜ＳＮ２を形成した後、ゲート電極Ｇ１、Ｇ２間の領域におけるアスペクト比は前記実施の形態１ほど小さくはならないが、その分、窒化シリコン膜ＳＮ２のカバレッジ特性が大幅に改善されているので、この窒化シリコン膜ＳＮ２上に形成される窒化シリコン膜ＳＮ３のカバレッジ特性も前記実施の形態１と同様に改善できるのである。
【０１５８】
このことから、前記実施の形態１は、下地膜である窒化シリコン膜ＳＮ２のカバレッジ特性の向上と、窒化シリコン膜ＳＮ２を形成した後のアスペクト比の低下の両方を考慮した技術的思想となっているのに対し、本実施の形態２は、下地膜である窒化シリコン膜ＳＮ２のカバレッジ特性の大幅な向上に特化した技術的思想となっていると考えることができる。
【０１５９】
続いて、窒化シリコン膜ＳＮ２上に窒化シリコン膜ＳＮ３を形成した後、窒化シリコン膜ＳＮ３に対して紫外線を照射する。これにより、窒化シリコン膜ＳＮ３の焼きしめを行なうことができ、窒化シリコン膜ＳＮ３の膜内に引張応力を発生することができる。この紫外線照射工程の説明は、前記実施の形態１で説明したものと同様である。
【０１６０】
以上のように、本実施の形態２の特徴は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点と、窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ２の成膜温度を５００℃以下でなるべく高くする点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できるのである。
【０１６１】
なお、窒化シリコン膜ＳＮ１の成膜温度を５００℃以下のなるべく高い温度にすることだけで、窒化シリコン膜ＳＮ１上に形成される窒化シリコン膜ＳＮ２のカバレッジ特性を大幅に改善できる場合は、窒化シリコン膜ＳＮ２の成膜温度を窒化シリコン膜ＳＮ１の成膜温度よりも低い温度で実施してもよい。この場合、半導体基板１Ｓに形成されているＭＩＳＦＥＴに対してサーマルバジェットを低く抑えることかできるので、ＭＩＳＦＥＴの電気的特性の変動を抑制できる。
【０１６２】
本実施の形態２によれば、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域（距離）が狭くなってアスペクト比が１．４以上となり、かつ、窒化シリコン膜ＳＮ１〜ＳＮ３の総膜厚が、ゲート電極Ｇ１とゲート電極Ｇ２の間の領域（距離）の１／２以上の膜厚となる場合であっても、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる顕著な効果を奏する。
【０１６３】
次に、図２８に示すように、窒化シリコン膜ＳＮ３上に酸化シリコン膜ＴＳを形成する。酸化シリコン膜ＴＳは、例えば、オゾン（Ｏ３）とＴＥＯＳ（tetra ethyl ortho silicate）を原料とするプラズマＣＶＤ法で形成することができる。このとき、本実施の形態２では、ゲート電極Ｇ１、Ｇ２間に形成された窒化シリコン膜ＳＮ３の埋め込み特性が改善しているので、酸化シリコン膜ＴＳをゲート電極Ｇ１、Ｇ２間に充分埋め込むことがでる。このため、本実施の形態２では、ゲート電極Ｇ１、Ｇ２間で酸化シリコン膜ＴＳに空洞部（ボイド）が形成されることを防止することができる。すなわち、ゲート電極Ｇ１、Ｇ２間における窒化シリコン膜ＳＮ３の表面形状が、垂直形状ではなく比較的なだらかな順テーパ形状をしているので、酸化シリコン膜ＴＳを形成する際の反応ガスが充分にゲート電極Ｇ１、Ｇ２間にいきわたり、酸化シリコン膜ＴＳにボイドが発生することを防止できるのである。
【０１６４】
その後、図２９に示すように、酸化シリコン膜ＴＳ上に酸化シリコン膜ＰＳを形成する。酸化シリコン膜ＰＳは、例えば、ＴＥＯＳを原料とするプラズマＣＶＤ法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜ＰＳと酸化シリコン膜ＴＳと窒化シリコン膜ＳＮ１、ＳＮ２、ＳＮ３を貫通してニッケルシリサイド膜ＣＳに達するコンタクトホールＣＮＴ１およびコンタクトホールＣＮＴ２を形成する。
【０１６５】
次に、図３０に示すように、コンタクトホールＣＮＴ１、ＣＮＴ２の底面および内壁を含む酸化シリコン膜ＰＳ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１６６】
続いて、コンタクトホールＣＮＴ１、ＣＮＴ２を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜ＰＳ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧ１、ＰＬＧ２を形成することができる。
【０１６７】
その後、前記実施の形態１と同様にして、層間絶縁膜に埋め込まれた配線Ｌ１を形成する。この後、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態２における半導体装置を形成することができる。
【０１６８】
以上より、本実施の形態２では、ゲート電極Ｇ１、Ｇ２間に埋め込まれる窒化シリコン膜ＳＮ３の埋め込み特性を改善することができる。この結果、この窒化シリコン膜ＳＮ３上に形成される酸化シリコン膜ＴＳにボイドが発生することを防止することができ、ボイドを介して隣接するプラグＰＬＧ１、ＰＬＧ２にショート不良が発生することを防止できる顕著な効果が得られる。したがって、半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる。
【０１６９】
ここで、本実施の形態２は、窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ２をできるだけコンフォーマルな膜から形成する観点からなされている技術的思想である。本実施の形態２では、窒化シリコン膜ＳＮ１〜ＳＮ３の形成方法としてプラズマＣＶＤ法を用いているが、コンフォーマルな膜を形成する観点からは、ＡＬＤ（Atomic Layer Deposition）法や低圧ＣＶＤ法が優れていると考えられる。しかし、ＡＬＤ法や低圧ＣＶＤ法でコンフォーマルな膜を形成するには、５５０℃〜６００℃の成膜温度が必要である。
【０１７０】
したがって、窒化シリコン膜ＳＮ１〜ＳＮ３の成膜方法として、ＡＬＤ法や低圧ＣＶＤ法を使用すると、既に形成されているニッケルシリサイド膜ＣＳが再凝集を起こして断線などの不具合が生じるおそれが高い。つまり、窒化シリコン膜ＳＮ１〜ＳＮ３をＡＬＤ法や低圧ＣＶＤ法で形成すると、半導体装置の信頼性を低下することになりかねないのである。
【０１７１】
そこで、本実施の形態２では、ＡＬＤ法や低圧ＣＶＤ法に比べて比較的低温で成膜処理が実現できるプラズマＣＶＤ法によって、窒化シリコン膜ＳＮ１〜ＳＮ３を形成しているのである。この場合であっても、成膜温度を高くすれば、窒化シリコン膜ＳＮ１、ＳＮ２のカバレッジ特性を改善できることから、ニッケルシリサイド膜ＣＳに再凝集が生じない５００℃以下という温度で、かつ、なるべく高い温度で窒化シリコン膜ＳＮ１、ＳＮ２を形成しているのである。
【０１７２】
しかし、５００℃より高温でも凝集の起こらないシリサイド膜については、上記のＡＬＤ法や低圧ＣＶＤ法によって形成してもよい。その場合も、窒化シリコン膜ＳＮ１を薄く形成し、窒化シリコン膜ＳＮ２を窒化シリコン膜ＳＮ１よりも厚く形成し、窒化シリコン膜ＳＮ３を窒化シリコン膜ＳＮ２および窒化シリコン膜ＳＮ１よりも厚く形成することでカバレッジを改善することができる。
【０１７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７４】
例えば、前記実施の形態１および前記実施の形態２とを組み合わせて適用することも可能である。その場合、各実施の形態の効果を得ることができる。
【０１７５】
また、前記実施の形態では、隣接するｎチャネル型ＭＩＳＦＥＴにおいて、ゲート電極間の領域を含む半導体基板上に窒化シリコン膜を形成する例について説明したが、隣接するｐチャネル型ＭＩＳＦＥＴにおいて、ゲート電極間の領域を含む半導体基板上に窒化シリコン膜を形成する場合にも適用することができる。
【０１７６】
例えば、ＳＲＡＭおいては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが半導体基板上に形成されているので、両方のＭＩＳＦＥＴを覆うように窒化シリコン膜を形成する場合に本発明の技術的思想を適用することができる。特に、歪シリコン技術を適用して、ｐチャネル型ＭＩＳＦＥＴを覆うように形成される窒化シリコン膜に圧縮応力を発生させ、かつ、ｎチャネル型ＭＩＳＦＥＴを覆うように形成される窒化シリコン膜に引張応力を発生させる場合にも、ゲート電極間の領域を窒化シリコン膜で埋め込むことに変わりがないため、本発明の技術的思想を適用することができる。
【０１７７】
このような場合は、一旦、ｎチャネル型ＭＩＳＦＥＴ上およびｐチャネル型ＭＩＳＦＥＴ上に前記実施の形態１または２のような引張応力を発生させる窒化シリコン膜ＳＮ１〜ＳＮ３を形成する。その後、ｐチャネル型ＭＩＳＦＥＴ上の窒化シリコン膜ＳＮ１〜ＳＮ３を除去する。続いて、ｎチャネル型ＭＩＳＦＥＴ上およびｐチャネル型ＭＩＳＦＥＴ上に圧縮応力を発生させる窒化シリコン膜を形成する。このときの圧縮応力を発生させる窒化シリコン膜は、引張応力を発生させる窒化シリコン膜ＳＮ１〜ＳＮ３と同様の思想で、積層に形成する。その後、ｎチャネル型ＭＩＳＦＥＴ上の圧縮応力を発生させる積層の窒化シリコン膜を除去する。これにより、ｎチャネル型ＭＩＳＦＥＴ上に引張応力を発生させる積層の窒化シリコン膜ＳＮ１〜ＳＮ３を形成し、ｐチャネル型ＭＩＳＦＥＴ上に圧縮応力を発生させる積層の窒化シリコン膜を形成することができる。
【０１７８】
なお、同一の半導体基板上に形成されているｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのそれぞれを覆う窒化シリコン膜に方向の異なる応力（引張応力と圧縮応力）を与えるには、その形成条件（反応ガス、反応ガスの流量比、圧力、形成温度、高周波電力等）を変えることで実現することができる。すなわち、ｎチャネル型ＭＩＳＦＥＴを覆う窒化シリコン膜とｐチャネル型ＭＩＳＦＥＴを覆う窒化シリコン膜は、異なる形成条件で形成される。
【０１７９】
また、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを覆うように窒化シリコン膜を形成し、この窒化シリコン膜に対して、紫外線照射する際の条件を変えることで、ｎチャネル型ＭＩＳＦＥＴを覆う窒化シリコン膜に引張応力を発生させ、ｐチャネル型ＭＩＳＦＥＴを覆う窒化シリコン膜に圧縮応力を発生させることもできる。すなわち、ｎチャネル型ＭＩＳＦＥＴを覆う窒化シリコン膜に対する紫外線照射の条件と、ｐチャネル型ＭＩＳＦＥＴを覆う窒化シリコン膜に対する紫外線照射の条件は、異なる形成条件で行われる。
【０１８０】
また、前記実施の形態では、窒化シリコン膜を３層に分けて形成する例について説明したが、これに限らず、例えば、窒化シリコン膜を２層に分けて形成してもよいし、窒化シリコン膜を４層以上に分けて形成してもよい。例えば、窒化シリコン膜を２層に分けて形成する場合は、窒化シリコン膜を３層に分けて形成する場合よりも工程が単純化されるので、スループットの向上が図られる。このため、量産ラインに適用しやすい利点がある。一方、窒化シリコン膜を４層以上に分けて形成する場合は、窒化シリコン膜を３層に分けて形成する場合よりも個々の膜の膜厚を薄くすることができるので、個々の膜のカバレッジ特性をさらに改善することができ、窒化シリコン膜のさらなる埋め込み特性の向上を図ることができる利点がある。また、この場合、前記実施の形態１、２のように、下層の窒化シリコン膜を薄く形成し、上層の窒化シリコン膜を厚く形成していくことで、前記実施の形態１、２と同様の効果を得ることができる。
【０１８１】
また、前記実施の形態１，２では窒化シリコン膜を例示したが、上記のような応力を発生させる膜、または、エッチングストッパとして機能する膜であれば、ＳｉＯＮ（silicon oxynitride）膜、ＳｉＣＮ(carbon doped silicon nitride)膜、ＳｉＯＣ(carbon doped silicon oxide)膜、ＳｉＯＮＣ(carbon doped silicon oxynitride)膜またはＳｉＯＦ(fluorine doped silicon oxide)膜で構成してもよい。この場合、例えば、窒化シリコン膜の誘電率を低減できるので寄生容量を低減でき、半導体装置の特性を向上できる。また、これらの膜は、それぞれ同一膜である必要はなく、前記実施の形態１、２と同様の効果を有するものであれば、それぞれ異なる材料の膜で形成することができる。例えば、窒化シリコン膜ＳＮ１に対応する膜をＳｉＮ膜で形成し、窒化シリコン膜ＳＮ２に対応する膜をＳｉＯＮ膜で形成し、窒化シリコン膜ＳＮ３に対応する膜をＳｉＣＮ膜で形成することもできる。
【０１８２】
また、酸化シリコン膜ＰＳを、例えば、ＳｉＯＣ膜またはＳｉＯＦ膜で構成してもよい。この場合、例えば、層間絶縁膜の誘電率を低減できるので寄生容量を低減でき、半導体装置の特性を向上できる。また、酸化シリコン膜ＴＳと酸化シリコン膜ＰＳとの間に、例えば、ＳｉＯＣ膜またはＳｉＯＦ膜を設けてもよい。また、酸化シリコン膜ＰＳの上部に、例えば、ＳｉＯＣ膜またはＳｉＯＦ膜を設けてもよいのは勿論である。
【０１８３】
また、前記実施の形態１では図３等に示すように、ＳＲＡＭを構成する２つのＭＩＳＦＥＴ（Ｑｔ２）のゲート電極間における領域について記載しており、これらのＭＩＳＦＥＴのゲート長を同じ場合で例示しているが、これに限られず、ゲート長が異なるゲート間においても同様の効果を得られる。
【０１８４】
また、実施の形態１および実施の形態２で示した窒化シリコン膜ＳＮ１〜ＳＮ３の各膜厚について以下に記載する。図１１で示す比較検討例の窒化シリコン膜ＳＮ１〜ＳＮ３の膜厚ｔ１は、それぞれ１５ｎｍで形成した場合を例示している。図１９で示す窒化シリコン膜ＳＮ１の膜厚ｔ１´は、例えば、１２ｎｍである。図２０で示す窒化シリコン膜ＳＮ２の膜厚ｔ２´は、例えば、１５ｎｍである。図２１で示す窒化シリコン膜ＳＮ３の膜厚ｔ３´は、例えば、１８ｎｍである。また、これらの膜厚は、実施の形態１および実施の形態２で同様である。
【０１８５】
なお、比較検討例のように、窒化シリコン膜ＳＮ１〜ＳＮ３を同じ膜厚ｔ１で形成しようとした場合でも、製造装置の着工ばらつき等により、意図せずして窒化シリコン膜ＳＮ２の膜厚が窒化シリコン膜ＳＮ１の膜厚よりも厚く形成されてしまう場合がある。実施の形態１および実施の形態２における窒化シリコン膜ＳＮ１〜ＳＮ３の膜厚（ｔ１´、ｔ２´、ｔ３´）は、このような着工ばらつき等による厚さより厚くなるように形成されている。具体的には、膜厚ｔ２´は膜厚ｔ１´よりも３ｎｍ以上厚くなるように形成されており、膜厚ｔ３´は膜厚ｔ２´よりも３ｎｍ以上厚くなるように形成されている。
【０１８６】
また、図２２および図２３で示す酸化シリコン膜ＴＳの膜厚は３００ｎｍ程度であり、酸化シリコン膜ＰＳの膜厚は４００ｎｍ程度で形成した場合を例示している。これらの酸化シリコン膜ＴＳおよび酸化シリコン膜ＰＳの膜厚は、窒化シリコン膜ＳＮ１〜ＳＮ３のトータル膜厚Ｔ０（＝ｔ１´＋ｔ２´＋ｔ３´）よりも充分に厚い膜厚である。
【０１８７】
また、実施の形態１および実施の形態２で示したコンタクトホール（ＣＮＴ１、ＣＮＴ２）およびプラグ（ＰＬＧ１、ＰＬＧ２）は、複数個形成しても良いし、１つでも良い。
【産業上の利用可能性】
【０１８８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１８９】
１Ｓ  半導体基板
Ａ  蓄積ノード
Ａｎ１  アクティブ領域
Ａｎ２  アクティブ領域
Ａｎ３  アクティブ領域
Ａｎ４  アクティブ領域
Ａｐ１  アクティブ領域
Ａｐ２  アクティブ領域
Ａｐ３  アクティブ領域
Ａｐ４  アクティブ領域
Ｂ  蓄積ノード
ＣＮＴ１  コンタクトホール
ＣＮＴ２  コンタクトホール
ＣＳ  ニッケルシリサイド膜
ｄ  深さ
ＤＬ  データ線
ＥＸ  浅いｎ型不純物拡散領域
／ＤＬ  データ線
Ｇ  ゲート電極
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＧＯＸ  ゲート絶縁膜
Ｈ０  高さ
ｈ０  高さ
ＩＮＶ１  ＣＭＯＳインバータ
ＩＮＶ２  ＣＭＯＳインバータ
ＩＭＤ  層間絶縁膜
ＭＣ  メモリセル
ＭＣ１〜ＭＣ４  メモリセル
Ｌ１  配線
ＮＲ  深いｎ型不純物拡散領域
ＰＦ  ポリシリコン膜
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＳ  酸化シリコン膜
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
Ｑｄ１  駆動用ＭＩＳＦＥＴ
Ｑｄ２  駆動用ＭＩＳＦＥＴ
Ｑｐ１  負荷用ＭＩＳＦＥＴ
Ｑｐ２  負荷用ＭＩＳＦＥＴ
Ｑｔ１  転送用ＭＩＳＦＥＴ
Ｑｔ２  転送用ＭＩＳＦＥＴ
Ｓ０  距離
Ｓ２  距離
ＳＣＮＴ  シェアードコンタクトプラグ
ＳＮ  窒化シリコン膜
ＳＮ１  窒化シリコン膜
ＳＮ２  窒化シリコン膜
ＳＮ３  窒化シリコン膜
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
Ｔ０  総膜厚
Ｔ１  総膜厚
Ｔ１´  総膜厚
Ｔ１´´  総膜厚
ｔ１  膜厚
ｔ１´〜ｔ９´  膜厚
ｔ１´´〜ｔ９´´  膜厚
Ｔ２  総膜厚
Ｔ２´  総膜厚
Ｔ２´´  総膜厚
ｔ４〜ｔ９  膜厚
ＴＳ  酸化シリコン膜
Ｖ  ボイド
Ｖｃｃ  電源電圧
Ｖｓｓ  基準電圧
ＷＬ  ワード線
【図１】
2010141281.tif 000003
【図２】
2010141281.tif 000004
【図３】
2010141281.tif 000005
【図４】
2010141281.tif 000006
【図５】
2010141281.tif 000007
【図６】
2010141281.tif 000008
【図７】
2010141281.tif 000009
【図８】
2010141281.tif 000010
【図９】
2010141281.tif 000011
【図１０】
2010141281.tif 000012
【図１１】
2010141281.tif 000013
【図１２】
2010141281.tif 000014
【図１３】
2010141281.tif 000015
【図１４】
2010141281.tif 000016
【図１５】
2010141281.tif 000017
【図１６】
2010141281.tif 000018
【図１７】
2010141281.tif 000019
【図１８】
2010141281.tif 000020
【図１９】
2010141281.tif 000021
【図２０】
2010141281.tif 000022
【図２１】
2010141281.tif 000023
【図２２】
2010141281.tif 000024
【図２３】
2010141281.tif 000025
【図２４】
2010141281.tif 000026
【図２５】
2010141281.tif 000027
【図２６】
2010141281.tif 000028
【図２７】
2010141281.tif 000029
【図２８】
2010141281.tif 000030
【図２９】
2010141281.tif 000031
【図３０】
2010141281.tif 000032