(57)【要約】【課題】トランジスタ特性劣化量の回復に起因する誤差を発生させることなく、しきい値電圧シフトを正確に評価する。【解決手段】初期しきい値電圧Ｖｔ、初期線形ドレイン電流Ｉdlin１及び初期飽和ドレイン電流Ｉdsat１を測定する。次に、ストレスゲート電圧Ｖgstress を印加しながら、Ｖgstress よりも小さい測定ゲート電圧Ｖｇを間欠的に印加し、線形ドレイン電流Ｉdlin２及び飽和ドレイン電流Ｉdsat２を測定する。次に、Ｉdlin１及びＩdlin２から線形ドレイン電流の劣化率ΔＩdlin／Ｉdlinを求め、Ｉdsat１及びＩdsat２から飽和ドレイン電流の劣化率ΔＩdsat／Ｉdsatを求め、ΔＶｔ＝−（ΔIdsat／Idsat−ΔIdlin／Idlin）×（Ｖｇ−Ｖｔ）に従ってしきい値電圧シフトΔＶｔを算出する。【選択図】図１
2010205882.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳトランジスタの初期しきい値電圧Ｖｔ及び初期線形ドレイン電流Ｉdlin１を測定するステップ（ａ）と、
前記ＭＩＳトランジスタの初期飽和ドレイン電流Ｉdsat１を測定するステップ（ｂ）と、
前記ＭＩＳトランジスタに、前記初期線形ドレイン電流Ｉdlin１及び前記初期飽和ドレイン電流Ｉdsat１の測定時に用いたゲート電圧よりも大きいストレスゲート電圧Ｖgstress を印加するステップ（ｃ）と、
前記ステップ（ｃ）の途中において、前記ストレスゲート電圧Ｖgstress よりも小さい測定ゲート電圧Ｖｇを前記ＭＩＳトランジスタに間欠的に印加し、線形ドレイン電流Ｉdlin２及び飽和ドレイン電流Ｉdsat２を測定するステップ（ｄ）と、
前記初期線形ドレイン電流Ｉdlin１及び前記線形ドレイン電流Ｉdlin２から線形ドレイン電流の劣化率ΔＩdlin／Ｉdlinを求め、前記初期飽和ドレイン電流Ｉdsat１及び前記飽和ドレイン電流Ｉdsat２から飽和ドレイン電流の劣化率ΔＩdsat／Ｉdsatを求め、しきい値電圧シフトΔＶｔを、
ΔＶｔ＝−（ΔIdsat／Idsat−ΔIdlin／Idlin）×（Ｖｇ−Ｖｔ）
に従って算出するステップ（ｅ）とを備えていることを特徴とする半導体装置の信頼性試験方法。
【請求項２】
請求項１に記載の半導体装置の信頼性試験方法において、
前記ステップ（ｅ）の後に、前記ステップ（ｅ）において求めたしきい値電圧シフトΔＶｔが所定の基準条件を満たしたかどうかを判定するステップ（ｆ）をさらに備え、
前記ステップ（ｆ）で前記しきい値電圧シフトΔＶｔが前記所定の基準条件を満たしていると判定された場合には、処理を終了し、前記ステップ（ｆ）で前記しきい値電圧シフトΔＶｔが前記所定の基準条件を満たしていないと判定された場合には、前記しきい値電圧シフトΔＶｔが前記所定の基準条件を満足するまで前記ステップ（ｃ）、前記ステップ（ｄ）、前記ステップ（ｅ）及び前記ステップ（ｆ）を繰り返し実施することを特徴とする半導体装置の信頼性試験方法。
【請求項３】
請求項１に記載の半導体装置の信頼性試験方法において、
前記ステップ（ｄ）と前記ステップ（ｅ）との間に、信頼性試験時間が所定の時間に到達したかどうかを判定するステップ（ｇ）をさらに備え、
前記ステップ（ｇ）で前記信頼性試験時間が前記所定の時間に到達したと判定された場合には、前記ステップ（ｅ）を実施し、前記ステップ（ｇ）で前記信頼性試験時間が前記所定の時間に到達していないと判定された場合には、前記信頼性試験時間が前記所定の時間に到達するまで前記ステップ（ｃ）、前記ステップ（ｄ）及び前記ステップ（ｇ）を繰り返し実施することを特徴とする半導体装置の信頼性試験方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の信頼性試験方法において、
前記ステップ（ｅ）で、相互コンダクタンス劣化率Δｇｍ／ｇｍを、
Δｇｍ／ｇｍ＝２×ΔＩdlin／Ｉdlin−ΔＩdsat／Ｉdsat
に従って算出することを特徴とする半導体装置の信頼性試験方法。
【請求項５】
ＭＩＳトランジスタの初期しきい値電圧Ｖｔ及び初期線形ドレイン電流Ｉdlin１を測定するステップ（ａ）と、
前記ＭＩＳトランジスタの初期飽和ドレイン電流Ｉdsat１を測定するステップ（ｂ）と、
前記ＭＩＳトランジスタに、前記初期線形ドレイン電流Ｉdlin１及び前記初期飽和ドレイン電流Ｉdsat１の測定時に用いたゲート電圧よりも大きいストレスゲート電圧Ｖgstress を印加するステップ（ｃ）と、
前記ステップ（ｃ）の途中において、前記ストレスゲート電圧Ｖgstress よりも小さい測定ゲート電圧Ｖｇを前記ＭＩＳトランジスタに間欠的に印加し、線形ドレイン電流Ｉdlin２及び飽和ドレイン電流Ｉdsat２を測定するステップ（ｄ）と、
前記初期線形ドレイン電流Ｉdlin１及び前記線形ドレイン電流Ｉdlin２から線形ドレイン電流の劣化率ΔＩdlin／Ｉdlinを求め、前記初期飽和ドレイン電流Ｉdsat１及び前記飽和ドレイン電流Ｉdsat２から飽和ドレイン電流の劣化率ΔＩdsat／Ｉdsatを求め、相互コンダクタンス劣化率Δｇｍ／ｇｍを、
Δｇｍ／ｇｍ＝２×ΔＩdlin／Ｉdlin−ΔＩdsat／Ｉdsat
に従って算出するステップ（ｅ）とを備えていることを特徴とする半導体装置の信頼性試験方法。
【請求項６】
請求項５に記載の半導体装置の信頼性試験方法において、
前記ステップ（ｅ）の後に、前記ステップ（ｅ）において求めた相互コンダクタンス劣化率Δｇｍ／ｇｍが所定の基準条件を満たしたかどうかを判定するステップ（ｆ）をさらに備え、
前記ステップ（ｆ）で前記相互コンダクタンス劣化率Δｇｍ／ｇｍが前記所定の基準条件を満たしていると判定された場合には、処理を終了し、前記ステップ（ｆ）で前記相互コンダクタンス劣化率Δｇｍ／ｇｍが前記所定の基準条件を満たしていないと判定された場合には、前記相互コンダクタンス劣化率Δｇｍ／ｇｍが前記所定の基準条件を満足するまで前記ステップ（ｃ）、前記ステップ（ｄ）、前記ステップ（ｅ）及び前記ステップ（ｆ）を繰り返し実施することを特徴とする半導体装置の信頼性試験方法。
【請求項７】
請求項５に記載の半導体装置の信頼性試験方法において、
前記ステップ（ｄ）と前記ステップ（ｅ）との間に、信頼性試験時間が所定の時間に到達したかどうかを判定するステップ（ｇ）をさらに備え、
前記ステップ（ｇ）で前記信頼性試験時間が前記所定の時間に到達したと判定された場合には、前記ステップ（ｅ）を実施し、前記ステップ（ｇ）で前記信頼性試験時間が前記所定の時間に到達していないと判定された場合には、前記信頼性試験時間が前記所定の時間に到達するまで前記ステップ（ｃ）、前記ステップ（ｄ）及び前記ステップ（ｇ）を繰り返し実施することを特徴とする半導体装置の信頼性試験方法。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置の信頼性試験方法において、
前記測定ゲート電圧Ｖｇは、前記初期線形ドレイン電流Ｉdlin１及び前記初期飽和ドレイン電流Ｉdsat１の測定時に用いたゲート電圧と同一且つ一定の電圧であることを特徴とする半導体装置の信頼性試験方法。
【請求項９】
請求項１〜８のうちのいずれか１項に記載の半導体装置の信頼性試験方法において、
前記ステップ（ｅ）において、前記線形ドレイン電流の劣化率ΔＩdlin／Ｉdlinを、
ΔＩdlin／Ｉdlin＝（Ｉdlin２−Ｉdlin１）／Ｉdlin１
に従って算出すると共に、前記飽和ドレイン電流の劣化率ΔＩdsat／Ｉdsatを、
ΔＩdsat／Ｉdsat＝（Ｉdsat２−Ｉdsat１）／Ｉdsat１
に従って算出することを特徴とする半導体装置の信頼性試験方法。
【請求項１０】
請求項１〜９のうちのいずれか１項に記載の半導体装置の信頼性試験方法を実施するプログラムを内蔵するコントローラを備えていることを特徴とする半導体装置の信頼性試験装置。
【請求項１１】
請求項１０に記載の半導体装置の信頼性試験装置において、
スイッチング・マトリックスをさらに備え、
前記コントローラは、前記スイッチング・マトリックスを制御するプログラムをさらに内蔵していることを特徴とする半導体装置の信頼性試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ型トランジスタの特性劣化であるＢＴＩ劣化に対する信頼性試験方法及び信頼性試験装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、微細化及び高性能化に伴って、ＭＩＳ（metal insulator semiconductor ）トランジスタに用いられるゲート絶縁膜においては、世代ごとに薄膜化が進行している。トランジスタの駆動能力の向上には、このゲート絶縁膜の薄膜化が非常に有効であるため、ゲート絶縁膜の薄膜化は電源電圧の低電圧化のスピードを上回るペースで進行している。その結果、ゲート絶縁膜に印加される電界強度は世代ごとに増大の一途をたどっている。
【０００３】
このため、ゲート絶縁膜の信頼性を維持することは世代ごとに難しさを増している。特に、ＰｃｈトランジスタのＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ ）劣化は深刻さを増している。このＮＢＴＩ劣化は、負のゲート電圧を印加することにより、ゲート絶縁膜中に電荷トラップが生じたり、ゲート絶縁膜−基板間に界面準位が発生する結果、ドレイン電流劣化やしきい値電圧シフトが生じる現象である。
【０００４】
また、近年、極薄ゲート絶縁膜のリーク電流を低減するために、従来のＳｉＯ2 膜やＳｉＯＮ膜に代えてＨｆＳｉＯＮ膜やＨｆＯ2 膜等の高誘電体膜の採用が検討されている。これらの高誘電率膜を使用したＮｃｈＭＩＳトランジスタでは、ＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ ）劣化が発生する。このＰＢＴＩ劣化は、正のゲート電圧を印加することにより、ゲート絶縁膜中に電荷トラップが発生し、その結果、ドレイン電流劣化やしきい値電圧シフトが生じる現象である。
【０００５】
ＮＢＴＩ劣化及びＰＢＴＩ劣化を総称してＢＴＩ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）劣化という。これらのＢＴＩ劣化に関しては、デバイス寸法の微細化に伴うゲート絶縁膜電界強度の増大に起因して、正確な評価を行うことが困難になってきているため、従来の寿命推定方法によって寿命を正確に推定することも困難になってきている。
【０００６】
次に、従来のＢＴＩ劣化の信頼性試験方法について、図８（ａ）、（ｂ）を参照しながら説明する。尚、以下の説明は、ＰｃｈＭＩＳトランジスタに対するＮＢＴＩ信頼性試験方法を中心に行うが、ＮｃｈＭＩＳトランジスタに対するＰＢＴＩ信頼性試験方法についても、以下の説明においてＭＩＳトランジスタの導電型と各電圧の極性とを反転することにより実施することができる。
【０００７】
図８（ａ）、（ｂ）は、従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅｓｕｒｅ法によるＮＢＴＩ信頼性試験方法を説明する図であり、このＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅｓｕｒｅ法は現在、標準的な試験方法として広く使用されている。
【０００８】
図８（ａ）は、ＰｃｈＭＩＳトランジスタのＮＢＴＩ試験を実施する際の各端子の電圧設定を示している。図８（ａ）に示すように、ｎ型基板５１上にゲート電極５２がゲート絶縁膜５３を介して形成されている。ゲート電極５２の一側方のｎ型基板５１の表面部にはｐ＋ソース領域５４が形成されていると共に、ゲート電極５２の他側方のｎ型基板５１の表面部にはｐ＋ドレイン領域５５が形成されている。ゲート電極５２の直下のｎ型基板５１の表面部はｐ型チャンネル５６となる。ゲート電極５２はゲート電圧源５７に電気的に接続されていると共にｐ＋ドレイン領域５５はドレイン電圧源５８に電気的に接続されている。
【０００９】
ＮＢＴＩ試験を実施する際には、ゲート電圧源５７によってＰｃｈＭＩＳトランジスタのゲート電極５２に負のゲート電圧Ｖｇが印加されると共に、ドレイン電圧源５８によってｐ＋ドレイン領域５５に０Ｖ又は負のドレイン電圧Ｖｄが印加される。さらに、基板５１及びｐ＋ソース領域５４は接地されている。
【００１０】
図８（ｂ）は、Ｍｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法によってＰｃｈＭＩＳトランジスタのＮＢＴＩ信頼性試験を実施する際のタイミングチャートである。図８（ｂ）において、１はゲート電圧Ｖｇの時間変化、２はドレイン電圧Ｖｄの時間変化、３はしきい値電圧シフトΔＶｔ等のトランジスタ特性劣化量の時間変化をそれぞれ示している。また、図８（ｂ）において、４はストレス時間、１４はホールド時間、５は測定時間をそれぞれ示している。さらに、図８（ｂ）において、８は線形ドレイン電圧Ｖｄｌｉｎ、９は飽和ドレイン電圧Ｖｄｓａｔ、１５は相互コンダクタンスｇｍ及びしきい値電圧Ｖｔを測定するタイミング、１０は線形ドレイン電流Ｉｄｌｉｎを測定するタイミング、１１は飽和ドレイン電流Ｉｄｓａｔを測定するタイミング、１２はストレス時間中のトランジスタ特性劣化量の時間変化、１６はホールド時間及び測定時間中のトランジスタ特性劣化量の回復の時間変化をそれぞれ示している。
【００１１】
まず、図８（ｂ）に示す最初のストレス（ストレスゲート電圧）印加を行う前に、ＮＢＴＩ信頼性試験を行うＰｃｈＭＩＳトランジスタに対して、初期のＩｄ−Ｖｇ特性をドレイン電圧Ｖｄ＝−Ｖｄｌｉｎ及びＶｄ＝−Ｖｄｓａｔのそれぞれの条件で測定する。これにより、初期相互コンダクタンスｇｍ、初期しきい値電圧Ｖｔ、初期線形ドレイン電流Ｉｄｌｉｎ、初期飽和ドレイン電流Ｉｄｓａｔを求めることができる。
【００１２】
次に、ゲート電圧Ｖｇの時間変化１、及びドレイン電圧Ｖｄの時間変化２に示すように、ドレイン電圧Ｖｄ＝０Ｖに設定し、ゲート電圧Ｖｇ＝−Ｖｇｓｔｒｅｓｓ（ストレスゲート電圧）に設定し、ストレス時間４の間、ストレス印加を継続する。このストレス時間４中に、トランジスタ特性劣化量の時間変化３に示すように、ＭＩＳトランジスタのＮＢＴＩ劣化は進行し、しきい値電圧シフトΔＶｔ等のトランジスタ特性劣化量１２は時間の経過とともに増加する。尚、このストレス時間４中にはトランジスタ特性劣化量の測定は行わない。
【００１３】
次に、所定のストレス時間４が経過した後、ストレスゲート電圧Ｖｇｓｔｒｅｓｓの印加を中止してＶｇ＝０Ｖに設定し直し、その状態をホールド時間１４の間維持する。これにより、ストレス解除に伴う過渡的な応答を減衰させ、測定系を電気的に安定させる。
【００１４】
次に、線形ドレイン電圧（Ｖｄｌｉｎ）８を印加する。線形ドレイン電圧８としては、通常、Ｖｄｌｉｎ＝−０．０５Ｖ又は−０．１Ｖの一定値が用いられる。この状態で測定時間５の間にゲート電圧ＶｇをＶｇ＝０Ｖから−Ｖｄｄまでスイープする。ここで、Ｖｄｄは実使用時の標準的電源電圧である。この測定時間５の間に各ゲート電圧Ｖｇにおけるドレイン電流Ｉｄを測定する。この測定値に基づいて、相互コンダクタンスｇｍを（式１）により算出すると共にしきい値電圧Ｖｔを（式２）により算出する。
【００１５】
ｇｍ＝ｍａｘ（ｄＩｄ／ｄＶｇ）                              ・・・（式１）
Ｖｔ＝（Ｖｇ＠ｇｍ）−Ｖｄｌｉｎ／２−（Ｉｄ＠ｇｍ）／ｇｍ  ・・・（式２）
尚、（式１）におけるｍａｘ（ｄＩｄ／ｄＶｇ）はゲート電圧ＶｇをＶｇ＝０Ｖから−Ｖｄｄまでスイープして得られたドレイン電流Ｉｄを用いて、各ＶｇにおけるｄＩｄ／ｄＶｇを計算して得られた値の最大値を意味する。また、（式２）におけるＶｇ＠ｇｍは、（式１）におけるｇｍの計算においてｄＩｄ／ｄＶｇが最大値になったときのＶｇを意味し、（式２）におけるＩｄ＠ｇｍは（式１）におけるｇｍの計算においてｄＩｄ／ｄＶｇが最大値になったときのＩｄを意味する。
【００１６】
ここで、ｇｍ及びＶｔを測定するタイミング１５におけるゲート電圧Ｖｇは、通常、しきい値電圧Ｖｔの近傍の低い電圧である。また、Ｖｇ＝−Ｖｄｄとなるタイミング１０においてドレイン電流をＩｄｌｉｎとして測定する。
【００１７】
次に、再びＶｇ＝Ｖｄ＝０Ｖのホールド時間１４を設定した後、飽和ドレイン電圧（Ｖｄｓａｔ）９を印加する。飽和ドレイン電圧Ｖｄｓａｔとしては、通常、実使用時の標準電源電圧Ｖｄｄを使用する。この状態で測定時間５の間にゲート電圧ＶｇをＶｇ＝０Ｖから−Ｖｄｄまでスイープする。この測定時間５の間に各ゲート電圧Ｖｇにおけるドレイン電流Ｉｄを測定する。特に、Ｖｇ＝−Ｖｄｄとなるタイミング１１においてドレイン電流をＩｄｓａｔとして測定する。
【００１８】
次に、再度ホールド時間１４を設定した後、ストレス時間４の間、前述のようにストレス印加を継続する。
【００１９】
以降は測定終了条件に達するまで、ストレス印加と測定とを間欠的に繰り返す。ストレス時間４については、通常、総ストレス時間が増加するにつれて長く設定する。また、各測定については、通常、同一条件で行う。測定終了条件については、例えば、信頼性試験時間が所定の時間に達した場合、トランジスタ特性劣化量が所定の劣化量に達した場合、又はその他の基準条件が満たされた場合に測定を終了するものとする。
【００２０】
しかし、前述のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法では、ストレス印加を解除するホールド時間１４及び測定時間５の間に、ストレス時間４中にゲート絶縁膜中に発生した電荷トラップが回復したり、又はストレス時間４中にゲート絶縁膜−基板間に発生した界面準位が回復することが知られている。このため、ストレス時間４中に増加したトランジスタ特性劣化量１２は、ホールド時間１４及び測定時間５において「トランジスタ特性劣化量の回復の時間変化１６」に示すように回復する。その結果、ｇｍ及びＶｔを測定するタイミング１５においては、やや回復したトランジスタ特性を測定することになり、ストレス時間４の経過直後のｇｍ及びＶｔの劣化量に対して誤差を生じる。さらに、Ｉｄｌｉｎを測定するタイミング１０、Ｉｄｓａｔを測定するタイミング１１においては、トランジスタ特性劣化量の回復はさらに進行する結果、ストレス時間４の経過直後のＩｄｌｉｎ及びＩｄｓａｔの劣化量に対して、さらに大きな誤差を生じる。
【００２１】
このＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法でのトランジスタ特性劣化量の回復による誤差という問題を解決するために、高速パルスＩＶ測定器を用いてホールド時間１４や測定時間５を数μｓや数ｎｓ程度の非常に短時間に設定し、トランジスタ特性劣化量の回復が発生する前に測定を実施する手法が開発されている。しかしながら、この手法によれば、特殊な高速パルスＩＶ測定器を必要とする上に測定誤差が大きく、また、製品開発や品質保証時に必要となる多数同時測定を実施することが現実的に不可能となる。
【００２２】
一方、前述の問題に対して、トランジスタ特性劣化量回復の無い測定手法として、ＤＣ測定に基づいたオン・ザ・フライ（Ｏｎ−ｔｈｅ−ｆｌｙ）と呼ばれる手法が提案されている。このオン・ザ・フライ法は、ストレス電圧条件に近い条件で測定を行うもので、測定時におけるトランジスタ特性劣化量の回復がほとんど起こらないため、当該回復に起因する誤差が発生しない。また、オン・ザ・フライ法は、ＤＣ測定に基づいた手法であるために、汎用性が高く且つ製品開発や品質保証時に必要となる多数同時測定を可能とする手法である。
【００２３】
以下、従来のオン・ザ・フライ法について説明する。尚、オン・ザ・フライ法については、非特許文献１において測定手法が提案されており、非特許文献２においてしきい値電圧シフトΔＶｔの計算手法が提案されている。
【００２４】
図９は、従来のオン・ザ・フライ法を用いてＰｃｈＭＩＳトランジスタのＮＢＴＩ信頼性試験を実施する際の各ステップを示すフローチャートである。
【００２５】
まず、ステップＳ１において、トランジスタの初期Ｖｔ及び初期Ｉｄｌｉｎを、−Ｖｇ＝Ｖｇｓｔｒｅｓｓ、−Ｖｄ＝Ｖｄｌｉｎの条件で測定する。
【００２６】
次に、ステップＳ２において、−Ｖｇ＝Ｖｇｓｔｒｅｓｓ、Ｖｄ＝０Ｖの条件でストレス印加を行う。
【００２７】
次に、ステップＳ２の途中に、ステップＳ３において、ストレス電圧条件に近い条件、例えば−Ｖｇ＝Ｖｇｓｔｒｅｓｓを維持しながら、間欠的にストレス時間ｔにおいて−Ｖｄ＝Ｖｄｌｉｎに設定してＩｄｌｉｎ（ｔ）を測定する。
【００２８】
次に、ステップＳ４において、下記（式３）により、初期値に対する劣化率ΔＩｄｌｉｎ／Ｉｄｌｉｎを求め、劣化率ΔＩｄｌｉｎ／Ｉｄｌｉｎと初期Ｖｔとから、下記（式４）により、しきい値電圧シフトΔＶｔを計算する。
【００２９】
ΔＩｄｌｉｎ／Ｉｄｌｉｎ＝（Ｉｄｌｉｎ（ｔ）−Ｉｄｌｉｎ）／Ｉｄｌｉｎ
・・・（式３）
ΔＶｔ＝−（ΔＩｄｌｉｎ／Ｉｄｌｉｎ）×（Ｖｇ−Ｖｔ）          ・・・（式４）
尚、（式４）は、下記の線形ドレイン電流Ｉｄの（式５）を、μ一定の条件の下でＶｇについて微分することにより導出される。
【００３０】
Ｉｄ＝μ・Ｃｏｘ・（Ｗ／Ｌ）×［（Ｖｇ−Ｖｔ）・Ｖｄ−Ｖｄ2 ／２］
・・・（式５）
ここで、（式５）において、μは移動度、Ｃｏｘはゲート絶縁膜容量、Ｗはゲート幅、Ｌはゲート長である。
【００３１】
次に、ステップＳ５において、測定終了条件として、例えば、信頼性試験時間が所定の時間に達したかどうか、劣化量が所定の劣化量に達したかどうか、又は、その他の基準条件が満たされているかどうかを判定する。そして、測定終了条件が満たされている場合には、測定を含む一連の処理を終了する。一方、測定終了条件が満たされていない場合には、測定終了条件が満たされるまで、ステップＳ２、Ｓ３、Ｓ４及びＳ５を繰り返し実施する。
【００３２】
図１０は、従来のオン・ザ・フライ法を用いてＰｃｈＭＩＳトランジスタのＮＢＴＩ信頼性試験を実施する際のタイミングチャートである。
【００３３】
図１０において、２１はゲート電圧の時間変化、２２はドレイン電圧の時間変化、２３はしきい値電圧シフトΔＶｔ等のトランジスタ特性劣化量の時間変化をそれぞれ示している。また、図１０において、２４はストレス時間、２５は測定時間をそれぞれ示している。また、図１０において、２６は実使用時の標準電源電圧より大きいストレスゲート電圧、２７は実使用時の標準電源電圧に等しいゲート電圧、２８は線形ドレイン電圧Ｖｄｌｉｎ、３０は線形ドレイン電流Ｉｄｌｉｎを測定するタイミング、３２はストレス時間中のトランジスタ特性劣化量の時間変化をそれぞれ示している。
【００３４】
図１０に示すように、従来のオン・ザ・フライ法においては、測定時間２５の前に、Ｍｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法で設定されていたホールド時間（ホールド時間１４）は設定されない。このため、ホールド時間中のストレス印加解除に起因するトランジスタ特性劣化量の回復は発生しない。また、測定時間２５の間のゲート電圧Ｖｇはストレス時間２４中と等しい値（−Ｖｇｓｔｒｅｓｓ）に維持されると共に、測定時間２５の間の線形ドレイン電圧Ｖｄｌｉｎは、通常、０Ｖに近い値、例えば−０．０５Ｖに設定される。さらに、測定時間２５は、通常のＤＣ測定器を用いて数１０ｍｓ以下の短い時間に設定可能である。このため、図１０に示すように、測定時間２５中にトランジスタ特性劣化量の回復は発生せず、また、電圧条件の変化に起因するトランジスタ特性劣化への影響も無視できる。従って、従来のオン・ザ・フライ法によれば、トランジスタ特性劣化量の回復の影響を受けない測定が可能となる。
【非特許文献１】Sanjay Rangan、Neal Mielke、Everett C.C. Yeh、Universal Recovery Behavior of Negative Bias Temperature Instability、IEEE International Electron Devices Meeting 2003
【非特許文献２】D.Varghese、D.Saha、S.Mahapatra、K.Ahmed、F.Nouri、M.Alam、On the Dispersive versus Arrhenius Temperature Activation of NBTI Time Evolution in Plasma Nitrided Gate Oxides:Measurements,Theory,and Implications、IEEE International Electron Devices Meeting 2005
【発明の開示】
【発明が解決しようとする課題】
【００３５】
しかしながら、従来のオン・ザ・フライ法には次のような問題点があった。
【００３６】
第１の問題点は、実使用電圧でのトランジスタ特性劣化量の加速試験による推定値が大きな誤差を含むという点である。なぜならば、（式３）により得られる線形ドレイン電流劣化率ΔＩｄｌｉｎ／Ｉｄｌｉｎはゲート電圧依存性を持つので、ストレス印加時（−Ｖｇ＝Ｖｇｓｔｒｅｓｓ）の値と実使用（−Ｖｇ＝Ｖｄｄ（標準電源電圧））の値とが異なる。このため、従来のオン・ザ・フライ法における線形ドレイン電流の劣化量を示すΔＩｄｌｉｎ／Ｉｄｌｉｎは大きな誤差を含むことになる。
【００３７】
さらに、Ｖｄｄよりも高い複数のストレスゲート電圧を使用して加速試験を行う場合、ΔＩｄｌｉｎ／Ｉｄｌｉｎの誤差がゲート電圧に依存するため、寿命やトランジスタ特性劣化量の推定ができないという問題点もある。この問題点を避けるためには、従来のオン・ザ・フライ法において、ストレスゲート電圧（Ｖｇｓｔｒｅｓｓ）２６を標準電源電圧（Ｖｄｄ）２７に一致させることが必要となる（図１０参照）が、この条件を用いた場合にはＢＴＩ信頼性試験時間が著しく長くなり、実用的ではない。
【００３８】
第２の問題点は、相互コンダクタンスｇｍの劣化率Δｇｍ／ｇｍを計算できないことである。ＢＴＩ劣化おいては、ゲート絶縁膜−基板間に界面準位が発生し、チャンネル中のキャリアの移動度μが劣化する。この結果、相互コンダクタンスが劣化するので、Δｇｍ／ｇｍの算出はアナログ分野では必須となる。このｇｍを計算するためには、最低２電圧条件でのドレイン電流測定が必要であるが、従来のオン・ザ・フライ法では一電圧条件でのドレイン電流測定しか行っていないので、相互コンダクタンスｇｍの劣化率を算出することは不可能であった。
【００３９】
第３の問題点は、（式４）を用いて計算されるしきい値電圧シフトΔＶｔにおいてｇｍの劣化に起因して誤差を生じることである。ドレイン電流劣化率ΔＩｄｌｉｎ／Ｉｄｌｉｎから、しきい値電圧シフトΔＶｔを計算する（式４）は、移動度μの劣化、又はその結果としてのｇｍ（（式１）参照）の劣化が無視できる場合に成り立つ式である。通常、ＮＢＴＩ劣化においてはｇｍの劣化は無視できないため、（式４）により計算されるしきい値電圧シフトΔＶｔには誤差が生じる。具体的には、ｇｍ劣化が大きいほどドレイン電流劣化率ΔＩｄｌｉｎ／Ｉｄｌｉｎが大きくなるため、計算されるしきい値電圧シフトΔＶｔは実際の値よりも大きくなる。このため、（式４）を用いて計算されるしきい値電圧シフトΔＶｔは、寿命保証に対してはオーバースペックとなる。
【００４０】
弟４の問題点は、トランジスタ信頼性評価で必須の飽和ドレイン電流劣化率ΔＩｄｓａｔ／Ｉｄｓａｔを評価できないことである。ΔＩｄｓａｔ／Ｉｄｓａｔは、ｇｍ劣化が無い場合には、理論的にΔＩｄｌｉｎ／Ｉｄｌｉｎの２倍となるが、前述のように、ＮＢＴＩ劣化においてｇｍ劣化は無視できないため、ΔＩｄｓａｔ／Ｉｄｓａｔの計算をすることはできない。
【００４１】
本発明は、以上に述べた従来技術の問題点に鑑みてなされたものであり、半導体装置の信頼性試験方法及びそのための信頼性試験装置において、加速試験、相互コンダクタンスｇｍの劣化率Δｇｍ／ｇｍの計算、及びΔＩｄｓａｔの評価を可能とすること、しきい値電圧シフトΔＶｔの計算値にｇｍの劣化に起因する誤差を発生させないこと、トランジスタ特性劣化量の回復に起因する誤差を発生させないこと、並びに、ＤＣ測定に基づく多数同時測定を可能とすることを目的とする。
【課題を解決するための手段】
【００４２】
前記の目的を達成するために、本発明に係る第１の半導体装置の信頼性試験方法は、ＭＩＳトランジスタの初期しきい値電圧Ｖｔ及び初期線形ドレイン電流Ｉdlin１を測定するステップ（ａ）と、前記ＭＩＳトランジスタの初期飽和ドレイン電流Ｉdsat１を測定するステップ（ｂ）と、前記ＭＩＳトランジスタに、前記初期線形ドレイン電流Ｉdlin１及び前記初期飽和ドレイン電流Ｉdsat１の測定時に用いたゲート電圧よりも大きいストレスゲート電圧Ｖgstress を印加するステップ（ｃ）と、前記ステップ（ｃ）の途中において、前記ストレスゲート電圧Ｖgstress よりも小さい測定ゲート電圧Ｖｇを前記ＭＩＳトランジスタに間欠的に印加し、線形ドレイン電流Ｉdlin２及び飽和ドレイン電流Ｉdsat２を測定するステップ（ｄ）と、前記初期線形ドレイン電流Ｉdlin１及び前記線形ドレイン電流Ｉdlin２から線形ドレイン電流の劣化率ΔＩdlin／Ｉdlinを求め、前記初期飽和ドレイン電流Ｉdsat１及び前記飽和ドレイン電流Ｉdsat２から飽和ドレイン電流の劣化率ΔＩdsat／Ｉdsatを求め、しきい値電圧シフトΔＶｔを、
ΔＶｔ＝−（ΔIdsat／Idsat−ΔIdlin／Idlin）×（Ｖｇ−Ｖｔ）
に従って算出するステップ（ｅ）とを備えている。
【００４３】
本発明に係る第１の半導体装置の信頼性試験方法において、前記ステップ（ｅ）の後に、前記ステップ（ｅ）において求めたしきい値電圧シフトΔＶｔが所定の基準条件を満たしたかどうかを判定するステップ（ｆ）をさらに備え、前記ステップ（ｆ）で前記しきい値電圧シフトΔＶｔが前記所定の基準条件を満たしていると判定された場合には、処理を終了し、前記ステップ（ｆ）で前記しきい値電圧シフトΔＶｔが前記所定の基準条件を満たしていないと判定された場合には、前記しきい値電圧シフトΔＶｔが前記所定の基準条件を満足するまで前記ステップ（ｃ）、前記ステップ（ｄ）、前記ステップ（ｅ）及び前記ステップ（ｆ）を繰り返し実施することが好ましい。
【００４４】
本発明に係る第１の半導体装置の信頼性試験方法において、前記ステップ（ｄ）と前記ステップ（ｅ）との間に、信頼性試験時間が所定の時間に到達したかどうかを判定するステップ（ｇ）をさらに備え、前記ステップ（ｇ）で前記信頼性試験時間が前記所定の時間に到達したと判定された場合には、前記ステップ（ｅ）を実施し、前記ステップ（ｇ）で前記信頼性試験時間が前記所定の時間に到達していないと判定された場合には、前記信頼性試験時間が前記所定の時間に到達するまで前記ステップ（ｃ）、前記ステップ（ｄ）及び前記ステップ（ｇ）を繰り返し実施することが好ましい。
【００４５】
本発明に係る第１の半導体装置の信頼性試験方法において、前記ステップ（ｅ）で、相互コンダクタンス劣化率Δｇｍ／ｇｍを、
Δｇｍ／ｇｍ＝２×ΔＩdlin／Ｉdlin−ΔＩdsat／Ｉdsat
に従って算出することが好ましい。
【００４６】
本発明に係る第２の半導体装置の信頼性試験方法は、ＭＩＳトランジスタの初期しきい値電圧Ｖｔ及び初期線形ドレイン電流Ｉdlin１を測定するステップ（ａ）と、前記ＭＩＳトランジスタの初期飽和ドレイン電流Ｉdsat１を測定するステップ（ｂ）と、前記ＭＩＳトランジスタに、前記初期線形ドレイン電流Ｉdlin１及び前記初期飽和ドレイン電流Ｉdsat１の測定時に用いたゲート電圧よりも大きいストレスゲート電圧Ｖgstress を印加するステップ（ｃ）と、前記ステップ（ｃ）の途中において、前記ストレスゲート電圧Ｖgstress よりも小さい測定ゲート電圧Ｖｇを前記ＭＩＳトランジスタに間欠的に印加し、線形ドレイン電流Ｉdlin２及び飽和ドレイン電流Ｉdsat２を測定するステップ（ｄ）と、前記初期線形ドレイン電流Ｉdlin１及び前記線形ドレイン電流Ｉdlin２から線形ドレイン電流の劣化率ΔＩdlin／Ｉdlinを求め、前記初期飽和ドレイン電流Ｉdsat１及び前記飽和ドレイン電流Ｉdsat２から飽和ドレイン電流の劣化率ΔＩdsat／Ｉdsatを求め、相互コンダクタンス劣化率Δｇｍ／ｇｍを、
Δｇｍ／ｇｍ＝２×ΔＩdlin／Ｉdlin−ΔＩdsat／Ｉdsat
に従って算出するステップ（ｅ）とを備えている。
【００４７】
本発明に係る第２の半導体装置の信頼性試験方法において、前記ステップ（ｅ）の後に、前記ステップ（ｅ）において求めた相互コンダクタンス劣化率Δｇｍ／ｇｍが所定の基準条件を満たしたかどうかを判定するステップ（ｆ）をさらに備え、前記ステップ（ｆ）で前記相互コンダクタンス劣化率Δｇｍ／ｇｍが前記所定の基準条件を満たしていると判定された場合には、処理を終了し、前記ステップ（ｆ）で前記相互コンダクタンス劣化率Δｇｍ／ｇｍが前記所定の基準条件を満たしていないと判定された場合には、前記相互コンダクタンス劣化率Δｇｍ／ｇｍが前記所定の基準条件を満足するまで前記ステップ（ｃ）、前記ステップ（ｄ）、前記ステップ（ｅ）及び前記ステップ（ｆ）を繰り返し実施することが好ましい。
【００４８】
本発明に係る第２の半導体装置の信頼性試験方法において、前記ステップ（ｄ）と前記ステップ（ｅ）との間に、信頼性試験時間が所定の時間に到達したかどうかを判定するステップ（ｇ）をさらに備え、前記ステップ（ｇ）で前記信頼性試験時間が前記所定の時間に到達したと判定された場合には、前記ステップ（ｅ）を実施し、前記ステップ（ｇ）で前記信頼性試験時間が前記所定の時間に到達していないと判定された場合には、前記信頼性試験時間が前記所定の時間に到達するまで前記ステップ（ｃ）、前記ステップ（ｄ）及び前記ステップ（ｇ）を繰り返し実施することが好ましい。
【００４９】
本発明に係る第１又は第２の半導体装置の信頼性試験方法において、前記測定ゲート電圧Ｖｇは、前記初期線形ドレイン電流Ｉdlin１及び前記初期飽和ドレイン電流Ｉdsat１の測定時に用いたゲート電圧と同一且つ一定の電圧であることが好ましい。
【００５０】
本発明に係る第１又は第２の半導体装置の信頼性試験方法において、前記ステップ（ｅ）において、前記線形ドレイン電流の劣化率ΔＩdlin／Ｉdlinを、
ΔＩdlin／Ｉdlin＝（Ｉdlin２−Ｉdlin１）／Ｉdlin１
に従って算出すると共に、前記飽和ドレイン電流の劣化率ΔＩdsat／Ｉdsatを、
ΔＩdsat／Ｉdsat＝（Ｉdsat２−Ｉdsat１）／Ｉdsat１
に従って算出することが好ましい。
【００５１】
本発明に係る半導体装置の信頼性試験装置は、前述の本発明に係る第１又は第２の半導体装置の信頼性試験方法を実施するプログラムを内蔵するコントローラを備えている。
【００５２】
本発明に係る半導体装置の信頼性試験装置において、スイッチング・マトリックスをさらに備え、前記コントローラは、前記スイッチング・マトリックスを制御するプログラムをさらに内蔵していることが好ましい。
【発明の効果】
【００５３】
本発明の半導体装置の信頼性試験方法及び信頼性試験装置によれば、従来のオン・ザ・フライ法の利点である、トランジスタ特性劣化量の回復に起因する誤差を発生させることなく、ＤＣ測定に基づく多数同時測定を可能としつつ、オン・ザ・フライ法では不可能であった、加速試験、相互コンダクタンスｇｍの劣化率Δｇｍ／ｇｍの計算、及びΔＩｄｓａｔの評価を可能とすると共に、しきい値電圧シフトΔＶｔの計算値にｇｍの劣化に起因する誤差を発生させないことを可能とする。
【発明を実施するための最良の形態】
【００５４】
（実施形態）
以下、本発明の一実施形態に係る半導体装置の信頼性試験方法について、図面を参照しながら説明する。
【００５５】
図１は、本実施形態に係る半導体装置の信頼性試験方法を用いてＰｃｈＭＩＳトランジスタのＮＢＴＩ信頼性試験を実施する際のステップを示すフローチャートである。尚、以下の説明は、ＰｃｈＭＩＳトランジスタに対するＮＢＴＩ信頼性試験方法を対象に行うが、ＮｃｈＭＩＳトランジスタに対するＰＢＴＩ信頼性試験方法についても、以下の説明においてＭＩＳトランジスタの導電型と各電圧の極性とをそれぞれ反転することにより実施することができる。
【００５６】
まず、ステップＳ１１において、トランジスタの初期Ｖｔ（初期しきい値電圧）及び初期Ｉｄｌｉｎ（初期線形ドレイン電流）を、−Ｖｄ（ドレイン電圧の絶対値）＝Ｖｄｌｉｎ（線形ドレイン電圧）の条件で測定する。
【００５７】
次に、ステップＳ１２において、トランジスタの初期Ｉｄｓａｔ（初期飽和ドレイン電流）を、−Ｖｄ＝Ｖｄｌｉｎの条件で測定する。
【００５８】
次に、ステップＳ１３において、−Ｖｇ（ゲート電圧の絶対値）＝Ｖｇｓｔｒｅｓｓ（ストレスゲート電圧）、ドレイン電圧Ｖｄ＝０Ｖの条件でストレス印加を行う。
【００５９】
次に、ステップＳ１３の途中に、ステップＳ１４において、間欠的にストレス時間ｔのタイミングで、ゲート電圧Ｖｇを−Ｖｄｄ（標準電源電圧）に下げる（−Ｖｇ＝Ｖｄｄ）と共に−Ｖｄ＝Ｖｄｌｉｎの条件に設定してＩｄｌｉｎ（ｔ）（ストレス時間ｔでの線形ドレイン電流）を測定する。
【００６０】
次に、ステップＳ１５において、−Ｖｇ＝Ｖｄｄの条件を維持しながら、−Ｖｄ＝Ｖｄｓａｔ（飽和ドレイン電圧）に設定してＩｄｓａｔ（ｔ）（ストレス時間ｔでの飽和ドレイン電流）を測定する。
【００６１】
次に、ステップＳ１６において、初期Ｉｄｌｉｎ及びＩｄｌｉｎ（ｔ）から線形ドレイン電流の劣化率ΔＩｄｌｉｎ／Ｉｄｌｉｎを求め、初期Ｉｄｓａｔ及びＩｄｓａｔ（ｔ）から飽和ドレイン電流の劣化率ΔＩｄｓａｔ／Ｉｄｓａｔを求め、これらの劣化率と初期Ｖｔとから、下記（式６）により、しきい値電圧シフトΔＶｔを計算する。
【００６２】
ΔＶｔ＝−（ΔＩｄｓａｔ／Ｉｄｓａｔ−ΔＩｄｌｉｎ／Ｉｄｌｉｎ）
×（Ｖｇ−Ｖｔ）            ・・・（式６）
尚、ΔＩｄｌｉｎ／Ｉｄｌｉｎ＝（Ｉｄｌｉｎ（ｔ）−Ｉｄｌｉｎ）／Ｉｄｌｉｎであり、ΔＩｄｓａｔ／Ｉｄｓａｔ＝（Ｉｄｓａｔ（ｔ）−Ｉｄｓａｔ）／Ｉｄｓａｔである。
【００６３】
また、ステップＳ１７においては、線形ドレイン電流の劣化率ΔＩｄｌｉｎ／Ｉｄｌｉｎと飽和ドレイン電流の劣化率ΔＩｄｓａｔ／Ｉｄｓａｔとから、下記（式７）により、相互コンダクタンスの劣化率Δｇｍ／ｇｍを計算する。
【００６４】
Δｇｍ／ｇｍ＝２×ΔＩｄｌｉｎ／Ｉｄｌｉｎ−ΔＩｄｓａｔ／Ｉｄｓａｔ
・・・（式７）
次に、ステップＳ１８において、測定終了条件として、例えば、信頼性試験時間が所定の時間に達したかどうか、劣化量が所定の劣化量に達したかどうか、又は、その他の基準条件が満たされているかどうかを判定する。そして、測定終了条件が満たされている場合には、測定を含む一連の処理を終了する。一方、測定終了条件が満たされていない場合には、測定終了条件が満たされるまで、ステップＳ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１７及びＳ１８を繰り返し実施する。
【００６５】
尚、本実施形態において、ステップＳ１１の初期Ｖｔ及び初期Ｉｄｌｉｎの測定と、ステップＳ１２の初期Ｉｄｓａｔの測定とを順番を入れ替えて実施しもよい。また、ステップＳ１４のＩｄｌｉｎ（ｔ）の測定と、ステップＳ１５のＩｄｓａｔ（ｔ）の測定とを順番を入れ替えて実施しもよい。
【００６６】
また、本実施形態において、ステップＳ１６のしきい値電圧シフトΔＶｔの計算と、ステップＳ１７の相互コンダクタンス劣化率Δｇｍ／ｇｍの計算とは、どちらを先に実施してもよく、また両者を並行して同時に実施してもよい。さらに、必要に応じて、ステップＳ１６又はステップＳ１７の一方のステップのみを実施して、他方のステップを省略してもよい。
【００６７】
図２は、本実施形態に係る半導体装置の信頼性試験方法を用いてＰｃｈＭＩＳトランジスタのＮＢＴＩ信頼性試験を実施する際のタイミングチャートである。
【００６８】
図２において、１０１はゲート電圧の時間変化、１０２はドレイン電圧の時間変化、１０３はしきい値電圧シフトΔＶｔ等のトランジスタ特性劣化量の時間変化をそれぞれ示している。また、図２において、１０４はストレス時間、１０５は測定時間をそれぞれ示している。また、図２において、１０６は実使用時の標準電源電圧より大きいストレスゲート電圧、１０７は実使用時の標準電源電圧に等しいゲート電圧、１０８は線形ドレイン電圧Ｖｄｌｉｎ、１０９は飽和ドレイン電圧Ｖｄｓａｔ、１１０は線形ドレイン電流Ｉｄｌｉｎを測定するタイミング、１１１は飽和ドレイン電流Ｉｄｓａｔを測定するタイミング、１１２はストレス時間中のトランジスタ特性劣化量の時間変化、１１３は測定時間中のトランジスタ特性劣化量の時間変化をそれぞれ示している。
【００６９】
尚、本実施形態に係る半導体装置の信頼性試験方法においては、ストレスゲート電圧１０６として、Ｖｇ＝−１．４Ｖを使用した。
【００７０】
また、本実施形態に係る半導体装置の信頼性試験方法においては、図２に示すように、測定時間１０５の前に、従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法で設定されていたホールド時間（ホールド時間１４）は設定されない。このため、当該ホールド時間中のストレス解除に起因するトランジスタ特性劣化量の回復は発生しない。
【００７１】
また、本実施形態に係る半導体装置の信頼性試験方法においては、測定時間１０５の間のゲート電圧Ｖｇとして、実使用時の標準電源電圧に等しいゲート電圧１０７（例えばＶｇ＝−１．２Ｖ）を使用した。このため、トランジスタ特性劣化量の回復は非常に小さくなる。
【００７２】
また、本実施形態に係る半導体装置の信頼性試験方法においては、線形ドレイン電圧（Ｖｄｌｉｎ）１０８としてＶｄ＝−０．０５Ｖを使用していると共に、飽和ドレイン電圧（Ｖｄｓａｔ）１０９としてＶｄ＝−１．２Ｖを使用している。これらのドレイン電圧の印加によっても、ソース領域と接するチャンネル端部及びチャンネル中央部のそれぞれに印加される実効的なゲート電圧はほぼ標準電源電圧Ｖｄｄの大きさまでとなる。
【００７３】
さらに、本実施形態に係る半導体装置の信頼性試験方法においては、通常のＤＣ測定器を用いて測定時間１０５を約２０ｍｓという短い時間に設定できる。このため、従来のオン・ザ・フライ法と同様に、測定時間１０５中のトランジスタ特性劣化量の時間変化１１３に示されるように、当該劣化量の回復はほとんど発生しない。
【００７４】
また、本実施形態に係る半導体装置の信頼性試験方法においては、ＤＣ測定系により測定を実施できるため、後述するように、本実施形態に係る半導体装置の信頼性試験方法をスイッチング・マトリックスと組み合わせることにより、多数同時測定を実施することが可能となる。
【００７５】
図３（ａ）は、本実施形態に係る半導体装置の信頼性試験方法によるしきい値電圧シフトΔＶｔの計算値を、高速パルスＩＶ測定器による実測値の経時変化と比較し、その妥当性を確認した結果を示している。
【００７６】
図３（ａ）において、１２１（実線）はプロセスＡにより形成されたＰｃｈＭＩＳトランジスタに対する本実施形態によるしきい値電圧シフトΔＶｔの計算値、１２２（実線）はプロセスＢにより形成されたＰｃｈＭＩＳトランジスタに対する本実施形態によるしきい値電圧シフトΔＶｔの計算値、１２３（プロット■）はプロセスＡにより形成されたＰｃｈＭＩＳトランジスタに対する高速パルスＩＶ測定器によるしきい値電圧シフトΔＶｔの実測値の経時変化、１２４（プロット●）はプロセスＢにより形成されたＰｃｈＭＩＳトランジスタに対する高速パルスＩＶ測定器によるしきい値電圧シフトΔＶｔの実測値の経時変化をそれぞれ示している。尚、使用したＰｃｈＭＩＳトランジスタの寸法については、プロセスＡ、プロセスＢともに、ゲート長が１μｍ、ゲート幅が１０μｍである。
【００７７】
図３（ａ）に示すように、プロセスＡにより形成されたＰｃｈＭＩＳトランジスタ及びプロセスＢにより形成されたＰｃｈＭＩＳトランジスタのいずれについても、本実施形態の信頼性試験方法によるしきい値電圧シフトΔＶｔの計算値は、高速パルスＩＶ測定器による実測値とほぼ一致し、これは、本実施形態の信頼性試験方法の妥当性を示している。
【００７８】
図３（ｂ）は、本実施形態に係る半導体装置の信頼性試験方法による相互コンダクタンス劣化率Δｇｍ／ｇｍの計算値を、高速パルスＩＶ測定器による実測値の経時変化と比較し、その妥当性を確認した結果を示している。
【００７９】
図３（ｂ）において、１２５（実線）はプロセスＡにより形成されたＰｃｈＭＩＳトランジスタに対する本実施形態による相互コンダクタンス劣化率Δｇｍ／ｇｍの計算値、１２６（実線）はプロセスＢにより形成されたＰｃｈＭＩＳトランジスタに対する本実施形態による相互コンダクタンス劣化率Δｇｍ／ｇｍの計算値、１２７（プロット■）はプロセスＡにより形成されたＰｃｈＭＩＳトランジスタに対する高速パルスＩＶ測定器による相互コンダクタンス劣化率Δｇｍ／ｇｍの実測値の経時変化、１２８（プロット●）はプロセスＢにより形成されたＰｃｈＭＩＳトランジスタに対する高速パルスＩＶ測定器による相互コンダクタンス劣化率Δｇｍ／ｇｍの実測値の経時変化をそれぞれ示している。使用したＰｃｈＭＩＳトランジスタの寸法については、図３（ａ）の場合と同様である。
【００８０】
図３（ｂ）に示すように、プロセスＡにより形成されたＰｃｈＭＩＳトランジスタ及びプロセスＢにより形成されたＰｃｈＭＩＳトランジスタのいずれについても、本実施形態の信頼性試験方法による相互コンダクタンス劣化率Δｇｍ／ｇｍの計算値は、高速パルスＩＶ測定器による実測値とほぼ一致し、これは、本実施形態の信頼性試験方法の妥当性を示している。
【００８１】
図４は、本実施形態に係る半導体装置の信頼性試験方法によるしきい値電圧シフトΔＶｔの推定結果を、従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法による結果と比較した結果を示している。
【００８２】
図４において、１３１（プロット□）は従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法によるしきい値電圧シフトΔＶｔの経時変化の実測値、１３２（破線）は従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法によるしきい値電圧シフトΔＶｔの経時変化のフィッティング結果、１３３は従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法によるしきい値電圧シフトΔＶｔの経時変化の推定値、１３４（プロット○）は本実施形態の信頼性試験方法によるしきい値電圧シフトΔＶｔの経時変化の計算値、１３５（実線）は本実施形態の信頼性試験方法によるしきい値電圧シフトΔＶｔの経時変化のフィッティング結果、１３６は本実施形態の信頼性試験方法によるしきい値電圧シフトΔＶｔの経時変化の推定値、１３７（破線）は本実施形態の信頼性試験方法及び従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法によりしきい値電圧シフトΔＶｔの推定を行う信頼性保証期間（例えば１０年）である。
【００８３】
図４から分かるように、従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法ではトランジスタ特性劣化量の回復が発生するため、トランジスタ特性劣化の小さいストレス時間初期において、本実施形態で見積もられた劣化量（しきい値電圧シフトΔＶｔの経時変化の計算値１３４）と比べて、従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法によるしきい値電圧シフトΔＶｔの経時変化の実測値１３１の方が小さくなる。このため、従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法の方が、劣化（しきい値電圧シフトΔＶｔ）の時間依存性の傾きが大きくなる。その結果、従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法においてフィッティング結果１３２を外挿して推定値１３３を求めると、本実施形態で見積もられたシフト量（推定値１３６）よりもオーバースペックとなる。
【００８４】
これに対して、本実施形態の信頼性試験方法ではトランジスタ特性劣化量の回復が非常に小さいため、しきい値電圧シフトΔＶｔの経時変化の計算値１３４の時間依存性が、トランジスタ特性劣化量の回復がある場合と比べて小さくなる。その結果、本実施形態の信頼性試験方法においてフィッティング結果１３５を外挿して得られる推定値１３６は、本来のしきい値電圧シフト量にほぼ近い値になり、その値は、トランジスタ特性劣化量の回復がある場合よりも小さくなる。すなわち、複数のストレスゲート電圧を使用する加速試験において、本実施形態の信頼性試験方法により得られる推定値１３６を使用することにより、従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法によって発生していたオーバースペックの問題はほぼ解消される。
【００８５】
さらに、本実施形態の信頼性試験方法においては、トランジスタ特性劣化量の回復がない評価が可能となることから、当該評価を基準としてトランジスタ特性劣化量の回復量を評価することが可能となる。これにより、回路中でのトランジスタ特性劣化量とその回復量とを正確に見積もることが可能となるので、ＢＴＩ劣化に対する回路動作のマージンを正しく見積もることができるようになる。従って、各回路に対して必要な設計対策を実施できると共に各回路に対して不要な設計対策を排除することができるので、回路の性能及び信頼性を共に向上させることができる。
【００８６】
図５は、本実施形態の一変形例に係る半導体装置の信頼性試験方法を用いてＰｃｈＭＩＳトランジスタのＮＢＴＩ信頼性試験を実施する際のステップを示すフローチャートである。尚、以下の説明は、ＰｃｈＭＩＳトランジスタに対するＮＢＴＩ信頼性試験方法を対象に行うが、ＮｃｈＭＩＳトランジスタに対するＰＢＴＩ信頼性試験方法についても、以下の説明においてＭＩＳトランジスタの導電型と各電圧の極性とをそれぞれ反転することにより実施することができる。
【００８７】
図５に示すように、本変形例では、図１のフローチャートに示す方法とほぼ同一の手順によりＮＢＴＩ信頼性試験を実施する。本変形例が図１のフローチャートに示す方法と相違している点は、図５に示すように、しきい値電圧シフトΔＶｔを計算するステップＳ１６及び相互コンダクタンスの劣化率Δｇｍ／ｇｍを計算するステップＳ１７を、処理終了判定を行うステップＳ１８の後に実施し、ストレス印加及び測定の実施中にはデータの取得のみを行うことである。
【００８８】
尚、本変形例のステップＳ１８においては、測定終了条件として、例えば、信頼性試験時間が所定の時間に達したかどうか、又は、その他の基準条件が満たされているかどうかを判定する。そして、測定終了条件が満たされている場合には、ストレス印加及び測定を終了し、ステップＳ１６及びステップＳ１７を実施する。一方、測定終了条件が満たされていない場合には、測定終了条件が満たされるまで、ステップＳ１３、Ｓ１４、Ｓ１５及びＳ１８を繰り返し実施する。
【００８９】
また、図５に示す変形例以外の他の変形例として、ステップＳ１６及びＳ１７の処理の一部又は全部を、ストレス印加を行うステップＳ１３の後に実施する方法、ステップＳ１６及びＳ１７のいずれか一方のみを実施する方法、又は、（式６）及び（式７）に代えて、これらの式と数学的に等価な他の式を用いる方法等の、本実施形態と本質的に等価なさまざまな変形例を設定することができる。
【００９０】
図６は、本実施形態（変形例を含む：以下同じ）に係る半導体装置の信頼性試験方法を行うための信頼性試験装置の一構成例を示している。図６に示すように、信頼性試験装置１４１は、複数の測定端子１４２と接続された複数のソース・メジャー・ユニット１４３と、各ソース・メジャー・ユニット１４３と制御用通信ケーブル１４４を通じて接続されたコントローラ１４５とを備えている。
【００９１】
コントローラ１４５には、本実施形態の信頼性試験方法を実行するプログラムが組み込まれており、コントローラ１４５は、制御用通信ケーブル１４４を通じてソース・メジャー・ユニット１４３をコントロールする。ソース・メジャー・ユニット１４３は、電圧源の機能と電流計の機能とを兼ね備えており、信頼性試験対象の素子に、予め設定された電圧を印加して、当該素子に流れる電流を測定する。尚、信頼性試験対象の素子は測定端子１４２に接続される。
【００９２】
図７は、本実施形態に係る半導体装置の信頼性試験方法を行うための信頼性試験装置の他構成例、特に、多数同時測定を実行する場合に用いられる信頼性試験装置の構成例を示している。図７に示すように、信頼性試験装置１５１は、複数の測定端子１５２とスイッチング・マトリックス１５６を通じて接続された複数のソース・メジャー・ユニット１５３と、各ソース・メジャー・ユニット１５３と制御用通信ケーブル１５４を通じて接続されたコントローラ１５５とを備えている。コントローラ１５５には、本実施形態の信頼性試験方法を実行するプログラムと、スイッチング・マトリックス１５６の制御用のプログラムとが組み込まれており、コントローラ１５５は、制御用通信ケーブル１５４を通じてソース・メジャー・ユニット１５３をコントロールする。ソース・メジャー・ユニット１５３は、電圧源の機能と電流計の機能とを兼ね備えており、信頼性試験対象の素子に、予め設定された電圧を印加して、当該素子に流れる電流を測定する。尚、信頼性試験対象の素子は測定端子１５２に接続されるがスイッチング・マトリックス１５６を有する図７に示す構成では、複数の測定端子１５２に接続された複数個の信頼性試験対象の素子に対して、同時にＢＴＩ信頼性試験を実施することができる。
【００９３】
以上に説明したように、本実施形態に係る半導体装置の信頼性試験方法及びそのための信頼性試験装置によれば、線形ドレイン電流（Ｉｄｌｉｎ）の測定時にはゲート電圧（Ｖｇ）の低下を標準電源電圧Ｖｄｄまでに抑えるため、ドレイン領域と接するチャンネル端部に印加される実効的なゲート電圧（Ｖｇ−Ｖｄ）は（Ｖｄｄ−Ｖｄｌｉｎ）となる。一方、Ｖｄｌｉｎ（線形ドレイン電圧）は０Ｖに近いため、ソース端及びドレイン端を含むチャンネル全域において実効的なゲート電圧の低下をほぼ標準電源電圧Ｖｄｄまでにすることができる。
【００９４】
このため、ストレス時間中に生じたＢＴＩ劣化の回復を非常に小さくすることができる。また、飽和ドレイン電流（Ｉｄｓａｔ）の測定時には、ドレイン端での実効的なゲート電圧（Ｖｇ−Ｖｄ）はＶｄｄ−Ｖｄｓａｔ＝０Ｖとなるが、この実効的なゲート電圧の０Ｖまでの低下はドレイン端に限定される。言い換えると、チャンネル中央部及びソース端での実効的なゲート電圧はほぼ標準電源電圧Ｖｄｄまでしか低下しない。従って、ストレス時間中に生じたＢＴＩ劣化の回復を非常に小さくすることができる。
【００９５】
また、本実施形態によれば、通常のＤＣ測定器を用いた場合にも測定時間を数１０ｍｓ以下の短い時間に設定できるため、従来のオン・ザ・フライ法と同様に、測定時間中にはトランジスタ特性劣化量の回復はほとんど発生しない。
【００９６】
また、本実施形態によれば、ＤＣ測定系により測定できるため、多数同時測定の実施が可能となる。
【００９７】
以上の効果に加え、本実施形態によれば、従来のオン・ザ・フライ法の問題点を次のように解決することができる。
【００９８】
第１に、測定時間におけるゲート電圧に標準電源電圧を用いるため、実使用電圧でのトランジスタ特性劣化量を加速試験により正確に推定することが可能となる。この理由は以下の通りである。従来のオン・ザ・フライ法ではストレスゲート電圧で線形ドレイン電流を測定するため、線形ドレイン電流の劣化量の測定誤差がストレスゲート電圧に依存してしまうという問題があった。それに対して、本実施形態では、Ｍｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法と同様に、線形ドレイン電流Ｉｄｌｉｎ及び飽和ドレイン電流Ｉｄｓａｔの測定の際に、ストレスゲート電圧に依存しない一定の標準電源電圧Ｖｄｄを使用する（つまりＶｇ＝−Ｖｄｄ）。このため、測定誤差のストレスゲート電圧依存性が解消されるため、ΔＩｄｌｉｎ／Ｉｄｌｉｎ及びΔＩｄｓａｔ／Ｉｄｓａｔのストレスゲート電圧依存性を正しく評価することができるので、実使用電圧でのトランジスタ特性劣化量を加速試験により正確に推定することが可能となる。
【００９９】
第２に、相互コンダクタンスｇｍの劣化率Δｇｍ／ｇｍの計算が可能となる。すなわち、従来のオン・ザ・フライ法では一電圧条件でのドレイン電流測定しか行っていなかったので、劣化率Δｇｍ／ｇｍを算出することは不可能であった。それに対して、本実施形態では、線形ドレイン電流及び飽和ドレイン電流のそれぞれについて二電圧条件でのドレイン電流測定を行い、その結果に基づいて本実施形態の特徴である（式７）を用いることにより劣化率Δｇｍ／ｇｍの計算を行うことができる。
【０１００】
第３に、しきい値電圧シフトΔＶｔの計算においてｇｍの劣化による誤差を生じない。すなわち、従来のオン・ザ・フライ法では一電圧条件でのドレイン電流測定しか行っていなかったので、相互コンダクタンスｇｍの劣化の影響を評価できなかった。それに対して、本実施形態では、線形ドレイン電流及び飽和ドレイン電流のそれぞれについて二電圧条件でのドレイン電流測定を行い、その結果に基づいて本実施形態の特徴である（式６）を用いてΔＶｔの計算を行うため、当該計算において相互コンダクタンスｇｍの劣化の影響をキャンセルすることができる。
【０１０１】
第４に、トランジスタ信頼性評価で必須の飽和ドレイン電流劣化率ΔＩｄｓａｔ／Ｉｄｓａｔを評価できる。これは、前述のように、本実施形態では飽和ドレイン電流を直接測定するためである。
【産業上の利用可能性】
【０１０２】
以上に説明したように、本発明の半導体装置の信頼性試験方法及び信頼性試験装置は、加速試験、相互コンダクタンスｇｍの劣化率Δｇｍ／ｇｍの計算及びΔＩｄｓａｔの評価を可能とすると共に、しきい値電圧シフトΔＶｔの計算値にｇｍの劣化に起因する誤差を発生させないことを可能とするものであり、さらに、トランジスタ特性劣化量の回復に起因する誤差を発生させることなく、ＤＣ測定に基づく多数同時測定を可能とするものであるから、特に、ＭＩＳ型トランジスタの特性劣化であるＢＴＩ劣化に対する高精度な信頼性試験方法及び信頼性試験装置等に有用である。
【図面の簡単な説明】
【０１０３】
【図１】図１は、本発明の一実施形態に係る半導体装置の信頼性試験方法によって信頼性試験を実施する際のフローチャートである。
【図２】図２は、本発明の一実施形態に係る半導体装置の信頼性試験方法によって信頼性試験を実施する際のタイミングチャートである。
【図３】図３（ａ）は、本発明の一実施形態に係る半導体装置の信頼性試験方法によるしきい値電圧シフトΔＶｔの計算値を、高速パルスＩＶ測定器による実測値の経時変化と比較した結果を示し、図３（ｂ）は、本発明の一実施形態に係る半導体装置の信頼性試験方法による相互コンダクタンス劣化率Δｇｍ／ｇｍの計算値を、高速パルスＩＶ測定器による実測値の経時変化と比較した結果を示している。
【図４】図４は、本発明の一実施形態に係る半導体装置の信頼性試験方法によるしきい値電圧シフトΔＶｔの推定結果を、従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅａｓｕｒｅ法による結果と比較した結果を示している。
【図５】図５は、本発明の一実施形態の変形例に係る半導体装置の信頼性試験方法によって信頼性試験を実施する際のフローチャートである。
【図６】図６は、本発明の一実施形態又はその変形例に係る半導体装置の信頼性試験方法を行うための信頼性試験装置の一構成例を示している。
【図７】図７は、本発明の一実施形態又はその変形例に係る半導体装置の信頼性試験方法を行うための信頼性試験装置の他構成例を示している。
【図８】図８（ａ）及び（ｂ）は、従来のＭｅａｓｕｒｅ−Ｓｔｒｅｓｓ−Ｍｅｓｕｒｅ法による信頼性試験を説明する図であり、図８（ａ）は電圧印加条件を示しており、図８（ｂ）はタイミングチャートである。
【図９】図９は、従来のオン・ザ・フライ法を用いて信頼性試験を実施する際のフローチャートである。
【図１０】図１０は、従来のオン・ザ・フライ法を用いて信頼性試験を実施する際のタイミングチャートである。
【符号の説明】
【０１０４】
１０１    ゲート電圧の時間変化
１０２    ドレイン電圧の時間変化
１０３    トランジスタ特性劣化量の時間変化
１０４    ストレス時間
１０５    測定時間
１０６    ストレスゲート電圧
１０７    実使用時の標準電源電圧に等しいゲート電圧
１０８    線形ドレイン電圧
１０９    飽和ドレイン電圧
１１０    線形ドレイン電流を測定するタイミング
１１１    飽和ドレイン電流を測定するタイミング
１１２    ストレス時間中のトランジスタ特性劣化量の時間変化
１１３    測定時間中のトランジスタ特性劣化量の時間変化
１２１、１２２    しきい値電圧シフトの計算値
１２３、１２４    しきい値電圧シフトの実測値
１２５、１２６    相互コンダクタンス劣化率の計算値
１２７、１２８    相互コンダクタンス劣化率の実測値
１３１    従来法によるしきい値電圧シフトの実測値
１３２    従来法によるしきい値電圧シフトのフィッティング結果
１３３    従来法によるしきい値電圧シフトの推定値
１３４    実施形態の信頼性試験方法によるしきい値電圧シフトの実測値、
１３５    実施形態の信頼性試験方法によるしきい値電圧シフトのフィッティング結果
１３６    実施形態の信頼性試験方法によるしきい値電圧シフトの推定値
１３７    しきい値電圧シフトの推定を行う信頼性保障期間
１４１、１５１    信頼性試験装置
１４２、１５２    測定端子
１４３、１５３    ソース・メジャー・ユニット
１４４、１５４    制御用通信ケーブル
１４５、１５５    コントローラ
１５６    スイッチング・マトリックス
【図１】
2010205882.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010205882.tif 000009
【図８】
2010205882.tif 000010
【図９】
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【図１０】
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