(57)【要約】【課題】消費電力を抑えて残像を消去することができる電気泳動表示装置の駆動方法を提供すること。【解決手段】一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置の駆動方法であって、表示部の画像を消去する画像消去ステップＳ１１０が、第１の階調を表示している画素を選択的に第２の階調に移行させる部分消去ステップＳ１１１と、画像の画像信号に基づいて、第１の階調からなる画像成分の輪郭を形成している画素と、画像成分の輪郭を形成している画素と隣り合って配置され第２の階調を表示している画素とを少なくとも含む残像消去領域を設定し、残像消去領域を構成する画素を選択的に第２の階調に移行させる残像消去ステップＳ１１２と、を有することを特徴とする電気泳動表示装置の駆動方法とした。【選択図】図７
2010113281.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置の駆動方法であって、
前記表示部の画像を消去する画像消去ステップが、
第１の階調を表示している前記画素を選択的に第２の階調に移行させる部分消去ステップと、
前記画像の画像信号に基づいて、前記第１の階調からなる画像成分の輪郭を形成している前記画素と、前記画像成分の前記輪郭を形成している前記画素と隣り合って配置され前記第２の階調を表示している前記画素とを少なくとも含む残像消去領域を設定し、前記残像消去領域を構成する前記画素を選択的に前記第２の階調に移行させる残像消去ステップと、
を有することを特徴とする電気泳動表示装置の駆動方法。
【請求項２】
前記残像消去領域設定ステップにおいて、
前記画像成分の前記輪郭を形成する前記画素と、前記画像成分の前記輪郭を形成する前記画素と隣り合って配置され前記第２の階調を表示している前記画素とからなる前記残像消去領域を設定することを特徴とする請求項１に記載の電気泳動表示装置の駆動方法。
【請求項３】
前記残像消去ステップにおいて前記電気泳動素子に印加される電圧と電圧印加時間との積が、前記画像消去ステップにおいて前記電気泳動素子に印加される電圧と電圧印加時間との積よりも小さく設定されていることを特徴とする請求項１または請求項２に記載の電気泳動表示装置の駆動方法。
【請求項４】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部と、前記表示部を制御する制御部と、を有する電気泳動表示装置であって、
前記表示部の画像を消去するに際して、
前記制御部は、第１の階調を表示している前記画素を選択的に第２の階調に移行させ、
前記画像の画像信号に基づいて、前記第１の階調からなる画像成分の輪郭を形成している前記画素と、前記画像成分の前記輪郭を形成している前記画素と隣り合って配置され前記第２の階調を表示している前記画素とを少なくとも含む残像消去領域を設定し、前記残像消去領域を構成する前記画素を選択的に前記第２の階調に移行させることを特徴とする電気泳動表示装置。
【請求項５】
前記制御部は、前記画像成分の前記輪郭を形成する前記画素と、前記画像成分の前記輪郭を形成する前記画素と隣り合って配置され前記第２の階調を表示している前記画素とからなる前記残像消去領域を設定することを特徴とする請求項４に記載の電気泳動表示装置。
【請求項６】
前記画像成分の前記輪郭を形成する前記画素に対して、
前記制御部は、前記第１の階調を表示している前記画素を選択的に前記第２の階調に移行させる際に前記電気泳動素子に印加する電圧と電圧印加時間との積が、前記残像消去領域を構成する前記画素を選択的に前記第２の階調に移行させる際に前記電気泳動素子に印加する電圧と電圧印加時間との積よりも小さく設定することを特徴とする請求項４または請求項５に記載の電気泳動表示装置。
【請求項７】
請求項４から請求項６の何れか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器に関する。
【背景技術】
【０００２】
電気泳動表示装置では、表示された画像成分を形成する画素のみを駆動して画像消去が実行されると、画像の輪郭に沿った薄い残像が発生することが知られている。この残像は、画像表示の際に、輪郭を形成する画素と背景を形成する画素との間をクロスする斜め方向の電場が生じて、輪郭領域が膨らんだ画像が表示されるために発生する。
そこで、画像を更新する際に前画像の残像が残らないように、階調を変化させない画素を含むすべての画素で消去を実行することで画像を消去する駆動方法が開示されている（特許文献１）。
【特許文献１】特表２００７−５１２５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、このような駆動方法では、表示の変化のない画素についても最終的な表示階調が変化しないようにして電気泳動粒子を駆動するので、表示部全体を書き換えたのと同様となり、画像更新時における消費電力が増大する。
【０００４】
そこで本発明は、消費電力を抑えつつ残像を消去することができる電気泳動表示装置の駆動方法、電気泳動表示装置、及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の電気泳動表示装置の駆動方法は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有する電気泳動表示装置の駆動方法であって、前記表示部の画像を消去する画像消去ステップが、第１の階調を表示している前記画素を選択的に第２の階調に移行させる部分消去ステップと、前記画像の画像信号に基づいて、前記第１の階調からなる画像成分の輪郭を形成している前記画素と、前記画像成分の前記輪郭を形成している前記画素と隣り合って配置され前記第２の階調を表示している前記画素とを少なくとも含む残像消去領域を設定し、前記残像消去領域を構成する前記画素を選択的に前記第２の階調に移行させる残像消去ステップと、を有することを特徴とする。
【０００６】
これによれば、前記残像消去ステップにおいて、前記残像消去領域を構成する前記画素のみを駆動すればよいので、消費電力を抑えつつ残像を消去することができる電気泳動表示装置の駆動方法とすることができる。また、前記部分消去ステップにおいて、前記画像成分を形成する前記画素のみを駆動すればよいので、消費電力を抑えつつ前記画像を消去することができる。以上から、前記画像消去ステップにおける消費電力を抑えることができる。
【０００７】
また、前記残像消去領域設定ステップにおいて、前記画像成分の前記輪郭を形成する前記画素と、前記画像成分の前記輪郭を形成する前記画素と隣り合って配置され前記第２の階調を表示している前記画素とからなる前記残像消去領域を設定することを特徴とする請求項１に記載の電気泳動表示装置の駆動方法。
これによれば、前記輪郭を形成する前記画素と、これらの前記画素と隣り合って配置され前記画像の背景を形成する前記画素と、からなる２画素分の幅を持った領域を前記残像消去領域として設定するので、最小限の範囲の前記画素のみが駆動され、より消費電力を抑えつつ残像を消去することができる電気泳動表示装置の駆動方法とすることができる。
【０００８】
また、前記残像消去ステップにおいて前記電気泳動素子に印加される電圧と電圧印加時間との積が、前記画像消去ステップにおいて前記電気泳動素子に印加される電圧と電圧印加時間との積よりも小さく設定されていることが好ましい。
これによれば、前記残像消去ステップにおいて、前記電気泳動素子に与える負荷を抑えることができるので、前記表示部の全域にわたって前記電気泳動素子の電位バランスを略均一に保持することができる。よって、表示された前記画像における色むらの発生を防止することができる電気泳動表示装置の駆動方法とすることができる。
【０００９】
本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部と、前記表示部を制御する制御部と、を有する電気泳動表示装置であって、前記表示部の画像を消去するに際して、前記制御部は、第１の階調を表示している前記画素を選択的に第２の階調に移行させ、前記画像の画像信号に基づいて、前記第１の階調からなる画像成分の輪郭を形成している前記画素と、前記画像成分の前記輪郭を形成している前記画素と隣り合って配置され前記第２の階調を表示している前記画素とを少なくとも含む残像消去領域を設定し、前記残像消去領域を構成する前記画素を選択的に前記第２の階調に移行させることを特徴とする。
【００１０】
これによれば、残像を消去する際に、前記残像消去領域を構成する前記画素のみを駆動すればよいので、消費電力を抑えつつ残像を消去することができる電気泳動表示装置とすることができる。また、前記画像の消去時に前記画像を形成する前記画素のみを駆動すれば良いので、消費電力を抑えて前記画像を消去することができる。
【００１１】
また、前記制御部は、前記画像成分の前記輪郭を形成する前記画素と、前記画像成分の前記輪郭を形成する前記画素と隣り合って配置され前記第２の階調を表示している前記画素とからなる前記残像消去領域を設定することが好ましい。
これによれば、前記輪郭を形成する前記画素と、これらの前記画素と隣り合って配置され前記画像の背景を形成する前記画素と、からなる２画素分の幅を持った領域を前記残像消去領域として設定するので、最小限の範囲の前記画素のみが駆動され、より消費電力を抑えつつ残像を消去することができる電気泳動表示装置とすることができる。
【００１２】
また、前記画像成分の前記輪郭を形成する前記画素に対して、前記制御部は、前記第１の階調を表示している前記画素を選択的に前記第２の階調に移行させる際に前記電気泳動素子に印加する電圧と電圧印加時間との積が、前記残像消去領域を構成する前記画素を選択的に前記第２の階調に移行させる際に前記電気泳動素子に印加する電圧と電圧印加時間との積よりも小さく設定することが好ましい。
これによれば、残像消去時において前記電気泳動素子に与える負荷を抑えることができるので、前記表示部の全域にわたって前記電気泳動素子の電位バランスを略均一に保持することができる。よって、表示された前記画像における色むらの発生を防止することができる電気泳動表示装置とすることができる。
【００１３】
本発明の電子機器は、本発明の電気泳動表示装置を備えたことを特徴とする。
これによれば、残像を消去する際に、前記残像消去領域を構成する前記画素のみを駆動すればよいので、消費電力を抑えて残像を消去することができる電子機器とすることができる。また、前記画像を消去する際に、前記画像を形成する前記画素のみを駆動すればよいので、消費電力を抑えて前記画像を消去することができる。以上から、本発明の電気泳動表示装置を備えることによって、消費電力を抑えた電子機器とすることができる。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を用いて本発明における電気泳動表示装置について説明する。なお本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００１５】
図１は、本実施形態に係るアクティブマトリクス駆動方式の電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０が配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像信号や同期信号に基づき、これらを総合的に制御する。
【００１６】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。
【００１７】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた駆動用ＴＦＴ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。
【００１８】
データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画像データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画像データ（画素データ）「０」を規定する場合にはローレベルの画像信号を画素４０に供給し、画像データ（画素データ）「１」を規定する場合はハイレベルの画像信号を画素４０に供給するものとする。
【００１９】
表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、共通電極配線５５、第１の制御線９１、及び第２の制御線９２が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
【００２０】
図２は、画素４０の回路構成図である。
画素４０には、図２に示すように、駆動用ＴＦＴ（Thin Film Transistor）４１（画素スイッチング素子）と、ラッチ回路（メモリ回路）７０と、スイッチ回路８０と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。これらの素子を取り囲むように、走査線６６、データ線６８、低電位電源線４９、高電位電源線５０、第１の制御線９１、及び第２の制御線９２が配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００２１】
駆動用ＴＦＴ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。駆動用ＴＦＴ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。スイッチ回路８０は、ラッチ回路７０のデータ出力端子Ｎ２及びデータ入力端子Ｎ１、並びに画素電極３５と接続されている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。
【００２２】
ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。
【００２３】
転送インバータ７０ｔは、互いのドレイン端子がデータ出力端子Ｎ２に接続されたＰ−ＭＯＳトランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有している。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）と接続されている。
【００２４】
帰還インバータ７０ｆは、互いのドレイン端子がデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有している。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。
【００２５】
ラッチ回路７０に画素データ「１」（ハイレベルの画像信号）が記憶されると、ラッチ回路７０のデータ出力端子Ｎ２からローレベルの信号が出力される。一方、ラッチ回路７０に画素データ「０」（ローレベルの画像信号）が記憶されると、データ出力端子Ｎ２からハイレベルの信号が出力される。
【００２６】
スイッチ回路８０は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えて構成されている。
第１のトランスミッションゲートＴＧ１は、Ｎ−ＭＯＳトランジスタ８１とＰ−ＭＯＳトランジスタ８２とからなる。Ｎ−ＭＯＳトランジスタ８１及びＰ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、Ｎ−ＭＯＳトランジスタ８１及びＰ−ＭＯＳトランジスタ８２のドレイン端子は画素電極３５に接続されている。また、Ｎ−ＭＯＳトランジスタ８１のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１（駆動用ＴＦＴ４１のドレイン端子）に接続され、Ｐ−ＭＯＳトランジスタ８２のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続されている。
【００２７】
第２のトランスミッションゲートＴＧ２は、Ｎ−ＭＯＳトランジスタ８３とＰ−ＭＯＳトランジスタ８４とからなる。Ｎ−ＭＯＳトランジスタ８３及びＰ−ＭＯＳトランジスタ８４のソース端子は第２の制御線９２に接続され、Ｎ−ＭＯＳトランジスタ８３及びＰ−ＭＯＳトランジスタ８４のドレイン端子は、画素電極３５に接続されている。また、Ｎ−ＭＯＳトランジスタ８３のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｐ−ＭＯＳトランジスタ８４のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１に接続されている。
【００２８】
ここで、ラッチ回路７０に画素データ「１」（ハイレベルの画像信号）が記憶され、データ出力端子Ｎ２からローレベルの信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１を介して供給される電位Ｓ１が画素電極３５に入力される。一方、ラッチ回路７０に画素データ「０」（ローレベルの画像信号）が記憶され、データ出力端子Ｎ２からハイレベルの信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２を介して供給される電位Ｓ２が画素電極３５に入力される。
【００２９】
図３は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。
【００３０】
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ｃｕ箔上にニッケルめっきと金めっきとをこの順で積層したものや、Ａｌ、ＩＴＯ（インジウム錫酸化物）などにより形成された電極である。図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、データ線６８、選択トランジスタ４１、ラッチ回路７０などが形成されている。
【００３１】
一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極（対向電極）３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。共通電極３７は、ＭｇＡｇ、ＩＴＯ、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。
【００３２】
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の剥離シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、剥離シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００３３】
図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００３４】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００３５】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。
【００３６】
図５は、電気泳動素子２０の動作説明図である。図５（ａ）は、画素４０を白表示（第２の階調）する場合、図５（ｂ）は、画素４０を黒表示（第１の階調）する場合をそれぞれ示している。
図５（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色が認識される。
図５（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色が認識される。
【００３７】
電気泳動表示装置１００では、駆動用ＴＦＴ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路７０に画像信号を電位として記憶させる。そして、ラッチ回路７０のデータ出力端子Ｎ２から出力される電位に基づいて動作するスイッチ回路８０によって第１の制御線９１又は第２の制御線９２と画素電極３５とが接続される。これにより、画素電極３５に画像信号に対応する電位が入力され、図５に示したように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。
【００３８】
［制御部］
図６は、電気泳動表示装置１００に備えられたコントローラ６３の詳細を示すブロック図である。
コントローラ６３は、ＣＰＵ（Central Processing Unit）としての制御回路１６１と、ＥＥＰＲＯＭ（Electrically-Erasable and Programmable Read-Only Memory；記憶部）１６２と、電圧生成回路１６３と、データバッファ１６４と、フレームメモリ１６５と、メモリ制御回路１６６と、残像消去領域設定回路１６７と、を備えている。
【００３９】
制御回路１６１は、クロック信号ＣＬＫ、水平同期信号Ｈsync、垂直同期信号Ｖsync等の制御信号（タイミングパルス）を生成し、制御回路１６１の周辺に配置された各回路にこれらの制御信号を供給する。
ＥＥＰＲＯＭ１６２は、制御回路１６１による各回路の動作制御に必要な設定値等を記憶している。ＥＥＰＲＯＭ１６２に電気泳動表示装置の作動状態等の表示に用いるプリセットの画像情報を記憶しておくこともできる。
電圧生成回路１６３は、走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４に駆動電圧を供給する回路である。
データバッファ１６４は、コントローラ６３における上位装置とのインタフェース部であり、上位装置から入力される画像データＤを保持するとともに、制御回路１６１に対して画像データＤを送信する。
フレームメモリ１６５は、表示部５の画素４０の配列に対応する読み書き可能のメモリ空間を有している。メモリ制御回路１６６は、制御回路１６１から供給される画像データＤを、制御信号にしたがって表示部５の画素配列に対応させて展開し、フレームメモリ１６５に書き込む。フレームメモリ１６５は、記憶された画像データＤからなるデータ群を、画像信号として順次データ線駆動回路６２に送信する。
データ線駆動回路６２は、制御回路１６１から供給される制御信号に基づいてフレームメモリ１６５から送信される画像信号を一ライン分ずつラッチする。そして、走査線駆動回路６１による走査線６６の順次選択動作に同期して、ラッチした画像信号をデータ線６８に供給する。
残像消去領域設定回路１６７は、フレームメモリ１６５に展開された画像データＤに基づいて、残像を消去する際に駆動させる画素４０を抽出し、これらの画素４０からなる残像消去領域を設定する。そして、残像消去領域を構成する画素情報を制御回路１６１に出力する。
【００４０】
［駆動方法］
次に、電気泳動表示装置１００における画像の更新に係る駆動方法について説明する。本実施形態では、一例として、正方形の画像を表示した後、横長の長方形に画像を更新する場合の駆動方法について説明する。
【００４１】
図７は、画像更新に係るフローチャート図である。画像更新に係るステップは、画像表示ステップＳ１０１と、画像消去ステップＳ１１０と、更新画像表示ステップＳ１２１とを有している。画像消去ステップＳ１１０は、部分消去ステップＳ１１１と、残像消去ステップＳ１１２とを有している。
【００４２】
（画像表示ステップ）
まず、画像表示ステップＳ１０１について説明する。画像表示ステップＳ１０１は、表示部５に画像を表示するステップである。図８は、画像更新に係るタイミングチャート図である。図９は、画像更新時における表示画像の変化を示す図である。図１０は、画像表示ステップＳ１０１における画素４０Ａ、４０Ｂの電位関係を示す図である。
図８、図９は、画像表示ステップＳ１０１〜更新画像表示ステップＳ１２１と対応したタイミングチャート及び表示部５における表示画像の変化が示されている。
【００４３】
なお、図９及び図１０において、画素４０Ａは画像Ｐ１の輪郭を形成する画素４０であり、画素４０Ｂは画素４０Ａと隣り合って配置され背景を形成する画素４０である。これらの画素４０Ａ，４０Ｂの組み合わせは、任意に選択することができる。例えば、図１０に示す画素４０Ａ，４０Ｂは、同一の走査線６６に属する画素４０であるが、４０Ａ，４０Ｂとしては、同一のデータ線６８に属する画素４０であってもよい。
また、図８及び図１０において、各符号の「ａ」「ｂ」の添字は、説明の対象とした２つの画素４０（４０Ａ，４０Ｂ）と、それらに属する構成要素を明確に区別するために付したものであって他意はない。また、以下の説明では、ある領域の画素４０を指し示す場合に、当該領域の中に画素４０Ａ，４０Ｂのいずれかが含まれる場合には、「画素４０（４０Ａ）」のように、その符号を括弧内に付記する。
【００４４】
図８には、第１の制御線９１の電位Ｓ１、第２の制御線９２の電位Ｓ２、画素電極３５ａの電位Ｖａ、画素電極３５ｂの電位Ｖｂ、及び共通電極３７の電位Ｖcomが示されている。図９には、画像Ｐ１が表示された表示部５の一部を８画素×８画素分抜き出して表示している。
【００４５】
本実施形態の駆動方法では、画像表示に先立って、画素４０（４０Ａ、４０Ｂ）のラッチ回路７０（７０ａ、７０ｂ）に画像信号を入力する。
図１０に示すように、画像Ｐ１を形成し黒表示される画素４０Ａでは、駆動用ＴＦＴ４１ａを介して、データ線６８ａからラッチ回路７０ａにハイレベル（Ｈ）の画像信号が入力される。一方、背景を形成し白表示される画素４０Ｂでは、駆動用ＴＦＴ４１ｂを介して、データ線６８ｂからラッチ回路７０ｂにローレベル（Ｌ）の画像信号が入力される。
【００４６】
ラッチ回路７０ａ、７０ｂに画像信号が入力されると、高電位電源線５０の電位Ｖｄｄは画像表示用のハイレベル（ＶＨ）に設定され、低電位電源線４９の電位Ｖｓｓはローレベル（ＶＬ）に設定される。これにより、画素４０Ａにおけるデータ入力端子Ｎ１ａの電位はハイレベル（ＶＨ；Ｖｄｄ）となり、データ出力端子Ｎ２ａの電位はローレベル（ＶＬ；Ｖｓｓ）となる。また、画素４０Ｂにおけるデータ入力端子Ｎ１ｂの電位はローレベル（ＶＬ；Ｖｓｓ）となり、データ出力端子Ｎ２ｂの電位はハイレベル（ＶＨ；Ｖｄｄ）となる。
【００４７】
以上により画素４０Ａ、４０Ｂのラッチ回路７０ａ、７０ｂに画像信号が入力されると、図８に示すように、第１の制御線９１にハイレベルの電位ＶＨが供給され、第２の制御線９２にはローレベルの電位ＶＬが供給される。
ハイレベル（Ｈ）の画像信号が入力された画素４０Ａでは、データ入力端子Ｎ１ａの電位がハイレベル（Ｈ；Ｖｄｄ）、データ出力端子Ｎ２ａの電位がローレベル（Ｌ；Ｖｓｓ）となる。これにより、スイッチ回路８０ａのトランスミッションゲートＴＧ１ａがオン状態となって、第１の制御線９１から画素電極３５ａにハイレベルの電位ＶＨが入力される。
ローレベル（Ｌ）の画像データが入力された画素４０Ｂでは、データ入力端子Ｎ１ｂの電位がローレベル（Ｌ）、データ出力端子Ｎ２ｂの電位がハイレベル（Ｈ）となる。これにより、スイッチ回路８０ｂのトランスミッションゲートＴＧ２ｂがオン状態となって、第２の制御線９２から画素電極３５ｂにローレベル電位ＶＬが入力される。
また、共通電極３７には、ハイレベル（ＶＨ）の期間とローレベル（ＶＬ）の期間とを周期的に繰り返すパルス状の信号が入力される。
【００４８】
そうすると、共通電極３７がローレベル（ＶＬ）である期間において、画素電極３５ａと共通電極３７との間の電位差が電気泳動素子３２に印加され、図５（ｂ）に示したように、正に帯電した黒色粒子２６が共通電極３７側に引き寄せられ、負に帯電した白色粒子２７が画素電極３５ａ側に引き寄せられて、画素４０Ａが黒表示されて図９（ａ）に示す正方形の画像Ｐ１が表示される。また、共通電極３７がハイレベル（ＶＨ）である期間において、画素電極３５ｂと共通電極３７との間の電位差が電気泳動素子３２に印加され、図５（ａ）に示したように、負に帯電した白色粒子２７が共通電極３７側に引き寄せられ、正に帯電した黒色粒子２６が画素電極３５ｂ側に引き寄せられて画素４０Ｂが白表示されて背景が形成される。
【００４９】
本実施形態に係る駆動方法では、共通電極３７にハイレベル（ＶＨ）とローレベル（ＶＬ）とを周期的に繰り返すパルス状の信号を複数周期分入力している。このような駆動方法を、本願においては「コモン振り駆動」と呼ぶ。コモン振り駆動の定義としては、画像表示時において、共通電極３７にハイレベル（ＶＨ）とローレベル（ＶＬ）とを繰り返すパルスが少なくとも１周期以上印加される駆動方法のことである。
なお、コモン振り駆動の周波数及び周期数は、電気泳動素子３２の仕様及び特性に応じて適宜定めることが好ましい。
【００５０】
正方形の画像Ｐ１が表示されると、共通電源変調回路６４によって第１の制御線９１、第２の制御線９２、及び共通電極３７は電気的に切断されてハイインピーダンス状態となる。第１の制御線９１及び第２の制御線９２から電圧が供給されていた画素電極３５（３５ａ，３５ｂ）もハイインピーダンス状態となる。一方、ラッチ回路７０（７０ａ，７０ｂ）は駆動されており、入力された画像信号が記憶されている。
【００５１】
｛画像消去ステップ｝
次に、画像消去ステップＳ１１０について説明する。図７で示したように、画像消去ステップＳ１１０は、部分消去ステップＳ１１１と、残像消去ステップＳ１１２とを有する。
【００５２】
（部分消去ステップ）
まず、部分消去ステップＳ１１１について説明する。部分消去ステップＳ１１１は、画像Ｐ１を形成し黒表示された画素４０（４０Ａ）のみを駆動して画像Ｐ１の消去を実行するステップである。図１１は、部分消去ステップＳ１１１に係る画素４０Ａ、４０Ｂの電位関係を示す図である。図１１は、図１０に対応する図面であり、図１０と共通の構成要素には同一の符号を付している。
【００５３】
部分消去ステップＳ１１１では、第１の制御線９１にローレベルの電位ＶＬが供給され、共通電極３７には、ハイレベル（ＶＨ）の期間とローレベル（ＶＬ）の期間とを周期的に繰り返すパルス状の信号が入力される。これに対して、第２の制御線９２はハイインピーダンス状態とされる。
【００５４】
上述したように、画像表示ステップＳ１０１において正方形の画像Ｐ１が表示された後も、それぞれの画素４０（４０Ａ，４０Ｂ）に入力された画像信号が、ラッチ回路７０（７０ａ，７０ｂ）に記憶されている。そのため、ラッチ回路７０ａにハイレベルの画像信号が入力され画像Ｐ１を形成する画素４０（４０Ａ）ではトランスミッションゲートＴＧ１（ＴＧ１ａ）がオン状態となっており、ラッチ回路７０ｂにローレベルの画像信号が入力され背景を構成する画素４０（４０Ｂ）ではトランスミッションゲートＴＧ２（ＴＧ２ｂ）がオン状態となっている。
【００５５】
したがって、部分消去ステップＳ１１１では、画像Ｐ１を形成する画素４０（４０Ａ）の画素電極３５（３５ａ）が第１の制御線９１と接続され、ローレベルの電位ＶＬが供給される。一方、背景を形成する画素４０（４０Ｂ）の画素電極３５（３５ｂ）は、第２の制御線９２と接続され、ハイインピーダンス状態にされる。
【００５６】
そして、共通電極３７にハイレベル（ＶＨ）が供給された期間において、画像Ｐ１を形成する画素４０（４０Ａ）の画素電極３５（３５ａ）と共通電極３７との間の電位差が電気泳動素子３２に印加される。これにより、画像Ｐ１を形成する画素４０（４０ａ）が白表示されて、図９（ｂ）に示すように、画像Ｐ１が消去される。一方、共通電極３７にローレベル（ＶＬ）が供給された期間においては、画素電極３５（３５ａ）と共通電極３７とが同電位となるので、黒色粒子２６及び白色粒子２７の運動にはほとんど影響を与えない。
【００５７】
共通電極３７に入力される信号の一例を挙げると、ハイレベルの電位ＶＨが１５Ｖ、ローレベルの電位ＶＬが０Ｖ、パルス幅及びパルス数が２０ｍｓ×３０パルス＋２００ｍｓ×４パルスである。よって、電気泳動素子３２への電圧印加時間は１．４ｓであり、電圧と電圧印加時間の積は、１５Ｖ×１．４ｓ＝２１Ｖ・ｓである。
【００５８】
これに対して、背景を構成している画素４０（４０Ｂ）では、画素電極３５（３５ｂ）がハイインピーダンス状態となっており、部分消去ステップＳ１１１においては、これらの画素４０（４０Ｂ）は駆動されない。したがって、共通電極３７にパルスが入力されても、黒色粒子２６及び白色粒子２７の運動にはほとんど影響を与えず背景の白表示が保持される。
なお、第２の制御線９２には、共通電極３７に入力されるパルスと同じ信号が入力されるようにしてもよい。この場合は、背景を形成する画素４０（４０Ｂ）の画素電極３５（３５ｂ）と共通電極３７とが同電位となって、黒色粒子２６及び白色粒子２７の運動にほとんど影響を与えないので、背景の白表示を保持することができる。
このようにして画像Ｐ１が消去されると、部分消去ステップＳ１１１が完了する。
【００５９】
ところで、部分消去ステップＳ１１１において画像Ｐ１を選択消去すると、図９（ｂ）に示すように、画像Ｐ１の輪郭に沿って残像Ｐ２が残ってしまう。残像Ｐ２は、輪郭を形成する画素４０（４０Ａ）と、これらの画素４０（４０Ａ）と隣り合って配置され背景を構成する画素４０（４０Ｂ）との境界付近で発生する。
【００６０】
図８及び図１０に示すように、画像表示ステップＳ１０１において画像Ｐ１を表示する際には、画像Ｐ１を形成する画素４０（４０Ａ）の画素電極３５（３５ａ）にハイレベル（ＶＨ）の電位が供給され、共通電極３７にローレベル（ＶＬ）の電位が供給される。このとき、画像Ｐ１を形成する画素４０（４０Ａ）の画素電極３５（３５ａ）から背景側の共通電極３７に向って斜め方向の電場が発生する。この斜め方向の電場によって、画像Ｐ１と背景の境界付近も黒表示されて、画像Ｐ１の輪郭部分がわずかに膨らむ。
そして、部分消去ステップＳ１１１において画像Ｐ１を消去すると、膨らんだ輪郭部分のみが残ってしまい残像Ｐ２となる。
【００６１】
そこで、本発明では、以下の残像消去ステップＳ１１２により残像Ｐ２を消去することとしている。
【００６２】
（残像消去ステップ）
残像消去ステップＳ１１２は、残像Ｐ２を消去するステップである。残像消去ステップＳ１１２では、残像消去用の残像消去領域を設定した後、残像消去領域を構成する画素４０を駆動して残像Ｐ２の消去が実行される。
【００６３】
図１２は、残像消去ステップＳ１１２における電位関係を示す図である。図１３は、残像消去領域Ｒ２を示す図である。図１２は、図１０及び図１１に対応する図面であり、これらの図面と共通の構成要素には同一の符号を付している。図１３には、残像Ｐ２と残像消去領域Ｒ２とが示されている。
【００６４】
ここで、残像消去領域Ｒ２の設定方法について説明する。残像消去領域設定回路１６７は、フレームメモリ１６５で展開された画像データＤから、画像Ｐ１の輪郭を形成する画素４０（４０Ａ）を抽出する。そして、背景を構成する画素４０（４０Ｂ）のうち、輪郭を形成する画素４０（４０Ａ）と隣り合って配置された画素４０（４０Ｂ）を抽出する。これらの画素４０（４０Ａ，４０Ｂ）は、例えば、画像処理用のソフトウェアで採用されている一般的な手法によって抽出すればよい。
そして、残像消去領域設定回路１６７は、輪郭を形成する画素４０（４０Ａ）と、輪郭と隣り合い背景を形成する画素４０（４０Ｂ）とからなる２画素分の幅を持った領域を、残像消去領域Ｒ２として設定する。設定された残像消去領域Ｒ２には、残像Ｐ２が含まれている。
【００６５】
残像消去領域Ｒ２を構成する画素情報は、残像消去領域設定回路１６７から制御回路１６１に出力され、制御回路１６１において、画素情報に基づいた残像消去用の画像データＤが作成される。制御回路１６１で作成された残像消去用の画像データＤは、フレームメモリ１６５で展開された後、それぞれの画素４０のラッチ回路７０に入力される。
【００６６】
なお、本実施形態では、フレームメモリ１６５で展開された後の画像データＤから、残像消去領域Ｒ２を構成する画素４０（４０Ａ，４０Ｂ）を抽出しているが、制御回路１６１において、展開前の画像データＤを解析することでこれらの画素４０（４０Ａ，４０Ｂ）を抽出するようにしてもよい。この場合は、残像消去領域Ｒ２を構成する画素４０（４０Ａ，４０Ｂ）の抽出から残像消去用の画像データＤの作成までを、制御回路１６１において一貫して実行することとなる。
【００６７】
図１４は、残像消去の際に入力された画像信号を表示部５に対応させて示す図である。図１４に示すように、残像消去領域Ｒ２を構成する画素４０（４０Ａ，４０Ｂ）のラッチ回路７０（７０ａ，７０ｂ）には、ハイレベル（Ｈ）の画像信号が入力される。ハイレベル（Ｈ）の画像信号は、残像Ｐ２を挟むようにして２画素分の幅でもって残像Ｐ２を覆っている。
それ以外の画素４０のラッチ回路７０には、ローレベル（Ｌ）の画像信号が入力される。ローレベル（Ｌ）の画像信号は、背景を形成する画素４０及び画像Ｐ１の中央部（輪郭以外の部分）を形成する画素４０に入力されている。
ラッチ回路７０に画像信号が入力されると、高電位電源線５０及び低電位電源線４９の電位が画像表示用の電位（ＶＨ，ＶＬ）に設定される。
【００６８】
以上により残像消去用の画像信号が入力されると、ハイレベル（Ｈ）の画像信号が入力された画素４０（４０Ａ，４０Ｂ）では、トランスミッションゲートＴＧ１（ＴＧ１ａ，ＴＧ１ｂ）がオン状態となっており、ローレベル（Ｌ）の画像信号が入力された画素４０では、トランスミッションゲートＴＧ２がオン状態となっている。また、図８に示すように第１の制御線９１にローレベルの電位（ＶＬ）が供給され、第２の制御線９２はハイインピーダンス状態にされる。共通電極３７には、ハイレベル（ＶＨ）の期間とローレベル（ＶＬ）の期間を繰り返すパルス状の信号が供給される。
【００６９】
ラッチ回路７０にハイレベル（Ｈ）の画像信号が入力された画素４０（４０Ａ，４０Ｂ）の画素電極３５（３５ａ，３５ｂ）は、第１の制御線９１と接続され、ローレベル（ＶＬ）の電位が供給される。一方、ラッチ回路７０にローレベル（Ｌ）の画像信号が入力された画素４０の画素電極３５は、第２の制御線９２と接続され、ハイインピーダンス状態にされる。
【００７０】
そうすると、ハイレベル（Ｈ）の画像信号が入力された画素４０（４０Ａ，４０Ｂ）では、共通電極３７にハイレベル（ＶＬ）の電位が供給された期間において、画素電極３５（３５ａ，３５ｂ）と共通電極３７との間の電位差に相当する電圧が電気泳動素子３２に印加される。これにより、残像消去領域Ｒ２では、黒色粒子２６が画素電極３５側に移動し、白色粒子２７が共通電極３７側に移動して残像Ｐ２が消去される。
共通電極３７にローレベル（ＶＬ）の電位が供給された期間では、画素電極３５（３５ａ，３５ｂ）と共通電極３７とが同電位となって、黒色粒子２６及び白色粒子２７の運動にはほとんど影響を与えない。
【００７１】
一方、ローレベル（Ｌ）の画像信号が入力された画素４０では、画素電極３５がハイインピーダンス状態となっているので、共通電極３７にパルスが供給されても、黒色粒子２６及び白色粒子２７の運動にほとんど影響を与えることなく、白表示が保持される。
以上から、図９（ｃ）に示すように、残像Ｐ２が消去されると表示部５は全域にわたり白表示される。
【００７２】
なお、残像消去ステップＳ１１２においても、第２の制御線９２に、共通電極３７に供給されるパルスと同じ信号が入力されるようにしてもよい。この場合は、ローレベルの画像信号が入力された画素４０において、画素電極３５と共通電極３７とが同電位となるので、黒色粒子２６及び白色粒子２７の運動にはほとんど影響を与えず、白表示が保持される。
【００７３】
残像消去ステップＳ１１２においては、共通電極３７に入力されるパルスの周波数及びパルス数を、残像Ｐ２を消去しつつ表示部５の全域にわたって電気泳動素子３２の電位バランスが保持されるように設定される。このようなパルス条件が設定されるのは、表示された画像（Ｐ１）において色むらを発生させないためであり、また、共通電極３７の変色や腐食を防止する効果もある。
より具体的には、残像消去ステップＳ１１２において電気泳動素子３２に印加される電圧と電圧印加時間との積が、部分消去ステップＳ１１１において電気泳動素子３２に印加される電圧と電圧印加時間との積より小さくなるようにパルス条件が設定される。
【００７４】
残像消去ステップＳ１１２において共通電極３７に入力される信号の一例を挙げると、ハイレベルの電位（ＶＨ）が１５Ｖ、ローレベルの電位（ＶＬ）が０Ｖ、パルス幅及びパルス数が２０ｍｓ×６パルスである。よって、電気泳動素子３２への電圧印加時間は０．１２ｓであり、電圧と電圧印加時間の積は、１５Ｖ×０．１２ｓ＝１．８Ｖ・ｓである。この値は、部分消去ステップＳ１１１における電圧と電圧印加時間の積２１Ｖ・ｓよりも小さい。
【００７５】
残像Ｐ２が消去されると、図８に示すように、第１の制御線９１、第２の制御線９２、及び共通電極３７がハイインピーダンス状態とされ、更新画像表示ステップＳ１２１に移行する。
【００７６】
（更新画像表示ステップ）
更新画像表示ステップＳ１２１は、図９（ｄ）に示された、更新される画像Ｐ１１を表示するステップである。更新画像表示ステップＳ１２１は、更新画像用の画像信号がそれぞれの画素４０に入力された後は、画像表示ステップＳ１０１と同様にして駆動される。
【００７７】
図１５は、更新画像表示ステップＳ１２１における画素４０Ａ、４０Ｂの電位関係を示す図である。図１５は、図１０〜図１２に対応する図面であり、これらの図面と共通の構成要素には同一の符号を付している。
【００７８】
更新画像表示ステップＳ１２１に移行すると、更新画像用の画像データＤが、制御回路１６１からフレームメモリ１６５に出力される。そして、フレームメモリ１６５において、画像データＤが画素４０ごとの画像信号に展開された後、画像信号がそれぞれの画素４０のラッチ回路７０に入力される。
画素４０Ａ，４０Ｂは何れも更新される画像Ｐ１１を形成する画素４０となるので、図１５に示すように、それぞれの画素４０Ａ，４０Ｂのラッチ回路７０ａ，７０ｂにはハイレベル（Ｈ）の画像信号が入力される。
【００７９】
ラッチ回路７０にハイレベル（Ｈ）の画像信号が入力された画素４０（４０Ａ，４０Ｂ）では、トランスミッションゲートＴＧ１（ＴＧ１ａ，ＴＧ１ｂ）がオン状態になっている。ラッチ回路７０にローレベル（Ｌ）の画像信号が入力された画素４０では、トランスミッションゲートＴＧ２がオン状態になっている。
【００８０】
ラッチ回路７０に画像信号が入力されると、高電位電源線５０及び低電位電源線４９の電位（Ｖｄｄ，Ｖｓｓ）は画像表示用の電位（ＶＨ，ＶＬ）に設定される。そして、図８，図９に示すように、第１の制御線９１にハイレベルの電位（ＶＨ）が供給され、第２の制御線９２にローレベルの電位（ＶＬ）が供給される。共通電極３７には、ハイレベル（ＶＨ）の期間とローレベル（ＶＬ）の期間とを繰り返すパルス状の信号が供給される。
【００８１】
ラッチ回路７０にハイレベル（Ｈ）の画像信号が入力された画素４０（４０Ａ，４０Ｂ）の画素電極３５（３５ａ，３５ｂ）は、第１の制御線９１と接続され、ハイレベル（ＶＨ）の電位が供給される。
ラッチ回路７０にローレベル（Ｌ）の画像信号が入力された画素４０の画素電極３５は、第２の制御線９２と接続され、ローレベル（ＶＬ）の電位が供給される。
【００８２】
そうすると、ハイレベル（Ｈ）の画像信号が入力された画素４０（４０Ａ，４０Ｂ）は黒表示され、図９（ｄ）に示された横長の長方形の画像Ｐ１１が表示される。ローレベル（Ｌ）の画像信号が入力された画素４０は白表示され、画像Ｐ１１の背景が表示される。
図９（ｄ）に示すように、表示部５には前画像Ｐ１の残像Ｐ２は残っておらず、画像Ｐ１１のみが表示されている。
【００８３】
長方形の画像Ｐ１１が表示されると、第１の制御線９１、第２の制御線９２、及び共通電極３７はハイインピーダンス状態にされて、更新画像表示ステップＳ１２１が完了する。
引き続き画像を更新する場合には、画像消去ステップＳ１１０及び更新画像表示ステップＳ１２１を繰り返して実行すればよい。
【００８４】
このような駆動方法を備えた電気泳動表示装置１００によれば、以下の効果を得ることができる。
まず、残像消去ステップＳ１１２において残像Ｐ２を消去する際に、残像消去領域Ｒ２を構成する画素４０（４０Ａ，４０Ｂ）のみを駆動するので、消費電力を抑えつつ残像Ｐ２を消去することができる。本実施形態では、輪郭を形成する画素４０（４０Ａ）と、これらの画素４０（４０Ａ）と隣り合って配置され背景を形成する画素４０（４０Ｂ）とからなる２画素分の幅をもった残像消去領域Ｒ２を設定しているので、残像消去ステップＳ１１２において駆動する画素数が最小になり、より消費電力を抑えつつ残像を消去することができる。
【００８５】
また、部分消去ステップＳ１１１において画像Ｐ１を消去する際に、画像Ｐ１を形成する画素４０（４０Ａ）の画素電極３５（３５ａ）に電位を供給し、背景を形成する画素４０の画素電極３５をハイインピーダンス状態にすることで、画像Ｐ１を形成する画素４０（４０Ａ）のみを駆動して画像Ｐ１の選択消去を行っているので、前画面を消去する場合と比べて消費電力を抑えつつ画像Ｐ１を消去することができる。
【００８６】
また、残像消去領域Ｒ２の幅は、電気泳動素子３２の特性により異なる残像の発生形態に応じて設定することが好ましい。
例えば、残像消去領域Ｒ２は、背景側あるいは画像側を広げて３画素分以上の幅を持たせた領域であってもよい。この場合は、駆動する画素数が増えるので消費電力の点では劣るものの、より広範囲の画素４０を駆動することとなるので、残像Ｐ２を確実に消去することができる。
なお、残像消去領域Ｒ２は、画像側の画素を含まず、背景側の画素のみからなる領域であってもよい。このようにすれば、残像消去領域Ｒ２を、残像Ｐ２を消去するための必要最小限の領域とすることができ、消費電力を抑えることが可能となる。
【００８７】
また、残像消去ステップＳ１１２において電気泳動素子３２に印加される電圧と電圧印加時間との積が、部分消去ステップＳ１１１において電気泳動素子３２に印加されるパルスの電圧と電圧印加時間との積よりも小さく設定することで、表示部５の全域にわたって電気泳動素子３２の電位バランスを略均一に保持することができるので、表示画像（Ｐ１，Ｐ１１）における色むらの発生や、共通電極３７の変色や腐食を防止することができる。
【００８８】
［電子機器］
次に、上記実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１６は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられ、時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【００８９】
図１７は、電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１００を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
図１８は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、図１７に示した電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【００９０】
以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、表示部に本発明に係る電気泳動表示装置が採用されているので、消費電力を抑えて残像を消去することができる電子機器となっている。
なお、図１６から図１８に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【図面の簡単な説明】
【００９１】
【図１】電気泳動表示装置１００の概略構成図である。
【図２】画素４０の回路構成図である。
【図３】表示部５における電気泳動表示装置１００の部分断面図である。
【図４】マイクロカプセル２０の模式断面図である。
【図５】電気泳動素子２０の動作説明図である。
【図６】コントローラ６３の詳細を示すブロック図である。
【図７】画像更新に係るフローチャート図である。
【図８】画像更新に係るタイミングチャート図である。
【図９】画像更新時における表示画像の変化を示す図である。
【図１０】画素４０Ａ、４０Ｂの電位関係を示す図である。
【図１１】画素４０Ａ、４０Ｂの電位関係を示す図である。
【図１２】画素４０Ａ、４０Ｂの電位関係を示す図である。
【図１３】残像消去領域Ｒ２を示す図である。
【図１４】画像信号を表示部５に対応させて示す図である
【図１５】画素４０Ａ、４０Ｂの電位関係を示す図である。
【図１６】腕時計１０００の正面図である。
【図１７】電子ペーパー１１００の構成を示す斜視図である。
【図１８】電子ノート１２００の構成を示す斜視図である。
【符号の説明】
【００９２】
５…表示部、２０…マイクロカプセル、２６…黒色粒子（電気泳動粒子）、２７…白色粒子（電気泳動粒子）、３２…電気泳動素子、３５，３５ａ，３５ｂ…画素電極、３７…共通電極、４０，４０Ａ，４０Ｂ…画素、７０，７０ａ，７０ｂ…ラッチ回路、１００…電気泳動表示装置、１６１…制御回路（制御部）、１６７…残像消去領域設定回路、Ｄ…画像データ、Ｐ１，Ｐ１１…画像、Ｐ２…残像、Ｒ２…残像消去領域、Ｓ１０１…画像表示ステップ、Ｓ１１０…画像消去ステップ、Ｓ１１１…部分消去ステップ、Ｓ１１２…残像消去ステップ、Ｓ１２１…更新画像表示ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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