(57)【要約】【課題】ＮＢＴＩの影響を受けにくく、長期信頼性を確保することができる電気泳動表示装置を提供する。【解決手段】本発明の電気泳動表示装置は、ラッチ回路７０の転送インバータ７０ｔを構成するＰ−ＭＯＳトランジスタ７１のゲート幅が、ラッチ回路７０の帰還インバータ７０ｆを構成するＰ−ＭＯＳトランジスタ７３のゲート幅よりも大きいことを特徴とする。【選択図】図２
2010091611.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記選択トランジスタとの間に接続されたラッチ回路と、前記ラッチ回路と前記画素電極との間に接続されたスイッチ回路とが設けられ、前記スイッチ回路に接続された第１及び第２の制御線を備えた電気泳動表示装置であって、
前記ラッチ回路の転送インバータを構成するＰ−ＭＯＳトランジスタのゲート幅が、前記ラッチ回路の帰還インバータを構成するＰ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする電気泳動表示装置。
【請求項２】
前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の２倍以上であることを特徴とする請求項１に記載の電気泳動表示装置。
【請求項３】
前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の１０倍以下であることを特徴とする請求項１に記載の電気泳動表示装置。
【請求項４】
前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の５倍以下であることを特徴とする請求項１に記載の電気泳動表示装置。
【請求項５】
前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記転送インバータのＮ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする請求項１又は２に記載の電気泳動表示装置。
【請求項６】
前記スイッチ回路が、第１及び第２のトランスミッションゲートを有しており、前記第１のトランスミッションゲートと前記第１の制御線とが接続され、前記第２のトランスミッションゲートと前記第２の制御線とが接続されていることを特徴とする請求項１から５のいずれか１項に記載の電気泳動表示装置。
【請求項７】
前記スイッチ回路が、第１のトランジスタと第２のトランジスタとを有しており、前記第１の制御線と前記第１のトランジスタとが接続され、前記第２の制御線と前記第２のトランジスタとが接続されていることを特徴とする請求項１から５のいずれか１項に記載の電気泳動表示装置。
【請求項８】
前記ラッチ回路に、前記帰還インバータに対する高電位側の電源入力をスイッチングする第１のスイッチングトランジスタと、前記帰還インバータに対する低電位側の電源入力をスイッチングする第２のスイッチングトランジスタとが設けられており、
前記第１及び第２のスイッチングトランジスタの少なくとも一方のゲート端子に、前記選択トランジスタのゲート端子に入力される選択信号を反転させた反転選択信号を供給する反転走査線が接続されていることを特徴とする請求項１から５のいずれか１項に記載の電気泳動表示装置。
【請求項９】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記選択トランジスタとの間に接続されたラッチ回路とが設けられた電気泳動表示装置であって、
前記ラッチ回路の転送インバータを構成するＰ−ＭＯＳトランジスタのゲート幅が、前記ラッチ回路の帰還インバータを構成するＰ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする電気泳動表示装置。
【請求項１０】
請求項１から９のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置及び電子機器に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとラッチ回路とを備えたＳＲＡＭ（Static Random Access Memory）方式のものが知られている（特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成を備え、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示する構成であった。
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
画素内にラッチ回路を内蔵する方式では、キャパシタにより電位を保持する方式に比べ、画像書き換えの際の周辺回路の駆動が１回ですみ、また周辺回路の高耐圧化が不要であるため、低消費電力化が可能である。また、ＴＦＴの耐圧限界である１５Ｖから３０Ｖ程度の電圧振幅をほぼすべて電気泳動素子（マイクロカプセル）に印加することができ、表示品質（特にコントラスト）を確保できるという利点もある。
【０００４】
その一方で、ラッチ回路のＰ−ＭＯＳトランジスタには、電気泳動表示装置の電源投入期間のほとんどにおいて１５Ｖから３０Ｖ程度の電圧が印加されるため、素子の劣化が生じやすくなることが予想される。そこで本発明者は、ＮＢＴＩ（Negative Bias Temperature Instability）によるＶｔｈシフトが発生する場合のラッチ回路の動作を検証した。その結果、ラッチ回路の転送インバータ（画素の選択トランジスタと反対側に出力端子を有するインバータ）においてＰ−ＭＯＳトランジスタのＶｔｈシフトの影響が顕著であり、電気泳動表示装置の長期信頼性に大きな影響を与えることが判明した。
【０００５】
本発明は、上記従来技術の問題点に鑑み成されたものであって、ＮＢＴＩの影響を受けにくく、長期信頼性を確保することができる電気泳動表示装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記選択トランジスタとの間に接続されたラッチ回路と、前記ラッチ回路と前記画素電極との間に接続されたスイッチ回路とが設けられ、前記スイッチ回路に接続された第１及び第２の制御線を備えた電気泳動表示装置であって、前記ラッチ回路の転送インバータを構成するＰ−ＭＯＳトランジスタのゲート幅が、前記ラッチ回路の帰還インバータを構成するＰ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする。
【０００７】
この構成によれば、転送インバータのＰ−ＭＯＳトランジスタのゲート幅を大きくすることで当該Ｐ−ＭＯＳトランジスタのオン電流を大きくしている。これにより、Ｐ−ＭＯＳトランジスタのＶｔｈシフトによってラッチ回路へのデータ書き込み時間が長くなるのを抑制することができ、ラッチ回路の長期信頼性を確保することができる。また本発明に係る電気泳動表示装置のラッチ回路では、転送インバータを構成するＰ−ＭＯＳトランジスタのゲート幅のみを変更することとしている。これは、帰還インバータの出力端子がラッチ回路のデータ入力端子となるため、選択トランジスタを介して入力される画像信号によって強制的に電位が変更されるため、Ｖｔｈシフトの影響を受けにくいためである。したがって、本発明によれば、ラッチ回路の素子面積の増加を最小限に抑えつつ、Ｖｔｈシフトの影響を排除することができる。
このように本発明によれば、長期信頼性を確保でき、かつ高精細化にも適した電気泳動表示装置を提供することができる。
【０００８】
前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の２倍以上であることが好ましい。
このような範囲とすることで、ラッチ回路へのデータ書き込み時間が長くなるのを抑制する効果を確実に得ることができる。
【０００９】
前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の１０倍以下であることが好ましい。
ゲート幅を大きくするほど、転送インバータのＰ−ＭＯＳトランジスタのオン電流（Ｉon）が大きくなるため、Ｖｔｈシフトの影響をより小さくすることができる。その一方で、ゲート幅を過度に大きくしてもＶｔｈシフトの影響を排除する効果は変わらず、素子面積が大きくなるのみであるから、転送インバータのＰ−ＭＯＳトランジスタのゲート幅の上限は、帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の１０倍以下とすることが好ましい。
【００１０】
前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記帰還インバータのＰ−ＭＯＳトランジスタのゲート幅の５倍以下であることが好ましい。
さらに、Ｖｔｈシフトの影響を小さくする効果と、素子面積の増加とを勘案すれば、転送インバータのＰ−ＭＯＳトランジスタのゲート幅の実用的な範囲は２倍以上５倍以下である。
【００１１】
前記転送インバータのＰ−ＭＯＳトランジスタのゲート幅が、前記転送インバータのＮ−ＭＯＳトランジスタのゲート幅よりも大きいことが好ましい。
このような構成とすれば、Ｎ−ＭＯＳトランジスタの素子面積が大きくなることもなくなるので、ラッチ回路の素子面積の増加を抑え、高精細化に適した構成とすることができる。
【００１２】
前記スイッチ回路が、第１及び第２のトランスミッションゲートを有しており、前記第１のトランスミッションゲートと前記第１の制御線とが接続され、前記第２のトランスミッションゲートと前記第２の制御線とが接続されている構成であってもよい。
この構成によれば、トランスミッションゲートを介して第１の制御線又は第２の制御線の電位を画素電極に入力するため、第１及び第２の制御線の電位をほぼすべて電気泳動素子に印加することができ、高コントラストの表示を得ることができる。また、ラッチ回路の保持電位とは独立して、第１及び第２の制御線の電位により画素電極電位を制御できるため、画像の消去や反転に係る動作を迅速かつ低消費電力で実行することが可能である。
【００１３】
前記スイッチ回路が、第１のトランジスタと第２のトランジスタとを有しており、前記第１の制御線と前記第１のトランジスタとが接続され、前記第２の制御線と前記第２のトランジスタとが接続されている構成としてもよい。
この構成によれば、スイッチ回路を構成するトランジスタ数が最小になるため、画素の素子面積を小さくすることができ、高精細化に適した構成となる。
【００１４】
前記ラッチ回路に、前記帰還インバータに対する高電位側の電源入力をスイッチングする第１のスイッチングトランジスタと、前記帰還インバータに対する低電位側の電源入力をスイッチングする第２のスイッチングトランジスタとが設けられており、前記第１及び第２のスイッチングトランジスタの少なくとも一方のゲート端子に、前記選択トランジスタのゲート端子に入力される選択信号を反転させた反転選択信号を供給する反転走査線が接続されている構成としてもよい。
この構成によれば、第１及び第２のスイッチングトランジスタの動作により画像信号入力時に帰還インバータの電源を遮断することができるので、ラッチ回路に対する画像信号の書き込みを確実に実行できるようになる。また、選択トランジスタに大きなオン電流のトランジスタを用いる必要が無くなるため、選択トランジスタのゲート幅を狭くして画素の素子面積を小さくすることができる。
【００１５】
本発明の電気泳動表示装置は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記選択トランジスタとの間に接続されたラッチ回路とが設けられた電気泳動表示装置であって、前記ラッチ回路の転送インバータを構成するＰ−ＭＯＳトランジスタのゲート幅が、前記ラッチ回路の帰還インバータを構成するＰ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする。
このような構成とした場合にも、Ｖｔｈシフトの影響を小さくし、長期信頼性を確保した電気泳動表示装置を得ることができる。また、転送インバータのＰ−ＭＯＳトランジスタのゲート幅のみを大きくするので、ラッチ回路の素子面積の増加を抑えることができ、高精細化に適した構成となる。
【００１６】
本発明の電子機器は、先に記載の電気泳動表示装置を備えたことを特徴とする。
この構成によれば、長期信頼性が確保された表示手段を具備した電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明における電気泳動表示装置について説明する。なお本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、図面を見やすくするために実際の構成とは適宜異ならせて表示している。
【００１８】
図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
【００１９】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。
【００２０】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた選択トランジスタ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。
【００２１】
データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。
【００２２】
表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、及び共通電極配線５５が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス（Ｈｉ−Ｚ）化）を行う。
【００２３】
図２は、画素４０の回路構成図である。
画素４０には、選択トランジスタ（Thin Film Transistor）４１（画素スイッチング素子）と、ラッチ回路（メモリ回路）７０と、スイッチ回路８０と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。電気泳動素子３２は、画素電極３５と共通電極３７との間に挟持されている。画素４０には、走査線６６と、データ線６８と、低電位電源線４９と、高電位電源線５０と、第１の制御線９１と、第２の制御線９２と、が接続されている。
画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００２４】
選択トランジスタ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。選択トランジスタ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。
【００２５】
ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。
転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。
【００２６】
転送インバータ７０ｔは、それぞれのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有している。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）と接続されている。
【００２７】
帰還インバータ７０ｆは、それぞれのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有している。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。
ラッチ回路７０のデータ出力端子Ｎ２はスイッチ回路８０に接続されている。
【００２８】
スイッチ回路８０は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えて構成されている。
第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタ８１とＮ−ＭＯＳトランジスタ８２とからなる。Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のドレイン端子は画素電極３５に接続されている。また、Ｐ−ＭＯＳトランジスタ８１のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１に接続され、Ｎ−ＭＯＳトランジスタ８２のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続されている。
【００２９】
第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタ８３とＮ−ＭＯＳトランジスタ８４とからなる。Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のソース端子は第２の制御線９２に接続され、Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のドレイン端子は、画素電極３５に接続されている。また、Ｐ−ＭＯＳトランジスタ８３のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｎ−ＭＯＳトランジスタ８４のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１に接続されている。
【００３０】
以上の構成を備えた画素４０において、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶され、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線９１を介して供給される電位Ｓ１が画素電極３５に入力される。
一方、ラッチ回路７０にハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶され、データ出力端子Ｎ２からローレベル（Ｌ）の信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２を介して供給される電位Ｓ２が画素電極３５に入力される。
【００３１】
電気泳動表示装置１００は、画素電極３５に入力された電位Ｓ１、Ｓ２と、共通電極配線５５（図１）を介して共通電極３７に入力された電位Ｖcomとの電位差に基づいて電気泳動素子３２を駆動し、表示部５に画像を表示する。
【００３２】
次に、図３（ａ）は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板（第１基板）３０と対向基板（第２基板）３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。
【００３３】
表示部５において、素子基板３０の電気泳動素子３２側には、図１や図２に示した走査線６６、データ線６８、選択トランジスタ４１、ラッチ回路７０などが形成された回路層３４が設けられており、回路層３４上に複数の画素電極３５が配列形成されている。
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ｃｕ（銅）箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Ａｌ（アルミニウム）、ＩＴＯ（インジウム・スズ酸化物）などにより形成された電気泳動素子３２に電圧を印加する電極である。
【００３４】
一方、対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。
対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。
そして、電気泳動素子３２と画素電極３５とが、接着剤層３３を介して接着されることで、素子基板３０と対向基板３１とが接合されている。
【００３５】
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００３６】
図３（ｂ）は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３（ａ）に示すように共通電極３７と画素電極３５とに挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００３７】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００３８】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。
【００３９】
図４は、電気泳動素子の動作説明図である。図４（ａ）は、画素４０を白表示する場合、図４（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
図４（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図４（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。
【００４０】
以上の構成を備えた本実施形態の電気泳動表示装置１００では、図２に示すように、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅が、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３のゲート幅Ｗ１の５倍の長さ（５Ｗ１）とされている。Ｐ−ＭＯＳトランジスタ７１、７３のゲート長は同一（Ｌ１）である。
ラッチ回路７０のＮ−ＭＯＳトランジスタ７２、７４のゲート幅及びゲート長はそれぞれＷ１、Ｌ１であり、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３と同一である。
【００４１】
電気泳動表示装置１００では、画素４０のラッチ回路７０に上記構成が採用されていることで、ＮＢＴＩ（Negative Bias Temperature Instability）によるＶｔｈシフトの影響を受けにくくなっており、これにより長期的信頼性を確保できる構成とされている。以下、図５から図７を参照してかかる作用効果について詳細に説明する。
【００４２】
図５は、Ｐ−ＭＯＳトランジスタにおけるＶｔｈシフトの概略説明図である。図６は、Ｖｔｈシフトの経時変化を示すグラフである。図７は、本発明に係る画素４０における動作シミュレーション結果を、比較例とともに示す図である。
【００４３】
ＮＢＴＩ（Negative Bias Temperature Instability）は、Ｐ−ＭＯＳトランジスタのゲートに負のバイアスを印加することにより発生する素子の劣化であり、図５に示すように、Ｉd−Ｖgカーブの負電圧側へのシフトを引き起こす。つまり、Ｐ−ＭＯＳトランジスタの閾値電圧Ｖｔｈが、負電圧側にシフトする。この現象は、トランジスタを構成する半導体層のＳｉからゲート絶縁膜へのホールの注入とトラッピング、及び界面準位の生成によるチャージの形成が主原因であると考えられている。
【００４４】
図６には、ゲート幅２μｍ、ゲート長５μｍのＴＦＴにおいて、ストレス電圧（Ｖｇｓ）を１５Ｖとしたときの閾値電圧Ｖｔｈのシフト量（ΔＶｔｈ）を算出した結果である。図６のグラフに引かれた直線のうち、温度条件「室温」に対応する直線Ａ１〜Ａ３は、図に示す複数のデータプロットを外挿した直線である。また、温度条件「８０℃」に対応する直線Ｂ１は、温度条件「室温」の３本の直線Ａ１〜Ａ３を平均化した直線を「８０℃」のデータプロットに適用したものである。
【００４５】
ここで、電気泳動表示装置１００のラッチ回路７０（Ｖｄｄ：１５Ｖ）におけるΔＶｔｈの限界値を、例えば１．５Ｖと設定し、図６にΔＶｔｈ＝１．５Ｖの直線（水平線）を示す。
室温条件の場合、直線Ａ１〜Ａ３とΔＶｔｈ＝１．５Ｖの直線との交点から、ΔＶｔｈが１．５Ｖに達する期間は１０年（１．Ｅ＋０１）を大きく超えていることがわかる。しかし、８０℃の温度条件では、直線Ｂ１はΔＶｔｈ＝１．５Ｖの直線と１０年未満の位置で交差している。
【００４６】
図７には、Ｖｔｈのシフト量を０Ｖ〜３Ｖの範囲で変化させてラッチ回路７０のデータ入力端子Ｎ１の電位Ｏｕｔと、データ出力端子Ｎ２の電位Ｏｕｔｂの動作時の電位を算出した結果が示されている。図７のグラフのうち、Ｏｕｔｂ（本発明）及びＯｕｔ（本発明）のグラフは、図２に示した本実施形態のラッチ回路７０のシミュレーション結果である。また、Ｏｕｔｂ（従来）及びＯｕｔ（従来）のグラフは、図２に示したラッチ回路７０において転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅を帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３のゲート幅Ｗ１と同一とした場合（すなわち従来構成）のシミュレーション結果である。
【００４７】
図７に示すように、Ｐ−ＭＯＳトランジスタ７１、７３のゲート幅が同一である従来構成では、Ｏｕｔｂ（従来）のグラフに示されるように、Ｖｔｈシフトが１．５Ｖの条件で電位Ｏｕｔｂが５Ｖに飽和するまでの時間が１０μｓ程度長くなっており、２Ｖ以上では書き込み時間が著しく長くなっている。
ところが、従来構成のラッチ回路のデータ入力端子Ｎ１の電位Ｏｕｔ（従来）については、帰還インバータのＰ−ＭＯＳトランジスタにもＶｔｈシフトが生じているにもかかわらず、書き込み時間はＶｔｈシフトが生じていない場合と同程度である。
なお、Ｏｕｔ（従来）のグラフでは、Ｖｔｈシフト０Ｖ〜３Ｖの複数のプロットが全く重なっているため、一本の曲線に見えている。
【００４８】
このようにデータ入力端子Ｎ１の電位Ｏｕｔの遷移時間がＶｔｈシフトの影響を受けないのは、データ入力端子Ｎ１には選択トランジスタ４１のドレイン端子が接続されているため、選択トランジスタ４１を介して入力される画像信号によりデータ入力端子Ｎ１の電位Ｏｕｔが強制的に変更されるからである。
【００４９】
そこで本発明では、ラッチ回路７０のＰ−ＭＯＳトランジスタのうち、Ｖｔｈシフトの影響を大きく受ける転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１についてのみ、ゲート幅を大きくすることとしている。
このような構成とすることで、図７のＯｕｔｂ（本発明）のグラフに示されるように、データ出力端子Ｎ２の電位Ｏｕｔｂに対するＶｔｈシフトの影響を小さくすることができる。すなわち、データ出力端子Ｎ２の電位Ｏｕｔｂの遷移時間が、同等のＶｔｈシフト量の従来構成における遷移時間の半分程度となる。また本実施形態では、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３のゲート幅は変更していないが、図７のＯｕｔ（本発明）のグラフに示されるように、データ入力端子Ｎ１の電位Ｏｕｔの遷移時間はＶｔｈのシフト量に関わらず影響を受けない。
【００５０】
このように本実施形態では、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅を大きくすることでＶｔｈシフトの影響を小さくし、長期信頼性を確保することが可能である。本発明は、特に、１μｓ程度しか書き込み時間を確保できない点順次駆動方式の電気泳動表示装置に好適である。
さらに、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３にはゲート幅の小さいトランジスタを用いるため、素子面積の増加を抑えることができ、高精細化に適した構成となっている。
【００５１】
さらに本実施形態では、ラッチ回路７０を構成する２つのＮ−ＭＯＳトランジスタ７２、７４のゲート幅も、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅よりも小さい長さとされている。これにより、ラッチ回路７０全体の素子面積の増加を抑えることができる。なお、本実施形態ではＮ−ＭＯＳトランジスタ７２、７４のゲート幅を帰還インバータのＰ−ＭＯＳトランジスタ７３のゲート幅Ｗ１と同一としているが、Ｎ−ＭＯＳトランジスタ７２、７４のゲート幅を、Ｐ−ＭＯＳトランジスタ７３のゲート幅Ｗ１より小さくしてもよい。
【００５２】
なお、本実施形態では、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅を、帰還インバータのＰ−ＭＯＳトランジスタ７３のゲート幅の５倍に設定したが、この構成に限定されるものではない。
少なくとも、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅を、帰還インバータのＰ−ＭＯＳトランジスタ７３のゲート幅よりも大きくすれば、Ｖｔｈシフトの影響を小さくする効果を得ることができる。また、Ｐ−ＭＯＳトランジスタ７１のゲート幅を、Ｐ−ＭＯＳトランジスタ７３のゲート幅の２倍以上とすれば、上記の効果を確実に得ることができる。
【００５３】
さらに、ゲート幅を大きくするほど、Ｐ−ＭＯＳトランジスタ７１のオン電流（Ｉon）が大きくなるため、Ｖｔｈシフトの影響をより小さくすることができる。その一方で、ゲート幅を過度に大きくしてもＶｔｈシフトの影響を排除する効果は変わらず、素子面積が大きくなるのみであるから、Ｐ−ＭＯＳトランジスタ７１のゲート幅の上限は、帰還インバータのＰ−ＭＯＳトランジスタ７３のゲート幅の１０倍以下とすることが好ましい。Ｖｔｈシフトの影響を小さくする効果と、素子面積の増加とを勘案すれば、Ｐ−ＭＯＳトランジスタ７１のゲート幅の実用的な範囲は２倍以上５倍以下であり、２倍以上３倍以下とすることがより好ましい。
【００５４】
（変形例）
上記実施形態では、第１及び第２のトランスミッションゲートＴＧ１、ＴＧ２からなるスイッチ回路８０を有する画素４０を備えた電気泳動表示装置１００について説明したが、本発明の技術範囲は上記実施形態に限定されるものではない。例えば、上記実施形態の電気泳動表示装置１００において、図８から図１０に示す画素４０Ａ〜４０Ｃを採用することもできる。
なお、以下の説明において、図１から図７と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
【００５５】
［第１変形例］
図８は、第１変形例に係る画素４０Ａの回路構成図である。
画素４０Ａは、選択トランジスタ４１と、ラッチ回路７０と、スイッチ回路８０Ａと、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。画素４０Ａには、走査線６６、データ線６８、低電位電源線４９、高電位電源線５０、第１の制御線９１、第２の制御線９２が接続されている。
【００５６】
スイッチ回路８０Ａは、Ｎ−ＭＯＳトランジスタＴＲ１（第１のトランジスタ）と、Ｐ−ＭＯＳトランジスタＴＲ２（第２のトランジスタ）とを有する。
Ｎ−ＭＯＳトランジスタＴＲ１のソース端子は第１の制御線９１と接続され、ドレイン端子は画素電極３５と接続されている。ゲート端子はラッチ回路７０のデータ出力端子Ｎ２と接続されている。
Ｐ−ＭＯＳトランジスタＴＲ２のソース端子は第２の制御線９２と接続され、ドレイン端子は画素電極３５と接続されている。ゲート端子はラッチ回路７０のデータ出力端子Ｎ２と接続されている。
【００５７】
上記構成を備えた画素４０Ａでは、ラッチ回路７０のデータ出力端子Ｎ２からハイレベル電位が出力されると、Ｎ−ＭＯＳトランジスタＴＲ１がオン状態となって第１の制御線９１と画素電極３５とが接続され、画素電極３５に第１の制御線９１の電位Ｓ１が入力される。一方、データ出力端子Ｎ２からローレベル電位が出力されると、Ｐ−ＭＯＳトランジスタＴＲ２がオン状態となって第２の制御線９２と画素電極３５とが接続され、画素電極３５の第２の制御線９２の電位Ｓ２が入力される。
【００５８】
このように、画素４０Ａは、図２に示した画素４０と全く同様に動作させることができる。
ただし、第１及び第２の制御線９１、９２の電位と、データ出力端子Ｎ２の電位との組み合わせによっては、画素電極３５に入力されるハイレベル電位がＮ−ＭＯＳトランジスタＴＲ１の閾値電圧分低くなり、あるいは、ローレベル電位がＰ−ＭＯＳトランジスタＴＲ２の閾値電圧分高くなる。
【００５９】
なお、画素４０Ａのスイッチ回路８０Ａは、２つのＰ−ＭＯＳトランジスタにより構成することもでき、２つのＮ−ＭＯＳトランジスタにより構成することもできる。また、Ｎ−ＭＯＳトランジスタＴＲ１のソース端子に第２の制御線９２を接続し、Ｐ−ＭＯＳトランジスタＴＲ２のソース端子に第１の制御線９１を接続した構成としてもよい。
【００６０】
［第２変形例］
図９は、第２変形例に係る画素４０Ｂの回路構成図である。
画素４０Ｂは、選択トランジスタ４１と、ラッチ回路７０Ｂと、スイッチ回路８０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。画素４０Ｂには、走査線６６、データ線６８、低電位電源線４９、高電位電源線５０、第１の制御線９１、第２の制御線９２、反転走査線９３が接続されている。
【００６１】
ラッチ回路７０Ｂは、転送インバータ７０ｔと帰還インバータ７０ｆとをループ接続した構成については図２に示したラッチ回路７０と共通であるが、帰還インバータ７０ｆに、Ｐ−ＭＯＳトランジスタ７５（第１のスイッチングトランジスタ）と、Ｎ−ＭＯＳトランジスタ７６（第２のスイッチングトランジスタ）とが接続されている。
【００６２】
Ｐ−ＭＯＳトランジスタ７５は、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３と高電位電源端子ＰＨとの間に接続されており、Ｐ−ＭＯＳトランジスタ７５のゲート端子は、選択トランジスタ４１のゲート端子とともに走査線６６に接続されている。
Ｎ−ＭＯＳトランジスタ７６は、帰還インバータ７０ｆのＮ−ＭＯＳトランジスタ７４と低電位電源端子ＰＬとの間に接続されており、Ｎ−ＭＯＳトランジスタ７６のゲート端子は、反転走査線９３に接続されている。反転走査線９３には、走査線６６を介して画素４０Ｂに入力される選択信号（Ｓｃａｎ）を反転させた反転選択信号（Ｓｃａｎｂ）が入力される。
【００６３】
上記構成を備えた画素４０Ｂでは、ラッチ回路７０Ｂの画像信号入力に際して、選択トランジスタ４１のゲート端子にハイレベルの選択信号が入力されると、Ｐ−ＭＯＳトランジスタ７５がオフ状態となる。また、反転走査線９３には、走査線６６の選択信号の反転信号であるローレベルの信号が入力され、Ｎ−ＭＯＳトランジスタ７６がオフ状態となる。
【００６４】
これにより、帰還インバータ７０ｆが電源オフ状態となるので、選択トランジスタ４１を介して入力される画像信号は、帰還インバータ７０ｆのトランジスタのドレイン電位と競合することなく確実にラッチ回路７０Ｂに入力される。さらに、本変形例では、ラッチ回路７０Ｂに対する書き込みが容易になるため、選択トランジスタ４１のオン電流が小さくてもよいため、選択トランジスタ４１のゲート幅を狭くして画素の素子面積を小さくすることも可能である。
【００６５】
その後、走査線６６がローレベル、反転走査線９３がハイレベルに移行すると、Ｐ−ＭＯＳトランジスタ７５及びＮ−ＭＯＳトランジスタ７６がオン状態となって、帰還インバータ７０ｆが動作する。これにより、ラッチ回路７０Ｂは入力された画像信号を電位として保持する。
なお、画素４０Ｂにおけるスイッチ回路８０の動作は図２に示した画素４０と同様である。
【００６６】
［第３変形例］
図１０は、第３変形例に係る画素４０Ｃの回路構成図である。
画素４０Ｃは、選択トランジスタ４１と、ラッチ回路７０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。画素４０Ｃには、走査線６６、データ線６８、低電位電源線４９、高電位電源線５０が接続されている。
画素４０Ｃでは、ラッチ回路７０と画素電極３５との間にスイッチ回路８０が設けられておらず、ラッチ回路７０のデータ出力端子Ｎ２と画素電極３５とが直接接続されている。
【００６７】
上記構成を備えた画素４０Ｃにおいても、ラッチ回路７０に画像信号を書き込むことで、ラッチ回路７０のデータ出力端子Ｎ２から画素電極３５に所定の電位を入力することができ、所望の階調の表示を得ることができる。
【００６８】
以上に詳細に説明した変形例に係る画素４０Ａ〜４０Ｃにおいても、転送インバータ７０ｔのＰ−ＭＯＳトランジスタ７１のゲート幅を、帰還インバータ７０ｆのＰ−ＭＯＳトランジスタ７３のゲート幅よりも大きくすることで、Ｐ−ＭＯＳトランジスタにおけるＶｔｈシフトの影響を小さくすることができるので、ラッチ回路７０、７０Ｂの長期信頼性を確保することができる。
【００６９】
（電子機器）
次に、上記各実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１１は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００及びその変形例の電気泳動表示装置からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【００７０】
図１２は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１００及びその変形例の電気泳動表示装置を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【００７１】
図１３は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【００７２】
以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、本発明に係る電気泳動表示装置１００が採用されているので、長期信頼性に優れた表示手段を備えた電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【図面の簡単な説明】
【００７３】
【図１】実施形態に係る電気泳動表示装置の概略構成図。
【図２】画素の回路構成図。
【図３】電気泳動表示装置及びマイクロカプセルの断面図。
【図４】電気泳動表示装置の動作説明図。
【図５】Ｖｔｈシフトの説明図。
【図６】Ｖｔｈシフトの経時変化を示すグラフ。
【図７】実施形態に係るラッチ回路のシミュレーション結果。
【図８】第１変形例に係る画素の回路構成図。
【図９】第２変形例に係る画素の回路構成図。
【図１０】第３変形例に係る画素の回路構成図。
【図１１】電子機器の一例である腕時計の正面図。
【図１２】電子機器の一例である電子ペーパーの斜視図。
【図１３】電子機器の一例である電子ノートの斜視図。
【符号の説明】
【００７４】
１００  電気泳動表示装置、５  表示部、２０  マイクロカプセル、３２  電気泳動素子、３５  画素電極、３７  共通電極、４０，４０Ａ，４０Ｂ，４０Ｃ  画素、７０，７０Ｂ  ラッチ回路、７１，７３，７５，ＴＲ２  Ｐ−ＭＯＳトランジスタ、７２，７４，７６，ＴＲ１  Ｎ−ＭＯＳトランジスタ、８０，８０Ａ  スイッチ回路、ＴＧ１  第１のトランスミッションゲート、ＴＧ２  第２のトランスミッションゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010091611.tif 000012
【図１１】
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【図１２】
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【図１３】
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