(57)【要約】【課題】半導体集積回路の静電気保護性能を向上する。【解決手段】半導体装置の静電気保護回路は、電源電位線と基準電位線とによって前記半導体装置が備える半導体集積回路に電流を供給する電源系統と、信号端子にサージ電圧が発生したとき、前記信号端子に接続された第１ノードを介してサージ電流を前記電源系統に逃がす一次保護回路と、前記電源系統に発生するサージ電圧に応答してトリガ信号を生成するトリガ回路と、二次保護回路とを備える。二次保護回路がトリガ信号に応答して、第１ノードと前記半導体集積回路との間に接続された第２ノードを介してサージ電流を電源系統に逃がすことにより、半導体集積回路の近くでサージ電圧を速やかに抑制することができる。【選択図】図２
2010283299.tif 000002
【特許請求の範囲】
【請求項１】
静電気保護回路を備える半導体装置であって、
前記静電気保護回路は、
電源電位線と基準電位線とによって前記半導体装置が備える半導体集積回路に電流を供給する電源系統と、
信号端子にサージ電圧が発生したとき、前記信号端子に接続された第１ノードを介してサージ電流を前記電源系統に逃がす一次保護回路と、
前記電源系統に発生するサージ電圧に応答してトリガ信号を生成するトリガ回路と、
前記トリガ信号に応答して、前記第１ノードと前記半導体集積回路との間に接続された第２ノードを介してサージ電流を前記電源系統に逃がす二次保護回路
とを具備する半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
更に、前記トリガ信号に応答して、前記電源電位線と前記基準電位線との間を導通する電源保護回路を具備する半導体装置。
【請求項３】
請求項１又は２に記載された半導体装置であって、
前記トリガ回路は、少なくとも１つのインバータ素子によって形成されたバッファ回路と、
前記電源系統に発生するサージ電圧に応答して高電位となる第１ノードと、
前記少なくとも１つのインバータ素子によって前記第１ノードに対して反転された電位を持つ第２ノードとを備え、
前記二次保護回路はＣＭＯＳ回路を備え、
前記ＣＭＯＳ回路が有するＮＭＯＳトランジスタのゲートには前記第１ノードの電位が供給され、
前記ＣＭＯＳ回路が有するＰＭＯＳトランジスタのゲートには前記第２ノードの電位が供給される
半導体装置。
【請求項４】
半導体装置の静電気保護方法であって、
前記半導体装置は、電源電位線と基準電位線とによって前記半導体装置が備える半導体集積回路に電流を供給する電源系統を備え、
信号端子にサージ電圧が発生したとき、前記信号端子に接続された第１ノードを介してサージ電流を前記電源系統に逃がす工程と、
前記電源系統に発生するサージ電圧に応答してトリガ信号を生成する工程と、
前記トリガ信号に応答して、前記第１ノードと前記半導体集積回路との間に接続された第２ノードを介してサージ電流を前記電源系統に逃がす工程
とを具備する静電気保護方法。
【請求項５】
請求項４に記載された半導体装置の静電気保護方法であって、
更に、前記トリガ信号に応答して、前記電源電位線と前記基準電位線との間を導通する工程を具備する静電気保護方法。
【請求項６】
請求項４又は５に記載された半導体装置の静電気保護方法であって、
前記トリガ信号を生成するトリガ回路は、少なくとも１つのインバータ素子によって形成されたバッファ回路と、
前記電源系統に発生するサージ電圧に応答して高電位となる第１ノードと、
前記少なくとも１つのインバータ素子によって前記第１ノードに対して反転された電位を持つ第２ノードとを備え、
前記第２ノードを介してサージ電流を前記電源系統に逃がす工程は、前記基準電位線と前記第２ノードとの間に接続されたＮＭＯＳトランジスタと前記第２ノードと前記電源電位線との間に接続されたＰＭＯＳトランジスタとによって構成されるＣＭＯＳ回路によって行われ、
前記第２ノードを介してサージ電流を前記電源系統に逃がす工程は、
前記ＮＭＯＳトランジスタのゲートに前記第１ノードの電位を供給する工程と、
前記ＰＭＯＳトランジスタのゲートに前記第２ノードの電位を供給する工程とを備える
静電気保護方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を静電気から保護する技術に関する。
【背景技術】
【０００２】
近年の半導体装置は、内部回路を静電気放電（ＥＳＤ）のストレスから保護するために静電気保護回路を備えていることが多い。特に、より小型で高速に動作する回路が求められていることから、電界効果トランジスタ（ＦＥＴ）のゲート絶縁膜としてより薄い絶縁膜が採用される傾向がある。しかしながら、薄いゲート絶縁膜は静電気に対する耐性が低いという問題がある。このような事情からも、より高度な静電気対策が望まれている。
【０００３】
静電気保護回路の参考例として、特許文献１を挙げる。図１Ａ、図１Ｂはこの文献の第３実施形態における静電保護回路を示す。内部回路Ｒ−２０は信号端子群Ｒ−２１を備える。この静電保護回路は、信号端子群Ｒ−２１の中の第１の信号端子Ｒ−２３Ｃに静電サージが加わった場合に静電保護のための動作を行う。
【０００４】
図１Ａは、ＧＮＤ端子Ｒ−１３を基準に、第１の信号端子Ｒ−２３Ｃに正の静電サージ電圧が加わった場合の電流経路を示す。第１の信号端子Ｒ−２３Ｃに加わった正の静電サージ電圧は、第１の電流Ｒ−Ｉ１と第５の電流Ｒ−Ｉ５によってＧＮＤ端子Ｒ−１３に放電される。第１の電流Ｒ−Ｉ１は、抵抗Ｒ−Ｒ８、ＮＭＯＳＲ−２及びＧＮＤ配線Ｒ−１４を経由してＧＮＤ端子Ｒ−１３に流れる。第５の電流Ｒ−Ｉ５は、ダイオードＲ−４、Ｖｄｄ配線Ｒ−１２、ＮＭＯＳＲ−３及びＧＮＤ配線Ｒ−１４を経由してＧＮＤ端子Ｒ−１３に流れる。
【０００５】
図１Ｂは、ＶＤＤ端子Ｒ−１１を基準に、第１の信号端子Ｒ−２３Ｃに負の静電サージ電圧が加わった場合の電流経路を示す。第１の信号端子Ｒ−２３Ｃに加わった負のサージ電圧は、第２の電流Ｒ−Ｉ２と第６の電流Ｒ−Ｉ６によってＶＤＤ端子Ｒ−１１から放電される。第２の電流Ｒ−Ｉ２は、ＶＤＤ端子Ｒ−１１からＶＤＤ配線Ｒ−１２、ＰＭＯＳＲ−１及び抵抗Ｒ−Ｒ８を経由して第１の信号端子Ｒ−２３Ｃに流れる。第６の電流Ｒ−Ｉ６は、ＶＤＤ端子Ｒ−１１からＶＤＤ配線Ｒ−１２、ＮＭＯＳＲ−３、ＧＮＤ配線Ｒ−１４及びダイオードＲ−５を経由して第１の信号端子Ｒ−２３Ｃに流れる。
【０００６】
この静電保護回路において、ＰＭＯＳＲ−１、ＮＭＯＳＲ−２、ＮＭＯＳＲ−３による静電気放電では、寄生バイポーラトランジスタを利用したスナップバック動作が利用されている。スナップバック開始電圧の設定により、各素子の電流開始タイミングが決められる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３３８６０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に例示される技術によって、半導体装置を静電気から保護する効果を得ることができる。しかしながら既述のように、近年の半導体装置においては、より高度な静電気保護性能が要求されてきている。本願の発明者は、特許文献１に例示されるような静電気保護回路における寄生バイポーラトランジスタの動作開始電圧が高いことによって静電気保護性能が制約される場合があることに着目した。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の一側面における半導体装置は、静電気保護回路を備える。その静電気保護回路は、電源電位線（ＶＤＤ）と基準電位線（ＧＮＤ）とによって半導体装置が備える半導体集積回路（２）に電流を供給する電源系統と、信号端子（Ｉ／Ｏ）にサージ電圧が発生したとき、その信号端子に接続された第１ノード（１５）を介してサージ電流を電源系統に逃がす一次保護回路（４）と、電源系統に発生するサージ電圧に応答してトリガ信号を生成するトリガ回路（１２）と、そのトリガ信号に応答して、第１ノード（１５）と半導体集積回路（２）との間に接続された第２ノード（１９）を介してサージ電流を電源系統に逃がす二次保護回路（８）とを備える。
【００１１】
本発明の一側面における半導体装置の静電気保護方法において、半導体装置は、電源電位線（ＶＤＤ）と基準電位線（ＧＮＤ）とによって半導体装置が備える半導体集積回路（２）に電流を供給する電源系統を備える。静電気保護方法は、信号端子（Ｉ／Ｏ）にサージ電圧が発生したとき、その信号端子に接続された第１ノード（１５）を介してサージ電流を電源系統に逃がす工程と、電源系統に発生するサージ電圧に応答してトリガ信号を生成する工程と、そのトリガ信号に応答して、第１ノード（１５）と半導体集積回路（２）との間に接続された第２ノード（１９）を介してサージ電流を電源系統に逃がす工程とを備える。
【発明の効果】
【００１２】
本発明によれば、二次保護回路がトリガ信号に応答してサージ電流を逃がすことにより、早いタイミングで半導体集積回路の近くのサージ電圧を抑制することができる。その結果、静電気保護性能が高い半導体装置と静電気保護方法とが提供される。
【図面の簡単な説明】
【００１３】
【図１Ａ】参考例における静電保護回路において、正の静電サージ電圧が加わった場合の電流経路を示す。
【図１Ｂ】参考例における静電保護回路において、負の静電サージ電圧が加わった場合の電流経路を示す。
【図２】一実施形態における半導体装置を示す。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。図２は、一実施形態における半導体装置の構成を示す。半導体装置は、半導体集積回路である内部回路２を備える。内部回路２は、電源端子に接続された電源電位線ＶＤＤから供給される電源電位と、接地端子に接続された接地電位線ＧＮＤから供給される基準電位とを電源系統として用いて動作する。内部回路２は更に、信号を入出力するための入出力端子Ｉ／Ｏに接続される。
【００１５】
半導体装置は、内部回路２を静電気から保護するための静電気保護回路を備える。静電気保護回路は、トリガ回路１２、一次保護回路４、抵抗素子６、二次保護回路８及び電源保護回路１０を備える。
【００１６】
一次保護回路４は、入出力端子Ｉ／Ｏから入力したサージ電流を電源系統に逃がす機能を主に担う。一次保護回路４は、直列に接続されたダイオード１４とダイオード１６とを備える。ダイオード１４のアノードは接地電位線ＧＮＤに接続される。ダイオード１４のカソードはノード１５においてダイオード１６のアノードに接続される。ノード１５は入出力端子Ｉ／Ｏに接続される。ダイオード１６のカソードは電源電位線ＶＤＤに接続される。
【００１７】
一次保護回路４が電源系統に電流を逃がすと、配線抵抗によるサージ電圧が発生する。二次保護回路８は、内部回路２に近い箇所でそのサージ電圧を抑制する機能を主に担う。二次保護回路８は、ＮＭＯＳトランジスタ１８とＰＭＯＳトランジスタ２０とによって構成されるＣＭＯＳ回路を備える。ＮＭＯＳトランジスタ１８のソースは接地電位線ＧＮＤに接続される。ＮＭＯＳトランジスタ１８のドレインはノード１９においてＰＭＯＳトランジスタ２０のドレインに接続される。ＰＭＯＳトランジスタ２０のソースは電源電位線ＶＤＤに接続される。
【００１８】
ＣＭＯＳ回路の中間ノードであるノード１９は、保護用の抵抗素子６を介して、一次保護回路４の中間ノードであるノード１５に接続される。ノード１９は更に、内部回路２に接続される。従って半導体装置の入出力端子Ｉ／Ｏは、まず一次保護回路４に接続され、次いで一次保護回路よりも後段側で、配線経路上より内部回路２に近い箇所に配置された二次保護回路８に接続され、更に後段側で内部回路２に接続される。
【００１９】
電源保護回路１０は、ＮＭＯＳトランジスタ２２によって構成される。ＮＭＯＳトランジスタ２２のソースは接地電位線ＧＮＤに接続され、ドレインは電源電位線ＶＤＤに接続される。
【００２０】
トリガ回路１２は、直列に接続された抵抗素子２４と容量素子２６とからなるＲＣトリガ部と、バッファ２８とを備える。抵抗素子２４の一端は電源電位線ＶＤＤに接続される。抵抗素子２４の他端は容量素子２６の一端に接続される。容量素子２６の他端は接地電位線ＧＮＤに接続される。抵抗素子２４と容量素子２６の接続ノードは、バッファ２８の入力端に接続される。バッファ２８は、少なくとも１つのインバータ素子によって構成することが可能である。図２の例では、直列に接続された３つのインバータ素子によってバッファ２８が構成されている。
【００２１】
バッファ２８は、直列に接続された奇数個のインバータの前後で、互いに電位が反転された第１ノードと第２ノードとを有する。図２の場合、入力側から３段目のインバータの出力側のノード３２が第１ノードであり、２段目のインバータの出力側のノード３０が第２ノードである。本実施形態では、このように入力側から見て偶数番目のインバータの出力ノードと奇数番目のインバータの出力ノードのそれぞれの信号を静電気保護回路のトリガ信号として用いる。
【００２２】
ノード３２は、電源保護回路１０のＮＭＯＳトランジスタ２２のゲートに接続される。ノード３２は更に、二次保護回路８のＮＭＯＳトランジスタ１８のゲートに接続される。ノード３０は、二次保護回路８のＰＭＯＳトランジスタ２０のゲートに接続される。
【００２３】
図２では二次保護回路８のＮＭＯＳトランジスタ１８のゲートと電源保護回路１０のＮＭＯＳトランジスタ２２のゲートは同じノード３２に接続されている。しかし、このような接続は必ずしも必要でない。ＮＭＯＳトランジスタ１８のゲートとＮＭＯＳトランジスタ２２のゲートに同じ値の二値信号が入力すれば、その信号の供給は他の手段によって行われてもよい。但し図２のように共通のノード３２を利用することで回路を簡素化することができる。
【００２４】
このような半導体装置において、ＧＮＤ端子を基準にして、入出力端子Ｉ／Ｏに正の静電サージ電圧が加わった場合、サージ電流が一次保護回路４のダイオード１６を介して電源電位線ＶＤＤに流れる。その結果、電源電位線ＶＤＤの電位が一時的に上昇する。トリガ回路１２は、ＲＣトリガ回路の時定数によって決まる期間、過渡的にトリガ信号を生成する。トリガ信号はバッファ２８によって増幅されて二値化され、二値のトリガ信号として出力される。このときノード３２の電位はＧＮＤ電位に対して上昇し、ノード３０の電位はＶＤＤに対して下降する。
【００２５】
ノード３２に発生するトリガ信号に応答して、電源保護回路１０のＮＭＯＳトランジスタ２２がターンオンされ、電流が電源電位線ＶＤＤからＮＭＯＳトランジスタ２２を介して接地電位線ＧＮＤに流される。更に、ノード３２に発生するトリガ信号に応答して、二次保護回路８のＮＭＯＳトランジスタ１８がターンオンされる。更に、ノード３０に発生するトリガ信号に応答して、二次保護回路８のＰＭＯＳトランジスタ２０がターンオンされる。その結果、二次保護回路８のＣＭＯＳによって電源電位線ＶＤＤと、入出力端子Ｉ／Ｏに接続されたノード１９と、接地電位線ＧＮＤが電気的に接続される。電源電位線ＶＤＤ及びノード１９から電流が接地電位線ＧＮＤに流れることにより、サージ電圧が抑制される。
【００２６】
一次保護回路４を経由してサージ電流が流されることにより過渡的に発生するサージ電圧は、内部回路２の近くに配置された二次保護回路８によって抑制される。二次保護回路８は、トリガ回路１２が生成するトリガ信号に応答してターンオンされる。そのためトリガ回路１２の設計により、寄生バイポーラトランジスタ動作を利用する場合よりも、動作開始電圧を低くすることが可能である。その結果、サージ電圧に対する応答を速くすることができ、内部回路２をより確実に静電気放電から保護することができる。
【００２７】
ＶＤＤ端子を基準にして、入出力端子Ｉ／Ｏに負の静電サージ電圧が加わった場合も同様の作用が得られる。この場合、接地電位線ＧＮＤから一次保護回路４のダイオード１４を介して入出力端子Ｉ／Ｏに電流が流れる。電源電位線ＧＮＤの電位は一時的に下降する。その結果、トリガ回路１２が既述の正の静電サージ電圧が発生した場合と同じトリガ信号を生成する。このトリガ信号に応答して、電源保護回路１０のＮＭＯＳトランジスタ２２、二次保護回路８のＮＭＯＳトランジスタ１８及びＰＭＯＳトランジスタ２０が全てターンオンされる。このような動作により、正の静電サージ電圧の場合と同様の静電気放電からの保護効果が得られる。
【符号の説明】
【００２８】
２  内部回路
４  一次保護回路
６  抵抗素子
８  二次保護回路
１０  電源保護回路
１２  トリガ回路
１４  ダイオード
１５  ノード
１６  ダイオード
１８  ＮＭＯＳトランジスタ
１９  ノード
２０  ＰＭＯＳトランジスタ
２２  ＮＭＯＳトランジスタ
２４  抵抗素子
２６  容量素子
２８  バッファ
３０  ノード
３２  ノード
ＧＮＤ  接地電位線
Ｉ／Ｏ  入出力端子
ＶＤＤ  電源電位線
【図１Ａ】
2010283299.tif 000003
【図１Ｂ】
2010283299.tif 000004
【図２】
2010283299.tif 000005