(57)【要約】【課題】シリサイド層が第１不純物拡散層まで拡がるのを抑制し、複数種類のトランジスタを自由に設計することが可能な半導体装置及びその製造方法を提供する。【解決手段】少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板１と、基台部１Ｂの側面１ｂを覆うように設けられるビット線６と、ピラー部１Ｃの側面を覆うゲート絶縁膜４と基台部１Ｂの上面１ａにおいて、ピラー部１Ｃが設けられる位置以外の領域に設けられる第1不純物拡散層８と、ピラー部１Ｃの上面１ｄに形成される第２不純物拡散層１４と、ビット線６とシリコン基板１との間に形成され、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる第３不純物拡散層５と、ピラー部１Ｃの側面１ｃ側に設けられるワード線１０の一部をなすゲート電極１０Ａと、が備えられる。【選択図】図１
2010141259.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、基台部の上に複数立設された柱状のピラー部を含む基板と、
前記基台部の側面を覆うように設けられる埋め込み配線と、
前記ピラー部の側面を覆うゲート絶縁膜と、
前記基台部の上面において、前記ピラー部が設けられる位置以外の領域に設けられる第1不純物拡散層と、
前記ピラー部の上面に形成される第２不純物拡散層と、
前記埋め込み配線と前記基板との間に形成され、前記第１不純物拡散層との間で高低差を有し、且つ、上端側が、前記第１不純物拡散層の上端よりも低い位置に配されてなる第３不純物拡散層と、
前記ピラー部の側面側に設けられるゲート配線の一部をなすゲート電極と、
が備えられてなることを特徴とする半導体装置。
【請求項２】
前記ピラー部を含む前記基板がシリコン単結晶からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３不純物拡散層は、電気的ポテンシャル障壁が低い層であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記埋め込み配線が、シリサイド層を含むことを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置。
【請求項５】
前記埋め込み配線が、単結晶シリコン、多結晶シリコン、アモルファスシリコンの内の少なくとも一つを含むことを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置。
【請求項６】
前記埋め込み配線が、シリサイド層及びメタル層を含むことを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置。
【請求項７】
前記埋め込み配線は、少なくとも、タングステン層又は窒化タングステン層の何れか一方、あるいは両方を含有するメタル層を含むことを特徴する請求項６に記載の半導体装置。
【請求項８】
前記埋め込み配線は、少なくとも、ＣｏＳｉ２、ＮｉＳｉ、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉ、ＮｉＳｉ２、ＷＳｉ２、 ＴｉＳｉ２、ＶＳｉ２、ＣｒＳｉ２、ＺｒＳｉ２、ＮｂＳｉ２、ＭｏＳｉ２、 ＴａＳｉ２、ＣｏＳｉ、ＣｏＳｉ２、 ＰｔＳｉ、Ｐｔ２Ｓｉ及びＰｄ２Ｓｉの内の何れか１種以上が含まれるシリサイド層を含むことを特徴する請求項１〜請求項７の何れか１項に記載の半導体装置。
【請求項９】
さらに、前記ゲート絶縁膜を介して前記基台部及びピラー部の側面の少なくとも一部を覆うとともに、前記埋め込み配線を覆う層間絶縁膜が設けられていることを特徴とする請求項１〜請求項８の何れか１項に記載の半導体装置。
【請求項１０】
前記ゲート配線が、ＤＯＰＯＳ（ＤＯｐｅｄ  ＰＯｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）層、シリサイド層、メタル層の内の少なくとも１種以上を含むことを特徴とする請求項１〜請求項９の何れか１項に記載の半導体装置。
【請求項１１】
前記ゲート絶縁膜が、酸化膜、窒化膜、酸窒化膜、又はＨｆを含む高誘電率ゲート絶縁膜の内の何れかを含むことを特徴とする請求項１〜請求項１０の何れか１項に記載の半導体装置。
【請求項１２】
さらに、第２不純物拡散層の上面にコンタクトが設けられ、該コンタクト上にキャパシタが設けられていることを特徴とする請求項１〜請求項１１の何れか１項に記載の半導体装置。
【請求項１３】
前記第１不純物拡散層が複数備えられることにより、前記基板上において複数のトランジスタ領域が形成され、複数の前記トランジスタ領域の各々がメモリセルとして構成されていることを特徴とする請求項１〜請求項１２の何れか１項に記載の半導体装置。
【請求項１４】
前記第１不純物拡散層が、それぞれ異なる濃度で不純物が拡散されて複数形成されることにより、前記基板上において複数の種類のトランジスタ領域が形成され、複数の前記トランジスタ領域の各々が、1つの前記埋め込み配線に接続されていることを特徴とする請求項１〜請求項１２の何れか１項に記載の半導体装置。
【請求項１５】
前記第１不純物拡散層が複数備えられることにより、前記基板上において複数のトランジスタ領域が形成され、複数の前記トランジスタ領域の各々がＦＢＣ（フローティングボディセル）構造とされていることを特徴とする請求項１〜請求項１２の何れか１項に記載の半導体装置。
【請求項１６】
前記第３不純物拡散層が、それぞれ異なる濃度で不純物が拡散されて複数形成されることにより、前記基板上において複数の種類のトランジスタ領域が形成され、複数の前記トランジスタ領域の各々が、1つの前記埋め込み配線に接続されていることを特徴とする請求項１〜請求項１５の何れか１項に記載の半導体装置。
【請求項１７】
請求項１〜請求項１６の何れか１項に記載の半導体装置を製造する方法であって、
複数のフィン部を形成するとともに、前記フィン部の下部に埋め込み配線を形成する工程と、
前記フィン部に、前記埋め込み配線よりも高い位置を底面とする溝を形成することにより、前記フィン部を複数に分断してピラー部を形成する工程と、
前記溝の底面に不純物を注入して第１不純物拡散層を形成する工程と、
前記ピラー部に、ゲート絶縁膜、ゲート配線の一部をなすゲート電極、及び、第２不純物拡散層を形成する工程と、
前記埋め込み配線と前記ピラー部を含む基板との間に第３不純物拡散層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１〜請求項１６の何れか１項に記載の半導体装置を製造する方法であって、
シリコン基板上に第１の酸化膜及び第１の窒化膜が順次形成されてなるハードマスクを形成した後、該ハードマスクを用いてシリコン基板をエッチングし、埋め込み配線予定ラインの延在方向で第１の溝を形成することにより、フィン部を形成するフィン部形成工程と、
前記第１の溝の底部に不純物を注入することにより、前記シリコン基板に第３不純物拡散層を形成する最下部拡散工程と、
前記第３不純物拡散層をエッチングして前記第１の溝に連通した第２の溝を形成することにより、前記シリコン基板において基体部上に設けられるとともに、側面に前記第３不純物拡散層が形成されてなる基台部を形成する基台部形成工程と、
前記第３不純物拡散層上に金属材料を堆積させて熱処理することでシリサイド層からなる埋め込み配線を形成した後、前記埋め込み配線及び前記基体部をエッチングし、前記第２の溝に連通した第３の溝を形成する埋め込み配線形成工程と、
前記フィン部を、前記埋め込み配線と直行するゲート配線予定ラインの延在方向でエッチングし、前記埋め込み配線よりも高い位置を底面とする第４の溝を形成することにより、複数のピラー部を形成するピラー部形成工程と、
前記基台部の上面に不純物を注入することによって第１不純物拡散層を形成する下部拡散工程と、
前記第４の溝の内部にゲート電極材料を充填して、ゲート電極を含むゲート配線を形成するゲート配線形成工程と、
前記ゲート配線をエッチングすることにより、前記第４の溝の側面を各々覆うように分離した後、前記ゲート配線の各々の上部をエッチングして除去するゲート配線エッチング工程と、
前記ピラー部の上面に不純物を注入して第２不純物拡散層を形成するとともに、前記ハードマスクを除去して前記第２不純物拡散層を露出させる上部拡散工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１９】
さらに、前記埋め込み配線形成工程の後、前記第１の溝、第２の溝及び第３の溝の内部に絶縁物を充填し、さらに、前記第１の窒化物及び第２の窒化膜上に絶縁物を形成して平坦化することによって層間絶縁膜を形成する工程が備えられていることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記埋め込み配線形成工程において、前記第３不純物拡散層上に金属材料を堆積させて熱処理することでシリサイド層を形成した後、前記第２の溝にメタル材料を充填することによってシリサイド層及びメタル層を含む埋め込み配線を形成し、次いで、該埋め込み配線及び前記基体部をエッチングすることによって前記第２の溝に連通した第３の溝を形成することを特徴とする請求項１８又は請求項１９に記載の半導体沿装置の製造方法。
【請求項２１】
さらに、前記フィン部を形成した後、前記第１の溝の内部を熱酸化して、前記フィン部の側面を含む前記第１の溝の内部に第２の酸化膜を形成し、またさらに、前記第２の酸化膜の表面及び前記ハードマスクの側面に第２の窒化膜を形成することにより、前記第２の酸化膜及び第２の窒化膜からなるゲート絶縁膜を形成する工程が備えられていることを特徴とする請求項１８〜請求項２０の何れか１項に記載の半導体装置の製造方法。
【請求項２２】
さらに、前記第２不純物拡散層の上面にコンタクトを形成する工程と、前記コンタクト上にキャパシタを形成する工程と、が備えられていることを特徴とする請求項１８〜２１の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）又はＰＲＡＭ（Ｐａｒａｍｅｔｅｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置の分野においては、半導体装置が使用される機器の高機能化等により、さらなる高集積化が進められている。
【０００３】
しかしながら、従来の半導体層装置では、集積度が増加するにつれて、平面的に半導体素子が占められる領域が減少しており、例えば、トランジスタが形成される領域、即ち活性領域の大きさが次第に減少しているという問題がある。具体的には、活性領域の大きさが減少するのに伴って、通常の平面型トランジスタのチャネル長が減少し、いわゆる短チャネル効果が発生するという問題があった。このため、制限された領域においてチャネル長及び幅を増加させることを目的として、従来の平面型トランジスタに代わり、垂直型トランジスタのような３次元トランジスタが形成されてなる半導体装置が提案されている（例えば、特許文献１、２等を参照）。具体的には、シリコン基板をピラー形状とし、最上部に上部不純物拡散層、中央部にゲート電極で囲まれたチャネル領域、基板側に下部不純物拡散層を有するＭＯＳトランジスタが形成されてなる構成の半導体装置が提案されている。
【０００４】
また、このような垂直型トランジスタにおいて、イオン注入法を利用して埋め込みビット線を形成する方法が採用されるようになっており、またさらに、埋め込みビット線をシリサイド層として形成する方法が提案されている（例えば、特許文献３を参照）。
【特許文献１】特開平０７−２７３２２１号公報
【特許文献２】特表２００２−５４１６６７号公報
【特許文献３】特開２００７−３２９４８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献３のような、従来の半導体装置に用いられている埋め込み配線（ビット線）にシリサイド層を採用した場合、このシリサイド層がトランジスタの下部ソースドレイン拡散層（下部不純物拡散層）の真横に形成される。このため、狭いピッチで埋め込み配線を形成すると、シリサイド層と下部ソースドレイン拡散層との距離が小さくなり、シリサイド層が、熱処理によってチャネル領域まで拡がってしまうことがあるという問題がある。また、シリサイド化の前にシリサイドとシリコンの界面抵抗を低減するため、形成箇所への不純物注入を行うことから、トランジスタの下部不純物拡散層の濃度が決められてしまうため、複数種類のトランジスタを自由に設計することが困難であるという問題があった。
【課題を解決するための手段】
【０００６】
本発明者等は上記問題を解決するために鋭意研究を行い、３次元構造を有する半導体装置において、埋め込み配線（ビット線）平行方向の1回目のシリコンエッチング深さよりも、ゲート配線（ワード線）平行方向のシリコンエッチング深さを浅くすることにより、埋め込み配線と下部不純物拡散層の間に距離を設けることで、埋め込み配線のシリサイド層の上端と下部不純物拡散層の上端の間に距離ができる点に着目した。そして、埋め込み配線平行方向の1回目のシリコンエッチング後の不純物注入を、埋め込み配線のシリサイド層を形成する目的で行い、また、ゲート配線平行方向のシリコンエッチングを行った後の不純物注入を、トランジスタの特性を決定する下部不純物拡散層形成の目的で行う方法とすることで、上記構成が実現できることを知見した。即ち、シリコン基板にピラー部を加工するためのリソグラフィ処理を２度行なうにあたり、図６３の模式図に示すように、下部不純物拡散層（第１不純物拡散層）の上端２０２よりも、シリサイド層からなる埋め込み配線の上端２０１の方が下方に位置するように、２度目のリソグラフィの際のシリコンドライエッチングの深さを制御することにより、シリサイド層が下部不純物拡散層まで拡がるのが抑制されることを見出し、本発明を完成させた。
【０００７】
即ち、本発明の半導体装置は、少なくとも、基台部の上に複数立設された柱状のピラー部を含む基板と、前記基台部の側面を覆うように設けられる埋め込み配線と、前記ピラー部の側面を覆うゲート絶縁膜と、前記基台部の上面において、前記ピラー部が設けられる位置以外の領域に設けられる第1不純物拡散層と、前記ピラー部の上面に形成される第２不純物拡散層と、前記埋め込み配線と前記基板との間に形成され、前記第１不純物拡散層との間で高低差を有し、且つ、上端側が、前記第１不純物拡散層の上端よりも低い位置に配されてなる第３不純物拡散層と、前記ピラー部の側面側に設けられるゲート配線の一部をなすゲート電極と、が備えられてなることを特徴とする。
【０００８】
係る構成の半導体装置によれば、ビット線と第１不純物拡散層との間に充分な距離が確保されるので、シリサイド層が第１不純物拡散層まで拡がるのが抑制される。また、ビット線のシリサイド層とシリコン基板との間の界面抵抗低減を目的とする不純物注入処理とは独立した処理として、トランジスタの特性を決定する下部拡散注入を行なうことができるので、複数種類のトランジスタを自由に設計することが可能となる。また、第１不純物拡散層に接続された配線はビット線として利用しなくても良く、一般配線として使用することが可能となる。
【０００９】
また、本発明の半導体装置の製造方法は、上記構成の半導体装置を製造する方法であって、複数のフィン部を形成するとともに、前記フィン部の下部に埋め込み配線を形成する工程と、前記フィン部に、前記埋め込み配線よりも高い位置を底面とする溝を形成することにより、前記フィン部を複数に分断してピラー部を形成する工程と、前記溝の底面に不純物を注入して第１不純物拡散層を形成する工程と、前記ピラー部に、ゲート絶縁膜、ゲート配線の一部をなすゲート電極、及び、第２不純物拡散層を形成する工程と、前記埋め込み配線と前記ピラー部を含む基板との間に第３不純物拡散層を形成する工程と、を備えることを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、上記構成の半導体装置を製造する方法であって、シリコン基板上に第１の酸化膜及び第１の窒化膜が順次形成されてなるハードマスクを形成した後、該ハードマスクを用いてシリコン基板をエッチングし、埋め込み配線予定ラインの延在方向で第１の溝を形成することにより、フィン部を形成するフィン部形成工程と、前記第１の溝の底部に不純物を注入することにより、前記シリコン基板に第３不純物拡散層を形成する最下部拡散工程と、前記第３不純物拡散層をエッチングして前記第１の溝に連通した第２の溝を形成することにより、前記シリコン基板において基体部上に設けられるとともに、側面に前記第３不純物拡散層が形成されてなる基台部を形成する基台部形成工程と、前記第３不純物拡散層上に金属材料を堆積させて熱処理することでシリサイド層からなる埋め込み配線を形成した後、前記埋め込み配線及び前記基体部をエッチングし、前記第２の溝に連通した第３の溝を形成する埋め込み配線形成工程と、前記フィン部を、前記埋め込み配線と直行するゲート配線予定ラインの延在方向でエッチングし、前記埋め込み配線よりも高い位置を底面とする第４の溝を形成することにより、複数のピラー部を形成するピラー部形成工程と、  前記基台部の上面に不純物を注入することによって第１不純物拡散層を形成する下部拡散工程と、前記第４の溝の内部にゲート電極材料を充填して、ゲート電極を含むゲート配線を形成するゲート配線形成工程と、前記ゲート配線をエッチングすることにより、前記第４の溝の側面を各々覆うように分離した後、前記ゲート配線の各々の上部をエッチングして除去するゲート配線エッチング工程と、前記ピラー部の上面に不純物を注入して第２不純物拡散層を形成するとともに、前記ハードマスクを除去して前記第２不純物拡散層を露出させる上部拡散工程と、を備えることを特徴とする。
【００１１】
係る構成の半導体装置の製造方法によれば、シリサイド層が第１不純物拡散層まで拡がるのが抑制され、また、複数種類のトランジスタを自由に設計することが可能な本発明の半導体装置を、優れた生産性で効率良く製造することが可能となる。
【００１２】
上述のような、本発明に係る半導体装置の製造方法によれば、例えば、垂直型トランジスタ等の半導体装置に備えられるピラー部の形成時に、半導体基板のエッチングを複数回行う。次いで、半導体基板の表面から半導体領域が一定の深さまで後退した状態で、所定の濃度の不純物導入を行う。さらに、半導体基板の表面からの半導体領域が、上記深さと異なる深さまで後退した状態で、別の濃度の不純物導入を行う。このようにして、深さの異なる位置に不純物拡散層を形成する。
そして、本発明に係る半導体装置の製造方法によって得られる半導体装置によれば、上述の不純物拡散層の内、先に掲載された一方の不純物拡散層（第１不純物拡散層）を、垂直型トランジスタ等の下部拡散層として使用する。また、さらに下方に後退した位置に形成された他方の不純物拡散層（第３不純物拡散層）を、前記下部拡散層と配線との間の接触抵抗を低減させるために使用するか、もしくは、配線として使用するというものである。
【発明の効果】
【００１３】
本発明の半導体装置によれば、上記構成により、第３不純物拡散層及び埋め込み配線と第１不純物拡散層との間に充分な距離が確保されるので、第３不純物拡散層及び埋め込み配線をなすシリサイドが第１不純物拡散層まで拡がるのを抑制することが可能となる。また、埋め込み配線をなすシリサイド層とシリコン基板との間の界面抵抗低減を目的とする不純物注入処理とは独立した処理として、トランジスタの特性を決定する下部拡散注入、即ち第１不純物拡散層形成を行なうことができるので、複数種類のトランジスタを自由に設計することが可能となる。また、第１不純物拡散層に接続された埋め込み配線は、ビット線として利用しても、あるいはしなくても良く、一般配線として使用することも可能となる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施形態である半導体装置及びその製造方法について、図面を適宜参照しながら説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置及びその製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００１５】
［第１実施形態］
図１は本発明を適用した第１実施形態である半導体装置Ａを模式的に示す断面図である。また、図２〜図１７は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。なお、図１〜図１７は、何れも、図４２及び図４３の平面模式図中に示す断面指示線における断面図であり、各図共通で、（ａ）は断面Ａ−Ａ´、（ｂ）は断面Ｂ−Ｂ´、（ｃ）は断面Ｃ−Ｃ´、（ｄ）は断面Ｄ−Ｄ´の模式図である。なお、図４２及び図４３において、ビット線平行方向の加工のパターンはパターン５１となり、ワード線平行方向の加工のパターンはパターン５２となる。また、図４３では、ワード線平行方向の加工バターン５２をパターン５１に重ねて示しており、上記各パターン５１，５２は、エッチングしない残留パターンである。
【００１６】
「半導体装置の構成」
まず、本実施形態の半導体装置の構成について以下に説明する。
図１（ａ）〜（ｄ）に示すように、本実施形態の半導体装置Ａは、少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板（基板）１と、基台部１Ｂの側面１ｂを覆うように設けられるビット線（埋め込み配線）６と、ピラー部１Ｃの側面を覆うゲート絶縁膜４と基台部１Ｂの上面１ａにおいて、ピラー部１Ｃが設けられる位置以外の領域に設けられる第1不純物拡散層８と、ピラー部１Ｃの上面１ｄに形成される第２不純物拡散層１４と、ビット線６とシリコン基板１との間に形成され、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる第３不純物拡散層５と、ピラー部１Ｃの側面１ｃ側に設けられるワード線（ゲート配線）１０の一部をなすゲート電極１０Ａと、が備えられ、概略構成される。
【００１７】
本実施形態の半導体装置Ａは、上記構成のように第１不純物拡散層８が複数備えられることにより、シリコン基板１上において複数の垂直型のトランジスタ領域が形成される。そして、半導体装置Ａは、上記複数の垂直型トランジスタ領域の各々がＦＢＣ（フローティングボディセル）構造とされてなる、メモリセルとして構成されるものである。
【００１８】
シリコン基板（基板）１は、平坦面からなる基体部１Ａと、この基体部１Ａ上に設けられた基台部１Ｂと、この基台部Ｂ上に複数立設された柱状のピラー部１Ｃとから構成されており、本実施形態においては、シリコン単結晶からなる。
基台部１Ｂは、基体部１Ａ上において、柱状のピラー部１Ｃの基台として形成される。
ピラー部１Ｃは、シリコンからなる柱状部であり、上面１ｄは、例えば楕円形状等とすることができる。また、この上面１ｄの高さは、ほぼ均一とされている。
なお、シリコン基板１は、基体部上にシリコン層からなる基台部及びピラー部が形成されたものを用いてもよい。
【００１９】
ビット線（埋め込み配線）６は、本実施形態においては、少なくとも、不純物が拡散されたシリコン層がシリサイド反応してなるシリサイド層を含み、基台部１Ｂの側面１ｂを覆うように、ビット線延在方向に設けられる。本実施形態では、ビット線６がシリサイド層のみからなる例を説明しているが、これには限定されず、後述の他の実施形態において説明するように、例えば、別の導電材料等も含む構成とすることも可能であり、適宜採用できる。
【００２０】
ビット線６を構成するシリサイド層の材質としては、特に限定されるものではなく、例えば、少なくとも、ＣｏＳｉ２、ＮｉＳｉ、Ｎｉ２Ｓｉ、Ｎｉ３Ｓｉ、ＮｉＳｉ２、ＷＳｉ２、 ＴｉＳｉ２、ＶＳｉ２、ＣｒＳｉ２、ＺｒＳｉ２、ＮｂＳｉ２、ＭｏＳｉ２、 ＴａＳｉ２、ＣｏＳｉ、ＣｏＳｉ２、 ＰｔＳｉ、Ｐｔ２Ｓｉ及びＰｄ２Ｓｉの内の何れか１種以上が含まれるものを何ら制限無く採用することができる。また、ビット線６は、単結晶シリコン、多結晶シリコン、アモルファスシリコンの内の少なくとも一つを含む構成とすることができる。
【００２１】
ゲート絶縁膜４は、ピラー部１Ｃの側面を覆って設けられ、第２の酸化膜４１及び第２の窒化膜４２の２層から構成されている。
また、本実施形態のゲート絶縁膜は、上記構成には限定されず、例えば、酸化膜、窒化膜、酸窒化膜、又はＨｆを含む高誘電率ゲート絶縁膜の内の何れかを含む構成としても良い。また、ゲート絶縁膜を、ＳｉＯＮ、又はＳｉＯＣの何れかを含む構成とすることも可能である。
【００２２】
層間絶縁膜７は、上述のゲート絶縁膜４を介して基台部１Ｂ及びピラー部１Ｃの側面の少なくとも一部を覆うとともに、ビット線６を覆うように形成されている。
層間絶縁膜７としては、例えば、シリコン窒化膜等から構成することができ、基台部１Ｂ及びピラー部１Ｃの各々の間に充填して形成することができる。
【００２３】
第１不純物拡散層８は、ドーパント（不純物）がイオン注入された不純物拡散領域から構成されており、シリコン基板１の基台部１Ｂの上面１ａ上において、ピラー部１Ｃが設けられる位置以外の領域に設けられる。
本実施形態の第１不純物拡散層８には、例えば、約１Ｅ１５ａｔｏｍｓ／ｃｍ２程度の濃度となるようにヒ素（Ａｓ）が注入された構成とすることができる。
【００２４】
第２不純物拡散層１４は、ドーパントがイオン注入された不純物拡散領域から構成されており、シリコン基板１のピラー部１Ｃの上面１ｄに設けられている。
本実施形態の第２不純物拡散層１４には、例えば、約２．５Ｅ１５ａｔｏｍｓ／ｃｍ２程度の濃度となるようにヒ素（Ａｓ）が注入された構成とすることができる。
【００２５】
ワード線（ゲート配線）１０は、少なくとも上記のゲート絶縁膜４を介して、ピラー部１Ｃの側面１ｃを覆うように設けられており、ゲート電極１０Ａを含む構成とされている。
ワード線１０としては、例えば、リン等がドープされたＤＯＰＯＳ（ＤＯｐｅｄ  ＰＯｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）層から構成することができるが、これには限定されない。例えば、ワード線１０を、シリサイド層やメタル層、又は上記ＤＯＰＯＳを含むこれらの材料の内の少なくとも１種以上からなる構成とすることができ、従来公知のゲート電極材料の中から、適宜採用することが可能である。
【００２６】
第３不純物拡散層５は、第１不純物拡散層８及び第２不純物拡散層１４と同様、ドーパントがイオン注入された不純物拡散領域から構成され、ビット線６とシリコン基板１との間において、電気的ポテンシャル障壁が低い層として形成される。また、上述したように、第３不純物拡散層５は、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる。
【００２７】
コンタクト１２は、第２不純物拡散層１４の上面１４ａの全面に接続されて設けられる層であり、その材質は、特に限定されないが、例えば、Ｔｉ、ＴｉＮ、Ｗの３層からなる構成とすることができる。
【００２８】
キャパシタ１３は、上述のコンタクト１２の上に設けられる層である。キャパシタ１３としては、各キャパシタ材料からなる材質及び構造を何ら制限無く採用することが可能であり、半導体装置の諸特性を勘案しながら適宜採用できる。
【００２９】
本実施形態の半導体装置Ａは、第１不純物拡散層８が、それぞれ異なる濃度で不純物が拡散されて複数形成されることにより、シリコン基板１上において複数の種類のトランジスタ領域が形成される。そして、半導体装置Ａは、上述の複数のトランジスタ領域の各々が、1つのビット線６に接続されて構成されてなる。
また、本実施形態の半導体装置Ａは、第３不純物拡散層５が、それぞれ異なる濃度で不純物が拡散されて複数形成された構成とすることができる。これにより、シリコン基板１上において複数の種類のトランジスタ領域が形成され、この複数のトランジスタ領域の各々が、1つのビット線６に接続された構成とすることができる。
【００３０】
本実施形態の半導体装置Ａは、図１７（ａ）〜（ｄ）に示すように、第３不純物拡散層５及びビット線６と、第１不純物拡散層８との間で高低差が設けられ、且つ、第３不純物拡散層５の上端５ａが第１不純物拡散層８の上端８ａよりも低い位置に配されて構成されている。半導体装置Ａは、このような構成により、第３不純物拡散層５及びビット線６と第１不純物拡散層８との間に充分な距離が確保されるので、第３不純物拡散層５及びビット層６をなすシリサイド層が第１不純物拡散層８まで拡がるのが抑制されるという効果が得られる。
また、シリサイド層からなるビット線（埋め込み配線）６の上面が酸化膜でカバーされ、底面は、高濃度ｐｎ接合で隣接するビット線間のショートを回避できるので、信頼性の高い半導体装置を実現することができるという効果が得られるものである。
【００３１】
「半導体装置の製造方法」
次に、本実施形態の半導体装置Ａの製造方法について、図２〜図１７（図１も参照）を用いて以下に説明する。
本実施形態の半導体装置Ａの製造方法は、複数のフィン部１Ｈを形成するとともに、フィン部１Ｈの下部にビット線（埋め込み配線）６を形成する工程と、フィン部１Ｈに、ビット線６よりも高い位置を底面とする第４の溝１Ｇを形成することにより、フィン部１Ｈを複数に分断してピラー部１Ｃを形成する工程と、第４の溝１Ｇの底面に不純物を注入して第１不純物拡散層８を形成する工程と、ピラー部１Ｃに、ゲート絶縁膜４、ワード線（ゲート配線）１０の一部をなすゲート電極１０Ａ、及び、第２不純物拡散層１４を形成する工程と、ビット線６とピラー部１Ｃを含むシリコン基板１との間に第３不純物拡散層５を形成する工程と、を備える方法である。
【００３２】
また、本実施形態の製造方法は、より具体的には、シリコン基板１上に第１の酸化膜２及び第１の窒化膜３が順次形成されてなるハードマスク２０を形成した後、該ハードマスク２０を用いてシリコン基板１をエッチングし、ビット線（埋め込み配線）予定ラインの延在方向で第１の溝１Ｄを形成することにより、フィン部１Ｈを形成するフィン部形成工程（１）と、第１の溝１Ｄの底部に不純物を注入することにより、シリコン基板１に第３不純物拡散層５を形成する最下部拡散工程（２）と、第３不純物拡散層５をエッチングして第１の溝１Ｄに連通した第２の溝１Ｅを形成することにより、シリコン基板１において基体部１Ａ上に設けられるとともに、側面に第３不純物拡散層５が形成されてなる基台部１Ｂを形成する基台部形成工程（３）と、第３不純物拡散層５上に金属材料を堆積させて熱処理することでシリサイド層からなるビット線６を形成した後、ビット線６及び基体部１Ａをエッチングし、第２の溝１Ｅに連通した第３の溝１Ｆを形成するビット線（埋め込み配線）形成工程（４）と、フィン部１Ｈを、ビット線６と直行するワード線（ゲート配線）予定ラインの延在方向でエッチングし、ビット線６よりも高い位置を底面とする第４の溝１Ｇを形成することにより、複数のピラー部１Ｃを形成するピラー部形成工程（５）と、基台部１Ｂの上面に不純物を注入することによって第１不純物拡散層８を形成する下部拡散工程（６）と、第４の溝１Ｇの内部にゲート電極材料を充填して、ゲート電極１０Ａを含むワード線１０を形成するワード線（ゲート配線）形成工程（７）と、ワード線１０をエッチングすることにより、第４の溝１Ｇの側面を各々覆うように分離した後、ワード線１０の各々の上部をエッチングして除去するワード線（ゲート配線）エッチング工程（８）と、ピラー部１Ｃの上面１ｄに不純物を注入して第２不純物拡散層１４を形成するとともに、ハードマスク２０を除去して第２不純物拡散層１４を露出させる上部拡散工程（９）と、を備えた方法とすることができる。
以下、各工程について詳細に説明する。
【００３３】
＜（１）フィン部形成工程＞
フィン部形成工程では、シリコン基板１上に第１の酸化膜２及び第１の窒化膜３が順次形成されてなるハードマスク２０を形成する。次いで、ハードマスク２０を用いてシリコン基板１をエッチングし、ビット線６予定ラインの延在方向で第１の溝１Ｄを形成することにより、フィン部１Ｈを形成する。
【００３４】
具体的には、図２（ａ）〜（ｄ）に示すように、まず、シリコン基板１を熱酸化することにより、第１の酸化膜２を形成する。この際の熱酸化温度は９５０℃とし、約１０分間行なう。
次いで、第１の窒化膜３を、ＣＶＤ法を用いて、例えば、５０ｎｍの膜厚で成長させる。
次いで、図３（ａ）〜（ｄ）に示すように、リソグラフィ法を用いて、ラインアンドスペースにパターニングし（図４２及び図４３も参照）、第１の窒化膜３及び第１の酸化膜２をドライエッチングした後、レジストを剥離する。
【００３５】
次いで、図４（ａ）〜（ｄ）に示すように、第１の酸化膜２及び第１の窒化膜３からなる葉ハードマスク２０を用いてシリコン基板１をドライエッチングし、第１の溝１Ｄを形成する。この際の第１の溝１Ｄの深さは、例えば、１５０ｍｍ程度とする。このように、シリコン基板１においてハードマスク２０に被覆されていない領域がエッチング除去されることにより、シリコン基板１の表面に凹凸が形成される。即ち、ハードマスク２０に被覆されている領域にフィン部１Ｈが形成される。
【００３６】
＜（２）最下部拡散工程＞
次に、最下部拡散工程では、第１の溝１Ｄの底部１ｅに不純物を注入することにより、シリコン基板１に第３不純物拡散層５を形成する。
【００３７】
具体的には、図５（ａ）〜（ｄ）に示すように、まず、予め、第１の溝１Ｄの内部を熱酸化して、フィン部１Ｈの側面を含む第１の溝１Ｄの内部に第２の酸化膜４１を、例えば５ｎｍの膜厚で形成する。
次いで、図６（ａ）〜（ｄ）に示すように、第２の酸化膜４１の表面及びハードマスク２０の側面に、ＣＶＤ法により、例えば１０ｎｍの膜厚で第２の窒化膜４２を形成することにより、第２の酸化膜４１及び第２の窒化膜４２からなるゲート絶縁膜４を形成する。
そして、第１の溝１Ｄの底部の第２の窒化膜４２を除去し、次いで、第１の溝１Ｄの底部に第２の酸化膜４１を介して不純物を注入することにより、シリコン基板１に第３不純物拡散層５を形成する。この際、例えば、不純物としてＡｓを用い、１５ＫｅＶで１Ｅ１５ａｔｏｍｓ／ｃｍ２の条件で行なうことができる。
【００３８】
＜（３）基台部工程＞
次に、基台部工程では、第３不純物拡散層５をエッチングして第１の溝１Ｄに連通した第２の溝１Ｅを形成することにより、シリコン基板１において基体部１Ａ上に設けられるとともに、側面に第３不純物拡散層５が形成されてなる基台部１Ｂを形成する。
具体的には、図７（ａ）〜（ｄ）に示すように、まず、予め、第１の溝１Ｄの底部の第２の酸化膜４１を除去する。次いで、第３不純物拡散層５をエッチングして第１の溝１Ｄに連通した第２の溝１Ｅを形成することにより、シリコン基板１において基体部１Ａ上に設けられるとともに、側面に第３不純物拡散層５が形成されてなる基台部１Ｂを形成する
【００３９】
＜（４）ビット線（埋め込み配線）形成工程＞
次に、ビット線（埋め込み配線）形成工程では、第３不純物拡散層５上に金属材料を堆積させて熱処理することでシリサイド層からなるビット線６を形成した後、ビット線６及び基体部１Ａをエッチングし、第２の溝１Ｅに連通した第３の溝１Ｆを形成する。
【００４０】
具体的には、図８（ａ）〜（ｄ）に示すように、まず、第３不純物拡散層５上に、金属材料としてコバルトを２０ｎｍ程度で堆積させる。次いで、例えば８５０℃の温度で熱処理を行なうことにより、コバルトシリサイド層からなるビット線６を形成した後シリサイド反応しなかったコバルトを除去する。
次いで、ビット線６及び基体部１Ａをエッチングすることにより、第２の溝１Ｅに連通した第３の溝１Ｆを形成する。
【００４１】
＜（５）ピラー部形成工程＞
次に、ピラー部形成工程では、フィン部１Ｈを、ビット線６と直行するワード線予定ラインの延在方向でエッチングし、ビット線６よりも高い位置を底面とする第４の溝１Ｇを形成することにより、複数のピラー部１Ｃを形成する。
【００４２】
具体的には、図９（ａ）〜（ｄ）に示すように、まず、予め、第１の溝１Ｄ、第２の溝１Ｅ及び第３の溝１Ｆの内部に、ＣＶＤ法を用いて酸化膜を成長させて充填する。さらに、第１の窒化物３及び第２の窒化膜４２上に、ＣＶＤ法により、例えば、５０ｎｍ程度の膜厚で酸化膜を成長させる。そして、ＣＭＰ研磨方法等の公知の手法を用いて平坦化処理を行うことにより、層間絶縁膜７を形成する。この際、ＣＭＰ研磨は、例えば、研磨剤としてシリカを用いて行う。
【００４３】
次いで、図１０（ａ）〜（ｄ）に示すように、上記手順で形成した層間絶縁膜７を、ビット線６と直行するワード線１０予定ライン（図４３を参照）の方向でパターニングしてエッチングする。そして、層間絶縁膜７をマスクとしてシリコン基板１をエッチングすることで、第４の溝１Ｇを形成することにより、複数のピラー部１Ｃを形成する。
【００４４】
＜（６）下部拡散工程＞
次に、下部拡散工程では、基台部１Ｂの上面１ａに不純物を注入することによって第１不純物拡散層８を形成する。
具体的には、図１１（ａ）〜（ｄ）に示すように、まず、第４の溝１Ｇの内部を熱酸化させ、第４の酸化膜８１を、例えば５ｎｍ程度の厚さで成長させる。次いで、第４の酸化膜８１を介して基台部１Ｂの上面１ａに不純物を注入することにより、第１不純物拡散層８を形成する。この際、不純物として、例えば、Ａｓを用い、１０ＫｅＶで１Ｅ１４ａｔｏｍｓ／ｃｍ２の条件で行なうことができる。
【００４５】
＜（７）ワード線（ゲート配線）形成工程＞
次に、ワード線（ゲート配線）形成工程では、第４の溝１Ｇの内部にゲート電極材料を充填して、ゲート電極１０Ａを含むワード線１０を形成する。
具体的には、図１２（ａ）〜（ｄ）に示すように、まず、層間絶縁膜７上及び第４の溝１Ｇの内部に、ＨＤＰ法を用いて第５の酸化膜９を形成する。
次いで、図１３（ａ）〜（ｄ）に示すように、第５の酸化膜９及び層間絶縁膜７の上部をウェットエッチングによって除去した後、さらにゲート酸化を行ない、図示略のゲート酸化膜を、例えば、５ｎｍ程度で形成する。そして、ＣＶＤ法を用いて、第４の溝１Ｇの内部にゲート電極材料を充填した後、ＣＭＰ研磨して平坦化することにより、ワード線１０を形成する。
【００４６】
＜（８）ワード線（ゲート配線）エッチング工程＞
次に、ワード線（ゲート配線）エッチング工程では、ワード線１０をエッチングすることにより、第４の溝１Ｇの各側面を各々覆うように分離した後、ワード線１０の各々の上部をエッチングして除去する。
具体的には、図１４（ａ）〜（ｄ）に示すように、まず、ワード線１０を、ゲート平行方向にリソグラフィでパターニングする。次いで、ワード線１０をエッチングすることにより、第４の溝１Ｇの各側面を各々覆うように、各々の列に分離した後、レジストを剥離する。そして、ワード線１０の各々の上部をエッチングして除去することにより、ワード線１０の高さ方向寸法を短縮する。
なお、本実施形態では、ワード線を、第４の溝のサイドウォールとして形成した後、エッチバックによって加工する方法を用いて形成しても良い。
【００４７】
＜（９）上部拡散工程＞
次に、上部拡散工程では、ピラー部１Ｃの上面１ｄに不純物を注入して第２不純物拡散層１４を形成するとともに、ハードマスク２０を除去して第２不純物拡散層１４を露出させる。
具体的には、図１５（ａ）〜（ｄ）に示すように、まず、予め、ワード線１０を覆うように、第４の溝１Ｇの内部に上部層間膜１１を堆積させた後、ＣＭＰ研磨によって平坦化する。
【００４８】
次いで、図１６（ａ）〜（ｄ）に示すように、第１の窒化膜３を、熱リン酸を用いてウェットエッチングで除去する。次いで、第１の酸化膜２を介して、ピラー部１Ｃの上面１ｄに不純物を注入して第２不純物拡散層１４を形成する。この際、不純物として、例えば、Ａｓを用い、１５ＫｅＶで１Ｅ１４ａｔｏｍｓ／ｃｍ２の条件で行なうことができる。
そして、第１の酸化膜２をドライエッチングによって除去することにより、第２不純物拡散層１４を露出させる。
【００４９】
＜コンタクト及びキャパシタを形成する工程＞
次に、本実施形態の製造方法では、第１の酸化膜２及び第１の窒化膜３の除去によって上部が露出した層間絶縁膜７の各々の間を埋めるように、第２不純物拡散層１４の上面にコンタクト１２を形成する工程と、コンタクト１２及び層間絶縁膜７を覆うようにキャパシタ１３を形成する工程とを備えた方法とすることができる。
【００５０】
具体的には、図１７（ａ）〜（ｄ）に示すように、まず、第２不純物拡散層１４の上面にコンタクト材料を成長させた後、ＣＭＰ研磨によって平坦化することにより、コンタクト１２を形成する。
そして、図１（ａ）〜（ｄ）に示すように、コンタクト１２及び層間絶縁膜７を覆うようにキャパシタ１３を形成する。
これら、コンタクト１２及びキャパシタ１３は、従来公知の材料及び構造を採用するとともに、従来公知の方法を何ら制限無く用いて形成することができる。
以上のような各工程により、本実施形態の半導体装置Ａを製造することができる。
【００５１】
以上説明したような、本実施形態の半導体装置Ａによれば、上記構成により、第３不純物拡散層５及びビット線６と第１不純物拡散層８との間に充分な距離が確保されるので、第３不純物拡散層５及びビット線６をなすシリサイドが第１不純物拡散層８まで拡がるのを抑制することが可能となる。また、ビット線６をなすシリサイド層とシリコン基板１との間の界面抵抗低減を目的とする不純物注入処理とは独立した処理として、トランジスタの特性を決定する下部拡散注入、即ち第１不純物拡散層形成を行なうことができるので、複数種類のトランジスタを自由に設計することが可能となる。また、第１不純物拡散層に接続された埋め込み配線は、ビット線として利用しても、あるいはしなくても良く、一般配線として使用することも可能となるという優れた効果が得られるものである。また、シリサイド層からなるビット線６の上面が酸化膜でカバーされ、底面は、高濃度ｐｎ接合で隣接するビット線間のショートを回避できるので、信頼性の高い半導体装置を実現することができる。
【００５２】
また、本実施形態の半導体装置Ａの製造方法によれば、シリサイド層が第１不純物拡散層まで拡がるのが抑制され、また、複数種類のトランジスタを自由に設計することが可能な本発明の半導体装置を、優れた生産性で効率良く製造することが可能となる。
また、本実施形態の製造方法によれば、例えば、縦型ＭＯＳ−Ｔｒの下部に埋め込み配線のビット線を形成した後、ビット線の側面を酸化膜で分離し、ビット線の下をＰＮ接合で分離する方法とすることで、容易にビット線を形成することが可能となる。
【００５３】
ここで、本実施形態の半導体装置Ａ及びその製造方法では、以下に説明するような特徴を有している。
（１）半導体基板（シリコン基板）をエッチングする方法によってピラー部を形成する
（２）シリコン基板もしくはウエルと、トランジスタのボディとの間に電気的ポテンシャル障壁の低い層（第３不純物拡散層）が存在する。
（３）下部拡散層（第１不純物拡散層）の濃度を、埋め込み配線と下部拡散層との間の接触抵抗を低減するための不純物濃度や、埋め込み配線とピラー部との横方向の距離等に関わらず、独立して決定することができる。
（４） 埋め込み配線の材料をシリサイド又はシリサイドを含む物質とする場合、シリサイドと下部拡散層との間の横方向の距離が確保できる。
【００５４】
本実施形態においては、上述のように、シリコン基板をエッチングする方法によってピラー部を形成し、さらに、下部拡散層の濃度を、埋め込み配線と下部拡散層の接触抵抗を低減するための不純物濃度又は配線の不純物濃度や、埋め込み配線とピラーとの間の横方向の距離に関わらず、独立して決定可能なデバイスを形成することができる。即ち、上記（１）及び（３）の両方を満たすことが可能となる。
【００５５】
また、シリコン基板もしくはウエルと、トランジスタのボディとの間に電気的ポテンシャル障壁の低い層からなる第３不純物拡散層が存在し、さらに、下部拡散層の濃度を、埋め込み配線と下部拡散層との間の接触抵抗を低減するための不純物濃度、もしくは埋め込み配線の不純物濃度や、埋め込み配線とピラー部との間の横方向の距離に関わらず、独立して決定可能なデバイスを形成することができる。即ち、上記（２）及び（３）の両方を満たすことが可能となる。
【００５６】
また、埋め込み配線の材料が不純物拡散層であっても、下部拡散層の濃度を、「埋め込み配線と下部拡散層との間の接触抵抗を低減するための不純物濃度」や、埋め込み配線とピラーとの間の横方向の距離に関わらず、独立して決定することが可能となる。即ち、上記（１）及び（３）の両方を満たすデバイス、もしくは上記（２）及び（３）の両方を満たすデバイスの例である。
【００５７】
下部拡散層は、横方向への広がりを抑えることや、ピラー部の径を大きくすることにより、フローティングボディ効果の小さいトランジスタを構成することもできる。また、下部拡散層は、横方向への広がりを持たせることや、ピラーの径を小さくすることにより、フローティングボディ効果の大きなトランジスタを構成することもできる。
【００５８】
シリコン基板をエッチングする方法により、ピラー部の結晶性が向上するのでリーク電流が減少し、また、フローティングボディ効果の大きなトランジスタは、トランジスタのボディ部に正孔を溜め易いため、ＦＢＣ（フローティングボディセル）構造)として利用することもできる。即ち、（１）及び（３）の両方を満たすデバイスに、フローティングボディ効果の大きな条件を組み合わせることにより、特性の優れたＦＢＣ構造を形成することが可能となる。
【００５９】
さらに、埋め込み配線の材料がシリサイド又はシリサイドを含む物質とする場合、シリサイドと下部拡散層との間の距離が確保可能なデバイスを形成することができる。即ち、上記（４）を満たすことが可能となる。
また、埋め込み配線の材料は、シリサイド層及びメタル層からなる構成であっても、シリサイドと下部拡散層との間の距離が確保可能なデバイスを形成することができる。即ち、上記（４）を満たすデバイスの例である。
【００６０】
［第２実施形態］
以下に、本発明の第２実施形態の半導体装置Ｂについて、図１８〜図３０を適宜参照しながら説明する。
図１８は本発明を適用した第２実施形態である半導体装置Ｂを模式的に示す断面図である。また、図１９〜図３０は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、上記第１実施形態と同様、何れも、図４２及び図４３の平面模式図中に示す断面指示線における断面図である。
なお、本実施形態では、上記第１実施形態の半導体装置Ａと共通する構成については同じ符号を付し、また、その詳しい説明を省略する。
【００６１】
図１８（ａ）〜（ｄ）に示すように、本実施形態の半導体装置Ｂは、主に、ビット線（埋め込み配線）６５が、シリサイド層６Ａとメタル層１５とから構成される点で、第１実施形態の半導体装置１とは異なる。
【００６２】
本実施形態の半導体装置Ｂに備えられるビット線６５は、第１実施形態で説明したビット線６と同様の手順で得られるシリサイド層６Ａの表面に、メタル層１５が形成されてなる。
メタル層１５の材質としては、特に限定されるものではないが、例えば、少なくとも、タングステン層又は窒化タングステン層の何れか一方、あるいは両方が含まれる構成とすることができる。
【００６３】
以下に、本実施形態の半導体装置Ｂの製造方法について説明する。
本実施形態では、上述した第１実施形態に備えられるビット線（埋め込み配線）形成工程（４）において、第３不純物拡散層５上に金属材料を堆積させて熱処理することでシリサイド層６Ａを形成した後、第２の溝１Ｅにメタル材料を充填することによってシリサイド層６Ａ及びメタル層１５を含むビット線６５を形成し、次いで、ビット線６５及び基体部１Ａをエッチングすることによって第２の溝１Ｅに連通した第３の溝１Ｆを形成する方法とすることができる。
【００６４】
本実施形態では、図１９（ａ）〜（ｂ）に示すようなシリサイド層６Ａを形成するまでの工程は、第１実施形態に示す工程（１）〜工程（３）と同様の工程とすることができる。
そして、図２０（ａ）〜（ｂ）に示すように、本実施形態では、シリサイド層６Ａに形成された第２の溝１Ｅ内に、ＣＶＤ法を用いて上記メタル材料を成膜して充填し、メタル層１５を形成する。
【００６５】
次に、図２１（ａ）〜（ｂ）に示すように、第１の溝１Ｄの内部に、ＣＶＤ法を用いて、サイドウォール窒化膜１６を、例えば、１０ｎｍの厚さで成長させる。次いで、サイドウォール窒化膜１６をエッチバックし、さらにメタル層１５をドライエッチングした後、さらにシリサイド層６Ａをドライエッチングする。そして、さらに、基体部１Ａをエッチングすることにより、第３の溝１Ｆを形成する。
【００６６】
次に、図２２（ａ）〜（ｂ）に示すように、ＣＶＤ法を用いて酸化膜を形成することにより、各溝の内部及びこれらの上部を覆うように、層間絶縁膜７を形成する。
次に、図２３（ａ）〜（ｂ）に示すように、リソグラフィでゲート平行方向にパターニングを行うことにより、層間絶縁膜７、第１の窒化膜３及び第１の酸化膜２とともに、シリコン基板１をドライエッチングすることにより、第４の溝１Ｇを形成する。
次に、図２４（ａ）〜（ｂ）に示すように、第４の溝１Ｇの底部を熱酸化処理することにより、この部分のシリコンを酸化させる。次いで、第１実施形態と同様の手順で不純物を注入し、この部分に第１不純物拡散層８を形成する。
【００６７】
次に、図２５（ａ）〜（ｂ）に示すように、ＨＤＰ法と用いて第４の溝１Ｇの底部に第５の酸化膜９を形成する。次いで、ウェットエッチングによって第４の溝１Ｇの側壁部を表出させた後、ゲート酸化処理を行なう。
次に、図２６（ａ）〜（ｂ）に示すように、第４の溝１Ｇ内に、ＣＶＤ法を用いてゲート電極材料を成長させた後、ＣＭＰ研磨によって平坦化することにより、ワード線１０を形成する。
次に、図２７（ａ）〜（ｂ）に示すように、ゲート平行方向にリソグラフィでパターニングを行い、ワード線１０を各々の列に分離した後、レジストを剥離する。次いで、ワード線１０の各々の上部をエッチング除去することにより、高さ方向の寸法を短縮する。
【００６８】
次に、図２８（ａ）〜（ｂ）に示すように、第４の溝１Ｇの内部に層間絶縁膜１１を堆積させた後、ＣＭＰ研磨によって平坦化する。
次に、図２９（ａ）〜（ｂ）に示すように、第１の窒化膜３を第１実施形態と同様の手順で除去した後、同様の条件で、ピラー部１Ｃの上面１ｄから不純物注入を行ない、第２不純物拡散層１４を形成する。次いで、同様に、第１の酸化膜２をエッチング除去し、第２不純物拡散層１４を露出させる。
次いで、図３０（ａ）〜（ｂ）に示すように、第２不純物拡散層１４上にコンタクト材料を成長させてコンタクト１２を形成し、さらに、図１８（ａ）〜（ｂ）に示すように、コンタクト１２上にキャパシタ１３を形成する。
以上の工程により、図１８（ａ）〜（ｂ）に示すような本実施形態の半導体装置Ｂが得られる。
【００６９】
［第３実施形態］
以下に、本発明の第３実施形態の半導体装置について、図３１〜図３４を適宜参照しながら説明する。
図３１〜図３４は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、何れも、図４２及び図４３の平面模式図中に示す断面指示線における断面Ａ−Ａ´である。
なお、本実施形態では、上記第１及び第２実施形態の半導体装置Ａ、Ｂと共通する構成については同じ符号を付し、また、その詳しい説明を省略する。
【００７０】
図３１に示すように、本実施形態では、例えば、図２６（ａ）〜（ｂ）に示す第２実施形態の半導体装置Ｂの工程において、最初に形成した第１の窒化膜３の幅に比べ、図中の符号２１−ａの分だけ、片側の第１の窒化膜の幅が広くなっている。これにより、図３２に示すように、第１の窒化膜のウェットエッチングを行うと、リセスしている領域が符号２１−ａの分だけ広くなり、この部分のみ、コンタクトを形成できる領域が広くなる。例えば、図２６（ａ）〜（ｂ）に示す第２実施形態において形成した膜が酸化膜である場合、その後、同様にプロセスを進めることにより、図３３に示すような酸化膜３１が形成された状態となる。
【００７１】
図３３に示す例の場合、最初に形成した第１の窒化膜３の幅に比べ、符号２１−Ｂの分だけ、片側の窒化膜幅が広くなっているものの、この広がり幅は、上述の符号２１−ａに比べて小さい。よって、図３４に示すように、第１の窒化膜３のウェットエッチング後は、リセスしている部分が２１−ｂの分だけ広くなるが、同様に、符号２１−ａに比べれば拡がり幅は小さい。このような点を考慮すると、マスクの材料やサイドウォールの材料、サイドウォールの膜厚を適宜選択することにより、コンタクトを形成することのできる面積をコントロールすることが出来ることが明らかでる。これにより、例えば、コンタクト形成面積を増加させることで、コンタクト抵抗が低減できることが明らかである。
【００７２】
［第４実施形態］
以下に、本発明の第４実施形態の半導体装置について、図３５を参照しながら説明する。
図３５は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、何れも、図４２及び図４３の平面模式図中に示す断面指示線における断面Ａ−Ａ´である。
【００７３】
ピラー部１Ｃのサイドウォールとして形成する膜は、図２６（ａ）〜（ｂ）に示す第２実施形態の半導体装置Ｂの工程において、サイドウォール窒化膜１６及び第２の窒化膜４２の何れもが窒化膜となっている。本実施形態では、図３５に示すように、これらを酸化膜３２、３３として構成する。このような構成とすることにより、ワード線平行方向にシリコン基板１をドライエッチングする際、サイドウォール窒化膜が無いことから、第１の窒化膜３をエッチングした後は、窒化膜の選択比を考慮する必要がなくなるので、形状形成が容易になる場合がある。
【００７４】
［第５実施形態］
以下に、本発明の第４実施形態の半導体装置について、図３６〜図４１を適宜参照しながら説明する。
図３６〜図４１は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、何れも、図４２及び図４３の平面模式図中に示す断面指示線における断面Ａ−Ａ´である。
【００７５】
ここで、図３６に示す工程図は、図２０に示す第２実施形態の工程図と同様の図面である。この後、図３７に示すように、サイドウォール窒化膜３５及びこのサイドウォール窒化膜３５の厚さ分の第１の窒化膜３をウェットエッチングする。
次いで、図３８に示すように、再度、窒化膜の成長を行い、第１の窒化膜３を再成長させるとともに、上端が第１の窒化膜３の縁部を覆う形状とされたサイドウォール窒化膜３６を形成する。
次いで、図３９に示すように、再度、第１の窒化膜３及びサイドウォール窒化膜３６のウェットエッチングを行う。
次いで、図４０に示すように、層間膜３７を堆積させる。
そして、図４１に示すように、リソグラフィ法により、層間膜３７、第１の窒化膜３、第１の酸化膜２及びシリコン基板１をドライエッチングする。このような工程とした場合には、サイドウォールに窒化膜がないことから、第１の窒化膜３をエッチングした後、シリコン基板１をドライエッチングする際、窒化膜の選択比を考慮する必要がなくなるので、形状形成が容易になる場合がある。
【００７６】
［第６実施形態］
以下に、本発明の第６実施形態の半導体装置について、図４４〜図５８を適宜参照しながら説明する。
図４４〜図５８は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、図４４〜図４６は平面図、図４７〜図５８は、何れも図４４〜図４６の平面模式図中に示す断面指示線における、（ａ）断面Ａ´´−Ａ´´´、（ｂ）断面Ｂ´´−Ｂ´´´、（ｃ）断面Ｃ´´−Ｃ´´´、（ｄ）断面Ｄ´´−Ｄ´´´である。
【００７７】
上述したような第１〜第５実施形態の説明においては、ビット線（埋め込み配線）、ワード線（ゲート配線）として、クロスポイント型のメモリセルを想定した工程図を示したが、さらに一般的には、図４４に示すように、ビット線を、単に配線と置き換えた形で考えることができる。
図４４に示す工程図においては、配線パターン１５１が所々途切れた構成とされているが、このように、配線パターンは任意に形成することができる。これにより、図示例の工程は、例えば、メモリセルのように単純なパターンで並んでいる場合のみならず、任意の配列のパターン、任意の配線パターンに適用することができる。
なお、図４５は、ワード線５２を重ねて示した模式図であり、図４６は、第２不純物拡散層上の配線パターン５３を重ねて示した模式図である。
【００７８】
フロー（工程）自体は、上述した各実施形態と同様であり、図４４〜図４６に示す工程のパターンで加工を行うと、図４７〜図５８に示すような形態となる。
まず、図４７（ａ）〜（ｂ）に示すように、シリコン基板１を熱酸化して第１の酸化膜２を形成し、ＣＶＤ法を用いて第１の窒化膜３を形成する。そして、図４４に示す配線パターン１５１をリソグラフィ法でパターニングした後、第１の窒化膜３をドライエッチングし、さらに第１の酸化膜２をドライエッチングすることにより、各断面図に示すような形となる。
【００７９】
次いで、図４８に示すように、シリコン基板１をドライエッチングした後、図４９に示すように、熱酸化処理を行うことで第２の酸化膜４１を形成する。
次いで、図５０に示すように、ＣＶＤ法を用いて第２の窒化膜４２を形成することでゲート絶縁膜４を形成した後、不純物注入を行うことで、第３不純物拡散層５を形成し、その後、第２の窒化膜４１をサイドウォールエッチバックする。
次いで、図５１に示すように、第１の溝内の酸化膜のドライエッチングを行い、さらに、第３不純物拡散層５をドライエッチングする。次いで、上述した各実施形態と同様の方法で、第３不純物拡散層５をシリサイド反応させ、シリサイド層からなるビット線（埋め込み配線）６を形成する。
次いで、図５２に示すように、ビット線６をドライエッチングした後、シリコン基板１をドライエッチングし、さらに、層間絶縁膜７を堆積させる。図示例のように、埋め込み配線パターンを任意とした場合には、ラインアンドスペースで配線を形成した場合にはない、広くオープンなスペースが存在し、CVD法による酸化膜の成長のみでは埋めることが困難な領域が存在する。そして、層間膜１００にて広いパターンを埋める工程を行うが、上記各実施形態で説明したような、２段階で層間を埋める必要はなく、一度の成膜で層間膜を形成しても良い。
次いで、図５３に示すように、ＣＭＰ研磨を行って酸化膜を平坦化した後、再度、酸化膜を堆積する。
【００８０】
次いで、図５４に示すように、リソグラフィ法と用いてワード線（ゲート配線）をパターニングし、層間絶縁膜７のドライエッチング、第１の窒化膜３のドライエッチング、第１の酸化膜２のドライエッチング、シリコンドライエッチングを行う。
次いで、図５５に示すように、熱酸化を行った後、不純物注入を行う。
次いで、図５６に示すように、ゲート材料を堆積してＣＭＰ研磨で平坦化し、リソグラフィ法でパターニングした後、分割すし、さらに、層間膜を堆積してＣＭＰ研磨による平坦化を行う。この際、ゲート材料は、溝内におけるサイドウォールとして成膜し、エッチバックで加工しても良い。
次いで、図５７に示すように、窒化膜をウェットエッチングし、不純物注入を行って第２不純物拡散層を形成した後、酸化膜をドライエッチングし、さらに、第２不純物拡散層上にコンタクト材料を堆積し、ＣＭＰ研磨で平坦化する。
次いで、コンタクト上にキャパシタを形成してもよいが、配線パターンが任意であるので、図５８に示すように、第２不純物拡散層上のコンタクトに上面で接するように配線６１を形成しても良い。
【００８１】
［本発明のその他の実施形態］
以下に、本発明のその他の実施形態の半導体装置について、図５９〜図６３を適宜参照しながら説明する。
図５９〜図６２は、本発明のその他の実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、図５９は平面図、図６０〜図６２は、何れも図５９の平面模式図中に示す断面指示線における、（ａ）断面Ａ−Ａ´、（ｂ）断面Ｂ−Ｂ´、（ｃ）断面Ｃ−Ｃ´、（ｄ）断面Ｄ−Ｄ´である。
【００８２】
本発明に係る半導体装置では、図５９に示す例のように、メモリセルのセル端をシンプルなパターンに構成しても良い。
【００８３】
また、図６０に示す例のように、ゲート電極を形成しない場合でも、第２不純物拡散層の不純物を適正化し、また、エネルギーを適正化することで、縦型ダイオードとして本質的な問題はなく、形成した埋め込み配線は利用可能である。即ち、第２不純物拡散層２００は第１不純物拡散層８がN型となる不純物注入ならばP型、第１不純物拡散層８がP型となる不純物注入ならばN型となるように、不純物を注入すればよい。
【００８４】
また、半導体装置に備えられるトランジスタは、通常のトランジスタとして利用してもよく、トランジスタのボディに正孔をためてメモリ動作させるＦｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ（ＦＢＣ）として利用しても良い。
【００８５】
また、図６１に示す例のように、第１不純物拡散層８がビット線６にかかるように形成されていても良い。
【００８６】
また、図６２に示すように、各々の埋め込み配線の間において、埋め込み配線の下面よりも低い位置が、絶縁膜で分離されていない構成としても構わない。
また、ゲート中に、フローティング部や窒化膜等の電子トラップ部を設け、フラッシュメモリとして利用しても良い。
【００８７】
以上説明したような、上記各実施形態の半導体装置によれば、上述したように、シリサイド層が第１不純物拡散層まで拡がるのが抑制され、また、複数種類のトランジスタを自由に設計することが可能な本発明の半導体装置を、優れた生産性で効率良く製造することが可能となる。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１実施形態である半導体装置を示す断面模式図であり、図４２及び図４３の平面模式図に示す断面指示線に基づき、（ａ）は断面Ａ−Ａ´、（ｂ）は断面Ｂ−Ｂ´、（ｃ）は断面Ｃ−Ｃ´、（ｄ）は断面Ｄ−Ｄ´である。
【図２】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図３】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図４】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図５】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図６】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図７】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図８】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図９】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１０】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１１】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１２】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１３】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１４】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１５】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１６】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１７】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１８】本発明の第２実施形態である半導体装置を示す断面模式図であり、図４２及び図４３の平面模式図に示す断面指示線に基づき、（ａ）は断面Ａ−Ａ´、（ｂ）は断面Ｂ−Ｂ´、（ｃ）は断面Ｃ−Ｃ´、（ｄ）は断面Ｄ−Ｄ´である。
【図１９】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図２０】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図２１】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図２２】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図２３】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図２４】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図２５】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図２６】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図２７】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図２８】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図２９】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図３０】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図３１】本発明の第３実施形態である半導体装置を示す断面模式図であり、図４２及び図４３の平面模式図に示す断面指示線に基づく断面Ａ−Ａ´である。
【図３２】本発明の第３実施形態である半導体装置の製造方法を示す工程図である。
【図３３】本発明の第３実施形態である半導体装置の製造方法を示す工程図である。
【図３４】本発明の第３実施形態である半導体装置の製造方法を示す工程図である。
【図３５】本発明の第４実施形態である半導体装置を示す断面模式図であり、図４２及び図４３の平面模式図に示す断面指示線に基づく断面Ａ−Ａ´である。
【図３６】本発明の第５実施形態である半導体装置を示す断面模式図であり、図４２及び図４３の平面模式図に示す断面指示線に基づき、（ａ）は断面Ａ−Ａ´、（ｂ）は断面Ｂ−Ｂ´、（ｃ）は断面Ｃ−Ｃ´、（ｄ）は断面Ｄ−Ｄ´である。
【図３７】本発明の第５実施形態である半導体装置の製造方法を示す工程図である。
【図３８】本発明の第５実施形態である半導体装置の製造方法を示す工程図である。
【図３９】本発明の第５実施形態である半導体装置の製造方法を示す工程図である。
【図４０】本発明の第５実施形態である半導体装置の製造方法を示す工程図である。
【図４１】本発明の第５実施形態である半導体装置の製造方法を示す工程図である。
【図４２】本発明の第１実施形態である半導体装置を示す平面模式図である。
【図４３】本発明の第１実施形態である半導体装置を示す平面模式図である。
【図４４】本発明の第６実施形態である半導体装置の一例を示す平面模式図である。
【図４５】本発明の第６実施形態である半導体装置の一例を示す平面模式図である。
【図４６】本発明の第６実施形態である半導体装置の一例を示す平面模式図である。
【図４７】本発明の第６実施形態である半導体装置を示す断面模式図であり、図４４〜図４６の平面模式図に示す断面指示線に基づき、（ａ）は断面Ａ−Ａ´、（ｂ）は断面Ｂ−Ｂ´、（ｃ）は断面Ｃ−Ｃ´、（ｄ）は断面Ｄ−Ｄ´である。
【図４８】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図４９】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図５０】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図５１】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図５２】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図５３】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図５４】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図５５】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図５６】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図５７】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図５８】本発明の第６実施形態である半導体装置の製造方法を示す工程図である。
【図５９】本発明のその他の実施形態である半導体装置の製造方法の一例を示す平面模式図である。
【図６０】本発明のその他の実施形態である半導体装置の製造方法の一例を示す工程図である。
【図６１】本発明のその他の実施形態である半導体装置の製造方法の一例を示す工程図である。
【図６２】本発明のその他の実施形態である半導体装置の製造方法の一例を示す工程図である。
【図６３】本発明のその他の実施形態である半導体装置の一例を示す断面模式図である。
【符号の説明】
【００８９】
Ａ、Ｂ…半導体装置、１…シリコン基板、１Ａ…基体部、１Ｂ…基台部、１Ｃ…ピラー部、１Ｄ…第１の溝、１Ｅ…第２の溝、１Ｆ…第３の溝、１Ｇ…第４の溝、１Ｈ…フィン部、１ａ…上面（基台部）、１ｂ…側面（基台部）、１ｃ…側面（ピラー部）、１ｄ…上面（ピラー部）、２…第１の酸化膜（ハードマスク）、３…第１の窒化膜（ハードマスク）、２０…ハードマスク、４…ゲート絶縁膜、４１…第２の酸化膜、４２…第２の窒化膜、５…第３不純物拡散層、５ａ…上端（第３不純物拡散層）、６、６５…ビット線（埋め込み配線）、６ａ…上端（ビット線）、６Ａ…シリサイド層（ビット線）、７、１１…層間絶縁膜、８…第１不純物拡散層、８ａ…上端（第１不純物拡散層）、１０…ワード線（ゲート配線）、１０Ａ…ゲート電極、１２…コンタクト、１３…キャパシタ、１４…第２不純物拡散層、１５…メタル層（ビット線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010141259.tif 000007
【図６】
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【図７】
2010141259.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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