(57)【要約】【課題】時分割的なＶｔｈキャンセル動作において正確な閾値補正を行うと共に補正動作を加速し、補正期間を短縮する。【解決手段】画素回路の保持容量に信号値を与える前に、上記保持容量に駆動トランジスタの閾値電圧を保持させる閾値補正動作を複数回実行させる。この複数回の閾値補正動作期間の後の期間となる複数回の補正後期間において、少なくとも１回の補正後期間は駆動トランジスタをカットオフさせ、少なくとも１回の補正後期間は駆動トランジスタをカットオフさせないようにする。【選択図】図５
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【特許請求の範囲】
【請求項１】
少なくとも、発光素子と、ドレイン−ソース間に駆動電圧が印加されることで上記発光素子に対してゲート−ソース間に与えられた信号値に応じた電流印加を行う駆動トランジスタと、上記駆動トランジスタのゲート−ソース間に接続され上記駆動トランジスタの閾値電圧と入力された信号値とを保持する保持容量と、を有する画素回路が、マトリクス状に配置されて成る画素アレイと、
上記保持容量に信号値を与える前に、上記保持容量に上記駆動トランジスタの閾値電圧を保持させる閾値補正動作を複数回実行させる閾値補正動作手段と、
複数回の閾値補正動作期間の後の期間となる複数回の補正後期間において、少なくとも１回の補正後期間は上記駆動トランジスタをカットオフさせ、少なくとも１回の補正後期間は上記駆動トランジスタをカットオフさせないようにするカットオフ制御手段と、
を備えた表示装置。
【請求項２】
上記閾値補正動作手段は、上記閾値補正動作期間において、上記駆動トランジスタのゲート電位を基準値とさせた状態で、上記駆動トランジスタへ駆動電圧を供給することで、上記閾値補正動作を実行させ、
上記カットオフ制御手段は、上記補正後期間において、上記駆動トランジスタへ上記駆動電圧より低い中間電圧を供給することで上記駆動トランジスタをカットオフさせ、また上記駆動トランジスタへ上記駆動電圧の供給を維持することで上記駆動トランジスタをカットオフさせないようにする請求項１に記載の表示装置。
【請求項３】
上記画素アレイ上で列状に配設される各信号線に、信号値及び基準値としての電位を供給する信号セレクタと、
上記画素アレイ上で行状に配設される各書込制御線を駆動して、上記信号線の電位を上記画素回路に導入させる書込スキャナと、
上記画素アレイ上で行状に配設される各電源制御線を用いて、上記画素回路の上記駆動トランジスタへの駆動電圧の印加を行う駆動制御スキャナと、
を備え、
上記閾値補正動作手段は、上記駆動トランジスタのゲート電位を上記信号線から与えられる基準値とさせる上記書込スキャナによる動作と、上記駆動トランジスタへ駆動電圧を供給する上記駆動制御スキャナによる動作とによって実現され、
上記カットオフ制御手段は、上記駆動制御スキャナにより、上記駆動トランジスタへ上記駆動電圧より低い中間電圧を供給することで上記駆動トランジスタをカットオフさせる動作と、上記駆動トランジスタへ上記駆動電圧の供給を維持することで上記駆動トランジスタをカットオフさせない動作とによって実現される請求項２に記載の表示装置。
【請求項４】
上記カットオフ制御手段は、複数回の補正後期間において、少なくとも初回の補正後期間は上記駆動トランジスタをカットオフさせる請求項３に記載の表示装置。
【請求項５】
上記カットオフ制御手段は、複数回の補正後期間において、前半の補正後期間は上記駆動トランジスタをカットオフさせ、後半の補正後期間は上記駆動トランジスタをカットオフさせない請求項３に記載の表示装置。
【請求項６】
上記画素回路は、上記発光素子と、上記駆動トランジスタと、上記保持容量とに加えてサンプリングトランジスタを備え、
上記サンプリングトランジスタは、そのゲートが上記書込制御線に接続され、ソース及びドレインの一方が上記信号線に接続され、他方が上記駆動トランジスタのゲートに接続され、
上記駆動トランジスタは、そのソース及びドレインの一方が上記発光素子に接続され、他方が上記電源制御線に接続される請求項３に記載の表示装置。
【請求項７】
上記閾値補正動作手段は、上記閾値補正動作期間において、上記駆動トランジスタのゲート電位を上記信号線から与えられる基準値とさせた状態で、上記駆動トランジスタへ駆動電圧を供給することで、上記閾値補正動作を実行させ、
上記カットオフ制御手段は、上記補正後期間において、上記駆動トランジスタのゲート電位をカットオフ制御電位とすることで上記駆動トランジスタをカットオフさせ、また上記駆動トランジスタのゲート電位をカットオフ制御電位としないことで上記駆動トランジスタをカットオフさせないようにする請求項１に記載の表示装置。
【請求項８】
上記画素アレイ上で列状に配設される各信号線に、信号値、基準値、及び上記カットオフ制御電位を供給する信号セレクタと、
上記画素アレイ上で行状に配設される各書込制御線を駆動して、上記信号線の電位を上記画素回路に導入させる書込スキャナと、
上記画素アレイ上で行状に配設される各電源制御線を用いて、上記画素回路の上記駆動トランジスタへの駆動電圧の印加を行う駆動制御スキャナと、
を備え、
上記閾値補正動作手段は、上記駆動トランジスタのゲート電位を上記信号線から与えられる基準値とさせる上記書込スキャナによる回路動作と、上記駆動トランジスタへ駆動電圧を供給する上記駆動制御スキャナによる回路動作とによって実現され、
上記カットオフ制御手段は、上記駆動制御スキャナにより、上記駆動トランジスタのゲートに、上記信号線からの上記カットオフ制御電位を供給することで上記駆動トランジスタをカットオフさせる動作と、上記駆動トランジスタへ上記カットオフ制御電位を供給しないことで上記駆動トランジスタをカットオフさせない動作とによって実現される請求項７に記載の表示装置。
【請求項９】
少なくとも、発光素子と、ドレイン−ソース間に駆動電圧が印加されることで上記発光素子に対してゲート−ソース間に与えられた信号値に応じた電流印加を行う駆動トランジスタと、上記駆動トランジスタのゲート−ソース間に接続され上記駆動トランジスタの閾値電圧と入力された信号値とを保持する保持容量と、を有する画素回路が、マトリクス状に配置されて成る画素アレイとを有する表示装置の表示駆動方法として、
上記保持容量に信号値を与える前に、上記保持容量に上記駆動トランジスタの閾値電圧を保持させる閾値補正動作を複数回実行させるとともに、複数回の閾値補正動作期間の後の期間となる複数回の補正後期間において、少なくとも１回の補正後期間は上記駆動トランジスタをカットオフさせ、少なくとも１回の補正後期間は上記駆動トランジスタをカットオフさせないようにする表示駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路がマトリクス状に配置された画素アレイを有する表示装置と、その表示駆動方法であって、例えば発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置に関する。
【背景技術】
【０００２】
【特許文献１】特開２００７−１３３２８２号公報
【特許文献２】特開２００３−２５５８５６号公報
【特許文献３】特開２００３−２７１０９５号公報
【０００３】
例えば上記特許文献２，３に見られるように、有機ＥＬ素子を画素に用いた画像表示装置が開発されている。有機ＥＬ素子は自発光素子であることから、例えば液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能である（いわゆる電流制御型）。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ：ＴＦＴ）によって制御するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで有機ＥＬ素子を用いた画素回路構成としては、画素毎の輝度ムラの解消等による表示品質の向上や、高輝度化、高精細化、ハイフレームレート化（高周波数化）が強く求められている。
これらの観点より、各種多様な構成が検討されている。例えば上記特許文献１のように、画素毎での駆動トランジスタの閾値電圧や移動度のバラツキをキャンセルして画素毎の輝度ムラを解消できるようにした画素回路構成や動作は各種提案されている。
ここで本発明では有機ＥＬ素子を用いた表示装置として、より好適な閾値キャンセル動作を実現することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の表示装置は、少なくとも、発光素子と、ドレイン−ソース間に駆動電圧が印加されることで上記発光素子に対してゲート−ソース間に与えられた信号値に応じた電流印加を行う駆動トランジスタと、上記駆動トランジスタのゲート−ソース間に接続され上記駆動トランジスタの閾値電圧と入力された信号値とを保持する保持容量と、を有する画素回路が、マトリクス状に配置されて成る画素アレイを備える。そして上記保持容量に信号値を与える前に、上記保持容量に上記駆動トランジスタの閾値電圧を保持させる閾値補正動作を複数回実行させる閾値補正動作手段と、複数回の閾値補正動作期間の後の期間となる複数回の補正後期間において、少なくとも１回の補正後期間は上記駆動トランジスタをカットオフさせ、少なくとも１回の補正後期間は上記駆動トランジスタをカットオフさせないようにするカットオフ制御手段とを備えるようにする。
【０００６】
また上記閾値補正動作手段は、上記閾値補正動作期間において、上記駆動トランジスタのゲート電位を基準値とさせた状態で、上記駆動トランジスタへ駆動電圧を供給することで、上記閾値補正動作を実行させる。上記カットオフ制御手段は、上記補正後期間において、上記駆動トランジスタへ上記駆動電圧より低い中間電圧を供給することで上記駆動トランジスタをカットオフさせ、また上記駆動トランジスタへ上記駆動電圧の供給を維持することで上記駆動トランジスタをカットオフさせないようにする。
また上記画素アレイ上で列状に配設される各信号線に、信号値及び基準値としての電位を供給する信号セレクタと、上記画素アレイ上で行状に配設される各書込制御線を駆動して、上記信号線の電位を上記画素回路に導入させる書込スキャナと、上記画素アレイ上で行状に配設される各電源制御線を用いて、上記画素回路の上記駆動トランジスタへの駆動電圧の印加を行う駆動制御スキャナとを備える。そして上記閾値補正動作手段は、上記駆動トランジスタのゲート電位を上記信号線から与えられる基準値とさせる上記書込スキャナによる動作と、上記駆動トランジスタへ駆動電圧を供給する上記駆動制御スキャナによる動作とによって実現されるようにする。上記カットオフ制御手段は、上記駆動制御スキャナにより、上記駆動トランジスタへ上記駆動電圧より低い中間電圧を供給することで上記駆動トランジスタをカットオフさせる動作と、上記駆動トランジスタへ上記駆動電圧の供給を維持することで上記駆動トランジスタをカットオフさせない動作とによって実現されるようにする。
また上記カットオフ制御手段は、複数回の補正後期間において、少なくとも初回の補正後期間は上記駆動トランジスタをカットオフさせる。
また上記カットオフ制御手段は、複数回の補正後期間において、前半の補正後期間は上記駆動トランジスタをカットオフさせ、後半の補正後期間は上記駆動トランジスタをカットオフさせないようにする。
また上記画素回路は、上記発光素子と、上記駆動トランジスタと、上記保持容量とに加えてサンプリングトランジスタを備え、上記サンプリングトランジスタは、そのゲートが上記書込制御線に接続され、ソース及びドレインの一方が上記信号線に接続され、他方が上記駆動トランジスタのゲートに接続され、上記駆動トランジスタは、そのソース及びドレインの一方が上記発光素子に接続され、他方が上記電源制御線に接続される構成とする。
【０００７】
また上記閾値補正動作手段は、上記閾値補正動作期間において、上記駆動トランジスタのゲート電位を上記信号線から与えられる基準値とさせた状態で、上記駆動トランジスタへ駆動電圧を供給することで、上記閾値補正動作を実行させ、上記カットオフ制御手段は、上記補正後期間において、上記駆動トランジスタのゲート電位をカットオフ制御電位とすることで上記駆動トランジスタをカットオフさせ、また上記駆動トランジスタのゲート電位をカットオフ制御電位としないことで上記駆動トランジスタをカットオフさせないようにする。
また上記画素アレイ上で列状に配設される各信号線に、信号値、基準値、及び上記カットオフ制御電位を供給する信号セレクタと、上記画素アレイ上で行状に配設される各書込制御線を駆動して、上記信号線の電位を上記画素回路に導入させる書込スキャナと、上記画素アレイ上で行状に配設される各電源制御線を用いて、上記画素回路の上記駆動トランジスタへの駆動電圧の印加を行う駆動制御スキャナとを備える。そして上記閾値補正動作手段は、上記駆動トランジスタのゲート電位を上記信号線から与えられる基準値とさせる上記書込スキャナによる回路動作と、上記駆動トランジスタへ駆動電圧を供給する上記駆動制御スキャナによる回路動作とによって実現されるようにする。上記カットオフ制御手段は、上記駆動制御スキャナにより、上記駆動トランジスタのゲートに、上記信号線からの上記カットオフ制御電位を供給することで上記駆動トランジスタをカットオフさせる動作と、上記駆動トランジスタへ上記カットオフ制御電位を供給しないことで上記駆動トランジスタをカットオフさせない動作とによって実現されるようにする。
【０００８】
本発明の表示駆動方法は、画素回路の保持容量に信号値を与える前に、上記保持容量に駆動トランジスタの閾値電圧を保持させる閾値補正動作を複数回実行させるとともに、複数回の閾値補正動作期間の後の期間となる複数回の補正後期間において、少なくとも１回の補正後期間は上記駆動トランジスタをカットオフさせ、少なくとも１回の補正後期間は上記駆動トランジスタをカットオフさせないようにする。
【０００９】
有機ＥＬ表示装置の画素回路動作の高周波数化に伴い、駆動トランジスタの閾値補正動作を時分割的に行うことがある。時分割的に閾値補正動作を行うことで、閾値補正動作としての必要な期間を確保でき、適切に閾値のバラツキをキャンセルできる。ところが分割した補正動作の回数が多くなると、画素回路動作としての１サイクルの複雑化が促進され、電源揺れなどの悪影響が生じることがある。このため分割動作回数を少なくすることが望まれる。そのためには迅速な閾値補正動作が必要になる。
ここで閾値補正動作の後の期間（補正後期間）に駆動トランジスタをカットオフさせリーク電流を抑止することで、ゲート電位、ソース電位の上昇を抑止し、より正確な閾値補正を行うことができる。その一方で、リーク電流を積極的に利用すると、駆動トランジスタのゲート−ソース間電圧を、より早く閾値電圧に収束させることもできる。つまり閾値補正動作を加速できる。
そこで本発明では、複数の補正後期間において、駆動トランジスタをカットオフさせない場合とカットオフさせる場合を設け、閾値補正動作の正確性と迅速性を両立させる。
【発明の効果】
【００１０】
本発明によれば、時分割的に閾値補正を行う際に、その補正後期間として駆動トランジスタをカットオフさせる場合と、カットオフさせない場合を設ける。複数の補正後期間（例えば初回の補正後期間）のうちで、リーク電流による悪影響が想定される補正後期間は、駆動トランジスタをカットオフさせて閾値補正動作の正確性を確保する。またリーク電流よる悪影響がないとされる補正後期間は、駆動トランジスタをカットオフさせず、リーク電流によるソース及びゲートの電位上昇を利用して、駆動トランジスタのゲート−ソース間電圧を、より早く閾値電圧に近づける。これによって閾値補正動作の正確性と迅速性を両立させることができる。そして、これにより分割補正回数の削減も可能となり、電源制御ラインの電源揺れ等を低減できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の表示装置の実施の形態として、有機ＥＬ素子を用いた表示装置の例を次の順序で説明する。
［１．実施の形態の表示装置の構成］
［２．本発明に至る過程における画素回路動作］
［３．本発明の第１の実施の形態としての画素回路動作］
［４．本発明の第２の実施の形態としての画素回路動作］
【００１２】
［１．実施の形態の表示装置の構成］
図１に実施の形態の表示装置の全体構成を示す。この表示装置は後述するように、駆動トランジスタの閾値電圧や移動度のバラツキに対する補償機能を備えた画素回路１０を含むものである。
図１に示すように、本例の表示装置は、画素回路１０が列方向と行方向にマトリクス状に配列された画素アレイ部２０を備える。なお、画素回路１０には「Ｒ」「Ｇ」「Ｂ」を付しているが、これはＲ（赤）、Ｇ（緑）、Ｂ（青）の各色の発光画素であることを示している。
【００１３】
そしてこの画素アレイ部２０の各画素回路１０を駆動するため、水平セレクタ１１と、ライトスキャナ（書込スキャナ）１２と、ドライブスキャナ（駆動制御スキャナ）１３を備える。
また水平セレクタ１１により選択され、輝度情報に応じた映像信号を画素回路１０に対する入力信号として供給する信号線ＤＴＬ１、ＤＴＬ２・・・が、画素アレイ部２０に対して列方向に配されている。信号線ＤＴＬ１、ＤＴＬ２・・・は、画素アレイ部２０においてマトリクス配置された画素回路１０の列数分だけ配される。
【００１４】
また画素アレイ部２０に対して、行方向に書込制御線ＷＳＬ１，ＷＳＬ２・・・、電源制御線ＤＳＬ１，ＤＳＬ２・・・が配されている。これらの書込制御線ＷＳＬ及び電源制御線ＤＳＬは、それぞれ、画素アレイ部２０においてマトリクス配置された画素回路１０の行数分だけ配される。
書込制御線ＷＳＬ（ＷＳＬ１，ＷＳＬ２・・・）はライトスキャナ１２により駆動される。ライトスキャナ１２は、設定された所定のタイミングで、行状に配設された各書込制御線ＷＳＬ１，ＷＳＬ２・・・に順次、走査パルスＷＳ（ＷＳ１，ＷＳ２・・・）を供給して、画素回路１０を行単位で線順次走査する。
電源制御線ＤＳＬ（ＤＳＬ１，ＤＳＬ２・・・）はドライブスキャナ１３により駆動される。ドライブスキャナ１３は、ライトスキャナ１２による線順次走査に合わせて、行状に配設された各電源制御線ＤＳＬ１，ＤＳＬ２・・・に駆動電位（Ｖ１）、中間電位（Ｖ２）、初期電位（Ｖｉｎｉ）の３値に切り替わる電源電圧としての電源パルスＤＳ（ＤＳ１，ＤＳ２・・・）を供給する。
水平セレクタ１１は、ライトスキャナ１２による線順次走査に合わせて、列方向に配された信号線ＤＴＬ１、ＤＴＬ２・・・に対して、画素回路１０に対する入力信号としての信号電位（Ｖｓｉｇ）と基準電位（Ｖｏｆｓ）を供給する。
【００１５】
図２に画素回路１０の構成を示している。この画素回路１０が、図１の構成における画素回路１０のようにマトリクス配置される。なお、図２では簡略化のため、信号線ＤＴＬと書込制御線ＷＳＬ及び電源制御線ＤＳＬが交差する部分に配される１つの画素回路１０のみを示している。
【００１６】
この画素回路１０は、発光素子である有機ＥＬ素子１と、１個の保持容量Ｃｓと、サンプリングトランジスタＴｒＳ、駆動トランジスタＴｒＤとしての２個の薄膜トランジスタ（ＴＦＴ）とで構成されている。サンプリングトランジスタＴｒＳ、駆動トランジスタＴｒＤはｎチャネルＴＦＴとされている。
【００１７】
保持容量Ｃｓは、一方の端子が駆動トランジスタＴｒＤのソースに接続され、他方の端子が同じく駆動トランジスタＴｒＤのゲートに接続されている。
画素回路１０の発光素子は例えばダイオード構造の有機ＥＬ素子１とされ、アノードとカソードを備えている。有機ＥＬ素子１のアノードは駆動トランジスタＴｒＤのソースｓに接続され、カソードは所定の接地配線（カソード電位Ｖｃａｔｈ）に接続されている。なお容量ＣELは、有機ＥＬ素子１の寄生容量である。
サンプリングトランジスタＴｒＳは、そのドレインとソースの一端が信号線ＤＴＬに接続され、他端が駆動トランジスタＴｒＤのゲートに接続される。またサンプリングトランジスタＴｒＳのゲートは書込制御線ＷＳＬに接続されている。
駆動トランジスタＴｒＤのドレインは電源制御線ＤＳＬに接続されている。
【００１８】
有機ＥＬ素子１の発光駆動は、基本的には次のようになる。
信号線ＤＴＬに信号電位Ｖｓｉｇが印加されたタイミングで、サンプリングトランジスタＴｒＳが書込制御線ＷＳＬによってライトスキャナ１２から与えられる走査パルスＷＳによって導通される。これにより信号線ＤＴＬからの入力信号Ｖｓｉｇが保持容量Ｃｓに書き込まれる。駆動トランジスタＴｒＤは、ドライブスキャナ１３によって駆動電位Ｖ１が与えられている電源制御線ＤＳＬからの電流供給により、保持容量Ｃｓに保持された信号電位に応じた電流を有機ＥＬ素子１に流し、有機ＥＬ素子１を発光させる。
【００１９】
また、この画素回路１０では、有機ＥＬ素子１の電流駆動に先立って駆動トランジスタＴｒＤの閾値電圧Ｖｔｈのバラツキの影響を補正する為の動作（以下、Ｖｔｈキャンセル動作）を行う。さらに、上記のように信号線ＤＴＬからの入力信号Ｖｓｉｇを保持容量Ｃｓに書き込むと同時に、駆動トランジスタＴｒＤの移動度のバラツキの影響をキャンセルするための移動度補正動作も行う。
【００２０】
［２．本発明に至る過程における画素回路動作］
ここで、このような画素回路１０において、本発明に至る過程で検討されていた回路動作について説明する。特にここでは、Ｖｔｈキャンセルとして分割補正を行う動作について図３により説明する。
【００２１】
図３には水平セレクタ１１によって信号線ＤＴＬに与えられる電位（信号電位Ｖｓｉｇと基準電位Ｖｏｆｓ）を、ＤＴＬ入力信号として示している。
また走査パルスＷＳとして、ライトスキャナ１２によって書込制御線ＷＳＬに印加されるパルスを示している。この走査パルスＷＳにより、サンプリングトランジスタＴｒＳが、導通／非導通に制御される。
また電源パルスＤＳとして、ドライブスキャナ１３によって電源制御線ＤＳＬに印加される電圧を示している。この電圧としては、ドライブスキャナ１３は駆動電位Ｖ１と初期電位Ｖｉｎｉが所定タイミングで切り替わるように供給する。
また駆動トランジスタＴｒＤのゲート電位Ｖｇ、ソース電位Ｖｓの変動も示している。
【００２２】
図３のタイミングチャートにおける時点ｔｓは、発光素子である有機ＥＬ素子１が発光駆動される１サイクル、例えば画像表示の１フレーム期間の開始タイミングとなる。
まず時点ｔｓにおいてドライブスキャナ１３は、電源パルスＤＳを初期電位Ｖｉｎｉとする。これによって駆動トランジスタＴｒＤのソース電位Ｖｓは初期電位Ｖｉｎｉで低下し、有機ＥＬ素子１は非発光状態になる。また浮遊状態の駆動トランジスタＴｒＤのゲート電位Ｖｇも低下する。
その後、期間ｔ３０にＶｔｈキャンセル動作のための準備を行う。即ち、信号線ＤＴＬが基準電位Ｖｏｆｓとされているときに走査パルスＷＳがＨレベルとされてサンプリングトランジスタＴｒＳが導通される。これにより駆動トランジスタＴｒＤのゲート電位Ｖｇが電圧Ｖｏｆｓに固定される。ソース電位Ｖｓは初期電位Ｖｉｎｉを維持する。
このようにして、駆動トランジスタＴｒＤのゲート−ソース間電圧Ｖｇｓを、閾値電圧Ｖｔｈ以上に開くことで、Ｖｔｈキャンセルの準備を行う。
【００２３】
次にＶｔｈキャンセル動作が開始される。ここでは期間ｔ３１，ｔ３３，ｔ３５，ｔ３７として時分割的に閾値補正を行うことになる。
まず期間ｔ３１で、駆動トランジスタＴｒＤのゲート電位Ｖｇを基準電位Ｖｏｆｓに固定したまま、ドライブスキャナ１３によって電源パルスＤＳが駆動電位Ｖ１とされることで、ソース電位Ｖｓが上昇する。
但しこのとき、ソース電位Ｖｓが有機ＥＬ素子１の閾値を越えないようにするため、及びＤＴＬ入力信号が信号電位Ｖｓｉｇの期間にはサンプリングトランジスタＴｒＳを非導通とするため、ライトスキャナ１２は、信号線ＤＴＬが基準電位Ｖｏｆｓとなる期間に走査パルスＷＳを断続的にオンさせる。これによって期間ｔ３１，ｔ３３，ｔ３５，ｔ３７に分割してＶｔｈキャンセル動作が行われる。
このＶｔｈキャンセル動作は、駆動トランジスタＴｒＤのゲート−ソース間電圧Ｖｇｓ＝閾値電圧Ｖｔｈとなると完了する（期間ｔ３７）。
【００２４】
なお、Ｖｔｈ補正動作を実行する期間ｔ３１の後の期間（補正後期間）ｔ３２、同じく期間ｔ３３の後の補正後期間ｔ３４、同じく期間ｔ３５の後の補正後期間ｔ３６は、走査パルスＷＳによってサンプリングトランジスタＴｒＳがオフとされている。これはＤＴＬ入力信号が信号値電圧（他のラインの画素に対する信号値）とされている期間に、その信号値を駆動トランジスタＴｒＤのゲートに印加しないようにするものであるが、この補正後期間ｔ３２、ｔ３４、ｔ３６は、駆動トランジスタＴｒＤのドレインには電源制御線ＤＳＬからの駆動電位Ｖ１が継続して供給されている。
そして駆動トランジスタＴｒＤが完全にカットオフしないことで、電流は完全に停止せず、その影響で図のようにソース電位Ｖｓが上昇し、それに応じてゲート電位Ｖｇが上昇していく現象が見られる。上昇したゲート電位Ｖｇについては、走査パルスＷＳでサンプリングトランジスタＴｒＳがオンとされた際に、ＤＴＬ入力信号としての基準電位Ｖｏｆｓに戻される。
【００２５】
以上のようにＶｔｈキャンセルが複数回の分割的に行われた後は、信号線ＤＴＬが当該画素回路に対する信号電位Ｖｓｉｇとなったタイミング（期間ｔ３９）において、走査パルスＷＳがオンとされることで、保持容量Ｃｓに信号電位Ｖｓｉｇが書き込まれる。また、この期間ｔ３９は、駆動トランジスタＴｒＤの移動度補正期間ともなる。
この期間ｔ３９では、駆動トランジスタＴｒＤの移動度に応じてソース電位Ｖｓが上昇する。即ち駆動トランジスタＴｒＤの移動度が大きければ、ソース電位Ｖｓの上昇量が大きく、移動度が小さければソース電位Ｖｓの上昇量が小さい。これは結果として発光期間における駆動トランジスタＴｒＤのゲート−ソース間電圧Ｖｇｓを、移動度に応じて調整する動作となる。
【００２６】
その後、ソース電位Ｖｓが有機ＥＬ素子１の閾値を越える電位となったときに、有機ＥＬ素子１が発光されることになる。
即ち駆動トランジスタＴｒＤは保持容量Ｃｓに保持されている電位に応じて駆動電流を流し、有機ＥＬ素子１を発光させる。このとき駆動トランジスタＴｒＤのソース電位Ｖｓは所定の動作点に保持されている。
駆動トランジスタＴｒＤのドレインには電源制御線ＤＳＬから駆動電位Ｖ１が印加されており、常に飽和領域で動作するように設定されているため、駆動トランジスタＴｒＤは定電流源として機能し、有機ＥＬ素子１に流れる電流Ｉｄｓは駆動トランジスタＴｒＤのゲート−ソース間電圧Ｖｇｓに応じて、
【数１】
2010048865.tif 000003
となる。但し、Ｉｄｓは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流、μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘはゲート容量、Ｖｔｈは駆動トランジスタＴｒＤの閾値電圧、Ｖｇｓは駆動トランジスタＴｒＤのゲート−ソース間電圧を表わしている。
この（数１）からわかるように、電流Ｉｄｓは駆動トランジスタＴｒＤのゲート−ソース間電圧Ｖｇｓの２乗値に依存するため、電流Ｉｄｓとゲート−ソース間電圧Ｖｇｓの関係は図４のようになる。
【００２７】
飽和領域では駆動トランジスタＴｒＤのドレイン電流Ｉｄｓはゲート−ソース間電圧Ｖｇｓによって制御されるが、保持容量Ｃｓの作用により駆動トランジスタＴｒＤのゲート・ソース間電圧Ｖｇｓ（＝Ｖｓｉｇ＋Ｖｔｈ）は一定であるので、駆動トランジスタＴｒＤは一定電流を有機ＥＬ素子１に流す定電流源として動作する。
これにより有機ＥＬ素子１のアノード電位（ソース電位Ｖｓ）は有機ＥＬ素子１に電流が流れる電圧まで上昇し、有機ＥＬ素子１は発光する。つまり今回のフレームにおける、信号電圧Ｖｓｉｇに応じた輝度での発光が開始される。
【００２８】
このように画素回路１０は１フレーム期間において、Ｖｔｈキャンセル動作及び移動度補正を含んで、有機ＥＬ素子１の発光のための動作が行われる。
Ｖｔｈキャンセル動作によって各画素回路１０での駆動トランジスタＴｒＤの閾値電圧Ｖｔｈのバラツキや、経時変動による閾値電圧Ｖｔｈ変動などに関わらず、信号電位Ｖｓｉｇに応じた電流を有機ＥＬ素子１に与えることができる。つまり製造上或いは経時変化による閾値電圧Ｖｔｈのバラツキをキャンセルして、画面上に輝度ムラ等を発生させずに高画質を維持できる。
また、駆動トランジスタＴｒＤの移動度によってもドレイン電流は変動するため、画素回路１０毎の駆動トランジスタＴｒＤの移動度のバラツキにより画質が低下するが、移動度補正により、駆動トランジスタＴｒＤの移動度の大小に応じてソース電位Ｖｓが得られ、結果として各画素回路１０の駆動トランジスタＴｒＤの移動度のバラツキを吸収するようなゲート−ソース間電圧Ｖｇｓに調整されるため、移動度のバラツキによる画質低下も解消される。
【００２９】
［３．本発明の第１の実施の形態としての画素回路動作］
以上のように１サイクルの画素回路動作として、Ｖｔｈキャンセル動作を分割して複数回行うが、このようにＶｔｈキャンセル動作を時分割的に複数回行うのは、表示装置の高周波数化の要請による。
高フレームレート化が進むことで、画素回路の動作時間が相対的に短くなっていくため、連続的なＶｔｈキャンセル期間を確保することが難しくなる。そこで上記のように時分割的にＶｔｈキャンセル動作を行うことでＶｔｈキャンセル期間として必要な期間を確保して、駆動トランジスタＴｒＤのゲート−ソース間電圧を閾値電圧Ｖｔｈに収束させる。
【００３０】
ところが、図３のような時分割的なＶｔｈキャンセル動作を行う場合、上記のように、補正後期間ｔ３２、ｔ３４、ｔ３６において、ソース電位Ｖｓ、ゲート電位Ｖｇの上昇がみられる。これがＶｔｈキャンセル動作の誤動作を引き起こす懸念がある。
上記のように補正後期間ｔ３２、ｔ３４、ｔ３６においてソース電位Ｖｓ、ゲート電位Ｖｇの上昇した後、Ｖｔｈキャンセル動作の再開によってゲート電圧Ｖｇは基準電位Ｖｏｆｓに戻されるが、ソース電位Ｖｓは上昇したままの電位を保つ。このとき、場合によってはゲート−ソース間電圧が、閾値電圧Ｖｔｈより小さくなってしまうことがあり得る。この場合、正確なＶｔｈキャンセル動作が実現されないことになる。
そこで、このような事情に対処するために、補正後期間ｔ３２、ｔ３４、ｔ３６において、駆動トランジスタＴｒＤを強制的にカットオフさせるようにすることが適切となる。
【００３１】
その一方で、Ｖｔｈキャンセル動作をより迅速に行うことも求められる。
例えば図３の例では、Ｖｔｈキャンセル動作を期間ｔ３１，ｔ３３，ｔ３５，ｔ３７の４回に分割して行っている。
補正後期間において、駆動トランジスタＴｒＤを強制的にカットオフさせると、ソース電位Ｖｓ、ゲート電位Ｖｇの上昇が発生しないようにすることができる。
しかしそのためには何らかの手法で駆動トランジスタＴｒＤをカットオフさせるため、補正後期間において、ＤＴＬ入力信号、走査パルスＷＳ、電源パルスＤＳにおいて何らかの工夫が必要になる。
これらの動作が行われることで回路動作制御が複雑化する。つまり書込制御線ＷＳＬや電源制御線ＤＳＬにおけるパルスレベル変動が１サイクル内に多くなる。これを少なくするには、Ｖｔｈキャンセル動作の分割回数を減らすことが求められる。
すると今度は、Ｖｔｈキャンセル動作の分割回数を減らすために、Ｖｔｈキャンセル動作を加速させ、キャンセル動作期間として必要な全体の時間を短くすることが要請される。
【００３２】
そこで本実施の形態の画素回路動作として、Ｖｔｈキャンセル動作の正確性と迅速性を両立させる手法を、以下に説明する。
【００３３】
図５に実施の形態の回路動作を示す。
この図５も、図３と同様に、水平セレクタ１１によって信号線ＤＴＬに与えられる電位（信号電位Ｖｓｉｇと基準電位Ｖｏｆｓ）を、ＤＴＬ入力信号として示している。
また走査パルスＷＳとして、ライトスキャナ１２によって書込制御線ＷＳＬに印加されるパルスを示している。
また電源パルスＤＳとして、ドライブスキャナ１３によって電源制御線ＤＳＬに印加される電圧を示している。この図５の場合、電源制御線ＤＳＬに印加される電圧としては、ドライブスキャナ１３は駆動電位Ｖ１と初期電位Ｖｉｎｉの他、中間電圧Ｖ２を発生させ、これらが所定タイミングで切り替わるようにしている。
また駆動トランジスタＴｒＤのゲート電位Ｖｇ、ソース電位Ｖｓの変動も示している。
【００３４】
図５のタイミングチャートにおける時点ｔｓとして、有機ＥＬ素子１の発光駆動動作の１サイクルが開始される。
まず時点ｔｓにおいてドライブスキャナ１３は、電源制御線ＤＳＬに与える電源パルスＤＳを初期電位Ｖｉｎｉとする。これによって駆動トランジスタＴｒＤのソース電位Ｖｓは初期電位Ｖｉｎｉで低下し、有機ＥＬ素子１は非発光状態になる。また駆動トランジスタＴｒＤのゲート電位Ｖｇも低下する。
その後、期間ｔ１にＶｔｈキャンセル動作のための準備を行う。即ちドライブスキャナ１３は、信号線ＤＴＬが基準電位Ｖｏｆｓとされているときに走査パルスＷＳをＨレベルとし、サンプリングトランジスタＴｒＳを導通させる。これにより駆動トランジスタＴｒＤのゲート電位Ｖｇが電圧Ｖｏｆｓに固定される。ソース電位Ｖｓは初期電位Ｖｉｎｉを維持する。Ｖｔｈキャンセルの準備として、このように駆動トランジスタＴｒＤのゲート−ソース間電圧Ｖｇｓを、閾値電圧Ｖｔｈ以上に開くようにする。
【００３５】
次にＶｔｈキャンセル動作が開始される。ここでは期間ｔ２，ｔ４，ｔ６として時分割的に閾値補正を行うことになる。
まず期間ｔ２で、駆動トランジスタＴｒＤのゲート電位Ｖｇを基準電位Ｖｏｆｓに固定したまま、ドライブスキャナ１３によって電源パルスＤＳが駆動電位Ｖ１とされることで、ソース電位Ｖｓが上昇する。
期間ｔ４、ｔ６についても同様にＶｔｈキャンセル動作が実行される。
このＶｔｈキャンセル動作は、駆動トランジスタＴｒＤのゲート−ソース間電圧Ｖｇｓ＝閾値電圧Ｖｔｈとなると完了する（期間ｔ６）。
【００３６】
以上のようにＶｔｈキャンセルが複数回の分割的に行われた後は、信号線ＤＴＬが当該画素回路に対する信号電位Ｖｓｉｇとなったタイミング（期間ｔ８）において、走査パルスＷＳがオンとされることで、保持容量Ｃｓに信号電位Ｖｓｉｇが書き込まれる。また、この期間ｔ８は、駆動トランジスタＴｒＤの移動度補正期間ともなる。
この期間ｔ８では、駆動トランジスタＴｒＤの移動度に応じてソース電位Ｖｓが上昇する。即ち駆動トランジスタＴｒＤの移動度が大きければ、ソース電位Ｖｓの上昇量が大きく、移動度が小さければソース電位Ｖｓの上昇量が小さい。これは結果として発光期間における駆動トランジスタＴｒＤのゲート−ソース間電圧Ｖｇｓを、移動度に応じて調整する動作となる。
【００３７】
その後、ソース電位Ｖｓが有機ＥＬ素子１の閾値を越える電位となったときに、有機ＥＬ素子１が発光されることになる。
即ち駆動トランジスタＴｒＤは保持容量Ｃｓに保持されている電位に応じて駆動電流を流し、有機ＥＬ素子１を発光させる。このとき駆動トランジスタＴｒＤのソース電位Ｖｓは所定の動作点に保持されている。
駆動トランジスタＴｒＤのドレインには電源制御線ＤＳＬから駆動電位Ｖ１が印加されており、常に飽和領域で動作するように設定されているため、駆動トランジスタＴｒＤは定電流源として機能し、有機ＥＬ素子１には、上記（数１）で示される電流Ｉｄｓ、即ち駆動トランジスタＴｒＤのゲート−ソース間電圧Ｖｇｓに応じた電流が流れる。これにより有機ＥＬ素子１は、信号値Ｖｓｉｇに応じた輝度で発光を行うこととなる。
【００３８】
このような本例の動作において、期間ｔ２，ｔ４，ｔ６で時分割的にＶｔｈキャンセル動作を行うが、初回の補正後期間ｔ３は駆動トランジスタＴｒＤを完全にカットオフさせることで、ソース電位Ｖｓ及びゲート電位Ｖｇの上昇が起こらないようにしている。一方、２回目の補正後期間ｔ５は駆動トランジスタＴｒＤの強制的なカットオフを行わないことで、完全には電流Ｉｄｓを停止させず、ソース電位Ｖｓ及びゲート電位Ｖｇの上昇が起こるようにしている。
【００３９】
まず１回目の補正後期間ｔ３については、電源制御線ＤＳＬからの電源パルスＤＳを中間電位Ｖ２とすることで駆動トランジスタＴｒＤをカットオフさせる。
電源パルスＤＳを中間電位Ｖ２とすることで、図６に示す、駆動トランジスタＴｒＤのゲート−ドレイン間の寄生容量Ｃｐを介してカップリングを入れる。
これによって駆動トランジスタＴｒＤのゲート−ソース間電圧を下げ、駆動トランジスタＴｒＤをカットオフさせ、電流Ｉｄｓが流れない状態とする。
このようにして補正後期間ｔ３では駆動トランジスタＴｒＤをカットオフさせ、図５に示すようにソース電位Ｖｓ及びゲート電位Ｖｇの上昇が起こらないようにする。
【００４０】
なおこの場合、図５において補正後期間ｔ３の開始タイミング、終了タイミングとして示されるように、カットオフ制御動作を正常に行うためには、走査パルスＷＳをＬレベルとしてサンプリングトランジスタＴｒＳをオフした後に電源パルスＤＳを中間電位Ｖ２へ落とすようにする。また再度走査パルスＷＳを立ち上げる前に、電源パルスＤＳを駆動電位Ｖ１とする。
また中間電位Ｖ２は、駆動トランジスタＴｒＤがオンしない値（Ｖｏｆｓ−Ｖｔｈ）以上とする必要がある。中間電位Ｖ２を（Ｖｏｆｓ−Ｖｔｈ）以下としてしまうと、時分割的なＶｔｈキャンセル動作の実行の際に、ゲート電位Ｖｇが下がってしまい、再度走査パルスＷＳを立ち上げたときに、閾値電圧Ｖｔｈが保持されなくなってしまうことがあるためである。
またマイナスカップリング値を増加させるためには、最大の電源パルス電圧値は耐圧が可能な限り大きな値を採ることが望ましい。
【００４１】
一方、２回目の補正後期間ｔ５については、駆動トランジスタＴｒＤを強制的にカットオフさせることはしない。即ち図５に示すとおり、補正後期間ｔ５では電源制御線ＤＳＬからの電源パルスＤＳは駆動電位Ｖ１に保ったままとする。
駆動トランジスタＴｒＤをカットオフさせないことで、この場合、図示するように補正後期間ｔ５においてソース電位Ｖｓ、ゲート電位Ｖｇが上昇していく。
ここで、次の期間ｔ６において走査パルスＷＳが立ち上げられ、３回目のＶｔｈキャンセル動作が開始される際、駆動トランジスタＴｒＤのゲートにはＤＴＬ入力信号としての基準電位Ｖｏｆｓが印加される。つまり、補正後期間ｔ５において上昇していたゲート電位Ｖｇは基準電位Ｖｏｆｓにまで引き戻される。ところがソース電位Ｖｓは上昇した電位を保つ。結局、駆動トランジスタＴｒＤのゲート−ソース間電圧Ｖｇｓは、前回の期間ｔ４の終了時よりも狭められることになり、閾値電圧Ｖｔｈに近づけられている。つまりは、補正後期間ｔ５におけるソース電位Ｖｓの上昇を利用して、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに達することを加速させていることになる。換言すれば、ソース電位Ｖｓの上昇分をＶｔｈキャンセル用の電圧に回すものとなる。
そしてこの図５の場合、期間ｔ６においてゲート−ソース間電圧Ｖｇｓ＝Ｖｔｈとなり、Ｖｔｈキャンセル動作が完了する。
【００４２】
以上のように本実施の形態の場合、１回目の補正後期間ｔ５では駆動トランジスタＴｒＤをカットオフさせ、２回目の補正後期間ｔ５では駆動トランジスタＴｒＤをカットオフさせないことで、閾値補正の正確性と、補正期間短縮を実現する。
まず１回目の補正後期間ｔ５は、その時点でゲート−ソース間電圧Ｖｇｓは比較的大きいため、カットオフされないようにすると、比較的大きな電流が流れ、ソース電位Ｖｓ、ゲート電位Ｖｇの上昇が大きい。（例えば図３の例からわかるように、初回の補正後期間ｔ３２では、２回目以降の補正後期間ｔ３４、ｔ３６に比較して電位上昇の度合いはかなり大きい。）
すると場合によっては、次のＶｔｈキャンセル動作を行う期間ｔ４でゲート電位Ｖｇ＝基準電位Ｖｏｆｓとするときに、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより小さくなってしまうこともあり得る。この場合、正確な閾値補正動作が実現できない。そこで１回目の補正後期間ｔ５では、駆動トランジスタＴｒＤをカットオフさせて、ソース電位Ｖｓ及びゲート電位Ｖｇが上昇させないようにして、閾値補正動作の正確性を担保する。
一方、期間ｔ２，ｔ４の２回のＶｔｈキャンセル動作を経た後の２回目の補正後期間ｔ５では、既にゲート−ソース間電圧Ｖｇｓが或る程度狭められているため、電流量は少なく、ソース電位Ｖｓ、ゲート電位Ｖｇの急激な上昇は起こらない。このため、次の期間ｔ６でゲート電位Ｖｇを基準電位Ｖｏｆｓに引き戻しても、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより小さくなることはない。
そこでこの補正後期間ｔ５では、駆動トランジスタＴｒＤをカットオフさせず、それによるソース電位Ｖｓの上昇分を利用して、次のＶｔｈキャンセル動作の開始の時点（期間ｔ６）でゲート−ソース間電圧Ｖｇｓを狭め、Ｖｔｈキャンセル動作を加速する。
【００４３】
このような動作により閾値補正の正確性と、閾値電圧補正期間の全体の短縮を実現することができる。閾値補正動作の加速による時短化により、例えば図５のように期間ｔ２，ｔ４，ｔ６の３回の分割補正動作で閾値補正を行うことができ、図３に示した４回の分割補正動作に比較して分割補正回数を削減できる。
また分割補正回数を少なくすること、さらには複数の補正後期間において毎回カットオフさせないことで、電源パルスＤＳの電位変動も少なくできる。
上述のように、閾値補正動作の正確性を求めるため、複数回の補正後期間において、毎回駆動トランジスタＴｒＤをカットオフさせることとすると、図５のカットオフ制御方式に則して言えば、複数の補正後期間において毎回、電源パルスＤＳを中間電位Ｖ２とすることが行われる。これは、１サイクル内での電源制御ラインＷＳＬの頻繁なパルスレベル変動を生じさせるため、いわゆる電源揺れが生じやすくなり、各電源の動作マージンが狭くなる。ところが本例では、初回の補正後期間ｔ５に電源パルスＤＳを中間電位Ｖ２とするのみであって、電源制御ラインＷＳＬに頻繁なパルスレベル変動を要求するものではない。これによって、電源の動作マージンを大きく狭めてしまうこともなく、設計上の不利を生じない。
【００４４】
［４．本発明の第２の実施の形態としての画素回路動作］
図７により第２の実施の形態の画素回路動作を説明する。
図７は、図５と同様に各波形を示している。
期間ｔ１１においてＶｔｈキャンセル動作の準備が行われた後、期間ｔ１２，ｔ１４，ｔ１６において時分割的にＶｔｈキャンセル動作が行われる。
そして、この場合、初回の補正後期間ｔ１３では、駆動トランジスタＴｒＤを完全にカットオフさせることで、図のようにソース電位Ｖｓ、ゲート電位Ｖｇの上昇が発生しないようにしている。
一方、２回目の補正後期間ｔ１５では、駆動トランジスタＴｒＤの強制的なカットオフは行わないことで、ソース電位Ｖｓ、ゲート電位Ｖｇの上昇が発生するようにする。そして期間ｔ１６のＶｔｈキャンセル動作の際にゲート電位Ｖｇが基準電位Ｖｏｆｓとされることで、上述した第１の実施の形態の場合と同様に、Ｖｔｈキャンセル動作が加速されるようにしている。
【００４５】
この図７の実施の形態の場合は、駆動トランジスタＴｒＤをカットオフさせるために、水平セレクタ１１が発生させるＤＴＬ入力信号として、信号値（Ｖｓｉｇ）と基準電位Ｖｏｆｓの他に、カットオフ用の低電位Ｖｏｆｓ２が供給されるようにする。
そして例えば期間ｔ１２の直後の初回の補正後期間ｔ１３の開始時点は、ＤＴＬ入力信号が低電位Ｖｏｆｓ２とされるタイミングとなり、この時点で走査パルスＷＳによってサンプリングトランジスタＴｒＳがオン状態を継続していることで、当該低電位Ｖｏｆｓ２が駆動トランジスタＴｒＤのゲートに与えられるようにする。
期間ｔ１４の直後の２回目の補正後期間ｔ１５の開始時点については、ＤＴＬ入力信号が低電位Ｖｏｆｓ２とされる前に、走査パルスＷＳによってサンプリングトランジスタＴｒＳをオフ状態とすることで、強制的なカットオフ制御は行われないようにする。
このような第２の実施の形態の場合も、上記の第１の実施の形態と同様の効果を得ることができる。
【００４６】
以上、本発明の実施の形態を説明してきたが、本発明は実施の形態に限定されるものではなく、各種の変形例が想定される。
例えば実施の形態では画素回路１０として図２のように２つのトランジスタＴｒＤ、ＴｒＳと保持容量Ｃｓを有する構成例を挙げたが、これ以外の画素回路、例えば３個以上のトランジスタを有する構成の画素回路などの場合も、本発明は適用できる。
【００４７】
また上記第１，第２の実施の形態の例では１回目の補正後期間は駆動トランジスタＴｒＤをカットオフさせ、２回目の補正後期間はカットオフさせないようにした。
例えば３回の補正後期間がある場合には、１回目と２回目をカットオフさせ３回目はカットオフさせない動作例や、１回目をカットオフさせ、２回目、３回目をカットオフさせない動作例も考えられる。さらには、１回目と３回目をカットオフさせ、２回目はカットオフさせない動作例も考えられる。
もちろん４回以上の補正後期間が生ずるようにした場合も、動作例は多様に考えられる。
特に、少なくとも初回の補正後期間にはカットオフさせるという考え方は、リーク電流量が多い初回ではカットオフさせてＶｔｈキャンセル動作の誤動作を避けるという点では適している。また複数回の補正後期間を前半と後半に分けて前半の補正後期間ではカットオフさせ後半の補正後期間ではカットオフさせないという考え方も、同じ意味で好適である。しかしながら実際の回路設計による動作や駆動トランジスタＴｒＤの特性等によっては、各補正後期間の状況として多様な状況が考えられる。従って実際の設計回路及び各スキャナの動作等に即して、複数回の補正後期間のうちで、どの補正後期間にカットオフさせ、どの補正後期間にカットオフさせないかを決定することが適切である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態の表示装置の構成の説明図である。
【図２】実施の形態の画素回路構成の説明図である。
【図３】実施の形態に至る前の画素回路動作の説明図である。
【図４】駆動トランジスタのＩｄｓ−Ｖｇｓ特性の説明図である。
【図５】第１の実施の形態の画素回路動作の説明図である。
【図６】第１の実施の形態のカットオフ制御動作の説明図である。
【図７】第２の実施の形態の画素回路動作の説明図である。
【符号の説明】
【００４９】
１  有機ＥＬ素子、１０  画素回路、１１  水平セレクタ、１２  ライトスキャナ、１３  ドライブスキャナ、２０  画素アレイ部、Ｃｓ  保持容量、ＴｒＳ  サンプリングトランジスタ、ＴｒＤ  駆動トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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