(57)【要約】 【課題】ホットキャリア起因の誤書き込みを抑制し、信頼性が向上するＮＡＮＤ型の不揮発性半導体記憶装置を提供する。【解決手段】半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、複数のメモリセルトランジスタの端部に接続される選択ゲートトランジスタとを有する。この選択ゲートトランジスタと、これに接続されるメモリセルトランジスタとの間の半導体基板に、共通ソース／ドレインとして半導体基板と逆導電型の第１の不純物層が形成される。この第１の不純物層の不純物濃度分布が、選択ゲート電極と制御ゲート電極のそれぞれの端部から等距離かつ主面に垂直な第１の仮想平面に対して非対称であり、第１の不純物層の不純物濃度が第１の仮想平面を基準にメモリセルトランジスタ側で選択ゲートトランジスタ側よりも高濃度であることを特徴とする不揮発性半導体記憶装置。【選択図】図１
2010205944.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの端部に接続される選択ゲートトランジスタとを有し、
前記メモリセルトランジスタは、
前記半導体基板上の第１の絶縁膜と、
前記第１の絶縁膜上の電荷蓄積層と、
前記電荷蓄積層上の第２の絶縁膜と、
前記第２の絶縁膜上の制御ゲート電極と、を備え、
前記選択ゲートトランジスタは、
前記半導体基板上の第３の絶縁膜と、
前記第３の絶縁膜上の選択ゲート電極と、を備え、
前記選択ゲートトランジスタと、前記選択ゲートトランジスタに接続される前記メモリセルトランジスタとの間の前記半導体基板に、共通ソース／ドレインとして前記半導体基板と逆導電型の第１の不純物層が形成され、
前記第１の不純物層の不純物濃度分布が、前記選択ゲート電極と前記制御ゲート電極のそれぞれの端部から等距離かつ前記主面に垂直な第１の仮想平面に対して非対称であり、前記第１の不純物層の不純物濃度が前記第１の仮想平面を基準に前記メモリセルトランジスタ側で前記選択ゲート電極側よりも高濃度であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
接続される２個の前記メモリセルトランジスタ間の前記半導体基板に、共通ソース／ドレインとして前記半導体基板と逆導電型の第２の不純物層が形成され、
前記第２の不純物層の不純物濃度分布が、前記２個のメモリセルトランジスタの制御ゲート電極のそれぞれの端部から等距離かつ前記主面に垂直な第２の仮想平面に対して対称であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の不純物層が前記選択ゲート電極に対してオフセットしていることを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の不純物層の深さが、前記第１の仮想平面を基準に前記メモリセルトランジスタ側において、前記選択ゲートトランジスタ側よりも深いことを特徴とする請求項１ないし請求項３いずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの端部に接続されるダミーセルトランジスタと、前記ダミーセルトランジスタに接続される選択ゲートトランジスタとを有し、
前記メモリセルトランジスタは、
前記半導体基板上の第１の絶縁膜と、
前記第１の絶縁膜上の第１の電荷蓄積層と、
前記第１の電荷蓄積層上の第２の絶縁膜と、
前記第２の絶縁膜上の制御ゲート電極と、を備え、
前記選択ゲートトランジスタは、
前記半導体基板上の第３の絶縁膜と、
前記第３の絶縁膜上の選択ゲート電極と、を備え、
前記ダミーセルトランジスタは、
前記半導体基板上の第４の絶縁膜と、
前記第４の絶縁膜上の第２の電荷蓄積層と、
前記第２の電荷蓄積層上の第５の絶縁膜と、
前記第５の絶縁膜上のダミーゲート電極と、を備え、
前記選択ゲートトランジスタと、前記選択ゲートトランジスタに接続される前記ダミーセルトランジスタとの間の前記半導体基板に、共通ソース／ドレインとして前記半導体基板と逆導電型の第１の不純物層が形成され、
前記第１の不純物層の不純物濃度分布が、前記選択ゲート電極と前記ダミーゲート電極のそれぞれの端部から等距離かつ前記主面に垂直な第１の仮想平面に対して非対称であり、前記第１の不純物層の不純物濃度が前記第１の仮想平面を基準に前記ダミーセルトランジスタ側で前記選択ゲート電極側よりも高濃度であることを特徴とする不揮発性半導体記憶装置。
【請求項６】
接続される２個の前記メモリセルトランジスタ間の前記半導体基板に、共通ソース／ドレインとして前記半導体基板と逆導電型の第２の不純物層が形成され、
前記第２の不純物層の不純物濃度分布が、前記２個のメモリセルトランジスタの制御ゲート電極のそれぞれの端部から等距離かつ前記主面に垂直な第２の仮想平面に対して対称であることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の不純物層が前記選択ゲート電極に対してオフセットしていることを特徴とする請求項５または請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記第１の不純物層の深さが、前記第１の仮想平面を基準に前記ダミーセルトランジスタ側において、前記選択ゲートトランジスタ側よりも深いことを特徴とする請求項５ないし請求項７いずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの端部に接続される選択ゲートトランジスタとを有し、
前記メモリセルトランジスタは、
前記半導体基板上の第１の絶縁膜と、
前記第１の絶縁膜上の電荷蓄積層と、
前記電荷蓄積層上の第２の絶縁膜と、
前記第２の絶縁膜上の制御ゲート電極と、を備え、
前記選択ゲートトランジスタは、
前記半導体基板上の第３の絶縁膜と、
前記第３の絶縁膜上の選択ゲート電極と、を備え、
前記選択ゲートトランジスタと、前記選択ゲートトランジスタに接続される前記メモリセルトランジスタとの間の前記半導体基板に、共通ソース／ドレインとして金属を含有する導電層が形成され、
前記導電層と前記選択ゲート電極との水平距離が、前記導電層と前記制御ゲート電極との水平距離よりも大きいことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの端部に接続されるダミーセルトランジスタと、前記ダミーセルトランジスタに接続される選択ゲートトランジスタとを有し、
前記メモリセルトランジスタは、
前記半導体基板上の第１の絶縁膜と、
前記第１の絶縁膜上の第１の電荷蓄積層と、
前記第１の電荷蓄積層上の第２の絶縁膜と、
前記第２の絶縁膜上の制御ゲート電極と、を備え、
前記選択ゲートトランジスタは、
前記半導体基板上の第３の絶縁膜と、
前記第３の絶縁膜上の選択ゲート電極と、を備え、
前記ダミーセルトランジスタは、
前記半導体基板上の第４の絶縁膜と、
前記第４の絶縁膜上の第２の電荷蓄積層と、
前記第２の電荷蓄積層上の第５の絶縁膜と、
前記第５の絶縁膜上のダミーゲート電極と、を備え、
前記選択ゲートトランジスタと、前記選択ゲートトランジスタに接続されるダミーセルトランジスタとの間の前記半導体基板に、共通ソース／ドレインとして金属を含有する導電層が形成され、
前記導電層と前記選択ゲート電極との水平距離が、前記導電層と前記ダミーゲート電極との水平距離よりも大きいことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、デジタルカメラを初めとする記録媒体や携帯電話を初めとする携帯オーディオ機器市場の急激な拡大に伴い、ＮＡＮＤ型フラッシュメモリの需要は急速に拡大しつつある。現在、これら機器の小型化、軽量化、高機能化を実現するため、フラッシュメモリの微細化、高集積化、低電源電圧化が益々進展している。
【０００３】
ＮＡＮＤ型フラッシュメモリは、複数のＭＯＳ型の不揮発性半導体メモリ素子を直列接続したものである。その１素子はよく知られているように、半導体基板表面に対峙して形成されたソース／ドレイン拡散層と、その間の半導体基板上に積層されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、制御ゲート電極から構成される（例えば、特許文献１）。
【０００４】
しかし、微細化の進展につれ、信頼性の劣化が問題となってきている。微細化したＮＡＮＤ型フラッシュメモリを構成し、実際に書き込み消去動作が行われるセル部においては、素子内部にて局所的に高電界が発生する。この高電界に起因してホットキャリアが生成される。このホットキャリアが信頼性の劣化を生じさせる。
【０００５】
微細化の進展に伴い、トランジスタ間の距離は狭くなる。このため、素子内部の電界集中はますます顕著になることが予想され、信頼性の劣化の懸念が増すことになる。従来のＮＡＮＤ型フラッシュメモリ構造を想定する限り、信頼性の劣化は世代が進展するにつれ、ますます深刻化することになる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−６６３５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ホットキャリア起因の誤書き込みを抑制し、信頼性が向上するＮＡＮＤ型の不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の態様の不揮発性半導体記憶装置は、半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの端部に接続される選択ゲートトランジスタとを有し、前記メモリセルトランジスタは、前記半導体基板上の第１の絶縁膜と、前記第１の絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第２の絶縁膜と、前記第２の絶縁膜上の制御ゲート電極と、を備え、前記選択ゲートトランジスタは、前記半導体基板上の第３の絶縁膜と、前記第３の絶縁膜上の選択ゲート電極と、を備え、前記選択ゲートトランジスタと、前記選択ゲートトランジスタに接続される前記メモリセルトランジスタとの間の前記半導体基板に、共通ソース／ドレインとして前記半導体基板と逆導電型の第１の不純物層が形成され、前記第１の不純物層の不純物濃度分布が、前記選択ゲート電極と前記制御ゲート電極のそれぞれの端部から等距離かつ前記主面に垂直な第１の仮想平面に対して非対称であり、前記第１の不純物層の不純物濃度が前記第１の仮想平面を基準に前記メモリセルトランジスタ側で前記選択ゲート電極側よりも高濃度であることを特徴とする。
【０００９】
本発明の第２の態様の不揮発性半導体記憶装置は、半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの端部に接続されるダミーセルトランジスタと、前記ダミーセルトランジスタに接続される選択ゲートトランジスタとを有し、前記メモリセルトランジスタは、前記半導体基板上の第１の絶縁膜と、前記第１の絶縁膜上の第１の電荷蓄積層と、前記第１の電荷蓄積層上の第２の絶縁膜と、前記第２の絶縁膜上の制御ゲート電極と、を備え、前記選択ゲートトランジスタは、前記半導体基板上の第３の絶縁膜と、前記第３の絶縁膜上の選択ゲート電極と、を備え、前記ダミーセルトランジスタは、前記半導体基板上の第４の絶縁膜と、前記第４の絶縁膜上の第２の電荷蓄積層と、前記第２の電荷蓄積層上の第５の絶縁膜と、前記第５の絶縁膜上のダミーゲート電極と、を備え、前記選択ゲートトランジスタと、前記選択ゲートトランジスタに接続される前記ダミーセルトランジスタとの間の前記半導体基板に、共通ソース／ドレインとして前記半導体基板と逆導電型の第１の不純物層が形成され、前記第１の不純物層の不純物濃度分布が、前記選択ゲート電極と前記ダミーゲート電極のそれぞれの端部から等距離かつ前記主面に垂直な第１の仮想平面に対して非対称であり、前記第１の不純物層の不純物濃度が前記第１の仮想平面を基準に前記ダミーセルトランジスタ側で前記選択ゲート電極側よりも高濃度であることを特徴とする。
【００１０】
本発明の第３の態様の不揮発性半導体記憶装置は、半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの端部に接続される選択ゲートトランジスタとを有し、前記メモリセルトランジスタは、前記半導体基板上の第１の絶縁膜と、前記第１の絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第２の絶縁膜と、前記第２の絶縁膜上の制御ゲート電極と、を備え、前記選択ゲートトランジスタは、前記半導体基板上の第３の絶縁膜と、前記第３の絶縁膜上の選択ゲート電極と、を備え、前記選択ゲートトランジスタと、前記選択ゲートトランジスタに接続される前記メモリセルトランジスタとの間の前記半導体基板に、共通ソース／ドレインとして金属を含有する導電層が形成され、前記導電層と前記選択ゲート電極との水平距離が、前記導電層と前記制御ゲート電極との水平距離よりも大きいことを特徴とする。
【００１１】
本発明の第４の態様の不揮発性半導体記憶装置は、半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの端部に接続されるダミーセルトランジスタと、前記ダミーセルトランジスタに接続される選択ゲートトランジスタとを有し、前記メモリセルトランジスタは、前記半導体基板上の第１の絶縁膜と、前記第１の絶縁膜上の第１の電荷蓄積層と、前記第１の電荷蓄積層上の第２の絶縁膜と、前記第２の絶縁膜上の制御ゲート電極と、を備え、前記選択ゲートトランジスタは、前記半導体基板上の第３の絶縁膜と、前記第３の絶縁膜上の選択ゲート電極と、を備え、前記ダミーセルトランジスタは、前記半導体基板上の第４の絶縁膜と、前記第４の絶縁膜上の第２の電荷蓄積層と、前記第２の電荷蓄積層上の第５の絶縁膜と、前記第５の絶縁膜上のダミーゲート電極と、を備え、前記選択ゲートトランジスタと、前記選択ゲートトランジスタに接続されるダミーセルトランジスタとの間の前記半導体基板に、共通ソース／ドレインとして金属を含有する導電層が形成され、前記導電層と前記選択ゲート電極との水平距離が、前記導電層と前記ダミーゲート電極との水平距離よりも大きいことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ホットキャリア起因の誤書き込みを抑制し、信頼性が向上するＮＡＮＤ型の不揮発性半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態の不揮発性半導体記憶装置の断面図である。
【図２】書き込み時の電圧印可パターンの一例を示す図である。
【図３】非選択ＮＡＮＤストリングのゲート長方向の断面図である。
【図４】電界分布のシミュレーション結果を示す図である。
【図５】強電界領域でのバンド図である。
【図６】ＢＢＴによる電子の発生率のシミュレーション結果を示す図である。
【図７】熱電子の電子温度分布のシミュレーション結果を示す図である。
【図８】シミュレーションにおいて考慮したＡｓの分布を占めす図である。
【図９】しきい値シフトの拡散層最大不純物濃度依存性を示す図である。
【図１０】選択ゲートとメモリセルトランジスタ０間の表面ポテンシャル分布を示す図である。
【図１１】チャネル方向電界分布を示す図である。
【図１２】拡散層最大不純物濃度が５ｅ１８ｃｍ−３の場合の電界分布を示す図である。
【図１３】拡散層最大不純物濃度が３ｅ１８ｃｍ−３の場合の電界分布を示す図である。
【図１４】第１の実施の形態の拡散層不純物プロファイルと表面ポテンシャル分布の従来技術との比較図である。
【図１５】第１の実施の形態の拡散層不純物プロファイルとチャネル電界の従来技術との比較図である。
【図１６】第１の実施の形態の熱電子の温度分布の比較図である。
【図１７】第１の実施の形態の熱電子の表面電子温度分布の従来技術との比較図である。
【図１８】第１の実施の形態の熱電子誤書き込み抑制効果を示す図である。
【図１９】第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２０】第２の実施の形態の不揮発性半導体記憶装置の要部断面図である。
【図２１】第２の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２２】第３の実施の形態の不揮発性半導体記憶装置の断面図である。
【図２３】第４の実施の形態の不揮発性半導体記憶装置の断面図である。
【図２４】第４の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２５】第５の実施の形態の不揮発性半導体記憶装置の断面図である。
【図２６】第６の実施の形態の不揮発性半導体記憶装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を用いて本発明の実施の形態について説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１５】
なお、本明細書中において、「電荷蓄積層」とは、電荷を蓄積し得る層を意味する。すなわち、メモリセルトランジスタを構成する「電荷蓄積層」は、積極的に電荷を蓄積する機能を有する層を意味する。一方、ダミーセルトランジスタを構成する「電荷蓄積層」は、積極的に電荷を蓄積する機能を有しないが、例えばホットキャリアとして層内に入った電荷をその層内に蓄積し得る。また、本明細書中、「半導体基板」とは、バルク基板、ＳＯＩ基板等半導体装置の製造に用いられる半導体の基板を包括する概念である。そして、「半導体基板と逆導電型の不純物層」とは、バルク基板の場合は、半導体素子が形成されるバルクやウェルの導電型と逆の導電型を有する不純物層を意味する。また、ＳＯＩ基板の場合であれば、半導体素子が形成されるＳＯＩ層と、逆の導電型を有する不純物層を意味する。
【００１６】
（第１の実施の形態）
本発明の第１の実施の形態の不揮発性半導体記憶装置は、半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、これらの複数のメモリセルトランジスタの端部に接続される選択ゲートトランジスタとを有している。そして、メモリセルトランジスタは、半導体基板上の第１の絶縁膜と、第１の絶縁膜上の電荷蓄積層と、電荷蓄積層上の第２の絶縁膜と、第２の絶縁膜上の制御ゲート電極と、を備えている。また、選択ゲートトランジスタは、半導体基板上の第３の絶縁膜と、第３の絶縁膜上の選択ゲート電極と、を備えている。そして、選択ゲートトランジスタと、この選択ゲートトランジスタに接続されるメモリセルトランジスタとの間の半導体基板に、共通ソース／ドレインとして半導体基板と逆導電型の第１の不純物層が形成される。ここで、第１の不純物層の不純物濃度分布が、選択ゲート電極と制御ゲート電極のそれぞれの端部から等距離かつ半導体基板の主面に垂直な第１の仮想平面に対して非対称である。そして、第１の不純物層の不純物濃度が第１の仮想平面を基準にメモリセルトランジスタ側で選択ゲートトランジスタ側よりも高濃度である。本実施の形態の半導体記憶装置は、いわゆるＮＡＮＤ型フラッシュメモリである。
【００１７】
本実施の形態の不揮発性半導体記憶装置は、上記構成を有することにより、選択ゲートトランジスタに隣接して接続されるメモリセルトランジスタへのホットキャリア誤書き込みを抑制することができる。したがって、信頼性が向上するＮＡＮＤ型の不揮発性半導体記憶装置を提供することが可能になる。
【００１８】
図１は、本実施の形態の不揮発性半導体記憶装置の断面図である。図１（ａ）が全体図、図１（ｂ）が図１（ａ）において破線矩形で示す要部の拡大図である。
【００１９】
図１（ａ）に示すように、本実施の形態の不揮発性半導体記憶装置は、半導体基板１０の主面上に、直列接続される複数のメモリセルトランジスタＭＴ００〜ＭＴ３１を備えている。ここで、半導体基板１０は、例えばｐ型のシリコン基板である。
【００２０】
また、これら複数のメモリセルトランジスタＭＴ００〜ＭＴ３１の端部に、選択ゲートトランジスタＳＴＳ、ＳＴＤが接続されている。ここでは、メモリセルトランジスタＭＴ００にソース側の選択ゲートトランジスタＳＴＳが接続され、メモリセルトランジスタＭＴ３１にドレイン側、すなわちビットライン（ＢＬ）側の選択ゲートトランジスタＳＴＤが接続されている。
【００２１】
このように、選択ゲートトランジスタＳＴＳ、複数のメモリセルトランジスタＭＴ００〜ＭＴ３１、および、選択ゲートトランジスタＳＴＤが直列に接続されている構造をＮＡＮＤストリングと称する。
【００２２】
メモリセルトランジスタＭＴ００〜ＭＴ３１は、図１（ｂ）に示すように、半導体基板１０上の第１の絶縁膜１２と、第１の絶縁膜１２上の電荷蓄積層１４と、電荷蓄積層１４上の第２の絶縁膜１６と、第２の絶縁膜１６上の制御ゲート電極１８とを備えている。第１の絶縁膜１２は、例えばシリコン酸化膜で形成される。電荷蓄積層１４は、例えばポリシリコンで形成される。また、第２の絶縁膜１６は、例えばアルミナで形成される。制御ゲート電極１８は、例えばポリシリコンとタンタルナイトライドの積層構造で形成される。
【００２３】
ここで、電荷蓄積層１４は、いわゆる浮遊ゲート電極であり、メモリセル情報として積極的に電荷を蓄積する機能を有する。第１の絶縁膜１２は、いわゆるトンネル絶縁膜であり、メモリセルの書き込み・消去時には、トンネリング現象によりチャネル領域と電荷蓄積層１４との間での電子・正孔移動経路として機能する。また、読み出し時・待機時にはそのバリアハイトにより、チャネル領域と電荷蓄積層１４との間での電子・正孔移動を抑制する機能を有する。また、第２の絶縁膜１６は、いわゆる電極間絶縁膜であり、電荷蓄積層１４と制御ゲート電極１８との間の電子・正孔の流れをブロックする機能を有している。
【００２４】
また、選択ゲートトランジスタＳＴＳ、ＳＴＤは、半導体基板１０上の第３の絶縁膜２２と、第３の絶縁膜２２上の選択ゲート電極２４とを備えている。第３の絶縁膜２２は、例えばシリコン酸化膜で形成される。選択ゲート電極２４は、例えばポリシリコンとタンタルナイトライドの積層膜で形成される。
【００２５】
選択ゲートトランジスタと、この選択ゲートトランジスタに接続されるメモリセルトランジスタとの間の半導体基板１０には、共通ソース／ドレインとして半導体基板１０と逆導電型の第１の不純物層３０が形成される。図１（ｂ）では、ソース側の選択ゲートトランジスタＳＴＳとメモリセルトランジスタＭＴ００の間に形成される第１の不純物層３０が示される。ここで、半導体基板１０がｐ型である場合には、第１の不純物層３０は、例えば逆導電型であるｎ型のＡｓ拡散層である。
【００２６】
そして、第１の不純物層３０の不純物濃度分布（または不純物プロファイル）が、選択ゲートトランジスタＳＴＳの選択ゲート電極２４と、メモリセルトランジスタＭＴ００の制御ゲート電極１８それぞれの端部から等距離かつ半導体基板１０の主面に垂直な第１の仮想平面Ｐ１に対して非対称である。さらに、第１の不純物層３０の不純物濃度が第１の仮想平面Ｐ１を基準にメモリセルトランジスタＭＴ００側で選択ゲートトランジスタＳＴＳ側よりも高濃度である。なお、ここで仮想平面Ｐ１は紙面に対して垂直な平面であるので、図１（ｂ）では破線の直線で示されている。
【００２７】
本実施の形態においては、第１の不純物層３０が選択ゲート電極２４に対してオフセットすることで、非対称な濃度分布となっている。
【００２８】
不純物濃度分布の非対称性および濃度の大小を評価する手法は、必ずしも、限定されるものではない。例えば、アトムプローブ法を用いて、不純物層中の不純物分布を３次元的に把握する手法をとってもかまわない。また、例えば、同一サンプルにて仮想平面Ｐ１からその両側に等しい距離の不純物層内の複数個所をＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎｉｚａｔｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｅｒ）法で分析して比較する手法でも構わない。また、例えば同一サンプルでの測定が困難な場合には、複数のサンプルで仮想平面Ｐ１からその両側に等しい距離の不純物層内の個所、例えばゲート電極端直下の拡散層、を測定し、その平均を求めて比較する手法であっても構わない。
【００２９】
なお、本実施の形態においては、ドレイン側の選択ゲートトランジスタＳＴＤとメモリセルトランジスタＭＴ３１の間の第１の不純物層３０も、選択ゲートトランジスタＳＴＳとメモリセルトランジスタＭＴ００の間の第１の不純物層３０と同様の構造となっている。
【００３０】
また、図１（ｂ）のように、接続される２個のメモリセルトランジスタ間、ここではＭＴ００とＭＴ０１、または、ＭＴ０１とＭＴ０２間の半導体基板１０にも、共通ソース／ドレインとして半導体基板１０と逆導電型の第２の不純物層３２が形成されている。そして、第２の不純物層３２の不純物濃度分布が、２個のメモリセルトランジスタの制御ゲート電極１８のそれぞれの端部から等距離かつ半導体基板１０の主面に垂直な第２の仮想平面Ｐ２に対して対称であることが望ましい。第２の不純物層３２の不純物濃度分布が非対称になるとメモリセルトランジスタの特性が非対称になり、メモリ動作の不安定性を誘発する恐れがあるからである。
【００３１】
次に、本実施の形態の誤書き込み抑制効果について説明する。ＮＡＮＤフラッシュメモリにおけるホットキャリア誤書き込みは、非選択ＮＡＮＤストリングにおいて特に問題となる。
【００３２】
図２は、書き込み時の電圧印加パターンの一例を示す図である。選択ゲートトランジスタに接続されるメモリセルトランジスタＭＴ４０およびＭＴ４２に電子を書き込む場合の電圧印加パターンの一例を示している。
【００３３】
メモリセルトランジスタＭＴ４０およびＭＴ４２には制御ゲート電圧Ｖｐｒｇｍが印加される。これらのメモリセルトランジスタに隣接するソース側の選択ゲートトランジスタＳＴＳのゲート電極及びソースにはそれぞれ０Ｖ及びＶｓｓが印加される。ＢＬ（ビットライン）側の選択ゲートトランジスタＳＴＤのゲート電極及びＢＬには電圧Ｖｄｄがそれぞれ印加される。また、メモリセルトランジスタＭＴ４０、ＭＴ４１、ＭＴ４２以外のメモリセルトランジスタの制御ゲート電極にはＶｐａｓｓが印加される。Ｖｐｒｇｍは例えば２０Ｖ、Ｖｓｓは例えば１．５Ｖ、Ｖｄｄは例えば２．５Ｖ、Ｖｐａｓｓは例えば８Ｖである。
【００３４】
このとき、メモリセルトランジスタＭＴ４０およびＭＴ４２の電荷蓄積層１４には電子が書き込まれる。一方、メモリセルトランジスタＭＴ４１には電子が書き込まれないことが想定される。電子が書き込まれないことが想定されているメモリセルトランジスタＭＴ４１を有するＮＡＮＤストリングを以下では非選択ＮＡＮＤストリングと称する。
【００３５】
図３は、非選択ＮＡＮＤストリングのゲート長方向の断面図である。図３では、ソース側のメモリセルトランジスタから順番に０、１、２、…とセルトランジスタに番号をつけている。
【００３６】
図２および図３から、図３においては、メモリセルトランジスタ０に電圧Ｖｐｒｇｍが印加されていることになる。本来、メモリセルトランジスタ０には電子が書き込まれないはずである。
【００３７】
図４は、非選択ストリングのメモリセルトランジスタ０とこれに隣接する選択ゲートトランジスタとの間の電界分布のシミュレーション結果を示す図である。メモリセルトランジスタ０（図中ＦＧ部）とこれに隣接する選択ゲートトランジスタ（図中ＳＧ部）との間に強い電界が発生することが分かる。なお、シミュレーションは、基本的には先に例示した電圧条件で行っている。
【００３８】
図５は、強電界領域でのバンド図である。図５に示すように発生した強電界によりＢＢＴ（Ｂａｎｄ−ｔｏ−Ｂａｎｄ−Ｔｕｎｎｅｌｉｎｇ）が生じる。ここで、ＢＢＴとは、図５に模式的に示すように、強電界によって伝導バンド及び価電子バンドの曲がりが著しくなるために、価電子バンドから伝導バンドへの電子のトンネルが生じる現象のことである。
【００３９】
図６は、ＢＢＴによる電子の発生率のシミュレーション結果を示す図である。図４の強電界領域で電子の発生率が大きいことがわかる。
【００４０】
図７は熱電子の電子温度分布のシミュレーション結果を示す図である。ＢＢＴによって発生した電子が電界によって加速されて熱電子になる。図７から、電界によって電子が加速されて熱電子になっていることがわかる。このようにして発生した熱電子（ホットキャリア）が、メモリセルトランジスタ０に誤って書き込まれてしまい、動作不良の原因となる。
【００４１】
このように、熱電子誤書き込みは選択ゲートトランジスタとメモリセルトランジスタ間の電界に大きく依存する。この電界は、選択ゲートトランジスタとメモリセルトランジスタ間の拡散層プロファイルに依存して決まる。したがって、熱電子誤書き込みは選択ゲートとメモリセルトランジスタ間の拡散層プロファイルに大きく依存することになる。
【００４２】
熱電子誤書き込み特性の、選択ゲートとメモリセルトランジスタ間の拡散層プロファイル依存性が、本実施の形態の効果のポイントとなる。よって、以下ではシミュレーションによりその依存性とメカニズムを検討した結果について説明する。
【００４３】
図８は、シミュレーションにおいて考慮した、選択ゲートトランジスタとメモリセルトランジスタ０間の中央付近での深さ方向のＡｓ（ヒ素）の分布を占めす図である。図８に示したように、拡散層最大不純物濃度を三種類変えている。
【００４４】
図９は、しきい値シフトの拡散層最大不純物濃度依存性を示す図である。メモリセルトランジスタ０の浮遊ゲート（電荷蓄積層）へ熱電子が誤書き込みされることに起因する、浮遊ゲートから見たしきい値シフトは、拡散層最大不純物濃度に対して図９のような依存性を示す。
【００４５】
すなわち、選択ゲートトランジスタとメモリセルトランジスタ０間の拡散層濃度が濃いほど、メモリセルトランジスタ０への熱電子誤書き込みが増える。これは、選択ゲートトランジスタとメモリセルトランジスタ０間のポテンシャル分布及び電界分布から理解できる。
【００４６】
図１０は、選択ゲートとメモリセルトランジスタ０間の表面ポテンシャル分布を示す図である。図１１はチャネル方向電界分布を示す図である。
【００４７】
図１０から、拡散層最大不純物濃度が大きいほど、メモリセルトランジスタ０（図中ＷＬ０）から選択ゲートトランジスタ（図中ＳＧ）側へポテンシャルが染み出していることがわかる。これは、最大不純物濃度が大きいほど拡散層抵抗が減少するためである。
【００４８】
その結果、図１１に示すように、チャネル方向電界分布のピーク位置が、拡散層最大不純物濃度が大きいほど選択ゲートトランジスタに近づいていくことになる。拡散層最大不純物濃度が小さい場合は、チャネル方向電界のピークがメモリセルトランジスタ０の端部付近に存在するため（図１１中のピーク２）、この領域でＢＢＴが発生する。
【００４９】
ピーク２の場合、ＢＢＴが生じている領域はメモリセルトランジスタ０のチャネル部に隣接しているため、ＢＢＴにより生じた電子は加速される暇もなくメモリセルトランジスタ０のチャネルに蓄積されていくことになる。その結果、拡散層の不純物濃度が薄い場合は、図９に示したように、熱電子誤書き込みが少なくなる。このように、熱電子誤書き込みの拡散層不純物プロファイルに対する依存性は、図１１に示した電界の振る舞いから理解されることになる。
【００５０】
図１２は、拡散層最大不純物濃度が５ｅ１８ｃｍ−３の場合の電界分布を示す図である。また、図１３は、拡散層最大不純物濃度が３ｅ１８ｃｍ−３の場合の電界分布を示す図である。
【００５１】
図１２に示すように、拡散層最大不純物濃度が大きいほどＢＢＴで発生した電子は加速されて熱電子になりやすくなる。逆に拡散層最大不純物濃度が小さいほど図１３に示すように、電子温度は上昇しづらくなる。以上のことから、熱電子発生を抑制するためには、選択ゲートトランジスタ端部での電界集中を弱めればよいことになる。
【００５２】
本実施の形態の特徴は、上述したように、図１（ａ）に示したＮＡＮＤストリングにおいて、メモリセルトランジスタＭＴ００の拡散層（不純物層）の不純物プロファイルが、図１（ｂ）に示したように、選択ゲートトランジスタ端部において濃度が薄くなっているようなオフセット構造を有することである。このような非対称な拡散層不純物プロファイルにより、熱電子誤書き込みを抑制することができる。
【００５３】
以下、図面を用いてそのメカニズムについて説明する。図１４は、拡散層不純物プロファイルと表面ポテンシャル分布の比較図である。図１４は従来技術の対称な拡散層不純物プロファイルを用いた場合と本実施の形態での拡散層不純物プロファイルを用いた場合の表面ポテンシャル分布の比較を行っている。
【００５４】
図１５は拡散層不純物プロファイルとチャネル電界の比較図である。図１４と同様に、従来技術の対称な拡散層不純物プロファイルを用いた場合と、本実施の形態での拡散層不純物プロファイルを用いた場合を比較している。
【００５５】
図１４から、本実施の形態での拡散層不純物プロファイルを用いた場合、表面ポテンシャルがよりメモリセルトランジスタ０側（図中右側）へと染み出していることがわかる。その結果、図１５に示したように、本実施の形態での拡散層不純物プロファイルを用いた場合、選択ゲート端部での電界集中が弱まり、その結果、熱電子の温度が低下することになる。
【００５６】
図１６は熱電子の温度分布の比較図である。図１６（ａ）は、従来技術の拡散層不純物プロファイルの場合の熱電子温度分布である。図１６（ｂ）は、本実施の形態での拡散層不純物プロファイルを用いた場合の熱電子温度分布である。図１６より、本実施の形態での拡散層不純物プロファイルを用いた場合の方が熱電子の温度が低いことがわかる。
【００５７】
図１７は、熱電子の表面電子温度分布の比較図である。本実施の形態での拡散層不純物プロファイルを用いた場合の方が熱電子の温度が低いことが明らかである。
【００５８】
図１８は、本実施の形態の熱電子誤書き込み抑制効果を示す図である。熱電子の温度が低くなることにより、図１８に示したように、熱電子誤書き込みによる浮遊ゲート（ＦＧ：Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）から見たしきい値シフトは、本実施の形態での拡散層不純物プロファイルを用いた場合の方が小さくなる。したがって、熱電子誤書き込みが抑制されることになる。
【００５９】
以上のように、本実施の形態の半導体記憶装置によれば、メモリセルトランジスタ０の拡散層不純物プロファイルを、選択ゲート端部において濃度が薄くなっているようなオフセット構造にすることにより、熱電子誤書き込みを抑制することができる。
【００６０】
なお、ここでは主にソース側の選択ゲートトランジスタＳＴＳに接続されるメモリセルトランジスタＭＴ００（図１）の誤書き込みについて説明した。ソース側の方がドレイン側に比べて強電界になるからである。ドレイン側では必ずしも必須ではないが、ドレイン側でも同様の誤書き込みは起こり得るため、図１（ａ）に示す本実施の形態の不揮発性半導体装置のように、ドレイン側においても非対称な不純物層を形成することが望ましい。
【００６１】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法の一例を示す。図１９は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００６２】
例えばｐ型の半導体基板１０上に、第１の絶縁膜１２および第３の絶縁膜２２となる材料を堆積する。次に、電荷蓄積層１４および選択ゲート電極２４の一部となる材料を堆積する。その後、第２の絶縁膜１６となる材料を堆積し選択ゲート電極２４となる領域のみ第２の絶縁膜１６を除去する。そして、制御ゲート電極１８および選択ゲート電極２４の一部となる材料を堆積する。その後、これらの積層構造をパターニングして、図１９（ａ）に示した構造を形成する。
【００６３】
次に、膜の堆積と異方性エッチングにより、第１の側壁絶縁膜５０を形成し、図１９（ｂ）の構造を得る。次に、選択ゲートトランジスタ部のみをレジスト膜５２でマスクする（図１９（ｃ））。そして、ウェットエッチングにより、メモリセルトランジスタ部の第１の側壁絶縁膜５０のみを除去する（図１９（ｄ））。
【００６４】
次にレジスト膜５２を除去した後、再度、膜の堆積と異方性エッチングにより、第２の側壁絶縁膜５４を形成し、図１９（ｅ）の構造を得る。その後、例えば、Ａｓを半導体基板１０中にイオン注入で導入し、拡散層３０、３２を形成する（図１９（ｆ））。そして、最終的に、図１９（ｇ）に示すように、選択ゲートトランジスタとそれに接続されるメモリセルトランジスタの間の拡散層（第１の不純物層）３０が、オフセット構造を有する不揮発性半導体記憶装置が形成される。
【００６５】
（第２の実施の形態）
本発明の第２の実施の形態の不揮発性半導体記憶装置は、第１の不純物層の深さが、第１の仮想平面のメモリセルトランジスタ側において、選択ゲートトランジスタ側よりも深いことを特徴とする。その他の点については、第１の実施の形態と内容が重複するため、重複する内容については記載を省略する。
【００６６】
図２０は、本実施の形態の不揮発性半導体記憶装置の要部断面図である。図２０に示すように、第１の不純物層３０の深さが、第１の仮想平面Ｐ１のメモリセルトランジスタＭＴ００側において、選択ゲートトランジスタＳＴＳ側よりも深い。
【００６７】
このように、本実施の形態においても、第１の実施の形態と同様、第１の不純物層３０が非対称かつメモリセルトランジスタＭＴ００側で高濃度になっている。したがって、第１の実施の形態同様の誤書き込み抑制効果が得られる。また、第１の実施の形態のように、第１の不純物層が選択ゲート電極２４に対し、オフセットしていない。したがって、オフセットによる選択ゲートトランジスタＳＴＳのオン抵抗増大の懸念が小さくなるという利点がある。
【００６８】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法の一例を示す。図２１は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００６９】
例えばｐ型の半導体基板１０上に、第１の絶縁膜１２および第３の絶縁膜２２となる材料を堆積する。次に、電荷蓄積層１４および選択ゲート電極２４の一部となる材料を堆積する。その後、第２の絶縁膜１６となる材料を堆積し選択ゲート電極２４となる領域のみ第２の絶縁膜１６を除去する。そして、制御ゲート電極１８および選択ゲート電極２４の一部となる材料を堆積する。その後、これらの積層構造をパターニングして、図２１（ａ）に示した構造を形成する。
【００７０】
次に、膜の堆積と異方性エッチングにより、第１の側壁絶縁膜５０を形成し、図２１（ｂ）の構造を得る。その後、例えば、Ａｓを半導体基板１０上にイオン注入で導入し、浅い拡散層を形成する（図２０（ｃ））。
【００７１】
次に、選択ゲートトランジスタ部のメモリセルトランジスタ側のみをレジスト膜５２でマスクする（図２１（ｄ））。その後、例えば、レジスト膜５２をマスクにＡｓを半導体基板１０上にイオン注入で導入し、先の拡散層より深い拡散層３０、３２を形成する（図２１（ｅ））。
【００７２】
レジスト膜５２を除去することで、第１の不純物層３０の深さが、第１の仮想平面Ｐ１のメモリセルトランジスタＭＴ００側において、選択ゲートトランジスタＳＴＳ側よりも深い不揮発性半導体装置が形成される（図２１（ｆ））。
【００７３】
（第３の実施の形態）
本発明の第３の実施の形態の不揮発性半導体記憶装置は、半導体基板の主面に、直列接続された複数のメモリセルトランジスタと、複数のメモリセルトランジスタの端部に接続されるダミーセルトランジスタと、ダミーセルトランジスタに接続される選択ゲートトランジスタとを有している。メモリセルトランジスタは、半導体基板上の第１の絶縁膜と、第１の絶縁膜上の第１の電荷蓄積層と、第１の電荷蓄積層上の第２の絶縁膜と、第２の絶縁膜上の制御ゲート電極と、を備えている。選択ゲートトランジスタは、半導体基板上の第３の絶縁膜と、第３の絶縁膜上の選択ゲート電極と、を備えている。ダミーセルトランジスタは、半導体基板上の第４の絶縁膜と、第４の絶縁膜上の第２の電荷蓄積層と、第２の電荷蓄積層上の第５の絶縁膜と、第５の絶縁膜上のダミーゲート電極と、を備えている。そして、選択ゲートトランジスタと、選択ゲートトランジスタに接続されるダミーセルトランジスタとの間の半導体基板に、共通ソース／ドレインとして半導体基板と逆導電型の第１の不純物層が形成されている。そして、第１の不純物層の不純物濃度分布が、選択ゲート電極とダミーゲート電極のそれぞれの端部から等距離かつ半導体基板の主面に垂直な第１の仮想平面に対して非対称であり、第１の不純物層の不純物濃度が第１の仮想平面を基準にダミーセルトランジスタ側で選択ゲートトランジスタ側よりも高濃度である。
【００７４】
本実施の形態の不揮発性半導体装置は、ダミーセルトランジスタを備える不揮発性半導体記憶装置において、ダミーセルトランジスタの電荷蓄積層に誤書き込みされることで、不揮発性半導体装置の特性劣化が生ずることを抑制する形態である。ＮＡＮＤストリングの物理的構造は、第１の実施の形態と同様である。ただし、選択ゲートトランジスタに接続されるトランジスタが、メモリセルトランジスタとしてではなく、ダミーセルトランジスタとして機能する。この点以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【００７５】
図２２は、本実施の形態の不揮発性半導体記憶装置の断面図である。図２２（ａ）が全体図、図２２（ｂ）が図２２（ａ）において破線矩形で示す要部の拡大図である。
【００７６】
図２２（ａ）に示すように、本実施の形態の半導体記憶装置は、半導体基板１０上に、直列接続される複数のメモリセルトランジスタＭＴ００〜ＭＴ３１を備えている。また、これら複数のメモリセルトランジスタＭＴ００〜ＭＴ３１の端部に、ダミーセルトランジスタＤＴ０１、ＤＴ０２が接続されている。さらに、このダミーセルトランジスタＤＴ０１、ＤＴ０２に選択ゲートトランジスタＳＴＳ、ＳＴＤが接続されている。
【００７７】
このように、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤストリングにダミーセルトランジスタＤＴ０１、ＤＴ０２を有する点で、第１の実施の形態と異なっている。パターンの周期性が崩れるメモリセルアレイ端部では、プロセス起因のメモリセルトランジスタの形成不良により特性変動が生じやすい。ダミーセルトランジスタＤＴ０１、ＤＴ０２は、このような問題を回避するために設けられる。
【００７８】
メモリセルトランジスタは、半導体基板１０上の第１の絶縁膜１２と、第１の絶縁膜１２上の第１の電荷蓄積層１４と、第１の電荷蓄積層１４上の第２の絶縁膜１６と、第２の絶縁膜１６上の制御ゲート電極１８と、を備えている。
【００７９】
ダミーセルセルトランジスタＤＴ０１、ＤＴ０２は、図２２（ｂ）に示すように、半導体基板１０上の第４の絶縁膜６２と、第４の絶縁膜上の第２の電荷蓄積層６４と、第２の電荷蓄積層６４上の第５の絶縁膜６６と、第５の絶縁膜６６上のダミーゲート電極６８と、を備えている。
【００８０】
第４の絶縁膜６２は、例えばシリコン酸化膜で形成される。電荷蓄積層６４は、例えばポリシリコンで形成される。また、第５の絶縁膜６６は、例えばアルミナで形成される。ダミーゲート電極６８は、例えばポリシリコンとタンタルナイトライドの積層構造で形成される。これらの、材料や層構造はメモリセルトランジスタＭＴ００〜ＭＴ３１と同一である。
【００８１】
ここで、電荷蓄積層６４は、メモリセル情報として積極的に電荷を蓄積する機能は有していない。しかし、メモリセルトランジスタの場合と同様に、熱電子が書き込まれることによって、ダミーセルセルトランジスタＤＴ０１、ＤＴ０２のしきい値が変動する。そうすると、ダミーセルセルトランジスタＤＴ０１、ＤＴ０２のオン電流が変動し、不揮発性半導体記憶装置の動作不良を引き起こす恐れがある。
【００８２】
選択ゲートトランジスタＳＴＳと、選択ゲートトランジスタＳＴＳに接続されるダミーセルトランジスタＤＴ０１との間の半導体基板１０に、共通ソース／ドレインとして半導体基板１０と逆導電型の第１の不純物層７０が形成されている。そして、第１の不純物層７０の不純物濃度分布が、選択ゲート電極２４とダミーゲート電極６８のそれぞれの端部から等距離かつ半導体基板の主面に垂直な第１の仮想平面Ｐ１に対して非対称である。また、第１の不純物層７０の不純物濃度が第１の仮想平面Ｐ１を基準にダミーセルトランジスタＤＴ０１側で選択ゲートトランジスタＳＴＳ側よりも高濃度である。
【００８３】
本実施の形態においても、第１の実施の形態と同様、第１の不純物層７０が選択ゲート電極２４に対してオフセットすることで、非対称な濃度分布となっている。
【００８４】
本実施の形態においても、上記構成により、第１の実施の形態と同様の作用により、ダミーセルセルトランジスタＤＴ０１の電荷蓄積層６４への誤書き込みが防止される。したがって、ダミーセルセルトランジスタＤＴ０１のしきい値変動に伴う、不揮発性半導体記憶装置の動作不良を抑制できる。
【００８５】
また、第２の実施の形態と同様に、第１の不純物層７０の深さを、第１の仮想平面Ｐ１を基準にダミーセルトランジスタＤＴ０１側において、選択ゲートトランジスタＳＴＳ側よりも深くすることも有効である。これにより、動作不良を抑制できるとともに、オフセットによる選択ゲートトランジスタＳＴＳのオン抵抗増大の懸念が小さくなるという利点がある。
【００８６】
また、図２２の第２の不純物層３２の不純物濃度分布が、２個のメモリセルトランジスタの制御ゲート電極１８のそれぞれの端部から等距離かつ半導体基板１０の主面に垂直な第２の仮想平面Ｐ２に対して対称であることが望ましい点については第１の実施の形態と同様である。
【００８７】
（第４の実施の形態）
本発明の第４の実施の形態の不揮発性半導体記憶装置は、半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、複数のメモリセルトランジスタの端部に接続される選択ゲートトランジスタとを有している。メモリセルトランジスタは、半導体基板上の第１の絶縁膜と、第１の絶縁膜上の電荷蓄積層と、電荷蓄積層上の第２の絶縁膜と、第２の絶縁膜上の制御ゲート電極と、を備えている。選択ゲートトランジスタは、半導体基板上の第３の絶縁膜と、第３の絶縁膜上の選択ゲート電極と、を備えている。そして、選択ゲートトランジスタと、選択ゲートトランジスタに接続されるメモリセルトランジスタとの間の半導体基板に、共通ソース／ドレインとして金属を含有する導電層が形成され、導電層と選択ゲート電極との水平距離が、導電層と制御ゲート電極との水平距離よりも大きい。
【００８８】
図２３は、本実施の形態の不揮発性半導体記憶装置の断面図である。図２３（ａ）が全体図、図２３（ｂ）が図２３（ａ）において破線矩形で示す要部の拡大図である。
【００８９】
本実施の形態においては、選択ゲートトランジスタＳＴＳと、選択ゲートトランジスタＳＴＳに接続されるメモリセルトランジスタＭＴ００との間の半導体基板に、共通ソース／ドレインとして金属を含有する導電層７６が形成されている。金属を含有する導電層７６は、金属単体でも良いし、合金あるいは金属半導体化合物であってもよい。
【００９０】
そして、導電層７６と選択ゲート電極２４との水平距離ａが、導電層７６と制御ゲート電極１８との水平距離ｂよりも大きい。また、第１の不純物層３０は、第１の実施の形態のように非対称ではない。この２点以外は、第１の実施の形態と同様である。なお、本実施の形態において、第１の不純物層３０を設けることは必ずしも必須でないが、トランジスタのジャンクションリーク低減や寄生抵抗の低減の観点等から、設けることが望ましい。
【００９１】
本実施の形態においても、導電層７６が、メモリセルトランジスタＭＴ００側によっていることにより、熱電子の発生が抑制される。したがって、誤書き込みが抑制され、信頼性が向上する不揮発性半導体記憶装置を提供することが可能となる。
【００９２】
なお、メモリセルアレイトランジスタ間の半導体基板に導電層７６と同じ材料の導電層を設ける構成であっても構わない。その場合は、導電層と、隣接するメモリセルトランジスタの２つの制御ゲート電極との水平距離が、それぞれ等しいことがメモリセルトランジスタの特性を対称にする観点から望ましい。
【００９３】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法の一例を示す。図２４は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００９４】
例えばｐ型の半導体基板１０上に、第１の絶縁膜１２、電荷蓄積層１４、第２の絶縁膜１６、制御ゲート電極１８となる材料を順次積層する。また、半導体基板１０上に、第３の絶縁膜２２、選択ゲート電極２４となる材料を順次積層する。その後、これらの積層構造をパターニングして、図２４（ａ）に示した構造を形成する。
【００９５】
次に、膜の堆積と異方性エッチングにより、第１の側壁絶縁膜５０を形成し、図２４（ｂ）の構造を得る。次に、Ａｓを半導体基板１０上にイオン注入で導入し、拡散層３０、３２を形成する（図２４（ｃ））。
【００９６】
次に、選択ゲートトランジスタ部のみをレジスト膜５２でマスクする。そして、ウェットエッチングにより、メモリセルトランジスタ部の第１の側壁絶縁膜５０のみを除去する（図２４（ｄ））。
【００９７】
次にレジスト膜５２を除去した後、再度、膜の堆積と異方性エッチングにより、第２の側壁絶縁膜５４を形成し、図２４（ｅ）の構造を得る。その後、メモリセルトランジスタ上を選択的にＴＥＯＳ膜７８等でマスクし、例えばＮｉの金属膜を堆積した後、アニールを加え半導体基板１０と反応させて金属半導体化合物である導電層７６を形成する。未反応の金属膜はウェットエッチングにより除去する（図２４（ｆ））。
【００９８】
そして、ＴＥＯＳ膜７８を剥離し、最終的に、図２４（ｇ）に示すように、選択ゲートトランジスタとそれに接続されるメモリセルトランジスタの間の導電層７６がメモリセルトランジスタ側に偏った構造を有する不揮発性半導体記憶装置が形成される。
【００９９】
（第５の実施の形態）
本発明の第５の実施の形態の不揮発性半導体記憶装置は、ダミーセルトランジスタを備える不揮発性半導体記憶装置に第４の実施の形態の導電層を適用するものである。
【０１００】
図２５は、本実施の形態の不揮発性半導体記憶装置の断面図である。図２５（ａ）が全体図、図２５（ｂ）が図２５（ａ）において破線矩形で示す要部の拡大図である。
【０１０１】
図２５（ａ）に示すように、本実施の形態の半導体記憶装置は、半導体基板１０上に、直列接続される複数のメモリセルトランジスタＭＴ００〜ＭＴ３１を備えている。また、これら複数のメモリセルトランジスタＭＴ００〜ＭＴ３１の端部に、ダミーセルトランジスタＤＴ０１、ＤＴ０２が接続されている。さらに、このダミーセルトランジスタＤＴ０１、ＤＴ０２に選択ゲートトランジスタＳＴＳ、ＳＴＤが接続されている。これらの積層構造については第３の実施の形態と同様である。
【０１０２】
そして、選択ゲートトランジスタＳＴＳと、選択ゲートトランジスタＳＴＳに接続されるダミーセルトランジスタＤＴ０１との間の半導体基板１０に、共通ソース／ドレインとして金属を含有する導電層８０が形成されている。そして、導電層８０と選択ゲート電極２４との水平距離ａ’が、導電層８０とダミーゲート電極６８との水平距離ｂ’よりも大きい
【０１０３】
本実施の形態においても、上記構成により、第４の実施の形態と同様の作用により、ダミーセルセルトランジスタＤＴ０１の電荷蓄積層６４への誤書き込みが防止され、ダミーセルセルトランジスタＤＴ０１のしきい値変動に伴う、不揮発性半導体記憶装置の動作不良を抑制できる。
【０１０４】
（第６の実施の形態）
本発明の第６の実施の形態の不揮発性半導体記憶装置は、メモリセルトランジスタが、いわゆるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造であること以外は第１の実施の形態と同様である。  
【０１０５】
図２６は、本実施の形態の不揮発性半導体記憶装置の断面図である。図２６（ａ）が全体図、図２６（ｂ）が図２６（ａ）において破線矩形で示す要部の拡大図である。
【０１０６】
メモリセルトランジスタＭＴ００〜ＭＴ３１は、図２６（ｂ）に示すように、半導体基板１０上の第１の絶縁膜１２と、第１の絶縁膜１２上の電荷蓄積層８４と、電荷蓄積層８４上の第２の絶縁膜１６と、第２の絶縁膜１６上の制御ゲート電極１８とを備えている。第１の絶縁膜１２は、例えばシリコン酸化膜で形成される。電荷蓄積層８４は絶縁膜であり、例えばシリコン窒化膜で形成される。また、第２の絶縁膜は、例えばアルミナで形成される。制御ゲート電極１８は、例えばポリシリコンとタンタルナイトライドの積層構造で形成される。
【０１０７】
本実施の形態においても、電荷蓄積層８４への誤書き込みを抑制し信頼性の向上する不揮発性半導体記憶装置を実現できるという効果に関しては、第１の実施の形態と同様である。さらに、ＭＯＮＯＳ構造によれば、膜方向の微細化が比較的容易であること、チャネル領域へのリークが抑制されるため信頼性がさらに向上する等の利点がある。
【０１０８】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施の形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【符号の説明】
【０１０９】
１０      半導体基板
１２      第１の絶縁膜
１４      電荷蓄積層、第１の電荷蓄積層
１６      第２の絶縁膜
１８      制御ゲート電極
２２      第３の絶縁膜
２４      選択ゲート電極
３０      第１の不純物層
３２      第２の不純物層
５０      第１の側壁絶縁膜
５２      レジスト膜
５４      第２の側壁絶縁膜
６２      第４の絶縁膜
６４      第２の電荷蓄積層
６６      第５の絶縁膜
６８      ダミーゲート電極
７０      第１の不純物層
７６      導電層
８０      導電層
８４      電荷蓄積層
【図１】
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【図２】
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【図３】
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【図５】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１４】
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【図１５】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図４】
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【図６】
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【図７】
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【図１２】
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【図１３】
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【図１６】
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