(57)【要約】【課題】微細化し、サーマルバジェットの小さなアニールプロセスを用いてトランジスタを作製しても、リーク電流の増大を抑制できる半導体装置を提供すること。【解決手段】第１導電型の半導体基板上に絶縁膜を介してゲート電極を有し、前記ゲート電極とは絶縁された形で、前記ゲート電極の直下の前記半導体基板のチャネル領域の両側に、第２導電型の不純物がドーピングされたソース・ドレイン領域を有し、前記ソース・ドレイン領域と前記チャネル領域の間に、前記ソース・ドレイン領域と同じ第２導電型であり、前記ソース・ドレイン領域よりも浅く、前記ソース・ドレイン領域と繋がったエクステンション領域を有し、前記エクステンション領域の近傍の第１導電型の領域に、周囲の領域よりも格子欠陥密度の高い高密度欠陥領域が局所的に形成され、前記高密度欠陥領域には、点欠陥が集合した点欠陥集合体が含まれている。【選択図】図１
2010141184.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に絶縁膜を介してゲート電極を有し、
前記ゲート電極とは絶縁された形で、前記ゲート電極の直下の前記半導体基板のチャネル領域の両側に、第２導電型の不純物がドーピングされたソース・ドレイン領域を有し、
前記ソース・ドレイン領域と前記チャネル領域の間に、前記ソース・ドレイン領域と同じ第２導電型であり、前記ソース・ドレイン領域よりも浅く、前記ソース・ドレイン領域と繋がったエクステンション領域を有し、
前記エクステンション領域の近傍の第１導電型の領域に、周囲の領域よりも格子欠陥密度の高い高密度欠陥領域が局所的に形成され、
前記高密度欠陥領域には、点欠陥が集合した点欠陥集合体が含まれていることを特徴とする半導体装置。
【請求項２】
前記高密度欠陥領域は、前記エクステンション領域の下にて局在して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記エクステンション領域の下に形成されるとともに前記半導体基板よりも第１導電型の不純物濃度が高いハロー領域を有し、
前記ハロー領域の下に形成されるとともに前記ハロー領域よりも第１導電型の不純物濃度が高い欠陥形成イオン注入領域を有し、
前記高密度欠陥領域は、少なくとも前記欠陥形成イオン注入領域に形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ハロー領域は、不純物濃度が前記チャネル領域の中央部から前記ソース・ドレイン領域に向かって高くなるように構成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
第１導電型の半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の上面側から前記半導体基板に対して第１導電型の不純物をイオン注入することで、前記半導体基板よりも不純物濃度が高いハロー領域を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の上面側から前記半導体基板に対して第１導電型の不純物をイオン注入することで、前記ハロー領域より深い位置に前記ハロー領域よりも不純物濃度が高い欠陥形成イオン注入領域を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の上面側から前記半導体基板に対して第２導電型の不純物をイオン注入することで、前記ハロー領域よりも浅い位置にエクステンション領域を形成する工程と、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして、前記半導体基板の上面側から前記半導体基板に対して第２導電型の不純物をイオン注入することで、ソース・ドレイン領域を形成する工程と、
前記ソース・ドレイン領域を形成した後、１２００度以上の温度で第１熱処理を行う工程と、
前記第１熱処理の後、５００度以上１１００以下の温度で第２熱処理を行う工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記ハロー領域を形成する工程では、前記ゲート電極の側壁に対して１５〜３５度傾けて第１導電型の不純物をイオン注入することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記欠陥形成イオン注入領域を形成する工程では、前記ハロー領域を形成する工程よりも加速エネルギーが高く、かつ、ドーズ量が多い条件で、前記半導体基板の上面から垂直に第１導電型の不純物をイオン注入することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記ハロー領域を形成する工程では、加速エネルギー３〜６ｋｅＶ、ドーズ量０．１×１０１３〜３×１０１３ｃｍ−３の条件でイオン注入し、
前記欠陥形成イオン注入領域を形成する工程では、加速エネルギー４０ｋｅＶ以上６０ｋｅＶ以下、ドーズ量１×１０１３ｃｍ−３以上５×１０１３ｃｍ−３以下の条件でイオン注入することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第２熱処理のアニール時間は、前記第１熱処理のアニール時間よりも長いことを特徴とする請求項５乃至８のいずれか一に記載の半導体装置の製造方法。
【請求項１０】
前記第１熱処理のアニール時間は、０．１秒未満であり、
前記第２熱処理のアニール時間は、１秒以上１０秒以下であることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、微細かつ消費電力の小さな半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、高集積化及び微細化が可能な電界効果トランジスタを有する半導体装置が実用化されている。このような微細化を可能にした技術の一つが、不純物拡散のほとんどない活性化アニール技術である（非特許文献１等参照）。
【０００３】
活性化アニール技術では、基板中に導入された不純物を活性化するために、不純物注入後にアニールを行うが、その一方で、アニールによる不純物の拡散を抑制するために、サーマルバジェット（Thermal Budget；熱履歴）の小さな（例えば、高温でかつ極短時間の）アニールを行う。
【０００４】
【非特許文献１】Uejima et al., “Pushing Planar Bulk CMOSFET Scaling to its Limit by Ultimately Shallow Diffusion-Less Junction” Tech Dig. Int. Electron Device Meet. 2007, 151 （2007）.
【非特許文献２】K. S. Jones et al., Appl. Phys. A 45， 1 (1988).
【非特許文献３】E. Landi and S. Solmi, “Electrical characterization of p+/n shallow junctions obtained by boron implantation into preamorphized silicon” , Solid-State Electronics 29(11) 1181 (1986).
【非特許文献４】谷口研二、『シリコン中の不純物原子拡散』、応用物理、応用物理学会、２０００年、第６８巻、第４号、ｐ．４２７−４３４
【非特許文献５】N. Ikarashi et al., “Electron holography analysis of a shallow junction for planar-bulk metal-oxide-semiconductor field-effect transistors approaching the scaling limit”, J. Appl. Phys. 103, 114514 (2008).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、このようなアニールプロセスを用いる場合、不純物注入のために一般的に用いられるイオン注入によって基板結晶に形成される点欠陥を十分に回復させることができないという問題がある。その理由は、このようなアニールでは、不純物の拡散は抑制されるものの、基板結晶欠陥の回復も抑制されてしまうからである。このようなイオン注入によって形成される基板中の結晶欠陥とアニール条件の関係に関しては、非特許文献２等に詳細に記載されている。
【０００６】
また、イオン注入によって形成される欠陥が、基板中の第１導電型の領域と第２導電型の境界に形成される空乏層領域に存在する場合、リーク電流（接合リーク電流）が増加する。その理由については、非特許文献３に詳細に記載されている。このため、このようなアニールプロセスを用いて作製されたトランジスタでは、リーク電流の増大により、トランジスタの消費電力が増大するという問題があった。
【０００７】
さらに、このような欠陥に起因するリーク電流は、基板中の電界強度とともに増大する。トランジスタ動作時に電界強度の最も大きくなる領域は、ソース／ドレインのエクステンション（極浅接合）領域が基板表面で最も接近するエクステンション端部であるので、この領域の空乏層に存在する欠陥は、トランジスタのリーク電流増大にきわめて深刻な影響を与える。したがって、不純物拡散の小さなアニールプロセスを用いて形成したトランジスタでは、エクステンション端部の結晶欠陥により、消費電力が増大するという問題がある。
【０００８】
本発明の主な課題は、微細化し、サーマルバジェットの小さなアニールプロセスを用いてトランジスタを作製しても、リーク電流の増大を抑制できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の視点においては、半導体装置において、第１導電型の半導体基板上に絶縁膜を介してゲート電極を有し、前記ゲート電極とは絶縁された形で、前記ゲート電極の直下の前記半導体基板のチャネル領域の両側に、第２導電型の不純物がドーピングされたソース・ドレイン領域を有し、前記ソース・ドレイン領域と前記チャネル領域の間に、前記ソース・ドレイン領域と同じ第２導電型であり、前記ソース・ドレイン領域よりも浅く、前記ソース・ドレイン領域と繋がったエクステンション領域を有し、前記エクステンション領域の近傍の第１導電型の領域に、周囲の領域よりも格子欠陥密度の高い高密度欠陥領域が局所的に形成され、前記高密度欠陥領域には、点欠陥が集合した点欠陥集合体が含まれていることを特徴とする。
【００１０】
本発明の前記半導体装置においては、前記高密度欠陥領域は、前記エクステンション領域の下にて局在して形成されていることが好ましい。
【００１１】
本発明の前記半導体装置においては、前記エクステンション領域の下に形成されるとともに前記半導体基板よりも第１導電型の不純物濃度が高いハロー領域を有し、前記ハロー領域の下に形成されるとともに前記ハロー領域よりも第１導電型の不純物濃度が高い欠陥形成イオン注入領域を有し、前記高密度欠陥領域は、少なくとも前記欠陥形成イオン注入領域に形成されていることが好ましい。
【００１２】
本発明の前記半導体装置においては、前記ハロー領域は、不純物濃度が前記チャネル領域の中央部から前記ソース・ドレイン領域に向かって高くなるように構成されていることが好ましい。
【００１３】
本発明の第２の視点においては、半導体装置の製造方法において、第１導電型の半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板の上面側から前記半導体基板に対して第１導電型の不純物をイオン注入することで、前記半導体基板よりも不純物濃度が高いハロー領域を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板の上面側から前記半導体基板に対して第１導電型の不純物をイオン注入することで、前記ハロー領域より深い位置に前記ハロー領域よりも不純物濃度が高い欠陥形成イオン注入領域を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板の上面側から前記半導体基板に対して第２導電型の不純物をイオン注入することで、前記ハロー領域よりも浅い位置にエクステンション領域を形成する工程と、前記ゲート電極の両側にサイドウォールを形成する工程と、前記ゲート電極及び前記サイドウォールをマスクとして、前記半導体基板の上面側から前記半導体基板に対して第２導電型の不純物をイオン注入することで、ソース・ドレイン領域を形成する工程と、前記ソース・ドレイン領域を形成した後、１２００度以上の温度で第１熱処理を行う工程と、前記第１熱処理の後、５００度以上１１００以下の温度で第２熱処理を行う工程と、を含むことを特徴とする。
【００１４】
本発明の前記半導体装置の製造方法においては、前記ハロー領域を形成する工程では、前記ゲート電極の側壁に対して１５〜３５度傾けて第１導電型の不純物をイオン注入することが好ましい。
【００１５】
本発明の前記半導体装置の製造方法においては、前記欠陥形成イオン注入領域を形成する工程では、前記ハロー領域を形成する工程よりも加速エネルギーが高く、かつ、ドーズ量が多い条件で、前記半導体基板の上面から垂直に第１導電型の不純物をイオン注入することが好ましい。
【００１６】
本発明の前記半導体装置の製造方法においては、前記ハロー領域を形成する工程では、加速エネルギー３〜６ｋｅＶ、ドーズ量０．１×１０１３〜３×１０１３ｃｍ−３の条件でイオン注入し、前記欠陥形成イオン注入領域を形成する工程では、加速エネルギー４０ｋｅＶ以上６０ｋｅＶ以下、ドーズ量１×１０１３ｃｍ−３以上５×１０１３ｃｍ−３以下の条件でイオン注入することが好ましい。
【００１７】
本発明の前記半導体装置の製造方法においては、前記第２熱処理のアニール時間は、前記第１熱処理のアニール時間よりも長いことが好ましい。
【００１８】
本発明の前記半導体装置の製造方法においては、前記第１熱処理のアニール時間は、０．１秒未満であり、前記第２熱処理のアニール時間は、１秒以上１０秒以下であることが好ましい。
【発明の効果】
【００１９】
本発明によれば、微細化し、サーマルバジェットの小さなアニールプロセスを用いてトランジスタを作製しても、エクステンション領域の端部の近傍に局所的に形成した欠陥密度の高い領域からの点欠陥（格子間原子および原子空孔）の供給によって高密度欠陥領域を形成することで、最もリーク電流が深刻となるエクステンション領域の端部の欠陥を低減することができるため、リーク電流の増大を抑制することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態１に係る半導体装置では、第１導電型の半導体基板（図１の１）上に絶縁膜（図１の６）を介してゲート電極（図１の２）を有し、前記ゲート電極（図１の２）とは絶縁された形で、前記ゲート電極（図１の２）の直下の前記半導体基板（図１の１）のチャネル領域の両側に、第２導電型の不純物がドーピングされたソース・ドレイン領域（図１の３）を有し、前記ソース・ドレイン領域（図１の３）と前記チャネル領域の間に、前記ソース・ドレイン領域（図１の３）と同じ第２導電型であり、前記ソース・ドレイン領域（図１の３）よりも浅く、前記ソース・ドレイン領域（図１の３）と繋がったエクステンション領域（図１の８）を有し、前記エクステンション領域（図１の８）の近傍の第１導電型の領域に、周囲の領域よりも格子欠陥密度の高い高密度欠陥領域（図１の９）が局所的に形成され、前記高密度欠陥領域（図１の９）には、点欠陥が集合した点欠陥集合体が含まれている。
【００２１】
本発明の実施形態２に係る半導体装置の製造方法では、第１導電型の半導体基板（図６（ｂ）の１）上に絶縁膜（図６（ｂ）の６）を介してゲート電極（図６（ｂ）の２）を形成する工程と、前記ゲート電極（図６（ｃ）の２）をマスクとして、前記半導体基板（図６（ｃ）の１）の上面側から前記半導体基板（図６（ｃ）の１）に対して第１導電型の不純物をイオン注入することで、前記半導体基板（図６（ｃ）の１）よりも不純物濃度が高いハロー領域（図６（ｃ）の４）を形成する工程と、前記ゲート電極（図６（ｃ）の２）をマスクとして、前記半導体基板（図６（ｃ）の１）の上面側から前記半導体基板（図６（ｃ）の１）に対して第１導電型の不純物をイオン注入することで、前記ハロー領域（図６（ｃ）の４）より深い位置に前記ハロー領域（図６（ｃ）の４）よりも不純物濃度が高い欠陥形成イオン注入領域（図６（ｃ）の５）を形成する工程と、前記ゲート電極（図７（ａ）の２）をマスクとして、前記半導体基板（図７（ａ）の１）の上面側から前記半導体基板（図７（ａ）の１）に対して第２導電型の不純物をイオン注入することで、前記ハロー領域（図７（ａ）の４）よりも浅い位置にエクステンション領域（図７（ａ）の８）を形成する工程と、前記ゲート電極（図７（ｂ）の２）の両側にサイドウォール（図７（ｂ）の７）を形成する工程と、前記ゲート電極（図７（ｂ）の２）及び前記サイドウォール（図７（ｂ）の７）をマスクとして、前記半導体基板（図７（ｂ）の１）の上面側から前記半導体基板に対して第２導電型の不純物をイオン注入することで、ソース・ドレイン領域（図７（ｂ）の３）を形成する工程と、前記ソース・ドレイン領域（図７（ｂ）の３）を形成した後、１２００度以上の温度で第１熱処理を行う工程と、前記第１熱処理の後、５００度以上１１００以下の温度で第２熱処理を行う工程と、を含む。
【実施例１】
【００２２】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。図２は、本発明の実施例１に係る半導体装置の電子線ホログラフィによる断面観察像であり、（ａ）ポテンシャル分布を示す観察像、（ｂ）欠陥分布を示す観察像、（ｃ）不純物分布を示す観察像である。図３は、本発明の実施例１に係る半導体装置の高密度欠陥領域（図２の領域Ａ）で観察される典型的な欠陥の高分解能観察像である。図４は、本発明の実施例１に係る半導体装置の結晶欠陥回復のためのアニールの前後での欠陥を比較した観察像であり、（ａ）アニール前の観察像、（ｂ）アニール後の観察像である。図５は、本発明の実施例１に係る半導体装置におけるＭＯＳＦＥＴのリーク特性を説明するためのグラフである。
【００２３】
実施例１に係る半導体装置は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が形成されている。半導体装置は、第１導電型の半導体基板１（例えば、ヒ素等の不純物が添加されたＮ型シリコン基板）上に絶縁膜６（例えば、シリコン酸化膜）を介してゲート電極２（例えば、ポリシリコン）を有し、ゲート電極２の両側にはサイドウォール７が形成されている。半導体装置は、ゲート電極２とは絶縁された形で、ゲート電極２の直下に位置する半導体基板１のチャネル領域の両側に、第２導電型（第１導電型とは逆導電型）の不純物（例えば、ボロン等のＰ型の不純物）がドーピングされたソース・ドレイン領域３を有し、さらに、ソース・ドレイン領域３とチャネル領域の間にエクステンション領域８を有する。エクステンション領域８は、ソース・ドレイン領域３と同じ第２導電型であり、ソース・ドレイン領域３よりも浅く、ソース・ドレイン領域３と繋がっている。半導体装置は、エクステンション領域８の近傍（主に下側の近傍）の第１導電型の領域（半導体基板１に形成されたハロー領域４ないし欠陥形成イオン注入領域５）に、周囲の領域よりも格子欠陥密度の高い高密度欠陥領域９が局所的（局在的）に形成されている。
【００２４】
ハロー領域４は、エクステンション領域８の下の半導体基板１にて第１導電型の不純物（例えば、ヒ素）がイオン注入された領域である。ハロー領域４は、半導体基板１よりも第１導電型の不純物濃度が高くなっている。ハロー領域４は、第１導電型のチャネル領域の不純物濃度が、チャネル領域の中央部からソース・ドレイン領域３の先端に向かって高くなるように構成されている。
【００２５】
欠陥形成イオン注入領域５は、ハロー領域４の下の半導体基板１にて高密度欠陥領域９を形成するために第１導電型の不純物（例えば、ヒ素）がイオン注入された領域である。欠陥形成イオン注入領域５は、ハロー領域４よりも第１導電型の不純物濃度が高くなっている。欠陥形成イオン注入領域５は、ハロー領域４より深い位置の第１導電型の領域（半導体基板１）の中に形成されている。
【００２６】
高密度欠陥領域９は、エクステンション領域８よりも深い位置に形成され、点欠陥がナノスケールで集合した点欠陥集合体（ＩＤＣ：intermediate defect configuration）が含まれている。高密度欠陥領域９は、イオン注入（例えば、ヒ素、ドーズ量１×１０１３〜５×１０１３ｃｍ−３）によって形成される。高密度欠陥領域９に含まれる点欠陥集合体は、熱処理（例えば、５００℃〜１１００℃、１〜１０秒）によって形成される。
【００２７】
すでに述べたようにエクステンション領域８の端部に欠陥が存在することは、リーク電流の深刻な増大を引き起こす。一方、結晶欠陥密度が高い高密度欠陥領域９には、点欠陥集合体が含まれる。ここで、これらの欠陥は、周囲の欠陥の濃度に応じて、格子間原子や空孔を放出することによって周囲の欠陥の補償を行う性質がある（非特許文献４参照）。このことから、このような欠陥密度の高い領域がエクステンション領域８の近傍に存在することは、エクステンション領域８の端部の結晶欠陥の回復を促進させる働きを有する。
【００２８】
図２に実施例１に係る半導体装置の電子線ホログラフィによる断面観察像を示す。図２（ａ）において、暗く表示した領域が第１導電型領域であり、明るい領域が第２導電型領域である。これらの領域の間の実線は、その境界を結んだ等ポテンシャル線である。図２（ｂ）は、欠陥分布を示す観察像である。図２（ａ）、図２（ｂ）の各観察像は、ｗｅａｋ  ｂｅａｍ法による観察像であり、格子欠陥が明るく観察される。図２（ａ）、図２（ｂ）の点線は、不純物分布のシミュレーション結果であり、図２（ｃ）から計算によって求めた第１導電型領域と第２導電型領域の境界線である。図２（ｂ）では、エクステンション領域の基板側の空乏層領域に、結晶欠陥（点線で囲んだ領域Ａ）が観察される。なお、非特許文献５に示されているように、電子線ホログラフィによって基板中の第１導電型の領域と第２型導電型の境界を検知することが可能である。
【００２９】
図２（ｂ）の領域Ａで観察される典型的な欠陥の高分解能観察例を図３に示す。［１１３］面に沿って結晶格子の乱れが観察されており、イオン注入で形成される点欠陥集合体の典型的な形態の一つである。これらの観察像は、本発明によって、所望の欠陥分布が形成されることを示している。
【００３０】
なお、図２に示す形態において、点欠陥集合体を形成する適切なアニールの後にエクステンション領域の端部の結晶欠陥が減少していることを示すため、図４に、結晶欠陥回復のためのアニール（回復処理）の前後での欠陥を比較する観察像を示す。アニール前の図４（ａ）には、エクステンション領域の端部（点線で囲んだ領域）に欠陥が観察されていないのに対し、アニール後の図４（ｂ）のエクステンション領域の端部に欠陥（白くなった部分）が観察される。
【００３１】
ＭＯＳＦＥＴのリーク特性を示すグラフを図５に示す。回復処理あり（実施例１；エクステンション領域の端部の欠陥を減少させた形態）では、回復処理なし（比較例）の場合と比べて、リーク電流が１桁以上低減されていることが明らかである。
【００３２】
次に、本発明の実施例１に係る半導体装置の製造方法について図面を用いて説明する。図６、図７は、本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００３３】
まず、第１の導電型の適当な不純物分布を持つ半導体基板１（ウェハ）を用意する（図６（ａ）参照）。ここでは、１×１０１７〜１×１０１８ｃｍ−３のヒ素をドープしたシリコン結晶基板を用いことができる。
【００３４】
次に、半導体基板１の表面に絶縁膜６（酸化膜）を０．７ｎｍ〜１．４ｎｍの厚みで形成し、その上にゲート電極２となるヒ素およびリンを１×１０２０〜５×１０２０ｃｍ−３の濃度にドーピングしたポリシリコンをＣＶＤ法で堆積させ、従来のリソグラフィー工法を用いて４０ｎｍ〜２０ｎｍ程度のゲート長のゲート電極２を形成する（図６（ｂ）参照）。
【００３５】
次に、第１導電型の不純物としてヒ素を、加速エネルギー３〜６ｋｅＶ、ドーズ量０．１×１０１３〜３×１０１３ｃｍ−３の条件で、半導体基板１（ウェハ）上面からゲート電極２の側壁を睨む方向に１５〜３５度傾けて、半導体基板１に対してイオン注入を行い、ハロー領域４を形成する（図６（ｃ）参照）。すなわち、第１導電型のチャネル領域の不純物濃度を、チャネル領域の中央部からソース・ドレイン領域（図７（ｂ）の３）の先端に向かって高くするようにハロー領域４を形成するドーピング工程は、第１導電型の不純物をゲート電極２のはるか上方からゲート電極２をマスクとして、ゲート電極２のソース側の側壁を眺めるように斜めにイオン注入し、同様にゲート電極２ドレイン側の側壁を眺めるように再度斜めにイオン注入するように行われる。ここまでは従来の製造方法の応用である。
【００３６】
次に、第１導電型の不純物としてヒ素を、加速エネルギー４０〜６０ｋｅＶ、ドーズ量１×１０１３〜５×１０１３ｃｍ−３の条件で、半導体基板１（ウェハ）上面から垂直に、半導体基板１に対してイオン注入を行うことによって、ハロー領域４より深い位置に、不純物濃度の高い欠陥形成イオン注入領域５を形成する（図６（ｃ）参照）。一般に、イオン注入によって形成される欠陥は、イオン注入が行われた基板の深さの近傍に集中し、かつ、注入不純物量とともに増加するので（非特許文献３、４参照）、このイオン注入によって、ハロー領域４より深い位置の第１導電型の領域の中に、とりわけ欠陥密度が高い欠陥形成イオン注入領域５が形成される。なお、この工程では、ハロー領域４を形成する工程よりも加速エネルギーが高く、かつ、ドーズ量が多い条件でイオン注入する。
【００３７】
次に、第２導電型の不純物としてボロンを、加速エネルギー０．５〜２．０ｋｅＶ、ドーズ量０．２×１０１５〜２．０×１０１５ｃｍ−３の条件で、ウェハ上面から垂直に、半導体基板１に対してイオン注入を行い、ソース・ドレイン領域用のエクステンション領域８を形成する（図７（ａ）参照）。
【００３８】
次に、サイドウォール７を形成する工程として、酸化膜を３０ｎｍの厚みで従来のＣＶＤ法で堆積し、従来の異方性ドライエッチング技術を用いてエッチバックを行い、ゲート電極２の両端に酸化膜（絶縁体）よりなるサイドウォール７を形成する（図７（ｂ）参照）。
【００３９】
次に、サイドウォール７及びゲート電極２をマスクとして、第２導電型の不純物としてボロンを、加速エネルギー７〜１５ｋｅＶ、ドーズ量０．６×１０１５〜６．０×１０１５ｃｍ−３の条件で、半導体基板１に対してイオン注入を行い、ソース・ドレイン領域３を形成する（図７（ｂ）参照）。
【００４０】
なお、ソース・ドレイン領域３内では、上記欠陥形成のためのイオン注入によって形成された結晶格子の乱れは、このソース・ドレイン領域３の形成のためのイオン注入によって、他のソース・ドレイン領域３と同程度の結晶格子の乱れとなり、以下の活性化アニールに伴って欠陥が回復する。このため、領域９のみに高密度の結晶欠陥が残留する。
【００４１】
次に、イオン注入された不純物を活性化させるために、該不純物の活性化を促進させるアニールとしての熱処理を、１２００℃以上かつ０．１秒未満の条件で行う。例えば、既存技術で発生可能な二酸化炭素ガスを励起したレーザービームを照射し、約１４００℃で１〜５ｍｓｅｃの間、加熱されるようにする。この温度は、シリコンの融点は１４１５度程度であるので、あらかじめ同様の工程で作ったシリコン結晶基板にレーザーパワーを変えてビームを照射し、シリコン結晶が融ける寸前のレーザーパワーの値を得ておくことで調整可能である。
【００４２】
次に、エクステンション領域８の端部近傍（下側の近傍）の欠陥形成イオン注入領域５における点欠陥から点欠陥集合体の形成を促進させて高密度欠陥領域９を形成し、かつ、エクステンション領域８の端部の欠陥を回復させるためのアニールとして、５００℃以上１１００℃以下の熱処理を行う（図７（ｂ）参照）。アニール時間は、注入条件等に応じて最適化する必要があるが、１秒から１０秒程度が望ましい。
【００４３】
この後、従来技術と同様に層間絶縁膜、ビア、配線の形成を適宜行うことで、半導体装置が完成する。
【００４４】
こうして完成された半導体装置は、図１又は図７（ｂ）に示すように、第１導電型の半導体基板１上に絶縁膜６を介してゲート電極２を有し、そのゲート長が４０ｎｍ以下であり、さらにそのゲート電極２とは絶縁された形で、ゲート電極２直下に位置する第１導電型の半導体基板１のチャネル領域の両側に、第２導電型の不純物ドーピング層からなるソース・ドレイン領域３を有している。さらに、それらソース・ドレイン領域３とチャネル領域の間において、第１導電型の不純物濃度として、チャネル領域の中央が最も薄く、チャネル領域の中央からソース・ドレイン領域３の表面側に向けては中央部よりも濃い第１導電型不純物濃度を持つハロー領域４を有し、チャネル領域の中央からソース・ドレイン領域３の深部側には、局所的に、点欠陥集合体を含む格子欠陥の密度の高い高密度欠陥領域９を有する。
【００４５】
なお、ｎ型の半導体装置の場合、上記製造工程に関して、高密度欠陥領域９の形成にはボロンまたはインジウムを用い、ソース・ドレイン領域３及びエクステンション領域８は燐、砒素、アンチモン、またはそれらの全ての組み合わせを用いる。
【００４６】
実施例１によれば、微細化し、サーマルバジェットの小さなアニールプロセスを用いてトランジスタを作製しても、エクステンション領域８の端部の近傍に局所的に形成した欠陥密度の高い領域からの点欠陥（格子間原子および原子空孔）の供給によって高密度欠陥領域９を形成することで、最もリーク電流が深刻となるエクステンション領域８の端部の欠陥を低減することができるため、リーク電流の増大を抑制することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。
【図２】本発明の実施例１に係る半導体装置の電子線ホログラフィによる断面観察像であり、（ａ）ポテンシャル分布を示す観察像、（ｂ）欠陥分布を示す観察像、（ｃ）不純物分布を示す観察像である。
【図３】本発明の実施例１に係る半導体装置の高密度欠陥領域（図２（ｂ）の領域Ａ）で観察される典型的な欠陥の高分解能観察像である。
【図４】本発明の実施例１に係る半導体装置の結晶欠陥回復のためのアニールの前後での欠陥を比較した観察像であり、（ａ）アニール前の観察像、（ｂ）アニール後の観察像である。
【図５】本発明の実施例１に係る半導体装置におけるＭＯＳＦＥＴのリーク特性を説明するためのグラフである。
【図６】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図７】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【符号の説明】
【００４８】
１  半導体基板
２  ゲート電極
３  ソース・ドレイン領域
４  ハロー領域
５  欠陥形成イオン注入領域
６  絶縁膜
７  サイドウォール
８  エクステンション領域
９  高密度欠陥領域
【図１】
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【図５】
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【図６】
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【図７】
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【図２】
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【図３】
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【図４】
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