(57)【要約】【課題】バイアス温度不安定性を改善したＳＯＩ構造絶縁ゲート型電界効果トランジスタを実現する。【解決手段】ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０は、周囲を素子分離領域で分離された素子形成領域２０に、ゲート電極７、Ｐ＋ドレイン層８、Ｐ＋ソース層９、Ｐ＋ソース層１１、及びＮ＋層１０が設けられる。Ｐ＋ソース層９は、端部がゲート絶縁膜とオーバーラップするように、素子形成領域２０の左側中央部に設けられる。Ｐ＋ソース層１１は、素子分離領域とＰ＋ソース層９の間にＰ＋ソース層９と接するように、Ｐ＋ソース層９の両側に設けられ、端部がゲート絶縁膜とオーバーラップするように素子形成領域２０の中央端部に設けられる。Ｎ＋層１０は、素子分離領域、Ｐ＋ソース層９、及びＰ＋ソース層１１に取り囲まれるように素子形成領域２０の左側端部に設けられ、Ｐ＋ソース層１１の底部にも設けられる。【選択図】図１
2010074092.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体基板と、前記第１の半導体基板の第１主面上に設けられた埋め込み酸化膜層と、前記埋め込み酸化膜層の第１主面上に設けられた第１導電型第２の半導体基板を有するＳＯＩ基板と、
前記第２の半導体基板の第１主面上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第２の半導体基板の第１主面に設けられ、端部が前記ゲート絶縁膜とオーバーラップするように設けられた第２導電型高不純物濃度の第１ソース層と、
前記第２の半導体基板の第１主面に設けられ、前記第１ソース層と素子分離領域の間に前記第１ソース層と接するように設けられ、端部が前記ゲート絶縁膜とオーバーラップするように設けられ、前記第１ソース層よりも深さが浅い第２導電型高不純物濃度の第２ソース層と、
前記第２の半導体基板の第１主面に設けられ、上部が前記第１及び第２ソース層と接し、側面が前記第２の半導体基板と接する第１導電型高不純物濃度層と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１ソース層と前記高不純物濃度層は、底部が前記埋め込み酸化膜層と接することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ソース層と前記埋め込み酸化膜層の間には、前記高不純物濃度層が設けられることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２ソース層と前記埋め込み酸化膜層の間には、前記第２の半導体基板が設けられることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記半導体装置は、Ｐｃｈ  ＭＯＳトランジスタ或いはＰｃｈ  ＭＩＳトランジスタであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタやＭＩＳトランジスタと呼称される絶縁ゲート型電界効果トランジスタでは、微細化、高集積化、低消費電力化が進行している。近年、絶縁ゲート型電界効果トランジスタを用いたＬＳＩのスケーリング則を延命し、バルクシリコンを用いた場合よりも高速化と低消費電力化が達成できるＳＯＩ構造絶縁ゲート型電界効果トランジスタが開発されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるＳＯＩ構造絶縁ゲート型電界効果トランジスタでは、基板浮遊効果を低減するために高不純物濃度のボディコンタクト領域を形成し、このボディコンタクト領域をゲート及び素子分離領域に接するようにソース領域に配置することにより、ＳＯＩ構造絶縁ゲート型電界効果トランジスタの素子形成領域の面積の増大を抑制している。ところが、ボディコンタクト領域をゲート直下まで延在するとバイアス温度不安定性（ＢＴＩ  Bias  Temperature  Instability）が増大してトランジスタの特性が劣化するという問題点がある。具体的には、シリコン基板からゲート絶縁膜へのホットキャリア注入によってトランジスタの閾値（Ｖｔｈ）変動、ドレイン電流（Ｉｄｓ）の低下、トランスコンダクタンス（ｇｍ）の低下などが発生する。ＳＯＩ構造Ｐｃｈ絶縁ゲート型電界効果トランジスタでは負バイアス温度不安定性（ＮＢＴＩ  Negative  Bias  Temperature  Instability）が増大し、ＳＯＩ構造Ｎｃｈ絶縁ゲート型電界効果トランジスタでは正バイアス温度不安定性（ＰＢＴＩ  Positive  Bias  Temperature  Instability）が増大する。通常、ＮＢＴＩモードによるトランジスタの特性劣化は、ＰＢＴＩモードによるトランジスタの特性劣化よりも大きい。
【特許文献１】特開２００１−１６８３４９号公報（頁６、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、バイアス温度不安定性を改善することができるＳＯＩ構造絶縁ゲート型電界効果トランジスタを提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置は、第１の半導体基板と、前記第１の半導体基板の第１主面上に設けられた埋め込み酸化膜層と、前記埋め込み酸化膜層の第１主面上に設けられた第１導電型第２の半導体基板を有するＳＯＩ基板と、前記第２の半導体基板の第１主面上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第２の半導体基板の第１主面に設けられ、端部が前記ゲート絶縁膜とオーバーラップするように設けられた第２導電型高不純物濃度の第１ソース層と、前記第２の半導体基板の第１主面に設けられ、前記第１ソース層と素子分離領域の間に前記第１ソース層と接するように設けられ、端部が前記ゲート絶縁膜とオーバーラップするように設けられ、前記第１ソース層よりも深さが浅い第２導電型高不純物濃度の第２ソース層と、前記第２の半導体基板の第１主面に設けられ、上部が前記第１及び第２ソース層と接し、側面が前記第２の半導体基板と接する第１導電型高不純物濃度層とを具備することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、バイアス温度不安定性を改善することができるＳＯＩ構造絶縁ゲート型電界効果トランジスタを提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００８】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１はＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタを示す断面図、図２は図１のＡ−Ａ線に沿うＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの断面図、図３は図１のＢ−Ｂ線に沿うＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの断面図、図４は比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタを示す平面図、図５は図４のＣ−Ｃ線に沿う比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの断面図である。本実施例では、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタのソース及びボディコンタクトの構造を最適化している。
【０００９】
図１に示すように、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０は、周囲を素子分離領域で分離された素子形成領域２０に、ゲート電極７、Ｐ＋ドレイン層８、Ｐ＋ソース層９、Ｐ＋ソース層１１、及びＮ＋層１０が設けられる。
【００１０】
ゲート電極７は、図示しないゲート絶縁膜を介してシリコン基板の第１主面上（表面上）に設けられ、上端部と下端部が素子形成領域２０外まで延在し、下端部にはゲートコンタクト２３が設けられる。
【００１１】
ドレインとしてのＰ＋ドレイン層８は、端部がゲート絶縁膜とオーバーラップするように素子形成領域２０の図中右側に設けられ、ドレインコンタクト２１が素子分離領域と離間して設けられる。
【００１２】
ソースとしてのＰ＋ソース層９は、端部がゲート絶縁膜とオーバーラップするように素子形成領域２０の図中左側中央部に設けられる。ソースとしてのＰ＋ソース層１１は、素子分離領域とＰ＋ソース層９の間にＰ＋ソース層９と接するように、Ｐ＋ソース層９の両側に設けられ、端部がゲート絶縁膜とオーバーラップするように素子形成領域２０の図中中央端部に設けられる。
【００１３】
Ｎ＋層１０は、素子分離領域、Ｐ＋ソース層９、及びＰ＋ソース層１１に取り囲まれるように素子形成領域２０の図中左側端部に設けられる。Ｎ＋層１０は、Ｎ型シリコン基板と接し、低抵抗のボディコンタクト（バックゲート部）となる。ソースコンタクト２２は、Ｐ＋ソース層９及びＮ＋層１０の領域上に素子分離領域と離間して設けられる。
【００１４】
ここで、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭIＳ（Metal  Insulator  Semiconductor）トランジスタは、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタやＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタと呼称される。
【００１５】
図２に示すように、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０では、第１のシリコン基板１の第１主面上（表面上）にＢＯＸ層（埋め込み酸化膜層）２が設けられ、ＢＯＸ層（埋め込み酸化膜層）２の第１主面上（表面上）にＮ型第２シリコン基板３が設けられる。第１のシリコン基板１、ＢＯＸ層（埋め込み酸化膜層）２、及びＮ型第２シリコン基板３はＳＯＩ基板４となる。Ｎ型第２シリコン基板３はシリコンボディ領域（バックゲート部）となる。なお、ＳＯＩ基板には、ＢＯＸ層（埋め込み酸化膜層）２が部分的に埋め込まれた部分ＳＯＩとＢＯＸ層（埋め込み酸化膜層）２が全面に埋め込まれた全面ＳＯＩとがあり、ここでは全面ＳＯＩ基板を用いている。
【００１６】
ＳＯＩ基板４のＮ型第２シリコン基板３には、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０間を絶縁分離するためのＳＴＩ（シャロートランチアイソレーション）５が、底部がＢＯＸ層（埋め込み酸化膜層）２と接するように埋設される。
【００１７】
ＳＯＩ基板４のＮ型第２シリコン基板３には、右端部がＳＴＩ（シャロートランチアイソレーション）５と接し、左端部がゲート絶縁膜６とオーバーラップするように、底部がＢＯＸ層（埋め込み酸化膜層）２と接するようにＰ＋ドレイン層８が設けられる。
【００１８】
ＳＯＩ基板４のＮ型第２シリコン基板３の第１主面（表面）には、右端部がゲート絶縁膜６とオーバーラップするように、底部及び左端部がＮ＋層１０と接するようにＰ＋ソース層１１が設けられる。
【００１９】
ＳＯＩ基板４のＮ型第２シリコン基板３には、左端部がＳＴＩ（シャロートランチアイソレーション）５と接し、右端部がＰ＋ソース層１１と接し、底部がＢＯＸ層（埋め込み酸化膜層）２と接するようにＮ＋層１０が設けられる。ここで、Ｎ＋層１０はＮ型第２シリコン基板３に蓄積されるキャリアをゲート両端に引き抜ける配置となっている。このため、キャリアを引き抜きやすく、耐圧を向上させることができる。
【００２０】
ＳＯＩ基板４のＮ型第２シリコン基板３の第１主面上（表面上）には、端部がＰ＋ドレイン層８及びＰ＋ソース層１１とオーバーラップするように、ゲート絶縁膜６及びゲート電極７が積層形成される。積層されたゲート絶縁膜６及びゲート電極７、Ｐ＋ドレイン層８、Ｐ＋ソース層１１、Ｎ＋層１０、及びＳＴＩ（シャロートランチアイソレーション）５上には、絶縁膜１２が設けられる。
【００２１】
ここで、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０を底部が空乏化されない領域を有するＰＤ（Partially  Depleted）ＳＯＩ型トランジスタにしているが、代わりにシリコン基板が完全空乏化されたＦＤ（Partially  Depleted）ＳＯＩ型トランジスタにしてもよい。
【００２２】
図３に示すように、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０では、Ｐ＋ソース層９とＳＴＩ（シャロートランチアイソレーション）５の間に、底部がＮ＋層１０と接するＰ＋ソース層１１がＰ＋ソース層９の両側に設けられる。Ｐ＋ソース層１１の深さは、Ｐ＋ソース層９の深さよりも浅く形成される。
【００２３】
Ｐ＋ソース層９とＳＴＩ（シャロートランチアイソレーション）５の間に、上部がＰ＋ソース層１１と接し、底部がＢＯＸ層（埋め込み酸化膜層）２と接するようにＮ＋層１０がＰ＋ソース層９の両側に設けられる。Ｐ＋ソース層１１の間には、底部がＢＯＸ層（埋め込み酸化膜層）２と接するようにＰ＋ソース層９が設けられる。
【００２４】
図４に示すように、比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ６０は、周囲を素子分離領域で分離された素子形成領域２０に、ゲート電極７、Ｐ＋ドレイン層８、Ｐ＋ソース層９、及びＮ＋層１０が設けられる。
【００２５】
比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ６０と本実施例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０の異なる点は、比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ６０にＰ＋ソース層１１が設けられていないことである。以下、本実施例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０と異なる点についてのみ説明する。
【００２６】
Ｎ＋層１０は、素子分離領域、Ｐ＋ソース層９、及びゲート電極７に取り囲まれるように、端部が図示しないゲート絶縁膜６とオーバーラップするように素子形成領域２０の図中左側端部に設けられる。
【００２７】
図５に示すように、ＳＯＩ基板４のＮ型第２シリコン基板３には、左端部がＳＴＩ（シャロートランチアイソレーション）５と接し、底部がＢＯＸ層（埋め込み酸化膜層）２と接し、端部がゲート絶縁膜６とオーバーラップするようにＮ＋層１０が設けられる。
【００２８】
次に、ＮＢＴＩ（Negative  Bias  Temperature  Instability  負バイアス温度不安定性）でのＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの特性変動について図６及び図７を参照して説明する。図６は比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタにおけるＮＢＴＩでのシリコン基板からのホットキャリアの注入を説明する図、図６（ａ）はバイアス印加図、図６（ｂ）はバンド図、図７は本実施例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタにおけるＮＢＴＩでのシリコン基板からのホットキャリアの注入を説明する図、図７（ａ）はバイアス印加図、図７（ｂ）はバンド図である。
【００２９】
ここで、ＢＴＩ（Bias  Temperature  Instability  バイアス温度不安定性）について説明する。ＢＴＩとは、周囲温度を高温度（例えば、１００℃〜１１０℃）に設定し、ゲート及びドレインに電圧を印加し、ソース及びシリコンボディ領域（シリコン基板）を接地し、シリコンボディ領域からゲート絶縁膜へ注入されるホットキャリア起因によって発生する特性変動のことを言う。具体的には、トランジスタの閾値（Ｖｔｈ）変動、ドレイン電流（Ｉｄｓ）の低下、トランスコンダクタンス（ｇｍ）の低下のことをいう。なお、ゲートに電圧を印加し、ドレイン、ソース、及びシリコンボディ領域を接地する場合もある。
【００３０】
Ｐｃｈ  ＭＯＳトランジスタでは、ゲートに負電圧が印加されるＮＢＴＩ（Negative  Bias  Temperature  Instability  負バイアス温度不安定性）が発生し、Ｎｃｈ  ＭＯＳトランジスタではゲートに正電圧が印加されるＰＢＴＩ（Positive  Bias  Temperature  Instability  正バイアス温度不安定性）が発生する。通常、ＮＢＴＩによるＰｃｈ  ＭＯＳトランジスタの特性変動がＰＢＴＩによるＮｃｈ  ＭＯＳトランジスタの特性変動よりも大きい。
【００３１】
ＮＢＴＩの発生メカニズムについて説明する。まず、高温度下でゲート電極とドレインに負電圧（−Ｖｇ）を印加すると、Ｐｃｈ  ＭＯＳトランジスタのシリコンボディ領域（シリコン基板）の表面に反転層が形成される。
【００３２】
次に、シリコンボディ領域からゲート絶縁膜中にホットキャリアであるホットホールが注入され、ゲート絶縁膜−シリコン界面のＳｉ−Ｈ結合が破壊されて水素（Ｈ＋）が放出される。ここで、シリコンボディ領域（シリコン基板）に注入されるホットホールの量は、ゲート電極とシリコンボディ領域の間に発生する電界強度の大きさに比例する。電界強度が大きいほどホットホールの量は増大する。
【００３３】
続いて、水素（Ｈ＋）の放出により、シリコンのダングリングボンドは界面準位となり、水素（Ｈ＋）はゲート絶縁膜中に拡散される。拡散される水素（Ｈ＋）の一部がゲート絶縁膜中の欠陥と結びついてトラップレベルを形成する。
【００３４】
この結果、界面準位の増加とトラップに起因したチャージにより、トランジスタの閾値（Ｖｔｈ）変動、ドレイン電流（Ｉｄｓ）の低下、トランスコンダクタンス（ｇｍ）の低下が発生すると考えられる。
【００３５】
例えば、トランジスタの特性変動（トランジスタの閾値（Ｖｔｈ）変動など）の寿命予測式としての平均故障時間（ＭＴＴＦ  Mean  Time  to  Failures）は、
MTTF＝A×10(-β×Ｅ)×ｅ（Ｅａ/ｋＴ）・・・・・・・・・・・式（１）
と表される。ここで、Ａは定数、βは電界強度係数、Ｅは電界強度、Ｅａは活性化エネルギー、ｋはボルツマン定数、Ｔは絶対温度で表される。
【００３６】
式（１）に示すように、周囲温度が高いほど、ゲート電極とシリコンボディ領域（シリコン基板）の間の電界強度が大きいほど平均故障時間（ＭＴＴＦ）は短くなる。
【００３７】
図６（ａ）で示すように、比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ６０では、ゲートとドレインに負電圧（−Ｖｇ）が印加され、ボディ（Ｎ型第２のシリコン基板３）、ボディコンタクト（Ｎ＋層１０）、及びソース（Ｐ＋層９）が接地される。負電圧（−Ｖｇ）により、ボディ領域（Ｎ型第２のシリコン基板３）表面に反転層が形成される。この反転層はボディコンタクト（Ｎ＋層１０）の端部と接する。
【００３８】
図６（ｂ）で示すように、比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ６０では、ボディコンタクト（Ｎ＋層１０）とゲート絶縁膜６のポテンシャルエネルギーの差Φ１、ボディ領域（Ｎ型第２のシリコン基板３）とゲート絶縁膜６のポテンシャルエネルギーの差Φ２の関係が、
Φ１＜Φ２・・・・・・・・・・・・・・・式（２）
と設定される。このため、ポテンシャルエネルギーの差の小さなボディコンタクト（Ｎ＋層１０）の端部側からゲート絶縁膜６へホットホールが注入される。しかも、ボディコンタクト（Ｎ＋層１０）が設けられないＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタでのボディ領域（Ｎ型第２のシリコン基板３）側からゲート絶縁膜６へ注入されるホットホールの量よりも多い。この結果、ボディコンタクト（Ｎ＋層１０）が設けられないＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタよりもトランジスタの特性変動が大きくなり、平均故障時間（ＭＴＴＦ）が短くなる。
【００３９】
一方、図７（ａ）で示すように、本実施例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０では、ゲートとドレインに負電圧（−Ｖｇ）が印加され、ボディ領域（Ｎ型第２のシリコン基板３）、ボディコンタクト（Ｎ＋層１０）、ソース（Ｐ＋層９）、及びソース（Ｐ＋層１１）が接地される。負電圧（−Ｖｇ）により、ボディ（Ｎ型第２のシリコン基板３）表面に反転層が形成される。この反転層はドレイン（Ｐ＋層８）、ソース（Ｐ＋層９）、及びソース（Ｐ＋層１１）と接し、ボディコンタクト（Ｎ＋層１０）とは接しない。ボディコンタクト（Ｎ＋層１０）は、ソース（Ｐ＋層１１）を介してゲート絶縁膜６と接する。
【００４０】
図７（ｂ）で示すように、本実施例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０では、ボディコンタクト（Ｎ＋層１０）とゲート絶縁膜６のポテンシャルエネルギーの差Φ１、ボディ領域（Ｎ型第２のシリコン基板３）とゲート絶縁膜６のポテンシャルエネルギーの差Φ２の関係が、式（２）でΦ１＜Φ２と設定される。
【００４１】
反転層の深さＤ１とソース（Ｐ＋層１１）のＰ＋層深さＤ２の関係が、
Ｄ１＜Ｄ２・・・・・・・・・・・・式（３）
と設定される。このため、ソース（Ｐ＋層１１）を介してポテンシャルエネルギーの差の小さなボディコンタクト（Ｎ＋層１０）の端部側からゲート絶縁膜６へホットホールが注入され、あわせてボディ領域（Ｎ型第２のシリコン基板３）側からゲート絶縁膜６へホットホールが注入される。ソース（Ｐ＋層１１）を介してボディコンタクト（Ｎ＋層１０）の端部側からゲート絶縁膜６へのホットホール注入量は、ボディ領域（Ｎ型第２のシリコン基板３）側からゲート絶縁膜６へのホットホール注入量よりも多い。ホットホールの総注入量は、ソース（Ｐ＋層１１）が設けられているので、比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ６０の場合よりも少ない。
【００４２】
この結果、比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ６０の場合よりもトランジスタのＮＢＴＩによる特性変動（トランジスタの閾値（Ｖｔｈ）変動、ドレイン電流（Ｉｄｓ）の低下、トランスコンダクタンス（ｇｍ）の低下）を抑制することができ、比較例よりも平均故障時間（ＭＴＴＦ）を長くすることができる。
【００４３】
なお、ゲートの負バイアス印加が終了して時点から、放出された水素（Ｈ＋）が再結合されリカバリー現象が発生し、特性が元に戻る。本実施例では、低抵抗のボディコンタクト（バックゲート部分）であるＮ＋層１０が設けられているのでリカバリー現象が迅速に行われる。
【００４４】
次に、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの製造方法について図８乃至図１０を参照して説明する。図８乃至図１０はＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの製造工程を示す断面図である。
【００４５】
図８に示すように、ＳＯＩ基板４のＮ型第２のシリコン基板３の第１主面（表面）に、底部がＢＯＸ層（埋め込み酸化膜層）２と接するようにＳＴＩ（シャロートランチアイソレーション）５を埋設する。なお、ＳＯＩ基板４の第２のシリコン基板がＰ型シリコン基板の場合には、例えばＰ型不純物イオン注入と高温熱処理によりＰ型シリコン基板をＮ型半導体層とするのがよい。
【００４６】
ＳＴＩ（シャロートランチアイソレーション）５形成後、ＳＯＩ基板４のＮ型第２のシリコン基板３の第１主面上（表面上）にゲート絶縁膜６及びゲート電極膜を積層形成する。周知のリソグラフィー技術を用いて、図示しないレジスト膜を用いてＲＩＥ法などにより、ゲート電極膜をエッチングしてゲート電極７を形成する。
【００４７】
ゲート電極７を形成し、レジスト膜を除去後、例えばイオン注入と高温熱処理によりＳＯＩ基板４のＮ型第２のシリコン基板３の第１主面（主面）に、底部がＢＯＸ層（埋め込み酸化膜層）２と接するようにＰ＋ドレイン層８、Ｐ＋ソース層９（図示しない）、及びＮ＋層１０を形成する。
【００４８】
次に、図９に示すように、周知のリソグラフィー技術を用いて、レジスト膜３１を形成する。レジスト膜３１をマスクとしてゲート絶縁膜６を介して、Ｐ＋ソース層９とＳＴＩ（シャロートランチアイソレーション）５の間の、一端部がゲート電極７と接するようにＮ＋層１０の第１主面（表面）にＰ型不純物（例えば、ボロンＢ１１）をイオン注入する。
【００４９】
続いて、図１０に示すように、レジスト膜３１を除去後、高温熱処理を行いＮ＋層１０の第１主面（表面）にＰ＋ソース層９よりも深さの浅いＰ＋ソース層１１を形成する。ここで、Ｐ型不純物のイオン注入量は、Ｐ＋ソース層１１のＰ型不純物濃度がＮ＋層１０のＮ型不純物濃度よりも高濃度になるように設定される。
【００５０】
そして、ゲート電極７、Ｐ＋ドレイン層８、Ｐ＋ソース層９、Ｐ＋ソース層１１、及びＮ＋層１０上に絶縁膜１２を形成し、コンタクト開口の形成、配線金属の形成、上層の絶縁膜の形成などにより、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０が完成する。
【００５１】
上述したように、本実施例の半導体装置では、ＳＯＩ基板４のＮ型第２シリコン基板３上に、ＳＴＩ（シャロートランチアイソレーション）５及び素子形成領域２０が形成される。周囲を素子分離領域で分離された素子形成領域２０に、ゲート電極７、Ｐ＋ドレイン層８、Ｐ＋ソース層９、Ｐ＋ソース層１１、及びＮ＋層１０が設けられる。Ｐ＋ソース層９は端部がゲート絶縁膜とオーバーラップするように、素子形成領域２０の左側中央部に設けられる。Ｐ＋ソース層１１は、素子分離領域とＰ＋ソース層９の間にＰ＋ソース層９と接するように、Ｐ＋ソース層９の両側に設けられ、端部がゲート絶縁膜とオーバーラップするように素子形成領域２０の中央端部に設けられる。ボディコンタクトとしてのＮ＋層１０は、素子分離領域、Ｐ＋ソース層９、及びＰ＋ソース層１１に取り囲まれるように素子形成領域２０の左側端部に設けられ、Ｐ＋ソース層１１の底部にも設けられる。Ｐ＋ドレイン層８、Ｐ＋ソース層９、及びＮ＋層１０は、底部がＢＯＸ層（埋め込み酸化膜層）２と接する。ソースコンタクト２２は、Ｐ＋ソース層９及びＮ＋層１０の領域上に素子分離領域と離間して設けられる。
【００５２】
このため、ボディコンタクトとしてのＮ＋層１０とゲート絶縁膜６の間にＰ＋ソース層１１が設けられ、Ｎ＋層１０がゲート絶縁膜６と離間形成されているので、Ｎ＋層１０がゲート絶縁膜６と接する場合よりもＮＢＴＩでのホットキャリア注入量が低減され、ＮＢＴＩでのＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０の特性変動を抑制することができる。また、素子形成領域２０にボディコンタクトとしてのＮ＋層１０を設けているので、ボディ領域に蓄積されるキャリアの引き抜き効果を高めることができる。
【００５３】
なお、本実施例では、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタに適用してＮＢＴＩを改善しているが、ＳＯＩ構造Nｃｈ  ＭＯＳトランジスタに適用してＰＢＴＩ（Positive  Bias  Temperature  Instability  正バイアス温度不安定性）を改善してもよい。その場合、P+ドレイン層８をN+ドレイン層、P+ソース層９及びP+ソース層１１をＮ＋ソース層、Ｎ＋層１０をＰ＋層、第２のシリコン基板（Ｎ）３をＰ型の第２のシリコン基板にそれぞれ変更すればよい。また、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタに適用しているが、代わりにＳＯＩ構造Ｐｃｈ  ＭＩＳトランジスタに適用してもよい。
【実施例２】
【００５４】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図１１は、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタを示す断面図である。本実施例では、Ｐ＋ソース層に隣接配置されるＮ＋層の形状を変更している。
【００５５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００５６】
ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５１では、実施例１と同様に周囲を素子分離領域で分離された素子形成領域２０に、ゲート電極７、Ｐ＋ドレイン層８、Ｐ＋ソース層９、Ｐ＋ソース層１１、及びＮ＋層１０が設けられる。
【００５７】
図１１に示すように、Ｐ＋ソース層１１は、Ｎ型第２シリコン基板３の第１主面（表面）に、一端がゲート絶縁膜６とオーバーラップするように、他端がＮ＋層１０と接するように、底部がＮ型第２シリコン基板３と接するように、Ｐ＋ソース層９とＳＴＩ（シャロートランチアイソレーション）５の間にＰ＋ソース層９と接するように設けられる。Ｎ＋層１０は、素子分離領域、Ｐ＋ソース層９、及びＰ＋ソース層１１に取り囲まれるように素子形成領域２０に設けられる。Ｎ＋層１０は、Ｐ＋ソース層１直下には設けられない。
【００５８】
次に、ＮＢＴＩでのＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの特性変動について図１２を参照して説明する。図１２はＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタにおけるＮＢＴＩでのシリコン基板からのホットキャリアの注入を説明する図、図１２（ａ）はバイアス印加図、図１２（ｂ）はバンド図である。
【００５９】
図１２（ａ）で示すように、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５１では、ゲートとドレインに負電圧（−Ｖｇ）が印加され、ボディ領域（Ｎ型第２のシリコン基板３）、ボディコンタクト（Ｎ＋層１０）、ソース（Ｐ＋層９）、及びソース（Ｐ＋層１１）が接地される。負電圧（−Ｖｇ）により、ボディ領域（Ｎ型第２のシリコン基板３）表面に反転層が形成される。この反転層はドレイン（Ｐ＋層８）、ソース（Ｐ＋層９）、及びソース（Ｐ＋層１１）と接し、ボディコンタクト（Ｎ＋層１０）とは接しない。ボディコンタクト（Ｎ＋層１０）は、ソース（Ｐ＋層１１）を介してゲート絶縁膜６と接する。
【００６０】
図１２（ｂ）で示すように、ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５１では、ボディコンタクト（Ｎ＋層１０）とゲート絶縁膜６のポテンシャルエネルギーの差Φ１、ボディ（Ｎ型第２のシリコン基板３）とゲート絶縁膜６のポテンシャルエネルギーの差Φ２の関係が、式（２）でΦ１＜Φ２と設定される。反転層の深さＤ１、ソース（Ｐ＋層１１）のＰ＋層深さＤ２、ソース（Ｐ＋層１１）のＰ＋層幅Ｗ１の関係が、
Ｄ１＜Ｄ２＜＜Ｗ１・・・・・・・・・・・・式（４）
と設定される。このため、Ｐ＋層幅Ｗ１を有するソース（Ｐ＋層１１）を介してポテンシャルエネルギーの差の小さなボディコンタクト（Ｎ＋層１０）の端部側からゲート絶縁膜６へホットホールが注入されない。ボディ領域（Ｎ型第２のシリコン基板３）側からゲート絶縁膜６へホットホールが注入されるだけである。つまり、ボディコンタクト（Ｎ＋層１０）が設けられないＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタのホットホール注入量と同等レベルになるようにソース（Ｐ＋層１１）のＰ＋層幅Ｗ１が設定される。
【００６１】
この結果、実施例１のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５０の場合よりもトランジスタのＮＢＴＩによる特性変動（トランジスタの閾値（Ｖｔｈ）変動、ドレイン電流（Ｉｄｓ）の低下、トランスコンダクタンス（ｇｍ）の低下）を抑制することができ、平均故障時間（ＭＴＴＦ）を長くすることができる。
【００６２】
上述したように、本実施例の半導体装置では、ＳＯＩ基板４のＮ型第２シリコン基板３上に、ＳＴＩ（シャロートランチアイソレーション）５及び素子形成領域２０が形成される。周囲を素子分離領域で分離された素子形成領域２０に、ゲート電極７、Ｐ＋ドレイン層８、Ｐ＋ソース層９、Ｐ＋ソース層１１、及びＮ＋層１０が設けられる。Ｐ＋ソース層９は端部がゲート絶縁膜とオーバーラップするように、素子形成領域２０の左側中央部に設けられる。Ｐ＋ソース層１１は、素子分離領域とＰ＋ソース層９の間にＰ＋ソース層９と接するように、Ｐ＋ソース層９の両側に設けられ、底部が第２のシリコン基板３と接し、端部がゲート絶縁膜とオーバーラップするように素子形成領域２０の中央端部に設けられる。ボディコンタクトとしてのＮ＋層１０は、素子分離領域、Ｐ＋ソース層９、及びＰ＋ソース層１１に取り囲まれるように素子形成領域２０の左側端部に設けられる。Ｐ＋ドレイン層８、Ｐ＋ソース層９、及びＮ＋層１０は、底部がＢＯＸ層（埋め込み酸化膜層）２と接する。ソースコンタクト２２は、Ｐ＋ソース層９及びＮ＋層１０の領域上に素子分離領域と離間して設けられる。
【００６３】
このため、ボディコンタクトとしてのＮ＋層１０とゲート絶縁膜６の間にＰ＋ソース層１１が設けられ、Ｐ＋ソース層１１の底部にはＮ＋層１０が設けられず、Ｎ＋層１０がゲート絶縁膜６と離間形成されているので実施例１よりもＮＢＴＩでのホットホール注入量が減少し、ＮＢＴＩでのＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ５１の特性変動を抑制することができる。また、素子形成領域２０にボディコンタクトとしてのＮ＋層１０を設けているので、ボディ領域に蓄積されるキャリアの引き抜き効果を高めることができる。
【００６４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６５】
例えば、実施例では、プレーナ型のシングルゲートＳＯＩ構造絶縁ゲート型電界効果トランジスタに適用したが、ＦｉｎＦＥＴ、縦型ＦＥＴなどのマルチゲートＳＯＩ構造絶縁ゲート型電界効果トランジスタに適用することができる。
【００６６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１の半導体基板と、前記第１の半導体基板の第１主面上に設けられた埋め込み酸化膜層と、前記埋め込み酸化膜層の第１主面上に設けられたＮ型第２の半導体基板を有するＳＯＩ基板と、前記第２の半導体基板の第１主面上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第２の半導体基板の第１主面に底部が前記埋め込み酸化膜層に接するように設けられ、端部が前記ゲート絶縁膜とオーバーラップするように設けられたＰ型高不純物濃度の第１ソース層と、前記第２の半導体基板の第１主面に設けられ、前記第１ソース層と素子分離領域の間に前記第１ソース層と接するように設けられ、端部が前記ゲート絶縁膜とオーバーラップするように設けられ、前記第１ソース層よりも深さが浅いＰ型高不純物濃度の第２ソース層と、前記第２の半導体基板の第１主面に底部が前記埋め込み酸化膜層に接するように設けられ、上部が前記第１及び第２ソース層と接し、側面が前記第２の半導体基板と接するＮ型高不純物濃度層とを具備し、完全空乏型ＳＯＩ構造である半導体装置。
【００６７】
（付記２）  第１の半導体基板と、前記第１の半導体基板の第１主面上に設けられた埋め込み酸化膜層と、前記埋め込み酸化膜層の第１主面上に設けられたＮ型第２の半導体基板を有するＳＯＩ基板と、前記第２の半導体基板の第１主面上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第２の半導体基板の第１主面に底部が前記埋め込み酸化膜層に接するように設けられ、端部が前記ゲート絶縁膜とオーバーラップするように設けられたＰ型高不純物濃度の第１ソース層と、前記第２の半導体基板の第１主面に設けられ、前記第１ソース層と素子分離領域の間に前記第１ソース層と接するように設けられ、端部が前記ゲート絶縁膜とオーバーラップするように設けられ、前記第１ソース層よりも深さが浅いＰ型高不純物濃度の第２ソース層と、前記第２の半導体基板の第１主面に底部が前記埋め込み酸化膜層に接するように設けられ、上部が前記第１及び第２ソース層と接し、側面が前記第２の半導体基板と接するＮ型高不純物濃度層とを具備し、部分空乏型ＳＯＩ構造である半導体装置。
【００６８】
（付記３）  前記第２ソース層と前記埋め込み酸化膜層の間には、前記高不純物濃度層が設けられる付記１又は２に記載の半導体装置。
【００６９】
（付記４）  前記第２ソース層と前記埋め込み酸化膜層の間には、前記第２の半導体基板が設けられる付記１又は２に記載の半導体装置。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１に係るＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタを示す平面図。
【図２】図１のＡ−Ａ線に沿うＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの断面図。
【図３】図１のＢ−Ｂ線に沿うＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの断面図。
【図４】本発明の実施例１に係る比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタを示す平面図。
【図５】図４のＣ−Ｃ線に沿う比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの断面図。
【図６】本発明の実施例１に係る比較例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタにおけるＮＢＴＩでのシリコン基板からのホットキャリアの注入を説明する図、図６（ａ）はバイアス印加図、図６（ｂ）はバンド図。
【図７】本発明の実施例１に係る本実施例のＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタにおけるＮＢＴＩでのシリコン基板からのホットキャリアの注入を説明する図、図７（ａ）はバイアス印加図、図７（ｂ）はバンド図。
【図８】本発明の実施例１に係るＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの製造工程を示す断面図。
【図９】本発明の実施例１に係るＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの製造工程を示す断面図。
【図１０】本発明の実施例１に係るＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタの製造工程を示す断面図。
【図１１】本発明の実施例２に係るＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタを示す断面図。
【図１２】本発明の実施例２に係るＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタにおけるＮＢＴＩでのシリコン基板からのホットキャリアの注入を説明する図、図１２（ａ）はバイアス印加図、図１２（ｂ）はバンド図。
【符号の説明】
【００７１】
１  第１のシリコン基板
２  ＢＯＸ層（埋め込み酸化膜層）
３  第２のシリコン基板
４  ＳＯＩ基板
５  ＳＴＩ（シャロートレンチアイソレーション）
６  ゲート絶縁膜
７  ゲート電極
８  Ｐ＋ドレイン層
９、１１  Ｐ＋ソース層
１０  Ｎ＋層
１２  絶縁膜
２０  素子形成領域
２１  ドレインコンタクト
２２  ソースコンタクト
２３  ゲートコンタクト
３１  レジスト膜
５０、５１、６０  ＳＯＩ構造Ｐｃｈ  ＭＯＳトランジスタ
Ｄ１  反転層深さ
Ｄ２  Ｐ＋層深さ
Ｗ１  Ｐ＋層幅
Φ１、Φ２  ポテンシャルエネルギーの差
【図１】
2010074092.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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