(57)【要約】【課題】複数の演算装置間で通信されるデータを一時保持するデータ保持装置において、より処理時間を短く、より回路規模を簡素化したい。【解決手段】コア選択ＭＵＸ１１〜１４は、複数の保持用記憶領域２１〜２４の全部または一部の入力側に接続され、対応する記憶領域２１〜２４にいずれのコアからの出力データを入力するかを選択する。コア選択ＭＵＸ１１〜１４は、それぞれのコアで実行される処理内容の単位で、対応する記憶領域にいずれの演算装置からの出力データを入力するかを固定してもよい。【選択図】図２
2010113442.tif 000002
【特許請求の範囲】
【請求項１】
複数の演算装置からの出力データを受けて保持するデータ保持装置であって、
複数の記憶領域と、
前記複数の記憶領域の全部または一部の入力側に接続され、対応する記憶領域にいずれの演算装置からの出力データを入力するかを選択するセレクタと、
を備えることを特徴とするデータ保持装置。
【請求項２】
前記複数の記憶領域には、容量の異なる記憶領域が混在していることを特徴とする請求項１に記載のデータ保持装置。
【請求項３】
前記セレクタは、それぞれの演算装置で実行される処理内容に応じて、対応する記憶領域にいずれの演算装置からの出力データを入力するかを固定することを特徴とする請求項１または２に記載のデータ保持装置。
【請求項４】
前記セレクタは、順次または交互に、対応する記憶領域にいずれの演算装置からの出力データを入力するかを切り替えることを特徴とする請求項１または２に記載のデータ保持装置。
【請求項５】
複数の演算装置からの出力データを受けて保持するデータ保持装置であって、
第１記憶部と第２記憶部とを備え、
前記第１記憶部は、それぞれの演算装置の出力タイミングに応じて、前記出力データを受けて保持し、
前記第２記憶部は、特定のタイミングで、前記第１記憶部に保持されている出力データを取得することを特徴とするデータ保持装置。
【請求項６】
前記第１記憶部は、複数の第１記憶領域を含み、
前記第２記憶部は、前記複数の第１記憶領域にそれぞれ対応する複数の第２記憶領域を含み、
前記複数の第１記憶領域は、それぞれの演算装置の出力タイミングに応じて、前記出力データを受けて保持し、
前記複数の第２記憶領域は、それぞれ特定のタイミングで、対応する第１記憶領域に保持されている出力データを取得することを特徴とする請求項５に記載のデータ保持装置。
【請求項７】
前記特定のタイミングは、前記複数の演算装置の処理タイミング、および当該データ保持装置のデータを使用する演算装置の処理タイミングの、少なくとも一方に応じて設定されることを特徴とする請求項５または６に記載のデータ保持装置。
【請求項８】
複数の演算装置からの出力データを受けて保持するデータ保持装置であって、
複数の第１記憶領域と、
前記複数の第１記憶領域の全部または一部の入力側に接続され、対応する第１記憶領域にいずれの演算装置からの出力データを入力するか選択するセレクタと、
前記複数の第１記憶領域に対応する複数の第２記憶領域と、を備え、
前記複数の第１記憶領域は、それぞれの演算装置の出力タイミングに応じて、前記出力データを受けて保持し、
前記複数の第２記憶領域は、それぞれ特定のタイミングで、対応する第１記憶領域に保持されている出力データを取得することを特徴とするデータ保持装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の演算装置から出力されるデータを一時保持するデータ保持装置に関する。
【背景技術】
【０００２】
近年、複数の演算装置（以下適宜、コアという）を備えるプロセッサが普及している。３つ以上のコアを備えるプロセッサのコア間通信では、ある１つのコアに対して、別の２つ以上のコアから同時にデータが入力される可能性がある。これに対応するための手法を以下に３つ挙げる。
【０００３】
第１の手法は、複数のコアから出力される各データがタイミングを調整されながら、各データの出力先コア用のＲＡＭに記憶され、その後、その出力先コアに読み込まれる手法である（たとえば、特許文献１の図４参照）。第２の手法は、複数のコアから出力される各データがそれぞれのコア用のＲＡＭに記憶され、その後、タイミングを調整されながら出力先コアに読み込まれる手法である（たとえば、特許文献１の図７参照）。第３の手法は、複数のコアから出力される各データがそれぞれのコア用の出力ＲＡＭに記憶され、タイミングを調整されながら出力先コア用の入力ＲＡＭに転送され、その後、出力先コアに読み込まれる手法である（たとえば、特許文献１の図８参照）。
【０００４】
一般的に、出力元コアからのデータ出力タイミングと、出力先コアでそのデータを読み込んで使用するタイミングとは一致しないことが多い。これに対応すべく、２つのＲＡＭを用いて一つの記憶部を構成し、一方のＲＡＭが書き込みモードの場合、他方のＲＡＭが読み込みモードとなるように制御し、これを一定の時間ごとに切り替える手法が提案されている（たとえば、特許文献１の図５参照）。
【特許文献１】特開２００６−９９７１９公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者はこのような手法と比較し、より処理時間を短縮し、より回路規模を簡素化することができる手法を見いだした。より具体的には、出力元コアがデータを記憶部に書き込むタイミングおよび出力先コアがその記憶部からデータを読み出すタイミングを両者の間で調整する必要がなく、コア間のデータ転送時間も短縮される手法を見いだした。
【０００６】
本発明はこうした状況に鑑みなされたものであり、その目的は、複数の演算装置間で通信されるデータを一時保持するデータ保持装置において、処理時間が短く、回路規模が簡素なデータ保持装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明のある態様のデータ保持装置は、複数の演算装置からの出力データを受けて保持するデータ保持装置であって、複数の記憶領域と、複数の記憶領域の全部または一部の入力側に接続され、対応する記憶領域にいずれの演算装置からの出力データを入力するかを選択するセレクタと、を備える。
【０００８】
本発明の別の態様もまた、データ保持装置である。この装置は、複数の演算装置からの出力データを受けて保持するデータ保持装置であって、第１記憶部と第２記憶部とを備える。第１記憶部は、それぞれの演算装置の出力タイミングに応じて、出力データを受けて保持し、第２記憶部は、特定のタイミングで、第１記憶部に保持されている出力データを取得する。
【０００９】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１０】
本発明によれば、複数の演算装置間で通信されるデータを一時保持するデータ保持装置において、処理時間を短くし、回路規模を簡素にすることができる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の実施の形態に係るデータ保持回路１００を含むプロセッサ５００の構成を示す図である。図１に示すプロセッサ５００は、４つのコア２００ａ〜２００ｄ（第１コア２００ａ、第２コア２００ｂ、第３コア２００ｃおよび第４コア２００ｄ）と、４つのデータ保持回路１００ａ〜１００ｄ（第１データ保持回路１００ａ、第２データ保持回路１００ｂ、第３データ保持回路１００ｃおよび第４データ保持回路１００ｄ）を備える。コアはＣＰＵであってもよいし、リコンフィギュラブル演算回路であってもよい。
【００１２】
データ保持回路１００はコア２００ごとに設けられ、他の複数のコア２００の出力データを受けて一時保持し、その保持データを自らのコア２００に入力する。すなわち、データ保持回路１００はＮ（Ｎは自然数）：１の入出力回路として機能する。プロセッサ５００内のデータ保持回路１００の構成は、すべて同じであってもよいし、異なっていてもよい。本明細書ではすべて同じ例を説明する。
【００１３】
各コア２００からは、出力データのほかに、有効なデータ出力タイミングを示すイネーブル信号、および複数の出力データをそれぞれ識別するための識別情報が出力される。以下、識別情報としてアドレス値を用いる例を説明する。上記出力データ、上記イネーブル信号および上記アドレス値（以下、総称して出力データ群という）が一群のデータとして、他のデータ保持回路１００に入力される。
【００１４】
図２は、実施の形態に係るデータ保持回路１００の構成を示す図である。図２では第４データ保持回路１００ｄを例に説明する。第４データ保持回路１００ｄは、複数の入力側セレクタ、保持用記憶部２０、入力用記憶部３０および一つの出力側セレクタ（以下、入力選択ＭＵＸ４０という）を備える。保持用記憶部２０は、それぞれのコア２００ａ〜２００ｃの出力タイミングに応じて、上記出力データを受けて保持する。入力用記憶部３０は、特定のタイミングで、保持用記憶部２０に保持されている出力データを取得する。この特定のタイミングは後述する切替タイミング信号により特定されてもよい。
【００１５】
保持用記憶部２０は、複数の保持用記憶領域（第１保持用記憶領域２１、第２保持用記憶領域２２、第３保持用記憶領域２３および第４保持用記憶領域２４）を含む。入力用記憶部３０は、複数の保持用記憶領域にそれぞれ対応する複数の入力用記憶領域（第１入力用記憶領域３１、第２入力用記憶領域３２、第３入力用記憶領域３３および第４入力用記憶領域３４）を含む。複数の保持用記憶領域は、それぞれのコア２００ａ〜２００ｃの出力タイミングに応じて、上記出力データを受けて保持する。複数の入力用記憶領域は、それぞれ特定のタイミングで、対応する保持用記憶領域に保持されている出力データを取得する。これらの特定のタイミングは後述する切替タイミング信号により特定されてもよい。
【００１６】
第１保持用記憶領域２１と第１入力用記憶領域３１、第２保持用記憶領域２２と第２入力用記憶領域３２、第３保持用記憶領域２３と第３入力用記憶領域３３、および第４保持用記憶領域２４と第４入力用記憶領域３４とのそれぞれの容量は、一致していることが好ましい。少なくとも、後者の容量が前者の容量より大きい必要がある。各保持用記憶領域は一つ以上の保持用記憶セルを含み、各保持用記憶セルは上記アドレス値と対応している。同様に、各入力用記憶領域は一つ以上の入力用記憶セルを含み、各入力用記憶セルは上記アドレス値と対応している。本明細書では記憶セルをデータ格納場所の最小単位の意味で用いる。すなわち、一つの記憶セルは８ビット領域、１６ビット領域または３２ビット領域などで構成され、一つのデータを記憶する。
【００１７】
以下、各保持用記憶領域および各入力用記憶領域がそれぞれ八つの保持用記憶セルおよび入力用記憶セルを含み、第１保持用記憶領域２１および第１入力用記憶領域３１がアドレス０〜７に対応する保持用記憶セルおよび入力用記憶セル、第２保持用記憶領域２２および第２入力用記憶領域３２がアドレス８〜１５に対応する保持用記憶セルおよび入力用記憶セル、第３保持用記憶領域２３および第３入力用記憶領域３３がアドレス１６〜２３に対応する保持用記憶セルおよび入力用記憶セル、ならびに第４保持用記憶領域２４および第４入力用記憶領域３４がアドレス２４〜３１に対応する保持用記憶セルおよび入力用記憶セルを含む例を説明する。
【００１８】
複数の入力側セレクタ（以下、第１コア選択ＭＵＸ１１、第２コア選択ＭＵＸ１２、第３コア選択ＭＵＸ１３および第４コア選択ＭＵＸ１４という）は、複数の保持用記憶領域２１〜２４の全部または一部の入力側に接続され、対応する保持用記憶領域にいずれのコアからの出力データ群を入力するかを選択する。各コア選択ＭＵＸ１１〜１４は、他の複数のコアからの出力データ群のうち、一つのコアからの出力データ群を選択して、対応する保持用記憶領域に入力する。
【００１９】
図３は、実施の形態に係る第１保持用記憶領域２１に含まれる第１保持用記憶セル２１１の構成例を示す図である。第１保持用記憶セル２１１は上記アドレス値「０」に対応している。第１保持用記憶セル２１１は保持判定回路２１１ａおよびＤ型フリップフロップ回路２１１ｂを含む。第１コア選択ＭＵＸ１１によって選択された出力データ群のうち、出力データがＤ型フリップフロップ回路２１１ｂの入力端子に入力され、アドレス値およびイネーブル信号が保持判定回路２１１ａの二つの入力端子に入力される。保持判定回路２１１ａの出力信号はＤ型フリップフロップ回路２１１ｂのイネーブル端子に入力される。
【００２０】
保持判定回路２１１ａは、入力されたアドレス値が「０」に一致し、かつイネーブル信号が有効なときアクティブ信号をＤ型フリップフロップ回路２１１ｂに出力し、それ以外のとき非アクティブ信号をＤ型フリップフロップ回路２１１ｂに出力する。Ｄ型フリップフロップ回路２１１ｂは、保持判定回路２１１ａからアクティブ信号が入力されるとき上記出力データを取り込み、非アクティブ信号が入力されるとき上記出力データを取り込まない。
【００２１】
図４は、実施の形態に係る第１入力用記憶領域３１に含まれる第１入力用記憶セル３１１の構成例を示す図である。第１入力用記憶セル３１１はＤ型フリップフロップ回路３１１ａを含む。第１入力用記憶セル３１１に含まれるＤ型フリップフロップ回路３１１ａの入力端子は第１保持用記憶セル２１１に含まれるＤ型フリップフロップ回路２１１ｂの出力端子と接続される。第１入力用記憶セル３１１に含まれるＤ型フリップフロップ回路３１１ａのイネーブル端子には、所定の切替タイミング信号が入力される。この切替タイミング信号は規則的な信号、たとえばパルス信号であってもよい。
【００２２】
第１入力用記憶セル３１１に含まれるＤ型フリップフロップ回路３１１ａは、当該切替タイミング信号がアクティブのとき、第１保持用記憶セル２１１に含まれるＤ型フリップフロップ回路２１１ｂに保持される上記出力データを取り込む。
【００２３】
図２に戻り、各コア選択ＭＵＸ１１〜１４は、それぞれのコア２００ａ〜２００ｄで実行される処理内容に応じて、対応する保持用記憶領域にいずれのコアからの出力データ群を入力するかを固定してもよい。より具体的には、各コアで実行されるアプリケーション単位、関数単位またはサブルーチン単位で固定してもよい。各コア選択ＭＵＸ１１〜１４がいずれのコアからの出力データ群を選択すべきかは、図示しない制御部または複数のコア２００ａ〜２００ｄのいずれかのコアから指定される。その選択の割当は、ソースプログラムがコンパイルされる際に決定されることができる。図示しない制御部または複数のコア２００ａ〜２００ｄのいずれかのコアは、その割当をもとに、各コア選択ＭＵＸ１１〜１４に切替信号を供給する。
【００２４】
上記処理内容の単位で、コア選択ＭＵＸが選択すべき、コアからの出力データ群を固定することにより、そのコアは任意のタイミングで出力データ群をそのコア選択ＭＵＸを介して対応する保持用記憶領域に出力することができる。よって、そのコアは出力タイミング調整のための、ウェイトの挿入などが必要なくなり、処理時間の短縮、回路規模の削減につながる。
【００２５】
アプリケーションによって、各コアからの出力データ量にバラツキが発生する。たとえば、あるコアからの出力データ量が非常に多く、別のコアからの出力データ量がゼロまたは非常に少ないといったことが発生する。保持用記憶部２０を複数の保持用記憶領域２１〜２４に分割し、それぞれにコア選択ＭＵＸ１１〜１４を設け、それらが接続元のコアを適宜切り替えることにより、そのバラツキを吸収することができる。
【００２６】
また、保持用記憶領域ごとにコア選択ＭＵＸを設けることにより、保持用記憶セルごとにコア選択ＭＵＸを設ける場合と比較し、コア選択ＭＵＸの設置数を削減することができ、回路規模を削減することができる。また、一部の保持用記憶領域に関して、接続するコアを特定のコアに固定し、コア選択ＭＵＸを設けなくてもよい。この場合、コア選択ＭＵＸの数をさらに削減することができる。
【００２７】
各コア選択ＭＵＸ１１〜１４は、順次または交互に、対応する保持用記憶領域にいずれのコアからの出力データを入力するかを切り替えてもよい。たとえば、図示しないカウンタから供給されるカウント値に応じて、接続元のコアを切り替えてもよい。たとえば、第１コア選択ＭＵＸ１１が第１コア２００ａと第２コア２００ｂとの出力データ群を交互に選択することにより、第１コア２００ａと第２コア２００ｂが第１保持用記憶領域２１を同じアプリケーション内で共有することができ、第１保持用記憶領域２１内の保持用記憶セルを有効に利用することができる。
【００２８】
なおこの場合、第１コア２００ａと第２コア２００ｂが第１保持用記憶領域２１に出力データ群を交互に出力するよう、プログラミングまたはコンパイリングの段階でタイミングが調整される必要がある。この場合でも、すべてのコアの出力タイミングが調整される必要がないため、処理時間の短縮および回路規模の削減につながる。
【００２９】
複数の保持用記憶領域２１〜２４には、容量の異なる記憶領域が混在していてもよい。すなわち、各保持用記憶領域２１〜２４に含まれる保持用記憶セルの数がすべての領域で同じでもよいし、異なるものが含まれてもよい。複数の入力用記憶領域３１〜３４も複数の保持用記憶領域２１〜２４の構成に対応する。一般的に、各コアからの出力データ量にバラツキがあるため、容量が大きい記憶領域と容量が小さい記憶領域とを混在させることにより、保持用記憶部２０の全体の容量を効率的に利用することができる。
【００３０】
入力選択ＭＵＸ４０は、入力先のコア（図２では第４コア２００ｄ）から供給される読み込みアドレスに対応する、入力用記憶部３０内の入力用記憶セルに保持される上記出力データを選択して、入力先のコアに入力する。なお、入力選択ＭＵＸ４０は複数設けられてもよい。たとえば、一つのコア内で複数の演算器が動作する構成（リコンフィギュラブル演算回路など）の場合、これらの演算器ごとに入力選択ＭＵＸを設けることにより、それぞれの演算器が独立して入力用記憶部３０内の異なる出力データを読み込むまたは参照することができるようになる。
【００３１】
このように、保持用記憶部２０と入力用記憶部３０とを設けることにより、入力選択ＭＵＸを複数設けた場合でも、記憶部全体の容量を増やす必要がなく、回路規模の増大を抑制することができる。
【００３２】
各保持用記憶セルから上記出力データを、対応する各入力用記憶セルに設定するタイミングは、記憶部に含まれるすべての記憶セルで同一であってもよいし、一つの記憶領域に含まれる記憶セル単位で同一であってもよいし、記憶セルごとに別々であってもよい。記憶部に含まれるすべての記憶セルで同一の場合、一つの切替タイミング信号で制御することができる。
【００３３】
図５は、実施の形態に係る第１コア２００ａおよび第２コア２００ｂの、処理タイミングの一例を示す図である。第１コア２００ａは、処理１−１、処理１−２、処理１−３および処理１−４を順次実行する。第２コア２００ｂは、処理２−１、処理２−２、処理２−３および処理２−４を順次実行する。各処理の切り替わりタイミングは、第１コア２００ａと第２コア２００ｂで同じである。矢印ａ、矢印ｂ、矢印ｃおよび矢印ｄの各タイミングで、第１コア２００ａからの出力データを保持する保持用記憶セルおよび第２コア２００ｂからの出力データを保持する保持用記憶セルから、それぞれ対応する入力用記憶セルにそれらの出力データが設定される。
【００３４】
処理１−１の実行期間において、第１コア２００ａの第２コア２００ｂ向け出力データは、第２コア２００ｂ用の第２データ保持回路１００ｂの保持用記憶部に設定される。矢印ａのタイミングで、その保持用記憶部に保持される出力データは、対応する入力用記憶部に設定される。処理２−２の実行期間において、第２コア２００ｂはこの入力用記憶部に設定された出力データを利用することができる。
【００３５】
図６は、実施の形態に係る第１コア２００ａおよび第２コア２００ｂの、処理タイミングの別の例を示す図である。第１コア２００ａは、処理１−１、処理１−２、処理１−３および処理１−４を順次実行する。第２コア２００ｂは、二つの処理系列を並列に実行する。第２コア２００ｂは、一方の処理系列として処理２ａ−１、処理２ａ−２、処理２ａ−３および処理２ａ−４を順次実行し、他方の処理系列として処理２ｂ−１および処理２ｂ−２を順次実行する。処理２ａ系列の単位処理時間と、処理２ｂ系列の単位処理時間は異なり、前者は後者の半分である。
【００３６】
図６の例では、図５の例のように、矢印ａ、矢印ｂ、矢印ｃおよび矢印ｄのタイミングで、第２コア２００ｂからの出力データを保持するすべての保持用記憶セルから、対応する入力用記憶セルにそれらの出力データを移すことはできない。たとえば、矢印ａのタイミングで、そのすべての保持用記憶セルから移してしまうと、処理２ｂ−１では前半と後半で入力される値が異なってしまう。
【００３７】
このような場合、処理２ａ系列で使用されるデータは、矢印ａ、矢印ｂ、矢印ｃおよび矢印ｄのタイミングで、保持用記憶セルから入力用記憶セルに切り替えられ、処理２ｂ系列で使用されるデータは、矢印ｂおよび矢印ｄのタイミングで切り替えられるように設定すればよい。このように、処理２ａ系列と処理２ｂ系列とで別々の切替タイミングを設定することにより、処理１−２の実行期間に第１コア２００ａから出力されるデータは、第２コア２００ｂの処理２ａ−３および処理２ｂ−２でそれぞれ使用することができる。また、処理の途中で値が変化することを防止することができる。
【００３８】
このように、上記切替タイミングは、複数のコア２００ａ〜２００ｄの処理タイミング、およびデータ保持装置のデータを使用するコアの処理タイミングの、少なくとも一方に応じて設定されることができる。なお、保持用記憶セルから入力用記憶セルへの上記出力データの設定タイミングを、記憶領域ごとに設定可能な構成であってもよい。すべての記憶セルについて個々に設定タイミングを設定可能な構成と比較し、回路規模を削減することができる。それぞれの処理における処理タイミングは、コアの外部にある制御部で制御されてもよい。たとえば、入力データが入力されるタイミングに応じて処理タイミングが設定されてもよい。また、処理タイミングは、各コアの演算処理の結果に応じて必要なタイミングで動作するように設定されてもよい。さらに、処理タイミングをプログラミング時に設定し、たとえば、基準の処理タイミングの２回に１回だけ動作するように設定されてもよい。
【００３９】
以上説明したように実施の形態によれば、複数のコア間で通信されるデータを一時保持するデータ保持装置において、従来の構成と比較し、より処理時間を短縮し、より回路規模を簡素化することができた。すなわち、一つの記憶部を複数の領域に分割してそれぞれの領域にセレクタを設けたことにより、複数の出力元コアがデータを記憶部に書き込むタイミングおよび入力先コアがその記憶部からデータを読み出すタイミングを両者の間で調整する必要がない。したがって、それぞれのコアでウェイトを挿入する必要がなく、処理時間および回路規模の増大を抑制することができる。
【００４０】
また、それぞれ複数の記憶セルを持つ、保持用記憶部２０と入力用記憶部３０を設けたことにより、出力元コアがデータを記憶部に書き込んだ後の、つぎのタイミングで入力先コアがその記憶部からデータを読み出すことができ、転送時間を要しない。また、入力先コアが複数の演算器を含む場合も、その複数の演算器が複数の入力用記憶セルに対して同時に独立にアクセスすることができ、処理時間を短縮することができる。また、記憶部を複数設ける必要がなく、回路規模を削減することができる。
【００４１】
以上、本発明をいくつかの実施形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４２】
たとえば、上述した実施の形態では保持用記憶セルおよび入力用記憶セルをＤ型フリップフロップ回路を用いて構成する例を説明したが、ＳＲＡＭなどの記憶素子を用いて構成してもよい。
【００４３】
また、上述した実施の形態で示した、コア、データ保持回路、保持用記憶領域、入力用記憶領域、保持用記憶セル、および入力用記憶セルの数は、例示であり、それぞれ任意の数に設定可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態に係るデータ保持回路を含むプロセッサの構成を示す図である。
【図２】実施の形態に係るデータ保持回路の構成を示す図である。
【図３】実施の形態に係る第１保持用記憶領域に含まれる第１保持用記憶セルの構成例を示す図である。
【図４】実施の形態に係る第１入力用記憶領域に含まれる第１入力用記憶セルの構成例を示す図である。
【図５】実施の形態に係る第１コアおよび第２コアの、処理タイミングの一例を示す図である。
【図６】実施の形態に係る第１コアおよび第２コアの、処理タイミングの別の例を示す図である。
【符号の説明】
【００４５】
１１  第１コア選択ＭＵＸ、  １２  第２コア選択ＭＵＸ、  １３  第３コア選択ＭＵＸ、  １４  第４コア選択ＭＵＸ、  ２０  保持用記憶部、  ２１  第１保持用記憶領域、  ２１１  第１保持用記憶セル、  ２１１ａ  保持判定回路、  ２１１ｂ  Ｄ型フリップフロップ回路、  ２２  第２保持用記憶領域、  ２３  第３保持用記憶領域、  ２４  第４保持用記憶領域、  ３０  入力用記憶部、  ３１  第１入力用記憶領域、  ３１１  第１入力用記憶セル、  ３１１ａ  Ｄ型フリップフロップ回路、  ３２  第２入力用記憶領域、  ３３  第３入力用記憶領域、  ３４  第４入力用記憶領域、  ４０  入力選択ＭＵＸ、  １００  データ保持回路、  ２００  コア、  ５００  プロセッサ。
【図１】
2010113442.tif 000003
【図２】
2010113442.tif 000004
【図３】
2010113442.tif 000005
【図４】
2010113442.tif 000006
【図５】
2010113442.tif 000007
【図６】
2010113442.tif 000008