(57)【要約】【課題】  複数のセルが接続されて生じる波形の歪みを考慮した高速かつ高精度な遅延シミュレーションを行うことが可能な遅延シミュレーション装置及び遅延シミュレーション方法、並びにこれらを用いたマッピング装置及び半導体集積回路を提供する。【解決手段】  ネットリストとライブラリと負荷容量を含む情報とを入力する入力手段４と、シミュレーション手段２と、を備え、ライブラリには、セルの入力波形の歪みパターンが該セルの論理状態に対応して複数定義されるとともに、入力波形の歪みパターンと入力波形の傾きと負荷容量とに応じて遅延値が定義されており、シミュレーション手段２は、セルの論理状態に応じて入力波形の歪みパターンを選択するとともに負荷容量に基いて入力波形の傾きを求め、入力波形の歪みパターンと入力波形の傾きと負荷容量とに対応する遅延値をライブラリから取得するようにして、遅延時間を計算する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のセルがインスタンスとして相互に接続されているネットリストと前記複数のセルの遅延値が定義されているライブラリと前記セルが駆動する負荷容量を含む情報とを入力する入力手段と、
前記複数のセルの相互接続により形成される信号経路の遅延時間を、前記負荷容量に基き、前記ライブラリを参照して計算するシミュレーション手段と、を備え、
前記ライブラリには、前記セルの入力波形の歪みパターンが複数定義されるとともに、前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに応じて遅延値が定義されており、
前記シミュレーション手段は、前記セルの論理状態に応じて前記入力波形の歪みパターンを選択するとともに前記負荷容量に基いて前記入力波形の傾きを求め、前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに対応する遅延値を前記ライブラリから取得するようにして、前記遅延時間を計算する、遅延シミュレーション装置。
【請求項２】
前記ネットリストは、前記インスタンスとして配置され、その入力信号に応じて所定の論理を表す信号（以下、論理信号）を第１のネットに出力する駆動セルと、前記第１のネットに接続され前記論理信号が入力されるセルインスタンスとを含み、
前記シミュレーション手段は、前記複数のセルの相互接続により形成される信号経路と前記セルインスタンスの論理状態とを決定する論理状態決定手段と、前記論理状態決定手段で決定された論理状態に基づいて前記ライブラリ中の前記各セルの入力波形の歪みパターンを選択する波形選択手段と、前記負荷容量に基いて前記入力波形の傾きを求め、前記波形選択手段で選択された前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに対応する遅延値を前記ライブラリから取得するようにして、前記遅延時間を計算する遅延演算手段と、を有する、請求項１に記載の遅延シミュレーション装置。
【請求項３】
前記セルインスタンスには、少なくともトランスファーゲートが配置されている、請求項２に記載の遅延シミュレーション装置。
【請求項４】
前記セルインスタンスは第２のネットに接続され、前記トランスファーゲートの一端が前記第１のネットに接続され、前記トランスファーゲートの他端が前記第２のネットに接続されている、請求項３に記載の遅延シミュレーション装置。
【請求項５】
前記ライブラリには、前記セルインスタンスがオン状態となる論理における前記セルインスタンスの入力容量が前記論理信号の一方の論理レベルから他方の論理レベルまでの電圧遷移過程における複数の区間に対応してそれぞれ定義されており、
前記波形選択手段は、前記ライブラリの前記入力容量に基づいて前記第１のネットにおける前記入力波形の歪みパターンを選択する、請求項２乃至４のいずれかに記載の遅延シミュレーション装置。
【請求項６】
前記波形選択手段は、前記ライブラリから前記セルインスタンスの論理状態に応じて前記区間に対応する入力容量を取得し、該取得した入力容量に基づいて前記第１のネットにおける入力波形の歪みを求め、該求めた入力波形の歪みに基づいて前記入力波形の歪みパターンを選択する、請求項５に記載の遅延シミュレーション装置。
【請求項７】
前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記セルインスタンスの論理状態に対応して定義されている論理状態−歪パターン変換テーブルを含み、
前記波形選択手段は、前記論理状態決定手段で決定された前記セルインスタンスの論理状態に応じて前記ライブラリの論理状態−歪パターン変換テーブルから前記前記第１のネットにおける入力波形の歪みパターンを選択する、請求項２乃至４のいずれかに記載の遅延シミュレーション装置。
【請求項８】
前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記セルインスタンスの論理状態と前記セルインスタンスにより駆動される負荷容量とに対応して定義されている負荷容量別論理状態−歪パターン変換テーブルを含み、
前記波形選択手段は、前記論理状態決定手段で決定された前記セルインスタンスの論理状態と前記セルインスタンスにより駆動される負荷容量とに応じて前記ライブラリの負荷容量別論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択する、請求項２乃至４のいずれかに記載の遅延シミュレーション装置。
【請求項９】
前記第１のネットに複数の前記セルインスタンスが接続され、
論理状態−歪パターン変換テーブルには、前記第１のネットにおける入力波形の歪パターンが前記複数のセルインスタンスの論理状態の組み合わせに対応して定義されており、
前記波形選択手段は、前記論理状態決定手段で決定された前記複数のセルインスタンスの論理状態の組み合わせに応じて前記ライブラリの論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択する、請求項７に記載の遅延シミュレーション装置。
【請求項１０】
前記第１のネットに複数の前記セルインスタンスが接続され、
前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記複数のセルインスタンスの論理状態の組合せと前記複数のセルインスタンスによりそれぞれ駆動される複数の負荷容量とに対応して定義されている負荷容量別論理状態−歪パターン変換テーブルを含み、
前記波形選択手段は、前記論理状態決定手段で決定された前記複数のセルインスタンスの論理状態の組み合わせと前記セルインスタンスにより駆動される複数の負荷容量の組み合わせとに応じて前記ライブラリの負荷容量別論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択する、請求項８に記載の遅延シミュレーション装置。
【請求項１１】
前記シミュレーション手段は、前記セルへの入力の、一方の論理レベルから他方の論理レベルへ遷移する過程における遷移初期部分の波形の傾きを、前記入力波形の傾きとして求める、請求項１乃至１０のいずれかに記載の遅延シミュレーション装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の遅延シミュレーション装置を用いて遅延計算を行い、該遅延計算の結果に基づいてＰＬＤ回路に論理回路をマッピングし、該マッピングの情報を前記ＰＬＤ回路に出力する、ＰＬＤマッピング装置。
【請求項１３】
請求項１乃至１１のいずれかに記載の遅延シミュレーション装置を用いて遅延計算されたマッピングの情報によりプログラムされたＰＬＤ回路を含む、半導体集積回路。
【請求項１４】
複数のセルがインスタンスとして相互に接続されているネットリストと前記複数のセルの遅延値が定義されているライブラリと前記セルが駆動する負荷容量を含む情報とを取得する取得ステップと、
前記複数のセルの相互接続により形成される信号経路の遅延時間を、前記負荷容量に基き、前記ライブラリを参照して計算するシミュレーションステップと、を含み、
前記ライブラリには、前記セルの入力波形の歪みパターンが複数定義されるとともに、前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに応じて遅延値が定義されており、
前記シミュレーションステップは、前記セルの論理状態に応じて前記入力波形の歪みパターンを選択するとともに前記負荷容量に基いて前記入力波形の傾きを求め、前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに対応する遅延値を前記ライブラリから取得するようにして、前記遅延時間を計算するものである、遅延シミュレーション方法。
【請求項１５】
前記ネットリストは、前記インスタンスとして配置され、その入力信号に応じて所定の論理を表す信号（以下、論理信号）を第１のネットに出力する駆動セルと、前記第１のネットに接続され前記論理信号が入力されるセルインスタンスとを含み、
前記シミュレーションステップは、前記複数のセルの相互接続により形成される信号経路と前記セルインスタンスの論理状態とを決定する論理状態決定ステップと、前記論理状態決定ステップで決定された論理状態に基づいて前記ライブラリ中の前記各セルの入力波形の歪みパターンを選択する波形選択ステップと、前記負荷容量に基いて前記入力波形の傾きを求め、前記波形選択ステップで選択された前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに対応する遅延値を前記ライブラリから取得するようにして、前記遅延時間を計算する遅延演算ステップと、を含む、請求項１４に記載の遅延シミュレーション方法。
【請求項１６】
前記セルインスタンスには、少なくともトランスファーゲートが配置されている、請求項１５に記載の遅延シミュレーション方法。
【請求項１７】
前記セルインスタンスは第２のネットに接続され、前記トランスファーゲートの一端が前記第１のネットに接続され、前記トランスファーゲートの他端が前記第２のネットに接続されている、請求項１６に記載の遅延シミュレーション方法。
【請求項１８】
前記ライブラリには、前記セルインスタンスがオン状態となる論理における前記セルインスタンスの入力容量が前記論理信号の一方の論理レベルから他方の論理レベルまでの電圧遷移過程における複数の区間に対応してそれぞれ定義されており、
前記波形選択ステップは、前記ライブラリの前記入力容量に基づいて前記第１のネットにおける前記入力波形の歪みパターンを選択するものである、請求項１５乃至１７のいずれかに記載の遅延シミュレーション方法。
【請求項１９】
前記波形選択ステップは、前記ライブラリから前記セルインスタンスの論理状態に応じて前記区間に対応する入力容量を取得し、該取得した入力容量に基づいて前記第１のネットにおける入力波形の歪みを求め、該求めた入力波形の歪みに基づいて前記入力波形の歪みパターンを選択するものである、請求項１８に記載の遅延シミュレーション方法。
【請求項２０】
前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記セルインスタンスの論理状態に対応して定義されている論理状態−歪パターン変換テーブルを含み、
前記波形選択ステップは、前記論理状態決定ステップで決定された前記セルインスタンスの論理状態に応じて前記ライブラリの論理状態−歪パターン変換テーブルから前記前記第１のネットにおける入力波形の歪みパターンを選択するものである、請求項１５乃至１７のいずれかに記載の遅延シミュレーション方法。
【請求項２１】
前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記セルインスタンスの論理状態と前記セルインスタンスにより駆動される負荷容量とに対応して定義されている負荷容量別論理状態−歪パターン変換テーブルを含み、
前記波形選択ステップは、前記論理状態決定ステップで決定された前記セルインスタンスの論理状態と前記セルインスタンスにより駆動される負荷容量とに応じて前記ライブラリの負荷容量別論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択するものである、請求項１５乃至１７のいずれかに記載の遅延シミュレーション方法。
【請求項２２】
前記第１のネットに複数の前記セルインスタンスが接続され、
論理状態−歪パターン変換テーブルには、前記第１のネットにおける入力波形の歪パターンが前記複数のセルインスタンスの論理状態の組み合わせに対応して定義されており、
前記波形選択ステップは、前記論理状態決定ステップで決定された前記複数のセルインスタンスの論理状態の組み合わせに応じて前記ライブラリの論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択するものである、請求項２０に記載の遅延シミュレーション方法。
【請求項２３】
前記第１のネットに複数の前記セルインスタンスが接続され、
前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記複数のセルインスタンスの論理状態の組合せと前記複数のセルインスタンスによりそれぞれ駆動される複数の負荷容量とに対応して定義されている負荷容量別論理状態−歪パターン変換テーブルを含み、
前記波形選択ステップは、前記論理状態決定ステップで決定された前記複数のセルインスタンスの論理状態の組み合わせと前記セルインスタンスにより駆動される複数の負荷容量の組み合わせとに応じて前記ライブラリの負荷容量別論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択するものである、請求項２１に記載の遅延シミュレーション方法。
【請求項２４】
前記シミュレーションステップは、前記セルへの入力の、一方の論理レベルから他方の論理レベルへ遷移する過程における遷移初期部分の波形の傾きを、前記入力波形の傾きとして求めるものである、請求項１４乃至２３０のいずれかに記載の遅延シミュレーション方法。
【請求項２５】
請求項１４乃至２４のいずれかに記載の遅延シミュレーション方法を用いて遅延計算を行い、該遅延計算の結果に基づいてＰＬＤ回路に論理回路をマッピングし、該マッピングの情報を前記ＰＬＤ回路に出力する、ＰＬＤマッピング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のセルを相互接続してなる半導体集積回路の遅延シミュレーション装置及び遅延シミュレーション方法、並びにこれらを用いたマッピング装置、マッピング方法及び半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路を設計する場合、設計された半導体集積回路に対して遅延シミュレーションを実行し、その結果に基づいて、動作可能な最も周波数の高い周波数である最高動作周波数が求められ、その最高動作周波数に基づいて製品の性能が決定される。必要な性能を満足するためには、高速に動作するよう回路設計するだけではなく、その回路の遅延特性を、高速かつ高精度に解析する遅延シミュレーションを行うことが必要不可欠である。なぜなら、遅延計算精度が低い場合には、それによって生じる遅延計算誤差をマージンとして予め遅延時間に加える必要が生じ、半導体集積回路の性能がこれによって低下するからである。また、高精度であっても、遅延シミュレーションに非常に多くの時間を必要とすれば、回路規模が大きい場合などでは現実的な時間内に遅延シミュレーションが終了しない。
【０００３】
ところで、セルを相互接続して回路を構成するセルベースの設計においては、様々な経路を通過する信号経路の遅延時間を高速に解析するために、セルの特性が記述されたライブラリを用いてその解析が行われる。ライブラリには、各セルについての種々の情報が格納されており、セルの遅延特性もモデリングされて登録されている。遅延シミュレーション装置は、ライブラリに登録されている各セルの遅延特性を参照することにより、複数のセルが接続された遅延経路の遅延時間を求めることができる。
【０００４】
従来、セルの遅延特性を、入力波形の立ち上がり・立ち下がり時間と負荷容量との２つのパラメータにより表現するモデルが知られている。この遅延モデルの遅延テーブルを図１５に示す。図１５は、縦軸に入力波形の立ち上がり・立ち下がり時間であるスルーレートを取り、横軸に出力に対する負荷容量を取った遅延テーブルである。複数のセルが接続された遅延経路の遅延時間は、個々のセルへの入力の波形の立ち上がり・立ち下がり時間と個々のセルが駆動する負荷容量とから遅延テーブル中のそれらに対応する遅延値を抽出する（又は妥当な値となるよう近似する）ことにより個々のセルの遅延値を求め、さらにそれらを合算することにより求めることができる。
【０００５】
しかしながら、従来のライブラリでは、入力波形の立ち上がり・立ち下がり時間を定義する上での波形は、理想的な容量を駆動した場合のものに限られるという欠点があった。
【０００６】
そこで、特許文献１では、近似波形を用いても大きな遅延計算誤差が生じない部分に回路を分割して動的タイミング解析を行う遅延解析手法が提案されている。また、特許文献２では、遅延値をパラメータによる関数で定義する遅延解析手法が提案されている。
【特許文献１】特開２００２−２１５７１０号公報
【特許文献２】特開平１０−１０５５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、分割動的タイミング解析を行う遅延解析手法では、回路構成が複雑になったり、種類が多くなったりすると、解析に時間がかかるという問題があるだけでなく、動的タイミング解析そのものも、上述のテーブルを参照する遅延解析手法と比べ、非常に長い解析時間を必要とするという問題がある。
【０００８】
また、前述のパラメータによって関数で定義する遅延解析手法では、波形の歪みといった数値化そのものが難しいものをパラメータとして関数表現することは難しく、更に、複数のセル間が相互に影響を与え合う場合については、更なる困難を伴う。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、複数のセルが接続されて生じる波形の歪みを考慮した高速かつ高精度な遅延シミュレーションを行うことが可能な遅延シミュレーション装置及び遅延シミュレーション方法、並びにこれらを用いたマッピング装置及び半導体集積回路を提供することを目的する。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の遅延シミュレーション装置は、複数のセルがインスタンスとして相互に接続されているネットリストと前記複数のセルの遅延値が定義されているライブラリと前記セルが駆動する負荷容量を含む情報とを入力する入力手段と、前記複数のセルの相互接続により形成される信号経路の遅延時間を、前記負荷容量に基き、前記ライブラリを参照して計算するシミュレーション手段と、を備え、前記ライブラリには、前記セルの入力波形の歪みパターンが複数定義されるとともに、前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに応じて遅延値が定義されており、前記シミュレーション手段は、前記セルの論理状態に応じて前記入力波形の歪みパターンを選択するとともに前記負荷容量に基いて前記入力波形の傾きを求め、前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに対応する遅延値を前記ライブラリから取得するようにして、前記遅延時間を計算する。
【００１１】
この構成によれば、ライブラリに、セルの入力波形の歪み方がパターン化された歪みパターンが複数定義されている。一方、シミュレーション手段は、ライブラリに定義された複数の歪パターンのうちからセルの論理状態に対応する入力波形の歪みパターンを特定してこれを選択する。また、ライブラリには、この入力波形の歪みパターンと入力波形の傾きと負荷容量とに応じて遅延値が定義されている。一方、シミュレーション手段は、負荷容量に基いて入力波形の傾きを求め、上述のようにして求めた入力波形の歪みパターンとこの入力波形の傾きと負荷容量とに対応する遅延値をライブラリに定義された遅延値の中から特定してこれを取得し、この遅延値を用いて、複数のセルの相互接続により形成される信号経路の遅延時間を計算する。従って、複数のセルが接続されて生じる波形の歪みを考慮した高精度な遅延シミュレーションを行うことができる。しかも、波形の歪みを考慮した遅延計算においては、セルの入力波形の歪み方を、予め、セルの論理状態に応じて歪みパターンとしてパターン化しておき、この歪みパターンを選択することにより遅延値求める。それ故、遅延シミュレーションを高速に行うことができる。
【００１２】
前記ネットリストは、前記インスタンスとして配置され、その入力信号に応じて所定の論理を表す信号（以下、論理信号）を第１のネットに出力する駆動セルと、前記第１のネットに接続され前記論理信号が入力されるセルインスタンスとを含み、前記シミュレーション手段は、前記複数のセルの相互接続により形成される信号経路と前記セルインスタンスの論理状態とを決定する論理状態決定手段と、前記論理状態決定手段で決定された論理状態に基づいて前記ライブラリ中の前記各セルの入力波形の歪みパターンを選択する波形選択手段と、前記負荷容量に基いて前記入力波形の傾きを求め、前記波形選択手段で選択された前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに対応する遅延値を前記ライブラリから取得するようにして、前記遅延時間を計算する遅延演算手段と、を有しても良い。
【００１３】
前記セルインスタンスには、少なくともトランスファーゲートが配置されていても良い。
【００１４】
前記セルインスタンスは第２のネットに接続され、前記トランスファーゲートの一端が前記第１のネットに接続され、前記トランスファーゲートの他端が前記第２のネットに接続されていても良い。
【００１５】
前記ライブラリには、前記セルインスタンスがオン状態となる論理における前記セルインスタンスの入力容量が前記論理信号の一方の論理レベルから他方の論理レベルまでの電圧遷移過程における複数の区間に対応してそれぞれ定義されており、前記波形選択手段は、前記ライブラリの前記入力容量に基づいて前記第１のネットにおける前記入力波形の歪みパターンを選択しても良い。
【００１６】
前記波形選択手段は、前記ライブラリから前記セルインスタンスの論理状態に応じて前記区間に対応する入力容量を取得し、該取得した入力容量に基づいて前記第１のネットにおける入力波形の歪みを求め、該求めた入力波形の歪みに基づいて前記入力波形の歪みパターンを選択しても良い。
【００１７】
前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記セルインスタンスの論理状態に対応して定義されている論理状態−歪パターン変換テーブルを含み、前記波形選択手段は、前記論理状態決定手段で決定された前記セルインスタンスの論理状態に応じて前記ライブラリの論理状態−歪パターン変換テーブルから前記前記第１のネットにおける入力波形の歪みパターンを選択しても良い。
【００１８】
前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記セルインスタンスの論理状態と前記セルインスタンスにより駆動される負荷容量とに対応して定義されている負荷容量別論理状態−歪パターン変換テーブルを含み、前記波形選択手段は、前記論理状態決定手段で決定された前記セルインスタンスの論理状態と前記セルインスタンスにより駆動される負荷容量とに応じて前記ライブラリの負荷容量別論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択しても良い。
【００１９】
前記第１のネットに複数の前記セルインスタンスが接続され、論理状態−歪パターン変換テーブルには、前記第１のネットにおける入力波形の歪パターンが前記複数のセルインスタンスの論理状態の組み合わせに対応して定義されており、前記波形選択手段は、前記論理状態決定手段で決定された前記複数のセルインスタンスの論理状態の組み合わせに応じて前記ライブラリの論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択しても良い。
【００２０】
前記第１のネットに複数の前記セルインスタンスが接続され、前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記複数のセルインスタンスの論理状態の組合せと前記複数のセルインスタンスによりそれぞれ駆動される複数の負荷容量とに対応して定義されている負荷容量別論理状態−歪パターン変換テーブルを含み、前記波形選択手段は、前記論理状態決定手段で決定された前記複数のセルインスタンスの論理状態の組み合わせと前記セルインスタンスにより駆動される複数の負荷容量の組み合わせとに応じて前記ライブラリの負荷容量別論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択しても良い。
【００２１】
前記シミュレーション手段は、前記セルへの入力の、一方の論理レベルから他方の論理レベルへ遷移する過程における遷移初期部分の波形の傾きを、前記入力波形の傾きとして求めても良い。
【００２２】
また、本発明のＰＬＤマッピング装置は、上記遅延シミュレーション装置を用いて遅延計算を行い、該遅延計算の結果に基づいてＰＬＤ回路に論理回路をマッピングし、該マッピングの情報を前記ＰＬＤ回路に出力する。
【００２３】
また、本発明の半導体集積回路は、上記遅延シミュレーション装置を用いて遅延計算されたマッピングの情報によりプログラムされたＰＬＤ回路を含む。
【００２４】
また、本発明のシミュレーション方法は、複数のセルがインスタンスとして相互に接続されているネットリストと前記複数のセルの遅延値が定義されているライブラリと前記セルが駆動する負荷容量を含む情報とを取得する取得ステップと、前記複数のセルの相互接続により形成される信号経路の遅延時間を、前記負荷容量に基き、前記ライブラリを参照して計算するシミュレーションステップと、を含み、前記ライブラリには、前記セルの入力波形の歪みパターンが複数定義されるとともに、前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに応じて遅延値が定義されており、前記シミュレーションステップは、前記セルの論理状態に応じて前記入力波形の歪みパターンを選択するとともに前記負荷容量に基いて前記入力波形の傾きを求め、前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに対応する遅延値を前記ライブラリから取得するようにして、前記遅延時間を計算するものである。
【００２５】
この構成によれば、上述の遅延シミュレーションと同様に、複数のセルが接続されて生じる波形の歪みを考慮した高速かつ高精度な遅延シミュレーションを行うことができる。
【００２６】
前記ネットリストは、前記インスタンスとして配置され、その入力信号に応じて所定の論理を表す信号（以下、論理信号）を第１のネットに出力する駆動セルと、前記第１のネットに接続され前記論理信号が入力されるセルインスタンスとを含み、前記シミュレーションステップは、前記複数のセルの相互接続により形成される信号経路と前記セルインスタンスの論理状態とを決定する論理状態決定ステップと、前記論理状態決定ステップで決定された論理状態に基づいて前記ライブラリ中の前記各セルの入力波形の歪みパターンを選択する波形選択ステップと、前記負荷容量に基いて前記入力波形の傾きを求め、前記波形選択ステップで選択された前記入力波形の歪みパターンと前記入力波形の傾きと前記負荷容量とに対応する遅延値を前記ライブラリから取得するようにして、前記遅延時間を計算する遅延演算ステップと、を含んでも良い。
【００２７】
前記セルインスタンスには、少なくともトランスファーゲートが配置されていても良い。
【００２８】
前記セルインスタンスは第２のネットに接続され、前記トランスファーゲートの一端が前記第１のネットに接続され、前記トランスファーゲートの他端が前記第２のネットに接続されていても良い。
【００２９】
前記ライブラリには、前記セルインスタンスがオン状態となる論理における前記セルインスタンスの入力容量が前記論理信号の一方の論理レベルから他方の論理レベルまでの電圧遷移過程における複数の区間に対応してそれぞれ定義されており、前記波形選択ステップは、前記ライブラリの前記入力容量に基づいて前記第１のネットにおける前記入力波形の歪みパターンを選択するものであっても良い。
【００３０】
前記波形選択ステップは、前記ライブラリから前記セルインスタンスの論理状態に応じて前記区間に対応する入力容量を取得し、該取得した入力容量に基づいて前記第１のネットにおける入力波形の歪みを求め、該求めた入力波形の歪みに基づいて前記入力波形の歪みパターンを選択するものであっても良い。
【００３１】
前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記セルインスタンスの論理状態に対応して定義されている論理状態−歪パターン変換テーブルを含み、前記波形選択ステップは、前記論理状態決定ステップで決定された前記セルインスタンスの論理状態に応じて前記ライブラリの論理状態−歪パターン変換テーブルから前記前記第１のネットにおける入力波形の歪みパターンを選択するものであっても良い。
【００３２】
前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記セルインスタンスの論理状態と前記セルインスタンスにより駆動される負荷容量とに対応して定義されている負荷容量別論理状態−歪パターン変換テーブルを含み、前記波形選択ステップは、前記論理状態決定ステップで決定された前記セルインスタンスの論理状態と前記セルインスタンスにより駆動される負荷容量とに応じて前記ライブラリの負荷容量別論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択するものであっても良い。
【００３３】
前記第１のネットに複数の前記セルインスタンスが接続され、論理状態−歪パターン変換テーブルには、前記第１のネットにおける入力波形の歪パターンが前記複数のセルインスタンスの論理状態の組み合わせに対応して定義されており、前記波形選択ステップは、前記論理状態決定ステップで決定された前記複数のセルインスタンスの論理状態の組み合わせに応じて前記ライブラリの論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択するものであっても良い。
【００３４】
前記第１のネットに複数の前記セルインスタンスが接続され、前記ライブラリは、前記第１のネットにおける入力波形の歪パターンが前記複数のセルインスタンスの論理状態の組合せと前記複数のセルインスタンスによりそれぞれ駆動される複数の負荷容量とに対応して定義されている負荷容量別論理状態−歪パターン変換テーブルを含み、前記波形選択ステップは、前記論理状態決定ステップで決定された前記複数のセルインスタンスの論理状態の組み合わせと前記セルインスタンスにより駆動される複数の負荷容量の組み合わせとに応じて前記ライブラリの負荷容量別論理状態−歪パターン変換テーブルから前記第１のネットにおける入力波形の歪みパターンを選択するものであっても良い。
【００３５】
前記シミュレーションステップは、前記セルへの入力の、一方の論理レベルから他方の論理レベルへ遷移する過程における遷移初期部分の波形の傾きを、前記入力波形の傾きとして求めるものであっても良い。
【００３６】
また、本発明のＰＬＤマッピング方法は、上記遅延シミュレーション方法を用いて遅延計算を行い、該遅延計算の結果に基づいてＰＬＤ回路に論理回路をマッピングし、該マッピングの情報を前記ＰＬＤ回路に出力する。
【発明の効果】
【００３７】
本発明は以上に説明したように構成され、遅延シミュレーション装置及び遅延シミュレーション方法、並びにこれらを用いたマッピング装置、マッピング方法及び半導体集積回路において、複数のセルが接続されて生じる波形の歪みを考慮した高速かつ高精度な遅延シミュレーションを行うことができるという効果を奏する。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００３９】
（実施の形態１）
［構成］
図１は本発明の実施の形態１に係るシミュレーション装置の構成を示す機能ブロック図である。
【００４０】
図１に示すように、本実施の形態のシミュレーション装置１は、演算部２と、記憶部３と、入力部４と、出力部５とを備えている。演算部２は、制御部２１と、論理状態決定部２２と、波形選択部２３と、遅延演算部２４と、を備えている。論理状態決定部２２と波形選択部２３と遅延演算部２４とはシミュレーション手段を構成している。記憶部３は、ライブラリ記憶部３１とネットリスト記憶部３２と寄生素子情報記憶部３３とを備えている。
【００４１】
シミュレーション装置１のハードウエアは、例えば、コンピュータとその周辺機器で構成される。そして、当該コンピュータの内部メモリ（ＲＯＭ、ＲＡＭ、ハードディスク等）に格納された所定のシミュレーションプログラムを当該コンピュータのＣＰＵが読み出して実行することにより、当該コンピュータがシミュレーション装置として機能する。
【００４２】
図１はこの所定のシミュレーションプログラムによって実現されるシミュレーション装置の機能を機能ブロック図に表したものである。シミュレーション装置１のハードウエアにおいては、演算部２は当該コンピュータのＣＰＵで構成され、記憶部３は当該コンピュータの内部メモリで構成される。また、入力部４は、例えば、キーボードやマウス等の入力装置、又は外部記憶装置（フレキシブルディスクドライブ、ＣＤドライブ等）やデータ通信回線との接続装置（例えばモデム）等の入出力装置で構成され、出力部５は、ディスプレイやプリンタ等の出力装置、又は外部記憶装置やデータ通信回線との接続装置等の入出力装置で構成される。
【００４３】
入力部４は、ライブラリ、ネットリスト、及び寄生素子情報を入力するための機能を有する。具体的には、入力部４では、例えば、表示装置にライブラリ入力画面、ネットリスト入力画面、及び寄生素子情報入力画面が、それぞれ、表示され、マウス等の入力装置の操作により、記録媒体に記録されたライブラリ、ネットリスト、及び寄生素子情報が、外部記憶装置を介して、それぞれ、入力される。ここで、ライブラリはセルの遅延特性を記述した情報である。ライブラリの具体的な内容は後で詳しく説明する。ネットリストは、遅延解析対象回路におけるセルの接続関係が記述されている情報である。寄生素子情報は、ネットリストに記述されたセルが駆動する負荷容量を含む寄生素子に関する情報である。これらライブラリ、ネットリスト、及び寄生素子情報は予めデータファイルの形式で作成され、記録媒体等の記録手段により記録されて保存される。
【００４４】
ライブラリ記憶部３１、ネットリスト記憶部３２、及び寄生素子情報記憶部３３は、入力部４から入力されるライブラリ、ネットリスト、及び寄生素子情報を、それぞれ、記憶する機能を有する。
【００４５】
論理状態決定部２２は、ネットリスト記憶部３２からネットリストを読み出して、当該ネットリストに対応する回路において遅延時間解析対象となる信号パスと遅延時間に影響を及ぼすセルインスタンスの論理状態とを決定する機能を有する。
【００４６】
波形選択部２３は、ライブラリ記憶部３１に記憶されたライブラリ中の波形選択テーブルを読み出し、その読み出した波形選択テーブルにおいて、解析対象となる信号パスのネットの入力信号の波形（以下、入力波形と略記する場合がある）のタイプを、論理状態決定部２２で決定された論理状態に基づいて選択する機能を有する。この入力波形のタイプについては後で詳しく説明する。また、波形選択部２３は、入力波形のタイプを選択する際に、ネットリスト記憶部３２からネットリストを読み出して、その回路情報を利用する。
【００４７】
遅延演算部２４は、寄生素子情報記憶部３２に記憶された寄生素子情報と波形選択部２３で選択された入力波形のタイプとに基づいて、ライブラリ記憶部３１に記憶されたライブラリを参照し、解析対象となるセルインスタンスの遅延値を求める機能を有する。また、遅延演算部２４は、遅延値を求める際に、ネットリスト記憶部３２からネットリストを読み出して、その回路情報を利用する。
【００４８】
出力部５は、遅延演算部２４で求めた遅延値を出力する機能を有する。具体的には、例えば、出力部５は、ディスプレイに求めた遅延値を表示し、あるいはプリンタにより求めた遅延値を印刷する。あるいは、出力部５は、外部記憶装置によって求めた遅延値を記録媒体に記憶し、あるいはデータ通信回線との接続装置を通じて他のコンピュータに求めた遅延値を送信する。
【００４９】
制御部２１は、入力部４、論理状態決定部２２、波形選択部２３、遅延演算部２４、及び出力部５の動作を制御する機能を有する。
【００５０】
［動作］
次に、以上のように構成された遅延シミュレーション装置の遅延シミュレーション動作を説明する。なお、この遅延シミュレーション装置の遅延シミュレーション動作は、本実施の形態に係る遅延シミュレーション方法に他ならない。
【００５１】
図２は図１のシミュレーション装置の遅延シミュレーション動作を示すフローチャートである。
【００５２】
この遅延シミュレーション動作は、上述の所定のシミュレーションプログラムをコンピュータのＣＰＵが実行することにより実現される。以下では、図１の機能ブロック図に従って、制御部２１の制御によりこの遅延シミュレーション動作が遂行されるものとして説明する。
【００５３】
図２を参照して、制御部２１は、入力部４によりライブラリを入力する（ステップＳ１）。
【００５４】
具体的には、例えば、入力部４において、表示装置にライブラリ入力画面が表示され、マウス等の入力装置の操作により、記録媒体にデータファイルの形式で記録されたライブラリが外部記憶装置を介して入力される。入力されたライブラリはライブラリ記憶部３１に記憶される。
【００５５】
ここで、ライブラリとして定義されているセルの１つであるバッファ機能を有するセルを例に取って、ライブラリを具体的に説明する。
【００５６】
図３はライブラリとして定義されているセルの１つであるバッファからなるセルを示す回路図である。図４はバッファからなるセルに寄生素子として負荷容量が接続された回路を示す回路図である。図５は歪を持つ入力波形を示す波形図であって、（ａ）は波形のタイプを示す波形図、（ｂ）は１つの波形のタイプにおける波形の傾きを示す図である。図５（ａ）、（ｂ）において、横軸は時間を示し、縦軸は入力信号の振幅（電圧）を示す。縦軸の目盛りは正電源電圧ＶＤＤに対する百分率を表す。
【００５７】
図３において、バッファＢＵＦはセルインスタンスであり、ＢＵＦＡは、バッファＢＵＦの入力端子であり、ＢＵＦＹはバッファＢＵＦの出力端子である。遅延解析においては、図４に示すように、出力端子ＢＵＦＹには負荷容量ＣＬが接続される。つまり、バッファＢＵＦは負荷容量ＣＬを駆動するものとして解析される。入力端子ＢＵＦＡには入力信号が入力される。この入力信号は、ローレベルとハイレベルとの２つの論理レベルを取る信号（論理信号）である。高速かつ高精度に遅延解析を行うために、従来においては、入力信号は１つの傾きを持つ決められた波形を有する入力信号として定義されていた。しかしながら、本発明では、より高精度な遅延解析を行うために、複数のセルが接続されて生じる波形の歪みを考慮して、図５（ａ）に示すように、互いに異なった歪みを持つ複数の入力波形がパターン化されてライブラリにおいて定義される。以下、入力波形の歪み方（歪の態様）のパターンを入力波形のタイプ（歪みパターン）という。図５（ａ）において、ＴＹＰＥ１の入力波形は、理想的な負荷容量のみをバッファが駆動した時の入力波形である。ＴＹＰＥ２の入力波形はＴＹＰＥ１の入力波形より大きな回路要因による歪みを持った入力波形である。ＴＹＰＥ３の入力波形及びＴＹＰＥ４の入力波形は、それぞれ、更に大きな回路要因による歪みを持った入力波形である。また、各タイプの入力波形は、図５（ｂ）に示すように、互いに異なったスルーレート（入力波形の傾き）を持つ複数の入力波形がライブラリにおいて定義される。このように、本発明においては、入力波形は、タイプ（歪みパターン）とスルーレート（波形の傾き）とによって特定される。従って、入力波形を特定するとは、タイプとスルーレートとの一方又は双方を特定することを意味する。
【００５８】
図５（ｂ）には、ＴＹＰＥ２の入力波形におけるスルーレートの異なる４種類の入力波形が例示されている。図５（ｂ）において、スルーレートを、入力信号が電源電圧ＶＤＤの０％から２５％の区間を遷移する時間と定義した場合、ＴＹＰＥ２−０の入力波形はＴＹＰＥ２の入力波形と同じ形状の入力波形である。すなわち、ＴＹＰＥ２−０の入力波形は、最も短いスルーレートを持つ（最も急峻な立ち上がりを持つ）ＴＹＰＥ２のタイプの歪みを持つ入力波形である。ＴＹＰＥ２−１、ＴＹＰＥ２−２、及びＴＹＰＥ２−３は、それぞれ、ＴＹＰＥ２−０の入力波形に、時間軸に対する係数をかけることよって求められる入力波形である。ＴＹＰＥ２−１の入力波形はＴＹＰＥ２−０の入力波形よりも長いスルーレートを持つ（緩やかな立ち上がりを持つ）ＴＹＰＥ２のタイプの歪みを持つ入力波形である。ＴＹＰＥ２−２の入力波形及びＴＹＰＥ２−３の入力波形は、それぞれ、ＴＹＰＥ２−１の入力波形よりももっと長いスルーレートを持つ（もっと緩やかな立ち上がりを持つ）ＴＹＰＥ２のタイプの歪みを持つ入力波形である。
【００５９】
なお、図５（ｂ）には、ＴＹＰＥ２のタイプの入力波形におけるスルーレートの異なる入力波形のみ示されているが、他のタイプの入力波形におけるスルーレートの異なる入力波形も同様である。また、図５（ａ）、（ｂ）には、ローレベルからハイレベルに遷移するライズ波形のみを示しているが、ハイレベルからローレベルに遷移するフォール波形も、信号（電圧）の遷移する方向がライズ波形と反対になるだけで、その他は全くライズ波形と同様である。
【００６０】
次に、バッファＢＵＦのライブラリにおいて定義されている遅延テーブルを説明する。
【００６１】
図６はバッファＢＵＦのライブラリにおいて定義されている遅延テーブルの一例を示す図である。図６に示すように、この遅延テーブルでは、セルの入力端子から出力端子までの遅延時間、即ちバッファＢＵＦの場合では入力端子ＢＵＦＡから出力端子ＢＵＦＹまでの遅延時間（単位：ｎｓ）が、入力波形のタイプと入力波形のスルーレートと出力に対する負荷容量との組み合わせに対応させてテーブル化されて定義されている。ここで、入力波形のスルーレートは、図５（ｂ）において異なるスルーレート毎に示された入力波形に対応している。例えば、図６の遅延テーブルにおけるＴＹＰＥ２のスルーレート「０．１ｎｓ」、「０．２ｎｓ」、「０．５ｎｓ」、「１．０ｎｓ」は、それぞれ、図５（ｂ）の「ＴＹＰＥ２−０」、「ＴＹＰＥ２−１」、「ＴＹＰＥ２−２」、「ＴＹＰＥ２−３」の入力波形に対応している。他のタイプの入力波形も同様である。それ故、入力端子ＢＵＦＡの入力波形のタイプと入力波形のスルーレートと負荷容量ＣＬとが決まれば、図６に示された遅延テーブルを参照することによって、バッファＢＵＦの入力端子ＢＵＦＡから出力端子ＢＵＦＹまでの遅延時間を求めることができる。なお、遅延テーブルの形式は図６に示すものには限定されない。すなわち、図６においては、入力波形のタイプ毎に入力波形のスルーレートと負荷容量とを変化させるようにして遅延時間が示されているが、負荷容量毎に入力波形のスルーレートと入力波形のタイプとを変化させるようにして遅延時間が示されてもよく、入力波形のスルーレートに負荷容量毎と入力波形のタイプとを変化させるようにして遅延時間が示されてもよい。また、セルインスタンスがバッファ以外の回路素子である場合にも、これと同様に遅延テーブルが定義される。
【００６２】
次に、図２に戻り、制御部２１は、入力部４によりネットリストを入力する（ステップＳ２）。
【００６３】
具体的には、例えば、入力部４において、表示装置にネットリスト入力画面が表示され、マウス等の入力装置の操作により、記録媒体にデータファイルの形式で記録されたネットリストが外部記憶装置を介して入力される。入力されたネットリストはネットリスト記憶部３２に記憶される。
【００６４】
ここで、ネットリストを、具体例を挙げて説明する。なお、これ以降は、このネットリストの具体例に即して具体的な説明を行う。
【００６５】
図７はネットリストの一例としてのトランスファーゲートを含む回路を示す回路図である。図７において、入力端子ＩＮ１及び入力端子ＩＮ２がアンドゲート２０１の２つの入力端子に接続されている。アンドゲート２０１の出力端子は、インバータ２０２の入力端子に接続されている。インバータ２０２の出力端子はネットＮＴ１（第１のネット）を介してトランスファーゲートＳＷ１、ＳＷ２、ＳＷ３及びバッファ２０３の入力端子に接続されている。トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３の出力端子は、それぞれ、ネットＮＴ２、ＮＴ３、ＮＴ４(第２のネット)を介してバッファ２０４、２０５、２０６の入力端子にそれぞれ接続されている。バッファ２０４、２０５、２０６、２０３の出力端子は、出力端子ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４にそれぞれ接続されている。トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３のオン・オフ制御端子は、制御端子Ｓ１、Ｓ２、Ｓ３にそれぞれ接続されている。この回路においては、入力端子ＩＮ１及び入力端子ＩＮ２には、論理を指示する入力信号が入力される。アンドゲート２０１及びインバータ２０２は、この入力信号に指示された論理を表す信号（論理信号）をネットＮＴ１に出力する。
【００６６】
ここで、アンドゲート２０１、インバータ２０２、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３、及びバッファ２０３、２０４、２０５、２０６が、セルとして定義されているインスタンス（セルインスタンス）である。また、個々のセルインスタンスを相互に接続しているものがネットである。また、インバータ２０２はネットＮＴ１を駆動する駆動セルである。
【００６７】
図８は、ライブラリに登録されているセルの詳細な回路を示す回路図であり、（ａ）はバッファ機能を有するセルの詳細な回路を示す回路図、（ｂ）はトランスファーゲートを有するセルの詳細な回路を示す回路図である。
【００６８】
例えば、ＣＭＯＳ回路から成るセルにおいて、入力端子がゲートのみに接続される場合には、通常、入力端子は容量のみを持つ回路としてライブラリにて定義される。例えば、バッファ２０３は、図８（ａ）に示すように、２段に接続された２つのＣＭＯＳ回路ＣＭ１、ＣＭ２によって構成される。第１のＣＭＯＳ回路ＣＭ１は、互いに直列に接続されたＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１とで構成されている。これらのＭＯＳトランジスタＰ１、Ｎ１のゲートは共に入力端子ＢＵＦＡに接続されており、かつこれらのＭＯＳトランジスタＰ１、Ｎ１のソースは、それぞれ、電源及び接地に接続されている。また、第２のＣＭＯＳ回路ＣＭ２は、互いに直列に接続されたＰ型ＭＯＳトランジスタＰ２とＮ型ＭＯＳトランジスタＮ２とで構成されている。これらのＭＯＳトランジスタＰ２、Ｎ２のゲートは、共に、第１のＣＭＯＳ回路ＣＭ１のＰ型ＭＯＳトランジスタＰ１及びＮ型ＭＯＳトランジスタＮ１のドレインに接続されている。また、これらのＭＯＳトランジスタＰ２、Ｎ２のソースは、それぞれ、電源及び接地に接続されており、かつこれらのＭＯＳトランジスタＰ２、Ｎ２のドレインは、共に、出力端子ＢＵＦＹに接続されている。
【００６９】
この回路においては、Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１のゲートは、出力端子ＢＵＦＹとは電気的に切り離されており、出力端子ＢＵＦＹの負荷容量が入力端子ＢＵＦＡに与える影響は非常に小さい。それ故、入力端子ＢＵＦＡの負荷容量は、入力端子ＢＵＦＡから接地への入力容量ＣＢＵＦＡとして容易に定義することができる。これは、アンドゲート２０１及びインバータ２０２においても同様である。
【００７０】
一方、トランスファーゲートは、入力端子と出力端子が電気的に接続及び断絶される回路である。それ故、バッファと同様に入力端子の負荷容量を入力容量として定義することはできない。
【００７１】
例えば、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３は、図８（ｂ）に示す回路により構成される。図８（ｂ）において、トランスファーゲートＳＷ１、ＳＷ２、及びＳＷ３は、互いに並列に接続されたＰ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳトランジスタＮ３とで構成されている。Ｐ型ＭＯＳトランジスタＰ３及びＮ型ＭＯＳトランジスタＮ３のそれぞれの一端（ソース）は入力端子ＳＷＡに接続されている。Ｐ型ＭＯＳトランジスタＰ３及びＮ型ＭＯＳトランジスタＮ３のそれぞれの他端（ドレイン）は出力端子ＳＷＹに接続されている。Ｎ型ＭＯＳトランジスタＮ３のゲートは制御端子Ｓｎに接続されている。Ｐ型ＭＯＳトランジスタＰ３のゲートはインバータＳＷＩＮＶを介して制御端子Ｓｎに接続されている。これにより、Ｐ型ＭＯＳトランジスタＰ３のゲートには制御端子Ｓｎに入力されインバータＳＷＩＮＶにて論理反転された制御信号が入力される。
【００７２】
この回路においては、制御端子Ｓｎがハイレベルの時は、Ｐ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳトランジスタＮ３は共にオン状態となり、入力端子ＳＷＡと出力ＳＷＹとは電気的に接続される状態、すなわち、トランスファーゲートがオンする状態となる。一方、制御端子Ｓｎがローレベルの時は、Ｐ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳトランジスタＮ３は共にオフ状態となり、入力端子ＳＷＡとＳＷＹとは電気的に遮断される状態、すなわち、トランスファーゲートがオフする状態となる。
【００７３】
図９は、トランスファーゲートがオン状態の時の電気的な等価回路を示す回路図である。  図９に示すように、オン状態のトランスファーゲートは、電気的には可変抵抗ＲＳＷで表すことができる。可変抵抗ＲＳＷは、Ｐ型ＭＯＳトランジスタＰ３のオン抵抗とＮ型ＭＯＳトランジスタＮ３のオン抵抗との直列合成抵抗（以下合成オン抵抗という）である。トランジスタは、そのドレイン及びソースの電位によってオン抵抗が変化するため、合成オン抵抗は入力端子ＳＷＡと出力端子ＳＷＹとの電位によって変化する。したがって、合成オン抵抗は１つ抵抗値のみをもつ単純な抵抗としてモデル化すると、著しくモデリング精度が低下する。
【００７４】
また、トランスファーゲートは、その特性上、入力信号がローレベルからハイレベルに遷移する時には、当該入力信号におけるローレベル側の区間の方がオン抵抗が大きく、逆に、入力信号がハイレベルからローレベルに遷移する時には、当該入力信号におけるハイレベル側の区間の方がオン抵抗が大きいという特徴を持つ。トランスファーゲートの両側に位置する回路要素がトランスファーゲートを通じて互いに影響を及ぼし合うことに起因する波形歪みは、トランスファーゲートのオン抵抗が大きい方が小さくなる。それ故、図５（ａ）に示すように、ライズ波形では中間電位よりローレベル側の区間の方が波形歪みが小さくなる。また、図示されていないが、フォール波形では中間電位よりハイレベル側の区間の方が波形歪みが小さくなる。このため、これらの部分を入力波形のスルーレートとして定義することが最も望ましい。本実施の形態では、そのように入力波形のスルーレートが定義されている。
【００７５】
次に、図２に戻り、制御部２１は、入力部４により寄生素子情報を入力する（ステップＳ３）。
【００７６】
具体的には、例えば、入力部４において、表示装置に寄生素子情報入力画面が表示され、マウス等の入力装置の操作により、記録媒体にデータファイルの形式で記録された寄生素子情報が外部記憶装置を介して入力される。入力された寄生素子情報は寄生素子情報記憶部３３に記憶される。
【００７７】
次に、制御部２１は、論理状態決定部２２により、ネットリスト記憶部３２からネットリストを読み出して、当該ネットリストに対応する回路において遅延時間解析対象となる信号パスと遅延時間に影響を及ぼすセルインスタンスの論理状態とを決定する（ステップＳ４）。
【００７８】
以下、これを、上述のネットリストの具体例に即して説明する。
【００７９】
論理状態決定部２２は、まず、最初に遅延シミュレーションを行うトランスファーゲートの制御端子ＳＷ１、ＳＷ２、ＳＷ３の論理を決める。これにより、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３のオン状態とオフ状態とが決定される。
【００８０】
次に、制御部２１は、波形選択部２３により、論理状態決定部２２で決定された論理状態に基づいて解析対象となる信号パスのネットの入力波形のタイプを選択する（ステップＳ５）。
【００８１】
具体的には、波形選択部２３は、ライブリ記憶部３１に記憶されているライブラリ中の波形選択テーブルを読み込む。
【００８２】
図１０は、図７のトランスファーゲートのオン状態とオフ状態とに対応させて入力波形のタイプを定義した波形選択テーブルを示す図である。
【００８３】
図１０に示すように、この波形選択テーブル（論理状態−歪パターン変換テーブル）では、トランスファーゲートＳＷ１、ＳＷ２、及びＳＷ３が、それぞれ、オン状態及びオフ状態のいずれの状態にあるかによって、ネットＮＴ１における入力波形のタイプが定義されている。それ故、波形選択部２３は、オン状態及びオフ状態のそれぞれの状態におけるネットＮＴ１の入力波形のタイプを波形選択テーブル参照して特定することができる。例えば、全てのトランスファーゲートＳＷ１〜ＳＷ３がオフ状態である場合は、インバータ２０２が駆動する負荷容量が最小となるだけでなく、入力に理想容量を持つセルとして定義されているバッファ２０３の入力容量のみを駆動するので、ネットＮＴ１の入力波形のタイプとして、理想容量のみが駆動されている最も歪みの小さいタイプ、即ちＴＹＰＥ１の入力波形のタイプが定義されている。
【００８４】
一方、例えば、全てのトランスファーゲートＳＷ１〜ＳＷ３のうちでトランスファーゲートＳＷ１のみがオン状態にある場合は、インバータ２０２はトランスファーゲートＳＷ１を介してバッファ２０４の入力容量をも駆動する必要が生じる。しかも、バッファ２０４の入力容量は、トランスファーゲートＳＷ１のオン抵抗を介してネットＮＴ１に接続されるため、ネットＮＴ１の入力波形は、これらトランスファーゲートＳＷ１のオン抵抗と、トランスファーゲートＳＷ１の出力に対する負荷であるバッファ２０４の入力容量とによって歪みを受ける。それ故、この場合のネットＮＴ１の入力波形のタイプとして、２番目に歪みの小さいタイプ、即ちＴＹＰＥ２の入力波形のタイプが定義されている。
【００８５】
また、複数のトランスファーゲートがオンしている状態においては、それぞれのトランスファーゲートのオン抵抗とその負荷容量とがお互いに影響し合うことによって、ネットＮＴ１の入力波形はより複雑な歪を持つ。そして、この歪はオンしているトランスファーゲートの数が多くなる程、大きくなる。そこで、複数のトランスファーゲートがオンしている場合におけるネットＮＴ１の入力波形として、オンしているトランスファーゲートの数が多くなる順に、ＴＹＰＥ２、ＴＹＰＥ３、及びＴＹＰＥ４の入力波形のタイプが定義されている。
【００８６】
これにより、波形選択部２３は、図１０の波形選択テーブルを参照して、トランスファーゲートＳＷ１〜ＳＷ３のオン状態及びオフ状態に応じてネットＮＴ１の入力波形のタイプを選択する。このように、入力波形のタイプを、あらかじめ波形選択テーブルによって定義しておくことにより、容易かつ高速に入力波形のタイプを求めることができる。
【００８７】
次に、制御部２１は、遅延演算部２４により、寄生素子情報記憶部３２に記憶された寄生素子情報に基づいて、解析対象となる信号パスのネットに対応する寄生素子（ここでは負荷容量）とスルーレートとを求め、この寄生素子とスルーレートと波形選択部２３で選択された入力波形のタイプとに基づいて、ライブラリ記憶部３１に記憶されたライブラリを参照し、解析対象となるセルインスタンスの遅延値を求める（ステップＳ６）。
【００８８】
具体的には、遅延演算部２４は、まず、寄生素子情報記憶部３２に記憶された寄生素子情報に基づいて、解析対象となる信号パスのネットに接続される寄生素子としての負荷容量を求める。そして、この負荷容量とセルインスタンス（図７参照）のライブラリで定義されている出力特性とに基づいてネットＮＴ１の入力波形のスルーレートを求める。なお、波形歪みを含む入力波形のスルーレートは、波形歪を含まない理想的な入力波形のスルーレートと実質的に同じであるので、ネットＮＴ１の入力波形のスルーレートは、従来と同様に良く知られた手法により求めることができる。従って、その説明は省略する。そして、ライブラリ記憶部３１に記憶されたライブリ中の遅延テーブル（図６参照）を参照し、この手順までに求めた入力波形のタイプとスルーレートと負荷容量との組合せに対応する当該遅延テーブル中の遅延値を求める。これにより、図７のネットリストの一例としてのトランスファーゲートを含む回路の各セルインスタンスの遅延値を求めることができ、ひいては、入力端子ＩＮ１及びＩＮ２から、出力端子ＯＵＴ１〜ＯＵＴ４までの信号パスの遅延値を求めることができる。
【００８９】
このようにして、遅延解析が行われる。
【００９０】
次に、制御部２１は、出力部５により、求めた遅延値を出力する（ステップＳ７）。
【００９１】
［作用効果］
以上に説明したように本実施の形態によれば、トランスファーゲートのような入力と出力が電気的に接続されるようなセルであっても、入力波形の歪みパターン（タイプ）と入力波形のスルーレート（波形の傾き）と負荷容量とに対応させて遅延値が定義された遅延テーブルと、波形選択テーブルと、を用いることによって、高速かつ高精度な遅延シミュレーションを行うことが可能である。つまり、複数のセルが接続されて生じる波形の歪みを考慮した高速かつ高精度な遅延シミュレーションを行うことが可能である。従って、本実施の形態は、トランスファーゲートを含む回路における遅延シミュレーション装置及び遅延シミュレーション方法に適用することにより、特に顕著な効果を奏する。
【００９２】
また、本実施の形態によれば、セルインスタンス間がネットを介して互いに干渉し合う回路であったとしても、その干渉によって生じる入力波形を、テーブルを参照することのみよって、容易に取得することが可能である。その結果、遅延シミュレーション装置の構成を簡素化することができ、かつ遅延シミュレーションをより高速に行うことができる。
【００９３】
［変形例］
上記では、ネットＮＴ１に複数のトランスファーゲートが接続された構成を説明したが、接続されるトランスファーゲートが１つである構成においても同様の効果が得られる。また、上記では、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３が、制御端子Ｓ１、Ｓ２、Ｓ３から入力される信号により制御される構成を説明したが、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３の内部にオン・オフ制御を行うための制御メモリを内蔵するよう構成しても良く、その場合、制御メモリの論理状態に応じて入力波形を選択すれば良いことはいうまでもない。
【００９４】
なお、上述の波形選択テーブルは、読み込まれているネットリスト内の各ネット毎に予め求めて定義しておいても良く、また、ネットリストに対応する回路の状態に応じてグループ分けして定義しても良い。
【００９５】
また、遅延テーブルにおいて、入力波形を代表的なもののみを定義しておき、入力波形のパラメータの遅延テーブルに示された数値間を補間しても良く、それにより、より精度の高い遅延値を得ることができる。
【００９６】
また、上記では、説明の便宜上、トランスファーゲートを、Ｐ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳトランジスタＮ３とによって構成したが、トランスファーゲートを、Ｐ型ＭＯＳトランジスタＰ３のみ又はＮ型ＭＯＳトランジスタＮ３のみによって構成しても良い。また、トランスファーゲートをバイポーラトランジスタ等の他のタイプのトランジスタで構成しても良い。
【００９７】
（実施の形態２）
実施の形態１においては、波形選択テーブルを用いて波形を選択したが、本発明の実施の形態２は波形選択テーブルを用いずに波形を選択する形態を例示するものである。
【００９８】
図１１は、本発明の実施の形態２において波形選択に用いる入力電圧区間別入力容量テーブルの一例を示す図である。
【００９９】
図１１において、入力電圧区間別入力容量テーブルは、トランスファーゲートへ入力される電圧信号の波形（入力波形）を、その一方の論理レベル（ここではローレベル）から他方の論理レベル（ここではハイレベル）までの遷移過程において複数の区間（ここでは４区間）に区分し、その区間毎にトランスファーゲートの見かけ上の入力容量（単位ｆＦ）を定義したものである。なお、トランスファーゲートがオフ状態となる論理におけるトランスファーゲートの見かけ上の入力容量は一定であるので図１１には示されていない。それ故、図１１には、ランスファーゲートがオン状態となる論理における入力電圧区間別入力容量のみが示されているが、実質的には、図１１には論理状態に応じて入力電圧区間別入力容量が示されている。
【０１００】
既に述べたように、トランスファーゲートのオン抵抗は印加される電圧により変化することから、セルインスタンスがトランスファーゲートである場合、入力端子からみた見かけ上の入力容量は、入力波形が一方の論理レベルから他方の論理レベルへと遷移するに連れて変化する。例えば、入力端子の電位（電圧）がローレベルからハイレベルに変化するライズの過程においては、入力電位が遷移過程前半のローレベル側にある時においては、トランスファーゲートのオン抵抗が大きいため流れる電流が小さく、そのため見かけ上の入力容量が小さい。逆に、入力電位が遷移過程後半のハイレベル側にある時においては、トランスファーゲートのオン抵抗が小さくなるため流れる電流量が大きく、そのため見かけ上の入力容量が大きい。そこで、セルインスタンスがトランスファーゲートである場合には、１つの固定された入力容量ではなく、入力波形の遷移過程における複数の電圧区間に応じて複数の入力容量を用いることにより、より高精度にトランスファーゲートへの入力波形を特定することができる。
【０１０１】
具体的には、本実施の形態では、図１１の入力電圧区間別入力容量テーブルがライブラリにおいて定義されている。波形選択部２３は、ライブラリ記憶部３１からこの入力電圧区間別入力容量テーブルを読み出して、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３のオン及びオフに応じて、入力端子から見たみかけ上の合成入力容量を演算し、それに基づいて入力波形を特定する。そして、ＴＹＰＥ１〜ＴＹＰＥ５の入力波形からこの特定した入力波形に最も近似する入力波形のタイプを、特定した入力波形のタイプとして選択する。
【０１０２】
そして、遅延演算部２４は、入力電圧区間別入力容量テーブルの「０％〜２５％」の区間における合成入力容量に基づいて、ネットＮＴ１の入力波形のスルーレートを求める。そして、上述のようにして特定した入力波形のタイプと前述のスルーレートと負荷容量との組み合わせに対応する遅延値を遅延テーブルから求める。これ以外の点は実施の形態１と同様である。
【０１０３】
このような本実施の形態によれば、１つの入力容量として定義されるバッファ２０３の入力容量ＣＢＵＦＡだけでなく、入力電圧区間別入力容量テーブルにおいて定義されているトランスファーゲートＳＷ１、ＳＷ２、ＳＷ３の入力電圧区間別の入力容量より、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３のオン・オフ状態に応じた最適な入力波形を選択することがきる。しかも、ＳＰＩＣＥシミュレーションのような、抽象度が低く時間のかかるシミュレーションや、複雑な関数を必要としない。
【０１０４】
なお、図１１のテーブルでは、入力電圧区間別入力容量が入力波形のスルーレートに依存しないで定義されているが、これを入力波形のスルーレートに応じて定義しても良く、それにより、さらに高精度に入力波形の選択を行うことができる。
【０１０５】
また、上記では、ネットＮＴ１に複数のトランスファーゲートが接続された構成を説明したが、接続されるトランスファーゲートが１つである構成においても同様の効果が得られる。
【０１０６】
（実施の形態３）
本発明の実施の形態３は、実施の形態１とは異なる種類の波形選択テーブルを用いる形態を例示するものである。
【０１０７】
図１２は本発明の実施の形態３において波形選択に用いる負荷容量別波形選択テーブルの一例を示す図である。
【０１０８】
図１２において、負荷容量別波形選択テーブル（負荷容量別論理状態−歪パターン変換テーブル）においては、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３のオン・オフ状態と、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３のそれぞれの負荷容量との組み合わせに対応させてネットＮＴ１の入力波形のタイプが定義されている。
【０１０９】
本実施の形態では、この負荷容量別波形選択テーブルが実施の形態１の波形選択テーブル（図１０参照）に代えてライブラリ中に記述されている。波形選択部３３は、ライブラリ記憶部３１からこの負荷容量別波形選択テーブルを読み出すとともに、寄生素子情報記憶部３３からネットリストに対応する回路の負荷容量を読み出す。そして、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３のオン・オフ状態と、トランスファーゲートＳＷ１、ＳＷ２、ＳＷ３のそれぞれの負荷容量との組み合わせに対応する入力波形のタイプを負荷容量別波形選択テーブルから求める。これ以外の点は実施の形態１と同様である。
【０１１０】
このような本実施の形態によれば、トランスファーゲートの負荷容量が異なる場合であっても、入力波形のタイプを選択する時には同じテーブルを参照するだけで済む。その結果、遅延シミュレーションを行う際に、用いるテーブルが少なくて済むので、メンテナンス性が向上する。
【０１１１】
なお、図１２の負荷容量別波形選択テーブルは、全てのトランスファーゲートＳＷ１、ＳＷ２、ＳＷ３に共通に、負荷容量別に入力波形のタイプが定義されているが、各々のトランスファーゲートＳＷ１、ＳＷ２、ＳＷ３毎に違えて、負荷容量別に入力波形のタイプを定義しても良い。それにより、より一般的な回路に本実施の形態の波形選択テーブルを適用することができる。
【０１１２】
（実施の形態４）
本発明の実施の形態４は、実施の形態１乃至３の遅延シミュレーション装置（遅延シミュレーション方法）をＰＬＤ回路に適用する形態を例示するものである。
【０１１３】
図１３は本発明の実施の形態４に係る半導体集積回路の構成を示す回路図である。
【０１１４】
図１３に示すように、本実施の形態の半導体集積回路ＬＳＩには、ＰＬＤ回路（プログラマブル回路）ＣＯＮＦが搭載されている。このＰＬＤ回路ＣＯＮＦの構成は、一般的なものである。ＰＬＤ回路ＣＯＮＦは、所望の機能を持つようにコンフィギュレーションされる。ＰＬＤ回路ＣＯＮＦには、様々な機能を持った回路に変更することができるプログラマブルな論理回路ＬＯＧＩＣと、論理回路ＬＯＧＩＣ間を縦方向に接続する配線ＮＹと、論理回路ＬＯＧＩＣ間を横方向に接続する配線ＮＸと、配線ＮＹと配線ＮＸとを接続及び遮断するスイッチＳＷとがアレイ状に配置されている。スイッチＳＷは、トランスファーゲートによって構成されており、そのオン・オフ動作はスイッチＳＷの内部に配置されているコンフィギュレーションメモリによって制御される。
【０１１５】
図１４は、ＰＬＤ回路ＣＯＮＦの機能を変更するためのマッピング情報を作成しかつ出力するＰＬＤマッピングの手順を示すフローチャートである。このＰＬＤマッピングはＰＬＤマッピング装置（図示せず）によって遂行される。
【０１１６】
まず、ＰＬＤマッピング装置は、マッピングする回路情報を入力する（読み込む）（ステップＳ３１）。
【０１１７】
次に、ＰＬＤマッピング装置は、ＰＬＤ回路ＣＯＮＦに内蔵されているセルが登録されているライブラリを入力する（読み込む）（ステップＳ３２）。
【０１１８】
次に、ＰＬＤマッピング装置は、入力された回路情報を、ＰＬＤ回路ＣＯＮＦで使用されライブラリとして定義されているセルのみを使用した回路に変換する（ステップＳ３３）。
【０１１９】
次に、ＰＬＤマッピング装置は、この変換された回路をＰＬＤ回路ＣＯＮＦに配置して配線することでマッピングする（ステップＳ３４）。このマッピングの際に、本実施の形態では、実施の形態意１乃至３のいずれかの遅延シミュレーション装置（遅延シミュレーション方法）を用いて遅延計算を行い、最大動作速度を求める。
【０１２０】
次に、ＰＬＤマッピング装置は、このマッピングされたマッピング情報を、ＰＬＤ回路ＣＯＮＦが読み込むデータであるビットストリームに変換してこれをＰＬＤ回路ＣＯＮＦに出力する（ステップＳ３５）。
【０１２１】
この後、ＰＬＤマッピング装置によって出力されたビットストリームのデータは、ＰＬＤ回路ＣＯＮＦに内蔵されるコンフィギュレーションメモリに格納される。これにより、ＰＬＤ回路ＣＯＮＦは、コンフィギュレーションメモリに格納されたマッピング情報に従ってスイッチＳＷが制御され、所望の機能を有する回路に変更されかつ機能する。このようにして使用されるＰＬＤ回路ＣＯＮＦでは、コンフィギュレーションメモリはＰＬＤ回路ＣＯＮＦの機能が変更されるコンフィギュレーションモードの時のみ値が書き換えられ、所望の機能を有する回路として使用するアプリケーションモードの時には書き換えられない。一方、実施の形態１乃至３の遅延シミュレーション装置（遅延シミュレーション方法）は、トランスファーゲートの制御端子の論理を決めて遅延計算する。従って、トランスファーゲートの制御端子の論理がアプリケーションモードの時に変わらないＰＬＤ回路ＣＯＮＦのマッピングに、このように実施の形態１乃至３の遅延計算を用いることは、実施の形態１乃至３の遅延シミュレーション装置（遅延シミュレーション方法）にとって最も望ましい使用形態であると言える。かつ、これにより、好適にＰＬＤ回路ＣＯＮＦをプログラムすることができる。
【産業上の利用可能性】
【０１２２】
本発明の遅延シミュレーション装置は、高速かつ高精度な遅延シミュレーション装置等として有用である。
【０１２３】
本発明の遅延シミュレーション方法は、高速かつ高精度な遅延シミュレーション方法等として有用である。
【０１２４】
本発明のＰＬＤマッピング装置及びＰＬＤマッピング方法は、遅延に関して好適にＰＬＤ回路をマッピングすることが可能なＰＬＤマッピング装置及びＰＬＤマッピング方法等として有用である。
【０１２５】
本発明の半導体集積回路は、好適にプログラムすることが可能なＰＬＤ回路を含む半導体集積回路等として有用である。
【図面の簡単な説明】
【０１２６】
【図１】本発明の実施の形態１に係るシミュレーション装置の構成を示す機能ブロック図である。
【図２】図１のシミュレーション装置の遅延シミュレーション動作を示すフローチャートである。
【図３】ライブラリとして定義されているセルの１つであるバッファからなるセルを示す回路図である。
【図４】バッファからなるセルに寄生素子として負荷容量が接続された回路を示す回路図である。
【図５】歪を持つ入力波形を示す波形図であって、（ａ）は波形のタイプを示す波形図、（ｂ）は１つの波形のタイプにおける波形の傾きを示す図である。
【図６】バッファＢＵＦのライブラリにおいて定義されている遅延テーブルの一例を示す図である。
【図７】ネットリストの一例としてのトランスファーゲートを含む回路を示す回路図である。
【図８】ライブラリに登録されているセルの詳細な回路を示す回路図であり、（ａ）はバッファ機能を有するセルの詳細な回路を示す回路図、（ｂ）はトランスファーゲートを有するセルの詳細な回路を示す回路図である。
【図９】トランスファーゲートがオン状態の時の電気的な等価回路を示す回路図である。
【図１０】図７のトランスファーゲートのオン状態とオフ状態とに対応させて入力波形のタイプを定義した波形選択テーブルを示す図である。
【図１１】本発明の実施の形態２において波形選択に用いる入力電圧区間別入力容量テーブルの一例を示す図である。
【図１２】本発明の実施の形態３において波形選択に用いる負荷容量別波形選択テーブルの一例を示す図である。
【図１３】本発明の実施の形態４に係る半導体集積回路の構成を示す回路図である。
【図１４】図１３のＰＬＤ回路の機能を変更するためのマッピング情報を作成しかつ出力するＰＬＤマッピングの手順を示すフローチャートである。
【図１５】負荷容量とスルーレートとの組合せに対応させて遅延値が定義された従来の遅延テーブルを示す図である。
【符号の説明】
【０１２７】
１  遅延シミュレーション装置
２  演算部
３  記憶部
４  入力部
５  出力部
２１  制御部
２２  論理状態決定部
２３  波形選択部
２４  遅延演算部
３１  ライブラリ記憶部
３２  ネットリスト記憶部
３３  寄生素子記憶部
２０１  アンドゲート
２０２  インバータ
２０３〜２０６  バッファ
ＢＵＦ  バッファ
ＢＵＦＡ  入力端子
ＢＵＦＹ  出力端子
ＣＬ  負荷容量
ＣＭ１  第１のＣＭＯＳ回路
ＣＭ２  第２のＣＭＯＳ回路
ＩＮ１、ＩＮ２  入力端子
Ｎ１〜Ｎ３  Ｎ型ＭＯＳトランジスタ
ＮＴ１〜ＮＴ５  ネット
ＯＵＴ１〜ＯＵＴ４  出力端子
Ｐ１〜Ｐ３  Ｐ型ＭＯＳトランジスタ
ＲＳＷ  可変抵抗（合成オン抵抗）
Ｓ１〜Ｓ３、Ｓｎ  制御端子
ＳＷ１〜ＳＷ３  トランスファーゲート
ＳＷＡ  入力端子
ＳＷＩＮＶ  インバータ
ＳＷＹ  出力端子
【図１】
2010113528.tif 000003
【図２】
2010113528.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010113528.tif 000011
【図１０】
2010113528.tif 000012
【図１１】
2010113528.tif 000013
【図１２】
2010113528.tif 000014
【図１３】
2010113528.tif 000015
【図１４】
2010113528.tif 000016
【図１５】
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