(57)【要約】【課題】サイズおよびコストを抑えることができる半導体装置を提供する。【解決手段】ｐＭＩＳ領域は、方向Ｘに沿って複数のスタンダードセルＣｆｆの各々を通る境界ＢＲと、第１の外縁ＯＴｐとの間に形成されている。ｎＭＩＳ領域は、境界ＢＲと第２の外縁ＯＴｎとの間に形成されている。電源配線ＶＤおよび接地配線ＶＳのそれぞれは、第１および第２の外縁ＯＴｐ、ＯＴｎに沿って延びている。複数のｐＭＩＳ配線Ｍ１ｐおよび複数のｎＭＩＳ配線Ｍ１ｎのそれぞれは、方向Ｘに沿って延びかつ方向Ｙに沿ってピッチＰｍｉｎで配置された複数の第１の仮想ラインＶＬｐおよび複数の第２の仮想ラインＶＬｎの上に配置されている。複数の第１の仮想ラインＶＬｐのうち境界ＢＲに最も近いものと、複数の第２の仮想ラインＶＬｎのうち境界ＢＲに最も近いものとの間隔は、ピッチＰｍｉｎよりも大きい。【選択図】図８
2010074125.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に沿って配列された複数のスタンダードセルを有する半導体装置であって、前記複数のスタンダードセルの各々は、第１の方向に沿って延びかつ互いに正対する第１および第２の外縁を有し、
前記第１の方向に沿って前記複数のスタンダードセルの各々を通りｎ型ウエルおよびｐ型ウエルの境となる境界と前記第１の外縁との間に形成されたｐＭＩＳ領域と、前記境界と前記第２の外縁との間に形成されたｎＭＩＳ領域とを有する半導体基板と、
前記第１の方向に直交する第２の方向に沿って延びる複数のゲート配線を有し、かつ前記半導体基板上に設けられた第１の層と、
前記第１の層上に設けられた第２の層とを備え、
前記第２の層は、
前記第１の外縁に沿って延び、かつ前記ｐＭＩＳ領域に電気的に接続された第１の電源配線と、
前記第２の外縁に沿って延び、かつ前記ｎＭＩＳ領域に電気的に接続された第２の電源配線と、
前記第１および第２の電源配線の間の前記ｐＭＩＳ領域上において、前記第１の方向に沿って延びかつ前記第２の方向に沿って一のピッチで配置された複数の第１の仮想ラインのそれぞれの上に配置された複数のｐＭＩＳ配線と、
前記第１および第２の電源配線の間の前記ｎＭＩＳ領域上において、前記第１の方向に沿って延びかつ前記第２の方向に沿って前記一のピッチで配置された複数の第２の仮想ラインのそれぞれの上に配置された複数のｎＭＩＳ配線とを含み、
前記複数の第１の仮想ラインのうち前記境界に最も近いものと、前記複数の第２の仮想ラインのうち前記境界に最も近いものとの間隔は、前記一のピッチよりも大きい、半導体装置。
【請求項２】
第１の方向に沿って配列された複数のスタンダードセルを有する半導体装置であって、前記複数のスタンダードセルの各々は、第１の方向に沿って延びかつ互いに正対する第１および第２の外縁を有し、
前記第１の方向に沿って前記複数のスタンダードセルの各々を通りｎ型ウエルおよびｐ型ウエルの境となる境界と前記第１の外縁との間に形成されたｐＭＩＳ領域と、前記境界と前記第２の外縁との間に形成されたｎＭＩＳ領域とを有する半導体基板と、
前記第１の方向に直交する第２の方向に沿って延びる複数のゲート配線を有し、かつ前記半導体基板上に設けられた第１の層と、
前記第１の層上に設けられた第２の層とを備え、
前記第２の層は、
前記第１の外縁に沿って延び、かつ前記ｐＭＩＳ領域に電気的に接続された第１の電源配線と、
前記第２の外縁に沿って延び、かつ前記ｎＭＩＳ領域に電気的に接続された第２の電源配線と、
前記第１および第２の電源配線の間の前記ｐＭＩＳ領域上において、前記第１の方向に沿って延びかつ前記第２の方向に沿って一のピッチで配置された複数の第１の仮想ラインのそれぞれの上に配置された複数のｐＭＩＳ配線と、
前記第１および第２の電源配線の間の前記ｎＭＩＳ領域上において、前記第１の方向に沿って延びかつ前記第２の方向に沿って前記一のピッチで配置された複数の第２の仮想ラインのそれぞれの上に配置された複数のｎＭＩＳ配線とを含み、
前記複数の第１の仮想ラインのうち前記第１の外縁に最も近いものと前記第１の外縁との間隔と、前記複数の第２の仮想ラインのうち前記第２の外縁に最も近いものと前記第２の外縁との間隔との各々は、前記一のピッチよりも大きい、半導体装置。
【請求項３】
前記第２の層の上に設けられた第３の層をさらに備え、前記第３の層は、前記第２の方向に沿って延びる複数の配線を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記第１および第２の電源配線の少なくとも一方の幅は、前記ｐＭＩＳ配線および前記ｎＭＩＳ配線の各々の幅よりも大きい、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記複数のゲート配線は、前記第１の方向に沿って均等な間隔で配置されている、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記ｐＭＩＳ配線と、前記ｎＭＩＳ配線とは、近接効果補正が行なわれている、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
互いに間隔を空けて第１の方向に沿って延びる第１および第２セル境界の間を埋めるように前記第１の方向に沿って配列された複数のセルによって機能的に区画された領域を含む半導体装置であって、
半導体基板と、
前記半導体基板上において前記第１の方向に直交する第２の方向に沿って延び、かつ前記複数のセルの各々において前記第１の方向に第１ピッチで配置された複数のゲート電極とを備え、
前記複数のセルの各々は、前記第１の方向に沿って前記第１ピッチの整数倍の幅を有する、半導体装置。
【請求項８】
前記セルの各々は第１領域および第２領域を含み、前記第１領域は前記第１セル境界と前記第２領域とに挟まれるように配置され、前記第２領域は前記第１領域と前記第２セル境界とに挟まれるように配置され、
前記半導体基板は、前記第１領域において第１導電型を有する第１ウエルを含み、かつ第２領域において前記第１導電型と異なる第２導電型を有する第２ウエルを含み、
前記第１ウエルの一部の上に形成され、かつ前記第２導電型を有する第１拡散領域と、
前記第２ウエルの一部の上に形成され、かつ前記第１導電型を有する第２拡散領域とをさらに備えた、請求項７に記載の半導体装置。
【請求項９】
前記第１セル境界を跨ぐように形成され、かつ前記第１セル境界に沿って延び、かつ前記第１導電型を有し、かつ第１電源電位が供給される第１導電領域と、
前記第２セル境界を跨ぐように形成され、かつ前記第２セル境界に沿って延び、かつ第２導電型を有し、かつ前記第１電源電位と異なる第２電源電位が供給される第２導電領域とをさらに備え、
前記第１導電領域と前記第１拡散領域とが互いに接する、請求項８に記載の半導体装置。
【請求項１０】
前記複数のゲート電極は、外部から電位が制御されないダミー電極を含む、請求項７〜９のいずれかに記載の半導体装置。
【請求項１１】
前記ダミー電極は、前記複数のセルの１つの中に配置されている、請求項１０に記載の半導体装置。
【請求項１２】
前記ダミー電極は、前記複数のセルのうち前記第１の方向に互いに隣り合う１対のセルの境界に配置されている、請求項１０に記載の半導体装置。
【請求項１３】
前記複数のゲート電極は、前記第１の方向に前記ダミー電極と隣り合い、かつ外部からの電位の制御を受ける制御電極を含み、
前記第１の方向において、前記制御電極と前記第１拡散領域との間の距離に比して、前記ダミー電極と前記第１拡散領域との間の距離が大きい、請求項１０〜１２のいずれかに記載の半導体装置。
【請求項１４】
前記複数のゲート電極は、前記第１の方向に前記ダミー電極と隣り合い、かつ外部からの電位の制御を受ける制御電極を含み、
前記第２の方向において、前記制御電極と前記第１導電領域との間の距離に比して、前記ダミー電極と前記第１導電領域との間の距離が大きい、請求項１０〜１２のいずれかに記載の半導体装置。
【請求項１５】
前記複数のゲート電極は、前記第１の方向に前記ダミー電極と隣り合い、かつ外部からの電位の制御を受ける制御電極を含み、
前記第２の方向において、前記制御電極と前記第１導電領域との間の距離に比して、前記ダミー電極と前記第１導電領域との間の距離が大きく、
前記第１の方向において、前記ダミー電極と前記第１拡散領域との間の距離に比して、前記制御電極と前記第１拡散領域との間の距離が大きい、請求項１０〜１２のいずれかに記載の半導体装置。
【請求項１６】
前記複数のセルの各々は、前記半導体装置のうち、インバータ、ＮＡＮＤ、ＮＯＲ、トライステートバッファ、およびフリップフロップのいずれかとして機能する部分を区画する、請求項７〜１５のいずれかに記載の半導体装置。
【請求項１７】
前記複数のセルは、論理回路として使用されないダミーセルを含む、請求項７〜１５のいずれかに記載の半導体装置。
【請求項１８】
前記第１の方向に延び、かつ前記ダミーセルにおいて前記第２の方向に第２ピッチで配置された複数の配線をさらに備えた、請求項１７に記載の半導体装置。
【請求項１９】
前記複数のセルは、前記半導体装置のうちコンデンサとして機能する部分を区画する容量セルを含み、
前記ゲート電極は、前記コンデンサの電極である、請求項７〜１５のいずれかに記載の半導体装置。
【請求項２０】
前記第１の方向に延び、かつ前記容量セルにおいて前記第２の方向に第２ピッチで配置された複数の配線をさらに備えた、請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、配列された複数個のスタンダードセルを有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の設計において、特に４５ｎｍ世代以降において、ＲＤＲ(Restrictive Design Rule)という設計手法の採用または検討が行なわれてきている。具体的には、ＲＤＲとは、設計制約が厳しくされたデザインルールであり、メタル配線とポリ配線との各々が折れ曲がりを有するレイアウトである二次元レイアウトが用いられる代わりに、この折れ曲がりが禁止された一次元レイアウトが用いられる。これにより、トランジスタや配線の形状依存によるばらつきが抑制され、また、ＤＲＣ(Design Rule Check)、近接効果補正（ＯＰＣ：Optical Proximity Correction）、およびリソグラフィ検証などのＥＤＡ(Electronics Design Automation)負荷が抑制される。すなわち、ＲＤＲによって、リソグラフィのばらつきの発生と、設計デザインの複雑化とを抑制することができる。
【０００３】
また、半導体装置の設計において、たとえば特開平６−８５０６２号公報に開示されているように、標準セル（スタンダードセル）が用いられることがある。特にＳＯＣ(System On Chip)において回路の大規模化に対応するため、たとえば特開２０００−２７７６２０号公報に開示されているように、標準セルを使用したレイアウト設計が行なわれている。
【０００４】
またＳＯＣの高集積化のために、電気的接続のためのコンタクトの数を削減することが提案されている。たとえば特開２００５−７９５９４号公報によれば、ＭＯＳ(Metal Oxide Semiconductor)トランジスタが形成される第１アクチブ領域と、第１電圧のための第２アクチブ領域とを第３アクチブ領域によって接続することで、コンタクトの数が削減されている。
【０００５】
またＳＯＣのさらなる高集積化のために、パターンの微細化が進められてきている。この結果、特に４５ｎｍあるいは３２ｎｍ世代以降において、リソグラフィにおける解像度の確保が難しくなってきている。これに対応するため、ＲＤＲ(Restrictive Design Rule)という設計手法の採用または検討が行なわれてきている。ＲＤＲは、パターンが配置される際のピッチや、パターンの形状が制限されたデザインルールである。ＲＤＲによってリソグラフィが安定化されることで、トランジスタや配線の形状依存によるばらつきが軽減される（たとえば特開２０００−２２３６６３号公報参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−８５０６２号公報
【特許文献２】特開２０００−２７７６２０号公報
【特許文献３】特開２００５−７９５９４号公報
【特許文献４】特開２０００−２２３６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
設計制約の大きいＲＤＲがスタンダードセルに対して適用されると、スタンダードセルの面積が大きくなる。特に一般的なＳＯＣ(System On Chip)製品のように、チップにおけるスタンダードセルが占める面積が大きい製品において、この問題は顕著となる。すなわちチップの大部分を占めるスタンダードセルの面積が大きくなってしまう結果、チップが大きくなるので、半導体装置のサイズおよびコストが大きくなるとう問題があった。
【０００８】
また半導体装置を高集積化する目的で、設計において従来から使用されてきたセルが単純に微細化されると、リソグラフィにおいて、解像度が不足したり、ばらつきが大きくなったりするという問題があった。このリソグラフィの課題を解決するためにセルに対してＲＤＲを適用する方法に関して、これまで十分な提案がなされていなかった。
【０００９】
本発明は、上記の課題を鑑みてなされたものであり、その一の目的は、リソグラフィのばらつきの発生と、設計デザインの複雑化とを抑制しつつ、半導体装置のサイズおよびコストを抑えることができる半導体装置を提供することである。
【００１０】
また本発明の他の目的は、設計においてセルが高集積化された際においても、リソグラフィにおいて解像度および安定性を確保することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一の実施の形態における半導体装置は、第１の方向に沿って配列された複数のスタンダードセルを有する半導体装置である。複数のスタンダードセルの各々は、第１および第２の外縁を有する。第１および第２の外縁は、第１の方向に沿って延び、かつ互いに正対している。
【００１２】
この半導体装置は、半導体基板と、第１および第２の層とを有する。半導体基板は、ｐＭＩＳ(p-type Metal Insulator Semiconductor)領域とｎＭＩＳ(n-type Metal Insulator Semiconductor)領域とを有する。ｐＭＩＳ領域は、第１の方向に沿って複数のスタンダードセルの各々を通りｎ型ウエルおよびｐ型ウエルの境となる境界と、第１の外縁との間に形成されている。ｎＭＩＳ領域は、境界と第２の外縁との間に形成されている。第１の層は、第１の方向に直交する第２の方向に沿って延びる複数のゲート配線を有し、かつ半導体基板上に設けられている。第２の層は、第１の層上に設けられている。第２の層は、第１および第２の電源配線と、複数のｐＭＩＳ配線と、複数のｎＭＩＳ配線とを含む。第１の電源配線は、第１の外縁に沿って延び、かつｐＭＩＳ領域に電気的に接続されている。第２の電源配線は、第２の外縁に沿って延び、かつｎＭＩＳ領域に電気的に接続されている。複数のｐＭＩＳ配線は、第１および第２の電源配線の間のｐＭＩＳ領域上において、第１の方向に沿って延びかつ第２の方向に沿って一のピッチで配置された複数の第１の仮想ラインのそれぞれの上に配置されている。複数のｎＭＩＳ配線は、第１および第２の電源配線の間のｎＭＩＳ領域上において、第１の方向に沿って延びかつ第２の方向に沿って一のピッチで配置された複数の第２の仮想ラインのそれぞれの上に配置されている。複数の第１の仮想ラインのうち境界に最も近いものと、複数の第２の仮想ラインのうち境界に最も近いものとの間隔は、一のピッチよりも大きい。
【００１３】
本発明の他の実施の形態における半導体装置は、第１の方向に沿って配列された複数のスタンダードセルを有する半導体装置である。複数のスタンダードセルの各々は、第１および第２の外縁を有する。第１および第２の外縁は、第１の方向に沿って延び、かつ互いに正対している。
【００１４】
この半導体装置は、半導体基板と、第１および第２の層とを有する。半導体基板は、ｐＭＩＳ領域とｎＭＩＳ領域とを有する。ｐＭＩＳ領域は、第１の方向に沿って複数のスタンダードセルの各々を通りｎ型ウエルおよびｐ型ウエルの境となる境界と、第１の外縁との間に形成されている。ｎＭＩＳ領域は、境界と第２の外縁との間に形成されている。第１の層は、第１の方向に直交する第２の方向に沿って延びる複数のゲート配線を有し、かつ半導体基板上に設けられている。第２の層は、第１の層上に設けられている。第２の層は、第１および第２の電源配線と、複数のｐＭＩＳ配線と、複数のｎＭＩＳ配線とを含む。第１の電源配線は、第１の外縁に沿って延び、かつｐＭＩＳ領域に電気的に接続されている。第２の電源配線は、第２の外縁に沿って延び、かつｎＭＩＳ領域に電気的に接続されている。複数のｐＭＩＳ配線は、第１および第２の電源配線の間のｐＭＩＳ領域上において、第１の方向に沿って延びかつ第２の方向に沿って一のピッチで配置された複数の第１の仮想ラインのそれぞれの上に配置されている。複数のｎＭＩＳ配線は、第１および第２の電源配線の間のｎＭＩＳ領域上において、第１の方向に沿って延びかつ第２の方向に沿って一のピッチで配置された複数の第２の仮想ラインのそれぞれの上に配置されている。複数の第１の仮想ラインのうち第１の外縁に最も近いものと第１の外縁との間隔と、複数の第２の仮想ラインのうち第２の外縁に最も近いものと第２の外縁との間隔との各々は、一のピッチよりも大きい。
【００１５】
本発明のさらに他の実施の形態における半導体装置は、互いに間隔を空けて第１の方向に沿って延びる第１および第２セル境界の間を埋めるように第１の方向に沿って配列された複数のセルによって機能的に区画された領域を含む半導体装置であって、半導体基板と、複数のゲート電極とを有する。複数のゲート電極は、半導体基板上において第１の方向に直交する第２の方向に沿って延び、かつ複数のセルの各々において第１の方向に第１ピッチで配置されている。複数のセルの各々は、第１の方向に沿って第１ピッチの整数倍の幅を有する。
【発明の効果】
【００１６】
本発明の一の実施の形態における半導体装置によれば、複数の第１の仮想ラインのうち境界に最も近いものと、複数の第２の仮想ラインのうち境界に最も近いものとの間隔は、一のピッチよりも大きい。よって、複数の第１の仮想ラインのうち境界に最も近いものと、複数の第２の仮想ラインのうち境界に最も近いものとの間隔を十分に大きくする必要がある場合においても、一のピッチの大きさを抑えることができる。これにより半導体装置のサイズおよびコストを抑えることができる。
【００１７】
本発明の他の実施の形態における半導体装置によれば、複数の第１の仮想ラインのうち第１の外縁に最も近いものと第１の外縁との間隔と、複数の第２の仮想ラインのうち第２の外縁に最も近いものと第２の外縁との間隔との各々は、一のピッチよりも大きい。よって、複数の第１の仮想ラインのうち第１の外縁に最も近いものと第１の外縁との間隔と、複数の第２の仮想ラインのうち第２の外縁に最も近いものと第２の外縁との間隔との各々を十分に大きくする必要がある場合においても、一のピッチの大きさを抑えることができる。これにより半導体装置のサイズおよびコストを抑えることができる。
【００１８】
本発明のさらに他の実施の形態における半導体装置によれば、複数のセルの各々は、第１の方向に沿って第１ピッチの整数倍の幅を有する。これにより複数のセルによって埋められた領域においてゲート電極が均等なピッチで配置されるので、設計においてセルが高集積化された際においても、リソグラフィにおいて解像度および安定性を確保することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】図１に示す複数のスタンダードセルの１つに形成される機能素子の回路構成の一例を示す回路図である。
【図３】本発明の実施の形態１における半導体装置の１つのスタンダードセルの構成を概略的に示す平面図である。
【図４】図３のスタンダードセルの第２の層の構成を概略的に示す平面図である。
【図５】図３のスタンダードセルの第１の層および半導体基板の構成を概略的に示す平面図である。
【図６】図５のコンタクトホールが図示されていない図である。
【図７】図３〜図６の各々の線ＶＩＩ−ＶＩＩに沿った概略断面図である。
【図８】図４の平面レイアウトを説明するための図である。
【図９】本発明の実施の形態２における半導体装置の１つのスタンダードセルの第２の層の構成を概略的に示す平面図である。
【図１０】本発明の実施の形態３における半導体装置の複数のスタンダードセルの配列を概略的に示す図である。
【図１１】本発明の実施の形態３における半導体装置の複数のスタンダードセルの構成を概略的に示す平面図である。
【図１２】図１１のスタンダードセルの第２の層の構成を概略的に示す平面図である。
【図１３】図１１のスタンダードセルの第１の層および半導体基板の構成を概略的に示す平面図である。
【図１４】図１３のコンタクトホールが図示されていない図である。
【図１５】図１２の平面レイアウトを説明するための図である。
【図１６】本発明の実施の形態４における半導体装置の構成を概略的に示す平面図である。
【図１７】本発明の実施の形態４における半導体装置の構成を概略的に示すブロック図である。
【図１８】本発明の実施の形態４における半導体装置のセルによって区画された領域を概略的に示す部分平面図である。
【図１９】本発明の実施の形態４における半導体装置の配線の配置を概略的に示す部分平面図である。
【図２０】本発明の実施の形態４における半導体装置のゲート電極および拡散層の配置を概略的に示す部分平面図である。
【図２１】図２０の線ＸＸＩ−ＸＸＩに沿う概略的な部分断面図である。
【図２２】図２０の線ＸＸＩＩ−ＸＸＩＩに沿う概略的な部分断面図である。
【図２３】第１の比較例における半導体装置の配線の配置を示す部分平面図である。
【図２４】第１の比較例における半導体装置のゲート電極および拡散層の配置を示す部分平面図である。
【図２５】本発明の実施の形態４における半導体装置のゲート電極および拡散層の配置の第１の変形例を概略的に示す部分平面図である。
【図２６】本発明の実施の形態４における半導体装置のゲート電極および拡散層の配置の第２の変形例を概略的に示す部分平面図である。
【図２７】本発明の実施の形態４における半導体装置のゲート電極および拡散層の配置の第３の変形例を概略的に示す部分平面図である。
【図２８】本発明の実施の形態４における半導体装置のゲート電極および拡散層の配置の第４の変形例を概略的に示す部分平面図である。
【図２９】本発明の実施の形態４における半導体装置のゲート電極および拡散層の配置の第５の変形例を概略的に示す部分平面図である。
【図３０】本発明の実施の形態５における半導体装置の配線の配置を概略的に示す部分平面図である。
【図３１】本発明の実施の形態５における半導体装置のゲート電極および拡散層の配置を概略的に示す部分平面図である。
【図３２】図３１の領域Ｘａにおけるゲート配線の配置の説明図である。
【図３３】図３２の線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに沿う概略的な部分断面図である。
【図３４】図３１の領域Ｘｂにおけるゲート配線の配置の説明図である。
【図３５】図３１の領域Ｘｃにおけるゲート配線の配置の説明図である。
【図３６】図３５の線ＸＸＸＶＩ−ＸＸＸＶＩに沿う概略的な部分断面図である。
【図３７】図３１の領域Ｘｄにおけるゲート配線の配置の説明図である。
【図３８】図３１の領域Ｘｅにおけるゲート配線の配置の説明図である。
【図３９】図３８の線ＸＸＸＩＸ−ＸＸＸＩＸに沿う概略的な部分断面図である。
【図４０】図３１の領域Ｘｆにおけるゲート配線の配置の説明図である。
【図４１】第２の比較例におけるゲート配線の配置の説明図である。
【図４２】第３の比較例におけるゲート配線の配置の説明図である。
【図４３】図４２の線ＸＬＩＩＩ−ＸＬＩＩＩに沿う概略的な部分断面図である。
【図４４】本発明の実施の形態６における半導体装置のゲート電極および拡散層の配置を概略的に示す平面図である。
【図４５】図４４の一部におけるセルの単位幅の説明図である。
【図４６】第４の比較例におけるセルの単位幅の説明図である。
【図４７】本発明の実施の形態７における半導体装置のゲート電極の配置を概略的に示す部分平面図である。
【図４８】本発明の実施の形態７における半導体装置のセルの第１の例におけるゲート電極および拡散層の配置を概略的に示す平面図である。
【図４９】本発明の実施の形態７における半導体装置のセルの第２の例におけるゲート電極の配置を概略的に示す平面図である。
【図５０】第５の比較例における半導体装置のゲート電極の配置を示す部分平面図である。
【図５１】本発明の実施の形態８における半導体装置の配線の配置を概略的に示す部分平面図である。
【図５２】本発明の実施の形態８における半導体装置のダミーセルにおける拡散層、ゲート電極および配線の配置を概略的に示す平面図である。
【図５３】第６の比較例における半導体装置の配線の配置を示す部分平面図である。
【図５４】本発明の実施の形態９における半導体装置の容量セルにおける拡散層、ゲート電極および配線の配置を概略的に示す平面図である。
【図５５】本発明の実施の形態９の変形例における半導体装置の容量セルにおける拡散層、ゲート電極および配線の配置を概略的に示す平面図である。
【図５６】第７の比較例における半導体装置の容量セルにおける拡散層、ゲート電極および配線の配置を示す平面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、半導体装置（たとえば半導体チップ）５０は、その表面に、スタンダードセル領域５１と、そのスタンダードセル領域５１の周囲に配置されたＩ／Ｏ（Input/Output）セル領域５２と、外部との入出力に用いられるパッド（図示せず）とを主に有する。
【００２１】
スタンダードセル領域５１は、図中、方向Ｘと、この方向Ｘに直交する方向Ｙに沿ったマトリックス状（行列状）に配置された複数のスタンダードセル５１ａを有する。複数のスタンダードセル５１ａの各々は、方向Ｘに沿って延びかつ互いに正対している外縁と、方向Ｙに沿って延びかつ互いに正対している外縁とにより囲まれている。スタンダードセルとは、半導体装置において所望の機能を構成するように自動配置手法によって配置される基本論理構成用のセルである。スタンダードセルライブラリを使用したＳＯＣでは、このスタンダードセル領域５１内に、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＦＩＦＯ（First-In First-Out）、ＳＣＳＩ（Small Computer System Interface）、ＳＯＧ（Sea Of Gate）などが形成されている。
【００２２】
図２を参照して、スタンダードセル５１ａ内に形成される機能素子の回路は、たとえばフリップフロップである。このフリップフロップは、データ入力端子ＤＴと、出力端子ＱＢと、クロック端子ＣＫと、電源配線ＶＤ（第１の電源配線）と、接地配線ＶＳ（第２の電源配線）と、ｐＭＩＳトランジスタＰＴと、ｎＭＩＳトランジスタＮＴとを有する。なお図中において、複数の配線ＴＣは互いに電気的に接続されている。また複数の配線ＴＴは互いに電気的に接続されている。
【００２３】
主に図３〜図６を参照して、本実施の形態の半導体装置は、スタンダードセル５１ａ（図１）のひとつとして、フリップフロップ（図２）をなすスタンダードセルＣｆｆ（図３〜図５における一点鎖線の長方形）を有する。
【００２４】
図７を参照して、スタンダードセルＣｆｆにおいて半導体装置は、半導体基板ＳＢと、第１〜第３の層Ｌ１〜Ｌ３とを有する。半導体基板ＳＢは、ｐＭＩＳ領域ＲｐとｎＭＩＳ領域Ｒｎとを有する。
【００２５】
主に図６を参照して、ｐＭＩＳ領域Ｒｐは、方向Ｘに沿ってスタンダードセルＣｆｆを含む複数のスタンダードセル５１ａ（図１）の各々を通る境界ＢＲと、第１の外縁ＯＴｐ（図中において一点鎖線の長方形状で表されるスタンダードセルＣｆｆの上辺に沿った線）との間に形成されている。ｎＭＩＳ領域Ｒｎは、境界ＢＲと第２の外縁ＯＴｎ（図中において一点鎖線の長方形状で表されるスタンダードセルＣｆｆの下辺に沿った線）との間に形成されている。
【００２６】
図６および図７を参照して、ｐＭＩＳ領域Ｒｐは、ｎ型ウエルＷｎと、ｐ型拡散領域Ａｐとを有する。ｐ型拡散領域Ａｐはｎ型ウエルＷｎ上に形成されている。ｐ型拡散領域Ａｐは、ｐＭＩＳ領域Ｒｐにおけるソース／ドレイン領域と、このソース／ドレイン領域の一方の領域に電源配線ＶＤの電位を供給するための領域（図６において第１の外縁ＯＴｐに沿って延びる領域）とを有する。この電位を供給するための領域と、ソース／ドレイン領域の他方の領域との間には間隔Ｓａが設けられている。これによりｐＭＩＳ領域Ｒｐにおいてソース／ドレイン領域が互いに短絡することが防止されている。
【００２７】
同様に、ｎＭＩＳ領域Ｒｎは、ｐ型ウエルＷｐと、ｎ型拡散領域Ａｎとを有する。ｎ型拡散領域Ａｎは、ｐ型ウエルＷｐ上に形成されている。ｎ型拡散領域Ａｎは、ｎＭＩＳ領域Ｒｎにおけるソース／ドレイン領域と、このソース／ドレイン領域の一方の領域に接地配線ＶＳの電位を供給するための領域（図６において第２の外縁ＯＴｎに沿って延びる領域）とを有する。この電位を供給するための領域と、ソース／ドレイン領域の他方の領域との間には間隔Ｓａが設けられている。これによりｎＭＩＳ領域Ｒｎにおいてソース／ドレイン領域が互いに短絡することが防止されている。
【００２８】
主に図５〜図７を参照して、第１の層Ｌ１は半導体基板ＳＢ上に設けられている。第１の層Ｌ１は、方向Ｙに沿って延びる複数のゲート配線ＧＷを有する。複数のゲート配線ＧＷは、方向Ｘに沿って均等の間隔で配置されている。この間隔は、トランジスタのデザインルールにおける最小間隔とされることが好ましい。各ゲート配線ＧＷは、折れ曲がりを有しない一次元レイアウトに基づき形成されている。
【００２９】
ゲート配線ＧＷは、ポリシリコン、またはチタンなどの金属材料からなり、共通ゲート配線Ｇｃと、ｐＭＩＳゲート配線Ｇｐと、ｎＭＩＳゲート配線Ｇｎとを有する。共通ゲート配線Ｇｃは、ｐＭＩＳ領域ＲｐとｎＭＩＳ領域Ｒｎとに跨って形成されており、ｐＭＩＳ領域Ｒｐに形成された複数のｐＭＩＳトランジスタＰＴの一部と、ｎＭＩＳ領域Ｒｎに形成された複数のｎＭＩＳトランジスタＮＴの一部との双方のゲート配線を兼ねている。ｐＭＩＳゲート配線Ｇｐは、ｐＭＩＳ領域Ｒｐ上にのみ形成されており、複数のｐＭＩＳトランジスタＰＴ（図２）の一部のゲート配線である。ｎＭＩＳゲート配線Ｇｎは、ｎＭＩＳ領域Ｒｎ上にのみ形成されており、複数のｎＭＩＳトランジスタＮＴ（図２）の一部のゲート配線である。
【００３０】
図６を参照して、ｐＭＩＳゲート配線ＧｐとｎＭＩＳゲート配線Ｇｎとの間には間隔Ｓｂが設けられている。これによりｐＭＩＳゲート配線ＧｐとｎＭＩＳゲート配線Ｇｎとが互いに短絡することが防止されている。
【００３１】
図４および図７を参照して、第２の層Ｌ２は第１の層Ｌ１上に設けられている。第２の層Ｌ２は、電源配線ＶＤと、接地配線ＶＳと、複数のｐＭＩＳ配線Ｍ１ｐと、複数のｎＭＩＳ配線Ｍ１ｎとを含む。電源配線ＶＤ、接地配線ＶＳ、ｐＭＩＳ配線Ｍ１ｐ、およびｎＭＩＳ配線Ｍ１ｎの各々は、金属からなり、折れ曲がりを有しない一次元レイアウトに基づき形成されている。
【００３２】
電源配線ＶＤは、第１の外縁ＯＴｐに沿って延びている。すなわち第１の外縁ＯＴｐは、平面視における電源配線ＶＤの中心線である。また電源配線ＶＤは、ｐＭＩＳ領域ＲｐにコンタクトＣＴを介して電気的に接続されている。接地配線ＶＳは、第２の外縁ＯＴｎに沿って延びている。すなわち第２の外縁ＯＴｎは、平面視における接地配線ＶＳの中心線である。また接地配線ＶＳは、ｎＭＩＳ領域ＲｎにコンタクトＣＴを介して電気的に接続されている。
【００３３】
複数のｐＭＩＳ配線Ｍ１ｐと、複数のｎＭＩＳ配線Ｍ１ｎとは、フォトリソグラフィ技術により形成されている。この形成の際に近接効果補正が行なわれている。
【００３４】
主に図３および図７を参照して、第３の層Ｌ３は第２の層Ｌ２上に設けられている。第３の層Ｌ３は、方向Ｙに沿って延びる複数の配線Ｍ２を有する。配線Ｍ２は、金属からなり、図２に示す回路が構成されるように、ビアＶ１を介してｐＭＩＳ配線Ｍ１ｐおよびｎＭＩＳ配線Ｍ１ｎと接続されている。配線Ｍ２は、折れ曲がりを有しない一次元レイアウトに基づき形成されている。
【００３５】
図８を参照して、複数のｐＭＩＳ配線Ｍ１ｐは、電源配線ＶＤおよび接地配線ＶＳの間のｐＭＩＳ領域Ｒｐ上において、方向Ｘに沿って延びかつ方向Ｙに沿ってピッチＰｍｉｎ（図８）で配置された複数の第１の仮想ラインＶＬｐのそれぞれの上に配置されている。すなわち複数の第１の仮想ラインＶＬｐのそれぞれは、平面視における複数のｐＭＩＳ配線Ｍ１ｐの中心線である。また複数のｎＭＩＳ配線Ｍ１ｎは、電源配線ＶＤおよび接地配線ＶＳの間のｎＭＩＳ領域Ｒｎ上において、方向Ｘに沿って延びかつ方向Ｙに沿ってピッチＰｍｉｎで配置された複数の第２の仮想ラインＶＬｎのそれぞれの上に配置されている。すなわち複数の第２の仮想ラインＶＬｎのそれぞれは、平面視における複数のｎＭＩＳ配線Ｍ１ｎの中心線である。ピッチＰｍｉｎは、メタル配線のデザインルールにおける最小ピッチとされることが好ましい。
【００３６】
複数の第１の仮想ラインＶＬｐのうち境界ＢＲに最も近いものと、複数の第２の仮想ラインＶＬｎのうち境界ＢＲに最も近いものとの間隔Ｄｐｍは、ピッチＰｍｉｎよりも大きい。ここで境界ＢＲとは、ｎＭＩＳ領域ＲｎとｐＭＩＳ領域Ｒｐとの境界であり、ｐ型ウエルＷｐとｎ型ウエルＷｎとの境界である。
【００３７】
また複数の第１の仮想ラインＶＬｐのうち第１の外縁ＯＴｐに最も近いものと第１の外縁ＯＴｐとの間隔Ｓｄｐは、ピッチＰｍｉｎよりも大きい。また複数の第２の仮想ラインＶＬｎのうち第２の外縁ＯＴｎに最も近いものと第２の外縁ＯＴｎとの間隔Ｓｓｎは、ピッチＰｍｉｎよりも大きい。
【００３８】
なお第１の外縁ＯＴｐまたは第２の外縁ＯＴｎを介して互いに隣り合うスタンダードセル５１ａ内の機能素子および配線の平面レイアウト構成は、第１の外縁ＯＴｐまたは第２の外縁ＯＴｎに対して線対称な構成を有していてもよい。これにより、電源配線ＶＤまたは接地配線ＶＳを隣り合うスタンダードセル５１ａで共通化でき、レイアウトの縮小やＰ＆Ｒ（Place and Route：自動配線配置）におけるセル配置設計が容易となる。
【００３９】
本実施の形態によれば、図８に示すように、間隔ＤｐｍはピッチＰｍｉｎよりも大きくされる。よって間隔Ｄｐｍを十分に大きくしつつ、スタンダードセルＣｆｆの大きさに対して影響の大きいピッチＰｍｉｎの大きさを抑えることができる。これによりスタンダードセルＣｆｆの大きさを抑えることができるので、半導体装置のサイズおよびコストを抑えることができる。
【００４０】
また間隔Ｄｐｍが十分に大きくされることで、間隔Ｓｂ（図６）を十分に確保することができる。これによりｐＭＩＳゲート配線ＧｐとｎＭＩＳゲート配線Ｇｎとが互いに短絡することが、より確実に防止される。
【００４１】
また本実施の形態によれば、図８に示すように、間隔Ｓｄｐと間隔Ｓｓｎとの各々はピッチＰｍｉｎよりも大きくされる。よって間隔Ｓｄｐと間隔Ｓｓｎとの各々を十分に大きくしつつ、スタンダードセルＣｆｆの大きさに対して影響の大きいピッチＰｍｉｎの大きさを抑えることができる。これによりスタンダードセルＣｆｆの大きさを抑えることができるので、半導体装置のサイズおよびコストを抑えることができる。
【００４２】
また間隔Ｓｄｐと間隔Ｓｓｎとの各々が十分に大きくされることで、間隔Ｓａ（図６）を十分に確保することができる。これによりソース／ドレイン領域が互いに短絡することが、より確実に防止される。
【００４３】
また、図６に示すように、複数のゲート配線ＧＷは、方向Ｘに沿って均等の間隔で配置されている。これにより、近接効果補正およびパターニングをより容易に行なうことができる。
【００４４】
また複数のｐＭＩＳ配線Ｍ１ｐは、ピッチＰｍｉｎ、すなわち一定のピッチで配置されている。また複数のｎＭＩＳ配線Ｍ１ｎは、ピッチＰｍｉｎ、すなわち一定のピッチで配置されている。このようにピッチが一定化されることで、近接効果補正およびパターニングをより容易に行なうことができる。
【００４５】
また、各ゲート配線ＧＷ、電源配線ＶＤ、接地配線ＶＳ、ｐＭＩＳ配線Ｍ１ｐ、ｎＭＩＳ配線Ｍ１ｎ、および配線Ｍ２の各々は、折れ曲がりを有しない一次元レイアウトに基づき形成されている。よってＲＤＲに則った設計を行なうことができる。
【００４６】
（実施の形態２）
図９を参照して、本実施の形態においては、実施の形態１における電源配線ＶＤおよび接地配線ＶＳのそれぞれ代わりに、電源配線ＶＤｗおよび接地配線ＶＳｗを有する。電源配線ＶＤｗおよび接地配線ＶＳの各々は、幅Ｗｗを有する。幅Ｗｗは、ｐＭＩＳ配線Ｍ１ｐおよびｎＭＩＳ配線Ｍ１ｎの各々の幅Ｗｓよりも大きい。
【００４７】
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００４８】
本実施の形態によれば、電源配線ＶＤｗおよび接地配線ＶＳｗの各々の幅Ｗｗを大きくすることで電源配線ＶＤｗおよび接地配線ＶＳｗにおける電圧降下が抑えられつつ、スタンダードセルＣｆｆの大きさに対して影響の大きいｐＭＩＳ配線Ｍ１ｐおよびｎＭＩＳ配線Ｍ１ｎの幅Ｗｓを小さくすることができる。これにより、特に高速動作時に問題となる電源の電圧降下を抑えつつ、スタンダードセルＣｆｆの大きさを抑えることができる。このようにスタンダードセルＣｆｆの大きさを抑えることで、半導体装置のサイズおよびコストを抑えることができる。
【００４９】
（実施の形態３）
図１０を参照して、本実施の形態の半導体装置は、スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌを有する。スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌは、複数の段に分かれて配列されており、各段において図中の方向Ｘに沿って配列されている。
【００５０】
スタンダードセルＣｉｖ、Ｃｎｄ、およびＣｎｒのそれぞれは、インバータ、２ＮＡＮＤ、２ＮＯＲの機能を実現するためのものである。２ＮＡＮＤは２つの入力系統を有するＮＡＮＤであり、２ＮＯＲは２つの入力系統を有するＮＯＲである。またスタンダードセルＣｆｌは、フィラーセル（隙間セル）である。
【００５１】
図１１〜図１４を参照して、本実施の形態の半導体装置のスタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒの各々は、実施の形態１のスタンダードセルＣｆｆと類似の構成を有する。すなわち、本実施の形態の半導体装置は、スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒの各々において、半導体基板と、第１〜第３の層とを有する。半導体基板は、ｐＭＩＳ領域ＲｐおよびｎＭＩＳ領域Ｒｎ（図１４）を有する。第１の層は、ゲート配線ＧＷ（図１３）を有する。第２の層は、ｐＭＩＳ配線およびｎＭＩＳ配線のいずれかであるＭＩＳ配線Ｍ１（図１２）を有する。第３の層は配線Ｍ２（図１１）を有する。
【００５２】
主に図１５を参照して、複数のＭＩＳ配線Ｍ１は、電源配線ＶＤおよび接地配線ＶＳの間において、方向Ｘに沿って延びかつ方向Ｙに沿ってピッチＰｍｉｎで配置された複数の仮想ラインＶＬのそれぞれの上に配置されている。また複数の仮想ラインＶＬのうち第１の外縁ＯＴｐに最も近いものと第１の外縁ＯＴｐとの間隔Ｓｄｐと、複数の仮想ラインＶＬのうち第２の外縁ＯＴｎに最も近いものと第２の外縁ＯＴｎとの間隔Ｓｓｎとの各々は、ピッチＰｍｉｎよりも大きい。
【００５３】
上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５４】
本実施の形態によれば、間隔Ｓｄｐと間隔Ｓｓｎとの各々はピッチＰｍｉｎよりも大きくされる。よって間隔Ｓｄｐと間隔Ｓｓｎとの各々を十分に大きくしつつ、スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌの大きさに対して影響の大きいピッチＰｍｉｎの大きさを抑えることができる。これによりスタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌの大きさを抑えることができるので、半導体装置のサイズおよびコストを抑えることができる。
【００５５】
また間隔Ｓｄｐと間隔Ｓｓｎとの各々が十分に大きくされることで、実施の形態１と同様に、ソース／ドレイン領域が互いに短絡することが、より確実に防止される。
【００５６】
また、図１４に示すように、複数のゲート配線ＧＷは、方向Ｘに沿って均等の間隔で配置されている。これにより、近接効果補正およびパターニングをより容易に行なうことができる。
【００５７】
なお、この複数のゲート配線ＧＷは、スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌの種類に依らず、論理回路として使用されるスタンダードセル（Ｃｉｖ、Ｃｎｄ、Ｃｎｒ）上と、論理回路として使用されないスタンダードセル（Ｃｆｌ）上との両方で方向Ｘに沿って均等の間隔で配置されている。さらにゲート配線ＧＷは、これらスタンダードセル間のセル境界にも配置されている。さらにスタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌの種類に依らず、論理回路として使用されるスタンダードセル（Ｃｉｖ、Ｃｎｄ、Ｃｎｒ）および論理回路として使用されないスタンダードセル（Ｃｆｌ）の両方で方向Ｘのセル幅はゲート配線ＧＷの配置幅の整数倍となっている。これらのことにより、複数のゲート配線ＧＷに対する近接効果補正およびパターニングをより容易に行なうことができる。
【００５８】
また複数のＭＩＳ配線Ｍ１は、ピッチＰｍｉｎ、すなわち一定のピッチで配置されている。このようにピッチが一定化されることで、近接効果補正およびパターニングをより容易に行なうことができる。
【００５９】
また、各ゲート配線ＧＷ、電源配線ＶＤ、接地配線ＶＳ、ＭＩＳ配線Ｍ１、および配線Ｍ２の各々は、折れ曲がりを有しない一次元レイアウトに基づき形成されている。よってＲＤＲに則った設計を行なうことができる。
【００６０】
なお本実施の形態によれば、半導体装置は、図１４に示すような領域を含む。この領域は、互いに間隔を空けて方向Ｘ（第１方向）に沿って延びる第１および第２の外縁ＯＴｐ、ＯＴｎ（第１および第２セル境界）の間を埋めるように方向Ｘに沿って配列されたスタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌ（複数のセル）によって機能的に区画されている。またこの半導体装置は、半導体基板ＳＢ（図７）と、複数のゲート配線ＧＷ（ゲート電極）とを有する。複数のゲート配線ＧＷ（図１４）は、半導体基板ＳＢ（図７）上において方向Ｘに直交する方向Ｙ（第２方向）に沿って延び、かつスタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌの各々において方向Ｘに均等の間隔（第１ピッチ）で配置されている。スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌの各々は、図１４に示すように、方向Ｘに沿って上記間隔（第１ピッチ）の整数倍の幅を有する。
【００６１】
またスタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌ（図１４）の各々はｐＭＩＳ領域Ｒｐ（第１領域）およびｎＭＩＳ領域Ｒｎ（第２領域）を含む。ｐＭＩＳ領域Ｒｐは第１の外縁ＯＴｐとｎＭＩＳ領域Ｒｎとに挟まれるように配置されている。ｎＭＩＳ領域はｐＭＩＳ領域と第２の外縁ＯＴｎとに挟まれるように配置されている。半導体基板ＳＢ（図７）は、ｐＭＩＳ領域Ｒｐにおいてｎ型（第１導電型）を有するｎ型ウエルＷｎ（第１ウエル）を含み、かつｎＭＩＳ領域Ｒｎにおいてｐ型（第２導電型）を有するｐ型ウエルＷｐ（第２ウエル）を含む。またこの半導体装置は、ｎ型ウエルＷｎの一部の上に形成され、かつｐ型を有するｐ型拡散領域Ａｐ（第１拡散領域）と、ｐ型ウエルＷｐの一部の上に形成され、かつｎ型を有するｎ型拡散領域Ａｎ（第２拡散領域）とを有する。
【００６２】
（実施の形態４）
図１６を参照して、本実施の形態の半導体装置ＳＤは半導体基板ＳＢを有し、半導体基板ＳＢ上に、Ｉ／Ｏ領域１０１と、ＣＰＵ・ロジック領域１０２と、メモリ領域１０３と、ＰＬＬ(Phase-Locked Loop)領域１０４と、アナログ領域１０５とを有する。
【００６３】
主に図１７を参照して、半導体装置ＳＤは、少なくともマイクロコンピュータとフラッシュメモリとが形成され、半導体集積回路装置の全体的な制御・処理機能と、電気的に一括消去可能なプログラマブルメモリ機能とを有する回路構成となっており、プロセッサＣＰＵ、フラッシュメモリＦｌａｓｈ、ランダムアクセスメモリ／キャッシュメモリＲＡＭ／Ｃａｃｈｅ、データトランスファコントローラＤＴＣ、ダイレクトメモリアクセスコントローラＤＭＡＣ、バスステートコントローラＢＳＣ、ユーザブレークコントローラＵＢＣ、割り込みコントローラＩＮＴＣ、シリアルコミュニケーションインタフェースＳＣＩ、マルチファンクションタイマパルスユニットＭＴＵ、コンペアマッチタイマＣＭＴ、Ａ／ＤコンバータＡ／Ｄ、ウォッチドッグタイマＷＤＴ、フェーズルックトループ回路ＰＬＬなどのユニットから構成されている。
【００６４】
好ましくは上記のユニットのうち、プロセッサＣＰＵ、データトランスファコントローラＤＴＣ、ダイレクトメモリアクセスコントローラＤＭＡＣ、バスステートコントローラＢＳＣ、ユーザブレークコントローラＵＢＣ、割り込みコントローラＩＮＴＣ、シリアルコミュニケーションインタフェースＳＣＩ、マルチファンクションタイマパルスユニットＭＴＵ、コンペアマッチタイマＣＭＴ、およびウォッチドッグタイマＷＤＴの少なくとも１つは、そのロジック部分（論理回路部分）がセル領域ＣＲ（図１８）のみからなる。
【００６５】
また好ましくは上記のユニットのうち、フラッシュメモリＦｌａｓｈ、およびランダムアクセスメモリ／キャッシュメモリＲＡＭ／Ｃａｃｈｅの少なくともいずれかは、その周辺回路であるロジック部分（論理回路部分）がセル領域ＣＲ（図１８）のみからなる。
【００６６】
また好ましくは、Ａ／ＤコンバータＡ／Ｄ、ウォッチドッグタイマＷＤＴ、およびフェーズルックトループ回路ＰＬＬの少なくとも１つは、その制御部であるロジック部分がセル領域ＣＲ（図１８）のみからなる。
【００６７】
主に図１８を参照して、セル領域ＣＲは、互いに間隔を空けてｘ方向（第１の方向）に沿って延びる第１および第２セル境界Ｂ１、Ｂ２の間を埋める列領域ＬＲを有する。列領域ＬＲはｘ方向に沿って配列された複数のセルＣＬによって機能的に区画されている。すなわちセルＣＬの各々は、ｙ方向に延びるセル境界ＢＣによって、ｘ方向において区画されている。
【００６８】
またセル領域ＣＲは、複数のゲート電極ＧＴが設けられている。複数のゲート電極ＧＴの各々は、半導体基板ＳＢ上においてｘ方向に直交するｙ方向（第２の方向）に沿って延びている部分を有する。また複数のゲート電極ＧＴは、複数のセルＣＬの各々においてｘ方向に第１ピッチＰ１で配置されている。複数のセルＣＬの各々は、ｘ方向に沿って第１ピッチＰ１の整数倍の幅Ｗを有する。
【００６９】
なお図１８においては図を見やすくするためにゲート電極ＧＴの形状を単純化して示している。ゲート電極ＧＴのより詳しい形状については後述する。
【００７０】
主に図１９〜図２２を参照して、半導体装置ＳＤは、セル領域ＣＲ（図１８）を含む。また半導体装置ＳＤは、半導体基板ＳＢ（図２１および図２２）と、複数のゲート電極ＧＴと、フィールド酸化膜５０１と、層間絶縁膜４０１と、メタル配線ＭＴと、コンタクトＣＴとを有する。
【００７１】
セルＣＬ（図１８）の各々はｐＭＩＳ領域Ｒｐ（第１領域）およびｎＭＩＳ領域Ｒｎ（第２領域）を含み、ｐＭＩＳ領域Ｒｐは第１セル境界Ｂ１とｎＭＩＳ領域Ｒｎとに挟まれるように配置され、ｎＭＩＳ領域ＲｎはｐＭＩＳ領域Ｒｐと第２セル境界Ｂ２とに挟まれるように配置されている。ｐＭＩＳ領域ＲｐおよびｎＭＩＳ領域Ｒｎは、ｐｎ境界ＢＲを介して隣り合っている。
【００７２】
半導体基板ＳＢ（図２１および図２２）は、ｐＭＩＳ領域Ｒｐにおいてｎ型（第１導電型）を有するｎ型ウエルＷｎ（第１ウエル）を含み、かつｎＭＩＳ領域Ｒｎにおいてｐ型（第２導電型）を有するｐ型ウエルＷｐ（第２ウエル）を含む。
【００７３】
ｐ型拡散領域Ｄｐ(第１拡散領域）（図２１および図２２）は、ｎ型ウエルＷｎの一部の上に形成され、かつｐ型を有する。ｎ型拡散領域Ｄｎ（第２拡散領域）（図２１および図２２）は、ｐ型ウエルＷｐの一部の上に形成され、かつｎ型を有する。
【００７４】
ｎ型導電領域Ｌｎ（第１導電領域）は、第１セル境界Ｂ１を跨ぐように形成され、かつ第１セル境界Ｂ１に沿って延びている。またｎ型導電領域は、ｎ型（第１導電型）を有し、かつ電源電位Ｖｃｃ（第１電源電位）が供給されている。ｐ型導電領域Ｌｐ（第２導電領域）は、第２セル境界Ｂ２を跨ぐように形成され、かつ第２セル境界Ｂ２に沿って延びている。またｐ型導電領域Ｌｐは、ｐ型（第２導電型）を有し、かつ電源電位Ｖｃｃと異なる接地電位Ｖｓｓ（第２電源電位）が供給されている。
【００７５】
ｎ型導電領域Ｌｎとｐ型拡散領域Ｄｐとは、互いに接することで電気的に接続されている。またｐ型導電領域Ｌｐとｎ型拡散領域Ｄｎとは互いに接することで電気的に接続されている。すなわち半導体装置ＳＤは、電気的な接続のためにButting Diffusion構造を有する。ｎ型導電領域Ｌｎとｐ型拡散領域Ｄｐとの表面にはシリサイドＳＣ１が形成されており、ｎ型拡散領域Ｄｎとｐ型導電領域Ｌｐとの表面にはシリサイドＳＣ２が形成されている。このようにシリサイドＳＣ１やＳＣ２が存在することにより、導電型の異なるｎ型導電領域Ｌｎとｐ型拡散領域Ｄｐとの間、およびｎ型導電領域Ｌｎとｐ型拡散領域Ｄｐとの間が導通することとなる。
【００７６】
なお、図２０において図示されていないものの、図２０に示されているｎ型導電領域Ｌｎとｐ型拡散領域Ｄｐとの表面にはシリサイドＳＣ１が形成されており、ｎ型拡散領域Ｄｎとｐ型導電領域Ｌｐとの表面にはシリサイドＳＣ２が形成されている。
【００７７】
さらに、図示はしないものの、本実施の形態以下の他の実施の形態や比較例に記載されているButting Diffusion構造を有する様々な実施の形態や比較例において、ｎ型導電領域Ｌｎとｐ型拡散領域Ｄｐとの表面にはシリサイドＳＣ１が形成されており、ｎ型拡散領域Ｄｎとｐ型導電領域Ｌｐとの表面にはシリサイドＳＣ２が形成されている。上記様々な実施の形態や比較例でも同様に、シリサイドＳＣ１やＳＣ２が存在することにより、導電型の異なるｎ型導電領域Ｌｎとｐ型拡散領域Ｄｐとの間、およびｎ型導電領域Ｌｎとｐ型拡散領域Ｄｐとの間が導通することとなる。
【００７８】
メタル配線ＭＴおよびコンタクトＣＴは、ゲート電極ＧＴ、ｎ型導電領域Ｌｎ、およびｐ型導電領域Ｌｐのそれぞれに、ゲート電位Ｖｇ、電源電位Ｖｃｃ、および接地電位Ｖｓｓを印加することができるように構成されている。
【００７９】
次に比較例について説明する。
図２３および図２４を参照して、本比較例においては、Butting Diffusion構造が設けられていない。このため、ｎ型導電領域Ｌｎおよびｐ型拡散領域Ｄｐの間の電気的接続と、ｐ型導電領域Ｌｐおよびｎ型拡散領域Ｄｎとの間の電気的接続とは、メタル配線ＭＴおよびコンタクトＣＴにより行なわれている。すなわち本実施の形態に比してコンタクトＣＴがより多く設けられている。この結果ゲート電極ＧＴｚの配置に制約が生じるので、複数のゲート電極ＧＴｚの配置を第１ピッチＰ１に統一することができない。すなわち第１ピッチＰ１よりも大きい第２ピッチＰ２や、第２ピッチＰ２よりも大きい第３ピッチＰ３が第１ピッチＰ１と混在している。このため本比較例においては高集積化が困難となっている。
【００８０】
本実施の形態によれば、複数のセルＣＬ（図１８）の各々は、ｘ方向に沿って第１ピッチＰ１の整数倍の幅Ｗを有する。これにより複数のセルＣＬによって埋められた列領域ＬＲにおいてゲート電極ＧＴが均等なピッチで配置されるので、設計においてセルＣＬが高集積化された際においても、リソグラフィにおいて解像度および安定性を確保することができる。
【００８１】
なお本実施の形態におけるゲート電極ＧＴが形成された層ＬＤ１（図２０）の構成の代わりに、たとえば以下に示す第１〜第５の変形例における構成が用いられても良い。
【００８２】
主に図２５を参照して、第１の変形例の層ＬＤ１ａにおいては、複数のゲート電極ＧＴは互いに分離されている。またゲート電極ＧＴの各々は、ｙ方向（図２５における縦方向）に沿ってｐＭＩＳ領域ＲｐおよびｎＭＩＳ領域Ｒｎに跨っており、ｐＭＩＳトランジスタのゲートとしての機能とｎＭＩＳトランジスタのゲートとしての機能との両方を有する。
【００８３】
図２６を参照して、第２の変形例の層ＬＤ１ｂにおいては、複数のゲート電極ＧＴは互いに電気的に接続されている。
【００８４】
主に図２７を参照して、第３の変形例の層ＬＤ１ｃにおいては、複数のゲート電極ＧＴは、外部からの電位の制御を受け、トランジスタのソース・ドレイン間の導通/非導通を制御する制御電極（図２７における中央のゲート電極ＧＴ）と、外部から電位が制御されない、または外部から電位が制御されるものの、トランジスタのソース・ドレイン間の導通/非導通は制御しないダミー電極（図２７における左右両端のゲート電極ＧＴ）とを含む。このダミー電極は、複数のセルＣＬ（図１８）の１つの中に配置されている。また制御電極が１つのダミー電極と電気的に接続されている。
【００８５】
主に図２８を参照して、第４の変形例の層ＬＤ１ｄにおいては、第１の変形例の層ＬＤ１ａ（図２５）と異なり、ｙ方向（図２５における縦方向）に延びるゲート電極ＧＴの各々は、ｐ型拡散領域Ｄｐ上に位置する部分と、ｎ型拡散領域Ｄｎ上に位置する部分とが電気的に分離されている。またｘ方向（図２８における横方向）に互いに隣り合うゲート電極ＧＴにおいて、一方のゲート電極ＧＴ（図２８における左方のゲート電極ＧＴ）のｐ型拡散領域Ｄｐ上に位置する部分と、他方のゲート電極ＧＴ（図２８における右方のゲート電極ＧＴ）のｎ型拡散領域Ｄｎ上に位置する部分とが電気的に接続されている。
【００８６】
図２９を参照して、第５の変形例の層ＬＤ１ｅにおいては、ｘ方向（図２８における横方向）に互いに隣り合うゲート電極ＧＴにおいて、一方のゲート電極ＧＴ（図２８における左方のゲート電極ＧＴ）のｐ型拡散領域Ｄｐ上およびｎ型拡散領域Ｄｎ上のそれぞれに位置する部分と、他方のゲート電極ＧＴ（図２８における右方のゲート電極ＧＴ）のｎ型拡散領域Ｄｎ上およびｐ型拡散領域Ｄｐ上に位置する部分とが電気的に接続されている。
【００８７】
また図１７に示すように、プロセッサＣＰＵは、たとえばＲＩＳＣ(Reduced Instruction Set Computer)タイプの命令セットを持っている中央処理装置である。このＣＰＵは、基本的には１命令１サイクルで動作するので、命令実行速度が飛躍的に向上され、また内部３２ビット構成となっており、データ処理能力が強化されている。このＣＰＵの特長としては、汎用レジスタマシン（汎用レジスタが３２ビット×１６本、コントロールレジスタが３２ビット×３本、システムレジスタが３２ビット×４本）、ＲＩＳＣ対応の命令セット（命令長が１６ビット固定長によるコード効率の向上、ロードストアアーキテクチャ（基本演算はレジスタ間で実行）、遅延分岐命令の採用で分岐時のパイプラインの乱れを軽減、Ｃ言語指向の命令セット、命令実行時間が１命令／１サイクル（２８ＭＨｚ動作時で３５ｎｓ／命令）、アドレス空間がアーキテクチャ上は４ＧＢ、乗算器内蔵により、３２×３２→６４乗算を２〜４サイクル実行、３２×３２＋６４→６４積和演算を２〜４サイクル実行、５段パイプライン方式などの各種機能が備えられている。
【００８８】
フラッシュメモリＦｌａｓｈは、たとえば６４Ｋバイトまたは１２８Ｋバイトの電気的に一括消去可能なプログラマブルメモリを内蔵する回路である。このＦｌａｓｈは、たとえば３２ビット幅のデータバスを介してＣＰＵとＤＭＡＣ、ＤＴＣに接続されている。ＣＰＵ、ＤＭＡＣ、ＤＴＣは８、１６または３２ビット幅でＦｌａｓｈをアクセスすることができる。このＦｌａｓｈのデータは、常に１ステートでアクセスすることができる。
【００８９】
ランダムアクセスメモリ／キャッシュメモリＲＡＭ／Ｃａｃｈｅは、たとえば４ＫＢのランダムアクセスメモリＲＡＭと、１ＫＢのキャッシュメモリＣａｃｈｅからなるメモリである。このＣａｃｈｅの特長としては、命令コードおよびＰＣ相対読み出し・データキャッシング、ライン長は４バイト（１ロングワードは２命令長分）、キャッシュタグは２５６エントリ、ダイレクトマップ方式、内蔵ＲＯＭ／ＲＡＭ、内蔵Ｉ／Ｏエリアはキャッシュ対象外、内蔵ＲＡＭと兼用しており、キャッシュイネーブル時は内蔵ＲＡＭのうち２ＫＢをアドレスアレイ・データアレイとして使用などの各種機能が備えられている。
【００９０】
データトランスファコントローラＤＴＣは、割り込みまたはソフトウェアによって起動され、データ転送を行なうことができる回路である。このＤＴＣの特長としては、周辺Ｉ／Ｏの割り込み要求によりＣＰＵと独立したデータ転送が可能、割り込み要因毎に転送モードを設定可能（メモリ上に転送モードを設定）、１つの起動要因に対して、複数のデータ転送が可能、豊富な転送モード（ノーマルモード／リピートモード／ブロック転送モード）の選択が可能、転送単位をバイト／ワード／ロングワードに設定可能、ＤＴＣを起動した割り込みをＣＰＵに要求（１回のデータ転送終了後にＣＰＵに対する割り込みを発生可能、指定したデータ転送の全ての終了後にＣＰＵに割り込みを発生可能）、ソフトウェアによる転送の起動可能などの各種機能が備えられている。また、アドレス空間は転送元アドレス、転送先アドレスとも３２ビットで指定でき、転送対象デバイスは内蔵メモリであるフラッシュメモリＦｌａｓｈ、ＲＡＭ／Ｃａｃｈｅや、外部メモリ、内蔵周辺回路などに対してデータ転送が行なわれる。
【００９１】
ダイレクトメモリアクセスコントローラＤＭＡＣは、たとえば４チャネルからなり、ＤＡＣＫ（転送要求受付信号）付き外部デバイス、外部メモリ、メモリマップト外部デバイス、内蔵周辺回路（ＤＭＡＣ、ＢＳＣ、ＵＢＣを除く）間のデータ転送を、ＣＰＵに代わって高速に行なうことができる回路である。このＤＭＡＣを使うとＣＰＵの負担を減らすと共に半導体装置ＳＤの動作効率を上げることができる。このＤＭＡＣの特長としては、サイクルスチール転送をサポート、デュアルアドレスモード転送をサポート、直接転送モード／間接転送モード切り替え可能（チャネル３のみ）であり、この直接転送モードは転送元アドレスにあるデータを転送先アドレスに転送し、また間接転送モードとは転送元アドレスにあるデータをアドレスとして、そのアドレスにあるデータを転送先アドレスに転送する機能である。また、特定のチャネルにおいて、リロード機能、外部リクエスト、内蔵回路、オートリクエストによる転送要求機能があり、さらにバスモードの選択、優先順位固定モード、ラウンドロビンモードによる優先順位の設定、ＣＰＵへの割り込み要求などの各種機能が備えられている。
【００９２】
バスステートコントローラＢＳＣは、アドレス空間の分離、各種メモリに応じた制御信号の出力などを行なう回路である。これにより、外付け回路なしにＤＲＡＭ、ＳＲＡＭ、ＲＯＭなどを半導体装置ＳＤに直結することが可能となっている。このＢＳＣの特長としては、外部拡張時のメモリアクセスをサポート（外部データバスは３２ビット）、アドレス空間を５エリアに分割（ＳＲＡＭ空間×４エリア、ＤＲＡＭ空間×１エリア）、各エリアにはバスサイズ（８／１６／３２ビット）、ウェイトサイクル数、各エリアに対応したチップセレクト信号の出力、ＤＲＡＭ空間アクセス時にＤＲＡＭ用バーＲＡＳ、バーＣＡＳ信号の出力、ＲＡＳプリチャージタイム確保用Ｔｐサイクル発生可能などの特性を設定可能、ＤＲＡＭバーストアクセス機能（ＤＲＡＭの高速アクセスモードサポート）、ＤＲＡＭリフレッシュ機能（プログラマブルなリフレッシュ間隔、バーＣＡＳ ｂｅｆｏｒ バーＲＡＳリフレッシュ／セルフリフレッシュをサポート）、外部ウェイト信号によるウェイトサイクルの挿入可能、アドレスデータマルチプレクスＩ／Ｏデバイスをアクセス可能などの各種機能が備えられている。
【００９３】
ユーザブレークコントローラＵＢＣは、ユーザのプログラムデバッグを容易にする機能を提供する回路である。このＵＢＣにブレーク条件を設定すると、ＣＰＵまたはＤＭＡＣおよびＤＴＣによるバスサイクルの内容に応じて、ユーザブレーク割り込みが発生される。この機能を使用することによって、高機能のセルフモニタデバッガを容易に作成でき、大規模なインサーキットエミュレータを使用しなくても、半導体装置ＳＤ単体で手軽にプログラムをデバッグすることが可能となっている。このＵＢＣの特長としては、ＣＰＵやＤＭＡＣが、ある設定した条件のバスサイクルを生成すると割り込みを発生し、またオンチップデバッガの構築が容易であり、さらにブレーク条件としてはアドレス、ＣＰＵサイクルまたはＤＭＡ／ＤＴＣサイクル、命令フェッチまたはデータアクセス、読み出しまたは書き込み、オペランドサイズ（ロングワード、ワード、バイト）が設定でき、このブレーク条件の成立により、ユーザブレーク割り込みが発生し、ユーザが作成したユーザブレーク割り込み例外ルーチンを実行させることができるようになっている。
【００９４】
割り込みコントローラＩＮＴＣは、割り込み要因の優先順位を判定し、プロセッサＣＰＵへの割り込み要求を制御する回路である。このＩＮＴＣには、各割り込みの優先順位を設定するためのレジスタがあり、これによりユーザが設定した優先順位に従って、割り込み要求を処理させることができる。このＩＮＴＣの特長としては、外部割り込み端子が９本、内部割り込み要因が４３要因、１６レベルの優先順位設定が可能であり、さらにＮＭＩ端子の状態を示すノイズキャンセラ機能、割り込みが発生したことを外部へ出力可能として、半導体装置ＳＤがバス権を開放しているときに内蔵周辺回路割り込みが発生したことを外部バスマスタに知らせ、バス権を要求することができるようになっている。
【００９５】
シリアルコミュニケーションインタフェースＳＣＩは、たとえば独立した２チャネルからなり、この２チャネルは同一の機能を持っている。このＳＣＩは、調歩同期式通信とクロック同期式通信の２方式でシリアル通信ができる回路である。また、複数のプロセッサ間のシリアル通信機能（マルチプロセッサ通信機能）が備えられている。このＳＣＩの特長としては、１チャネルあたり、調歩同期／クロック同期式モードの選択が可能、送受信を同時に行なうことが可能（全二重）、専用のボーレートジェネレータの内蔵、マルチプロセッサ間の通信機能などの各種機能が備えられている。
【００９６】
マルチファンクションタイマパルスユニットＭＴＵは、たとえば６チャネルの１６ビットタイマにより構成される回路である。このＭＴＵの特長としては、１６ビットタイマ５チャネルをベースに最大１６種類の波形出力または最大１６種類のパルスの入出力処理が可能、１６本のアウトプットコンペアレジスタ兼インプットキャプチャレジスタ、総数１６本の独立したコンパレータ、８種類のカウンタ入力クロックを選択可能、インプットキャプチャ機能、パルス出力モード（ワンショット／トグル／ＰＷＭ／相補ＰＷＭ／リセット同期ＰＷＭ）、複数カウンタの同期化機能、相補ＰＷＭ出力モード（６相のインバータ制御用ノンオーバラップ波形を出力、デッドタイム自動設定、ＰＷＭデューティを０〜１００％任意に設定可能、出力ＯＦＦ機能）、リセット同期ＰＷＭモード（任意デューティの正相・逆相ＰＷＭ波形を３相出力）、位相計数モード（２相エンコーダ計数処理が可能）などの各種機能が備えられている。
【００９７】
コンペアマッチタイマＣＭＴは、たとえば２チャネルからなり、１６ビットフリーランニングカウンタ、１つのコンペアレジスタなどからなり、コンペアマッチで割り込み要求を発生させる機能が備えられている。
【００９８】
Ａ／ＤコンバータＡ／Ｄは、１０ビット×８チャネルであり、外部トリガによる変換を可能にすると共に、サンプル＆ホールド機能を２ユニット内蔵して、同時に２チャネルがサンプリング可能となっている。
【００９９】
ウォッチドッグタイマＷＤＴは、１チャネルのタイマで、システムの監視を行なうことができる回路である。このＷＤＴは、システムの暴走などによりカウンタの値をＣＰＵが正しく書き換えられずにオーバフローすると、外部にオーバフロー信号を出力する。同時に、半導体装置ＳＤの内部リセット信号を発生することもできる。ＷＤＴとして使用しないときには、インターバルタイマとして使用することもできる。インターバルタイマとして使用した場合には、カウンタがオーバフローする毎にインターバルタイマ割り込みを発生する。また、ＷＤＴはスタンバイモードの解除時にも使用されるようになっている。なお、内部リセット信号は、レジスタの設定により発生させることができ、リセットの種類はパワーオンリセットまたはマニュアルリセットを選択できる。このＷＤＴの特長としては、ウォッチドッグタイマ／インターバルタイマの切り換えが可能、カウントオーバフロー時、内部リセット、外部信号または割り込みを発生させる機能などが備えられている。
【０１００】
フェーズルックトループ回路ＰＬＬは、たとえばクロック発振器を内蔵し、クロック逓倍用のＰＬＬ回路として動作する回路となっている。
【０１０１】
（実施の形態５）
図３０および図３１を参照して、本実施の形態の半導体装置は、ゲート電極ＧＴが形成された層ＬＤ２（図３０）を有する。この層ＬＤ２の部分Ｘａ〜Ｘｆの各々におけるゲート電極ＧＴの配置について、比較例と対比しつつ、以下に詳しく説明する。
【０１０２】
図３２および図３３を参照して、部分Ｘａにおいて、ゲート電極ＧＴは制御電極ＧＴｃおよびダミー電極ＧＴｄを有する。制御電極ＧＴｃおよびダミー電極ＧＴｄは、ｘ方向（図３１〜図３３における横方向）に互いに隣り合っている。またゲート電極ＧＴの各々の側面上には、絶縁体からなるサイドウォールＳＷが設けられている。
【０１０３】
ｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎのそれぞれは、ｎ型導電領域Ｌｎおよびｐ型導電領域Ｌｐと電気的に接続されるために、ｙ方向(図３２における縦方向）に沿って延びる部分を有する。すなわちButting Diffusion構造が設けられている。
【０１０４】
上記のButting Diffusion構造において、ｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、制御電極ＧＴｃ１との間は、ｘ方向において距離Ｄａ１だけ分離されている。またｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、制御電極ＧＴｃ２との間は、ｘ方向において、距離Ｄａ２だけ分離されている。またｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、ダミー電極ＧＴｄとの間は、ｘ方向において、距離Ｄｂ１だけ分離されている。距離Ｄｂ１は、距離Ｄａ１およびＤａ２の各々よりも大きい。
【０１０５】
主に図４１を参照して、一の比較例においては、ダミー電極ＧＴｄが設けられていないために複数のゲート電極を第１ピッチＰ１（図１８）で規則的に配置することが困難となる。この結果、リソグラフィにおいて解像度および安定性を確保することが困難となる。
【０１０６】
これに対して上記の部分Ｘａ（図３２）の構成によれば、ダミー電極ＧＴｄを用いてゲート電極ＧＴ間の間隔を調整することができるので、複数のゲート電極ＧＴを均等な第１ピッチＰ１で容易に配置することができる。よって設計においてセルＣＬが高集積化された際においても、リソグラフィにおいて解像度および安定性を確保することができる。
【０１０７】
図４２および図４３を参照して、他の比較例においては、制御電極ＧＴｃ１およびＧＴｃ２のそれぞれのサイドウォールＳＷによって不純物注入が妨げられるために、Butting Diffusion構造におけるｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの幅寸法（図４２および図４３における横方向の寸法）が寸法Ｅｃ１およびＥｃ２だけ小さくなる。
【０１０８】
そしてｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々とダミー電極ＧＴｄとの間の距離Ｄｚが距離Ｄａ１およびＤａ２の各々よりも大きくない場合、ダミー電極ＧＴｄのサイドウォールＳＷによって不純物注入が妨げられるために、Butting Diffusion構造におけるｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの幅寸法（図４２および図４３における横方向の寸法）が寸法Ｅｚだけ小さくなり得る。これにより、Butting Diffusion構造による電気的接続の抵抗が大きくなったり、あるいは接続がなされなかったりするという問題がある。
【０１０９】
これに対して上記の部分Ｘａ（図３２）の構成によれば、距離Ｄａ１およびＤａ２の各々に比して、距離Ｄｂ１が大きくされることで、ダミー電極ＧＴｄのサイドウォールＳＷが平面視においてｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と重なることを抑制できる。これによりダミー電極ＧＴｄのサイドウォールＳＷに起因してButting Diffusion構造におけるｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの幅寸法（図３２および図３３における横方向の寸法）が小さくなることを抑制できる。これにより、より確実にButting Diffusion構造を設けることができる。
【０１１０】
図３４を参照して、部分Ｘｂにおいて、ダミー電極ＧＴｄはセル境界ＢＣに配置されている。すなわちダミー電極ＧＴｄは、複数のセルのうちｘ方向に互いに隣り合う１対のセルの境界に配置されている。これ以外の部分Ｘｂの構成は、上述した部分Ｘａと同様である。
【０１１１】
図３５および図３６を参照して、ｙ方向（図３５における縦方向）において、ｎ型導電領域Ｌｎおよびｐ型導電領域Ｌｐの各々と、ダミー電極ＧＴｄとは、距離Ｄｃ１だけ分離されている。またｎ型拡散領域Ｄｎのうち制御電極ＧＴｃと交差する方向（図３５における横方向）に延びる部分と、ｐ型導電領域Ｌｐとは、距離Ｄｃ２だけ分離されている。またｐ型拡散領域Ｄｐのうち制御電極ＧＴｃと交差するように延びる部分と、ｎ型導電領域Ｌｎとは、距離Ｄｃ２だけ分離されている。
【０１１２】
上記の部分Ｘｃ（図３５）の構成によれば、Butting Diffusion構造において、ダミー電極ＧＴｄのサイドウォールＳＷ（図３３）が、図３６に示すようには配置されず、ダミー電極ＧＴｄのサイドウォールＳＷが平面視においてｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と重なることを抑制できる。これによりダミー電極ＧＴｄのサイドウォールＳＷに起因してButting Diffusion構造におけるｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの幅寸法（図３２および図３３における横方向の寸法）が小さくなることを抑制できる。これにより、より確実にButting Diffusion構造を設けることができる。
【０１１３】
なおｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、制御電極ＧＴｃ１との間は、ｘ方向において距離Ｄａ３だけ分離されている。またｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、制御電極ＧＴｃ２との間は、ｘ方向において、距離Ｄａ４だけ分離されている。またｘ方向における一方側（図３５および図３６における左側）において、ｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、ダミー電極ＧＴｄとの間は、ｘ方向において距離Ｄｂ３だけ分離されている。またｘ方向における他方側（図３５および図３６における右側）において、ｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、ダミー電極ＧＴｄとの間は、ｘ方向において距離Ｄｂ４だけ分離されている。距離Ｄａ３、Ｄａ４、Ｄｂ３およびＤｂ４の間における大小関係は任意である。
【０１１４】
図３７を参照して、部分Ｘｄにおいて、ダミー電極ＧＴｄはセル境界ＢＣに配置されている。すなわちダミー電極ＧＴｄは、複数のセルのうちｘ方向に互いに隣り合う１対のセルの境界に配置されている。これ以外の部分Ｘｄの構成は、上述した部分Ｘｃと同様である。
【０１１５】
図３８および図３９を参照して、部分ＸｅにおけるButting Diffusion構造において、ｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、制御電極ＧＴｃ１との間は、ｘ方向において距離Ｄａ４だけ分離されている。またｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、制御電極ＧＴｃ２との間は、ｘ方向において、距離Ｄａ５だけ分離されている。またｘ方向における一方側（図３８および図３９における左側）において、ｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、ダミー電極ＧＴｄとの間は、ｘ方向において距離Ｄｂ４だけ分離されている。またｘ方向における他方側（図３８および図３９における右側）において、ｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と、ダミー電極ＧＴｄとの間は、ｘ方向において距離Ｄｂ５だけ分離されている。距離Ｄａ４およびＤａ５のそれぞれは、距離Ｄｂ４およびＤａ５よりも大きい。
【０１１６】
上記の部分Ｘｅ（図３８）の構成によれば、距離Ｄａ４が距離Ｄｂ４よりも大きくされる。よって、微細加工工程における重ね合わせ誤差に起因して制御電極ＧＴｃ１がbutting Diffusion構造の方（図３８および図３９における右方）にずれて形成されても、制御電極ＧＴｃ１のサイドウォールＳＷが平面視においてｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と重なることを抑制できる。これにより制御電極ＧＴｃ１のサイドウォールＳＷに起因してButting Diffusion構造におけるｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの幅寸法（図３８および図３９における横方向の寸法）が小さくなることを抑制できる。これにより、より確実にButting Diffusion構造を設けることができる。
【０１１７】
また距離Ｄａ５が距離Ｄｂ５よりも大きくされる。よって、微細加工工程における重ね合わせ誤差に起因して制御電極ＧＴｃ２がbutting Diffusion構造の方（図３８および図３９における左方）にずれて形成されても、制御電極ＧＴｃ２のサイドウォールＳＷが平面視においてｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの各々と重なることを抑制できる。これにより制御電極ＧＴｃ２のサイドウォールＳＷに起因してButting Diffusion構造におけるｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎの幅寸法（図３８および図３９における横方向の寸法）が小さくなることを抑制できる。これにより、より確実にButting Diffusion構造を設けることができる。
【０１１８】
図４０を参照して、部分Ｘｆにおいて、ダミー電極ＧＴｄはセル境界ＢＣに配置されている。すなわちダミー電極ＧＴｄは、複数のセルのうちｘ方向に互いに隣り合う１対のセルの境界に配置されている。これ以外の部分Ｘｅの構成は、上述した部分Ｘｃと同様である。
【０１１９】
なお、本実施の形態の上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１２０】
（実施の形態６）
図４４および図４５を参照して、本実施の形態の半導体装置は、ゲート電極ＧＴが形成された層ＬＤ３を有する。この層ＬＤ３は、セルＹａ〜Ｙｅの各々に対応する部分を有する。セルＹａ〜Ｙｅのそれぞれは、半導体装置のうち、インバータ、ＮＡＮＤ、ＮＯＲ、トライステートバッファ、およびフリップフロップとして機能する部分を区画している。セルＹａ〜Ｙｅの各々は、第１の方向（図４４および図４５における横方向）に沿って第１ピッチＰ１の整数倍の幅を有する。たとえばセルＹａおよびＹｂのそれぞれは、第１ピッチＰ１の２倍および３倍の幅ＵａおよびＵｂを有する。
【０１２１】
なお、本実施の形態の上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１２２】
図４６を参照して、比較例においては、複数のゲート電極ＧＴが寸法Ｐａ〜Ｐｅの間隔で配置されている。寸法Ｐａ〜Ｐｅは、互いに等しくない寸法を含む。セルＹａおよびＹｂのそれぞれは幅ＵａｚおよびＵｂｚを有し、幅ＵａｚおよびＵｂｚの各々は第１ピッチＰ１の整数倍の幅を有しない。この場合、ゲート電極ＧＴが規則的に配置されなくなるので、セルが高集積化されるとリソグラフィにおいて解像度および安定性を確保することが困難となる。
【０１２３】
本実施の形態によれば、インバータ、ＮＡＮＤ、ＮＯＲ、トライステートバッファ、およびフリップフロップの少なくともいずれかを有する半導体装置において、実施の形態４と同様の効果を得ることができる。
【０１２４】
（実施の形態７）
図４７〜図４９を参照して、本実施の形態の半導体装置は、論理回路として使用されるセルと、論理回路として使用されないダミーセル（フィラーセル）ＦＧとを有する。論理回路として使用されるセルと、論理回路として使用されないダミーセルＦＧとの各々のゲート電極ＧＴは、第１の方向（図４７〜図４９における横方向）に第１ピッチで配置されている。
【０１２５】
ダミーセルＦＧの第１の例であるダミーセルＦＧａ（図４８）はｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎを有する。ダミーセルＦＧの第２の例であるダミーセルＦＧｂ（図４９）は拡散領域を有しない。
【０１２６】
なお、本実施の形態の上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１２７】
図５０を参照して、比較例の半導体装置のゲート電極ＧＴｚは第１ピッチで配置されていない。このためセルが高集積化されるとリソグラフィにおいて解像度および安定性を確保することが困難となる。
【０１２８】
本実施の形態によれば、半導体装置のチップ全体において、実施の形態４と同様の効果を得ることができる。
【０１２９】
（実施の形態８）
図５１および図５２を参照して、本実施の形態の半導体装置は、論理回路として使用されるセルと、論理回路として使用されないダミーセル（フィラーセル）ＦＭとを有する。論理回路として使用されるセルと、論理回路として使用されないダミーセルＦＧとのそれぞれは、メタル配線ＭＴとして、メタル配線ＭＴｄと、メタル配線ＭＴｆとを有する。メタル配線ＭＴは、第１の方向（図５１の横方向）に延び、かつ第２の方向（図５１の縦方向）に第２ピッチで配置されている。よってメタル配線ＭＴｆの各々は、第１の方向（図５１の横方向）に延び、かつダミーセルＦＭにおいて第２の方向に第２ピッチで配置されている。
【０１３０】
なお、本実施の形態の上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１３１】
主に図５３を参照して、比較例の半導体装置のメタル配線ＭＴｚは、ダミーセルＦＭｚにおいて、メタル配線ＭＴｆ（図５１）に示すような同一ピッチでの配置がなされていない。このためセルが高集積化されるとリソグラフィにおいて解像度および安定性を確保することが困難となる。
【０１３２】
本実施の形態によれば、半導体装置のメタル配線層において、リソグラフィにおける解像度および安定性をより確保することができる。
【０１３３】
（実施の形態９）
図５４を参照して、本実施の形態の半導体装置は、容量セルＦＣａを有する。容量セルＦＣａは、半導体装置において、電源電位Ｖｃｃおよび接地電位Ｖｓｓ間に配置されたデカップリング・コンデンサとして機能する部分を区画している。ゲート電極ＧＴは、ｐ型拡散領域Ｄｐおよびｎ型拡散領域Ｄｎと対向することにより静電容量をなしている。すなわちゲート電極ＧＴは、デカップリング・コンデンサの電極の一部をなしている。
【０１３４】
図５５を参照して、本実施の形態の変形例の半導体装置は、容量セルＦＣｂを有する。容量セルＦＣｂにおいて、メタル配線ＭＴは、第１の方向（図５５の横方向）に延び、かつ容量セルＦＣｂにおいて第２の方向（図５５の縦方向）に第２ピッチで配置されている。またメタル配線Ｍ２はビアＶ１を介してメタル配線ＭＴに接続されている。
【０１３５】
なお、本実施の形態の上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１３６】
主に図５６を参照して、比較例の容量セルＦＣｚにおいて、電極ＥＬは、ゲート電極ＧＴ（図５４）に示すような同一ピッチでの配置がなされていない。このためセルが高集積化されるとリソグラフィにおいて解像度および安定性を確保することが困難となる。また電極ＥＬは、メタル配線ＭＴ（図５５）に示すような同一ピッチでの配置がなされていない。このためセルが高集積化されるとリソグラフィにおいて解像度および安定性を確保することが困難となる。
【０１３７】
本実施の形態によれば、容量セルＦＣａにおいてゲート電極ＧＴのリソグラフィにおける解像度および安定性をより確保することができる。また本実施の形態の変形例によれば、容量セルＦＣｂにおいてメタル配線ＭＴのリソグラフィにおける解像度および安定性をより確保することができる。
【０１３８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３９】
本発明は、配列された複数個のスタンダードセルを有する半導体装置に特に有利に適用され得る。
【符号の説明】
【０１４０】
５０  半導体装置、５１  スタンダードセル領域、５１ａ，Ｃｆｆ，Ｃｆｌ，Ｃｉｖ，Ｃｎｄ，Ｃｎｒ  スタンダードセル、５２  Ｉ／Ｏセル領域、４０１  層間絶縁膜、５０１  フィールド酸化膜、Ａｎ  ｎ型拡散領域、Ａｐ  ｐ型拡散領域、Ｂ１  第１セル境界、Ｂ２  第２セル境界、ＢＣ  セル境界、ＣＬ  セル、ＣＲ  セル領域、ＣＴ  コンタクト、Ｄｎ  ｎ型拡散領域、Ｄｐ  ｐ型拡散領域、ＦＣａ，ＦＣｂ  容量セル、ＦＧ，ＦＧａ，ＦＧｂ，ＦＭ  ダミーセル、Ｇｎ  ｎＭＩＳゲート配線、Ｇｐ  ｐＭＩＳゲート配線、ＧＴ  ゲート電極、ＧＴｃ，ＧＴｃ１，ＧＴｃ２  制御電極、ＧＴｄ  ダミー電極、ＧＷ  ゲート配線、Ｌｎ  ｎ型導電領域、Ｌｐ  ｐ型導電領域、ＬＲ  列領域、Ｍ１  ＭＩＳ配線、Ｍ１ｐ  ｐＭＩＳ配線、Ｍ１ｎ  ｎＭＩＳ配線、Ｍ２  配線、ＭＴ  メタル配線、ＮＴ  ｎＭＩＳトランジスタ、ＰＴ  ｐＭＩＳトランジスタ、Ｒｎ  ｎＭＩＳ領域、Ｒｐ  ｐＭＩＳ領域、ＳＢ  半導体基板、ＳＤ  半導体装置、ＳＷ  サイドウォール、Ｖ１  ビア、Ｖｃｃ  電源電位、ＶＤ，ＶＤｗ  電源配線、ＶＳ，ＶＳｗ  接地配線、Ｖｘｘ  接地電位、Ｗｎ  ｎ型ウエル、Ｗｐ  ｐ型ウエル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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