(57)【要約】【課題】消費電力の増大を抑制しつつ、２つのトランジスタの間の電位を切り替えることが可能な技術を提供する。【解決手段】電気回路が、第１トランジスタと第２トランジスタの両方のゲート電極にセット信号を付与し、前記第１トランジスタ及び前記第２トランジスタを電流が流れ得る導通状態に設定するセット信号付与部を備える。また、該電気回路が、前記第１トランジスタに電流が流れ得る状態にて該第１トランジスタに第１信号を流す第１信号付与部と、前記第２トランジスタに電流が流れ得る状態にて該第２トランジスタに第２信号を流す第２信号付与部とを備える。更に、該電気回路が、前記セット信号を付与している状態において、前記第１信号が流れて出力信号が出力される第１信号状態と、前記第２信号が流れず前記出力信号が出力されない第２信号状態とに順次に切り替える制御部を備える。【選択図】図１５
2010130576.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタと第２トランジスタの両方のゲート電極にセット信号を付与し、前記第１トランジスタ及び前記第２トランジスタを電流が流れ得る導通状態に設定するセット信号付与部と、
前記第１トランジスタに電流が流れ得る状態にて該第１トランジスタに第１信号を流す第１信号付与部と、
前記第２トランジスタに電流が流れ得る状態にて該第２トランジスタに第２信号を流す第２信号付与部と、
前記セット信号を付与している状態において、前記第１信号が流れて出力信号が出力される第１信号状態と、前記第２信号が流れず前記出力信号が出力されない第２信号状態とに順次に切り替える制御部と、
を備えることを特徴とする電気回路。
【請求項２】
第１、第２、第３電極を有し、前記第３電極に対する電位の付与に応じて前記第１電極と前記第２電極との間の電流が調整される第１トランジスタと、
第４、第５、第６電極を有し、前記第６電極に対する電位の付与に応じて前記第４電極と前記第５電極との間の電流が調整される第２トランジスタと、
第７、第８、第９電極を有し、前記第９電極に対する電位の付与に応じて前記第７電極と前記第８電極との間の電流が調整される第３トランジスタと、
第１０、第１１、第１２電極を有し、前記第１２電極に対する電位の付与に応じて前記第１０電極と前記第１１電極との間の電流が調整される第４トランジスタと、
前記第３および第６電極に対してセット信号を付与することで、前記第１トランジスタを、前記第１電極と前記第２電極との間で電流が流れ得る導通状態に設定するとともに、前記第２トランジスタを、前記第４電極と前記第５電極との間で電流が流れ得る導通状態に設定するセット信号付与部と、
前記第１電極に対して第１信号を付与する第１信号付与部と、
前記第４電極に対して第２信号を付与する第２信号付与部と、
を備え、
前記第２電極が、前記第９および第１０電極に対して電気的に接続され、
前記第５電極が、前記第７および第１２電極に対して電気的に接続されており、
前記セット信号が前記第３および第６電極に対して付与されている状態において、前記第９電極に対して前記第１信号が付与されることで、前記第３トランジスタが、前記第７電極と前記第８電極との間で電流が流れ得る導通状態に設定されている第１設定状態と、前記第１２電極に対して前記第２信号が付与されることで、前記第４トランジスタが、前記第１０電極と前記第１１電極との間で電流が流れ得る導通状態に設定されている第２設定状態とに順次に設定されることを特徴とする電気回路。
【請求項３】
請求項２に記載の電気回路であって、
第１３、第１４、第１５電極を有し、前記第１５電極に対する電位の付与に応じて前記第１３電極と前記第１４電極との間の電流が調整される第５トランジスタと、
第１６、第１７、第１８電極を有し、前記第１８電極に対する電位の付与に応じて前記第１６電極と前記第１７電極との間の電流が調整される第６トランジスタと、
前記第１３電極に対して入力信号を付与する入力信号付与部と、
前記第１４電極と前記第１６電極とを電気的に接続する配線に対して電気的に接続され、且つ出力信号を出力する信号出力部と、
を更に備え、
前記第１５電極が、前記第２、第９、および第１０電極に対して電気的に接続され、
前記第１８電極が、前記第５、第７、および第１２電極に対して電気的に接続されることを特徴とする電気回路。
【請求項４】
請求項２または請求項３に記載の電気回路であって、
第１９、第２０、第２１電極を有し、前記第２１電極に対する電位の付与に応じて前記第１９電極と前記第２０電極との間の電流が調整される第７トランジスタと、
第２２、第２３、第２４電極を有し、前記第２４電極に対する電位の付与に応じて前記第２２電極と前記第２３電極との間の電流が調整される第８トランジスタと、
前記第２１および第２４電極に対してリセット信号を付与するリセット信号付与部と、
を更に備え、
前記第１９電極が、前記第２信号付与部と同電位に設定される第３信号付与部に対して電気的に接続され、
前記第２０電極が、前記第９および第１０電極に対して電気的に接続され、
前記第２２電極が、前記第１信号付与部と同電位に設定される第４信号付与部に対して電気的に接続され、
前記第２３電極が、前記第７および第１２電極に対して電気的に接続され、
前記セット信号付与部から前記第３および第６電極に対する前記セット信号の付与と、前記リセット信号付与部から前記第２１および第２４電極に対する前記リセット信号の付与とが順次に行われ、
前記リセット信号付与部から前記第２１および第２４電極に対して前記リセット信号がそれぞれ付与されている状態において、前記第４信号付与部から前記第８トランジスタを介して前記第１２電極に対して前記第１信号が付与されることで、前記第４トランジスタが前記導通状態に設定されている前記第２設定状態に設定されることを特徴とする電気回路。
【請求項５】
請求項４に記載の複数の電気回路と、
第１および第２入力信号線と、
前記複数の電気回路の各前記第１および第４信号付与部がそれぞれ電気的に接続され、且つ前記第１信号を各前記第１および第４信号付与部に付与する第１信号線と、
前記複数の電気回路の各前記第２および第３信号付与部がそれぞれ電気的に接続され、且つ前記第２信号を各前記第２および第３信号付与部に付与する第２信号線と、
を備え、
前記複数の電気回路が順次に配列され、
前記複数の電気回路のうちの奇数番目にそれぞれ配列されている各前記電気回路の前記入力信号付与部が、前記第１入力信号線に対してそれぞれ電気的に接続され、
前記複数の電気回路のうちの偶数番目にそれぞれ配列されている各前記電気回路の前記入力信号付与部が、前記第２入力信号線に対してそれぞれ電気的に接続され、
前記複数の電気回路のうちの一端に配列されている前記電気回路の前記リセット信号付与部が、該一端に配列されている前記電気回路の次に配列されている前記電気回路の前記信号出力部に対して電気的に接続され、
前記複数の電気回路のうちの他端に配列されている前記電気回路の前記セット信号付与部が、該他端に配列されている前記電気回路の前に配列されている前記電気回路の前記信号出力部に対して電気的に接続され、
前記複数の電気回路のうちの前記一端および他端に配列されている前記電気回路を除く各前記電気回路では、それぞれ、前記セット信号付与部が前に配列されている前記電気回路の前記信号出力部に対して電気的に接続され、且つ前記リセット信号付与部が次に配列されている前記電気回路の前記信号出力部に対して電気的に接続されることを特徴とするシフトレジスタ回路。
【請求項６】
請求項５に記載のシフトレジスタ回路であって、
前記第１信号が各前記第１電極および各前記第２２電極に対して付与され、且つ前記第２信号が各前記第４電極および各前記第１９電極に対して付与されていない状態で、前記一端に配列されている前記電気回路の前記セット信号付与部に前記セット信号が付与された後に、前記第１入力信号線による各前記電気回路に対する前記入力信号の付与と、前記第２入力信号線による各前記電気回路に対する前記入力信号の付与とが交互に行われることを特徴とするシフトレジスタ回路。
【請求項７】
請求項５または請求項６に記載のシフトレジスタ回路と、
第１および第２モード信号線と、
を更に備え、
各前記電気回路が、
第２５、第２６、第２７電極を有し、前記第２７電極に対する電位の付与に応じて前記第２５電極と前記第２６電極との間の電流が調整される第９トランジスタと、
第２８、第２９、第３０電極を有し、前記第３０電極に対する電位の付与に応じて前記第２８電極と前記第２９電極との間の電流が調整される第１０トランジスタと、
第３１、第３２、第３３電極を有し、前記第３３電極に対する電位の付与に応じて前記第３１電極と前記第３２電極との間の電流が調整される第１１トランジスタと、
第３４、第３５、第３６電極を有し、前記第３６電極に対する電位の付与に応じて前記第３４電極と前記第３５電極との間の電流が調整される第１２トランジスタと、
第３７、第３８、第３９電極を有し、前記第３９電極に対する電位の付与に応じて前記第３７電極と前記第３８電極との間の電流が調整される第１３トランジスタと、
第４０、第４１、第４２電極を有し、前記第４２電極に対する電位の付与に応じて前記第４０電極と前記第４１電極との間の電流が調整される第１４トランジスタと、
を更に有し、
各前記電気回路において、
前記第２電極と、前記第９、第１０、および第１５電極とが、前記第２５および第２６電極を介して電気的に接続され、
前記第２０電極と、前記第９、第１０、および第１５電極とが、前記第２８および第２９電極を介して電気的に接続され、
前記第５電極と、前記第７、第１２、および第１８電極とが、前記第３１および第３２電極を介して電気的に接続され、
前記第２３電極と、前記第７、第１２、および第１８電極とが、前記第３４および第３５電極を介して電気的に接続され、
前記第３７電極が、前記第１信号線に対して電気的に接続され、
前記第３８電極が、前記第９、第１０、および第１５電極に対して電気的に接続され、
前記第４０電極が、前記第２信号線に対して電気的に接続され、
前記第４１電極が、前記第７、第１２、および第１８電極に対して電気的に接続され、
前記第１モード信号線が、前記第２７、第３０、第３３、および第３６電極に対して電気的に接続され、
前記第２モード信号線が、前記第３９および第４２電極に対して電気的に接続されることを特徴とするドライバ回路。
【請求項８】
請求項７に記載のドライバ回路であって、
前記第１モード信号線が、前記第２７、第３０、第３３、および第３６電極に対して、それぞれ第１モード信号を付与することで、前記第９トランジスタを、前記第２５電極と前記第２６電極との間で電流が流れ得る導通状態、前記第１０トランジスタを、前記第２８電極と前記第２９電極との間で電流が流れ得る導通状態、前記第１１トランジスタを、前記第３１電極と前記第３２電極との間で電流が流れ得る導通状態、前記第１２トランジスタを、前記第３４電極と前記第３５電極との間で電流が流れ得る導通状態にそれぞれ設定し、
前記第２モード信号線が、前記第３９および第４２電極に対して、それぞれ第２モード信号を付与することで、前記第１３トランジスタを、前記第３７電極と前記第３８電極との間で電流が流れ得る導通状態、前記第１４トランジスタを、前記第４０電極と前記第４１電極との間で電流が流れ得る導通状態にそれぞれ設定し、
前記第１モード信号線によって、各前記電気回路に対して前記第１モード信号が付与されている状態と、各前記電気回路に対して前記第１モード信号が付与されていない状態とに交互に設定されることを特徴とするドライバ回路。
【請求項９】
請求項７または請求項８に記載のドライバ回路と、
複数の画素回路が一方向に配列されてそれぞれ構成される複数の画素ラインが、該一方向とは異なる他方向に配列されているディスプレイ部と、
を備え、
各前記電気回路の前記出力端子が、前記複数の画素ラインのうちの対応する前記画素ラインに含まれる前記複数の画素回路に対して、それぞれ前記出力信号を出力することを特徴とする画像表示装置。
【請求項１０】
請求項５または請求項６に記載のシフトレジスタ回路であって、
前記電気回路に含まれる前記第１から第８トランジスタの各トランジスタは、ｎ型のトランジスタであることを特徴とするシフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのトランジスタの間の電位を切り替える電気回路と、その電気回路を用いたシフトレジスタ回路、ドライバ回路、および画像表示装置とに関する。
【背景技術】
【０００２】
近年、有機ＥＬ素子等を用いた表示パネルにおいて、製造コストの低減を目的として、所謂ゲートドライバを表示パネルに対して一体的に埋め込む技術が提案されている。
【０００３】
そして、画素回路がマトリクス状に配列された撮像素子または表示素子をライン順次に選択して走査するためのドライバとしては、前段からのセット信号が後段に順次に伝達されていくシフトレジスタ回路が開示されている（例えば、特許文献１等）。
【０００４】
ここで、特許文献１で提案されたシフトレジスタ回路を構成する各段の回路に関し、セット信号端子ＯＵＴから出力されるセット信号の制御について、図２３を参照しつつ説明する。
【０００５】
図２３で示されるように、定電圧入力端子ＳＳを基準として該定電圧入力端子ＳＳと基準電圧入力端子ＤＤとの間に基準電圧（例えば＋２５Ｖ）が常に印加されることで、ＴＦＴ（thin film transistor）２３のゲートとドレインとに正の同電位が印加される。このとき、ＴＦＴ２３は常にドレインとソースとの間で電流が流れ得る状態（導通状態）に設定される。また、ＴＦＴ２２のゲートに対する正の電位の付与の有無によって、ＴＦＴ２２は導通状態またはドレインとソースとの間で電流が流れ得ない状態（非導通状態）に設定される。
【０００６】
そして、ＴＦＴ２２が導通状態の場合には、ＴＦＴ２４が導通状態、ＴＦＴ２５が非導通状態にそれぞれ設定される。このような設定状態では、クロック信号入力端子ｃｌｋに付与される信号に応じたセット信号がセット信号端子ＯＵＴから出力される。一方、ＴＦＴ２２が非導通状態の場合には、ＴＦＴ２４が非導通状態、ＴＦＴ２５が導通状態にそれぞれ設定される。このような設定状態では、クロック信号入力端子ｃｌｋに付与される信号に応じたセット信号がセット信号端子ＯＵＴから出力されない。
【０００７】
【特許文献１】特開２００１−１６０２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１で提案されたシフトレジスタ回路では、ＴＦＴ２５を非導通状態に設定するためにＴＦＴ２２を導通状態に設定すれば、２つのＴＦＴ２２，２３の双方が導通状態となる。このとき、基準電圧入力端子ＤＤから定電圧入力端子ＳＳに向けて、２つのＴＦＴ２２，２３を介して比較的大きな電流（以下「貫通電流」称する）が流れ、消費電力の増大を招く。特に、シフトレジスタ回路の全段の回路において、セット信号端子ＯＵＴからセット信号を同時にある程度の期間出力させる態様では、上記貫通電流の顕著な増大、すなわち消費電力の顕著な増大を招く。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、消費電力の増大を抑制しつつ、２つのトランジスタの間の電位を切り替えることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明の第１の態様に係る電気回路は、第１トランジスタと第２トランジスタの両方のゲート電極にセット信号を付与し、前記第１トランジスタ及び前記第２トランジスタを電流が流れ得る導通状態に設定するセット信号付与部を備える。また、該電気回路は、前記第１トランジスタに電流が流れ得る状態にて該第１トランジスタに第１信号を流す第１信号付与部と、前記第２トランジスタに電流が流れ得る状態にて該第２トランジスタに第２信号を流す第２信号付与部とを備える。更に、該電気回路は、前記セット信号を付与している状態において、前記第１信号が流れて出力信号が出力される第１信号状態と、前記第２信号が流れず前記出力信号が出力されない第２信号状態とに順次に切り替える制御部を備える。
【００１１】
また、本発明の第２の態様に係る電気回路は、第１、第２、第３電極を有し、前記第３電極に対する電位の付与に応じて前記第１電極と前記第２電極との間の電流が調整される第１トランジスタと、第４、第５、第６電極を有し、前記第６電極に対する電位の付与に応じて前記第４電極と前記第５電極との間の電流が調整される第２トランジスタとを備える。また、該電気回路は、第７、第８、第９電極を有し、前記第９電極に対する電位の付与に応じて前記第７電極と前記第８電極との間の電流が調整される第３トランジスタと、第１０、第１１、第１２電極を有し、前記第１２電極に対する電位の付与に応じて前記第１０電極と前記第１１電極との間の電流が調整される第４トランジスタとを備える。また、該電気回路は、前記第３および第６電極に対してセット信号を付与することで、前記第１トランジスタを、前記第１電極と前記第２電極との間で電流が流れ得る導通状態に設定するとともに、前記第２トランジスタを、前記第４電極と前記第５電極との間で電流が流れ得る導通状態に設定するセット信号付与部と、前記第１電極に対して第１信号を付与する第１信号付与部と、前記第４電極に対して第２信号を付与する第２信号付与部とを備える。そして、該電気回路では、前記第２電極が、前記第９および第１０電極に対して電気的に接続され、前記第５電極が、前記第７および第１２電極に対して電気的に接続されており、前記セット信号が前記第３および第６電極に対して付与されている状態において、前記第９電極に対して前記第１信号が付与されることで、前記第３トランジスタが、前記第７電極と前記第８電極との間で電流が流れ得る導通状態に設定されている第１設定状態と、前記第１２電極に対して前記第２信号が付与されることで、前記第４トランジスタが、前記第１０電極と前記第１１電極との間で電流が流れ得る導通状態に設定されている第２設定状態とに順次に設定される。
【００１２】
また、本発明の第３の態様に係る電気回路は、本発明の第２の態様に係る電気回路であって、第１３、第１４、第１５電極を有し、前記第１５電極に対する電位の付与に応じて前記第１３電極と前記第１４電極との間の電流が調整される第５トランジスタと、第１６、第１７、第１８電極を有し、前記第１８電極に対する電位の付与に応じて前記第１６電極と前記第１７電極との間の電流が調整される第６トランジスタとを更に備える。また、該電気回路は、前記第１３電極に対して入力信号を付与する入力信号付与部と、前記第１４電極と前記第１６電極とを電気的に接続する配線に対して電気的に接続され、且つ出力信号を出力する信号出力部とを更に備える。そして、該電気回路では、前記第１５電極が、前記第２、第９、および第１０電極に対して電気的に接続され、前記第１８電極が、前記第５、第７、および第１２電極に対して電気的に接続される。
【００１３】
また、本発明の第４の態様に係る電気回路は、本発明の第２または第３の態様に係る電気回路であって、第１９、第２０、第２１電極を有し、前記第２１電極に対する電位の付与に応じて前記第１９電極と前記第２０電極との間の電流が調整される第７トランジスタと、第２２、第２３、第２４電極を有し、前記第２４電極に対する電位の付与に応じて前記第２２電極と前記第２３電極との間の電流が調整される第８トランジスタと、前記第２１および第２４電極に対してリセット信号を付与するリセット信号付与部とを更に備える。また、該電気回路では、前記第１９電極が、前記第２信号付与部と同電位に設定される第３信号付与部に対して電気的に接続され、前記第２０電極が、前記第９および第１０電極に対して電気的に接続され、前記第２２電極が、前記第１信号付与部と同電位に設定される第４信号付与部に対して電気的に接続され、前記第２３電極が、前記第７および第１２電極に対して電気的に接続される。そして、該電気回路では、前記セット信号付与部から前記第３および第６電極に対する前記セット信号の付与と、前記リセット信号付与部から前記第２１および第２４電極に対する前記リセット信号の付与とが順次に行われる。更に、該電気回路では、前記リセット信号付与部から前記第２１および第２４電極に対して前記リセット信号がそれぞれ付与されている状態において、前記第４信号付与部から前記第８トランジスタを介して前記第１２電極に対して前記第１信号が付与されることで、前記第４トランジスタが前記導通状態に設定されている前記第２設定状態に設定される。
【００１４】
また、本発明の第５の態様に係るシフトレジスタ回路は、本発明の第４の態様に係る複数の電気回路と、第１および第２入力信号線と、前記複数の電気回路の各前記第１および第４信号付与部がそれぞれ電気的に接続され、且つ前記第１信号を各前記第１および第４信号付与部に付与する第１信号線と、前記複数の電気回路の各前記第２および第３信号付与部がそれぞれ電気的に接続され、且つ前記第２信号を各前記第２および第３信号付与部に付与する第２信号線とを備える。また、該シフトレジスタ回路では、前記複数の電気回路が順次に配列され、前記複数の電気回路のうちの奇数番目にそれぞれ配列されている各前記電気回路の前記入力信号付与部が、前記第１入力信号線に対してそれぞれ電気的に接続され、前記複数の電気回路のうちの偶数番目にそれぞれ配列されている各前記電気回路の前記入力信号付与部が、前記第２入力信号線に対してそれぞれ電気的に接続される。更に、該シフトレジスタ回路では、前記複数の電気回路のうちの一端に配列されている前記電気回路の前記リセット信号付与部が、該一端に配列されている前記電気回路の次に配列されている前記電気回路の前記信号出力部に対して電気的に接続され、前記複数の電気回路のうちの他端に配列されている前記電気回路の前記セット信号付与部が、該他端に配列されている前記電気回路の前に配列されている前記電気回路の前記信号出力部に対して電気的に接続される。そして、該シフトレジスタ回路では、前記複数の電気回路のうちの前記一端および他端に配列されている前記電気回路を除く各前記電気回路では、それぞれ、前記セット信号付与部が前に配列されている前記電気回路の前記信号出力部に対して電気的に接続され、且つ前記リセット信号付与部が次に配列されている前記電気回路の前記信号出力部に対して電気的に接続される。
【００１５】
また、本発明の第６の態様に係るシフトレジスタ回路は、本発明の第５の態様に係るシフトレジスタ回路であって、前記第１信号が各前記第１電極および各前記第２２電極に対して付与され、且つ前記第２信号が各前記第４電極および各前記第１９電極に対して付与されていない状態で、前記一端に配列されている前記電気回路の前記セット信号付与部に前記セット信号が付与された後に、前記第１入力信号線による各前記電気回路に対する前記入力信号の付与と、前記第２入力信号線による各前記電気回路に対する前記入力信号の付与とが交互に行われる。
【００１６】
また、本発明の第７の態様に係るドライバ回路は、本発明の第５または第６の態様に係るシフトレジスタ回路と、第１および第２モード信号線とを更に備える。また、該ドライバ回路では、各前記電気回路が、第２５、第２６、第２７電極を有し、前記第２７電極に対する電位の付与に応じて前記第２５電極と前記第２６電極との間の電流が調整される第９トランジスタと、第２８、第２９、第３０電極を有し、前記第３０電極に対する電位の付与に応じて前記第２８電極と前記第２９電極との間の電流が調整される第１０トランジスタと、第３１、第３２、第３３電極を有し、前記第３３電極に対する電位の付与に応じて前記第３１電極と前記第３２電極との間の電流が調整される第１１トランジスタとを更に有する。また、該ドライバ回路では、各前記電気回路が、第３４、第３５、第３６電極を有し、前記第３６電極に対する電位の付与に応じて前記第３４電極と前記第３５電極との間の電流が調整される第１２トランジスタと、第３７、第３８、第３９電極を有し、前記第３９電極に対する電位の付与に応じて前記第３７電極と前記第３８電極との間の電流が調整される第１３トランジスタと、第４０、第４１、第４２電極を有し、前記第４２電極に対する電位の付与に応じて前記第４０電極と前記第４１電極との間の電流が調整される第１４トランジスタとを更に有する。そして、該ドライバ回路では、各前記電気回路において、前記第２電極と、前記第９、第１０、および第１５電極とが、前記第２５および第２６電極を介して電気的に接続され、前記第２０電極と、前記第９、第１０、および第１５電極とが、前記第２８および第２９電極を介して電気的に接続され、前記第５電極と、前記第７、第１２、および第１８電極とが、前記第３１および第３２電極を介して電気的に接続され、前記第２３電極と、前記第７、第１２、および第１８電極とが、前記第３４および第３５電極を介して電気的に接続される。更に、該ドライバ回路では、各前記電気回路において、前記第３７電極が、前記第１信号線に対して電気的に接続され、前記第３８電極が、前記第９、第１０、および第１５電極に対して電気的に接続され、前記第４０電極が、前記第２信号線に対して電気的に接続され、前記第４１電極が、前記第７、第１２、および第１８電極に対して電気的に接続され、前記第１モード信号線が、前記第２７、第３０、第３３、および第３６電極に対して電気的に接続され、前記第２モード信号線が、前記第３９および第４２電極に対して電気的に接続される。
【００１７】
また、本発明の第８の態様に係るドライバ回路は、本発明の第７の態様に係るドライバ回路であって、前記第１モード信号線が、前記第２７、第３０、第３３、および第３６電極に対して、それぞれ第１モード信号を付与することで、前記第９トランジスタを、前記第２５電極と前記第２６電極との間で電流が流れ得る導通状態、前記第１０トランジスタを、前記第２８電極と前記第２９電極との間で電流が流れ得る導通状態、前記第１１トランジスタを、前記第３１電極と前記第３２電極との間で電流が流れ得る導通状態、前記第１２トランジスタを、前記第３４電極と前記第３５電極との間で電流が流れ得る導通状態にそれぞれ設定する。また、該ドライバ回路では、前記第２モード信号線が、前記第３９および第４２電極に対して、それぞれ第２モード信号を付与することで、前記第１３トランジスタを、前記第３７電極と前記第３８電極との間で電流が流れ得る導通状態、前記第１４トランジスタを、前記第４０電極と前記第４１電極との間で電流が流れ得る導通状態にそれぞれ設定する。そして、該ドライバ回路では、前記第１モード信号線によって、各前記電気回路に対して前記第１モード信号が付与されている状態と、各前記電気回路に対して前記第１モード信号が付与されていない状態とに交互に設定される。
【００１８】
また、本発明の第９の態様に係る画像表示装置は、本発明の第７または第８の態様に係るドライバ回路と、複数の画素回路が一方向に配列されてそれぞれ構成される複数の画素ラインが、該一方向とは異なる他方向に配列されているディスプレイ部とを備える。そして、該画像表示装置では、各前記電気回路の前記出力端子が、前記複数の画素ラインのうちの対応する前記画素ラインに含まれる前記複数の画素回路に対して、それぞれ前記出力信号を出力する。
【００１９】
また、本発明の第１０の態様に係るシフトレジスタ回路は、第５または第６の態様に係るにシフトレジスタ回路であって、前記電気回路に含まれる前記第１から第８トランジスタの各トランジスタは、ｎ型のトランジスタである。
【発明の効果】
【００２０】
本発明は、第１信号付与部から第１トランジスタと第４トランジスタとを介した電流の発生と、第２信号付与部から第２トランジスタと第３トランジスタとを介した電流の発生とを抑制しつつ、第１トランジスタと第４トランジスタとの間の電位の状態と、第２トランジスタと第３トランジスタとの間の電位の状態とを交互に切り替えることができるため、消費電力の増大を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
＜用語に関する記載＞
本明細書において、「電気的に接続される」という文言は、一方の部材と他方の部材とが配線等を介して常に導電可能に接続されている態様、および一方の部材と他方の部材とが、導電性を有する配線等だけでなく、その他の部材によって間接的に接続されている態様の双方を含む意味で用いられる。つまり、「電気的に接続される」という文言は、その他の部材の状態（例えば、トランジスタのソースとドレインとの間で電流が流れ得る導通状態）に応じて、一方の部材と他方の部材とが配線およびその他の部材によって導電可能に接続される態様をも含む意味で用いられる。
【００２２】
以下、本発明の一実施形態を図面に基づいて説明する。
【００２３】
＜画像表示装置の概略構成＞
図１は、本発明の一実施形態に係る画像表示装置１の機能的な構成を示す図である。この画像表示装置１は、有機ＥＬ素子の発光を利用した装置（有機ＥＬ装置）を構成している。
【００２４】
画像表示装置１は、主に、制御部２、有機ＥＬディスプレイ部３、Ｘドライバ回路４Ｘ、およびＹドライバ回路４Ｙを備えている。なお、画像表示装置１では、画像信号が、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色に係る信号によって構成され、有機ＥＬディスプレイ部３が、赤色の光を発する発光素子、緑色の光を発する発光素子、青色の光を発する発光素子を備えて構成されている。
【００２５】
制御部２は、画像表示装置１の動作を統括制御する部分であり、ＣＰＵ、ＲＯＭ、およびＲＡＭ等を備えて構成される。例えば、ＲＯＭ内には、プログラムおよび各種データ等が格納され、ＲＯＭ内のプロクラムをＣＰＵが読み込んで実行することで、制御部２における各種制御および機能が実現される。
【００２６】
図１で示されるように、制御部２でプログラムが実行されることにより、γ変換部２０１Ｒ，２０１Ｇ，２０１Ｂ、およびタイミングジェネレータ（ＴＧ）２０２が機能的な構成として実現される。
【００２７】
γ変換部２０１Ｒ，２０１Ｇ，２０１Ｂは、各画素に対応する各色の値（すなわち階調値）がＤr，Ｄg，Ｄbである入力画像信号を受け付けて、いわゆるガンマ補正を行う。ここでは、例えば、各色の階調値Ｄr，Ｄg，Ｄbが約２．２乗された値に変換される。具体的には、例えば、６ビットの入力画像信号（階調値が０〜６３の画像信号）が、１０ビットの出力画像信号（階調値が０〜１０２３の画像信号）に変換される。そして、変換後の出力画像信号は、Ｘドライバ回路４Ｘに入力される。
【００２８】
ＴＧ２０２は、制御部２への入力画像信号の入力に応答して、Ｘドライバ回路４ＸおよびＹドライバ回路４Ｙに対して、Ｘドライバ回路４ＸおよびＹドライバ回路４Ｙの動作を制御するための信号を出力する。つまり、Ｘドライバ回路４ＸおよびＹドライバ回路４Ｙの動作は、入力画像信号および出力画像信号の入出力に同期したものとなっている。
【００２９】
有機ＥＬディスプレイ部３は、略長方形の輪郭を有する有機ＥＬディスプレイ（organic electroluminescence display）であり、有機材料に電流を流すことで材料自らが発光する自発光型の発光素子を有する。つまり、有機ＥＬディスプレイ部３は、自発光型の発光素子を備えた表示部（自発光型表示部）を構成している。
【００３０】
この有機ＥＬディスプレイ部３には、多数の画素回路３１が配列され、各画素回路３１には、発光素子（ここでは、有機ＥＬ素子）が含まれる。そして、多数の発光素子は、例えば、格子状に配列されている。換言すれば、有機ＥＬディスプレイ部３には、一方向（ここでは、水平方向）に沿って複数の画素回路３１からなる画素のライン（画素ライン、以下「水平ライン」とも称する）が形成されている。さらに、かかる水平ラインが該一方向とは異なる他方向（ここでは、垂直方向）に沿って複数ライン配列されている。なお、本実施形態では、有機ＥＬディスプレイ部３に水平ラインがｎ＋１（ｎは任意の自然数、例えばｎ＝４７９）本配列されているものとする。
【００３１】
また、有機ＥＬディスプレイ部３には、発光輝度に対応する出力画像信号を各画素回路３１に供給するための複数の画像信号線Ｌis（図２参照）が設けられている。また、該有機ＥＬディスプレイ部３には、複数の画像信号線Ｌisに対して略直交する複数の走査信号線Ｌss（図２参照）が設けられている。ここでは、水平ラインごとに１本の走査信号線Ｌssが設けられている。なお、走査信号は、各画素回路３１に画像信号線Ｌisを介して出力画像信号を供給するタイミングを制御する信号である。また、有機ＥＬディスプレイ部３には、各画素回路３１に含まれる有機ＥＬ素子１１の両極間に発光に必要な電圧を供給する電源線Ｌvd，Ｌvs（図２参照）が設けられている。
【００３２】
Ｘドライバ回路４Ｘは、複数の画像信号線Ｌisに対して電気的に接続され、出力画像信号を各画像信号線Ｌisに供給するタイミングを制御する回路（画像信号線駆動回路）である。
【００３３】
Ｙドライバ回路４Ｙは、走査信号を各走査信号線Ｌssに供給するタイミングを制御する回路（走査信号線駆動回路）である。Ｙドライバ回路４Ｙには、後述するシフトレジスタ回路４００（図１４参照）が適用されており、消費電力の増大の抑制が図られている。
【００３４】
なお、電源線Ｌvdと電源線Ｌvsとの間の電圧を調整するタイミングを制御する回路は、種々の公知のものを採用可能であるため、本明細書では説明を省略する。
【００３５】
また、画像表示装置１では、例えば、Ｘドライバ回路４Ｘが、有機ＥＬディスプレイ部３の一辺（例えば、短辺または長辺）に沿って配置され、Ｙドライバ回路４Ｙが、有機ＥＬディスプレイ部３の一辺と略直交する他辺（例えば、長辺または短辺）に沿って配置されている。
【００３６】
ここでは、制御部２の各種機能が、ＣＰＵでプログラムが実行されることで実現される例を示して説明したが、これに限られない。例えば、制御部２の全て又は一部の構成が、専用の電子回路等のハードウェア構成によって実現されても良い。
【００３７】
＜画素回路の構成＞
図２は、画像表示装置１を構成する１画素分の画素回路（駆動回路）３１の構成例を示す図である。
【００３８】
画素回路３１は、有機ＥＬ素子（ＯＬＥＤ）１１、駆動トランジスタ１２、閾値（Ｖth）補償用トランジスタ１３、およびコンデンサ１４を備えている。
【００３９】
有機ＥＬ素子１１は、発光層を流れる電流によって発光輝度が変化する発光素子である。この有機ＥＬ素子１１は、アノード電極１１ａとカソード電極１１ｂとを有している。
【００４０】
アノード電極１１ａは、有機ＥＬ素子１１の発光時に高電位側となる電源線としてのＶDD線Ｌvdに対して電気的に接続されている。また、カソード電極１１ｂは、有機ＥＬ素子１１の発光時に低電位側となる電源線としてのＶSS線Ｌvsに対して駆動トランジスタ１２を介して電気的に接続される。更に、カソード電極１１ｂは、Ｖth補償用トランジスタ１３の一方電極１３ｄｓに対して電気的に接続されている。
【００４１】
駆動トランジスタ１２は、有機ＥＬ素子１１に対して電気的に直列に接続され、有機ＥＬ素子１１における電流を調整することで有機ＥＬ素子１１の発光輝度を制御するトランジスタである。ここでは、駆動トランジスタ１２は、キャリアが電子であるタイプ（ｎ型）のＭＩＳ(Metal Insulator Semiconductor）構造を採用した電界効果トランジスタ（FET:Field Effect Transistor）の一種である薄膜トランジスタ（TFT：Thin Film Transistor）、すなわちｎ−ＭＩＳＦＥＴＴＦＴによって構成されている。そして、駆動トランジスタ１２は、一方電極１２ｄｓ、他方電極１２ｓｄ、および制御電極１２ｇを有している。
【００４２】
一方電極１２ｄｓは、有機ＥＬ素子１１のカソード電極１１ｂに対して電気的に接続されている。そして、一方電極１２ｄｓは、アノード電極１１ａからカソード電極１１ｂに向けた方向（順方向）に電流が流れて有機ＥＬ素子１１が発光する際にドレインとして機能する。また、有機ＥＬ素子１１に対して逆方向に電圧が印加される際には、一方電極１２ｄｓはソースとして機能する。また、一方電極１２ｄｓは、Ｖth補償用トランジスタ１３の一方電極１３ｄｓに対して電気的に接続されている。
【００４３】
他方電極１２ｓｄは、ＶSS線Ｌvsに対して電気的に接続されている。そして、他方電極１２ｓｄは、有機ＥＬ素子１１に対して順方向の電流が流れる際にソースとして機能する。また、有機ＥＬ素子１１に対して逆方向に電圧が印加される際には、他方電極１２ｓｄはドレインとして機能する。更に、制御電極１２ｇは、いわゆるゲートであり、Ｖth補償用トランジスタ１３の他方電極１３ｓｄ、およびコンデンサ１４の一方電極１４ａに対してそれぞれ電気的に接続されている。
【００４４】
また、駆動トランジスタ１２では、制御電極１２ｇに付与される電位、より詳細には一方電極１２ｄｓまたは他方電極１２ｓｄと制御電極１２ｇとの間（すなわちゲートとソースとの間）に印加される電圧値が調整されることで、一方電極１２ｄｓと他方電極１２ｓｄとの間において流れる電流が調整される。そして、この制御電極１２ｇに印加される電位により、駆動トランジスタ１２は、ドレインとソースとの間において電流が流れ得る状態（以下「導通状態」と称する）と、電流が流れ得ない状態（以下「非導通状態」と称する）とに選択的に設定される。
【００４５】
Ｖth補償用トランジスタ１３は、駆動トランジスタ１２が導通状態（すなわちＯＮ状態）となる場合の、他方電極１２ｓｄに対する制御電極１２ｇの電位の下限値（所定の閾値電圧Ｖth）を検出するとともに、駆動トランジスタ１２のゲート電圧を、閾値電圧Ｖth（以下「閾値Ｖth」と略称する）に調整するトランジスタである。つまり、「閾値Ｖth」は、駆動トランジスタ１２がオフ状態（いわゆるドレイン電流が流れない状態）からオン状態（ドレイン電流が流れる状態）に移り変わるときの、境界となるゲート電圧のことを言う。なお、ここでは、Ｖth補償用トランジスタ１３も、駆動トランジスタ１２と同様にｎ−ＭＩＳＦＥＴＴＦＴによって構成されている。そして、Ｖth補償用トランジスタ１３は、一方電極１３ｄｓ、他方電極１３ｓｄ、および制御電極１３ｇを有している。
【００４６】
一方電極１３ｄｓは、有機ＥＬ素子１１のカソード電極１１ｂおよび駆動トランジスタ１２の一方電極１２ｄｓに対してそれぞれ電気的に接続されている。また、他方電極１３ｓｄは、駆動トランジスタ１２の制御電極１２ｇおよびコンデンサ１４の一方電極１４ａに対してそれぞれ電気的に接続されている。また、制御電極１３ｇは、走査信号線Ｌssに対して電気的に接続されている。
【００４７】
また、Ｖth補償用トランジスタ１３では、制御電極１３ｇに付与される電位、より詳細には一方電極１３ｄｓまたは他方電極１３ｓｄと制御電極１３ｇとの間（すなわちゲートとソースとの間）に印加される電圧値が調整されることで、一方電極１３ｄｓと他方電極１３ｓｄとの間において流れる電流が調整される。そして、この制御電極１３ｇに付与される電位により、Ｖth補償用トランジスタ１３は、ドレインとソースとの間において電流が流れ得る状態（導通状態）と、電流が流れ得ない状態（非導通状態）とに選択的に設定される。
【００４８】
ところで、有機ＥＬ素子１１は、電流によって発光輝度が制御されるため、発光時における駆動トランジスタ１２のゲート電圧のゆらぎに対して、発光輝度が敏感に変動する。特に、駆動トランジスタ１２がアモルファスシリコンを用いて構成された場合には、駆動トランジスタ１２ごとに閾値Ｖthが異なる傾向にある。よって、画素毎に異なる閾値Ｖthを補償する機能（Ｖth補償機能）を持たせなければ、所望の発光輝度と実際の発光輝度との間に若干の乖離が生じ、結果として画素間で発光輝度のムラが生じてしまう。
【００４９】
そこで、Ｖth補償用トランジスタ１３は、発光前において画素ごとに駆動トランジスタ１２のゲート電圧を閾値Ｖthに合わせることで、駆動トランジスタ１２における閾値Ｖthのばらつきを補償するＶth補償機能を実現する。
【００５０】
コンデンサ１４は、一方電極１４ａおよび他方電極１４ｂを備えて構成されている。そして、一方電極１４ａは、駆動トランジスタ１２の制御電極１２ｇおよびＶth補償用トランジスタ１３の他方電極１３ｓｄに対してそれぞれ電気的に接続されている。また、他方電極１４ｂは、画像信号線Ｌisに対して電気的に接続されている。なお、ここでは、コンデンサ１４の保持容量を所定値Ｃsとする。
【００５１】
ところで、有機ＥＬ素子１１は、発光時と逆の電圧が印加されるとコンデンサとして機能し、この容量（ＥＬ素子容量）を所定値Ｃoとする。また、駆動トランジスタ１２は、他方電極１２ｓｄと制御電極１２ｇとの間の寄生容量ＣgsTdと、一方電極１２ｄｓと制御電極１２ｇとの間の寄生容量ＣgdTdとを有する。更に、Ｖth補償用トランジスタ１３は、他方電極１３ｓｄと制御電極１３ｇとの間の寄生容量ＣgsTthと、一方電極１３ｄｓと制御電極１３ｇとの間の寄生容量ＣgdTthとを有する。なお、寄生容量ＣgsTd，ＣgdTd，ＣgsTth，ＣgdTthは、それぞれ駆動トランジスタ１２およびＶth補償用トランジスタ１３の構成によって決定される所定値の容量である。
【００５２】
図３は、図２で示した画素回路３１の回路構成に対して、寄生容量ＣgsTth，ＣgdTth，ＣgsTd，ＣgdTdとＥＬ素子容量Ｃoとに係る構成（図中破線で記載）を加えた模式図である。
【００５３】
図３で示されるように、画素回路３１では、有機ＥＬ素子１１の両電極間にはＥＬ素子容量Ｃoを有するコンデンサ（素子コンデンサ）Ｃolが存在し、駆動トランジスタ１２の他方電極１２ｓｄと制御電極１２ｇとの間には寄生容量ＣgsTdを有するコンデンサ１２ｇｓが存在する。そして、駆動トランジスタ１２の一方電極１２ｄｓと制御電極１２ｇとの間には寄生容量ＣgdTdを有するコンデンサ１２ｇｄが存在する。更に、Ｖth補償用トランジスタ１３の他方電極１３ｓｄと制御電極１３ｇとの間には寄生容量ＣgsTthを有するコンデンサ１３ｇｓが存在する。また、Ｖth補償用トランジスタ１３の一方電極１３ｄｓと制御電極１３ｇとの間には寄生容量ＣgdTthを有するコンデンサ１３ｇｄが存在している。
【００５４】
なお、ここでは、１つの画素回路３１に着目して説明したが、有機ＥＬディスプレイ部３の全体では、画素回路３１が多数（ここではｎ＋１本）存在する。このため、走査信号線Ｌssも多数存在する。そこで、以下では、多数の走査信号線Ｌssを、適宜「第ｎ走査信号線（ｎは０以上の整数）Ｌss」と称する。
【００５５】
＜有機ＥＬ素子の発光に関する駆動方法＞
図４は、有機ＥＬ素子１１を発光させる際の信号波形（駆動波形）を示すタイミングチャートである。図４では、横軸が時刻を示し、上から順に、(ａ) ＶDD線Ｌvdに付与される電位（電位Ｖdd）、(ｂ) ＶSS線Ｌvsに付与される電位（電位ＶSS）、(ｃ)第０走査信号線ＬSSに付与される信号の電位（電位Ｖls0）、(ｄ)第１走査信号線ＬSSに付与される信号の電位（電位Ｖls1）、(ｅ)画像信号線Ｌisに付与される信号の電位（電位Ｖlis）、の波形が示されている。
【００５６】
また、図４では、有機ＥＬ素子１１を１回発光させるための駆動波形が示されており、１回の発光に係る期間は、時間順次に、Ｃs初期化期間Ｐ１（時刻ｔa〜ｔb）、準備期間Ｐ２（時刻ｔb〜ｔc）、Ｖth補償期間Ｐ３（時刻ｔc〜ｔd）、書込期間Ｐ４（時刻ｔd〜ｔe）、素子初期化期間Ｐ５（時刻ｔe〜ｔf）、および発光期間Ｐ６（時刻ｔf〜）を備えて構成される。なお、書込期間Ｐ４における電位Ｖlisは、各有機ＥＬ素子１１の発光輝度によって決まる任意の値であるため、図４では、当該電位が存在し得る範囲に斜線ハッチングが便宜的に付されている。
【００５７】
図５から図９は、画像表示装置１を駆動させる際に、各期間で発生する画素回路３１における電流の流れを黒塗りの矢印で例示する図である。図５から図９では、画素回路３１のうち、電流の流れに寄与する回路は太線で示され、電流の流れにほとんど寄与しない回路は細線で示されている。以下、図４および図５から図９を適宜参照しつつ、本発明の実施形態に係る画像表示装置１の駆動方法について説明する。
【００５８】
○Ｃs初期化期間Ｐ１：
図５では、Ｃs初期化期間Ｐ１（以下適宜「期間Ｐ１」と略する）での画素回路３１における電流の流れが例示されている。
【００５９】
期間Ｐ１では、ＶDD線ＬvdおよびＶSS線Ｌvsにそれぞれ所定の正の高電位ＶDD（例えば１５Ｖ）が印加される。また、全走査信号線Ｌssに所定の正の高電位ＶgH（例えば１５Ｖ）が印加される。更に、画像信号線Ｌisに所定の基準電位（ここでは０Ｖ）が印加される。
【００６０】
このとき、走査信号線Ｌssにおける高電位ＶgHの印加により、制御電極１３ｇに高電位ＶgHに応じた正電位が印加され、Ｖth補償用トランジスタ１３が導通状態となる。一方、ＶDD線ＬvdとＶSS線Ｌvsとが略同電位であり、駆動トランジスタ１２が非導通状態（すなわちＯＦＦ状態）となる。したがって、期間Ｐ１では、図５で示されるように、ＶDD線ＬvdからＶth補償用トランジスタ１３の一方および他方電極１３ｄｓ，１３ｓｄを介してコンデンサ１４に向けて電流が流れ、コンデンサ１４に所定量の電荷（例えば、１５Ｖに応じた電荷量）が蓄積される。
【００６１】
なお、期間Ｐ１における時間経過とともにコンデンサ１４に蓄積される電荷量が高まり、制御電極１２ｇに所定値を超える正電位が付与され、駆動トランジスタ１２が導通状態となることもあり得る。しかし、ＶDD線ＬvdとＶSS線Ｌvsとがともに同電位ＶDDに設定されているため、駆動トランジスタ１２の一方電極１２ｄｓと他方電極１２ｓｄとの間には電流が流れない。
【００６２】
○準備期間Ｐ２：
図６では、準備期間Ｐ２（以下適宜「期間Ｐ２」と略する）での画素回路３１における電流の流れが例示されている。
【００６３】
期間Ｐ２では、ＶDD線Ｌvdに負の所定電位−Ｖp（例えば−７Ｖ）が付与される。また、ＶSS線Ｌvsに所定の基準電位（ここでは０Ｖ）が付与される。また、全走査信号線Ｌssに所定の低電位ＶgL（例えば−１０Ｖ）が付与される。更に、画像信号線Ｌisに所定の高電位ＶdH（例えば１０Ｖ）が印加される。
【００６４】
このとき、走査信号線Ｌssにおける低電位ＶgLの付与により、制御電極１３ｇにはほとんど正の電位が付与されないため、Ｖth補償用トランジスタ１３が非導通状態となる。一方、画像信号線Ｌisにおける高電位ＶdHの付与により、制御電極１２ｇに高電位ＶdHに応じた正電位（例えば１５＋１０＝２５Ｖ）が付与され、駆動トランジスタ１２が導通状態となる。
【００６５】
そして、ＶDD線ＬvdよりもＶSS線Ｌvsの方が電位がＶp高いため、図６で示されるように、ＶSS線Ｌvsから駆動トランジスタ１２の他方および一方電極１２ｓｄ，１２ｄｓを順次に介して、有機ＥＬ素子１１に向けて電流が流れる。このとき、素子コンデンサＣolにＶDD線ＬvdとＶSS線Ｌvsとの間の電位差に応じた所定量の電荷（例えば７Ｖに応じた電荷）が蓄積される。
【００６６】
○Ｖth補償期間Ｐ３：
図７では、Ｖth補償期間Ｐ３（以下適宜「期間Ｐ３」と略する）での画素回路３１における電流の流れが例示されている。
【００６７】
期間Ｐ３では、ＶDD線ＬvdおよびＶSS線Ｌvsにそれぞれ所定の基準電位（ここでは０Ｖ）が付与される。また、全走査信号線Ｌssに高電位ＶgHが付与される。更に、画像信号線Ｌisに高電位ＶdH（例えば１０Ｖ）が付与される。
【００６８】
このとき、走査信号線Ｌssにおける高電位ＶgHの付与により、制御電極１３ｇに高電位ＶgHに応じた正電位が付与され、Ｖth補償用トランジスタ１３が導通状態となる。また、期間Ｐ３の初期では、コンデンサ１４に蓄積された電荷と画像信号線Ｌisに付与された電位ＶdHにより、駆動トランジスタ１２が導通状態となる。
【００６９】
したがって、期間Ｐ３の初期では、図７で示されるように、コンデンサ１４に蓄積された電荷に伴う電流が、コンデンサ１４からＶth補償用トランジスタ１３の他方および一方電極１３ｓｄ，１３ｄｓ、更には駆動トランジスタ１２の一方および他方電極１２ｄｓ，１２ｓｄを順次に介してＶSS線Ｌvsに向けて流れる。また、素子コンデンサＣolに蓄積された電荷に伴う電流が、駆動トランジスタ１２の一方および他方電極１２ｄｓ，１２ｓｄを順次に介してＶSS線Ｌvsに向けて流れる。
【００７０】
ところが、コンデンサ１４に蓄積された電荷に伴う電流が、コンデンサ１４からＶSS線Ｌvsに向けて流れていくにつれて、コンデンサ１４に蓄積されている電荷が減少する。そして、駆動トランジスタ１２の他方電極１２ｓｄに対する制御電極１２ｇの電位（ゲート電圧）Ｖgが実質的に閾値Ｖthまで減少すると、駆動トランジスタ１２が非導通状態となる。このとき、コンデンサ１４には、閾値Ｖthに応じた電荷が蓄積された状態となる。このように、期間Ｐ３では、閾値Ｖthに応じた電荷がコンデンサ１４に蓄積されて、画素毎に異なる閾値Ｖthのばらつきが補償される。
【００７１】
○書込期間Ｐ４：
図８では、書込期間Ｐ４（以下適宜「期間Ｐ４」と略する）での画素回路３１における電流の流れが例示されている。
【００７２】
期間Ｐ４では、ＶDD線ＬvdおよびＶSS線Ｌvsにそれぞれ基準電位０Ｖが印加されるとともに、出力画像信号に応じた電荷の蓄積を行う処理（データ書込処理）の実施対象画素において、走査信号線Ｌssに高電位ＶgHが付与され、画像信号線Ｌisに電位（ＶdH−Ｖdata）が付与される。なお、電位Ｖdataは、出力画像信号の電位であり、画像を構成する画素の輝度の階調に対応する値に応じた電位である。
【００７３】
このとき、走査信号線Ｌssにおける高電位ＶgHの付与により、制御電極１３ｇに高電位ＶgHに応じた正電位が付与され、Ｖth補償用トランジスタ１３が導通状態となる。一方、画像信号線Ｌisに対して、期間Ｐ３における電位ＶdH以下の電位（ＶdH−Ｖdata）が付与され、駆動トランジスタ１２のゲート電圧Ｖgが閾値Ｖth以下となるため、駆動トランジスタ１２が非導通状態となる。
【００７４】
したがって、期間Ｐ４では、図８で示されるように、有機ＥＬ素子１１（すなわち素子コンデンサＣol）からＶth補償用トランジスタ１３の一方および他方電極１３ｄｓ，１３ｓｄを順次に介してコンデンサ１４に向けて電流が流れる。その結果、コンデンサ１４に既に蓄積された閾値Ｖthに応じた電荷の上に電位Ｖdataに応じた電荷が加算されて蓄積される。すなわち、期間Ｐ４においては、コンデンサ１４に有機ＥＬ素子１１の発光輝度に応じた電荷が蓄積される。換言すれば、期間Ｐ４では、画素回路３１において出力画素信号に応じた電荷がコンデンサ１４に蓄積される。
【００７５】
なお、コンデンサ１４の一方電極１４ａの電位（すなわち駆動トランジスタ１２のゲート電位）の変化量は、画像信号線Ｌisの電位の変化量と、コンデンサ１４の保持容量Ｃsと素子コンデンサＣolのＥＬ素子容量Ｃoとの比（容量比）との積に依拠する。すなわち、本実施形態においては、画像信号線Ｌisの電位がＶdHからＶdataに変化する場合、駆動トランジスタ１２のゲート電位が、（Ｖdata−ＶdH）×Ｃs／（Ｃs＋Ｃo）変化する。例えば、ＶdH＝１０Ｖ，Ｖdata＝５Ｖ、Ｃs：Ｃo＝１：２である場合には、画像信号線Ｌisの電位が−５Ｖ変化し、駆動トランジスタ１２のゲート電位Ｖgは、有機ＥＬ素子１１からコンデンサ１４に対する電荷の移動により、（５−１０）×１／（１＋２）＝−５／３Ｖ変化する。このようにコンデンサ１４に蓄積される電荷の移動により、画像信号線Ｌisの電位の変化が駆動トランジスタ１２のゲート電位に反映される。
【００７６】
○素子初期化期間Ｐ５：
素子初期化期間Ｐ５（以下適宜「期間Ｐ５」と略する）においては、ＶDD線ＬvdおよびＶSS線Ｌvsにそれぞれ所定の負電位−Ｖpが付与される。また、全走査信号線Ｌssに低電位ＶgLが付与される。更に、画像信号線Ｌisに高電位ＶdHが付与される。このとき、Ｖth補償用トランジスタ１３が非導通状態となり、駆動トランジスタ１２が導通状態となる。そして、ＶDD線ＬvdとＶSS線Ｌvsとの間に電位差がなく、ＶSS線Ｌvsが負電位−Ｖpに設定されているため、有機ＥＬ素子１１（すなわち素子コンデンサＣol）に蓄積された電荷が、ＶSS線Ｌvsに抜けて、有機ＥＬ素子１１に蓄積された電荷が一掃される。
【００７７】
○発光期間Ｐ６：
図９では、発光期間Ｐ６（以下適宜「期間Ｐ６」と略する）での画素回路３１における電流の流れが例示されている。
【００７８】
期間Ｐ６では、ＶDD線Ｌvdに正の高電位ＶDDが付与される。また、ＶSS線Ｌvsに基準電位０Ｖが付与される。また、全走査信号線Ｌssに低電位ＶgLが付与される。更に、画像信号線Ｌisに高電位ＶdHが付与される。
【００７９】
このとき、走査信号線Ｌssにおける低電位ＶgLの付与により、Ｖth補償用トランジスタ１３が非導通状態となる。一方、画像信号線Ｌisに対して高電位ＶdHが付与されるため、期間Ｐ４においてコンデンサ１４に蓄積された電荷量（電位Ｖdataに応じた電荷量）に応じた電位分、ゲート電圧Ｖgが閾値Ｖthよりも高くなり、駆動トランジスタ１２が導通状態となる。
【００８０】
例えば、Ｖdata＝５Ｖ、Ｃs：Ｃo＝１：２である場合には、期間Ｐ４においてコンデンサ１４に蓄積される電荷が、閾値Ｖthよりも５／３Ｖ低い電位（［Ｖth−５／３］Ｖ）に対応する。そして、期間Ｐ６では、期間Ｐ４よりもＶdata（＝５Ｖ）分高い電位が画像信号線Ｌisに対して付与され、制御電極１２ｇに対して、閾値Ｖthよりも１０／３Ｖ高い電位（［Ｖth＋１０／３］Ｖ＝［Ｖth−（５／３）＋５］Ｖ）が付与される。
【００８１】
そして、ＶDD線ＬvdがＶSS線Ｌvsよりも電位ＶDD分、高電位であり、駆動トランジスタ１２が電位Ｖdataに応じて一方電極１２ｄｓと他方電極１２ｓｄとの間で電流が流れる状態となる。このため、図９で示されるように、有機ＥＬ素子１１に対して電位Ｖdataに応じた電流が流れる。その結果、有機ＥＬディスプレイ部３の全面に渡って配列された多数の有機ＥＬ素子１１がそれぞれ電位Ｖdataに応じた輝度で同時に発光する。つまり、期間Ｐ６では、各画素から出力画像信号に応じた輝度の光がそれぞれ出射される。
【００８２】
このような期間Ｐ１〜Ｐ６が繰り返されることで、各有機ＥＬ素子１１の発光が繰り返され、有機ＥＬディスプレイ部３において出力画像信号に応じた動画像が表示される。
【００８３】
＜Ｙドライバを構成するシフトレジスタ回路＞
以下、Ｙドライバ回路４Ｙを構成するシフトレジスタ回路４００について説明する。ここでは、まず、シフトレジスタ回路において該回路を貫通する電流（貫通電流）を所謂ＮＯＴ回路を用いて抑制する手法と該手法の問題点、および本実施形態に係るシフトレジスタ回路４００に係る貫通電流を抑制する原理について順次に説明する。その後、シフトレジスタ回路４００の構成、シフトレジスタ回路４００を構成する各段の回路（ブロック回路）の構成、各ブロック回路の状態の遷移とシフトレジスタ回路４００における信号の流れ、およびシフトレジスタ回路４００の動作について順次説明する。
【００８４】
＜ＮＯＴ回路を用いた貫通電流の抑制とその問題点＞
図１０は、シフトレジスタ回路において貫通電流を抑制する一手法について説明するための図である。図１０では、シフトレジスタ回路を構成する各段の回路（ブロック回路）ＢＬXの構成が示されている。
【００８５】
図１０で示されるように、ブロック回路ＢＬXは、６つのｎ型のトランジスタＱ１〜Ｑ６およびＮＯＴ回路ＣNOTを備えて構成される。
【００８６】
トランジスタＱ１のドレインが、データ信号ＳDATAが供給される接続部Ｊ１を介してＮＯＴ回路ＣNOTの入力側に対して電気的に接続されている。また、トランジスタＱ１のゲートが、所定の正の電位を有するセット信号ＳSETが供給される接続部Ｊ２を介して、トランジスタＱ２のゲートに対して電気的に接続されている。更に、トランジスタＱ１のソースが、接続部Ｊ５を介してトランジスタＱ５のゲートに対して電気的に接続され、接続部Ｊ５，Ｊ３を順次に介してトランジスタＱ３のゲートおよびトランジスタＱ４のドレインに対してそれぞれ電気的に接続されている。
【００８７】
また、トランジスタＱ２のドレインがＮＯＴ回路ＣNOTの出力側に対して電気的に接続されている。また、トランジスタＱ２のソースが接続部Ｊ６を介してトランジスタＱ６のゲートに対して電気的に接続され、接続部Ｊ６，Ｊ４を順次に介してトランジスタＱ４のゲートおよびトランジスタＱ３のドレインに対してそれぞれ電気的に接続されている。
【００８８】
また、トランジスタＱ５のドレインが、クロック信号ＳCLKが供給される接続部Ｊ７に対して電気的に接続されている。また、トランジスタＱ５のソースが、出力信号としてのアウト信号ＳOUTが出力される接続部Ｊ８を介して、トランジスタＱ６のドレインに対して電気的に接続されている。そして、トランジスタＱ３，Ｑ４，Ｑ６の各ソースが、それぞれ接地されている。
【００８９】
このようなブロック回路ＢＬXでは、トランジスタＱ１，Ｑ２の各ゲートにセット信号ＳSETが付与されると、トランジスタＱ１，Ｑ２がそれぞれドレインとソースとの間で電流が流れ得る状態（導通状態）、すなわちＯＮ状態となる。
【００９０】
そして、トランジスタＱ１のドレインおよびＮＯＴ回路ＣNOTの入力側に所定の正の電位を有するデータ信号ＳDATAがそれぞれ付与されると、トランジスタＱ３のゲートにデータ信号ＳDATAに応じた電位が付与されてトランジスタＱ３が導通状態となるとともに、トランジスタＱ４のゲートが接地されて、トランジスタＱ４がドレインとソースとの間で電流が流れ得ない状態（非導通状態）、すなわちＯＦＦ状態となる。このとき、トランジスタＱ１が導通状態であり、且つトランジスタＱ４が非導通状態であるため、トランジスタＱ５のゲートにはデータ信号ＳDATAに応じた電位が付与されて、トランジスタＱ５が導通状態となる。更に、ＮＯＴ回路ＣNOTによって、データ信号ＳDATAがトランジスタＱ２を介して接続部Ｊ６には付与されず、且つトランジスタＱ３が導通状態であるため、トランジスタＱ６のゲートは接地されて、トランジスタＱ６は非導通状態となる。
【００９１】
このとき、トランジスタＱ５のドレインにクロック信号ＳCLKが付与されると、接続部Ｊ８からクロック信号ＳCLKに応じたアウト信号ＳOUTが出力される。
【００９２】
一方、トランジスタＱ１，Ｑ２の各ゲートにセット信号ＳSETがそれぞれ付与されて、トランジスタＱ１，Ｑ２がそれぞれ導通状態とされた状態で、トランジスタＱ１のドレインおよびＮＯＴ回路ＣNOTの入力側にそれぞれ付与されるデータ信号ＳDATAの電位が所定の基準電位（例えば、０Ｖ）となると、トランジスタＱ３,Ｑ５がそれぞれ非導通状態となるとともに、トランジスタＱ４，Ｑ６がそれぞれ導通状態となる。このとき、接続部Ｊ８は接地されており、トランジスタＱ５のドレインにクロック信号ＳCLKが付与されても、接続部Ｊ８からクロック信号ＳCLKに応じたアウト信号ＳOUTは出力されない。
【００９３】
このように、ブロック回路ＢＬXでは、電気的に直列に接続されている２つのｎ型のトランジスタＱ１，Ｑ４の間の電位と、電気的に直列に接続されている２つのｎ型のトランジスタＱ２，Ｑ３の間の電位とが交互に切り替わることで、接続部Ｊ８からクロック信号ＳCLKに応じたアウト信号ＳOUTが出力される状態と、該アウト信号ＳOUTが出力されない状態とに順次に設定される。そして、このブロック回路ＢＬXでは、電気的に直列に接続されている２つのトランジスタＱ１，Ｑ４が同時に導通状態に設定されず、電気的に直列に接続されている２つのトランジスタＱ２，Ｑ３も同時に導通状態に設定されない。このため、２つの電気的に直列に接続されている２つのトランジスタを介して回路を貫通する電流（貫通電流）の発生が抑制される。
【００９４】
しかしながら、ブロック回路ＢＬXでは、ＮＯＴ回路ＣNOTにおいて貫通電流が生じてしまう。以下、この問題点について述べる。
【００９５】
図１１は、ｎ型のトランジスタを用いたＮＯＴ回路ＣNOTの一般的な構成を示す図である。
【００９６】
図１１で示されるように、ＮＯＴ回路ＣNOTは、２つのｎ型のトランジスタＱ１１，Ｑ１２を備えて構成される。具体的には、トランジスタＱ１１のドレインとゲートとが、相互に接続部Ｊ１２を介して電気的に接続されるとともに、該トランジスタＱ１１のドレインおよびゲートには、ＮＯＴ回路ＣNOTを能動化するための信号（能動化信号）ＳENABLEが接続部Ｊ１１を介して入力される。また、トランジスタＱ１１のソースが接続部Ｊ１３を介して、トランジスタＱ１２のドレインに対して電気的に接続されている。更に、トランジスタＱ１２のゲートが、データ信号ＳDATAが入力されるように構成されるとともに、トランジスタＱ１２のソースが接地されている。
【００９７】
このＮＯＴ回路ＣNOTは、トランジスタＱ１１のドレインとゲートに対して所定の正の電位を有する能動化信号ＳENABLEが常に付与された状態に設定される。そして、所定の正の電位を有するデータ信号ＳDATAがトランジスタＱ１２のゲートに対して付与されなければ、トランジスタＱ１１が導通状態に設定され、トランジスタＱ１２が非導通状態に設定されるため、能動化信号ＳENABLEに応じた出力データ信号ＳDATAOUTが接続部Ｊ１３から出力されない。一方、データ信号ＳDATAがトランジスタＱ１２のゲートに対して付与されれば、トランジスタＱ１１，Ｑ１２の双方が導通状態に設定されるため、能動化信号ＳENABLEに応じた出力データ信号ＳDATAOUTが接続部Ｊ１３から出力される。
【００９８】
しかしながら、接続部Ｊ１３から出力データ信号ＳDATAOUTを出力させるために、トランジスタＱ１２を導通状態に設定した場合には、電気的に直列に接続されている２つのトランジスタＱ１１，Ｑ１２が同時に導通状態に設定される。このため、ＮＯＴ回路ＣNOTにおいて、能動化信号ＳENABLEを入力する能動化信号線ＬENABLEから２つのトランジスタＱ１１，Ｑ１２を介した貫通電流が発生してしまう。
【００９９】
そこで、本願の発明者らは、ＮＯＴ回路ＣNOTの代わりに、特別な構成を採用した電気回路を創出することで、電気的に直列に接続されている２つのトランジスタにおける貫通電流の発生を抑制することを可能とした。
【０１００】
＜貫通電流を抑制する原理＞
図１２は、貫通電流を抑制する原理を説明するための図である。図１２では、シフトレジスタ回路を構成する各段の回路（ブロック回路）ＢＬYに関する構成が示されている。
【０１０１】
図１２で示されるように、ブロック回路ＢＬYは、ｎ型のＴＦＴによってそれぞれ構成される８つの第１〜８トランジスタＴｒ１〜Ｔｒ８を備えて構成されている。
【０１０２】
第１トランジスタＴｒ１のドレインが、接続部Ｃ１において正の高電位を有する第１信号としての第１データ信号ＳDPを供給する第１信号線ＬDPと電気的に接続されている。また、第１トランジスタＴｒ１のゲートが、接続部Ｃ２を介して、第２トランジスタＴｒ２のゲートに対して電気的に接続される。そして、第１および第２トランジスタＴｒ１，Ｔｒ２の各ゲートには所定の正の電位を有するセット信号ＳSETが供給される。また、第１トランジスタＴｒ１のソースが、接続部Ｃ３を介して第７トランジスタＴｒ７のソースに対して電気的に接続され、接続部Ｃ３，Ｃ４を順次に介して第５トランジスタＴｒ５のゲートに対して電気的に接続され、接続部Ｃ３〜Ｃ５を順次に介して第３トランジスタＴｒ３のゲートおよび第４トランジスタＴｒ４のドレインに対してそれぞれ電気的に接続されている。
【０１０３】
また、第２トランジスタＴｒ２のドレインが、接続部Ｃ６において正の高電位を有する第２信号としての第２データ信号ＳDNを供給する第２信号線ＬDNと電気的に接続されている。また、第２トランジスタＴｒ２のソースが、接続部Ｃ７を介して第８トランジスタＴｒ８のソースに対して電気的に接続され、接続部Ｃ７，Ｃ８を順次に介して第６トランジスタＴｒ６のゲートに対して電気的に接続され、接続部Ｃ７〜Ｃ９を順次に介して第３トランジスタＴｒ３のドレインおよび第４トランジスタＴｒ４のゲートに対してそれぞれ電気的に接続されている。
【０１０４】
また、第３および第４トランジスタＴｒ３，Ｔｒ４の各ソースが、接続部Ｃ１０，Ｃ１１を順次に介して接地されている。
【０１０５】
また、第５トランジスタＴｒ５のドレインが、接続部Ｃ１２においてクロック信号ＳCLKを供給するクロック信号線ＬCLKと電気的に接続されている。また、第５トランジスタＴｒ５のソースが、アウト信号ＳOUTが出力される接続部Ｃ１３を介して、第６トランジスタＴｒ６のドレインに対して電気的に接続されている。また、第６トランジスタＴｒ６のソースが、接続部Ｃ１１を介して接地されている。
【０１０６】
また、第７トランジスタＴｒ７のドレインが、接続部Ｃ１４において第２信号線ＬDNと電気的に接続されている。また、第７トランジスタＴｒ７のゲートが、接続部Ｃ１５を介して第８トランジスタＴｒ８のゲートに対して電気的に接続されている。そして、第７および第８トランジスタＴｒ７，Ｔｒ８の各ゲートには所定の正の電位を有するリセット信号ＳRESETが供給される。また、第８トランジスタＴｒ８のドレインが、接続部Ｃ１６において第１信号線ＬDPと電気的に接続されている。
【０１０７】
そして、第１信号線ＬDPからブロック回路ＢＬYに対する第１データ信号ＳDPの入力と、第２信号線ＬDNからブロック回路ＢＬYに対する第２データ信号ＳDNの入力とが同時に行われないように制御される。つまり、第１データ信号ＳDPと第２データ信号ＳDNとが異なるタイミングでブロック回路ＢＬYに入力される。
【０１０８】
このようなブロック回路ＢＬYでは、接続部Ｃ２から第１および第２トランジスタＴｒ１，Ｔｒ２の各ゲートに対してセット信号ＳSETが付与されると、第１および第２トランジスタＴｒ１，Ｔｒ２がそれぞれ導通状態（ＯＮ状態）に設定される。
【０１０９】
第１および第２トランジスタＴｒ１，Ｔｒ２がそれぞれ導通状態に設定されている際に、ブロック回路ＢＬYに対して第１データ信号ＳDPが付与され、且つブロック回路ＢＬYに対して第２データ信号ＳDNが付与されなければ、第３トランジスタＴｒ３のゲートに第１データ信号ＳDPに応じた電位が付与されて、第３トランジスタＴｒ３が導通状態に設定されるとともに、第４トランジスタＴｒ４のゲートが接地されて、第４トランジスタＴｒ４が非導通状態に設定される。このとき、第１トランジスタＴｒ１が導通状態に設定され、且つ第４トランジスタＴｒ４が非導通状態に設定されるため、第５トランジスタＴｒ５のゲートに対して第１データ信号ＳDPに応じた電位が付与されて、第５トランジスタＴｒ５が導通状態となる。また、第２トランジスタＴｒ２には、第２データ信号ＳDNが付与されず、且つ第３トランジスタＴｒ３が導通状態であるため、第６トランジスタＴｒ６のゲートは接地されて、第６トランジスタＴｒ６が非導通状態となる。この状態で、第５トランジスタＴｒ５のドレインにクロック信号ＳCLKが付与されると、接続部Ｃ１３からクロック信号ＳCLKに応じたアウト信号ＳOUTが出力される。なお、セット信号ＳSETが付与されている状態において、第１データ信号ＳDPが流れてアウト信号ＳOUTが出力される状態を第１信号状態とする。
【０１１０】
そして、第１および第２トランジスタＴｒ１，Ｔｒ２の各ゲートに対するセット信号ＳSETの付与が終了された後に、第７および第８トランジスタＴｒ７，Ｔｒ８の各ゲートにリセット信号ＳRESETが付与されると、第７および第８トランジスタＴｒ７，Ｔｒ８がそれぞれ導通状態（ＯＮ状態）となる。
【０１１１】
第７および第８トランジスタＴｒ７，Ｔｒ８がそれぞれ導通状態に設定されている際に、ブロック回路ＢＬYに対して第１データ信号ＳDPが付与され、且つブロック回路ＢＬYに対して第２データ信号ＳDNが付与されなければ、第３および第５トランジスタＴｒ３，Ｔｒ５がそれぞれ非導通状態に設定されるとともに、第４および第６トランジスタＴｒ４，Ｔｒ６がそれぞれ導通状態となる。このとき、接続部Ｃ１３は接地されているため、第５トランジスタＴｒ５のドレインにクロック信号ＳCLKが付与されても、クロック信号ＳCLKに応じたアウト信号ＳOUTは接続部Ｃ１３から出力されない。なお、セット信号ＳSETが付与されている状態において、第２データ信号ＳDNが流れずアウト信号ＳOUTが出力されない状態を第２信号状態とする。
【０１１２】
このように、ブロック回路ＢＬYでは、例えば、セット信号ＳSETの入力と、リセット信号ＳRESETの入力とが適度な時間間隔をおいて交互に行われることで、電気的に直列に接続されている第１トランジスタＴｒ１（または第７トランジスタＴｒ７）と第４トランジスタＴｒ４との間（例えば、接続部Ｃ４）の電位と、電気的に直列に接続されている第２トランジスタＴｒ２（または第８トランジスタＴｒ８）と第３トランジスタＴｒ３との間（例えば、接続部Ｃ８）の電位とが、交互に切り替わる。つまり、いわゆるラッチ回路に相当する電気回路が形成される。
【０１１３】
また、ブロック回路ＢＬYに対するセット信号ＳSETの入力とリセット信号ＳRESETの入力とが順次に行われることで、接続部Ｃ１３からクロック信号ＳCLKに応じたアウト信号ＳOUTが出力される状態と出力されない状態とに順次に設定される。
【０１１４】
そして、このブロック回路ＢＬYでは、電気的に直列に接続されている２つのトランジスタの全ての組合せ、例えば、第１トランジスタＴｒ１と第４トランジスタＴｒ４との組み合わせ、或いは第２トランジスタＴｒ２と第３トランジスタＴｒ３との組み合わせ等において、２つのトランジスタが同時に導通状態に設定されない。このため、電気的に直列に接続されている２つのトランジスタを介した回路を貫通する電流（貫通電流）の発生が抑制される。
【０１１５】
なお、ここでは、ブロック回路ＢＬYに対して第１データ信号ＳDPが付与され、且つブロック回路ＢＬYに対して第２データ信号ＳDNが付与されない状態で、ブロック回路ＢＬYに対するセット信号ＳSETの入力とリセット信号ＳRESETの入力とが交互に行われることで、接続部Ｃ４の電位と接続部Ｃ８の電位とが交互に切り替わる動作を挙げて説明したが、これに限られない。
【０１１６】
例えば、図１３で示されるように、ブロック回路ＢＬYから第７，８トランジスタＴｒ７，Ｔｒ８を取り除いたブロック回路ＢＬZを採用して、ブロック回路ＢＬZに対する第１データ信号ＳDPの入力と第２データ信号ＳDNの入力とが交互に行われるようにしても良い。つまり、接続部Ｃ２から第１，２トランジスタＴｒ１，Ｔｒ２の各ゲートに対してセット信号ＳSETが付与されている状態において、接続部Ｃ１から第１トランジスタＴｒ１を介して第３トランジスタＴｒ３のゲートに対して第１データ信号ＳDPが付与されることで、第３トランジスタＴｒ３が導通状態に設定されている状態（第１設定状態）と、接続部Ｃ６から第２トランジスタＴｒ２を介して第４トランジスタＴｒ４のゲートに対して第２データ信号ＳDNが付与されることで、第４トランジスタＴｒ４が導通状態に設定されている状態（第２設定状態）とに順次に設定されるような態様であっても良い。
【０１１７】
なお、上述した図１２で示したブロック回路ＢＬYの説明は、第１〜８トランジスタＴｒ１〜Ｔｒ８をｎ型のトランジスタとして説明したが、第１〜８トランジスタＴｒ１〜Ｔｒ８はｐ型のトランジスタであってもよい。ｐ型のトランジスタであっても、電気的に直列に接続されている２つのトランジスタを介した回路を貫通する電流（貫通電流）の発生が抑制される。同様に、図１３で示したブロック回路ＢＬZの第１〜６トランジスタＴｒ１〜Ｔｒ６が、ｐ型トランジスタであってもよい。
【０１１８】
＜シフトレジスタ回路の構成＞
＜概略構成＞
図１４は、本発明の一実施形態に係る画像表示装置１のＹドライバ回路４Ｙに適用されるシフトレジスタ回路４００の概略構成を模式的に示す図である。
【０１１９】
図１４で示されるように、シフトレジスタ回路４００は、第０〜ｎブロック回路ＢＬ0〜ＢＬn、第１クロック信号線ＬCLKE、第２クロック信号線ＬCLKO、第１信号線ＬDP、第２信号線ＬDN、第１モード信号線ＬSL、第２モード信号線ＬPL、および低電位線ＬVLを備えた電気回路である。
【０１２０】
第０〜ｎブロック回路ＢＬ0〜ＢＬnは、シフトレジスタ回路４００の０〜ｎ段目のブロック回路に相当する電気回路であり、順次に配列されている。各ブロック回路ＢＬ0〜ＢＬnは、第１〜１２端子部Ｔ1〜Ｔ12、クロック信号入力端子部ＴIN、アウト信号出力端子部ＴOUT、セット信号付与端子部ＴSET、リセット信号付与端子部ＴRESET、および第１〜３低電位接続端子部ＴL1〜ＴL3をそれぞれ備えている。
【０１２１】
そして、第０〜ｎブロック回路ＢＬ0〜ＢＬnは、有機ＥＬディスプレイ部３に配列されるｎ＋１本の水平ラインに対して、走査信号に相当する第０〜ｎアウト信号ＳOUT0〜ＳOUTnを各アウト信号出力端子部ＴOUTからそれぞれ出力する。換言すれば、各ブロック回路ＢＬ0〜ＢＬnのアウト信号出力端子部ＴOUTが、対応する各水平ラインに含まれる複数の画素回路３１に対して、それぞれ第０〜ｎアウト信号ＳOUT0〜ＳOUTnを出力する。
【０１２２】
例えば、第０ブロック回路ＢＬ0のアウト信号出力端子部ＴOUTが、１本目の水平ラインに含まれる複数の画素回路３１に対して、アウト信号（第０アウト信号）ＳOUT0を出力する。また、第１ブロック回路ＢＬ1のアウト信号出力端子部ＴOUTが、２本目の水平ラインに含まれる複数の画素回路３１に対して、アウト信号（第１アウト信号）ＳOUT1を出力する。また、第２ブロック回路ＢＬ2のアウト信号出力端子部ＴOUTが、３本目の水平ラインに含まれる複数の画素回路３１に対して、アウト信号（第２アウト信号）ＳOUT2を出力する。更に、第ｎブロック回路ＢＬnのアウト信号出力端子部ＴOUTが、ｎ＋１本目の水平ラインに含まれる複数の画素回路３１に対して、アウト信号（第ｎアウト信号）ＳOUTnを出力する。なお、本実施形態では、アウト信号出力端子部ＴOUTが、本発明の「信号出力部」に相当する。
【０１２３】
第１クロック信号線ＬCLKEは、第０〜ｎブロック回路ＢＬ0〜ＢＬnのうちの奇数番目にそれぞれ配列されている各ブロック回路ＢＬ0，ＢＬ2，ＢＬ4，・・・，ＢＬn-1のクロック信号入力端子部ＴINに対して電気的に接続されている。そして、第１クロック信号線ＬCLKEは、奇数番目の各ブロック回路ＢＬ0，ＢＬ2，ＢＬ4，・・・，ＢＬn-1のクロック信号入力端子部ＴINに対して第１クロック信号ＳCLKEを付与する。なお、本実施形態では、第１クロック信号線ＬCLKEが、本発明の「第１入力信号線」に相当する。
【０１２４】
第２クロック信号線ＬCLKOは、第０〜ｎブロック回路ＢＬ0〜ＢＬnのうちの偶数番目にそれぞれ配列されている各ブロック回路ＢＬ1，ＢＬ3，ＢＬ5，・・・，ＢＬnのクロック信号入力端子部ＴINに対して電気的に接続されている。そして、第２クロック信号線ＬCLKOは、偶数番目の各ブロック回路ＢＬ1，ＢＬ3，ＢＬ5，・・・，ＢＬnのクロック信号入力端子部ＴINに対して第２クロック信号ＳCLKOを付与する。なお、本実施形態では、第２クロック信号線ＬCLKOが、本発明の「第２入力信号線」に相当する。更に、本実施形態では、クロック信号入力端子部ＴINが、本発明の「入力信号付与部」に相当し、第１および第２２クロック信号ＳCLKE，ＳCLKOが、本発明の「入力信号」に相当する。
【０１２５】
第１信号線ＬDPは、各第０〜ｎブロック回路ＢＬ0〜ＢＬnの第１，４，５端子部Ｔ1，Ｔ4，Ｔ5に対してそれぞれ電気的に接続されている。そして、第１信号線ＬDPは、各第１，４，５端子部Ｔ1，Ｔ4，Ｔ5に対して第１データ信号ＳDPを付与する。なお、本実施形態では、第１端子部Ｔ1が、本発明の「第１信号付与部」に相当し、第４端子部Ｔ4が、本発明の「第４信号付与部」に相当し、第１データ信号ＳDPが、本発明の「第１信号」に相当する。
【０１２６】
第２信号線ＬDNは、各第０〜ｎブロック回路ＢＬ0〜ＢＬnの第２，３，６端子部Ｔ2，Ｔ3，Ｔ6に対してそれぞれ電気的に接続されている。そして、第２信号線ＬDNは、各第２，３，６端子部Ｔ2，Ｔ3，Ｔ6に対して第２データ信号ＳDNを付与する。なお、本実施形態では、第２端子部Ｔ2が、本発明の「第２信号付与部」に相当し、第３端子部Ｔ3が、本発明の「第３信号付与部」に相当し、第２データ信号ＳDNが、本発明の「第２信号」に相当する。
【０１２７】
第１モード信号線ＬSLは、各第０〜ｎブロック回路ＢＬ0〜ＢＬnの第７〜１０端子部Ｔ7〜Ｔ10に対してそれぞれ電気的に接続されている。そして、第１モード信号線ＬSLは、各第７〜１０端子部Ｔ7〜Ｔ10に対して第１モード信号ＳSLを付与する。
【０１２８】
第２モード信号線ＬPLは、各第０〜ｎブロック回路ＢＬ0〜ＢＬnの第１１，１２端子部Ｔ11，Ｔ12に対してそれぞれ電気的に接続されている。そして、第２モード信号線ＬPLは、各第１１，１２端子部Ｔ11，Ｔ12に対して第２モード信号ＳPLを付与する。
【０１２９】
低電位線ＬVLは、各第０〜ｎブロック回路ＢＬ0〜ＢＬnの第１〜３低電位接続端子部ＴL1〜ＴL3に対してそれぞれ電気的に接続されている。そして、低電位線ＬVLは、各第１〜３低電位接続端子部ＴL1〜ＴL3に対して所定の低電位（例えば、０Ｖまたは若干負の電位）を付与する。
【０１３０】
また、第０〜ｎブロック回路ＢＬ0〜ＢＬnのうちの一端に配列されている第０ブロック回路ＢＬ0のリセット信号付与端子部ＴRESETが、第０ブロック回路ＢＬ0の次に配列されている第１ブロック回路ＢＬ1のアウト信号出力端子部ＴOUTに対して電気的に接続されている。なお、本実施形態では、リセット信号付与端子部ＴRESETが、本発明の「リセット信号付与部」に相当する。
【０１３１】
また、第０〜ｎブロック回路ＢＬ0〜ＢＬnのうちの他端に配列されている第ｎブロック回路ＢＬnのセット信号付与端子部ＴSETが、第ｎブロック回路ＢＬnの前に配列されている第ｎ−１ブロック回路ＢＬn-1のアウト信号出力端子部ＴOUTに対して電気的に接続されている。なお、本実施形態では、セット信号付与端子部ＴSETが、本発明の「セット信号付与部」に相当する。
【０１３２】
また、第０〜ｎブロック回路ＢＬ0〜ＢＬnのうちの一端および他端に配列されている第０，ｎブロック回路ＢＬ0，ＢＬnを除く各ブロック回路ＢＬ1〜ＢＬn-1では、それぞれ、セット信号付与端子部ＴSETが、前に配列されている各ブロック回路ＢＬ0〜ＢＬn-2のアウト信号出力端子部ＴOUTに対して電気的に接続されている。例えば、図１４で示されるように、第１ブロック回路ＢＬ1のセット信号付与端子部ＴSETが、その前に配列されている第０ブロック回路ＢＬ0のアウト信号出力端子部ＴOUTに対して電気的に接続されている。また、第２ブロック回路ＢＬ2のセット信号付与端子部ＴSETが、その前に配列されている第１ブロック回路ＢＬ1のアウト信号出力端子部ＴOUTに対して電気的に接続されている。
【０１３３】
また、各ブロック回路ＢＬ1〜ＢＬn-1では、リセット信号付与端子部ＴRESETが、次に配列されている各ブロック回路ＢＬ2〜ＢＬnのアウト信号出力端子部ＴOUTに対して電気的に接続されている。例えば、図１４で示されるように、第１ブロック回路ＢＬ1では、リセット信号付与端子部ＴRESETが、次に配列されている第２ブロック回路ＢＬ2のアウト信号出力端子部ＴOUTに対して電気的に接続されている。
【０１３４】
更に、第０ブロック回路ＢＬ0のセット信号付与端子部ＴSETには、外部からセット信号ＳSETが所定のタイミングで付与される。そして、第ｎブロック回路ＢＬnのリセット信号付与端子部ＴRESETには、外部からリセット信号ＳRESETが所定のタイミングで付与される。
【０１３５】
次に、第０〜ｎブロック回路ＢＬ0〜ＢＬnのうちの奇数番目の各ブロック回路ＢＬ0，ＢＬ2，ＢＬ4，・・・，ＢＬn-1の構成、および偶数番目の各ブロック回路ＢＬ1，ＢＬ3，ＢＬ5，・・・，ＢＬnの構成について順次に説明する。
【０１３６】
＜奇数番目のブロック回路＞
図１５は、シフトレジスタ回路４００を構成する奇数番目のブロック回路ＢＬ0，ＢＬ2，ＢＬ4，・・・，ＢＬn-1の回路図である。なお、奇数番目のブロック回路ＢＬ0，ＢＬ2，ＢＬ4，・・・，ＢＬn-1は、相互に同様なものであるため、図１５では、その代表例として第２ブロック回路ＢＬ2の回路図が示されている。
【０１３７】
図１５で示されるように、第２ブロック回路ＢＬ2は、第１〜１４トランジスタＴｒ１〜Ｔｒ１４、第１〜１２端子部Ｔ1〜Ｔ12、クロック信号入力端子部ＴIN、アウト信号出力端子部ＴOUT、セット信号付与端子部ＴSET、リセット信号付与端子部ＴRESET、および第１〜３低電位接続端子部ＴL1〜ＴL3を備えて構成されている。
【０１３８】
第１トランジスタＴｒ１は、第１、第２、第３電極Ｅ１〜Ｅ３を有し、ゲートとして機能する第３電極Ｅ３に対する電位の付与に応じて第１電極Ｅ１と第２電極Ｅ２との間の電流が調整されるｎ型のＴＦＴである。第１電極Ｅ１は、第１端子部Ｔ1を介して第１信号線ＬDPに対して電気的に接続されている。第２電極Ｅ２は、第９トランジスタＴｒ９の第２５電極Ｅ２５に対して電気的に接続されている。第３電極Ｅ３は、セット信号付与端子部ＴSETおよび第２トランジスタＴｒ２の第６電極Ｅ６に対して電気的に接続されている。つまり、第３および第６電極Ｅ３，Ｅ６には、セット信号付与端子部ＴSETによってセット信号ＳSETが付与される。なお、本実施形態では、第１電極Ｅ１がドレインとして機能し、第２電極Ｅ２がソースとして機能する。
【０１３９】
第２トランジスタＴｒ２は、第４、第５、第６電極Ｅ４〜Ｅ６を有し、ゲートとして機能する第６電極Ｅ６に対する電位の付与に応じて第４電極Ｅ４と第５電極Ｅ５との間の電流が調整されるｎ型のＴＦＴである。第４電極Ｅ４は、第２端子部Ｔ2を介して第２信号線ＬDNに対して電気的に接続されている。第５電極Ｅ５は、第１１トランジスタＴｒ１１の第３１電極Ｅ３１に対して電気的に接続されている。第６電極Ｅ６は、セット信号付与端子部ＴSETおよび第１トランジスタＴｒ１の第３電極Ｅ３に対して電気的に接続されている。なお、本実施形態では、第４電極Ｅ４がドレインとして機能し、第５電極Ｅ５がソースとして機能する。
【０１４０】
第３トランジスタＴｒ３は、第７、第８、第９電極Ｅ７〜Ｅ９を有し、ゲートとして機能する第９電極Ｅ９に対する電位の付与に応じて第７電極Ｅ７と第８電極Ｅ８との間の電流が調整されるｎ型のＴＦＴである。第７電極Ｅ７は、第４トランジスタＴｒ４の第１２電極Ｅ１２、第６トランジスタＴｒ１６の第１８電極Ｅ１８、第１１トランジスタＴｒ１１の第３２電極Ｅ３２、第１２トランジスタＴｒ１２の第３５電極Ｅ３５、および第１４トランジスタＴｒ１４の第４１電極Ｅ４１に対してそれぞれ電気的に接続されている。第８電極Ｅ８は、第２低電位接続端子部ＴL2を介して低電位線ＬVLに対して電気的に接続されている。第９電極Ｅ９は、第４トランジスタＴｒ４の第１０電極Ｅ１０、第５トランジスタＴｒ５の第１５電極Ｅ１５、第９トランジスタＴｒ９の第２６電極Ｅ２６、第１０トランジスタＴｒ１０の第２９電極Ｅ２９、および第１３トランジスタＴｒ１３の第３８電極Ｅ３８に対してそれぞれ電気的に接続されている。なお、本実施形態では、第７電極Ｅ７がドレインとして機能し、第８電極Ｅ８がソースとして機能する。
【０１４１】
第４トランジスタＴｒ４は、第１０、第１１、第１２電極Ｅ１０〜Ｅ１２を有し、ゲートとして機能する第１２電極Ｅ１２に対する電位の付与に応じて第１０電極Ｅ１０と第１１電極Ｅ１１との間の電流が調整されるｎ型のＴＦＴである。第１０電極Ｅ１０は、第３トランジスタＴｒ３の第９電極Ｅ９、第５トランジスタＴｒ５の第１５電極Ｅ１５、第９トランジスタＴｒ９の第２６電極Ｅ２６、第１０トランジスタＴｒ１０の第２９電極Ｅ２９、および第１３トランジスタＴｒ１３の第３８電極Ｅ３８に対してそれぞれ電気的に接続されている。第１１電極Ｅ１１は、第１低電位接続端子部ＴL1を介して低電位線ＬVLに対して電気的に接続されている。第１２電極Ｅ１２は、第３トランジスタＴｒ３の第７電極Ｅ７、第６トランジスタＴｒ６の第１８電極Ｅ１８、第１１トランジスタＴｒ１１の第３２電極Ｅ３２、第１２トランジスタＴｒ１２の第３５電極Ｅ３５、および第１４トランジスタＴｒ１４の第４１電極Ｅ４１に対してそれぞれ電気的に接続されている。なお、本実施形態では、第１０電極Ｅ１０がドレインとして機能し、第１１電極Ｅ１１がソースとして機能する。
【０１４２】
第５トランジスタＴｒ５は、第１３、第１４、第１５電極Ｅ１３〜Ｅ１５を有し、ゲートとして機能する第１５電極Ｅ１５に対する電位の付与に応じて第１３電極Ｅ１３と第１４電極Ｅ１４との間の電流が調整されるｎ型のＴＦＴである。第１３電極Ｅ１３は、クロック信号入力端子部ＴINを介して第１クロック信号線ＬCLKEに対して電気的に接続されている。つまり、クロック信号入力端子部ＴINから第１３電極Ｅ１３に対して第１クロック信号が付与される。第１４電極Ｅ１４は、第６トランジスタＴｒ６の第１６電極Ｅ１６およびアウト信号出力端子部ＴOUTに対してそれぞれ電気的に接続されている。つまり、第１４電極Ｅ１４と第１６電極Ｅ１６とを電気的に接続する配線に対してアウト信号ＳOUT（ここでは、第２アウト信号ＳOUT2）を出力するアウト信号出力端子部ＴOUTが電気的に接続されている。第１５電極Ｅ１５は、第３トランジスタＴｒ３の第９電極Ｅ９、第４トランジスタＴｒ４の第１０電極Ｅ１０、第９トランジスタＴｒ９の第２６電極Ｅ２６、第１０トランジスタＴｒ１０の第２９電極Ｅ２９、および第１３トランジスタＴｒ１３の第３８電極Ｅ３８に対してそれぞれ電気的に接続されている。なお、本実施形態では、第１３電極Ｅ１３がドレインとして機能し、第１４電極Ｅ１４がソースとして機能する。
【０１４３】
第６トランジスタＴｒ６は、第１６、第１７、第１８電極Ｅ１６〜Ｅ１８を有し、ゲートとして機能する第１８電極Ｅ１８に対する電位の付与に応じて第１６電極Ｅ１６と第１７電極Ｅ１７との間の電流が調整されるｎ型のＴＦＴである。第１６電極Ｅ１６は、第５トランジスタＴｒ５の第１４電極Ｅ１４およびアウト信号出力端子部ＴOUTに対してそれぞれ電気的に接続されている。第１７電極Ｅ１７は、第３低電位接続端子部ＴL3を介して低電位線ＬVLに対して電気的に接続されている。第１８電極Ｅ１８は、第３トランジスタＴｒ３の第７電極Ｅ７、第４トランジスタＴｒ４の第１２電極Ｅ１２、第１１トランジスタＴｒ１１の第３２電極Ｅ３２、第１２トランジスタＴｒ１２の第３５電極Ｅ３５、および第１４トランジスタＴｒ１４の第４１電極Ｅ４１に対してそれぞれ電気的に接続されている。なお、本実施形態では、第１６電極Ｅ１６がドレインとして機能し、第１７電極Ｅ１７がソースとして機能する。
【０１４４】
第７トランジスタＴｒ７は、第１９、第２０、第２１電極Ｅ１９〜Ｅ２１を有し、ゲートとして機能する第２１電極Ｅ２１に対する電位の付与に応じて第１９電極Ｅ１９と第２０電極Ｅ２０との間の電流が調整されるｎ型のＴＦＴである。第１９電極Ｅ１９は、第３端子部Ｔ3を介して第２信号線ＬDNに対して電気的に接続されている。なお、第３端子部Ｔ3は、第２端子部Ｔ2と同様に第２信号線ＬDNに対して電気的に接続されているため、第２端子部Ｔ2と同電位に設定される。第２０電極Ｅ２０は、第１０トランジスタＴｒ１０の第２８電極Ｅ２８に対して電気的に接続されている。第２１電極Ｅ２１は、リセット信号付与端子部ＴRESETおよび第８トランジスタＴｒ８の第２４電極Ｅ２４に対して電気的に接続されている。つまり、第２１および第２４電極Ｅ２１，Ｅ２４には、リセット信号付与端子部ＴRESETによってリセット信号ＳRESETが付与される。なお、本実施形態では、第１９電極Ｅ１９がドレインとして機能し、第２０電極Ｅ２０がソースとして機能する。
【０１４５】
第８トランジスタＴｒ８は、第２２、第２３、第２４電極Ｅ２２〜Ｅ２４を有し、ゲートとして機能する第２４電極Ｅ２４に対する電位の付与に応じて第２２電極Ｅ２２と第２３電極Ｅ２３との間の電流が調整されるｎ型のＴＦＴである。第２２電極Ｅ２２は、第４端子部Ｔ4を介して第１信号線ＬDPに対して電気的に接続されている。なお、第４端子部Ｔ4は、第１端子部Ｔ1と同様に第１信号線ＬDPに対して電気的に接続されているため、第１端子部Ｔ1と同電位に設定される。第２３電極Ｅ２３は、第１２トランジスタＴｒ１２の第３４電極Ｅ３４に対して電気的に接続されている。第２４電極Ｅ２４は、リセット信号付与端子部ＴRESETおよび第７トランジスタＴｒ７の第２１電極Ｅ２１に対して電気的に接続されている。なお、本実施形態では、第２２電極Ｅ２２がドレインとして機能し、第２３電極Ｅ２３がソースとして機能する。
【０１４６】
第９トランジスタＴｒ９は、第２５、第２６、第２７電極Ｅ２５〜Ｅ２７を有し、ゲートとして機能する第２７電極Ｅ２７に対する電位の付与に応じて第２５電極Ｅ２５と第２６電極Ｅ２６との間の電流が調整されるｎ型のＴＦＴである。第２５電極Ｅ２５は、第１トランジスタＴｒ１の第２電極Ｅ２に対して電気的に接続されている。第２６電極Ｅ２６は、第３トランジスタＴｒ３の第９電極Ｅ９、第４トランジスタＴｒ４の第１０電極Ｅ１０、第５トランジスタＴｒ５の第１５電極Ｅ１５、第１０トランジスタＴｒ１０の第２９電極Ｅ２９、および第１３トランジスタＴｒ１３の第３８電極Ｅ３８に対してそれぞれ電気的に接続されている。つまり、第２電極Ｅ２と、第９，１０，１５電極Ｅ９，Ｅ１０，Ｅ１５とが、第２５および第２６電極Ｅ２５，Ｅ２６を介して電気的に接続されている。第２７電極Ｅ２７は、第７端子部Ｔ7を介して第１モード信号線ＬSLに対して電気的に接続されている。なお、本実施形態では、第２５電極Ｅ２５がドレインとして機能し、第２６電極Ｅ２６がソースとして機能する。
【０１４７】
第１０トランジスタＴｒ１０は、第２８、第２９、第３０電極Ｅ２８〜Ｅ３０を有し、ゲートとして機能する第３０電極Ｅ３０に対する電位の付与に応じて第２８電極Ｅ２８と第２９電極Ｅ２９との間の電流が調整されるｎ型のＴＦＴである。第２８電極Ｅ２８は、第７トランジスタＴｒ７の第２０電極Ｅ２０に対して電気的に接続されている。第２９電極Ｅ２９は、第３トランジスタＴｒ３の第９電極Ｅ９、第４トランジスタＴｒ４の第１０電極Ｅ１０、第５トランジスタＴｒ５の第１５電極Ｅ１５、第９トランジスタＴｒ９の第２６電極Ｅ２６、および第１３トランジスタＴｒ１３の第３８電極Ｅ３８に対してそれぞれ電気的に接続されている。つまり、第２０電極Ｅ２０と、第９、第１０、および第１５電極Ｅ９，Ｅ１０，Ｅ１５とが、第２８および第２９電極Ｅ２８，Ｅ２９を介して電気的に接続されている。第３０電極Ｅ３０は、第９端子部Ｔ9を介して第１モード信号線ＬSLに対して電気的に接続されている。なお、本実施形態では、第２８電極Ｅ２８がドレインとして機能し、第２９電極Ｅ２９がソースとして機能する。
【０１４８】
第１１トランジスタＴｒ１１は、第３１、第３２、第３３電極Ｅ３１〜Ｅ３３を有し、ゲートとして機能する第３３電極Ｅ３３に対する電位の付与に応じて第３１電極Ｅ３１と第３２電極Ｅ３２との間の電流が調整されるｎ型のＴＦＴである。第３１電極Ｅ３１は、第２トランジスタＴｒ２の第５電極Ｅ５に対して電気的に接続されている。第３２電極Ｅ３２は、第３トランジスタＴｒ３の第７電極Ｅ７、第４トランジスタＴｒ４の第１２電極Ｅ１２、第６トランジスタＴｒ６の第１８電極Ｅ１８、第１２トランジスタＴｒ１２の第３５電極Ｅ３５、および第１４トランジスタＴｒ１４の第４１電極Ｅ４１に対してそれぞれ電気的に接続されている。つまり、第５電極Ｅ５と、第７、第１２、および第１８電極Ｅ７，Ｅ１２，Ｅ１８とが、第３１および第３２電極Ｅ３１，Ｅ３２を介して電気的に接続されている。第３３電極Ｅ３３は、第８端子部Ｔ8を介して第１モード信号線ＬSLに対して電気的に接続されている。なお、本実施形態では、第３１電極Ｅ３１がドレインとして機能し、第３２電極Ｅ３２がソースとして機能する。
【０１４９】
第１２トランジスタＴｒ１２は、第３４、第３５、第３６電極Ｅ３４〜Ｅ３６を有し、ゲートとして機能する第３６電極Ｅ３６に対する電位の付与に応じて第３４電極Ｅ３４と第３５電極Ｅ３５との間の電流が調整されるｎ型のＴＦＴである。第３４電極Ｅ３４は、第８トランジスタＴｒ８の第２３電極Ｅ２３に対して電気的に接続されている。第３５電極Ｅ３５は、第３トランジスタＴｒ３の第７電極Ｅ７、第４トランジスタＴｒ４の第１２電極Ｅ１２、第６トランジスタＴｒ６の第１８電極Ｅ１８、第１１トランジスタＴｒ１１の第３２電極Ｅ３２、および第１４トランジスタＴｒ１４の第４１電極Ｅ４１に対してそれぞれ電気的に接続されている。つまり、第２３電極Ｅ２３と、第７、第１２、および第１８電極Ｅ７，Ｅ１２，Ｅ１８とが、第３４および第３５電極Ｅ３４，Ｅ３５を介して電気的に接続されている。第３６電極Ｅ３６は、第１０端子部Ｔ10を介して第１モード信号線ＬSLに対して電気的に接続されている。なお、本実施形態では、第３４電極Ｅ３４がドレインとして機能し、第３５電極Ｅ３５がソースとして機能する。
【０１５０】
第１３トランジスタＴｒ１３は、第３７、第３８、第３９電極Ｅ３７〜Ｅ３９を有し、ゲートとして機能する第３９電極Ｅ３９に対する電位の付与に応じて第３７電極Ｅ３７と第３８電極Ｅ３８との間の電流が調整されるｎ型のＴＦＴである。第３７電極Ｅ３７は、第５端子部Ｔ5を介して第１信号線ＬDPに対して電気的に接続されている。第３８電極Ｅ３８は、第３トランジスタＴｒ３の第９電極Ｅ９、第４トランジスタＴｒ４の第１０電極Ｅ１０、第５トランジスタＴｒ５の第１５電極Ｅ１５、第９トランジスタＴｒ９の第２６電極Ｅ２６、および第１０トランジスタＴｒ１０の第２９電極Ｅ２９に対してそれぞれ電気的に接続されている。第３９電極Ｅ３９は、第１１端子部Ｔ11を介して第２モード信号線ＬPLに対して電気的に接続されている。なお、本実施形態では、第３７電極Ｅ３７がドレインとして機能し、第３８電極Ｅ３８がソースとして機能する。
【０１５１】
第１４トランジスタＴｒ１４は、第４０、第４１、第４２電極Ｅ４０〜Ｅ４２を有し、ゲートとして機能する第４２電極Ｅ４２に対する電位の付与に応じて第４０電極Ｅ４０と第４１電極Ｅ４１との間の電流が調整されるｎ型のＴＦＴである。第４０電極Ｅ４０は、第６端子部Ｔ6を介して第２信号線ＬDNに対して電気的に接続されている。第４１電極Ｅ４１は、第３トランジスタＴｒ３の第７電極Ｅ７、第４トランジスタＴｒ４の第１２電極Ｅ１２、第６トランジスタＴｒ６の第１８電極Ｅ１８、第１１トランジスタＴｒ１１の第３２電極Ｅ３２、および第１２トランジスタＴｒ１２の第３５電極Ｅ３５に対してそれぞれ電気的に接続されている。第４２電極Ｅ４２は、第１２端子部Ｔ12を介して第２モード信号線ＬPLに対して電気的に接続されている。なお、本実施形態では、第４０電極Ｅ４０がドレインとして機能し、第４１電極Ｅ４１がソースとして機能する。
【０１５２】
＜偶数番目のブロック回路＞
図１６は、シフトレジスタ回路４００を構成する偶数番目のブロック回路ＢＬ1，ＢＬ3，ＢＬ5，・・・，ＢＬnの回路図である。なお、偶数番目のブロック回路ＢＬ1，ＢＬ3，ＢＬ5，・・・，ＢＬnは、相互に同様なものであるため、図１６では、その代表例として第３ブロック回路ＢＬ3の回路図が示されている。
【０１５３】
第３ブロック回路ＢＬ3の構成は、第２ブロック回路ＢＬ2の構成（図１５）と比較して、第５トランジスタＴｒ５の第１３電極Ｅ１３の接続先が異なっている。具体的には、第２ブロック回路ＢＬ2では、第１３電極Ｅ１３がクロック信号入力端子部ＴINを介して第１クロック信号線ＬCLKEに対して電気的に接続されているのに対して、第３ブロック回路ＢＬ3では、第１３電極Ｅ１３がクロック信号入力端子部ＴINを介して第２クロック信号線ＬCLKOに対して電気的に接続されている。なお、第３ブロック回路ＢＬ3のその他の構成については、第２ブロック回路ＢＬ2と同様な構成となっている。このため、図１６では、第３ブロック回路ＢＬ3の構成のうち、第２ブロック回路ＢＬ2と同様な構成については同じ符号を付しており、ここでは、それらの同様な構成についての説明を省略する。
【０１５４】
＜各ブロックの状態の遷移とシフトレジスタ回路における信号の流れ＞
図１７から図１９は、シフトレジスタ回路４００の各ブロック回路ＢＬ0〜ＢＬnの状態の遷移、およびシフトレジスタ回路４００における信号の流れについて説明するための図である。
【０１５５】
図１７では、第７〜１０端子部Ｔ7〜Ｔ10に対して第１モード信号ＳSLが入力され、第１１および第１２端子部Ｔ11，Ｔ12に対して第２モード信号ＳPLが入力されず、第１、第４、および第５端子部Ｔ1，Ｔ4，Ｔ5に対して第１データ信号ＳDPが入力され、第２、第３、および第６端子部Ｔ2，Ｔ3，Ｔ6に対して第２データ信号ＳDNが入力されていない状態（第１シフトモード）における、各ブロック回路ＢＬ0〜ＢＬnの状態の遷移、およびシフトレジスタ回路４００での信号の流れについて示されている。
【０１５６】
第１シフトモードでは、各ブロック回路ＢＬ0〜ＢＬnにおいて、第２７、第３０、第３３、および第３６電極Ｅ２７，Ｅ３０，Ｅ３３，Ｅ３６に対して、それぞれ第１モード信号ＳSLが付与されて、第９〜１２トランジスタＴｒ９〜Ｔｒ１２が導通状態に設定され、第１３および第１４トランジスタＴｒ１３，Ｔｒ１４が非導通状態に設定される。つまり、各ブロック回路ＢＬ0〜ＢＬnが、図１２で示したブロック回路ＢＬYと同様な電気回路となる。より具体的には、第２および第２０電極Ｅ２，Ｅ２０が、第９、第１０、第１５電極Ｅ９，Ｅ１０，Ｅ１５に対してそれぞれ電気的に接続され、第５および第２３電極Ｅ５，Ｅ２３が、第７、第１２、第１８電極Ｅ７，Ｅ１２，Ｅ１８に対して電気的に接続される。
【０１５７】
図１８では、第７〜１０端子部Ｔ7〜Ｔ10に対して第１モード信号ＳSLが入力され、第１１および第１２端子部Ｔ11，Ｔ12に対して第２モード信号ＳPLが入力されず、第１、第４、および第５端子部Ｔ1，Ｔ4，Ｔ5に対して第１データ信号ＳDPが入力されず、第２、第３、および第６端子部Ｔ2，Ｔ3，Ｔ6に対して第２データ信号ＳDNが入力されている状態（第２シフトモード）における、各ブロック回路ＢＬ0〜ＢＬnの状態の遷移、およびシフトレジスタ回路４００での信号の流れについて示されている。
【０１５８】
この第２シフトモードでは、第１シフトモードと同様に、各ブロック回路ＢＬ0〜ＢＬnにおいて、第９〜１２トランジスタＴｒ９〜Ｔｒ１２が導通状態に設定されるとともに、第１３および第１４トランジスタＴｒ１３，Ｔｒ１４が非導通状態に設定される。つまり、各ブロック回路ＢＬ0〜ＢＬnが、図１２で示したブロック回路ＢＬYと同様な電気回路となる。
【０１５９】
図１９では、第７〜１０端子部Ｔ7〜Ｔ10に対して第１モード信号ＳSLが入力されていない状態（同時出力モード）における、各ブロック回路ＢＬ0〜ＢＬnの状態の遷移、およびシフトレジスタ回路４００での信号の流れについて示されている。この同時出力モードでは、各ブロック回路ＢＬ0〜ＢＬnにおいて、第９〜１２トランジスタＴｒ９〜Ｔｒ１２が非導通状態に設定されるとともに、第３９および第４２電極Ｅ３９，Ｅ４２に対して、所定のタイミングで第２モード信号ＳPLが付与されることにより、第１３および第１４トランジスタＴｒ１３，Ｔｒ１４が導通状態に設定される。
【０１６０】
以下、図１７から図１９を適宜参照しつつ、第１シフトモード、第２シフトモード、および同時出力モードにおける各ブロック回路ＢＬ0〜ＢＬnの状態の遷移とシフトレジスタ回路４００における信号の流れとについて、順次説明する。
【０１６１】
＜第１シフトモード＞
第１シフトモードでは、所定のタイミングで、一端側の第０ブロック回路ＢＬ0に対して、外部からセット信号ＳSETが付与される。その後、奇数番目の各ブロック回路ＢＬ0，ＢＬ2，ＢＬ4，・・・，ＢＬn-1に対して第１クロック信号線ＬCLKEから第１クロック信号ＳCLKEが入力される状態（第１クロック信号入力状態）と、偶数番目の各ブロック回路ＢＬ1，ＢＬ3，ＢＬ5，・・・，ＢＬnに対して第２クロック信号線ＬCLKOから第２クロック信号ＳCLKOが入力される状態（第２クロック信号入力状態）とに交互に設定される。
【０１６２】
ここで、図１７を参照しつつ、第１シフトモードにおけるシフトレジスタ回路４００の具体的な動作について説明する。
【０１６３】
図１７で示されるように、第１シフトモードでは、ＴＧ２０２からの信号に応じたセット信号ＳSETが外部から一端側の第０ブロック回路ＢＬ0のセット信号付与端子部ＴSETに対して付与されると、セット信号付与端子部ＴSETから第３および第６電極Ｅ３，Ｅ６に対してそれぞれセット信号ＳSETが付与される。このとき、第１および第２トランジスタＴｒ１，Ｔｒ２がそれぞれ導通状態に設定される。また、第１信号線ＬDPにより第１端子部Ｔ1から第１トランジスタＴｒ１を介して第９電極Ｅ９に対して第１データ信号ＳDPが付与され、第３トランジスタＴｒ３が導通状態に設定される。また、第１２電極Ｅ１２に対しては第１および第２データ信号ＳDP，ＳDNの何れも付与されず、第４トランジスタＴｒ４が非導通状態に設定される。
【０１６４】
なお、本実施形態では、各ブロック回路ＢＬ0〜ＢＬnの第３トランジスタＴｒ３が導通状態に設定されている状態が、本発明の「第１設定状態」に相当する。そして、この状態では、各ブロック回路ＢＬ0〜ＢＬnが、第３トランジスタＴｒ３が導通状態に設定され、且つ第４トランジスタＴｒ４が非導通状態に設定されている状態（アウト信号出力許可状態）となる。
【０１６５】
アウト信号出力許可状態では、第５トランジスタＴｒ５が導通状態に設定され、且つ第６トランジスタＴｒ６が非導通状態に設定される。このとき、第１クロック信号線ＬCLKEから第０ブロック回路ＢＬ0に対する第１クロック信号ＳCLKEの入力に応答して、第０ブロック回路ＢＬ0のアウト信号出力端子部ＴOUTから第１クロック信号線ＬCLKEに応じたアウト信号ＳOUT（第０アウト信号ＳOUT0）が出力される。第０ブロック回路ＢＬ0から出力される第０アウト信号ＳOUT0は、第０ブロック回路ＢＬ0の次に配列される第１ブロック回路ＢＬ1のセット信号付与端子部ＴSETに対して、セット信号ＳSETとして付与される。
【０１６６】
第１ブロック回路ＢＬ1のセット信号付与端子部ＴSETに対して、第０ブロック回路ＢＬ0からセット信号ＳSETが付与されると、第１ブロック回路ＢＬ1がアウト信号出力許可状態に設定される。そして、第２クロック信号線ＬCLKOから第１ブロック回路ＢＬ1に対する第２クロック信号ＳCLKOの入力に応答して、第１ブロック回路ＢＬ1のアウト信号出力端子部ＴOUTから第２クロック信号線ＬCLKOに応じたアウト信号ＳOUT（第１アウト信号ＳOUT1）が出力される。第１ブロック回路ＢＬ1から出力される第１アウト信号ＳOUT1は、該第１ブロック回路ＢＬ1の次に配列される第２ブロック回路ＢＬ2のセット信号付与端子部ＴSETに対して、セット信号ＳSETとして付与される。
【０１６７】
また、第１ブロック回路ＢＬ1から出力される第１アウト信号ＳOUT1は、該第１ブロック回路ＢＬ1の前に配列される第０ブロック回路ＢＬ0のリセット信号付与端子部ＴRESETに対して、リセット信号ＳRESETとして付与される。このとき、リセット信号付与端子部ＴRESETから第２１および第２４電極Ｅ２１，Ｅ２４に対してそれぞれリセット信号ＳRESETが付与される。その結果、第７および第８トランジスタＴｒ７，Ｔｒ８がそれぞれ導通状態に設定される。そして、第１信号線ＬDPにより第４端子部Ｔ4から第８トランジスタＴｒ８を介して第１２電極Ｅ１２に対して第１データ信号ＳDPが付与され、第４トランジスタＴｒ４が導通状態に設定される。一方、第９電極Ｅ９に対しては第１および第２データ信号ＳDP，ＳDNの何れも付与されないため、第３トランジスタＴｒ３が非導通状態に設定される。
【０１６８】
なお、本実施形態では、各ブロック回路ＢＬ0〜ＢＬnの第４トランジスタＴｒ４が導通状態に設定されている状態が、本発明の「第２設定状態」に相当する。そして、この状態では、各ブロック回路ＢＬ0〜ＢＬnが、第３トランジスタＴｒ３が非導通状態に設定され、且つ第４トランジスタＴｒ４が導通状態に設定されている状態（アウト信号出力禁止状態）となる。
【０１６９】
アウト信号出力禁止状態では、第５トランジスタＴｒ５が非導通状態となり、第６トランジスタＴｒ６が導通状態となる。このとき、第１クロック信号線ＬCLKEから第０ブロック回路ＢＬ0に対して第１クロック信号ＳCLKEが入力されても、第０ブロック回路ＢＬ0のアウト信号出力端子部ＴOUTから第１クロック信号線ＬCLKEに応じたアウト信号ＳOUT（第０アウト信号ＳOUT0）が出力されない。
【０１７０】
そして、上述したように、第１シフトモードでは、各ブロック回路ＢＬ0〜ＢＬnは、第１クロック信号入力状態と、第２クロック信号入力状態とに順次に設定される。このため、シフトレジスタ回路４００では、次のような動作が行われる。
【０１７１】
まず、外部からセット信号ＳSETが、第０ブロック回路ＢＬ0に対して入力されると、該第０ブロック回路ＢＬ0がアウト信号出力許可状態に設定される。そして、第０ブロック回路ＢＬ0に対して第１クロック信号ＳCLKEが入力されると、該第１クロック信号ＳCLKEに応じた第０アウト信号ＳOUT0が第０ブロック回路ＢＬ0から出力される。
【０１７２】
次に、第０アウト信号ＳOUT0が、セット信号ＳSETとして第１ブロック回路ＢＬ1に対して入力され、該第１ブロック回路ＢＬ1がアウト信号出力許可状態に設定される。そして、第１ブロック回路ＢＬ1に対して第２クロック信号ＳCLKOが入力されると、該第２クロック信号ＳCLKOに応じた第１アウト信号ＳOUT1が第１ブロック回路ＢＬ1から出力される。
【０１７３】
その次に、第１アウト信号ＳOUT1が、セット信号ＳSETとして第２ブロック回路ＢＬ2に対して入力されるとともに、該第１アウト信号ＳOUT1が、リセット信号ＳRESETとして第０ブロック回路ＢＬ0に対して入力される。このとき、第２ブロック回路ＢＬ2がアウト信号出力許可状態に設定されるとともに、第０ブロック回路ＢＬ0がアウト信号出力禁止状態に設定される。そして、第２ブロック回路ＢＬ2に対して第１クロック信号ＳCLKEが入力されると、該第１クロック信号ＳCLKEに応じた第２アウト信号ＳOUT2が第２ブロック回路ＢＬ2から出力される。なお、第０ブロック回路ＢＬ0はアウト信号出力禁止状態に設定されているため、第０ブロック回路ＢＬ0に対して第１クロック信号ＳCLKEが入力されても、該第０ブロック回路ＢＬ0から第０アウト信号ＳOUT0は出力されない。
【０１７４】
このような動作が繰り返されることで、前に配列されたブロック回路から出力されるアウト信号ＳOUTに応答して、第１〜ｎブロック回路ＢＬ1〜ＢＬnが一端側から他端側に向けて順次にアウト信号出力許可状態に設定される。そして、アウト信号出力許可状態に設定されたブロック回路は、次に配列されるブロック回路から出力されるアウト信号ＳOUTに応答して、アウト信号出力禁止状態に設定される。つまり、シフトレジスタ回路４００では、各ブロック回路ＢＬ0〜ＢＬnが、アウト信号出力許可状態とアウト信号出力禁止状態とに順次に設定される。
【０１７５】
第ｎブロック回路ＢＬnについては、次に配列されるブロック回路が存在していない。このため、ＴＧ２０２からの信号に応じて所定のタイミングで外部からリセット信号ＳRESETが入力されることで、第ｎブロック回路ＢＬnがアウト信号出力許可状態からアウト信号出力禁止状態に設定される。但し、第１、第４、および第５端子部Ｔ1，Ｔ4，Ｔ5に対して第１データ信号ＳDPが入力されず、且つ第２、第３、および第６端子部Ｔ2，Ｔ3，Ｔ6に対して第２データ信号ＳDNが入力される状態に変更して、第７〜１０端子部Ｔ7〜Ｔ10に対して第１モード信号ＳSLが入力される状態から、第１１および第１２端子部Ｔ11，Ｔ12に対して第２モード信号ＳPLが入力される状態に切り替えても、第ｎブロック回路ＢＬnをアウト信号出力許可状態からアウト信号出力禁止状態に設定することができる。
【０１７６】
そして、各ブロック回路ＢＬ0〜ＢＬnは、次のブロック回路の更に次に配列されるブロック回路がアウト信号出力禁止状態からアウト信号出力許可状態に設定されるタイミングで、アウト信号出力許可状態からアウト信号出力禁止状態に設定される。つまり、第０〜ｎブロック回路ＢＬ0〜ＢＬnにおいて、連続して配列され且つアウト信号出力許可状態に設定されている２つのブロック回路が、一端側から他端側に１つのブロック回路ずつ順次にシフトする。図１７では、このシフトの方向が矢印ＡｒSHIFTで示されている。
【０１７７】
このようにして、第１シフトモードに設定されたシフトレジスタ回路４００では、一端側に配列されている第０ブロック回路ＢＬ0のセット信号付与端子部ＴSETに対して、外部からセット信号ＳSETが付与された後に、第１クロック信号入力状態と、第２クロック信号入力状態とに交互に設定され、第０〜ｎアウト信号ＳOUT0〜ＳOUTnが順次に出力される。すなわち、第１シフトモードでは、シフトレジスタ回路４００が、第０アウト信号ＳOUT0、第１アウト信号ＳOUT1、第２アウト信号ＳOUT2、・・・、第ｎアウト信号ＳOUTnの順に各アウト信号ＳOUT0〜ＳOUTnを順次に出力する。そして、画像表示装置１では、１フレーム分の画像の表示時に、この第０〜ｎアウト信号ＳOUT0〜ＳOUTnが順次に出力される動作が１回行われる。したがって、動画を構成する複数フレーム分の画像が順次に表示される際には、第０〜ｎアウト信号ＳOUT0〜ＳOUTnが順次に出力される動作が複数回繰り返して行われる。
【０１７８】
＜第２シフトモード＞
第２シフトモードでは、第１シフトモードと同様に、第１クロック信号入力状態と第２クロック信号入力状態とに交互に設定される。そして、所定のタイミングで、他端側の第ｎブロック回路ＢＬnに対して、外部からリセット信号ＳRESETが付与される。
【０１７９】
但し、第１シフトモードでは、各ブロック回路ＢＬ0〜ＢＬnに対して、第１信号線ＬDPから第１データ信号ＳDPが付与されるとともに、第２信号線ＬDNから第２データ信号ＳDNが付与されないのに対して、第２シフトモードでは、各ブロック回路ＢＬ0〜ＢＬnに対して、第２信号線ＬDNから第２データ信号ＳDNが付与されるとともに、第１信号線ＬDPから第１データ信号ＳDPが付与されない。そして、第１シフトモードでは、シフトレジスタ回路４００が、第０アウト信号ＳOUT0、第１アウト信号ＳOUT1、第２アウト信号ＳOUT2、・・・、第ｎアウト信号ＳOUTnの順に各アウト信号ＳOUT0〜ＳOUTnを順次に出力するのに対して、第２シフトモードでは、シフトレジスタ回路４００が、第ｎアウト信号ＳOUTn、第ｎ−１アウト信号ＳOUTn-1、第ｎ−２アウト信号ＳOUTn-2、・・・、第０アウト信号ＳOUT0の順に各アウト信号ＳOUT0〜ＳOUTnを順次に出力する。
【０１８０】
ここで、図１８を参照しつつ、第２シフトモードにおけるシフトレジスタ回路４００の具体的な動作について説明する。
【０１８１】
図１８で示されるように、第２シフトモードでは、ＴＧ２０２からの信号に応じたリセット信号ＳRESETが外部から他端側の第ｎブロック回路ＢＬnのリセット信号付与端子部ＴRESETに対して付与されると、リセット信号付与端子部ＴRESETから第２１および第２４電極Ｅ２１，Ｅ２４に対してそれぞれリセット信号ＳRESETが付与される。このとき、第７および第８トランジスタＴｒ７，Ｔｒ８がそれぞれ導通状態となる。そして、第２信号線ＬDNにより第３端子部Ｔ3から第７トランジスタＴｒ７を介して第９電極Ｅ９に対して第２データ信号ＳDNが付与され、第３トランジスタＴｒ３が導通状態に設定される。また、第１２電極Ｅ１２に対しては第１および第２データ信号ＳDP，ＳDNの何れも付与されず、第４トランジスタＴｒ４が非導通状態に設定される。すなわち、第ｎブロック回路ＢＬnがアウト信号出力許可状態に設定される。
【０１８２】
このとき、第２クロック信号線ＬCLKOから第ｎブロック回路ＢＬnに対する第２クロック信号ＳCLKOの入力に応答して、第ｎブロック回路ＢＬnのアウト信号出力端子部ＴOUTから第２クロック信号ＳCLKOに応じたアウト信号ＳOUT（第ｎアウト信号ＳOUTn）が出力される。第ｎブロック回路ＢＬnから出力される第ｎアウト信号ＳOUTnは、第ｎブロック回路ＢＬnの前に配列される第ｎ−１ブロック回路ＢＬn-1のリセット信号付与端子部ＴRESETに対して、リセット信号ＳRESETとして付与される。
【０１８３】
第ｎ−１ブロック回路ＢＬn-1のリセット信号付与端子部ＴRESETに対して、第ｎブロック回路ＢＬnからのリセット信号ＳRESETが付与されると、第ｎ−１ブロック回路ＢＬn-1がアウト信号出力許可状態に設定される。そして、第１クロック信号線ＬCLKEから第ｎ−１ブロック回路ＢＬn-1に対する第１クロック信号ＳCLKEの入力に応答して、第ｎ−１ブロック回路ＢＬn-1のアウト信号出力端子部ＴOUTから第１クロック信号ＳCLKEに応じたアウト信号ＳOUT（第ｎ−１アウト信号ＳOUTn-1）が出力される。第ｎ−１ブロック回路ＢＬn-1から出力される第ｎ−１アウト信号ＳOUTn-1は、該第ｎ−１ブロック回路ＢＬn-1の前に配列される第ｎ−２ブロック回路ＢＬn-2のリセット信号付与端子部ＴRESETに対して、リセット信号ＳRESETとして付与される。
【０１８４】
また、第ｎ−１ブロック回路ＢＬn-1から出力される第ｎ−１アウト信号ＳOUTn-1は、該第ｎ−１ブロック回路ＢＬn-1の次に配列される第ｎブロック回路ＢＬnのセット信号付与端子部ＴSETに対して、セット信号ＳSETとして付与される。このとき、セット信号付与端子部ＴSETから第３および第６電極Ｅ３，Ｅ６に対してそれぞれセット信号ＳSETが付与される。このため、第１および第２トランジスタＴｒ１，Ｔｒ２がそれぞれ導通状態となる。このとき、第２信号線ＬDNにより第２端子部Ｔ2から第２トランジスタＴｒ２を介して第１２電極Ｅ１２に対して第２データ信号ＳDNが付与され、第４トランジスタＴｒ４が導通状態に設定される。一方、第９電極Ｅ９に対しては第１および第２データ信号ＳDP，ＳDNの何れも付与されないため、第３トランジスタＴｒ３が非導通状態に設定される。
【０１８５】
このとき、第５トランジスタＴｒ５が非導通状態に設定され、且つ第６トランジスタＴｒ６が導通状態に設定される。したがって、第２クロック信号線ＬCLKOから第ｎブロック回路ＢＬnに対して第２クロック信号ＳCLKOが入力されても、アウト信号出力端子部ＴOUTから第２クロック信号線ＬCLKOに応じたアウト信号ＳOUT（第ｎアウト信号ＳOUTn）が出力されない。すなわち、第ｎブロック回路ＢＬnがアウト信号出力禁止状態に設定される。
【０１８６】
そして、上述したように、第２シフトモードに設定されたシフトレジスタ回路４００では、各ブロック回路ＢＬ0〜ＢＬnは、第１クロック信号入力状態と第２クロック信号入力状態とに順次に設定される。このため、シフトレジスタ回路４００では、次のような動作が行われる。
【０１８７】
まず、リセット信号ＳRESETが、外部から第ｎブロック回路ＢＬnに対して入力されると、該第ｎブロック回路ＢＬnがアウト信号出力許可状態に設定される。そして、第ｎブロック回路ＢＬnに対して第２クロック信号ＳCLKOが入力されると、該第２クロック信号ＳCLKOに応じた第ｎアウト信号ＳOUTnが第ｎブロック回路ＢＬnから出力される。
【０１８８】
次に、第ｎアウト信号ＳOUTnが、リセット信号ＳRESETとして第ｎ−１ブロック回路ＢＬn-1に対して入力され、該第ｎ−１ブロック回路ＢＬn-1がアウト信号出力許可状態に設定される。そして、第ｎ−１ブロック回路ＢＬn-1に対して第１クロック信号ＳCLKEが入力されると、該第１クロック信号ＳCLKEに応じた第ｎ−１アウト信号ＳOUTn-1が第ｎ−１ブロック回路ＢＬn-1から出力される。
【０１８９】
その次に、第ｎ−１アウト信号ＳOUTn-1が、リセット信号ＳRESETとして第ｎ−２ブロック回路ＢＬn-2に対して入力されるとともに、該第ｎ−１アウト信号ＳOUTn-1が、セット信号ＳSETとして第ｎブロック回路ＢＬnに対して入力される。このとき、第ｎ−２ブロック回路ＢＬn-2がアウト信号出力許可状態に設定されるとともに、第ｎブロック回路ＢＬnがアウト信号出力禁止状態に設定される。そして、第ｎ−２ブロック回路ＢＬn-2に対して第２クロック信号ＳCLKOが入力されると、該第２クロック信号ＳCLKOに応じた第ｎ−２アウト信号ＳOUTn-2が第ｎ−２ブロック回路ＢＬn-2から出力される。また、第ｎブロック回路ＢＬnはアウト信号出力禁止状態に設定されているため、第ｎブロック回路ＢＬnに対して第２クロック信号ＳCLKOが入力されても、該第ｎブロック回路ＢＬnから第ｎアウト信号ＳOUTnは出力されない。
【０１９０】
このような動作が繰り返されることで、次に配列されたブロック回路から出力されるアウト信号ＳOUTに応答して、第０〜ｎ−１ブロック回路ＢＬ0〜ＢＬn-1が他端側から一端側に向けて順次にアウト信号出力許可状態に設定される。そして、アウト信号出力許可状態に設定されたブロック回路は、前に配列されるブロック回路から出力されるアウト信号ＳOUTに応答して、アウト信号出力禁止状態に設定される。つまり、シフトレジスタ回路４００では、各ブロック回路ＢＬ0〜ＢＬnが、アウト信号出力許可状態とアウト信号出力禁止状態とに順次に設定される。
【０１９１】
なお、第０ブロック回路ＢＬ0については、前に配列されるブロック回路が存在していない。このため、ＴＧ２０２からの信号に応じて所定のタイミングで外部からリセット信号ＳSETが入力されることで、第０ブロック回路ＢＬ0がアウト信号出力許可状態からアウト信号出力禁止状態に設定される。但し、外部から第０ブロック回路ＢＬ0に対してセット信号ＳSETを所定のタイミングで入力する代わりに、第７〜１０端子部Ｔ7〜Ｔ10に対して第１モード信号ＳSLが入力される状態から、第１１および第１２端子部Ｔ11，Ｔ12に対して第２モード信号ＳPLが入力される状態に切り替えても、第０ブロック回路ＢＬ0をアウト信号出力許可状態からアウト信号出力禁止状態に設定することができる。
【０１９２】
そして、各ブロック回路ＢＬ0〜ＢＬnは、前のブロック回路の更に前に配列されるブロック回路がアウト信号出力禁止状態からアウト信号出力許可状態に設定されるタイミングで、アウト信号出力許可状態からアウト信号出力禁止状態に設定される。つまり、第０〜ｎブロック回路ＢＬ0〜ＢＬnにおいて、連続して配列され且つアウト信号出力許可状態に設定されている２つのブロック回路が、他端側から一端側に１つのブロック回路ずつ順次にシフトする。図１８では、このシフトの方向が矢印ＡｒSHIFTで示されている。
【０１９３】
このようにして、第２シフトモードに設定されたシフトレジスタ回路４００では、他端側に配列されている第ｎブロック回路ＢＬnのリセット信号付与端子部ＴRESETに対して、外部からリセット信号ＳRESETが付与された後に、第２クロック信号入力状態と、第１クロック信号入力状態とに交互に設定され、第０〜ｎアウト信号ＳOUT0〜ＳOUTnが順次に出力される。すなわち、第２シフトモードでは、シフトレジスタ回路４００が、第ｎアウト信号ＳOUTn、第ｎ−１アウト信号ＳOUTn-1、第ｎ−２アウト信号ＳOUTn-2、・・・、第０アウト信号ＳOUT0の順に各アウト信号ＳOUT0〜ＳOUTnを順次に出力する。
【０１９４】
＜同時出力モード＞
同時出力モードでは、第７〜１０端子部Ｔ7〜Ｔ10に対して第１モード信号ＳSLが入力されないため、第９〜１２トランジスタＴｒ９〜Ｔｒ１２が非導通状態に設定されている。また、第１１および第１２端子部Ｔ11，Ｔ12に対して第２モード信号ＳPLが、所定のタイミングで入力されることにより、全てのブロック回路ＢＬ0〜ＢＬnにおいて、第１３および第１４トランジスタＴｒ１３，Ｔｒ１４が導通状態に設定される。
【０１９５】
図１９で示されるように、同時出力モードでは、各ブロック回路ＢＬ0〜ＢＬnの第９〜１２トランジスタＴｒ９〜Ｔｒ１２が非導通状態に設定され、第１信号線ＬDPから各ブロック回路ＢＬ0〜ＢＬnに第１データ信号ＳDPが付与され、且つ第２信号線ＬDNから各ブロック回路ＢＬ0〜ＢＬnに第２データ信号ＳDNが付与されていない状態で、第１１および第１２端子部Ｔ11，Ｔ12に対して第２モード信号ＳPLが入力される。このとき、全てのブロック回路ＢＬ0〜ＢＬnにおいて、第１３および第１４トランジスタＴｒ１３，Ｔｒ１４が導通状態に設定され、第１信号線ＬDPから第１３トランジスタＴｒ１３を介して第９、第１０、および第１５電極Ｅ９，Ｅ１０，Ｅ１５に対して第１データ信号ＳDPが付与され、第２信号線ＬDNからは第１４トランジスタＴｒ１４を介して第７、第１２、および第１８電極Ｅ７，Ｅ１２，Ｅ１８に対して第２データ信号ＳDNが付与されない。その結果、各第３トランジスタＴｒ３が非導通状態に設定され、各第４トランジスタＴｒ４が導通状態に設定される。このため、全てのブロック回路ＢＬ0〜ＢＬnにおいて、第５トランジスタＴｒ５が導通状態に設定されるとともに、第６トランジスタＴｒ６が非導通状態に設定される。すなわち、全てのブロック回路ＢＬ0〜ＢＬnが、同時にアウト信号出力許可状態に設定される。
【０１９６】
そして、所定のタイミングで、奇数番目の各ブロック回路ＢＬ0，ＢＬ2，ＢＬ4，・・・，ＢＬn-1に対して第１クロック信号線ＬCLKEから第１クロック信号ＳCLKEが入力され、且つ偶数番目の各ブロック回路ＢＬ1，ＢＬ3，ＢＬ5，・・・，ＢＬに対して第２クロック信号線ＬCLKOから第２クロック信号ＳCLKOが入力される。このとき、奇数番目のブロック回路ＢＬ0，ＢＬ2，ＢＬ4，・・・，ＢＬn-1から第１クロック信号ＳCLKEに応じたアウト信号ＳOUT0，ＳOUT2，ＳOUT4，・・・，ＳOUTn-1が出力され、偶数番目のブロック回路ＢＬ1，ＢＬ3，ＢＬ5，・・・，ＢＬnから第２クロック信号ＳCLKOに応じたアウト信号ＳOUT1，ＳOUT3，ＳOUT5，・・・，ＳOUTnが出力される。すなわち、全てのブロック回路ＢＬ0〜ＢＬnから、同時にアウト信号ＳOUT0〜ＳOUTnがそれぞれ出力される。
【０１９７】
また、全てのブロック回路ＢＬ0〜ＢＬnにおいて、第２モード信号ＳPLが入力され、第１信号線ＬDPから第１３トランジスタＴｒ１３を介して第９、第１０、および第１５電極Ｅ９，Ｅ１０，Ｅ１５に対して第１データ信号ＳDPが付与されず、且つ第２信号線ＬDNから第１４トランジスタＴｒ１４を介して第７、第１２、および第１８電極Ｅ７，Ｅ１２，Ｅ１８に対して第２データ信号ＳDNが付与されている場合には、第３トランジスタＴｒ３が非導通状態に設定され、第４トランジスタＴｒ４が導通状態に設定される。このとき、全てのブロック回路ＢＬ0〜ＢＬnにおいて、第５トランジスタＴｒ５が非導通状態に設定されるとともに、第６トランジスタＴｒ６が導通状態に設定される。すなわち、全てのブロック回路ＢＬ0〜ＢＬnが、同時にアウト信号出力禁止状態に設定される。
【０１９８】
また、全てのブロック回路ＢＬ0〜ＢＬnにおいて、第２モード信号ＳPLが入力され、第１信号線ＬDPから第１３トランジスタＴｒ１３を介して第９、第１０、および第１５電極Ｅ９，Ｅ１０，Ｅ１５に対して第１データ信号ＳDPが付与されず、且つ第２信号線ＬDNから第１４トランジスタＴｒ１４を介して第７、第１２、および第１８電極Ｅ７，Ｅ１２，Ｅ１８に対して第２データ信号ＳDNも付与されていない場合には、アウト信号出力端子部ＴOUTの電位が流動的な状態（フローティング状態）となり、第０〜ｎアウト信号ＳOUT0〜ＳOUTnの電位も流動的な電位ＶHiZとなる。
【０１９９】
更に、全てのブロック回路ＢＬ0〜ＢＬnに対して、第２モード信号ＳPLが入力され、第１データ信号ＳDPが付与されず、第２データ信号ＳDNが付与され、且つ第１および第２クロック信号ＳCLKE，ＳCLKOが入力されない状態に設定されることで、全てのブロック回路ＢＬ0〜ＢＬnからアウト信号ＳOUT0〜ＳOUTnが出力されない状態（静止状態）に設定される。
【０２００】
なお、全てのブロック回路ＢＬ0〜ＢＬnに対して、第１信号線ＬDPからの第１データ信号ＳDPの付与と、第２信号線ＬDNからの第２データ信号ＳDNの付与とが同時に行われることは、禁止される。仮に、全てのブロック回路ＢＬ0〜ＢＬnに対して、第１および第２データ信号ＳDP，ＳDNが同時に付与されれば、第１および第２信号線ＬDP，ＳDNから低電位線ＬVLに向けて貫通電流が流れてしまう。
【０２０１】
＜シフトレジスタ回路の動作＞
上述したように、図４で示された期間Ｐ１〜Ｐ６が繰り返されることで、各有機ＥＬ素子１１の発光が繰り返されて、有機ＥＬディスプレイ部３において出力画像信号に応じた動画像が表示される。そして、第０〜ｎ走査信号線ＬSSの電位Ｖls0〜Ｖlsn、すなわちＹドライバ回路４Ｙからの出力に着目すると、第０〜ｎ走査信号線ＬSSの電位Ｖls0〜Ｖlsnが順次に高電位ＶgHとなる期間Ｐ４と、全ての第０〜ｎ走査信号線ＬSSの電位Ｖls0〜Ｖlsnが低電位ＶgLとなる期間Ｐ２，Ｐ５，Ｐ６と、全ての第０〜ｎ走査信号線ＬSSの電位Ｖls0〜Ｖlsnが高電位ＶgHとなる期間Ｐ１，Ｐ３とがある。そして、シフトレジスタ回路４００が同時出力モードに設定されていれば、全ての第０〜ｎ走査信号線ＬSSの電位Ｖls0〜Ｖlsnを低電位ＶgLおよび高電位ＶgHに設定することが可能である。
【０２０２】
このため、本実施形態に係る画像表示装置１では、有機ＥＬディスプレイ部３において出力画像信号に応じた動画像を表示する際には、Ｙドライバ回路４Ｙを構成するシフトレジスタ回路４００が期間Ｐ４に対応して第１シフトモードに設定される期間（第１シフトモード期間）ＴSHIFTと、該シフトレジスタ回路４００が期間Ｐ１〜Ｐ３，Ｐ５，Ｐ６に対応して同時出力モードに設定される期間（同時出力モード期間）ＴPARAとが交互に繰り返される。つまり、シフトレジスタ回路４００は、第１モード信号線ＬSLから各ブロック回路ＢＬ0〜ＢＬnに対して第１モード信号ＳSLが付与されている状態と、第１モード信号線ＬSLから各ブロック回路ＢＬ0〜ＢＬnに対して第１モード信号ＳSLが付与されていない状態とに交互に設定される。
【０２０３】
図２０は、有機ＥＬディスプレイ部３において出力画像信号に応じた動画像を表示する際におけるシフトレジスタ回路４００の動作に係るタイミングチャートである。なお、図２０は、第１シフトモード期間ＴSHIFTと同時出力モード期間ＴPARAとが複数回繰り返されるうちの、１回分の第１シフトモード期間ＴSHIFT（時刻ｔ2〜ｔ17の期間）と同時出力モード期間ＴPARA（時刻ｔ20〜ｔ25の期間）とに着目したものである。
【０２０４】
図２０では、横軸が時刻を示しており、上から順に、（ａ）外部から第０ブロック回路ＢＬ0へのセット信号ＳSET（以下「先頭セット信号ＳSETL」と称する）、（ｂ）各ブロック回路ＢＬ0〜ＢＬnにおける第１クロック信号ＳCLKE、（ｃ）各ブロック回路ＢＬ0〜ＢＬnにおける第２クロック信号ＳCLKO、（ｄ）各ブロック回路ＢＬ0〜ＢＬnにおける第１データ信号ＳDP、（ｅ）各ブロック回路ＢＬ0〜ＢＬnにおける第２データ信号ＳDN、（ｆ）各ブロック回路ＢＬ0〜ＢＬnにおける第１モード信号ＳSL、（ｇ）各ブロック回路ＢＬ0〜ＢＬnにおける第２モード信号ＳPL、（ｈ）第０アウト信号ＳOUT0、（ｉ）第１アウト信号ＳOUT1、（ｊ）第２アウト信号ＳOUT2、（ｋ）第３アウト信号ＳOUT3、（ｌ）第ｎ−１アウト信号ＳOUTn-1、および（ｍ）第ｎアウト信号ＳOUTnの入力または出力タイミングについてそれぞれ示されている。図２０では、各信号が入力または出力されている状態（Ｈｉｇｈ状態）が「１」、各信号が入力または出力されていない状態（Ｌｏｗ状態）が「０」で示されている。なお、各信号の入力は、ＴＧ２０２からの信号に応じて制御される。
【０２０５】
図２０で示されるように、まず、時刻ｔ1において、第０ブロック回路ＢＬ0へ先頭セット信号ＳSETLが入力されておらず、各ブロック回路ＢＬ０〜ＢＬｎに第１クロック信号ＳCLKE、第２クロック信号ＳCLKO、第１データ信号ＳDP、および第１モード信号ＳSLが入力されておらず、且つ各ブロック回路ＢＬ０〜ＢＬｎに第２データ信号ＳDNおよび第２モード信号ＳPLが入力されている状態から、各ブロック回路ＢＬ０〜ＢＬｎに第２モード信号ＳPLが入力されていない状態（Ｌｏｗ状態）に設定される。このとき、その他の信号の入力の状態は維持される。なお、以下の時間経過に対する信号の入出力の状態変化については、述べてられていない信号は、原則として、直前の信号の入出力の状態が維持されているものとする。
【０２０６】
時刻ｔ2では、各ブロック回路ＢＬ０〜ＢＬｎに第１データ信号ＳDPおよび第１モード信号ＳSLが入力されている状態（Ｈｉｇｈ状態）に設定されるとともに、各ブロック回路ＢＬ０〜ＢＬｎに第２データ信号ＳDNが入力されていない状態（Ｌｏｗ状態）に設定される。このとき、シフトレジスタ回路４００が第１シフトモードに設定される。
【０２０７】
時刻ｔ3〜ｔ4では、第０ブロック回路ＢＬ0に対して先頭セット信号ＳSETLが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第０ブロック回路ＢＬ0がアウト信号出力許可状態に設定される。
【０２０８】
時刻ｔ5〜ｔ6では、各ブロック回路ＢＬ０〜ＢＬｎに第１クロック信号ＳCLKEが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第０ブロック回路ＢＬ0から第１クロック信号ＳCLKEに応じた第０アウト信号ＳOUT0が出力される。そして、第０アウト信号ＳOUT0が第１ブロック回路ＢＬ1に対するセット信号ＳSETとして、該第１ブロック回路ＢＬ1に対して入力され、該第１ブロック回路ＢＬ1がアウト信号出力許可状態に設定される。なお、時刻ｔ6では、各ブロック回路ＢＬ０〜ＢＬｎに第１クロック信号ＳCLKEが入力されていない状態（Ｌｏｗ状態）に設定される。
【０２０９】
時刻ｔ7〜ｔ8では、各ブロック回路ＢＬ０〜ＢＬｎに第２クロック信号ＳCLKOが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第１ブロック回路ＢＬ1から第２クロック信号ＳCLKOに応じた第１アウト信号ＳOUT1が出力される。そして、第１アウト信号ＳOUT1が第２ブロック回路ＢＬ2に対するセット信号ＳSETとして、該第２ブロック回路ＢＬ2に対して入力され、該第２ブロック回路ＢＬ2がアウト信号出力許可状態に設定される。また、第１アウト信号ＳOUT1が第０ブロック回路ＢＬ0に対するリセット信号ＳRESETとして、該第０ブロック回路ＢＬ0に対して入力され、該第０ブロック回路ＢＬ0がアウト信号出力禁止状態に設定される。なお、時刻ｔ8では、各ブロック回路ＢＬ０〜ＢＬｎに第２クロック信号ＳCLKOが入力されていない状態（Ｌｏｗ状態）に設定される。
【０２１０】
時刻ｔ9〜ｔ10では、各ブロック回路ＢＬ０〜ＢＬｎに第１クロック信号ＳCLKEが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第２ブロック回路ＢＬ2から第１クロック信号ＳCLKEに応じた第２アウト信号ＳOUT2が出力される。そして、第２アウト信号ＳOUT2が第３ブロック回路ＢＬ3に対するセット信号ＳSETとして、該第３ブロック回路ＢＬ3に対して入力され、該第３ブロック回路ＢＬ3がアウト信号出力許可状態に設定される。また、第２アウト信号ＳOUT2が第１ブロック回路ＢＬ1に対するリセット信号ＳRESETとして、該第１ブロック回路ＢＬ1に対して入力され、該第１ブロック回路ＢＬ1がアウト信号出力禁止状態に設定される。なお、時刻ｔ10では、各ブロック回路ＢＬ０〜ＢＬｎに第１クロック信号ＳCLKEが入力されていない状態（Ｌｏｗ状態）に設定される。
【０２１１】
時刻ｔ11〜ｔ12では、各ブロック回路ＢＬ０〜ＢＬｎに第２クロック信号ＳCLKOが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第３ブロック回路ＢＬ3から第２クロック信号ＳCLKOに応じた第３アウト信号ＳOUT3が出力される。そして、第３アウト信号ＳOUT3が第４ブロック回路ＢＬ4に対するセット信号ＳSETとして、該第４ブロック回路ＢＬ4に対して入力され、該第４ブロック回路ＢＬ4がアウト信号出力許可状態に設定される。また、第３アウト信号ＳOUT3が第２ブロック回路ＢＬ2に対するリセット信号ＳRESETとして、該第２ブロック回路ＢＬ2に対して入力され、該第２ブロック回路ＢＬ2がアウト信号出力禁止状態に設定される。なお、時刻ｔ12では、各ブロック回路ＢＬ０〜ＢＬｎに第２クロック信号ＳCLKOが入力されていない状態（Ｌｏｗ状態）に設定される。
【０２１２】
そして、時刻ｔ8〜ｔ12における動作と同様な動作が繰り返されて、第４〜ｎ−２ブロック回路ＢＬ4〜ＢＬn-2において、番号順に第４〜ｎ−２アウト信号ＳOUT4〜ＳOUTn-2が順次に出力される。
【０２１３】
次に、時刻ｔ13〜ｔ14では、各ブロック回路ＢＬ０〜ＢＬｎに第１クロック信号ＳCLKEが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第ｎ−１ブロック回路ＢＬn-1から第１クロック信号ＳCLKEに応じた第ｎ−１アウト信号ＳOUTn-1が出力される。そして、第ｎ−１アウト信号ＳOUTn-1が第ｎブロック回路ＢＬnに対するセット信号ＳSETとして、該第ｎブロック回路ＢＬnに対して入力され、該第ｎブロック回路ＢＬnがアウト信号出力許可状態に設定される。また、第ｎ−１アウト信号ＳOUTn-1が第ｎ−２ブロック回路ＢＬn-2に対するリセット信号ＳRESETとして、該第ｎ−２ブロック回路ＢＬn-2に対して入力され、該第ｎ−２ブロック回路ＢＬn-2がアウト信号出力禁止状態に設定される。なお、時刻ｔ14では、各ブロック回路ＢＬ０〜ＢＬｎに第１クロック信号ＳCLKEが入力されていない状態（Ｌｏｗ状態）に設定される。
【０２１４】
時刻ｔ15〜ｔ16では、各ブロック回路ＢＬ０〜ＢＬｎに第２クロック信号ＳCLKOが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第ｎブロック回路ＢＬnから第２クロック信号ＳCLKOに応じた第ｎアウト信号ＳOUTnが出力される。そして、第ｎアウト信号ＳOUTnが第ｎ−１ブロック回路ＢＬn-1に対するリセット信号ＳRESETとして、該第ｎ−１ブロック回路ＢＬn-1に対して入力され、該第ｎ−１ブロック回路ＢＬn-1がアウト信号出力禁止状態に設定される。なお、時刻ｔ16では、各ブロック回路ＢＬ０〜ＢＬｎに第２クロック信号ＳCLKOが入力されていない状態（Ｌｏｗ状態）に設定される。
【０２１５】
時刻ｔ17では、各ブロック回路ＢＬ０〜ＢＬｎに第１データ信号ＳDPおよび第１モード信号ＳSLが入力されていない状態（Ｌｏｗ状態）に設定されるとともに、各ブロック回路ＢＬ０〜ＢＬｎに第２データ信号ＳDNが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、シフトレジスタ回路４００が第１シフトモードに設定されている状態から解除される。
【０２１６】
時刻ｔ18〜ｔ19では、各ブロック回路ＢＬ０〜ＢＬｎに第２モード信号ＳPLが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、全てのブロック回路ＢＬ0〜ＢＬnから第０〜ｎアウト信号ＳOUT0〜ＳOUTnが出力されない静止状態にシフトレジスタ回路４００が設定される。なお、時刻ｔ19では、各ブロック回路ＢＬ０〜ＢＬｎに第２モード信号ＳPLが入力されていない状態（Ｌｏｗ状態）に設定される。
【０２１７】
時刻ｔ20では、各ブロック回路ＢＬ０〜ＢＬｎに第１データ信号ＳDPが入力されている状態（Ｈｉｇｈ状態）に設定されるとともに、各ブロック回路ＢＬ０〜ＢＬｎに第２データ信号ＳDNが入力されていない状態（Ｌｏｗ状態）に設定される。このとき、シフトレジスタ回路４００が同時出力モードに設定される。
【０２１８】
時刻ｔ21〜ｔ22では、各ブロック回路ＢＬ０〜ＢＬｎに第２モード信号ＳPLが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、各ブロック回路ＢＬ０〜ＢＬｎに第１データ信号ＳDPが入力されている状態（Ｈｉｇｈ状態）に設定されているため、全てのブロック回路ＢＬ0〜ＢＬnが、アウト信号出力可能状態に設定される。なお、時刻ｔ22では、各ブロック回路ＢＬ０〜ＢＬｎに第２モード信号ＳPLが入力されていない状態（Ｌｏｗ状態）に設定される。
【０２１９】
時刻ｔ23〜ｔ24では、各ブロック回路ＢＬ０〜ＢＬｎに第１および第２クロック信号ＳCLKE，ＳCLKOが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第０〜ｎブロック回路ＢＬ0〜ＢＬnから第１または第２クロック信号ＳCLKE，ＳCLKOに応じた第０〜ｎアウト信号ＳOUT0〜ＳOUTnが出力される。なお、図２０では、同時出力モード期間ＴPARAにおいて、第０〜ｎブロック回路ＢＬ0〜ＢＬnから第０〜ｎアウト信号ＳOUT0〜ＳOUTnが１回出力される例が示されているが、有機ＥＬディスプレイ部３において出力画像信号に応じた動画像の各フレームを表示する際には、図４で示された期間Ｐ１，Ｐ３において全ての第０〜ｎ走査信号線ＬSSの電位Ｖls0〜Ｖlsnが高電位ＶgHとなることに対応するように、第０〜ｎブロック回路ＢＬ0〜ＢＬnから第０〜ｎアウト信号ＳOUT0〜ＳOUTnが２回出力される。また、時刻ｔ24では、各ブロック回路ＢＬ０〜ＢＬｎに第１および第２クロック信号ＳCLKE，ＳCLKOが入力されていない状態（Ｌｏｗ状態）に設定される。
【０２２０】
時刻ｔ25では、各ブロック回路ＢＬ０〜ＢＬｎに第１データ信号ＳDPが入力されていない状態（Ｌｏｗ状態）に設定されるとともに、各ブロック回路ＢＬ０〜ＢＬｎに第２データ信号ＳDNおよび第２モード信号ＳPLが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、シフトレジスタ回路４００が同時出力モードに設定されている状態から解除され、第０〜ｎブロック回路ＢＬ0〜ＢＬnから第０〜ｎアウト信号ＳOUT0〜ＳOUTnが出力されない静止状態にシフトレジスタ回路４００が設定される。
【０２２１】
以上のような時刻ｔ1〜ｔ25におけるシフトレジスタ回路４００の動作が繰り返されることで、有機ＥＬディスプレイ部３において出力画像信号に応じた動画像が表示される。
【０２２２】
図２１および図２２は、図２０で示されたシフトレジスタ回路４００の動作に係るタイミングチャートよりも、より詳細な動作を示したタイミングチャートである。
【０２２３】
図２１は、図２０で示された時刻ｔ1〜ｔ18を含む期間の動作に係るタイミングチャートに、各ブロック回路ＢＬ0〜ＢＬnにおける第５および第６トランジスタＴｒ５，Ｔｒ６のゲートの電位（第５および第６ゲート電位）Ｔｒ５GATE0〜Ｔｒ５GATEn，Ｔｒ６GATE0〜Ｔｒ６GATEnの変化を加えたタイミングチャートである。また、図２２は、図２０で示された時刻ｔ17〜ｔ25を含む期間の動作に係るタイミングチャートに、各ブロック回路ＢＬ0〜ＢＬnにおける第５および第６ゲート電位Ｔｒ５GATE0〜Ｔｒ５GATEn，Ｔｒ６GATE0〜Ｔｒ６GATEnの変化を加えたタイミングチャートである。
【０２２４】
なお、図２１および図２２では、第５および第６ゲート電位Ｔｒ５GATE0〜Ｔｒ５GATEn，Ｔｒ６GATE0〜Ｔｒ６GATEnが低電位（例えば０Ｖ近傍）である状態（低電位状態）が「Ｌ」で示され、高電位（例えば１０Ｖ近傍）である状態（高電位状態）が「Ｈ」で示され、高電位よりも高い極大電位（例えば２０Ｖ近傍）である状態（極大電位状態）が「ＳＨ」で示されている。
【０２２５】
上述したように、図２１および図２２で示されるタイミングチャートは、図２０で示されたタイミングチャートと比較して、第５および第６ゲート電位Ｔｒ５GATE0〜Ｔｒ５GATEn，Ｔｒ６GATE0〜Ｔｒ６GATEnの変化が追加されたものである。このため、以下では、図２０で示されたタイミングチャートと同様な動作については、説明を省略し、追加された第５および第６ゲート電位Ｔｒ５GATE0〜Ｔｒ５GATEn，Ｔｒ６GATE0〜Ｔｒ６GATEnの変化について説明する。
【０２２６】
図２１で示されるように、時刻ｔ3では、第０ブロック回路ＢＬ0に対して先頭セット信号ＳSETLが入力されている状態（Ｈｉｇｈ状態）に設定される。この設定に応じて、第０ブロック回路ＢＬ0の第５ゲート電位Ｔｒ５GATE0が、低電位状態から高電位状態に移行するとともに、該第０ブロック回路ＢＬ0の第６ゲート電位Ｔｒ６GATE0が、高電位状態から低電位状態に移行する。つまり、第０ブロック回路ＢＬ0がアウト信号出力可能状態に設定される。
【０２２７】
時刻ｔ5〜ｔ6では、各ブロック回路ＢＬ０〜ＢＬｎに第１クロック信号ＳCLKEが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第０ブロック回路ＢＬ0において、第５トランジスタＴｒ５のドレインとゲートとの間の浮遊容量により、第５ゲート電位Ｔｒ５GATE0が高電位状態から極大電位状態に移行する。更に、このとき、第０ブロック回路ＢＬ0から第１クロック信号ＳCLKEに応じた第０アウト信号ＳOUT0が出力される。
【０２２８】
また、時刻ｔ5では、第０アウト信号ＳOUT0がセット信号ＳSETとして第１ブロック回路ＢＬ1に対して入力され、第１ブロック回路ＢＬ1の第５ゲート電位Ｔｒ５GATE1が、低電位状態から高電位状態に移行するとともに、該第１ブロック回路ＢＬ1の第６ゲート電位Ｔｒ６GATE1が高電位状態から低電位状態に移行する。つまり、第１ブロック回路ＢＬ1がアウト信号出力可能状態に設定される。
【０２２９】
時刻ｔ7〜ｔ8では、各ブロック回路ＢＬ０〜ＢＬｎに第２クロック信号ＳCLKOが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第１ブロック回路ＢＬ1において、第５トランジスタＴｒ５のドレインとゲートとの間の浮遊容量により、第５ゲート電位Ｔｒ５GATE1が高電位状態から極大電位状態に移行する。更に、このとき、第１ブロック回路ＢＬ1から第２クロック信号ＳCLKOに応じた第１アウト信号ＳOUT1が出力される。
【０２３０】
また、時刻ｔ7では、第１アウト信号ＳOUT1がセット信号ＳSETとして第２ブロック回路ＢＬ2に対して入力され、第２ブロック回路ＢＬ2の第５ゲート電位Ｔｒ５GATE2が、低電位状態から高電位状態に移行するとともに、該第２ブロック回路ＢＬ2の第６ゲート電位Ｔｒ６GATE2が高電位状態から低電位状態に移行する。つまり、第２ブロック回路ＢＬ2がアウト信号出力可能状態に設定される。
【０２３１】
更に、時刻ｔ7では、第１アウト信号ＳOUT1がリセット信号ＳRESETとして第０ブロック回路ＢＬ0に対して入力され、第０ブロック回路ＢＬ0の第５ゲート電位Ｔｒ５GATE0が、高電位状態から低電位状態に移行するとともに、該第０ブロック回路ＢＬ0の第６ゲート電位Ｔｒ６GATE0が、低電位状態から高電位状態に移行する。つまり、第０ブロック回路ＢＬ0がアウト信号出力可能状態からアウト信号出力禁止状態に設定される。
【０２３２】
時刻ｔ9〜ｔ10では、各ブロック回路ＢＬ０〜ＢＬｎに第１クロック信号ＳCLKEが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第２ブロック回路ＢＬ2において、第５トランジスタＴｒ５のドレインとゲートとの間の浮遊容量により、第５ゲート電位Ｔｒ５GATE2が高電位状態から極大電位状態に移行する。更に、このとき、第２ブロック回路ＢＬ2から第１クロック信号ＳCLKEに応じた第２アウト信号ＳOUT2が出力される。
【０２３３】
また、時刻ｔ9では、第２アウト信号ＳOUT2がセット信号ＳSETとして第３ブロック回路ＢＬ3に対して入力され、該第３ブロック回路ＢＬ3の第５ゲート電位Ｔｒ５GATE3が低電位状態から高電位状態に移行するとともに、該第３ブロック回路ＢＬ3の第６ゲート電位Ｔｒ６GATE3が高電位状態から低電位状態に移行する。つまり、第３ブロック回路ＢＬ3がアウト信号出力可能状態に設定される。
【０２３４】
更に、時刻ｔ9では、第２アウト信号ＳOUT2がリセット信号ＳRESETとして第１ブロック回路ＢＬ1に対して入力され、該第１ブロック回路ＢＬ1の第５ゲート電位Ｔｒ５GATE1が高電位状態から低電位状態に移行するとともに、第１ブロック回路ＢＬ1の第６ゲート電位Ｔｒ６GATE1が低電位状態から高電位状態に移行する。つまり、第１ブロック回路ＢＬ1がアウト信号出力可能状態からアウト信号出力禁止状態に設定される。
【０２３５】
時刻ｔ11〜ｔ12では、各ブロック回路ＢＬ０〜ＢＬｎに第２クロック信号ＳCLKOが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第３ブロック回路ＢＬ3において、第５トランジスタＴｒ５のドレインとゲートとの間の浮遊容量により、第５ゲート電位Ｔｒ５GATE3が高電位状態から極大電位状態に移行する。更に、このとき、第３ブロック回路ＢＬ3から第２クロック信号ＳCLKOに応じた第３アウト信号ＳOUT3が出力される。
【０２３６】
また、時刻ｔ11では、第３アウト信号ＳOUT3がセット信号ＳSETとして第４ブロック回路ＢＬ4に対して入力され、該第４ブロック回路ＢＬ4の第５ゲート電位Ｔｒ５GATE4が低電位状態から高電位状態に移行するとともに、該第４ブロック回路ＢＬ4の第６ゲート電位Ｔｒ６GATE4が高電位状態から低電位状態に移行する。つまり、第４ブロック回路ＢＬ4がアウト信号出力可能状態に設定される。
【０２３７】
更に、時刻ｔ11では、第３アウト信号ＳOUT3がリセット信号ＳRESETとして第２ブロック回路ＢＬ2に対して入力され、該第２ブロック回路ＢＬ2の第５ゲート電位Ｔｒ５GATE2が高電位状態から低電位状態に移行するとともに、該第２ブロック回路ＢＬ2の第６ゲート電位Ｔｒ６GATE2が低電位状態から高電位状態に移行する。つまり、第２ブロック回路ＢＬ2がアウト信号出力可能状態からアウト信号出力禁止状態に設定される。
【０２３８】
そして、時刻ｔ8〜ｔ12における動作と同様な動作が繰り返されて、第４〜ｎ−２ブロック回路ＢＬ4〜ＢＬn-2が番号順にアウト信号出力可能状態に設定され、第４〜ｎ−２アウト信号ＳOUT4〜ＳOUTn-2が順次に出力される。
【０２３９】
次に、時刻ｔ13〜ｔ14では、各ブロック回路ＢＬ０〜ＢＬｎに第１クロック信号ＳCLKEが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第ｎ−１ブロック回路ＢＬn-1において、第５トランジスタＴｒ５のドレインとゲートとの間の浮遊容量により、第５ゲート電位Ｔｒ５GATEn-1が高電位状態から極大電位状態に移行する。更に、このとき、第ｎ−１ブロック回路ＢＬn-1から第１クロック信号ＳCLKEに応じた第ｎ−１アウト信号ＳOUTn-1が出力される。
【０２４０】
また、時刻ｔ13では、第ｎ−１アウト信号ＳOUTn-1がセット信号ＳSETとして第ｎブロック回路ＢＬnに対して入力され、該第ｎブロック回路ＢＬnの第５ゲート電位Ｔｒ５GATEnが低電位状態から高電位状態に移行するとともに、該第ｎブロック回路ＢＬnの第６ゲート電位Ｔｒ６GATEnが高電位状態から低電位状態に移行する。つまり、第ｎブロック回路ＢＬnがアウト信号出力可能状態に設定される。
【０２４１】
更に、時刻ｔ13では、第ｎ−１アウト信号ＳOUTn-1がリセット信号ＳRESETとして第ｎ−２ブロック回路ＢＬnー2に対して入力され、該第ｎ−２ブロック回路ＢＬnー2の第５ゲート電位Ｔｒ５GATEn-2が高電位状態から低電位状態に移行するとともに、第ｎ−２ブロック回路ＢＬn-2の第６ゲート電位Ｔｒ６GATEn-2が低電位状態から高電位状態に移行する。つまり、第ｎ−２ブロック回路ＢＬn-2がアウト信号出力可能状態からアウト信号出力禁止状態に設定される。
【０２４２】
時刻ｔ15〜ｔ16では、各ブロック回路ＢＬ０〜ＢＬｎに第２クロック信号ＳCLKOが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第ｎブロック回路ＢＬnにおいて、第５トランジスタＴｒ５のドレインとゲートとの間の浮遊容量により、第５ゲート電位Ｔｒ５GATEnが高電位状態から極大電位状態に移行する。更に、このとき、第ｎブロック回路ＢＬnから第２クロック信号ＳCLKOに応じた第ｎアウト信号ＳOUTnが出力される。
【０２４３】
また、時刻ｔ15では、第ｎアウト信号ＳOUTnがリセット信号ＳRESETとして第ｎ−１ブロック回路ＢＬn-1に対して入力され、該第ｎ−１ブロック回路ＢＬn-1の第５ゲート電位Ｔｒ５GATEn-1が高電位状態から低電位状態に移行するとともに、第ｎ−１ブロック回路ＢＬn-1の第６ゲート電位Ｔｒ６GATEn-1が低電位状態から高電位状態に移行する。つまり、第ｎ−１ブロック回路ＢＬn-1がアウト信号出力可能状態からアウト信号出力禁止状態に設定される。
【０２４４】
また、時刻ｔ17では、各ブロック回路ＢＬ０〜ＢＬｎに第１データ信号ＳDPおよび第１モード信号ＳSLが入力されていない状態（Ｌｏｗ状態）に設定されるとともに、各ブロック回路ＢＬ０〜ＢＬｎに第２データ信号ＳDNが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、シフトレジスタ回路４００が第１シフトモードに設定されている状態から解除される。
【０２４５】
次に、図２２で示されるように、時刻ｔ18では、各ブロック回路ＢＬ０〜ＢＬｎに第２モード信号ＳPLが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第ｎブロック回路ＢＬnの第５ゲート電位Ｔｒ５GATEnが高電位状態から低電位状態に移行するとともに、該第ｎブロック回路ＢＬnの第６ゲート電位Ｔｒ６GATEnが低電位状態から高電位状態に移行する。よって、第ｎブロック回路ＢＬnがアウト信号出力可能状態からアウト信号出力禁止状態に設定される。
【０２４６】
時刻ｔ21〜ｔ22では、各ブロック回路ＢＬ０〜ＢＬｎに第２モード信号ＳPLが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、第１データ信号ＳDPが入力されている状態（Ｈｉｇｈ状態）に設定されている。このため、全てのブロック回路ＢＬ0〜ＢＬnにおいて、各第５ゲート電位Ｔｒ５GATE0〜Ｔｒ５GATEnが低電位状態から高電位状態に移行するとともに、各第６ゲート電位Ｔｒ６GATE0〜Ｔｒ６GATEnが高電位状態から低電位状態に移行する。つまり、全てのブロック回路ＢＬ0〜ＢＬnがアウト信号出力可能状態に設定される。
【０２４７】
時刻ｔ23〜ｔ24では、各ブロック回路ＢＬ０〜ＢＬｎに第１および第２クロック信号ＳCLKE，ＳCLKOが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、全てのブロック回路ＢＬ0〜ＢＬnにおいて、第５トランジスタＴｒ５のドレインとゲートとの間の浮遊容量により、第５ゲート電位Ｔｒ５GATE0〜Ｔｒ５GATEnが高電位状態から極大電位状態に移行する。更に、このとき、各ブロック回路ＢＬ0〜ＢＬnから第１または第２クロック信号ＳCLKE，ＳCLKOに応じた第０〜ｎアウト信号ＳOUT0〜ＳOUTnがそれぞれ出力される。
【０２４８】
また、時刻ｔ25では、各ブロック回路ＢＬ０〜ＢＬｎに第１データ信号ＳDPが入力されていない状態（Ｌｏｗ状態）に設定されるとともに、各ブロック回路ＢＬ０〜ＢＬｎに第２データ信号ＳDNおよび第２モード信号ＳPLが入力されている状態（Ｈｉｇｈ状態）に設定される。このとき、全てのブロック回路ＢＬ0〜ＢＬnにおいて、第５ゲート電位Ｔｒ５GATE0〜Ｔｒ５GATEnが高電位状態から低電位状態に移行するとともに、第６ゲート電位Ｔｒ６GATE0〜Ｔｒ６GATEnが低電位状態から高電位状態に移行する。つまり、全てのブロック回路ＢＬ0〜ＢＬnがアウト信号出力可能状態からアウト信号出力禁止状態に設定される。
【０２４９】
以上のように、本発明の一実施形態に係る画像表示装置１では、各ブロック回路ＢＬ0〜ＢＬnにおいて、第１トランジスタＴｒ１の第２電極Ｅ２と、第３トランジスタＴｒ３の第９電極Ｅ９および第４トランジスタＴｒ４の第１０電極Ｅ１０とがそれぞれ電気的に接続され、第２トランジスタＴｒ２の第５電極Ｅ５と、第３トランジスタＴｒ３の第７電極Ｅ７および第４トランジスタＴｒ４の第１２電極Ｅ１２とがそれぞれ電気的に接続されている。また、第１トランジスタＴｒ１の第３電極Ｅ３および第２トランジスタＴｒ２の第６電極Ｅ６にセット信号ＳSETを付与するセット信号付与端子部ＴSETと、第１トランジスタＴｒ１の第１電極Ｅ１に第１データ信号ＳDPを付与する第１端子部Ｔ1と、第２トランジスタＴｒ２の第４電極Ｅ４に第２データ信号ＳDNを付与する第２端子部Ｔ2とが設けられている。
【０２５０】
そして、セット信号ＳSETが第３および第６電極Ｅ３，Ｅ６に付与されている場合には、第１端子部Ｔ1から第１電極Ｅ１に対する第１データ信号ＳDPの付与と、第２端子部Ｔ2から第４電極Ｅ４に対する第２データ信号ＳDNの付与とが同時に行われない。その結果、第１端子部Ｔ1から第１および第４トランジスタＴｒ１，Ｔｒ４を介した電流の発生と、第２端子部Ｔ2から第２および第３トランジスタＴｒ２，Ｔｒ３を介した電流の発生とを抑制しつつ、第１トランジスタＴｒ１と第４トランジスタＴｒ４との間の電位の状態と、第２トランジスタＴｒ２と第３トランジスタＴｒ３との間の電位の状態とを交互に切り替えることができる。したがって、消費電力の増大を抑制しつつ、２つのｎ型のトランジスタの間の電位を切り替えることができる。
【０２５１】
また、シフトレジスタ回路４００が第１シフトモードに設定されている場合には、各ブロック回路ＢＬ0〜ＢＬnでは、セット信号ＳSETが第３および第６電極Ｅ３，Ｅ６に付与されている状態において、第１端子部Ｔ1から第１トランジスタＴｒ１を介して第９、第１０、および第１５電極Ｅ９，Ｅ１０，Ｅ１５に対して第１データ信号ＳDPが付与されることで、第３トランジスタＴｒ３が導通状態に設定され、第４トランジスタＴｒ４が非導通状態に設定される。このとき、第５トランジスタＴｒ５が導通状態に設定されるとともに、第６トランジスタＴｒ６が非導通状態に設定される。すなわち、アウト信号出力許可状態に設定される。その結果、各ブロック回路ＢＬ0〜ＢＬnから第１および第２クロック信号ＳCLKE，ＳCLKOに応じたアウト信号ＳOUTが出力される。このため、第０〜ｎブロック回路ＢＬ0〜ＢＬnにおける第１および第２クロック信号ＳCLKE，ＳCLKOに応じたアウト信号ＳOUTの出力を制御することができる。
【０２５２】
更に、各ブロック回路ＢＬ0〜ＢＬnでは、第７トランジスタＴｒ７の第１９電極Ｅ１９が、第２端子部Ｔ2と同電位に設定される第３端子部Ｔ3に対して電気的に接続され、第７トランジスタＴｒ７の第２０電極Ｅ２０が、第９および第１０電極Ｅ９，Ｅ１０に対して電気的に接続されている。また、第８トランジスタＴｒ８の第２２電極Ｅ２２が、第１端子部Ｔ1と同電位に設定される第４端子部Ｔ4に対して電気的に接続され、第８トランジスタＴｒ８の第２３電極Ｅ２３が、第７および１２電極Ｅ７，Ｅ１２に対して電気的に接続されている。更に、第７トランジスタＴｒ７の第２１電極Ｅ２１および第８トランジスタＴｒ８の第２４電極Ｅ２４に対してリセット信号ＳRESETを付与するリセット信号付与端子部ＴRESETが設けられている。
【０２５３】
このような構成において、セット信号付与端子部ＴSETから第３および第６電極Ｅ３，Ｅ６に対するセット信号ＳSETの付与と、リセット信号付与端子部ＴRESETから第２１および第２４電極Ｅ２１，Ｅ２４に対するリセット信号ＳRESETの付与とが順次に行われる。そして、リセット信号付与端子部ＴRESETから第２１および第２４電極Ｅ２１，Ｅ２４に対してそれぞれリセット信号ＳRESETが付与されている状態において、第４端子部Ｔ4から第８トランジスタＴｒ８を介して第１２電極Ｅ１２に対して第１データ信号ＳDPが付与されることで、第４トランジスタＴｒ４が導通状態に設定されている状態（第２設定状態）に設定される。このため、第１および第２端子部Ｔ1，Ｔ2における電位を変更することなく、各ブロック回路ＢＬ0〜ＢＬnを第１設定状態と第２設定状態とに順次に切り替えること、すなわちアウト信号出力許可状態とアウト信号出力禁止状態とに順次に切り替えることができる。
【０２５４】
また、本発明の一実施形態に係るシフトレジスタ回路４００では、各ブロック回路ＢＬ0〜ＢＬnの第１および第４端子部Ｔ1，Ｔ4が共通して第１信号線ＬDPに対して電気的に接続され、各ブロック回路ＢＬ0〜ＢＬnの第２および第３端子部Ｔ2，Ｔ3が共通して第２信号線ＬDNに対して電気的に接続されている。また、順次に配列された複数のブロック回路ＢＬ0〜ＢＬnのうち、奇数番目の各ブロック回路ＢＬ0，ＢＬ2，ＢＬ4，・・・，ＢＬn-1のクロック信号入力端子部ＴINが、第１クロック信号線ＬCLKEに対してそれぞれ電気的に接続されている。また、複数のブロック回路ＢＬ0〜ＢＬnのうち、偶数番目の各ブロック回路ＢＬ1，ＢＬ3，ＢＬ5，・・・，ＢＬnのクロック信号入力端子部ＴINが、第２クロック信号線ＬCLKOに対してそれぞれ電気的に接続されている。また、最も一端側に配列されている第０ブロック回路ＢＬ0のリセット信号付与端子部ＴRESETが、次に配列されている第１ブロック回路ＢＬ1のアウト信号出力端子部ＴOUTに対して電気的に接続されている。また、最も他端側に配列されている第ｎブロック回路ＢＬnのセット信号付与端子部ＴSETが、前に配列されている第ｎ−１ブロック回路ＢＬn-1のアウト信号出力端子部ＴOUTに対して電気的に接続されている。更に、複数のブロック回路ＢＬ0〜ＢＬnのうちの両端のブロック回路ＢＬ0，ＢＬnを除く第１〜ｎ−１ブロック回路ＢＬ1〜ＢＬn-1では、それぞれ各セット信号付与端子部ＴSETが、各ブロック回路ＢＬ1〜ＢＬn-1の前に配列されている各ブロック回路ＢＬ0〜ＢＬn-2のアウト信号出力端子部ＴOUTに対して電気的に接続され、且つ各リセット信号付与端子部ＴRESETが、各ブロック回路ＢＬ1〜ＢＬn-1の次に配列されている各ブロック回路ＢＬ2〜ＢＬnのアウト信号出力端子部ＴOUTに対して電気的に接続されている。
【０２５５】
このような構成において、第１データ信号ＳDPが各第１電極Ｅ１および各第２２電極Ｅ２２に対して付与され、且つ第２データ信号ＳDNが各第４電極Ｅ４および各第１９電極Ｅ１９に対して付与されていない状態で、一端側の第０ブロック回路ＢＬ0にセット信号ＳSETが入力された後に、第１および第２クロック信号線ＬCLKE，ＬCLKOからの第１および第２クロック信号ＳCLKE，ＳCLKOが各ブロック回路ＢＬ0〜ＢＬnに対して交互に供給されることにより、一端側の第０ブロック回路ＢＬ0から他端側の第ｎブロック回路ＢＬnに向けて、第１設定状態すなわちアウト信号出力許可状態に設定されているブロック回路が順次にシフトする。このため、シフトレジスタ回路４００において、消費電力の増大を抑制しつつ、シフトレジスタの機能を実現することができる。
【０２５６】
一般的に、ＴＦＴをアモルファスのシリコンによって構成する場合には、アモルファスのシリコンにおけるキャリア移動度の低さから、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）の製作が難しく、所謂ＮＭＯＳ（negative channel Metal Oxide Semiconductor）によって構成されるＴＦＴを利用する必要がある。前段からのセット信号が後段に順次に伝達されていくシフトレジスタ回路は、前段からのセット信号が後段に伝達される度に減衰する傾向にある。特に、撮像素子および表示素子の高精細化の要請に伴って、シフトレジスタ回路の段数が増加し、後ろの方の段では、セット信号が顕著に減衰する。
【０２５７】
本実施形態に係るシフトレジスタ回路４００は、ＴＦＴをアモルファスのシリコンによって構成した場合であっても、セット信号を順次シフトさせるために、外部からデータ信号を供給し、データ信号の供給により内部に電荷を蓄積させてＴＦＴをオン／オフさせることにより、セット信号を順次シフトさせる。その結果、セット信号が前段から後段に向けて、減衰傾向が非常に小さいセット信号を供給し続けることができる。
【０２５８】
また、シフトレジスタ回路４００を含むＹドライバ回路４Ｙでは、第１トランジスタＴｒ１の第２電極Ｅ２と、第３トランジスタＴｒ３の第９電極Ｅ９、第４トランジスタＴｒ４の第１０電極Ｅ１０、および第５トランジスタＴｒ５の第１５電極Ｅ１５とが、第９トランジスタＴｒ９の第２５および第２６電極Ｅ２５，Ｅ２６を介して電気的に接続される。また、第７トランジスタＴｒ７の第２０電極Ｅ２０と、第９電極Ｅ９、第１０電極Ｅ１０、および第１５電極Ｅ１５とが、第１０トランジスタＴｒ１０の第２８および第２９電極Ｅ２８，Ｅ２９を介して電気的に接続される。
【０２５９】
更に、第２トランジスタＴｒ２の第５電極Ｅ５と、第３トランジスタＴｒ３の第７電極Ｅ７、第４トランジスタＴｒ４の第１２電極Ｅ１２、および第６トランジスタＴｒ６の第１８電極Ｅ１８とが、第１１トランジスタＴｒ１１の第３１および第３２電極Ｅ３１，Ｅ３２を介して電気的に接続される。また、第８トランジスタＴｒ８の第２３電極Ｅ２３と、第７電極Ｅ７、第１２電極Ｅ１２、および第１８電極Ｅ１８とが、第１１トランジスタＴｒ１１の第３１および第３２電極Ｅ３１，Ｅ３２を介して電気的に接続される。また、第１３トランジスタＴｒ１３の第３７電極Ｅ３７が、第１信号線ＬDPに対して電気的に接続され、第１３トランジスタＴｒ１３の第３８電極Ｅ３８が、第３トランジスタＴｒ３の第９電極Ｅ９、第４トランジスタＴｒ４の第１０電極Ｅ１０、および第５トランジスタＴｒ５の第１５電極Ｅ１５に対して電気的に接続される。また、第１４トランジスタＴｒ１４の第４０電極Ｅ４０が、第２信号線ＬDNに対して電気的に接続され、第１４トランジスタＴｒ１４の第４１電極Ｅ４１が、第７電極Ｅ７、第１２電極Ｅ１２、および第１８電極Ｅ１８に対して電気的に接続される。そして、第２７、第３０、第３３、および第３６電極Ｅ２７，Ｅ３０，Ｅ３３，Ｅ３６に対して第１モード信号線ＬSLが接続され、第３９および第４２電極Ｅ３９，Ｅ４２に対して第２モード信号線ＬPLが接続される。
【０２６０】
このような構成において、第２７、第３０、第３３、および第３６電極Ｅ２７，Ｅ３０，Ｅ３３，Ｅ３６に対する第１モード信号ＳSLの付与の有無により、各ブロック回路ＢＬ0〜ＢＬnについては、第９〜１２トランジスタＴｒ９〜Ｔｒ１２がそれぞれ導通状態に設定されている状態と、第９〜１２トランジスタＴｒ９〜Ｔｒ１２がそれぞれ非導通状態に設定されている状態とに交互に設定される。このため、Ｙドライバ回路４Ｙでは、シフトレジスタの機能と、第０〜ｎブロック回路ＢＬ0〜ＢＬnから同時にアウト信号ＳOUTが出力される機能とが実現される。また、第０〜ｎブロック回路ＢＬ0〜ＢＬnから同時にアウト信号ＳOUTが出力される場合でも、貫通電流の発生が抑制される。したがって、本発明の実施形態に係る画像表示装置１のように、複数の画素回路３１を同時に点灯させる方式の画像表示装置に適用される各ブロック回路ＢＬ0〜ＢＬnを含むＹドライバ回路４Ｙにおいて、ｎ型のトランジスタを用いた場合でも、消費電力の増大を抑制することができる。
【０２６１】
このように、本発明の一実施形態に係る各ブロック回路ＢＬ0〜ＢＬnでは、電気回路において貫通電流の発生が抑制される。そして、各ブロック回路ＢＬ0〜ＢＬnを含む、シフトレジスタ回路４００、Ｙドライバ回路４Ｙ、および画像表示装置１においても、電気回路において貫通電流の発生が抑制される。その結果、この貫通電流の発生の抑制により、各ブロック回路ＢＬ0〜ＢＬn、シフトレジスタ回路４００、Ｙドライバ回路４Ｙ、および画像表示装置１において、消費電力を低減することができる。特に、アモルファスのシリコンを用いたｎ型のトランジスタを採用する場合は、電気回路において、例えば、従来技術と比較して約６０％の消費電力の低減を図ることができる。
【０２６２】
＜変形例＞
本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
【０２６３】
◎例えば、上記一実施形態に係るシフトレジスタ回路４００では、第１および第２シフトモードにおいて、各ブロック回路ＢＬ0〜ＢＬnが、図１２で示されたブロック回路ＢＬYの構成となるように設定されることで、シフトレジスタの機能を実現したが、これに限られない。例えば、各ブロック回路ＢＬ0〜ＢＬnが、図１３で示されたブロック回路ＢＬZの構成となるように設定されることで、シフトレジスタの機能を実現しても良い。
【０２６４】
◎また、上記一実施形態では、画像表示装置１が有機ＥＬ素子の発光を利用した有機ＥＬ装置であったが、これに限られない。例えば、発光素子として無機材料で構成された発光ダイオード（ＬＥＤ）が採用された画像表示装置等であっても良い。
【０２６５】
◎また、上記一実施形態では、画像表示装置１に適用されるＹドライバ回路４Ｙを例示して説明したが、これに限られない。例えば、本発明の実施形態に係るＹドライバ回路４Ｙの構成を、各種ドライバ回路に適用しても良い。
【０２６６】
◎また、上記一実施形態では、Ｙドライバ回路４Ｙに適用されるシフトレジスタ回路４００を例示して説明したが、これに限られない。例えば、本発明の一実施形態に係るシフトレジスタ回路４００の構成を、各種シフトレジスタ回路に適用しても良い。つまり、図１２で示したブロック回路ＢＬYは、Ｙドライバ回路４Ｙ又はシフトレジスタ回路４００にのみ適用できる回路でなく、各種ドライバ回路又は各種シフトレジスタ回路に適用することができる。
【０２６７】
◎また、上記一実施形態では、シフトレジスタ回路４００に適用される各ブロック回路ＢＬ0〜ＢＬnの構成を示して説明したが、これに限られない。例えば、本発明の一実施形態に係る各ブロック回路ＢＬ0〜ＢＬnの構成を、電気的に直列に接続されている２つのｎ型のトランジスタの間の電位を該２つのトランジスタの導通状態によって切り替える各種電気回路に適用しても良い。
【図面の簡単な説明】
【０２６８】
【図１】本発明の一実施形態に係る画像表示装置の機能的な構成を示す図である。
【図２】本発明の一実施形態に係る画像表示装置を構成する１画素分の画素回路の構成例を示す図である。
【図３】画素回路で発生する寄生容量を模式的に示す図である。
【図４】有機ＥＬディスプレイ部の駆動波形を示すタイミングチャートである。
【図５】Ｃｓ初期化期間での画素回路における電流の流れを例示する図である。
【図６】準備期間での画素回路における電流の流れを例示する図である。
【図７】Ｖｔｈ補償期間での画素回路における電流の流れを例示する図である。
【図８】書込期間での画素回路における電流の流れを例示する図である。
【図９】発光期間での画素回路における電流の流れを例示する図である。
【図１０】シフトレジスタ回路において貫通電流を抑制する一手法について説明するための図である。
【図１１】ＮＭＯＳを用いたＮＯＴ回路を示す図である。
【図１２】貫通電流を抑制する原理を説明するための図である。
【図１３】貫通電流を抑制する原理を説明するための図である。
【図１４】Ｙドライバに適用されるシフトレジスタ回路の構成を示す模式図である。
【図１５】シフトレジスタ回路を構成する奇数番目のブロック回路の回路図である。
【図１６】シフトレジスタ回路を構成する偶数番目のブロック回路の回路図である。
【図１７】第１シフトモードに係るシフトレジスタ回路の動作を示す図である。
【図１８】第２シフトモードに係るシフトレジスタ回路の動作を示す図である。
【図１９】同時出力モードに係るシフトレジスタ回路の動作を示す図である。
【図２０】シフトレジスタ回路の動作に係るタイミングチャートである。
【図２１】シフトレジスタ回路の動作に係るタイミングチャートである。
【図２２】シフトレジスタ回路の動作に係るタイミングチャートである。
【図２３】従来技術に係るシフトレジスタの１段分の構成を示す図である。
【符号の説明】
【０２６９】
１  画像表示装置
２  制御部
３  有機ＥＬディスプレイ部
４Ｘ  Ｘドライバ回路
４Ｙ  Ｙドライバ回路
１１  有機ＥＬ素子
３１  画素回路
４００  シフトレジスタ回路
ＢＬ0〜ＢＬn  第０〜ｎブロック回路
Ｅ１〜Ｅ４２  第１〜４２電極
ＬCLKE  第１クロック信号線
ＬCLKO  第２クロック信号線
ＬDN  第２信号線
ＬDP  第１信号線
ＬPL  第２モード信号線
ＬSL  第１モード信号線
ＬVL  低電位線
Ｔｒ１〜Ｔｒ１４  第１〜１４トランジスタ
Ｔ1〜Ｔ12  第１〜１２端子部
ＴIN  クロック信号入力端子部
ＴL1〜ＴL3  第１〜３低電位接続端子部
ＴOUT  アウト信号出力端子部
ＴRESET  リセット信号付与端子部
ＴSET  セット信号付与端子部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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