(57)【要約】【課題】例えば、半導体装置用基板の製造プロセス中に生じ得る基板の収縮を抑制し、形成されるべきパターン部等の位置ずれを一因として生じる不具合を低減でき、且つ製造コストの増大及び生産性の低下を抑制する。【解決手段】シリコン酸化膜形成工程では、ガラス基板（２１０）上に、ＣＶＤ法等の汎用の成膜法を用いてシリコン酸化膜（２４１ａ）を形成する。この際、シリコン酸化膜中（２４１ａ）の圧縮応力が１７０ＭＰａ以上になるように、シリコン酸化膜（２４１ａ）の成膜条件を調整する。次に、アニール処理工程では、ガラス基板（２１０）の歪み点温度以下であり、且つ、ガラス基板（２１０）上に形成されるべき半導体層の活性化温度以上の温度であるアニール温度に処理温度が設定された温度条件下で、シリコン酸化膜（２４１ａ）にアニール処理を施す。本実施形態では、ガラス基板（２１０）の基板の歪み点温度は、約５００℃である。【選択図】図１
2010141083.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、圧縮応力が１７０ＭＰａ以上であるシリコン酸化膜を形成する第１工程と、
前記基板の歪み点温度以下であり、且つ、前記基板上に形成されるべき半導体層の活性
化温度以上の温度であるアニール温度に処理温度が設定された温度条件下で、前記シリコ
ン酸化膜にアニール処理を施す第２工程と、
前記アニール処理が施されたシリコン酸化膜上に、所定の平面形状を有するパターン部
を形成する第３工程と、
前記パターン部上に、圧縮応力が１５０ＭＰａ以上であるシリコン窒化膜を形成する第
４工程と、
前記アニール温度以下であり、且つ前記活性化温度以上の温度範囲に処理温度が設定さ
れた温度条件下で、前記シリコン窒化膜上に前記半導体層を形成する第５工程と
を備えたことを特徴とする半導体装置用基板の製造方法。
【請求項２】
基板上に、圧縮応力が１７０ＭＰａ以上であるシリコン酸化膜を形成する第１工程と、
前記基板の歪み点温度以下であり、且つ、前記基板上に形成されるべき半導体層の活性
化温度以上の温度であるアニール温度に処理温度が設定された温度条件下で、前記シリコ
ン酸化膜にアニール処理を施す第２工程と、
前記アニール処理が施されたシリコン酸化膜上に、所定の平面形状を有するパターン部
を形成する第３工程と、
前記パターン部上に、圧縮応力が１５０ＭＰａ以上であるシリコン窒化膜を形成する第
４工程と、
前記アニール温度以下であり、且つ前記活性化温度以上の温度範囲に処理温度が設定さ
れた温度条件下で、画素スイッチング用トランジスタの活性層となる前記半導体層を前記
シリコン窒化膜上の表示領域に形成する第５工程と
を備えたことを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＴＦＴ（Thin Film Transistor）等の半導体素子が形成される半導
体装置用基板を製造するための半導体装置基板の製造方法、及びそのような製造方法を応
用して液晶装置等の電気光学装置を製造可能な電気光学装置の製造方法の技術分野に関す
る。
【背景技術】
【０００２】
この種の半導体装置用基板を製造する際には、ＴＦＴ等の半導体素子は、基板上に形成
された下地膜を下地として形成される。特許文献１は、熱処理によって生じる基板の収縮
を抑制し、半導体素子の歩留まりを高める技術が提案されている。
【０００３】
【特許文献１】特開２００１−３４２０３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、基板上に絶縁膜からなる下地膜を形成した後、その上に半導体素子を含
む回路部、或いは配線等のパターン部を形成する場合、下地膜を形成する際に熱処理が施
されるため、熱処理による温度上昇によって基板が収縮する。このような基板の収縮によ
れば、仮に収縮前の基板に対して回路部、及びパターン部が形成される位置を設定したと
しても、当初設定された位置から当該収縮によってずれた位置に回路部等が形成されてし
まう。また、基板が収縮した状態で新たに回路部等の形成位置を設定したとしても、基板
の収縮量に比べて、回路部等の形成位置を設定する精度が追い付かなかったり、回路部等
を形成する際に用いられるマスクによって回路部等の形成位置について位置ずれのばらつ
きを補正できなくなったりする場合が生じ、基板上の狙いの領域に回路部、或いはパター
ン部を精度良く形成することが困難になる技術的問題点が生じる。
【０００５】
一方、液晶装置等の電気光学装置の製造プロセスでは、液晶層を挟持する一対の基板の
一方の基板に遮光膜等のパターン部が形成されている場合、液晶装置が組み上げられた状
態で、当該遮光膜と他方の基板に設けられたカラーフィルタとが相互に重ならないように
、予め一方の基板上の所定の領域に遮光膜を形成しておく必要がある。
【０００６】
ここで、仮に、一方の基板の所定の領域からずれた領域に遮光膜が形成されていたとし
ても、一対の基板を相互に貼り合わせる際に、遮光膜及びカラーフィルタが相互に重なら
ないように、一対の基板相互の位置決めを精度良く行えばよいようにも思われるが、一対
の基板相互の位置決め精度によれば、遮光膜の位置ずれを補正することは技術的に困難で
ある。加えて、仮に、一対の基板相互の位置決め精度によって、遮光膜の位置ずれを補正
できたとしても、当該補正に要する手間が生じてしまう。
【０００７】
また、基板上にパターン部等を形成した後に生じる基板の収縮を抑制することを目的と
して、パターン部を形成する前に、当該基板の歪み点温度以上の温度で基板のアニール処
理を施した場合、例えば、ガラス基板については、当該基板の歪み点温度以上の温度であ
る６００℃以上の温度でアニール処理を施す必要がある。したがって、高温でアニール処
理が可能な熱処理装置を用意したり、半導体装置用基板の製造プロセスにおいて温度を上
げるために要する時間が延びたりしてしまうため、製造設備に要するコストの増大、及び
生産性の低下を招いてしまう問題点が生じる。
【０００８】
よって、本発明は上記問題点等に鑑みてなされたものであり、例えば、半導体装置用基
板の製造プロセス中に生じ得る基板の収縮を抑制し、形成されるべきパターン部等の位置
ずれを一因として生じる不具合を低減でき、且つ製造コストの増大及び生産性の低下を抑
制可能な半導体装置用基板の製造方法、及び、それを応用した電気光学装置の製造方法を
提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置用基板の製造方法は上記課題を解決するために、基板上に、圧
縮応力が１７０ＭＰａ以上であるシリコン酸化膜を形成する第１工程と、前記基板の歪み
点温度以下であり、且つ、前記基板上に形成されるべき半導体層の活性化温度以上の温度
であるアニール温度に処理温度が設定された温度条件下で、前記シリコン酸化膜にアニー
ル処理を施す第２工程と、前記アニール処理が施されたシリコン酸化膜上に、所定の平面
形状を有するパターン部を形成する第３工程と、前記パターン部上に、圧縮応力が１５０
ＭＰａ以上であるシリコン窒化膜を形成する第４工程と、前記アニール温度以下であり、
且つ前記活性化温度以上の温度範囲に処理温度が設定された温度条件下で、前記シリコン
窒化膜上に前記半導体層を形成する第５工程と備えている。
【００１０】
本発明に係る半導体装置用基板の製造方法によれば、第１工程では、ガラス基板等の基
板上に、例えば、ＣＶＤ法等の汎用の成膜法を用いてシリコン酸化膜を形成する。この際
、シリコン酸化膜中の圧縮応力が１７０ＭＰａ以上になるように、例えば、シリコン酸化
膜の成膜条件等の各種条件を調整する。
【００１１】
第２工程では、前記基板の歪み点温度以下であり、且つ、前記基板上に形成されるべき
半導体層の活性化温度以上の温度であるアニール温度に処理温度が設定された温度条件下
で、前記シリコン酸化膜にアニール処理を施す。ここで、「基板上に形成されるべき半導
体層の活性化温度」とは、後の工程を経て基板上に形成されるＴＦＴ等の半導体素子の活
性層に不純物をドープする際に、ソース領域及びドレイン領域が当該ドーピングによって
形成可能になるように設定される半導体層の温度をいう。尚、基板としてガラス基板を用
いる場合には、基板の歪み点温度は、約５００℃である。
【００１２】
第３工程では、前記アニール処理が施されたシリコン酸化膜上に、所定の平面形状を有
するパターン部を形成する。パターン部は、例えば、後の工程で形成される半導体層に、
基板側から入射光が照射されないように当該半導体層を遮光する遮光膜、或いは基板上に
形成される配線層である。
【００１３】
第４工程では、前記パターン部上に、圧縮応力が１５０ＭＰａ以上であるシリコン窒化
膜を形成する。シリコン窒化膜中の圧縮応力は、ＣＶＤ法等の汎用の成膜法を用いて当該
シリコン窒化膜を形成する際の成膜条件を調整することによって設定される。
【００１４】
第５工程では、前記アニール温度以下であり、且つ前記活性化温度以上の温度範囲に処
理温度が設定された温度条件下で、前記シリコン窒化膜上に前記半導体層を形成する。こ
こで、第５工程は、前記シリコン窒化膜上に半導体層を形成する工程のみを含むのではな
く、半導体層を形成した後、当該半導体層に不純物をドープすることによって、トランジ
スタのソース領域及びドレイン領域の夫々になるべき領域を形成するまでの一連の工程を
含む。
【００１５】
本発明に係る半導体装置用基板の製造方法によれば、パターン部が形成される下地とな
り、且つ、第１工程で形成されるシリコン酸化膜中の圧縮応力と、第２工程においてシリ
コン酸化膜に施されるアニール処理の処理温度と、第４工程においてパターン部上に形成
されるシリコン窒化膜中の圧縮応力との夫々の設定値が相互に適切な設定値に設定されて
いる。より具体的には、本発明に係る半導体装置の製造方法によれば、基板上における下
地膜及び層間絶縁膜の夫々として形成されるシリコン酸化膜及びシリコン窒化膜の種類及
びそれら各々に作用する圧縮応力、並びに、シリコン酸化膜がアニール処理されるアニー
ル温度及びそのタイミングが適切な設定値に設定されていない場合に比べて、第１工程前
の基板のサイズを基準とする、第５工程後の基板のサイズの変化量、言い換えれば第１工
程前の基板のサイズを基準とする基板収縮量を低減できる。
【００１６】
したがって、本発明に係る半導体装置用基板の製造方法によれば、基板の収縮に起因し
て生じるパターン部の位置が当初の設計値に基づく位置からずれる位置ずれを低減でき、
当該位置ずれを一因として半導体装置に生じる不具合を低減できる。より具体的には、本
発明に係る半導体装置の製造方法によれば、例えば、パターン部が遮光膜である場合には
、基板上に形成される半導体層に基板側から光が照射されることによって当該半導体層に
発生する光リーク電流を一因とする回路部の動作不良等の不具合を低減できる。また、パ
ターン部が配線部である場合には、配線部と電気的に相互に接続される半導体層と、当該
配線部との夫々の位置が相互にずれることによって生じ得る接続不良等の不具合を低減で
きる。また、本発明に係る半導体装置用基板の製造方法によれば、配線部及び半導体層を
相互に電気的に確実に接続できるだけの効果にとどまらず、当該配線部と、半導体層と同
層、或いはその上層に設けられる導電部を含む回路部との夫々の位置を正確に設計通りに
設定することができるため、当該配線部及び当該回路部間を電気的に接続可能なように、
当該配線部及び当該回路部間にコンタクト部を形成することも可能である。
【００１７】
また、本発明に係る半導体装置用基板の製造方法によれば、シリコン酸化膜をアニール
処理する処理温度と、シリコン窒化膜上に前記半導体層を形成する際の処理温度との夫々
を、基板の歪み点温度以下の温度にすることが可能である。したがって、本発明に半導体
装置の製造方法によれば、基板の歪み点温度を超える温度に処理温度を設定しなくても、
シリコン酸化膜及びシリコン窒化膜、並びに半導体層を形成できると共に、基板の収縮量
を低減可能であるため、基板の歪み点以上の温度でアニール処理を施すための熱処理装置
を用意する必要がない。加えて、半導体装置の製造プロセスにおいて、基板の歪み点以上
の温度に処理温度を上げなくてもよいため、処理温度を上昇させるために要する時間を短
縮することが可能である。
【００１８】
よって、本発明に係る半導体装置用基板の製造方法によれば、半導体装置用基板を製造
する際に用いられる製造装置に要する製造コストの増大、及び、半導体装置用基板を製造
する際の生産性の低下を抑制可能である。
【００１９】
本発明に係る電気光学装置の製造方法は上記課題を解決するために、基板上に、圧縮応
力が１７０ＭＰａ以上であるシリコン酸化膜を形成する第１工程と、前記基板の歪み点温
度以下であり、且つ、前記基板上に形成されるべき半導体層の活性化温度以上の温度であ
るアニール温度に処理温度が設定された温度条件下で、前記シリコン酸化膜にアニール処
理を施す第２工程と、前記アニール処理が施されたシリコン酸化膜上に、所定の平面形状
を有するパターン部を形成する第３工程と、前記パターン部上に、圧縮応力が１５０ＭＰ
ａ以上であるシリコン窒化膜を形成する第４工程と、前記アニール温度以下であり、且つ
前記活性化温度以上の温度範囲に処理温度が設定された温度条件下で、画素スイッチング
用トランジスタの活性層となる前記半導体層を前記シリコン窒化膜上の表示領域に形成す
る第５工程とを備えている。
【００２０】
本発明に係る電気光学装置の製造方法によれば、上述の半導体装置の製造方法と同様に
、第１工程乃至第５工程の各工程を経て液晶装置等の電気光学装置を製造する。本発明に
係る電気光学装置の製造方法によれば、シリコン窒化膜上に形成される半導体層は、シリ
コ窒化膜上の表示領域を構成する複数の画素領域に設けられる画素スイッチング用トラン
ジスタの活性層である。
【００２１】
本発明に係る電気光学装置の製造方法によれば、上述の半導体装置の製造方法と同様に
、基板の収縮に起因して生じるパターン部の位置が当初の設計値に基づく位置からずれる
位置ずれを低減でき、当該位置ずれを一因として電気光学装置に生じる不具合を低減でき
る。より具体的には、例えば、上述の半導体装置の製造方法と同様に、画素スイッチング
用トランジスタの活性層である半導体層に基板側から光が照射されることによって当該半
導体層に発生する光リーク電流を一因とする回路部の動作不良等の不具合を低減できるた
め、高品位の画像を表示可能な電気光学装置を製造可能である。また、パターン部が配線
部である場合には、配線部と電気的に相互に接続される半導体層と、当該配線部との夫々
の位置が相互にずれることによって生じ得る接続不良等の不具合を低減できる。また、本
発明に係る電気光学装置装置の製造方法によれば、配線部及び半導体層を相互に電気的に
確実に接続できるだけの効果にとどまらず、当該配線部と、半導体層と同層、或いはその
上層に設けられる導電部を含む画素部との夫々の位置を正確に設計通りに設定することが
できるため、当該配線部及び当該画素部間を電気的に接続可能なように、当該配線部及び
当該画素部間にコンタクト部を形成することも可能である。
【００２２】
また、本発明に係る電気光学装置の製造方法によれば、シリコン酸化膜をアニール処理
する処理温度と、シリコン窒化膜上に前記半導体層を形成する際の処理温度との夫々を、
基板の歪み点温度以下の温度にすることが可能である。したがって、本発明に半導体装置
の製造方法によれば、基板の歪み点温度を超える温度に処理温度を設定しなくても、シリ
コン酸化膜及びシリコン窒化膜、並びに半導体層を形成できると共に、基板の収縮量を低
減可能であるため、基板の歪み点以上の温度でアニール処理を施すための熱処理装置を用
意する必要がない。加えて、電気光学装置の製造プロセスにおいて、基板の歪み点以上の
温度に処理温度を上げなくてもよいため、処理温度を上昇させるために要する時間を短縮
することが可能である。
【００２３】
よって、本発明に係る電気光学装置の製造方法によれば、電気光学装置を製造する際に
用いられる製造装置に要する製造コストの増大、及び、電気光学装置を製造する際の生産
性の低下を抑制可能である。
【００２４】
また、本発明に係る電気光学装置の製造方法によれば、第５工程の後、液晶層等の電気
光学層を介して当該基板に対向するように当該基板上に対向基板を配置することによって
、電気光学装置が組み上げられる。ここで、パターン部が、基板側から半導体層に照射さ
れる光を遮光する遮光膜であった場合、当該基板上において遮光膜が形成される領域は、
実質的に画像表示に寄与しない領域である。したがって、遮光膜は、対向基板側に設けら
れたカラーフィルタのうち実質的に画像表示に寄与する領域に重なる部分とは、ずらして
形成されるべきである。
【００２５】
しかしながら、遮光膜の位置が、基板の収縮に応じて当初の設計に基づく位置からずれ
た場合には、基板上の表示領域のうち実質的に画像表示に寄与する領域を狭めてしまい、
当該電気光学装置が画像を表示する表示性能を低下させてしまう。
【００２６】
本発明に係る電気光学装置の製造方法によれば、第１工程乃至第５工程を経ることによ
って生じる基板の収縮量を低減可能であるため、パターン部の一例である遮光膜を当初の
設計通りに、言い換えれば、対向基板側に設けられるカラーフィルタのうち実質的に画像
表示に寄与する部分からずらしてシリコン酸化膜上に形成しておくことによって、電気光
学層を挟持する一対の基板を貼り合わせる際に生じる余計な手間を生じさせることなく、
電気光学装置の表示性能を高めることが可能である。
【００２７】
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照しながら、本発明に係る半導体装置用基板の製造方法、及び電気光学
装置の製造方法の各実施形態を説明する。
【００２９】
＜１：半導体装置用基板の製造方法＞
先ず、図１乃至図４を参照しながら、本実施形態に係る半導体装置用基板の製造方法を
説明する。図１及び図２は、本実施形態に係る半導体装置用基板の製造方法の主要な工程
を順に示した工程断面図である。図３は、本願発明者が行った評価の評価対象となったサ
ンプルの各種条件の一覧を示した一覧表である。図４は、図３に示したサンプルの夫々に
ついて基板の収縮量の変化をアニール処理炉の位置の対して示したグラフである。
【００３０】
図１（ａ）に示すように、本発明の「第１工程」の一例であるシリコン酸化膜形成工程
では、本発明の「基板」の一例であるガラス基板２１０上に、ＣＶＤ法等の汎用の成膜法
を用いてシリコン酸化膜２４１ａを形成する。この際、シリコン酸化膜中２４１ａの圧縮
応力が１７０ＭＰａ以上になるように、シリコン酸化膜２４１ａの成膜条件を調整する。
【００３１】
次に、図１（ｂ）に示すように、本発明の「第２工程」の一例であるアニール処理工程
では、ガラス基板２１０の歪み点温度以下であり、且つ、ガラス基板２１０上に形成され
るべき半導体層の活性化温度以上の温度であるアニール温度に処理温度が設定された温度
条件下で、シリコン酸化膜２４１ａにアニール処理を施す。本実施形態では、ガラス基板
２１０の基板の歪み点温度は、約５００℃である。したがって、アニール処理を施す際の
処理温度は、５００℃以下に設定される。ここで、アニール処理を施す際の処理温度の下
限値は、ガラス基板２１０上に形成されるべき半導体層の活性化温度以上である。「ガラ
ス基板２１０上に形成されるべき半導体層の活性化温度」とは、後の工程（図２（ｅ）参
照。）を経てガラス基板２１０上に形成されるＴＦＴ等の半導体素子の活性層に不純物を
ドープする際に、当該活性層におけるソース領域及びドレイン領域が当該ドーピングによ
って形成可能になるように設定される半導体層の温度である。
【００３２】
次に、図１（ｃ）に示すように、本発明の「第３工程」の一例である配線部形成工程で
は、アニール処理工程においてシリコン酸化膜２４１ａにアニール処理が施されることに
よって形成されたシリコン酸化膜２４１上に、本発明の「パターン部」の一例である配線
部２１１を形成する。配線部２１１は、後の工程で形成される半導体層２０１ａ（図２（
ｅ）参照。）と共にガラス基板２１０上の回路部を構成するように、所定の平面形状にパ
ターニングされた導電層である。配線部２１１は、後の工程で形成される半導体層２０１
ａ（図２（ｅ）参照。）に、ガラス基板２１０側から入射光が照射されないように当該半
導体層を遮光する遮光膜として形成されていてもよい。
【００３３】
次に、図２（ｄ）に示すように、本発明の「第４工程」の一例であるシリコン窒化膜形
成工程では、配線部２１１上に、圧縮応力が１５０ＭＰａ以上であるシリコン窒化膜２４
２を形成する。シリコン窒化膜２４２中の圧縮応力は、ＣＶＤ法等の汎用の成膜法を用い
て当該シリコン窒化膜２４２を形成する際の成膜条件を調整することによって設定可能で
ある。
【００３４】
次に、図２（ｅ）に示すように、本発明の「第５工程」の一例である活性層形成工程で
は、上述のアニール処理工程におけるアニール温度以下であり、且つ、形成すべき半導体
層２０１ａの活性化温度以上の温度範囲に処理温度が設定された温度条件下で、シリコン
窒化膜２４２上に半導体層２０１ａを形成する。半導体層２０１ａは、例えば、アモルフ
ァスシリコン膜である。半導体層２０１ａを形成した後、ゲート絶縁膜として機能する絶
縁膜２０２を形成する。半導体層２０１ａのうちゲート電極２０３ａ２に重なる部分が、
ＴＦＴ２３０のチャネル領域になる。その後、半導体層２０１ａの活性化温度以上の温度
条件下で、ゲート電極２０３ａ２上から半導体層２０１ａに不純物をドープすることによ
って、半導体層２０１ａ中にソース領域２０１ｓ及びドレイン領域２０１ｄを形成し、Ｔ
ＦＴ２３０が形成される。したがって、半導体層２０１ａは、ガラス基板２１０上に形成
されるＴＦＴ２３０の活性層を構成している。
【００３５】
次に、図２（ｆ）に示すように、絶縁膜２０２及び２４３を貫通し、ソース領域２０１
ｓ及びドレイン領域２０１ｄの夫々に電気的に接続されたコンタクト部２８１及び２８３
を形成することによって、ガラス基板２１０上の回路部を形成し、半導体装置用基板２０
１を製造する。尚、本実施形態では、コンタクト部２８１及び２８３の上層側に形成され
る素子及び配線等の回路部の構成要素となり得る部分の図示を省略しているが、これら構
成要素は、半導体装置用基板２０１の設計に応じて必要な回路部を構成するように絶縁膜
２４３上に形成されていればよい。
【００３６】
以上の工程を含む、本実施形態に係る半導体装置用基板の製造方法によれば、配線部２
１１が形成される下地となり、且つ、シリコン酸化膜工程で形成されるシリコン酸化膜２
４１ａ中の圧縮応力と、アニール処理においてシリコン酸化膜２４１ａに施されるアニー
ル処理の処理温度と、シリコン窒化膜形成工程において配線部２１１上に形成されるシリ
コン窒化膜２４２中の圧縮応力との夫々の設定値が相互に適切な設定値に設定されている
。より具体的には、本実施形態に係る半導体装置用基板の製造方法によれば、ガラス基板
２１０上における下地膜及び層間絶縁膜の夫々として形成される絶縁膜の種類及びそれら
各々に作用する圧縮応力、並びに、シリコン酸化膜がアニール処理されるアニール温度及
びそのタイミングが適切な設定値に設定されていない場合に比べて、シリコン酸化膜工程
前のガラス基板２１０のサイズを基準とする、活性層形成工程後のガラス基板２１０のサ
イズの変化量、言い換えればシリコン酸化膜形成工程前のガラス基板２１０のサイズを基
準とするガラス基板２１０の基板収縮量を低減できる。
【００３７】
したがって、本実施形態に係る半導体装置用基板の製造方法によれば、ガラス基板２１
０の収縮に起因して生じる、配線部２１１の位置が当初の設計値に基づく位置からずれる
位置ずれを低減でき、当該位置ずれを一因として半導体装置２０１に生じる不具合を低減
できる。より具体的には、本実施形態に係る半導体装置用基板の製造方法によれば、例え
ば、配線部２１１が遮光膜である場合には、ガラス基板２１０上に形成される半導体層２
０１ａにガラス基板２１０側から光が照射されることによって当該半導体層２０１ａに発
生する光リーク電流を一因とする回路部の動作不良等の不具合を低減できる。また、配線
部２１１に電気的に相互に接続される半導体層２０１ａと、当該配線部２１１との夫々の
位置が相互にずれることによって生じ得る接続不良等の不具合を低減できる。
【００３８】
また、本実施形態に係る半導体装置用基板の製造方法によれば、配線部２１１及び半導
体層２０１ａを相互に電気的に確実に接続できるだけの効果にとどまらず、当該配線部２
１１と、半導体層２０１ａと同層、或いはその上層に設けられる導電部を含む回路部との
夫々の位置を正確に設計通りに設定することができるため、当該配線部２１１及び当該回
路部間を電気的に接続可能なように、当該配線部２１１及び当該回路部間にコンタクト部
を形成することも可能である。
【００３９】
また、本実施形態に係る半導体装置用基板の製造方法によれば、シリコン酸化膜２４１
ａをアニール処理する処理温度と、シリコン窒化膜２４２上に半導体層２０１ａを形成す
る際の処理温度との夫々を、ガラス基板２１０の歪み点温度以下の温度にすることが可能
である。したがって、本実施形態に半導体装置用基板の製造方法によれば、ガラス基板２
１０の歪み点温度を超える温度に処理温度を設定しなくても、シリコン酸化膜２４１及び
シリコン窒化膜２４２、並びに半導体層２０１ａを形成できると共に、ガラス基板２１０
の収縮量を低減可能であるため、ガラス基板２１０の歪み点以上の温度でアニール処理を
施すための熱処理装置を用意する必要がない。加えて、半導体装置用基板２０１の製造プ
ロセスにおいて、ガラス基板２１０の歪み点以上の温度に処理温度を上げなくてもよいた
め、処理温度を上昇させるために要する時間を短縮することが可能である。
【００４０】
よって、本実施形態に係る半導体装置用基板の製造方法によれば、半導体装置用基板２
０１を製造する際に用いられる製造装置に要する製造コストの増大、及び、半導体装置用
基板２０１を製造する際の生産性の低下を抑制可能である。
【００４１】
次に、図３及び図４を参照しながら、本実施形態に係る半導体装置用基板の製造方法に
おける具体的な各種条件が最適な値に設定されていることを裏付けるために本願発明者が
行った評価であって、ガラス基板２１０上に形成されるシリコン酸化膜２４１ａ及びシリ
コン窒化膜２４２の夫々に作用する圧縮応力と、シリコン酸化膜２４１ａをアニール処理
するタイミングとで特定される膜構造と、ガラス基板２１０の基板収縮量との関係につい
て評価した評価結果を説明する。
【００４２】
図３に示すように、本評価では、上述のガラス基板２１０上に形成されるシリコン酸化
膜２４１ａ及びシリコン窒化膜２４２の夫々に作用する圧縮応力と、シリコン酸化膜２４
１ａをアニール処理するタイミングとの夫々が相互に異なる４つのサンプル（図３のサン
プル一覧表における膜構造１乃至４）について、ガラス基板２１０の基板収縮量を測定し
た。尚、ガラス基板２１０の基板収縮量は、シリコン酸化膜２４１ａをアニール処理する
アニール炉中の複数の位置（位置０乃至２２）の夫々を各サンプルが通過する際に発生し
ていた基板収縮量を測定した。また、本評価では、シリコン酸化膜２４１ａをアニール処
理する際のアニール温度、即ちアニール炉内の処理温度を、ガラス基板２１０の歪み点温
度である５００℃以下であり、且つ、ガラス基板２１０上に形成されるべき半導体層２０
１ａの活性化温度以上の温度に統一した温度条件下で基板収縮量を測定している。
【００４３】
図４に示すように、本評価によれば、膜構造４がアニール炉の位置に対して最もガラス
基板２１０の基板収縮量が小さく、且つ炉内の位置に対するばらつきも小さい。したがっ
て、本評価によれば、シリコン酸化膜２４１ａに作用する圧縮応力が１７０ＭＰａ以上で
あり、シリコン窒化膜２４２に作用する圧縮応力が１５０ＭＰａ以上である状態で、シリ
コン酸化膜２４１ａを形成した後にシリコン酸化膜２４１ａにアニール処理することによ
って、ガラス基板２１０の基板収縮量を最も小さくすることが可能であることが裏付けら
れた。
【００４４】
＜２：電気光学装置＞
次に、図５乃至図９を参照しながら、本実施形態に係る電気光学装置の製造方法によっ
て製造可能な電気光学装置の一例である液晶装置１の構成を説明する。
【００４５】
＜２−１：電気光学装置の全体構成＞
図５及び図６を参照しながら、本実施形態に係る電気光学装置の製造方法によって製造
される液晶装置１の全体構成を説明する。図５は、本実施形態に係る電気光学装置の製造
方法によって製造される液晶装置１の平面図であり、図６は、図５のＶＩ−ＶＩ´断面図
である。
【００４６】
図１及び図２において、液晶装置１では、ガラス基板であるＴＦＴアレイ基板１０と、
対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間に液
晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、複数の画素部が
設けられる表示領域たる画像表示領域１０ａの周囲に位置するシール領域に設けられたシ
ール材５２により相互に接着されている。
【００４７】
シール材５２は、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等
からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、紫外線照射、
加熱等により硬化させられたものである。シール材５２中には、ＴＦＴアレイ基板１０と
対向基板２０との間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガ
ラスビーズ等のギャップ材が散布されている。
【００４８】
シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａの額縁領
域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。但し、この
ような額縁遮光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に内蔵遮光膜として設
けられてもよい。尚、画像表示領域１０ａの周辺に位置する周辺領域が存在する。言い換
えれば、本実施形態においては特に、ＴＦＴアレイ基板１０の中心から見て、この額縁遮
光膜５３より以遠が周辺領域として規定されている。
【００４９】
周辺領域のうち、シール材５２が配置されたシール領域の外側に位置する領域には、デ
ータ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿っ
て設けられている。走査線駆動回路１０４は、この一辺に隣接する２辺に沿い、且つ、額
縁遮光膜５３に覆われるようにして設けられている。更に、このように画像表示領域１０
ａの両側に設けられた二つの走査線駆動回路１０４間をつなぐため、ＴＦＴアレイ基板１
０の残る一辺に沿い、且つ、額縁遮光膜５３に覆われるようにして複数の配線１０５が設
けられている。
【００５０】
対向基板２０の４つのコーナー部には、両基板間の上下導通端子として機能する上下導
通材１０６が配置されている。他方、ＴＦＴアレイ基板１０にはこれらのコーナー部に対
向する領域において上下導通端子が設けられている。これらにより、ＴＦＴアレイ基板１
０と対向基板２０との間で電気的な導通をとることができる。
【００５１】
図６において、ＴＦＴアレイ基板１０上には、画素スイッチング用のＴＦＴや走査線、
データ線等の配線が形成された後の画素電極９ａ上に、配向膜が形成されている。他方、
対向基板２０上には、対向電極２１の他、格子状又はストライプ状の遮光膜２３、更には
最上層部分に配向膜が形成されている。液晶層５０は、例えば一種又は数種類のネマティ
ック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００５２】
尚、図５及び図６に示したＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１
０１、走査線駆動回路１０４等の駆動回路に加えて、画像信号線上の画像信号をサンプリ
ングしてデータ線に供給するサンプリング回路、複数のデータ線に所定電圧レベルのプリ
チャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の
当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【００５３】
＜２−２：画素部における構成＞
次に、図７乃至図９を参照しながら、液晶装置１の画素部の構成を詳細に説明する。図
７は、液晶装置１の画像表示領域１０ａを構成するマトリクス状に形成された複数の画素
における各種素子、配線等の等価回路である。図８は、データ線、走査線、画素電極等が
形成されたＴＦＴアレイ基板の相隣接する複数の画素部の平面図である。図９は、図８の
ＩＸ−ＩＸ´断面図である。尚、図９では、各層・各部材を図面上で認識可能な程度の大
きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
【００５４】
図７において、液晶装置１の画像表示領域１０ａを構成するマトリクス状に配列された
複数の画素領域の夫々には、画素電極９ａ及びＴＦＴ３０が形成されている。ＴＦＴ３０
は、画素電極９ａに電気的に接続されており、液晶装置１の動作時にＩＴＯ等の透明導電
膜で構成された画素電極９ａをスイッチング制御する。画像信号が供給されるデータ線６
ａは、ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号
Ｓ１、Ｓ２、・・・、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数
のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【００５５】
ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、液晶装置１は、所定のタ
イミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、・・・、Ｇｍを、この順に線
順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的
に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉
じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、・・・、Ｓｎが所定
のタイミングで書き込まれる。画素電極９ａを介して電気光学物質の一例としての液晶に
書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、対向基板に形成された
対向電極との間で一定期間保持される。
【００５６】
液晶層５０に含まれる液晶は、印加される電圧レベルにより分子集合の配向や秩序が変
化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであ
れば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリ
ーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過
率が増加され、全体として液晶装置１からは画像信号に応じたコントラストをもつ光が出
射される。蓄積容量７０は、画像信号がリークすることを防ぐために、画素電極９ａと対
向電極との間に形成される液晶容量と並列に付加されている。
【００５７】
次に、図８及び図９を参照して、画素部の具体的な構成を説明する。図８において、液
晶装置１のＴＦＴアレイ基板１０上には、Ｘ方向及びＹ方向に対してマトリクス状に複数
の透明な画素電極９ａ（点線部９ａ´により輪郭が示されている）が設けられており、画
素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。Ｔ
ＦＴアレイ基板１０上の画像表示領域１０ａのうち縦横に延びるデータ線６ａ及び走査線
３ａ等の不透明な配線、並びに、図５及び図６で図示した遮光膜が形成された領域は、画
像表示領域１０ａのうち実質的に光が透過しない非開口領域である。画素スイッチング用
のＴＦＴ３０は、走査線３ａ及びデータ線６ａが相互に交差する領域の夫々に設けられて
いる。
【００５８】
走査線３ａのうち、図８中において半導体層１ａにおける右上がりの斜線領域で示した
チャネル領域１ｃに対向するように重なる部分が、ＴＦＴ３０のゲート電極３ａ２である
。
【００５９】
データ線６ａは、その上面が平坦化された絶縁膜４４を下地として形成された下地膜４
４ａａ上に形成されており、コンタクトホール８１を介してＴＦＴ３０のソース領域１ｓ
に電気的に接続されている。データ線６ａは、ＴＦＴ３０を遮光する機能を有している。
データ線６ａ及びコンタクトホール８１内部は、例えば、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ
等のＡｌ（アルミニウム）含有材料、又はＡｌ単体、若しくはＡｌ層とＴｉＮ層等との多
層膜からなる。
【００６０】
蓄積容量７０は、ドレイン領域１ｄ及び画素電極９ａに接続された画素電位側容量電極
としての下部容量電極７１と、固定電位側容量電極としての上部容量電極３００の一部と
が、誘電体膜７５を介して対向配置されることにより形成されている。下部容量電極７１
は、絶縁膜４３上に形成されている。
【００６１】
図８及び図９に示すように、上部容量電極３００は、例えば金属又は合金を含む上側遮
光膜（内蔵遮光膜）としてＴＦＴ３０の上側に設けられている。上部容量電極３００は、
固定電位側容量電極としても機能する。上部容量電極３００は、例えば、Ｔｉ（チタン）
、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｄ
（パラジウム）、Ａｌ（アルミニウム等の金属のうちの少なくとも一つを含む、金属単体
、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。上部容量
電極３００は、例えば導電性のポリシリコン膜等からなる第１膜と高融点金属を含む金属
シリサイド膜等からなる第２膜とが積層された多層構造としてもよい。
【００６２】
下部容量電極７１は、例えば導電性のポリシリコン膜や、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔ
ａ、Ｍｏ、Ｐｄ、Ａｌ等の金属のうちの少なくとも一つを含む、金属単体、合金、金属シ
リサイド、ポリシリサイド、これらを積層したもの等からなり画素電位側容量電極として
機能する。下部容量電極７１は、画素電極９ａとＴＦＴ３０のドレイン領域１ｄとを電気
的に中継する画素電位側容量電極としての機能の他、ＴＦＴ３０を遮光する上側遮光膜と
しての機能も有する。下部容量電極７１も、上部容量電極３００と同様に、金属又は合金
を含む単一層膜若しくは多層膜から構成されていてもよい。
【００６３】
容量電極としての下部容量電極７１と上部容量電極３００との間に配置される誘電体膜
７５は、例えばＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide
）膜等の酸化シリコン膜、或いは窒化シリコン膜等から構成される。
【００６４】
上部容量電極３００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に
延設され、定電位源と電気的に接続されて、固定電位とされる。
【００６５】
ＴＦＴ３０の下側に、シリコン窒化膜である絶縁膜４２を介してＴＦＴ３０と隔てられ
、且つシリコン酸化膜である絶縁膜４１を下地とし、ＴＦＴアレイ基板１０上に格子状に
設けられた下側遮光膜１１は、本発明の「パターン部」の一例であり、ＴＦＴアレイ基板
１０側から装置内に入射する戻り光からＴＦＴ３０のチャネル領域１ｃ及びその周辺を遮
光する。下側遮光膜１１は、上部容量電極３００と同様に、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔ
ａ、Ｍｏ、Ｐｄ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シ
リサイド、ポリシリサイド、これらを積層したもの等からなる。
【００６６】
絶縁層４２は、下側遮光膜１１からＴＦＴ３０を層間絶縁する機能の他、ＴＦＴアレイ
基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面の研磨時における
荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防止する機
能を有する。
【００６７】
図８及び図９に示すように、液晶装置１は、透明なＴＦＴアレイ基板１０と、これに対
向配置される透明な対向基板２０とを備えている。
【００６８】
ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング
処理等の所定の配向処理が施された配向膜１６が設けられている。例えば、画素電極９ａ
はＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなり、配向膜１６は、ポリイミ
ド膜などの有機膜からなる。
【００６９】
対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、
ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１
は、例えば、ＩＴＯ膜などの透明導電性膜からなる。配向膜２２は、ポリイミド膜などの
有機膜からなる。
【００７０】
対向基板２０側には、対向電極２１及び対向基板２０間に設けられたカラーフィルタ２
６が形成されている。カラーフィルタ２６は、画像表示領域１０ａを構成する複数の画素
領域の夫々における開口領域７２ａに重なるように正確に位置決めされており、液晶層５
０で変調された光のうち赤色光、緑色光、及び青色光のうち画素部に対応した色光を図９
中の対向基板２０上に透過させる。尚、ＴＦＴ３０は、ＴＦＴアレイ基板１０上の非開口
領域７２ｂに形成されている。
【００７１】
対向基板２０には、格子状又はストライプ状の遮光膜を設けるようにしてもよい。この
ような構成を採ることで、上部容量電極３００として設けられた上側遮光膜と併せ、ＴＦ
Ｔアレイ基板１０側からの入射光のチャネル領域１ｃないしその周辺への侵入を阻止する
のをより確実に阻止することができる。
【００７２】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦ
Ｔアレイ基板１０と対向基板２０との間には、液晶層５０が形成される。液晶層５０は、
画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向
状態をとる。
【００７３】
図９において、画素スイッチング用ＴＦＴ３０は、ゲート電極３ａ２、走査線３ａから
の電界によりチャネルが形成される半導体層１ａのチャネル領域１ｃ、走査線３ａと半導
体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、ソース領域１ｓ及びドレイン領域１
ｄを備えて構成されている。尚、ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を
有していてもよい。ＬＤＤ構造を有するＴＦ３０によれば、ＴＦＴ３０トランジスタの高
速動作が可能となり、液晶装置１の表示性能を高めることが可能である。
【００７４】
下側遮光膜１１上には、ソース領域１ｓへ通じるコンタクトホール８１及びドレイン領
域１ｄへ通じるコンタクトホール８３が各々開孔された絶縁膜４３が形成されている。コ
ンタクトホール８３によれば、画素電極９ａへの画像信号の供給を確実に行うことが可能
であり、ＴＦＴ３０による画素部のスイッチング制御により、画像信号に応じた高品位の
画像を表示可能である。
【００７５】
絶縁膜４３上には下部容量電極７１及び上部容量電極３００が形成されており、これら
の上には、コンタクトホール８１及び８５が各々開孔された絶縁膜４４が形成されている
。絶縁膜４４上に形成された絶縁膜４５は、データ線６ａ及び画素電極９ａを相互に隔て
ている。コンタクトホール８５は、絶縁膜４４及び４５を貫通し、下部容量電極７１に電
気的に接続されている。
【００７６】
＜３：電気光学装置の製造方法＞
次に、図１０及び図１１を参照しながら、上述の液晶装置１を製造可能な、本実施形態
に係る電気光学装置の製造方法を説明する。図１０及び図１１は、本実施形態に係る電気
光学装置の製造方法の主要な工程を順に示した工程断面図である。
【００７７】
図１０（ａ）に示すように、本発明の「第１工程」の一例であるシリコン酸化膜形成工
程では、本発明の「基板」の一例であるＴＦＴアレイ基板１０上に、ＣＶＤ法等の汎用の
成膜法を用いて絶縁膜４１ａを形成する。この際、絶縁膜４１ａ中の圧縮応力が１７０Ｍ
Ｐａ以上になるように、絶縁膜４１ａの成膜条件を調整する。
【００７８】
次に、図１０（ｂ）に示すように、本発明の「第２工程」の一例であるアニール処理工
程では、ＴＦＴアレイ基板１０の歪み点温度以下であり、且つ、ＴＦＴアレイ基板１０上
に形成されるべき半導体層の活性化温度以上の温度であるアニール温度に処理温度が設定
された温度条件下で、絶縁膜４１ａにアニール処理を施す。本実施形態では、ＴＦＴアレ
イ基板１０の基板の歪み点温度は、約５００℃である。したがって、アニール処理を施す
際の処理温度は、５００℃以下に設定される。ここで、アニール処理を施す際の処理温度
の下限値は、ＴＦＴアレイ基板１０上に形成されるべき半導体層の活性化温度以上である
。「ＴＦＴアレイ基板１０上に形成されるべき半導体層の活性化温度」とは、後の工程（
図１１（ｅ）参照。）を経てＴＦＴアレイ基板１０上に形成されるＴＦＴ３０の活性層で
ある半導体層１ａに不純物をドープする際に、当該半導体層１ａにおけるソース領域及び
ドレイン領域が当該ドーピングによって形成可能になるように設定される半導体層１ａの
温度である。
【００７９】
次に、図１０（ｃ）に示すように、本発明の「第３工程」の一例である遮光膜形成工程
では、アニール処理工程において絶縁膜４１ａにアニール処理が施されることによって形
成された絶縁膜４１上に、本発明の「パターン部」の一例である遮光膜１１を形成する。
遮光膜１１は、後の工程で形成される半導体層１ａ（図２（ｅ）参照。）と共にＴＦＴア
レイ基板１０上の回路部を構成するように、所定の平面形状にパターニングされた膜部で
ある。
【００８０】
次に、図１１（ｄ）に示すように、本発明の「第４工程」の一例であるシリコン窒化膜
形成工程では、遮光膜１１上に、圧縮応力が１５０ＭＰａ以上である絶縁膜４２を形成す
る。絶縁膜４２中の圧縮応力は、ＣＶＤ法等の汎用の成膜法を用いて当該絶縁膜４２を形
成する際の成膜条件を調整することによって設定可能である。
【００８１】
次に、図１１（ｅ）に示すように、本発明の「第５工程」の一例である活性層形成工程
では、上述のアニール処理工程におけるアニール温度以下であり、且つ、形成すべき半導
体層１ａの活性化温度以上の温度範囲に処理温度が設定された温度条件下で、絶縁膜４２
上に半導体層１ａを形成する。半導体層１ａは、例えば、アモルファスシリコン膜である
。半導体層１ａを形成した後、ゲート絶縁膜として機能する絶縁膜２を形成する。半導体
層１ａのうちゲート電極３ａ２に重なる部分が、ＴＦＴ３０のチャネル領域１ｃになる。
続いて、半導体層１ａの活性化温度以上の温度条件下で、ゲート電極３ａ２上から半導体
層１ａに不純物をドープすることによって、半導体層１ａ中にソース領域１ｓ及びドレイ
ン領域１ｄを形成し、ＴＦＴ３０を形成した後、液晶装置１の構成要素のうちＴＦＴ３０
上に形成される構成要素を順次形成することによって、液晶装置１が製造される。
【００８２】
以上の工程を含む、本実施形態に係る電気光学装置の製造方法によれば、上述した半導
体装置用基板の製造方法によって奏される効果に加えて、液晶装置１の表示性能を高める
ことが可能になる効果が奏される。より具体的には、本実施形態に係る電気光学装置の製
造方法によれば、シリコン酸化膜形成工程乃至活性層形成工程を経ることによって生じる
ＴＦＴアレイ基板１０の基板収縮量を低減可能であるため、遮光膜を当初の設計通りに、
言い換えれば、対向基板２０側に設けられるカラーフィルタ２６のうち実質的に画像表示
に寄与する部分からずらしてシリコン酸化膜４１上に形成しておくことによって、画像表
示領域１０ａのうち実質的に光が透過する開口領域を狭めることがない。したがって、カ
ラーフィルタ２６のうち開口領域に重なる部分と、遮光膜１１とが相互に重ならないよう
に、当初の設計通りにカラーフィルタ２６に対する遮光膜１１の位置を設定しておくこと
によって開口領域を確保でき、液晶装置１の表示性能を高めることが可能になる。
【図面の簡単な説明】
【００８３】
【図１】本実施形態に係る半導体装置用基板の製造方法の主要な工程を順に示した工程断面図（その１）である。
【図２】本実施形態に係る半導体装置用基板の製造方法の主要な工程を順に示した工程断面図（その２）である。
【図３】本願発明者が行った評価の評価対象となったサンプルの各種条件の一覧を示した一覧表である。
【図４】本願発明者が行った評価の評価結果を示したグラフである。
【図５】本実施形態に係る電気光学装置の製造方法によって製造される液晶装置の全体構成を示した平面図である。
【図６】図５のＶＩ−ＶＩ´断面図である。
【図７】液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。
【図８】データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素部の平面図である。
【図９】図８のＩＸ−ＩＸ´断面図である。
【図１０】本実施形態に係る電気光学装置の製造方法の主要な工程を順に示した工程断面図（その１）である。
【図１１】本実施形態に係る電気光学装置の製造方法の主要な工程を順に示した工程断面図（その２）である。
【符号の説明】
【００８４】
１・・・液晶装置、１ａ・・・半導体層、１０・・・ＴＦＴアレイ基板、１１・・・遮
光膜、４１，４２，４３，４４，４５・・・絶縁膜、２０１・・・半導体装置用基板、２
０１ａ・・・半導体層
【図１】
2010141083.tif 000003
【図２】
2010141083.tif 000004
【図３】
2010141083.tif 000005
【図４】
2010141083.tif 000006
【図５】
2010141083.tif 000007
【図６】
2010141083.tif 000008
【図７】
2010141083.tif 000009
【図８】
2010141083.tif 000010
【図９】
2010141083.tif 000011
【図１０】
2010141083.tif 000012
【図１１】
2010141083.tif 000013