(57)【要約】【課題】  従来は、大電流に対応したＡＳＯ特性を有するＦＥＴを採用しなければならず、電源回路のコストが上昇するという問題があった。【解決手段】  本発明に係る突入電流抑制回路は、電源から負荷に流れる電流を制御するＦＥＴ（電界効果トランジスタ）と、前記負荷への過電流を検出するための基準電圧を可変する基準電圧発生回路と、前記負荷に流れる電流を電圧に変換して前記基準電圧発生回路が出力する基準電圧を超えたか否かを検出する過電流検出回路と、前記過電流検出回路の検出結果に応じて前記ＦＥＴのオンオフを制御する過電流停止回路とを設けたことを特徴とする。【選択図】    図１
2010074874.tif 000002
【特許請求の範囲】
【請求項１】
電源から負荷に流れる電流を制御するＦＥＴ（電界効果トランジスタ）と、
前記負荷への過電流を検出するための基準電圧を可変する基準電圧発生回路と、
前記負荷に流れる電流を電圧に変換して前記基準電圧発生回路が出力する基準電圧を超えたか否かを検出する過電流検出回路と、
前記過電流検出回路の検出結果に応じて前記ＦＥＴのオンオフを制御する過電流停止回路と
を設けたことを特徴とする突入電流制御回路。
【請求項２】
請求項１に記載の突入電流制御回路において、
前記基準電圧発生回路は、時間経過に応じて基準電圧を連続して可変することを特徴とする突入電流制御回路。
【請求項３】
請求項１に記載の突入電流制御回路において、
前記基準電圧発生回路は、電源投入時から所定時間内は第１の基準電圧を発生し、所定時間後は第２の基準電圧を発生することを特徴とする突入電流制御回路。
【請求項４】
請求項１に記載の突入電流制御回路において、
前記基準電圧発生回路は、前記ＦＥＴのリニア領域では第１の基準電圧を発生し、前記ＦＥＴのオン後は第２の基準電圧を発生することを特徴とする突入電流制御回路。
【請求項５】
請求項１に記載の突入電流制御回路において、
前記基準電圧発生回路は、前記負荷に掛かる電圧が所定電圧未満の場合は第１の基準電圧を発生し、前記負荷に掛かる電圧が所定電圧以上の場合は第２の基準電圧を発生することを特徴とする突入電流制御回路。
【請求項６】
請求項１に記載の突入電流制御回路において、
前記基準電圧発生回路は、前記ＦＥＴのドレインソース間電圧（Ｖｄｓ）が所定電圧以上の場合は第１の基準電圧を発生し、前記ＦＥＴのＶｄｓが所定電圧未満の場合は第２の基準電圧を発生することを特徴とする突入電流制御回路。
【請求項７】
請求項１から６のいずれか一項に記載の突入電流制御回路において、
前記ＦＥＴは、前記電源から前記負荷に供給する電流ラインの帰還側（Ｌｏｗサイド）に配置されたことを特徴とする突入電流制御回路。
【請求項８】
請求項１から６のいずれか一項に記載の突入電流制御回路において、
前記ＦＥＴは、前記電源から前記負荷に供給する電流ラインの供給側（Ｈｉｇｈサイド）に配置されたことを特徴とする突入電流制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護機能を有する突入電流抑制回路に関する。
【背景技術】
【０００２】
近年、ＯＡ（Ｏｆｆｉｃｅ  Ａｕｔｏｍａｔｉｏｎ）機器やネットワーク用のサーバ機器などの普及にともない、これらの機器を構成するパーツやユニットにはＨｏｔｐｌａｇ（Ｈｏｔｓｗａｐ）機能が必要とされ、広く用いられている。このようなＨｏｔｐｌａｇ機能は、機器の電源を投入した状態でパーツやユニットを交換できるようにした機能で、機器の動作を停止することなく機器の増設や変更が可能である。
【０００３】
ところが、機器の電源を投入した状態なので、パーツやユニットを新たに装着する際に、突入電流が流れるという問題が生じる。この突入電流が電源回路に使用されているＦＥＴのＡＳＯ（Ａｒｅａ  ｏｆ  Ｓａｆｅ  Ｏｐｅｒａｔｉｏｎ：安全動作領域）を超えるとＦＥＴが破壊されてしまう。また、電源の供給能力を超える大電流が流れると、稼働中の他のパーツやユニットの動作に影響するため大きな問題となる。そこで、機器にユニットを接続した時の突入電流を小さくするための様々な方法が検討されている（例えば、特許文献１参照）。
【特許文献１】特開２００４−１８０４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術では、大電流に対応したＡＳＯ特性を有するＦＥＴを採用しなければならず、電源回路のコストが上昇するという問題があった。
【０００５】
本発明の目的は、電源回路に使用するＦＥＴの過電流保護レベルを電源投入時のＦＥＴの動作シーケンスに合わせて変化させることにより、ＦＥＴのＡＳＯ領域を超えることなく、ＦＥＴの破損を防止できる突入電流抑制回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る突入電流抑制回路は、電源から負荷に流れる電流を制御するＦＥＴ（電界効果トランジスタ）と、前記負荷への過電流を検出するための基準電圧を可変する基準電圧発生回路と、前記負荷に流れる電流を電圧に変換して前記基準電圧発生回路が出力する基準電圧を超えたか否かを検出する過電流検出回路と、前記過電流検出回路の検出結果に応じて前記ＦＥＴのオンオフを制御する過電流停止回路とを設けたことを特徴とする。
【０００７】
また、より好ましくは、前記基準電圧発生回路は、時間経過に応じて基準電圧を連続して可変することを特徴とする。
【０００８】
また、より好ましくは、前記基準電圧発生回路は、電源投入時から所定時間内は第１の基準電圧を発生し、所定時間後は第２の基準電圧を発生することを特徴とする。
【０００９】
また、より好ましくは、前記基準電圧発生回路は、前記ＦＥＴのリニア領域では第１の基準電圧を発生し、前記ＦＥＴのオン後は第２の基準電圧を発生することを特徴とする。
【００１０】
また、より好ましくは、前記基準電圧発生回路は、前記負荷に掛かる電圧が所定電圧未満の場合は第１の基準電圧を発生し、前記負荷に掛かる電圧が所定電圧以上の場合は第２の基準電圧を発生することを特徴とする。
【００１１】
また、より好ましくは、前記基準電圧発生回路は、前記ＦＥＴのドレインソース間電圧（Ｖｄｓ）が所定電圧以上の場合は第１の基準電圧を発生し、前記ＦＥＴのＶｄｓが所定電圧未満の場合は第２の基準電圧を発生することを特徴とする。
【００１２】
また、より好ましくは、前記ＦＥＴは、前記電源から前記負荷に供給する電流ラインの帰還側（Ｌｏｗサイド）に配置されたことを特徴とする。
【００１３】
また、より好ましくは、前記ＦＥＴは、前記電源から前記負荷に供給する電流ラインの供給側（Ｈｉｇｈサイド）に配置されたことを特徴とする。
【発明の効果】
【００１４】
本発明に係る突入電流抑制回路は、電源回路に使用するＦＥＴの過電流を保護する基準電圧を電源投入時のＦＥＴの動作シーケンスに合わせて変化させるので、ＦＥＴのＡＳＯ領域を超えることなく、ＦＥＴの破損を防止することができる。この結果、オーバースペックの高価なＦＥＴではなく、安価で適切なＦＥＴを使用できるので、電源回路のコスト低減を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る突入電流抑制回路の実施形態について、図面を用いて詳しく説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係る突入電流抑制回路１０１を用いた電源回路のブロック図である。図１において、供給される電源は突入電流抑制回路１０１および出力コンデンサＣｘを介して負荷側の電子機器ＬＤに供給される。
【００１７】
突入電流抑制回路１０１は、定電流充電回路１０２と、過電流停止回路１０３と、過電流検出回路１０４と、基準電圧発生回路１０５と、電源から負荷に供給する電流ラインの帰還側（Ｌｏｗサイド）に配置されたＦＥＴ１とで構成される。
【００１８】
尚、本実施形態では、説明が分かり易いように、過電流停止回路１０３と、過電流検出回路１０４と、基準電圧発生回路１０５とを別のブロックとして描いたが、過電流検出回路１０４と基準電圧発生回路１０５とを１つの過電流検出回路のブロックとしても構わないし、或いは過電流停止回路１０３と過電流検出回路１０４と基準電圧発生回路１０５とをまとめて過電流制御回路のブロックとしても構わない。
【００１９】
以下、各ブロックの構成について詳しく説明する。
【００２０】
定電流充電回路１０２は、供給される電源から所定の定電流を発生させ、ＦＥＴ１のゲート（Ｇ）に定電流のゲート電流Ｉｇを流し込むための定電流回路である。この定電流回路は、例えば周知のカレントミラー回路などにより実現できる。
【００２１】
過電流停止回路１０３は、過電流検出回路１０４の出力に応じて、ＦＥＴ１のゲート電流Ｉｇを制御する。例えば図２に示すようなＦＥＴ１のゲート（Ｇ）とソース（Ｓ）間をオンオフするトランジスタＴｒ１で構成される。尚、図２（ａ）は負荷電流Ｉが流れていない場合（Ｉ＝０）の様子を示し、図２（ｂ）は負荷電流Ｉが流れている場合（Ｉ≠０）の様子を示している。
【００２２】
ここで、図２（ａ）および図２（ｂ）において、電池Ｂ１が発生する基準電圧Ｖｓが１ｖの場合について説明する。図２（ａ）の場合は、負荷電流Ｉ＝０なので抵抗Ｒ１での電圧降下は無く、コンパレータＣＭＰ１の−入力端子の電圧と電池Ｂ１のマイナス側の電圧は同じ０ｖである。従って、コンパレータＣＭＰ１の＋入力端子は１ｖの電圧がかかっている。この状態では、トランジスタＴｒ１のベース（Ｂ）電圧を与えるためのコンパレータＣＭＰ１の出力はプラスまたはｈｉｇｈレベルなので、トランジスタＴｒ１はオフとなり、コレクタ電流Ｉｃｅは流れない。
【００２３】
ところが、図２（ｂ）の場合は、負荷電流Ｉ≠０なので抵抗Ｒ１での電圧降下が生じ、例えば１ｖ以上の電圧降下が生じたとすると、コンパレータＣＭＰ１の−入力端子の電圧０ｖに対して電池Ｂ１のマイナス側の電圧は−１ｖ以下となる。この結果、コンパレータＣＭＰ１の＋入力端子は電池Ｂ１の基準電圧と相殺されて０ｖ以下の電圧となり、トランジスタＴｒ１のベース（Ｂ）電圧を与えるためのコンパレータＣＭＰ１の出力は反転してマイナスまたはＬｏｗレベルとなるので、トランジスタＴｒ１はオンしてコレクタ電流Ｉｃｅが流れる。コレクタ電流Ｉｃｅが流れると、ＦＥＴ１に流れるゲート電流Ｉｇをコレクタ電流Ｉｃｅとして引き抜くので、ゲート電流Ｉｇが少なくなりＦＥＴ１はオフする。
【００２４】
このように、過電流停止回路１０３は、過電流検出回路１０４に入力される基準電圧Ｖｓに応じて、ＦＥＴ１のオンオフを制御することができる。尚、図２では、説明が分かり易いように、コンパレータＣＭＰ１の＋入力端子には基準電圧Ｖｓを発生する電池Ｂ１が接続され、基準電圧Ｖｓ＝１ｖとして説明したが、本実施形態に係る突入電流制御回路１０１では、この基準電圧Ｖｓを可変することによって、ＦＥＴ１のＡＳＯ領域を超えないように制御する。
【００２５】
過電流検出回路１０４は、基準電圧発生回路１０５が出力する過電流を検出するための基準電圧と、負荷電流を検出するための抵抗Ｒ１の両端に発生する負荷電流検出電圧とを比較するコンパレータＣＭＰ１とで構成される。例えば、抵抗Ｒ１の両端に発生する負荷電流検出電圧が基準電圧発生回路１０５が出力する基準電圧より小さい場合、コンパレータＣＭＰ１の出力はプラスまたはｈｉｇｈレベル（過電流非検出状態）となる。逆に、抵抗Ｒ１の両端に発生する負荷電流検出電圧が基準電圧発生回路１０５が出力する基準電圧より大きい場合、コンパレータＣＭＰ１の出力はマイナスまたはｌｏｗレベル（過電流検出状態）となる。このようにして、過電流検出回路１０４は、基準電圧発生回路１０５が出力する過電流を検出するための基準電圧と、負荷電流を検出するための抵抗Ｒ１の両端に発生する負荷電流検出電圧とを比較して過電流の検出を行い、検出結果を過電流停止回路１０３に出力する。
【００２６】
基準電圧発生回路１０５は、過電流検出回路１０４が過電流を検出するための基準電圧を発生する回路である。基準電圧発生回路１０５の原理は、電圧を可変する回路であれば何でもよく、例えば、図１に示すように、定電流源ＰＷ１と可変抵抗ＶＲ１とで構成できる。
【００２７】
ここで、ＦＥＴ１のＡＳＯ特性について図３を用いて説明する。図３はＦＥＴ１のＡＳＯ特性を示す図で、横軸はＦＥＴ１のドレイン・ソース間電圧Ｖｄｓ、縦軸はＦＥＴ１のドレイン・ソース間電流Ｉｄｓをそれぞれ示している。また、特性Ａの斜線部分はＦＥＴ１のＡＳＯ領域を示し、点線３０１で示した部分はＦＥＴ１のオン抵抗が大きいリニア領域にある場合の特性で、ＦＥＴ１に流すことができるＩｄｓは小さい。一方、点線３０２で示した部分はＦＥＴ１のオン抵抗が小さいオン状態にあるため、ＦＥＴ１に流すことができるＩｄｓは点線３０１で示した部分に比べて大きくなる。つまり、電源が投入された直後のＦＥＴ１がリニア領域にある場合はＦＥＴ１が許容できる電流Ｉｄｓは小さいが、ＦＥＴ１が完全にオンした後の許容できる電流Ｉｄｓは大きい。
【００２８】
今、負荷に流れる定常時の電流を電流Ｉｔｙｐ、ＦＥＴ１の過電流を保護する過電流保護レベルをＩｐｒとすると、点線３０２の部分において過電流保護レベルＩｐｒはＦＥＴ１のＡＳＯ領域内にあり、定常電流Ｉｔｙｐより大きい過電流が流れた場合でも過電流保護レベルＩｐｒ以下に抑えられるため、ＦＥＴ１が壊れることはない。ところが、電源投入時に点線３０１の部分で過電流が流れた場合に、突入電流抑制回路によって過電流保護レベルＩｐｒ以下に抑えられたとしても、点線３０１のＦＥＴ１がリニア領域においてはＡＳＯ領域を超えてしまい、ＦＥＴ１が破壊されてしまう。このため、従来は特性Ｂに示すようなＡＳＯ特性を有する耐圧の大きいＦＥＴを採用する必要があり、電源回路のコストが高くなるという問題がある。
【００２９】
ここで、本実施形態に係る突入電流抑制回路１０１の効果が良く分かるように、基準電圧発生回路１０５で発生する基準電圧を固定にした場合について、図４を用いて説明する。尚、図４において、図１と同符号のものは同じものを示す。図４が図１と異なるのは、基準電圧発生回路１０５の代わりに固定の基準電圧を発生する基準電圧発生回路２０５を用いて突入電流抑制回路２０１が構成されていることである。ここで、基準電圧発生回路２０５は、ＦＥＴ１の過電流検出レベルを決める基準電圧を過電流検出回路１０４に与えるが、この基準電圧は図３で説明した過電流保護レベルＩｐｒで動作するものとする。
【００３０】
図５は、図４に示した突入電流抑制回路２０１の各部の電圧や電流の変化を示した図である。図５（ａ）は、突入電流抑制回路１０１に入力する電源の入力電圧Ｖｉｎの変化を示し、タイミングＴ１で電源から入力電圧Ｖｉｎが入力される。図５（ｂ）は、ＦＥＴ１のゲート・ソース間電圧Ｖｇｓの変化を示し、タイミングＴ１で電源から入力電圧Ｖｉｎが入力されると、定電流充電回路１０２はゲート電流Ｉｇを流し始めるので、ゲート・ソース間電圧Ｖｇｓが上昇し始める。ところが、一般に、ＦＥＴ１のゲート・ドレイン間とゲート・ソース間には、図４に示すように、それぞれ寄生容量ＣｇｄとＣｇｓとが存在するので、タイミングＴ２からＴ３においてはゲート・ソース間電圧Ｖｇｓはあまり上昇せず、この期間、ＦＥＴ１はリニア領域にある。そして、寄生容量Ｃｇｓが充電後のタイミングＴ３からゲート・ソース間電圧Ｖｇｓは再び上昇し始め、タイミングＴ４でＦＥＴ１はオン状態となる。図５（ｃ）は、出力コンデンサＣｘの両端にかかる電圧Ｖｃｘの変化を示し、タイミングＴ２から電圧Ｖｃｘは徐々に上昇し始め、タイミングＴ４で定常電圧となる。図５（ｄ）は、ＦＥＴ１のドレイン・ソース間に流れる電流Ｉの変化を示している。特に同図は、負荷に流れる定常電流Ｉｔｙｐと同じ大きさの突入電流Ｉｒｕｓｈが流れる場合の様子を描いたもので、ＦＥＴ１が未だリニア領域にあるタイミングＴ２からＴ３にかけて、いきなり大きな突入電流Ｉｒｕｓｈが流れる。ところが、基準電圧発生回路２０５から与えられる過電流を検出するための基準電圧は図５（ｄ）の過電流保護レベルＩｐｒに対応するため、図４の過電流検出回路１０４は突入電流Ｉｒｕｓｈを検出せず、この期間で過電流停止回路１０３は動作しない。この結果、突入電流Ｉｒｕｓｈは、図５（ｄ）に示すように、一点鎖線で示したＦＥＴ１のＡＳＯレベルを超えてしまい、最悪の場合はＦＥＴ１が破壊される。
【００３１】
このように、突入電流抑制回路２０１の基準電圧発生回路２０５が発生する基準電圧が固定の場合は、ＦＥＴ１がリニア領域にある突入電流Ｉｒｕｓｈを保護することができないという問題がある。
【００３２】
これに対して、図１で説明した本実施形態に係る突入電流抑制回路１０１の場合は、過電流検出基準電圧Ｖｓ１を可変するので、複数の過電流保護レベルＩｐｒを設定することができる。そして、ＦＥＴ１の動作シーケンスに応じて過電流保護レベルＩｐｒを変えることで、オーバースペックにならない適切なＦＥＴを使用することができる。
【００３３】
例えば、過電流検出基準電圧Ｖｓ１を第１の基準電圧と第２の基準電圧の２つを切り替えられるようにすれば、二段階の過電流保護レベルＩｐｒを設けることができる。図６（ａ）の場合は、第１の基準電圧で過電流保護レベルＩｐｒ１を設定し、第２の基準電圧で過電流保護レベルＩｐｒ２を設定する。この結果、ＦＥＴ１がリニア領域にあるタイミングＴ２からＴ３にかけて突入電流Ｉｒｕｓｈが生じても過電流保護レベルＩｐｒ１以下に抑えられるので、ＦＥＴ１のＡＳＯレベルを超えることはない。また、定常状態のタイミングＴ５の期間において、定常電流Ｉｔｙｐより大きな過電流が発生しても過電流保護レベルＩｐｒ２以下に抑えられるので、ＦＥＴ１のＡＳＯレベルを超えることはない。このようにして、図３の特性Ａに示したＦＥＴ１のＡＳＯ領域内に抑えることができ、特性Ｂのようにオーバースペックの高価格なＦＥＴではなく、低価格なＦＥＴを使用することができる。
【００３４】
次に、図６（ａ）で説明したような第１の基準電圧と第２の基準電圧の２つの基準電圧を発生する方法について説明する。図７は第１の基準電圧と第２の基準電圧の２つの基準電圧を発生する原理回路図である。尚、図７は図１の過電流検出回路１０４と基準電圧発生回路１０５の部分を描いた図である。図７において、基準電圧発生回路１０５は、抵抗Ｒ２と、抵抗Ｒ３と、スイッチＳＷ１とで構成される。また、抵抗Ｒ３は定電流充電回路１０２と同様の定電流を流す定電流回路ＰＷ１に接続されている。そして、スイッチＳＷ１が開いた状態にある場合は、定電流回路ＰＷ１から直列に接続された抵抗Ｒ３と抵抗Ｒ２に定電流Ｉｃｓが流れ、直列に接続された抵抗Ｒ３と抵抗Ｒ２の両端電圧が基準電圧Ｖｓ２として過電流検出回路１０４のコンパレータＣＭＰ１の＋入力端子に与えられる。尚、この時の基準電圧Ｖｓ２は、Ｖｓ２＝（Ｒ２＋Ｒ３）×Ｉｃｓで求められる。一方、スイッチＳＷ１が閉じた状態にある場合は抵抗Ｒ２の両端を短絡するので、定電流回路ＰＷ１から直列に接続された抵抗Ｒ３に定電流Ｉｃｓが流れ、抵抗Ｒ３の両端電圧が基準電圧Ｖｓ３として過電流検出回路１０４のコンパレータＣＭＰ１の＋入力端子に与えられる。尚、この時の基準電圧Ｖｓ３は、Ｖｓ３＝Ｒ３×Ｉｃｓで求められる。このように、スイッチＳＷ１を制御することによって、基準電圧Ｖｓ２とＶｓ３の２つの基準電圧を発生することができる。
【００３５】
次に、図７で説明した２つの基準電圧を発生する基準電圧発生回路１０５をＦＥＴ１の動作シーケンスに組み込んだ具体的な突入電流抑制回路１０１について図８を用いて説明する。尚、図８において、図１および図７と同符号のものは同じものを示す。図８の基準電圧発生回路１０５は、図７のスイッチＳＷ１の代わりに、負荷側に直列に挿入された抵抗Ｒ４，Ｒ５と、コンパレータＣＭＰ２と、コンパレータＣＭＰ２の−入力端子に固定の基準電圧Ｖｂ２与える電池Ｂ２と、抵抗Ｒ２の両端をオンオフするトランジスタＴｒ２とで構成される。尚、説明が分かり易いように、コンパレータＣＭＰ２の−入力端子には基準電圧を与える電池Ｂ２が接続されているが、先に述べたように、定電流回路と抵抗とによって基準電圧を発生するようにしても構わない。
【００３６】
図８において、コンパレータＣＭＰ２は、負荷電圧Ｖｃｘを抵抗Ｒ４とＲ５とで分圧して抵抗Ｒ４の両端に現れる電圧Ｖｒ４と、電池Ｂ２の電圧Ｖｂ２とを比較する。例えば、電源投入時のＶｃｘが小さい場合は、電圧Ｖｂ２よりも電圧Ｖｒ４の方が小さいので、コンパレータＣＭＰ２の出力はｌｏｗレベルとなり、トランジスタＴｒ２はオン状態になる。逆に、Ｖｃｘが大きくなって、電圧Ｖｂ２よりも電圧Ｖｒ４の方が大きくなった場合は、コンパレータＣＭＰ２の出力はｈｉｇｈレベルとなり、トランジスタＴｒ２はオフ状態になる。
【００３７】
ここで、トランジスタＴｒ２は図７のスイッチＳＷ１に相当するので、電源投入時のＶｃｘが小さい場合は、トランジスタＴｒ２はオン状態になって抵抗Ｒ２は短絡されるので、過電流検出回路１０４に与える基準電圧は小さくなる。一方、Ｖｃｘが大きい場合は、トランジスタＴｒ２はオフ状態になって直列に接続された抵抗Ｒ３とＲ２の両端電圧が基準電圧となるので、過電流検出回路１０４に与える基準電圧は大きくなる。
【００３８】
このように、負荷電圧Ｖｃｘに応じて過電流を検出するための２つの基準電圧を切り替えることができる。ここで、基準電圧発生回路１０５において、負荷電圧Ｖｃｘ＝Ｖｃｘ１でコンパレータＣＭＰ２が動作するように抵抗Ｒ４，Ｒ５および電池Ｂ２の電圧Ｖｂ２が設定されている場合の突入電流抑制回路１０１の各部の電圧や電流の変化について、図９を用いて説明する。尚、この場合は、図６（ａ）と同様に、負荷電圧Ｖｃｘが電圧Ｖｃｘ１未満の状態では第１の基準電圧が過電流検出回路１０４に与えられ、過電流停止回路１０３が動作する過電流保護レベルは電流Ｉｐｒ１となり、負荷電圧Ｖｃｘが電圧Ｖｃｘ１以上の状態では第２の基準電圧が過電流検出回路１０４に与えられ、過電流停止回路１０３が動作する過電流保護レベルは電流Ｉｐｒ２となる。尚、これは、ＦＥＴ１のドレインソース間電圧（Ｖｄｓ）が所定電圧以上の場合は第１の基準電圧を発生し、ＦＥＴ１のＶｄｓが所定電圧未満の場合は第２の基準電圧を発生する動作と等価である。
【００３９】
図９は、図８に示した突入電流抑制回路１０１が動作した場合の各部の電圧や電流の変化を示した図である。尚、図９（ａ）から（ｃ）は、先に説明した図５（ａ）から（ｃ）と同じ図である。図９（ｄ）は、本実施形態に係る突入電流抑制回路１０１特有の動作を示し、負荷電圧Ｖｃｘが電圧Ｖｃｘ１になるまでは過電流保護レベルＩｐｒ１が設定されているので、電源投入時の突入電流Ｉｒｕｓｈは過電流保護レベルＩｐｒ１以下に抑えられ、リニア領域にあるＦＥＴ１のＡＳＯレベルを超えることはない。一方、負荷電圧Ｖｃｘが電圧Ｖｃｘ１になった後では、過電流保護レベルＩｐｒ２が設定されるので、定常電流Ｉｔｙｐを超える過電流が流れようとした場合でも過電流保護レベルＩｐｒ２以下に抑えられ、ＦＥＴ１のＡＳＯレベルを超えることはない。
【００４０】
この結果、ＦＥＴ１がリニア領域にあるタイミングＴ２からＴ３にかけて突入電流Ｉｒｕｓｈが生じても過電流保護レベルＩｐｒ１以下に抑えられるので、ＦＥＴ１のＡＳＯレベルを超えることはない。
【００４１】
このようにして、図３の特性Ａに示したＦＥＴ１のＡＳＯ領域内に抑えることができるので、特性Ｂのようにオーバースペックの高価格なＦＥＴではなく、低価格なＦＥＴを使用することができ、電源回路のコスト低減を図ることができる。
（第２の実施形態）
次に、本発明に係る突入電流抑制回路１０１の第２の実施形態について説明する。第２の実施形態の原理も、第１の実施形態の図１で説明した原理と同様に、基準電圧発生回路１０５で発生する過電流検出基準電圧Ｖｓ１を可変する。本実施形態が図８で説明した第１の実施形態と異なるのは、基準電圧発生回路１０５で発生する基準電圧をリニアに可変することである。
【００４２】
次に、本実施形態における基準電圧発生回路１０５について図１０を用いて詳しく説明する。図１０は、基準電圧発生回路１０５を抵抗Ｒ６と、抵抗Ｒ７と、コンデンサＣ１とで構成する回路例である。尚、図１０において、過電流検出回路１０４は図１と同じである。また、抵抗Ｒ７は図７と同様の定電流回路ＰＷ１に接続され、定電流Ｉｃｓが流れる。ここで、コンデンサＣ１が放電状態にある場合に電源が投入されると、コンデンサＣ１は抵抗Ｒ６の両端電圧になるまで定電流Ｉｃｓによって所定時間で充電される。尚、この時の所定時間は、コンデンサＣ１の容量と定電流回路ＰＷ１の電流Ｉｃｓの時定数によって決まる。
【００４３】
図１０において、過電流検出回路１０４のコンパレータＣＭＰ１の＋入力端子の電圧は、コンデンサＣ１が放電状態にある場合、定電流回路ＰＷ１の定電流Ｉｃｓが抵抗Ｒ７に流れる時の電圧降下分の電圧と等しくなる。そして、コンデンサＣ１が徐々に充電されていくと、過電流検出回路１０４のコンパレータＣＭＰ１の＋入力端子の電圧は上昇し、最終的には定電流回路ＰＷ１の定電流Ｉｃｓが直列に接続された抵抗Ｒ６と抵抗Ｒ７とに流れた時の電圧降下分の電圧に等しくなる。
【００４４】
つまり、過電流検出回路１０４のコンパレータＣＭＰ１の＋入力端子の電圧は、電源投入時は抵抗Ｒ７の電圧降下分の第１の電圧にあるが、所定時間をかけて徐々に上昇し、所定時間後には抵抗Ｒ６とＲ７の電圧降下分の第２の電圧になる。このようにして、過電流検出回路１０４が過電流を検出するための基準電圧を第１の電圧から第２の電圧までリニアに変化させることができる。つまり、電源投入時は小さな第１の電圧を基準電圧として過電流検出回路１０４に与え、所定時間後は第１の電圧より高い第２の電圧を基準電圧として過電流検出回路１０４に与えることができる。この結果、過電流検出回路１０４は、電源投入時は定常時よりも小さな電流を過電流保護レベルＩｐｒ１として過電流停止回路１０３を動作させ、所定時間経過後の定常時は電源投入時よりも大きな電流を過電流保護レベルＩｐｒ２として過電流停止回路１０３を動作させることができる。
【００４５】
本実施形態に係る突入電流抑制回路１０１が動作した場合の負荷電流の変化を図６（ｂ）に示す。図６（ｂ）において、タイミングＴ１の電源投入時は第１の基準電圧で過電流保護レベルＩｐｒ１が設定されているので、ＦＥＴ１がリニア領域にあるタイミングＴ２からＴ３にかけて突入電流Ｉｒｕｓｈが生じても過電流保護レベルＩｐｒ１以下に抑えられ、ＦＥＴ１のＡＳＯレベルを超えることはない。また、所定時間経過後は、第２の基準電圧で過電流保護レベルＩｐｒ２が設定されるので、例えば定常状態のタイミングＴ５の期間において、定常電流Ｉｔｙｐより大きな過電流が発生しても過電流保護レベルＩｐｒ２以下に抑えられ、ＦＥＴ１のＡＳＯレベルを超えることはない。
【００４６】
このように、本実施形態に係る突入電流抑制回路１０１は、電源回路に使用するＦＥＴ１の過電流を検出する基準電圧を電源投入時のＦＥＴ１の動作シーケンスに合わせて変化させるので、ＦＥＴ１のＡＳＯ領域を超えることなく、ＦＥＴの破損を防止することができる。また、図３の特性Ａに示したＦＥＴ１のＡＳＯ領域内に抑えることができるので、特性Ｂのようにオーバースペックの高価格なＦＥＴではなく、低価格なＦＥＴを使用することができ、電源回路のコスト低減を図ることができる。
【００４７】
以上、各実施形態で説明してきたように、本発明に係る突入電流抑制回路１０１は、基準電圧発生回路１０５が出力する過電流検出用の基準電圧を可変することによって、使用するＦＥＴ１のＡＳＯ特性に応じた過電流保護レベルを設定することができる。
【００４８】
特に、基準電圧発生回路１０５は、時間経過に応じて基準電圧を連続して可変することによって、使用するＦＥＴ１のＡＳＯ特性に応じた過電流保護レベルを設定することができる。
【００４９】
或いは、基準電圧発生回路１０５は、所定時間の時定数を持つ回路で構成し、電源投入時から所定時間内は第１の基準電圧を発生し、所定時間後は第２の基準電圧に切り替えることによって、使用するＦＥＴ１のＡＳＯ特性に応じた過電流保護レベルを設定することができる。
【００５０】
また、基準電圧発生回路１０５は、負荷電圧Ｖｃｘが所定電圧Ｖｃｘ１未満の場合は第１の基準電圧を発生し、負荷電圧が所定電圧Ｖｃｘ１以上の場合は第２の基準電圧を発生することにより、使用するＦＥＴ１のＡＳＯ特性に応じた過電流保護レベルを設定することができる。
【００５１】
尚、各実施形態に係る突入電流抑制回路１０１において、ＦＥＴ１は電源から負荷に供給する電流ラインの帰還側（Ｌｏｗサイド）に配置された場合について説明したが、ＦＥＴ１が電源から負荷に供給する電流ラインの供給側（Ｈｉｇｈサイド）に配置された場合でも同様に突入電流抑制回路１０１を構成することができる。
【００５２】
尚、本発明は、その精神またはその主要な特徴から逸脱することなく他の多様な形で実施することができる。そのため、上述した実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。
【図面の簡単な説明】
【００５３】
【図１】各実施形態に係る突入電流抑制回路１０１の原理を示す回路ブロック図である。
【図２】過電流停止回路１０３の構成例を示す回路図である。
【図３】ＦＥＴ１のＡＳＯ特性を示す説明図である。
【図４】基準電圧が固定の場合の突入電流抑制回路２０１の回路ブロック図である。
【図５】各部の電圧および電流の変化を示す説明図である。
【図６】過電流保護レベルの設定例を示す説明図である。
【図７】２つの基準電圧を切り替える回路の原理を示す回路図である。
【図８】第１の実施形態に係る突入電流抑制回路１０１の回路ブロック図である。
【図９】第１の実施形態における各部の電圧および電流の変化を示す説明図である。
【図１０】第２の実施形態に係る突入電流抑制回路１０１の基準電圧発生回路１０５の構成例を示す回路図である。
【符号の説明】
【００５４】
１０１，２０１・・・突入電流抑制回路
１０２・・・定電流充電回路
１０３・・・過電流停止回路
１０４・・・過電流検出回路
１０５，２０５・・・基準電圧発生回路
ＦＥＴ１・・・ＦＥＴ（電界効果トランジスタ）
Ｃｘ・・・出力コンデンサ
Ｃｇｓ，Ｃｇｄ・・・寄生容量
ＬＤ・・・電子機器負荷
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ６，Ｒ７・・・抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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