(57)【要約】【課題】受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行うことが可能で、転送レートの高速化および低消費電力化を実現することが可能なクロック再生装置および電子機器を提供する。【解決手段】ゲーティング信号生成部１３０Ｂは、位相判定部１２０Ｂの位相判定信号に応じて、エッジ検出部１１０の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第１のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第２のゲーティング信号として生成し、発振器１４０Ｂは、位相が第１のゲーティング信号ＳＧＴ１０および第２のゲーティング信号ＳＧＴ１１によって制御され、受信データ信号ＲＤＴに同期したクロック信号ＣＬＫを出力する。【選択図】図１０
2010283455.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続されたｎ（ｎは２以上の整数）個のゲーティンググループで発振ループが形成可能で、当該ｎ個のゲーティンググループは、それぞれ異なる第１のゲーティング信号から第ｎのゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第ｎのゲーティンググループからクロック信号を出力する発振器と、
受信データ信号のエッジを検出するエッジ検出部と、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、
上記第１のゲーティング信号から上記第ｎのゲーティング信号を生成して上記発振器の第１のゲーティンググループから上記第ｎのゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、
上記ゲーティング信号生成部は、
上記位相判定部の位相判定信号に応じて、上記エッジ検出部のエッジ検出信号を注入する上記ゲーティング信号を選択して、選択したゲーティング信号を遅延制御して上記発振器に出力し、
上記発振器は、
位相が上記第１のゲーティング信号から上記第ｎのゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する
クロック再生装置。
【請求項２】
縦続接続された第１のゲーティンググループおよび第２のゲーティンググループで発振ループが形成可能で、当該第１および第２のゲーティンググループは、それぞれ異なる第１のゲーティング信号および第２のゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第２のゲーティンググループからクロック信号を出力する発振器と、
受信データ信号のエッジを検出するエッジ検出部と、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、
上記第１のゲーティング信号および上記第２のゲーティング信号を生成して上記発振器の第１のゲーティンググループおよび上記第２のゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、
上記ゲーティング信号生成部は、
上記位相判定部の位相判定信号に応じて、上記エッジ検出部の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第１のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第２のゲーティング信号として生成し、
上記発振器は、
位相が上記第１のゲーティング信号および上記第２のゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する
クロック再生装置。
【請求項３】
上記発振器は、
上記第１のゲーティング信号が供給される上記第１のゲーティンググループおよび上記第２のゲーティング信号が供給される上記第２のゲーティンググループのうちの一方が立ち上がりエッジに同期し、他方が立ち下がりエッジに同期する
請求項２記載のクロック再生装置。
【請求項４】
上記発振器は、
上記第１のゲーティンググループおよび上記第２のゲーティンググループはそれぞれ２段の２入力のゲートを含み、
上記第１のゲーティング信号は上記第１のゲーティンググループの各ゲートの一方の入力に入力され、
上記第２のゲーティング信号は上記第２のゲーティンググループの各ゲートの一方の入力に入力され、
上記第１のゲーティンググループおよび上記第２のゲーティンググループの各ゲートが縦続接続され、かつ、各ゲートの他方の入力を通して発振ループが形成される
請求項２または３記載のクロック再生装置。
【請求項５】
上記発振器は、
上記第１のゲーティンググループおよび上記第２のゲーティンググループはそれぞれ２段の２入力のゲートを含み、
ゲーティング信号生成部は、
上記第１のゲーティング信号を上記受信データ信号の周期の１／４以下の時間遅延させた第１の遅延ゲーティング信号と、
上記第２のゲーティング信号を上記受信データ信号の周期の１／４以下の時間遅延させた第２の遅延ゲーティング信号と、を生成し、
上記第１の遅延ゲーティング信号は上記第１のゲーティンググループの初段のゲートの一方の入力に入力され、上記第１のゲーティング信号が当該第１のゲーティンググループの後段のゲートの一方の入力に入力され、
上記第２の遅延ゲーティング信号は上記第２のゲーティンググループの初段のゲートの一方の入力に入力され、上記第２のゲーティング信号が当該第２のゲーティンググループの後段のゲートの一方の入力に入力され、
上記発振器は、
上記第１のゲーティンググループおよび上記第２のゲーティンググループの各ゲートが縦続接続され、かつ、各ゲートの他方の入力を通して発振ループが形成される
請求項２または３記載のクロック再生装置。
【請求項６】
上記エッジ検出部は、
上記受信データ信号を、当該受信データ信号の周期より短い時間遅延させる遅延回路を含み、
上記受信データ信号と上記遅延回路の遅延信号との論理演算によって立ち上がりエッジ検出信号および立ち下がりエッジ検出信号を生成し、生成した立ち上がりエッジ検出信号および立ち下がりエッジ検出信号を上記ゲーティング信号生成部に出力する
請求項２から５のいずれか一に記載のクロック再生装置。
【請求項７】
上記位相判定部は、
上記受信データ信号に同期して上記クロック信号をラッチする第１のラッチと、
上記受信データ信号の反転信号に同期して上記クロック信号をラッチする第２のラッチと、
上記受信データ信号のレベルに応じて上記第１のラッチのラッチデータと上記第２のラッチのラッチデータのいずれかを選択し、選択した信号を位相判定信号として上記ゲーティング信号生成部に出力するセレクタと、を含む
請求項６記載のクロック再生装置。
【請求項８】
発振周波数制御信号を生成する発振制御信号生成部を有し、
上記発振器は、
発振周波数制御信号によって制御された発振周波数の上記クロック信号を出力可能で、
上記発振制御信号生成部は、
上記発振器と同じ構成で、制御電圧に応じた周波数で発振する発振器を含み、
上記発振器を含む位相同期ループにより上記発振周波数制御信号を生成する
請求項２から７のいずれか一に記載のクロック再生装置。
【請求項９】
上記発振器は、
上記クロック信号および上記第１のゲーティンググループの出力である内部クロック信号を上記位相判定部に出力し、
上記位相判定部は、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を第１の位相判定信号として出力する第１判定部と、
上記受信データのエッジごとに上記内部クロック信号の位相を判定し、判定結果を第２の位相判定信号として出力する第２判定部と、を含み、
上記ゲーティング信号生成部は、
上記第１の位相判定信号および第２の位相判定信号の排他的論理和結果と上記第１の位相判定信号とに応じて上記第１のゲーティング信号および上記第２のゲーティング信号を生成する
請求項２または４記載のクロック再生装置。
【請求項１０】
少なくともクロック再生装置と、
上記クロック再生装置で再生されたクロック信号に同期して、受信データ信号に対する処理を行う少なくとも一つの機能ブロックと、を含み、
上記クロック再生装置は、
縦続接続されたｎ（ｎは２以上の整数）個のゲーティンググループで発振ループが形成可能で、当該ｎ個のゲーティンググループは、それぞれ異なる第１のゲーティング信号から第ｎのゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第ｎのゲーティンググループからクロック信号を出力する発振器と、
受信データ信号のエッジを検出するエッジ検出部と、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、
上記第１のゲーティング信号から上記第ｎのゲーティング信号を生成して上記発振器の第１のゲーティンググループから上記第ｎのゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、
上記ゲーティング信号生成部は、
上記位相判定部の位相判定信号に応じて、上記エッジ検出部のエッジ検出信号を注入する上記ゲーティング信号を選択して、選択したゲーティング信号を遅延制御して上記発振器に出力し、
上記発振器は、
位相が上記第１のゲーティング信号から上記第ｎのゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する
電子機器。
【請求項１１】
少なくともクロック再生装置と、
上記クロック再生装置で再生されたクロック信号に同期して、受信データ信号に対する処理を行う少なくとも一つの機能ブロックと、を含み、
上記クロック再生装置は、
縦続接続された第１のゲーティンググループおよび第２のゲーティンググループで発振ループが形成可能で、当該第１および第２のゲーティンググループは、それぞれ異なる第１のゲーティング信号および第２のゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第２のゲーティンググループからクロック信号を出力する発振器と、
受信データ信号のエッジを検出するエッジ検出部と、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、
上記第１のゲーティング信号および上記第２のゲーティング信号を生成して上記発振器の第１のゲーティンググループおよび上記第２のゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、
上記ゲーティング信号生成部は、
上記位相判定部の位相判定信号に応じて、上記エッジ検出部の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第１のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第２のゲーティング信号として生成し、
上記発振器は、
位相が上記第１のゲーティング信号および上記第２のゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信データ信号に同期したクロックを再生するクロック再生装置および電子機器に関するものである。
【背景技術】
【０００２】
近年、デジタル伝送の分野において、大容量のデータを高速かつ低消費電力で転送する必要が高まっており、これらのインタフェースにおいて、クロック再生装置が広く使われている。
また、高速インタフェースでは、転送レートの高速化に伴って信号に含まれるジッタ成分が増加してきており、ジッタに対する耐性も求められている。
【０００３】
クロック再生装置の方式として、ＰＬＬを応用した方式、多相クロック信号から受信データ信号に同期した位相のクロックを選択、もしくは生成する方式がある。
【０００４】
しかし、これらの方式において高速化しようとすると、高速に動作する位相比較器が必要になり、高速化を困難にする。
さらに、これらの方式では、受信データ信号に対する同期を負帰還により実現しているために、クロック信号が受信データ信号に同期するために要する時間が長く、短時間に受信データ信号に同期することが求められるバーストデータ転送には適さない。
【０００５】
一方、ゲート付き電圧制御発振器（以下、ゲーテッドＶＣＯという）を用いたクロック再生方式が提案されている（たとえば、非特許文献１参照）。
この方式では、位相比較器が不要であり、位相比較器により高速化が制限されることはない。さらに、受信データ信号に対して瞬時に同期することが可能である。
【０００６】
図１は、一般的なゲーテッドＶＣＯ方式のクロック再生方式の一例を示す図である（たとえば、特許文献１参照）。
図２（Ａ）〜（Ｃ）は、図１のエッジ検出器の動作タイミングを示す図である。
【０００７】
図１のクロック再生装置１は、エッジ検出器２および電圧制御発振器３を有する。
エッジ検出器２は、遅延回路２１および排他的論理和(ＥＸＯＲ)２２を有する。
【０００８】
エッジ検出器２には、受信データ信号ｒｄｔが入力される。
エッジ検出器２においては、遅延回路２１で受信データ信号ｒｄｔが遅延され、その遅延信号Ｓ２１がＥＸＯＲゲート２２に供給される。ＥＸＯＲゲート２２では、入力された受信データ信号ｒｄｔと遅延信号Ｓ２１とのＥＸＯＲが行われ、その結果がゲーティング信号Ｓ２として電圧制御発振器３に出力される。
電圧制御発振器３では、発振周波数制御電圧ｆｃｖにより発振周波数が制御され、ゲーティング信号Ｓ２に応じたタイミングでクロック信号Ｓ３が出力される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−２１３９７９号公報
【非特許文献】
【００１０】
【非特許文献１】M.Banu and A.E.Dunlop : “Clock Recovery Circuits with Instantaneous Locking”, Electronics Letters, Vol.28, No.23, Nov,1992, pp.2127-2130
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、上述したゲーテッドＶＣＯを用いた方式では、受信データ信号ｒｄｔの転送レートと同じ周波数のクロック信号Ｓ３を出力するため、フルレートの電圧制御発振器３が必要である。
そのため、上記したゲーテッドＶＣＯを用いた方式で高速化しようとすると、電圧制御発振器３の発振周波数によって高速化が制限されてしまう。
また、高速の発振周波数で発振する電圧制御発振器３を必要とするために、消費電力の増大を招いてしまう。
【００１２】
さらに、転送レートの１周期をＴ０[ｓｅｃ]とすると（たとえば、転送レートが５［Ｇｂｐｓ］の場合、Ｔ０＝２００[ｐｓｅｃ]）、ゲーティング信号Ｓ２は次のように出力される。
すなわち、上記ゲーテッドＶＣＯ方式のクロック再生装置１のエッジ検出器２は、受信データ信号ｒｄｔと遅延回路２１によりＴ０/２だけ遅延された遅延信号Ｓ２１のＥＸＯＲ２２によりゲーティング信号Ｓ２がパルス信号として出力される。
そのため、受信データ信号ｒｄｔがそのジッタ成分によって位相が変動することにより受信データ信号ｒｄｔの隣接するエッジ間がＴ０/２となると、それぞれのエッジに対するパルス信号をゲーティング信号Ｓ３として出力することができなくなる。
【００１３】
図２は、上記したゲーテッドＶＣＯ方式のクロック再生装置で用いられるエッジ検出器の動作例であるが、この図に示すように、受信データ信号ｒｄｔのジッタに対する耐性が制限されてしまう。
【００１４】
本発明は、受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行うことが可能で、転送レートの高速化および低消費電力化を実現することが可能なクロック再生装置および電子機器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点のクロック再生装置は、縦続接続されたｎ（ｎは２以上の整数）個のゲーティンググループで発振ループが形成可能で、当該ｎ個のゲーティンググループは、それぞれ異なる第１のゲーティング信号から第ｎのゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第ｎのゲーティンググループからクロック信号を出力する発振器と、受信データ信号のエッジを検出するエッジ検出部と、
上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、上記第１のゲーティング信号から上記第ｎのゲーティング信号を生成して上記発振器の第１のゲーティンググループから上記第ｎのゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、上記ゲーティング信号生成部は、上記位相判定部の位相判定信号に応じて、上記エッジ検出部のエッジ検出信号を注入する上記ゲーティング信号を選択して、選択したゲーティング信号を遅延制御して上記発振器に出力し、上記発振器は、位相が上記第１のゲーティング信号から上記第ｎのゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する。
【００１６】
本発明の第２の観点のクロック再生装置は、縦続接続された第１のゲーティンググループおよび第２のゲーティンググループで発振ループが形成可能で、当該第１および第２のゲーティンググループは、それぞれ異なる第１のゲーティング信号および第２のゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第２のゲーティンググループからクロック信号を出力する発振器と、受信データ信号のエッジを検出するエッジ検出部と、上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、上記第１のゲーティング信号および上記第２のゲーティング信号を生成して上記発振器の第１のゲーティンググループおよび上記第２のゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、上記ゲーティング信号生成部は、上記位相判定部の位相判定信号に応じて、上記エッジ検出部の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第１のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第２のゲーティング信号として生成し、上記発振器は、位相が上記第１のゲーティング信号および上記第２のゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する。
【００１７】
本発明の第３の観点の電子機器は、少なくともクロック再生装置と、上記クロック再生装置で再生されたクロック信号に同期して、受信データ信号に対する処理を行う少なくとも一つの機能ブロックと、を含み、上記クロック再生装置は、縦続接続されたｎ（ｎは２以上の整数）個のゲーティンググループで発振ループが形成可能で、当該ｎ個のゲーティンググループは、それぞれ異なる第１のゲーティング信号から第ｎのゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第ｎのゲーティンググループからクロック信号を出力する発振器と、受信データ信号のエッジを検出するエッジ検出部と、上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、上記第１のゲーティング信号から上記第ｎのゲーティング信号を生成して上記発振器の第１のゲーティンググループから上記第ｎのゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、上記ゲーティング信号生成部は、上記位相判定部の位相判定信号に応じて、上記エッジ検出部のエッジ検出信号を注入する上記ゲーティング信号を選択して、選択したゲーティング信号を遅延制御して上記発振器に出力し、上記発振器は、位相が上記第１のゲーティング信号から上記第ｎのゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する。
【００１８】
本発明の第４の観点の電子機器は、少なくとも一つのクロック再生装置と、上記クロック再生装置で再生されたクロック信号に同期して、受信データ信号に対する処理を行う少なくとも一つの機能ブロックと、を含み、上記クロック再生装置は、縦続接続された第１のゲーティンググループおよび第２のゲーティンググループで発振ループが形成可能で、当該第１および第２のゲーティンググループは、それぞれ異なる第１のゲーティング信号および第２のゲーティング信号により内部クロック信号のゲーティング制御が行われ、少なくとも上記第２のゲーティンググループからクロック信号を出力する発振器と、受信データ信号のエッジを検出するエッジ検出部と、上記受信データのエッジごとに上記クロック信号の位相を判定し、判定結果を位相判定信号として出力する位相判定部と、上記第１のゲーティング信号および上記第２のゲーティング信号を生成して上記発振器の第１のゲーティンググループおよび上記第２のゲーティンググループにそれぞれ出力するゲーティング信号生成部と、を有し、上記ゲーティング信号生成部は、上記位相判定部の位相判定信号に応じて、上記エッジ検出部の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第１のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第２のゲーティング信号として生成し、上記発振器は、位相が上記第１のゲーティング信号および上記第２のゲーティング信号によって制御され、上記受信データ信号に同期した上記クロック信号を出力する。
【００１９】
本発明によれば、受信データ信号のエッジごとにクロック信号の位相が受信データ信号に同期しながら、クロック信号がクロックパルスとして出力される。
また、電圧制御発振器へのエッジ注入がゲーティング信号により複数箇所から可能であり、少なくとも１箇所からの注入に対して立ち上がりエッジが同期し、他の少なくとも１箇所の注入に対して立ち下がりエッジが同期する。
【発明の効果】
【００２０】
本発明によれば、受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行うことができ、転送レートの高速化および低消費電力化を実現することができる。
【図面の簡単な説明】
【００２１】
【図１】一般的なゲーテッドＶＣＯ方式のクロック再生方式の一例を示す図である。
【図２】図１のエッジ検出器の動作タイミングを示す図である。
【図３】本発明の第１の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【図４】本第１の実施形態に係るｎ＝３の電圧制御発振器（ＶＣＯ）の構成例を示す図である。
【図５】受信データ信号とクロック信号の位相関係を示す図である。
【図６】ｎ＝３の場合の図３のクロック再生装置の動作例を示すタイミングチャートである。
【図７】本発明の第２の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【図８】本第２の実施形態に係るｎ＝３の電圧制御発振器（ＶＣＯ）の構成例を示す図である。
【図９】ｎ＝３の場合の図７のクロック再生装置の動作例を示すタイミングチャートである。
【図１０】本発明の第３の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【図１１】本第３の実施形態に係るエッジ検出器の構成例を示す回路図である。
【図１２】図１１のエッジ検出器の動作タイミングを示す図である。
【図１３】本第３の実施形態に係る位相判定器の構成例を示す回路図である。
【図１４】本第３の実施形態に係るゲーティング信号生成器の構成例を示す回路図である。
【図１５】本発明の第３の実施形態に係る電圧制御発振器の構成例を示す回路図である。
【図１６】本第３の実施態様のクロック再生装置の動作例を示すタイミングチャートである。
【図１７】本発明の第４の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【図１８】本第４の実施形態に係るエッジ検出器の構成例を示す回路図である。
【図１９】本第４の実施形態に係る位相判定器の構成例を示す回路図である。
【図２０】本第４の実施形態に係るゲーティング信号生成器の構成例を示す回路図である。
【図２１】本第４の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
【図２２】本発明の第５の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【図２３】本第５の実施形態に係るゲーティング信号生成器の構成例を示す回路図である。
【図２４】本第５の実施形態に係る電圧制御発振器の構成例を示す回路図である。
【図２５】本第５の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
【図２６】本発明の第６の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【図２７】本第６の実施形態に係るゲーティング信号生成器の構成例を示す回路図である。
【図２８】第１〜第６の実施形態の各クロック再生装置に含まれる遅延回路の構成例を示す図である。
【図２９】本発明の実施形態に係るクロック再生装置の第１の接続例を示すブロック図である。
【図３０】本発明の実施形態に係るクロック再生装置の第２の接続例を示すブロック図である。
【図３１】本発明の第７の実施形態に係る電子機器の構成例を示すブロック図である。
【図３２】本発明の第８の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【図３３】本発明の第８の実施形態に係るクロック再生装置の構成例を示す回路図である。
【図３４】本第８の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
【図３５】本第８の実施形態におけるクロック信号、位相判定信号、ゲーティング信号、遅延時間、およびエッジ入力のクロック信号との関係を示す図である。
【図３６】本発明の第６の実施形態に係るクロック再生装置の接続例を示すブロック図である。
【図３７】図３６の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（サブレート対応のクロック再生装置の第１の構成例）
２．第２の実施形態（サブレート対応のクロック再生装置の第２の構成例）
３．第３の実施形態（ハーフレート対応のクロック再生装置の第１の構成例）
４．第４の実施形態（ハーフレート対応のクロック再生装置の第２の構成例）
５．第５の実施形態（第３の実施形態の変形例）
６．第６の実施形態（第４の実施形態の変形例）
７．第７の実施形態（電子機器の構成例）
８．第８の実施形態（２クロック再生対応のクロック再生装置の構成例）
【００２３】
［サブレート動作に一般化した構成について］
まず、電圧制御発振器（ＶＣＯ）を構成するゲーティンググループの段数がｎ（ｎは２以上の整数）である場合に一般化して、サブレート動作のクロック再生装置の構成について述べる。
ここで述べる構成としては２つの構成がある。１つはＶＣＯの発振周波数が受信データ信号のデータレートに対して１／ｎの場合であり、もう１つは１／（２ｎ）の場合である。
そこで、前者を第１のサブレート構成とし、後者を第２のサブレート構成として、それぞれの構成を第１および第２の実施形態として順に説明する。
また、第１および第２の実施形態の説明後、第１のサブレート構成でｎ＝２に対応するハーフレート対応のクロック再生装置について、第３〜第６の実施形態として説明する。
【００２４】
＜１．第１の実施形態＞
［第１のサブレート構成］
図３は、本発明の第１の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【００２５】
第１の実施形態に係るクロック再生装置１００は、図３に示すように、エッジ検出器１１０、位相判定器１２０、ゲーティング信号生成器１３０、および電圧制御発振器（ＶＣＯ）１４０を有する。
【００２６】
電圧制御発振器１４０は、ｎ段のゲーティンググループＧＲＰ１〜ＧＲＰｎにより構成されており、ｎ段のゲーティンググループＧＲＰ１〜ＧＲＰｎにより形成されるループは発振ループとなるように構成されている。
さらに、ゲーティンググループＧＲＰ１〜ＧＲＰｎはそれぞれゲーティング信号が供給されており、電圧制御発振器１４０はゲーティング信号ＳＧＴ１〜ＳＧＴｎによって制御されることで位相同期する。
また、電圧制御発振器１４０の発振周波数は、発振周波数制御信号ＦＣＶにより受信データ信号ＲＤＴの１／ｎとなるように制御されている。
電圧制御発振器１４０は、ゲーティンググループＧＲＰ１〜ＧＲＰｎの出力信号からｎ相のクロック信号を出力することで、受信データ信号ＲＤＴに同期したサブレートのクロック信号ＣＬＫを再生する。
ここで、ｎ＝２のハーフレートの場合の例は後述するが、電圧制御発振器１４０の発振周波数は受信データ信号ＲＤＴの１／２で２相の位相同期されたクロック信号ＣＬＫを再生する。
【００２７】
図４は、本第１の実施形態に係るｎ＝３の電圧制御発振器（ＶＣＯ）の構成例を示す図である。
【００２８】
図４の電圧制御発振器１４０は、２入力ＡＮＤゲート１４１〜１４６を有する。
４つのＡＮＤゲート１４１〜１４６のうち、３つのＡＮＤゲート１４１〜１４４，１４６は２入力のうちの一（他方）の入力（第１入力）が負入力となっている。
【００２９】
ＡＮＤゲート１４１の第１入力(負入力)がＡＮＤゲート１４６のクロック信号ＣＬＫの出力ラインに接続され、第２入力(正入力)が第１のゲーティング信号ＳＧＴ１の供給ラインに接続されている。
ＡＮＤゲート１４２の第１入力(負入力)がＡＮＤゲート１４１の出力に接続され、第２入力(正入力)が第１のゲーティング信号ＳＧＴ１の供給ラインに接続されている。
ＡＮＤゲート１４３の第１入力(負入力)がＡＮＤゲート１４２の出力に接続され、第２入力(正入力)が第２のゲーティング信号ＳＧＴ２の供給ラインに接続されている。
ＡＮＤゲート１４４の第１入力(負入力)がＡＮＤゲート１４３の出力に接続され、第２入力(正入力)が第２のゲーティング信号ＳＧＴ２の供給ラインに接続されている。
ＡＮＤゲート１４５の第１入力(正入力)がＡＮＤゲート１４４の出力に接続され、第２入力(正入力)が第３のゲーティング信号ＳＧＴ３の供給ラインに接続されている。
ＡＮＤゲート１４６の第１入力(負入力)がＡＮＤゲート１４５の出力に接続され、第２入力(正入力)が第３のゲーティング信号ＳＧＴ３の供給ラインに接続されている。
【００３０】
また、ＡＮＤゲート１４１〜１４６には、周波数を制御するための発振周波数制御電圧ＦＣＶが供給されている。
【００３１】
電圧制御発振器１４０は、発振周波数が受信データ信号ＲＤＴの１／３で３相の位相同期されたクロック信号を再生する。
これにより、電圧制御発振器１４０の発振周波数は受信データ信号ＲＤＴのデータレートの１／ｎとなり、高速化、低消費電力化を実現することができる。
【００３２】
エッジ検出器１１０は、受信データ信号ＲＤＴのエッジ入力ごとにエッジ検出してエッジ検出信号ＳＥＤを出力する。
【００３３】
位相判定器１２０は、受信データ信号ＲＤＴとゲーティンググループの出力信号を入力とし、受信データ信号ＲＤＴのエッジ入力時点における電圧制御発振器１４０の位相を判定して、位相判定信号ＳＰＤＡを出力する。
ここでの位相判定は、具体的には受信データ信号ＲＤＴのエッジ入力時点において、電圧制御発振器１４０内部の発振ループを伝播しているクロック信号のエッジの位置と、そのエッジが立ち上り／立下りのいずれであるかを判定することである。
この場合、１周期の間にクロック信号のエッジは発振ループを２周するが、その２周をｎ等分した場合にどこにあるのかを判定することを指す。
【００３４】
図５は、受信データ信号とクロック信号の位相関係を示す図である。
位相をｎ等分して判定する理由は、次の通りである。
すなわち、電圧制御発振器１４０は、受信データ信号ＲＤＴのデータレートの１／ｎの周波数で発振している。
このため、位相同期した定常状態において受信データ信号ＲＤＴとクロック信号ＶＬＣの位相関係は、受信データ信号ＲＤＴの一つのエッジ入力に対して、図５に示すようにｎ通りの場合が存在する。
これにより、エッジ検出信号とＶＣＯの位相関係もｎ通りの場合が存在することになる。
そのため、受信データ信号ＲＤＴのエッジ入力時点における、電圧制御発振器１４０内部のクロック信号ＣＬＫのエッジの位置および立ち上り／立下り方向のｎ通りの場合に応じて、位相同期のための適切なタイミングでゲーティング信号を注入する必要がある。
そこで、電圧制御発振器１４０にエッジ検出信号ＳＥＤを注入するゲーティング信号ＳＧＴを選択し遅延制御するために、受信データ信号ＲＤＴのエッジ入力時点における電圧制御発振器１４０の位相を判定する。そして、受信データ信号ＲＤＴと電圧制御発振器１４０の位相関係を判定する。
【００３５】
位相判定器１２０は、たとえばフリップフロップとセレクタで構成することが可能である。
位相判定器１２０は、クロック入力が受信データ信号ＲＤＴに接続され、データ入力が電圧制御発振器１４０の内部クロック信号線に接続されるフリップフロップＦＦにより、受信データ信号の立ち上りエッジ時点における電圧制御発振器１４０の位相を判定できる。
同様に、位相判定器１２０は、クロック入力が受信データ信号ＲＤＴの反転信号線に接続される。そして、位相判定器１２０は、データ入力が電圧制御発振器１４０の内部クロック信号線に接続されるフリップフロップにより、受信データ信号の立下りエッジ時点における電圧制御発振器１４０の位相を判定できる。
さらに、受信データ信号がハイレベル（Ｈ）のときにクロック入力が受信データ信号線に接続されているフリップフロップの出力信号を選択する。
ローレベル（Ｌ）のときにクロック入力が受信データ信号の反転信号線に接続されているフリップフロップの出力信号を選択するセレクタの出力信号を位相判定信号ＳＰＤＡとして、位相判定器１２０は出力する。
【００３６】
ゲーティング信号生成器１３０は、エッジ検出信号ＳＥＤと位相判定信号ＳＰＤＡを入力とし、位相判定信号ＳＥＤに応じてエッジ検出信号ＳＰＤＡを注入するゲーティング信号を選択し、かつ遅延制御してゲーティング信号ＳＧＴ１〜ＳＧＴｎを出力する。
【００３７】
より具体的な実施形態としては、ｎ＝２の場合を第３〜第６の実施形態として後で詳述する。
【００３８】
また、図６は、ｎ＝３の場合の図３のクロック再生装置の動作例を示すタイミングチャートである。
図６では、３相のクロック信号ＣＬＫ０、ＣＬＫ１２０、ＣＬＫ２４０が再生されたクロック信号であり、その周波数は受信データ信号のデータレートの１／３である。
図６のタイミング図の例では、位相判定器１２０は受信データ信号のエッジ入力ごとにクロック信号ＣＬＫ０、ＣＬＫ１２０、ＣＬＫ２４０を保持して位相判定信号ＳＥＤとして出力する。
さらに、ゲーティング信号生成器１３０は、位相判定信号ＳＥＤが０Ｘ０のときゲーティング信号ＳＧＴ２にエッジ検出信号ＳＥＤをＴ０／２だけ遅延させて出力する。
そして、ゲーティング信号生成器１３０は、位相判定信号ＳＰＤＡがＸ１１のときゲーティング信号ＳＧＴ１にエッジ検出信号ＳＥＤをＴ０だけ遅延させて出力する。位相判定信号ＳＰＤＡが１０Ｘのときゲーティング信号ＳＧＴ３に（３／２）Ｔ０だけ遅延させて出力する。
また、ｎ＝２および３の場合と同様にしてｎ＝４以上に拡張可能である。
【００３９】
＜２．第２の実施形態＞
［第２のサブレート構成］
図７は、本発明の第２の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【００４０】
本第２の実施形態に係るクロック再生装置１００Ａは、電圧制御発振器１４０Ａの発振周波数が受信データ信号ＲＤＴのデータレートに対して１／（２ｎ）の場合である。
クロック再生装置１００Ａの基本的な構成は、第１の実施形態に係るクロック再生装置１００と同様である。
【００４１】
電圧制御発振器１４０Ａは、ｎ段のゲーティンググループＧＲＰ１〜ＧＲＰｎにより構成されており、ｎ段のゲーティンググループＧＲＰ１〜ＧＲＰｎにより形成されるループは発振ループとなるように構成されている。
さらに、ゲーティンググループＧＲＰ１〜ＧＲＰｎはそれぞれゲーティング信号に接続されており、電圧制御発振器１４０Ａはゲーティング信号ＳＧＴ１〜ＳＧＴｎによって制御されることで位相同期する。
また、電圧制御発振器１４０Ａの発振周波数は、発振周波数制御信号ＦＣＶにより受信データ信号の１／（２ｎ）となるように制御されている。
電圧制御発振器１４０Ａは、ゲーティンググループＧＲＰ１〜ＧＲＰｎの出力信号から（２ｎ）相のクロック信号を出力することで、受信データ信号に同期したサブレートのクロック信号ＣＬＫを再生する。
ｎ＝２のハーフレートは後述するが、電圧制御発振器１４０Ａの発振周波数は受信データ信号ＲＤＴの１／４で４相の位相同期されたクロック信号ＣＬＫを再生する。
【００４２】
図８は、第２の実施形態に係るｎ＝３の電圧制御発振器（ＶＣＯ）の構成例を示す図である。
【００４３】
図８の電圧制御発振器１４０Ａは、２入力ＡＮＤゲート１４１Ａ〜１４６Ａを有する。
４つのＡＮＤゲート１４１Ａ〜１４６Ａのうち、３つのＡＮＤゲート１４２Ａ，１４４Ａ，１４６Ａは２入力のうちの一（他方）の入力（第１入力）が負入力となっている。
【００４４】
ＡＮＤゲート１４１Ａの第１入力(負入力)がＡＮＤゲート１４６Ａのクロック信号ＣＬＫの出力ラインに接続され、第２入力(正入力)が第１のゲーティング信号ＳＧＴ１の供給ラインに接続されている。
ＡＮＤゲート１４２Ａの第１入力(負入力)がＡＮＤゲート１４１Ａの出力に接続され、第２入力(正入力)が第１のゲーティング信号ＳＧＴ１の供給ラインに接続されている。
ＡＮＤゲート１４３Ａの第１入力(正入力)がＡＮＤゲート１４２Ａの出力に接続され、第２入力(正入力)が第２のゲーティング信号ＳＧＴ２の供給ラインに接続されている。
ＡＮＤゲート１４４Ａの第１入力(負入力)がＡＮＤゲート１４３Ａの出力に接続され、第２入力(正入力)が第２のゲーティング信号ＳＧＴ２の供給ラインに接続されている。
ＡＮＤゲート１４５Ａの第１入力(正入力)がＡＮＤゲート１４４Ａの出力に接続され、第２入力(正入力)が第３のゲーティング信号ＳＧＴ３の供給ラインに接続されている。
ＡＮＤゲート１４６Ａの第１入力(負入力)がＡＮＤゲート１４５Ａの出力に接続され、第２入力(正入力)が第３のゲーティング信号ＳＧＴ３の供給ラインに接続されている。
【００４５】
また、ＡＮＤゲート１４１Ａ〜１４６Ａには、周波数を制御するための発振周波数制御電圧ＦＣＶが供給されている。
【００４６】
電圧制御発振器１４０Ａは、発振周波数は受信データ信号ＲＤＴの１／３で６相の位相同期されたクロック信号を再生する。
これにより、電圧制御発振器１４０Ａの発振周波数は受信データ信号ＲＤＴのデータレートの１／（２ｎ）となり、高速化、低消費電力化を実現することができる。
【００４７】
エッジ検出器１１０Ａは、受信データ信号ＲＤＴのエッジ入力ごとにエッジ検出してエッジ検出信号ＳＥＤを出力する。
【００４８】
位相判定器１２０Ａは、受信データ信号ＲＤＴとゲーティンググループの出力信号を入力とし、受信データ信号ＲＤＴのエッジ入力時点における電圧制御発振器１４０Ａの位相を判定して、位相判定信号ＳＰＤＡを出力する。
ここでの位相判定は、具体的には受信データ信号ＲＤＴのエッジ入力時点において、電圧制御発振器１４０Ａ内部の発振ループを伝播しているクロック信号のエッジの位置と、そのエッジが立ち上り／立下りのいずれであるかを判定することである。
この場合、１周期の間にクロック信号のエッジは発振ループを２周するが、その２周を（２ｎ）等分した場合にどこにあるのかを判定することを指す。
【００４９】
位相を（２ｎ）等分して判定する理由は、次の通りである。
すなわち、電圧制御発振器１４０Ａは受信データ信号のデータレートの１／（２ｎ）の周波数で発振している。
このため、位相同期した定常状態において受信データ信号とクロック信号の位相関係は、受信データ信号ＲＤＴの一つのエッジ入力に対して（２ｎ）通りの場合が存在する。
これにより、エッジ検出信号ＳＥＤと電圧制御発振器１４０Ａの位相関係も（２ｎ）通りの場合が存在することになる。
そのため、受信データ信号ＲＤＴのエッジ入力時点における電圧制御発振器１４０Ａ内部のクロック信号ＣＬＫのエッジの位置および立ち上り／立下り方向の（２ｎ）通りの場合に応じて位相同期のための適切なタイミングでゲーティング信号を注入する必要がある。
そこで、電圧制御発振器１４０Ａにエッジ検出信号ＳＥＤを注入するゲーティング信号ＳＧＴを選択し遅延制御するために、受信データ信号ＲＤＴのエッジ入力時点における電圧制御発振器１４０Ａの位相を判定する。そして、受信データ信号ＲＤＴと電圧制御発振器１４０Ａの位相関係を判定する。
【００５０】
位相判定器１２０Ａは、たとえばフリップフロップとセレクタで構成することが可能である。
位相判定器１２０Ａは、クロック入力が受信データ信号線に接続され、データ入力が電圧制御発振器１４０Ａの内部クロック信号に接続されるフリップフロップＦＦにより、受信データ信号の立ち上りエッジ時点における電圧制御発振器１４０Ａの位相を判定できる。
同様に、クロック入力が受信データ信号ＲＤＴの反転信号線に接続され、データ入力が電圧制御発振器１４０Ａの内部クロック信号線に接続されるフリップフロップにより、受信データ信号の立下りエッジ時点における電圧制御発振器１４０Ａの位相を判定できる。
さらに、受信データ信号ＲＤＴがＨのときにクロック入力が受信データ信号線に接続されているフリップフロップの出力信号を選択する。
ローレベル（Ｌ）のときにクロック入力が受信データ信号の反転信号線に接続されているフリップフロップの出力信号を選択するセレクタの出力信号を位相判定信号ＳＰＤＡとして、位相判定器１２０は出力する。
【００５１】
ゲーティング信号生成器１３０Ａは、エッジ検出信号ＳＥＤと位相判定信号ＳＰＤＡを入力とし、位相判定信号ＳＰＤＡに応じてエッジ検出信号ＳＥＤを注入するゲーティング信号を選択し、かつ遅延制御してゲーティング信号ＳＧＴ１〜ＳＧＴｎを出力する。
【００５２】
図９は、ｎ＝３の場合の図７のクロック再生装置の動作例を示すタイミングチャートである。
図９では、３相のクロック信号ＣＬＫ０、ＣＬＫ６０、ＣＬＫ１２０とそれぞれの反転信号の６相のクロック信号が再生されたクロック信号であり、その周波数は受信データ信号のデータレートの１／６である。
図９のタイミング図の例では、位相判定器１２０Ａは受信データ信号のエッジ入力ごとにクロック信号ＣＬＫ０、ＣＬＫ６０、ＣＬＫ１２０を保持して位相判定信号ＳＰＤＡとして出力する。
さらに、ゲーティング信号生成器１３０Ａは、位相判定信号ＳＰＤＡが０００のときゲーティング信号ＳＧＴ２にエッジ検出信号をＴ０だけ遅延させて出力する。
そして、ゲーティング信号生成器１３０Ａは、位相判定信号ＳＰＤＡが１１０のときゲーティング信号ＳＧＴ１にエッジ検出信号ＳＥＤをＴ０だけ遅延させて出力し、位相判定信号ＳＰＤＡが１１１のときゲーティング信号ＳＧＴ３にＴ０だけ遅延させて出力する。
また、ｎ＝２および３の場合と同様にしてｎ＝４以上に拡張可能である。
【００５３】
以下では、ハーフレートのクロック信号を再生するクロック再生装置の実施形態について述べる。ただし、本発明はハーフレートに限定されるものではなく、上述したように、さらに拡張可能、すなわちサブレート化が可能である。また、シングルの構成の場合について述べるが、差動の構成であっても構わない。
【００５４】
＜３．第３の実施形態＞
図１０は、本発明の第３の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【００５５】
第３の実施形態に係るクロック再生装置１００Ｂは、図１０に示すように、エッジ検出器１１０Ｂ、位相判定器１２０Ｂ、ゲーティング信号生成器１３０Ｂ、および電圧制御発振器１４０Ｂを有する。
【００５６】
エッジ検出器１１０Ｂは、受信データ信号ＲＤＴの立ち上がりエッジを検出して立ち上がりエッジの有無を示す立ち上がりエッジ検出信号ＳＥＤＲと、立ち下がりエッジを検出して立ち下がりエッジの有無を示す立ち下がりエッジ検出信号ＳＥＤＦを生成する。
エッジ検出器１１０Ｂは、生成した立ち上がりエッジ検出信号ＳＥＤＲおよび立ち下がりエッジ検出信号ＳＥＤＦをゲーティング信号生成器１３０Ｂに出力する。
【００５７】
図１１は、本第１の実施形態に係るエッジ検出器の構成例を示す回路図である。
図１２（Ａ）〜（Ｄ）は、図１１のエッジ検出器の動作タイミングを示す図である。
図１２（Ａ）は受信データ信号ＲＤＴを、図１２（Ｂ）は遅延信号Ｓ１１１を、図１２（Ｃ）は立ち上がりエッジ検出信号ＳＥＤＲを、図１２（Ｄ）は立ち下がりエッジ検出信号ＳＥＤＦを、それぞれ示している。
【００５８】
図１１のエッジ検出器１１０Ｂは、遅延回路１１１、および２入力ＮＡＮＤゲート１１２，１１３を有する。
【００５９】
遅延回路１１１は、受信データ信号ＲＤＴを時間Ｔｄだけ遅延させ、この遅延させた受信データ信号を遅延信号Ｓ１１１としてＮＡＮＤゲート１１２，１１３に出力する。
遅延回路１１１の遅延時間Ｔｄは、受信データ信号ＲＤＴの周期Ｔ０より短い値に設定されている（Ｔｄ＜Ｔ０）。
【００６０】
ＮＡＮＤゲート１１２は、第１入力に受信データ信号ＲＤＴが供給され、負入力である第２入力に遅延信号Ｓ１１１が供給される。
【００６１】
ＮＡＮＤゲート１１３は、第１入力に遅延信号Ｓ１１１が供給され、負入力である第２入力に受信データ信号ＲＤＴが供給される。
【００６２】
エッジ検出器１１０Ｂは、受信データ信号ＲＤＴのジッタが少なく隣接するエッジの間隔Ｔｗ１がＴｄ以上である場合には、次のように動作する。
エッジ検出器１１０Ｂは、図１２に示すように、エッジごとにＴｄの期間だけローレベル（Ｌ）となるパルス信号をＮＡＮＤゲート１１２，１１３から、立ち上がりエッジ検出信号ＳＥＤＲ、もしくは立ち下がりエッジ検出信号ＳＥＤＦとして出力する。
【００６３】
一方、エッジ検出器１１０Ｂは、ジッタにより隣接するエッジの間隔Ｔｗ２がＴｄ未満である場合には、次のように動作する。
エッジ検出器１１０Ｂは、図１２に示すように、エッジごとにＴｗの期間だけローレベル（Ｌ）となるパルス信号をＮＡＮＤゲート１１２，１１３から、立ち上がりエッジ検出信号ＳＥＤＲ、もしくは立ち下がりエッジ検出信号ＳＥＤＦとして出力する。
【００６４】
このように、図１１に示すエッジ検出器１１０Ｂは、立ち上がりエッジと立ち下がりエッジを検出する回路が分離されている。
さらにエッジ検出器１１０Ｂは、受信データ信号ＲＤＴのエッジは立ち上がりと立ち下がりが交互に発生し、一方のエッジが連続して発生することはないので、ジッタにより隣接するエッジが接近した場合でもエッジを検出することが可能となる。
【００６５】
位相判定器１２０Ｂは、受信データ信号ＲＤＴのエッジごとに、電圧制御発振器１４０Ｂの出力であるクロック信号ＣＬＫの位相を判定して、判定結果を位相判定信号ＳＰＤとしてゲーティング信号生成器１３０Ｂに出力する。
【００６６】
図１３は、本第３の実施形態に係る位相判定器の構成例を示す回路図である。
【００６７】
図１３の位相判定器１２０Ｂは、フリップフロップ１２１，１２２、およびセレクタ１２３を有する。
【００６８】
第１のラッチとしてのフリップフロップ１２１は、受信データ信号ＲＤＴのエッジに同期して電圧制御発振器１４０から出力されるクロック信号ＣＬＫの取り込みおよび出力を行う。
【００６９】
第２のラッチとしてのフリップフロップ１２２は、受信データ信号ＲＤＴのエッジの反転信号に同期して電圧制御発振器１４０Ｂから出力されるクロック信号ＣＬＫの取り込み、および取り込んだクロック信号の反転信号の出力を行う。
【００７０】
セレクタ１２３は、受信データ信号ＲＤＴがハイレベルの期間はフリップフロップ１２１の出力信号を選択し、選択した信号を位相判定信号ＳＰＤとして出力する。
セレクタ１２３は、受信データ信号ＲＤＴがローレベルの期間はフリップフロップ１２２の出力信号を選択し、選択した信号を位相判定信号ＳＰＤとして出力する。
【００７１】
図１３の位相判定器１２０Ｂは、受信データ信号ＲＤＴのエッジごとにクロック信号ＣＬＫの値をフリップフロップ１２１，１２２で保持してセレクタ１２３で選択して出力する。
これにより、位相判定器１２０Ｂは、受信データ信号ＲＤＴのエッジが入力された時点のクロック信号ＣＬＫの位相を判定して位相判定信号ＳＰＤとして出力する。
【００７２】
なお、フリップフロップ１２１，１２２により保持部が形成されているが、保持部はラッチとして機能すればよく、フリップフロップである必要はない。
【００７３】
ゲーティング信号生成器１３０Ｂは、位相判定信号ＳＰＤに応じて、立ち上がりエッジ検出信号ＳＥＤＲ、もしくは立ち下がりエッジ検出信号ＳＥＤＦのいずれかを選択する。
そして、ゲーティング信号生成器１３０Ｂは、選択した信号を遅延制御して電圧制御発振器１４０Ｂに注入する第１のゲーティング信号ＳＧＴ１１および第２のゲーティング信号ＳＧＴ１２として電圧制御発振器１４０Ｂに出力する。
【００７４】
図１４は、本第１の実施形態に係るゲーティング信号生成器の構成例を示す回路図である。
【００７５】
図１４のゲーティング信号生成器１３０Ｂは、セレクタ１３１，１３２、および遅延回路１３３を有する。
【００７６】
セレクタ１３１は、入力「０」が立ち上がりエッジ検出信号ＳＥＤＲの供給ラインに接続され、入力「１」が立ち下がりエッジ検出信号ＳＥＤＦの供給ラインに接続されている。
セレクタ１３２は、入力「０」が立ち下がりエッジ検出信号ＳＥＤＦの供給ラインに接続され、入力「１」が立ち上がりエッジ検出信号ＳＥＤＲの供給ラインに接続されている。
【００７７】
セレクタ１３１および１３２は、位相判定器１２０Ｂによる位相判定信号ＳＦＤがローレベルの場合には入力「０」側を選択して出力する。
セレクタ１３１は、位相判定信号ＳＰＤがローレベルの場合、立ち上がりエッジ検出信号ＳＥＤＲを第１のゲーティング信号ＳＧＴ１０として出力する。
セレクタ１３２は、位相判定信号ＳＰＤがローレベルの場合、立ち下がり検出信号ＳＥＤＦを第２のゲーティング信号ＳＧＴ１１ａとして出力する。
【００７８】
セレクタ１３１および１３２は、位相判定器１２０Ｂによる位相判定信号ＳＦＤがハイレベルの場合には入力「１」側を選択して出力する。
セレクタ１３１は、位相判定信号ＳＰＤがハイレベルの場合、立ち下がりエッジ検出信号ＳＥＤＦを第１のゲーティング信号ＳＧＴ１０として出力する。
セレクタ１３２は、位相判定信号ＳＰＤがハイレベルの場合、立ち上がり検出信号ＳＥＤＲを第２のゲーティング信号ＳＧＴ１１ａとして出力する。
【００７９】
遅延回路１３３は、セレクタ１３２から出力される第２のゲーティング信号ＳＧＴ１１ａを受信データ信号ＲＤＴの周期Ｔ０の半周期（Ｔ０／２）だけ遅延させて第２のゲーティング信号ＳＧＴ１１として出力する。
【００８０】
図７のゲーティング信号生成器１３０Ｂは、位相判定信号ＳＦＤに応じて立ち上がりエッジ検出信号ＳＥＤＲおよび立ち下がりエッジ検出信号ＳＥＤＦの一方を選択して第１のゲーティング信号ＳＧＴ１０または第２のゲーティング信号ＳＧＴ１１を出力する。
さらに、第２のゲーティング信号ＳＧＴ１１は、遅延回路１３３によりＴ０/２だけ遅延された信号として出力される。
【００８１】
電圧制御発振器１４０Ｂは、第１および第２のゲーティング信号ＳＧＴ１０，ＳＧＴ１１のいずれかによりエッジ検出を示す信号（情報）として電圧制御発振器１４０の内部の発振ループに注入することで注入したエッジにクロック信号ＣＬＫを同期させて出力する。
また、電圧制御発振器１４０Ｂの発振周波数は、発振周波数制御電圧ＦＣＶによって制御される。
そして、電圧制御発振器１４０Ｂは、第１および第２のゲーティング信号ＳＧＴ１０、ＳＧＴ１１によりエッジ検出を示す信号が注入されていない期間は、制御された発振周波数のクロック信号ＣＬＫを出力する。
【００８２】
図１５は、本発明の第３の実施形態に係る電圧制御発振器の構成例を示す回路図である。
【００８３】
図１５の電圧制御発振器１４０Ｂは、２入力ＡＮＤゲート１４１〜１４４を有する。
４つのＡＮＤゲート１４１〜１４４のうち、３つのＡＮＤゲート１４１，１４２，１４４は２入力のうちの一（他方）の入力（第１入力）が負入力となっている。
【００８４】
ＡＮＤゲート１４１の第１入力(負入力)がＡＮＤゲート１４４のクロック信号ＣＬＫの出力ラインに接続され、第２入力(正入力)が第１のゲーティング信号ＳＧＴ１０の供給ラインに接続されている。
ＡＮＤゲート１４２の第１入力(負入力)がＡＮＤゲート１４１の出力に接続され、第２入力(正入力)が第１のゲーティング信号ＳＧＴ１０の供給ラインに接続されている。
ＡＮＤゲート１４３の第１入力(正入力)がＡＮＤゲート１４２の出力に接続され、第２入力(正入力)が第２のゲーティング信号ＳＧＴ１１の供給ラインに接続されている。
ＡＮＤゲート１４４の第１入力(負入力)がＡＮＤゲート１４３の出力に接続され、第２入力(正入力)が第２のゲーティング信号ＳＧＴ１１の供給ラインに接続されている。
【００８５】
また、ＡＮＤゲート１４１〜１４４には、周波数を制御するための発振周波数制御電圧ＦＣＶが供給されている。
【００８６】
電圧制御発振器１４０Ｂは、受信データ信号ＲＤＴに同期したハーフレートのクロック信号ＣＬＫを再生することが可能に構成されている。
これに対応して、４つのＡＮＤゲート１４１〜１４４は、前段の２つのＡＮＤゲート１４１，１４２の第１のゲーティンググループＧＲＰ１と、次段の２つのＡＮＤゲート１４３，１４４の第２のゲーティンググループＧＲＰ２が形成されている。
そして、第１のゲーティンググループＧＲＰ１に第１のゲーティング信号ＳＧＴ１０が供給され、第２のゲーティンググループＧＲＰ２に第２のゲーティング信号ＳＧＴ１１が供給される。
【００８７】
ＡＮＤゲート１４１は、第１内部クロック信号ＣＫ１を次段のＡＮＤゲート１４２の負入力である第１入力に出力する。
ＡＮＤゲート１４２は、第２内部クロック信号ＣＫ２を次段のＡＮＤゲート１４３の正入力である第１入力に出力する。
ＡＮＤゲート１４３は、第３内部クロック信号ＣＫ３をＡＮＤゲート１４４の負入力である第１入力に出力する。
【００８８】
図１５の電圧制御発振器１４０Ｂは、前述したように、周波数が発振周波数制御電圧ＦＣＶによって制御され、位相が第１のゲーティング信号ＳＧＴ１０および第２のゲーティング信号ＳＧＴ１１によって制御されたクロック信号ＣＬＫを出力する。
電圧制御発振器１４０Ｂは、第１および第２のゲーティング信号ＳＧＴ１０、ＳＧＴ１１がともにハイレベル（Ｈ）のときは内部に発振ループが形成され発振し続ける。
【００８９】
一方、第１のゲーティング信号ＳＧＴ１０がローレベル（Ｌ）の場合、ＡＮＤゲート１４１による内部クロック信号ＣＫ１およびＡＮＤゲート１４２による内部クロック信号ＣＫ２はともにローレベル（Ｌ）となる。
続いて、第１のゲーティング信号ＳＧＴ１０がハイレベル（Ｈ）に変化すると内部クロック信号ＣＫ２は第１のゲーティング信号ＳＧＴ１０に同期してハイレベル（Ｈ）となる。
さらに、Ｔ０/２だけ遅延してクロック信号ＣＬＫに同期された立ち下がりエッジとなって出現する。
【００９０】
同様に、第２のゲーティング信号ＳＧＴ１１がローレベル（Ｌ）からハイレベル（Ｈ）に変化すると、クロック信号ＣＬＫは第２のゲーティング信号ＳＧＴ１１に同期してハイレベル（Ｈ）となる。そして、遅延されずにクロック信号ＣＬＫに同期された立ち上がりエッジとなって出現する。
【００９１】
図１６（Ａ）〜（Ｇ）は、本第１の実施態様のクロック再生装置の動作例を示すタイミングチャートである。
図１６（Ａ）は受信データ信号ＲＤＴを、図１６（Ｂ）は立ち上がりエッジ検出信号ＳＥＤＲを、図１６（Ｃ）は立ち下がりエッジ検出信号ＳＥＤＦを、図１６（Ｄ）は位相判定信号ＳＰＤをそれぞれ示している。図１６（Ｅ）は第１のゲーティング信号ＳＧＴ１０を、図１６（Ｆ）は第２のゲーティング信号ＳＧＴ１１を、図１６（Ｇ）はクロック信号ＣＬＫを、それぞれ示している。
次に、第３の実施形態のクロック再生装置１００Ｂの動作を図１６（Ａ）〜（Ｇ）に関連付けて説明する。
【００９２】
受信データ信号ＲＤＴが、エッジ検出器１１０Ｂおよび位相判定器１２０Ｂに入力される。
エッジ検出器１１０Ｂにおいては、受信データ信号ＲＤＴの立ち上がりエッジが検出されて立ち上がりエッジの有無を示す立ち上がりエッジ検出信号ＳＥＤＲが生成される。
同様に、エッジ検出器１１０Ｂにおいては、立ち下がりエッジが検出されて立ち下がりエッジの有無を示す立ち下がりエッジ検出信号ＳＥＤＦが生成される。
エッジ検出器１１０Ｂで生成された立ち上がりエッジ検出信号ＳＥＤＲおよび立ち下がりエッジ検出信号ＳＥＤＦは、ゲーティング信号生成器１３０に出力される。
位相判定器１２０Ｂにおいては、受信データ信号ＲＤＲのエッジごとに、電圧制御発振器１４０Ｂの出力であるクロック信号ＣＬＫの位相が判定され、判定結果が位相判定信号ＳＰＤとしてゲーティング信号生成器１３０Ｂに出力される。
【００９３】
ゲーティング信号生成器１３０Ｂにおいては、位相判定器１２０Ｂによる位相判定信号ＳＰＤに応じて、立ち上がりエッジ検出信号ＳＥＤＲ、もしくは立ち下がりエッジ検出信号ＳＥＤＦのいずれかが選択される。
そして、ゲーティング信号生成器１３０Ｂにおいては、選択した信号が遅延制御されて電圧制御発振器１４０Ｂに注入する第１のゲーティング信号ＳＧＴ１１および第２のゲーティング信号ＳＧＴ１２として電圧制御発振器１４０Ｂに出力される。
電圧制御発振器１４０Ｂにおいては、第１および第２のゲーティング信号ＳＧＴ１０，ＳＧＴ１１のいずれかによってエッジ検出を示す信号（情報）として電圧制御発振器１４０Ｂの内部の発振ループに注入される。これにより注入したエッジにクロック信号ＣＬＫが同期されて出力される。
また、電圧制御発振器１４０Ｂの発振周波数は、発振周波数制御電圧ＦＣＶによって制御される。
そして、電圧制御発振器１４０Ｂにおいては、第１および第２のゲーティング信号ＳＧＴ１０、ＳＧＴ１１によりエッジ検出を示す信号が注入されていない期間は、発振周波数制御電圧ＦＣＶによって制御された発振周波数のクロック信号ＣＬＫが出力される。
【００９４】
以上の動作においては、図１６から分かるように、受信データ信号ＲＤＴのエッジごとにクロック信号ＣＬＫの位相が受信データ信号ＲＤＴに同期しながら、クロック信号ＣＬＫがクロックパルスとして出力される。
また、電圧制御発振器１４０Ｂへのエッジ注入が複数箇所から可能であり、少なくとも１箇所からの注入に対して立ち上がりエッジが同期し、他の少なくとも１箇所の注入に対して立ち下がりエッジが同期する。
これにより、受信データ信号ＲＤＴに同期したハーフレートのクロック信号ＣＬＫを再生することが可能である。
【００９５】
＜４．第４の実施形態＞
図１７は、本発明の第４の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【００９６】
本第４の実施形態に係るクロック再生装置１００Ｃが第１の実施形態に係るクロック再生装置１００と異なる点は、エッジ検出器１１０Ｃ、位相判定器１２０Ｃ、およびゲーティング信号生成器１３０Ｃの構成にある。
【００９７】
図１８は、本第４の実施形態に係るエッジ検出器の構成例を示す回路図である。
図１８においては、理解を容易にするため、図１１と同一構成部分は同一符号をもって表している。
【００９８】
図１８のエッジ検出器１１０Ｃは、遅延回路１１１および排他的論理和（ＥＸＯＲ）ゲート１１４を有する。
【００９９】
ＥＸＯＲゲート１１４の第１入力が受信データ信号ＲＤＴの入力ラインに接続され、第２入力が遅延回路１１１の出力に接続されている。
エッジ検出器１１０Ｃは、図１８に示すように、立ち上がりエッジと立ち下がりエッジを一つのＥＸＯＲゲート１１４で検出し、検出結果をエッジ検出信号ＳＥＤＡとしてゲーティング信号生成器１３０Ｃに出力する。
【０１００】
この場合、図１１に示す第３の実施態様のエッジ検出器１１０Ｂと比較して回路面積、消費電力を削減できる。
【０１０１】
図１９は、本第４の実施形態に係る位相判定器の構成例を示す回路図である。
図１９においては、理解を容易にするため、図１３と同一構成部分は同一符号をもって表している。
【０１０２】
図１９の位相判定器１２０Ｃは、フリップフロップ１２１，１２２Ａ、およびセレクタ１２３を有する。
【０１０３】
フリップフロップ１２１は、受信データ信号ＲＤＴのエッジに同期して電圧制御発振器１４０Ｂから出力されるクロック信号ＣＬＫの取り込みおよび出力を行う。
【０１０４】
フリップフロップ１２２Ａは、受信データ信号ＲＤＴのエッジの反転信号に同期して電圧制御発振器１４０Ｂから出力されるクロック信号ＣＬＫの取り込みおよび出力を行う。
【０１０５】
セレクタ１２３は、受信データ信号ＲＤＴがハイレベルの期間はフリップフロップ１２１の出力信号を選択し、選択した信号を位相判定信号ＳＰＤＡとして出力する。
セレクタ１２３は、受信データ信号ＲＤＴがローレベルの期間はフリップフロップ１２２の出力信号を選択し、選択した信号を位相判定信号ＳＰＤＡとして出力する。
【０１０６】
図１９の位相判定器１２０Ｃは、図１３の位相判定器１２０Ｂと同様に、受信データ信号ＲＤＴのエッジごとにクロック信号ＣＬＫの値をフリップフロップ１２１，１２２Ａで保持してセレクタ１２３で選択して出力する。
これにより、受信データ信号ＲＤＴのエッジが入力された時点のクロック信号ＣＬＫの位相を判定して位相判定信号ＳＰＤＡとして出力する。
【０１０７】
図２０は、本第４の実施形態に係るゲーティング信号生成器の構成例を示す回路図である。
図２０においては、理解を容易にするため、図１４と同一構成部分は同一符号をもって表している。
【０１０８】
図２０のゲーティング信号生成器１３０Ｃは、遅延回路１３３、および２入力ＡＮＤゲート１３４，１３５を有する。
【０１０９】
ＡＮＤゲート１３４の第１入力がエッジ検出信号ＳＥＤＡの供給ラインに接続され、負入力である第２入力が位相判定信号ＳＰＤＡの供給ラインに接続されている。
ＡＮＤゲート１３４の出力から第１のゲーティング信号ＳＧＴ１０が出力される。
【０１１０】
ＡＮＤゲート１３５の第１入力が位相判定信号ＳＰＤＡの供給ラインに接続され、第２入力がエッジ検出信号ＳＥＤＡの供給ラインに接続されている。
ＡＮＤゲート１３５の出力から第２のゲーティング信号ＳＧＴ１１ａが出力される。
この第２のゲーティング信号ＳＧＴ１１ａは、遅延回路１３３でＴ０／２だけ遅延され、遅延された信号が第２のゲーティング信号ＳＧＴ１１として電圧制御発振器１４０Ｂに出力される。
【０１１１】
図２１（Ａ）〜（Ｆ）は、本第４の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
図２１（Ａ）は受信データ信号ＲＤＴを、図２１（Ｂ）はエッジ検出信号ＳＥＤＡを、図２１（Ｃ）は位相判定信号ＳＰＤＡをそれぞれ示している。図２１（Ｄ）は第１のゲーティング信号ＳＧＴ１０を、図２１（Ｅ）は第２のゲーティング信号ＳＧＴ１１を、図２１（Ｆ）はクロック信号ＣＬＫを、それぞれ示している。
【０１１２】
第４の実施形態のクロック再生装置１００Ｃの動作は、基本的に上述した第３の実施形態のクロック再生装置１００Ｂと同様に行われることから、ここではその説明は省略する。
【０１１３】
＜５．第５の実施形態＞
図２２は、本発明の第５の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【０１１４】
本第５の実施形態に係るクロック再生装置１００Ｄが第３の実施形態に係るクロック再生装置１００Ｂと異なる点は、次の通りである。
すなわち、クロック再生装置１００Ｄでは、ゲーティング信号生成器１３０Ｄが第１および第２のゲーティング信号ＳＧＴ１０，ＳＧＴ１１をそれぞれ２つ生成する。
そして、ゲーティング信号生成器１３０Ｄは、２つの第１のゲーティング信号ＤＳＧＴ１０,ＳＧＴ１０を電圧制御発振器１４０Ｄの第１のゲーティンググループＧＲＰ１Ｂの各ＡＮＤゲート１４１Ｂ，１４２Ｂに別々に供給する。
同様に、ゲーティング信号生成器１３０Ｄは、２つの第２のゲーティング信号ＤＳＧＴ１１,ＳＧＴ１１を発振器１４０Ａの第２のゲーティンググループＧＲＰ２Ｂの各ＡＮＤゲート１４３Ｂ，１４４Ｂに別々に供給する。
【０１１５】
この構成に対応して、第５の実施形態のクロック再生装置１００Ｄは、第３の実施形態のクロック再生装置１００Ｂと、ゲーティング信号生成器１３０Ｄおよび電圧制御発振器１４０Ｄの構成が異なる。
【０１１６】
図２３は、本第５の実施形態に係るゲーティング信号生成器１３０Ｄの構成例を示す回路図である。
図２３においては、理解を容易にするため、図１４と同一構成部分は同一符号をもって表している。
【０１１７】
図２３のゲーティング信号生成器１３０Ｄは、セレクタ１３１，１３２、遅延回路１３３、および遅延回路１３６，１３７を有する。
【０１１８】
セレクタ１３１は、入力「０」が立ち上がりエッジ検出信号ＳＥＤＲの供給ラインに接続され、入力「１」が立ち下がりエッジ検出信号ＳＥＤＦの供給ラインに接続されている。
セレクタ１３２は、入力「０」が立ち下がりエッジ検出信号ＳＥＤＦの供給ラインに接続され、入力「１」が立ち上がりエッジ検出信号ＳＥＤＲの供給ラインに接続されている。
【０１１９】
セレクタ１３１および１３２は、位相判定器１２０Ｂのセレクタ１２３でクロック信号の値の反転信号が選択されて、位相判定信号ＳＦＤがローレベルの場合には入力「０」側を選択して出力する。
セレクタ１３１は、位相判定信号ＳＰＤがローレベルの場合、立ち上がりエッジ検出信号ＳＥＤＲを第１のゲーティング信号ＳＧＴ１０として出力する。
セレクタ１３２は、位相判定信号ＳＰＤがローレベルの場合、立ち下がり検出信号ＳＥＤＦを第２のゲーティング信号ＳＧＴ１１ａとして出力する。
【０１２０】
セレクタ１３１および１３２は、位相判定器１２０のセレクタ１２３でクロック信号ＣＬＫの値が選択されて、位相判定信号ＳＦＤがハイレベルの場合には入力「１」側を選択して出力する。
セレクタ１３１は、位相判定信号ＳＰＤがハイレベルの場合、立ち下がりエッジ検出信号ＳＥＤＦを第１のゲーティング信号ＳＧＴ１０として出力する。
セレクタ１３２は、位相判定信号ＳＰＤがハイレベルの場合、立ち上がり検出信号ＳＥＤＲを第２のゲーティング信号ＳＧＴ１１ａとして出力する。
【０１２１】
遅延回路１３３は、セレクタ１３２から出力される第２のゲーティング信号ＳＧＴ１１ａをＴ０／２だけ遅延させて第２のゲーティング信号ＳＧＴ１１として出力する。
【０１２２】
以上の構成は図１４の構成と同様である。
【０１２３】
遅延回路１３６は、セレクタ１３１の出力である第１のゲーティング信号ＳＧＴ１０をＴｄ２だけ遅延させ、第１の遅延ゲーティング信号ＤＳＧＴ１０を出力する。
【０１２４】
遅延回路１３７は、遅延回路１３３の出力である第２のゲーティング信号ＳＧＴ１１をＴｄ２だけ遅延させ、第２の遅延ゲーティング信号ＤＳＧＴ１１を出力する。
【０１２５】
なお、ここでは、遅延回路１３６，１３７の遅延時間Ｔｄ２は受信データ信号ＲＤＴの周期Ｔ０の１／４より短い（Ｔｄ２＜Ｔ０／４）ものとする。
【０１２６】
図２４は、本第３の実施形態に係る電圧制御発振器の構成例を示す回路図である。
図２４においては、理解を容易にするため、図１５と同一構成部分は同一符号をもって表している。
【０１２７】
図２４の電圧制御発振器１４０Ｄは、２入力ＡＮＤゲート１４１Ｂ〜１４４Ｂを有する。
４つのＡＮＤゲート１４１Ｂ〜１４４Ｂのうち、３つのＡＮＤゲート１４１Ｂ，１４２Ｂ，１４４Ｂは２入力のうちの一方の入力（第１入力）が負入力となっている。
【０１２８】
ＡＮＤゲート１４１Ｂの第１入力(負入力)がＡＮＤゲート１４４Ｂのクロック信号ＣＬＫの出力ラインに接続され、第２入力(正入力)が第１の遅延ゲーティング信号ＤＳＧＴ１０の供給ラインに接続されている。
ＡＮＤゲート１４２Ｂの第１入力(負入力)がＡＮＤゲート１４１Ｂの出力に接続され、第２入力(正入力)が第１のゲーティング信号ＳＧＴ１０の供給ラインに接続されている。
ＡＮＤゲート１４３Ｂの第１入力(正入力)がＡＮＤゲート１４２Ｂの出力に接続され、第２入力(正入力)が第２の遅延ゲーティング信号ＤＳＧＴ１１の供給ラインに接続されている。
ＡＮＤゲート１４４Ｂの第１入力(負入力)がＡＮＤゲート１４３Ｂの出力に接続され、第２入力(正入力)が第２のゲーティング信号ＳＧＴ１１の供給ラインに接続されている。
【０１２９】
また、ＡＮＤゲート１４１Ｂ〜１４４Ｂには、周波数を制御するための発振周波数制御電圧ＦＣＶが供給されている。
【０１３０】
電圧制御発振器１４０Ｄは、受信データ信号ＲＤＴに同期したハーフレートのクロック信号ＣＬＫを再生することが可能に構成されている。
これに対応して、４つのＡＮＤゲート１４１Ｂ〜１４４Ｂは、前段の２つのＡＮＤゲート１４１Ｂ，１４２Ｂの第１のゲーティンググループＧＲＰ１Ｂと、次段の２つのＡＮＤゲート１４３Ｂ，１４４Ｂの第２のゲーティンググループＧＲＰ２Ｂが形成されている。
そして、第１のゲーティンググループＧＲＰ１Ｂに第１のゲーティング信号ＳＧＴ１０および第１の遅延ゲーティング信号ＤＳＧＴ１０が供給される。
第２のゲーティンググループＧＲＰ２Ｂに第２のゲーティング信号ＳＧＴ１１および第２の遅延ゲーティング信号ＤＳＧＴ１１が供給される。
【０１３１】
ＡＮＤ１４１Ｂは、第１内部クロック信号ＣＫ１を次段のＡＮＤゲート１４２Ｂの負入力である第１入力に出力する。
ＡＮＤゲート１４２Ｂは、第２内部クロック信号ＣＫ２を次段のＡＮＤゲート１４３Ｂの正入力である第１入力に出力する。
ＡＮＤゲート１４３Ｂは、第３内部クロック信号ＣＫ３をＡＮＤゲート１４４Ｂの負入力である第１入力に出力する。
【０１３２】
図２５（Ａ）〜（Ｇ）は、本第３の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
図２５（Ａ）は第１のゲーティング信号ＳＧＴ１０を、図２５（Ｂ）は第１の遅延ゲーティング信号ＤＳＧＴ１０を、図２５（Ｃ）は内部クロック信号ＣＫ１をそれぞれ示している。図２５（Ｄ）は第２のゲーティング信号ＳＧＴ１１を、図２５（Ｅ）は第２の遅延ゲーティング信号ＤＳＧＴ１１を、図２５（Ｆ）は内部クロック信号ＣＫ３を、図２５（Ｇ）はクロック信号ＣＬＫを、それぞれ示している。
【０１３３】
ここで、第５の実施形態のクロック再生装置１００Ｄの動作例を図２５（Ａ）〜（Ｇ）に関連付けて説明する。
【０１３４】
本クロック再生装置１００Ｄでは、第１および第２のゲーティング信号ＳＧＴ１０，ＳＧＴ１１をＴｄ２だけ遅延させた第１および第２の遅延ゲーティング信号ＤＳＦＴ１０，ＤＳＧＴ１１をも用いてクロック信号ＣＬＫを受信データ信号ＲＤＴに同期させる。
上記説明では、Ｔｄ２＜Ｔ０／４としたが、図１８においては、Ｔｄ≒Ｔ０／２、Ｔｄ２≒Ｔ０／４としている。
【０１３５】
受信データ信号ＲＤＴのエッジに対応して第１のゲーティング信号ＳＧＴ１０がパルス信号として出力されると、第１のゲーティング信号ＳＧＴ１０がローレベル（Ｌ）である期間、電圧制御発振器１４０Ｂの発振ループは切断された状態になる。
さらに、第１の遅延ゲーティング信号ＤＳＧＴ１０がパルス信号として出力される。これにより、内部クロック信号ＣＫ１もローレベルとなり、この期間も第１の遅延ゲーティング信号ＤＳＧＴ１０によって電圧制御発振器１４０Ｄの発振ループが切断された状態になっている。
【０１３６】
ここで、第１のゲーティング信号ＳＧＴ１０の立ち上がりエッジによりクロック信号ＣＬＫの立ち下がりエッジを同期させる場合に、ＡＮＤゲート１４２Ｂの入力でみると、次のようになっている。
すなわち、実質的に第１のゲーティング信号ＳＧＴ１０がローレベルである期間だけでなく図２５中に示す期間Ｔｂ１において発振ループが切断された状態になっている。
受信データ信号ＲＤＴのジッタにより第１のゲーティング信号ＳＧＴ１０、遅延ゲーティング信号ＤＳＧＴ１０のタイミングが電圧制御発振器１４０Ｄの位相に対して変動しても安定して第１のゲーティング信号ＳＧＴ１０からエッジを注入することが可能になる。
【０１３７】
第２のゲーティング信号ＳＧＴ１１からエッジを注入する場合についても同様に、期間Ｔｂ２が安定してエッジを注入することが可能な期間である。
これにより、受信データ信号ＲＤＴのジッタに対する耐性が改善される。
【０１３８】
＜６．第６の実施形態＞
図２６は、本発明の第６の実施形態に係るクロック再生装置の構成例を示すブロック図である。
【０１３９】
本第６の実施形態に係るクロック再生装置１００Ｅが第４の実施形態に係るクロック再生装置１００Ｃと異なる点は、第５の実施形態に係るクロック再生装置１００Ｄと第３の実施形態に係るクロック再生装置１００Ｂとの関係と同様に、次の通りである。
すなわち、クロック再生装置１００Ｅでは、ゲーティング信号生成器１３０Ｃが第１および第２のゲーティング信号ＳＧＴ１０，ＳＧＴ１１をそれぞれ２つ生成する。
そして、ゲーティング信号生成器１３０Ｅは、２つの第１のゲーティング信号ＤＳＧＴ１０、ＳＧＴ１０を電圧制御発振器１４０Ｅの第１のゲーティンググループＧＲＰ１Ｃの各ＡＮＤゲート１４１Ｃ，１４２Ｃに別々に供給する。
同様に、ゲーティング信号生成器１３０Ｅは、２つの第２のゲーティング信号ＤＳＧＴ１１、ＳＧＴ１１を電圧制御発振器１４０Ｅの第２のゲーティンググループＧＲＰ２Ｃの各ＡＮＤゲート１４３Ｃ，１４４Ｃに別々に供給する。
【０１４０】
この構成に対応して、第６の実施形態のクロック再生装置１００Ｅは、第４の実施形態のクロック再生装置１００Ｃと、ゲーティング信号生成器１３０Ｅおよび電圧制御発振器１４０Ｅの構成が異なる。
【０１４１】
図２７は、本第６の実施形態に係るゲーティング信号生成器の構成例を示す回路図である。
図２７においては、理解を容易にするため、図２０および図２３と同一構成部分は同一符号をもって表している。
【０１４２】
図２７のゲーティング信号生成器１３０Ｅは、遅延回路１３３、２入力ＡＮＤゲート１３４，１３５、および遅延回路１３６，１３７を有する。
【０１４３】
ＡＮＤゲート１３４の第１入力がエッジ検出信号ＳＥＤＡの供給ラインに接続され、負入力である第２入力が位相判定信号ＳＰＤＡの供給ラインに接続されている。
ＡＮＤゲート１３４の出力から第１のゲーティング信号ＳＧＴ１０が出力される。
【０１４４】
ＡＮＤゲート１３５の第１入力が位相判定信号ＳＰＤＡの供給ラインに接続され、第２入力がエッジ検出信号ＳＥＤＡの供給ラインに接続されている。
ＡＮＤゲート１３５の出力から第２のゲーティング信号ＳＧＴ１１ａが出力される。
この第２のゲーティング信号ＳＧＴ１１ａは、遅延回路１３３でＴ０／２だけ遅延され、遅延された信号が第２のゲーティング信号ＳＧＴ１１として出力される。
【０１４５】
遅延回路１３６は、セレクタ１３１の出力である第１のゲーティング信号ＳＧＴ１０をＴｄ２だけ遅延させ、第１の遅延ゲーティング信号ＤＳＧＴ１０を出力する。
【０１４６】
遅延回路１３７は、遅延回路１３３の出力である第２のゲーティング信号ＳＧＴ１１をＴｄ２だけ遅延させ、第２の遅延ゲーティング信号ＤＳＧＴ１１を出力する。
【０１４７】
なお、ここでは、遅延回路１３６，１３７の遅延時間Ｔｄ２は受信データ信号ＲＤＴの周期Ｔ０の１／４より短い（Ｔｄ２＜Ｔ０／４）ものとする。
【０１４８】
本第６の実施形態の電圧制御発振器１４０Ｅの構成は、第５の実施形態において説明した図２４と同様の構成を有することから、ここではその詳細な説明は省略する。
【０１４９】
また、第６の実施形態のクロック再生装置１００Ｅの動作は、基本的に上述したように図２５に関連付けた第５の実施形態のクロック再生装置１００Ｄと同様に行われることから、ここではその説明は省略する。
【０１５０】
本第６の実施形態によれば、上述した第５の実施形態と同様に、受信データ信号ＲＤＴのジッタに対する耐性が改善される。
【０１５１】
［遅延回路の構成例］
ここで、第１〜第６の実施形態の各クロック再生装置に含まれる遅延回路の構成例について説明する。
【０１５２】
図２８は、第１〜第６の実施形態の各クロック再生装置に含まれる遅延回路の構成例を示す図である。
【０１５３】
この遅延回路ＤＬＹは、１つ、もしくは、複数のＡＮＤゲートＡＤ１〜ＡＤｎにより構成される。
ＡＮＤゲートＡＤ１〜ＡＤｎは電圧制御発振器１４０を構成するＡＮＤゲート１４１等と同一の構成である。
また、それぞれのＡＮＤゲートは発振周波数制御電圧ＦＣＶによって、伝播遅延時間がほぼ制御される。
これにより、入力信号ＳＩＮから出力信号ＳＯＴまでの遅延時間は、発振周波数制御電圧ＦＣＶによって制御される。
【０１５４】
［クロック再生装置の第１の接続例］
図２９は、本発明の実施形態に係るクロック再生装置の第１の接続例を示すブロック図である。
【０１５５】
この接続例は、複数のクロック再生装置１００−１〜１００−ｍが並列に配置され、これらのクロック再生装置１００−１〜１００−ｍに位相同期回路（ＰＬＬ）２００により生成した発振周波数制御電圧ＦＣＶを供給するようにした例である。
【０１５６】
図２９においては、クロック再生装置１００−１〜１００−ｍには上記した第１〜第４の実施形態で説明したクロック再生装置が適用される。
図２９においては、図面の簡単化のため、クロック再生装置１００−１〜１００−ｍには発振周波数制御電圧ＦＣＶが供給される電圧制御発振器１４０のみを示している。
【０１５７】
ＰＬＬ２００は、電圧制御発振器２０１、位相比較器２０２、ループフィルタ２０３を有する。あるいは、電圧制御発振器２０１の出力側に分周器２０４が配置される。
ＰＬＬ２００のループフィルタ２０３の出力が発振周波数制御電圧ＦＣＶとして出力される。
ＰＬＬ２００の電圧制御発振器２０１は、クロック再生装置１００−１〜１００−ｍの電圧制御発振器１４０と同一構成のものが適用される。
これにより、高い精度で発振周波数を制御可能である。
そして、各クロック再生装置１００−１〜１００−ｍから受信データ信号ＲＤＴに同期したクロックＣＬＫ−１〜ＣＬＫ−ｍが出力される。
【０１５８】
［クロック再生装置の第２の接続例］
図３０は、本発明の実施形態に係るクロック再生装置の第２の接続例を示すブロック図である。
【０１５９】
この第２の接続例が上述した第１の接続例と異なる点は、ＰＬＬ２００Ａにより発振周波数制御電圧ＦＣＶを供給する代わりに、発振周波数制御電流ＦＣＩを供給するようにしたことにある。
【０１６０】
これに対応して、ＰＬＬ２００Ａのループフィルタ２０３の出力側に電圧電流変換器（ＶＩ変換器）２０５が配置され、電圧電流変換器２０５の出力を発振周波数制御電流ＦＣＩとして供給される。
そして、ＰＬＬ２００Ａでは、電圧制御発振器２０１の入力側に電流電圧変換器（ＩＶ変換器）２０６が配置されている。
さらに、各クロック再生装置１００−１〜１００−ｍの電圧制御発振器１４０の入力側にも電流電圧変換器（ＩＶ変換器）１５０が配置されている。
【０１６１】
この場合、制御電圧ではなく制御電流を供給することから、電圧変動の影響等を受けることなく的確に制御信号として供給することが可能となり、より精度の高い発振制御が可能となる。
【０１６２】
＜７．第７の実施形態＞
図３１は、本発明の第７の実施形態に係る電子機器の構成例を示すブロック図である。
【０１６３】
本電子機器３００は、複数のクロック再生装置３１０−１〜３１０−ｍ、および機能ブロック３２０−１〜３２−ｍを含んで構成されている。
【０１６４】
クロック再生装置３１０−１〜３１０−ｍには上記した第１〜第４の実施形態で説明したクロック再生装置が適用される。
機能ブロック３２０−１〜３２−ｍは、クロック再生装置３１０−１〜３１０−ｍで再生されたクロック信号ＣＫＬ１〜ＣＬＫｍに同期して受信データ信号ＲＤＴに対して再生処理等を行う。
【０１６５】
電子機器３００としては、たとえばデジタル映像信号を取り込んで再生データＲＰＤを再生する機能を有する、パーソナルコンピュータ（ＰＣ）やテレビジョン受像機等を例示することができる。
あるいは、電子機器３００は、クロック再生装置３１０−１〜３１０−ｍ、および機能ブロック３２０−１〜３２−ｍが同一チップに集積化された半導体集積回路として形成することも可能である。
【０１６６】
以上では、ハーフレートのクロック信号を再生するクロック再生装置の実施形態について述べる。ただし、本発明はハーフレートに限定されるものではなく、さらに拡張可能（サブレート化）である。また、シングルの構成の場合について述べるが、差動の構成であっても構わない。
【０１６７】
次に、第７の実施形態の一例として１／４レートのクロック信号を再生するクロック再生装置について説明する。
なお、以下の説明では、説明の重複を避けるため、上記第１〜第４の実施形態で説明した構成部分は同一符号をもって表す。
【０１６８】
＜８．第８の実施形態＞
図３２は、本発明の第８の実施形態に係るクロック再生装置の構成例を示すブロック図である。
図３３は、本発明の第８の実施形態に係るクロック再生装置の構成例を示す回路図である。
【０１６９】
本第８の実施形態に係るクロック再生装置１００Ｆが第４の実施形態に係るクロック再生装置１００Ｃと異なる点は、エッジ検出器１１０Ｃ、位相判定器１２０Ｆ、およびゲーティング信号生成器１３０Ｆの構成にある。
本第８の実施形態においては、電圧制御発振器１４０Ｆは、基本的な構成は図１５と同様の構成を有している。
ただし、本第８の実施形態では、電圧制御発振器１４０Ｆの第１のゲーティンググループＧＲＰ１の出力である内部クロック信号ＣＫ２を、出力クロック信号ＣＬＫ０とともに、位相が９０度ずれたクロック信号ＣＬＫ９０として出力する機能を有する。
そして、この内部のクロック信号ＣＬＫ９０は、出力クロック信号ＣＬＫ０と共に、位相判定器１２０Ｆに供給される。
【０１７０】
本第８の実施形態に係るエッジ検出器１２０Ｃは、図１８のエッジ検出器１２０Ｃと同様の回路面積、消費電力を削減可能な回路構成を有する。したがって、ここではその詳細な説明は省略する。
【０１７１】
本第８の実施形態に係る位相判定器１２０Ｆは、図１９の位相判定器１２０Ｃの構成等同様のクロック信号ＣＬＫ０用位相判定部に加えて、クロック信号ＣＬＫ９０用の位相判定部が並列に配置されている。
図３３においては、理解を容易にするため、図１９と同一構成部分は同一符号をもって表している。
【０１７２】
図３３の位相判定器１２０Ｆは、クロック信号ＣＬＫ０用位相判定部を形成するフリップフロップ１２１−１，１２２Ａ−１、およびセレクタ１２３−１を有する。
図２６の位相判定器１２０Ｆは、クロック信号ＣＬＫ９０用位相判定部を形成するフリップフロップ１２１−２，１２２Ａ−２、およびセレクタ１２３−２を有する。
【０１７３】
フリップフロップ１２１−１は、受信データ信号ＲＤＴのエッジに同期して電圧制御発振器１４０Ｆから出力されるクロック信号ＣＬＫ０の取り込みおよび出力を行う。
【０１７４】
フリップフロップ１２２Ａ−１は、受信データ信号ＲＤＴのエッジの反転信号に同期して電圧制御発振器１４０Ｆから出力されるクロック信号ＣＬＫ０の取り込みおよび出力を行う。
【０１７５】
セレクタ１２３−１は、受信データ信号ＲＤＴがハイレベルの期間はフリップフロップ１２１の出力信号を選択し、選択した信号を位相判定信号ＳＰＤ０として出力する。
セレクタ１２３−１は、受信データ信号ＲＤＴがローレベルの期間はフリップフロップ１２２の出力信号を選択し、選択した信号を位相判定信号ＳＰＤ０として出力する。
【０１７６】
フリップフロップ１２１−２は、受信データ信号ＲＤＴのエッジに同期して電圧制御発振器１４０Ｆから出力されるクロック信号ＣＬＫ９０の取り込みおよび出力を行う。
【０１７７】
フリップフロップ１２２Ａ−２は、受信データ信号ＲＤＴのエッジの反転信号に同期して電圧制御発振器１４０Ｆから出力されるクロック信号ＣＬＫ９０の取り込みおよび出力を行う。
【０１７８】
セレクタ１２３−２は、受信データ信号ＲＤＴがハイレベルの期間はフリップフロップ１２１の出力信号を選択し、選択した信号を位相判定信号ＳＰＤ１として出力する。
セレクタ１２３−２は、受信データ信号ＲＤＴがローレベルの期間はフリップフロップ１２２の出力信号を選択し、選択した信号を位相判定信号ＳＰＤ１として出力する。
【０１７９】
本第８の実施形態に係るゲーティング信号生成器１３０Ｆは、図２０のゲーティング信号生成器１３０Ｃの構成に加えて、ＡＮＤゲート１３４，１３５の入力側に、遅延回路１３８、ＥＸＯＲ１３９、およびセレクタ１４０を有する。
【０１８０】
遅延回路１３８は、エッジ検出信号ＳＥＤＡをＴ０だけ遅延させる。
ＥＸＯＲ１３９は、位相判定器１２０Ｄによる２つの位相判定信号ＳＰＤ０とＳＰＤ１のＥＸＯＲを行い、その結果はセレクタ１４０のセレクト信号に用いられる。
セレクタ１４０は、入力「０」がエッジ検出信号ＳＥＤＡの供給ラインに接続され、入力「１」が遅延回路１３８の出力に接続されている。
セレクタ１４０はＥＸＯＲ１３９の出力に応じてエッジ検出信号ＳＥＤＡまたは遅延された信号を選択して出力する。
【０１８１】
ＡＮＤゲート１３４の第１入力がセレクタ１４０の出力に接続され、負入力である第２入力が位相判定信号ＳＰＤ０の供給ラインに接続されている。
ＡＮＤゲート１３４の出力から第１のゲーティング信号ＳＧＴ１０（Ａ）が出力される。
【０１８２】
ＡＮＤゲート１３５の第１入力が位相判定信号ＳＰＤ０の供給ラインに接続され、第２入力がセレクタ１４０の出力ラインに接続されている。
ＡＮＤゲート１３５の出力から第２のゲーティング信号ＳＧＴ１１ａが出力される。
この第２のゲーティング信号ＳＧＴ１１ａは、遅延回路１３３でＴ０／２だけ遅延され、遅延された信号が第２のゲーティング信号ＳＧＴ１１（Ｂ）として電圧制御発振器１４０Ｆに出力される。
【０１８３】
図３４（Ａ）〜（Ｇ）は、本第６の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
図３４（Ａ）は受信データ信号ＲＤＴを、図３４（Ｂ）はエッジ検出信号ＳＥＤを、図３４（Ｃ）は位相判定信号ＳＰＤ１，０の２ビット値を、図３４（Ｄ）は第１のゲーティング信号ＳＧＴ１０（Ａ）をそれぞれ示している。図３４（Ｅ）は第２のゲーティング信号ＳＧＴ１１（Ｂ）を、図３４（Ｆ）はクロック信号ＣＬＫ０を、図３４（Ｇ）はクロック信号ＣＬＫ９０を、それぞれ示している。
【０１８４】
また、図３５は、本第８の実施形態におけるクロック信号、位相判定信号、ゲーティング信号、遅延時間、およびエッジ入力のクロック信号との関係を示す図である。
【０１８５】
たとえば、クロック信号ＣＬＫ９０およびクロック信号ＣＬＫ０がローレベル（Ｌ）の場合、位相判定信号ＳＰＤ１，０は（００）となり、第１のゲーティング信号ＳＧＴ１０（Ａ）がアクティブとなる。
この場合、遅延時間は０であり、エッジ入力の３Ｔ０後に同期するクロック信号はクロック信号ＣＬＫ９０の立ち下がりである。
【０１８６】
クロック信号ＣＬＫ９０がローレベル（Ｌ）で、クロック信号ＣＬＫ０がハイレベル（Ｈ）の場合、位相判定信号ＳＰＤ１，０は（０１）となり、第２のゲーティング信号ＳＧＴ１１（Ｂ）がアクティブとなる。
この場合、遅延時間は２Ｔ０であり、エッジ入力の３Ｔ０後に同期するクロック信号はクロック信号ＣＬＫ０の立ち上がりである。
【０１８７】
クロック信号ＣＬＫ９０がハイレベル（Ｈ）で、クロック信号ＣＬＫ０がローレベル（Ｌ）の場合、位相判定信号ＳＰＤ１，０は（１０）となり、第１のゲーティング信号ＳＧＴ１０（Ａ）がアクティブとなる。
この場合、遅延時間はＴ０であり、エッジ入力の３Ｔ０後に同期するクロック信号はクロック信号ＣＬＫ０の立ち下がりである。
【０１８８】
クロック信号ＣＬＫ９０およびクロック信号ＣＬＫ０がハイレベル（Ｈ）の場合、位相判定信号ＳＰＤ１，０は（１１）となり、第２のゲーティング信号ＳＧＴ１１（Ｂ）がアクティブとなる。
この場合、遅延時間は０であり、エッジ入力の３Ｔ０後に同期するクロック信号はクロック信号ＣＬＫ９０の立ち上がりである。
【０１８９】
このようにして、受信データ信号ＲＤＴに同期した、クロック信号ＣＬＫ０およびＣＬＫ９０が位相９０度をもって生成されて出力される。
【０１９０】
［第８の実施形態のクロック再生装置の接続例］
図３６は、本発明の第６の実施形態に係るクロック再生装置の接続例を示すブロック図である。
図３７（Ａ）〜（Ｅ）は、図２９の動作例を示すタイミングチャートである。
図３７（Ａ）は受信データ信号ＤＲＤＴを、図３７（Ｂ）はクロック信号ＣＬＫ０を、図３７（Ｃ）はクロック信号ＣＬＫ９０を、図３７（Ｄ）はクロック信号ＣＬＫ０の反転信号を、図３７（Ｅ）はクロック信号ＣＬＫ９０の反転信号を、それぞれ示している。
【０１９１】
この接続例は、クロック再生装置１００Ｆに並列に遅延回路２１０が配置されている。
遅延回路２１０の遅延時間はクロック再生装置１００Ｆのクロック再生処理にかかる時間に相当する時間に設定されている。
そして、この例では、データ再生用のフリップフロップ２２１〜２２４が配置されている。
【０１９２】
フリップフロップ２２１は、クロック再生装置１００Ｆが再生したクロック信号ＣＬＫ０に同期して遅延回路２１０を介した受信データ遅延信号ＤＲＤＴを取り込み、再生データ信号ＲＰＤＴ０を出力する。
フリップフロップ２２２は、クロック再生装置１００Ｆが再生したクロック信号ＣＬＫ９０に同期して遅延回路２１０を介した受信データ遅延信号ＤＲＤＴを取り込み、再生データ信号ＲＰＤＴ１を出力する。
フリップフロップ２２３は、クロック再生装置１００Ｆが再生したクロック信号ＣＬＫ０に同期して遅延回路２１０を介した受信データ遅延信号ＤＲＤＴを取り込み、再生データ信号ＲＰＤＴ２を出力する。
フリップフロップ２２４は、クロック再生装置１００Ｆが再生したクロック信号ＣＬＫ９０に同期して遅延回路２１０を介した受信データ遅延信号ＤＲＤＴを取り込み、再生データ信号ＲＰＤＴ３を出力する。
【０１９３】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態によるクロック再生装置は、受信データ信号のエッジ検出を示す信号を遅延制御して、発振器の複数箇所のいずれかから選択して注入する。そして、少なくとも１箇所からの注入に対してクロック信号の立ち上りエッジが同期し、他の少なくとも１箇所からの注入に対して立ち下がりエッジが同期する。
これにより、転送レートに対してサブレートであり、かつ受信データ信号に同期するクロック信号を再生することが可能となり、転送レートの高速化、および、低消費電力化を実現することが可能となる。
また、受信データ信号の立ち上りエッジと立ち下りエッジを検出するそれぞれの回路を有するエッジ検出器により、受信データ信号に含まれるジッタに対する耐性を改善することが可能となる。
【符号の説明】
【０１９４】
１００，１００Ａ〜１００Ｆ，１００−１〜１００−ｍ，１００−１Ａ〜１００−ｍＡ・・・クロック再生装置、１１０，１１０Ａ〜１１０Ｃ・・・エッジ検出器、１２０，１２０Ａ〜１２０Ｄ・・・位相判定器、１３０，１３０Ｂ，１３０Ｃ，１３０Ｅ，１３０Ｆ・・・ゲーティング信号生成器、１４０，１４０Ｂ，１４０Ｃ，１４０Ｄ，１４０Ｅ，１４０Ｆ・・・電圧制御発振器、２００，２００Ａ・・・位相同期回路（ＰＬＬ）、３００・・・電子機器。
【図１】
2010283455.tif 000003
【図２】
2010283455.tif 000004
【図３】
2010283455.tif 000005
【図４】
2010283455.tif 000006
【図５】
2010283455.tif 000007
【図６】
2010283455.tif 000008
【図７】
2010283455.tif 000009
【図８】
2010283455.tif 000010
【図９】
2010283455.tif 000011
【図１０】
2010283455.tif 000012
【図１１】
2010283455.tif 000013
【図１２】
2010283455.tif 000014
【図１３】
2010283455.tif 000015
【図１４】
2010283455.tif 000016
【図１５】
2010283455.tif 000017
【図１６】
2010283455.tif 000018
【図１７】
2010283455.tif 000019
【図１８】
2010283455.tif 000020
【図１９】
2010283455.tif 000021
【図２０】
2010283455.tif 000022
【図２１】
2010283455.tif 000023
【図２２】
2010283455.tif 000024
【図２３】
2010283455.tif 000025
【図２４】
2010283455.tif 000026
【図２５】
2010283455.tif 000027
【図２６】
2010283455.tif 000028
【図２７】
2010283455.tif 000029
【図２８】
2010283455.tif 000030
【図２９】
2010283455.tif 000031
【図３０】
2010283455.tif 000032
【図３１】
2010283455.tif 000033
【図３２】
2010283455.tif 000034
【図３３】
2010283455.tif 000035
【図３４】
2010283455.tif 000036
【図３５】
2010283455.tif 000037
【図３６】
2010283455.tif 000038
【図３７】
2010283455.tif 000039