(57)【要約】      （修正有）【課題】ＥＣＭのインピーダンス変換および増幅に、Ｊ−ＦＥＴを入力としバイポーラトランジスタを出力とする増幅素子に、バックゲート構造のＪ−ＦＥＴを用いると、バックゲート−半導体基板間の容量が、増幅素子の入出力間の寄生容量（ミラー容量）となり、増幅素子の入力ロスが増大する問題に対し有効な半導体装置を提供する。【解決手段】接地されたｐ型半導体基板11にｐ型半導体層12を積層し、ｐ型半導体層12にｎ型チャネル領域22を有するＪ−ＦＥＴと、ｎ型コレクタ領域33ｂを有するバイポーラトランジスタを設けた増幅素子とする。これにより、増幅素子の入出力間の寄生容量が発生しなくなるため、ミラー容量による入力ロスの増大を防止できる。また、Ｊ−ＦＥＴのチャネル領域は、エミツタ拡散31と同時に形成できるため、ＩＤＳＳＳや、ピンチオフ電圧が安定し、増幅素子としての消費電流のばらつきが低減し、生産性が向上する。【選択図】図２
2010283065.tif 000002
【特許請求の範囲】
【請求項１】
エレクトレットコンデンサマイクに接続する増幅素子であって、
接地されたｐ型半導体基板と、
該ｐ型半導体基板上に設けられ接地されたｐ型半導体層と、
該ｐ型半導体層に設けられ、ｎ型のチャネル領域、ドレイン領域、ソース領域と、ｐ型のゲート領域を有する接合型電界効果トランジスタと、
前記ｐ型半導体層に設けられたｎ型のウェル領域と、該ウェル領域をコレクタ領域とし表面にｐ型のベース領域およびｎ型のエミッタ領域とを設けたバイポーラトランジスタとを具備し、
前記接合型電界効果トランジスタの前記ゲート領域が前記エレクトレットコンデンサマイクの一端に接続され、
前記ドレイン領域と前記コレクタ領域が接続され、
前記接合型電界効果トランジスタの出力を前記バイポーラトランジスタで増幅接続し、
前記エミッタ領域および前記ソース領域は第１の抵抗を介して接地され、
前記コレクタ領域から出力電圧を取り出すことを特徴とする増幅素子。
【請求項２】
前記ソース領域と前記ベース領域が接続され、
前記ベース領域は第２の抵抗および前記第１の抵抗を介して接地されることを特徴とする請求項１に記載の増幅素子。
【請求項３】
前記接合型電界効果トランジスタのソース領域は第３の抵抗を介して前記バイポーラトランジスタのベース領域と接続し、該ベース領域と前記バイポーラトランジスタのエミッタ領域は前記第２の抵抗および第４の抵抗を介して接続され、前記エミッタ領域は前記第４の抵抗を介して前記第１の抵抗に接続されることを特徴とする請求項２に記載の増幅素子。
【請求項４】
前記ウェル領域に、ｐ型のコレクタ領域およびエミッタ領域と、ｎ型のベース領域を設けた他のバイポーラトランジスタを具備し、
前記接合型電界効果トランジスタの前記ドレイン領域と前記他のバイポーラトランジスタの前記ベース領域が接続され、
前記他のバイポーラトランジスタの前記ベース領域と前記エミッタ領域は前記第２の抵抗により接続され、
前記他のバイポーラトランジスタの前記コレクタ領域が前記バイポーラトランジスタの前記ベース領域に接続され、
前記バイポーラトランジスタのエミッタ領域が前記接合型電界効果トランジスタの前記ソース領域に接続され、
前記バイポーラトランジスタの前記コレクタ領域と前記他のバイポーラトランジスタの前記エミッタ領域が接続されることを特徴とする請求項１に記載の増幅素子。
【請求項５】
前記接合型電界効果トランジスタのソース領域と前記第１の抵抗の間に前記第３の抵抗が接続され、前記バイポーラトランジスタのエミッタ領域と前記第１の抵抗の間に前記第４の抵抗が接続されることを特徴とする請求項４に記載の増幅素子。
【請求項６】
前記他のバイポーラトランジスタの前記コレクタ領域は、前記バイポーラトランジスタの前記ベース領域と共用されることを特徴とする請求項４または請求項５に記載の増幅素子。
【請求項７】
前記バイポーラトランジスタの前記ウェル領域の下方に、該ウェル領域および、前記ｐ型半導体基板と接する高濃度ｎ型不純物領域を設けることを特徴とする請求項１から請求項６に記載の増幅素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅素子に係り、特にエレクトレットコンデンサマイクロホンに用いて好適な増幅素子およびその製造方法に関する。
【背景技術】
【０００２】
エレクトレットコンデンサマイクロホン（Electret  Condenser  Microphone：以下ＥＣＭ）のインピーダンス変換および増幅を行うために、例えば接合型電界効果トランジスタ（Junction  Field  Effect  Transistor：以下Ｊ−ＦＥＴ）や、増幅集積回路素子が用いられている（例えば特許文献１、特許文献２参照。）。
【０００３】
図９は、従来のＥＣＭ２１５とそれに接続する増幅素子２１０を示す回路図である。ＥＣＭ２１５の一端が増幅素子であるＪ−ＦＥＴ２１０のゲートＧに接続し、Ｊ−ＦＥＴ２１０の一端が接地され、他端が負荷抵抗ＲＬに接続する。ＥＣＭ２１５は出力インピーダンスが高いため、出力された微弱な電流はインピーダンス変換用のＪ−ＦＥＴ２１０のゲートＧに蓄積されて入力電圧となり、増幅されて出力インピーダンスの低いドレイン電流が流れる。このドレイン電流の変化と負荷抵抗ＲＬの積が、出力電圧ＶｏｕｔのＡＣ成分として取り出される。ＥＣＭ２１５のマイク感度は、出力電圧ＶｏｕｔのＡＣ成分が大きいほど良好となる。
【０００４】
また上記のＪ−ＦＥＴ２１０に変わるものとして、Ｃ−ＭＯＳ、Ｂｉ−ＣＭＯＳによる増幅集積回路素子も知られている（例えば特許文献２参照）。
【０００５】
増幅集積回路素子は、回路定数によりゲイン（Ｇａｉｎ：利得）を適宜選択でき、一般的にはＪ−ＦＥＴを用いた場合と比較してゲインが高い利点があるが、回路構成が複雑でありコストも高い問題がある。
【０００６】
一方、Ｊ−ＦＥＴは高入力インピーダンスで、小信号増幅用として低周波雑音が少なく、高周波特性が良いことが知られている。また上記の増幅集積回路素子に比べて回路構成も単純で安価である。よって、高感度を重視する場合は増幅集積回路素子が必要となるが、Ｊ−ＦＥＴで感度が十分な場合はＪ−ＦＥＴを用いるのが一般的である。
【０００７】
しかし、Ｊ−ＦＥＴのみでは出力が十分に増幅されず、ゲインが低い問題がある。ゲインの増加にはＪ−ＦＥＴの面積（セルサイズ）を大きくすることが有効であるが、Ｊ−ＦＥＴの面積増加は、Ｊ−ＦＥＴの入力容量Ｃｉｎの増加につながる。
【０００８】
入力容量Ｃｉｎを小さくするにはＪ−ＦＥＴの面積を縮小しなければならず、制御できる電流が低減してゲインが小さくなってしまう。つまりゲインと入力容量Ｃｉｎはトレードオフの関係となり、Ｊ−ＦＥＴを用いた簡便で安価な増幅素子ではゲイン向上に限界があった。
【０００９】
そこで出願人は、Ｊ−ＦＥＴのドレイン領域とバイポーラトランジスタのコレクタ領域を接続した１チップのディスクリート素子で、高入力インピーダンスで低出力インピーダンスのＥＣＭの増幅素子を開発している（特願２００８−８６６３８号明細書）。
【００１０】
図１０は、当該１チップの増幅素子３１０を説明する断面概要図である。
【００１１】
増幅素子３１０は、バイポーラトランジスタのコレクタ領域となるｎ型半導体基板３１１、３１２にＪ−ＦＥＴ３２０を集積化してなる。Ｊ−ＦＥＴ３２０は、バックゲート拡散領域３２１と、チャネル領域３２２と、バックゲートコンタクト領域３２３と、トップゲート領域３２４と、ソース領域３２５と、ドレイン領域３２６とからなる。
【００１２】
バイポーラトランジスタ３３０は、基板ＳＢ（ｎ＋型半導体基板３１１、ｎ−型半導体層３１２）をコレクタ領域とし、コレクタ取り出し領域３３３と、ベース領域３３１とエミッタ領域３３２により構成される。
【００１３】
Ｊ−ＦＥＴ３２０のソース領域３２５とバイポーラトランジスタ３３０のベース領域３３４が接続され、Ｊ−ＦＥＴ３２０のドレイン領域３２６とバイポーラトランジスタ３３０のコレクタ領域（基板ＳＢ）が接続された構成である。従って、ＥＣＭから出力された電圧が高インピーダンスのＪ−ＦＥＴ３２０のゲートＧ（トップゲート領域３２４、バックゲート拡散領域３２１）に入力され、この電圧変化でＪ−ＦＥＴ３２０に流れる電流が制御され、Ｊ−ＦＥＴ３２０に流れる電流はバイポーラトランジスタ３３０に入力され、電流（電力）増幅して出力される。必要なゲインはバイポーラトランジスタ３３０の増幅率で確保できるので、入力ロスが少なく、高いゲインの増幅素子を提供できる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許公開２００３−２４３９４４号公報
【特許文献２】特許公開平５−１６７３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図１０の増幅素子によれば、Ｊ−ＦＥＴ３２０の出力をバイポーラトランジスタ３３０によって増幅できるので、Ｊ−ＦＥＴ３２０の面積（セルサイズ）を小さくしても十分な出力が得られる。例えばＪ−ＦＥＴ３２０は最小のセルでよく、セルサイズの縮小により入力容量Ｃｉｎを小さくできる。
【００１６】
しかし、図１０の構造では、バックゲート拡散領域３２１と基板ＳＢ間のｐｎ接合による寄生容量がゲート−ドレイン間容量Ｃｇｄ（寄生容量）に上乗せされる。そして、基板ＳＢが増幅素子の出力（バイポーラトランジスタ３３０のコレクタ）となるため、増幅素子３１０の入出力端子間に容量が接続したこととなる。
【００１７】
図１１は、ＥＣＭと増幅素子３１０を接続した場合の等価回路図である。ＥＣＭを、エレクトレット、電極および振動膜で形成される容量（マイク容量）Ｃｍと仮定すると、図１１（Ａ）の如く、増幅素子３１０の入力端子側に容量Ｃｍが接続し、増幅素子３１０の入出力端子間にＪ−ＦＥＴ３２０のゲート−ドレイン間容量Ｃｇｄ（寄生容量）が接続したことと等価となる。
【００１８】
すなわち、図１１（Ｂ）の如く、入力側から見た図１１（Ａ）の等価回路では、ミラー効果によって、容量Ｃｇｄがミラー容量Ｃ’（≒増幅率Ａｖ×Ｃｇｄ、但しＡｖ＞＞１の場合）に置き換わった挙動を示す。
【００１９】
ここで、実際に増幅素子３１０に伝達する入力信号ＶＩＮ’は以下の式で表される。
【００２０】
ＶＩＮ’＝Ｃｍ／（Ｃｍ＋Ｃ’）ＶＩＮ
つまり、ミラー容量Ｃ’が存在しないか、マイク容量Ｃｍ＞＞ミラー容量Ｃ’であれば、ＶＩＮ’≒ＶＩＮとなり、増幅素子の入力ロスが殆どないといえる。
【００２１】
ここで、マイク容量Ｃｍは、ＥＣＭの振動膜および電極の面積と、両者の距離で設計されるが、これらの面積を大きくすることは、マイクの小型化に逆行することとなり、又、距離を狭くするとＥＣＭの歩留まりが悪くなる。つまり、設計変更によりマイク容量Ｃｍを現状以上に大きくすることは困難である。
【００２２】
一方、ミラー容量Ｃ’は、ゲート−ドレイン間容量Ｃｇｄに比例しており、最小セルサイズで構成された図１０の構造において、これ以上の寄生容量の低減は、限界がある。
【００２３】
このように、図１０に示す増幅素子では、ミラー容量によって入力信号の減衰（入力ロスの増大）が著しく、増幅素子全体としてゲインが減衰する問題があった。
【００２４】
また、これを回避すべく、設計変更によって増幅素子の増幅率を高めると、減衰された入力信号に対して相対的にノイズが大きくなり、出力されるノイズが増加する為に増幅素子全体としてＳ／Ｎも劣化する問題があった。
【課題を解決するための手段】
【００２５】
本発明はかかる課題に鑑み成されたものであり、接地されたｐ型半導体基板と、該ｐ型半導体基板上に設けられ接地されたｐ型半導体層と、該ｐ型半導体層に設けられ、ｎ型のチャネル領域、ドレイン領域、ソース領域と、ｐ型のゲート領域を有する接合型電界効果トランジスタと、前記ｐ型半導体層に設けられたｎ型のウェル領域と、該ウェル領域をコレクタ領域とし表面にｐ型のベース領域およびｎ型のエミッタ領域とを設けたバイポーラトランジスタと、を具備するエレクトレットコンデンサマイクに接続する増幅素子であって、前記接合型電界効果トランジスタの前記ゲート領域が前記エレクトレットコンデンサマイクの一端に接続され、前記ドレイン領域と前記コレクタ領域が接続され、前記接合型電界効果トランジスタの出力を前記バイポーラトランジスタで増幅接続し、前記エミッタ領域および前記ソース領域は第１の抵抗を介して接地され、前記コレクタ領域から出力電圧を取り出すことにより解決するものである。
【発明の効果】
【００２６】
本発明によれば、第１に、増幅素子の入出力端子間の寄生容量（ミラー容量）を大幅に低減できるため、ミラー容量による入力ロスの増大を防止できる。
【００２７】
第２に、増幅前の入力信号の減衰も回避でき、増幅素子全体としてＳ／Ｎを向上できる。
【００２８】
第３に、Ｊ−ＦＥＴのチャネル領域が、半導体層に対する１度の不純物の注入および拡散で形成できるため、製造工程上のばらつきを低減でき、チャネル領域のＩＤＳＳおよびピンチオフ電圧Ｖｐを安定させることができる。これにより、増幅素子の消費電流Ｉｄｄがばらつきにくくなり、生産性が向上する。
【００２９】
第４に、Ｊ−ＦＥＴの出力をバイポーラトランジスタによって増幅できるので、Ｊ−ＦＥＴの面積（セルサイズ）を小さくしても十分な出力が得られる。例えばＪ−ＦＥＴは１つのセルでよく、セルサイズの縮小により入力容量Ｃｉｎを極めて小さくできる。従って、高入力インピーダンスで低出力インピーダンスのＥＣＭの増幅素子を実現できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態の増幅素子を説明する回路図である。
【図２】本発明の第１の実施形態の増幅素子を説明する断面図である。
【図３】本発明の第２の実施形態の増幅素子を説明する回路図である。
【図４】本発明の第２の実施形態の増幅素子を説明する断面図である。
【図５】本発明の第２の実施形態の増幅素子を説明する断面図である。
【図６】本発明の第２の実施形態の増幅素子を説明する断面図である。
【図７】本発明の第３の実施形態の増幅素子を説明する回路図である。
【図８】本発明の第３の実施形態の増幅素子を説明する断面図である。
【図９】従来の増幅素子を説明する回路図である。
【図１０】従来の増幅素子を説明する断面図である。
【図１１】従来の増幅素子を説明する回路図である。
【発明を実施するための形態】
【００３１】
本発明の実施の形態を、図１から図８を参照して説明する。図１は、本実施形態の増幅素子１０の接続例を示す回路図である。
【００３２】
増幅素子１０は、エレクトレットコンデンサマイクロホン（ＥＣＭ）１５に接続し、インピーダンス変換と増幅を行う素子であり、一導電型半導体基板に接合型電界効果トランジスタ（Ｊ−ＦＥＴ）２０と、バイポーラトランジスタ３０とを集積化したものである。
【００３３】
ＥＣＭ１５は、振動膜（振動板）と、これと対向する電極を筐体内に配置したものであり、音による振動膜の動きが振動膜および電極間の静電容量の変化として取り出されるものである。振動膜は例えば高分子材料などにより構成され、エレクトレット効果により振動膜に電荷を持続させたものである。
【００３４】
本実施形態の増幅素子１０は、Ｊ−ＦＥＴ２０とバイポーラトランジスタ３０を１チップに集積化した搭載したディスクリート（個別半導体）素子であり、ＥＣＭ１５の一端（入力端子ＩＮ）とＪ−ＦＥＴ２０のゲートが接続する。Ｊ−ＦＥＴ２０の一端（ソースＳ）は抵抗（ソース帰還抵抗）ＲＳを介してバイポーラトランジスタ３０のベースＢに接続し、ベースＢは、抵抗（ベース帰還抵抗）ＲＢおよび抵抗（増幅素子帰還抵抗）ＲＡを介して接地される。Ｊ−ＦＥＴ２０の他端（ドレインＤ）は、バイポーラトランジスタ３０のコレクタＣに接続する。
【００３５】
バイポーラトランジスタ３０のコレクタＣは、負荷抵抗ＲＬを介して電源ＶＤＤに接続する。バイポーラトランジスタ３０のエミッタＥは、抵抗（エミッタ帰還抵抗）ＲＥ、抵抗ＲＡを介して接地される。バイポーラトランジスタ３０のベースＢは、抵抗ＲＢを介して、抵抗ＲＥと抵抗ＲＡの接続点に接続する。Ｊ−ＦＥＴ２０のゲートＧと接地間には抵抗ＲｉｎとダイオードＤｉが各々接続する。
【００３６】
増幅素子１０は、上記の如く、Ｊ−ＦＥＴ２０の出力をバイポーラトランジスタ２０で増幅接続しており、動作は以下の通りである。
【００３７】
電源ＶＤＤから電源が供給されると、負荷抵抗ＲＬを経由してＪ−ＦＥＴ２０のドレインＤ−ソースＳ間に電流ｉが流れる。ＥＣＭ１５の容量変化（電圧変化）がゲート電圧としてＪ−ＦＥＴ２０のゲートＧに印加され、容量の変化量に応じてＪ−ＦＥＴ２０に流れる電流ｉが制御される。容量変化に応じた電流ｉはＪ−ＦＥＴ２０のソースからバイポーラトランジスタ３０のベースＢに流れ、バイポーラトランジスタ３０に電流が供給されてコレクタＣ−エミッタＥ間の電流増幅率β（＝ΔＩｃ／ΔＩＢ＝ｈｆｅ）により増幅される。電流増幅の結果は負荷抵抗ＲＬによって電圧変換され、バイポーラトランジスタ３０のコレクタＣから出力電圧ＶｏｕｔのＡＣ成分として出力端子ＯＵＴから取り出すことができる。
【００３８】
一般的にＪ−ＦＥＴ２０は高入力インピーダンスであり、ＥＣＭ１５の容量変化による電荷の流れ（電流）が微弱であっても電圧変化として取り出すことができる。
【００３９】
これに加えて本実施形態では、Ｊ−ＦＥＴ２０はセルサイズを小さくしており、Ｊ−ＦＥＴ２０の入力容量Ｃｉｎは十分小さいものとなっている。
【００４０】
従って、ＥＣＭ１５から出力された容量変化に対してＪ−ＦＥＴ２０での入力ロスを大幅に低減することができる。
【００４１】
一方でＪ−ＦＥＴ２０のセルサイズが小さいとゲインが低くなる問題があるが、本実施形態では、バイポーラトランジスタ３０によりＪ−ＦＥＴ２０の出力電流を増幅できる。バイポーラトランジスタ３０の電流増幅率βを十分大きくすることにより、抵抗値の設計によって、所望のゲイン（≒ＲＬ／ＲＡ）を確保することができる。
【００４２】
このように、本実施形態の増幅素子１０は、Ｊ−ＦＥＴ２０による高入力インピーダンスとバイポーラトランジスタ３０による低出力インピーダンスを兼ね備えることができる。
【００４３】
図２を参照して増幅素子１０の構造について説明する。図２は増幅素子１０の断面概要図である。
【００４４】
増幅素子１０は、ｐ型の基板ＳＢにＪ−ＦＥＴ２０とバイポーラトランジスタ３０を集積化したディスクリート素子である。
【００４５】
基板ＳＢは、接地された高濃度のｐ型半導体基板１１上にｐ型半導体層１２を積層してなり、Ｊ−ＦＥＴ２０のバックゲート領域となる。
【００４６】
Ｊ−ＦＥＴ２０は、チャネル領域２２と、ゲート領域２４と、ソース領域２５と、ドレイン領域２６とからなる。チャネル領域２２は、バックゲート領域となるｐ型半導体層１２表面に設けられたｎ型不純物領域である。チャネル領域２２表面には、高濃度のｐ型不純物領域であるゲート領域２４と、その両側に高濃度のｎ型不純物領域であるソース領域２５およびドレイン領域２６が設けられる。
【００４７】
基板ＳＢ内部には、ｎ型不純物を高濃度に拡散した高濃度ｎ型不純物領域（ｎ＋型埋め込み領域）３３ａが設けられ、その上には、これと接するｎ型ウェル領域３３ｂが設けられる。ｎ型ウェル領域３３ｂもｎ型不純物の拡散領域である。
【００４８】
バイポーラトランジスタ３０は、ｎ＋型埋め込み領域３３ａとｎ型ウェル領域３３ｂをコレクタ３３領域とし、高濃度のｎ型のコレクタ引き出し領域３７とその表面に設けたコレクタコンタクト領域３６および、ベース領域３１とエミッタ領域３２を有する。
【００４９】
ベース領域３１は、ｎ型ウェル領域３３ｂ表面に設けられたｐ型不純物領域であり、エミッタ領域３２はベース領域３１表面に設けられたｎ型不純物領域である。エミッタ領域３２表面には高濃度のｎ型不純物領域であるエミッタコンタクト領域３５が設けられる。またベース領域３１表面には高濃度のｐ型不純物領域であるベースコンタクト領域３４が設けられる。
【００５０】
コレクタコンタクト領域３６およびコレクタ引き出し領域３７はベース領域３１と離間してｎ型ウェル領域３３ｂ表面に設けられたｎ型不純物領域であり、コレクタ領域３３ａの電流を引き出すためにｎ型ウェル領域３３ｂより高い不純物濃度で設けられる。
【００５１】
基板ＳＢ（ｐ−型半導体層１２）表面には、絶縁膜１３が設けられ、絶縁膜１３上に第１電極層４０によりゲート電極（Ｇ）４２が設けられ、絶縁膜１３の開口部を介してゲート領域２４に接続する。
【００５２】
また、基板ＳＢ（ｐ−型半導体層１２）表面にエミッタ電極（Ｅ）５１が設けられエミッタコンタクト領域３５に接続する。
【００５３】
更に基板ＳＢ（ｐ−型半導体層１２）表面には、第１配線層６０によりＪ−ＦＥＴ２０のドレイン電極（Ｄ）６１とバイポーラトランジスタ３０のコレクタ電極（Ｃ）６２およびコレクタ配線６３が設けられ、それぞれドレイン領域２６、コレクタコンタクト領域３６と接続する。
【００５４】
また基板ＳＢ表面にＪ−ＦＥＴ２０のソース電極（Ｓ）７１とバイポーラトランジスタ３０のベース電極（Ｂ）７２が設けられ、それぞれソース領域２５、ベースコンタクト領域３４と接続する。基板ＳＢ裏面は、接地される。すなわち、Ｊ−ＦＥＴ２０のソース電極７１、ゲート電極４２、ドレイン電極６１と、バイポーラトランジスタ３０のコレクタ電極６２、ベース電極７２、エミッタ電極５１は、全て基板ＳＢの一主面側に設けられる。
【００５５】
Ｊ−ＦＥＴ２０のソース領域２５とバイポーラトランジスタ３０のベース領域３１は抵抗ＲＳを介して電気的に接続される。また、バイポーラトランジスタ３０のエミッタ領域３２は抵抗ＲＥおよび抵抗ＲＡを介して接地される。バイポーラトランジスタ３０のベースＢは、抵抗ＲＢを介して、抵抗ＲＥと抵抗ＲＡの接続点に接続する。そしてＪ−ＦＥＴ２０のドレイン領域２６とバイポーラトランジスタ３０のコレクタ領域（コレクタコンタクト領域３６）が電気的に接続された、１チップの増幅素子１０が構成される。
【００５６】
本実施形態では、バックゲート領域となるｐ型の基板ＳＢが接地されており、基板ＳＢとドレイン領域２６の間でゲート−ドレイン間容量Ｃｇｄが発生せず、ゲート領域２４とドレイン領域２６間の容量だけとなる。。従って、図１１において、増幅素子の入出力端子間に接続していたゲート−ドレイン間容量Ｃｇｄを大幅に低減できる。つまり、ミラー容量によって増幅前に入力信号が減衰することを大幅に改善でき、増幅素子全体としての入力ロスの増大を低減できる。
【００５７】
これにより、増幅前の入力信号の減衰を回避できるので、増幅素子全体としてＳ／Ｎを向上できる。
【００５８】
更に、Ｊ−ＦＥＴ２０のチャネル領域２２は、ｐ型半導体層１２に対して１度のｎ型不純物の注入および拡散で形成できる。図１０に示す従来構造では、ｎ−型半導体層３１２にｐ型不純物のイオン注入及び拡散を行ってバックゲート領域３２１を形成した後、ｎ型不純物の注入及び拡散を行ってチャネル領域３２２を形成する必要があった。このため、製造工程上のばらつきが生じ、チャネル領域３２２のＩＤＳＳおよびピンチオフ電圧Ｖｐを安定させることが困難であった。
【００５９】
本実施形態では、製造工程上のばらつきを低減できるので、チャネル領域２２のＩＤＳＳおよびピンチオフ電圧Ｖｐを安定させ、増幅素子の消費電流Ｉｄｄがばらつきにくくなり、生産性が向上する。
【００６０】
尚、Ｊ−ＦＥＴ２０のバックゲート領域となる基板ＳＢが接地されているため、Ｊ−ＦＥＴのｇｍは低減する可能性がある。しかしその場合であっても、バイポーラトランジスタ３０のｈＦＥを大きくすることで、増幅素子としての必要な特性（ゲイン）を確保することができる。
【００６１】
図３から図６を参照して、本発明の第２の実施形態について説明する。第２の実施形態は、第１の実施形態のバイポーラトランジスタ３０にダーリントン接続する他のバイポーラトランジスタを設けるものである。
【００６２】
図３は、増幅素子の回路図の一例を示す図である。第１の実施形態のバイポーラトランジスタ（以下ｎｐｎトランジスタ）３０に、導電型を逆にした他のバイポーラトランジスタ（以下ｐｎｐトランジスタ）１３０をダーリントン接続する。
【００６３】
すなわち、ｐｎｐトランジスタ１３０のエミッタＥがｎｐｎトランジスタ３０のコレクタＣと接続し、ｐｎｐトランジスタ１３０のコレクタＣがｎｐｎトランジスタ３０のベースＢと接続する。ｐｎｐトランジスタ１３０のベースＢは、Ｊ−ＦＥＴ２０のドレインＤと接続し、Ｊ−ＦＥＴ２０のドレインＤは抵抗ＲＢを介してｐｎｐトランジスタ１３０のエミッタＥおよびｎｐｎトランジスタ３０のコレクタＣに接続する。また、ｐｎｐトランジスタ１３０のベースＢとエミッタ領域Ｅは、抵抗ＲＢにより接続する。Ｊ−ＦＥＴ２０のソースＳは、抵抗ＲＳを介して、抵抗ＲＥと抵抗ＲＡの接続点に接続する。ソースＳは、抵抗ＲＳおよび抵抗ＲＡを介して接地され、ｎｐｎトランジスタ３０のエミッタＥは、抵抗ＲＥおよび抵抗ＲＡを介して接地される。ｎｐｎトランジスタ３０のエミッタＥはＪ−ＦＥＴ２０のソースＳに接続し、ｎｐｎトランジスタ３０のコレクタＣとｐｎｐトランジスタ１３０のエミッタＥが接続される。これ以外の構成は、第１の実施形態と同様であるので、説明は省略する。
【００６４】
図４は、ｐｎｐトランジスタ１３０の構造を説明する断面概要図である。ｐｎｐトランジスタ１３０は、基板ＳＢ（ｐ型半導体層１２）に、ｐ＋型半導体基板１１と分離して設けられたｐ型のコレクタ領域１３３を有する縦型ｐｎｐトランジスタである。すなわち、ｐｎｐトランジスタ１３０のコレクタ領域１３３は、ｎ型ウェル領域３３ｂ内に設けられ、これによってｐ＋型半導体基板１１と分離される。
【００６５】
コレクタ領域１３３表面にｎ型ベース領域１３１が設けられる。ベース領域１３１表面に高濃度のベースコンタクト領域１３５とｐ型のエミッタ領域１３２が設けられる。
【００６６】
図４では、バイポーラトランジスタ（ｎｐｎトランジスタ）３０が設けられるｎ型ウェル領域３３ｂに、他のバイポーラトランジスタ（ｐｎｐトランジスタ）１３０のコレクタ領域１３３を設ける。すなわち、ｐｎｐトランジスタ１３０のコレクタ領域１３３は、ｎｐｎトランジスタ３０のベース領域３１と共用もしくは２つの拡散層を接続する。
【００６７】
本実施形態では、図３の如くｎｐｎトランジスタ３０のベースＢと、ｐｎｐトランジスタ１３０のコレクタＣを接続させており、外部に導出する必要がない。従って、図４の如くｎｐｎトランジスタ３０のベース領域３１とｐｎｐトランジスタ１３０のコレクタ領域１３１を共用し、内部結線することで、装置の小型化が実現する。
【００６８】
Ｊ−ＦＥＴ２０のドレイン領域２６はｐｎｐトランジスタ１３０のベース領域１３１と接続し、ソース領域２５が抵抗ＲＳに接続し、抵抗ＲＳおよび抵抗ＲＡを介して接地される。バイポーラトランジスタ３０のコレクタ領域（ｎ型ウェル領域３３ｂ）は、出力端子ＯＵＴに接続し、エミッタ領域３２は、抵抗ＲＥに接続し、抵抗ＲＥおよび抵抗ＲＡを介して接地される。ｐｎｐトランジスタ１３０のコレクタ領域１３３は、ｎｐｎトランジスタ３０のベース領域３１と接続する。Ｊ−ＦＥＴ２０およびｎｐｎトランジスタ３０の構成は、第１の実施形態と同様である。
【００６９】
これにより、Ｊ−ＦＥＴ２０のｇｍが低下した場合であっても、増幅素子として所望のゲインを確保できる。
【００７０】
図５は、ｐｎｐトランジスタ１３０の他の構造を説明する断面概要図である。ｐｎｐトランジスタ１３０は、基板ＳＢに、他のｎ＋型埋め込み領域１３４ａと他のｎ型ウェル領域１３４ｂを設け、他のｎ型ウェル領域１３４ｂの中にｐ型のコレクタ領域１３３を設け、ｐ型のコレクタ領域１３３の中に、高濃度のｐ型のコレクタコンタクト領域１３６およびｎ型のベース領域１３１を設け、ｎ型のベース領域１３１の中にエミッタ領域１３２および高濃度のベースコンタクト領域１３５を設けた、縦型ｐｎｐトランジスタである。このように、ｎｐｎトランジスタ３０とｐｎｐトランジスタ１３０をそれぞれ独立に、離間したｎ型ウェル領域の中に設けてもよい。これ以外の構成は、図４と同様である。
【００７１】
図６は、ｐｎｐトランジスタの他の構造を示す図であり、ｐｎｐトランジスタ１３０’は、他のｎ＋型埋め込み領域１３４ａ上の他のｎ型ウェル領域１３４ｂ内にｐ＋型コレクタ領域１３３、ｐ＋型エミッタ領域１３２、ｎ＋型ベース領域１３１を設けた、いわゆるラテラル型ｐｎｐトランジスタであってもよい。
【００７２】
図７および図８を参照して、本発明の第３の実施形態について説明する。
【００７３】
第３の実施形態は、第１の実施形態および、第２の実施形態において、出力端子ＯＵＴ−接地間に保護ダイオードを接続するものである。
【００７４】
図７が回路図であり、図７（Ａ）が第１の実施形態の場合であり、図７（Ｂ）が第２の実施形態の場合である。また、図８は保護ダイオードの構造を示す断面概要図である。
【００７５】
図７および図８を参照して、増幅素子の出力端子ＯＵＴ−接地間に、保護ダイオード１５０を接続する。保護ダイオード１５０は、ベースＢとエミッタＥをショートさせて出力端子ＯＵＴに接続したｐｎｐバイポーラトランジスタである。
【００７６】
すなわち、ｐ＋型半導体基板１１上にｐ型半導体層１２を設けた基板１５３の、ｐ型半導体層１２上に、ｎ型ベース領域１５１を設け、その表面にｐ＋型エミッタ領域１５２とｎ＋型ベースコンタクト領域１５４を設ける。表面の電極１５５でエミッタ領域１５２とベース領域１５１を短絡し、出力端子ＯＵＴに接続する。基板１５３の裏面がコレクタとなり、基板１５３が接地されているので、増幅素子の出力端子ＯＵＴ−接地間に保護ダイオード１５０を接続できる。
【００７７】
保護ダイオード１５０は、増幅素子のＪ−ＦＥＴ２０、ｎｐｎトランジスタ３０、ｐｎｐトランジスタ１３０と比較して、サイズが大きい。また、保護ダイオード１５０のコレクタ領域１５３と、Ｊ−ＦＥＴ２０のチャネル領域２２、ｎｐｎトランジスタ３０のコレクタ領域３３、ｐｎｐトランジスタ１３０のコレクタ領域１３３はそれぞれ独立しているので、耐圧を特性に応じて個別に設計できる。これにより、増幅素子をＥＳＤ破壊から防止することができる。
【００７８】
尚、保護ダイオード１５０は、ベースＢとエミッタＥをショートさせたｎｐｎバイポーラトランジスタであってもよい。
【符号の説明】
【００７９】
１０    増幅素子
１１    ｐ＋型半導体基板
１２    ｐ型半導体層
１３    絶縁膜
１５    ＥＣＭ
２０    Ｊ−ＦＥＴ
２２    チャネル領域
２４    ゲート領域
２５    ソース領域
２６    ドレイン領域
３０    バイポーラトランジスタ（ｎｐｎトランジスタ）
３１    ベース領域
３２    エミッタ領域
３３    コレクタ領域
３４    ベースコンタクト領域
３５    エミッタコンタクト領域
３６    コレクタコンタクト領域
３７    コレクタ引き出し領域
４０    第１電極層
４２    ゲート電極
５１    エミッタ電極
６０    第１配線層
６１    ドレイン電極
６２    コレクタ電極
７０    第２配線層
７１    ソース電極
７２    ベース電極
ＳＢ    基板
１３０、１３０’  ｐｎｐトランジスタ
１３１    ベース領域
１３２    エミッタ領域
１３３  コレクタ領域
１３４ａ  他のｎ＋型埋め込み領域
１３４ｂ  他のｎ型ウェル領域
１３５    ベースコンタクト領域
１３６    コレクタコンタクト領域
１５０    保護ダイオード
１５１    ベース領域
１５２    エミッタ領域
１５３    コレクタ領域
１５４    ベースコンタクト領域
１５５    電極
２１０  増幅素子（Ｊ−ＦＥＴ）
２１５  ＥＣＭ
３１０    増幅素子
３１１    ｎ＋型半導体基板
３１２    ｎ−型半導体層
３２０    Ｊ−ＦＥＴ
３２１    バックゲート拡散領域
３２２    チャネル領域
３２４    トップゲート領域
３２５    ソース領域
３２６    ドレイン領域
３３０    バイポーラトランジスタ
３３１    ベース領域
３３２    エミッタ領域
３３３    コレクタ取り出し領域
３３５    エミッタコンタクト領域
３３６    コレクタ取り出しコンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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