(57)【要約】【課題】３次元半導体装置及びその動作方法を提供する。【解決手段】３次元半導体装置及びその動作方法が提供される。この装置は、基板上に配置される複数のワードライン構造体と、ワードライン構造体の間に介在される活性半導体パターンと、ワードライン構造体と活性半導体パターンとの間に介在される情報格納要素とを具備する。ワードライン構造体の各々は、互いに離隔されながら積層された複数のワードラインを具備するとともに、活性半導体パターンは、互いに異なる導電型を有しながら交互に配列される電極領域と、チャンネル領域とを具備する。【選択図】図３
2010130016.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置される複数のワードライン構造体と、
前記ワードライン構造体の間に介在される活性半導体パターンと、
前記ワードライン構造体と前記活性半導体パターンとの間に介在される情報格納要素とを具備してなり、
前記ワードライン構造体の各々は、互いに離隔されながら積層された複数のワードラインを具備するとともに、
前記活性半導体パターンは、互いに異なる導電型を有しながら交互に配列される電極領域と、チャンネル領域とを具備することを特徴とする３次元メモリ半導体装置。
【請求項２】
一つの活性半導体パターンを構成する電極領域及びチャンネル領域は、連続的に配置されることによって、前記チャンネル領域の各々は、これに隣接する二つの電極領域に直接に接触することを特徴とする請求項１に記載の３次元メモリ半導体装置。
【請求項３】
前記電極領域を連結するビットラインをさらに具備するとともに、
前記ビットラインは、前記ワードライン構造体の上部又は下部で前記ワードライン構造体を横切ることを特徴とする請求項１に記載の３次元メモリ半導体装置。
【請求項４】
前記ビットラインは、
奇数番目の前記活性半導体パターンの電極領域を連結する第１ビットラインと、
偶数番目の前記活性半導体パターンの電極領域を連結しながら前記第１ビットラインから電気的に分離された第２ビットラインとを具備することを特徴とする請求項３に記載の３次元メモリ半導体装置。
【請求項５】
前記第１ビットラインは、前記ワードライン構造体の上部に配置され、
前記第２ビットラインは、前記ワードライン構造体の下部に配置されることを特徴とする請求項４に記載の３次元メモリ半導体装置。
【請求項６】
前記ワードライン構造体の上部又は下部で前記ワードライン構造体を横切るビットラインと、
前記電極領域と前記ビットラインとの間に介在され、この間の電気的な連結を制御するスイッチング素子をさらに具備するとともに、
前記スイッチング素子は、隣接する一対の活性半導体パターンのうちで、一つの活性半導体パターンの電極領域は、前記ビットラインに電気的に連結させ、他の活性半導体パターンの電極領域は、前記ビットラインから電気的に分離させるように構成されることを特徴とする請求項１に記載の３次元メモリ半導体装置。
【請求項７】
前記基板は、前記ワードライン構造体が配置されるセルアレイ領域と、周辺回路が配置される周辺回路領域とを具備するとともに、
前記ワードライン構造体は、前記周辺回路の下の基板より高い位置に配置されることを特徴とする請求項１に記載の３次元メモリ半導体装置。
【請求項８】
前記ワードライン構造体の上部又は下部で前記ワードラインを横切るビットラインと、
前記電極領域と前記ビットラインとの間に介在され、この間の電気的な連結を制御するスイッチング素子と、
前記ビットラインに連結され、前記ビットラインのうちで少なくとも一つを選択する複数のＭＵＸ回路とをさらに具備するとともに、
前記ＭＵＸ回路の各々は、独立的に動作するように構成されることを特徴とする請求項１に記載の３次元メモリ半導体装置。
【請求項９】
請求項１の３次元メモリ半導体装置の動作方法において、前記動作方法は、前記ワードライン、前記活性半導体パターン及び前記情報格納要素によって構成されるメモリセルトランジスタのうちの一つを経由する電流経路を選択的に制御するセル選択過程を具備してなり、
前記セル選択過程は、
前記選択されたメモリセルトランジスタを構成する選択ワードラインに選択ワードライン電圧を印加し、選択されないメモリセルトランジスタのうちの少なくとも一つに前記選択ワードライン電圧より低い非選択ワードライン電圧を印加しながら、
前記選択されたメモリセルトランジスタを構成する電極領域のうちの一つにソース電圧を印加し、他の一つにドレーン電圧を印加する段階を具備することを特徴とする３次元メモリ半導体装置の動作方法。
【請求項１０】
前記メモリセルトランジスタの前記情報格納要素は、該当メモリセルトランジスタの二つの電極領域の各々に隣接する第１メモリ領域と、第２メモリ領域とを具備するとともに、
前記動作方法は、
前記第１メモリ領域に局所的に電荷を注入する第１プログラム段階と、
前記第２メモリ領域に局所的に電荷を注入する第２プログラム段階とを具備することを特徴とする請求項９に記載の３次元メモリ半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元半導体装置及びその動作方法に関する。
【背景技術】
【０００２】
消費者が要求する優秀な性能及び低廉な価格を満足させるために半導体装置の集積度を増加させることが要求されている。メモリ半導体装置の場合、その集積度は、製品の価格を決定する重要な要因であるので、特に増加された集積度が要求されている。従来の２次元又は平面的なメモリ半導体装置の場合、その集積度は、単位メモリセルが占める面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには、超高価の装備が必要なので、２次元メモリ半導体装置の集積度は、増加しているが相変らず制約的である。
【０００３】
このような制約を克服するために、３次元的に配列されるメモリセルを具備する３次元メモリ半導体装置が提案されている。しかし、３次元メモリ半導体装置の大量生産のためには、ビット当たり製造費用を２次元メモリ半導体装置のそれより減らし、信頼性がある製品特性を具現することができる工程技術が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００７-００４７３０９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、増加された集積度を提供するメモリ半導体装置を提供することにある。
【０００６】
本発明の他の目的は、マルチビットを具現することができるメモリ半導体装置の動作方法を提供することにある。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明による３次元メモリ半導体装置は、基板上に配置される複数のワードライン構造体と、前記ワードライン構造体の間に介在される活性半導体パターンと、前記ワードライン構造体と前記活性半導体パターンとの間に介在される情報格納要素とを具備する。この際、前記ワードライン構造体の各々は、互いに離隔されながら積層された複数のワードラインを具備するとともに、前記活性半導体パターンは、互いに異なる導電型を有しながら交互に配列される電極領域と、チャンネル領域とを具備する。
【０００８】
一構成によると、一つの活性半導体パターンを構成する電極領域及びチャンネル領域は、連続的に配置されることによって、前記チャンネル領域の各々は、これに隣接する二つの電極領域に直接に接触する。
【０００９】
一構成によると、前記ワードライン構造体の上部又は下部で前記ワードライン構造体を横切って、前記電極領域を連結するビットラインをさらに具備することができる。この場合、前記ビットラインは、奇数番目の前記活性半導体パターンの電極領域を連結する第１ビットラインと、偶数番目の前記活性半導体パターンの電極領域を連結しながら前記第１ビットラインから電気的に分離された第２ビットラインとを具備することができる。前記第１ビットラインは、前記ワードライン構造体の上部に配置され、前記第２ビットラインは、前記ワードライン構造体の下部に配置されることができる。
【００１０】
他の構成によると、前記ワードライン構造体の上部又は下部で前記ワードライン構造体を横切るビットラインと、前記電極領域と前記ビットラインとの間に介在され、この間の電気的な連結を制御するスイッチング素子とをさらに具備することができる。この場合、前記スイッチング素子は、隣接する一対の活性半導体パターンのうちの一つの活性半導体パターンの電極領域は、前記ビットラインに電気的に連結させ、他の活性半導体パターンの電極領域は、前記ビットラインから電気的に分離させるように構成されることができる。
【００１１】
本発明の構成によると、前記基板は、前記ワードライン構造体が配置されるセルアレイ領域と、周辺回路が配置される周辺回路領域とを具備することができる。この際、前記ワードライン構造体は、前記周辺回路の下の基板より高い位置に配置されることができる。
【００１２】
本発明による３次元メモリ半導体装置の動作方法は、前記ワードライン、前記活性半導体パターン及び前記情報格納要素によって構成されるメモリセルトランジスタのうちの一つを経由する電流経路を選択的に制御するセル選択過程を具備することができる。この際、前記セル選択過程は、前記選択されたメモリセルトランジスタを構成する選択ワードラインに選択ワードライン電圧を印加し、選択されないメモリセルトランジスタのうちの少なくとも一つに前記選択ワードライン電圧より低い非選択ワードライン電圧を印加しながら、前記選択されたメモリセルトランジスタを構成する電極領域のうちの一つにソース電圧を印加し、他の一つにドレーン電圧を印加する段階を具備することができる。
【００１３】
前記メモリセルトランジスタの前記情報格納要素は、該当メモリセルトランジスタの二つの電極領域の各々に隣接する第１メモリ領域と、第２メモリ領域とを具備することができる。この場合、前記動作方法は、前記第１メモリ領域に局所的に電荷を注入する第１プログラム段階と、前記第２メモリ領域に局所的に電荷を注入する第２プログラム段階とを具備することができる。
【００１４】
一構成によると、前記第１及び第２プログラム段階は、前記セル選択過程を利用して実施され、前記第１及び第２プログラム段階のためのセル選択過程で前記選択ワードライン電圧、前記ソース電圧及び前記ドレーン電圧は、ホット-キャリア‐インジェクションを誘発することができるように選択されることができる。前記第１プログラム段階は、前記第１メモリ領域に隣接する電極領域に前記ドレーン電圧を印加し、前記第１メモリ領域から離隔された電極領域に前記ソース電圧を印加する段階を具備するとともに、前記第２プログラム段階は、前記第２メモリ領域に隣接する電極領域に前記ドレーン電圧を印加し、前記第２メモリ領域から離隔された電極領域に前記ソース電圧を印加する段階を具備することができる。
【００１５】
尚、前記第１又は第２プログラム段階で、前記非選択ワードライン電圧は、（ｉ）前記選択ワードラインが含まれず、これに隣接するワードライン構造体を構成するワードラインと、（ｉｉ）前記選択ワードラインを具備するワードライン構造体に具備された他のワードラインに印加されることができる。
【００１６】
一構成によると、前記動作方法は、前記セル選択過程を利用して前記メモリセルトランジスタを経由する電流の前記第１メモリ領域に注入された電荷の量に対する依存性を測定する第１読み出し段階と、前記セル選択過程を利用して前記メモリセルトランジスタを経由する電流の前記第２メモリ領域に注入された電荷の量に対する依存性を測定する第２読み出し段階と、をさらに具備することができる。又、前記該当メモリセルトランジスタの２電極領域に印加される電圧は、前記第１及び第２読み出し段階で互いに変わることができる。
【００１７】
一構成によると、前記動作方法は、複数の前記ワードラインと複数の前記電極領域との間又は複数の前記ワードラインと複数の前記チャンネル領域との間に消去電位差を生成して複数のメモリセルトランジスタに格納された情報を同時に消去する消去段階を具備することができる。
【発明の効果】
【００１８】
本発明の構成によると、メモリセルが３次元的に配列されるので、増加された集積度を有する。尚、一つの情報格納膜は、二つのメモリ領域を具備するので、本発明によるメモリ半導体装置の集積度はより増加されることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による３次元メモリ半導体装置の単位セル構造を説明するための斜視図である。
【図２】本発明の一実施形態による３次元メモリ半導体装置のセルアレイを説明するための回路図である。
【図３】本発明の一実施形態による３次元メモリ半導体装置のセルアレイを説明するための斜視図である。
【図４】本発明の一実施形態によるメモリセルトランジスタの動作を説明するための断面図である。
【図５】本発明の一実施形態によるセルアレイの構造を説明するための回路図である。
【図６】本発明の一実施形態によるセルアレイの構造を説明するための回路図である。
【図７】本発明の他の実施形態によるセルアレイの構造を説明するための回路図である。
【図８】本発明のさらに他の実施形態によるセルアレイの構造を説明するための回路図である。
【図９】本発明のさらに他の実施形態によるセルアレイの構造を説明するための平面図である。
【図１０】本発明のさらに他の実施形態によるセルアレイの構造を説明するための断面図である。
【図１１】本発明の変形された実施形態によるセルアレイの構造を説明するための斜視図である。
【図１２】本発明の変形された実施形態によるセルアレイの構造を説明するための斜視図である。
【図１３】本発明の実施形態による電極領域の構造を説明するための斜視図である。
【図１４】本発明の実施形態による電極領域の構造を説明するための斜視図である。
【図１５】本発明の実施形態による電極領域の構造を説明するための斜視図である。
【図１６】本発明の実施形態による電極領域の構造を説明するための斜視図である。
【図１７】本発明の実施形態による電極領域の構造を説明するための斜視図である。
【図１８】本発明の実施形態による電極領域の構造を説明するための斜視図である。
【図１９】本発明の一実施形態によるチャンネル領域の電気的な連結を説明するための斜視図である。
【図２０】本発明による実施形態の一技術的な側面を説明するための断面図である。
【図２１】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図２２】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図２３】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図２４】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図２５】本発明の一実施形態による半導体装置の動作方法を説明するための斜視図である。
【図２６】本発明の一実施形態による半導体装置の動作方法を説明するための平面図である。
【図２７】本発明によるメモリセルトランジスタのプログラム方法を例示的に示す表である。
【図２８】上述した４ビット-プログラミングのためのビットライン選択方法を例示的に示す回路図である。
【図２９】上述した４ビット-プログラミングのためのビットライン選択方法を例示的に示す回路図である。
【図３０】本発明の一実施形態によるメモリ半導体装置の読み出し動作及び消去動作を説明するための表である。
【図３１】本発明の一実施形態によるメモリ半導体装置の読み出し動作及び消去動作を説明するための表である。
【図３２】本発明によるメモリ半導体装置のセルアレイの変形された第１実施形態を説明するための回路図である。
【図３３】本発明によるメモリ半導体装置のセルアレイの変形された第１実施形態を説明するための斜視図である。
【図３４】変形された第２実施形態を説明するための回路図である。
【図３５】変形された第２実施形態を説明するための斜視図である。
【図３６】変形された第３実施形態を説明するための斜視図である。
【図３７】変形された第４実施形態を説明するための回路図である。
【図３８】変形された第４実施形態を説明するための斜視図である。
【図３９】変形された第５実施形態を説明するための斜視図である。
【図４０】本発明の変形された第１実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図４１】本発明の変形された第１実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図４２】本発明の変形された第２及び第４実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図４３】本発明の変形された第２及び第４実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図４４】本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図４５】本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図４６】本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図４７】本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図４８】本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図４９】本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図５０】本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図５１】本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図５２】本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図５３】本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【図５４】本発明の一実施形態によるメモリ半導体装置のセルアレイ構造を例示的に示す図である。
【図５５】本発明の一実施形態によるメモリ半導体装置のセルアレイ構造を例示的に示す斜視図である。
【図５６】本発明の一実施形態によるメモリ半導体装置のセクタを説明するための回路図である。
【図５７】本発明の一実施形態によるフラッシュメモリ装置を具備するメモリカードを概略的に示すブロック図である。
【図５８】本発明の実施形態によるフラッシュメモリシステムを装着する情報処理システムを簡略に示すブロック図である。
【発明を実施するための形態】
【００２０】
以上の本発明の目的、他の目的、特徴及び利点は、添付された図面と関連した以下の望ましい実施形態を通じて容易に理解されるはずである。しかし、本発明はここで説明される実施形態に限定されるものではなく、他の形態に具体化されることができる。むしろ、ここで紹介される実施形態は、開示された内容が徹底的で完全になるように、そして当業者に本発明の思想が十分に伝えられるようにするために提供されることである。
【００２１】
本明細書で、何の膜が異なる膜又は基板上にあると言及される場合に、それは異なる膜又は基板上に直接に形成されることができる、又はこの間に第３の膜が介在されうることを意味する。又、図面において、膜及び領域の厚さは、技術的な内容の効果的な説明のために誇張されたことである。又、本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜などを記述するために使われたが、この領域、膜がこのような用語によって限定されてはならない。この用語は、但しある所定領域又は膜を異なる領域又は膜と区別させるために使われたのみである。従って、ある一実施形態の第一膜質に言及された膜質が他の実施形態では第２膜質に言及されることができる。ここに説明され例示される各実施形態はそれらと本質的に等価な実施形態も含む。
【００２２】
図１は、本発明の一実施形態による３次元メモリ半導体装置の単位セル構造を説明するための斜視図である。
【００２３】
図１を参照すると、３次元メモリ半導体装置は、少なくとも一つのワードラインＷＬと、少なくとも一つの活性半導体パターンＡＳＰ（ａｃｔｉｖｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｔｔｅｒｎ）と、この間に介在される情報格納膜（ｍｅｍｏｒｙ  ｌａｙｅｒ）ＭＬとを具備することができる。前記活性半導体パターンＡＳＰは、半導体特性を提供する物質のうちで少なくとも一つであり、少なくとも一つの電極領域（ｅｌｅｃｔｒｏｄｅ  ｒｅｇｉｏｎ）ＥＲ１、ＥＲ２及びこの間に介在される少なくとも一つのチャンネル領域（ｃｈａｎｎｅｌ  ｒｅｇｉｏｎ）ＣＲを具備することができる。
【００２４】
一対の電極領域ＥＲ１、ＥＲ２及びこの間に配置される一つのチャンネル領域ＣＲは、３次元メモリ半導体装置の単位メモリセルを構成することができる。前記チャンネル領域ＣＲは、第１導電型の不純物が低濃度にドーピングされた半導体であり、前記電極領域ＥＲ１、ＥＲ２は、第２導電型の不純物が高農度にドーピングされた半導体であることができる。例えば、前記チャンネル領域ＣＲ及び前記電極領域ＥＲ１、ＥＲ２は、各々低濃度ｐ型シリコンｐ-Ｓｉ及び高農度ｎ型シリコンｎ+Ｓｉ又は低濃度ｎ型シリコンｎ-Ｓｉ及び高農度ｐ型シリコンｐ+Ｓｉであることができる。これによって、前記電極及びチャンネル領域ＣＲ、ＥＲ１、ＥＲ２は、ｎｐｎ構造又はｐｎｐ構造を形成することができる。    
【００２５】
前記ワードラインＷＬは、前記チャンネル領域ＣＲの電位を制御することができるように構成されることによって、前記電極領域ＥＲの間の電流経路を制御するメモリセルトランジスタのゲート電極に使われる。このために、前記ワードラインＷＬは、導電性物質のうちで少なくとも一つに形成されることができる。
【００２６】
前記情報格納膜ＭＬは、前記ワードラインＷＬと前記チャンネル領域ＣＲとの間に介在されて、前記メモリセルトランジスタのゲート絶縁膜に使われることができる。前記情報格納膜ＭＬは、電荷格納のための薄膜を具備することができる。例えば、前記情報格納膜ＭＬは、タラップサイトを有する絶縁膜のうちで一つ又は電気的に孤立された導電性物質のうちで一つを含むことができる。
【００２７】
尚、前記電極領域ＥＲは、前記ワードラインＷＬを横切るビットラインＢＬに電気的に連結されることができる。前記ビットラインＢＬは、電気的に分離され、ミラー-ビット（Ｍｉｒｒｏｒ-ｂｉｔ）動作方法を通じたデータの格納が可能になるように、その各々には、互いに異なる二つの電圧が交互に印加されることができる。前記ビットラインＢＬの構造及び配置と関連した本発明の技術的な特徴は、後述される図５乃至図１８を参照して詳細に説明される。
【００２８】
図２は、本発明の一実施形態による３次元メモリ半導体装置のセルアレイを説明するための回路図であり、図３は、本発明の一実施形態による３次元メモリ半導体装置のセルアレイを説明するための斜視図である。説明の簡潔さのために、図１を参照して説明された実施形態と重複される技術的な特徴に対する説明は省略されることができる。
【００２９】
図２及び図３を参照すると、前記装置は、複数個のワードライン構造体と、この間に介在される複数の活性半導体パターンＡＳＰと、前記ワードライン構造体ＷＬＳと前記活性半導体パターンＡＳＰとの間に介在される情報格納膜ＭＬとを具備するとともに、これらは３次元的に配列されたメモリセルトランジスタを構成する。
【００３０】
この際、前記ワードライン構造体ＷＬＳの各々は、図示されたように、互いに異なる高さ（ｌｅｖｅｌｓ）に配置される複数のワードラインＷＬ及びこの間に介在される誘電膜（ｄｉｅｌｅｃｔｒｉｃ）に構成され、前記ワードラインＷＬの各々は、前記メモリセルトランジスタのゲート電極に使われる。前記活性半導体パターンＡＳＰの各々は、複数の電極領域ＥＲと、前記電極領域ＥＲの間に介在される複数のチャンネル領域ＣＲとを具備する。前記電極領域ＥＲ及びチャンネル領域ＣＲは、図１を参照して説明したように、互いに接触しながら交互に配列され、互いに異なる導電型を有する。
【００３１】
本発明の一側面によると、前記電極領域ＥＲ及びチャンネル領域ＣＲが互いに接触しながら交互に配列されるので、前記ワードライン構造体ＷＬＳの間の空間は、前記活性半導体パターンＡＳＰ及び前記情報格納膜ＭＬによって実質的に満たされる。即ち、前記隣接するチャンネル領域ＣＲは、絶縁性物質によって電気的に分離されることではなく、これらと異なる導電型を有する半導体物質（即ち、前記電極領域ＥＲ）によって電気的に分離される。
【００３２】
一方、上述した配置構造によると、一つのワードラインＷＬは、その両側に配置された一対の活性半導体パターンＡＳＰに向き合うように配置され、一つの活性半導体パターンＡＳＰは、その両側に配置された一対のワードライン構造体ＷＬＳに向き合うように配置される。その結果、隣接する一対の活性半導体パターンＡＳＰの電位は、この間に介在された一つのワードラインＷＬによって制御されることができる。即ち、一つのワードラインＷＬは、これに隣接する二つのメモリセルトランジスタの共通ゲート電極（ｃｏｍｍｏｎ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ）に使われることができる。
【００３３】
同様に、一つの活性半導体パターンＡＳＰの両側壁の電位は、これに隣接する一対のワードラインＷＬによって制御されることができる。この際、前記活性半導体パターンＡＳＰの両側壁の電位を独立的に制御するために、前記隣接する一対のワードラインＷＬは、互いに異なる電圧が印加されることができるように構成される。例えば、２ｉ-１番目のワードラインは、２ｉ番目のワードラインと分離されて形成されることができる（ｉは自然数）。この場合、一つの活性半導体パターンＡＳＰは、これに隣接する二つのワードラインＷＬをゲート電極に各々使用する二つのトランジスタのための共通した活性領域（ｃｏｍｍｏｎ  ａｃｔｉｖｅ  ｒｅｇｉｏｎ）に使われることができる。
【００３４】
図４は、本発明の一実施形態によるメモリセルトランジスタの動作を説明するための断面図である。
【００３５】
図４を参照すると、上述したように、前記ワードラインＷＬは、メモリセルトランジスタのゲート電極に使われることができる。即ち、前記チャンネル領域ＣＲには、前記ワードラインＷＬに印加される電圧によって反転領域ＩＲが形成されることができ、該当チャンネル領域ＣＲの両側の電極領域ＥＲは、このような反転領域ＩＲによって電気的に連結されることができる。このような電気的な連結が行われる場合、該当メモリセルトランジスタは、ターンオン状態にあるようになる。
【００３６】
この際、前記情報格納膜ＭＬに格納された情報（例えば、電荷量）は、前記チャンネル領域ＣＲの電位に影響を与えるので、前記反転領域ＩＲの形成又は前記メモリセルトランジスタのターンオン状態は、前記情報格納膜ＭＬに格納された情報に依存的である。本発明によると、前記情報格納膜ＭＬに格納された情報は、前記電極領域ＥＲに接続する配線（ビットライン）を通じて、読み出し電流のこのような依存性を測定することによって判読されることができる。
【００３７】
本発明によるメモリセルトランジスタの書き込み動作は、ピンチ-オフ現象を利用して、前記情報格納膜ＭＬに電荷を注入する段階を具備することができる。前記ピンチ-オフ現象は、メモリセルトランジスタのゲート電極及びドレーン電極との間の電位差がスレッショルド電圧より小さい場合、ドレーン電極に隣接する領域でチャンネル（即ち、反転領域ＩＲ）が形成されることができない現象を意味する。この場合、前記ドレーン電極と形成されたチャンネル領域との間には、大きい電界が形成されるので、ピンチ-オフ領域での電荷は、大きい運動エネルギーを有するようになって前記情報格納膜ＭＬに注入されることができる。
【００３８】
一方、前記電極領域ＥＲ及び前記チャンネル領域ＣＲは、前記ワードラインＷＬの各々の厚さ又は前記ワードライン構造体ＷＬＳの厚さより厚いので、複数のワードラインＷＬに向き合うように形成される。従って、前記反転領域ＩＲが選択されたワードラインの近辺に局所的に形成されずに、その上部又はその下部に隣接するワードラインの近辺に延長される場合、書き込み動作又は読み出し動作で誤謬が発生されうる。
【００３９】
本発明の一実施形態によると、前記ワードラインＷＬの間の垂直的な間隔ｄ１（即ち、前記ワードラインＷＬの間に配置される絶縁膜（図示せず）の厚さ）は、前記反転領域ＩＲの拡張幅ｄ２より大きいことであることができる。この場合、前記反転領域ＩＲが選択されないワードラインの側面まで拡張されることができないので、上述した書き込み又は読み出し動作での誤謬を防止することができる。
【００４０】
図５及び図６は、本発明の一実施形態によるセルアレイの構造を説明するための回路図である。
【００４１】
図５に示されたように、前記活性半導体パターンＡＳＰの下部には、選択トランジスタＳｅｌ．ＴＲが２次元的に配列されることができる。又は、図６に示されたように、前記活性半導体パターンＡＳＰの上部には、選択トランジスタＳｅｌ．ＴＲが２次元的に配列されることができる。前記選択トランジスタＳｅｌ．ＴＲのゲート電極は、選択ラインＳｅｌ．ｌｉｎｅによって連結して、前記選択トランジスタＳｅｌ．ＴＲのドレーン電極又はソース電極は前記選択ラインＳｅｌ．ｌｉｎｅを横切るビットラインＢＬによって連結され、前記選択トランジスタＳｅｌ．ＴＲのソース電極又はドレーン電極の各々には、前記電極領域ＥＲが連結される。
【００４２】
この場合、前記選択ラインＳｅｌ．ｌｉｎｅの各々は、前記選択トランジスタＳｅｌ．ＴＲのオン/オフ動作を制御するので、前記ビットラインＢＬと前記電極領域ＥＲとの間の電気的な連結を選択的に制御することができる。例えば、一つの選択ラインＳｅｌ．ｌｉｎｅと隣接する二つのビットラインＢＬを選択する場合、これらによって選択される隣接する二つの選択トランジスタＳｅｌ．ＴＲに接続する二つの電極領域ＥＲが一義的（ｕｎｉｑｕｅｌｙ）に選択されることができる。従って、選択された二つのビットラインＢＬに互いに異なる電圧を印加し、その上部又は下部に配置されるメモリセルのうちで一つが所定のワードラインに印加される電圧によってターンオンされる場合、選択されたメモリセルを経由する電流が生成されることができる。
【００４３】
一方、前記選択された二つのビットラインＢＬに印加される電圧が互いに変わる場合、上述した電流は、上述した場合に比べて反対方向に流れることができる。このような電流方向の変化は、図２７乃至図２９を参照して詳細に説明されるように、一つのメモリセルに二つのビットを格納するための方法に使われることができる。本発明の変形された実施形態によると、前記選択ラインＳｅｌ．ｌｉｎｅは、グループ化されることができ、各々のグループは、等電位を有する少なくとも一つの選択ラインＳｅｌ．ｌｉｎｅを具備することができる。
【００４４】
図７は、本発明の他の実施形態によるセルアレイの構造を説明するための回路図である。説明の簡潔さのために、図５及び図６を参照して説明された実施形態と重複される技術的な特徴に対する説明は省略されることができる。
【００４５】
図７を参照すると、前記活性半導体パターンＡＳＰの下部には、選択トランジスタＳｅｌ．ＴＲが２次元的に配列されることができる。図５を参照して説明された実施形態とは異なり、この実施形態によると、一対の選択トランジスタＳｅｌ．ＴＲは、前記ビットラインＢＬに共通に連結されるドレーン電極を共有し、前記選択トランジスタＳｅｌ．ＴＲのソース電極の各々には、前記電極領域ＥＲが連結される。結果的に、前記選択トランジスタＳｅｌ．ＴＲは、よく知られたＤＲＡＭのメモリセルトランジスタと実質的に同一の配置構造を有することができる。
【００４６】
図８は、本発明のさらに他の実施形態によるセルアレイの構造を説明するための回路図であり、図９及び図１０は、この実施形態を説明するための平面図及び断面図である。この際、図１０は、図９の点線Ｉ‐Ｉ’に沿って見られる断面を示す。
【００４７】
図８乃至図１０を参照すると、この実施形態によるセルアレイ構造は、前記ワードライン構造体ＷＬＳの上部及び下部に各々配置される上部ビットラインＴ．ＢＬと、下部ビットラインＢ．ＢＬとを具備する。前記上部ビットラインＴ．ＢＬと前記下部ビットラインＢ．ＢＬは、互いに異なる電極領域ＥＲに接続することができる。例えば、図８及び図１０に示されたように、前記上部ビットラインＴ．ＢＬは、偶数番目の電極領域の上部領域に接続し、前記下部ビットラインＢ．ＢＬは、奇数番目の電極領域の下部領域に接続することができる。
【００４８】
この場合、偶数番目の電極領域をソース/ドレーン電極に使用するメモリセルトランジスタへの電気的な接近は、前記上部ビットラインＴ．ＢＬを選択することによって達成することができ、奇数番目の電極領域をソース/ドレーン電極に使用するメモリセルトランジスタへの電気的な接近は、前記下部ビットラインＢ．ＢＬを選択することによって達成することができる。このようなビットラインの分離によって、この実施形態によると、別途のスイッチング素子を使用しないで、一つのメモリセルを一義的に選択することが可能である。例えば、一対の隣接する上部ビットラインＴ．ＢＬと一つのワードラインＷＬを選択すると、該当選択されたワードラインＷＬを共通ゲート電極に使用する二つのメモリセルトランジスタのうちで一つを選択することができる。同じように、他のメモリセルトランジスタは、一対の隣接する下部ビットラインＢ．ＢＬを選択することによって、独立的に選択することができる。
【００４９】
図１０に示されたように、前記下部ビットラインＢ．ＢＬ及び前記上部ビットラインＴ．ＢＬは、プラグ２４、３４を通じて前記電極領域ＥＲに接続することができる。前記プラグ２４、３４は、導電性物質（例えば、金属性物質、金属シリサイド、多結晶シリコンなど）のうちで少なくとも一つを含むことができる。尚、前記電極領域ＥＲは、前記チャンネル領域ＣＲと、前記情報格納膜ＭＬと接する半導体層１２と、前記半導体層１２内に挿入されるプラグ電極１４とを具備することができる。前記プラグ電極１４は、導電性物質（例えば、金属性物質、金属シリサイド、多結晶シリコンなど）のうちで少なくとも一つを含むことができ、前記半導体層１２とのオーム（ｏｈｍｉｃ）接触のためのバリア金属膜を具備することができる。
【００５０】
しかし、本発明の技術的な思想を具現するために、前記プラグ２４、３４又は前記プラグ電極１４が必須に要求されることではなく、後述のように、多様に変形された実施形態を通じて具現されることができる。
【００５１】
図１１及び図１２は、本発明の変形された実施形態によるセルアレイの構造を説明するための斜視図である。
【００５２】
図１１を参照すると、この実施形態によるセルアレイ構造は、前記ワードライン構造体ＷＬＳの上部に配置される第１ビットラインＢＬ１と、第２ビットラインＢＬ２とを具備する。前記第１及び第２ビットラインＢＬ１、ＢＬ２は、各々偶数番目の電極領域及び奇数番目の電極領域の上部領域に接続することができる。このために、図１２に示されたように前記第２ビットラインＢＬ２は、前記第１ビットラインＢＬ１の間に配置され、前記第１ビットラインＢＬ１の下に延長されて前記奇数番目の電極領域に接続する延長部ＢＬ２_ｅｘｔを具備することができる。即ち、前記第１ビットラインＢＬ１は、前記電極領域ＥＲの上部に配置されて前記ワードラインＷＬを横切り、前記第２ビットラインＢＬ２は、前記チャンネル領域ＣＲの上部に配置されて前記ワードラインＷＬを横切ることができる。
【００５３】
一方、前記第２ビットラインＢＬ２と前記チャンネル領域ＣＲとの間の電気的な分離のために、前記チャンネル領域ＣＲの上部面は、図１１に示されたように、前記第２ビットラインＢＬ２の下部面から所定間隔ｄ３に離隔されることができる。この場合、前記第２ビットラインＢＬ２と前記電極領域ＥＲとの間の電気的な連結のために、前記電極領域ＥＲと前記チャンネル領域ＣＲは、前記間隔ｄ３の高さ差を有するように形成されることができる。他の実施形態によると、前記第２ビットラインＢＬ２と前記電極領域ＥＲは、この間に介在される別途のプラグ（例えば、図１０のプラグ３４）を通じて電気的に連結されることができる。
【００５４】
図１３乃至図１８は、本発明の実施形態による電極領域の構造を説明するための斜視図である。
【００５５】
図１３及び図１４を参照すると、この実施形態による電極領域ＥＲは、前記チャンネル領域ＣＲに接する半導体層１２を具備することができる。前記半導体層１２は、前記チャンネル領域ＣＲと異なる導電型を有する半導体であることができる。例えば、前記チャンネル領域ＣＲは、低濃度ｐ型シリコンであり、前記電極領域ＥＲの半導体層１２は、高農度ｎ型シリコンであることができる。この際、前記チャンネル領域ＣＲ及び前記半導体層１２は、単結晶シリコン又は多結晶の結晶構造を有することができる。
【００５６】
図１３に示されたように、前記ビットラインＢＬが前記電極領域ＥＲの上部に配置される場合、上述したように前記ビットラインＢＬは、上部プラグ３４を通じて前記電極領域ＥＲの上部領域に接続されることができる。図１４に示されたように、前記ビットラインＢＬが前記電極領域ＥＲの下部に配置される場合、前記ビットラインＢＬは、前記電極領域ＥＲの下部領域に直接に連結されることができる。しかし、図１０に示されたように、前記ビットラインＢＬと前記電極領域ＥＲは、別途の下部プラグ２４を通じて電気的に連結されることができる。
【００５７】
図１５乃至図１８を参照すると、この実施形態による電極領域ＥＲは、図１０及び図１１を参照して説明された実施形態と同様に前記チャンネル領域ＣＲに接する半導体層１２及び前記半導体層１２に挿入されたプラグ電極１４を具備することができる。前記プラグ電極１４は、図１３に示されたように前記半導体層１２を貫通する、或いは最下部ワードラインＷＬの上部面より低い底面を有するように挿入されることができる。
【００５８】
前記半導体層１２は、前記チャンネル領域ＣＲと異なる導電型を有する半導体であることができる。例えば、前記チャンネル領域ＣＲは、低濃度ｐ型シリコンであり、前記電極領域ＥＲの半導体層１２は、高農度ｎ型シリコンであることができる。この際、前記チャンネル領域ＣＲ及び前記半導体層１２は、単結晶シリコン又は多結晶の結晶構造を有することができる。たとえ前記電極領域ＥＲの半導体層１２が高農度の不純物を含むことによって導電性を有しても、金属に比べて相対的に比抵抗が高いことであることができる。
【００５９】
前記プラグ電極１４は、前記半導体層１２に比べて相対的に低い比抵抗を有する物質のうちで一つに形成されることができる。例えば、前記プラグ電極１４は、金属性物質、金属窒化膜及び金属シリサイドのうちで少なくとも一つであることができる。この場合、前記半導体層１２の高い比抵抗による動作速度の低下又は電力消耗の増加のような技術的な問題を緩和させることができる。
【００６０】
一方、前記半導体層１２と前記プラグ電極１４との間の物質種類での差は、この間に非オーム接合を形成することができる。本発明の一実施形態によると、このような技術的な問題を解決するために、前記プラグ電極１４は、オーム接触のための物質（例えば、金属窒化膜）を具備することができる。
【００６１】
前記プラグ電極１４は、前記半導体層１２より高い上部面を有することができる。この場合、図１０を参照して説明された実施形態で、前記上部ビットラインＴ．ＢＬと前記電極領域ＥＲを連結する上部プラグ３４は、前記プラグ電極１４と同一の工程を通じて同時に形成されることができる。
【００６２】
一方、図１６に示されたように、前記ワードライン構造体ＷＬＳの間には、絶縁膜３０がさらに形成され、前記チャンネル領域ＣＲ及び前記電極領域ＥＲは、前記絶縁膜３０と前記ワードライン構造体ＷＬＳとの間に介在されることができる。例えば、前記チャンネル領域ＣＲ及び前記電極領域ＥＲが気相蒸着技術を使用して実質的にコンフォーマルな厚さに形成される場合、前記ワードライン構造体ＷＬＳの間には、ギャップ領域が形成されることができ、前記ギャップ領域は、前記絶縁膜３０によって満たされることができる。この場合、前記プラグ電極１４を形成する段階は、前記絶縁膜３０をパターニングして前記電極領域ＥＲの内側壁を露出させる孔３５を形成した後、導電性物質に前記孔３５を満たす段階を具備することができる。
【００６３】
前記ビットラインＢＬの少なくとも一部は、図１４、図１７及び図１８に示されたように、前記ワードライン構造体ＷＬＳの下部から前記電極領域ＥＲの下部領域に連結されることができる。この場合、前記ビットラインＢＬは、基板内に形成される不純物領域、或いは基板上に形成される別途の導電パターンであることができる。前記ビットラインＢＬが前記半導体層１２と異なる物質に形成される場合、前記ビットラインＢＬと前記半導体層１２との間には、オーム接触のための薄膜（例えば、金属窒化膜）がさらに形成されることができる。
【００６４】
図１９は、本発明の一実施形態によるチャンネル領域の電気的な連結を説明するための斜視図である。
【００６５】
図１９を参照すると、この実施形態によると、前記チャンネル領域ＣＲは、その上部に配置されるウエル‐ピックアップライン（ｗｅｌｌ  ｐｉｃｋ‐ｕｐ  ｌｉｎｅ）４０に電気的に連結されることができる。これによって、前記チャンネル領域ＣＲの電位は、前記ウエル‐ピックアップライン４０によって制御されることができる。一実施形態によると、前記ウエル‐ピックアップライン４０は、前記ワードラインＷＬを横切りながら前記チャンネル領域ＣＲを電気的に連結する。前記ウエル‐ピックアップライン４０と前記電極領域ＥＲとの間の電気的な分離のために、この間には、絶縁性物質４５がさらに介在されることができる。
【００６６】
一方、他の実施形態によると、図１７に示されたように、前記チャンネル領域ＣＲは、基板（又は、基板内に形成されるウエル領域）に電気的に連結されることができる。この場合、前記基板又は前記ウエル領域の電位は、セルアレイ領域の所定領域に形成される別途のピックアップライン（図示せず）によって制御されることができる。
【００６７】
図２０は、本発明による実施形態の一技術的な側面を説明するための断面図である。
【００６８】
図２０を参照すると、前記基板（Ｓｕｂ）は、セルアレイ領域（ｃｅｌｌ  ａｒｒａｙ  ｒｅｇｉｏｎ）と、周辺回路領域（Ｐｅｒｉｐｈｅｒａｌ  ｒｅｇｉｏｎ）とを具備する。
【００６９】
前記セルアレイ領域には、図１乃至図１９を参照して説明されたメモリセルトランジスタが３次元的に配列される。即ち、前記セルアレイ領域は、上述したセルアレイ構造を構成する前記ワードライン構造体ＷＬＳと、前記活性半導体パターンＡＳＰと、前記情報格納膜ＭＬと、前記ビットラインＢＬとを具備することができる。
【００７０】
前記周辺回路領域には、前記メモリセルトランジスタを動作させる機能回路（例えば、デコーダ、増幅回路、センシング回路など）が配置されることができ、前記機能回路は、図２０に例示的に示されたように前記基板上に集積される周辺トランジスタ（ｐｅｒｉｐｈｅｒａｌ  ｔｒａｎｓｉｓｔｏｒ）を具備することができる。前記周辺トランジスタは、配線構造体を通じて前記メモリセルトランジスタに電気的に連結されることができ、前記配線構造体は、前記周辺トランジスタの電極に接続するコンタクトプラグ（ｃｏｎｔａｃｔ  ｐｌｕｇ）と、パッド（ｐａｄ）と、ビアープラグ（ｖｉａ  ｐｌｕｇ）と、配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  ｌｉｎｅ）とを具備することができる。
【００７１】
本発明の実施形態によると、前記セルアレイは、前記周辺回路領域の基板の上部面より実質的により高い位置に形成されることができる。例えば、前記ワードライン構造体ＷＬＳの底面は、前記周辺トランジスタが集積される基板の上部面より高いことができる。後述される図２１乃至図２４のように、前記ワードライン構造体ＷＬＳは、前記基板上に薄膜を積層した後、これをパターニングして形成するので、本発明によるセルアレイの垂直的な位置は、前記基板の上部面より高い。
【００７２】
尚、前記活性半導体パターンＡＳＰは、前記ワードライン構造体ＷＬＳを形成した後にこの間に形成されるので、物質の種類、不純物の濃度及び結晶構造のうちの少なくとも一つで前記基板と実質的に異なることができる。
【００７３】
図２１乃至図２４は、本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【００７４】
図２１を参照すると、基板上に絶縁膜５０及び導電膜６０を順に、そして交互に積層する。前記絶縁膜５０及び導電膜６０は、気相蒸着技術のうちで一つを使用して形成されることができる。前記絶縁膜５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜及び低誘電膜（ｌｏｗ-ｋ  ｄｉｅｌｅｃｔｒｉｃｓ）のうちの少なくとも一つを含むことができる。前記導電膜６０は、前記ワードラインＷＬに使われる薄膜として、不純物が高農度に含まれた多結晶シリコン、金属膜、金属シリサイド、金属窒化膜のうちで少なくとも一つを具備することができる。
【００７５】
前記導電膜６０の上部に前記絶縁膜５０及び前記導電膜６０に対してエッチング選択性を有するマスクパターン７０を形成する。一実施形態によると、前記マスクパターン７０は、フォトレジストパターンであってもよく、図示されたようにライン形状又はストライプ形状を有するように形成されることができる。
【００７６】
図２２を参照すると、前記マスクパターン７０をエッチングマスクに使用して前記絶縁膜５０及び前記導電膜６０をパターニングして、前記ワードラインＷＬの形状を定義するライン形状の開口部５５を形成する。即ち、前記ワードラインＷＬの側壁は、前記開口部５５を通じて露出され、隣接する二つの開口部５５の間で順に積層された前記ワードラインＷＬは、上述したワードライン構造体ＷＬＳを構成する。以後、前記マスクパターン７０を除去する。
【００７７】
一方、本発明の変形される実施形態によると、前記絶縁膜５０及び導電膜６０を順に、そして交互に積層する段階及び前記開口部５５の形成のためのパターニング段階は、交互に少なくとも２回反復的に実施されることができる。
【００７８】
図２３を参照すると、前記開口部５５内に情報格納膜ＭＬ及び半導体膜８０を順に形成する。一実施形態によると、前記情報格納膜ＭＬは、電荷格納膜を具備することができる。例えば、前記情報格納膜ＭＬは、シリコン窒化膜を具備することができ、シリコン酸化膜及び高誘電膜のうちで少なくとも一つをさらに具備することができる。
【００７９】
前記半導体膜８０は、第１導電型の不純物を低濃度に含む半導体物質であることができる。一実施形態によると、前記半導体膜８０は、化学気相蒸着技術を使用して形成される低濃度ｐ型シリコン膜であることができる。他の実施形態によると、前記半導体膜８０は、前記基板をシード層に使用して成長されるにエピタキシャル膜であることができる。
【００８０】
この場合、前記基板をシード層に使用することができるように、前記半導体膜８０を形成する前に、前記開口部５５の底で前記情報格納膜ＭＬをエッチングして、前記基板の上部面を露出させる段階がさらに実施されることができる。尚、図５、図７、図８を参照して説明されたように前記電極領域ＥＲがその下部に配置されたビットラインＢＬと電気的に連結される実施形態の場合、そのような電気的な連結のために、前記情報格納膜ＭＬは、前記開口部５５の底でよりエッチングされることができる。
【００８１】
以後、ノード分離のための前記半導体膜８０及び前記情報格納膜ＭＬの全面エッチング工程がさらに実施されることができる。この場合、前記半導体膜８０は、図示されたように前記ワードライン構造体ＷＬＳの間で水平的に分離される。前記全面エッチング工程は、前記絶縁膜５０に対してエッチング選択性を有するエッチングレシピを使用する化学的-機械的な研磨の段階を具備することができる。
【００８２】
図２４を参照すると、前記半導体膜８０をパターニングして、２次元的に配列される孔８５を形成する。前記孔８５は、その底面が前記ワードライン構造体ＷＬＳを構成する最下部のワードラインＷＬに隣接するような深さに形成されることができる。以後、前記孔８５を通じて露出される前記半導体膜８０の内壁に第２導電型の不純物を高農度に注入又は拡散させることによって、前記孔８５の周辺の半導体膜８０に前記第２導電型の半導体層１２を形成する。
【００８３】
続いて、前記孔８５を満たす導電性物質を形成した後、ノード分離工程を実施することによって、図示したように前記半導体膜８０に接続する前記プラグ電極１４を形成する。前記プラグ電極１４は、金属性物質、金属シリサイド、金属窒化物のうちで少なくとも一つであり、上述したオーム接触のためのバリア金属膜を具備することができる。
【００８４】
本発明の実施形態によると、前記プラグ電極１４を形成した後、又は前記導電膜６０を形成する前に、前記電極領域ＥＲとの電気的な連結のためのビットラインを形成する段階がさらに実施されることができる。
【００８５】
本発明の変形された実施形態によると、図２３に示されたこととは異なり、前記半導体膜８０は、実質的にコンフォーマルに形成されることができ、その厚さは、前記ワードライン構造体ＷＬＳの間の間隔の半分より小さいことであることができる。この場合、隣接する一対のワードライン構造体ＷＬＳの間には、前記半導体膜８０によって満たされないギャップ領域が形成されることができる。このような変形される実施形態によると、前記ギャップ領域は、図１６を参照して説明された実施形態のように絶縁性物質３０に満たされることができる。尚、前記絶縁性物質を形成する前又は後に前記ギャップ領域の内側壁を露出させる孔を形成した後、前記電極領域ＥＲの形成のためのイオン注入工程又はイオン拡散工程を実施することができる。
【００８６】
図２５及び図２６は、本発明の一実施形態による半導体装置の動作方法を説明するための斜視図及び平面図である。図２７を本発明によるメモリセルトランジスタのプログラム方法を例示的に示す表である。
【００８７】
図２５及び図２６を参照すると、ワードラインのうちの一つ（例えば、ＷＬ２１）にスレッショルド電圧以上の電圧を印加すると、これに隣接するチャンネル領域ＣＲの一側壁には、反転領域ＩＲが形成されることができる。この際、隣接する二つの電極領域ＥＲ１、ＥＲ２に互いに異なる電圧を印加する場合、図４を参照して説明したように、これらは前記反転領域ＩＲを通じて電気的に連結されることができる。
【００８８】
一方、前記電極領域ＥＲ１、ＥＲ２のうちの一つ（例えば、ＥＲ２）と前記選択されたワードラインＷＬ２１に印加される電圧との間の差がスレッショルド電圧Ｖｔｈより小さい場合、該当メモリセルトランジスタのチャンネル領域はピンチ-オフされる。図４を参照して説明したように、ピンチ-オフ領域での電荷は、大きい運動エネルギーを有するようになって該当情報格納膜ＭＬ２の選択された電極領域ＥＲ２に隣接するメモリ領域ＭＲ３に局所的に注入されることができる。本発明の一実施形態によるメモリ装置のセルトランジスタをプログラムする方法は、このようなホット-キャリア‐インジェクション（ｈｏｔ  ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ）を利用する。
【００８９】
尚、前記電極領域ＥＲ１、ＥＲ２に印加される電圧が変わる場合、前記ピンチ-オフ領域が形成される位置も変わるので、新しく選択された電極領域（即ち、ＥＲ１）に隣接するメモリ領域ＭＲ４に局所的に注入されることができる。結果的に、このようなプログラム方法によると、前記選択されたワードラインＷＬ２１と選択されたチャンネル領域ＣＲとの間に介在される一つの情報格納膜ＭＬ２には、二つのビットが格納されることができる。前記選択されたチャンネル領域ＣＲに隣接する他のワードラインＷＬ１１が選択される場合、これに隣接する他の情報格納膜ＭＬ１には、同一に二つのビットが格納されることができる。結果的に、本発明の実施形態によると、一対の隣接するワードラインの間に介在される一つのチャンネル領域ＣＲは、四つのビットを格納するためのプログラム過程で共通に使われることができる。
【００９０】
一方、所定のプログラム段階で、意図されないプログラムを防止するために、選択されたワードラインＷＬ２１に隣接する他のワードラインＷＬ１１、ＷＬ１２、ＷＬ２２は、図２７に示されたように前記スレッショルド電圧Ｖｔｈより低い電圧（例えば、接地電圧）に連結される、或いはフローティングされることができる。
【００９１】
図２８及び図２９は、上述した４ビット-プログラミングのためのビットライン選択方法を例示的に示す回路図である。しかし、これらは本発明の技術的な思想を例示的に示すために示しただけで、印加電圧及び動作方法などは多様に変形されて実施されることができる。
【００９２】
図２８を参照すると、所定の選択ラインＳｅｌ．Ｌｉｎｅに該当選択トランジスタをターンオンさせることができるゲート電圧Ｖｇを印加し、他の選択ラインには、接地電圧を印加する。尚、前記隣接する二つのビットラインＢＬに各々にソース電圧Ｖｓ及びドレーン電圧Ｖｄを印加し、他のビットラインＢＬには、接地電圧ＧＮＤを印加する。前記ソース及びドレーン電圧Ｖｓ、Ｖｄは、上述したピンチオフ現象を誘発することができるように選択されることができる。この場合、図示されたように、一対の隣接する電極領域ＥＲが選択されることができ、その各々には前記ソース及びドレーン電圧Ｖｓ、Ｖｄが印加されることができる。
【００９３】
図２９を参照すると、一対の隣接する上部選択ライン（例えば、Ｔ．ＢＬ２、Ｔ．ＢＬ３）に各々ソース電圧Ｖｓ及びドレーン電圧Ｖｄを印加し、他の上部選択ラインＴ．ＢＬ１、Ｔ．ＢＬ４及び前記下部選択ラインＢ．ＢＬには、接地電圧ＧＮＤを印加する。この場合、選択された上部選択ラインＴ．ＢＬ２、Ｔ．ＢＬ３に接続する電極領域ＥＲに選択的に前記ソース及びドレーン電圧Ｖｓ、Ｖｄが印加されることができる。この際、前記ワードラインのうちの一つにプログラム電圧Ｖｐｇｍが印加される場合、選択されたワードラインＷＬ及び選択された電極領域ＥＲに共通に隣接する一つのメモリセルのみがプログラムされることができる。
【００９４】
図３０及び図３１は、本発明の一実施形態によるメモリ半導体装置の読み出し動作及び消去動作を説明するための表である。しかし、この表は、一実施形態を例示的に説明するために提供されているだけで、印加電圧などは多様に変形されて実施されることができる。
【００９５】
図３０を参照すると、上述のプログラム方法によると、前記選択されたワードラインと選択されたチャンネル領域ＣＲとの間に介在される一つの情報格納膜は、二つのビットを格納することができる区別される第１及び第２メモリ領域ＭＲ１、ＭＲ２を具備する。この実施形態による読み出し動作は、前記第１及び第２メモリ領域ＭＲ１、ＭＲ２に各々格納された電荷の量による該当メモリセルトランジスタを経由する電流の変化をセンシングする段階を具備する。このために、選択されたワードラインには、読み出し電圧を印加し、選択されないワードラインには、接地電圧を印加する。又、選択されたメモリセルトランジスタの電極領域ＥＲ１、ＥＲ２には、各々に接地電圧ＧＮＤ及び概略１ボルト以下のドレーン電圧Ｖｄを印加する。プログラム段階と同様に、前記電極領域ＥＲ１、ＥＲ２に印加される電圧は、前記第１メモリ領域に格納された情報を読み出す段階と、前記第２メモリ領域に格納された情報を読み出す段階の間に変わることができる。
【００９６】
図３１を参照すると、この実施形態による消去動作は、前記ワードラインＷＬと前記チャンネル領域ＣＲとの間にファウラー‐ヌールハイムトンネリング（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）を誘発することができる電位差を生成して、前記メモリ領域ＭＲ１、ＭＲ２に注入された電荷を排出する段階を具備することができる。このために、選択されたブロック内の全てのワードラインＷＬには接地電圧を印加し、選択されたブロック内の全てのチャンネル領域ＣＲには消去電圧Ｖｅｒｓを印加し、選択されたブロック内の全ての電極領域ＥＲは浮遊状態に作る。この場合、選択されたブロック内の全てのメモリセルは実質的に同時に消去されることができる。変形された実施形態によると、前記選択されたブロック内の全ての電極領域ＥＲに前記消去電圧Ｖｅｒｓを印加する方法が採択されることができる。 
【００９７】
図３２乃至図３９は、本発明の変形された実施形態によるメモリ半導体装置のセルアレイを説明するための回路図及び斜視図である。ビットライン又はワードラインとの間の電気的な分離と関連した技術的な特徴を除外すると、このような変形された実施形態によるメモリ半導体装置のセルアレイは、上述された実施形態と同様である。従って、説明の簡潔さのために、上述した実施形態と重複される技術的な特徴に対する説明は省略する。尚、本発明の変形された実施形態によるメモリ半導体装置のセルアレイは、互いに異なる高さに配置される複数のワードラインＷＬを具備することができる。しかし、図面での複雑さを避けるために、図３２、図３４及び図３７は、一つの高さに形成されるワードライン及びメモリセルのみを例示的に示す。
【００９８】
図３２及び図３３は、本発明によるメモリ半導体装置のセルアレイの変形された第１実施形態を説明するための回路図及び斜視図であり、図３４及び図３５は、変形された第２実施形態を説明するための回路図及び斜視図であり、図３６は、変形された第３実施形態を説明するための斜視図であり、図３７及び図３８は、変形された第４実施形態を説明するための回路図及び斜視図であり、図３９は、変形された第５実施形態を説明するための斜視図である。
【００９９】
図３２、図３３及び図３７乃至図３９を参照すると、ワードラインＷＬの間に配置される活性半導体パターンＡＳＰは、互いに分離され、活性半導体パターンＡＳＰの各々は、一つのチャンネル領域ＣＲと、その両側に配置される電極領域ＥＲとを具備する。即ち、所定のワードラインＷＬに接続する一つのメモリセルトランジスタの電極領域ＥＲは、同一なワードラインに接続する隣接するメモリセルトランジスタの電極領域ＥＲから離隔され、離隔された二つの電極領域ＥＲの間には、図３３、図３８及び図３９に示されたように素子分離膜パターン９０が介在されることができる。
【０１００】
結果的に、この実施形態によると、隣接する二つのワードラインＷＬの間に配置される隣接する二つのメモリセルトランジスタは、電気的に分離されたビットライン又は電極領域ＥＲに接続されることができる。即ち、一つの電極領域ＥＲ又はビットラインは、隣接する二つのメモリセルトランジスタによって共有されない。
【０１０１】
図２を参照して説明された実施形態の場合、一つの電極領域ＥＲ（又は、ビットライン）は、隣接する二つのメモリセルトランジスタによって共有されるので、一つのワードラインＷＬに共通に連結される隣接する二つのメモリセルトランジスタを独立的に動作させることが難しかった。しかし、この実施形態によると、隣接する二つのメモリセルトランジスタに接続するビットラインは、電気的に互いに分離されるので、一つのワードラインＷＬに共通に連結されるメモリセルトランジスタは、独立的に動作されることができる。
【０１０２】
この場合、一つのワードライン（以下、選択ワードラインと称する）に接続する複数のメモリセルトランジスタを一度にプログラムすることができる。例えば、前記選択ワードラインにプログラムゲート電圧を印加する場合、これに接続する複数のメモリセルトランジスタは、それらの電極領域ＥＲに印加される電圧によって選択的にプログラムされることができる。この際、上述した実施形態によると、メモリセルトランジスタに接続する電極領域の電位は、独立的に制御されることができるので、複数のメモリセルトランジスタの上述した同時的なプログラミングが具現されることができる。
【０１０３】
図３４、図３５、図３７、図３８を参照すると、隣接する二つの活性半導体パターンＡＳＰの間には、ゲート分離絶縁膜９５によって水平的に分離されたワードラインＷＬが配置される。これによって、ワードラインＷＬの間に配置される二つの活性半導体パターンＡＳＰは、互いに異なるワードラインＷＬによって制御されることができる。
【０１０４】
図２を参照して説明された実施形態の場合、一つのワードラインがこれに隣接する二つの活性半導体パターンＡＳＰの電位を制御する共通ゲート電極に使われるので、一つのワードライン（以下、選択ワードラインと称する）の一方に配置されるメモリセルを動作させるためのゲート電圧は、前記選択ワードラインの他方に配置されるメモリセルにも同時に印加されることができる。しかし、この実施形態によると、隣接する二つの活性半導体パターンＡＳＰの電位は、分離されたワードラインＷＬによって制御されることができるので、この実施形態によるメモリ半導体装置は、図２の実施形態に比べて改善されたデータ撹乱（ｄａｔａ  ｄｉｓｔｕｒｂａｎｃｅ）の特性を有することができる。
【０１０５】
一方、図３６及び図３９に示された変形された第３実施形態及び変形された第５実施形態によると、図３５を参照して説明された実施形態と同様に、隣接する二つの活性半導体パターンＡＳＰの間には、ゲート分離絶縁膜９５によって水平的に分離されたワードラインＷＬが配置される。しかし、この実施形態によると、情報格納膜ＭＬは、活性半導体パターンＡＳＰとワードラインＷＬとの間からワードラインＷＬの上部面及び下部面に延長されることによって、[Ｕ]形の断面を有することができる。前記情報格納膜ＭＬが前記ワードラインＷＬの間に介在される誘電膜（ｄｉｅｌｅｃｔｒｉｃ）の側壁を覆わないで、前記誘電膜と前記ワードラインＷＬとの間に介在される。図３６及び図３９に示されたメモリ半導体装置は、図４４乃至図５３を参照して説明される製造方法を通じて製作されることができる。
【０１０６】
図４０及び図４１は、本発明の変形された第１実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。図２１乃至図２３を参照して説明された製造方法は、この実施形態のために同一に使われることができる。又、ここで説明される製造方法は、図３８及び図３９を参照して説明された第４及び第５実施形態によるメモリ半導体装置を製造するために使われることができる。
【０１０７】
図２３乃至図４０を参照すると、前記ワードラインＷＬを横切るマスクパターン（図示せず）を形成した後、これをエッチングマスクに使用して前記半導体膜８０を選択的にエッチングして、前記チャンネル半導体パターンＣＲを形成する。これによって、前記チャンネル半導体パターンＣＲの間及び前記ワードラインＷＬの間では、前記情報格納膜ＭＬの側壁を露出させるトレンチ１５５が形成されることができる。
【０１０８】
図４１を参照すると、前記トレンチ１５５を満たす電極半導体膜を形成する。前記電極半導体膜は、前記チャンネル半導体パターンＣＲと異なる導電型であり、より高い不純物濃度を有する半導体物質に形成されることができる。前記電極半導体膜は、化学気相蒸着技術を使用して形成される、或いは前記チャンネル半導体パターンＣＲの露出された側壁をシード層に使用するエピタキシャル技術を通じて形成されることができる。
【０１０９】
以後、前記電極半導体膜をパターニングして分離された電極半導体パターンＥＲを形成した後、前記分離された電極半導体パターンＥＲの間にこれらを電気的に分離させる素子分離膜パターン９０を形成する。図示されたように、前記電極半導体パターンＥＲ内には、ビットラインとの電気的な連結のためのプラグ電極１４がさらに形成されることができる。
【０１１０】
一方、変形された実施形態によると、前記トレンチ１５５の形成のためのエッチング工程の間に前記情報格納膜ＭＬがエッチングされて、前記ワードラインＷＬの側壁が露出されうる。この場合、前記電極半導体膜を形成する前に前記ワードラインＷＬの側壁に絶縁性薄膜を形成する段階がさらに実施されることができる。又、前記情報格納膜ＭＬが残存する場合でも、前記絶縁性薄膜がさらに形成されることができる。前記電極領域ＥＲは、前記ワードラインＷＬによってその電位に制御される必要がないので、前記絶縁性薄膜は、ワードラインＷＬと電極領域ＥＲとの間の絶縁破壊を防止することができる厚さに形成されることができる。
【０１１１】
さらに他の変形された実施形態によると、前記電極及びチャンネル半導体パターンＥＲ、ＣＲは、図２１乃至図２４を参照して説明された製造方法を使用して形成されることができる。この場合、前記素子分離膜パターン９０を形成する段階は、一つの電極半導体パターンＥＲを二つの電極半導体パターンＥＲに分離するトレンチを形成した後に、これを満たす絶縁膜を形成する段階を具備することができる。
【０１１２】
図４２及び図４３は、本発明の変形された第２及び第４実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。上述した実施形態と重複する技術的な特徴に対する説明は省略する。
【０１１３】
この実施形態によると、ワードラインを形成する段階は、ワードライン構造体を構成する導電膜６０を互いに異なる二回のパターニング段階を具備することができる。その一つは、図４２に示されたように、活性半導体パターンＡＳＰを形成するために前記導電膜６０をパターニングする段階であり、他の一つは、図４３に示されたように活性半導体パターンＡＳＰの間の導電膜６０を分離してワードラインＷＬを定義するワードライン分離領域６６を形成するためのパターニング段階であることができる。以後、前記ワードライン分離領域６６を満たすゲート分離絶縁膜９５を形成する。この場合、図３８に示されたメモリ半導体装置のセルアレイが形成されることができる。
【０１１４】
一実施形態によると、図示されたように前記ワードライン分離領域６６を形成するためのパターニング段階は、前記活性半導体パターンＡＳＰが形成される領域を定義するためのパターニング段階の以後に実施されることができる。
【０１１５】
一方、他の実施形態によると、前記活性半導体パターンＡＳＰのための領域を定義するパターニング段階が前記ワードライン分離領域６６を形成するためのパターニング段階の以後に実施されることができる。この場合、前記ワードライン分離領域６６は、図４０を参照して説明されたトレンチ１５５を形成するためのパターニング段階、又は図４１を参照して説明された素子分離膜パターン９０を形成するためのパターニング段階を利用して形成されることができる。
【０１１６】
さらに他の実施形態によると、前記活性半導体パターンＡＳＰのための領域及び前記ワードライン分離領域６６は、同時に形成されることができる。この場合、前記活性半導体パターンＡＳＰが前記ワードライン分離領域６６にも形成されることができるが、図４０を参照して説明されたトレンチ１５５を形成するためのパターニング段階、又は図４１を参照して説明された素子分離膜パターン９０を形成するためのパターニング段階の間、前記ワードライン分離領域６６に形成された前記活性半導体パターンＡＳＰは、除去されることができる。
【０１１７】
図４４乃至図５３は、本発明の変形された第３及び第５実施形態によるメモリ半導体装置の製造方法を説明するための斜視図である。
【０１１８】
図４４及び図４５を参照すると、半導体基板１００上に犠牲膜ＳＣ１〜ＳＣ６及びゲート層間絶縁膜５１〜５６を交互に形成する。前記犠牲膜ＳＣ１〜ＳＣ６は、犠牲膜構造体ＳＣを構成し、ゲート層間絶縁膜５１〜５６によって互いに離隔されながら積層される。前記犠牲膜ＳＣ１〜ＳＣ６の間に介在される前記ゲート層間絶縁膜５１〜５６は、ゲート層間絶縁構造体５０を構成する。最下部の犠牲膜ＳＣ１と前記半導体基板１００との間には、バッファ膜１１０又は図２８を参照して説明された選択トランジスタがさらに形成されることができる。前記選択トランジスタがさらに形成される場合、前記最下部の犠牲膜ＳＣ１と前記半導体基板１００との間の離隔距離は、図示されたことより、より大きいことでありうる。
【０１１９】
前記ゲート層間絶縁膜５１〜５６は、開示された絶縁性物質のうちで少なくとも一つが使われることができる。例えば、前記ゲート層間絶縁膜５１〜５６は、シリコン酸化膜及びシリコン窒化膜のうちで少なくとも一つを具備することができる。前記犠牲膜ＳＣ１〜ＳＣ６は、前記ゲート層間絶縁膜５１〜５６のエッチングを最小化しながら選択的に除去されることができる物質に形成される。
【０１２０】
続いて、図４５に示されたように、前記ゲート層間絶縁構造体５０及び前記犠牲膜構造体ＳＣをパターニングして、前記半導体基板１００の上部面を露出させる開口部５５を形成する。この実施形態によると、前記開口部５５の各々は、ライン形状に形成されることができるが、孔形状に形成されることができる。
【０１２１】
図４６を参照すると、前記開口部５５を満たす半導体膜８０を形成する。前記半導体膜８０は、後述されるように前記開口部５５を横切る方向にパターニングされることによって、メモリセルトランジスタを構成する活性半導体パターンＡＳＰに使われることができる。一実施形態によると、前記半導体膜８０は、エピタキシャル技術又は化学気相蒸着技術を使用して形成されることができる。
【０１２２】
変形された実施形態によると、前記半導体膜８０は、化学的な気相蒸着技術を使用して前記開口部５５の内側壁をコンフォーマルに覆うように形成されることができる。この場合、前記開口部５５の内部の残りの空間は、絶縁性物質（例えば、シリコン酸化膜、シリコン窒化膜又は空気）に満たされることができる。
【０１２３】
図４７を参照すると、前記ゲート層間絶縁構造体５０及び前記犠牲膜構造体ＳＣを再びパターニングして、前記開口部５５の間で前記半導体基板１００又は前記バッファ膜１１０の上部面を露出させる予備ワードライン分離領域６６'を形成する。即ち、前記予備ワードライン分離領域６６'は、前記隣接する半導体膜８０の間に形成され、望ましくはこれらの中央に形成される。その結果、前記ゲート層間絶縁膜５１〜５６及び前記犠牲膜ＳＣ１〜ＳＣ６の側壁が前記予備ワードライン分離領域６６'によって露出される。
【０１２４】
前記予備ワードライン分離領域６６'を形成する段階は、上述した開口部５５の形成のためのエッチング方法が同一に利用することができる。この際、前記バッファ膜１１０は、エッチング停止膜に使われて、前記半導体基板１００が過度にリセスされることを防止することができる。
【０１２５】
図４８を参照すると、前記予備ワードライン分離領域６６'によって露出された前記犠牲膜ＳＣ１〜ＳＣ６を除去する。その結果、図示されたように、前記ゲート層間絶縁膜５１〜５６の間には前記半導体膜８０の側壁を露出させるゲート領域６７が形成される。一実施形態によると、前記犠牲膜ＳＣ１〜ＳＣ６を除去する間、図示されたように前記バッファ膜１１０が除去されることができる。変形された実施形態によると、前記バッファ膜１１０は、除去されなく残存することができる。
【０１２６】
前記犠牲膜ＳＣ１〜ＳＣ６を除去する段階は、前記ゲート層間絶縁膜５１〜５６と、前記半導体基板１００及び前記半導体膜８０に対してエッチング選択性を有するエッチングレシピを使用して実施されることができる。又、前記犠牲膜ＳＣ１〜ＳＣ６を除去する段階は、乾式又は湿式の方法に実施されることができるが、等方性エッチングの方法を使用することが望ましい。
【０１２７】
図４９を参照すると、前記ゲート領域６７が形成された結果物上に情報格納膜ＭＬを形成する。前記情報格納膜ＭＬは、ブロッキング絶縁膜と、電荷格納膜と、トンネル絶縁膜とを具備することができる。この実施形態によると、前記トンネル絶縁膜は、少なくとも前記ゲート領域６７を通じて露出される前記半導体膜８０の側壁を覆うように形成され、前記電荷格納膜及び前記ブロッキング絶縁膜は、前記トンネル絶縁膜が形成された結果をコンフォーマルに覆うように形成されることができる。
【０１２８】
この実施形態によると、上述したように前記半導体膜８０の側壁が前記ゲート領域６７を通じて露出されるので、前記半導体膜８０の露出された表面に熱酸化膜を直接に形成することができる。この実施形態による前記トンネル絶縁膜は、このような方法を通じて形成される熱酸化膜であることができ、上述の工程段階によって発生されうる前記半導体膜８０の表面損傷は、前記熱酸化膜形成工程の間に直すことができる。
【０１２９】
前記電荷格納膜及び前記ブロッキング絶縁膜は、優れた段差塗布性を提供する薄膜形成方法（例えば、化学気相蒸着又は原子層蒸着技術）を使用して形成されることができ、これを形成する方法及び形成される薄膜の種類は、公示された文献に開示された技術を使用、又は変形して適用されることができる。
【０１３０】
図５０を参照すると、前記情報格納膜ＭＬが形成された結果物上に、前記予備ワードライン分離領域６６'及び前記ゲート領域６７を満たすゲート導電膜６０を形成する。前記ゲート導電膜６０も優秀な段差塗布性を提供する薄膜形成技術のうちで少なくとも一つを使用して形成されることができ、多結晶シリコン膜、シリサイド膜及び金属膜のうちで少なくとも一つであることができる。
【０１３１】
図５１及び図５２を参照すると、前記ゲート導電膜６０をパターニングして、電気的に分離されたワードラインＷＬを定義するワードライン分離領域６６を形成する。この際、上述の実施形態と同一に、前記ワードラインＷＬは、ワードライン構造体を構成しながら、その各々は、前記ゲート層間絶縁膜５１〜５６によって垂直的に分離される。以後、図５２に示されたように、前記ワードライン分離領域６６を満たすゲート分離絶縁膜９５を形成する。
【０１３２】
前記ワードライン分離領域６６を形成する段階は、フォトレジストパターンを形成した後、これをエッチングマスクに使用して前記ゲート導電膜６０を異方性エッチングする段階を具備することができる。この場合、前記ワードラインＷＬの電気的な分離のために、前記フォトレジストパターンは、前記予備ワードライン分離領域６６'より広い領域を露出させるように形成されることができる。
【０１３３】
他の実施形態によると、前記ワードライン構造体を形成する段階は、前記情報格納膜ＭＬ又は前記ゲート層間絶縁構造体５０の最上部層５６をエッチングマスクに使用して、前記ゲート導電膜６０を異方性エッチングする段階を具備することができる。この際、前記ワードラインＷＬの電気的な分離のために、前記異方性エッチングの段階の以後に、前記ワードライン分離領域６６によって露出されるワードラインＷＬの側壁を等方性エッチングする段階をさらに具備することができる。さらに他の実施形態によると、前記ワードライン分離領域６６で露出される前記ゲート層間絶縁膜５０の側壁上の前記情報格納膜ＭＬがさらに除去されることができる。
【０１３４】
図５３を参照すると、前記半導体膜８０をパターニングして、複数のチャンネル半導体パターンＣＲに分離するトレンチ１５５を形成する。前記トレンチ１５５を形成する段階は、前記ワードラインＷＬを横切るマスクパターンを形成した後に、これをエッチングマスクに使用して前記半導体膜８０を異方性エッチングする段階を具備することができる。以後に、半導体膜（図示せず）を前記トレンチ１５５内に形成する。この場合、前記半導体膜は、図３６に示された電極半導体パターンＥＲに使われることができ、図３６に示されたメモリ半導体装置のセルアレイが完成されることができる。
【０１３５】
一方、変形された実施形態によると、図４０及び図４１を参照して説明された製造方法を利用して、電極半導体パターンＥＲを形成することができる。この場合、前記トレンチ１５５の各々は、その内部が二つの電極半導体パターンＥＲ及び一つの素子分離膜パターン９０に満たされることができる幅を有するように形成されることができる。図４０及び図４１を参照して説明された製造方法が図５３を参照して説明された過程以後に適用される場合、図３９に示されたメモリ半導体装置のセルアレイが形成されることができる。
【０１３６】
図５４は、本発明の一実施形態によるメモリ半導体装置のセルアレイ構造を例示的に示した図であり、図５５は、本発明の一実施形態によるメモリ半導体装置のセルアレイ構造を例示的に示した斜視図である。
【０１３７】
図５４及び図５５を参照すると、メモリ半導体装置のセルアレイは、少なくとも一つのメモリブロックＭＭＢＬを具備する。前記メモリブロックＭＭＢＬは、３次元的に配列されたメモリセルトランジスタを具備することができ、図２を参照して説明された複数個のワードライン構造体と、この間に介在される複数の活性半導体パターンＡＳＰと、前記ワードライン構造体ＷＬＳと前記活性半導体パターンＡＳＰとの間に介在される情報格納膜ＭＬとを具備することができる。前記ワードライン構造体ＷＬＳの各々は、図１乃至図５３を参照して説明されたように、互いに異なる高さに配置される複数のワードラインＷＬと、この間に介在される誘電膜とを具備することができ、前記活性半導体パターンＡＳＰの各々は、複数の電極領域ＥＲと、複数のチャンネル領域ＣＲとを具備することができる。
【０１３８】
前記メモリブロックＭＭＢＬの下部には、図５５に示されたように、選択トランジスタ領域ＳＴＲが配置されることができ、前記選択トランジスタ領域ＳＴＲには、図５乃至図７を参照して説明された実施形態での選択トランジスタＳｅｌ．ＴＲｓが配置されることができる。即ち、前記選択トランジスタＳｅｌ．ＴＲｓは、前記選択トランジスタのゲート電極を連結する複数の選択ラインＳｅｌ．Ｌｉｎｅと、これらを横切るビットラインＢＬとを具備することができる。
【０１３９】
この実施形態によると、前記メモリブロックＭＭＢＬ又は前記選択トランジスタ領域ＳＴＲの周辺には、前記選択ラインＳｅｌ．Ｌｉｎｅを制御するように構成される選択ラインＭＵＸ回路（Ｓｅｌ．Ｌｉｎｅ  ＭＵＸ）及び前記ビットラインＢＬを制御するように構成される複数のＭＵＸ回路ＭＵＸ１〜ＭＵＸｎが配置されることができる。前記ＭＵＸ回路ＭＵＸ１〜ＭＵＸｎの各々は、独立的に動作するように構成されることができ、前記ＭＵＸ回路ＭＵＸ１〜ＭＵＸｎの各々には、独立的に動作するように構成される複数の感知回路ＳＡ１〜ＳＡｎが連結されることができる。前記ＭＵＸ回路ＭＵＸ１〜ＭＵＸｎは、前記感知回路ＳＡ１〜ＳＡｎと前記選択トランジスタ領域ＳＴＲとの間に配置されることができる。
【０１４０】
尚、前記メモリブロックＭＭＢＬの周辺には、前記ワードラインＷＬを制御するように構成されるｚ-座標選択部（ｚ‐Ｓｅｌｅｃｔｏｒ）及び前記ｚ-座標選択部と３次元的に配列された前記ワードラインＷＬを連結するｚ-ルーティング構造体ｚ‐ＲＳがさらに配置されることができる。
【０１４１】
この実施形態によると、前記ＭＵＸ回路ＭＵＸ１〜ＭＵＸｎ及び前記感知回路ＳＡ１〜ＳＡｎは、独立的に動作するように構成されるので、前記メモリセルトランジスタは、独立的に動作されることができる複数のセクタに区分されることができる。ここで、セクタは、一つの感知回路を共有するメモリセルに構成されることができる。即ち、一つのＭＵＸ回路（例えば、ＭＵＸ１）に接続するビットライン及びこれらに接続するメモリセルトランジスタは、他のＭＵＸ回路（例えば、ＭＵＸ２）に接続するビットライン及びメモリセルトランジスタと独立的に選択されることができる。
【０１４２】
この実施形態のように、一つのメモリブロックＭＭＢＬが独立的に選択されることができる複数個のセクタ（Ｓｅｃｔｏｒ１‐Ｓｅｃｔｏｒｎ）を具備する場合、同時に複数のメモリセルを独立的に選択することができるので、速いデータプログラム及び読み出しが可能になる。具体的に、前記ワードラインＷＬの各々は、電圧条件が独立的に適用されることができる複数のセクタ（Ｓｅｃｔｏｒ１‐Ｓｅｃｔｏｒｎ）を横切るので、一つのワードラインに所定のプログラム電圧又は所定の読み出し電圧を印加すると、複数のデータを同時に更新する、或いは読み出すことができる。このような過程で同時に更新又は読み出すことができるデータの個数（以下、ページ（ｐａｇｅ）と称する）は、一つのワードラインを共有するセクタの数と同一であることができる。
【０１４３】
一方、図２５乃至図２７を参照して説明したように、一つの情報格納膜は、二つのビットを格納することができる区別される第１及び第２メモリ領域ＭＲ１、ＭＲ２を具備するとともに、一つのチャンネル領域ＣＲの周辺には、二つの分離された情報格納膜が配置される。結果的に、一つのチャンネル領域ＣＲの周辺には、少なくとも４個の他のデータが格納されることができる。従って、一つのセクタ内に格納されることができるデータの数（即ち、ページの数）は、少なくとも一つのセクタ内に配置されるワードラインの層数、選択ラインの個数及びビットラインの個数の掛けの４倍であることができる。
【０１４４】
図５６は、本発明の一実施形態によるメモリ半導体装置のセクタを説明するための回路図である。下述では、図２乃至図８を参照して説明された実施形態と重複する技術的な特徴は省略される。
【０１４５】
図５６を参照すると、上述したように、前記ワードラインＷＬは、複数の層に配置されることによって、３次元的に配列される。
【０１４６】
この実施形態によると、ｉ番目層に配置される偶数番目のワードライン及び奇数番目のワードラインは、ｚ（ｅ、ｉ）配線及びｚ（ｏ、ｉ）配線に各々電気的に連結される（ここで、ｅは偶数（ｅｖｅｎ）を示し、ｏは奇数（ｏｄｄ）を示し、ｉは選択された層の順序を示す。即ち、一つの層に配置されるワードラインは、分離された二つのｚ-配線（即ち、ｚ（ｅ、ｉ）配線及びｚ（ｏ、ｉ）配線）のうちの一つに電気的に連結され、一つのメモリブロックＭＭＢＬ内には、２ｍ個のｚ-配線が配置される（ここで、ｍは総層数（ｔｏｔａｌ  ｎｕｍｂｅｒ  ｏｆ  ｓｔａｃｋｅｄ  ｌａｙｅｒｓ）を示す）。
【０１４７】
前記ｚ-ルーティング構造体ｚ‐ＲＳは、前記ｚ-座標選択部と前記ｚ-配線を電気的に連結するように構成され、前記ｚ-座標選択部は、前記ｚ-ルーティング構造体ｚ‐ＲＳを通じて連結された前記ｚ-配線のうちで何れか一つを選択するように構成されることができる。
【０１４８】
この実施形態によると、３次元的に配列されたメモリセルのうちで選択された一つのメモリセルの座標は、前記選択ラインＳｅｌ．Ｌｉｎｅ、前記ｚ-配線、及び前記ビットラインＢＬの選択を通じて決定されることができる。即ち、一つのｚ-配線が選択されると選択されたメモリセルのｚ座標が特定され、一つの選択ラインＳｅｌ．Ｌｉｎｅが選択されると選択されたメモリセルのｘ座標が特定されることができる。尚、一対の隣接するビットラインＢＬが選択されると、選択されたメモリセルのソース及びドレーンに各々に連結される一対の選択トランジスタが選択されることによって、選択されたメモリセルのｙ座標が特定されることができる。
【０１４９】
この際、図２６乃至図３０を参照して説明されたように、選択された一対のビットラインＢＬには、２種類の異なる電圧条件（[Ｖｓ、Ｖｄ]及び[Ｖｄ、Ｖｓ]）が印加されることができるので、一つの選択されたメモリセルには、二つのビットが格納されることができる。
【０１５０】
尚、一つのチャンネル領域ＣＲの周辺には、同一の層に配置され、互いに異なるｚ-配線（例えば、ｚ（ｅ、１）及びｚ（ｏ、１））に連結される二つのワードラインが配置され、前記チャンネル領域ＣＲと前記二つのワードラインとの間には、電荷格納膜が配置される。前記二つのワードラインが互いに異なるｚ-配線に連結されるので、これらには、互いに異なる電圧が独立的に印加されることができる。その結果、前記チャンネル領域ＣＲとこれに隣接する二つのワードラインの間の二つの電荷格納膜は、独立的なデータ格納のために使われることができる。
【０１５１】
一方、変形された実施形態によると、一つの層に配置されるワードラインＷＬは、３個以上のｚ-配線を通じて前記ｚ-座標選択部に連結されることができる。例えば、一つの層に配置されるワードラインＷＬは、全てが分離されうる。尚、他の変形された実施形態によると、前記ｚ-ルーティング構造体ｚ‐ＲＳは、図５５を参照して説明された実施形態とは異なり、前記メモリブロックＭＭＢＬの両側又は４辺の全てに配置されることができる。
【０１５２】
図５７は、本発明の一実施形態によるフラッシュメモリ装置を具備するメモリカード１２００を概略的に示したブロック図である。図５７を参照すると、大容量のデータ格納能力を支援するためのメモリカード１２００は、本発明の実施形態によるフラッシュメモリ装置１２１０を装着する。本発明の実施形態にメモリカード１２００は、ホスト（Ｈｏｓｔ）とフラッシュメモリ装置１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を具備する。
【０１５３】
ＳＲＡＭ１２２１は、プロセッシングユニット１２２２の動作メモリとして使われる。ホストインタフェース１２２３は、メモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１２２４は、マルチビットフラッシュメモリ装置１２１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース１２２５は、本発明のフラッシュメモリ装置１２１０とインタフェーシングする。プロセッシングユニット１２２２は、メモリコントローラ１２２０のデータ交換のための諸般制御動作を実行する。たとえ図面には示さなかったとしても、本発明の実施形態によるメモリカード１２００は、ホストとのインタフェーシングのためのコードデータを格納するＲＯＭ（図示されず）がさらに提供されることができるということは、この分野の通常的な知識を習得した当業者には自明である。
【０１５４】
以上の本発明のフラッシュメモリ装置及びメモリカード又はメモリシステムによると、ダミーセルの消去特性が改善されたフラッシュメモリ装置１２１０を通じて、信頼性が高いメモリシステムを提供することができる。特に、最近に活発に進行される半導体ディスク装置ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）のようなメモリシステムで本発明のフラッシュメモリ装置が提供されることができる。この場合、ダミーセルから発生される読み出しエラーを遮断することによって、信頼性が高いメモリシステムを具現することができる。
【０１５５】
図５８は、本発明の実施形態によるフラッシュメモリシステム１３１０を装着する情報処理システム１３００を簡略に示すブロック図である。図５８を参照すると、モバイル機器やデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリシステム１３１０が装着される。本発明の実施形態による情報処理システム１３００は、フラッシュメモリシステム１３１０と各々にシステムバス１３６０に電気的に連結されたモデム１３２０と、中央処理処置１３３０と、ＲＡＭ１３４０と、ユーザインタフェース１３５０とを具備する。フラッシュメモリシステム１３１０は、上述されたメモリシステム又はフラッシュメモリシステムと実質的に同一に構成される。フラッシュメモリシステム１３１０には、中央処理処置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０が半導体ディスク装置ＳＳＤに構成されることができ、この場合、情報処理システム１３００は、大容量のデータをフラッシュメモリシステム１３１０に安定的に格納することができる。そして、信頼性の増大によって、フラッシュメモリシステム１３１０は、エラー訂正に必要とする資源を節減することができて、高速のデータ交換機能を情報処理システム１３００に提供する。図示されなかったが、本発明の実施形態による情報処理システム１３００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置などがさらに提供されることができるということは、この分野の通常的な知識を習得した当業者には自明である。
【０１５６】
又、本発明の実施形態によるフラッシュメモリ装置又はメモリシステムは、多様な形態のパッケージに実装されることができる。例えば、本発明の実施形態によるフラッシュメモリ装置又はメモリシステムは、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ‐Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ‐Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ‐ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ‐Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式にパッケージ化されて実装されることができる。
【符号の説明】
【０１５７】
ＭＬ・・・情報格納膜
ＣＲ・・・チャンネル領域
ＥＲ・・・電極領域
ＷＬ・・・ワードライン
ＷＬＳ・・・ワードライン構造体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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