(57)【要約】【課題】  素子分離絶縁膜の微細化、及びＭＯＳトランジスタの性能向上を図る。【解決手段】  第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置において、第１のＭＯＳトランジスタ１１が形成される半導体基板１００の第１の領域１０と、第１の領域１０に隣接され、かつ第２のＭＯＳトランジスタ２１が形成される半導体基板１００の第２の領域２０と、第１領域１０と第２領域２０の間に形成された第１の素子分離絶縁膜３０と、第１領域１０に形成された複数層の半導体エピタキシャル層１２とを有し、第１の素子分離絶縁膜３０のアスペクト比が６．７以上である半導体装置。【選択図】図１
2010141003.tif 000002
【特許請求の範囲】
【請求項１】
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置において、
前記第１のＭＯＳトランジスタが形成される半導体基板の第１の領域と、
前記第１の領域に隣接され、かつ前記第２のＭＯＳトランジスタが形成される半導体基板の第２の領域と、
前記第１領域と前記第２領域の間に形成された第１の素子分離絶縁膜と、
前記第１領域に形成された複数層の半導体エピタキシャル層と、
を有し、
前記第１の素子分離絶縁膜のアスペクト比が６．７以上であることを特徴とする半導体装置。
【請求項２】
前記複数層の半導体エピタキシャル層が、第１のシリコン層、及び前記第１のシリコン層上に積層されたＳｉＧｅ層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数層の半導体エピタキシャル層が、第１のシリコン層、及び前記第１のシリコン層上に積層形成されたＳｉＣ層、及び前記ＳｉＣ層上に積層形成された第２のシリコン層であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２の領域に隣接し、かつアスペクト比が６．６以下の第２の素子分離絶縁膜が、前記第１の素子分離絶縁膜が形成されている同一の半導体基板上にさらに形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置の製造方法において、
前記第１のＭＯＳトランジスタが形成される半導体基板の第１の領域に凹部を形成する工程と、
前記凹部の側壁に絶縁膜を形成する工程と、
前記絶縁膜を備えた前記凹部内に、複数層の半導体エピタキシャル層を形成する工程と、
前記複数の半導体エピタキシャル層に第１のＭＯＳトランジスタを形成する工程と、
前記複数の半導体エピタキシャル層に隣接する前記半導体基板の第２の領域に第２のＭＯＳトランジスタを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記複数の半導体エピタキシャル層を形成する工程は、
前記凹部の底部からエピタキシャル成長により第１のシリコン層を形成する工程と、
前記第１のシリコン層上にエピタキシャル成長によりＳｉＧｅ層を形成する工程と
を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記複数の半導体エピタキシャル層を形成する工程は、
前記凹部の底部からエピタキシャル成長により第１のシリコン層を形成する工程と、
前記第１のシリコン層上にエピタキシャル成長によりＳｉＣ層を形成する工程と、
前記ＳｉＣ層上にエピタキシャル成長により第２のシリコン層を形成する工程と
を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に高アスペクト比の素子分離絶縁膜を備え、かつトランジスタの性能向上に適した半導体材料からなる領域を備えたＣＭＯＳトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体デバイスの高集積化に伴い、素子分離絶縁膜の微細化が求められている。現在、微細化が可能な素子分離絶縁膜として用いられているＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）では、まず半導体基板にトレンチを形成し、次いでＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などにより、トレンチに絶縁膜を埋め戻すことにより素子分離絶縁膜を形成している。このため、ＳＴＩの微細化には、幅の狭い高アスペクト比のトレンチを形成し、絶縁膜を埋め込む必要がある。
【０００３】
しかし、この方法ではトレンチのアスペクト比が大きくなるに従い、絶縁膜の埋め込みが不完全となり、ボイドが発生するという問題がある。ＳＴＩを形成できるアスペクト比の限界は、埋め込み材料、成膜方法によって異なるが、どの材料でも微細化が進むにつれて顕在化する。現状では、幅が４５nmで深さが３００nm以上(アスペクト比６.７程度以上)のＳＴＩを形成することは難しい。
【０００４】
この問題を解決する方法として、絶縁膜の埋め込みを用いないで、素子分離絶縁膜を形成する方法が開示されている（例えば、特許文献１参照。）。この方法は、シリコン基板に幅広い凹部を形成した後、この凹部の側壁に絶縁膜を形成し、次いで、この凹部内にエピタキシャル層で埋め戻すことにより凹部の側壁に形成した絶縁膜を素子分離絶縁膜とする。この方法では、高アスペクト比のトレンチに絶縁膜を堆積させる必要がないため、ボイドが発生する等の問題がなくなる。
【０００５】
しかし、この方法では、凹部を埋め戻す半導体材料としてシリコンが用いられているため、ＭＯＳトランジスタのさらなる性能向上を図ることが難しい。
【０００６】
また、シリコンを用いて凹部を埋め戻した後、シリコン層の上部にＭＯＳトランジスタの性能向上に適した半導体材料を形成することで、ＭＯＳトランジスタの性能向上を図ることも可能である。しかし、この方法では、素子分離絶縁膜を形成する工程と、ＭＯＳトランジスタに適した半導体材料を形成する工程を独立して行うため、製造工程数が増加するという問題がある。
【特許文献１】特開平５−９４９２８号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、高アスペクト比の素子分離絶縁膜を備え、かつＭＯＳトランジスタの性能の向上を図ることが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置において、前記第１のＭＯＳトランジスタが形成される半導体基板の第１の領域と、前記第１の領域に隣接され、かつ前記第２のＭＯＳトランジスタが形成される半導体基板の第２の領域と、前記第１領域と前記第２領域の間に形成された第１の素子分離絶縁膜と、前記第１領域に形成された複数層の半導体エピタキシャル層と、を有し、前記第１の素子分離絶縁膜のアスペクト比が６．７以上であることを特徴とする。
【０００９】
本発明の別態様の半導体装置の製造方法は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置の製造方法において、前記第１のＭＯＳトランジスタが形成される半導体基板の第１の領域に凹部を形成する工程と、前記凹部の側壁に絶縁膜を形成する工程と、前記絶縁膜を備えた前記凹部内に、複数層の半導体エピタキシャル層を形成する工程と、前記複数の半導体エピタキシャル層に第１のＭＯＳトランジスタを形成する工程と、前記複数の半導体エピタキシャル層に隣接する前記半導体基板の第２の領域に、第２のＭＯＳトランジスタを形成する工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、高アスペクト比の素子分離絶縁膜を備え、かつＭＯＳトランジスタの性能の向上を図ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１２】
(第１の実施形態）
図１は第１の実施形態に係るＣＭＯＳトランジスタの構造を示す断面図である。図１に示すように、ＣＭＯＳトランジスタ１は、ｐＭＯＳトランジスタ１１とｎＭＯＳトランジスタ２１を有する。ｐＭＯＳトランジスタ１１は、半導体基板、例えばｐ型シリコン基板１００上面の第１の領域１０に形成されている。ｎＭＯＳトランジスタ２１は、ｐ型シリコン基板１００上面の第２の領域２０に形成されている。第１の領域１０は、素子分離絶縁膜３０によって取り囲まれ、第２の領域２０と電気的に絶縁分離されている。
【００１３】
この素子分離絶縁膜３０は、ｐ型シリコン基板１００に凹部４２を形成し、この凹部４２の側壁に絶縁膜を形成してなる。また、この素子分離絶縁膜３０のアスペクト比は、厚みをＴ１、深さをＤ１とするとアスペクト比＝Ｄ１／Ｔ１により与えられ、６．７以上のアスペクト比となっている。
【００１４】
第１の領域１０は、複数層の半導体エピタキシャル層１２で構成され、素子分離絶縁膜３０で取り囲まれた凹部４２内に形成されている。この複数層の半導体エピタキシャル層１２は、第1のシリコン層１３、及びこの第1のシリコン層１３上に積層されたＳｉＧｅ層１４の積層からなる。
【００１５】
図２は、図１のＡ１−Ａ２方向のＳｉＧｅ層１４中のＧｅの濃度分布を示す。第1のシリコン層１３上にＳｉＧｅ層１４を形成する場合、シリコンとＧｅの格子定数の違いにより、第1のシリコン層１３とＳｉＧｅ層１４との境界で結晶欠陥や転移が発生する場合がある。これを抑えるために、図２に示すように、ＳｉＧｅ層１４は、ＳｉＧｅ層１４中のＧｅ濃度が、第1のシリコン層１３との境界で低濃度となり、層厚中央に向かって高濃度となるような濃度分布に形成される。
【００１６】
第１の領域１０のＳｉＧｅ層１４上には、ゲート酸化膜１６を介して、ゲート電極１７が形成されている。さらに、ゲート電極１７の両側には、ＳｉＧｅ層１４を貫通するようにソース／ドレイン領域となるｐ型拡散層１８が形成されている。すなわち、ＳｉＧｅ層１４をチャンネル領域とするｐＭＯＳトランジスタ１１が形成されている。
【００１７】
第２の領域２０のｐ型シリコン基板１００上には、ゲート酸化膜２６を介してゲート電極２７が形成されている。さらに、ｐ型シリコン基板１００内のゲート電極２７の両側には、ソース／ドレイン領域となるｎ型拡散層２８が形成されている。すなわち、シリコン基板１００をチャンネル領域とするｎＭＯＳトランジスタ２１が形成されている。
【００１８】
上記の第１の実施形態のＣＭＯＳトランジスタでは、素子分離絶縁膜３０は、凹部４２の側壁に絶縁膜を形成し、この凹部４２内に半導体エピタキシャル層１２で埋め戻すことにより、アスペクト比６．７以上に形成している。そのためＣＭＯＳトランジスタ１の微細化が図れる。
【００１９】
さらに、ｐＭＯＳトランジスタ１１のチャンネル領域をＳｉＧｅで構成することにより、従来のＣＭＯＳトランジスタのようにチャンネル領域をシリコンで構成するよりも、ｐＭＯＳトランジスタのキャリアである正孔の移動度が向上し、性能の向上が図れる。
【００２０】
次に、図３を参照して、上記ＣＭＯＳトランジスタの製造方法について説明する。
【００２１】
まず、図３（ａ）に示すように、ｐ型シリコン基板１００の上面に熱酸化によりシリコン酸化膜４０を１０ｎｍ程度形成する。次いで、シリコン酸化膜４０上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン窒化膜４１を５０ｎｍ程度形成する。
【００２２】
次に、図３（ｂ）に示すように、リソグラフィ技術、及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、シリコン窒化膜４１、シリコン酸化膜４０、及びｐ型シリコン基板１００を順次選択的にエッチングすることにより、ｐ型シリコン基板１００の上面に凹部４２を形成する。後述するように、凹部４２の深さは、素子分離絶縁膜３０の深さと略同一となるので、凹部４２の深さは、素子分離絶縁膜３０が素子分離として必要な深さである３００ｎｍ程度とすることが好ましい。ここで、凹部４２の深さとは、ｐ型シリコン基板１００の上面から凹部４２の底部までの深さを指す。
【００２３】
次に、図３（ｃ）に示すように、凹部４２の側壁と底部上、並びにシリコン窒化膜４１上に絶縁膜４３を形成する。絶縁膜４３はシリコン酸化膜であってもよく、シリコン窒化膜であってもよい。絶縁膜４３がシリコン酸化膜である場合には、減圧ＣＶＤまたはプラズマＣＶＤ法、または熱酸化法により形成される。また、シリコン窒化膜である場合には、プラズマＣＶＤにより形成される。なお、凹部４２の側壁に形成された絶縁膜４３部分は、後述するように第１の領域１０と第２の領域２０の間の素子分離絶縁膜３０となる。このため、絶縁膜４３の膜厚は素子分離に十分な厚みとなるように形成する。
【００２４】
次に、図３（ｄ）に示すように、ＲＩＥ等の異方性ドライエッチング法により、凹部４２の側壁に形成された絶縁膜４３部分を残し、凹部４２の底部、及びシリコン窒化膜４１上の絶縁膜４３部分を除去し、凹部４２の底部のｐ型シリコン基板１００を露出させる。これにより、凹部４２の側壁に素子分離絶縁膜３０となる絶縁膜が形成される。
【００２５】
次に、図３（ｅ）に示すように、凹部４２の底部のｐ型シリコン基板１００上に、エピタキシャル成長により第１のシリコン層１３を形成する。
【００２６】
次に、図３（ｆ）に示すように、エピタキシャル成長により、第１のシリコン層１３の上にＳｉＧｅ層１４を形成する。このとき、ＳｉＧｅ層１４は、シリコン酸化膜４０の半分の膜厚の高さまで形成する。これにより、凹部４２内を、第1のシリコン層１３、及びＳｉＧｅ層１４の積層からなる半導体エピタキシャル層１２で埋め戻す。また、ＳｉＧｅ層１４は、Ｇｅ濃度が、第１のシリコン層１３との境界で低濃度となり、層厚中央に向かって高濃度となるような濃度分布に形成する。
【００２７】
次に、図３（ｇ）に示すように、ＳｉＧｅ層１３の露出面を熱酸化し、シリコン酸化膜４４を形成する。このとき、シリコン酸化膜４４の下面とシリコン酸化膜４０の下面がほぼ一致するように形成する。次に、イオン注入により、シリコン酸化膜４４を通じてＳｉＧｅ層１４内にｎ型不純物を注入し、ＳｉＧｅ層１４の導電型をｎ型にする。
【００２８】
次に、図３（ｈ）に示すように、ウェットエッチングにより、シリコン窒化膜４１、シリコン酸化膜４０、及びシリコン酸化膜４４を除去する。また、ｐ型シリコン基板１００より突出している素子分離絶縁膜３０部分もこの工程により除去する。これにより素子分離絶縁膜３０で取り囲まれ、表面にＳｉＧｅ層１４を備えた半導体エピタキシャル層１２からなる第１の領域１０が形成される。
【００２９】
次に、第１の領域１０の半導体エピタキシャル層１２上と第２の領域２０を含むｐ型シリコン基板１００上に、ゲート絶縁膜材、ゲート電極材料を積層形成した後、パターニングして第１の領域１０及び第２の領域２０に、ゲート酸化膜１６、２６を介してゲート電極１７，２７をそれぞれ形成する。次いで、第１の領域１０に、ゲート電極１７をマスクにしてｐ型不純物をイオン注入することにより、ＳｉＧｅ層１４を貫通して第1のシリコン層１３に達するｐ型拡散層１８を形成する。これにより、第１の領域１０にＳｉＧｅ層１４をチャネル領域とするｐＭＯＳトランジスタ１１が形成される。これにより、図１のＣＭＯＳトランジスタ１が形成される。
【００３０】
一方、第２の領域２０に、ゲート電極２６をマスクにしてｎ型不純物をイオン注入することにより、ｎ型拡散層２８を形成する。これにより、第２の領域２０に、シリコン基板１００をチャンネル領域とするｎＭＯＳトランジスタ２１が形成される。第１の領域１０のｐＭＯＳトランジスタ１１と第２の領域のｎＭＯＳトランジスタ２１とは、素子分離絶縁膜３０で互いに電気的に絶縁分離されている。
【００３１】
上記ＣＭＯＳトランジスタの製造方法では、素子分離絶縁膜３０の深さは、凹部４２の深さにより決まり、厚みは凹部４２側壁への絶縁膜４３形成時の膜厚により決まる。そのため、従来の素子分離絶縁膜の形成方法では難しかった、厚みが４５ｎｍで、深さは３００ｎｍ以上（アスペクト比６．７以上）の素子分離絶縁膜の形成が可能となり、素子分離絶縁膜の微細化が可能となる。
【００３２】
さらに、素子分離絶縁膜３０の形成工程における凹部４２を埋め戻す半導体材料としてＳｉＧｅ層１３を用い、ＳｉＧｅ層１３上にｐＭＯＳトランジスタ１１を形成する。これにより、シリコン層上にｐＭＯＳトランジスタ形成する場合より、ｐＭＯＳトランジスタのキャリアである正孔の移動度の向上が図れる。そのため、ＣＭＯＳトランジスタ１の性能の向上が図れる。
【００３３】
さらに、ＳｉＧｅ層１３の形成工程を、素子分離絶縁膜層３０形成のための凹部４２を埋め戻す工程において行うことにより、製造工程の増加を抑えることができる。
【００３４】
（第２の実施形態）
図４は第２の実施形態に係るＣＭＯＳトランジスタ２の構造を示す断面図である。
【００３５】
第２の実施形態に係るＣＭＯＳトランジスタ２は、半導体エピタキシャル層１２が、第１のシリコン層１３、ＳｉＣ層３３、及び第２のシリコン層３４の３層構造からなり、ｐＭＯＳトランジスタ１１のチャネル領域が第２のシリコン層３４とＳｉＣ層３３の積層により構成されている点で、半導体エピタキシャル層１２が、第１のシリコン層１３、及びＳｉＧｅ層１４の２層構造からなり、チャネル領域がＳｉＧｅ層１４の単層で構成されていた第１の実施形態と異なる。
【００３６】
ＳｉＣ層３３上に第２のシリコン層３４を形成することにより、シリコンとＣの格子定数の違いにより、第２のシリコン層３４は、ひずみを受け、正孔の移動度が向上する。こうすることにより、第２のシリコン層３４の上部に形成されるｐＭＯＳトランジスタ２１のキャリアである正孔の移動度の向上が図れる。
【００３７】
図５に、図４のＢ１−Ｂ２方向のＳｉＣ層３３のＣの濃度を示す。シリコンとＣの格子定数の違いにより、第２のシリコン層３４とＳｉＣ層３３との境界で結晶欠陥や転移が発生する場合がある。これを抑えるために、ＳｉＣ層３３中のＣの濃度を、第２のシリコン層３４と第１のシリコン層１３とのそれぞれの境界で低濃度となり、層厚中央に向かって高濃度となるような濃度分布に形成している。
【００３８】
次に、図６を参照して、上記ＣＭＯＳトランジスタ２の製造方法について説明する。
【００３９】
まず、第１の実施形態と同様の図３（ａ）〜図３（ｄ）に示す工程により、ｐ型半導体基板１００上に凹部４２を形成し、凹部４２の側壁に素子分離絶縁膜としての絶縁膜４３を形成する。
【００４０】
次に、図６（ａ）に示すように、凹部４２の底部のｐ型シリコン基板１００上に、エピタキシャル成長により第１のシリコン層１３を形成する。
【００４１】
次に、図６（ｂ）に示すように、第１のシリコン層１３上に、エピタキシャル成長によりＳｉＣ層３３を形成する。このとき、ＳｉＣ層３３中のＣ濃度は、第１のシリコン層１３及び第２のシリコン層３４とのそれぞれの境界で低濃度となり、層厚中央に向かって高濃度となるような濃度分布に形成する。
【００４２】
次に、図６（ｃ）に示すように、ＳｉＣ層３３上に、エピタキシャル成長により第２のシリコン層３４を形成する。このとき、第２のシリコン層３４は、シリコン酸化膜４０の半分の膜厚の高さまで形成する。これにより、第１のシリコン層１３、ＳｉＣ層３３、及び第２のシリコン層３４の３層構造の半導体エピタキシャル層１２が形成される。
【００４３】
次に、図６（ｄ）に示すように、第２のシリコン層３４の表面を熱酸化し、シリコン酸化膜４４を形成する。このとき、シリコン酸化膜４４の下面とシリコン酸化膜４０の下面がほぼ一致するように形成する。次に、イオン注入により、シリコン酸化膜４０を通じて第２のシリコン層３４内にｎ型不純物を注入し、第２のシリコン層１４の導電型をｎ型にする。
【００４４】
次に、図６（ｅ）に示すように、ウェットエッチングによりシリコン窒化膜４１、シリコン酸化膜４０、及びシリコン酸化膜４４を除去する。また、ｐ型シリコン基板１００の上面より突出している絶縁膜４３部分もこの工程により除去する。これにより素子分離絶縁膜３０に取り囲まれ、表面にシリコン層１４を備えた半導体エピタキシャル層１２からなる第１の領域１０が形成される。第２のシリコン層３４は、シリコンとＣの格子定数の違いにより、底部に形成されたＳｉＣ層３３によりひずみを受けるため、正孔の移動度が向上する。
【００４５】
次に、第１の領域１０の半導体エピタキシャル層１２上、及び第２の領域２０を含むｐ型シリコン基板１００上に、ゲート絶縁膜材、ゲート電極材料を積層形成した後、パターニングして第１の領域１０及び第２の領域２０に、ゲート酸化膜１６、２６を介してゲート電極１７、２７をそれぞれ形成する。次いで、第１の領域１０にゲート電極１７をマスクにしてｐ型不純物をイオン注入することにより、ソース／ドレイン領域となるｐ型拡散層１８を形成する。これにより、第１の領域１０に第２のシリコン層３４、ＳｉＣ層３３をチャネル領域とするｐＭＯＳトランジスタ１１が形成される。これにより、図４のＣＭＯＳトランジスタ２が形成される。
【００４６】
一方、第２の領域２０に、ゲート電極２７をマスクにしてｎ型不純物をイオン注入することにより、ソース／ドレイン領域となるｎ型拡散層２８を形成する。これにより、第２の領域２０に、シリコン基板１００をチャネル領域とするｎＭＯＳトランジスタ２１を形成する。第１の領域１０のｐＭＯＳトランジスタ１１と第２の領域のｎＭＯＳトランジスタ２１は、素子分離絶縁膜３０で互いに電気的に絶縁分離される。
【００４７】
上記ＣＭＯＳトランジスタの製造方法では、第１の実施形態と同様に、本来の素子分離絶縁膜の形成方法では難しかった厚みが４５ｎｍで、深さは３００ｎｍ以上、すなわちアスペクト比６．７以上の素子分離絶縁膜の形成が可能となり、素子分離絶縁膜の微細化が可能となる。
【００４８】
さらに、素子分離絶縁膜３０の形成工程における凹部４２を埋め戻す半導体材料に、第１のシリコン層１３、ＳｉＣ層３３、及び第２のシリコン層３４を用い、その第２のシリコン層３４上に、ｐＭＯＳトランジスタ１１を形成する。これにより、第２のシリコン層３４は、下層のＳｉＣ層３３によりひずみを受け、正孔の移動度が向上し、ｐＭＯＳトランジスタ１１のキャリアである正孔の移動度の向上が図れる。これによりＣＭＯＳトランジスタ２の性能の向上が図れる。
【００４９】
さらに、ＳｉＣ層３３及び第２のシリコン層３４の形成工程を、素子分離絶縁膜層３０形成のための凹部４２を埋め戻す工程において行うことにより、製造工程の増加を抑えることができる。
【００５０】
（第３の実施形態）
第３の実施形態は、第１、第２の実施形態をＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用した実施形態である。一般に、ＳＲＡＭでは、幅の狭い素子分離絶縁膜が求められる領域と、幅の厚い素子分離絶縁膜が求められる領域とがある。第３の実施形態は、幅の狭い素子分離絶縁膜と、幅の厚い素子分離絶縁膜とを用いることにより、この要求に対応したものである。
【００５１】
第３の実施形態のＳＲＡＭについて、図７、図８を参照して説明する。図７は、ＳＲＡＭの構造を示す平面図である。図８は、図７のＣ１−Ｃ２方向の構造を示す断面図である。
【００５２】
本実施形態のＳＲＡＭは、図７に示すように、素子領域５０にｎＭＯＳトランジスタが形成され、素子領域５１にｐＭＯＳトランジスタが形成される。ｎＭＯＳトランジスタが形成される素子領域５０と、ｐＭＯＳトランジスタが形成される素子領域５１の各々の間に素子分離絶縁膜５２、５３が形成される。また、ソース領域、及びドレイン領域上には、コンタクト５６が形成されている。
【００５３】
また、図８に示すように、ｎＭＯＳトランジスタ、及びｐＭＯＳトランジスタのチャネル領域の上部には、ゲート酸化膜５８を介してゲート電極５７が形成されている。ｐＭＯＳトランジスタが形成される素子領域５１は、第１、第２の実施形態と同様に、エピタキシャル成長により形成されるため、ＳｉＣ、ＳｉＧｅを用いることにより、ｐＭＯＳトランジスタの性能向上が図れる。
【００５４】
図７に示すように、素子分離絶縁膜の幅を厚くすることが求められる領域５４と、素子分離絶縁膜の幅を狭くすることが求められる領域５５がある場合、本発明の第１、第２の実施形態の素子分離絶縁膜では、素子分離領域の幅を十分厚くすることはできない可能性がある。
【００５５】
そこで、本発明の、第３の実施形態では、図７、図８に示すように、素子分離絶縁膜の幅を狭くすることが求められる領域５５には、本発明の第１、第２の実施形態の素子分離絶縁膜５３を用い、素子分離絶縁膜の幅を厚くすることが求められる領域５４には、アスペクト比が小さい素子分離絶縁膜５２を用いる。ここで、アスペクト比の小さい素子分離絶縁膜５４は、基板表面にトレンチを形成し、このトレンチを絶縁膜等で埋め戻すことにより形成する。この方法によれば、トレンチの水平方向の幅を長く形成することにより、素子分離絶縁膜の幅を厚く形成することができる。
【００５６】
これにより、素子分離絶縁膜の幅を厚くすることが求められる領域と、素子分離絶縁膜の幅を薄くすることが求められる領域のどちらについても対応することが可能となる。
【００５７】
本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、種々、変更して実施できることは勿論である。
【００５８】
（付記１）
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置において、前記第１のＭＯＳトランジスタが形成される半導体基板の第１の領域と、
前記第１の領域に隣接され、かつ前記第２のＭＯＳトランジスタが形成される半導体基板の第２の領域と、
前記第１領域と前記第２領域の間に形成された第１の素子分離絶縁膜と、
前記第１領域に形成された複数層の半導体エピタキシャル層と、
を有し、
前記第１の素子分離絶縁膜のアスペクト比が６．７以上であることを特徴とする半導体装置。
【００５９】
（付記２）
前記複数層の半導体エピタキシャル層が、第１のシリコン層、及び前記第１のシリコン層上に積層されたＳｉＧｅ層であることを特徴とする付記１記載の半導体装置。
【００６０】
（付記３）
前記ＳｉＧｅ層のＧｅの濃度が、前記第１のシリコン層との界面付近で低濃度であり、層厚中央に向かって高濃度となる濃度分布を有することを特徴とする付記２記載の半導体装置。
【００６１】
（付記４）
前記複数層の半導体エピタキシャル層が、前記第１のシリコン層、及び前記第１のシリコン層上に積層形成されたＳｉＣ層、及び前記ＳｉＣ層上に積層形成された第２のシリコン層であることを特徴とする付記１記載の半導体装置。
【００６２】
（付記５）
前記ＳｉＣ層のＣの濃度が、前記第１のシリコン層と前記第２のシリコン層との界面付近で低濃度であり、層厚中央に向かって高濃度となる濃度分布を有することを特徴とする付記４記載の半導体装置。
【００６３】
（付記６）
前記第２の領域に隣接し、かつアスペクト比が６．６以下の第２の素子分離絶縁膜が、前記第１の素子分離絶縁膜が形成されている同一の半導体基板上にさらに形成されていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００６４】
（付記７）
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置の製造方法において、
前記第１のＭＯＳトランジスタが形成される半導体基板の第１の領域に凹部を形成する工程と、
前記凹部の側壁に絶縁膜を形成する工程と、
前記絶縁膜を備えた前記凹部内に、複数層の半導体エピタキシャル層を形成する工程と、
前記複数の半導体エピタキシャル層に第１のＭＯＳトランジスタを形成する工程と、
前記複数の半導体エピタキシャル層に隣接する前記半導体基板の第２の領域に第２のＭＯＳトランジスタを形成する工程とを有することを特徴とする半導体装置の製造方法。
【００６５】
（付記８）
前記複数の半導体エピタキシャル層を形成する工程は、
前記凹部の底部からエピタキシャル成長により第１のシリコン層を形成する工程と、
前記第１のシリコン層上にＳｉＧｅ層を形成する工程と
を含むことを特徴とする付記７記載の半導体装置の製造方法。
【００６６】
（付記９）
前記ＳｉＧｅ層を形成する工程において、
前記ＳｉＧｅのＧｅ濃度をが、前記第１のシリコン層との境界で低濃度となり、層厚中央に向かって高濃度となる濃度分布を与えて形成することを特徴とする付記８記載の半導体装置の製造方法。
【００６７】
（付記１０）
前記複数の半導体エピタキシャル層を形成する工程は、
前記凹部の底部からエピタキシャル成長により第１のシリコン層を形成する工程と、
前記第１のシリコン層上にエピタキシャル成長によりＳｉＣ層を形成する工程と、
前記ＳｉＣ層上にエピタキシャル成長により第２のシリコン層を形成する工程と
を含むことを特徴とする付記７記載の半導体装置の製造方法。
【００６８】
（付記１１）
前記ＳｉＣ層を形成する工程において、
前記ＳｉＣのＣ濃度をが、前記第１のシリコン層と前記第２のシリコン層との境界で低濃度となり、膜厚中央に向かって高濃度となる濃度分布を与えて形成することを特徴とする付記１０記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態に係るCＭＯＳトランジスタの断面図である。
【図２】本発明の第１の実施形態に係るCＭＯＳトランジスタにおけるＡ１−Ａ２方向のＳｉＧｅ層中のＧｅ濃度を示す濃度分布図である。
【図３】本発明の第１の実施形態に係るCＭＯＳトランジスタの製造工程を示す工程断面図である。
【図４】本発明の第２の実施形態に係るCＭＯＳトランジスタの断面図である
【図５】本発明の第２の実施形態に係るCＭＯＳトランジスタにおけるＢ１−Ｂ２方向のＳｉＣ層中のＣ濃度を示す濃度分布図である。
【図６】本発明の第２の実施形態に係るCＭＯＳトランジスタの製造工程を示す工程断面図である。
【図７】本発明の第３の実施形態に係るＳＲＡＭの平面図である
【図８】本発明の第３の実施形態に係るＳＲＡＭにおけるＣ１−Ｃ２方向の断面図である。
【符号の説明】
【００７０】
１、２、３ ＣＭＯＳトランジスタ
１０  第１の領域
１１  ｐＭＯＳトランジスタ
１２  半導体エピタキシャル層
１３  第１のシリコン層
１４  ＳｉＧｅ層
１６、２６  ゲート酸化膜
１７、２７  ゲート電極
１８  ｐ型拡散層
２０  第２の領域
２８  ｎ型拡散層
３０  第１の素子分離絶縁膜
３１  第２の素子分離絶縁膜
３３  ＳｉＣ層
３４  第２のシリコン層
４０  シリコン酸化膜
４１  シリコン窒化膜
４２  凹部
４３  絶縁膜
４４  シリコン酸化膜
５０、５１  素子形成領域
５２、５３  素子分離絶縁膜
５４  素子分離絶縁膜の幅を厚くすることが求められる領域
５５  素子分離絶縁膜の幅を狭くすることが求められる領域
５６  コンタクト
５７  ゲート電極
５８  ゲート酸化膜
１００  ｐ型シリコン基板
Ｄ１  素子分離絶縁膜の深さ
Ｔ１  素子分離絶縁膜の厚み
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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