(57)【要約】【課題】出力端子が出力回路の電源電圧より高電位である場合や、出力回路の電源電圧が０Ｖになっても出力端子から電源電圧へ電流の逆流入は発生しないトレラントバッファ回路及びインターフェースを提供すること。【解決手段】トレラントバッファ回路１００は、電源端子ＶＤＤ１と出力端子１０２の間にソースを共有して直列接続されたＰチャンネルＭＯＳトランジスタＱ１１１，Ｑ１１２と、出力端子１０２と接地端子の間に接続されたＮチャンネルＭＯＳトランジスタＱ１１３と、ＰチャンネルＭＯＳトランジスタＱ１１１のゲートに出力接続されたインバータ１２１と、ＰチャンネルＭＯＳトランジスタＱ１１２のゲートに出力接続されたインバータ１２２と、各ＭＯＳトランジスタＱ１１１、Ｑ１１２、Ｑ１１３にそれぞれ第１、第２及び第３の制御信号を出力してこれらのＭＯＳトランジスタのオン・オフを制御する制御回路１３０とを備える。【選択図】図１
2010130579.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と出力端子の間に、ソースを共有し、直列接続される第１及び第２のＰチャネルＭＯＳトランジスタと、
前記出力端子と接地端子の間に接続される第１のＮチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、及び前記第１のＮチャネルＭＯＳトランジスタにそれぞれ第１、第２及び第３の制御信号を出力してこれらのＭＯＳトランジスタのオン・オフを制御する制御回路と、
を備えることを特徴とするトレラントバッファ回路。
【請求項２】
前記第１及び第２のＰチャネルＭＯＳトランジスタの各ゲートは、前記第１及び第２の制御信号に基づいて、接地電位又は前記ソースの電位に接続され、
前記第１のＮチャネルＭＯＳトランジスタのゲートは、前記第３の制御信号に基づいて、接地電位又は電源電位に接続されることを特徴とする請求項１記載のトレラントバッファ回路。
【請求項３】
前記第１及び第２のＰチャネルＭＯＳトランジスタのソースの電位を電源とし、前記第１の制御信号が入力され、前記第１のＰチャネルＭＯＳトランジスタのゲートに出力接続される第１のインバータと、
前記第１及び第２のＰチャネルＭＯＳトランジスタのソースの電位を電源とし、前記第２の制御信号が入力され、前記第２のＰチャネルＭＯＳトランジスタのゲートに出力接続される第２のインバータとを備えることを特徴とする請求項１記載のトレラントバッファ回路。
【請求項４】
前記第１及び第２のＰチャネルＭＯＳトランジスタは、ソースが共通で、かつバックゲートを前記ソースに接続することにより、前記第１及び第２のＰチャネルＭＯＳトランジスタに生じる寄生ダイオードが、それぞれ電流を阻止する逆方向に直列接続されることを特徴とする請求項１記載のトレラントバッファ回路。
【請求項５】
前記第１及び第２のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタ、及び前記第１及び第２のインバータは、出力回路を構成し、
前記制御回路は、前記第１、第２及び第３の制御信号を出力して、前記出力回路を、ハイインピーダンス状態、Ｌｏｗ状態、プッシュプル動作、又はオープンドレイン動作のうち少なくともいずれかに切替え動作させることを特徴とする請求項１記載のトレラントバッファ回路。
【請求項６】
前記制御回路は、前記電源端子の電源により動作することを特徴とする請求項１記載のトレラントバッファ回路。
【請求項７】
前記第１のインバータは、前記第１及び第２のＰチャネルＭＯＳトランジスタにより共有された前記ソースに、ソースが接続された第３のＰチャネルＭＯＳトランジスタと、
ドレインとゲートを前記第３のＰチャネルＭＯＳトランジスタと共有してソースを接地した第２のＮチャネルＭＯＳトランジスタとを備え、
前記第２のインバータは、前記第１及び第２のＰチャネルＭＯＳトランジスタにより共有された前記ソースに、ソースが接続された第４のＰチャネルＭＯＳトランジスタと、
ドレインとゲートを前記第４のＰチャネルＭＯＳトランジスタと共有してソースを接地した第３のＮチャネルＭＯＳトランジスタとを備えることを特徴とする請求項３記載のトレラントバッファ回路。
【請求項８】
ＣＰＵ及びレジスタの出力信号をトレラントバッファ回路を介して、外部機器に出力するインターフェースであって、
前記トレラントバッファ回路は、請求項１乃至請求項７のいずれかに記載のトレラントバッファ回路であることを特徴とするインターフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の出力回路などに使用するトレラントバッファ回路及びインターフェースに関し、特に、出力端子が電位の異なる複数電源を持つ信号インターフェース部分に接続されているトレラントバッファ回路に関する。
【背景技術】
【０００２】
近年、ＣＰＵの高速化などに伴い、低電圧で駆動する半導体集積回路装置が開発され、信号レベルの異なる複数の半導体集積回路装置の端子が同じバス上に接続して多電位のインターフェース信号を発生するのが一般的になってきた。その場合、低電圧で駆動する半導体集積回路装置は、出力のバッファ回路として、出力端子から電源電圧に電流が逆流入しないトレラント構成を持つ出力回路が用いられている。
【０００３】
特許文献１には、複数個の集積回路のうちの一つの集積回路の電源がオフされたときに他の集積回路に出力端子から逆流入を防止する出力回路が開示されている。
【０００４】
図７は、特許文献１に記載の出力回路の回路図である。
【０００５】
図７に示すように、出力回路１０は、ソースを低電圧電源ＶＤＤ１４に接続したＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ２１とソースを接地端子３に接続したＮチャネルＭＯＳトランジスタＱ２２とからなる出力バッファと、各ＭＯＳトランジスタＱ２１，Ｑ２２の接点と出力端子１３の間にそれぞれソース、ドレインを接続し、ゲートを高電圧電源１５に接続したＮチャネルＭＯＳトランジスタＱ２３とを備えて構成される。また、出力回路１０は、入力端子１１，１２、出力端子１３、論理素子２４，２５，２６、及び寄生ダイオードＤ２１，Ｄ２２を用いた入力保護回路を備える。
【０００６】
出力回路１０のＰチャネルＭＯＳトランジスタＱ２１、及びＮチャネルＭＯＳトランジスタＱ２２のゲートは、入力端子１１，１２より入力された信号が論理素子２４，２５，２６を介して制御するように構成されている。また、上記構成において、低電圧電源ＶＤＤ１４は高電圧電源１５からレギュレータを通して供給される構成であり、高電圧電源１５と連動してオン／オフされる。
【０００７】
以上の構成において、出力回路１０には、通常の動作では、低電圧電源ＶＤＤ１４と高電圧電源１５が印加され、ＮチャネルＭＯＳトランジスタＱ２３はオン状態となる。入力端子１１，１２からの信号制御により、出力端子１３へ制御信号が出力されるような動作となる。一方、高電圧電源１５がオフ状態の時には、低電圧電源ＶＤＤ１４が０Ｖとなるが、ＮチャネルＭＯＳトランジスタＱ２３がオフされるため、出力端子１３からの電流の逆流入を防止する。
【０００８】
また、特許文献２には、導通状態においても消費電流を低減することができる半導体スイッチ回路が開示されている。
【０００９】
図８は、特許文献２に記載の半導体スイッチ回路の回路図である。
【００１０】
図８に示すように、半導体スイッチ回路３０は、入出力端子３１と入出力端子３２間に、ソースを共有し、直列接続される導通用のＰ型ＭＯＳトランジスタＱ４１，Ｑ４２と、Ｑ４１のゲートにドレインが接続されたＰ型ＭＯＳトランジスタＱ４３及びＮ型ＭＯＳトランジスタＱ４５と、Ｑ４２のゲートにドレインが接続されたＰ型ＭＯＳトランジスタＱ４４及びＮ型ＭＯＳトランジスタＱ４６と、各トランジスタのゲートに接続された制御端子３３とを備え、Ｑ４３，Ｑ４４のソース及びバックゲートはＱ４１，Ｑ４２のソースに接続される構成とし、制御端子３３に印加する制御信号の電圧値Ｖｃｏｎｔによる電圧制御により、入出力端子３１と入出力端子３２間を導通／非導通に切り替える。
【００１１】
以上の構成において、半導体スイッチ回路３０は、入出力端子３１又は入出力端子３２に印加されている電圧を入力端子３３の制御により、ＰチャネルＭＯＳトランジスタＱ４１とＱ４２を導通／非導通に切り替える。これにより、半導体スイッチ回路３０は、半導体スイッチ回路としての動作が可能となる。そして、制御端子３３に制御信号が印加されない場合であっても、入出力端子３１，３２間は逆流入などを防止し、確実に非導通状態が実現される。
【特許文献１】特開平５−２８４００１号公報
【特許文献２】特開２００８−１３１３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、このような従来の半導体集積回路にあっては、以下のような課題があった。
【００１３】
特許文献１記載の出力回路では、出力回路の低電圧電源ＶＤＤ１４と、ＮチャネルＭＯＳトランジスタＱ２３のオン／オフを制御するために低電圧電源ＶＤＤ１４よりも高電位の高電圧電源１５が必要になるため電位の異なる２電源構成が必要になる。
【００１４】
また、入力端子１１がＨｉｇｈで入力端子１２がＬｏｗの状態と、入力端子１１がＬｏｗで入力端子１２がＨｉｇｈの組み合わせでは、ＰチャネルＭＯＳトランジスタＱ２１とＮチャネルＭＯＳトランジスタＱ２２は同時にオフする。ＮチャネルＭＯＳトランジスタＱ２３がオンしている場合には出力端子１３にＰチャネルＭＯＳトランジスタＱ２１の寄生ダイオードＤ２１とＶＤＤ１４の電位を足した電位となり、この電位以上になると、寄生ダイオードＤ２１を通じて低電圧電源ＶＤＤ１４へ電流の逆流入が発生する。
【００１５】
そして、ＮチャネルＭＯＳトランジスタＱ２３を制御する高電圧電源１５は、出力回路の高電位であると定義される。しかし、出力端子１３に接続される素子のインピーダンスが低い場合に出力端子１３がハイレベルであるときには、ＮチャネルＭＯＳトランジスタＱ２３のゲートとソース間の電位が大きくなり、供給されるべき電位が、低電圧電源ＶＤＤ１４の電位よりも低下し、十分な出力ダイナミックレンジが確保できない場合が発生する。
【００１６】
特許文献２記載の半導体スイッチ回路は、制御端子に制御信号が印加されなくなった場合であっても、スイッチ端子間を確実に非導通状態に保つことができ、極めて簡易な回路構成で実現できる優れた半導体スイッチ回路である。しかし、特許文献２記載の半導体スイッチ回路３０は、半導体スイッチ回路としての動作を想定したものであり、出力回路として最適化されたものではない。すなわち、半導体スイッチ回路３０は、ＰチャネルＭＯＳトランジスタＱ４３，Ｑ４４、ＮチャネルＭＯＳトランジスタＱ４５，Ｑ４６のゲートが共通であるためＰチャネルＭＯＳトランジスタＱ４１，Ｑ４２が同時オンあるいは、同時にオフ状態になるだけの半導体スイッチ回路としての動作を想定したものである。半導体スイッチ回路３０は、出力回路に必要なオープンドレイン動作や、プッシュプル動作が想定されていない。
【００１７】
本発明は、かかる点に鑑みてなされたものであり、半導体集積回路の出力回路においてオープンドレイン動作時に出力端子が出力回路の電源電圧より高電位である場合や、出力回路の電源電圧が０Ｖになっても出力端子から電源電圧へ電流の逆流入は発生しないトレラントバッファ回路及びインターフェースを提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明のトレラントバッファ回路は、電源端子と出力端子の間に、ソースを共有し、直列接続される第１及び第２のＰチャネルＭＯＳトランジスタと、出力端子と接地端子の間に接続される第１のＮチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＰチャネルＭＯＳトランジスタ、及び前記第１のＮチャネルＭＯＳトランジスタにそれぞれ第１、第２及び第３の制御信号を出力してこれらのＭＯＳトランジスタのオン・オフを制御する制御回路と、を備える構成を採る。
【００１９】
本発明のインターフェースは、ＣＰＵ及びレジスタの出力信号をトレラントバッファ回路を介して、外部機器に出力するインターフェースであって、上記のトレラントバッファ回路を用いる構成を採る。
【発明の効果】
【００２０】
本発明によれば、出力回路のオープンドレイン動作時に出力端子が出力回路の電源電圧より高電位になる場合や、出力回路の電源電圧が０Ｖになった場合であっても、出力端子から電源電圧にかけて電流の逆流入は発生しないトレラントバッファ回路を実現することができる。また、極めて簡易な回路構成を実現することができ、部品点数が少なく容易に実施できる効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１に係るトレラントバッファ回路の構成を示す回路図である。本実施の形態は、出力インターフェースに搭載されるトレラントバッファ回路に適用した例である。
【００２３】
図１に示すように、トレラントバッファ回路１００は、出力回路１１０と、出力回路１１０を制御する制御回路１３０と、電源端子ＶＤＤ１と、接地端子１０１と、出力端子１０２とを備えて構成される。
【００２４】
出力回路１１０は、電源端子ＶＤＤ１と出力端子１０２の間にソースを共有して直列接続されたＰチャンネルＭＯＳトランジスタＱ１１１，Ｑ１１２と、出力端子１０２と接地端子１０１の間に接続されたＮチャンネルＭＯＳトランジスタＱ１１３と、ＰチャンネルＭＯＳトランジスタＱ１１１のゲートに出力接続されたインバータ１２１と、ＰチャンネルＭＯＳトランジスタＱ１１２のゲートに出力接続されたインバータ１２２とから構成される。
【００２５】
制御回路１３０は、入力端子Ａ，Ｂ，ＩＮからなる入力端子１３１と、第１〜第３の制御信号を出力する制御端子１３２，１３３，１３４とを備え、インバータ１２１，１２２の入力端子に第１及び第２の制御信号を、またＮチャンネルＭＯＳトランジスタＱ１１３のゲートに第３の制御信号をそれぞれ出力する。
【００２６】
制御回路１３０は、ＰチャネルＭＯＳトランジスタＱ１１１、ＰチャネルＭＯＳトランジスタＱ１１２、及びＮチャネルＭＯＳトランジスタＱ１１３にそれぞれ第１、第２及び第３の制御信号を出力してこれらのＭＯＳトランジスタのオン・オフを制御する。
【００２７】
具体的には、制御回路１３０は、インバータ１２１，１２２を介してＰチャンネルＭＯＳトランジスタＱ１１１，Ｑ１１２に第１及び第２の制御信号を出力してＰチャンネルＭＯＳトランジスタＱ１１１，Ｑ１１２をオン・オフ制御するとともに、ＮチャンネルＭＯＳトランジスタＱ１１３のゲートに第３の制御信号を出力してＮチャンネルＭＯＳトランジスタＱ１１３をオン・オフ制御する。制御回路１３０は、電源端子ＶＤＤ１を電源として動作する。
【００２８】
ＰチャンネルＭＯＳトランジスタＱ１１１，Ｑ１１２の各ゲートは、制御端子１３２，１３３からの第１及び第２の制御信号に基づいて接地電位又はソースの電位に接続される。
【００２９】
ＮチャンネルＭＯＳトランジスタＱ１１３のゲートは、制御信号１３４からの第３の制御信号に基づいて接地電位又は電源電位に接続される。
【００３０】
インバータ１２１は、ＰチャンネルＭＯＳトランジスタＱ１１１のソースの電位を高電位側電源とし、制御信号１３２を入力し、出力をＰチャンネルＭＯＳトランジスタＱ１１１のゲートに接続する。
【００３１】
インバータ１２２は、ＰチャンネルＭＯＳトランジスタＱ１１２のソースの電位を高電位側電源とし、制御信号１３３を入力し、出力をＰチャンネルＭＯＳトランジスタＱ１１２のゲートに接続する。
【００３２】
このように、トレラントバッファ回路１００は、電源端子ＶＤＤ１が、ＰチャネルＭＯＳトランジスタＱ１１１のドレインと接続され、ＰチャネルＭＯＳトランジスタＱ１１１とＱ１１２はソースが共通でバックゲートもソースに接続され、ＰチャネルＭＯＳトランジスタＱ１１２のドレインは出力端子１０２に接続され、出力端子１０２と接地端子１０１の間にＮチャネルＭＯＳトランジスタＱ１１３が接続される。また、インバータ１２１，１２２の電源は、ＰチャネルＭＯＳトランジスタＱ１１１，Ｑ１１２のソースから供給される。そして、ＰチャネルＭＯＳトランジスタＱ１１１，Ｑ１１２は、ソースが共通でバックゲートもソースに接続されているので、ＰチャネルＭＯＳトランジスタＱ１１１とＰチャネルＭＯＳトランジスタＱ１１２の寄生ダイオードはそれぞれ逆方向に直列接続される。
【００３３】
図２は、図１に示すトレラントバッファ回路１００の詳細な回路図である。図１と同一構成部分には同一符号を付している。
【００３４】
図２に示すように、インバータ１２１（図１）は、ＰチャネルＭＯＳトランジスタＱ１１４及びＮチャネルＭＯＳトランジスタＱ１１５から構成され、インバータ１２２（図１）は、ＰチャネルＭＯＳトランジスタＱ１１６及びＮチャネルＭＯＳトランジスタＱ１１７から構成される。
【００３５】
ＰチャネルＭＯＳトランジスタＱ１１１のゲートは、ＰチャネルＭＯＳトランジスタＱ１１４とＮチャネルＭＯＳトランジスタＱ１１５のドレインに接続される。また、ＰチャネルＭＯＳトランジスタＱ１１２のゲートは、ＰチャネルＭＯＳトランジスタＱ１１６とＮチャネルＭＯＳトランジスタＱ１１７のドレインに接続される。
【００３６】
制御回路１３０の制御端子１３２は、ＰチャネルＭＯＳトランジスタＱ１１４とＮチャネルＭＯＳトランジスタＱ１１５のゲートに接続される。また、制御端子１３３は、ＰチャネルＭＯＳトランジスタＱ１１６とＮチャネルＭＯＳトランジスタＱ１１７のゲートに接続される。
【００３７】
図３は、上記制御回路１３０の具体的構成の一例を示す回路図である。
【００３８】
図３に示すように、制御回路１３０は、入力端子Ａ，Ｂ，ＩＮと、制御端子１３２，１３３，１３４と、論理素子１４１，１４２，１４３，１４４，１４５とから構成される。なお、制御回路１３０は、後述するＵＡＲＴ（Universal Asynchronous Receiver Transmitter）インターフェースに適用される。
【００３９】
入力端子Ａ，Ｂ，ＩＮは、図１の入力端子１３１に相当し、制御端子１３２，１３３，１３４は、出力端子である。
【００４０】
論理素子１４１は、入力端子Ａ，Ｂを入力とし、出力が制御端子１３２に接続される２入力ＡＮＤにより構成される。
【００４１】
論理素子１４２は、論理素子１４１の出力と入力端子ＩＮを入力とし、出力が制御端子１３３に接続される２入力ＡＮＤで構成し、論理素子１４３は入力端子Ａと、入力端子Ｂを入力とする２入力ＮＯＲにより構成される。
【００４２】
論理素子１４４は、入力端子Ｂの反転信号と、入力端子ＩＮを入力とする２入力ＮＯＲにより構成される。
【００４３】
論理素子１４５は、論理素子１４３と１４４の出力を入力に接続し、出力が制御端子１３４に接続される２入力ＯＲにより構成される。
【００４４】
上記制御回路１３０の動作については、図４の真理値表を用いて後述する。
【００４５】
以下、上述のように構成されたトレラントバッファ回路１００の動作について図２を用いて説明する。図２は、図１と等価であるので、適宜図１の構成と対比しながら説明する。
【００４６】
図２において、電源端子ＶＤＤ１に電圧が印加され、出力端子１０２に電位が印加されていない場合、ＰチャネルＭＯＳトランジスタＱ１１１，Ｑ１１２のソース電位は、ソースが共通に接続されているため共に電源端子ＶＤＤ１の電位からＱ１１１の寄生ダイオード分の電圧降下した値となる。
【００４７】
この状態で、制御端子１３２をＨｉｇｈにすると、ＰチャネルＭＯＳトランジスタＱ１１４はオフ、ＮチャネルＭＯＳトランジスタＱ１１５はオンする。すなわち、図１においては、インバータ１２１がＬｏｗを出力するので、ＰチャネルＭＯＳトランジスタＱ１１１のゲートは接地されてオンする。
【００４８】
ＰチャネルＭＯＳトランジスタＱ１１１がオンすると、ＰチャネルＭＯＳトランジスタＱ１１１，Ｑ１１２のソース電位は電源端子ＶＤＤ１となる。
【００４９】
また、制御端子１３２のＨｉｇｈを保ち、制御端子１３３をＬｏｗ、制御端子１３４をＨｉｇｈとすると、ＰチャネルＭＯＳトランジスタＱ１１６はオン、ＮチャネルＭＯＳトランジスタＱ１１７はオフする。すなわち、図１においては、インバータ１２２がＨｉｇｈを出力するので、ＰチャネルＭＯＳトランジスタＱ１１２のゲートはＶＤＤ１になりオフし、ＮチャネルＭＯＳトランジスタＱ１１３のゲートはＨｉｇｈなのでオンとなり、出力端子１０２は接地電位が出力される。
【００５０】
また、制御端子１３３をＨｉｇｈ，制御端子１３４をＬｏｗとすると、ＰチャネルＭＯＳトランジスタＱ１１６はオフ、ＮチャネルＭＯＳトランジスタＱ１１７はオンする。すなわち、図１においては、インバータ１２２がＬｏｗを出力するので、ＰチャネルＭＯＳトランジスタＱ１１２のゲートは接地電位になりオンし、ＮチャネルＭＯＳトランジスタＱ１１３のゲートはＬｏｗなのでオフとなり、出力端子１０２からはＶＤＤ１が出力される。
【００５１】
上記のように制御端子１３３，１３４をそれぞれＬｏｗ／Ｈｉｇｈ，又はＨｉｇｈ／Ｌｏｗをすることで出力端子１０２にはＶＤＤ１と接地電位が出力されるプッシュプルの動作となる。
【００５２】
また、制御端子１３２をＬｏｗ，制御端子１３３をＬｏｗ、制御端子１３４をＨｉｇｈとすると、ＰチャネルＭＯＳトランジスタＱ１１４、Ｑ１１６はオン、ＮチャネルＭＯＳトランジスタＱ１１５，Ｑ１１７はオフする。すなわち、図１においては、インバータ１２１とインバータ１２２が共にＨｉｇｈを出力するので、ＰチャネルＭＯＳトランジスタＱ１１１，Ｑ１１２のゲートはそれぞれＰチャネルＭＯＳトランジスタＱ１１１とＱ１１２の共通接続されているソース電位、すなわちＶＤＤ１からＰチャネルＭＯＳトランジスタＱ１１１の寄生ダイオード分電圧降下した値となるのでオフし、ＮチャネルＭＯＳトランジスタＱ１１３のゲートはＨｉｇｈなのでオンとなり、出力端子１０２は接地電位が出力される。
【００５３】
同様に、制御端子１３２をＨｉｇｈ，制御端子１３３をＨｉｇｈ、制御端子１３４をＬｏｗとすると、ＰチャネルＭＯＳトランジスタＱ１１４，Ｑ１１６はオフ、ＮチャネルＭＯＳトランジスタＱ１１５，Ｑ１１７はオンする。すなわち、図１においては、インバータ１２１とインバータ１２２が共にＬｏｗを出力するので、ＰチャネルＭＯＳトランジスタＱ１１１，Ｑ１１２のゲートは接地電位となりオンし、ＮチャネルＭＯＳトランジスタＱ１１３のゲートはＬｏｗなのでオフとなり、出力端子１０２はＶＤＤ１が出力される。
【００５４】
上記のように、制御端子１３２，１３３を同期させて、制御端子１３２，１３３，１３４をそれぞれＬｏｗ／Ｌｏｗ／Ｈｉｇｈ，又はＨｉｇｈ／Ｈｉｇｈ／Ｌｏｗをすることで出力端子１０２にはＶＤＤ１と接地電位が出力されるプッシュプルの動作となる。
【００５５】
そのプッシュプル動作時に、ＰチャネルＭＯＳトランジスタＱ１１１はオン状態を保ち、ＰチャネルＭＯＳトランジスタＱ１１２がオンの時には出力端子１０２はＶＤＤ１の電位を出力でき、かつ出力端子１０２から見て出力段のＶＤＤ１側にＮチャネルＭＯＳトランジスタを使用していないためダイナミックレンジが十分に確保できる。
【００５６】
次に、制御端子１３２，１３３をそれぞれＬｏｗにすると、ＰチャネルＭＯＳトランジスタＱ１１４、Ｑ１１６はオン、ＮチャネルＭＯＳトランジスタＱ１１５、Ｑ１１７はオフする。すなわち、図１においてはインバータ１２１とインバータ１２２がともにＨｉｇｈを出力するので、ＰチャネルＭＯＳトランジスタＱ１１１、Ｑ１１２のゲートはそれぞれＰチャネルＭＯＳトランジスタＱ１１１とＱ１１２の共通接続されているソース電位、すなわちＶＤＤ１からＰチャネルＭＯＳトランジスタＱ１１１の寄生ダイオード分電圧降下した値となるのでオフする。その状態で、制御端子１３４をＨｉｇｈ／Ｌｏｗと制御するとＱ１１３はオン／オフと動作して、出力端子１０２に対してオープンドレイン動作となる。
【００５７】
そのオープンドレイン動作時に、出力端子１０２に対して、ＶＤＤ１より高電位が印加された場合、例えば出力端子１０２にＶＤＤ１より高い電位の他の電源回路の出力端子が接続されている場合など、ＮチャネルＭＯＳトランジスタＱ１１３がオフの状態で出力端子１０２の電位がＶＤＤ１より高い電位になっても、ＰチャネルＭＯＳトランジスタＱ１１１の寄生ダイオードがＶＤＤ１に対し逆方向に直列接続される構成であるので、電源端子ＶＤＤ１へ電流が逆流入せず、出力端子１０２からの逆流を防止することが可能となる。
【００５８】
次に、制御端子１３２，１３３，１３４をそれぞれＬｏｗとすると、ＰチャネルＭＯＳトランジスタＱ１１４、Ｑ１１６はオン、ＮチャネルＭＯＳトランジスタＱ１１５、Ｑ１１７はオフする。すなわち、図１においては、インバータ１２１と１２２が共にＨｉｇｈを出力するので、ＰチャネルＭＯＳトランジスタＱ１１１、Ｑ１１２のゲートはそれぞれＰチャネルＭＯＳトランジスタＱ１１１とＱ１１２の共通接続されているソース電位、すなわちＶＤＤ１からＰチャネルＭＯＳトランジスタＱ１１１の寄生ダイオード分電圧降下した値となるのでオフし、ＮチャネルＭＯＳトランジスタＱ１１３のゲートもＬｏｗなのでオフとなり、出力端子１０２はハイインピーダンスの状態となる。その状態においても、上記のように出力端子１０２に対しＶＤＤ１より高電位が印加された場合でも、ＰチャネルＭＯＳトランジスタＱ１１１の寄生ダイオードがＶＤＤ１に対し逆方向に直列接続される構成であるので、電源端子ＶＤＤ１へ電流が逆流入せず、出力端子１０２からの逆流を防止することが可能となる。
【００５９】
更に、電源端子ＶＤＤ１が０Ｖとなった場合、制御回路１３０の電源電圧も０Ｖになるため出力段を構成しているＰチャネルＭＯＳトランジスタＱ１１１，Ｑ１１２のゲートを制御しているＰチャネルＭＯＳトランジスタＱ１１４、Ｑ１１６、のソース電位も０Ｖとなり、ＰチャネルＭＯＳトランジスタＱ１１４、Ｑ１１６とＮチャネルＭＯＳトランジスタＱ１１５，Ｑ１１７の回路も確実にオフする。すなわち、図１においては、インバータ１２１とインバータ１２２が動作しない。よって、出力端子１０２に対して、ＶＤＤ１より高電位が印加された場合、出力端子１０２の電位が発生しても、ＰチャネルＭＯＳトランジスタＱ１１１の寄生ダイオードがＶＤＤ１に対し逆方向に直列接続される構成であるので、電源端子ＶＤＤ１へ電流が逆流入せず、出力端子１０２からの逆流を防止することが可能となる。
【００６０】
ここで、トレラントバッファ回路１００は、電源端子ＶＤＤ１と出力端子１０２の間にＰチャネルＭＯＳトランジスタＱ１１１とＱ１１２とが逆方向に直列接続されているので、ＰチャネルＭＯＳトランジスタＱ１１１とＱ１１２の寄生ダイオードにより出力端子１０２からＶＤＤ１にかけて流れる逆流入電流を防止することができる。
【００６１】
次に、制御回路１３０の動作を、図４の真理値表を用いて説明する。
【００６２】
図４は、図３の制御回路１３０の入力端子Ａ，Ｂ，ＩＮ、制御端子１３２，１３３，１３４、及び出力端子１０２の状態を真理値表に表した図である。
【００６３】
入力端子ＡがＨｉｇｈ，入力端子ＢがＬｏｗの場合、入力端子ＩＮの状態に関わらず制御端子１３２，１３３，１３４はそれぞれＬｏｗを出力し、出力端子１０２はハイインピーダンスの状態となる。
【００６４】
入力端子ＡがＬｏｗ，入力端子ＢがＬｏｗの場合、入力端子ＩＮの状態に関わらず制御端子１３２，１３３はＬｏｗ、制御端子１３４はＨｉｇｈを出力し、出力端子１０２はＬｏｗの状態となる。
【００６５】
入力端子Ａ、Ｂが共にＨｉｇｈの場合は、制御端子１３２がＨｉｇｈとなるので、出力端子１０２は、入力端子ＩＮをＬｏｗ／Ｈｉｇｈすることで、制御端子１３３はＬｏｗ／Ｈｉｇｈ，制御端子１３４はＨｉｇｈ／Ｌｏｗとなり、出力端子１０２はプッシュプル動作となる。
【００６６】
入力端子ＡがＬｏｗ，入力端子ＢがＨｉｇｈの場合は、制御端子１３２，１３３がＬｏｗとなるので、出力端子１０２は、入力端子ＩＮをＬｏｗ／Ｈｉｇｈすることで、制御端子１３４はＨｉｇｈ／Ｌｏｗとなり、出力端子１０２はオープンドレイン動作となる。
【００６７】
更に、電源端子ＶＤＤ１が０Ｖとなった場合、制御回路１３０の電源もＶＤＤ１であるので０Ｖになり、制御回路１３０の出力となる制御端子１３２，１３３，１３４も強制的にオフになり出力段のトレラント構成が保障される。よって、出力端子１０２に対して、ＶＤＤ１より高電位が印加された場合、出力端子１０２の電位が発生しても、制御回路１３０の出力が確実にオフされＰチャネルＭＯＳトランジスタＱ１１１の寄生ダイオードがＶＤＤ１に対し逆方向に直列接続される構成であるので、電源端子ＶＤＤ１へ電流が逆流入せず、出力端子１０２からの逆流を防止することが可能となる。
【００６８】
以上のように、本実施の形態によれば、トレラントバッファ回路１００は、電源端子ＶＤＤ１と出力端子１０２の間にソースを共有して直列接続されたＰチャンネルＭＯＳトランジスタＱ１１１，Ｑ１１２と、出力端子１０２と接地端子１０１の間に接続されたＮチャンネルＭＯＳトランジスタＱ１１３と、ＰチャンネルＭＯＳトランジスタＱ１１１のゲートに出力接続されたインバータ１２１と、ＰチャンネルＭＯＳトランジスタＱ１１２のゲートに出力接続されたインバータ１２２と、ＰチャネルＭＯＳトランジスタＱ１１１、ＰチャネルＭＯＳトランジスタＱ１１２、及びＮチャネルＭＯＳトランジスタＱ１１３にそれぞれ第１、第２及び第３の制御信号を出力してこれらのＭＯＳトランジスタのオン・オフを制御する制御回路１３０とを備える。例えば、制御回路１３０は、制御端子１３２，１３３，１３４をそれぞれＬｏｗ／Ｌｏｗ／Ｈｉｇｈ，又はＨｉｇｈ／Ｈｉｇｈ／Ｌｏｗとすることで、出力端子１０２にはＶＤＤ１と接地電位が出力されるプッシュプルの動作を実現する。また、制御端子１３２，１３３をＬｏｗ，制御端子１３４をＨｉｇｈ／Ｌｏｗとすることで、出力端子１０２はオープンドレイン動作となる。
【００６９】
このように、トレラントバッファ回路１００は、出力回路１１０のオープンドレイン動作時に出力端子１０２が出力回路１１０の電源電圧より高電位になる場合や、出力回路１１０のＶＤＤ１が０Ｖになった場合でも、出力端子１０２からＶＤＤ１にかけて電流の逆流入を防止することができる。
【００７０】
すなわち、従来の出力回路では、出力端子からの逆流入電流を防止するために、図７に示した低電圧電源ＶＤＤ１４と高電圧電源１５のような電位の異なる２電源構成のシステムが必要であった。これに対し、本実施の形態では、電源端子ＶＤＤ１のみの１電源構成での出力回路が実現できる。また、図７の従来の出力回路では、一定以上の電位に出力端子が持ち上がると、寄生ダイオードを通して電流の逆流入が発生する。本実施の形態では、それを防止することができる。
【００７１】
さらに、本実施の形態では、出力端子から見て出力段の電源側に、図７のＮチャネルＭＯＳトランジスタＱ２３のようなＮチャネルＭＯＳトランジスタを使用していないためダイナミックレンジを十分に確保することができる。
【００７２】
さらにまた、本実施の形態では、プッシュプル動作も可能であり、出力段のトランジスタも各々制御が可能である。
【００７３】
また、極めて簡易な回路構成で実現でき、部品点数が少なく容易に実施できる効果がある。
【００７４】
なお、本実施形態では、図１で示したインバータ１２１,１２２を、図２のようなＭＯＳトランジスタＱ１１４〜Ｑ１１７で示す構成を用いて説明したが、これらＣＭＯＳ構成に限定されるものではない。制御端子１３２，１３３に対してインバータとして機能する構成であればよく、ＣＭＯＳゲートの段数やＮＡＮＤ，ＮＯＲ構成など種類に制限は設けておらず、同様の動作が可能である。
【００７５】
（実施の形態２）
実施の形態２は、トレラントバッファ回路１００をＵＡＲＴインターフェースに適用した例である。
【００７６】
図５は、本発明の実施の形態２に係るトレラントバッファ回路を有するＵＡＲＴインターフェースのブロック図である。図１及び図２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【００７７】
図５に示すように、ＵＡＲＴインターフェース２００は、ＣＰＵ２１０と、レジスタ２２０と、出力回路１１０と制御回路１３０を有するトレラントバッファ回路１００とを備えて構成される。トレラントバッファ回路１００には、外部機器である外部システム回路２３０が接続される。
【００７８】
トレラントバッファ回路１００を搭載するＵＡＲＴインターフェース２００は、外部システム回路２３０からの信号を受信するレシーバ（ＲＸ）部と、ＣＰＵ２１０からの信号を外部システム回路２３０に送信するトランスミッタ（ＴＸ）部とから構成されるインターフェースである。図５では、ＣＰＵ２１０側から外部システム回路２３０に信号を送信するトランスミッタ（ＴＸ）部のインターフェースを示している。送受信される信号は、ＵＡＲＴ信号である。
【００７９】
トレラントバッファ回路１００と、ＣＰＵ２１０と、レジスタ２２０の電源は、電源端子ＶＤＤ１から供給され、外部システム回路２３０は他の電源で動作する。
【００８０】
ＣＰＵ２１０の出力は、トレラントバッファ回路１００の入力端子ＩＮに接続され、レジスタ２２０の出力はトレラントバッファ回路１００の入力端子ＡとＢに接続される。
【００８１】
トレラントバッファ回路１００は、制御回路１３０と出力回路１１０を含み、制御回路１３０の出力は出力回路１１０の入力に接続される。出力回路１１０の出力は、トレラントバッファ回路１００の出力端子１０２に接続されており、出力端子１０２は他の電源で構成された外部システム回路２３０の入出力端子に接続される。
【００８２】
以上のように構成されたトレラントバッファ回路１００を含んだ周辺ブロックの動作について説明する。
【００８３】
図５に示すように、ＣＰＵ２１０はレジスタ２２０に対し、所望のデータを書き込み、レジスタ２２０からは書き込まれたデータがそれぞれ並列データＡ，Ｂに変換されてトレラントバッファ回路１００に出力される。トレラントバッファ回路１００の入力端子Ａ，Ｂに入力された信号は、制御回路１３０に入力され、出力回路１１０を制御し、出力端子１０２の動作モードを設定する。ＣＰＵ２１０からの信号ＩＮは出力回路１１０の動作モードに従って出力端子１０２からプッシュプルモード、あるいはオープンドレインモードとして出力される場合や、ＣＰＵ２１０からの信号ＩＮの状態に関わらず出力端子１０２がハイインピーダンスモードになる。
【００８４】
上記の動作において、レジスタ２２０が入力端子Ａ／Ｂへ、Ｈｉｇｈ／Ｌｏｗを送出した場合、出力端子１０２はハイインピーダンスモードとなり、ＣＰＵ２１０から入力端子ＩＮへ送出された信号のＨｉｇｈ／Ｌｏｗに関わらず、出力端子１０２はハイインピーダンスの状態となる。
【００８５】
また、レジスタ２２０が入力端子Ａ、Ｂへ、共にＬｏｗを送出した場合、出力端子１０２はＬｏｗモードとなり、ＣＰＵ２１０から入力端子ＩＮへ送出された信号のＨｉｇｈ／Ｌｏｗに関わらず、出力端子１０２は接地状態となる。
【００８６】
更に、レジスタ２２０が入力端子Ａ、Ｂへ、共にＨｉｇｈを送出した場合、出力端子１０２はプッシュプル動作のモードとなり、ＣＰＵ２１０から入力端子ＩＮへ送出された信号のＨｉｇｈ／Ｌｏｗにより、出力端子１０２がＨｉｇｈ／Ｌｏｗと切り替わりプッシュプル動作となる。
【００８７】
上記プッシュプル動作時に、出力端子１０２は他の電源で構成された外部システム回路２３０に対して、トレラントバッファ回路１００の出力回路１１０の構成によりダイナミックレンジが十分に確保できる信号を送出が可能である。
【００８８】
次に、レジスタ２２０が入力端子Ａ／Ｂへ、共にＬｏｗ／Ｈｉｇｈを送出した場合、出力端子１０２はオープンドレイン動作のモードとなり、ＣＰＵ２１０から入力端子ＩＮへ送出された信号のＨｉｇｈ／Ｌｏｗにより、出力端子１０２がＨｉｇｈ／Ｌｏｗと切り替わりオープンドレイン動作となる。
【００８９】
そのオープンドレイン動作時に、出力端子１０２に対して他の電源で構成された外部システム回路２３０の出力部は、例えばＶＤＤ１より高電位が印加された電源と出力端子間に抵抗と、出力端子と接地間にＮチャネルＭＯＳトランジスタを用いた構成の場合など、出力端子１０２の電位がＶＤＤ１より高い電位になっても、トレラントバッファ回路１００の出力回路１１０の構成により、電源端子ＶＤＤ１へ電流が逆流入せず、出力端子１０２からの逆流を防止することが可能となる。
【００９０】
このように、実施の形態２によれば、ＵＡＲＴインターフェース２００に、図１及び図２のトレラントバッファ回路１００を適用することにより、出力オープンドレイン動作時や、ＶＤＤ１が０Ｖになった場合であっても、外部システム回路２３０の電源から出力端子１０２を介して電源端子ＶＤＤ１にかけて流れる逆流入電流を防止することができる。ＵＡＲＴインターフェース２００では、外部機器として外部システム回路２３０に様々な機器が接続される。ＵＡＲＴインターフェース２００が備えるトレラントバッファ回路１００は、出力オープンドレイン動作時に出力端子１０２が出力回路１１０の電源電圧より高電位になる場合や、出力回路１１０のＶＤＤ１が０Ｖになった場合でも、出力端子１０２からＶＤＤ１にかけて流れる逆流入電流を防止することができるので、ＵＡＲＴインターフェースを含む各種の出力インターフェースとして好適である。また、同様の理由で各種の出力インターフェースとして汎用に使用することができる。さらに簡素な構成であるため低コストで実現することができる。
【００９１】
（実施の形態３）
実施の形態３は、ＵＡＲＴインターフェースや外部システム機器との出力インターフェースを複数設けた例である。
【００９２】
図６は、本発明の実施の形態３に係るトレラントバッファ回路を含んだ周辺構成ブロック図である。
【００９３】
図６に示すように、出力インターフェース３００は、ＣＰＵ３１０と、レジスタ３２０と、複数のトレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃとを備えて構成される。トレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃには、それぞれ外部システム回路３３０，３４０，３５０が接続される。
【００９４】
トレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃは、図１、図２及び図５のトレラントバッファ回路１００と同様の構成を有する。トレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃは、それぞれ入力端子Ａ１〜Ａ３，Ｂ１〜Ｂ３，ＩＮ１〜ＩＮ３と、出力端子１０２Ａ，１０２Ｂ，１０２Ｃとを備える。
【００９５】
ＣＰＵ３１０側から出力された信号は、トレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃの各入力端子ＩＮ１，ＩＮ２，ＩＮ３に入力される。前述したように、トレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃは、プッシュプルやオープンドレイン等の動作モードに従って、出力端子１０２Ａ，１０２Ｂ，１０２Ｃを経由して外部システム回路３３０，３４０，３５０に信号を送信する。この信号は、トレラントバッファ回路１００Ａが例えばＵＡＲＴインターフェース２００である場合、ＵＡＲＴ信号である。
【００９６】
ここで、トレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃは、接続される外部機器（外部システム回路３３０，３４０，３５０）によって各種方式の信号を送信可能である。
【００９７】
トレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃと、ＣＰＵ３１０と、レジスタ３２０の電源は、電源端子ＶＤＤ１から供給され、外部システム回路３３０，３４０，３５０は他の電源で動作する。
【００９８】
ＣＰＵ３１０の出力は、トレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃの各入力端子ＩＮ１，ＩＮ２，ＩＮ３に接続され、レジスタ３２０の出力はトレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃの各入力端子Ａ１，Ａ２，Ａ３とＢ１，Ｂ２，Ｂ３に接続される。
【００９９】
トレラントバッファ回路１００Ａの出力端子１０２Ａは、他の電源で構成された外部システム回路３３０の入出力端子に接続されており、同様に、他のトレラントバッファ回路１００Ｂ，１００Ｃの出力端子１０２Ｂ，１０２Ｃは、各々の電源で構成された外部システム回路３４０，３５０の入出力端子に接続されている。
【０１００】
以上のように構成されたトレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃを含んだ周辺ブロックの動作について説明する。基本動作は、図５のトレラントバッファ回路１００を含んだ周辺回路の動作と同様であるため説明を省略し、異なる動作について述べる。
【０１０１】
図６に示すように、ＣＰＵ３１０は、レジスタ３２０に対し、所望のデータを書き込む。レジスタ３２０は、ＣＰＵ３１０により書き込まれたデータを複数の並列データＡ１，Ａ２，Ａ３とＢ１，Ｂ２，Ｂ３に変換する。レジスタ３２０は、変換した複数の並列データＡ１，Ａ２，Ａ３とＢ１，Ｂ２，Ｂ３を、それぞれ各トレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃに出力する。
【０１０２】
トレラントバッファ回路１００Ａは、入力端子Ａ１，Ｂ１に入力されたデータにより、トレラントバッファ回路１００Ａの出力回路１１０（図５参照）のモードを切り替えとともに、出力端子１０２Ａの動作モードを設定する。ＣＰＵ３１０からの信号ＩＮ１は、前記の動作モードに従って出力端子１０２Ａからプッシュプルモード、あるいはオープンドレインモードとして出力される場合や、ＣＰＵ３１０からの信号ＩＮ１の状態に関わらず出力端子１０２Ａがハイインピーダンスモードになる。
【０１０３】
トレラントバッファ回路１００Ｂ，１００Ｃについても、トレラントバッファ回路１００Ａと同様に、トレラントバッファ回路１００Ｂ，１００Ｃは、各入力端子Ａ２，Ａ３，Ｂ２，Ｂ３に入力されたデータにより、出力端子１０２Ｂ，１０２Ｃの動作モードを設定する。ＣＰＵ３１０からの信号ＩＮ２，ＩＮ３の信号は、設定された動作モードに従って出力端子１０２Ｂ，１０２Ｃから出力される。
【０１０４】
各出力端子１０２Ａ，１０２Ｂ，１０２Ｃに接続される外部システム回路３３０，３４０，３５０の入出力部分の構成は、ＭＯＳトランジスタのゲートへの入力、オープンドレイン、他電源からのプルアップ抵抗入出力構成など、さまざまな構成が考えられる。
【０１０５】
本発明のトレラントバッファ回路は、接続される回路の入出力構成に制限されることなく、電源端子ＶＤＤ１へ電流が逆流入せず、出力端子からの逆流を防止することが可能となる。
【０１０６】
また、ＣＰＵの構成によっては、更に複数のインターフェース信号が送信される場合があるが、上記の構成には限定されるものではなく、例えばＣＰＵの各インターフェース信号に対して本発明のトレラントバッファ回路を一度に並列に接続したインターフェースを構成することも可能である。
【０１０７】
さらに、トレラントバッファ回路の出力端子に接続される他の電源を持つ回路は、出力端子１つに対して複数回路が接続された構成でも、各々の動作モードにおいて、電源端子ＶＤＤ１の電位がいかなる場合でも、ＶＤＤ１への電流の逆流入の防止が可能である。
【０１０８】
このように、実施の形態３によれば、出力インターフェース３００は、複数のトレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃを備え、それぞれ外部システム回路３３０，３４０，３５０が接続される。外部システム回路３３０，３４０，３５０は、ＵＡＲＴインターフェースや外部システム機器の出力インターフェースである。また、トレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃは、実施の形態１のトレラントバッファ回路１００を適用する。したがって、実施の形態１，２と同様に、出力オープンドレイン動作時や、ＶＤＤ１が０Ｖになった場合でも外部システム回路２３０の電源から出力端子１０２を介して電源端子ＶＤＤ１にかけて流れる逆流入電流を防止することができる。
【０１０９】
特に、実施の形態３では、出力インターフェース３００に接続される外部システム回路３３０，３４０，３５０の特性・要求性能に合わせてトレラントバッファ回路１００Ａ，１００Ｂ，１００Ｃの動作を、例えば、ハイインピーダンス状態、Ｌｏｗ状態、プッシュプル動作、又はオープンドレイン動作などと任意に設定することができる。どのような外部機器へのインターフェースにも汎用に使用できるという優れた効果がある。
【０１１０】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。例えば、上記各実施の形態では、ＭＯＳトランジスタを使用した例について説明したが、どのようなＭＯＳトランジスタでもよい。例えば、ＭＩＳ（Metal Insulated Semiconductor）トランジスタであってもよい。またこのＭＩＳトランジスタは、ＳＯＩ（Silicon On Insulator）構造のシリコン基板上に形成されたＭＩＳトランジスタでもよい。さらに、バイポーラトランジスタ、Ｂｉ−ＣＭＯＳ、又はこれらの組み合わせであってもよい。但し、ＭＯＳトランジスタが消費電力の点で有利であることは言うまでもない。
【０１１１】
また、上記各実施の形態ではトレラントバッファ回路という名称を用いたが、これは説明の便宜上であり、バッファ回路、出力回路等であってもよいことは勿論である。
【０１１２】
さらに、上記トレラントバッファ回路を構成する各回路部、例えばインバータゲートの段数、論理素子の種類などは前述した実施の形態に限られない。当然のことながら、本トレラントバッファ回路に、各種補償用のトランジスタを付加してもよいことは言うまでもない。
【産業上の利用可能性】
【０１１３】
本発明に係るトレラントバッファ回路及びインターフェースは、トレラントバッファ回路として半導体集積回路の出力回路部全般に適用することが可能である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の実施の形態１に係るトレラントバッファ回路の構成を示す回路図
【図２】上記実施の形態１に係るトレラントバッファ回路の詳細な回路図
【図３】上記実施の形態１に係るトレラントバッファ回路の制御回路の具体的構成の一例を示す回路図
【図４】実施の形態１に係る他のトレラントバッファ回路の制御回路の入力端子、制御端子及び出力端子の状態を真理値表に表した図
【図５】本発明の実施の形態２に係るトレラントバッファ回路を有するＵＡＲＴインターフェースのブロック図
【図６】本発明の実施の形態３に係るトレラントバッファ回路を含んだ周辺構成ブロック図
【図７】従来の出力回路の回路図
【図８】従来の半導体スイッチ回路の回路図
【符号の説明】
【０１１５】
１００，１００Ａ，１００Ｂ，１００Ｃ  トレラントバッファ回路
１０１  接地端子
１０２  出力端子
１１０  出力回路
１２１，１２２  インバータ
１３０  制御回路
１３１  入力端子
１３２，１３３，１３４  制御端子
１４１，１４２，１４３，１４４，１４５  論理素子
２００  ＵＡＲＴインターフェース
２１０，３１０  ＣＰＵ
２２０，３２０  レジスタ
２３０，３３０，３４０，３５０  外部システム回路
３００  出力インターフェース
ＶＤＤ１  電源端子
Ｑ１１１，Ｑ１１２，Ｑ１１４，Ｑ１１６  ＰチャンネルＭＯＳトランジスタ
Ｑ１１３，Ｑ１１５，Ｑ１１７  ＮチャンネルＭＯＳトランジスタ
【図１】
2010130579.tif 000003
【図２】
2010130579.tif 000004
【図３】
2010130579.tif 000005
【図４】
2010130579.tif 000006
【図５】
2010130579.tif 000007
【図６】
2010130579.tif 000008
【図７】
2010130579.tif 000009
【図８】
2010130579.tif 000010