(57)【要約】【課題】Ｓｉピラーの上部の面積を十分に確保でき、さらなるシュリンク（小型化）に対応できる半導体装置を提供する。【解決手段】半導体基板１上に配置された複数の半導体ピラー部２と、半導体基板１上の第１方向における各半導体ピラー部２間に埋設された絶縁体ピラー部３と、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに第１方向に沿って連続して設けられた第１配線用凹部４と、半導体ピラー部２の第１配線用凹部４の内壁に設けられた第１絶縁膜と、第１配線用凹部４内に埋設された配線層６とを備える半導体装置とする。【選択図】図２
2010283071.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた複数の半導体ピラー部と、
前記半導体基板上の第１方向における各半導体ピラー部間に埋設された絶縁体ピラー部と、
前記半導体ピラー部の側壁および前記絶縁体ピラー部の側壁に前記第１方向に沿って連続して設けられた第１配線用凹部と、
前記半導体ピラー部の前記第１配線用凹部の内壁に設けられた第１絶縁膜と、
前記第１配線用凹部内に埋設された配線層とを備えることを特徴とする半導体装置。
【請求項２】
前記第１配線用凹部が、前記半導体ピラー部および前記絶縁体ピラー部の前記第１方向に沿う全ての側壁に設けられ、
前記配線層が、前記半導体ピラー部を挟み込むように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１配線用凹部が、前記半導体ピラー部および前記絶縁体ピラー部の前記第１方向に沿う全ての側壁に設けられ、前記半導体ピラー部の前記第１配線用凹部は前記半導体ピラー部を貫通せず前記絶縁体ピラー部の前記第１配線用凹部は前記絶縁体ピラー部を貫通しており、前記配線層が、前記半導体ピラー部を取り囲むように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体ピラー部が、前記第１方向および前記第１方向と交差する第２方向に沿ってマトリクス状に配置されていることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１方向に隣接する前記半導体ピラー部の基部間に、前記第１方向および前記第１方向と交差する第２方向に沿って延在する分離溝が設けられ、
前記分離溝の側壁に連続して設けられた第２配線用凹部内に導電配線が埋設されていることを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置。
【請求項６】
前記配線層が、ワード線であることを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置。
【請求項７】
半導体基板上に、複数の半導体ピラー部と、柱部が前記半導体基板上の第１方向における各半導体ピラー部間に埋設され、基部が所定の深さで前記半導体基板に埋設されて前記第１方向と交差する第２方向に延在している絶縁体ピラー部とを形成することにより、前記半導体ピラー部と前記絶縁体ピラー部とからなる前記第１方向に延在する複数の柱状列と、前記複数の柱状列間に配置され底部に前記半導体基板および前記絶縁体ピラー部の前記基部の露出された溝部とを形成する柱状部形成工程と、
前記溝部の側壁にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記溝部の前記底部を等方性エッチングすることにより、前記半導体ピラー部の側壁および前記絶縁体ピラー部の側壁に連続して第１配線用凹部を形成するエッチング工程と、
前記サイドウォールを除去する工程と、
前記半導体ピラー部の前記第１配線用凹部の内壁に第１絶縁膜を形成する工程と、
前記第１配線用凹部内に配線層を埋設する配線層形成工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記配線層形成工程が、前記溝部内に前記配線層となる導体を埋め込む工程と、前記導体の一部を異方性エッチングにより除去して、前記第１配線用凹部内にのみ前記導体を残存させる工程とを備えていることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記エッチング工程において、前記柱状列の前記第１方向に沿う全ての側壁に前記第１配線用凹部を形成することにより、前記半導体ピラー部を挟み込むように前記第１配線用凹部を形成することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エッチング工程において、前記半導体基板および前記絶縁体ピラー部を等しいエッチング速度で等方性エッチングすることを特徴とする請求項７〜請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記エッチング工程を、前記半導体ピラー部は貫通せず前記絶縁体ピラー部が貫通するまで行うことにより、前記半導体ピラー部を取り囲むように前記第１配線用凹部を形成することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記柱状部形成工程が、前記半導体基板上に前記第２方向に沿って複数の分離溝を形成する分離溝形成工程と、前記分離溝内を第２絶縁膜で埋め込む工程と、前記半導体基板および前記第２絶縁膜を等しいエッチング速度でエッチングすることにより、前記柱状列および前記溝部を形成する工程とを備えることを特徴とする請求項７〜請求項１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記分離溝形成工程の後に、前記分離溝の側壁にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記分離溝の底部を等方性エッチングすることにより、前記分離溝の側壁に前記第２方向に沿って連続して第２配線用凹部を形成する工程と、
前記サイドウォールを除去する工程と、
前記第２配線用凹部内に導電配線を埋設する導電配線形成工程とを備えることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記導電配線形成工程が、前記分離溝内に導電配線となる導体を埋め込む工程と、前記導体の一部を除去して、前記第２配線用凹部内にのみ前記導体を残存させる工程とを備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、半導体ピラー部（Ｓｉピラー）を備える半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
高集積化および微細化に適した半導体装置として、Ｓｉピラーを挟み込むようにゲート電極が形成されたダブルゲート構造のトランジスタや、Ｓｉピラーを取り囲むようにゲート電極が形成されたサラウンドゲート構造のトランジスタ備えるものが提案されている（例えば、特許文献１〜特許文献４参照）。
【０００３】
一般に、Ｓｉピラーを備えるトランジスタを形成する場合、狭ピッチで配置された複数のＳｉピラー間に設けられた溝内に、ゲート電極となる導体を埋め込んだ後、Ｓｉピラー間の溝幅の粗密差を利用して導体をエッチバックする方法や、溝内に形成したサイドウォールをマスクとして導体をエッチングする方法を用いて、隣接する他のトランジスタのゲート電極と電気的に分離されたゲート電極を形成している。
また、このようなトランジスタにおいては、通常、Ｓｉピラー間の溝にトランジスタのゲート電極をつなぐワード線を形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７７５７３号公報
【特許文献２】特開２００１−２９８１６６号公報
【特許文献３】特開２００６−４１５１３号公報
【特許文献４】特開平５−６９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体装置のさらなるシュリンク（小型化）によって、Ｓｉピラー間の溝幅の粗密差を利用してゲート電極となる導体をエッチバックすることや、溝内にゲート電極を分離するためのサイドウォールを形成することは、次第に困難となってきている。
また、Ｓｉピラーを備えるトランジスタでは、通常、Ｓｉピラーの上部にソース／ドレインとして機能する上部コンタクトを形成しなければならないが、半導体装置のさらなるシュリンクによって、Ｓｉピラーの上部の面積を十分に確保することが困難となってきている。具体的には、Ｓｉピラー間のピッチを増大させることなくＳｉピラーの上部の面積を十分に確保しようとすると、Ｓｉピラー間の溝にワード線を形成することが困難となってしまうため、Ｓｉピラーの上部の面積を狭くしなければならなかった。上部コンタクトの面積が不十分であると、コンタクト抵抗が大きくなるという問題が生じてしまう。
【課題を解決するための手段】
【０００６】
本発明者は、上記問題を解決するために、鋭意検討を重ねた。その結果、半導体ピラー部の側壁および絶縁体ピラー部の側壁に連続して凹部を形成し、凹部内に配線層を形成すればよいことを見出した。
【０００７】
本発明の半導体装置は、半導体基板上に設けられた複数の半導体ピラー部と、前記半導体基板上の第１方向における各半導体ピラー部間に埋設された絶縁体ピラー部と、前記半導体ピラー部の側壁および絶縁体ピラー部の側壁に前記第１方向に沿って連続して設けられた第１配線用凹部と、前記半導体ピラー部の前記第１配線用凹部の内壁に設けられた第１絶縁膜と、前記第１配線用凹部内に埋設された配線層とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置においては、配線層が半導体ピラー部の側壁および絶縁体ピラー部の側壁に第１方向に沿って連続して設けられた第１配線用凹部内に埋設されたものであるので、半導体ピラー部間に配線層を配置する場合と比較して、半導体ピラー部間を狭くすることが可能となり、半導体装置のさらなるシュリンクに対応可能なものとなる。
また、本発明の半導体装置では、配線層が半導体ピラー部の側壁および絶縁体ピラー部の側壁に第１方向に沿って連続して設けられた第１配線用凹部内に埋設されたものであるので、配線層をワード線として用いることが可能となる。したがって、本発明の半導体装置では、半導体ピラー部間にワード線を形成する必要がなく、半導体ピラー部間にワード線を形成する場合と比較して小型化が可能である。また、本発明の半導体装置は、配線層とワード線とを別々に形成する場合と比較して、容易に製造できるものとなる。
また、本発明の半導体装置では、ワード線として用いることが可能な配線層が第１配線用凹部内に埋設されたものであるので、半導体ピラー部の一部と配線層とが平面視で重なり合うことになり、半導体ピラー部と配線層および／またはワード線とが平面視で重なり合わない場合と比較して、半導体ピラー部の上部の面積の確保が容易となり、上部コンタクトの面積が確保しやすいものとなる。
【０００９】
また、本発明の半導体装置の製造方法は、半導体基板上に、複数の半導体ピラー部と、柱部が前記半導体基板上の第１方向における各半導体ピラー部間に埋設され、基部が所定の深さで前記半導体基板に埋設されて前記第１方向と交差する第２方向に延在している絶縁体ピラー部とを形成することにより、前記半導体ピラー部と前記絶縁体ピラー部とからなる前記第１方向に延在する複数の柱状列と、前記複数の柱状列間に配置され底部に前記半導体基板および前記絶縁体ピラー部の前記基部の露出された溝部とを形成する柱状部形成工程と、前記溝部の側壁にサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記溝部の前記底部を等方性エッチングすることにより、前記半導体ピラー部の側壁および絶縁体ピラー部の側壁に連続して第１配線用凹部を形成するエッチング工程と、前記サイドウォールを除去する工程と、前記半導体ピラー部の前記第１配線用凹部の内壁に第１絶縁膜を形成する工程と、前記第１配線用凹部内に配線層を埋設する配線層形成工程とを備えているので、半導体ピラー部間の溝幅の粗密差を利用したり、溝内にゲート電極を分離するためのサイドウォールを形成したりすることなく、単純で容易なエッチングを用いて第２方向に隣接する他のトランジスタの配線層と電気的に分離された配線層を形成でき、容易にさらなるシュリンクに対応可能な本発明の半導体装置が得られる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の半導体装置の一例であるＤＲＡＭの製造途中の一部を示した平面図であり、ＤＲＡＭの平面構造を説明するための模式図である。
【図２】図２は、図１に示したＤＲＡＭの斜視図である。
【図３】図３は、図１および図２に示したＤＲＡＭの断面図であり、図１および図２に示したＢ−Ｂ’線に対応する断面図である。
【図４】図４は、図１および図２に示したＤＲＡＭの断面図であり、図１および図２に示したＣ−Ｃ’線に対応する断面図である。
【図５】図５は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図５（ａ）は平面図であり、図５（ｂ）は図５（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図６】図６は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図７】図７は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図８】図８は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図８（ａ）は平面図であり、図８（ｂ）は図８（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図９】図９は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図１０】図１０は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図１１】図１１は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１１（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図１２】図１２は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１２（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図１３】図１３は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１３（ａ）は平面図であり、図１３（ｂ）は図１３（ａ）に示したＢ−Ｂ’線に対応する断面図であり、図１３（ｃ）は図１３（ａ）に示したＣ−Ｃ’線に対応する断面図である。
【図１４】図１４は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１４（ａ）は平面図であり、図１４（ｂ）は図１４（ａ）に示したＢ−Ｂ’線に対応する断面図であり、図１４（ｃ）は図１４（ａ）に示したＣ−Ｃ’線に対応する断面図である。
【図１５】図１５は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１５（ａ）は平面図であり、図１５（ｂ）は図１５（ａ）に示したＢ−Ｂ’線に対応する断面図であり、図１５（ｃ）は図１５（ａ）に示したＣ−Ｃ’線に対応する断面図である。
【図１６】図１６は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１６（ａ）は平面図であり、図１６（ｂ）は図１６（ａ）に示したＢ−Ｂ’線に対応する断面図であり、図１６（ｃ）は図１６（ａ）に示したＣ−Ｃ’線に対応する断面図である。
【図１７】図１７は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１７（ａ）は平面図であり、図１７（ｂ）は図１７（ａ）に示したＢ−Ｂ’線に対応する断面図であり、図１７（ｃ）は図１７（ａ）に示したＣ−Ｃ’線に対応する断面図である。
【図１８】図１８は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１８（ａ）は平面図であり、図１８（ｂ）は図１８（ａ）に示したＢ−Ｂ’線に対応する断面図であり、図１８（ｃ）は図１８（ａ）に示したＣ−Ｃ’線に対応する断面図である。
【図１９】図１９は、本発明の半導体装置の他の例であるＤＲＡＭの一部を示した平面図であり、ＤＲＡＭの平面構造を説明するための模式図である。
【図２０】図２０は、図１９に示したＤＲＡＭの斜視図である。
【図２１】図２１は、図１９および図２０に示したＤＲＡＭの断面図であり、図１９および図２０に示したＣ−Ｃ’線に対応する断面図である。
【図２２】図２２は、図１９〜図２１に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１９および図２０に示したＣ−Ｃ’線に対応する断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態について、図面を参照して説明する。
「第１実施形態」
図１は、本発明の半導体装置の一例であるＤＲＡＭの製造途中の一部を示した平面図であり、ＤＲＡＭの平面構造を説明するための模式図である。また、図２は、図１に示したＤＲＡＭの斜視図である。図３は、図１および図２に示したＤＲＡＭの断面図であり、図１および図２に示したＢ−Ｂ’線に対応する断面図である。図４は、図１および図２に示したＤＲＡＭの断面図であり、図１および図２に示したＣ−Ｃ’線に対応する断面図である。
【００１２】
本実施形態の図１〜図４に示すＤＲＡＭは、ゲート線（配線層）６の延在方向である第１方向および第１方向と交差する方向であってビット線９（導電配線）の延在方向である第２方向に沿って、半導体基板であるシリコン基板１上にマトリクス状に配置された複数の半導体ピラー部２を備えている。本実施形態のＤＲＡＭにおいては、ゲート線６は周辺回路まで延在して形成されており、ゲート線６がワード線を兼ねるものとされている。また、半導体ピラー部２は、図１及び図２に示すように、ゲート線６よりも表面から深い位置に設けられているビット線９の間隔に影響を与える第１方向側の辺が第２方向側の辺よりも長い平面視長方形の四角柱状とされている。なお、半導体ピラー部２の平面形状は、第１方向側の辺が第２方向側の辺よりも長い長方形とすることができるが、第２方向側の辺が第１方向側の辺よりも長い長方形であっても正方形や平行四辺形であってもよいし、その他の形状であってもよい。また、本実施形態のＤＲＡＭにおいては、第２方向が第１方向と直交する方向とされているが、第２方向は第１方向と交差する方向であればよく、直交していなくてもよい。
【００１３】
また、図３に示すように、半導体ピラー部２上には、上部コンタクト１６と、円柱状のシリンダ１５とがこの順で形成されている。
【００１４】
半導体ピラー部２は、図２および図３に示すように、シリコン基板１をパターニングすることにより形成されたものであり、柱状の柱部２ａを有している。半導体ピラー部２の柱部２ａは、所定の深さで第１方向と交差する第２方向に延在している平面視線状の基部２ｂと一体化されている。半導体ピラー部２の基部２ｂは、シリコン基板１をパターニングすることにより形成されたものであり、第１方向に隣接する半導体ピラー部２の基部２ｂ間に設けられ、第２方向に沿って延在する分離溝７によって分離されている。
【００１５】
また、図２に示すように、分離溝７の側壁には、ビット線用凹部８（第２配線用凹部）が第２方向に沿って連続して設けられている。ビット線用凹部８は、断面視円弧状とされており、分離溝７の第２方向に沿う全ての側壁に設けられている。ビット線用凹部８内にはビット線９が埋設されており、図２に示すように、ビット線９が、半導体ピラー部２の基部２ｂを挟み込むように配置されている。
【００１６】
また、本実施形態のＤＲＡＭは、図１、図２、図４に示すように、第１方向および第２方向に沿ってマトリクス状に配置された絶縁体ピラー部３を備えている。絶縁体ピラー部３は、図２および図４に示すように、各半導体ピラー部２の柱部２ａと同形でシリコン基板１上の第１方向における各半導体ピラー部２間に埋設された柱部３ａを有している。絶縁体ピラー部３の柱部３ａは、半導体ピラー部２の柱部２ａと同形とすることができるが、半導体ピラー部２の柱部２ａと同形でなくてもよく、例えば、平面視における第１方向の長さを半導体ピラー部２と異ならせてもよい。また、絶縁体ピラー部３は、シリコン基板１に所定の深さで埋設されて第１方向と交差する第２方向に延在している基部３ｂを有している。絶縁体ピラー部３の基部３ｂは、図１および図２に示すように、分離溝７に埋め込まれている。
【００１７】
また、本実施形態のＤＲＡＭにおいては、図２に示すように、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに第１方向に沿って連続して設けられたゲート用凹部（第１配線用凹部）４が備えられている。図２に示すように、ゲート用凹部４は、半導体ピラー部２および絶縁体ピラー部３間を第１方向に分断する溝部１２に向かって開口する断面視円弧状とされており、半導体ピラー部２および絶縁体ピラー部３の第１方向に沿う全ての側壁に設けられている。
【００１８】
ゲート用凹部４の内壁には、図３および図４に示すように、ゲート絶縁膜（第１絶縁膜）５（図２においては図示略）が設けられ、ゲート用凹部４内には、ゲート線６が埋設されている。本実施形態のＤＲＡＭにおいては、図２および図３に示すように、ゲート線６が、ゲート絶縁膜５を介して半導体ピラー部２を挟み込むように配置されており、半導体ピラー部２のゲート線６によって挟まれた領域がトランジスタのチャネルとして機能するものとされている。したがって、本実施形態のＤＲＡＭは、縦型のダブルゲート構造のトランジスタを備えるものとされている。
【００１９】
なお、本実施形態のＤＲＡＭにおいては、第２方向に隣接するゲート線６は、図１および図２に示すように、第１方向に延在する溝部１２によって分離されている。また、ゲート線６とビット線９とは、図１に示すように、平面視で交差するように配置されており、図２に示すように、ゲート線６がビット線９よりも表面から深い位置に設けられ、絶縁体ピラー部３の基部３ｂによって、平面視で交差する位置でのゲート線６とビット線９とが絶縁されている。
また、本実施形態のＤＲＡＭにおいては、図１〜図４に示すように、半導体ピラー部２および絶縁体ピラー部３の一部とゲート線６とが平面視で重なり合っており、半導体ピラー部２の一部とビット線９が平面視で重なり合っている。
【００２０】
＜製造方法＞
次に、図１〜図４に記載のＤＲＡＭの製造方法について例を挙げて説明する。図５〜図１８は、図１〜図４に示したＤＲＡＭの製造方法の一例を説明するための図である。図５〜図１８の（ａ）は平面図であり、図５〜図１２の（ｂ）は図５〜図１２の（ａ）に示したＡ−Ａ’線に対応する断面図である。また、図１３〜図１８の（ｂ）は図１３〜図１８の（ａ）に示したＢ−Ｂ’線に対応する断面図であり、図１３〜図１８の（ｃ）は図１３〜図１８の（ａ）に示したＣ−Ｃ’線に対応する断面図である。
【００２１】
図１〜図４に記載のＤＲＡＭを製造するには、まず、シリコン基板１上に酸化膜１０ａを設ける。その後、図５に示すように、酸化膜１０ａ上に窒化膜などからなるハードマスク１０を設け、図６に示すように、酸化膜１０ａおよびハードマスク１０の図２に示す分離溝７を形成する領域を選択的に除去し、シリコン基板１を露出させる。
なお、本実施形態においては、シリコン基板１上に酸化膜１０ａを設ける場合を例に挙げて説明するが、酸化膜１０ａは設けられていなくてもよい。
次いで、表面に露出されたシリコン基板１をエッチングすることにより、図７に示すように、シリコン基板１上に第２方向に沿って複数の分離溝７を形成する（分離溝形成工程）。
【００２２】
分離溝形成工程の後、図８に示すように、分離溝７の側壁７ａ、酸化膜１０ａおよびハードマスク１０の側壁にサイドウォール７ｂを形成する。サイドウォール７ｂとしては、分離溝７の底部７ｃをウエットエッチングもしくはドライエッチングする際に、分離溝７の底部７ｃを構成するシリコン基板１とのエッチング選択比（エッチング速度比）が十分に大きいものであることが好ましく、例えば、酸化膜、窒化膜などを用いることが好ましい。
続いて、サイドウォール７ｂをマスクとして、図８に示す分離溝７の底部７ｃを等方性エッチングする。このことにより、図９に示すように、分離溝７の側壁７ａに第２方向に沿って連続してビット線用凹部８を形成される。ここでのエッチングは、ウエットエッチングであってもよいしドライエッチングであってもよい。
【００２３】
なお、分離溝７の底部７ｃをエッチングする際に設けられるサイドウォール７ｂは、例えば、ゲート電極を分離するために半導体ピラー部間の溝に設けられるサイドウォールと比較して、厚みの薄いものである。より詳細には、ゲート電極を分離するために設けられるサイドウォールは、ゲート電極の厚みを十分に確保するために、通常、ゲート電極の厚み以上の厚みで側壁に設けられる。これに対し、分離溝７の底部７ｃをエッチングする際に設けられるサイドウォール７ｂは、分離溝７の側壁７ａがエッチングされることを防止できればよい。このため、分離溝７の底部７ｃをエッチングする際に設けられるサイドウォール７ｂは、ゲート電極を分離するために設けられるサイドウォールと比較して厚みを薄くすることができる。よって、本実施形態においては、分離溝７の底部７ｃをエッチングするためにサイドウォール７ｂを用いているが、サイドウォール７ｂを用いるために分離溝７の幅を広くする必要はない。
【００２４】
次いで、サイドウォール７ｂを除去し、ビット線用凹部８内にビット線９を埋設する（導電配線形成工程）。導電配線形成工程では、まず、図１０に示すように分離溝７内にビット線９となる導体９ａを埋め込む。その後、導体９ａの一部をドライエッチングなどにより選択的に除去して、図１１に示すように、ビット線用凹部８内にのみ導体９ａを残存させてビット線９を形成する。
【００２５】
続いて、図１２および図１３に示すように、分離溝７内を第２絶縁膜３１で埋め込む。その後、酸化膜１０ａおよびハードマスク１０の図２に示す溝部１２を形成する領域を選択的に除去して、露出されたシリコン基板１および第２絶縁膜３１を等しいエッチング速度でエッチングすることにより、図１４に示すように、柱状列１１および溝部１２を形成する（柱状部形成工程）。
柱状部形成工程が終了した段階では、図１４に示すように、シリコン基板１上に、複数の半導体ピラー部２と、柱部３ａがシリコン基板１上の第１方向における各半導体ピラー部２間に埋設され、基部３ｂが所定の深さでシリコン基板１に埋設されて第１方向と交差する第２方向に延在している絶縁体ピラー部３とが形成されている。このことにより、半導体ピラー部２と絶縁体ピラー部３とからなる第１方向に延在する複数の柱状列１１と、複数の柱状列１１間に配置され、底部１２ａにシリコン基板１および絶縁体ピラー部３の基部３ｂの露出された溝部１２とが形成される。なお、溝部１２の深さＤ１は、ゲート線６を形成した段階で、ゲート線６とビット線９との深さ方向の距離を十分に確保できる深さに決定される。
【００２６】
続いて、図１５に示すように、溝部１２の側壁にサイドウォール１２ｂを形成する。その後、サイドウォール１２ｂをマスクとして溝部１２の底部１２ａを等方性エッチングする。このことにより、図１６に示すように、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに連続してゲート用凹部４が形成されるとともに、溝部１２の深さが深くなり、半導体ピラー部２および絶縁体ピラー部３の長さが長くなる（エッチング工程）。
【００２７】
本実施形態においては、図１６（ａ）および図１６（ｂ）に示すように、エッチング工程において、柱状列１１の第１方向に沿う全ての側壁にゲート用凹部４を形成することにより、半導体ピラー部２を挟み込むようにゲート用凹部４を形成する。
また、本実施形態においては、エッチング工程において、シリコン基板１および絶縁体ピラー部３を等しいエッチング速度で等方性エッチングすることが好ましい。シリコン基板１および絶縁体ピラー部３のエッチング速度を等しくすることで、半導体ピラー部２のゲート用凹部４の幅と絶縁体ピラー部３のゲート用凹部４の幅とを等しくすることができる。
【００２８】
なお、溝部１２の底部１２ａをエッチングする際に設けられるサイドウォール１２ｂは、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃがエッチングされることを防止できればよいため、分離溝７の底部７ｃをエッチングする際に設けられるサイドウォール７ｂと同様に、ゲート電極を分離するために半導体ピラー部間の溝に設けられるサイドウォールと比較して、厚みを薄くすることができる。よって、本実施形態においては、溝部１２の底部１２ａをエッチングするためにサイドウォール１２ｂを用いているが、サイドウォール１２ｂを用いるために溝部１２の幅を広くする必要はない。
【００２９】
その後、サイドウォール１２ｂを除去し、図１７に示すように、半導体ピラー部２および絶縁体ピラー部３のゲート用凹部４の内壁にゲート絶縁膜５を形成する。続いて、ゲート用凹部内４にゲート線６を埋設する（ゲート線（配線層）形成工程）。
ゲート線形成工程においては、まず、図１７に示すように、溝部１２内にゲート線６となる導体６ａを埋め込む。次いで、導体６ａの一部をドライエッチングなどの異方性エッチングにより選択的に除去して、ゲート用凹部４内にのみ導体６ａを残存させて、図１８に示すように、ゲート線６を形成する。
その後、ハードマスク１０と、ハードマスク１０に接しているゲート絶縁膜５と、酸化膜１０ａとを除去し、露出された半導体ピラー部２上に上部コンタクト１６を形成する。次いで、上部コンタクト１６上にシリンダ１５を形成する。以上の製造工程により、図１〜図４に記載のＤＲＡＭが得られる。
【００３０】
本実施形態のＤＲＡＭにおいては、ゲート線６が半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに第１方向に沿って連続して設けられたゲート用凹部４内に埋設されたものであるので、半導体ピラー部２および絶縁体ピラー部３の一部とゲート線６とが平面視で重なり合うことになり、半導体ピラー部間にゲート線を配置する場合と比較して、半導体ピラー部２間を狭くすることが可能となり、さらなるシュリンクに対応可能なものとなる。また、本実施形態のＤＲＡＭでは、半導体ピラー部２間を狭くすることが可能であるので、半導体ピラー部２の上部の面積の確保が容易となり、上部コンタクト１６の面積が確保しやすいものとなる。
【００３１】
また、本実施形態のＤＲＡＭにおいては、ゲート線６がワード線を兼ねるものであるので、半導体ピラー部２間にワード線を形成する必要がなく、半導体ピラー部２間にワード線を形成する場合と比較して小型化が可能であるし、ゲート線とワード線とを別々に形成する場合と比較して、容易に製造できる。
【００３２】
また、本実施形態のＤＲＡＭでは、第１方向に隣接する半導体ピラー部２の基部２ｂ間に、第２方向に沿って延在する分離溝７が設けられ、分離溝７の側壁７ａに連続して設けられたビット線用凹部８内にビット線９が埋設されているので、半導体ピラー部２の一部とビット線９とが平面視で重なり合うことになり、半導体ピラー部間にビット線を配置する場合と比較して、半導体ピラー部２間を狭くすることが可能となり、さらなるシュリンクに対応可能なものとなる。
【００３３】
また、本実施形態のＤＲＡＭの製造方法は、シリコン基板１上に、複数の半導体ピラー部２と、柱部３ａがシリコン基板１上の第１方向における各半導体ピラー部２間に埋設され、基部３ｂが所定の深さでシリコン基板１に埋設されて第１方向と交差する第２方向に延在している絶縁体ピラー部３とを形成することにより、半導体ピラー部２と絶縁体ピラー部３とからなる第１方向に延在する複数の柱状列１１と、複数の柱状列１１間に配置され底部１２ａにシリコン基板１および絶縁体ピラー部３の基部３ａの露出された溝部１２とを形成する柱状部形成工程と、溝部１２の側壁にサイドウォール１２ｂを形成する工程と、サイドウォール１２ｂをマスクとして溝部１２の底部１２ａを等方性エッチングすることにより、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに連続してゲート用凹部４を形成するエッチング工程と、サイドウォール１２ｂを除去する工程と、半導体ピラー部２のゲート用凹部４の内壁にゲート絶縁膜５を形成する工程と、ゲート用凹部４内にゲート線６を埋設するゲート線形成工程とを備えているので、半導体ピラー部２間の溝幅の粗密差を利用したり、溝内にゲート電極を分離するためのサイドウォールを形成したりすることなく、単純で容易なエッチングを用いて第２方向に隣接する他のトランジスタのゲート線と電気的に分離されたゲート線６を形成でき、容易にさらなるシュリンクに対応可能な本実施形態のＤＲＡＭが得られる。
【００３４】
「第２実施形態」
第１実施形態においては、半導体ピラー部２のゲート線６によって挟まれた領域がトランジスタのチャネルとして機能するダブルゲート構造のトランジスタを備えるＤＲＡＭを例に挙げて説明したが、本発明の半導体装置はダブルゲート構造のトランジスタを備えるＤＲＡＭに限定されるものではなく、例えば、図１９に示すサラウンドゲート構造のトランジスタを備えるＤＲＡＭであってもよい。
図１９は、本発明の半導体装置の他の例であるＤＲＡＭの一部を示した平面図であり、ＤＲＡＭの平面構造を説明するための模式図である。また、図２０は、図１９に示したＤＲＡＭの斜視図である。図２１は、図１９および図２０に示したＤＲＡＭの断面図であり、図１９および図２０に示したＣ−Ｃ’線に対応する断面図である。
【００３５】
図１９に示すＤＲＡＭにおいて、図１〜図４に示すＤＲＡＭと同じ部材については、同じ符号を付し、説明を省略する。
図１９に示すＤＲＡＭにおいても図１〜図４に示すＤＲＡＭと同様に、第１方向および第２方向に沿って、シリコン基板１上にマトリクス状に配置された平面視長方形の複数の半導体ピラー部２と、シリコン基板１上の第１方向における各半導体ピラー部２間に埋設された絶縁体ピラー部３とを備えている。
【００３６】
また、図１９に示すＤＲＡＭにおいてもゲート線６１は周辺回路まで延在して形成されており、ゲート線６１がワード線を兼ねるものとされている。
また、本実施形態のＤＲＡＭにおいても、図２０に示すように、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに第１方向に沿って連続して設けられたゲート用凹部４１が備えられている。ゲート用凹部４１は、半導体ピラー部２および絶縁体ピラー部３の第１方向に沿う全ての側壁に設けられ、半導体ピラー部２のゲート用凹部４１は半導体ピラー部２を貫通せず、絶縁体ピラー部３のゲート用凹部４１のみが絶縁体ピラー部３を貫通している。よって、図２０に示すように、半導体ピラー部２のゲート用凹部４１は、図１９に示すＤＲＡＭと同様に、断面視円弧状とされている。しかし、図２１に示すように、絶縁体ピラー部３のゲート用凹部４１は、図１９に示すＤＲＡＭと異なり、第２方向の断面視矩形とされており、絶縁体ピラー部３を介して向かい合う隣接するゲート用凹部４１同士が一体化されている。
【００３７】
また、図２１に示すように、ゲート用凹部４１の内壁には、ゲート絶縁膜５１（図２０においては図示略）が設けられ、ゲート用凹部４１内には、ゲート線６１が埋設されている。本実施形態のＤＲＡＭにおいては、ゲート線６１が、ゲート絶縁膜５１を介して半導体ピラー部２を取り囲むように配置され、半導体ピラー部２のゲート線６１によって取り囲まれた領域がトランジスタのチャネルとして機能するものとされている。したがって、本実施形態のＤＲＡＭは、縦型のサラウンドゲート構造のトランジスタを備えるものとされている。
【００３８】
また、図１９に示すＤＲＡＭにおいては、半導体ピラー部２の一部および絶縁体ピラー部３の全部とゲート線６１とが平面視で重なり合っており、半導体ピラー部２の一部とビット線９が平面視で重なり合っている。
【００３９】
＜製造方法＞
次に、図１９に示すＤＲＡＭの製造方法について例を挙げて説明する。図２２は、図１９〜図２１に示したＤＲＡＭの製造方法の一例を説明するための図であり、図１９および図２０に示したＣ−Ｃ’線に対応する断面図である。
【００４０】
図１９に記載のＤＲＡＭを製造するには、まず、図１〜図４に示すＤＲＡＭと同様にして柱状部形成工程までの各工程を行う。
続いて、図１〜図４に示すＤＲＡＭと同様にして、溝部１２の側壁にサイドウォール１２ｂを形成する。その後、サイドウォール１２ｂをマスクとして溝部１２の底部１２ａを等方性エッチングし（図１５参照）、図２２に示すように、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに連続してゲート用凹部４１を形成する（エッチング工程）。
【００４１】
本実施形態においては、図１９および図２２に示すように、エッチング工程を、図１〜図４に示すＤＲＡＭと異なり、半導体ピラー部２は貫通せず絶縁体ピラー部３のみが貫通するまで行うことにより、半導体ピラー部２を取り囲むようにゲート用凹部４１を形成する。
具体的には、図１〜図４に示すＤＲＡＭと同様にしてエッチング工程を行うことにより半導体ピラー部２を挟み込むようにゲート用凹部となる凹部を形成（図１６参照）した後、絶縁体ピラー部３のみエッチングすることにより、半導体ピラー部２を取り囲むようにゲート用凹部４１を形成できる。
また、エッチング工程において、シリコン基板１のエッチング速度が絶縁体ピラー部３のエッチング速度よりも遅くなるようにして等方性エッチングを行ってもよい。このようにエッチング工程におけるエッチング速度を調整することによっても、半導体ピラー部２を取り囲むようにゲート用凹部４１を形成できる。
【００４２】
その後、図１〜図４に示すＤＲＡＭと同様にして、サイドウォール１２ｂを除去し、図２２に示すように、半導体ピラー部２および絶縁体ピラー部３のゲート用凹部４１の内壁にゲート絶縁膜５１を形成する。続いて、図１〜図４に示すＤＲＡＭと同様にして、ゲート用凹部内４１にゲート線６１を埋設する（ゲート線（配線層）形成工程）。
すなわち、図２２に示すように、ゲート線形成工程において、溝部１２内にゲート線６１となる導体６１ａを埋め込む。次いで、導体６１ａの一部をドライエッチングなどの異方性エッチングにより選択的に除去して、図１９および図２１に示すように、ゲート用凹部４１内にのみ導体６ａを残存させてゲート線６１を形成する。
その後、図１〜図４に示すＤＲＡＭと同様に、ハードマスク１０と、ハードマスク１０に接しているゲート絶縁膜５１と、露出された酸化膜１０ａとを除去し、露出された半導体ピラー部２上に上部コンタクト１６を形成する。次いで、上部コンタクト１６上にシリンダ１５を形成する。以上の製造工程により、図１９〜図２１に記載のＤＲＡＭが得られる。
【００４３】
本実施形態のＤＲＡＭは、ゲート線６１が半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに第１方向に沿って連続して設けられたゲート用凹部４１内に埋設されたものであるので、半導体ピラー部２の一部および絶縁体ピラー部３の全部とゲート線６１とが平面視で重なり合うことになり、半導体ピラー部間にゲート線を配置する場合と比較して、半導体ピラー部２間を狭くすることが可能となり、さらなるシュリンクに対応可能なものとなる。また、本実施形態のＤＲＡＭにおいても、図１〜図４に示すＤＲＡＭと同様に、半導体ピラー部２間を狭くすることが可能であるので、半導体ピラー部２の上部の面積の確保が容易となり、上部コンタクト１６の面積が確保しやすいものとなる。
【００４４】
また、本実施形態のＤＲＡＭにおいても、ゲート線６１がワード線を兼ねるものであるので、半導体ピラー部２間にワード線を形成する必要がなく、半導体ピラー部２間にワード線を形成する場合と比較して小型化が可能であるし、ゲート線とワード線とを別々に形成する場合と比較して、容易に製造できる。
【００４５】
また、本実施形態のＤＲＡＭの製造方法においても、図１〜図４に示すＤＲＡＭと同様に、柱状部形成工程と、溝部１２の側壁にサイドウォール１２ｂを形成する工程と、サイドウォール１２ｂをマスクとして溝部１２の底部１２ａを等方性エッチングすることにより、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに連続してゲート用凹部４１を形成するエッチング工程と、サイドウォール１２ｂを除去する工程と、半導体ピラー部２のゲート用凹部４１の内壁にゲート絶縁膜５１を形成する工程と、ゲート用凹部４１内にゲート線６１を埋設するゲート線形成工程とを備えているので、半導体ピラー部２間の溝幅の粗密差を利用したり、溝内にゲート電極を分離するためのサイドウォールを形成したりすることなく、単純で容易なエッチングを用いて第２方向に隣接する他のトランジスタのゲート線と電気的に分離されたゲート線６１を形成でき、容易にさらなるシュリンクに対応可能な本実施形態のＤＲＡＭが得られる。
【符号の説明】
【００４６】
１…シリコン基板（半導体基板）、２…半導体ピラー部、２ａ、３ａ…柱部、２ｂ、３ｂ…基部、２ｃ、３ｃ、７ａ…側壁、３…絶縁体ピラー部、４、４１…ゲート用凹部（第１配線用凹部）、５、５１…ゲート絶縁膜（第１絶縁膜）、６、６１…ゲート線（配線層）、６ａ、９ａ、６１ａ…導体、７…分離溝、７ｂ、１２ｂ…サイドウォール、７ｃ、１２ａ…底部、８…ビット線用凹部（第２配線用凹部）、９…ビット線（導電配線）、１０…ハードマスク、１０ａ…酸化膜、１２…溝部、３１…絶縁膜（第２絶縁膜）、１１…柱状列、１５…シリンダ、１６…上部コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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