(57)【要約】【課題】データを正確に読み出すことのできる不揮発性半導体記憶装置を提供する。【解決手段】ロウデコーダ２は、書き込み指示信号ＷＥ及び読み出し指示信号ＲＥを受け、行アドレス信号の入力状態に従って複数のワード線ＷＬのうちの少なくとも１本のワード線を選択的に活性化する。データバッファ３は、書き込み指示信号ＷＥを受けたときにデータ入力信号を受け、それぞれ対応するビット線ＢＬを駆動するとともに、読み出し指示信号ＲＥを受けたときにビット線ＢＬに伝達される微小な読み出し信号を増幅してデータ出力信号を出力する。電源回路４は、メモリセルに対し所定の電圧を供給するとともに、読み出し指示信号ＲＥを受けて供給電圧を接地電位ＶＳＳに保持する。【選択図】図１
2010113746.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数のワード線及び複数のビット線の各交点にメモリセルが配置されて構成されるメモリセルアレイと、
書き込み指示信号及び読み出し指示信号を受け、行アドレス信号の入力状態に従って複数のワード線を選択的に活性化するロウデコーダと、
書き込み指示信号を受けたときにデータ入力信号を受け、それぞれ対応する前記ビット線を駆動するとともに、読み出し指示信号を受けたときに前記ビット線に伝達される微小な読み出し信号を増幅してデータ出力信号を出力するデータバッファと、
前記メモリセルに対し所定の電圧を供給するとともに、前記読み出し指示信号を受けて前記電圧を接地電位に保持する電源回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電源回路は、
電源電圧を所定の昇圧電圧まで昇圧させて出力する出力端子と、
前記出力端子を接地電位にクランプする接地電位クランプ回路と
を備え、
接地電位クランプ回路は、前記読み出し指示信号を受けて導通する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記電源回路は、前記書き込み指示信号を受けて電源電圧を所定の昇圧電圧まで昇圧させて出力端子に供給するチャージポンプ回路を備えた請求項１記載の不揮発性半導体記憶装置。
【請求項４】
互いに交差する複数のワード線及び複数のビット線の各交点にメモリセルが配置されて構成されるメモリセルアレイと、
書き込み指示信号及び読み出し指示信号を受け、行アドレス信号の入力状態に従って複数のワード線を選択的に活性化するロウデコーダと、
書き込み指示信号を受けたときにデータ入力信号を受け、それぞれ対応する前記ビット線を駆動するとともに、読み出し指示信号を受けたときに前記ビット線に伝達される微小な読み出し信号を増幅してデータ出力信号を出力するデータバッファと、
１方向に沿って並ぶ前記メモリセルに共通接続された複数のプレート線と、
前記ロウデコーダの出力信号に従って前記複数のプレート線を選択的に駆動するプレート線駆動回路と、
所定の電圧を生成する電源回路と、
を備え、
前記プレート線駆動回路は、書き込み指示信号に従って、前記プレート線に前記電源回路が生成した昇圧電圧を供給する一方、
読み出し指示信号に従って、前記プレート線に接地電位を供給する
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記メモリセルを構成するトランジスタはＰ型ＭＯＳトランジスタである請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に読み出し及び書き込み可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路においては、数ｋｂｉｔから数十ｋｂｉｔ程度の比較的小容量のワンタイムプログラマブルメモリ（one time programmable memory：以下、ＯＴＰメモリ）が搭載されることが多い。このようなＯＴＰメモリは、同一チップ上に混載される半導体記憶装置、高集積論理回路、又は高精度アナログ回路などに関する情報の格納（例えば、不良救済情報の格納、製造情報の格納、チップ固有番号の格納、回路特性の調整情報の格納）など、様々な用途に用いられる。
【０００３】
これら用途のＯＴＰメモリとして、ゲート絶縁膜破壊型のＯＴＰメモリが知られている（例えば、特許文献１参照）。このＯＴＰメモリでは、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜が破壊されるか否かにより情報を記憶する。すなわち、このメモリセルは、ＭＯＳトランジスタのゲート酸化膜破壊前の状態つまり高抵抗状態において”０”データを記憶する一方、ゲート酸化膜破壊後の状態つまり低抵抗状態において”１”データを記憶する。その書き込み前後の電気特性の特徴から、このようなゲート絶縁膜破壊型の不揮発性メモリセルはアンチヒューズ素子と呼ばれる。
【０００４】
この絶縁膜破壊型アンチヒューズ素子は、同一チップ上に混載される他の集積回路で用いられる通常のＭＯＳトランジスタの構造とほぼ同じである。したがって、その製造において特別な工程の追加を必要とせず、安価に製造できるという利点がある。さらに、製造工程の追加を必要としないため、同一チップ上に混載される主要な半導体素子、たとえば、微細な加工を必要とする記憶素子や高速論理回路を構成する高速トランジスタやアナログ回路で利用される高精度なトランジスタなどの特性劣化を招かないという利点も生じる。これら優れた特徴のため、ゲート酸化膜破壊型アンチヒューズ素子は混載用途のＯＴＰメモリに最適な不揮発性記憶素子である。
【０００５】
ところが、ゲート絶縁膜破壊型のアンチヒューズ素子には、その利用において解決しなければならない問題が存在する。それは、高電圧を印加し素子構造を破壊するという情報記憶方式のために発生する問題である。通常、ゲート絶縁膜破壊は直径５０ｎｍ程度のピンホール破壊となるが、そのピンホール破壊が生じる場所や破壊形状を制御することが難しい。例えば、ピンホール破壊がＭＯＳトランジスタのチャネルの中央付近に生じると、ソースもしくはドレインの近傍に生じた場合に比べて、読み出し時の電流が小さくなる。これは、メモリセルの保持データが誤読み出しされる原因となり得る。
【０００６】
その対策として、ＭＯＳトランジスタのチャネル長を短くしたり、ソース／ドレイン拡散領域とゲート電極のオーバーラップ量を大きくしたりという工夫が考えられるが、いずれの対策も万全ではない。また、ゲート酸化膜の破壊後の状態も不安定になりやすく、例えば、破壊が十分でないと読み出し時の電流が極端に小さくなったり、初期状態では大きな読み出し電流が得られても経時変化により急速に劣化したりするなどの問題が生じる。
【０００７】
逆に、ゲート絶縁膜を過度に破壊すると、その直下のシリコンの結晶構造やジャンクション構造を破壊し、その影響により、読み出し電流が低下したり、異常な漏れ電流が発生するなどの問題が生じる。その対策として、ゲート絶縁膜破壊後に流れる書き込み電流の大きさを制御するという対策が考えられるが、やはりこれも万全ではない。このように、現状の、ゲート絶縁膜破壊型のアンチヒューズ素子では、情報記憶方式に起因した誤読み出しの虞を十分に低減したものとはいえない状況である。
【特許文献１】特開２００８−１７１４７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、誤読み出しの生ずる虞を低減し、データを正確に読み出すことのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一の態様に係る不揮発性半導体記憶装置は、互いに交差する複数のワード線及び複数のビット線の各交点にメモリセルが配置されて構成されるメモリセルアレイと、書き込み指示信号及び読み出し指示信号を受け、行アドレス信号の入力状態に従って複数のワード線を選択的に活性化するロウデコーダと、書き込み指示信号を受けたときにデータ入力信号を受け、それぞれ対応する前記ビット線を駆動するとともに、読み出し指示信号を受けたときに前記ビット線に伝達される微小な読み出し信号を増幅してデータ出力信号を出力するデータバッファと、前記メモリセルに対し電圧を供給する電源回路とを備え、電源回路は、電源電圧を所定の昇圧電圧まで昇圧させ前記昇圧電圧を出力端子から出力するチャージポンプ回路と、前記出力端子を接地電位にクランプする接地電位クランプ回路とを備え、前記チャージポンプ回路は、書き込み指示信号を受けて前記電源電圧を前記昇圧電圧まで昇圧さる一方、接地電位クランプ回路は、前記読み出し指示信号を受けて前記出力端子を接地電位に保持することを特徴とする。
【００１０】
本発明の一の態様に係る不揮発性半導体記憶装置は、互いに交差する複数のワード線及び複数のビット線の各交点にメモリセルが配置されて構成されるメモリセルアレイと、書き込み指示信号及び読み出し指示信号を受け、行アドレス信号の入力状態に従って前記複数のワード線を選択的に活性化するロウデコーダと、書き込み指示信号を受けたときにデータ入力信号を受け、それぞれ対応する前記ビット線を駆動するとともに、読み出し指示信号を受けたときに前記ビット線に伝達される微小な読み出し信号を増幅してデータ出力信号を出力するデータバッファと、１方向に沿って並ぶ前記メモリセルに共通接続された複数のプレート線と、前記ロウデコーダの出力信号に従って前記複数のプレート線を選択的に駆動するプレート線駆動回路と、所定の電圧を生成する電源回路とを備え、前記プレート線駆動回路は、書き込み指示信号に従って、前記複数のプレート線に前記電源回路が生成した第１の電圧を供給する一方、読み出し指示信号に従って前記プレート線に接地電位を供給することを特徴とする。
【発明の効果】
【００１１】
この発明によれば、誤読み出しの生ずる虞を低減し、データを正確に読み出すことのできる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１３】
［第１の実施の形態］
図１に本発明の第１の形態に係るアンチヒューズ素子を用いたＯＴＰメモリの全体構成を示す回路図を示す。この第１の実施の形態のＯＴＰメモリは、メモリセルアレイ１、ロウデコーダ２、データバッファ群３、及び電源回路４から構成されている。
【００１４】
メモリセルアレイ１は、互いに交差する４行のワード線ＷＬ＜０＞〜ＷＬ＜３＞と４列のビット線ＢＬ＜０＞〜ＢＬ＜３＞との各交点（１６個）にアンチヒューズ素子を有するメモリセルＭＣを格子状に配置し構成される。ここでは、説明の簡易化のため４×４＝１６ビットのメモリセルアレイ１を例示するが、本発明がこれに限定されるものでないことは言うまでもない。
【００１５】
メモリセルアレイ１内に格子状に配置された各メモリセルＭＣは、ＮＭＯＳトランジスタにより構成されるアンチヒューズ素子１−１と、同じくＮＭＯＳトランジスタにより構成される選択ゲート１−２から構成される。アンチヒューズ素子１−１のゲート電極は電源回路４のノードＮ１に共通に接続されている。アンチヒューズ素子１−１のソースとドレインはプログラムノードＰＮとされており、選択ゲート１−２のドレインにそれぞれ接続されている。同一行に配置された複数のメモリセルＭＣの選択ゲート１−２のゲート電極は、それぞれ共通に１本のワード線ＷＬ＜ｉ＞（ｉ＝０〜３のいずれか）に接続されている。また、同一列に配置された複数のメモリセルの選択ゲート１−２のソース電極はそれぞれ共通に１本のビット線ＢＬ＜ｊ＞（ｊ＝０〜３のいずれか）に接続されている。
【００１６】
なお、最近の集積回路の製造にはＰ型基板が用いられることが多いことから、ＮＭＯＳトランジスタにより構成されるアンチヒューズ素子１−１と選択ゲート１−２のバルク電極１−３は通常共通に０Ｖ電源（ＶＳＳ）に接続されている。
【００１７】
ロウデコーダ２は、読み出し指示信号ＲＥを受け、行アドレス信号Ａ＜０＞及びＡ＜１＞の状態に従って４行のワード線ＷＬ＜０＞〜ＷＬ＜３＞から１行のワード線ＷＬを選択的に活性化する。
【００１８】
ロウデコーダ２の具体的構成例を、図１を参照して説明する。ロウデコーダ２は、４行のワード線ＷＬ＜０＞〜ＷＬ＜３＞にそれぞれ接続される４対のワード線選択論理回路２−１とワード線駆動回路２−２とを備え、更にＯＲ回路２−３を備えている。
【００１９】
ワード線選択論理回路２−１は一例として多入力ＮＡＮＤ論理回路であり、その入力端子の１つには、書き込み指示信号ＷＥと読み出し指示信号ＲＥのＯＲ論理出力が、ＯＲ回路２−３から入力されている。他の２つの入力端子にはアドレス信号Ａ＜０＞、Ａ＜１＞がそれぞれ入力されている。アドレス信号Ａ＜０＞、Ａ＜1＞は、その状態により任意の一本のワード線が一意に選択されるように、それぞれ反転及び非反転処理がされてワード線選択論理回路２−１に入力されている。
【００２０】
ワード線選択論理回路２−１の出力端子は、インバータにより構成されるワード線駆動回路２−２の入力端子に接続されている。ワード線駆動回路２−２はその入力の状態を反転して、ワード線ＷＬ＜０＞〜ＷＬ＜３＞をそれぞれ駆動する。
【００２１】
また、データバッファ群３は、書き込み指示信号ＷＥ及び４ビットのデータ入力信号Ｄ＜０＞〜Ｄ＜３＞を受け４列のビット線ＢＬ＜０＞〜ＢＬ＜３＞をそれぞれ駆動すると共に、読み出し指示信号ＲＥを受けたときに４列のビット線ＢＬ＜０＞〜ＢＬ＜３＞にそれぞれ伝達される微小な読み出し信号を増幅して４ビットのデータ出力信号Ｑ＜０＞〜Ｑ＜３＞に出力する機能を有する。
【００２２】
データバッファ群３は４列のビット線ＢＬ＜０＞〜ＢＬ＜３＞にそれぞれ接続された４つのデータバッファからなる。各データバッファは、書き込みバッファ３−１と、センスアンプ３−２と、ビット線バイアス回路３−３を備えている。
【００２３】
書き込みバッファ３−１は、書き込み指示信号ＷＥが入力されたときにデータ入力信号Ｄ＜０＞〜Ｄ＜３＞を受けビット線ＢＬ＜０＞〜ＢＬ＜３＞を駆動する。
【００２４】
センスアンプ３−２は、読み出し指示信号ＲＥが入力されたときにビット線ＢＬ＜０＞〜ＢＬ＜３＞と参照電位ＶＲＥＦとの間に現れる微少電位差を増幅し、その増幅信号をデータ出力信号Ｑ＜０＞〜Ｑ＜３＞に出力する。
【００２５】
また、ビット線バイアス回路３−３は、１つのＮＭＯＳトランジスタにより構成される。ＮＭＯＳトランジスタのドレインには電源電圧ＶＤＤを供給され、ソースはセンスアンプ３−２の１つの入力端子に接続されている。また、ゲートは読み出し指示信号ＲＥを供給され得るようにされている。これにより、ビット線バイアス回路３−３は、読み出し指示信号ＲＥが入力されたときにビット線ＢＬ＜０＞〜ＢＬ＜３＞に対してセンス動作に必要なバイアス電流を注入する。
電源回路４はチャージポンプ回路４−１と接地電位クランプ回路４−２から構成されている。チャージポンプ回路４−１は、書き込み指示信号ＷＥを受けて、電源電圧ＶＤＤを昇圧してノードＮ１の電圧ＶＰＰを、６Ｖ程度とする。また、ＶＳＳクランプ回路４−２は、１つのＮＭＯＳトランジスタから構成され、そのドレインはノードＮ１に接続され、ソースは接地電位ＶＳＳに固定された接地端子に接続され、ゲートには読み出し指示信号ＲＥが供給される。
【００２６】
これにより接地電位クランプ回路４−２は、読み出し指示信号ＲＥを受けて、読み出し動作の間、ノードＮ１の電位を接地電位ＶＳＳに保持する働きをする。このノードＮ１の電位は、全てのアンチヒューズ素子１−１のプレート電極つまりＮＭＯＳトランジスタのゲート電極に共通に供給されている。
【００２７】
図２Ａ、図２Ｂを参照して、メモリセルＭＣ（アンチヒューズ素子１−１、選択ゲート１−２、バルク電極１−３）の具体的な構成例を説明する。図２Ａは、メモリセルＭＣの平面図であり、図２Ｂは図２ＡのＡ−Ａ´断面図である。
【００２８】
アンチヒューズ素子１−１と選択ゲート１−２は、Ｐ型基板上に形成されたＰ型ウエル１Ｐ内に形成されるＮＭＯＳトラランジスタである。なお、図２Ａ、図２Ｂはいずれも、アンチヒューズ素子１−１のゲート絶縁膜破壊後の状態を示している。
【００２９】
すなわち、アンチヒューズ素子１−１は、通常のＮＭＯＳトランジスタであり、Ｐ型ウエル１Ｐ上に、ゲート絶縁膜１−１ａ、及びポリシリコンからなるゲート電極１−１ｂを順に積層させて構成される。そのゲート電極１−１ｂの表面には、ゲート電極１−１ｂの抵抗を低く抑えるため、金属とシリコンが結合したシリサイド層１−１ｃが積層されている。ゲート電極１−１ｂの両端のＰ型ウエル１Ｐの表面には、ＮＭＯＳトランジスタのソース・ドレイン領域となるＮ＋型拡散層１−１ｄが形成されている。
【００３０】
ソース・ドレイン領域を形成するＮ＋型拡散層１−１ｄ上には、シリサイド層１−１ｅを介してコンタクト１−１ｆが形成されている。このコンタクト１−１ｆを短絡する配線として、配線層１−１ｇが形成されている。この配線層１−１ｇは、後述するように選択ゲート１−２にも接続されている。
【００３１】
選択ゲート１−２は通常のＮＭＯＳトランジスタであり、Ｐ型ウエル１Ｐ上にゲート絶縁膜１−２ａ、及びポリシリコンからなるゲート電極１−２ｂを順に積層させて構成される。そのゲート電極１−２ｂの表面には、ゲート電極１−２ｂの抵抗を低く抑えるため、金属とシリコンが結合したシリサイド層１−２ｃが積層されている。ゲート電極１−２ｂの両端のＰ型ウエル１Ｐの領域には、ＮＭＯＳトランジスタのソース・ドレイン領域となるＮ＋型拡散層１−２ｄが形成されている。
【００３２】
ソース・ドレイン領域を形成するＮ＋型拡散層１−２ｄ上には、シリサイド層１−２ｅを介してコンタクト１−２ｆが形成されている。ドレイン側のコンタクト１−２ｆは、前述の配線層１−１ｇが接続され、ソース側のコンタクト１−２ｆには、ビット線ＢＬとなる配線層１−２ｇが接続されている。
【００３３】
また、バルク電極１−３は、Ｐ型ウエル１Ｐ上に形成されるＰ＋型拡散層１−３ｄと、このＰ＋型拡散層１−３ｄ上に形成されるシリサイド層１−３ｅと、これらを短絡するコンタクト１−３ｆ、配線層１−３ｇ、コンタクト１−３ｈ、及び配線層１−３ｉを備えている。これにより、アンチヒューズ素子１−１及び選択ゲート１−２を構成する２つのＮＭＯＳトランジスタが形成されるＰ型ウエル１Ｐが接地電位ＶＳＳに固定される。
【００３４】
なお、１つのメモリセルＭＣを構成するアンチヒューズ素子１−１、選択ゲート１−２、及びバルク素子１−３は、１つのＰ型ウエル１Ｐ上に形成され、その間はトレンチ絶縁膜１−４により絶縁されている。
【００３５】
図２Ｂに示されるアンチヒューズ素子１−１は、”１”データが書き込まれた後の状態、つまり、ゲート絶縁膜１−１ａが破壊された後の状態を示している。通常、ゲート絶縁膜１−１ａの破壊個所は直径５０ｎｍ程のピンホール１−１ｊとなる。書き込み時に、そのピンホール１−１ｊに向かって比較的大きな電流が集中し、その電流経路に沿ってソース電極又はドレイン電極（Ｎ＋型拡散層１−１ｄ）上のシリサイド層１−１ｅに積層された金属原子が移動する。移動した金属原子により、ソース電極又はドレイン電極（Ｎ＋型拡散層１−１ｄ）とピンホール１−１ｊとの間に、電気的な導通経路１−１ｋが形成される。これらピンホール１−１ｊと導通経路１−１ｋは書き込み動作終了後においてもその状態に保持されるため、このアンチヒューズ素子１−１は、破壊電圧印加の終了後も低抵抗を維持し続ける（不可逆的な書き込み動作が行われる）。
【００３６】
次に、第１の実施の形態のように構成されるＯＴＰメモリの書き込み動作について、図３Ａ〜図３Ｅを参照して説明する。
【００３７】
図３Ａは、初期のスタンバイ状態における電圧を示しており、この状態では、選択ゲート１−２は非導通状態とされ、このため、アンチヒューズ素子１−１のソース、ドレイン（プログラムノードＰＮ）はハイインピーダンス状態とされている。また、ゲート電極１−１ｂに印加される電圧は０Ｖであり、Ｐ型ウエル１Ｐも０Ｖとされている。ゲート絶縁膜１−１ａは、この段階では破壊されておらず、良好な絶縁特性を有している。この初期のスタンバイ状態では、リーク電流は殆ど発生しない。
【００３８】
次に、図１に示される書き込み指示信号ＷＥが入力され、チャージポンプ回路４−１が活性化し、ノードＮ１の電位ＶＰＰが、書き込みに必要な昇圧電圧（例えば６Ｖ）に昇圧される。このとき、高電圧状態となったゲート電極１−１ａに静電誘導されて、アンチヒューズ素子１−１のチャネル領域（Ｐ型ウェル１Ｐ）の電子が集まり、Ｎ型の反転層１−１ｍが形成される。しかし、反転層１−１ｍに接するソース及びドレイン（Ｎ＋型拡散層１−１ｄ、プログラムノード）は、選択ゲート１−２が非導通状態であるためハイインピーダンス状態（ＨｉＺ）であり、したがって、この状態ではゲート絶縁膜１−１ａは破壊されない。
【００３９】
この後、図３Ｃに示すように、書き込み状態に移行する。すなわち、ワード線ＷＬを活性化して選択ゲート１−２を導通させると共にビット線ＢＬを０Ｖに駆動してプログラムノードＰＮを０Ｖとし、この状態をしばらく保持する。
【００４０】
すると、図３Ｄ（ブレークダウン状態）に示すように、ゲート絶縁膜１−１ａに直径５０ｎｍ程度のピンホール１−１ｊが発生する。これにより、図３Ｄに破線で示されるように、ゲート電極１−１ｂから、ピンホール１−１ｊを介してプログラムノードＰＮ（０Ｖ）へ至る経路に沿って、比較的大きな書き込み電流が流れる。この書き込み電流により、シリサイド層１−１kに含まれる金属が移動し、ピンホール１−１ｊに至る電気的導通経路を形成される。
【００４１】
一度このような電気的導通経路が形成されると、図３Ｅ（書き込み後のスタンバイ状態）のようにゲート電極１−１ｂの電位を０Ｖに戻しても、電気的導通経路が消滅するようなことはない。すなわち、これがアンチヒューズ素子の書き込み後の状態である。
【００４２】
次に、図４Ａ〜図４Ｄに、このアンチヒューズ素子１−１の読み出し動作の様子を示す。図４Ａは、”０”データが書き込まれたメモリセルＭＣ（”０”セル）に対する読み出しスタンドバイ状態、図４Ｂは”０”セルに対する読み出し状態を示している。
【００４３】
また、図４Ｃは、”１”データが書き込まれたメモリセルＭＣ（”１”セル）に対する読み出しスタンドバイ状態、図４Ｄは”１”セルに対する読み出し状態を示している。
【００４４】
図４Ａに示す”０”セルに対する読み出しスタンドバイ状態、及び図４Ｃに示す”１”セルに対する読み出しスタンドバイ状態では、ノードＮ１の電位ＶＰＰは０Ｖとされ、バルク電極１−３（Ｐ型ウエル１Ｐ）もまた０Ｖにバイアスされている。
【００４５】
また、選択ゲート１−２は非導通状態であるので、そのアンチヒューズ素子１−１のソース及びドレイン（プログラムノードＰＮ）はハイインピーダンス状態（ＨｉＺ）である。
【００４６】
したがって、ゲート絶縁膜１−１ａ中のピンホール１−１ｊの有無に関わらず、アンチヒューズ素子１−１には電流は流れない。
【００４７】
次に、実際の読み出し動作において、ワード線ＷＬを活性化することで選択ゲート１−２をオン状態とすると共に、ビット線バイアス回路３−３を活性化することでビット線ＢＬに微小なバイアス電流を注入する。すると、ゲート絶縁膜１−１ａが破壊されていないアンチヒューズ素子１−１（”０”セル、図４Ｂ）では、プログラムノードＰＮはほぼ電源電圧ＶＤＤ（１Ｖ）まで上昇する。
【００４８】
一方、ゲート絶縁膜１−１ａが破壊されピンホール１−１ｂが形成されたアンチヒューズ素子１−１（”１”セル、図４Ｄ）では、０Ｖにバイアスされたゲート電極１−１ｂへ向かってビット線ＢＬから読み出し電流が流れ、プログラムノードＰＮは比較的低電位（例えば０．２Ｖ）に留まる。
【００４９】
このとき、シリサイド層１−１ｋが移動して出来た導通経路又はピンホール１−１ｊ直下に発生する結晶欠陥、又はアンチヒューズ素子１−１のＮ＋型拡散領域１−１ｄと、バルク電極１−３のＰ＋型拡散層１−３ｄ間のジャンクションの破壊により、０ＶにバイアスされたＰ型ウエル１Ｐに向かって流れるリーク電流の発生が予想される（図４Ｄ参照）。
【００５０】
しかし、たとえこのようなリーク電流が発生した場合においても、電源回路４によりゲート電極１−１ｂが０Ｖにバイアスされているため、そのリーク電流の影響によりプログラムノードＰＮを流れる読み出し電流が減少することはない。
【００５１】
ここで、図４Ｅ〜図４Ｈを参照して、従来のアンチヒューズ素子における読み出し動作の様子を示し、本実施の形態のアンチヒューズ素子１−１の動作と比較する。図４Ｅは、”０”セルに対する読み出しスタンドバイ状態を、図４Ｆは”０”セルに対する読み出し状態を、図４Ｇは”１”セルに対する読み出しスタンドバイ状態を、図４Ｈは”１”セルに対する読み出し状態を示している。
【００５２】
読み出し動作に先立ち、ゲート電極１−１ｂに与える電圧ＶＰＰを、ゲート絶縁膜１−１ａが破壊しない程度の低電圧、例えば１Ｖとする。すると、ゲート電極１−１ａに静電誘導されて、アンチヒューズ素子１−１のチャネル領域にＮ型の反転層１−１ｎが形成される。また、このときバルク電極１−３すなわちＰ型エル１Ｐは０Ｖにバイアスされており、またプログラムノードＰＮは選択ゲート１−２が非導通状態であるためハイインピーダンス状態（ＨｉＺ）となっている。
【００５３】
ゲート絶縁膜１−１ａが破壊されていない”０”セルでは、図４Ｆに示すように、ゲート絶縁膜１−１ａが障壁となり、電流は流れない。
【００５４】
一方、図４Ｇに示すように、ゲート絶縁膜１−１ａが破壊されピンホール１−１ｊが形成された”１”セルでは、１Ｖにバイアスされたゲート電極１−１ｂからピンホール１−１ｊを介して０Ｖにバイアスされたバルク電極１−３に至る導通経路でリーク電流が発生する。これは、シリサイド層１−１ｋが移動して出来た導通経路又はピンホール１−１ｊ直下に発生する結晶欠陥、又はアンチヒューズ素子１−１のＮ＋型拡散層１−１ｄとバルク電極１−３のＰ＋型拡散層１−３ｄとの間のジャンクションの破壊によるもので、その発生を予防することは難しい。
【００５５】
書き込み動作時のようにノードＮ１の電位ＶＰＰを極端に高電位にバイアスする場合においては、チャネル部分に深い反転層１−１ｍが形成されるため、リーク電流は問題とならない場合が多いと想定される。しかし、読み出し動作においては、ノードＮ１の電位ＶＰＰは比較的低電位にバイアスされるため、反転層１−１ｎの深さが小さくなり、結晶欠陥やジャンクション破壊の影響を受けやすくなる。また、たとえそのリーク電流が少量の場合でも、多くのアンチヒューズ素子１−１でリーク電流が発生するとノードＮ１でのスタンドバイ電流の増加量は無視できないほどの大きさとなる。
【００５６】
さらに、従来例におけるこのリーク電流は読み出し特性の悪化の原因となっている。従来の読み出し動作では、ノードＮ１の電位ＶＰＰをゲート絶縁膜１−１ａが破壊されない程度の電圧（たとえば１Ｖ）に保持したまま、ワード線ＷＬを活性化することで選択ゲート１−２を導通状態とし、ビット線ＢＬから電荷を引き抜くことによりゲート絶縁膜１−１ｄの状態をセンスする。ゲート絶縁膜１−１ａが破壊されていない”０”セルでは、図４Ｆに示されるように、プログラムノードＰＮの電位はほぼ０Ｖまで降下する。
【００５７】
これに対して、ゲート絶縁膜１−１ａにピンホール１−１ｊが形成された”１”セルでは、図４Ｈの破線で示される電流経路（ゲート電極１−１ｂ→ピンホール１−１ｊ→導通経路１−１ｋ）によって電荷が供給され、プログラムノードＰＮの電位が高電位に保持されることが期待される。
【００５８】
ところが、結晶欠陥やジャンクション破壊を介して、読み出し電流の一部又は殆どが０Ｖにバイアスされたバルク電極１−３へ流れ、これがリーク電流となる。このリーク電流の影響により、プログラムノードＰＮに流れることが期待される読み出し電流が減少し、プログラムノードＰＮの電位が高電位に保持されず、例えば０．２Ｖ程度まで低下する事態が生じ得る。この場合、センスアンプ回路において”０”セルと”１”セルの判別が困難となる。
【００５９】
一方、本実施の形態では、読み出し動作時にアンチヒューズ素子１−１のゲート電極１−１ｂの電位を０Ｖに保持するので、結晶欠陥やジャンクション破壊が発生した場合においても、メモリセルＭＣからの読み出し電流が劣化せず、メモリセルＭＣに蓄えられたデータを正確に読み出すことができるＯＴＰメモリを提供することができる。
【００６０】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係るアンチヒューズ素子を用いたＯＴＰメモリを、図５、図６を参照して説明する。なお、第１の実施の形態と共通する構成要素については同一の符号を付して、以下ではその詳細な説明は省略することがある。回路の全体構成は第１の実施の形態（図１）と同様である。ただし、第１の実施の形態では、エンハンスメント型のＮＭＯＳトランジスタ（ノーマリーオフ）がアンチヒューズ素子１−１として用いられていたが、この第２の実施の形態では、アンチヒューズ素子１−１としてデプレッション型のＮＭＯＳトランジスタ（ノーマリーオン）が用いられる。
【００６１】
デプレッション型のＮＭＯＳトランジスタをアンチヒューズ素子１−１として用いることにより、製造プロセスの面からは、その製造工程数が若干増えることになるというデメリットはあるが、デバイスの特性の面からは、アンチヒューズ素子１−１の書き込み及び読み出し特性を第１の実施の形態に比べて改善することが出来る。
【００６２】
図５Ａに、デプレッション型のＮＭＯＳトランジスタからなるアンチヒューズ素子１−１、選択ゲート１−２、バルク電極１−３から構成されるメモリセルＭＣの平面図を示す。また、図５Ｂは、図５ＡのＡ−Ａ´断面図である。
【００６３】
図５Ａの平面図は、第１の実施の形態（図２Ａ）と特に異なるところはない。
【００６４】
デプレッション型のＮＭＯＳトランジスタにより構成されるアンチヒューズ素子１−１の場合、チャネル部分への不純物注入工程の追加などにより、ゲート電極１−１ｂ、Ｎ＋型拡散層１−１d、バルク電極１−３に電位差を与えない状態においても、チャネル領域に反転層１−１ｎが形成される（ノーマリーオン）。この反転層１−１ｎの働きにより、書き込み動作によりゲート絶縁膜１−１ａ中にピンホール１−１ｊが形成されるだけで、ゲート電極１−１ｂから、ピンホール１−１ｊと反転層１−１ｎを介して、Ｎ＋型拡散層１−１ｄに至る導通経路が得られる。つまり、Ｎ＋型拡散層１−１ｄの表面のシリサイド層１−１ｅを形成する金属がチャネル方向に移動しなくても、導通経路が形成され”１”セルとして読み出され得る。したがって、エンハンスメント型のＮＭＯＳトランジスタをアンチヒューズ素子として用いる場合に比べ、書き込み時に大電流を流す必要がなく、その後も安定した読み出し電流特性が得られる。
【００６５】
第２の実施の形態に係るＯＴＰメモリの書き込み動作について、図６Ａ〜図６Ｅを参照して説明する。図６Ａ〜図６Ｅは、この第２の実施の形態における書き込み動作によるアンチヒューズ素子１−１の断面構造の変化の様子が示している。
【００６６】
まず、ゲート電極１−１ｂの印加電圧が０Ｖであり、プログラムノードＰＮもハイインピーダンス状態（ＨｉＺ）であり、Ｐ型ウエル１Ｐも接地電位ＶＳＳにバイアスされている初期スタンドバイ状態（図６Ａ）においては、ゲート絶縁膜１−１ａは破壊されておらず、ゲート絶縁膜１−１ａは良好な絶縁特性を示している。この状態においては、リーク電流は殆ど発生しない。なお、この初期スタンドバイ状態においても、デプレッション型ＮＭＯＳトランジスタのアンチヒューズ素子１−１では、反転層１−１ｎが既に形成されている。
【００６７】
この後、ゲート電極１−１ｂの電圧ＶＰＰが６Ｖまで昇圧される（図６Ｂ）。このとき、形成される反転層１−１ｍは、図６Ａの反転層１−１ｎうよりも深さが大きい。さらに、ワード線ＷＬが活性化されて選択ゲート１−２が導通状態となり、プログラムノードＰＮの電圧が０Ｖに設定され、書き込み状態に移行する（図６Ｃ）。これらは、第１の実施の形態（図３Ｂ、図３Ｃ）と特に変わるところはない。
【００６８】
続いて起こるブレークダウン状態は、第１の実施の形態の場合と次の点で異なっている。書き込み状態が一定時間保持されることにより、やがて、ゲート絶縁膜１−１ａに直径５０ｎｍ程のピンホール１−１ｊが発生する。すると、破線で示されるように、電圧ＶＰＰ（６Ｖ）が印加されたゲート電極１−１ｂから、ピンホール１−１ｊを介してプログラムノードＰＮ（０Ｖ）へ至る経路に沿って、書き込み電流が流れる。
【００６９】
この書き込み電流は第１の実施の形態に比べ小さくてもよい。その理由は、導通経路の形成のためにＮ＋型拡散層１−１ｄの表面に形成されたシリサイド層１−１ｅから金属を移動させる必要がないからである。また、ピンホール１−１ｊの直径は５０ｎｍと小さいため、小さな書き込み電流でもゲート絶縁膜１−１ａを変質させるのに十分な電流密度を得ることができる。
【００７０】
このように形成された導通経路は、図６Ｅに示すように、書き込み完了後ゲート電極１−１ｂの電圧ＶＰＰを０Ｖに戻しても、消滅するようなことはない。また、シリサイド層１−１ｅを形成する金属の移動を必要としないため、ピンホール１−１ｊ周辺へのダメージが少なく、導通経路の電気特性が安定するという特徴を有する。
【００７１】
次に、図７Ａ〜図７Ｄを参照して、この第２の実施の形態のアンチヒューズ素子１−１の読み出し動作の様子を示す。図７Ａは、”０”セルに対する読み出しスタンドバイ状態を示しており、図７Ｂは、”０”セルに対する読み出し状態を示している。また、図７Ｃは”１”セルに対する読み出しスタンドバイ状態を示し、図７Ｄは”１”セルに対する読み出し状態を示している。
【００７２】
”０”セルに対する読み出しスタンドバイ状態（図７Ａ）及び”１”セルに対する読み出しスタンドバイ状態（図７Ｃ）では、ノードＮ１の電位ＶＰＰは０Ｖにバイアスされ、バルク電極１−３及びＰ型ウエル１Ｐも０Ｖにバイアスされている。選択ゲート１−２は非導通状態であるので、そのプログラムノードＰＮもハイインピーダンス状態（ＨｉＺ）である。したがって、ゲート絶縁膜１−１ａ中のピンホール１−１ｊの有無に関わらず、ノードＮ１の電位ＶＰＰ及びプログラムノードＰＮなどを流れるリーク電流は発生しない。なお、この図７Ａ、図７Ｃのバイアス状態において、ゲート絶縁膜１−１ａの下層に反転層チャネル１−１ｎが既に形成されている。
【００７３】
次に、実際の読み出し動作において、ワード線ＷＬを活性化することで選択ゲート１−２を導通状態とすると共に、ビット線バイアス回路３−３を活性化することでビット線ＢＬに微小なバイアス電流を注入する。すると、”０”セルであるアンチヒューズ素子１−１では、プログラムノードＰＮがほぼ電源電圧ＶＤＤ（１Ｖ）まで上昇する。
【００７４】
一方、”１”セルであるアンチヒューズ素子１−１では、０Ｖにバイアスされたゲート電極１−１ｂへ向かって読み出し電流が流れ、プログラムノードＰＮの電位は比較的低電位（例えば０．２Ｖ）となる。
【００７５】
このとき、”０”セルに対する読み出し動作では、ゲート電極１−１ｂの電位ＶＰＰが０Ｖであるのに対して、プログラムノードＰＮの電位が１Ｖ程度まで上昇するため、反転層チャネル１−１ｎがＮ＋型拡散層１−１ｄ近傍でピンチオフする。これにより導通経路が途切れることになるが、それが”０”セルに対する読み出し動作に悪影響を与えることはない。一方、”１”セルに対する読み出し動作では、プログラムノードＰＮの電位が０．２Ｖ程度に留まるため、反転層１−１ｎがピンチオフすることはなく、Ｎ＋型拡散層１−１ｄから、反転層１−１ｎ及びピンホール１−１ｊを介して、ゲート電極１−１ｂに至る導通経路が保持される。
【００７６】
なお、ピンホール１−１ｊ直下に発生する結晶欠陥、又はＮ＋型拡散層１−１ｄとバルク電極１−３のＰ＋型拡散層１−３ｄのジャンクションの破壊により、０ＶにバイアスされたＰ型ウエル１Ｐに向かって流れるリーク電流の発生が予想される。しかし、たとえこのようなリーク電流が発生した場合においても、そのリーク電流の影響によりプログラムノードＰＮを流れる読み出し電流が減少することはない。この効果は第１の実施の形態の場合と同様である。
【００７７】
以上説明したように、本実施の形態によれば、たとえアンチヒューズへの書き込みに伴って予期しない結晶欠陥やジャンクション破壊が発生した場合においても、読み出しにおける動作電流の増加がなく、また、メモリセルからの読み出し電流が劣化せず、メモリセルに蓄えられたデータを正確に読み出すことができるＯＴＰメモリを提供することができる。また、アンチヒューズ素子としてデプレッション型ＮＭＯＳトランジスタを用いることにより、書き込み時の必要な電流を抑えることができる。したがって、第１の実施の形態に比べ、選択ゲート１−２や電源回路４のレイアウトサイズの縮小が可能となる。さらに、反転層１−１ｎの介在により、読み出し電流の特性が安定する。よって、高信頼性のＯＴＰメモリを低コストで提供することが出来る。
【００７８】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係るアンチヒューズ素子を用いたＯＴＰメモリを、図８を参照して説明する。図８は、この第３の実施の形態に係るＯＴＰメモリの全体構成を示している。第１の実施の形態の構成要素と同一の構成要素については同一の符号を付しており、以下ではその詳細な説明は省略する。
【００７９】
第３の実施の形態は、電源回路４の構成において第１の実施の形態と異なっている。第３の実施の形態の電源回路４は、チャージポンプ回路を有さず、接地電位バイアス回路４−２のみからなっている。代わりに、書き込みに必要な電圧ＶＰＧＭが外部供給電源から供給され、そのままノードＮ１の電位ＶＰＰとして各メモリセルＭＣに供給されている。
【００８０】
接地電位クランプ回路４−２は読み出し指示信号ＲＥを受けて、ノードＮ１の電位ＶＰＰを接地電位ＶＳＳ（０Ｖ）に接続する。つまり、読み出し動作時にノードＮ１の電位ＶＰＰを０Ｖに保持する働きを有する。外部供給電源が、読み出し指示信号ＲＥに従って供給電圧ＶＰＧＭを０Ｖに切り換え、これを保持する機能を有するのであれば、接地電位クランプ回路４−２を省略することも可能である。
【００８１】
第３の実施の形態の動作とその効果は、第１の実施の形態のものと同様であるので説明を省略する。加えて、第３の実施の形態では書き込み動作以外の状態で外部供給電源ＶＰＧＭをフローティング又は０Ｖとすることができるため、電源設計が容易である。
【００８２】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係るアンチヒューズ素子を用いたＯＴＰメモリを、図９を参照して説明する。図９は、この第３の実施の形態に係るＯＴＰメモリの全体構成を示している。第１の実施の形態の構成要素と同一の構成要素については同一の符号を付しており、以下ではその詳細な説明は省略する。
【００８３】
第４の実施の形態は、各行のアンチヒューズ素子１−１毎にプレート線駆動回路２−４が設けられている点で、第１の実施の形態と異なっている。各プレート線駆動回路２−４は、書き込み指示信号ＷＥ及びワード線ＷＬ＜０＞〜ＷＬ＜３＞の出力信号に従って、電源回路４が生成した電圧ＶＰＰを、プレート線ＰＬ＜０＞〜＜３＞を介して同一行のメモリセルＭＣに選択的に供給する。プレート線ＰＬ＜０＞〜ＰＬ＜３＞はそれぞれ、各行に配置された複数のアンチヒューズ素子１−１のゲート端子に共通に接続されている。
【００８４】
図１０に各プレート線駆動回路２−４の具体的構成例を示す。このプレート線駆動回路２−４は、電源電圧ＶＤＤが供給されて動作するプレート線ロジック部２−４ａと、ノードＮ１の電位ＶＰＰが供給されて動作するプレート線駆動部２−４ｂから構成される。
【００８５】
プレート線ロジック部２−４ａは２入力のＮＡＮＤゲート２１とその出力を受けるインバータ２２から構成される。ＮＡＮＤゲート２１は、書き込み指示信号ＷＥと各行のワード線ＷＬの信号を入力され、その論理積信号（非反転信号）ＷＬＥを出力する。インバータ２２は、この論理積信号ＷＬＥの反転信号／ＷＬＥを出力する。
【００８６】
プレート線駆動部２−４ｂは、プレート線ロジック部２−３ａが出力する反転信号／ＷＬＥと非反転信号ＷＬＥを受け、それぞれのプレート線ＰＬを駆動する。
この構成により、プレート線駆動回路２−４は、書き込み動作時にワード線ＷＬが活性化される行のプレート線ＰＬに限り、昇圧された電圧ＶＰＰ（例えば６Ｖ）を供給する。それ以外のプレート線ＰＬは０Ｖに保持する。
【００８７】
この動作により、書き込み対象以外のメモリセルＭＣに対して高電圧を印加することがなくなるため、誤書き込みの虞を防止することができる。一方、書き込み動作以外の時には、全てのプレート線がＶＳＳつまり０Ｖに保持される。
【００８８】
この実施の形態では、読み出し時においてプレート線ＰＬを０Ｖに保持する動作が前出のプレート線駆動回路２−４により実行される。このため、この実施の形態において使用される電源回路４は、図１１に示されるように、書き込み時に必要な昇圧電位ＶＰＰ＝６Ｖを生成するチャージポンプ回路４−１のみにより構成することができる。つまり、前出の実施の形態とは異なり、読み出し時にノードＮ１の電位をＶＳＳ（０Ｖ）に保持する接地電位クランプ回路４−２が不要である。
【００８９】
本実施の形態のように、複数のプレート線ＰＬを選択的に駆動することにより、スタンドバイ時や読み出し動作時における消費電流の増加を抑えることができる。
【００９０】
また本実施の形態では、読み出し時にプレート線をＶＳＳつまり０Ｖに保持し、読み出し時にアンチヒューズ素子１−１のゲート電極に０Ｖを与えている。この点、前出の実施の形態と同様であり、前出の実施の形態と同様の効果を得ることができる。
【００９１】
［第５の実施の形態］
次に、本発明の第５の実施の形態に係るアンチヒューズ素子を用いたＯＴＰメモリを、図１１を参照して説明する。図１１は、この第５の実施の形態に係るＯＴＰメモリの全体構成を示している。第１の実施の形態の構成要素と同一の構成要素については同一の符号を付しており、以下ではその詳細な説明は省略する。
【００９２】
この第５の実施の形態は、第１の実施の形態と異なる形態のアンチヒューズ素子１−１’を備えている。第１の実施の形態ではＮＭＯＳトランジスタがアンチヒューズ素子１−１として使用されているが、この第５の実施の形態ではＰＭＯＳトランジスタがアンチヒューズ素子１−１’として使用されている。それに伴い、ノードＮ１の電位ＶＰＰ及び対となる選択ゲート１−２との接続関係が変更されている。具体的には、アンチヒューズ素子１−１´のソース、ドレインに電源回路４が発生させた電圧ＶＰＰが供給され、そのゲートは選択ゲート１−２のドレインに接続されてプログラムノードＰＮとされている。
【００９３】
図１２Ａ、図１２Ｂを参照して、メモリセルＭＣ（アンチヒューズ素子１−１´、選択ゲート１−２、バルク電極１−３）の具体的な構成例を説明する。図１２Ａは、メモリセルＭＣの平面図であり、図１２Ｂは図２ＡのＡ−Ａ´断面図である。
【００９４】
アンチヒューズ素子１−１´は、Ｐ型基板上に形成されたＮ型ウエル１Ｎ内に形成されるＰＭＯＳトランジスタである。このＮ型ウエル１Ｎ上に、ゲート絶縁膜１−１ａ、及びポリシリコンからなるゲート電極１−１ｂを順に積層させて構成される。このゲート電極１−１ｂがプログラムノードＰＮとされている。そのゲート電極１−１ｂの表面にはゲート電極の抵抗を低く抑えるため金属とシリコンが結合したシリサイド層１−１ｃが積層されている。ゲート電極１−１ｂの両端のＮ型ウエル１Ｎの表面には、ＰＭＯＳトランジスタのソース・ドレイン領域となるＰ＋型拡散層１−１ｄ´が形成されている。
【００９５】
ソース・ドレイン領域を形成するＰ＋型拡散層１−１ｄ´上には、シリサイド層１−１ｅを介してコンタクト１−１ｆが形成されている。このコンタクト１−１ｆを短絡する配線として、配線層１−１ｇが形成されている。この配線層１−１ｇは、同じくＮ型ウエル１Ｎに形成されたバルク電極１−３´にも接続されている。
【００９６】
バルク電極１−３´は、Ｎ型ウエル１Ｎ上に形成されるＮ＋型拡散層１−３ｄ´と、このＰ＋型拡散層１−３ｄ´上に形成されるシリサイド層１−３ｅ´と、このシリサイド層１−３ｅ´上に形成されたコンタクト１−３ｆ´を備えている。コンタクト１−３ｆ´は、前出の配線層１−１ｇに接続される。
【００９７】
選択ゲート１−２は、第１の実施の形態と同様に、Ｐ型基板上に形成されたＰ型ウエル１Ｐ内に形成されるＮＭＯＳトラランジスタである。シリサイド層１−２ｅにはコンタクト１−２ｆが接しており、さらに上層の金属配線１−２ｇ、１−２ｇ’によりビット線ＢＬ、プログラムノードＰＮに電気的に接続されている。
【００９８】
また、選択ゲート１−２の近傍のＰ型ウエル１Ｐの表面には、第１の実施の形態と同様のバルク電極１−３が形成されている。
【００９９】
次に、第５の実施の形態に係るＯＴＰメモリの書き込み動作について、図１３Ａ〜図１３Ｅを参照して説明する。図１３Ａ〜図１３Ｅには、この第５の実施の形態における書き込み動作によるアンチヒューズ素子１−１´の断面構造の変化の様子が示されている。
【０１００】
まず、ゲート電極１−１ｂがハイインピーダンス状態（ＨｉＺ）であり、プログラムノードＰＮも印加電圧が０Ｖであり、Ｎ型ウエル１Ｎも接地電位ＶＳＳにバイアスされている初期スタンドバイ状態（図１３Ａ）においては、ゲート絶縁膜１−１ａは破壊されておらず、ゲート絶縁膜１−１ａは良好な絶縁特性を示している。この状態においては、リーク電流は殆ど発生しない。
【０１０１】
この後、ノードＮ１即ちＰ＋型拡散層１−１ｄ´の電圧ＶＰＰが６Ｖまで昇圧される（図１３Ｂ）。さらに、ワード線ＷＬが活性化されて選択ゲート１−２が導通状態となり、プログラムノードＰＮの電圧が０Ｖに設定され、書き込み状態に移行する（図１３Ｃ）。
【０１０２】
この書き込み状態が一定時間保持されることにより、やがて、ゲート絶縁膜１−１ａに直径５０ｎｍ程のピンホール１−１ｊが発生する。
【０１０３】
すると、図１３Ｄの破線で示されるように、電圧ＶＰＰ（６Ｖ）が印加されたＰ＋型拡散層１−１ｄ´から、ピンホール１−１ｊを介してゲート電極１−１ｂへ至る経路に沿って、書き込み電流が流れる。このように形成された導通経路は、図１３Ｅに示すように、書き込み完了後Ｐ＋型拡散層１−１ｄ´の電圧ＶＰＰを０Ｖに戻しても、消滅するようなことはない。
【０１０４】
次に、図１４Ａ〜図１４Ｄに、この第５の実施の形態に係るＯＴＰメモリのアンチヒューズ素子１−１´の読み出し動作の様子を示す。図１４Ａは、”０”データが書き込まれたメモリセル（”０”セル）に対する読み出しスタンドバイ状態、図１４Ｂは”０”セルに対する読み出し状態を示している。
【０１０５】
また、図１４Ｃは、”１”データが書き込まれたメモリセル（”１”セル）に対する読み出しスタンドバイ状態、図１４Ｄは”１”セルに対する読み出し状態を示している。
【０１０６】
図１４Ａに示す”０”セルに対する読み出しスタンドバイ状態、及び図１４Ｃに示す”１”セルに対する読み出しスタンドバイ状態では、電圧ＶＰＰは０Ｖとされ、また、バルク電極１−３（Ｎ型ウエル１Ｎ）もまた０Ｖにバイアスされている。また、選択ゲート１−２は非導通状態であるので、そのアンチヒューズ素子１−１´のゲート電極１−１ｂはハイインピーダンス状態（ＨｉＺ）である。したがって、ゲート絶縁膜１−１ａ中のピンホール１−１ｊの有無に関わらず、アンチヒューズ素子１−１´には電流は流れない。
【０１０７】
次に、実際の読み出し動作において、ワード線ＷＬを活性化することで選択ゲート１−２をオン状態とすると共に、ビット線バイアス回路３−３を活性化することでビット線ＢＬに微小なバイアス電流を注入する。すると、ゲート絶縁膜１−１ａが破壊されていないアンチヒューズ素子１−１´（”０”セル、図１４Ｂ）では、プログラムノードＰＮすなわちゲート電極１−１ｂはほぼ電源電圧ＶＤＤ（１Ｖ）まで上昇する。
【０１０８】
一方、ゲート絶縁膜１−１ａが破壊されピンホール１−１ｂが形成されたアンチヒューズ素子１−１´（”１”セル、図１４Ｄ）では、０ＶにバイアスされたＰ＋型拡散層１−１ｄ´へ向かってゲート電極１−１ｂから読み出し電流が流れ、プログラムノードＰＮであるゲート電極１−１ｂは比較的低電位（例えば０．２Ｖ）に留まる。このとき、シリサイド層１−１ｋが移動して出来た導通経路又はピンホール１−１ｊ直下に発生する結晶欠陥、又はアンチヒューズ素子１−１´のＰ＋型拡散層１−１ｄ´と、バルク電極１−３´のＮ＋型拡散層１−３ｄ´間のジャンクションの破壊により、０ＶにバイアスされたＰ型ウエル１Ｐに向かって流れるリーク電流の発生が予想される。しかし、たとえこのようなリーク電流が発生した場合においても、電源回路４によりＰ型拡散層１−１ｄ´の電圧ＶＰＰが０Ｖにバイアスされているため、そのリーク電流の影響によりプログラムノードＰＮを流れる読み出し電流が減少することはない。このため、”０”セルと”１”セルとでは、プログラムノードＰＮで得られる電位の差が大きく、これをセンスアンプにおいて正確に検知することができる。
【０１０９】
ここで、図１４Ｅ〜図１４Ｈを参照して、従来のアンチヒューズ素子における読み出し動作の様子を示し、本実施の形態のアンチヒューズ素子１−１´の動作と比較する。図１４Ｅは、”０”セルに対する読み出しスタンドバイ状態を、図１４Ｆは”０”セルに対する読み出し状態を、図１４Ｇは”１”セルに対する読み出しスタンドバイ状態を、図１４Ｈは”１”セルに対する読み出し状態を示している。この従来例では、読み出し動作時に、Ｐ＋型拡散層１−１ｄ´に電圧ＶＰＰ＝１Ｖ程度の電圧を印加すると共に、選択されたメモリセルに接続されるビット線から電荷を引き抜く動作を行う。
【０１１０】
まず、読み出し動作に先立つ読み出しスタンバイ状態では、図１４Ｅ及び図１４Ｇに示すように、ゲート絶縁膜１−１ａが破壊しない程度の低電圧（例えばＶＰＰ＝１Ｖ）がノードＮ１に対して印加される。また、このときバルク電極１−３は同様に１Ｖにバイアスされ、またプログラムノードＰＮすなわちゲート電極１−１ｂは選択ゲート１−２が非導通状態とされる結果ハイインピーダンス状態（ＨｉＺ）とされる。”０”セル、”１”セルのいずれにおいても、プログラムノードＰＮには電流は流れない。
【０１１１】
続いて、図１４Ｆ及び図１４Ｈに示すように、ワード線ＷＬを活性化することで選択ゲート１−２を導通状態とし、ビット線ＢＬとプログラムノードＰＮ（すなわちゲート電極１−１ｂ）とを電気的に接続して、ビット線ＢＬからプログラムノードＰＮの電荷を引き抜く。すると、”０”セルでは、図１４Ｆに示すように、ゲート電極１−１ｂすなわちプログラムノードＰＮは０Ｖまで低下する。”０”セルでは、ゲート絶縁膜１−１ａが破壊されておらず、ゲート電極１−１ｂはノードＮ１及びＰ＋型拡散層１−１ｄ´（１Ｖ）とは電気的に絶縁されているためである。
【０１１２】
一方、”１”セルでは、図１４Ｈに示すように、１Ｖに印加されているＰ＋型拡散層１−１ｄ´及びＮ型ウエル１Ｎからピンホール１−１ｊを介してゲート電極１−１ｂに至る導通経路によりプログラムノードＰＮは高電位（理想的には１Ｖ）に保たれる。”０”セルの場合と”１”セルの場合とで理想的な電位差が確保されるのであれば、読み出し動作を誤りなく実行することができる。
【０１１３】
しかし、ここで問題となるのは、形成されたピンホール１−１ｊの状態によって大きく読み出し電流が変動するということである。すなわち、この読み出し電流は、ピンホール１−１ｊの状態だけでなく、Ｎ型ウエル１Ｎの深さ、及び反転層１−１ｎの深さとも関係する。
【０１１４】
ピンホール１−１ｊの大きさが小さいと、上記の導通経路の抵抗が小さくなり、その分、１ＶにバイアスされたノードＮ１及びＰ＋型拡散層１−１ｄ´から大きな読み出し電流が流れ、これによりプログラムノードＰＮの電位は高電位となり、メモリセルにおいて”１”、”０”を誤りなく読み出すことができる。
【０１１５】
しかし、ピンホール１−１ｊの大きさが小さいと、上記の導通経路の抵抗が大きくなり、読み出し電流も小さくなってしまい、プログラムノードＰＮの電位も高電位になり難い。プログラムノードＰＮすなわちゲート電極１−１ｂの電位が低い値となると、チャネル領域に形成される反転層１−１ｎの深さが大きくなり、益々上記導通経路の抵抗を大きくしてしまう。もっとも、ゲート電極１−１ｂの電位が低い値となると、反転層１−１ｎとピンホール１−１ｊにより新たな導通経路が形成され、これによりプログラムノードＰＮは０．３Ｖ程度までは充電される。しかし、この程度では”０”セルとの電位差が十分でなく、誤読み出しが生じる虞を残してしまう。
【０１１６】
一方、本実施の形態では、電源回路４の動作により、読み出し動作時にアンチヒューズ素子１−１´のＰ＋型拡散層１−１ｄ´の電位を０Ｖに保持するので、結晶欠陥やジャンクション破壊が発生した場合においても、メモリセルからの読み出し電流が劣化せず、メモリセルに蓄えられたデータを正確に読み出すことができるＯＴＰメモリを提供することができる。
【０１１７】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１の形態に係るアンチヒューズ素子を用いたＯＴＰメモリの全体構成を示す回路図である。
【図２Ａ】本発明の第１の形態に係るメモリセルＭＣ（アンチヒューズ素子１−１、選択ゲート１−２、バルク電極１−３）の具体的な構成例を説明する平面図である。
【図２Ｂ】本発明の第１の形態に係るメモリセルＭＣ（アンチヒューズ素子１−１、選択ゲート１−２、バルク電極１−３）の具体的な構成例を説明する断面図である。
【図３Ａ】第１の実施の形態のように構成されるＯＴＰメモリの書き込み動作について説明する。
【図３Ｂ】第１の実施の形態のように構成されるＯＴＰメモリの書き込み動作について説明する。
【図３Ｃ】第１の実施の形態のように構成されるＯＴＰメモリの書き込み動作について説明する。
【図３Ｄ】第１の実施の形態のように構成されるＯＴＰメモリの書き込み動作について説明する。
【図３Ｅ】第１の実施の形態のように構成されるＯＴＰメモリの書き込み動作について説明する。
【図４Ａ】第１の実施の形態に係るＯＴＰメモリ中のアンチヒューズ素子１−１の読み出し動作の様子を示す。
【図４Ｂ】第１の実施の形態に係るＯＴＰメモリ中のアンチヒューズ素子１−１の読み出し動作の様子を示す。
【図４Ｃ】第１の実施の形態に係るＯＴＰメモリ中のアンチヒューズ素子１−１の読み出し動作の様子を示す。
【図４Ｄ】第１の実施の形態に係るＯＴＰメモリ中のアンチヒューズ素子１−１の読み出し動作の様子を示す。
【図４Ｅ】従来のアンチヒューズ素子における読み出し動作の様子を示す。
【図４Ｆ】従来のアンチヒューズ素子における読み出し動作の様子を示す。
【図４Ｇ】従来のアンチヒューズ素子における読み出し動作の様子を示す。
【図４Ｈ】従来のアンチヒューズ素子における読み出し動作の様子を示す。
【図５Ａ】本発明の第２の形態に係るメモリセルＭＣ（アンチヒューズ素子１−１、選択ゲート１−２、バルク電極１−３）の具体的な構成例を説明する平面図である。
【図５Ｂ】本発明の第２の形態に係るメモリセルＭＣ（アンチヒューズ素子１−１、選択ゲート１−２、バルク電極１−３）の具体的な構成例を説明する断面図である。
【図６Ａ】第２の実施の形態のように構成されるＯＴＰメモリの書き込み動作について説明する。
【図６Ｂ】第２の実施の形態のように構成されるＯＴＰメモリの書き込み動作について説明する。
【図６Ｃ】第２の実施の形態のように構成されるＯＴＰメモリの書き込み動作について説明する。
【図６Ｄ】第２の実施の形態のように構成されるＯＴＰメモリの書き込み動作について説明する。
【図６Ｅ】第２の実施の形態のように構成されるＯＴＰメモリの書き込み動作について説明する。
【図７Ａ】第２の実施の形態に係るＯＴＰメモリ中のアンチヒューズ素子１−１の読み出し動作の様子を示す。
【図７Ｂ】第２の実施の形態に係るＯＴＰメモリ中のアンチヒューズ素子１−１の読み出し動作の様子を示す。
【図７Ｃ】第２の実施の形態に係るＯＴＰメモリ中のアンチヒューズ素子１−１の読み出し動作の様子を示す。
【図７Ｄ】第２の実施の形態に係るＯＴＰメモリ中のアンチヒューズ素子１−１の読み出し動作の様子を示す。
【図８】本発明の第３の形態に係るアンチヒューズ素子を用いたＯＴＰメモリの全体構成を示す回路図である。
【図９】本発明の第４の形態に係るアンチヒューズ素子を用いたＯＴＰメモリの全体構成を示す回路図である。
【図１０】図９に示すプレート線駆動回路２−４の具体的構成例を示す
【図１１】本発明の第５の形態に係るアンチヒューズ素子を用いたＯＴＰメモリの全体構成を示す回路図である。
【図１２Ａ】メモリセルＭＣ（アンチヒューズ素子１−１´、選択ゲート１−２、バルク電極１−３）の具体的な構成例を説明する平面図である。
【図１２Ｂ】メモリセルＭＣ（アンチヒューズ素子１−１´、選択ゲート１−２、バルク電極１−３）の具体的な構成例を説明する断面図である。
【図１３Ａ】第５の実施の形態における書き込み動作によるアンチヒューズ素子１−１´の断面構造の変化の様子が示されている。
【図１３Ｂ】第５の実施の形態における書き込み動作によるアンチヒューズ素子１−１´の断面構造の変化の様子が示されている。
【図１３Ｃ】第５の実施の形態における書き込み動作によるアンチヒューズ素子１−１´の断面構造の変化の様子が示されている。
【図１３Ｄ】第５の実施の形態における書き込み動作によるアンチヒューズ素子１−１´の断面構造の変化の様子が示されている。
【図１３Ｅ】第５の実施の形態における書き込み動作によるアンチヒューズ素子１−１´の断面構造の変化の様子が示されている。
【図１４Ａ】第５の実施の形態に係るＯＴＰメモリのアンチヒューズ素子１−１´の読み出し動作の様子を示す。
【図１４Ｂ】第５の実施の形態に係るＯＴＰメモリのアンチヒューズ素子１−１´の読み出し動作の様子を示す。
【図１４Ｃ】第５の実施の形態に係るＯＴＰメモリのアンチヒューズ素子１−１´の読み出し動作の様子を示す。
【図１４Ｄ】第５の実施の形態に係るＯＴＰメモリのアンチヒューズ素子１−１´の読み出し動作の様子を示す。
【図１４Ｅ】従来のＯＴＰメモリのアンチヒューズ素子１−１´の読み出し動作の様子を示す。
【図１４Ｆ】従来のＯＴＰメモリのアンチヒューズ素子１−１´の読み出し動作の様子を示す。
【図１４Ｇ】従来のＯＴＰメモリのアンチヒューズ素子１−１´の読み出し動作の様子を示す。
【図１４Ｈ】従来のＯＴＰメモリのアンチヒューズ素子１−１´の読み出し動作の様子を示す。
【符号の説明】
【０１１９】
１・・・メモリセルアレイ、  ２・・・ロウデコーダ、  ３・・・データバッファ群、  ４・・・電源回路、  １−１、１−１´・・・アンチヒューズ素子、  １−２・・・選択ゲート、  １−３、１−５・・・バルク電極、  １−４・・・トレンチ絶縁膜、  １−１ａ、１−２ａ・・・ゲート絶縁膜、  １−１ｂ、１−２ｂゲート電極、  １−１ｄ、１−１ｄ´、１−２ｄ、１−３ｄ、１−４ｄ・・・拡散層、  １−１ｅ、１−２ｅ、１−３ｅ、１−４ｅ・・・シリサイド層、  １−１ｆ、１−２ｆ、１−３ｆ・・・コンタクト、  １−１ｇ、１−２ｇ・・・配線層、  １−１ｊ・・・ピンホール、  １−１ｋ・・・導通経路、  １−１ｍ、１−１ｎ・・・反転層、  １−４・・・バルク電極、  ２−１・・・ワード線選択論理回路、  ２−２・・・ワード線駆動回路、  ２−４・・・プレート線駆動回路、  ２−４ａ・・・プレート線ロジック部、  ２−４ｂ・・・プレート線駆動部、  ３−１・・・書き込みバッファ、  ３−２・・・センスアンプ、  ３−３・・・ビット線バイアス回路、  ４−１・・・チャージポンプ、  ４−２・・・接地電位クランプ回路。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
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【図１４Ｈ】
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