(57)【要約】【課題】温度変動や電源変動等によりＤＵＴに位相ずれが生じたとしても、高速且つ正確に試験を行うことを目的とする。【解決手段】入力動作時にＤＵＴ２から測定モジュール１に入力される位相情報ＳＣの伝送経路となる位相情報入力経路ＬＣと、出力信号ＳＢに含まれる位相情報に基づいて出力動作時のＤＵＴ２の位相を検出する位相検出部１４と、位相情報入力経路ＬＣから入力する位相情報ＳＣに基づいて入力動作時のＤＵＴ２の位相を検出する補正用位相検出部１９と、出力動作中には位相検出部１４が検出する位相に基づいて遅延量を演算し、入力動作から出力動作に切り替わるときには入力動作中の補正用位相検出部１９が検出した位相の変化量に基づいて遅延量を演算する遅延データ演算部２０と、この遅延データ演算部２０が演算した遅延量を判定部１７の動作タイミングに与える遅延部１５と、を備えている。【選択図】  図１
2010230617.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスに対する入力信号の入力動作と前記被試験デバイスからの出力信号の出力動作とを切り替えて試験を行う試験部を備える半導体試験装置であって、
前記入力動作時に前記被試験デバイスから前記試験部に入力される位相情報の伝送経路となる位相情報入力経路と、
前記出力信号に含まれる位相情報に基づいて前記出力動作時の前記被試験デバイスの位相を検出する位相検出部と、
前記位相情報入力経路から入力する位相情報に基づいて前記入力動作時の前記被試験デバイスの位相を検出する調整用位相検出部と、
前記位相検出部が検出する位相に基づいて前記出力動作中の遅延量を演算し、前記入力動作中に前記調整用位相検出部が検出した位相の変化量に基づいて前記入力動作から前記出力動作に切り替わるときの遅延量を演算する遅延量演算部と、
この遅延量演算部が演算した遅延量を前記被試験デバイスの良否判定を行う判定部の動作タイミングに与える遅延部と、
を備えたことを特徴とする半導体試験装置。
【請求項２】
被試験デバイスに対する入力信号の入力動作と前記被試験デバイスからの出力信号の出力動作とを切り替えて試験を行う試験部を備える半導体試験装置であって、
前記入力動作時に前記被試験デバイスから前記試験部に位相情報を入力するための経路となる位相情報入力経路と、
前記出力信号に含まれる位相情報に基づいて前記出力動作時の前記被試験デバイスの位相を検出する第１の位相検出部と、
前記位相情報入力経路から入力した位相情報に基づいて前記入力動作時の前記被試験デバイスの位相を検出する第２の位相検出部と、
前記出力動作中に前記第１の位相検出部が検出する位相に基づいて遅延量を演算する第１の遅延量演算部と、
前記入力動作中に前記第２の位相検出部が検出する位相に基づいて遅延量を演算する第２の遅延量演算部と、
前記出力動作時に前記第１の遅延量演算部が演算した演算量を前記被試験デバイスの良否判定を行う判定部に与え、前記入力動作時に前記第２の遅延量演算部が演算した演算量を前記判定部に与える遅延部と、
を備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は被試験デバイスの試験を行う半導体試験装置に関するものである。
【背景技術】
【０００２】
ＩＣチップやＬＳＩチップ、メモリ、ＣＭＯＳイメージセンサ等の被試験デバイス（ＤＵＴ：Device Under Test）の試験を行う半導体試験装置が従来から用いられている。ＤＵＴの試験としては試験部となる測定モジュールから所定の試験信号を入力して、ＤＵＴから出力される出力信号を期待値データと比較して良否判定が行われる。ところで、近年のＤＵＴは超高速デバイスとなっており、ＤＵＴと測定モジュールとの間で安定したデータ授受を行うために、クロック信号が埋め込まれた出力信号をＤＵＴから測定モジュールに出力するようになし、測定モジュール側でクロック信号を復元する所謂ＣＤＲ（Clock Data Recovery）とよばれる転送方式が用いられるようになっている。ＣＤＲを用いた出力信号の転送方式としては例えば特許文献１に開示されている。
【０００３】
ＣＤＲを用いてＤＵＴの試験を行う半導体試験装置について図３を用いて説明する。図３おいて、測定モジュール１０１はＤＵＴ１０２を接続して試験を行っている。測定モジュール１０１はＤＲＶ回路１１０とＣＭＰ回路１１１と比較レベル信号生成部１１２とサンプリング回路１１３と位相検出部１１４と遅延量演算部１１５と遅延部１１６とストローブ信号生成部１１７と判定部１１８とを備えて概略構成している。
【０００４】
ＤＲＶ回路１１０はＤＵＴ１０２に対して入力信号ＳＡを入力するためのドライバ回路である。ＤＲＶ回路１１０は測定モジュール１０１に多数備えられるピンのうちの１つのピンＰＡに接続されており、ピンＰＡはＤＵＴ１０２と入力信号経路ＬＡにより接続されている。この入力信号経路ＬＡは入力信号ＳＡの伝送経路になる。ＣＭＰ回路１１１はＤＵＴ１０２から出力される出力信号ＳＢを二値信号に生成する回路である。ＣＭＰ回路１１１は測定モジュール１０１のピンＰＢに接続されており、ピンＰＢはＤＵＴ１０２と出力信号経路ＬＢにより接続されている。この出力信号経路ＬＢは出力信号ＳＢの伝送経路となる。なお、入力信号ＳＡはＤＵＴ１０２の試験を行うための試験データを構成する信号であり、出力信号ＳＢはＤＵＴ１０２からの出力データを示す信号である。
【０００５】
比較レベル信号生成部１１２はＣＭＰ回路１１１に対して比較レベル信号ＣＬの出力を行う。比較レベル信号ＣＬは出力信号ＳＢの閾値となる信号であり、比較レベル信号ＣＬと出力信号ＳＢとを比較して、出力信号ＳＢが二値信号としてＣＭＰ回路１１１から出力される。そして、ＣＭＰ回路１１１から出力される出力信号ＳＢはサンプリング回路１１３と位相検出部１１４とに出力される。サンプリング回路１１３はフリップフロップ回路である。
【０００６】
位相検出部１１４は出力信号ＳＢに埋め込まれているクロック信号を抽出して、ＤＵＴ２の位相を検出する回路である。ＤＵＴ２から出力される出力信号ＳＢはデータにクロック信号を埋め込んだ所謂エンベデッドクロックであり、出力信号ＳＢからクロックのエッジ情報を抽出して、ＤＵＴ２の位相を検出する。つまり、位相検出部１１４は出力信号ＳＢに基づいて位相を検出するＣＤＲ（Clock Data Recover）回路としての役割を発揮する。
【０００７】
位相検出部１１４が検出した位相ＰＨは遅延量演算部１１５に出力される。遅延量演算部１１５はＤＵＴ１０２に遅延が生じていない理想的な状態の位相を基準位相として記憶しており、位相ＰＨと基準位相との差分を算出する。そして、算出した差分に「−１」を乗じた値を遅延量ＬＤとして遅延部１１６に出力する。
【０００８】
遅延部１１６はストローブ信号生成部１１７が生成したストローブ信号ＳＴを遅延させる遅延部である。遅延部１１６がストローブ信号ＳＴに与える遅延量は遅延量演算部１１５が算出した遅延量ＬＤである。この遅延量ＬＤの遅延量が与えられたストローブ信号ＳＴはサンプリング回路１１３に出力される。サンプリング回路１１３には出力信号ＳＢが入力されており、ストローブ信号ＳＴのタイミングで出力信号ＳＢが判定部１１８に出力される。判定部１１８は出力信号ＳＢに基づいてＤＵＴ２の良否判定を行う判定部になる。
【０００９】
以上の構成における動作について説明する。ＤＵＴ１０２の試験は、ＤＵＴ１０２に対して入力信号ＳＡを与えるインプット動作とＤＵＴ１０２から出力信号ＳＢを受け取るアウトプット動作とを切り替えて行う。インプット動作とアウトプット動作との切り替え動作を繰り返してＤＵＴ１０２の試験が行われる。
【００１０】
まず、ＤＵＴ１０２に対してインプット動作が行われる。このために、ＤＲＶ回路１１０から入力信号ＳＡが入力信号経路ＬＡを介してＤＵＴ１０２に入力される。インプット動作の間は、ＤＲＶ回路１１０から常に入力信号ＳＡの入力が行われる。ＤＵＴ１０２は入力信号ＳＡに基づく試験を行う。インプット動作の終了後、アウトプット動作に切り替わる。このアウトプット動作では、出力信号ＳＢが出力信号経路ＬＢを介してＤＵＴ１０２から測定モジュール１０１に対して出力される。
【００１１】
ＣＭＰ回路１１１は出力信号ＳＢを比較レベル信号ＣＬと比較して、二値の信号として出力信号ＳＢを生成する。そして、出力信号ＳＢはサンプリング回路１１３に入力されると共に、位相検出部１１４により位相検出が行われる。位相検出部１１４はＣＤＲとして機能しており、出力信号ＳＢに埋め込まれているクロック信号からクロックエッジを抽出して、ＤＵＴ１０２の位相ＰＨを検出する。アウトプット動作中には常にＤＵＴ１０２の位相ＰＨが検出されており、この検出された位相ＰＨはＤＵＴ１０２のリアルタイムの位相になる。
【００１２】
遅延量演算部１１５は位相ＰＨと基準位相との差分を算出して遅延量ＬＤを生成する。ＤＵＴ１０２は自身の発熱や周囲環境の高温化等の温度変動により徐々に位相ずれを生じる。この他にも、電源変動等の種々の理由により、その位相は徐々にずれを生じる。位相検出部１１４が検出した位相はＤＵＴ１０２の現在の位相を直接的に示しているため、基準位相との差分をとることにより、ＤＵＴ１０２に生じているリアルタイムな位相のずれ量を遅延量ＬＤは反映していることになる。
【００１３】
遅延量ＬＤの値には「−１」が乗じられる。後述するように、遅延量ＬＤはＤＵＴ１０２に生じた位相ずれを補正するために用いられる。このため、生じた位相ずれが正方向（時間軸上で遅くなるような方向）であれば負方向（時間軸上で早くなるような方向）の遅延を与えるようになし、負方向に位相ずれが生じているのであれば正方向の遅延を与えるようにしなければならない。このため、遅延量ＬＤの値に「−１」を乗じている。
【００１４】
遅延部１１６は遅延量ＬＤの値の分だけストローブ信号ＳＴに対して遅延を与えて、このストローブ信号ＳＴがサンプリング回路１１３に入力される。サンプリング回路１１３は入力している出力信号ＳＢをストローブ信号ＳＴのタイミングで判定部１１８に出力し、判定部１１８はこのタイミングで出力信号ＳＢの良否判定を行う。従って、判定部１１８の動作タイミングは、遅延量ＬＤの分だけ遅延が与えられているため、ＤＵＴ１０２に生じた位相ずれをリアルタイムに反映している。これにより、判定部１１８とＤＵＴ１０２との間の同期を取ることができる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００６−３３９８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ところで、測定モジュール１０１はインプット動作とアウトプット動作とを切り替えてＤＵＴ１０２の試験を行っている。ＤＵＴ１０２は多種多様且つ大量のデータの試験が行われることから、インプット動作とアウトプット動作との切り替え回数は極めて膨大なものになる。
【００１７】
前述したように、測定モジュール１０１はアウトプット動作を行っているときには常に出力信号ＳＢを受け取っており、ＤＵＴ１０２のリアルタイムの位相を常時検出している。このため、アウトプット動作時にＤＵＴ１０２に位相のずれを生じた場合には即時に位相のずれを検出でき、その分のずれ量が補正された遅延量ＬＤが生成される。これにより、アウトプット動作時には常に判定部１１８とＤＵＴ１０２との間の同期を取ることができる。
【００１８】
ただし、インプット動作を行っているときには、ＤＵＴ１０２から出力信号ＳＢを受け取ることができず、ＤＵＴ１０２に生じている位相ずれを検出する何等の手段もないため、位相ずれを補正することができないこのため、判定部１１８とＤＵＴ１０２との間の同期を取ることができなくなる。従って、インプット動作からアウトプット動作に切り替わったときに、大きな位相のずれが生じるようになる。位相のずれを生じた状態で判定部１１８が良否判定を行うと、その判定精度が著しく不正確になる。
【００１９】
この位相のずれを補正すべく、インプット動作からアウトプット動作に切り替わったときに、ＤＵＴ１０２から出力信号ＳＢを即時に出力するのではなく、ダミーデータをＤＵＴ１０２から測定モジュール１０１に出力するようにしている。このダミーデータは出力信号経路ＬＢを介して測定モジュール１０１に出力しており、ダミーデータにクロック信号を埋め込むことにより、測定モジュール１０１側でクロック信号を抽出してＤＵＴ１０２の位相を検出している。そして、遅延量演算部１１５が検出した位相に基づいて遅延量ＬＤを演算し、遅延部１１６が位相変化を補正している。これにより、ＤＵＴ１０２と測定モジュール１０１との間の同期をとっている。
【００２０】
従って、インプット動作からアウトプット動作に切り替わるときには、必ずダミーデータを使用した同期処理が必要になる。この同期処理は本来的にはＤＵＴ１０２の試験には無関係な処理であり、つまりタイムロスになる。インプット動作とアウトプット動作との切り替え回数は極めて膨大なことになることから、タイムロスが積算して、試験速度に大幅な低速化をもたらす。近年のＤＵＴ１０２は大容量且つ高機能であり、しかも高速デバイスとなっていることから、試験速度の高速化の要請が極めて高い。このため、同期処理を繰り返すことにより試験速度が低速化すると、前記要請を満たすことができなくなる。
【００２１】
そこで、本発明は、温度変動や電源変動等によりＤＵＴに位相ずれが生じたとしても、高速且つ正確に試験を行うことを目的とする。
【課題を解決するための手段】
【００２２】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスに対する入力信号の入力動作と前記被試験デバイスからの出力信号の出力動作とを切り替えて試験を行う試験部を備える半導体試験装置であって、前記入力動作時に前記被試験デバイスから前記試験部に入力される位相情報の伝送経路となる位相情報入力経路と、前記出力信号に含まれる位相情報に基づいて前記出力動作時の前記被試験デバイスの位相を検出する位相検出部と、前記位相情報入力経路から入力する位相情報に基づいて前記入力動作時の前記被試験デバイスの位相を検出する調整用位相検出部と、前記位相検出部が検出する位相に基づいて前記出力動作中の遅延量を演算し、前記入力動作中に前記調整用位相検出部が検出した位相の変化量に基づいて前記入力動作から前記出力動作に切り替わるときの遅延量を演算する遅延量演算部と、この遅延量演算部が演算した遅延量を前記被試験デバイスの良否判定を行う判定部の動作タイミングに与える遅延部と、を備えたことを特徴とする。
【００２３】
この半導体試験装置によれば、アウトプット動作（出力動作）時には位相検出部が検出している位相に基づいて演算した遅延量の遅延を与えているため、アウトプット動作時に位相ずれを補正して判定部を動作させることができるようになる。また、インプット動作（入力動作）時には調整用位相検出部が検出したインプット動作中の位相の変化量に基づいて演算した遅延量の遅延を与えている。これにより、インプット動作中に生じた位相変化量を認識できる。このため、インプット動作からアウトプット動作に切り替わったときにインプット動作中に生じた位相ずれを調整したタイミングで判定部を動作させることができるようになる。このとき、遅延量演算部は、出力動作時の最後の遅延量に前記調整用位相検出部が検出した位相の変化量を加算して遅延部を演算するようにする。
【００２４】
本発明の請求項２の半導体試験装置は、被試験デバイスに対する入力信号の入力動作と前記被試験デバイスからの出力信号の出力動作とを切り替えて試験を行う試験部を備える半導体試験装置であって、前記入力動作時に前記被試験デバイスから前記試験部に位相情報を入力するための経路となる位相情報入力経路と、前記出力信号に含まれる位相情報に基づいて前記出力動作時の前記被試験デバイスの位相を検出する第１の位相検出部と、前記位相情報入力経路から入力した位相情報に基づいて前記入力動作時の前記被試験デバイスの位相を検出する第２の位相検出部と、前記出力動作中に前記第１の位相検出部が検出する位相に基づいて遅延量を演算する第１の遅延量演算部と、前記入力動作中に前記第２の位相検出部が検出する位相に基づいて遅延量を演算する第２の遅延量演算部と、前記出力動作時に前記第１の遅延量演算部が演算した演算量を前記被試験デバイスの良否判定を行う判定部に与え、前記入力動作時に前記第２の遅延量演算部が演算した演算量を前記判定部に与える遅延部と、を備えたことを特徴とする。
【００２５】
この半導体試験装置によれば、第１の遅延量演算部と第２の遅延量演算部とでそれぞれアウトプット動作時とインプット動作時との位相ずれを補正するための遅延量を別個独立に生成している。これにより、アウトプット動作時には第１の遅延量演算部が演算した遅延量に基づいて判定部の動作タイミングを補正し、インプット動作時には第２の遅延量演算部が演算した遅延量に基づいて演算した遅延量に基づいて判定部の動作タイミングを補正している。このため、インプット動作時とアウトプット動作時との両方において位相ずれを補正することが可能になる。
【発明の効果】
【００２６】
本発明は、アウトプット動作を行っているときには、出力信号に埋め込まれたクロック信号に基づいて被試験デバイスの位相の検出を行い、この被試験デバイスに生じている位相ずれを補正するような遅延量を遅延量演算部が演算していることにより、判定部と被試験デバイスとの間の同期を取ることができるようになる。また、位相情報に基づいて調整用位相検出部がインプット動作中の被試験デバイスの位相変化量を演算しており、この位相変化量を反映させることにより、インプット動作からアウトプット動作に切り替わるときに判定部と被試験デバイスとの間の同期を取ることができるようになる。これにより、ダミーデータを使用することなく被試験デバイスに生じた位相ずれの補正をすることができるようになり、高速且つ正確に被試験デバイスの試験を行うことができるようになる。
【図面の簡単な説明】
【００２７】
【図１】実施形態の半導体試験装置の概略構成を説明するブロック図である。
【図２】変形例の半導体試験装置の概略構成を説明するブロック図である。
【図３】従来の半導体試験装置の概略構成を説明するブロック図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について図面を参照して説明する。図１において、本発明は、測定モジュール１とＤＵＴ２とＤＲＶ回路１０と第１のＣＭＰ回路１１と比較レベル信号生成部１２とサンプリング回路１３と位相検出部１４と遅延部１５とストローブ信号生成部１６と判定部１７と第２のＣＭＰ回路１８と調整用位相検出部１９と遅延量演算部２０と遅延量記憶部２１と制御信号生成部２２とを備えて概略構成している。このうち、測定モジュール１〜判定部１７は前述の背景技術で説明した測定モジュール１０１〜判定部１１８と同じものであるため、説明を省略する。
【００２９】
本実施形態では位相検出部１４と調整用位相検出部１９との２つの位相検出部を設けている。位相検出部１４は基本的には背景技術で説明した位相検出部１１４と同じである。つまり、アウトプット動作（ＤＵＴ２から測定モジュール１に対して出力信号ＳＢを出力する動作）時に出力信号ＳＢに埋め込まれたクロック信号を抽出してＤＵＴ２の位相を検出している。検出した位相ＰＨ−１は遅延量演算部２０により基準位相との差分を算出して、遅延量ＬＤを算出する。算出された遅延量ＬＤは常に遅延部１５に出力され、ストローブ信号ＳＴのタイミングに遅延を与えている。これにより、判定部１７とＤＵＴ２との同期を取っている。また、本実施形態のＣＭＰ回路は第１のＣＭＰ回路１１と第２のＣＭＰ回路１８との２つを設けている。２つのＣＭＰ回路は背景技術のＣＭＰ回路１１１と同じ動作を行う。
【００３０】
図１に示すように、位相情報信号経路ＬＣを新たに設けている。位相情報信号経路ＬＣは入力信号経路ＬＡおよび出力信号経路ＬＢとは別個独立に設けた新たな信号経路であり、この位相情報信号経路ＬＣはＤＵＴ２の位相情報ＳＣの伝送経路となる。位相情報ＳＣはＤＵＴ２の位相を示す情報であり、信号伝送の安定性の観点からデータにクロックを埋め込んだエンベデッドクロックを位相情報としている。勿論、ＤＵＴ２の位相を示すものであれば、クロック信号そのものを位相情報ＳＣとして出力するようにしてもよい。位相情報ＳＣはインプット動作時には常時ＤＵＴ２から出力されており、位相情報信号経路ＬＣに接続される測定モジュール１のピンＰＣに出力される。位相情報ＳＣはアウトプット動作時に常時ＤＵＴ２から出力されていてもよい。
【００３１】
従って、インプット動作時には入力信号経路ＬＡを介して測定モジュール１からＤＵＴ２に入力信号ＳＡが供給され、また位相情報信号経路ＬＣを介してＤＵＴ２から測定モジュール１に位相情報ＳＣが供給される。一方、アウトプット動作時の間は出力信号経路ＬＢを介してＤＵＴ２から測定モジュール１に出力信号ＳＢが供給される。
【００３２】
第２のＣＭＰ回路１８はピンＰＣに接続されており、位相情報ＳＣを入力する。また、比較レベル信号生成部１２から比較レベル信号ＣＬを入力する。そして、第２のＣＭＰ回路１８は比較レベル信号ＣＬを閾値（スレッシュホールド）として、二値信号の位相情報ＳＣを生成および出力を行う。
【００３３】
調整用位相検出部１９は位相情報ＳＣを入力しており、位相情報ＳＣに埋め込まれているクロック信号を抽出してＤＵＴ２の位相を検出するＣＤＲである。そして、検出したＤＵＴ２の位相ＰＨ−２を遅延量演算部２０に出力している。
【００３４】
遅延量演算部２０はアウトプット動作時とインプット動作時とで異なる演算を行う遅延量演算部である。アウトプット動作時においては、位相検出部１４が検出した位相ＰＨ−１を入力する。遅延量演算部２０はＤＵＴ２に遅延が生じていない状態の理想的な位相（基準位相）を記憶しており、位相ＰＨ−１と基準位相との差分を演算する。そして、前述したように演算した値に「−１」を乗じた値を遅延量ＬＤとする。アウトプット動作時には常に位相検出部１４が位相ＰＨ−１を検出しており、位相ＰＨ−１に変化を生じたとしてもその変化分を反映した遅延量ＬＤが遅延部１５に出力される。
【００３５】
また、遅延量演算部２０には遅延量記憶部２１が接続されており、アウトプット動作からインプット動作に切り替わるとき或いは切り替わる直前の遅延量ＬＤを遅延量記憶部２１に記憶する。この遅延量ＬＤはアウトプット動作時の最後の遅延量となる。
【００３６】
一方、インプット動作時においては、調整用位相検出部１９は調整用位相検出部１９が検出する位相ＰＨ−２を入力して、インプット動作中に生じた位相ＰＨ−２の変化量を算出する。調整用位相検出部１９は、インプット動作における最初（開始時）から最後（終了時）までの間に位相ＰＨ−２に生じた変化量を求めている。変化量を求めるための手法は幾つかある。例えば、インプット動作の最初の位相ＰＨ−２を基準として、この基準となる位相との差分をインプット動作の最初から最後まで時間ごとに積分するようにすることにより求めることができる。また、最初の位相ＰＨ−２と最後の位相ＰＨ−２との間の差分を求めることによっても変化量を求めることができる。何れの手法を用いてもよいが、要はインプット動作の最初から最後までの間に生じた変化量を求めるものであれば、任意の手法を用いることができる。
【００３７】
遅延量演算部２０には制御信号生成部２２が接続されている。制御信号生成部２２は測定モジュール１がインプット動作を行っているのかアウトプット動作を行っているかを認識しており、何れの動作かを示す制御信号ＣＴＲを遅延量演算部２０に対して出力している。この制御信号ＣＴＲにより遅延量演算部２０はインプット動作かアウトプット動作かを認識している。制御信号ＣＴＲとしては、例えば二値の信号となし、「１」の場合にはインプット動作を、「０」の場合にはアウトプット動作を示すようにすることができる。
【００３８】
以上における動作を説明する。前述したように、ＤＵＴ２の試験はインプット動作とアウトプット動作とを切り替えて行うようにしている。まず、アウトプット動作の場合について説明する。
【００３９】
アウトプット動作の場合は、前述の背景技術と同じである。つまり、ＤＵＴ２から出力される出力信号ＳＢが第１のＣＭＰ回路１１において二値信号にされて、位相検出部１４に入力される。位相検出部１４では出力信号ＳＢに埋め込まれた（含まれた）クロック信号を抽出して位相ＰＨ−１を検出する。位相ＰＨ−１は遅延量演算部２０に入力される。
【００４０】
遅延量演算部２０は制御信号ＣＴＲがアウトプット動作を示しているため、アウトプット動作用の演算を行う。つまり、位相ＰＨ−１と基準位相との差分を算出し、算出した差分に「−１」を乗じた値を遅延量ＬＤとする。この遅延量ＬＤはＤＵＴ２に生じているリアルタイムの位相ずれ量を示している。そして、アウトプット動作中には常に遅延部１５に対して遅延量ＬＤをすると共に、アウトプット動作の最後のタイミングの遅延量ＬＤを遅延量記憶部２１に記憶する。
【００４１】
遅延量ＬＤは遅延部１５に入力され、ストローブ信号ＳＴに対して遅延量ＬＤの分だけ遅延が与えられて、サンプリング回路１３に入力される。サンプリング回路１３はストローブ信号ＳＴのタイミングで、自身が入力している出力信号ＳＢを判定部１７に出力する。判定部１７は出力信号ＳＢを入力したタイミングで良否判定を行う。遅延量ＬＤはＤＵＴ２に生じている位相ずれを補正するような遅延であるため、このタイミングで判定部１７を動作させることで、判定部１７とＤＵＴ２との間の同期を取ることができる。
【００４２】
以上がアウトプット動作である。アウトプット動作が終了したときにインプット動作に切り替わる。出力信号経路ＬＢを出力信号ＳＢが伝送されていたものから、入力信号経路ＬＡに入力信号ＳＡが伝送されるようになり、また位相情報ＳＣに位相情報ＳＣが伝送されるようになる。このタイミングで、制御信号生成部２２が出力する制御信号ＣＴＲはアウトプット動作からインプット動作に切り替わる。
【００４３】
インプット動作においては、位相情報信号経路ＬＣを介してＤＵＴ２から測定モジュール１に位相情報ＳＣが出力される。位相情報ＳＣは第２のＣＭＰ回路１８に入力されて、比較レベル信号ＣＬと比較されて二値信号となる。調整用位相検出部１９は位相情報ＳＣに埋め込まれている（含まれている）クロック信号を抽出してＤＵＴ２の位相を検出する。検出したＤＵＴ２の位相は位相ＰＨ−２として常に遅延量演算部２０に出力される。
【００４４】
遅延量演算部２０は制御信号ＣＴＲがインプット動作を示しているため、インプット動作用の演算を行う。つまり、インプット動作中の位相変化量を求めるべく演算を行う。前述したように、インプット動作の最初の位相ＰＨ−２を基準として、この基準の位相に対しての差分を時間ごとに積分して変化量を演算する。これにより、インプット動作中の最初の時点から最後の時点までの間に生じた位相変化量を求めることができる。勿論、前述したように、最初の位相ＰＨ−２と最後の位相ＰＨ−２とを記憶しておき、両者の差分を求めることでも変化量を求めるようにしてもよい。
【００４５】
インプット動作中には遅延量演算部２０は前記の変化量を求める演算を常に行っているが、インプット動作の最後、つまりインプット動作からアウトプット動作に切り替わるときまで遅延量ＬＤの出力は行われない。インプット動作が終了して、アウトプット動作に切り替わるときに、遅延量記憶部２１に記憶されている遅延量ＬＤに前述した位相ＰＨ−２の変化量を加算する演算を行う。
【００４６】
位相ＰＨ−２の変化量はインプット動作中に生じたリアルタイムのＤＵＴ２の位相変化量になる。また、遅延量記憶部２１に記憶されている遅延量ＬＤは前回のアウトプット動作における最後の遅延量ＬＤである。つまり、この遅延量ＬＤに位相ＰＨ−２の変化量を加算すれば、アウトプット動作が終了した時点からインプット動作を行っている間に生じた位相の変化を反映させることができ、これはインプット動作からアウトプット動作に切り替わるときにおける位相を示している。
【００４７】
つまり、この遅延量ＬＤがインプット動作中に生じたＤＵＴ２の位相のずれ量を調整するような遅延量になる。なお、遅延量演算部２０が前記の加算を行うときには、位相ＰＨ−２の変化量に「−１」を乗じたものを最後の遅延量ＬＤに加算している。
【００４８】
従って、遅延量演算部２０は常に遅延量ＬＤを出力するのではなく、インプット動作からアウトプット動作に切り替わるタイミングで遅延量ＬＤを遅延部１５に対して出力する。これは、位相ＰＨ−２の変化量を算出できるのはインプット動作の最後のタイミングになるのは勿論（つまり、インプット動作の最初から最後までの位相変化量を積分しているため）であるが、そもそも入力動作を行っているときには判定部１７による判定動作は行っておらず、判定部１７とＤＵＴ２との間の同期を取る必要がないためである。同期が必要になるのは、アウトプット動作を開始するタイミング、つまりインプット動作からアウトプット動作に切り替わるタイミングである。
【００４９】
遅延量演算部２０において演算された遅延量ＬＤは遅延部１５に出力され、ストローブ信号ＳＴに遅延量ＬＤの遅延が与えられて、サンプリング回路１３に出力される。サンプリング回路１３はストローブ信号ＳＴのタイミングで出力信号ＳＢを判定部１７に出力し、判定部１７はこのタイミングで出力信号ＳＢの良否判定を行う。これにより、アウトプット動作に切り替わったときに判定部１７とＤＵＴ２との間の同期が取られるようになり、以降アウトプット動作とインプット動作とを交互に繰り返して行っていく。
【００５０】
以上より、インプット動作からアウトプット動作に切り替わるときには、前回のアウトプット動作の最後の遅延量ＬＤに対して、インプット動作中にＤＵＴ２に生じたリアルタイムの位相変化量を加算しているため、切り替わり直後にＤＵＴ２と判定部１７との間で同期が取られるようになる。つまり、インプット動作中に生じた温度変動や電源変動等を要因としたＤＵＴ２の位相変化を補完した状態でアウトプット動作を再開できるようになる。従って、ダミーデータによる同期処理を必要とすることなく、瞬時にインプット動作からアウトプット動作に切り替えることができるようになる。
【００５１】
以上において、遅延量記憶部２１を独立に設けたが、この遅延量記憶部２１を遅延量演算部２０に持たせてもよい。また、アウトプット動作時に遅延量演算部２０で遅延量ＬＤを演算しているが、この演算を位相検出部１４が行なうようにしてもよい。この場合には、位相検出部１４に基準位相を記憶させ、検出した位相ＰＨ−１と基準位相との差分に「−１」を乗じた遅延量ＬＤを遅延部１５に出力するようにする。
【００５２】
また、第１のＣＭＰ回路１１と第２のＣＭＰ回路１８とはそれぞれ比較レベル信号ＣＬに基づいて二値信号を生成しているが、シングルエンド方式を用いてもよいし、差動信号方式を用いてもよい。また、ＤＲＶ回路１０と第１のＣＭＰ回路１１或いは第２のＣＭＰ回路１８とは別個独立なものとして設けているが、それぞれを接続するものであってもよい。また、位相情報信号経路ＬＣは測定モジュール１に備えられる多数のピンのうち何れかのピンに接続されるものであればよい。また、ＤＵＴ２としては、ＩＣチップやＬＳＩチップ、メモリ、ＣＭＯＳイメージセンサ等の任意の半導体デバイスを適用できる。
【００５３】
次に、図２を参照して、変形例について説明する。この変形例では、前述した実施形態では位相検出部１４としていたものを第１の位相検出部３１としており、調整用位相検出部１９としていたものを第２の位相検出部３２としている。また、第１の位相検出部３１には第１の遅延量演算部３３が接続され、第２の位相検出部３２には第２の遅延量演算部３４が接続されている。第１の遅延量演算部３３と第２の遅延量演算部３４とはそれぞれ制御信号ＣＴＲを制御信号生成部２２から入力しており、それぞれの演算部が生成した遅延量ＬＤ−１、ＬＤ−２が独立に遅延部１５に入力されている。また、遅延量記憶部２１は設けていない。
【００５４】
第１の位相検出部３１は背景技術で説明した位相検出部１１４および実施形態で説明した位相検出部１４と同じであり、アウトプット動作時のＤＵＴ２の位相を検出している。また、第１の遅延量演算部３３は検出した位相ＰＨ−１と基準位相との差分を算出して、算出した差分の値に「−１」を乗じて遅延量ＬＤ−１としている。遅延量ＬＤ−１は遅延部１５に出力されて、ストローブ信号ＳＴに対して遅延量ＬＤ−１の遅延を与えている。
【００５５】
第２の位相検出部３２は実施形態で説明した調整用位相検出部１９と同様に、位相情報ＳＣに埋め込まれているクロック信号に基づいて位相ＰＨ−２を検出する。第２の遅延量演算部３４は検出した位相ＰＨ−２と自身が記憶している基準位相との差分を算出して、算出した値に「−１」を乗じて遅延量ＬＤ−２を生成している。そして、この遅延量ＬＤ−２を遅延部１５に出力している。遅延部１５はストローブ信号ＳＴに対して遅延量ＬＤ−２の遅延を与えている。
【００５６】
第１の遅延量演算部３３と第２の遅延量演算部３４とは制御信号ＣＴＲにより何れか一方のみが動作を行い、アウトプット動作中には第１の遅延量演算部３３が、インプット動作中には第２の遅延量演算部３４が動作を行うように制御されている。
【００５７】
前述した実施形態では、インプット動作からアウトプット動作に切り替わるときに、調整用位相検出部１９が検出したＤＵＴ２の位相変化量を調整していた。これに対して、本変形例では、インプット動作時には第１の遅延量演算部３３が算出した遅延量ＬＤ−１に基づいてＤＵＴ２に生じた位相のずれを補正しており、またアウトプット動作時には第２の遅延量演算部３４が算出した遅延量ＬＤ−１に基づいてＤＵＴ２に生じた位相のずれを補正している。
【００５８】
本変形例のように構成することでも、インプット動作とアウトプット動作とでそれぞれＤＵＴ２と判定部１７とで同期を取ることが可能ではある。ただし、インプット動作とアウトプット動作とではそれぞれ位相検出部および遅延量演算部が独立しており、遅延量ＬＤ−１と遅延量ＬＤ−２とがそれぞれ独立した値として遅延部１５に入力されている。
【００５９】
図２に示すように、第１の位相検出部３１と第２の位相検出部３２とは異なる位相検出を行う回路である。しかも、第１の位相検出部３１は出力信号経路ＬＢを伝送される出力信号ＳＢに基づいて、第２の位相検出部３２は位相情報信号経路ＬＣを伝送される位相情報ＳＣに基づいて位相の検出を行っており、信号経路も異なっている。このように、回路や信号経路が異なっているような場合には、本質的に両者の間に誤差を生じるようになる。この誤差は回路や信号経路が持つ特有の誤差であり、同じタイミングでＤＵＴ２から位相を検出したとしても、回路や信号経路が異なるために検出した位相には誤差を生じるようになる。
【００６０】
この誤差は僅かな誤差であるため、動作周波数がそれほど高くないような場合には格別な問題にはならない。しかし、近年の半導体デバイス（ＤＵＴ２）は高周波化が著しいため、この誤差が試験精度に大きな影響を与えるおそれがある。
【００６１】
従って、それほど試験精度がシビアなものが要求されていない場合には本変形例を適用してもよい。ただし、シビアな試験精度が要求されるような場合には、前述した実施形態の構成を適用することが望ましい。実施形態の構成（図１の構成）においても、２つの位相検出部を用いて位相の検出を行っているが、調整用位相検出部１９はあくまでもインプット動作時の位相変化量を算出するものであり、独自に位相の補正を行うために設けているわけではない。
【００６２】
位相検出部１４と調整用位相検出部１９とはそれぞれ別個の回路であり、出力信号経路ＬＢと位相情報信号経路ＬＣとは別個の信号経路であるため、両者の間で前記の誤差を生じることは同じである。ただし、本質的には位相の誤差を持つものではあっても、温度変動や電源変動等を要因とした位相変化量はほぼ同じような傾向を持つ。つまり、位相変化量はインプット動作の最初から最後までに生じた相対的な変化量であり、この変化量は回路や信号経路の特有の誤差とは無関係である。このため、インプット動作中に生じた位相変化はこの誤差を全く反映しないようなものになる。このため、実施形態では、最後の遅延量ＬＤを基準として、この最後の遅延量ＬＤにインプット動作中に生じた位相変化量を加算している。この位相変化量は前記の誤差とは無関係であるため、高い試験精度によりＤＵＴ２の試験を行うことができるようになる。
【００６３】
つまり、変形例ではインプット動作時とアウトプット動作時とでそれぞれＤＵＴ２の位相の絶対値を使用しているため、回路や信号経路が異なることによる誤差の影響を受けるものになる。一方、前述した実施形態は、ＤＵＴ２の位相の変化を検出するのはあくまでも位相検出部１４であり、調整用位相検出部１９は単にインプット動作中に生じた位相変化量を位相検出部１４が検出した位相に対して調整するだけのものであり、独自に遅延部１５に与える遅延量を生成しているものではない。このため、回路や信号経路が異なることによる誤差の影響を受けることがなく、試験精度への影響はない。
【符号の説明】
【００６４】
１    測定モジュール                １４    位相検出部
１５    遅延部                    １７    判定部
１９    調整用位相検出部            ２０    遅延量演算部
２１    遅延量記憶部                ２２    制御信号生成部
【図１】
2010230617.tif 000003
【図２】
2010230617.tif 000004
【図３】
2010230617.tif 000005