(57)【要約】      （修正有）【課題】プリエンファシス時とデエンファシス時の差動出力信号のコモンモード電圧の変化を抑え、高速コモンモード電圧変動に対応可能な出力回路の提供。【解決手段】第１の電流源で駆動され、入力信号を差動入力し、出力対が差動出力端子に接続された第１の差動トランジスタ対と、第２の電流源で駆動され、第１の制御信号を差動入力し、出力対が前記差動出力端子に接続された第２の差動トランジスタ対とを備え、差動出力端子と電源間に負荷抵抗素子対が接続されている。さらに、第３の電流源で駆動され、第２の制御信号を差動入力し、出力対が前記差動出力端子の一方の出力端子と前記電源とに接続された第３の差動トランジスタ対と、第４の電流源で駆動され、第３の制御信号を差動入力し、出力対が前記電源と前記差動出力端子の他方の出力端子とに接続された第４の差動トランジスタ対とを備えている。【選択図】図１
2010283453.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を差動入力して差動出力し、前記入力信号の遷移時に差動出力信号にプリエンファシスをかける出力回路であって、
プリエンファシス時には、前記差動出力信号のプリエンファシス作用を補い、
デエンファシス時には、前記プリエンファシス時に前記差動出力信号のプリエンファシスを行っていたパスをオフし、電源間の電流パスをオンする差動回路を備えている出力回路。
【請求項２】
第１の電流源で駆動され、入力信号を差動入力し、出力対が差動出力端子に接続された第１の差動トランジスタ対と、
第２の電流源で駆動され、第１の制御信号を差動入力し、出力対が前記差動出力端子に接続された第２の差動トランジスタ対と、
を備え、前記差動出力端子と電源間に負荷抵抗素子対が接続された、前記出力回路であって、
前記差動回路が、
第３の電流源で駆動され、第２の制御信号を差動入力し、出力対が前記差動出力端子の一方の出力端子と前記電源とに接続された第３の差動トランジスタ対と、
第４の電流源で駆動され、第３の制御信号を差動入力し、出力対が前記電源と前記差動出力端子の他方の出力端子とに接続された第４の差動トランジスタ対と、
を備えている、請求項１記載の出力回路。
【請求項３】
第１の電流源で駆動され、入力信号を差動入力し、出力対が差動出力端子に接続された第１の差動トランジスタ対と、
第２の電流源で駆動され、第１の制御信号を差動入力し、出力対が前記差動出力端子に接続された第２の差動トランジスタ対と、
を備え、前記差動出力端子と電源間に負荷抵抗素子対が接続され、
第３の電流源で駆動され、第２の制御信号を差動入力し、出力対が前記差動出力端子の一方の出力端子と前記電源とに接続された第３の差動トランジスタ対と、
第４の電流源で駆動され、第３の制御信号を差動入力し、出力対が前記電源と前記差動出力端子の他方の出力端子とに接続された第４の差動トランジスタ対と、
を備えている、出力回路。
【請求項４】
前記第３の差動トランジスタ対に差動入力される前記第２の制御信号として、
前記入力信号の正相信号が第１の値から第２の値へ遷移する時に、前記第３の差動トランジスタ対のうち前記一方の出力端子に出力が接続されたトランジスタをオン、前記電源に出力が接続されたトランジスタをオフさせ、それ以外は、前記第３の差動トランジスタ対の前記一方の出力端子に出力が接続されたトランジスタはオフ、前記電源に出力が接続されたトランジスタをオンとする、前記第２の制御信号を生成し、
前記第４の差動トランジスタ対に差動入力される前記第３の制御信号として、
前記入力信号の正相信号が第２の値から第１の値へ遷移する時に、前記第４の差動トランジスタ対の前記他方の出力端子に出力が接続されたトランジスタをオン、前記電源に出力が接続されたトランジスタをオフさせ、それ以外は、前記第４の差動トランジスタ対の前記第１の負荷素子に出力が接続されたトランジスタはオフ、前記電源に出力が接続されたトランジスタをオンとする前記第３の制御信号を生成する回路を備えた、請求項２又は３記載の出力回路。
【請求項５】
前記第１の制御信号は、出力対象の現在ビットデータとその直前のビットデータに関して、
現在ビットデータ、直前ビットデータが第１の値、第２の値のとき、第１の値、
現在ビットデータ、直前ビットデータが第１の値、第１の値のとき、第２の値、
現在ビットデータ、直前ビットデータが第２の値、第１の値のとき、第２の値、
現在ビットデータ、直前ビットデータが第２の値、第２の値のとき、第１の値とされる正相信号と、前記正相信号の相補信号である逆相信号からなる、請求項４記載の出力回路。
【請求項６】
前記第１の差動トランジスタ対が、ゲートに前記入力信号の正相信号と逆相信号をそれぞれ受け、ドレインが前記差動出力端子の逆相出力端子と正相出力端子にそれぞれ接続され、共通接続されたソースが、前記第１の電流源をなす第９のＭＯＳトランジスタのドレインに接続された第１、第２のＭＯＳトランジスタを備え、
前記２の差動トランジスタ対が、ゲートに前記第１の制御信号の正相信号と逆相信号をそれぞれ受け、ドレインが前記差動出力端子の逆相出力端子と正相出力端子にそれぞれ接続され、共通接続されたソースが、前記第２の電流源をなす第１０のＭＯＳトランジスタのドレインに接続された第３、第４のＭＯＳトランジスタを備え、
前記３の差動トランジスタ対が、ゲートに前記第２の制御信号の正相信号と逆相信号をそれぞれ受け、ドレインが前記差動出力端子の正相出力端子と前記電源にそれぞれ接続され、共通接続されたソースが、前記第３の電流源をなす第１１のＭＯＳトランジスタのドレインに接続された第５、第６のＭＯＳトランジスタを備え、
前記４の差動トランジスタ対が、ゲートに前記第３の制御信号の正相信号と逆相信号をそれぞれ受け、ドレインが前記電源と前記差動出力端子の逆相出力端子にそれぞれ接続され、共通接続されたソースが、前記第４の電流源をなす第１２のＭＯＳトランジスタのドレインに接続された第７、第８のＭＯＳトランジスタを備えている、請求項２又は３記載の出力回路。
【請求項７】
前記入力信号の正相信号の第２の値から第１の値への遷移に対するプリエンファシス時に、
前記第１、第３、第６、第８のＭＯＳトランジスタがオンし、
前記第２、第４、第５、第７のＭＯＳトランジスタがオフし、
前記プリエンファシス後のデエンファシス時には、
前記第１、第４、第６、第７のＭＯＳトランジスタがオンし、
前記第２、第３、第５、第８のＭＯＳトランジスタがオフし、
前記入力信号の正相信号の第１の値から第２の値への遷移に対するプリエンファシス時に、
前記第２、第４、第５、第７のＭＯＳトランジスタがオンし、
前記第１、第３、第６、第８のＭＯＳトランジスタがオフし、
前記プリエンファシス後のデエンファシス時には、
前記第２、第３、第６、第７のＭＯＳトランジスタがオンし、
前記第１、第４、第５、第８のＭＯＳトランジスタがオフする、請求項６記載の出力回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の出力回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリエンファシス機能を含む出力回路に関する。
【背景技術】
【０００２】
自集積回路の信号を他集積回路へ差動伝送路を介して送信する差動の出力回路において、伝送路での損失等を考慮してプリエンファシス（Ｐｒｅ−Ｅｍｐｈａｓｉｓ）をかけて伝送するのが一般的である。プリエンファシス機能を有する出力回路では出力する現在のビットデータが直前に出力したビットデータから変化した時に、プリエンファシスをかけ、変化無しのときはプリエンファシスをかけない。
【０００３】
プリエンファシス機能を有する差動出力回路において、直前のビットデータの値から遷移しプリエンファシスがかかったビットであるトランジション・ビット（Ｔｒａｎｓｉｔｉｏｎ  ｂｉｔ）と、プリエンファシスがかかっていないビットであるデエンファシス・ビット（Ｄｅ−ｅｍｐｈａｓｉｓ  ｂｉｔ）間で、差動出力信号の中点電圧であるコモンモード電圧（ＶＣＭ）に不一致が生じる場合がある。トランジション・ビットとデエンファシス・ビット間でコモンモード電圧（ＶＣＭ）の変動が大きいと、例えばＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ等の標準インターフェース規格を逸脱する可能性がある。図１１に、標準インターフェース規格のＡＣコモンモード電圧（Ｖｃｍａｃ;ＡＣ  ｃｏｕｐｌｅｄ  ｃｏｍｍｏｎ  ｍｏｄｅ  ｖｏｌｔａｇｅ（ＡＣ結合コモンモード電圧））の仕様の一例を示す。これらの標準インターフェース規格に対応した出力回路は、低消費電力化のために低電源電圧での動作が要求される。低電源電圧でＰＣＩ−Ｅｘｐｒｅｓｓのように大きな差動出力振幅（８００ｍＶ以上、１２００ｍＶ以下）を実現しようとしたとき、トランジション・ビットとデエンファシス・ビット間でのコモンモード電圧（ＶＣＭ）の不一致によるコモンモード電圧（ＶＣＭ）の変動が大きくなる傾向にある。このため、コモンモード電圧（ＶＣＭ）の変動の低減、抑制の必要性が増してくる。以下では、プリエンファシス機能を備えた出力回路（ＶＣＭの変動抑制機能無し）と、ＶＣＭの変動抑制機能を備えた出力回路の関連技術について順次説明を行う。
【０００４】
図６は、プリエンファシス機能を備えた出力回路の構成を示す図である（特許文献１参照）。図６を参照すると、出力回路は、ドライバメインバッファ１０と、プリエンファシスバッファ２０を備えている。ドライバメインバッファ１０は、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタ（電流源トランジスタ）Ｎ１１と、共通接続されたソースが電流源トランジスタＮ１１のドレインに接続され、ゲートが差動入力端子ＩＮＴ、ＩＮＢにそれぞれ接続され、ドレインが差動出力端子のＯＵＴＢ（逆相出力端子あるいは反転出力端子ともいう）、ＯＵＴＴ（正相出力端子あるいは正転出力端子ともいう）にそれぞれ接続されたＮＭＯＳトランジスタＮ１、Ｎ２と、差動出力端子ＯＵＴＢ、ＯＵＴＴ（すなわちＮＭＯＳトランジスタＮ１、Ｎ２のドレイン）と高位側電源ＶＤＤ間にそれぞれ接続された抵抗Ｒ１、Ｒ２と、を備えている。
【０００５】
プリエンファシスバッファ２０は、ソースがＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタ（電流源トランジスタ）Ｎ１２と、共通接続されたソースが電流源トランジスタＮ１２のドレインに接続され、制御信号（エンファシス信号）を差動で入力する端子ＥＭＴ、ＥＭＢにゲートがそれぞれ接続され、ドレインが差動出力端子ＯＵＴＢ、ＯＵＴＴにそれぞれ接続されたＮＭＯＳトランジスタＮ３、Ｎ４と、を備えている。なお、ＯＵＴＴ、ＯＵＴＢ、ＥＭＴ、ＥＭＢ等において、端子名、信号名の末尾のＴは正相（Ｔｒｕｅ）、Ｂは逆相（Ｂａｒ）を表す。
【０００６】
図７は、図６の回路の動作を説明するタイミングチャートである。図７のタイミングチャートは、図６の回路動作を説明するために、本願発明者により新たに作成されたものである。図７には、図６の端子ＩＮＴ、ＩＮＢ、端子ＥＭＴ、ＥＭＢ、端子ＯＵＴＢ、コモンモード電圧（ＶＣＭ）、端子ＯＵＴＴ、ＮＭＯＳトランジスタＮ１２のドレインノードＶＳ２、ＮＭＯＳトランジスタＮ１１のドレインノードＶＳ１の電圧波形と、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４のＯＮ（オン）、ＯＦＦ（オフ）の状態が示されている。図７において、ＩＮＴの上の（１）〜（１１）はタイミング期間を表している。図６の回路動作の詳細を図７のタイミングチャートを参照して説明する。なお、以下では、端子名と該端子の信号名を共通に用いる。
【０００７】
＜期間（１）＞
（ＩＮＴ、ＩＮＢ）は直前の（Ｌｏｗ、Ｈｉｇｈ）から（Ｈｉｇｈ、Ｌｏｗ）に遷移し、（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）とされる。このとき、ＮＭＯＳトランジスタＮ１、Ｎ３がＯＮし、ＮＭＯＳトランジスタＮ２、Ｎ４がＯＦＦし、差動出力信号ＯＵＴＴ、ＯＵＴＢはそれぞれＨｉｇｈ、Ｌｏｗ側にプリエンファシスがかかったレベルとなる。このときの出力Ｌｏｗレベル（ＶＯＬＰ：プリエンファシスのかかったＬｏｗレベル出力電圧）は低く、電流源トランジスタＮ１１、Ｎ１２のドレインノードＶＳ１、ＶＳ２の電圧も低くなる。すなわち、出力回路の差動入力端子（ＩＮＴ、ＩＮＢ）に入力される信号（相補信号）が、（Ｌｏｗ、Ｈｉｇｈ）から（Ｈｉｇｈ、Ｌｏｗ）に変化する場合に、（ＥＭＴ、ＥＭＢ）は（Ｈｉｇｈ、Ｌｏｗ）に設定され、（ＯＵＴＴ、ＯＵＴＢ）は（ＶＯＨＰ、ＶＯＬＰ）に設定される。
【０００８】
＜期間（２）＞
（ＩＮＴ、ＩＮＢ）＝（Ｈｉｇｈ、Ｌｏｗ）、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）とされる。出力回路の差動入力端子（ＩＮＴ、ＩＮＢ）に入力される信号（相補信号）が（Ｈｉｇｈ、Ｌｏｗ）のまま変化しない場合に、（ＥＭＴ、ＥＭＢ）は（Ｌｏｗ、Ｈｉｇｈ）に設定される。ＯＵＴＴ、ＯＵＴＢはそれぞれＶＯＨＰよりも低いレベル、ＶＯＬＰよりも高いレベル、すなわち、デエンファシスレベルに設定される。期間（２）において、ＮＭＯＳトランジスタＮ１はＯＮのままであるが、ＮＭＯＳトランジスタＮ３がＯＦＦし、ＮＭＯＳトランジスタＮ４がＯＮし、（ＯＵＴＴ、ＯＵＴＢ）は、デエンファシスがかかった波形となる。ＯＵＴＢのＬｏｗ電位はＮＭＯＳトランジスタＮ３がＯＦＦのため、ＮＭＯＳトランジスタＮ１とＮ３がともにＯＮとされた期間（１）の電圧ＶＯＬＰよりも高くなる。また、ＯＵＴＴのＨｉｇｈ電位はＮＭＯＳトランジスタＮ４がＯＮのため、ＮＭＯＳトランジスタＮ２とＮ４がともにＯＦＦとされた期間（１）の電圧ＶＯＨＰよりも低くなる。すなわち、プリエンファシスバッファ２０において、期間（１）では低い出力レベルＶＯＬＰを出力しているＯＵＴＢに接続されたＮＭＯＳトランジスタＮ３がＯＮしているのに対し、期間（２）では、出力レベルＶＯＨＰを出力しているＯＵＴＴに接続されたＮＭＯＳトランジスタＮ４がＯＮする。このため、電流源トランジスタＮ１２のドレイン電圧ＶＳ２のレベルがＶａからＶｂに上がる。
【０００９】
図８は、図６の回路のプリエンファシスバッファの電流源トランジスタＮ１２のドレイン・ソース間電圧Ｖｄｓ（ｘ軸）とドレイン電流Ｉｄ（ｙ軸）の特性を示している。図８のＶｄｓ−Ｉｄ特性から、電流源トランジスタＮ１２のドレインノードＶＳ２の電圧がＶａからＶｂに上がることによって、ＮＭＯＳトランジスタＮ１２のドレイン電流値ＩｄはＩａからＩｂにｄＩ分増加する。このため、期間（２）におけるコモンモード電圧（ＶＣＭ）は、期間（１）におけるコモンモード電圧（ＶＣＭ）よりも低下する。
【００１０】
＜期間（３）＞
（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）とされる。ＩＮＴがＨｉｇｈからＬｏｗに遷移するため、ＥＭＢをＨｉｇｈとしてＮＭＯＳトランジスタＮ４をＯＮとし、ＥＭＴをＬｏｗとしてＮＭＯＳトランジスタＮ３をＯＦＦとしてプリエンファシスが行われる。ただし、（ＥＭＴ、ＥＭＢ）の値は期間（２）と同一の値とされる。ＮＭＯＳトランジスタＮ２、Ｎ４がＯＮし、ＮＭＯＳトランジスタＮ１、Ｎ３がＯＦＦし、差動出力端子ＯＵＴＴ、ＯＵＴＢはそれぞれＬｏｗ、Ｈｉｇｈ側にプリエンファシスがかかったレベルＶＯＬＰ、ＶＯＨＰとなる。電流源トランジスタＮ１１、Ｎ１２のドレイン電圧ＶＳ１、ＶＳ２も低くなる。
【００１１】
＜期間（４）＞
（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）、（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）とされる。期間（４）では、期間（３）の状態から（ＥＭＴ、ＥＭＢ）の値が反転し、ＮＭＯＳトランジスタＮ４がＯＦＦし、ＮＭＯＳトランジスタＮ３がＯＮし、差動出力端子ＯＵＴＴ、ＯＵＴＢは、デエンファシスがかかったレベルとなる。
【００１２】
プリエンファシスバッファ２０において、期間（３）では、プリエンファシスがかかったＬｏｗレベルＶＯＬＰを出力しているＯＵＴＴに接続されたＮＭＯＳトランジスタＮ４がＯＮしているのに対し、期間（４）では、期間（３）にプリエンファシスがかかったＨｉｇｈレベルＶＯＨＤを出力していたＯＵＴＢに接続されたＮＭＯＳトランジスタＮ３がＯＮする。このため、電流源トランジスタＮ１２のドレインノードＶＳ２の電圧レベルがＶａからＶｂに上がる。期間（２）と同様の理由で、電流源トランジスタＮ１２のドレイン電流がｄＩ増加し、コモンモード電圧（ＶＣＭ）は、期間（３）のコモンモード電圧（ＶＣＭ）よりも低下する。
【００１３】
＜期間（５）〜（１１）＞においても、期間（１）から（４）の繰り返しとなる。
【００１４】
なお、プリエンファシスを制御する信号ＥＭＴ、ＥＭＢを入力信号ＩＮＴ、ＩＮＢから生成する論理回路はよく知られており、各種実装がある。例えば、ＥＭＴは、ＩＮＴに入力する現在ビットとその直前のビット（フリップフロップに保持される）に関して、
（現在ビット、直前ビット）＝（Ｈｉｇｈ、Ｌｏｗ）のとき、Ｈｉｇｈ、
（現在ビット、直前ビット）＝（Ｈｉｇｈ、Ｈｉｇｈ）のとき、Ｌｏｗ、
（現在ビット、直前ビット）＝（Ｌｏｗ、Ｈｉｇｈ）のとき、Ｌｏｗ、
（現在ビット、直前ビット）＝（Ｌｏｗ、Ｌｏｗ）のとき、Ｈｉｇｈ、
となる。ＥＭＢはＥＴＭの相補信号である。
【００１５】
図６に示した出力回路は、ＶＣＭ変動を抑制する機能を具備していないため、上記したように、トランジション・ビットとデエンファシス・ビット間でコモンモード電圧（ＶＣＭ）に不一致が生じ、ＶＣＭの変動が大きくなる（劣化する）場合がある。すなわち、高電源電圧化、小出力振幅化等の仕様の変更を行わないと、標準インターフェース規格（ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）を逸脱する可能性がある。図１１に示したように、ＳＡＴＡ（Ｓｅｒｉａｌ−Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）では、ＡＣコモンモード電圧変動（Ｖｃｍａｃ）仕様は５０ｍＶｐｐとされる。
【００１６】
標準インターフェース規格に対応した出力回路は、低消費電力化のために、低電源電圧で動作することが要求される。図６の回路において、低い電源電圧で、ＰＣＩ−Ｅｘｐｒｅｓｓのように大きな差動出力振幅（８００ｍＶ以上、１２００ｍＶ以下）を実現しようとしたとき、トランジション・ビットとデエンファシス・ビット間のコモンモード電圧（ＶＣＭ）の変動が大きくなる。ＶＣＭの変動が大となると、差動出力端子ＯＵＴＴ、ＯＵＴＢからの差動信号を受信する受信回路（差動受信回路）の入力における遅延が変動し、この遅延変動はジッタとなり、受信回路が受信可能な時間区間が減少し、ジッタ耐性が低くなる。
【００１７】
図９は、帰還回路を用いＶＣＭを安定化させる一般的な回路構成を示す図である。図９を参照すると、ドライバメインバッファ１０’、プリエンファシスバッファ２０’、ＶＣＭ帰還部２１を備えている。ドライバメインバッファ１０’は、図６の構成において、ＮＭＯＳトランジスタＮ１、Ｎ２のドレインに一端が接続された負荷抵抗素子Ｒ１、Ｒ２の他端を共通接続し、その共通接続点と高位側電源ＶＤＤ間に、ＰＭＯＳトランジスタＰ１を備えている。ＶＣＭ帰還部２１は、プリエンファシスドライバ２０’において、ＯＵＴＴとＯＵＴＢの中点電圧ＣＯＭ（ＯＵＴＴとＯＵＴＢ間の抵抗Ｒ３とＲ４の接続点電圧）を非反転入力に入力し、コモンモード基準電圧（ＶＣＭＲＥＦ）を反転入力に入力し、出力をＰＭＯＳトランジスタＰ１のゲートに接続したオペアンプ（ＯＰＡＭＰ）を備えている。オペアンプ（ＯＰＡＭＰ）は中点電圧（コモンモード電圧）（ＣＯＭ）がＶＣＭＲＥＦと一致するように、ＰＭＯＳトランジスタＰ１のゲート電圧を制御し、ＰＭＯＳトランジスタＰ１のドレイン電圧ＶＤ１（負荷抵抗素子Ｒ１、Ｒ２の接続点の電圧）を調整することで、コモンモード電圧（ＣＯＭ）に帰還がかかる。このＶＣＭの安定化方法では、その追従スピードは、オペアンプ（ＯＰＡＭＰ）とＰＭＯＳトランジスタＰ１を含む帰還回路の追従スピードに依存する。このため、図９の回路は、例えば数十ＭＨｚ程度以下のＶＣＭ変動に対しては、有効であるが、ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩなどの標準インターフェースにおける、トランジション・ビットとデエンファシス・ビット間のＶＣＭ変動のような、１ＧＨｚを超える高速なＶＣＭ変動には追従できず、対応不可能である。
【００１８】
特許文献１では、そのＦｉｇ．４に示すように、図６の回路のプリエンファシスバッファのＮＭＯＳトランジスタＮ３、Ｎ４のドレインに、ドレインがそれぞれ接続された二つのＰＭＯＳトランジスタを備え、これら二つのＰＭＯＳトランジスタの共通接続されたソースと電源ＶＤＤ間に第３のＰＭＯＳトランジスタを備え、デエンファシス・ビットのコモンモードの変動を補償している。この場合、トランジスタが縦積み４段となり、低電源電圧には不向きである。またＰＭＯＳトランジスタが抵抗Ｒ１、Ｒ２と並列接続となるため、ＤＣインピーダンスが低下する。
【００１９】
図１０に、特許文献２に開示されている出力回路（電流モード論理ドライバ）の構成を示す。なお、図１０は、特許文献２の図５の構成に基づいて作成したものである。図１０において、ドライバメインバッファ１０、プリエンファシスバッファ２０は、図６の構成と同一である。図１０に示すように、高位側電源ＶＤＤとＯＵＴＴ間にＶＣＭプルアップ機構の電流源Ｉｐｕ、ＯＵＴＴと低位側電源ＶＳＳ間にＶＣＭプルダウン機構の電流源Ｉｐｄを備え、高位側電源ＶＤＤとＯＵＴＢ間にＶＣＭプルアップ機構の電流源Ｉｐｕ、ＯＵＴＢと低位側電源ＶＳＳ間にＶＣＭプルダウン機構のＩｐｄを備えたレベルシフト機構を備えている。出力回路の差動出力端子ＯＵＴＴ、ＯＵＴＢ間に接続された抵抗Ｒ３は、負荷抵抗である。
【００２０】
以下では、考察を簡単にするため、プリエンファシスバッファ２０が動作していない状態（したがってＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４はともにＯＦＦ）であるものとする。ＮＭＯＳトランジスタＮ１がＯＮ、ＮＭＯＳトランジスタＮ２がＯＦＦしているものとする。回路の電流経路はＩ１とＩ２の２系統あり、電流値は抵抗素子Ｒ１、Ｒ２、Ｒ３の比によって決定される。このとき、出力端子ＯＵＴＴは、Ｈｉｇｈレベル（ＶＯＨ）を出力しており、そのレベルは、
ＶＯＨ＝ＶＤＤ−Ｉ２×Ｒ２
である。
【００２１】
一方、出力端子ＯＵＴＢはＬｏｗレベル（ＶＯＬ）を出力しており、
ＶＯＬ＝ＶＤＤ−Ｉ１×Ｒ１
である。
【００２２】
コモンモード電圧（ＶＣＭ）は、
ＶＣＭ＝（ＶＯＨ＋ＶＯＬ）／２
＝ＶＤＤ−（Ｉ１×Ｒ１＋Ｉ２×Ｒ２）／２
で表される。
【００２３】
コモンモード電圧（ＶＣＭ）を上昇させたいときには、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）と電源ＶＤＤ間に接続されたＶＣＭプルアップ機構の二つの定電流源ＩｐｕをともにＯＮさせ、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）とＧＮＤ（ＶＳＳ）間に接続されたＶＣＭプルダウン機構の二つの定電流源ＩｐｄをＯＦＦさせる。
【００２４】
このとき、出力Ｈｉｇｈレベルは、
ＶＯＨ＝ＶＤＤ−（Ｉ２−Ｉｐｕ）×Ｒ２、
出力Ｌｏｗレベルは、
ＶＯＬ＝ＶＤＤ−（Ｉ１−Ｉｐｕ）×Ｒ１
である。
【００２５】
コモンモード電圧（ＶＣＭ）は、
ＶＣＭ＝（ＶＯＨ＋ＶＯＬ）／２
＝ＶＤＤ−（Ｉ１×Ｒ１＋Ｉ２×Ｒ２）／２＋Ｉｐｕ×（Ｒ１＋Ｒ２）／２
であり、Ｉｐｕ×（Ｒ１＋Ｒ２）／２分、ＶＣＭの電位が上昇する。
【００２６】
コモンモード電圧（ＶＣＭ）を低下させたいときには、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）と電源（ＶＤＤ）間に接続されたＶＣＭプルアップ機構の二つの定電流源ＩｐｕをＯＦＦさせ、差動出力端子（ＯＵＴＴ、ＯＵＴＢ）とＧＮＤ（ＶＳＳ）間に接続されたＶＣＭプルダウン機構の二つの定電流源ＩｐｄをＯＮさせる。このとき、出力Ｈｉｇｈレベルは、
ＶＯＨ＝ＶＤＤ−（Ｉ２＋Ｉｐｄ）×Ｒ２、
出力Ｌｏｗレベルは、
ＶＯＬ＝ＶＤＤ−（Ｉ１＋Ｉｐｄ）×Ｒ１
である。
【００２７】
コモンモード電圧（ＶＣＭ）は、
ＶＣＭ＝（ＶＯＨ＋ＶＯＬ）／２
＝ＶＤＤ−（Ｉ１×Ｒ１＋Ｉ１×Ｒ２）／２−Ｉｐｄ×（Ｒ１＋Ｒ２）／２
であり、Ｉｐｄ×（Ｒ１＋Ｒ２）／２分、ＶＣＭの電位は低下する。
【００２８】
このように、出力端子（ＯＵＴＴ、ＯＵＴＢ）と電源（ＶＤＤ）間に接続されたＶＣＭプルアップ機構の定電流源Ｉｐｕと出力端子（ＯＵＴＴ、ＯＵＴＢ）とＧＮＤ（ＶＳＳ）間に接続されたＶＣＭプルダウン機構の定電流源Ｉｐｄの電流値を制御することで、ＶＣＭを調整できる。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】米国特許出願公開第２００８／０００１６３０号明細書（ＵＳ２００８／０００１６３０Ａ１）
【特許文献２】特開２００４−３５０２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
以下に本発明による関連技術の分析を与える。
【００３１】
図１０に示した回路においては、プリエンファシスがかかったトランジション・ビットの出力波形とデエンファシス・ビットの出力波形の両方のコモンモード電圧（ＶＣＭ）を調整するものである。また図１０に示した出力回路においては、差動出力ＯＵＴＴ／ＯＵＴＢにそれぞれＶＣＭプルアップ機構の二つの定電流源Ｉｐｕを構成するＰＭＯＳトランジスタと、ＶＣＭプルダウン機構の定電流源トランジスタが接続されている。低消費電力化を実現するために、電源電圧ＶＤＤが低くなった場合、図１０の構成のように、コモンモード電圧（ＶＣＭ）を単純に引き上げるだけでは、限界が生じ、トランジション・ビットとデエンファシス・ビット間のコモンモード電圧（ＶＣＭ）のずれは解消されない。このため、デエンファシス・ビット時にだけ、コモンモード電圧（ＶＣＭ）を調整できる機能が必要となる（本発明者による分析結果）。
【００３２】
定電流源トランジスタは、理想的には出力インピーダンスは無限大であるが、実際にはインピーダンスは低くなり、さらに電源電圧が低くなると、高いインピーダンスを保つのは困難である。図１０の回路において、出力端子ＯＵＴＴ、ＯＵＴＢに接続された定電流源の出力インピーダンスが低くなると、出力回路のインピーダンスが低くなり、標準インターフェース規格（ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）を逸脱する可能性がある。
【００３３】
また、図１０の回路においては、出力端子ＯＵＴＴ、ＯＵＴＢにそれぞれ定電流源を接続しており、出力端子ＯＵＴＴ、ＯＵＴＢに大きな拡散層容量が付くことによって、高速動作への対応ができなくなる。
【課題を解決するための手段】
【００３４】
前記問題の１つ又は複数を解消するため、本発明は概略以下の構成とされる。
【００３５】
本発明によれば、入力信号を差動入力して差動出力し、前記入力信号の遷移時に差動出力信号にプリエンファシスをかける出力回路であって、プリエンファシス時には、前記差動出力信号のプリエンファシス作用を補強し、デエンファシス時には、前記差動出力信号のプリエンファシスを行っていたパスをオフし、高位側電源と低位側電源間の電流パスをオンする回路を備えている。
【００３６】
本発明によれば、第１の電流源で駆動され、入力信号を差動入力し、出力対が差動出力端子に接続された第１の差動トランジスタ対と、
第２の電流源で駆動され、第１の制御信号を差動入力し、出力対が前記差動出力端子に接続された第２の差動トランジスタ対と、
を備え、前記差動出力端子と電源間に負荷抵抗素子対が接続され、
第３の電流源で駆動され、第２の制御信号を差動入力し、出力対が前記差動出力端子の一方の出力端子と前記電源とに接続された第３の差動トランジスタ対と、
第４の電流源で駆動され、第３の制御信号を差動入力し、出力対が前記電源と前記差動出力端子の他方の出力端子とに接続された第４の差動トランジスタ対と、
を備えている出力回路が提供される。本発明によれば、上記出力回路を備えた半導体装置が提供される。
【発明の効果】
【００３７】
本発明によれば、プリエンファシス時とデエンファシス時の差動出力信号のコモンモード電圧の変化を抑えることができる。また、本発明によれば、高速なコモンモード電圧変動に追従することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するタイミング図である。
【図３】本発明の一実施例における制御信号を生成する論理回路の構成を示す図である。
【図４】図３の論理回路の動作を説明するタイミング図である。
【図５】本発明の一実施例におけるシミュレーション結果を示す図である。
【図６】第１の関連技術の構成を示す図である。
【図７】第１の関連技術の動作を説明するタイミング図である。
【図８】ＭＯＳトランジスタのドレイン・ソース電圧（Ｖｄｓ）とドレイン電流（Ｉｄ）の特性を示す図である。
【図９】第２の関連技術の構成を示す図である。
【図１０】第３の関連技術の構成を示す図である。
【図１１】標準インターフェース規格のＡＣコモンモード電圧の仕様の一例を示す図である。
【発明を実施するための形態】
【００３９】
本発明の実施形態について以下に説明する。本発明は、一態様（モード）において、第１の電流源（Ｎ１１）で駆動され、入力信号（ＩＮＴ、ＩＮＢ）を差動入力し、出力対が差動出力端子（ＯＵＴＢ、ＯＵＴＴ）に接続された第１の差動トランジスタ対（Ｎ１、Ｎ２）と、第２の電流源（Ｎ１２）で駆動され、第１の制御信号（ＥＭＴ、ＥＭＢ）を差動入力し、出力対が前記差動出力端子（ＯＵＴＢ、ＯＵＴＴ）に接続された第２の差動トランジスタ対（Ｎ３、Ｎ４）と、を備え、前記差動出力端子（ＯＵＴＢ、ＯＵＴＴ）と電源（ＶＤＤ）間に負荷抵抗素子対（Ｒ１、Ｒ２）が接続されている。本発明においては、さらに、デエンファシスレベル制御バッファ（３０）を備えている。デエンファシスレベル制御バッファ（３０）は、第３の電流源（Ｎ１３）で駆動され、第２の制御信号（ＤＥＴ、ＯＦＴ）を差動入力し、出力対が前記差動出力端子の一方の出力端子（ＯＵＴＴ）と前記電源（ＶＤＤ）とに接続された第３の差動トランジスタ対（Ｎ５、Ｎ６）と、第４の電流源（Ｎ１４）で駆動され、第３の制御信号（ＯＦＢ、ＤＥＢ）を差動入力し、出力対が前記電源（ＶＤＤ）と前記差動出力端子の他方の出力端子（ＯＵＴＢ）とに接続された第４の差動トランジスタ対（Ｎ７、Ｎ８）とを備えている。
【００４０】
本発明においては、自集積回路（半導体装置）の信号を他集積回路（半導体装置）へ伝送路を介して送信するための差動出力回路において、デエンファシス時における差動出力信号のコモンモード電圧（ＶＣＭ）の変化を補償し、コモンモード電圧（ＶＣＭ）の変動の劣化を改善している。また、低電源電圧で出力回路を構成した場合、大振幅出力時に、Ｈｉｇｈ出力時とＬｏｗ出力時のプリエンファシス波形に不均衡、すなわちプリエンファシスがかかったトランジション・ビットとプリエンファシスがかかっていないデエンファシス・ビット間のコモンモード電圧（ＶＣＭ）変動を改善・調整する。以下、実施例に即して説明する。
【実施例】
【００４１】
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、この出力回路は、ドライバメインバッファ１０と、プリエンファシスバッファ２０と、デエンファシスレベル制御バッファ３０と、を備えている。ドライバメインバッファ１０は、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタ（電流源トランジスタ）Ｎ１１と、共通接続されたソースが電流源トランジスタＮ１１のドレインに接続され、ゲートが差動入力端子ＩＮＴ、ＩＮＢにそれぞれ接続され、ドレインが差動出力端子ＯＵＴＢ、ＯＵＴＴにそれぞれ接続されたＮＭＯＳトランジスタＮ１、Ｎ２（第１の差動トランジスタ対）と、ＮＭＯＳトランジスタＮ１、Ｎ２のドレインと高位側電源ＶＤＤ間に接続された負荷抵抗素子Ｒ１、Ｒ２とを備えている。プリエンファシスバッファ２０は、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタ（電流源トランジスタ）Ｎ１２と、共通接続されたソースが電流源トランジスタＮ１２のドレインに接続され、ゲートが端子ＥＭＴ、ＥＭＢにそれぞれ接続され、ドレインが差動出力端子ＯＵＴＢ、ＯＵＴＴにそれぞれ接続されたＮＭＯＳトランジスタＮ３、Ｎ４（第２の差動トランジスタ対）と、を備えている。
【００４２】
デエンファシスレベル制御バッファ３０は、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタ（電流源トランジスタ）Ｎ１３と、共通接続されたソースが電流源トランジスタＮ１３のドレインに接続され、ゲートが端子ＤＥＴ、ＯＦＴにそれぞれ接続され、ドレインがＯＵＴＴと電源ＶＤＤにそれぞれ接続されたＮＭＯＳトランジスタＮ５、Ｎ６（第３の差動トランジスタ対）と、ソースがＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳを受けるＮＭＯＳトランジスタ（電流源トランジスタ）Ｎ１４と、共通接続されたソースが電流源トランジスタＮ１４のドレインに接続され、ゲートが端子ＯＦＢ、ＤＥＢにそれぞれ接続され、ドレインが電源ＶＤＤとＯＵＴＢにそれぞれ接続されたＮＭＯＳトランジスタＮ７、Ｎ８（第４の差動トランジスタ対）とを備えている。第３の差動トランジスタ対（Ｎ５、Ｎ６）のゲートに接続する端子ＤＥＴ、ＯＦＴには相補の制御信号が入力され、第４の差動トランジスタ対（Ｎ７、Ｎ８）のゲートに接続する端子ＯＦＢ、ＤＥＢには相補の制御信号が入力される。
【００４３】
前述した関連技術の回路においては、低電源電圧構成の出力回路で大振幅を出力するとき、出力Ｌｏｗレベルの低下に伴い、電流源トランジスタ（図６のＮ１１、Ｎ１２）のドレインノード（ＶＳ１、ＶＳ２）の電圧が低下する。このとき、図７のように、プリエンファシスバッファ（図６の２０）の定電流源トランジスタＮ１２のドレインノードＶＳ２において、トランジション・ビット（例えば期間（１））よりもデエンファシス・ビット（例えば期間（２）で大きく上昇する。プリエンファシスバッファ（図６の２０）の定電流源トランジスタＮ１２のドレインノードＶＳ２における、デエンファシス時とプリエンファシス時の電圧差（Ｖｂ−Ｖａ）によって、プリエンファシスバッファ（図６の２０）の電流源トランジスタＮ１２の電流値は、図８のＶｄｓ−Ｉｄ特性からわかるように、差電流（ｄＩ）分、上昇する。デエンファシス・ビットにおいて、電流源トランジスタＮ１２のドレイン電流がｄＩ増加することで、デエンファシス時のコモンモード電圧（ＶＣＭ）は、プリエンファシス時のトランジション・ビットのコモンモードＶＣＭよりも低下し、コモンモード電圧（ＶＣＭ）の変動を劣化させる。
【００４４】
これに対して、本実施例においては、図１に示すように、２組の差動トランジスタ対（Ｎ５、Ｎ６）、（Ｎ７、Ｎ８）を備えたデエンファシスレベル制御バッファ３０において、デエンファシス・ビット時のみ、電流値を小さくすることで、コモンモード電圧（ＶＣＭ）を上昇させる。これにより、デエンファシス時のコモンモード電圧（ＶＣＭ）は、プリエンファシス時のトランジション・ビットのコモンモードＶＣＭよりも大幅に低下することを抑制することができる。
【００４５】
デエンファシス・ビット時に電流値を縮減するための信号（ＤＥＴ、ＤＥＢ、ＯＦＴ、ＯＦＢ）は、図３に示した回路によって、信号（ＩＮＰＴ、ＩＮＰＢ、ＥＭＰＴ、ＥＭＰＢ）から作られる。ＩＮＰＴ、ＩＮＰＢ、ＥＭＰＴ、ＥＭＰＢから、それぞれ、インバータ（ＩＮＶ）２段（正転バッファ）を介して、ＩＮＴ、ＩＮＢ、ＥＭＴ、ＥＭＢが出力される。ＤＥＴは、ＩＮＰＢとＥＭＰＢとを受ける２入力ＮＡＮＤ回路の出力をインバータで反転した信号であり、ＯＦＴは、該ＮＡＮＤ回路の出力であり、ＤＥＴとＯＦＴは相補信号である。ＤＥＢは、ＩＮＰＴとＥＭＰＴとを受ける２入力ＮＡＮＤ回路の出力をインバータで反転した信号であり、ＯＦＢは該ＮＡＮＤ回路の出力であり、ＤＥＢとＯＦＢは相補信号である。
【００４６】
図４に示すように、（ＩＮＰＢ、ＥＭＰＢ）が（Ｈｉｇｈ、Ｈｉｇｈ）のときだけ、ＯＦＴはＬｏｗ、ＤＥＴはＨｉｇｈとなり、（ＩＮＰＢ、ＥＭＰＢ）が（Ｈｉｇｈ、Ｈｉｇｈ）以外の値のとき、ＯＦＴはＨｉｇｈ、ＤＥＴはＬｏｗである。すなわち、（ＩＮＴ、ＩＮＢ）が（Ｈｉｇｈ、Ｌｏｗ）から（Ｌｏｗ、Ｈｉｇｈ）へ遷移するプリエンファシス時（ＥＭＢ＝Ｈｉｇｈ）に、ＯＦＴがＬｏｗ、ＤＥＴがＨｉｇｈとなり、図１のＮＭＯＳトランジスタＮ５をＯＮさせ、それ以外の場合、ＮＭＯＳトランジスタＮ５はＯＦＦ、ＮＭＯＳトランジスタＮ６はＯＮとされる。
【００４７】
また、（ＩＮＰＴ、ＥＭＰＴ）が（Ｈｉｇｈ、Ｈｉｇｈ）のときだけ、ＯＦＢはＬｏｗ、ＤＥＢはＨｉｇｈ、（ＩＮＰＴ、ＥＭＰＴ）が（Ｈｉｇｈ、Ｈｉｇｈ）以外の値のとき、ＯＦＢはＨｉｇｈ、ＤＥＢはＬｏｗである。すなわち、（ＩＮＴ、ＩＮＢ）が（Ｌｏｗ、Ｈｉｇｈ）から（Ｈｉｇｈ、Ｌｏｗ）へ遷移するプリエンファシス時（ＥＭＴ＝Ｈｉｇｈ）に、ＯＦＢがＬｏｗ、ＤＥＢがＨｉｇｈとなり、図１のＮＭＯＳトランジスタＮ８をＯＮさせ、それ以外の場合、ＮＭＯＳトランジスタＮ８をＯＦＦ、ＮＭＯＳトランジスタＮ７をＯＮさせる。
【００４８】
デエンファシスレベル制御バッファ３０における電流源トランジスタＮ１３、Ｎ１４のＷ（ゲート幅）サイズを変えることにより、デエンファシス・ビットのコモンモード電圧（ＶＣＭ）レベルを調整することが可能となる。例えば電流源トランジスタＮ１３、Ｎ１４のサイズを大きくすることとで、バイアス電圧ＢＩＡＳに対して、出力電流が大となる。
【００４９】
図２は、図１、図３、図４を参照して説明した本実施例の全体の動作を説明するためのタイミングチャートである。図２には、端子ＩＮＴ、ＩＮＢ、ＥＭＴ、ＥＭＢ、ＤＥＴ、ＯＦＴ、ＯＦＢ、ＤＥＢ、ＯＵＴＢ、ＶＣＭ（コモンモード電圧）、端子ＯＵＴＴの電圧波形と、ＮＭＯＳトランジスタＮ１乃至Ｎ８のＯＮ、ＯＦＦの状態が示されている。また、図２において、ＩＮＴの上の（１）〜（１１）はタイミング期間を表している。
【００５０】
前述したように、ＯＦＴは、（ＩＮＢ、ＥＭＢ）が（Ｈｉｇｈ、Ｈｉｇｈ）のときだけＬｏｗ（ＯＦＴの相補信号ＤＥＢはＨｉｇｈ）となる。ＯＦＢは（ＩＮＴ、ＥＭＴ）が（Ｈｉｇｈ、Ｈｉｇｈ）のときだけ、Ｌｏｗ（ＯＦＢの相補信号ＤＥＢはＨｉｇｈ）となる。
【００５１】
＜期間（１）＞
（ＩＮＴ、ＩＮＢ）は（Ｌｏｗ、Ｈｉｇｈ）から（Ｈｉｇｈ、Ｌｏｗ）に遷移し、（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）、（ＤＥＴ、ＯＦＴ、ＯＦＢ、ＤＥＢ）＝（Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ）とされる。このとき、ＮＭＯＳトランジスタＮ１、Ｎ３がＯＮし、ＮＭＯＳトランジスタＮ２、Ｎ４はＯＦＦし、差動出力ＯＵＴＴ、ＯＵＴＢはプリエンファシスがかかった波形となる。ＯＵＴＴはＨｉｇｈ（ＶＤＤ）、ＯＵＴＢはＬｏｗ（ＶＳＳ）となる。このとき、プリエンファシス作用を強め合うように、ＮＭＯＳトランジスタＮ８がＯＮし、ＮＭＯＳトランジスタＮ５がＯＦＦしている。ＮＭＯＳトランジスタＮ６はＯＮ、ＮＭＯＳトランジスタＮ７はＯＦＦである。
【００５２】
＜期間（２）＞
（ＩＮＴ、ＩＮＢ）＝（Ｈｉｇｈ、Ｌｏｗ）、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）、（ＤＥＴ、ＯＦＴ、ＯＦＢ、ＤＥＢ）＝（Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗ）とされる。このとき、ＮＭＯＳトランジスタＮ１はＯＮ状態を保ち、プリエンファシスを弱めるようにＮＭＯＳトランジスタＮ３がＯＦＦする。ＮＭＯＳトランジスタＮ２はＯＦＦ状態を保ち、ＮＭＯＳトランジスタＮ４がＯＮし、差動出力ＯＵＴＴ、ＯＵＴＢはデエンファシスがかかった波形となる。ＮＭＯＳトランジスタＮ５とＮＭＯＳトランジスタＮ８はともにＯＦＦし、ＮＭＯＳトランジスタＮ６とＮＭＯＳトランジスタＮ７のドレインは、差動出力ＯＵＴＴ、ＯＵＴＢではなく、電源ＶＤＤに接続されており、ＯＦＴがＨｉｇｈ、ＯＦＢがＨｉｇｈのため、ともにＯＮすることで、電源側に電流を流し、デエンファシス時の回路側に流れる電流値を小さくし、コモンモード電圧（ＶＣＭ）の低下を抑制している。
【００５３】
＜期間（３）＞
（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）、（ＥＭＴ、ＥＭＢ）＝（Ｌｏｗ、Ｈｉｇｈ）、（ＤＥＴ、ＯＦＴ、ＯＦＢ、ＤＥＢ）＝（Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ）とされる。ＮＭＯＳトランジスタＮ２がＯＮし、ＮＭＯＳトランジスタＮ４がＯＮし、ＮＭＯＳトランジスタＮ１がＯＦＦ、ＮＭＯＳトランジスタＮ３がＯＦＦし、差動出力ＯＵＴＴ、ＯＵＴＢはプリエンファシスがかかった波形となる。このとき、プリエンファシス作用を強め合うようにＮＭＯＳトランジスタＮ５がＯＮし、ＮＭＯＳトランジスタＮ８はＯＦＦしている。ＮＭＯＳトランジスタＮ６はＯＦＦ、ＮＭＯＳトランジスタＮ７はＯＮしている。
【００５４】
＜期間（４）＞
（ＩＮＴ、ＩＮＢ）＝（Ｌｏｗ、Ｈｉｇｈ）、（ＥＭＴ、ＥＭＢ）＝（Ｈｉｇｈ、Ｌｏｗ）、（ＤＥＴ、ＯＦＴ、ＯＦＢ、ＤＥＢ）＝（Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗ）とされる。ＮＭＯＳトランジスタＮ２はＯＮを保ち、プリエンファシスを弱めるようにＮＭＯＳトランジスタＮ４がＯＦＦする。ＮＭＯＳトランジスタＮ１はＯＦＦ状態を保ち、ＮＭＯＳトランジスタＮ３がＯＮし、差動出力ＯＵＴＴ／ＯＵＴＢはデエンファシスがかかった波形となる。このとき、ＮＭＯＳトランジスタＮ５とＮＭＯＳトランジスタＮ８はともにＯＦＦし、ＮＭＯＳトランジスタＮ６とＮＭＯＳトランジスタＮ７はドレインがともに電源ＶＤＤに接続されており、ＯＦＴ、ＯＦＢがＨｉｇｈのため、ともにＯＮすることで、電源側に電流を流し、デエンファシス時の回路側に流れる電流値を小さくし、ＶＣＭの低下を抑制している。
【００５５】
＜期間（５）〜（１１）＞
上記（１）乃至（４）の繰り返しとなる。
【００５６】
ここで、仮に、差動対を構成するＮＭＯＳトランジスタＮ５、Ｎ６と、差動対を構成するＮＭＯＳトランジスタＮ７、Ｎ８を配設するかわりに、ＮＭＯＳトランジスタＮ５とＮ８のソースを共通接続して電流源トランジスタＮ１３のドレインに接続し、ＮＭＯＳトランジスタＮ６、Ｎ７を削除した場合、デエンファシス時にＮＭＯＳトランジスタＮ５とＮ８のゲート電圧がともにＬｏｗとなりともにオフ状態となる場合が生じる。この場合、図６、図７を参照して説明した関連技術の問題点であるコモンモード電圧（ＶＣＭ）のずれを解消することはできない。
【００５７】
本実施例によれば、デエンファシス時のコモンモード電圧（ＶＣＭ）のレベルを、トランジション・ビット時のＶＣＭと同等となるように最適化することで、ＶＣＭ変動を低減し、標準インターフェース規格（ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）のＶＣＭの変動仕様に対応できる。
【００５８】
本実施例によれば、デエンファシス時のコモンモード電圧（ＶＣＭ）レベルを外部から調整可能としておくことで、設計と実機でＶＣＭ変動に差が生じた場合でも、再設計することなく改善が可能である。
【００５９】
高速標準インターフェース（ＰＣＩ−Ｅｘｐｒｅｓｓ／Ｓｅｒｉａｌ−ＡＴＡ／ＣＥＩ）のトランジション・ビットとデエンファシス・ビット間の高速なＶＣＭ変動に追従するためには、出力回路の出力データと同じスピードでコモンモード電圧（ＶＣＭ）変動を抑制できる必要がある。
【００６０】
図５は、本実施例によるシミュレーション結果を示す図である。プリエンファシス時のトランジション・ビットとデエンファシス・ビット間でコモンモード電圧（ＶＣＭ）の変動が抑制されていることがわかる。また、図１の電流源トランジスタＮ１３、Ｎ１４の電流値を増加させると、デエンファシス・ビットのコモンモード電圧（ＶＣＭ）が上昇していることがわかる。電流源トランジスタＮ１３、Ｎ１４は、電流源トランジスタＮ１１、Ｎ１２と同一のバイアス電圧ＢＩＡＳを受ける構成とされており、この構成で、電流源トランジスタＮ１３、Ｎ１４の電流値を増加させる場合、例えば電流源トランジスタＮ１３、Ｎ１４のサイズ（Ｗ／Ｌ：ゲート幅／ゲート長）を大きく設定することで対処する。
【００６１】
本実施例においては、例えば図９に示した追従スピードが遅い帰還回路（ＯＰＡＭＰを含む）でＶＣＭを安定化させる構成とは異なり、出力ビットデータの伝送スピードと同じスピードで動作可能な２組の差動対（Ｎ５、Ｎ６）、（Ｎ７、Ｎ８）を追加する構成としており、高速なＶＣＭ変動に追従することができる。
【００６２】
また２組の差動対（Ｎ５、Ｎ６）、（Ｎ７、Ｎ８）は、前段論理回路（図３参照）による制御によって、デエンファシス・ビット時にのみ、電流を低減するように動作し、トランジション・ビットと同等のＶＣＭとなるように最適化することで、ＶＣＭ変動値を低減することが可能である。なお、かかる効果は、例えば、低電源電圧で大振幅のプリエンファシス波形を出力させた場合のように、トランジション・ビットとデエンファシス・ビット間でコモンモード電圧（ＶＣＭ）が変動する出力回路に特に有効である。
【００６３】
なお、図１に示した例では、差動対（Ｎ１、Ｎ２）、（Ｎ３、Ｎ４）、（Ｎ５、Ｎ６）、（Ｎ７、Ｎ８）をＮＭＯＳトランジスタで構成した例について説明したが、極性をかえてＰＭＯＳトランジスタで構成してもよいことは勿論である。この場合、定電流源トランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４はＰＭＯＳトランジスタで構成される。また負荷抵抗Ｒ１、Ｒ２は能動素子で構成してもよいことは勿論である。本発明は、高速シリアル伝送を行うＳｅｒＤｅｓ（シリアライザ／デシリアライザ）インタフェース等のシリアライザ側の出力ドライバ回路等、半導体装置間の差動伝送を行う出力回路に適用して好適とされる。
【００６４】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６５】
１０、１０’  ドライバメインバッファ
２０、２０’    プリエンファシスバッファ
２１  ＶＣＭ帰還部
３０  デエンファシスレベル制御バッファ
４０  レベルシフト機構
【図１】
2010283453.tif 000003
【図２】
2010283453.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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