(57)【要約】【課題】ゲート容量の増大を抑制しつつ、耐湿性を大幅に向上させることを可能にした電界効果型トランジスタおよびその製造方法を得る。【解決手段】半導体層１上にＴ型ゲート電極２が形成された電界効果型トランジスタであって、Ｔ型ゲート電極２が形成されている領域をトランジスタ能動領域としたとき、当該トランジスタ能動領域全体において、Ｔ型ゲート電極２上に設けられた、耐湿性・耐エッチング性の高い絶縁膜若しくは有機膜を含む第１の高耐湿性保護膜５を備え、Ｔ型ゲート電極２の傘下を含むＴ型ゲート電極２の近傍において、半導体層１と第１の高耐湿性保護膜５との間に空隙６が形成されており、空隙６が外界に接している端面６ａを第２の高耐湿性保護膜７により塞いだ構成となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層上に庇型ゲート電極が形成された電界効果型トランジスタであって、
前記庇型ゲート電極が形成されている領域をトランジスタ能動領域としたとき、当該トランジスタ能動領域全体において、前記庇型ゲート電極上に設けられた、耐湿性・耐エッチング性の高い絶縁膜若しくは有機膜を含む保護膜とを備え、
前記庇型ゲート電極の傘下を含む前記庇型ゲート電極の近傍において、前記半導体層と前記保護膜との間に、空隙が形成されており、
前記空隙は、前記トランジスタ能動領域端においてさらに高耐湿性膜により取り囲まれている
ことを特徴とする電界効果型トランジスタ。
【請求項２】
前記保護膜および前記高耐湿性膜の少なくともいずれか一方は、ＳｉＮｘ膜から構成されていることを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記庇型ゲート電極が、Ｔ型、Ｙ型、またはΓ型ゲート電極であることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
半導体層上に定義されたトランジスタ能動領域に庇型ゲート電極を形成するステップと、
ウェットエッチングにて容易に除去出来る低エッチング耐性膜を、前記庇型ゲート電極廻り及び前記半導体層表面に積層するステップと、
前記低エッチング耐性膜上に、耐湿性・耐エッチング性の高い絶縁膜若しくは有機膜を含む保護膜を積層するステップと、
前記トランジスタ能動領域外の前記高耐湿性保護膜及び前記低エッチング耐性膜を除去するステップと、
前記トランジスタ能動領域内の前記低エッチング耐性膜をウェットエッチングにて除去して、前記庇型ゲート電極廻りにおいて、前記半導体層と前記保護膜との間に空隙を形成するステップと、
前記空隙の外界に接している部分を高耐湿性膜を積層することにより塞ぐステップと
を備えたことを特徴とする電界効果型トランジスタの製造方法。
【請求項５】
前記低エッチング耐性膜は現像液で容易に除去出来る膜であり、
前記ウェットエッチングにて除去する工程は、前記半導体層と前記保護膜との間に現像液を浸入させることにより行うことを特徴とする請求項４に記載の電界効果型トランジスタの製造方法。
【請求項６】
前記低エッチング耐性膜は、温度上昇により融解・流出する可塑性を有した膜であり、
前記ウェットエッチングにて除去する工程は、少なくとも前記半導体層と前記保護膜との間の温度を上昇させることにより行うことを特徴とする請求項４に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型トランジスタ及びその製造方法に関し、特に、数ＧＨｚ以上のマイクロ波帯、ミリ波帯での使用に適するガリウム砒素（ＧａＡｓ）や窒化ガリウム（ＧａＮ）を主成分とする電界効果型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
マイクロ波およびミリ波帯域を利用する無線通信市場は、衛星通信や、６０ＧＨｚ帯の高速大容量通信システム、あるいは、７０〜８０ＧＨｚ帯の車載レーダシステムなどの普及に伴い、拡大傾向にある。これら高周波帯信号の受送信部には、化合物半導体、特に、ガリウム砒素（ＧａＡｓ）や窒化ガリウム（ＧａＮ）などの化合物半導体エピタキシャル層基板に積層した、ＭＥＳＦＥＴ、ＨＦＥＴ、及び、ＨＥＭＴと呼ばれる電界効果型トランジスタ（以後ＦＥＴと呼称）が多く使用されている。
【０００３】
無線通信市場の拡大に必須な受送信機器の低コスト化のためには、気密封止パッケージから、非気密型やモールド封止への変更が有効であるが、化合物半導体を使用する電界効果型トランジスタは、通常湿度に弱く、チップ単体の高耐湿化が必要とされている。
【０００４】
耐湿性向上には半導体表面に耐湿性保護膜を積層することにより水分が半導体表面に到達することを防止する対策が有効であるが、一般的に耐湿性保護膜の被覆はトランジスタの特性劣化を伴う。電界効果型トランジスタの場合、ゲート電極と半導体表面若しくはソース・ドレイン電極との間の空間に絶縁保護膜が介在することによりゲート容量が増大し、結果デバイス特性を悪化させる。
一般に高出力増幅器用ＦＥＴでは、ゲート抵抗の低減に有効なＴ型ゲート構造を採用することが多い。Ｔ型ゲート構造ではゲートの傘下、半導体層との間に空洞があるが、絶縁保護膜の積層によりこの傘下空洞が充填されると、前述のゲート容量が更に増大し、マイクロ波、ミリ波帯の利得特性を低下させる。
【０００５】
高耐湿性膜の保護とゲート容量増大の抑制を両立する試みとしては、例えば、下記の特許文献１に提案されている。特許文献１に記載の電界効果型トランジスタにおいては、Ｔ型ゲート傘下の空洞化により、ゲート容量増大を抑制している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−９８４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の特許文献１においては、Ｔ型ゲート傘下の空洞化により、ゲート容量増大を抑制している。しかしながら、Ｔ型ゲート傘下だけを空洞化したのでは、ゲート傘外側に堆積する高耐湿絶縁膜の影響で、一定のゲート容量増大は避けられず、結果的に、利得低下を引き起こすという問題点があった。
【０００８】
下記の表１に、３種のＧａＡｓ−ｐＨＥＭＴ構造にて１０ＧＨｚの利得（ＭＳＧ）を評価した結果を示す。傘下空洞化したトランジスタ構造は、傘下が充填されている構造に比べ、０．５ｄＢ程度利得が増加するが、高耐湿性膜の無いトランジスタに比べ、０．６〜０．７ｄＢ低下する。
【０００９】
【表１】
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【００１０】
本発明はかかる問題点を解決するためになされたものであり、ゲート容量の増大を抑制しつつ、耐湿性を大幅に向上させることを可能にした電界効果型トランジスタおよびその製造方法を得ることを目的としている。
【課題を解決するための手段】
【００１１】
この発明は、半導体層上にＴ型ゲート電極が形成された電界効果型トランジスタであって、前記Ｔ型ゲート電極が形成されている領域をトランジスタ能動領域としたとき、当該トランジスタ能動領域全体において、前記Ｔ型ゲート電極上に設けられた、耐湿性・耐エッチング性の高い絶縁膜若しくは有機膜を含む保護膜を備え、前記Ｔ型ゲート電極の傘下を含む前記Ｔ型ゲート電極の近傍において、前記半導体層と前記保護膜との間に、空隙が形成されており、前記空隙が前記トランジスタ能動領域端においてさらに高耐湿性膜により取り囲まれていることを特徴とする電界効果型トランジスタである。
【発明の効果】
【００１２】
この発明は、半導体層上にＴ型ゲート電極が形成された電界効果型トランジスタであって、前記Ｔ型ゲート電極が形成されている領域をトランジスタ能動領域としたとき、当該トランジスタ能動領域全体において、前記Ｔ型ゲート電極上に設けられた、耐湿性・耐エッチング性の高い絶縁膜若しくは有機膜を含む保護膜を備え、前記Ｔ型ゲート電極の傘下を含む前記Ｔ型ゲート電極の近傍において、前記半導体層と前記保護膜との間に、空隙が形成されており、前記空隙が外界に接している端面を高耐湿性膜により塞いだことを特徴とする電界効果型トランジスタであるので、ゲート容量の増大を抑制しつつ、耐湿性を大幅に向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る電界効果型トランジスタの構成を示した断面図である。
【図２】本発明の実施の形態１に係る電界効果型トランジスタおよび参考例における、ゲート容量の観点で適した空隙幅を、デバイスシミュレーションにて解析した結果を示した説明図である。
【図３】本発明の実施の形態１に係る電界効果型トランジスタおよび参考例における、ゲート容量の観点で適した空隙幅を、デバイスシミュレーションにて解析した結果を示した説明図である。
【図４Ａ】本発明の実施の形態１に係る電界効果型トランジスタの製造方法の流れを示した説明図である。
【図４Ｂ】本発明の実施の形態１に係る電界効果型トランジスタの製造方法の流れを示した説明図である。
【発明を実施するための形態】
【００１４】
実施の形態１．
以下に、本発明に係る電界効果型トランジスタおよびその製造方法を示す実施の形態について説明する。本発明に係る電界効果型トランジスタは、ゲート傘下を含む、ゲート廻り及びゲート近傍の半導体表面（又は表面上に堆積された保護絶縁膜）上に、空隙を設け、その上層に高耐湿性保護膜を配置することで、ゲート容量の増大を抑制しつつ、耐湿性を大幅に向上させることを可能にするものである。
【００１５】
図１に、本発明の実施の形態１に係る電界効果型トランジスタの構造を示す。本発明の実施の形態１に係る電界効果型トランジスタにおいては、図１に示すように、半導体層１上に定義された所定の領域に、Ｔ型ゲート電極２とソース又はドレイン（以下、ＳＤと略す）電極３とが設けられている。なお、ＳＤ電極３は、半導体層１上に形成されたＳＤ電極（コンタクト層）３ａとその上に形成されたＳＤ電極（蒸着またはメッキ層）３ｂとから構成されているが、以下では、これらをまとめて、ＳＤ電極３と呼ぶこととする。半導体層１は、バッファ層、チャネル層、ゲートコンタクト層、ゲート埋込層、キャップ層などを含んでいる。図１に示すように、Ｔ型ゲート電極２とＳＤ電極３とは、半導体層１上に交互に配列されている。なお、Ｔ型ゲート電極２およびＳＤ電極３が設けられている上記の所定の領域を、以下では、トランジスタ能動領域と呼ぶ。また、それ以外の領域を、トランジスタ能動領域外と呼ぶ。なお、図１の例では、ゲート電極をＴ型ゲート電極２としているが、Ｔ型形状に限らず、庇型であればよく、従って、例えば、Ｙ型やΓ型のような形状でも良いこととする。
【００１６】
また、図１に示すように、トランジスタ能動領域の全体を覆うように、第１の高耐湿性保護膜５が形成されている。第１の高耐湿性保護膜５は、耐湿性・耐エッチング性の高い絶縁膜若しくは有機膜を含む保護膜である。また、Ｔ型ゲート電極２の傘下を含むＴ型ゲート電極２近傍において、第１の高耐湿性保護膜５と半導体層１表面との間に空隙６が存在する。また、ＳＤ電極３の近傍にも、第１の高耐湿性保護膜５と半導体層１表面との間に空隙６が存在する。従って、第１の高耐湿性保護膜５は中空となっている。さらに、図１においては、第１の高耐湿性保護膜５上に、第２の高耐湿性保護膜７が設けられている。
【００１７】
第１の高耐湿性保護膜５は、図１に示すように、空隙６が介在するため、半導体層１の表面には接触していない。そのため、トランジスタ能動領域とトランジスタ能動領域外との境界付近においては、第１の高耐湿性保護膜５の下方に、空隙６が外界に接触する端面６ａが存在する。端面６ａは、穴となっているため、ここから外の水分が内部に侵入する可能性がある。そのため、第２の高耐湿性保護膜７は、この空隙６の端面６ａを覆い、内部に水分が侵入することを防ぐための保護膜である。図１においては、第２の高耐湿性保護膜７が、空隙６の端面６ａだけでなく、トランジスタ能動領域全体をカバーするように記載されているが、この第２の高耐湿性保護膜７は、空隙６ａの端面部分のみに存在しても構わない。また、第１の高耐湿性保護膜５と第２の高耐湿性保護膜７とは同じ材質で構成しても良いし、違う材質で構成しても構わない。
【００１８】
ゲート容量の観点で、空隙６に適した空隙幅（空隙６の厚み）を、デバイスシミュレーションにて解析した結果を図２及び図３に示す。図２はモデルトランジスタのゲート廻り断面構造を示している。図２において、Ｔ型ゲート電極２は、その茎の下方一部分が半導体層１内に埋め込まれており、また、半導体層１には、ゲート電極からソース側、ドレイン側両方の外側にリセスを作成している。図２においては、半導体層１は、ＡｌＧａＡｓ層１ａと、当該ＡｌＧａＡｓ層１ａ上に形成されたＧａＡｓ層１ｂとを含んでいる。図２（１）の参考例の構造では、表面保護絶縁膜（Ｓｉ３Ｎ４：５０ｎｍ厚）８のみしか存在しないが、図２（２）の本実施の形態では、Ｔ型ゲート電極２およびＳＤ電極３との間に、２００ｎｍの空隙幅の空隙６を持って、絶縁膜（Ｓｉ３Ｎ４）から構成された高耐湿性保護膜５を配している（断面縦軸と横軸の縮尺が異なっているので見え方は異なるが、表面側も両電極側も空隙幅は２００ｎｍである）。
【００１９】
この構造において、右側のＳＤ電極３（ドレイン側とする）のみに電圧を印加し、Ｔ型ゲート電極２との電位差が、Ｖｄｇ＝２Ｖとなった時のゲート・ドレイン間容量（Ｃｇｄ）を、有限要素法を用いたシミュレーション解析にて導出した。空隙幅を０〜２００ｎｍに変化させて導出した値を図３に示す。空隙幅が２００ｎｍから５０ｎｍまではＣｇｄの増加率は３％以内に留まるが、空隙幅０ｎｍでは１５％以上増加していることが分かる。以上から空隙幅は５０ｎｍ以上が望ましい。一方、空隙幅が大きいと、第１の高耐湿性保護膜５等の変形が容易になるため、望ましくない。図３において、空隙幅が２００ｎｍではＣｇｄ増加率が０．２５％以下とほぼ無視出来ることから、空隙幅は、５０〜２００ｎｍ程度が適度であると言える。
【００２０】
第１及び第２の高耐湿性保護膜５，７としては、耐湿性・耐エッチング性の高い、窒化シリコン膜（以下、ＳｉＮｘと表記する。）が最適である。通常よく使用される絶縁保護膜としては、他に、酸化シリコン膜（ＳｉＯ）や窒酸化シリコン膜（ＳｉＯＮ）などがあるが、これらは屈折率がＳｉＮｘ膜より小さく、耐湿性、耐沸酸性に劣る。有機膜では絶縁膜に比べても耐湿性に難点がある。
【００２１】
異方的堆積法については、実現可能な方法として、触媒ＣＶＤ法によるＳｉＮ膜の積層を用いる。触媒ＣＶＤ法は、ウエハ上部に設置した高温タングステンワイヤがシラン（ＳｉＨ４）とアンモニア（ＮＨ３）が反応するための触媒の役割を果たし、ウエハの加熱やプラズマなどを要せずに、ＳｉＮｘ膜を形成することが出来る。プラズマが発生しないため、半導体表面ダメージがなく、ストイキオメトリなＳｉ３Ｎ４とほぼ同等の屈折率（ｎ〜２．０５）を持つ絶縁膜となり、耐湿性、耐薬品（希釈フッ酸）性も非常に高い。これらの特性に関しては、例えば“Highly moisture-resistive silicon nitride films prepared by catalytic chemical vapor deposition and application to gallium arsenide field-effect transistors”, A. Masuda et. al., Vacuum, 74 (2004) pp. 525-529に詳しい。また、触媒ＣＶＤ法では、反応生成物が表面拡散に依らず、タングステンワイヤで生成することから、表面でのＳｉＮｘの拡散があまりなく、側壁・傘下など影となる領域への堆積が殆どない。
【００２２】
図４Ａおよび図４Ｂに、本発明の実施の形態１に係る電界効果型トランジスタの製造方法の処理の流れを示す。ただし、図１の構造のものに比し、より詳細に配線電極１０，１１が形成された場合を示す。なお、配線電極１０は、例えば配線などのメッキ層を想定しており、配線電極１１は蒸着層またはメッキ層を想定している。まず、図４Ａ（ａ）に示すように、Ｔ型ゲート電極２およびＳＤ電極３の廻りおよび上部、並びに、半導体層１の表面上を含めたチップ全体に（ゲート金属近傍の半導体層１の表面に表面保護絶縁膜がある場合はその表面保護絶縁膜上に）、低エッチング耐性膜９を積層する。このとき、低エッチング耐性膜９は、トランジスタ能動領域だけでなく、トランジスタ能動領域外にも、積層される。低エッチング耐性膜９の膜厚は、上述の空隙６の空隙幅に対応し、例えば、本実施形態では０．５〜２μｍ程度を想定している。次に、図４Ａ（ｂ）に示すように、通常エッチングやＣＭＰなどの平坦化プロセスを用い、一番高層の配線電極１０上から低エッチング耐性膜９を除去する。一番高層の配線電極１０は、上述したように配線などのメッキ層を想定しており、この際にゲート周りの低エッチング耐性膜９は残存するように平坦化プロセスを最適化する。次に、図４Ａ（ｃ）に示すように、低エッチング耐性膜９上に、第１の高耐湿性保護膜５を積層する。第１の高耐湿性保護膜５の膜厚は、触媒ＣＶＤ法適用ＳｉＮｘ膜であれば、５０ｎｍ以上であれば良い。なお、このとき、図４Ａ（ｂ）に示す工程で、一番高層の配線電極１０上だけは低エッチング耐性膜９が除去されているので、この部分だけは、第１の高耐湿性保護膜５が直に一番高層の配線電極１０上に積層される。
【００２３】
次に、レジストマスクを用いて、図４Ｂ（ｄ）に示すように、トランジスタ能動領域外において、第１の高耐湿性保護膜５及び低エッチング耐性膜９を、エッチングにより除去する。なお、この工程におけるエッチングは、ドライエッチングであっても、ウェットエッチングであっても良い。
【００２４】
次に、図４Ｂ（ｅ）に示すように、ウェットエッチングにて、トランジスタ能動領域内にある、第１の高耐湿性保護膜５下の低エッチング耐性膜９を除去して、空隙６を形成する。なお、この工程におけるエッチングは、低エッチング耐性膜９の特性により異なる。例えば、現像液で容易に除去できるレジスト等の膜を低エッチング耐性膜９として使用する場合、このウェットエッチング工程は、現像液を第１の高耐湿性保護膜５と半導体層１との間に侵入させることにより行われる。また、エラストマー、ＰＰＥなどに類する温度上昇により融解・流出する可塑性を有した膜を低エッチング耐性膜９として使用する場合、このウェットエッチング工程は、少なくとも第１の高耐湿性保護膜５と半導体層１との間を加熱することにより、低エッチング耐性膜９を溶出させて行われる。この加工プロセスにより空隙となる箇所が多く発生するが、一番高層の配線電極１０には高耐湿性保護膜５が直付けされており、この接面において全体の高耐湿性保護膜５を支えている。
【００２５】
最後に、図４Ｂ（ｆ）に示すように、図４Ｂ（ｅ）の工程で形成された空隙６が外界に接触している端面６ａを、第２の高耐湿保護膜７の積層により塞ぐ。第２の高耐湿性保護膜７についても、水平方向の膜厚としては、第１の高耐湿性保護膜５と同様であるが、触媒ＣＶＤ法を利用したＳｉＮｘ膜の場合、垂直面への積層厚は、水平面と比べ、著しく薄くなるため、逆に、垂直面への積層膜厚が５０ｎｍであった場合は、水平面へは１００ｎｍ以上の膜厚となる。なお、この第２の高耐湿性保護膜７は、空隙６の端面６ａを覆って湿気の侵入を防ぐための保護膜であるため、空隙６ａの端面６ａ部分のみに存在していればよい。しかしながら、図４Ｂ（ｆ）に示すように、空隙６の端面６ａを含むトランジスタ能動領域全体をカバーするように、第２の高耐湿性保護膜７を設けるようにしてもよい。
【００２６】
このように、本実施の形態１においては、エッチングされやすい膜（低エッチング耐性膜９）を最初に塗布しておき、その上に、耐湿性・耐エッチング性の高い膜（第１の高耐湿性保護膜５）を積層し、その後に、当該エッチングされやすい膜（低エッチング耐性膜９）を除去するようにした。これにより、容易に、Ｔ型ゲート電極２廻り、及び、ＳＤ電極３廻りに、空隙６を形成することができる。
【００２７】
以上のように、本発明においては、トランジスタ能動領域全体を覆うように、耐湿性・耐エッチング性の高い第１の高耐湿性保護膜５を設けた。Ｔ型ゲート電極２の傘下、Ｔ型ゲート電極２廻り、ＳＤ電極３廻り、Ｔ型ゲート電極２近傍に、空隙６を形成した。また、Ｔ型ゲート電極２が設けられていないトランジスタ能動領域外に、第１の高耐湿性保護膜５が除去されている領域を形成した。更に、空隙６と外界との端面６ａを塞ぐように、第２の高耐湿性保護膜７を設けた。このようにして、空隙６を設けたことにより、Ｔ型ゲート電極２を保護するための第１の高耐湿性保護膜５がＴ型ゲート電極２の傘下に入らなくなるので、ゲート容量が増大することを抑制することができる。また、第１の高耐湿性保護膜５をトランジスタ能動領域全体に設けたので、Ｔ型ゲート電極２やＳＤ電極３を保護でき、それらを傷つけることを防止できる。さらに、第１の高耐湿性保護膜５として、耐湿性の高い膜を用いたので、耐湿性を大幅に向上することができる。また、空隙６が本来、外界と接するはずであった端面６ａを、第２の高耐湿性保護膜７を堆積することにより塞いだので、さらに、耐湿性が向上する。
【００２８】
なお、上記の説明においては、第１の高耐湿性保護膜５として、耐湿性・耐エッチング性の高い絶縁膜を含む膜を用いる例について説明した。しかしながら、第１の高耐湿性保護膜５として、耐湿性・耐エッチング性の高い有機膜を含む膜を用いるようにしてもよい。
【符号の説明】
【００２９】
１  半導体層、２  Ｔ型ゲート電極、３  ＳＤ電極、５  第１の高耐湿性保護膜、６  空隙、７  第２の高耐湿性保護膜、８  表面保護絶縁膜、９  低エッチング耐性膜、１０，１１  配線電極。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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