(57)【要約】【課題】温度変化に対して回路閾値電圧の変動を抑制する。【解決手段】オフセット検出回路５０には、電流源１乃至３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ４、及び抵抗Ｒ１が設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２、差動対をなすＰｃｈ  ＭＯＳトランジスタＰＴ１及びＰＴ２は、それぞれ同一β比に設定される。電流源１及び２はバンドギャップリファレンス回路４から供給される基準電圧に基づいて基準電流Ｉｒｅｆを低電位側電源ＶＳＳ側に流す。入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）、Ｎｃｈ  ＭＯＳトランジスタＮＴ１のゲート−ソース間電圧Ｖｇｓ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２のゲート−ソース間電圧Ｖｇｓ２、抵抗Ｒ１の抵抗値ｒ１、基準電流Ｉｒｅｆの関係は、V(p−n)＝(Vgs1−Vgs2)＋(r1×Iref)に設定される。【選択図】図１
2010130526.tif 000002
【特許請求の範囲】
【請求項１】
ゲートに第１の入力電圧が入力され、ドレインが高電位側電源側に接続され、前記第１の入力電圧をレベルシフトする第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、
一端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される抵抗と、
ゲートに第２の入力電圧が入力され、ドレインが前記高電位側電源側に接続され、前記第２の入力電圧をレベルシフトする第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、
ゲートが前記抵抗の他端に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、
ゲートが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタと差動対をなす第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、
を具備することを特徴とするオフセット検出回路。
【請求項２】
前記抵抗の他端と低電位側電源の間に設けられ、バンドギャップリファレンス回路から出力される基準電圧に基づいて、第１の基準電流を前記低電位側電源側に流す第１の電流源と、
第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースと前記低電位側電源の間に設けられ、前記基準電圧に基づいて前記第１の基準電流と同一レベルの第２の基準電流を前記低電位側電源側に流す第２の電流源と、
を具備することを特徴とする請求項１に記載のオフセット検出回路。
【請求項３】
ゲートに第１の入力電圧が入力され、ドレインが低電位側電源側に接続され、前記第１の入力電圧をレベルシフトする第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、
ゲートに第２の入力電圧が入力され、ドレインが前記低電位側電源側に接続され、前記第２の入力電圧をレベルシフトする第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、
一端が前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される抵抗と、
ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、
ゲートが前記抵抗の他端に接続され、前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタと差動対をなす第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、
を具備することを特徴とするオフセット検出回路。
【請求項４】
前記第１の入力電圧と前記第２の入力電圧を比較し、前記第１の入力電圧と前記第２の入力電圧の間の電位差が回路閾値電圧を超えているかどうかを判断することを特徴とする請求項１乃至３にいずれか１項に記載のオフセット検出回路。
【請求項５】
前記入力電圧をレベルシフトするトランジスタ同士のβ比が同一に設定され、差動対をなすトランジスタ同士のβ比も同一に設定されていることを特徴とする請求項１乃至４のいずれか１項に記載のオフセット検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセット検出回路に関する。
【背景技術】
【０００２】
電圧増幅回路、電力増幅器、演算増幅器（オペアンプ）などの増幅器では、出力される信号にオフセット電圧が発生する。増幅器が設けられる半導体集積回路や各種機器には、このオフセット電圧が所定の規格を超えているかどうかを判断するオフセット検出回路が設けられる。オフセット電圧が所定の規格（回路閾値電圧（Ｖｔｈ））を超えていると判断された場合、オフセット検出回路からアラーム信号が出力される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるオフセット検出回路に不平衡差動対のＭＯＳトランジスタを用いた場合、回路閾値電圧（Ｖｔｈ）の温度依存性が大きいので、オフセット値が所定の値を満足するかどうかを精度よく判断することができないとういう問題点がある。温度保証範囲が広い産業機器分野では、特に顕著となる。
【０００４】
また、不平衡差動対のＭＯＳトランジスタを用いると、レイアウト設計段階でのマッチングを取ることが困難となるという問題点がある。
【特許文献１】特開２００８−６７０４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、温度変化に対して回路閾値電圧の変動を抑制することができるオフセット検出回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様のオフセット検出回路は、ゲートに第１の入力電圧が入力され、ドレインが高電位側電源側に接続され、前記第１の入力電圧をレベルシフトする第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される抵抗と、ゲートに第２の入力電圧が入力され、ドレインが前記高電位側電源側に接続され、前記第２の入力電圧をレベルシフトする第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記抵抗の他端に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタと差動対をなす第２のＰｃｈ絶縁ゲート型電界効果トランジスタとを具備することを特徴とする。
【０００７】
更に、本発明の他態様のオフセット検出回路は、ゲートに第１の入力電圧が入力され、ドレインが低電位側電源側に接続され、前記第１の入力電圧をレベルシフトする第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ゲートに第２の入力電圧が入力され、ドレインが前記低電位側電源側に接続され、前記第２の入力電圧をレベルシフトする第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される抵抗と、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記抵抗の他端に接続され、前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタと差動対をなす第２のＮｃｈ絶縁ゲート型電界効果トランジスタとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、温度変化に対して回路閾値電圧の変動を抑制することができるオフセット検出回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係るオフセット検出回路について、図面を参照して説明する。図１はオフセット検出回路を示す回路図、図２は比較例のオフセット検出回路を示す回路図である。本実施例では、差動対をなすトランジスタの前段にオフセット値の温度及びプロセス変動を抑制する補正手段を設けている。
【００１１】
図１に示すように、オフセット検出回路５０には、電流源１乃至３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ４、及び抵抗Ｒ１が設けられる。オフセット検出回路５０は、半導体集積回路や各種機器に設けられ、例えば電圧増幅回路、電力増幅器、演算増幅器（オペアンプ）などの増幅器から出力される信号のオフセット電圧が所定の規格を超えているかどうかの判断を行う。増幅器から出力される信号のオフセット電圧が所定の規格を超えている場合、オフセット検出回路５０からアラーム信号である、例えばハイレベルの信号が出力される。オフセット検出回路５０は、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎが比較的高電位の場合に好適なオフセット検出回路である。
【００１２】
ここで、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳ（Metal  Insulator  Semiconductor）トランジスタとも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタと呼称される。
【００１３】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ドレインが高電位側電源ＶＣＣに接続され、ゲートに入力差動電圧である入力電圧Ｖｉｎｐが入力され、入力電圧Ｖｉｎｐをレベルシフトする。抵抗Ｒ１は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ１のソースに接続され、他端がノードＮ１に接続される。ここで、抵抗Ｒ１は、電圧係数及び温度係数の小さい材料、例えばフィールド上に形成される不純物が高濃度にドープされた多結晶ポリシリコン膜、金属サーメット膜、或いは金属薄膜などを用いるのが好ましい。
【００１４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ドレインが高電位側電源ＶＣＣに接続され、ゲートに入力差動電圧である入力電圧Ｖｉｎｎが入力され、ソースがノードＮ２に接続され、入力電圧Ｖｉｎｎをレベルシフトする。
【００１５】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法）））とＮｃｈ  ＭＯＳトランジスタＮＴ２のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））は同一に設定される。この設定により、レイアウト設計段階の煩雑な処理を軽減することができる。
【００１６】
電流源１は、一端が抵抗Ｒ１の他端（ノードＮ１）に接続され、他端が接地電圧である低電位側電源ＶＳＳに接続される。電流源１は、バンドギャップリファレンス回路４から供給される基準電圧に基づいて、基準電流Ｉｒｅｆを低電位側電源ＶＳＳ側に流す。
【００１７】
電流源２は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ２のソース（ノードＮ２）に接続され、他端が接地電圧である低電位側電源ＶＳＳに接続される。電流源２は、バンドギャップリファレンス回路４から供給される基準電圧に基づいて、基準電流Ｉｒｅｆを低電位側電源ＶＳＳ側に流す。ここで、電流源２で生成される基準電流Ｉｒｅｆは、電流源１で生成される基準電流Ｉｒｅｆと同一レベルである。
【００１８】
電流源３は、一端が高電位側電源ＶＣＣに接続され、他端がノードＮ３に接続され、バイアス電流ＩｂをノードＮ３側に流す。
【００１９】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースがノードＮ３に接続され、ドレインがノードＮ４に接続され、ゲートが抵抗Ｒ１の他端（ノードＮ１）に接続される。
【００２０】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソースがノードＮ３に接続され、ドレインがノードＮ５に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴ２のソース（ノードＮ２）に接続される。
【００２１】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））とＰｃｈ  ＭＯＳトランジスタＰＴ２のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））は同一に設定され、平衡差動対をなす。この設定により、レイアウト設計段階の煩雑な処理を軽減することができる。
【００２２】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３は、ドレインがノードＮ４に接続され、ゲートがドレインに接続され、ソースが低電位側電源ＶＳＳに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ４は、ドレインがノードＮ５に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴ３のゲートに接続され、ソースが低電位側電源ＶＳＳに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３とＮｃｈ  ＭＯＳトランジスタＮＴ４は、カレントミラー回路を構成する。
【００２３】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））とＮｃｈ  ＭＯＳトランジスタＮＴ４のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））は同一に設定される。この設定により、レイアウト設計段階の煩雑な処理を軽減することができる。
【００２４】
ノードＮ５からオフセット検出回路５０の出力信号Ｓｏｕｔが出力される。入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差が所定の規格値である回路閾値電圧（Ｖｔｈ）を超えている場合、出力信号Ｓｏｕｔはハイレベル（“１”）であるアラーム信号となる。入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差が所定の規格値である回路閾値電圧（Ｖｔｈ）以下の場合、出力信号Ｓｏｕｔはローレベル（“０”）となる。
【００２５】
ここで、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）、Ｎｃｈ  ＭＯＳトランジスタＮＴ１のゲート−ソース間電圧Ｖｇｓ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２のゲート−ソース間電圧Ｖｇｓ２、抵抗Ｒ１の抵抗値ｒ１、基準電流Ｉｒｅｆの関係は、
V(p−n)＝(Vgs1−Vgs2)＋(r1×Iref)・・・・・・・・式（１）
と表すことができる。
【００２６】
（Ｖｇｓ１−Ｖｇｓ２）はＮｃｈ  ＭＯＳトランジスタＮＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ２のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））が等しく、それぞれのドレイン電流が等しいことより、プロセス依存性及び温度依存性が非常に小さい。基準電流Ｉｒｅｆはバンドギャップリファレンス回路４に設けられる図示しない抵抗の抵抗値に逆比例するので、（ｒ１×Ｉｒｅｆ）はプロセス依存性及び温度依存性が非常に小さい。このため、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）であるオフセット電圧は、プロセス依存性及び温度依存性が非常に小さいものとなる。また、所定の規格値である回路閾値電圧（Ｖｔｈ）はプロセス依存性及び温度依存性が非常に小さいものとなる。
【００２７】
図２に示すように、比較例のオフセット検出回路６０には、電流源５、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１２が設けられる。比較例のオフセット検出回路６０は、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差（オフセット電圧）が所定の規格である回路閾値電圧（Ｖｔｈ）を超えているかどうかの判断を行う。
【００２８】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１は、ソースが高電位側電源ＶＣＣに接続され、ゲートがドレインに接続され、ドレインがノードＮ１１に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１２は、ソースが高電位側電源ＶＣＣに接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＴ１１のゲートに接続され、ドレインがノードＮ１２に接続される。
【００２９】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は、ドレインがノードＮ１１に接続され、ゲートに入力電圧Ｖｉｎｐが入力され、ソースがノードＮ１３に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１２は、ドレインがノードＮ１２に接続され、ゲートに入力電圧Ｖｉｎｎが入力され、ソースがノードＮ１３に接続される。
【００３０】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１１とＮｃｈ  ＭＯＳトランジスタＮＴ１２は、不平衡差動対をなす。Ｎｃｈ  ＭＯＳトランジスタＮＴ１２のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））は、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））よりもｍ倍（ただし、ｍは１以上）に設定される。
【００３１】
電流源５は、一端がノードＮ１３に接続され、他端が低電位側電源ＶＳＳに接続され、バイアス電流Ｉｂを低電位側電源ＶＳＳ側に流す。
【００３２】
ノードＮ１２からオフセット検出回路６０の出力信号Ｓｏｕｔが出力される。オフセット検出回路６０では、不平衡差動対をなすＮｃｈ  ＭＯＳトランジスタＮＴ１１とＮｃｈ  ＭＯＳトランジスタＮＴ１２を流れる電流値を切り替える電位差（Ｖｐ−ｎ）に温度依存性があるので精度よくオフセット値を規定することができない。つまり、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）であるオフセット電圧は、プロセス依存性及び温度依存性が大きく、また所定の規格値である回路閾値電圧（Ｖｔｈ）はプロセス依存性及び温度依存性が非常に大きいものとなる。更に、不平衡差動対を有するオフセット検出回路６０では、レイアウト設計段階の煩雑な処理を必要とする。
【００３３】
次に、オフセット検出回路の温度特性について図３及び図４を参照して説明する。図３は本実施例のオフセット検出回路の回路閾値電圧の温度依存性を示す図、図４は比較例のオフセット検出回路の回路閾値電圧の温度依存性を示す図である。ここでは、シミュレーションを用いてオフセット検出回路の回路閾値電圧の温度依存性を算出している。温度は産業機器で要求される−４０℃から＋１２５℃の範囲であり、要求される所定の規格値である回路閾値電圧（Ｖｔｈ）は１００±１０ｍＶである。
【００３４】
図３に示すように、本実施例のオフセット検出回路５０では、要求される全温度範囲（−４０℃〜＋１２５℃）で回路閾値電圧（Ｖｔｈ）が９６〜１０４ｍＶとすべて要求規格値を満足し、上限と下限の差異が約８ｍＶと非常に小さい。
【００３５】
一方、図４に示すように、比較例のオフセット検出回路６０では、要求される全温度範囲（−４０℃〜＋１２５℃）で回路閾値電圧（Ｖｔｈ）が７７〜１２６ｍＶと要求規格値を満足しない（＋１２５℃ではすべて要求規格値を満足せず、−４０℃では大半が要求規格値を満足しない）。しかも、上限と下限の差異が略４９ｍＶと本実施例よりも約６倍大きい。
【００３６】
上述したように、本実施例のオフセット検出回路では、電流源１乃至３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ４、及び抵抗Ｒ１が設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ゲートに入力電圧Ｖｉｎｐが入力され、入力電圧Ｖｉｎｐをレベルシフトする。抵抗Ｒ１は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ１のソースに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＴ１のゲート及び電流源１の一端に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ゲートに入力電圧Ｖｉｎｎが入力され、ソースがＰｃｈ  ＭＯＳトランジスタＰＴ２のゲート及び電流源２の一端に接続され、入力電圧Ｖｉｎｎをレベルシフトする。電流源１及び２は、バンドギャップリファレンス回路４から供給される基準電圧に基づいて基準電流Ｉｒｅｆを低電位側電源ＶＳＳ側に流す。Ｎｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２、及び差動対をなすＰｃｈ  ＭＯＳトランジスタＰＴ１とＰｃｈ  ＭＯＳトランジスタＰＴ２は、それぞれ同一β比に設定される。入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）、Ｎｃｈ  ＭＯＳトランジスタＮＴ１のゲート−ソース間電圧Ｖｇｓ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２のゲート−ソース間電圧Ｖｇｓ２、抵抗Ｒ１の抵抗値ｒ１、基準電流Ｉｒｅｆの関係は、V(p−n)＝(Vgs1−Vgs2)＋(r1×Iref)に設定される。
【００３７】
このため、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）であるオフセット電圧は、プロセス依存性及び温度依存性が非常に小さいものとなる。また、所定の規格値である回路閾値電圧（Ｖｔｈ）はプロセス依存性及び温度依存性が非常に小さいものとなる。したがって、回路閾値電圧（Ｖｔｈ）を広い温度範囲で精度よく規定することができ、オフセット値の判定を広い温度範囲で精度よく判断することができる。また、オフセット検出回路５０を構成するＮｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ３とＮｃｈ  ＭＯＳトランジスタＮＴ４、及び差動対をなすＰｃｈ  ＭＯＳトランジスタＰＴ１とＰｃｈ  ＭＯＳトランジスタＰＴ２は、それぞれ同一β比に設定されるので、レイアウト設計段階の煩雑な処理を必要としない。
【００３８】
なお、本実施例では、オフセット検出回路５０をＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタを用いてもよい。
【実施例２】
【００３９】
次に、本発明の実施例２に係るオフセット検出回路について、図面を参照して説明する。図５はオフセット検出回路を示す回路図である。本実施例では、差動対をなすトランジスタにＮｃｈ  ＭＯＳトランジスタを使用している。
【００４０】
図５に示すように、オフセット検出回路５１には、電流源１乃至３、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１乃至ＰＴ２４、Ｎｃｈ  ＭＯＳトランジスタＮＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２２、及び抵抗Ｒ１１が設けられる。オフセット検出回路５１は、半導体集積回路や各種機器に設けられ、例えば電圧増幅回路、電力増幅器、演算増幅器（オペアンプ）などの増幅器から出力される信号のオフセット電圧が所定の規格を超えているかどうかの判断を行う。増幅器から出力される信号のオフセット電圧が所定の規格を超えている場合、オフセット検出回路５１からアラーム信号である、例えばハイレベルの信号が出力される。オフセット検出回路５１は、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎが比較的低電位の場合に好適なオフセット検出回路である。
【００４１】
電流源１は、一端が高電位側電源ＶＣＣに接続され、他端がノードＮ２１に接続される。電流源１は、バンドギャップリファレンス回路４から供給される基準電圧に基づいて、基準電流ＩｒｅｆをノードＮ２１側に流す。
【００４２】
電流源２は、一端が高電位側電源ＶＣＣに接続され、他端がノードＮ２２に接続される。電流源２は、バンドギャップリファレンス回路４から供給される基準電圧に基づいて、基準電流ＩｒｅｆをノードＮ２２側に流す。ここで、電流源２で生成される基準電流Ｉｒｅｆは、電流源１で生成される基準電流Ｉｒｅｆと同一レベルである。
【００４３】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２１は、ソースが電流源１の他端（ノードＮ２１）に接続され、ゲートに入力電圧Ｖｉｎｐが入力され、ドレインが低電位側電源ＶＳＳに接続され、入力電圧Ｖｉｎｐをレベルシフトする。
【００４４】
抵抗Ｒ１１は、一端が電流源２の他端（ノードＮ２２）に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２２は、ソースが抵抗Ｒ１１の他端に接続され、ゲートに入力電圧Ｖｉｎｎが入力され、ドレインが低電位側電源ＶＳＳに接続され、入力電圧Ｖｉｎｎをレベルシフトする。ここで、抵抗Ｒ１１は、電圧係数及び温度係数の小さい材料、例えばフィールド上に形成される不純物が高濃度にドープされた多結晶ポリシリコン膜、金属サーメット膜、或いは金属薄膜などを用いるのが好ましい。
【００４５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２１のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））とＰｃｈ  ＭＯＳトランジスタＰＴ２２のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））は同一に設定される。この設定により、レイアウト設計段階の煩雑な処理を軽減することができる。
【００４６】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２３は、ソースが高電位側電源ＶＣＣに接続され、ゲートがドレインに接続され、ドレインがノードＮ２３に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２４は、ソースが高電位側電源ＶＣＣに接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＴ２３のゲートに接続され、ドレインがノードＮ２４に接続される。
【００４７】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２３とＰｃｈ  ＭＯＳトランジスタＰＴ２４は、カレントミラー回路を構成する。Ｐｃｈ  ＭＯＳトランジスタＰＴ２３のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））とＰｃｈ  ＭＯＳトランジスタＰＴ２４のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））は同一に設定される。この設定により、レイアウト設計段階の煩雑な処理を軽減することができる。
【００４８】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２１は、ドレインがノードＮ２３に接続され、ゲートがノードＮ２１に接続され、ソースがノードＮ２５に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２２は、ドレインがノードＮ２４に接続され、ゲートがノードＮ２２に接続され、ソースがノードＮ２５に接続される。
【００４９】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２１のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））とＮｃｈ  ＭＯＳトランジスタＮＴ２２のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））は同一に設定され、平衡差動対をなす。この設定により、レイアウト設計段階の煩雑な処理を軽減することができる。
【００５０】
電流源３は、一端がノードＮ２５に接続され、他端が低電位側電源ＶＳＳに接続され、バイアス電流Ｉｂを低電位側電源ＶＳＳ側に流す。
【００５１】
ノードＮ２４からオフセット検出回路５１の出力信号Ｓｏｕｔが出力される。入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差が所定の規格値である回路閾値電圧（Ｖｔｈ）を超えている場合、出力信号Ｓｏｕｔはハイレベル（“１”）であるアラーム信号となる。入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差が所定の規格値である回路閾値電圧（Ｖｔｈ）以下の場合、出力信号Ｓｏｕｔはローレベル（“０”）となる。
【００５２】
ここで、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１のゲート−ソース間電圧Ｖｇｓ２１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２２のゲート−ソース間電圧Ｖｇｓ２２、抵抗Ｒ１１の抵抗値ｒ１１、基準電流Ｉｒｅｆの関係は、
V(p−n)＝(|Vgs22|−|Vgs21|)＋(r11×Iref)・・・・・・・・式（２）
と表すことができる。
【００５３】
（｜Ｖｇｓ２２｜−｜Ｖｇｓ２１｜）は、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１及びＰｃｈ  ＭＯＳトランジスタＰＴ２２のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））が等しく、それぞれのドレイン電流が等しいことより、プロセス依存性及び温度依存性が非常に小さい。基準電流Ｉｒｅｆはバンドギャップリファレンス回路４に設けられる図示しない抵抗の抵抗値に逆比例するので、（ｒ１１×Ｉｒｅｆ）はプロセス依存性及び温度依存性が非常に小さい。このため、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）であるオフセット電圧は、プロセス依存性及び温度依存性が非常に小さいものとなる。また、所定の規格値である回路閾値電圧（Ｖｔｈ）はプロセス依存性及び温度依存性が非常に小さいものとなる。
【００５４】
上述したように、本実施例のオフセット検出回路では、電流源１乃至３、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１乃至ＰＴ２４、Ｎｃｈ  ＭＯＳトランジスタＮＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２２、及び抵抗Ｒ１１が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＴ２１は、ゲートに入力電圧Ｖｉｎｐが入力され、入力電圧Ｖｉｎｐをレベルシフトする。Ｐｃｈ  ＭＯＳトランジスタＰＴ２２は、ゲートに入力電圧Ｖｉｎｎが入力され、入力電圧Ｖｉｎｎをレベルシフトする。抵抗Ｒ１１は、一端がＰｃｈ  ＭＯＳトランジスタＰＴ２２のソースに接続され、他端がノードＮ２２に接続される。電流源１及び２は、バンドギャップリファレンス回路４から供給される基準電圧に基づいて基準電流Ｉｒｅｆを低電位側電源ＶＳＳ側に流す。Ｐｃｈ  ＭＯＳトランジスタＰＴ２１とＰｃｈ  ＭＯＳトランジスタＰＴ２２、及び差動対をなすＮｃｈ  ＭＯＳトランジスタＮＴ２１とＮｃｈ  ＭＯＳトランジスタＮＴ２２は、それぞれ同一β比に設定される。入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１のゲート−ソース間電圧Ｖｇｓ２１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２２のゲート−ソース間電圧Ｖｇｓ２２、抵抗Ｒ１１の抵抗値ｒ１１、基準電流Ｉｒｅｆの関係は、V(p−n)＝(|Vgs22|−|Vgs21|)＋(r11×Iref)に設定される。
【００５５】
このため、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）であるオフセット電圧は、プロセス依存性及び温度依存性が非常に小さいものとなる。また、所定の規格値である回路閾値電圧（Ｖｔｈ）はプロセス依存性及び温度依存性が非常に小さいものとなる。したがって、回路閾値電圧（Ｖｔｈ）を広い温度範囲で精度よく規定することができ、オフセット値の判定を広い温度範囲で精度よく判断することができる。また、オフセット検出回路５１を構成するＰｃｈ  ＭＯＳトランジスタＰＴ２１とＰｃｈ  ＭＯＳトランジスタＰＴ２２、Ｐｃｈ  ＭＯＳトランジスタＰＴ２３とＰｃｈ  ＭＯＳトランジスタＰＴ２４、及び差動対をなすＮｃｈ  ＭＯＳトランジスタＮＴ２１とＮｃｈ  ＭＯＳトランジスタＮＴ２２は、それぞれ同一β比に設定されるので、レイアウト設計段階の煩雑な処理を必要としない。
【実施例３】
【００５６】
次に、本発明の実施例３に係るオフセット検出回路について、図面を参照して説明する。図６はオフセット検出回路を示す回路図である。本実施例では、高電位側電源側にカレントミラー回路を設けている。
【００５７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５８】
図６に示すように、オフセット検出回路５２には、電流源１、電流源２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１乃至ＰＴ４、Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ４、及び抵抗Ｒ１が設けられる。オフセット検出回路５２は、半導体集積回路や各種機器に設けられ、例えば電圧増幅回路、電力増幅器、演算増幅器（オペアンプ）などの増幅器から出力される信号のオフセット電圧が所定の規格を超えているかどうかの判断を行う。増幅器から出力される信号のオフセット電圧が所定の規格を超えている場合、オフセット検出回路５２からアラーム信号である、例えばハイレベルの信号が出力される。
【００５９】
Ｐｃｈ  ＭＯＳトランジスタＰＴ３は、ソースが高電位側電源ＶＣＣに接続され、ゲートがドレインに接続され、ドレインがノードＮ６、Ｎｃｈ  ＭＯＳトランジスタＮＴ１のドレイン、及びＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ４は、ソースが高電位側電源ＶＣＣに接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＴ３のゲートに接続され、ドレインがノードＮ３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のソース、及びＰｃｈ  ＭＯＳトランジスタＰＴ２のソースに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ３とＰｃｈ  ＭＯＳトランジスタＰＴ４は、カレントミラー回路を構成する。
【００６０】
オフセット検出回路５２は、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎが比較的高電位の場合、実施例１と同様な動作をする。オフセット検出回路５２は、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎが比較的低電位の場合、Ｐｃｈ  ＭＯＳトランジスタＰＴ３に流れる電流が抑制されるので、次段の平衡差動対のＰｃｈ  ＭＯＳトランジスタＰＴ１及びＰＴ２に流れる電流が絞られ、回路の誤動作が抑制されることとなる。
【００６１】
上述したように、本実施例のオフセット検出回路では、電流源１、電流源２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１乃至ＰＴ４、Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ４、及び抵抗Ｒ１が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＴ３とＰｃｈ  ＭＯＳトランジスタＰＴ４は、カレントミラー回路を構成している。このカレントミラー回路は、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎが比較的低電位の場合、次段の平衡差動対のＰｃｈ  ＭＯＳトランジスタＰＴ１及びＰＴ２に流れる電流を絞る。
【００６２】
このため、実施例１の効果の他に、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎが比較的低電位の場合、オフセット検出回路５２の誤動作を抑制することができる。
【実施例４】
【００６３】
次に、本発明の実施例４に係るオフセット検出回路について、図面を参照して説明する。図７はオフセット検出回路を示す回路図である。本実施例では、低電位側電源側にカレントミラー回路を設けている。
【００６４】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６５】
図７に示すように、オフセット検出回路５３には、電流源１、電流源２、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１乃至ＰＴ２４、Ｎｃｈ  ＭＯＳトランジスタＮＴ２１乃至ＮＴ２４、及び抵抗Ｒ１１が設けられる。オフセット検出回路５３は、半導体集積回路や各種機器に設けられ、例えば電圧増幅回路、電力増幅器、演算増幅器（オペアンプ）などの増幅器から出力される信号のオフセット電圧が所定の規格を超えているかどうかの判断を行う。増幅器から出力される信号のオフセット電圧が所定の規格を超えている場合、オフセット検出回路５３からアラーム信号である、例えばハイレベルの信号が出力される。
【００６６】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２３は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ２１のドレイン、及びＰｃｈ  ＭＯＳトランジスタＰＴ２２のドレイン（ノードＮ２６）に接続され、ゲートがドレインに接続され、ソースが低電位側電源ＶＳＳに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２４は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ２１のソース、Ｎｃｈ  ＭＯＳトランジスタＮＴ２２のソース、及びノードＮ２５に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴ２３のゲートに接続され、ソースが低電位側電源ＶＳＳに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２３とＮｃｈ  ＭＯＳトランジスタＮＴ２４は、カレントミラー回路を構成する。
【００６７】
オフセット検出回路５３は、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎが比較的低電位の場合、実施例２と同様な動作をする。オフセット検出回路５３は、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎが比較的高電位の場合、Ｎｃｈ  ＭＯＳトランジスタＮＴ２３に流れる電流が抑制されるので、次段の平衡差動対のＮｃｈ  ＭＯＳトランジスタＮＴ２１及びＮＴ２２に流れる電流が絞られ、回路の誤動作が抑制されることとなる。
【００６８】
なお、本実施例のオフセット検出回路５３と実施例３のオフセット検出回路５２を組み合わせすることにより、オフセット検出回路のＲａｉｌ  ｔｏ  Ｒａｉｌ化を図ることが可能となる。
【００６９】
上述したように、本実施例のオフセット検出回路では、電流源１、電流源２、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１乃至ＰＴ２４、Ｎｃｈ  ＭＯＳトランジスタＮＴ２１乃至ＮＴ２４、及び抵抗Ｒ１１が設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＴ２３とＮｃｈ  ＭＯＳトランジスタＮＴ２４は、カレントミラー回路を構成する。このカレントミラー回路により、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎが比較的高電位の場合、次段の平衡差動対のＮｃｈ  ＭＯＳトランジスタＮＴ２１及びＮＴ２２に流れる電流が絞られる。
【００７０】
このため、実施例２の効果の他に、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎが比較的高電位の場合、オフセット検出回路５３の誤動作を抑制することができる。
【実施例５】
【００７１】
次に、本発明の実施例５に係るオフセット検出回路について、図面を参照して説明する。図８はオフセット検出回路を示す回路図である。オフセット値の温度及びプロセス変動を抑制する補正手段の構成を変更している。
【００７２】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７３】
図８に示すように、オフセット検出回路５４には、電流源１乃至３、電流源６、電流源７、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１乃至ＰＴ２４、Ｎｃｈ  ＭＯＳトランジスタＮＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２２、Ｎｃｈ  ＭＯＳトランジスタＮＴ２５、Ｎｃｈ  ＭＯＳトランジスタＮＴ２６、抵抗Ｒ２１、及び抵抗Ｒ２２が設けられる。オフセット検出回路５４は、半導体集積回路や各種機器に設けられ、例えば電圧増幅回路、電力増幅器、演算増幅器（オペアンプ）などの増幅器から出力される信号のオフセット電圧が所定の規格を超えているかどうかの判断を行う。増幅器から出力される信号のオフセット電圧が所定の規格を超えている場合、オフセット検出回路５４からアラーム信号である、例えばハイレベルの信号が出力される。
【００７４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２５は、ドレインが高電位側電源ＶＣＣに接続され、ゲートに入力電圧Ｖｉｎｐが入力され、入力電圧Ｖｉｎｐをレベルシフトする。抵抗Ｒ２１は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ２５のソースに接続され、他端がノードＮ２７及びＰｃｈ  ＭＯＳトランジスタＰＴ２１のゲートに接続される。
【００７５】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２６は、ドレインが高電位側電源ＶＣＣに接続され、ゲートに入力電圧Ｖｉｎｎが入力され、ソースがノードＮ２８に接続され、入力電圧Ｖｉｎｎをレベルシフトする。抵抗Ｒ２２は、一端が電流源２の他端及びノードＮ２２に接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＴ２２のソースに接続される。ここで、抵抗Ｒ２１及びＲ２２は、電圧係数及び温度係数の小さい材料、例えばフィールド上に形成される不純物が高濃度にドープされた多結晶ポリシリコン膜、金属サーメット膜、或いは金属薄膜などを用いるのが好ましい。
【００７６】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２５のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））とＮｃｈ  ＭＯＳトランジスタＮＴ２６のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））は同一に設定される。この設定により、レイアウト設計段階の煩雑な処理を軽減することができる。
【００７７】
電流源６は、一端がノードＮ２７に接続され、他端が低電位側電源ＶＳＳに接続される。電流源６は、バンドギャップリファレンス回路４から供給される基準電圧に基づいて、基準電流Ｉｒｅｆを低電位側電源ＶＳＳ側に流す。電流源７は、一端がノードＮ２８に接続され、他端が低電位側電源ＶＳＳに接続される。電流源７は、バンドギャップリファレンス回路４から供給される基準電圧に基づいて、基準電流Ｉｒｅｆを低電位側電源ＶＳＳ側に流す。
【００７８】
電流源６で生成される基準電流Ｉｒｅｆと電流源７で生成される基準電流Ｉｒｅｆは、電流源１で生成される基準電流Ｉｒｅｆと同一レベルである。
【００７９】
ここで、抵抗Ｒ２１の抵抗値ｒ２１、抵抗Ｒ２２の抵抗値ｒ２２、実施例２の抵抗Ｒ１１の抵抗値ｒ１１の関係は、
r21＝(1−X)×r11・・・・・・・・・・・式（３）
r22＝(X)×r11・・・・・・・・・・・・式（４）
に設定される。なお、Ｘの値は１以下の実数である。
【００８０】
入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）、Ｎｃｈ  ＭＯＳトランジスタＮＴ２５のゲート−ソース間電圧Ｖｇｓ２５、Ｎｃｈ  ＭＯＳトランジスタＮＴ２６のゲート−ソース間電圧Ｖｇｓ２６、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１のゲート−ソース間電圧Ｖｇｓ２１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２２のゲート−ソース間電圧Ｖｇｓ２２、実施例２での抵抗Ｒ１１の抵抗値ｒ１１、基準電流Ｉｒｅｆの関係は、
V(p−n)＝(Vgs25−Vgs26)＋(|Vgs22|−|Vgs21|)＋(r11×Iref)・・・式（５）
と表すことができる。
【００８１】
（Ｖｇｓ２５−Ｖｇｓ２６）＋（｜Ｖｇｓ２２｜−｜Ｖｇｓ２１｜）は、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１及びＰｃｈ  ＭＯＳトランジスタＰＴ２２のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））が等しく、Ｎｃｈ  ＭＯＳトランジスタＮＴ２５及びＮｃｈ  ＭＯＳトランジスタＮＴ２６のβ比（Ｗｇ（ゲート幅寸法）／Ｌｇ（ゲート長寸法））が等しく、且つ、それぞれのドレイン電流が等しいことより、プロセス依存性及び温度依存性が非常に小さい。基準電流Ｉｒｅｆはバンドギャップリファレンス回路４に設けられる図示しない抵抗の抵抗値に逆比例するので、（ｒ１１×Ｉｒｅｆ）はプロセス依存性及び温度依存性が非常に小さい。このため、入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）であるオフセット電圧は、プロセス依存性及び温度依存性が非常に小さいものとなる。また、所定の規格値である回路閾値電圧（Ｖｔｈ）はプロセス依存性及び温度依存性が非常に小さいものとなる。
【００８２】
上述したように、本実施例のオフセット検出回路では、電流源１乃至３、電流源６、電流源７、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１乃至ＰＴ２４、Ｎｃｈ  ＭＯＳトランジスタＮＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２２、Ｎｃｈ  ＭＯＳトランジスタＮＴ２５、Ｎｃｈ  ＭＯＳトランジスタＮＴ２６、抵抗Ｒ２１、及び抵抗Ｒ２２が設けられる。入力電圧Ｖｉｎｐと入力電圧Ｖｉｎｎの間の電位差Ｖ（ｐ−ｎ）、Ｎｃｈ  ＭＯＳトランジスタＮＴ２５のゲート−ソース間電圧Ｖｇｓ２５、Ｎｃｈ  ＭＯＳトランジスタＮＴ２６のゲート−ソース間電圧Ｖｇｓ２６、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１のゲート−ソース間電圧Ｖｇｓ２１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２２のゲート−ソース間電圧Ｖｇｓ２２、実施例２での抵抗Ｒ１１の抵抗値ｒ１１、基準電流Ｉｒｅｆの関係は、V(p−n)＝(Vgs25−Vgs26)＋(|Vgs22|−|Vgs21|)＋(r11×Iref)に設定される。
【００８３】
このため、実施例１の効果の他に、オフセット検出回路５４を構成するＮｃｈ  ＭＯＳトランジスタ及びＰｃｈ  ＭＯＳトランジスタの形状比を調整することにより、ゲート−ソース間電圧のプロセス依存性及び温度依存性を実施例１よりも小さくすることができる。
【００８４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８５】
例えば、実施例１では、差動対をなすＰｃｈ  ＭＯＳトランジスタＰＴ１及びＰＴ２のドレイン側と低電位側電源ＶＳＳの間にカレントミラー回路を設けているが、Ｐｃｈ  ＭＯＳトランジスタＰＴ１及びＰＴ２のドレイン側を出力段側に接続してもよい。また、実施例２では、高電位側電源ＶＣＣと差動対をなすＮｃｈ  ＭＯＳトランジスタのドレイン側の間にカレントミラー回路を設けているが、Ｎｃｈ  ＭＯＳトランジスタのドレイン側を出力段側に接続してもよい。
【００８６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ソースが高電位側電源に接続され、ゲートがドレインに接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ゲートに第１の入力電圧が入力され、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、前記第１の入力電圧をレベルシフトする第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される抵抗と、ゲートに第２の入力電圧が入力され、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、前記第２の入力電圧をレベルシフトする第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記抵抗の他端に接続され、ソースが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタと差動対をなす第４のＰｃｈ絶縁ゲート型電界効果トランジスタとを具備し、前記第１の入力電圧と前記第２の入力電圧を比較し、前記第１の入力電圧と前記第２の入力電圧の間の電位差が回路閾値電圧を超えているかどうかを判断するオフセット検出回路。
【００８７】
（付記２）  前記抵抗の他端と低電位側電源の間に設けられ、バンドギャップリファレンス回路から出力される基準電圧に基づいて、第１の基準電流を前記低電位側電源側に流す第１の電流源と、第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースと前記低電位側電源の間に設けられ、前記基準電圧に基づいて前記第１の基準電流と同一レベルの第２の基準電流を前記低電位側電源側に流す第２の電流源とを具備する付記１に記載のオフセット検出回路。
【００８８】
（付記３）  ゲートに第１の入力電圧が入力され、前記第１の入力電圧をレベルシフトする第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ゲートに第２の入力電圧が入力され、前記第２の入力電圧をレベルシフトする第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される抵抗と、ドレインが前記第１及び第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートがドレインに接続され、ソースが低電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記抵抗の他端に接続され、ソースが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタと差動対をなす第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを具備し、前記第１の入力電圧と前記第２の入力電圧を比較し、前記第１の入力電圧と前記第２の入力電圧の間の電位差が回路閾値電圧を超えているかどうかを判断するオフセット検出回路。
【００８９】
（付記４）  高電位側電源と前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのソースの間に設けられ、バンドギャップリファレンス回路から出力される基準電圧に基づいて、第１の基準電流を前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタを介して前記低電位側電源側に流す第１の電流源と、前記高電位側電源と前記抵抗の他端の間に設けられ、前記基準電圧に基づいて前記第１の基準電流と同一レベルの第２の基準電流を前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタを介して前記低電位側電源側に流す第２の電流源とを具備する付記３に記載のオフセット検出回路。
【００９０】
（付記５）  ゲートに第１の入力電圧が入力され、ドレインが高電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される第１の抵抗と、ゲートが前記抵抗の他端に接続され、ドレインが低電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ゲートに第２の入力電圧が入力され、ドレインが前記高電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ドレインが前記低電位側電源に接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される第２の抵抗と、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのソースに接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ゲートが前記第２の抵抗の他端に接続され、前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタと差動対をなす第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを具備し、前記第１の入力電圧と前記第２の入力電圧を比較し、前記第１の入力電圧と前記第２の入力電圧の間の電位差が回路閾値電圧を超えているかどうかを判断するオフセット検出回路。
【００９１】
（付記６）  前記第１の抵抗の一端と前記低電位側電源の間に設けられ、バンドギャップリファレンス回路から出力される基準電圧に基づいて、第１の基準電流を前記低電位側電源側に流す第１の電流源と、前記高電位側電源と前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのソースの間に設けられ、前記基準電圧に基づいて前記第１の基準電流と同一レベルの第２の基準電流を前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタを介して前記低電位側電源側に流す第２の電流源と、前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースと前記低電位側電源の間に設けられ、前記基準電圧に基づいて前記第１の基準電流と同一レベルの第３の基準電流を前記低電位側電源側に流す第３の電流源と、前記高電位側電源と前記第２の抵抗の他端の間に設けられ、前記基準電圧に基づいて前記第１の基準電流と同一レベルの第４の基準電流を前記第２の抵抗及び前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタを介して前記低電位側電源側に流す第４の電流源とを具備する付記５に記載のオフセット検出回路。
【００９２】
（付記７）  前記入力電圧をレベルシフトするトランジスタ同士のβ比が同一に設定され、差動対をなすトランジスタ同士のβ比も同一に設定されていることを特徴とする付記１乃至６のいずれかに記載のオフセット検出回路。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施例１に係るオフセット検出回路を示す回路図。
【図２】本発明の実施例１に係る比較例のオフセット検出回路を示す回路図。
【図３】本発明の実施例１に係る本実施例のオフセット検出回路の回路閾値電圧の温度依存性を示す図。
【図４】本発明の実施例１に係る比較例のオフセット検出回路の回路閾値電圧の温度依存性を示す図。
【図５】本発明の実施例２に係るオフセット検出回路を示す回路図。
【図６】本発明の実施例３に係るオフセット検出回路を示す回路図。
【図７】本発明の実施例４に係るオフセット検出回路を示す回路図。
【図８】本発明の実施例５に係るオフセット検出回路を示す回路図。
【符号の説明】
【００９４】
１、２、３、５〜７  電流源
４  バンドギャップリファレンス回路
５０〜５４、６０  オフセット検出回路
Ｉｂ  バイアス電流
Ｉｒｅｆ  基準電流
ＰＴ１〜ＰＴ４、ＰＴ１１、ＰＴ１２、ＰＴ２１〜ＰＴ２４  Ｐｃｈ  ＭＯＳトランジスタ
Ｎ１〜Ｎ６、Ｎ１１〜Ｎ１３、Ｎ２１〜Ｎ２８  ノード
ＮＴ１〜ＮＴ４、ＮＴ１１、ＮＴ１２、ＮＴ２１〜ＮＴ２６  Ｎｃｈ  ＭＯＳトランジスタ
Ｒ１、Ｒ１１、Ｒ２１、Ｒ２２  抵抗
Ｓｏｕｔ  出力信号
ＶＣＣ  高電位側電源
Ｖｉｎｎ、Ｖｉｎｐ  入力電圧
ＶＳＳ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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