(57)【要約】【課題】出力電流の急増時にも出力電圧の低下を抑制することができるスイッチングレギュレータを提供する。【解決手段】誤差増幅器ＡＭＰ１は、電流源Ｉ１の電流値を誤差電圧に比例するように制御する。Ａ／Ｄ変換回路１４は、スイッチングレギュレータの出力電流値をデジタル電流値に変換する。分周制御回路１３は、分周回路１２が分周する基準クロックの分周比をデジタル電流値が高いほど低くなるように制御する。電流比較器ＣＭＰ１は、電流源Ｉ1 の電流値の所定数（Ｒ１／Ｒ２）倍に対して、トランジスタＱ１のコレクタ電流が上回るとフリップフロップＦＦのリセット信号を出力する。フリップフロップＦＦは、分周回路１２の出力でセットされ、電流比較器ＣＭＰ１の出力でリセットされる。トランジスタＱ１は、フリップフロップＦＦの出力Ｑに対応してオン／オフする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電源からの電力を断続するスイッチ素子と、
前記スイッチ素子によって断続された電力を変圧する変圧コイルと、
前記変圧コイルからの出力電力を平滑する平滑コンデンサと、
前記平滑コンデンサからの出力電流を検出する電流検出器と、
前記スイッチ素子を駆動する駆動回路と、
前記電流検出器が検出した出力電流に応じたスイッチング周波数に基づいて前記駆動回路を制御する制御回路と、
を備えたことを特徴とするスイッチングレギュレータ。
【請求項２】
入力電源からの電力を断続するスイッチ素子と、
前記スイッチ素子によって断続された電力を変圧する変圧コイルと、
前記変圧コイルからの出力電力を平滑する平滑コンデンサと、
前記平滑コンデンサからの出力電流を検出する電流検出器と、
前記スイッチ素子を駆動する駆動回路と、
前記電流検出器が検出した出力電流の時間変化率に応じたスイッチング周波数に基づいて前記駆動回路を制御する制御回路と、
を備えたことを特徴とするスイッチングレギュレータ。
【請求項３】
前記制御回路は、
基準クロックを発生する基準クロック発生回路と、
前記基準クロックを分周する分周回路と、
前記電流検出器が検出した出力電流または出力電流の時間変化率が高いほど前記分周回路の分周比を小さく制御する分周制御回路と、
を備えたことを特徴とする請求項１または請求項２に記載のスイッチングレギュレータ。
【請求項４】
前記分周比は外部端子から設定可能であることを特徴とする請求項３のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ素子の断続により出力電圧を制御するスイッチングレギュレータに関し、特に、出力変動に対する応答性を高めたスイッチングレギュレータに関する。
【背景技術】
【０００２】
スイッチングレギュレータは、スイッチ素子のスイッチングのデューティ比を変化させることで所望の出力電圧を得ることができる。このため、特に入出力間の電圧差が大きい場合に効率が高いという利点があり、多様な用途に利用されている。
【０００３】
図６は、電流制御型の降圧スイッチングレギュレータの例を示す回路図である（非特許文献１）。このスイッチングレギュレータは、スイッチ素子としてのＮＰＮ型のトランジスタＱ１と、インダクタＬと、平滑コンデンサＣと、ショットキーダイオードを用いたフリーホイールダイオードＤを備えている。
【０００４】
トランジスタＱ１の断続を制御する制御回路は、誤差増幅器ＡＭＰ１と、誤差増幅器ＡＭＰ１の出力で電流値が制御される電流源Ｉ１と、電流比較器ＣＭＰ１と、基準クロック発生回路１０と、ＲＳ型のフリップフロップＦＦと、駆動回路１１とを備えている。
【０００５】
誤差増幅器ＡＭＰ１は、出力電圧Ｖout を抵抗Ｒ４、Ｒ５で分圧した信号ＦＢと基準電圧Ｖref との誤差を増幅した信号を出力する。
【０００６】
誤差増幅器ＡＭＰ１の出力信号は、電流源Ｉ１により、抵抗Ｒ１に流れる電流に変換される。電流比較器ＣＭＰ１は、抵抗Ｒ１における電圧降下と、トランジスタＱ１のコレクタ電流による抵抗Ｒ２の電圧降下とを比較して、抵抗Ｒ２による電圧降下が抵抗Ｒ１による電圧降下を超えたときにフリップフロップＦＦへリセット信号（Ｒ）を出力する。
【０００７】
基準クロック発生回路１０が発生した基準クロック信号は、フリップフロップＦＦのセット（Ｓ）入力へ接続されている。フリップフロップＦＦの出力Ｑは、駆動回路１１で増幅されて、トランジスタＱ１のベース信号となる。
【０００８】
従って、基準クロック信号によりトランジスタＱ１がオンして入力電圧ＶinからインダクタＬへ電流供給を開始する。出力電圧Ｖout と出力目標値Ｖｔとの差に応じて定まる電流値の（Ｒ１／Ｒ２）倍に対して、トランジスタＱ１のコレクタ電流が上回るとトランジスタＱ１がオフする。このオン／オフによりスイッチングが繰り返されることになる。
【０００９】
このような従来のスイッチングレギュレータにおいて、ソフトスタート後の定常状態では、動的にスイッチング周波数を変化させるものはなかった（例えば、特許文献１、特許文献２、非特許文献１）。
【特許文献１】特許第２７７６９８０号
【特許文献２】特開平１１−４５７４号公報
【非特許文献１】リニアテクノロジー (LINEAR TECHNOLOGY)社、ＬＴ（登録商標）３４３４データシート、http://www.linear-tech.co.jp/pc/downloadDocument.do?navId=LT3434,D24528
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来のスイッチングレギュレータにあっては、起動後のスイッチング周波数が一定のために、負荷変動等により出力電流が急増した場合に、応答が遅れて一時的に出力電圧が低下するという問題点があった。
【００１１】
以上の問題点に鑑み、本発明は、出力電流が急増した場合でも出力電圧の変動を抑制することができるスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、開示のスイッチングレギュレータは、出力電圧と目標電圧との誤差に比例した電圧により電流源の電流値を制御し、スイッチングレギュレータの出力電流を検出し、出力電流が高いほど高いスイッチング周波数を発生する発振回路の信号によりフリップフロップをセットし、前記スイッチ素子に流れる電流値が前記電流源の電流値の所定数倍を超えたときに前記フリップフロップをリセットし、このフリップフロップの出力で前記スイッチ素子を駆動する。
【００１３】
また、上記目的を達成するために、開示のスイッチングレギュレータは、出力電圧と目標電圧との誤差に比例した電圧により電流源の電流値を制御し、スイッチングレギュレータの出力電流を検出し、出力電流の時間変化率が高いほど高いスイッチング周波数を発生する発振回路の信号によりフリップフロップをセットし、前記スイッチ素子に流れる電流値が前記電流源の電流値の所定数倍を超えたときに前記フリップフロップをリセットし、このフリップフロップの出力で前記スイッチ素子を駆動する。
【発明の効果】
【００１４】
開示のスイッチングレギュレータは、出力電流が大きいほどスイッチング周波数を高めているので、負荷変動により出力電流が急増した場合でも出力電圧の変動が小さいスイッチングレギュレータを提供することができるという効果がある。
【００１５】
また開示のスイッチングレギュレータは、出力電流の時間変化率が高いほどスイッチング周波数を高めているので、負荷変動により出力電流が急増した場合でも出力電圧の変動が小さいスイッチングレギュレータを提供することができるという効果がある。
【発明を実施するための最良の形態】
【００１６】
次に図面を参照して、本発明の実施の形態を詳細に説明する。
【実施例１】
【００１７】
図１は、本発明に係るスイッチングレギュレータの実施例１を説明する回路図である。実施例１は、スイッチングレギュレータの出力電流が高いほどスイッチングの繰り返し周波数を高くする電流制御型の降圧スイッチングレギュレータを示している。
【００１８】
図１において、スイッチングレギュレータは、スイッチ素子としてのＮＰＮ型のトランジスタＱ１と、インダクタＬ（チョーク）と、平滑コンデンサＣと、フリーホイールダイオードＤと、出力電流検出用の抵抗Ｒ３とを備えている。
【００１９】
尚、スイッチ素子としては、バイポーラトランジスタに限らず、接合型ＦＥＴ、ＭＯＳ型ＦＥＴ等の他の半導体スイッチ素子でもよい。フリーホイールダイオードＤは、キャッチダイオードとも呼ばれるが電力損失の点から順方向電圧降下が小さいものが好ましい。このためショットキーダイオードが好ましいが、通常のシリコンダイオードでもよく、さらには、フリーホイールダイオードＤに換えてＦＥＴを用いた同期整流型としてもよい。
【００２０】
またスイッチングレギュレータは、誤差増幅器ＡＭＰ１と、誤差増幅器ＡＭＰ１の出力で電流値が制御される電流源Ｉ１と、電流比較器ＣＭＰ１と、ＲＳ型のフリップフロップＦＦと、駆動回路１１とを備える。さらにスイッチングレギュレータは、発振回路として、基準クロック発生回路１０と、分周回路１２と、分周制御回路１３と、アナログ・デジタル（以下、Ａ／Ｄと略す）変換回路１４と、差動増幅器ＡＭＰ２とを備える。
【００２１】
差動増幅器ＡＭＰ２は、抵抗Ｒ３の両端の電圧を増幅することでスイッチングレギュレータの出力電流に比例したアナログ電圧値を出力し、Ａ／Ｄ変換回路１４は、このアナログ電圧値をデジタル値に変換する。分周制御回路１３は、Ａ／Ｄ変換回路１４が出力するデジタル値が大きいほど、分周比が小さく、即ち分周後のパルスの繰り返し周波数が高くなるように分周回路１２を制御する。分周回路１２の出力は、フリップフロップＦＦのセット信号（Ｓ）となっているので、分周比が小さくなれば、フリップフロップＦＦがセットされる繰り返し周波数が高くなる。これにより、スイッチングレギュレータの出力電流が大きいほど、スイッチング周波数が高くなるように制御される。
【００２２】
誤差増幅器ＡＭＰ１は、出力電圧Ｖout を抵抗Ｒ４、Ｒ５で分圧した信号ＦＢと基準電圧Ｖref との差を増幅した誤差信号を出力する。電流源Ｉ１は、誤差信号に比例するように出力電流の大きさを制御する。抵抗Ｒ１の一端は入力電圧Ｖinに接続され、抵抗Ｒ１の他端は電流源Ｉ１に接続されているので、誤差増幅器ＡＭＰ１の出力電圧は、抵抗Ｒ１に流れる電流に変換される。電流比較器ＣＭＰ１は、抵抗Ｒ１における電圧降下と、トランジスタＱ１のコレクタ電流による抵抗Ｒ２の電圧降下とを比較して、抵抗Ｒ２による電圧降下が抵抗Ｒ１による電圧降下を超えたときにフリップフロップＦＦへリセット信号（Ｒ）を出力する。言い換えれば、電流源Ｉ1 の電流値の所定数（Ｒ１／Ｒ２）倍に対して、トランジスタＱ１のコレクタ電流が上回ったときにフリップフロップＦＦへリセット信号を出力する。
【００２３】
一方、基準クロック発生回路１０は、起動後の定常状態におけるスイッチング周波数で基準クロック信号を発生する。この基準クロック信号は、分周回路１２により分周されて、フリップフロップＦＦのセット信号となる。フリップフロップＦＦの出力Ｑは、駆動回路１１で増幅されて、トランジスタＱ１のベース駆動信号となる。
【００２４】
サイクルの初めに分周回路１２の出力信号によりフリップフロップＦＦがセットされると、トランジスタＱ１がオンして入力電圧ＶinからインダクタＬへ電流供給を開始する。インダクタＬの電流は、インダクタＬのインダクタンスと、インダクタＬの両端の電圧（≒Ｖin−Ｖout ）とに応じて時間経過と共に増加する。電流源Ｉ1 の電流値の所定数（Ｒ１／Ｒ２）倍に対して、トランジスタＱ１のコレクタ電流が上回ると電流比較器ＣＭＰ１の出力が閾値を超えてフリップフロップＦＦをリセットする。これによりトランジスタＱ１がオフする。トランジスタＱ１がオフの期間は、フリーホイールダイオードＤのアノード、インダクタＬ、図示しない負荷装置、フリーホイールダイオードＤのカソードという経路で電流が流れる。このオン／オフによりスイッチングが繰り返されることになる。
【００２５】
図２は、分周回路１２と分周制御回路１３の詳細例を示す回路図である。分周回路１２は、パラレルロード機能を有する４ビットのカウンタ１２ａと論理反転器（インバータ）１２ｂで構成されている。なお、カウンタのビット数は、所望の分周比の分解能が満たされれば、４ビットに限らず任意のビット数を用いることができる。カウンタ１２ａのクロック入力ＣＫには、基準クロック発生回路１０から基準クロックが供給される。カウンタ１２ａのデータ入力Ａ，Ｂ，Ｃ，Ｄには、それぞれＡ／Ｄ変換回路１４がアナログ出力電流値から変換したデジタル値の各ビットが入力されている。また、図７に示すように、カウンタ１２ａのデータ入力Ａ，Ｂ，Ｃ，Ｄには外部出力端子からの入力もスイッチを介して接続されており、セレクト端子により外部入力端子とＡ／Ｄ変換回路の出力のどちらかを選択することができるようにしてもよい。
【００２６】
負論理の＊ＣＯ出力には、カウントのオーバーフローが出力される。＊ＣＯ出力には、負論理のロード入力＊ＬＤと、論理反転器１２ｂの入力が接続されている。論理反転器１２ｂの出力はフリップフロップＦＦのセット入力へ接続されている。
【００２７】
基準クロック発生回路１０から出力される基準クロックは、カウンタ１２ａをカウントアップさせる。４ビットのカウント値がオーバーフローするとき、＊ＣＯ出力により＊ＬＤがロウレベルとなり、Ａ／Ｄ変換回路１４が出力する４ビットの出力電流値が基準クロックに同期してカウンタ１２ａの初期値としてセットされる。以後、この初期値から基準クロック毎にカウントアップされる。次に４ビットのカウント値がオーバーフローするとき、Ａ／Ｄ変換回路１４の出力が新たな初期値としてセットされる。この繰り返しにより、出力電流値が大きいほど、大きい初期値がセットされ、オーバーフローするまでのカウント数は小さくなる。そしてカウンタ１２ａのオーバーフロー毎に論理反転器１２ｂの出力がフリップフロップＦＦをセットする。
【００２８】
このように本実施例では、抵抗Ｒ３と差動増幅器ＡＭＰ２により検出した出力電流をＡ／Ｄ変換回路１４でデジタル値に変換し、このデジタル値が大きいほど分周回路１２による分周比が小さくなるように制御している。従って、出力電流が大きいほど、スイッチ素子であるトランジスタＱ１のスイッチング周波数が高くなるように制御される。
【００２９】
図３は、実施例１の動作を説明するタイムチャートである。まず最初に、図３（ａ）に示すように、スイッチングレギュレータが一定の出力電流で動作しているとする。このときのスイッチング周期は、図３（ｂ）に示すようにＴ1 である。次いで、時刻ｔ1 から出力電流ＩO が増加し始めたとする。
【００３０】
出力電流の増加により、Ａ／Ｄ変換回路１４の出力値が増加し、分周回路１２による分周比が低下する。この結果、次にフリップフロップＦＦがセットされるまでの期間Ｔ2 は、図３（ｂ）に示すようにＴ1 より短くなる。さらに出力電流が増加すると、次にフリップフロップＦＦがセットされるまでの期間Ｔ3 は、Ｔ2 より短くなる。このように、出力電流の増加に伴って、次にフリップフロップＦＦがセットされるまでの期間が順次短縮し、言い換えれば、スイッチング周波数が高くなる。そして、出力電流の増加が停止した後のフリップフロップＦＦのセット周期は、例えば、Ｔ5 （＜Ｔ4 ＜Ｔ3 ）となる。
【００３１】
フリップフロップＦＦのセット周期が固定の比較例においては、出力電流が増加した際には、図３（ｄ）の破線で示すように出力電圧の低下があったが、本実施例では、図３（ｄ）の実線に示すように出力電圧の低下を抑制することができた。
【００３２】
以上説明したように本実施例によれば、出力電流が大きいほどスイッチング周波数を高めているので、負荷変動により出力電流が急増した場合でも出力電圧の変動が小さいスイッチングレギュレータを提供することができるという効果がある。
【００３３】
また本実施例によれば、フリップフロップをセットする発振回路は、基準クロックを発生する基準クロック発生回路と、基準クロックを分周する分周回路と、電流検出器が検出した出力電流が高いほど分周回路の分周比を小さく制御する分周制御回路とを備えたので、簡単な回路構成で出力電流が高いほどスイッチング周波数を高くしたスイッチングレギュレータを提供することができるという効果がある。
【００３４】
また、外部入力端子を使用することで、外部入力端子よりカウンタ１２ａの初期値を設定することが可能となる。例えば、試験的にスイッチング周波数を固定して動作させる場合、あるいはホストコントローラがタスクの状況をモニタリングし、 負荷が増えると予想される場合に分周比を変更する場合などにこの外部入力端子を活用できる。
【実施例２】
【００３５】
図４は、本発明に係るスイッチングレギュレータの実施例２を説明する回路図である。実施例２は、スイッチングレギュレータの出力電流の増加率が高いほどスイッチングの繰り返し周波数を高くする電流制御型の降圧レギュレータを示している。
【００３６】
図４に示したスイッチングレギュレータは、図１に示した実施例１のスイッチングレギュレータに対して、レジスタ１５と減算器１６とが追加されている。レジスタ１５は、Ａ／Ｄ変換回路１４で変換されたデジタル電流値の前回値を保持する。レジスタ１５の値を更新するクロックには、例えば、フリップフロップＦＦのセット信号と同様に分周回路１２の出力が用いられる。減算器１６は、Ａ／Ｄ変換回路１４で変換されたデジタル電流値の今回値と前回値との差分ΔＩを分周制御回路１３へ出力する。分周制御回路１３は、減算器１６が出力する電流値の差分ΔＩが大きいほど、分周比が小さく、即ち分周後のパルスの繰り返し周波数が高くなるように分周回路１２を制御する。その他の構成は、図１と同様であるので、同じ構成要素には、同じ符号を付与して重複する説明を省略する。
【００３７】
分周回路１２の出力は、フリップフロップＦＦのセット入力へ接続されているので、電流値の差分ΔＩが大きいほど、フリップフロップＦＦがセットされる繰り返し周波数が高くなる。これにより、スイッチングレギュレータの出力電流の増加率が高いほど、スイッチング周波数が高くなるように制御される。
【００３８】
また、図８に示すように、外部入力端子を使用する場合はＡ／Ｄ変換回路の次段にスイッチを設け、セレクト端子により外部入力端子とＡ／Ｄ変換回路との切り換えを行う。外部入力端子を使用した場合もＡ／Ｄ変換回路を使用した場合と同様に、レジスタの値の差分ΔＩが大きいほど、フリップフロップＦＦがセットされる繰り返し周波数が高くなる。これにより、スイッチングレギュレータの出力電流の増加率が高いほど、スイッチングレギュレータ周波数が高くなるように制御される。また、Ａ／Ｄ変換回路は外部出力端子を備えており、ホストコントローラによる電流監視、割り込み制御の判断が可能である。
【００３９】
図５は、実施例２の動作を説明するタイムチャートである。まず最初に、図５（ａ）に示すように、スイッチングレギュレータが一定の出力電流で動作しているとする。このときの出力電流値の今回値と前回値との差は０であり、スイッチング周期はＴ1 である。次いで、時刻ｔ1 から出力電流が増加し始めたとする。出力電流の増加により、Ａ／Ｄ変換回路１４の出力値が増加し、出力電流の今回値からレジスタ１５に保持された出力電流の前回値を減じた値が正の値となる。これにより、分周制御回路１３は、スイッチング周期がＴ1 であるときよりも分周回路１２の分周比を低下させる。この結果、次にフリップフロップＦＦがセットされるまでの期間Ｔ2 は、Ｔ1 より短くなる。そして、出力電流の増加が停止した後のフリップフロップＦＦのセット周期は、Ｔ1 に戻る。
【００４０】
これに対して、フリップフロップＦＦのセット周期が固定の比較例においては、出力電流が増加した際には、図５（ｄ）の破線で示すように出力電圧の低下があったが、本実施例では、出力電圧の低下幅を抑制することができた。
【００４１】
以上説明したように本実施例によれば、スイッチングレギュレータの出力電流の時間変化率が高いほどスイッチング周波数を高めているので、負荷変動により出力電流が急増した場合でも出力電圧の変動が小さいスイッチングレギュレータを提供することができるという効果がある。
【００４２】
以上好ましい実施形態について説明したが、本発明は上記の実施形態に限定されるものではなく、特許請求の範囲に記載された趣旨を逸脱しない範囲内で種々の改良、変形が可能である。例えば、実施形態においては、降圧型スイッチングレギュレータについて説明したが、昇圧型スイッチングレギュレータやその他のタイプのスイッチングレギュレータに本発明を適用できることは明らかである。
【図面の簡単な説明】
【００４３】
【図１】本発明に係るスイッチングレギュレータの実施例１を説明するブロック回路図である。
【図２】実施例１における分周回路１２及び分周制御回路１３の例を説明する詳細回路図である。
【図３】実施例１の（ａ）出力電流ＩO 、（ｂ）フリップフロップＦＦの出力Ｑ、（ｃ）インダクタＬの電流ＩL 、（ｄ）出力電圧Ｖout をそれぞれ示すタイムチャートである。
【図４】本発明に係るスイッチングレギュレータの実施例２を説明するブロック回路図である。
【図５】実施例２の（ａ）出力電流ＩO 、（ｂ）フリップフロップＦＦの出力Ｑ、（ｃ）インダクタＬの電流ＩL 、（ｄ）出力電圧Ｖout をそれぞれ示すタイムチャートである。
【図６】従来例の電流制御型降圧スイッチングレギュレータを説明するブロック回路図である。
【図７】図２の変形例を示した図である。
【図８】図４の一部の変形例を示した図である。
【符号の説明】
【００４４】
１０  基準クロック発生回路
１１  駆動回路
１２  分周回路
１３  分周制御回路
１４  Ａ／Ｄ変換回路
１５  レジスタ
１６  減算器
ＡＭＰ１  誤差増幅器
ＡＭＰ２  差動増幅器
Ｃ  平滑コンデンサ
ＣＭＰ１  電流比較器
Ｄ  フリーホイールダイオード
ＦＦ  フリップフロップ
Ｉ１  電流源
Ｌ  インダクタ
Ｑ１  トランジスタ（スイッチ素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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