(57)【要約】【課題】検出回路に入力される基準電圧へのノイズの混入によって検出信号に混入するノイズ成分を低減するのに好適な検出装置及び固体撮像装置を提供する。【解決手段】固体撮像装置１００は、ゲート電極が垂直走査回路２のゲート電圧の供給端子に接続され、ソース電極がラインメモリ群６の各コンデンサーの一端にスイッチング素子を介して接続されたＭＯＳトランジスターＭＴｒ１と、ＭＴｒ１のバックゲート電極にアノードがドレイン電極にカソードが接続されたフォトダイオードＰＤとを含んで構成される閾値変調型の画素回路を複数備えた受光部１と、垂直走査回路２に制御電圧を供給する制御電圧供給手段の制御電圧Ｖｐｇｈの供給線に入力端子が接続され、各コンデンサーの他端に出力端子が接続され、画素回路と同じ信号の伝達特性を有するバッファー回路５とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準電圧の入力に応じて、当該基準電圧に検出対象の物理的な入力に応じた検出電圧を加えた電圧信号を出力する検出回路と、
前記基準電圧を入力とし、前記検出回路の信号の伝達特性と同じ伝達特性を有するバッファー回路と、
前記検出回路の出力する電圧信号と前記バッファー回路の出力する電圧信号との差分の信号を生成する差分信号生成手段と、を備えることを特徴とする検出装置。
【請求項２】
前記検出回路は、第１のＭＯＳトランジスターと、フォトダイオードとを含み、前記物理的な入力である外部からの照射光を前記フォトダイオードで受光して光電変換すると共に光電変換によって発生した電荷を蓄積して前記第１のＭＯＳトランジスターの閾値電圧を変調させ、前記第１のＭＯＳトランジスターのゲート電極に入力された基準電圧に前記蓄積した電荷に対応する電圧を加えた電圧に相当する電圧信号を前記第１のＭＯＳトランジスターのソース電極から出力する閾値変調型の回路であることを特徴とする請求項１に記載の検出装置。
【請求項３】
前記バッファー回路は、前記第１のＭＯＳトランジスターと同じチャネル型の第２のＭＯＳトランジスターを含み、前記検出回路と同じ電圧利得及びカットオフ周波数となるように前記第２のＭＯＳトランジスターのパラメーターが設定された構成のソースフォロアー回路であることを特徴とする請求項２に記載の検出装置。
【請求項４】
前記バッファー回路は、前記第１のＭＯＳトランジスターと同じチャネル型であって、且つゲート電極に前記基準電圧が入力される第３のＭＯＳトランジスターを含み、前記検出回路と同じ電圧利得となるように前記第３のＭＯＳトランジスターのパラメーターが設定された構成の第１のソースフォロアー回路と、前記第３のＭＯＳトランジスターと異なるチャネル型で、且つ前記第３のＭＯＳトランジスターのソース電極にゲート電極が接続された第４のＭＯＳトランジスターを含み、前記検出回路のカットオフ周波数と同じカットオフ周波数となるように前記第４のＭＯＳトランジスターのパラメーターが設定された構成の第２のソースフォロアー回路とを有し、
前記差分信号生成手段は、前記第１のＭＯＳトランジスターのソース電極と、前記第４のＭＯＳトランジスターのソース電極との間に接続された容量素子を有することを特徴とする請求項２に記載の検出装置。
【請求項５】
前記バッファー回路は、前記検出回路の電圧利得と同じ電圧利得となるように前記第１のＭＯＳトランジスターと同じ特性の第３のＭＯＳトランジスターが複数並列に接続され、且つ複数の前記第３のＭＯＳトランジスターのゲート電極に前記基準電圧が入力される構成の第１のソースフォロアー回路と、前記第３のＭＯＳトランジスターと異なるチャネル型で、且つ前記第１のソースフォロアー回路の前記複数の第３のＭＯＳトランジスターのソース電極にゲート電極が接続された第４のＭＯＳトランジスターを含み、前記検出回路のカットオフ周波数と同じカットオフ周波数となるように前記第４のＭＯＳトランジスターのパラメーターが設定された構成の第２のソースフォロアー回路とを有し、
前記差分信号生成手段は、前記第１のＭＯＳトランジスターのソース電極と、前記第４のＭＯＳトランジスターのソース電極との間に接続された容量素子を有することを特徴とする請求項２に記載の検出装置。
【請求項６】
第１のＭＯＳトランジスターと、フォトダイオードとを含み、外部からの照射光を前記フォトダイオードで受光して光電変換すると共に光電変換によって発生した電荷を蓄積して前記第１のＭＯＳトランジスターの閾値電圧を変調させ、前記第１のＭＯＳトランジスターのゲート電極に入力された基準電圧に前記蓄積した電荷に対応する電圧を加えた電圧に相当する電圧信号を画素信号として、各々が前記第１のＭＯＳトランジスターのソース電極から出力する複数の閾値変調型の画素回路を、ｎ行（ｎは１以上の自然数）×ｍ列（ｍは１以上の自然数）のマトリックス状に配列した構成の受光部と、
前記画素回路を行毎に走査し、前記画素回路を構成する前記第１のＭＯＳトランジスターのゲート電極を行毎に能動状態とする基準電圧を、走査によって選択した各行の前記第１のＭＯＳトランジスターのゲート電極に入力する垂直走査回路と、
前記フォトダイオードに蓄積された電荷を放出するリセット動作を行うために、前記第１のＭＯＳトランジスターのソース電極またはドレイン電極に所定の電位のリセット電圧を入力するリセット回路と、
前記基準電圧が入力された各行のｍ個の画素回路から露光後に出力される画素信号に対応する電荷を蓄積するｍ個の第１の容量素子を有する第１のラインメモリと、
前記基準電圧が入力された各行のｍ個の画素回路からリセット直後に出力される画素信号に対応する電荷を蓄積するｍ個の第２の容量素子を有する第２のラインメモリと、
前記垂直走査用の基準電圧を入力とし、前記画素回路の信号の伝達特性と同じ伝達特性を有するバッファー回路と、
前記第１のラインメモリの各第１の容量素子に蓄積された電荷に対応する画素信号と前記バッファー回路の出力する電圧信号との差分の信号である第１の差分信号と、前記第２のラインメモリの各第２の容量素子に蓄積された電荷に対応する画素信号と前記バッファー回路の出力する電圧信号との差分の信号である第２の差分信号とを生成する差分信号生成手段と、
前記第１の差分信号と前記第２の差分信号との差分の信号である撮像信号を生成する撮像信号生成手段と、を備えることを特徴とする固体撮像装置。
【請求項７】
前記バッファー回路は、前記第１のＭＯＳトランジスターと同じチャネル型の第２のＭＯＳトランジスターを含み、前記画素回路と同じ電圧利得及びカットオフ周波数となるように前記第２のＭＯＳトランジスターのパラメーターが設定された構成のソースフォロアー回路であることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記バッファー回路は、前記第１のＭＯＳトランジスターと同じチャネル型であって、且つゲート電極に前記基準電圧が入力される第３のＭＯＳトランジスターを含み、前記画素回路と同じ電圧利得となるように前記第３のＭＯＳトランジスターのパラメーターが設定された構成の第１のソースフォロアー回路と、前記第３のＭＯＳトランジスターと異なるチャネル型で、且つ前記第３のＭＯＳトランジスターのソース電極にゲート電極が接続された第４のＭＯＳトランジスターを含み、前記画素回路のカットオフ周波数と同じカットオフ周波数となるように前記第４のＭＯＳトランジスターのパラメーターが設定された構成の第２のソースフォロアー回路とを有し、
前記差分信号生成手段は、各前記第１のＭＯＳトランジスターのソース電極に一端が接続され、各列に対応する前記第１の容量素子の一端に他端が接続された第１のスイッチング素子と、各前記第１のＭＯＳトランジスターのソース電極に一端が接続され、各列に対応する前記第２の容量素子の一端に他端が接続された第２のスイッチング素子と、一端が前記各列に対応する第１の容量素子の他端に接続され、他端が前記撮像信号生成手段の前記第１の差分信号の入力端子に接続された第３のスイッチング素子と、一端が前記各列に対応する第２の容量素子の他端に接続され、他端が前記撮像信号生成手段の前記第２の差分信号の入力端子に接続された第４のスイッチング素子と、前記第１〜第４のスイッチング素子のスイッチング動作を制御する制御部とを有することを特徴とする請求項６に記載の固体撮像装置。
【請求項９】
前記バッファー回路は、前記第１のＭＯＳトランジスターと同じ特性の第３のＭＯＳトランジスターを複数並列に接続し、初段の第３のＭＯＳトランジスターのゲート電極に前記基準電圧が入力される構成の第１のソースフォロアー回路と、前記第３のＭＯＳトランジスターと異なるチャネル型で、前記第１のソースフォロアー回路の最終段の第３のＭＯＳトランジスターのソース電極にゲート電極が接続された第４のＭＯＳトランジスターを含み、前記画素回路のカットオフ周波数と同じカットオフ周波数となるように前記第４のＭＯＳトランジスターのパラメーターが設定された構成の第２のソースフォロアー回路とを有し、
前記差分信号生成手段は、各前記第１のＭＯＳトランジスターのソース電極に一端が接続され、各列に対応する前記第１の容量素子の一端に他端が接続された第１のスイッチング素子と、各前記第１のＭＯＳトランジスターのソース電極に一端が接続され、各列に対応する前記第２の容量素子の一端に他端が接続された第２のスイッチング素子と、一端が前記各列に対応する第１の容量素子の他端に接続され、他端が前記撮像信号生成手段の前記第１の差分信号の入力端子に接続された第３のスイッチング素子と、一端が前記各列に対応する第２の容量素子の他端に接続され、他端が前記撮像信号生成手段の前記第２の差分信号の入力端子に接続された第４のスイッチング素子と、前記第１〜第４のスイッチング素子のスイッチング動作を制御する制御部とを有することを特徴とする請求項６に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された基準電圧に対して検出対象の物理的な入力に応じた信号を加えた信号を検出信号として出力する検出素子を有する検出装置及び固体撮像装置等に関する。
【背景技術】
【０００２】
従来、物理的な入力として、例えば、被写体からの反射光などの照射光の強度（輝度）を検出する検出素子を備えた固体撮像装置では、画面のサイズに応じた数の検出素子（画素）がマトリックス状に配列された受光部を有している。それらの画素を構成する検出素子の１つとして、閾値変調型撮像素子（ＶＭＩＳ：Vth Modulation Image Sencer）が知られている。このＶＭＩＳは、ＭＯＳトランジスターの基板変調効果を利用し、光量に応じた電荷を電圧に変換して読み出しを行うものである。具体的に言えば、受光によって発生した電荷でＭＯＳトランジスターのオフからオンへと動作を切り替える際の境界ゲート電圧閾値を変化させ、この閾値の変化を画素信号として出力させる。このとき、ＭＯＳトランジスターにおけるゲート電極及びドレイン電極にはバイアス電圧が印加され、ソース側からフォロア回路として画素信号が読み出される。
【０００３】
より具体的に、固体撮像装置における画素は、画像信号検出用絶縁ゲート型のＭＯＳトランジスターとフォトダイオードとから成る。特にＶＭＩＳの画素の場合、基板上ではフォトダイオードのカソード側がドレイン側と接続され、且つアノード側がバックゲート側と接続される。ここでのＭＯＳトランジスター部分は、ソース領域の近傍でゲート電極下のウエル領域内に設けられたフォトダイオードで光照射により発生した光発生電荷を蓄積する高濃度埋込層を有している。つまり、光発生電荷を高濃度埋込層に蓄積することによって、閾値電圧を変調させて画素信号を検出する。全画素としては行方向、列方向にそれぞれ所定数の画素がマトリクス状に配備されて受光部を構成する。
【０００４】
受光部において、各行を構成する複数の画素のゲート電極は共通接続されゲートラインを形成している。そして、画素信号の検出期間において、ＭＯＳトランジスターのゲート電極を能動状態にするための走査信号を行毎に出力する垂直走査回路により順次ゲートラインへ印加する電圧を制御することで画素信号を読み出すようになっている。また、各行の画素におけるＭＯＳトランジスターのドレイン電極側及びフォトダイオードのカソード側を共通接続して形成したドレインラインは、電気的には全画素上で共通接続される。そして、駆動回路によりドレインラインへ印加する駆動電圧を制御することで光信号の蓄積、画素信号の読み出しを行うようになっている。
【０００５】
各列の画素におけるＭＯＳトランジスターのソース電極側を共通接続して形成したソースラインは、走査信号が入力されている画素からの出力電圧に応じた電荷を蓄積保持する複数の容量素子から成る第１のラインメモリと、画素の蓄積電荷をリセットした直後の画素からの出力電圧に応じた電荷を蓄積保持する複数の容量素子から成る第２のラインメモリの一端側に接続されている。そして、画素のリセット時にはリセット回路によりリセット電圧を画素に与えてリセット（蓄積電荷の放出）を行う。更に、垂直走査回路の制御によりリセット直後の画素信号を第２のラインメモリへ伝送する。また、画素信号の読み出し時には、垂直走査回路の制御により第１のラインメモリへ画素信号を伝送する。因みに、ここでの各容量素子の他端側は、それぞれ接地接続されている。
尚、このような固体撮像装置（固体撮像素子）、並びにそれに用いられる画素構成に関連する周知技術は、例えば特許文献１や特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１９５７７８号公報
【特許文献２】特開２００１−２３０９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した従来の画素構成にＶＭＩＳを用いた固体撮像装置の場合、受光部のゲートラインへのノイズ混入により水平方向の画素に影響して発生する横筋画像を十分に抑止できないという問題がある。
具体的に云えば、画素信号の読み出し時において、チャネル長変調を無視すると、飽和領域のＭＯＳトランジスターにおけるドレイン電流Ｉｄ、ゲート電圧Ｖｇ、及びソース電圧Ｖｓは、下式（１）で表わされる。
Ｉｄ＝０．５μＣｏｘ（Ｗ／Ｌ）・｛Ｖｇ−Ｖｓ−Ｖth（Φ）｝0.5        （１）
【０００８】
但し、ここでμは移動度、Ｃｏｘはゲート容量、Ｗはゲート幅、Ｌはゲート長、Ｖth（Φ）は光量Φの関数で表される閾値電圧である。上式（１）から画素信号の出力電圧Ｖｓは、下式（２）で表わされる。
Ｖｓ＝Ｖｇ−Ｖth（Φ）−（２Ｉｄ／μＣｏｘ）0.5・（Ｌ／Ｗ）0.5      （２）
読み出し時のゲート電圧Ｖｇは垂直走査回路に入力される直流の制御電圧Ｖｐｇｈ（＞Ｖｐｇｌ）であり、画素を構成するＭＯＳトランジスターを能動状態にする電圧レベルとなっている。この制御電圧の供給ラインにノイズが混入すると、ゲートラインｖｐｇｎに接続された全ての画素にノイズが混入することになる。ここで、ノイズが混入したときのゲート電圧Ｖｇを、制御電圧Ｖｐｇｈに入力ノイズ電圧Ｖｎｏｉｓｅが加えられたものとして置き換えると、この場合のゲート電圧Ｖｇは、下式（３）で表される。
Ｖｇ＝（Ｖｐｇｈ＋Ｖｎｏｉｓｅ）−Ｖth（Φ）−（２Ｉｄ／μＣｏｘ）0.5・（Ｌ／Ｗ）0.5                                                                （３）
【０００９】
特に、制御電圧Ｖｐｇｈは受光部の水平方向の画素に共通して与えられるため、入力ノイズ電圧Ｖｎｏｉｓｅが１行の画素出力の全てに重畳される。この結果、画像上では横筋となって現れる。人間の目は筋状ノイズには敏感であるため、入力ノイズ電圧Ｖｎｏｉｓｅが１ｍＶ程度でも横筋画像として認識されてしまう。この対策として、制御電圧Ｖｐｇｈを１ｍＶ以下に設定しようとしても、実際には電源ノイズ等の外部からの不可避なノイズが混入されてしまうため、技術的には困難である。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものである。本発明の幾つかの態様によれば、検出回路に入力される基準電圧へのノイズの混入によって検出信号に混入するノイズ成分を低減するのに好適な検出装置及び固体撮像装置を提供できる。
【課題を解決するための手段】
【００１０】
〔形態１〕  上記目的を達成するために、形態１の検出装置は、基準電圧の入力に応じて、当該基準電圧に検出対象の物理的な入力に応じた検出電圧を加えた電圧信号を出力する検出回路と、
前記基準電圧を入力とし、前記検出回路の信号の伝達特性と同じ伝達特性を有するバッファー回路と、
前記検出回路の出力する電圧信号と前記バッファー回路の出力する電圧信号との差分の信号を生成する差分信号生成手段と、を備える。
このような構成であれば、検出回路に基準電圧が入力されると、検出回路からは、入力された基準電圧に、検出対象である、例えば、光、振動、圧力、熱などの物理的な入力に応じた検出電圧を加えた電圧信号が出力される。
【００１１】
一方、バッファー回路に検出回路に入力されるものと同じ基準電圧が入力されると、バッファー回路においては、検出回路と同じ伝達特性で、入力された基準電圧が伝達され、その伝達特性に応じた電圧信号が出力される。
そして、検出回路から出力された電圧信号とバッファー回路から出力された電圧信号との差分信号が、差分信号生成手段によって生成される。
従って、基準電圧にノイズが混入していた場合に、検出回路の出力するノイズの混入された電圧信号からそのノイズ成分を除去又は低減することができるという効果が得られる。
【００１２】
また、検出回路は、トランジスターなどの構成する回路素子によって、例えば、入力信号の周波数などの使用環境に応じて、同じ基準電圧を入力しても、出力される電圧信号に変化が生じる。上記構成であれば、検出回路と同じ伝達特性を有したバッファー回路を介した電圧信号と、検出回路から出力される電圧信号との差分の信号を生成することができる。従って、物理的な入力に対する検出信号として、基準電圧に混入したノイズ成分に加えて、検出回路の伝達特性による出力変化の誤差をも低減した信号を得ることができるという効果も得られる。
【００１３】
ここで、上記「伝達特性」は、例えば、検出回路にトランジスターが含まれている場合に、トランジスターのサイズ、信号の周波数、入力電流値などを変数とした伝達関数によって定めることができる。以下、形態２の検出装置、形態７の固体撮像装置において同じである。
また、上記「同じ伝達特性」とは、完全一致の場合に加えて、ノイズの低減及び伝達特性による変化分を低減又は除去することが可能な範囲内での誤差がある場合も「同じ伝達特性」に含むものとする。以下、形態２の検出装置、形態７の固体撮像装置において同じである。
【００１４】
〔形態２〕  更に、形態２の検出装置は、形態１の検出装置において、前記検出回路は、第１のＭＯＳトランジスターと、フォトダイオードとを含み、前記物理的な入力である外部からの照射光を前記フォトダイオードで受光して光電変換すると共に光電変換によって発生した電荷を蓄積して前記第１のＭＯＳトランジスターの閾値電圧を変調させ、前記第１のＭＯＳトランジスターのゲート電極に入力された基準電圧に前記蓄積した電荷に対応する電圧を加えた電圧に相当する電圧信号を前記第１のＭＯＳトランジスターのソース電極から出力する閾値変調型の回路である。
このような構成であれば、閾値変調型の検出回路によって、検出対象である照射光の物理量に対応する検出信号を高精度に得ることができる。
【００１５】
〔形態３〕  更に、形態３の検出装置は、形態２の検出装置において、前記バッファー回路は、前記第１のＭＯＳトランジスターと同じチャネル型の第２のＭＯＳトランジスターを含み、前記検出回路と同じ電圧利得及びカットオフ周波数となるように前記第２のＭＯＳトランジスターのパラメーターが設定された構成のソースフォロアー回路である。
このような構成であれば、ソースフォロアーとして駆動する検出回路と略同じ回路構成を有するソースフォロアー回路でバッファー回路が構成されるので、設計段階において、バッファー回路の伝達特性（電圧利得、カットオフ周波数など）を、検出回路の伝達特性に容易に合わせることができるという効果が得られる。
【００１６】
また、検出回路の構成とバッファー回路の構成とを、略同じ回路構成としたことで、両者の伝達特性を高精度に一致させることができるので、基準電圧に混入したノイズ成分及び伝達特性による変化分を、より高精度に低減又は除去することができるという効果も得られる。
ここで、上記パラメーターとしては、バッファー回路を構成するＭＯＳトランジスターの、ゲート長、ゲート幅、キャリアの移動度、ゲート容量、ドレイン電流値など、電圧利得や周波数特性（例えばカットオフ周波数）などの検出回路の伝達特性に関係するパラメーターが該当する。以下、形態４及び５の検出装置、並びに形態７、８及び９の固体撮像装置において同じである。
【００１７】
〔形態４〕  更に、形態４の検出装置は、形態２の検出装置において、前記バッファー回路は、前記第１のＭＯＳトランジスターと同じチャネル型であって、且つゲート電極に前記基準電圧が入力される第３のＭＯＳトランジスターを含み、前記検出回路と同じ電圧利得となるように前記第３のＭＯＳトランジスターのパラメーターが設定された構成の第１のソースフォロアー回路と、前記第３のＭＯＳトランジスターと異なるチャネル型で、且つ前記第３のＭＯＳトランジスターのソース電極にゲート電極が接続された第４のＭＯＳトランジスターを含み、前記検出回路のカットオフ周波数と同じカットオフ周波数となるように前記第４のＭＯＳトランジスターのパラメーターが設定された構成の第２のソースフォロアー回路とを有し、
【００１８】
前記差分信号生成手段は、前記第１のＭＯＳトランジスターのソース電極と、前記第４のＭＯＳトランジスターのソース電極との間に接続された容量素子を有する。
このような構成であれば、バッファー回路は、検出回路に対して、第１のソースフォロアー回路において電圧利得を同じ利得に合わせ、第２のソースフォロアー回路においてカットオフ周波数を同じ周波数に合わせることができる。
更に、差分信号生成手段は、検出回路から出力される電圧信号を容量素子に蓄積し、蓄積した電圧信号と、バッファー回路から出力される電圧信号との差分の信号を得ることができる。
【００１９】
また、第１のソースフォロアー回路は、比較的低い電流量で電圧利得を一致できるサイズのトランジスターを用いて構成することができる。
更に、第２のソースフォロアー回路には、差分信号生成手段で差分の信号（検出信号）を生成する際に、検出回路のソース電極から電流を流し込むことができる。これにより、第４のトランジスターに定常的に流し込む電流量を、第４のＭＯＳトランジスターを能動状態にする程度の電流量とすることができる。
以上のことから、上記形態３の効果に加え、検出回路における消費電力量を低減することができるので、バッファー回路の温度上昇や、温度上昇によって発生する暗電流などを低減することができるという効果が得られる。
【００２０】
〔形態５〕  更に、形態５の検出装置は、形態２の検出装置において、前記バッファー回路は、前記検出回路の電圧利得と同じ電圧利得となるように前記第１のＭＯＳトランジスターと同じ特性の第３のＭＯＳトランジスターが複数並列に接続され、且つ複数の前記第３のＭＯＳトランジスターのゲート電極に前記基準電圧が入力される構成の第１のソースフォロアー回路と、前記第３のＭＯＳトランジスターと異なるチャネル型で、且つ前記第１のソースフォロアー回路の前記複数の第３のＭＯＳトランジスターのソース電極にゲート電極が接続された第４のＭＯＳトランジスターを含み、前記検出回路のカットオフ周波数と同じカットオフ周波数となるように前記第４のＭＯＳトランジスターのパラメーターが設定された構成の第２のソースフォロアー回路とを有し、
前記差分信号生成手段は、前記第１のＭＯＳトランジスターのソース電極と、前記第４のＭＯＳトランジスターのソース電極との間に接続された容量素子を有する。
【００２１】
このような構成であれば、バッファー回路は、検出回路に対して、第３のＭＯＳトランジスターを多段に並列接続した構成の第１のソースフォロアー回路において電圧利得を同じ利得に合わせ、第２のソースフォロアー回路においてカットオフ周波数を同じ周波数に合わせることができる。
更に、差分信号生成手段は、検出回路から出力される電圧信号を容量素子に蓄積し、蓄積した電圧信号と、バッファー回路から出力される電圧信号との差分の信号を得ることができる。
【００２２】
また、第１のソースフォロアー回路は、出力負荷が容量素子の出力負荷よりも小さいので、カットオフ周波数を十分に大きくすることができる。そのため、第１のＭＯＳトランジスターと同じ特性（サイズなど）の第３のＭＯＳトランジスターを多段に並列接続することで、入力電流値及びサイズを調整することができる。
以上のことから、上記形態４の効果に加え、第１のソースフォロアー回路の設計を容易にすることができるという効果が得られる。
【００２３】
〔形態６〕  また、上記目的を達成するために、形態６の固体撮像装置は、第１のＭＯＳトランジスターと、フォトダイオードとを含み、外部からの照射光を前記フォトダイオードで受光して光電変換すると共に光電変換によって発生した電荷を蓄積して前記第１のＭＯＳトランジスターの閾値電圧を変調させ、前記第１のＭＯＳトランジスターのゲート電極に入力された基準電圧に前記蓄積した電荷に対応する電圧を加えた電圧に相当する電圧信号を画素信号として、各々が前記第１のＭＯＳトランジスターのソース電極から出力する複数の閾値変調型の画素回路を、ｎ行（ｎは１以上の自然数）×ｍ列（ｍは１以上の自然数）のマトリックス状に配列した構成の受光部と、
前記画素回路を行毎に走査し、前記画素回路を構成する前記第１のＭＯＳトランジスターのゲート電極を行毎に能動状態とする基準電圧を、走査によって選択した各行の前記第１のＭＯＳトランジスターのゲート電極に入力する垂直走査回路と、
前記フォトダイオードに蓄積された電荷を放出するリセット動作を行うために、前記第１のＭＯＳトランジスターのソース電極またはドレイン電極に所定の電位のリセット電圧を入力するリセット回路と、
前記基準電圧が入力された各行のｍ個の画素回路から露光後に出力される画素信号に対応する電荷を蓄積するｍ個の第１の容量素子を有する第１のラインメモリと、
前記基準電圧が入力された各行のｍ個の画素回路からリセット直後に出力される画素信号に対応する電荷を蓄積するｍ個の第２の容量素子を有する第２のラインメモリと、
前記垂直走査用の基準電圧を入力とし、前記画素回路の信号の伝達特性と同じ伝達特性を有するバッファー回路と、
前記第１のラインメモリの各第１の容量素子に蓄積された電荷に対応する画素信号と前記バッファー回路の出力する電圧信号との差分の信号である第１の差分信号と、前記第２のラインメモリの各第２の容量素子に蓄積された電荷に対応する画素信号と前記バッファー回路の出力する電圧信号との差分の信号である第２の差分信号とを生成する差分信号生成手段と、
前記第１の差分信号と前記第２の差分信号との差分の信号である撮像信号を生成する撮像信号生成手段と、を備える。
【００２４】
このような構成であれば、垂直走査回路によって走査が行われ、選択した行の各画素回路に対して基準電圧が入力されると、基準電圧の入力された画素回路からは、入力された基準電圧に、検出対象である、例えば、被写体からの反射光などの照射光に応じた検出電圧を加えた電圧信号である画素信号が出力される。
露光後の画素回路から出力された画素信号は、第１のラインメモリの第１の容量素子に蓄積され、リセット回路のリセット動作によってリセット直後の画素回路から出力された画素信号は、第２のラインメモリの第２の容量素子に蓄積される。
【００２５】
一方、バッファー回路に対して、画素回路に入力されるものと同じ基準電圧が入力されると、バッファー回路においては、画素回路と同じ伝達特性で、入力された基準電圧が伝達され、その伝達特性に応じた電圧信号が出力される。
そして、差分信号生成手段によって、第１の容量素子に蓄積された画素信号とバッファー回路から出力された電圧信号との差分の信号である第１の差分信号が生成され、第２の容量素子に蓄積された画素信号とバッファー回路から出力された電圧信号との差分の信号である第２の差分信号が生成される。
更に、撮像信号生成手段によって、差分信号生成手段で生成された第１の差分信号と第２の差分信号との差分の信号である撮像信号が生成される。
従って、基準電圧にノイズが混入していた場合に、画素回路の出力するノイズの混入された画素信号からそのノイズ成分を除去又は低減することができるという効果が得られる。
【００２６】
また、画素回路は、ＭＯＳトランジスターから構成されるため、入力信号の周波数などの使用環境に応じて、同じ基準電圧を入力しても、出力される画素信号に変化が生じる。上記構成であれば、画素回路と同じ伝達特性を有したバッファー回路を介した電圧信号と、画素回路から出力される画素信号との差分の信号（第１の差分信号）を生成することができる。加えて、リセット直後の画素信号とバッファー回路を介した電圧信号との差分の信号（第２の差分信号）を生成し、第１の差分信号と第２の差分信号との差分の信号である撮像信号を最終的な出力信号として生成することができる。
以上より、基準電圧に混入したノイズ成分に加えて、画素回路の伝達特性による出力変化の誤差成分、及び固定パターンノイズなどの各画素回路に固有のノイズ成分をも低減又は除去した撮像信号を得ることができるという効果が得られる。
【００２７】
〔形態７〕  更に、形態７の固体撮像装置は、形態６の固体撮像装置において、前記バッファー回路は、前記第１のＭＯＳトランジスターと同じチャネル型の第２のＭＯＳトランジスターを含み、前記画素回路と同じ電圧利得及びカットオフ周波数となるように前記第２のＭＯＳトランジスターのパラメーターが設定された構成のソースフォロアー回路である。
このような構成であれば、ソースフォロアー回路として駆動する画素回路と略同じ回路構成を有するソースフォロアー回路でバッファー回路が構成されるので、設計段階において、バッファー回路の伝達特性（電圧利得、カットオフ周波数など）を、画素回路の伝達特性に容易に合わせることができるという効果が得られる。
また、画素回路の構成とバッファー回路の構成とを、略同じ回路構成としたことで、両者の伝達特性を高精度に一致させることができるので、基準電圧に混入したノイズ成分及び伝達特性による変化分を、より高精度に低減又は除去することができるという効果も得られる。
【００２８】
〔形態８〕  更に、形態８の固体撮像装置は、形態６の固体撮像装置において、前記バッファー回路は、前記第１のＭＯＳトランジスターと同じチャネル型であって、且つゲート電極に前記基準電圧が入力される第３のＭＯＳトランジスターを含み、前記画素回路と同じ電圧利得となるように前記第３のＭＯＳトランジスターのパラメーターが設定された構成の第１のソースフォロアー回路と、前記第３のＭＯＳトランジスターと異なるチャネル型で、且つ前記第３のＭＯＳトランジスターのソース電極にゲート電極が接続された第４のＭＯＳトランジスターを含み、前記画素回路のカットオフ周波数と同じカットオフ周波数となるように前記第４のＭＯＳトランジスターのパラメーターが設定された構成の第２のソースフォロアー回路とを有し、
前記差分信号生成手段は、各前記第１のＭＯＳトランジスターのソース電極に一端が接続され、各列に対応する前記第１の容量素子の一端に他端が接続された第１のスイッチング素子と、各前記第１のＭＯＳトランジスターのソース電極に一端が接続され、各列に対応する前記第２の容量素子の一端に他端が接続された第２のスイッチング素子と、一端が前記各列に対応する第１の容量素子の他端に接続され、他端が前記撮像信号生成手段の前記第１の差分信号の入力端子に接続された第３のスイッチング素子と、一端が前記各列に対応する第２の容量素子の他端に接続され、他端が前記撮像信号生成手段の前記第２の差分信号の入力端子に接続された第４のスイッチング素子と、前記第１〜第４のスイッチング素子のスイッチング動作を制御する制御部とを有する。
【００２９】
このような構成であれば、バッファー回路は、各画素回路に対して、第１のソースフォロアー回路において電圧利得を同じ利得に合わせ、第２のソースフォロアー回路においてカットオフ周波数を同じ周波数に合わせることができる。
また、第１のソースフォロアー回路は、比較的低い電流量で電圧利得を一致できるサイズのトランジスターを用いて構成することができる。
更に、第２のソースフォロアー回路には、差分信号生成手段で差分の信号（第１及び第２の差分信号）を生成する際に、スイッチング素子によって画素回路のソース電極から電流を流し込むことができる。これにより、第４のトランジスターに定常的に流し込む電流量を、第４のＭＯＳトランジスターを能動状態にする程度の電流量とすることができる。
以上のことから、上記形態７の効果に加え、画素回路における消費電力量を低減することができるので、バッファー回路の温度上昇や、温度上昇によって発生する暗電流などを低減することができるという効果が得られる。
【００３０】
〔形態９〕  更に、形態９の固体撮像装置は、形態６の固体撮像装置において、前記バッファー回路は、前記第１のＭＯＳトランジスターと同じ特性の第３のＭＯＳトランジスターを複数並列に接続し、初段の第３のＭＯＳトランジスターのゲート電極に前記基準電圧が入力される構成の第１のソースフォロアー回路と、前記第３のＭＯＳトランジスターと異なるチャネル型で、前記第１のソースフォロアー回路の最終段の第３のＭＯＳトランジスターのソース電極にゲート電極が接続された第４のＭＯＳトランジスターを含み、前記画素回路のカットオフ周波数と同じカットオフ周波数となるように前記第４のＭＯＳトランジスターのパラメーターが設定された構成の第２のソースフォロアー回路とを有し、
前記差分信号生成手段は、各前記第１のＭＯＳトランジスターのソース電極に一端が接続され、各列に対応する前記第１の容量素子の一端に他端が接続された第１のスイッチング素子と、各前記第１のＭＯＳトランジスターのソース電極に一端が接続され、各列に対応する前記第２の容量素子の一端に他端が接続された第２のスイッチング素子と、一端が前記各列に対応する第１の容量素子の他端に接続され、他端が前記撮像信号生成手段の前記第１の差分信号の入力端子に接続された第３のスイッチング素子と、一端が前記各列に対応する第２の容量素子の他端に接続され、他端が前記撮像信号生成手段の前記第２の差分信号の入力端子に接続された第４のスイッチング素子と、前記第１〜第４のスイッチング素子のスイッチング動作を制御する制御部とを有する。
【００３１】
このような構成であれば、バッファー回路は、各画素回路に対して、複数の第３のＭＯＳトランジスターを並列接続した構成の第１のソースフォロアー回路において電圧利得を同じ利得に合わせ、第２のソースフォロアー回路においてカットオフ周波数を同じ周波数に合わせることができる。
また、第１のソースフォロアー回路は、出力負荷が第１及び第２の容量素子の出力負荷よりも小さいので、カットオフ周波数を十分に大きくすることができる。そのため、第１のＭＯＳトランジスターと同じ特性（サイズなど）の複数の第３のＭＯＳトランジスターを並列接続することで、容易にドレイン電流値及びゲート幅を調整することができる。
以上のことから、上記形態８の効果に加え、第１のソースフォロアー回路の設計を容易にすることができるという効果が得られる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る固体撮像装置１００の構成を示す図である。
【図２】第１実施形態のバッファー回路５の回路構成の一例を示す図である。
【図３】入力信号の周波数と画素回路の電圧利得との関係の一例を示す図である。
【図４】固体撮像装置１００に係る動作処理時の各部における信号のタイミングチャートである。
【図５】（ａ）及び（ｂ）は、従来及び本発明の画素回路の入力信号の周波数とノイズレベルとの関係を示す図である。
【図６】（ａ）及び（ｂ）は、第２実施形態のバッファー回路５の回路構成例を示す図である。
【図７】（ａ）は、本発明を適用可能な系統を示す図であり、（ｂ）は、（ａ）の系統に対して本発明を適用した一例を示す図である。
【発明を実施するための形態】
【００３３】
〔第１実施形態〕
以下、本発明の実施形態を図面に基づき説明する。図１〜図５は、本発明に係る検出装置及び固体撮像装置の第１実施形態を示す図である。
（構成）
まず、本発明に係る固体撮像装置の構成を図１に基づき説明する。図１は、本発明に係る固体撮像装置１００の構成を示す図である。
図１に示すように、固体撮像装置１００は、受光部１と、垂直走査回路２と、駆動回路３と、リセット回路４と、バッファー回路５と、ラインメモリ群６と、差分信号生成部７と、水平走査回路８と、引き算回路９とを含んで構成される。
【００３４】
受光部１は、所定数の画素（点線枠で表記）が行方向、及び列方向にマトリクス状に配列された構成を有している。
各画素回路は、図１中の点線枠に示すように、導電型のＮチャンネル型のＭＯＳトランジスターＭＴｒ１（以下、単にＭＴｒ１と称す）と、フォトダイオードＰＤ（以下、単にＰＤと称す）とを含んで構成される。ＰＤのカソードはＭＴｒ１のドレイン電極と接続され、且つアノードはＭＴｒ１のバックゲート電極と接続されている。
【００３５】
また、各画素回路のＭＴｒ１のドレイン電極は、駆動回路３から供給される駆動電圧ｖｐｄの供給ラインに接続されている。
更に、１行目の各画素回路のＭＴｒ１のゲート電極は、垂直走査回路２のゲートバイアス電圧Ｖｐｇを供給する第１の供給ラインに共通に接続され、第１のゲートラインｖｐｇ１を形成している。更に、２行目の各画素回路のＭＴｒ１のゲート電極は、垂直走査回路２のゲートバイアス電圧Ｖｐｇを供給する第２の供給ラインに共通に接続され、第２のゲートラインｖｐｇ２を形成している。
【００３６】
更に、１列目を構成する各画素回路のＭＴｒ１のソース電極は、リセット回路４に一端が接続され他端がラインメモリ群６を構成する容量素子であるコンデンサーの一端に接続された第１の信号線に共通に接続され、第１のソースラインｖｐｓ１を形成している。更に、２列目を構成する各画素回路のＭＴｒ１のソース電極は、リセット回路４に一端が接続され他端がラインメモリ群６を構成する容量素子であるコンデンサーの一端に接続された第２の信号線に接続され、第２のソースラインｖｐｓ２を形成している。
【００３７】
但し、図１中では説明を簡単にするために２×２の画素回路だけを表記しており、参照符号についても、これに準じるものとする。なお、各画素回路は、ＰＤとして、ＭＴｒ１のソース領域の近傍でゲート電極下のウエル領域内に設けられた高濃度埋込層を有している。そして、高濃度埋込層において、照射光を光電変換して発生した電荷を蓄積することによって、ＭＴｒ１の閾値電圧を変調させて画素信号を検出する構造となっている。
【００３８】
垂直走査回路２は、外部の図示されない制御電圧発生手段から制御電圧Ｖｐｇｌ、Ｖｐｇｈ（Ｖｐｇｌ（例えば１[Ｖ]）＜Ｖｐｇｈ（例えば２．５[Ｖ]））が入力される構成となっている。
そして、垂直走査回路２は、露光期間においては、各行に対応するゲートラインに、ＭＴｒ１のゲート電極を能動状態にするための走査信号（基準信号）として、制御電圧Ｖｐｇｈを出力する。
【００３９】
一方、画素信号の読出期間においては、ＭＴｒ１のゲート電極を能動状態にするための走査信号（基準信号）として、制御電圧Ｖｐｇｈを行毎に、各行に対応するゲートラインに出力する。また、各行の非選択時には、制御電圧Ｖｐｇｌを、読出対象では無い非選択の行に対応するゲートラインに出力する。
駆動回路３は、受光部１の行方向の各画素回路におけるＭＴｒ１のドレイン電極及びＰＤのカソードを共通接続して形成したドレインラインｖｐｄに接続された構成となっている。
【００４０】
そして、駆動回路３は、各ドレインラインｖｐｄへ印加する駆動電圧を制御することで照射光によって発生した電荷の蓄積、蓄積電荷に対応する画素信号の読み出しを行うようになっている。
リセット回路４は、ソースラインｖｐｓ１、ｖｐｓ２に接続され、画素回路のリセット時にソースラインｖｐｓ１、ｖｐｓ２を介して各画素回路のＭＴｒ１のソース電極にリセット電圧を印加して、各画素回路のＰＤ（高濃度埋込層）に蓄積された電荷をリセット（放出）する。
【００４１】
バッファー回路５は、画素回路と同様の信号の伝達特性を有した回路であり、その入力端子には、図示されない制御電圧発生手段の制御電圧Ｖｐｇｈの供給ラインが接続され、供給された制御電圧Ｖｐｇｈを、画素回路と同様の伝達特性で伝達し出力端子から出力する。
ラインメモリ群６は、露光後の画素信号を蓄積するための複数の容量素子としてのコンデンサーｃ１−１と、ｃ１−２とを含んで構成される第１のラインメモリを有している。更に、ラインメモリ群６は、リセット直後の画素信号を蓄積するためのコンデンサーｃ２−１と、ｃ２−２とを含んで構成される第２のラインメモリを有している。
【００４２】
差分信号生成部７は、スイッチング素子ｓｗ１〜ｓｗ８を含んで構成され、垂直走査回路２及び水平走査回路８からの制御信号によってｓｗ１〜ｓｗ８のスイッチング動作が制御される。ここで、スイッチング素子ｓｗ１〜ｓｗ８は、ＭＯＳトランジスターなどの制御信号の入力に応じてスイッチをオン・オフするトランジスターなどの素子によって構成される。
具体的に、ｓｗ１はソースラインｖｐｓ１に一端が接続され、他端がコンデンサーｃ１−１の一端及びｓｗ２の一端に接続され、ｓｗ３はソースラインｖｐｓ１に一端が接続され、他端がコンデンサーｃ２−１の一端及びｓｗ４の一端に接続されている。
【００４３】
更に、ｓｗ５はソースラインｖｐｓ２に一端が接続され、他端がコンデンサーｃ１−２の一端及びｓｗ６の一端に接続され、ｓｗ７はソースラインｖｐｓ２に一端が接続され、他端がコンデンサーｃ２−２の一端及びｓｗ８の一端に接続されている。
更に、コンデンサーｃ１−１、ｃ１−２、ｃ２−１及びｃ２−２の他端は、バッファー回路５の出力端子に接続されている。
具体的な動作としては、所定時間露光後に、垂直走査回路２からの制御信号によって、ｓｗ１又はｓｗ５をオン状態（導通状態）にする。これにより、ｃ１−１又はｃ１−２に、画素回路からの露光後（リセット前）の画素信号とバッファー回路５からの電圧信号との差分の信号（第１の差分信号）の電位に応じた電荷が蓄積される。
【００４４】
つまり、露光後の画素信号の読み出し時において、コンデンサーｃ１−１、ｃ１−２を有する第１のラインメモリに画素信号を伝送する。そして、コンデンサーｃ１−１、ｃ１−２では、露光後の画素信号とバッファー回路５の出力する電圧信号（基準電圧＋入力ノイズ）との差分である第１の差分信号の電荷を蓄積保持する。
露光後の画素信号には、信号成分（受光成分＋基準電圧＋基準電圧に混入しているノイズ（以下、入力ノイズと称す））と、画素回路に固有のノイズ（固定パターンノイズ）とが含まれている。また、バッファー回路５の出力する電圧信号には、基準電圧と、入力ノイズとが含まれている。従って、第１の差分信号は、信号成分（受光成分）と、固定パターンノイズとから構成されることになる。
【００４５】
また、リセット直後に、垂直走査回路２からの制御信号によって、ｓｗ３又はｓｗ７をオン状態（導通状態）にする。これによって、ｃ２−１又はｃ２−２に、画素回路からのリセット直後の画素信号とバッファー回路５からの電圧信号との差分の信号（第２の差分信号）の電位に応じた電荷を蓄積する。
つまり、リセット直後の画素信号の読み出し時には、コンデンサーｃ２−１、ｃ２−２を有する第２のラインメモリにリセットした直後の画素信号を伝送する。そして、コンデンサーｃ２−１、ｃ２−２ではリセットした直後の画素信号とバッファー回路５の出力する電圧信号との差分である第２の差分信号の電荷を蓄積保持する。
リセットした直後の画素信号には、信号成分（基準電圧＋入力ノイズ）と、固定パターンノイズとが含まれている。従って、第２の差分信号は、主に固定パターンノイズの成分に支配された信号となる。
【００４６】
水平走査回路８は、コンデンサーｃ１−１及びｃ２−１の組の各コンデンサーの一端に接続されたｓｗ２及びｓｗ４と、コンデンサーｃ１−２及びｃ２−２の組の各コンデンサーの一端に接続されたスイッチング素子ｓｗ１〜ｓｗ８を別個に開閉（オン・オフ）させるための切替制御信号を各スイッチング素子へ伝送するものである。
具体的に、水平走査回路８は、切替制御信号を送信して、まずｓｗ２をオン状態（電気的な導通状態）にすることでｃ１−１に蓄積された電荷を引き算回路９の正極側の入力端子に伝送する。水平走査回路８は、引き続き、制御信号を送信して、ｓｗ６をオン状態にすることでｃ１−２に蓄積された電荷を引き算回路９の正極側の入力端子に伝送する。
【００４７】
一方、水平走査回路８は、ｓｗ２をオン状態にするタイミングと同期してスイッチング素子の開閉を制御する制御信号を送信し、ｓｗ４をオン状態にすることでｃ２−１に蓄積された電荷を引き算回路９の負極側の入力端子に伝送する。引き続き、ｓｗ６をオン状態にするタイミングと同期して制御信号を送信し、ｓｗ８をオン状態にすることでｃ２−２に蓄積された電荷を引き算回路９の負極側の入力端子に伝送する。
引き算回路９は、第１のラインメモリのコンデンサーｃ１−１、ｃ１−２に蓄積された画素回路のフォトダイオードＰＤの蓄積電荷に対応する電荷と、第２のラインメモリのコンデンサーｃ１−２、ｃ２−２に蓄積されたリセット直後の固定パターンノイズ成分に対応する電荷との差分の信号を出力電圧Ｖｏｕｔの撮像信号として順次出力する。
【００４８】
次に、図２に基づき、本実施形態のバッファー回路５の詳細な回路構成を説明する。図２は、バッファー回路５の回路構成の一例を示す図である。
バッファー回路５は、図２に示すように、画素回路を構成する導電型のＮチャンネル型のＭＯＳトランジスターＭＴｒ１と同じＮチャンネル型のＭＯＳトランジスターＭＴｒ２と、定電流源ＣＣＳ１とを含んで構成されている。
ＭＴｒ２は、そのゲート電極が制御電圧Ｖｐｇｈの供給ラインに接続され、ソース電極が定電流源ＣＣＳ１の一端に接続され、ドレイン電極が電圧ＶＤＤの電源の供給ラインに接続されている。また、ＣＣＳ１の他端は接地電位であるグランド線に接続されている。
【００４９】
そして、ソース電極からは、入力された制御電圧ＶｐｇｈからＭＴｒ２の閾値電圧Ｖth2を減算した電位の電圧信号が出力される。つまり、バッファー回路５は、ソースフォロアー回路となっている。
更に、本実施形態では、画素回路の信号の伝達特性と、バッファー回路５の信号の伝達特性とが一致するように、バッファー回路５が設計されている。
具体的には、画素回路を構成するＭＴｒ１と同じトランジスターであるＭＴｒ２を用いて設計されている。これによって、ＭＴｒ１とＭＴｒ２の電圧利得を非常に近い値とすることができる。
【００５０】
更に、本実施形態では、下式（４）〜（７）に基づき、ＭＴｒ１とＭＴｒ２のカットオフ周波数が一致するように、ＭＴｒ２のゲート長やゲート幅、定電流源ＣＣＳ１の供給電流値を設定している。
以下、ゲート長、ゲート幅、電流値の具体的な決定方法を説明する。
画素回路内のＭＴｒ１の伝達コンダクタンスをｇｍpix、ゲート長をＬ1、ゲート幅をＷ1、ドレイン電流をＩd1、電子の移動度をμ1、単位面積あたりのゲート容量をＣｏｘ1、ラインメモリ群６を構成する各容量素子の容量をＣとする。そうすると、ＭＴｒ１のカットオフ周波数ｆc-pixは、下式（４）で近似することができる。
ｆc-pix＝ｇｍpix／２πＣ＝｛２μ1Ｃｏｘ1（Ｗ1／Ｌ1）Ｉd1}0.5／２πＣ                                                            （４）
【００５１】
受光部１の行方向の画素数をｎとすると、ｎ個の容量素子が負荷となるので、バッファー回路５のカットオフ周波数ｆc-bufは、バッファー回路５内のＭＴｒ２の伝達コンダクタンスをｇｍbufとして、下式（５）で近似することができる。
ｆc-buf＝ｇｍbuf／２πｎＣ                                        （５）
即ち、上式（４）及び（５）が一致するように各パラメーターを設定すればよいので、伝達コンダクタンスが下式（６）を満たすように各パラメーターを設定する。
ｇｍbuf＝ｎ・ｇｍpix＝ｎ・｛２μ1Ｃｏｘ1（Ｗ1／Ｌ1）Ｉd1}0.5                                                                    （６）
【００５２】
ここで、ＭＴｒ１の移動度μ1及びＭＴｒ２の移動度μ2と、ＭＴｒ１の単位面積あたりのゲート容量Ｃｏｘ1及びＭＴｒ２のゲート容量Ｃｏｘ2とがそれぞれ等しい場合は、下式（７）が成立する。
ｆc-buf＝ｇｍbuf／２πｎＣ＝｛２μ2Ｃｏｘ2（ｎＷ1／Ｌ2）ｎＩd1}0.5／２πｎＣ＝ｆc-pix                                        （７）
つまり、「μ1＝μ2」、「Ｃｏｘ1＝Ｃｏｘ2」となるので、ＭＴｒ２のゲート幅Ｗ2をＭＴｒ１のゲート幅Ｗ1をｎ倍にした値に、ＭＴｒ２を流れるドレイン電流Ｉd2を、ＭＴｒ１を流れるドレイン電流Ｉd1をｎ倍にした値にそれぞれ設定する。これによって、画素回路とバッファー回路５との周波数特性を一致させることができる。
【００５３】
なお、画素回路のＭＴｒ１の単位面積あたりのゲート容量Ｃｏｘ1が、バッファー回路５のＭＴｒ２のゲート容量Ｃｏｘ2よりも小さい場合、即ち、「Ｃｏｘ2＝Ｃｏｘ1／Ｘ（１＜Ｘ）」の場合は、ＭＴｒ２のゲート幅Ｗ2を、Ｗ1をＸｎ倍にした値に設定する。更に、ＭＴｒ２に流れるドレイン電流Ｉd2を、Ｉd1をｎ倍にした値に設定する。例えば、「Ｃｏｘ2＝Ｃｏｘ1／２」、行方向の画素回路の個数ｎが２の場合は、Ｗ2を４×Ｗ1に設定し、Ｉd2を２×Ｉd1に設定する。
【００５４】
従来の固体撮像装置では、ラインメモリ群は、上記ラインメモリ群６と同様の構成を有しており、各コンデンサーｃ１−１、ｃ２−１、ｃ１−２、ｃ２−２の他端が接地接続されて接地電位に維持される構成となっている。そのため、画素回路のゲートラインに入力される制御電圧にノイズが混入すると、そのノイズは共通のゲートラインに接続された画素回路の全てに混入する。これによって、撮像画像に横筋欠陥が生じる。
【００５５】
一方、本実施形態では、先述したように、各コンデンサーｃ１−１、ｃ２−１、ｃ１−２、ｃ２−２の他端をそれぞれ制御電圧Ｖｐｇｈの供給ラインにバッファー回路５を介して接続した構成となっている。即ち、画素回路から出力される画素信号成分から、バッファー回路５の出力信号成分を減じることで、制御電圧Ｖｐｇｈの供給ラインに混入したノイズ成分を除去又は低減する構成となっている。
なお、バッファー回路５を介さずに、各コンデンサーｃ１−１、ｃ２−１、ｃ１−２、ｃ２−２の他端をそれぞれ制御電圧Ｖｐｇｈの供給ラインに直接接続してもノイズ成分を除去又は低減する効果は得られる。
【００５６】
しかし、本実施形態において、上記したようにバッファー回路５を介して接続する構成としたのは、第１に、受光部１の画素回路が閾値変調型のトランジスターで構成されているためである。具体的に云うと、閾値変調型のトランジスターに対して、信号をソースフォロアー形式で読み出すときに、ＭＴｒ１のソース電極とバックゲート電極とを短絡することができない。そのため、バックゲート効果が発生し、図３に示すように、電圧利得が１未満となってしまう。
【００５７】
ここで、図３は、入力信号の周波数と画素回路の電圧利得との関係の一例を示す図である。図３の例では、バックゲート効果によって、電圧利得が０．９倍になっている。この場合に、上記した制御電圧Ｖｐｇｈの供給ラインに直接接続した構成とした場合には、撮像画像に、入力ノイズ電圧Ｖｎｏｉｓｅの１０％が横筋欠陥として現れることになる。
また、上記バッファー回路５を介して接続する構成としたのは、第２に、画素回路を構成するＭＴｒ１には、カットオフ周波数があるためである。図３に示すように、ＭＴｒ１のカットオフ周波数を仮に１０[ＭＨｚ]にしたとする。この場合に、１０[ＭＨｚ]よりも高い周波数領域については、電圧利得の低下によって画素回路の出力する画素信号の値が、１０[ＭＨｚ]以下のときの信号レベルと比較して変化してしまう（低レベルになってしまう）。
【００５８】
以上のように、画素回路には、特有の信号の伝達特性がある。従って、画素回路に入力される制御電圧Ｖｐｇｈの供給ラインに混入したノイズの影響を画素信号から取り除く又は低減するためには、画素回路の信号の伝達特性をも考慮する必要がある。
従って、本実施形態では、バッファー回路５を、上式（４）〜（７）に基づき、その信号の伝達特性が画素回路の信号の伝達特性と一致するように設計している。
これによって、制御電圧Ｖｐｇｈの供給ラインにノイズが混入した場合に、画素信号から、バックゲート効果による影響や、カットオフ周波数よりも高い周波数領域での影響などの画素回路の信号の伝達特性が反映されたノイズ成分を取り除く又は低減することができる。
【００５９】
（動作）
次に、図４及び図５に基づき、本実施形態の実際の動作を説明する。
ここで、図４は、固体撮像装置１００に係る動作処理時の各部における信号のタイミングチャートである。また、図５（ａ）及び（ｂ）は、従来及び本発明の画素回路の入力信号の周波数とノイズレベルとの関係を示す図である。
図４において、１水平期間１Ｈに先立つＴ０期間は露光期間であって、受光部１の各画素回路のフォトダイオードＰＤで受光した光電荷を蓄積する期間である。露光期間Ｔ０後には１水平期間１Ｈに推移する。１水平期間１Ｈはブランキング期間Ｔ１〜Ｔ３とこれに続く水平走査期間・露光期間Ｔ４とに分けられる。
初期のブランキング期間Ｔ１は、それ以前に受光した光量に応じた画素信号を読み出す期間である。
【００６０】
ここでは、１行目の画素を読み出し行、２行目を非選択行とした場合について説明する。例えば、１行目のゲートラインｖｐｇ１を制御電圧Ｖｐｇｈ（＝２．５Ｖ）、ドレインラインｖｐｄを３．３Ｖとすることにより、ソースラインｖｐｓ１、ｖｐｓ２には光量に応じた画素信号が出力される。ソースラインｖｐｓ１、ｖｐｓ２は、列方向の画素が共通接続されているが、非選択行のソースラインｖｐｓ２には制御電圧Ｖｐｇｌ（＝１Ｖ）という低い電圧が与えられているため、ソース電圧である読み出し行の画素信号がソースラインｖｐｓ１、ｖｐｓ２に出力される。更に、垂直走査回路２の切り替え制御によって、スイッチング素子ｓｗ１、ｓｗ５がオン状態となって、第１のラインメモリのコンデンサーｃ１−１、ｃ１−２の一端がソースラインｖｐｓ１、ｖｐｓ２と導通する。
【００６１】
これにより、コンデンサーｃ１−１、ｃ１−２の他端の電位は、バッファー回路５から出力される電圧信号の電位となっているので、コンデンサーｃ１−１、ｃ１−２には、読み出し行の画素信号とバッファー回路５から出力される電圧信号との差分の信号である第１の差分信号に応じた電荷が蓄積保持される。
中期のブランキング期間Ｔ２は、画素回路のフォトダイオードＰＤに蓄積された電荷のリセット（放出）を行う期間である。ここでは、例えば読み出し行のゲートラインｖｐｇ１をハイ・インピーダンスＨｉＺにし、ソースラインｖｐｓ１、ｖｐｓ２に５Ｖの電圧を印加する。これにより、ゲートラインｖｐｇ１はハイ・インピーダンスＨｉＺであるため、ソースラインｖｐｓ１、ｖｐｓ２のソース電圧が５Ｖに上昇するが、更にゲート−ソース間の容量によりゲートラインｖｐｇ１の電圧は概ね６Ｖに上昇する。この結果、ゲートラインｖｐｇ１に接続される画素は、チャネルが５Ｖという高い電圧になるため、画素回路のＰＤに蓄積された光電荷が放出され、蓄積電荷が「０」となる。一方、非選択行のゲートラインｖｐｇ２は制御電圧Ｖｐｇｌ（＝１Ｖ）という低い電圧が与えられており、ソースラインｖｐｓ１、ｖｐｓ２が５Ｖになっても画素回路のＭＯＳトランジスターがオフ状態であるため、画素はリセットされない。
【００６２】
後期のブランキング期間Ｔ３は、リセット直後の画素回路から画素信号を読み出す期間である。
ここでも、初期のブランキング期間Ｔ１の場合と同様に水平方向の１行目の画素を読み出し行、２行目を非選択行とし、１行目のゲートラインｖｐｇ１を制御電圧Ｖｐｇｈ（＝２．５Ｖ）、ドレインラインｖｐｄを３．３Ｖとする。これによって、選択行の画素回路のＭＴｒ１のリセット直後のソース電圧である光電荷の成分を含んでいない画素信号がソースラインｖｐｓ１、ｖｐｓ２に出力される。
【００６３】
更に、垂直走査回路２の切り替え制御によって、スイッチング素子ｓｗ３、ｓｗ７がオン状態となって、第２のラインメモリのコンデンサーｃ２−１、ｃ２−２の一端がソースラインｖｐｓ１、ｖｐｓ２と導通する。
これにより、コンデンサーｃ２−１、ｃ２−２の他端の電位は、バッファー回路５から出力される電圧信号の電位となっているので、コンデンサーｃ２−１、ｃ２−２には、読み出し行のリセット直後の画素信号とバッファー回路５から出力される電圧信号との差分の信号である第２の差分信号に応じた電荷が蓄積保持される。
水平走査期間・露光期間Ｔ４は、ラインメモリ群６に蓄積された信号を出力する期間である。水平走査回路８の切り替え制御によりスイッチング素子ｓｗ２、ｓｗ４、ｓｗ６、ｓｗ８を介して順次容量素子が選択される。
【００６４】
まず、ｓｗ２がオン状態に切り替えられて、初期のブランキング期間Ｔ１で第１のラインメモリのコンデンサーｃ１−１に蓄積保持された第１の差分信号が引き算回路９の正極側の入力ラインに出力される。これと並列して、ｓｗ４がオン状態に切り替えられて、後期のブランキング期間Ｔ３で第２のラインメモリのコンデンサーｃ２−１に蓄積保持された第２の差分信号が引き算回路９の負極側の入力ラインに出力される。
引き続き、ｓｗ６がオン状態に切り替えられて、初期のブランキング期間Ｔ１で第１のラインメモリのコンデンサーｃ１−２に蓄積保持された第１の差分信号が引き算回路９の正極側の入力ラインに出力される。これと並列して、ｓｗ８がオン状態に切り替えられて、後期のブランキング期間Ｔ３で第２のラインメモリのコンデンサーｃ２−２に蓄積保持された第２の差分信号が引き算回路９の負極側の入力ラインに出力される。
【００６５】
そして、引き算回路９では、第１の差分信号と第２の差分信号との差分を出力電圧Ｖｏｕｔの撮像信号として順次出力する。
第１の差分信号には、露光による光電荷の成分や画素回路に固有の固定パターンノイズの成分が含まれる。一方、第２の差分信号には、露光による光電荷の成分が含まれておらず、主に固定パターンノイズの成分が含まれる。
そして、第１の差分信号と第２の差分信号との差分を取ることにより、固定パターンノイズの成分がキャンセルされた画質を持つ画像出力が得られる。
水平走査期間・露光期間Ｔ４では、画像信号の波形レベルの出力に続いて次の露光期間に推移する。
【００６６】
更に、本実施形態の固体撮像装置１００の場合、各容量素子（コンデンサー）の他端側がバッファー回路５の出力端子にそれぞれ接続されている。そのため、制御電圧Ｖｐｇｈの供給ラインに入力ノイズ電圧Ｖｎｏｉｓｅが混入していても、初期のブランキング期間Ｔ１でコンデンサーｃ１−１、ｃ１−２に蓄積保持された第１の差分信号について、Ｖｎｏｉｓｅによる影響は排除又は低減される。また、バッファー回路５が、画素回路の信号の伝達特性と一致した伝達特性となるように設計されているので、伝達特性による変化分が反映された状態でＶｎｏｉｓｅによる影響が排除又は低減される。
同様に、後期のブランキング期間Ｔ３でコンデンサーｃ２−１、ｃ２−２に蓄積保持された第２の差分信号についても、伝達特性による変化分が反映された状態で、Ｖｎｏｉｓｅによる影響が排除又は低減される。
【００６７】
ここで、ラインメモリを構成する各コンデンサーの他端がバッファー回路５を介して制御電圧Ｖｐｇｈの供給ラインにそれぞれ接続されている構成において、ブランキング期間Ｔ１やＴ３で各コンデンサーに蓄積される電荷Ｑは、コンデンサーの容量値Ｃと関係する。従って、電荷Ｑは、上式（３）を用いれば、下式（８）で表すことができる。
Ｑ＝Ｃ・｛（Ｖｐｇｈ＋Ｖｎｏｉｓｅ）−Ｖｔｈ（Φ）−（２Ｉｄ1／μ1Ｃｏｘ1）0.5・（Ｌ1／Ｗ1）0.5−（Ｖｐｇｈ＋Ｖｎｏｉｓｅ）｝＝Ｃ・｛−Ｖｔｈ（Φ）−（２Ｉｄ1／μ1Ｃｏｘ1）0.5・（Ｌ1／Ｗ1）0.5｝                                  （８）
上式（８）からは、制御電圧Ｖｐｇｈの供給ラインに混入したノイズによる入力ノイズ電圧Ｖｎｏｉｓｅがゲートラインｖｐｇ１、ｖｐｇ２に印加されていても、その入力ノイズ電圧Ｖｎｏｉｓｅによる影響が排除されることが判る。
【００６８】
次に、バッファー回路５のパラメーターの設定方法を、具体的な数値例を挙げて説明する。
ここで、画素回路のＭＯＳトランジスターＭＴｒ１に対する各パラメーターが、「μ×Ｃｏｘ1＝３０×１０-6[Ａ／Ｖ2]」、「Ｌ1＝１[μｍ]」、「Ｗ1＝１０[μｍ]」、「Ｉｄ1＝２[μＡ]」であるとする。
この場合に、画素回路のカットオフ周波数ｆｃpixは、上式（４）から、ｆｃpix＝５．５[ＭＨｚ]と算出される。
また、ラインメモリ群６の各コンデンサーの容量Ｃが、「Ｃ＝１[ｐＦ]」であり、各行の画素回路の個数ｎが、「ｎ＝７００」であるとする。
また、バッファー回路５のＭＯＳトランジスターＭＴｒ２の移動度μとゲート容量Ｃｏｘ2との積が、「μ×Ｃｏｘ2＝１２０×１０-6[Ａ／Ｖ2]」であるとする。
【００６９】
この場合に、バッファー回路５の他のパラメーターは、上式（７）から、「Ｌ2＝４[μｍ]」、「Ｗ2＝７[ｍｍ]」、「Ｉｄ2＝１．４[ｍＡ]」と算出される。そして、バッファー回路５を、この算出した各パラメーターが設定されるように設計する。
具体的に、バッファー回路５のμ×Ｃｏｘ2の方が画素回路のμ×Ｃｏｘ1より４倍大きいので、ＭＴｒ２のゲート長Ｌ2が、「Ｌ2＝４×Ｌ1＝４[μｍ]」となるように設計する。また、各行の画素回路の個数ｎが７００なので、ＭＴｒ２のゲート幅Ｗ2とドレイン電流Ｉｄ2とをＭＴｒ１のゲート幅Ｗ1とドレイン電流Ｉｄ1の７００倍の値となるように設計する。
【００７０】
ここで、制御電圧Ｖｇに混入するノイズに対して何ら対策が施されていない従来の構成では、図５（ａ）に示すように、画素回路の信号の伝達特性に応じて変化するノイズ成分が画素信号に残ることになる。一方、本実施形態では、制御電圧Ｖｐｇｈを、上記のようにして設計したバッファー回路５を介して出力すると共に、この出力した電圧信号を画素回路から出力される画素信号から減ずるように構成した。従って、制御電圧Ｖｐｇｈにノイズが混入した場合に、図５（ｂ）に示すように、画素回路の信号の伝達特性に応じて画素信号が変化しても、その変化に追随して混入したノイズを的確に低減することができる。
【００７１】
従って、本実施の形態の固体撮像装置１００の引き算回路９から出力される画像信号の波形は、電圧レベルで混入ノイズによる影響を受けず、従来装置で受光部１のゲートラインへのノイズ混入により水平方向（行方向）の画素に影響して発生した横筋画像を精度良く抑止することができる。
以上のように、本実施形態に係る固体撮像装置１００は、ラインメモリ群６を構成する各コンデンサーｃ１−１、ｃ２−１、ｃ１−２、ｃ２−２の他端側を、画素回路の信号の伝達特性と同じ伝達特性を有するように設計されたバッファー回路５を介して制御電圧Ｖｐｇｈの供給ラインに接続した。
【００７２】
これにより、制御電圧Ｖｐｇｈのラインにノイズが混入して、受光部１のゲートラインｖｐｇ１、ｖｐｇ２に入力ノイズ電圧Ｖｎｏｉｓｅが印加されても、ラインメモリ群６の各コンデンサーに蓄積保持される第１の差分信号及び第２の差分信号から入力ノイズ電圧Ｖｎｏｉｓｅの影響を的確に排除又は低減することができる。
従って、露光後の画素信号に対応する第１の差分信号と、リセット直後の画素信号に対応する第２の差分信号との差分で得られる出力電圧Ｖｏｕｔの撮像信号から形成される画像から横筋画像を排除又は低減することができる。
【００７３】
上記第１実施形態において、画素回路は、形態１、２及び３のいずれか１に記載の検出回路、又は形態６若しくは７に記載の画素回路に対応し、バッファー回路５は、形態１、３、６及び７のいずれか１に記載のバッファー回路に対応する。
また、上記第１実施形態において、ＭＯＳトランジスターＭＴｒ１は、形態２、３、６及び７のいずれか１に記載の第１のＭＯＳトランジスターに対応し、ＭＯＳトランジスターＭＴｒ２は、形態２、３、６及び７のいずれか１に記載の第２のＭＯＳトランジスターに対応する。
【００７４】
また、上記第１実施形態において、垂直走査回路２は、形態６に記載の垂直走査回路に対応し、リセット回路４は、形態６に記載のリセット回路に対応し、引き算回路９は、形態６に記載の撮像信号生成手段に対応する。
また、上記第１実施形態において、垂直走査回路２、ラインメモリ群６、差分信号生成部７、及び水平走査回路８による、バッファー回路５から出力される電圧信号と、画素回路から出力される画素信号との差分の信号である第１の差分信号及び第２の差分信号を生成する機能は、形態１又は６に記載の差分信号生成手段に対応する。
【００７５】
〔第２実施形態〕
次に、本発明の第２実施形態を図面に基づき説明する。図６は、本発明に係る検出装置及び固体撮像装置の第２実施形態を示す図である。
本実施形態は、上記第１実施形態のバッファー回路５の構成が上記第１実施形態と異なるのみで、他の構成は、上記第１実施形態の固体撮像装置１００と同様の構成となる。
従って、以下、上記第１実施形態と同様の部分は同じ符号を付して説明を適宜省略し、異なる部分を詳細に説明する。
【００７６】
（構成）
図６（ａ）及び（ｂ）は、本実施形態のバッファー回路５の回路構成例を示す図である。
本実施形態において、バッファー回路５は、図６（ａ）に示すように、第１のソースフォロアー回路５ａと、第２のソースフォロアー回路５ｂとを含んで構成される。
第１のソースフォロアー回路５ａは、画素回路のＭＯＳトランジスターと同じチャネル型のＭＯＳトランジスターＭＴｒ３と、定電流源ＩＣＣ２とを含んで構成される。つまり、ＭＴｒ１がＮチャンネル型のＭＯＳトランジスターであれば、ＭＴｒ３もＮチャンネル型のＭＯＳトランジスターとなる。
【００７７】
ＭＴｒ３は、ゲート電極が図示しない制御電圧供給手段の制御電圧Ｖｐｇｈの供給ラインに接続され、ドレイン電極が電圧ＶＤＤの電源ラインに接続され、ソース電極が定電流源ＩＣＣ２に接続されている。なお、ＭＴｒ３は、画素回路のＭＯＳトランジスターＭＴｒ１と同じチャネル型のＭＯＳトランジスターである。
第２のソースフォロアー回路５ｂは、ＭＴｒ３と異なる極性のＭＯＳトランジスターＭＴｒ４と、定電流源ＩＣＣ３とを含んで構成される。つまり、ＭＴｒ３がＮチャンネル型のＭＯＳトランジスターであれば、ＭＴｒ４はＰチャンネル型のＭＯＳトランジスターとなる。
【００７８】
ＭＴｒ４は、ゲート電極がＭＴｒ３のソース電極と接続され、ドレイン電極が電圧ＶＳＳの電源ラインに接続され、ソース電極がラインメモリ群６の各コンデンサーの他端と接続されている。
更に、本実施形態では、第１のソースフォロアー回路５ａを、その電圧利得が、画素回路の電圧利得と一致するように設計し、第２のソースフォロアー回路５ｂを、そのカットオフ周波数が、画素回路のカットオフ周波数と一致するように設計している。
具体的には、第１ソースフォロアー回路５ａの電圧利得が、最小の電力消費量で画素回路の電圧利得と一致するように、第１のソースフォロアー回路５ａのＭＴｒ３のゲート長Ｌ3、ゲート幅Ｗ3、ドレイン電流値Ｉｄ3を設定する。
【００７９】
更に、第２ソースフォロアー回路５ｂのカットオフ周波数が、画素回路のカットオフ周波数と一致するように、第２のソースフォロアー回路５ｂのＭＴｒ４のゲート長Ｌ4、ゲート幅Ｗ4、ドレイン電流値Ｉｄ4を設定する。
ここで、バッファー回路５に流すドレイン電流Ｉｄの最小値は、読み出し時間と負荷容量によって制限される。例えば、各行の画素回路の個数ｎと各列の画素回路の個数ｍとが、「ｎ×ｍ＝７００×５００」で、負荷容量ＣLが１[ｐＦ]で、読み出し時間Ｔrが２[μｓ]で、電圧振幅ＶAが１[Ｖ]とあるとする。この場合に、上記第１実施形態のバッファー回路５に必要な最小のドレイン電流Ｉｄminは、下式（９）によって求めることができる。
Ｉｄmin＝ｎＣLＶA／Ｔr                                      （９）
上式（９）より、Ｉｄminは「０．３５[ｍＡ]」と求めることができる。
【００８０】
セトリング時間や電流値のばらつきを考慮すると、実際のＩｄminは「１[ｍＡ]」程度になり、消費電力の大きな増加となる。消費電力の増加は、バッファー回路５の温度上昇につながり、暗電流を増加させる。そして、暗電流の増加によって撮像画像の画質劣化を招くことになる。
そこで、本実施形態では、図６（ａ）に示すように、バッファー回路５を２段構成とすることで電力消費量を抑えるようにしている。
つまり、前段の第１のソースフォロアー回路５ａのＭＴｒ３を、上記第１実施形態のバッファー回路５よりも小さい電流量で画素回路と同じ電圧利得にできるゲート幅、ゲート長となるように設計する。このとき、前段の回路のカットオフ周波数はＭＴｒ１より十分に高いので無視する。
【００８１】
そして、後段の第２のソースフォロアー回路５ｂのカットオフ周波数を画素回路のカットオフ周波数に合わせる。画素信号は、画素のソースラインｖｐｓ１およびｖｐｓ２からラインメモリ群６を経由して第２のソースフォロアー回路５ｂのＭＴｒ４に流れ込んでくる。定電流源ＩＣＣ３に電流が流れ込まないので、ソースフォロアー回路５ｂの定常的に流す電流量は小さくできる。
なお、初段の第１のソースフォロアー回路５ａの周波数特性は、出力負荷が画素回路の列数分の容量素子（コンデンサー）よりは小さいので、カットオフ周波数を十分大きくできる。従って、図６（ｂ）に示すように、画素回路のＭＴｒ１と同じ特性のものを、並列に複数接続することで、電圧利得を容易に一致させることができる。
【００８２】
図６（ｂ）に示すバッファー回路５は、第１のソースフォロアー回路５ａが、複数のＭＴｒ３（図６（ｂ）では２個）を含んで構成される。具体的に、各ＭＴｒ３のゲート電極が図示しない制御電圧供給手段の制御電圧Ｖｐｇｈの供給ラインに接続され、ドレイン電極が電圧ＶＤＤの電源ラインに接続され、ソース電極が定電流源ＩＣＣ２に接続されている。なお、ＭＴｒ３は、画素回路のＭＯＳトランジスターＭＴｒ１と同じ特性のＭＯＳトランジスターである。ここで、同じ特性とは、極性、ゲート長、ゲート幅、キャリアの移動度、ゲート容量などのＭＯＳトランジスターに固有の各パラメーターが同じことである。
以上の構成によって、本実施形態のバッファー回路５は、制御電圧Ｖｐｇｈの供給ラインにノイズ（Ｖｎｏｉｓｅ）が混入した場合に、画素回路と同程度（一致が望ましいが許容誤差範囲内であればよい）の伝達特性が反映された電圧信号（Ｖｐｇｈ＋Ｖｎｏｉｓｅ）を出力することができる。
【００８３】
（動作）
なお、本実施形態の実際の動作は、上記第１実施形態の固体撮像装置１００と同様となる。
以上のように、本実施形態に係る固体撮像装置１００は、ラインメモリ群６を構成する各コンデンサーｃ１−１、ｃ２−１、ｃ１−２、ｃ２−２の他端側を、画素回路の信号の伝達特性と同じ伝達特性を有するように設計されたバッファー回路５を介して制御電圧Ｖｐｇｈの供給ラインに接続した。
【００８４】
これにより、制御電圧Ｖｐｇｈのラインにノイズが混入して、受光部１のゲートラインｖｐｇ１、ｖｐｇ２に入力ノイズ電圧Ｖｎｏｉｓｅが印加されても、ラインメモリ群６の各コンデンサーに蓄積保持される第１の差分信号及び第２の差分信号から入力ノイズ電圧Ｖｎｏｉｓｅの影響を的確に排除又は低減することができる。
従って、露光後の画素信号に対応する第１の差分信号と、リセット直後の画素信号に対応する第２の差分信号との差分で得られる出力電圧Ｖｏｕｔの撮像信号から形成される画像から横筋画像を排除又は低減することができる。
更に、本実施形態に係る固体撮像装置１００は、バッファー回路５の構成を、画素回路と同じ電圧利得となるように設計された第１のソースフォロアー回路５ａと、画素回路と同じカットオフ周波数となるように設計された第２のソースフォロアー回路５ｂとから構成した。
【００８５】
これにより、初段の回路において最小の電流量で電圧利得が一致するように各パラメーターを設定することで、後段の回路には、画素回路からの電流が供給されるので、全体として、バッファー回路５に定常的に流す電流量を抑えることができる。
従って、上記第１実施形態の構成と比較して、電力消費量を低減することができるので、暗電流の電流量を低減することができ、撮像画像の画質劣化を低減することができる。
上記第２実施形態において、画素回路は、形態１、２、４及び５のいずれか１に記載の検出回路、又は形態６、８及び９のいずれか１に記載の画素回路に対応し、バッファー回路５は、形態１、４、５、６、８及び９のいずれか１に記載のバッファー回路に対応する。
【００８６】
また、上記第２実施形態において、ＭＯＳトランジスターＭＴｒ１は、形態２、４、５、６、８及び９のいずれか１に記載の第１のＭＯＳトランジスターに対応する。
また、上記第２実施形態において、ＭＯＳトランジスターＭＴｒ３は、形態４、５、８及び９のいずれか１に記載の第３のＭＯＳトランジスターに対応し、ＭＯＳトランジスターＭＴｒ４は、形態４、５、８及び９のいずれか１に記載の第４のＭＯＳトランジスターに対応する。
また、上記第２実施形態において、垂直走査回路２は、形態６に記載の垂直走査回路に対応し、リセット回路４は、形態６に記載のリセット回路に対応し、引き算回路９は、形態６に記載の撮像信号生成手段に対応する。
【００８７】
また、上記第２実施形態において、垂直走査回路２、ラインメモリ群６、差分信号生成部７、及び水平走査回路８による、バッファー回路５から出力される電圧信号と、画素回路から出力される画素信号との差分の信号である第１の差分信号及び第２の差分信号を生成する機能は、形態１、４、５、６、８及び９のいずれか１に記載の差分信号生成手段に対応する。
なお、上記第１及び第２実施形態では、外部から入力される照射光を検出対象として、その輝度レベルを検出可能な閾値変調型の画素回路（検出回路）を固体撮像装置に適用した場合を例に挙げて説明したが、本発明の適用対象は、これに限らない。
【００８８】
ここで、図７（ａ）は、本発明を適用可能な系統を示す図であり、（ｂ）は、（ａ）の系統に対して本発明を適用した一例を示す図である。
本発明は、図７（ａ）に示すように、基準電圧Ｖｒｅｆ及びノイズ（Ｎｏｉｓｅ）の入力と、検出対象の物理的な入力（Ｓｉｇｎａｌ）とに対して、伝達関数ｆによって出力が決定される系統に対して適用可能である。図７（ａ）の例では、例えば、出力はｆ（Ｖｒｅｆ＋Ｎｏｉｓｅ，Ｓｉｇｎａｌ）と表現できる。
【００８９】
つまり、図７（ａ）に示す系統に対して、図７（ｂ）に示すように、検出回路と同じＶｒｅｆとＮｏｉｓｅを入力とし、検出回路の伝達関数ｆと同じ特性（許容範囲の誤差があってもよい）の伝達関数ｆ’を有したバッファー回路を設ける。更に、バッファー回路の出力と、検出回路の出力との差分の信号を生成する容量素子を含む回路や引き算回路等の差分生成手段を設ける。このような構成とすることで、検出回路からは伝達関数ｆで決定されるｆ（Ｖｒｅｆ＋Ｎｏｉｓｅ，Ｓｉｇｎａｌ）が、バッファー回路からは伝達関数ｆ’で決定されるｆ’（Ｖｒｅｆ＋Ｎｏｉｓｅ，０）が出力される。ここで、ｆ＝ｆ’の関係となるようにバッファー回路が設計されているので、最終的な出力は、ｆ（０，Ｓｉｇｎａｌ）となる。つまり、閾値変調型の画素回路（検出回路）、または固体撮像装置に限らず、図７（ａ）に示す系統であれば、閾値変調型の画素回路以外の検出回路を用いる系統、固体撮像装置以外に適用した系統などにも、本発明を適用可能である。
【符号の説明】
【００９０】
１００…固体撮像装置、１…受光部、２…垂直走査回路、３…駆動回路、４…リセット回路、５…バッファー回路、５ａ…第１のソースフォロアー回路、５ｂ…第２のソースフォロアー回路、６…ラインメモリ群、７…差分信号生成部、８…水平走査回路、９…引き算回路、ＭＴｒ１〜ＭＴｒ４…ＭＯＳトランジスター、ＰＤ…フォトダイオード、ＩＣＣ１〜ＩＣＣ３…定電流源、ｓｗ１〜ｓｗ８…スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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