(57)【要約】【課題】本発明は、起動時における出力キャパシタへの突入電流を低減することが可能な昇圧型スイッチング電源装置を提供することを目的とする。【解決手段】本発明に係る昇圧型スイッチング電源装置は、外部端子Ｔ１と外部端子Ｔ２との間に、同期整流トランジスタＭ１よりもオン抵抗値の大きい電流制限トランジスタＭ５を有して成り、制御部１は、スタンバイ状態からアクティブ状態へ移行する際、同期整流トランジスタＭ１のスイッチング制御を開始するよりも先に、電流制限トランジスタＭ５を所定期間だけオンさせる構成とされている。【選択図】図１
2010130826.tif 000002
【特許請求の範囲】
【請求項１】
一端が入力電圧の入力端に接続されたインダクタと、前記インダクタの他端と接地端との間に接続された出力トランジスタと、前記インダクタの他端と出力電圧の出力端との間に接続された同期整流トランジスタと、前記出力電圧の出力端と接地端との間に接続された出力キャパシタと、前記出力トランジスタと前記同期整流トランジスタのスイッチング制御を行う制御部と、を有する昇圧型スイッチング電源装置であって、
前記インダクタの他端と前記出力電圧の出力端との間、または、前記入力電圧の入力端と前記出力電圧の出力端との間に、前記同期整流トランジスタよりもオン抵抗値の大きい電流制限トランジスタを有して成り、
前記制御部は、スタンバイ状態からアクティブ状態へ移行する際、前記同期整流トランジスタのスイッチング制御を開始するよりも先に、前記電流制限トランジスタを所定期間だけオンさせることを特徴とする昇圧型スイッチング電源装置。
【請求項２】
前記同期整流トランジスタのバックゲートと前記出力電圧の出力端との間に接続された第１バックゲート制御トランジスタと；前記同期整流トランジスタのバックゲートと前記インダクタの他端との間、または、前記同期整流トランジスタのバックゲートと前記入力電圧の入力端との間に接続された第２バックゲート制御トランジスタと；を有して成ることを特徴とする請求項１に記載の昇圧型スイッチング電源装置。
【請求項３】
前記制御部は、
前記スタンバイ状態では、第２バックゲート制御トランジスタをオンとし、前記出力トランジスタ、前記同期整流トランジスタ、前記電流制限トランジスタ、及び、第１バックゲート制御トランジスタをいずれもオフとする一方、前記アクティブ状態では、第１バックゲート制御トランジスタをオンとし、第２バックゲート制御トランジスタ及び前記電流制限トランジスタをいずれもオフとした上で、前記出力トランジスタ及び前記同期整流トランジスタを相補的にスイッチング制御するものであって、さらに、
前記スタンバイ状態から前記アクティブ状態へ移行する際、前半の第１起動状態では、第２バックゲート制御トランジスタ及び前記電流制限トランジスタをいずれもオンとし、前記出力トランジスタ、前記同期整流トランジスタ、及び、第１バックゲート制御トランジスタをいずれもオフとする一方、後半の第２起動状態では、第１バックゲート制御トランジスタ及び前記同期整流トランジスタをいずれもオンとし、前記出力トランジスタ、前記電流制限トランジスタ、及び、第２バックゲート制御トランジスタをいずれもオフとすることを特徴とする請求項２に記載の昇圧型スイッチング電源装置。
【請求項４】
前記制御部は、前記電流制限トランジスタをオンする際、その導通度を徐々に高めていくように、前記電流制限トランジスタのゲート電圧を制御することを特徴とする請求項１〜請求項３のいずれかに記載の昇圧型スイッチング電源装置。
【請求項５】
前記電流制限トランジスタと直列に接続された電流制限抵抗を有して成ることを特徴とする請求項１〜請求項４のいずれかに記載の昇圧型スイッチング電源装置。
【請求項６】
前記出力電圧の出力端が地絡しているか否かを検出する地絡検出部を有して成り、
前記制御部は、地絡が検出されたときに、前記同期整流トランジスタをオフさせて、前記電流制限トランジスタをオンさせることを特徴とする請求項１〜請求項５のいずれかに記載の昇圧型スイッチング電源装置。
【請求項７】
前記出力電圧に応じて変動する帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と、所定の三角波電圧を生成する発振器と、前記誤差電圧と前記三角波電圧を比較してＰＷＭ信号を生成するＰＷＭコンパレータと、を有して成り、
前記制御部は、前記アクティブ状態では、前記ＰＷＭ信号に基づいて、前記出力トランジスタ及び前記同期整流トランジスタを相補的にスイッチング制御することを特徴とする請求項１〜請求項６のいずれかに記載の昇圧型スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧を昇圧して出力電圧を生成する昇圧型スイッチング電源装置（チョッパ型電源装置）に関するものである。
【背景技術】
【０００２】
図５Ａ〜図５Ｃは、それぞれ、昇圧型スイッチング電源装置の第１〜第３従来例を示す回路図である。なお、昇圧型スイッチング電源装置に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。
【０００３】
【特許文献１】特開２００６−３０４５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
確かに、上記従来の昇圧型スイッチング電源装置であれば、出力トランジスタＭ２のオン／オフ制御を行うことにより、入力電圧（図５Ａ〜図５Ｃでは電源電圧Ｖｃｃ）を昇圧して所望の出力電圧Ｖｏｕｔを得ることが可能である。
【０００５】
しかしながら、図５Ａに示した昇圧型スイッチング電源装置では、同期整流トランジスタＭ１に付随する寄生ダイオードＤ１を介して、電源電圧Ｖｃｃの入力端から出力電圧Ｖｏｕｔの出力端に至る電流リーク経路が存在していた。そのため、昇圧動作の停止中に電源電圧Ｖｃｃが投入され、出力電圧Ｖｏｕｔが電源電圧Ｖｃｃよりも低い状態になると、同期整流トランジスタＭ１がオフされていても、上記の電流リーク経路を経由して、出力キャパシタＣ１に大きな突入電流が流れ込むおそれがあった。このとき、電源電圧Ｖｃｃを供給する電源（例えばバッテリ）の電流供給能力が小さいと、上記の突入電流に起因して電源電圧Ｖｃｃが低下してしまうため、電源電圧Ｖｃｃの供給を受けて駆動する他のＩＣやデバイス（図５Ａ〜図５Ｃでは不図示）に悪影響を及ぼすおそれがあった。また、図５Ｂに示した昇圧型スイッチング電源装置でも、出力電圧Ｖｏｕｔが電源電圧Ｖｃｃよりも低い状態では、同期整流ダイオードＤ２が導通状態となるので、上記と同様の事象を生じるおそれがあった。
【０００６】
なお、図５Ｃに示した昇圧型スイッチング電源装置であれば、昇圧動作を停止するに際して、同期整流トランジスタＭ１をオフするとともに、同期整流トランジスタＭ１のバックゲートとソースとの間に接続されたトランジスタＭ３をオフとすることにより、寄生ダイオードＤ１を介した電流リーク経路を遮断することができるので、昇圧動作の停止中における突入電流の発生及び電源電圧Ｖｃｃの低下については、これを未然に回避することが可能である。しかしながら、本構成から成る昇圧型スイッチング電源装置では、昇圧動作の停止中に電源電圧Ｖｃｃが投入されても、出力キャパシタＣ１は一切充電されないので、昇圧動作の起動時に同期整流トランジスタＭ１をオンした時点で、出力電圧Ｖｏｕｔは電源電圧Ｖｃｃよりも低い状態になっており、出力キャパシタＣ１には大きな突入電流が流れ込むため、上記と同様、電源電圧Ｖｃｃの低下を招くおそれがあった。
【０００７】
また、図５Ａや図５Ｃに示した昇圧型スイッチング電源装置では、昇圧動作中に出力端が地絡（接地端やこれに準ずる低電位端への短絡）すると、同期整流トランジスタＭ１に過電流が流れて破壊に至るおそれがあった。また、図５Ｂに示した昇圧型スイッチング電源装置でも、地絡によって同期整流ダイオードＤ２が破壊に至るおそれがあった。
【０００８】
本発明は、上記の問題点に鑑み、起動時における出力キャパシタへの突入電流を低減することが可能な昇圧型スイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明に係る昇圧型スイッチング電源装置は、一端が入力電圧の入力端に接続されたインダクタと、前記インダクタの他端と接地端との間に接続された出力トランジスタと、前記インダクタの他端と出力電圧の出力端との間に接続された同期整流トランジスタと、前記出力電圧の出力端と接地端との間に接続された出力キャパシタと、前記出力トランジスタと前記同期整流トランジスタのスイッチング制御を行う制御部と、を有する昇圧型スイッチング電源装置であって、前記インダクタの他端と前記出力電圧の出力端との間、または、前記入力電圧の入力端と前記出力電圧の出力端との間に、前記同期整流トランジスタよりもオン抵抗値の大きい電流制限トランジスタを有して成り、前記制御部は、スタンバイ状態からアクティブ状態へ移行する際、前記同期整流トランジスタのスイッチング制御を開始するよりも先に、前記電流制限トランジスタを所定期間だけオンさせる構成（第１の構成）とされている。
【００１０】
なお、上記第１の構成から成る昇圧型スイッチング電源装置は、前記同期整流トランジスタのバックゲートと前記出力電圧の出力端との間に接続された第１のバックゲート制御トランジスタと；前記同期整流トランジスタのバックゲートと前記インダクタの他端との間、または、前記同期整流トランジスタのバックゲートと前記入力電圧の入力端との間に接続された第２のバックゲート制御トランジスタと；を有して成る構成（第２の構成）にするとよい。
【００１１】
また、上記第２の構成から成る昇圧型スイッチング電源装置において、前記制御部は、前記スタンバイ状態では、第２バックゲート制御トランジスタをオンとし、前記出力トランジスタ、前記同期整流トランジスタ、前記電流制限トランジスタ、及び、第１バックゲート制御トランジスタをいずれもオフとする一方、前記アクティブ状態では、第１バックゲート制御トランジスタをオンとし、第２バックゲート制御トランジスタ及び前記電流制限トランジスタをいずれもオフとした上で、前記出力トランジスタ及び前記同期整流トランジスタを相補的にスイッチング制御するものであって、さらに、前記スタンバイ状態から前記アクティブ状態へ移行する際、前半の第１起動状態では、第２バックゲート制御トランジスタ及び前記電流制限トランジスタをいずれもオンとし、前記出力トランジスタ、前記同期整流トランジスタ、及び、第１バックゲート制御トランジスタをいずれもオフとする一方、後半の第２起動状態では、第１バックゲート制御トランジスタ及び前記同期整流トランジスタをいずれもオンとし、前記出力トランジスタ、前記電流制限トランジスタ及び、第２バックゲート制御トランジスタをいずれもオフとする構成（第３の構成）にするとよい。
【００１２】
また、上記第１〜第３いずれかの構成から成る昇圧型スイッチング電源装置において、前記制御部は、前記電流制限トランジスタをオンする際、その導通度を徐々に高めていくように、前記電流制限トランジスタのゲート電圧を制御する構成（第４の構成）にするとよい。
【００１３】
また、上記第１〜第４いずれかの構成から成る昇圧型スイッチング電源装置は、前記電流制限トランジスタと直列に接続された電流制限抵抗を有して成る構成（第５の構成）にするとよい。
【００１４】
また、上記第１〜第５いずれかの構成から成る昇圧型スイッチング電源装置は、前記出力電圧の出力端が地絡しているか否かを検出する地絡検出部を有して成り、前記制御部は地絡が検出されたときに、前記同期整流トランジスタをオフさせて、前記電流制限トランジスタをオンさせる構成（第６の構成）にするとよい。
【００１５】
また、上記第１〜第６いずれかの構成から成る昇圧型スイッチング電源装置は、前記出力電圧に応じて変動する帰還電圧と所定の参照電圧との差分を増幅して誤差電圧を生成する誤差増幅器と、所定の三角波電圧を生成する発振器と、前記誤差電圧と前記三角波電圧を比較してＰＷＭ信号を生成するＰＷＭコンパレータと、を有して成り、前記制御部は、前記アクティブ状態では、前記ＰＷＭ信号に基づいて、前記出力トランジスタ及び前記同期整流トランジスタを相補的にスイッチング制御する構成（第７の構成）にするとよい。
【発明の効果】
【００１６】
本発明に係る昇圧型スイッチング電源装置であれば、起動時における出力キャパシタへの突入電流を低減することが可能となる。
ることが可能となる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明に係る昇圧型スイッチング電源装置の一実施形態を示す回路ブロック図である。図１に示す通り、本実施形態の昇圧型スイッチング電源装置は、制御部１と、誤差増幅器２と、発振器３と、ＰＷＭ［Pulse Width Modulation］コンパレータ４と、地絡検出部５と、同期整流トランジスタＭ１と、出力トランジスタＭ２と、第１バックゲート制御トランジスタＭ３と、第２バックゲート制御トランジスタＭ４と、電流制限トランジスタＭ５と、インダクタＬ１と、出力キャパシタＣ１と、抵抗Ｒ１及び抵抗Ｒ２と、を有して成る。
【００１８】
なお、上記構成要素のうち、インダクタＬ１、出力キャパシタＣ１、抵抗Ｒ１及びＲ２以外は半導体装置１００に集積化すればよい。その際、半導体装置１００には、上記構成要素のほか、他の回路ブロック（低電圧ロックアウト回路や温度保護回路など）を適宜組み込んでも構わない。
【００１９】
トランジスタＭ１は、Ｐチャネル型ＭＯＳ［Metal-Oxide-Semiconductor］電界効果トランジスタであり、そのドレインは、外部端子Ｔ１（スイッチ端子）に接続されている。トランジスタＭ１のソースは、外部端子Ｔ２（出力端子）に接続されている。トランジスタＭ１のゲートは、制御部１の第１ゲート信号出力端に接続されている。なお、図１では描写されていないが、トランジスタＭ１のドレインとバックゲートとの間には、アノードがドレインに接続され、カソードがバックゲートに接続された形で、寄生ダイオードが付随している。
【００２０】
トランジスタＭ２は、Ｎチャネル型ＭＯＳ電界効果トランジスタであり、そのドレインは、外部端子Ｔ１に接続されている。トランジスタＭ２のソース及びバックゲートは、外部端子Ｔ３（グランド端子）に接続されている。トランジスタＭ２のゲートは、制御部１の第２ゲート信号出力端に接続されている。
【００２１】
トランジスタＭ３は、Ｐチャネル型ＭＯＳ電界効果トランジスタであり、そのドレインは、外部端子Ｔ２に接続されている。トランジスタＭ３のソース及びバックゲートは、トランジスタＭ１のバックゲートに接続されている。トランジスタＭ３のゲートは、制御部１の第３ゲート信号出力端に接続されている。
【００２２】
トランジスタＭ４は、Ｐチャネル型ＭＯＳ電界効果トランジスタであり、そのドレインは外部端子Ｔ１に接続されている。トランジスタＭ４のソース及びバックゲートは、トランジスタＭ１のバックゲートに接続されている。トランジスタＭ４のゲートは、制御部１の第４ゲート信号出力端に接続されている。なお、トランジスタＭ４のドレインは、外部端子Ｔ０（電源端子）に接続しても構わない。
【００２３】
トランジスタＭ５は、トランジスタＭ１よりもオン抵抗値の大きいＰチャネル型ＭＯＳ電界効果トランジスタであり、そのドレインは、外部端子Ｔ１に接続されている。トランジスタＭ５のソースは、外部端子Ｔ２に接続されている。トランジスタＭ５のゲートは、制御部１の第５ゲート信号出力端に接続されている。トランジスタＭ５のバックゲートはトランジスタＭ１のバックゲートに接続されている。なお、トランジスタＭ５のドレインは、外部端子Ｔ０に接続しても構わない。
【００２４】
誤差増幅器２の反転入力端（−）は、外部端子Ｔ４（帰還端子）に接続されている。誤差増幅器２の非反転入力端（＋）は、参照電圧Ｖｒｅｆの印加端に接続されている。ＰＷＭコンパレータ４の非反転入力端（＋）は、誤差増幅器２の出力端に接続されている。ＰＷＭコンパレータ４の反転入力端（−）は、発振器３の出力端に接続されている。ＰＷＭコンパレータ４の出力端は、制御部１のＰＷＭ信号入力端に接続されている。
【００２５】
地絡検出部５は、外部端子Ｔ２が地絡（接地端やこれに準ずる低電位端への短絡）しているか否かを検出する手段であり、図１では、地絡検出部５として、反転入力端（−）が外部端子Ｔ２に接続され、非反転端（＋）が閾値電圧Ｖｔｈの印加端に接続され、出力端が制御部１の地絡検出信号入力端に接続されたコンパレータが用いられている。
【００２６】
半導体装置１００の外部において、外部端子Ｔ０及びインダクタＬ１の一端は、それぞれ、入力電圧（図１では電源電圧Ｖｃｃ）の入力端に接続されている。なお、外部端子Ｔ０に与えられた電源電圧Ｖｃｃは、半導体装置１００の内部に集積化されている回路ブロック（図１では、制御部１、誤差増幅器２、発振器３、ＰＷＭコンパレータ４、及び、地絡検出部５）の駆動に用いられる。外部端子Ｔ１は、インダクタＬ１の他端に接続されている。外部端子Ｔ２は、図示しない負荷に接続されるとともに、出力キャパシタＣ１を介する経路、及び、抵抗Ｒ１と抵抗Ｒ２から成る分圧回路を介する経路で、それぞれ接地端に接続されている。外部端子Ｔ３は、接地端に接続されている。外部端子Ｔ４は、抵抗Ｒ１と抵抗Ｒ２との接続ノードに接続されている。外部端子Ｔ５は、図示しないホスト（セット側ＣＰＵ［Central Processing Unit］など）のイネーブル信号出力端に接続されている。なお、外部端子Ｔ５に与えられたイネーブル信号ＸＳＨＤＮは、制御部１に入力され、昇圧動作のイネーブル／ディセーブル制御に用いられる。
【００２７】
まず、上記構成から成る昇圧型スイッチング電源装置の基本動作（昇圧動作）について説明する。
【００２８】
トランジスタＭ２は、制御部１からの第２ゲート電圧に応じてスイッチング制御（開閉制御）される出力トランジスタであり、トランジスタＭ１は、制御部１からの第１ゲート電圧に応じてスイッチング制御（開閉制御）される同期整流トランジスタである。
【００２９】
制御部１は、電源電圧Ｖｃｃを昇圧して出力電圧Ｖｏｕｔを得るに際し、トランジスタＭ３をオンとし、トランジスタＭ４及びトランジスタＭ５をいずれもオフとした上で、トランジスタＭ１とトランジスタＭ２を相補的にスイッチング制御する。
【００３０】
なお、本明細書中で用いている「相補的」という文言は、トランジスタＭ１、Ｍ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタＭ１、Ｍ２のオン／オフ遷移タイミングに所定の遅延を与えている場合をも含むものとする。
【００３１】
トランジスタＭ２がオン状態にされると、インダクタＬ１には、トランジスタＭ２を介して接地端に向けたインダクタ電流ＩＬが流れ、その電気エネルギが蓄えられる。なお、トランジスタＭ２のオン期間において、すでに出力キャパシタＣ１に電荷が蓄積されていた場合、外部端子Ｔ２に接続される負荷（不図示）には、出力キャパシタＣ１からの電流が流れることになる。また、このとき、同期整流素子であるトランジスタＭ１は、トランジスタＭ２のオン状態に対して相補的にオフ状態とされるため、出力キャパシタＣ１からトランジスタＭ２に向けて電流が流れ込むことはない。
【００３２】
一方、トランジスタＭ２がオフ状態にされると、インダクタＬ１に生じた逆起電圧によって、そこに蓄積されていた電気エネルギが放出される。このとき、トランジスタＭ１はトランジスタＭ２のオフ状態に対して相補的にオン状態とされるため、外部端子Ｔ１からトランジスタＭ１を介して流れる電流は、外部端子Ｔ２から負荷に流れ込むとともに、出力キャパシタＣ１を介して接地端にも流れ込み、この出力キャパシタＣ１を充電することになる。上記の動作が繰り返されることによって、負荷には、出力キャパシタＣ１によって平滑化された出力電圧Ｖｏｕｔが供給される。
【００３３】
このように、本実施形態の昇圧型スイッチング電源装置は、トランジスタＭ１、Ｍ２のスイッチング制御により、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成する。
【００３４】
次に、上記構成から成る昇圧型スイッチング電源装置の帰還制御について説明する。
【００３５】
誤差増幅器２は、抵抗Ｒ１と抵抗Ｒ２との接続ノードから引き出される出力帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの実際値に相当）と、所定の参照電圧Ｖｒｅｆ（出力電圧Ｖｏｕｔの目標値に相当）との差分を増幅して誤差電圧Ｖｅｒｒを生成する。すなわち、誤差電圧Ｖｅｒｒの電圧レベルは、出力電圧Ｖｏｕｔがその目標値よりも低いほど、高レベルとなる。一方、発振器３は、所定周波数の三角波電圧（鋸波電圧）Ｖｓａｗを生成する。
【００３６】
ＰＷＭコンパレータ４は、誤差電圧Ｖｅｒｒと三角波電圧Ｖｓａｗとを比較してＰＷＭ信号Ｓ１を生成する。すなわち、ＰＷＭ信号Ｓ１のオンデューティ（単位期間に占めるトランジスタＭ２のオン期間の比）は、誤差電圧Ｖｅｒｒと三角波電圧Ｖｓａｗとの相対的な高低に応じて逐次変動する。具体的に述べると、出力電圧Ｖｏｕｔがその目標値よりも低いほど、ＰＷＭ信号Ｓ１のオンデューティは大きくなり、出力電圧Ｖｏｕｔがその目標値に近付くにつれて、ＰＷＭ信号Ｓ１のオンデューティは小さくなる。
【００３７】
制御部１は、電源電圧Ｖｃｃを昇圧して出力電圧Ｖｏｕｔを得るに際し、ＰＷＭ信号Ｓ１に応じてトランジスタＭ１及びトランジスタＭ２を相補的にスイッチング制御する。具体的に述べると、制御部１は、ＰＷＭ信号Ｓ１のハイレベル期間には、トランジスタＭ２をオン状態、トランジスタＭ１をオフ状態とする一方、ＰＷＭ信号Ｓ１のローレベル期間には、トランジスタＭ２をオフ状態、トランジスタＭ１をオン状態とする。
【００３８】
このように、本実施形態の昇圧型スイッチング電源装置は、誤差電圧Ｖｅｒｒに基づく出力帰還制御により、出力電圧Ｖｏｕｔをその目標値に合わせ込むことができる。
【００３９】
次に、上記構成から成る昇圧型スイッチング電源装置の起動動作と地絡保護動作について、図２及び図３を参照しながら詳細に説明する。図２は、昇圧型スイッチング電源装置の起動動作を説明するためのタイミングチャートであり、図３は、昇圧型スイッチング電源装置の動作状態とトランジスタＭ１〜Ｍ５のオン／オフ状態との相関図である。なお、図３では、上から順番に、電源電圧Ｖｃｃ、出力電圧Ｖｏｕｔ、イネーブル信号ＸＳＨＤＮ、インダクタ電流ＩＬ、スイッチ電圧Ｖｓｗ（スイッチ端子Ｔ１に現れる電圧）、並びに、トランジスタＭ１〜Ｍ５のゲート電圧（第１〜第５ゲート信号）が描写されている。
【００４０】
時刻ｔ１にて、昇圧型スイッチング電源装置に電源電圧Ｖｃｃが投入されてから、時刻ｔ２にて、イネーブル信号ＸＳＨＤＮがローレベルからハイレベルに立ち上げられるまでの間、昇圧型スイッチング電源装置は、スタンバイ状態（昇圧動作の待機状態）となる。
【００４１】
上記のスタンバイ状態において、制御部１は、トランジスタＭ４のみをオンとし、その余のトランジスタＭ１、トランジスタＭ２、トランジスタＭ３、及び、トランジスタＭ５をいずれもオフとする。すなわち、制御部１は、トランジスタＭ２とトランジスタＭ４のゲート電圧をローレベル（ＧＮＤ）とし、トランジスタＭ１、トランジスタＭ３、及び、トランジスタＭ５のゲート電圧をハイレベル（Ｖｃｃ）とする。
【００４２】
このようなゲート電圧制御により、トランジスタＭ１に付随する寄生ダイオードを介した電流リーク経路を含め、外部端子Ｔ１から外部端子Ｔ２に至る全ての電流リーク経路を確実に遮断することが可能となる。
【００４３】
また、トランジスタＭ４をオンさせることにより、トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５のバックゲートをスタンバイ状態での最高電位点（スイッチ電圧Ｖｓｗ（＝電源電圧Ｖｃｃ））に接続することができるので、トランジスタＭ１、Ｍ３、Ｍ５のオフ状態をより確実なものとすることが可能となる。
【００４４】
時刻ｔ２にて、イネーブル信号ＸＳＨＤＮがローレベルからハイレベルに立ち上げられてから、所定期間Ｘが経過するまでの間（時刻ｔ２〜時刻ｔ３）、昇圧型スイッチング電源装置は、第１起動状態（出力キャパシタＣ１のプリチャージ状態）となる。
【００４５】
上記の第１起動状態において、制御部１は、トランジスタＭ４及びトランジスタＭ５をいずれもオンとし、トランジスタＭ１〜Ｍ３をいずれもオフとする。すなわち、制御部１は、トランジスタＭ２、トランジスタＭ４、及び、トランジスタＭ５のゲート電圧をローレベル（ＧＮＤ）とし、トランジスタＭ１とトランジスタＭ３のゲート電圧をハイレベル（Ｖｃｃ）とする。
【００４６】
このようなゲート電圧制御により、スタンバイ状態からアクティブ状態へ移行するに際して、トランジスタＭ１のスイッチング制御を開始するよりも先に、トランジスタＭ１よりもオン抵抗値の大きいトランジスタＭ５を所定期間Ｘだけオンさせて、トランジスタＭ５を介する電流経路で出力キャパシタＣ１を緩やかに充電しておくことができるので、出力キャパシタＣ１に過大な突入電流が流れ込むことを未然に回避して、電源電圧Ｖｃｃの低下を防止することが可能となる。
【００４７】
なお、イネーブル信号ＸＳＨＤＮがハイレベルに立ち上げられた時点で、電源電圧Ｖｃｃが投入されていない場合や、電源電圧Ｖｃｃが所定の電圧レベルまで上昇していない場合、昇圧型スイッチング電源装置は、電源電圧Ｖｃｃが所定の電圧レベルに達するのを待ってから、上記の第１起動状態に移行する。
【００４８】
また、上記の第１起動状態において、制御部１は、トランジスタＭ５をオンする際、その導通度を徐々に高めていくように、トランジスタＭ５のゲート電圧をハイレベル（Ｖｃｃ）からローレベル（ＧＮＤ）にスイープ制御する構成としてもよい。このような構成とすることにより、トランジスタＭ５を介して出力キャパシタＣ１に流れ込む電流を徐々に大きくすることができるので、突入電流をより一層抑制することが可能となる。
【００４９】
時刻ｔ３にて、上記の第１起動状態が満了されてから、さらに所定期間Ｙが経過するまでの間（時刻ｔ３〜時刻ｔ４）、昇圧型スイッチング電源装置は、第２起動状態（アクティブ状態への移行準備状態）となる。
【００５０】
上記の第２起動状態において、制御部１は、トランジスタＭ１及びトランジスタＭ３をいずれもオンとし、トランジスタＭ２、トランジスタＭ４、及び、トランジスタＭ５をいずれもオフとする。すなわち、制御部１は、トランジスタＭ１〜Ｍ３のゲート電圧をローレベル（ＧＮＤ）とし、トランジスタＭ４とトランジスタＭ５のゲート電圧をハイレベル（Ｖｃｃ）とする。
【００５１】
このようなゲート電圧制御により、アクティブ状態への移行に先立ち、トランジスタＭ５をオフする際には、これと同時にトランジスタＭ１がオンされる形となるので、出力キャパシタＣ１のプリチャージを継続することが可能となる。
【００５２】
なお、上記の所定期間Ｘ、Ｙを計時する手段としては、スタンバイ状態の解除と同時にカウント動作を開始するタイマ（カウンタ）を用いる構成としてもよいし、或いは、スタンバイ状態の解除と同時に電圧レベルが緩やかに上昇し始めるソフトスタート電圧Ｖｓｓをモニタし、ソフトスタート電圧Ｖｓｓと閾値電圧Ｖｘ、Ｖｙ（それぞれ所定期間Ｘ、Ｙに相当）との比較結果に基づいて、第１起動状態から第２起動状態への移行処理、及び、第２起動状態からアクティブ状態への移行処理を行う構成としてもよい。
【００５３】
なお、上記のソフトスタート電圧Ｖｓｓは、誤差増幅器２の非反転入力端（＋）に入力される参照電圧Ｖｒｅｆとして用いてもよいし、或いは、ＰＷＭコンパレータ４の非反転入力端（＋）に対して、誤差電圧Ｖｅｒｒとソフトスタート電圧Ｖｓｓを並列に入力しておき、ＰＷＭコンパレータ４において、誤差電圧Ｖｅｒｒとソフトスター電圧Ｖｓｓのいずれか低い方と、三角波電圧Ｖｓａｗとを比較する構成としてもよい。
【００５４】
時刻ｔ４にて、上記の第２起動状態が満了されると、昇圧型スイッチング電源装置は、アクティブ状態（昇圧動作状態）となる。
【００５５】
上記のアクティブ状態において、制御部１は、先述した通り、トランジスタＭ３をオンとし、トランジスタＭ４及びトランジスタＭ５をいずれもオフとした上で、トランジスタＭ１とトランジスタＭ２を相補的にスイッチング制御する。すなわち、制御部１は、トランジスタＭ３のゲート電圧をローレベル（ＧＮＤ）に固定し、また、トランジスタＭ４とトランジスタＭ５のゲート電圧をハイレベル（Ｖｏｕｔ）に固定した上で、トランジスタＭ１とトランジスタＭ２のゲート電圧をローレベル（ＧＮＤ）とハイレベル（Ｖｏｕｔ）の間でパルス駆動する。
【００５６】
このようなゲート電圧制御により、トランジスタＭ１、Ｍ２の相補的なスイッチング制御を行い、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成することが可能となる。
【００５７】
また、制御部１は、地絡検出部５からの地絡検出信号Ｓ２をモニタしており、外部端子Ｔ２に地絡が生じていると判断したとき（すなわち、地絡検出信号Ｓ２が起動直後以外のタイミングでハイレベルとなっているとき）には、トランジスタＭ４及びトランジスタＭ５をいずれもオンとし、トランジスタＭ１〜Ｍ３をいずれもオフとする。すなわち、地絡検出時において、制御部１は、トランジスタＭ２、トランジスタＭ４、及び、トランジスタＭ５のゲート電圧をローレベル（ＧＮＤ）とし、トランジスタＭ１とトランジスタＭ３のゲート電圧をハイレベル（Ｖｃｃ）とする。
【００５８】
このようなゲート電圧制御により、地絡検出時には、トランジスタＭ１よりもオン抵抗値の大きいトランジスタＭ５を介する経路で電流を流すことができるので、過電流のピーク値を抑えることが可能となる。
【００５９】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００６０】
例えば、上記実施形態では、起動時ないしは出力地絡時に流れる電流を抑制するための電流制限素子として、トランジスタＭ５のみを設けた構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、例えば、図４に示すように、トランジスタＭ５と直列に接続された電流制限抵抗Ｒ３を有して成る構成としても構わない。
【００６１】
このような構成とすることにより、トランジスタＭ５のオン抵抗値を極端に大きく設計する必要がなくなるので、素子サイズの縮小に伴うトランジスタＭ５の耐圧不足などを解消することができる。また、電流制限抵抗Ｒ３を用いる構成であれば、レーザトリミングによって、電流制限抵抗Ｒ３の抵抗値を任意かつ容易に調整することができるので、半導体装置１００の許容損失等に応じた電流制限を実施することが可能となる。
【００６２】
なお、図４では、電流制限抵抗Ｒ３をトランジスタＭ５のソースと外部端子Ｔ２との間に挿入した構成を例示したが、その挿入位置についてはこれに限定されるものではなく、トランジスタＭ５のドレインと外部端子Ｔ１（または外部端子Ｔ０）との間に挿入してもよいし、上記双方の位置に挿入しても構わない。
【産業上の利用可能性】
【００６３】
本発明は、昇圧型スイッチング電源装置の信頼性を高める上で有用な技術であり、入力電圧よりも高い出力電圧が必要な電子機器全て（例えば、ブルーレイディスクドライブなどの光ディスクドライブや、デジタルスチルカメラ／デジタルビデオカメラ／携帯電話などのポータブル機器）に利用可能な技術である。
【図面の簡単な説明】
【００６４】
【図１】は、本発明に係る昇圧型スイッチング電源装置の一実施形態を示す回路ブロック図である。
【図２】は、昇圧型スイッチング電源装置の動作状態とトランジスタＭ１〜Ｍ５のオン／オフ状態との相関図である。
【図３】は、昇圧型スイッチング電源装置の起動動作を説明するためのタイミングチャートである。
【図４】は、本発明に係る昇圧型スイッチング電源装置の一変形例を示す回路ブロック図である。
【図５Ａ】は、昇圧型スイッチング電源装置の第１従来例を示す回路図である。
【図５Ｂ】は、昇圧型スイッチング電源装置の第２従来例を示す回路図である。
【図５Ｃ】は、昇圧型スイッチング電源装置の第３従来例を示す回路図である。
【符号の説明】
【００６５】
１    制御部
２    誤差増幅器
３    発振器
４    ＰＷＭコンパレータ
５    地絡検出部（コンパレータ）
１００    半導体装置
Ｍ１    同期整流トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
Ｍ２    出力トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）
Ｍ３    第１バックゲート制御トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
Ｍ４    第２バックゲート制御トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
Ｍ５    電流制限トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
Ｌ１    インダクタ
Ｃ１    出力キャパシタ
Ｒ１〜Ｒ２    抵抗
Ｒ３    電流制限抵抗
Ｔ１〜Ｔ５    外部端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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