(57)【要約】【課題】電源電圧を制御する回路ブロックを流用する場合に貫通電流を防止するインターフェースの再設計の手間を緩和する。【解決手段】第１チップ（ＣＨＰ１）は、第１及び第２ノード、電源電圧が供給される第１回路ブロック、第３と第２ノード間にソース・ドレイン経路を有する第１MOSトランジスタ、そのオン／オフを制御する第１制御回路、及び電源電圧と共に第１回路ブロックの出力が入力される第１変換回路を備える。第２チップ（ＣＨＰ２）は、第４及び第５ノード、電源電圧と共に第１変換回路の出力が入力される第２変換回路を備える。第１制御回路は、第１MOSトランジスタがオンの場合、第１状態の第１制御信号を第１変換回路に出力し、第１変換回路は第１回路ブロックの信号を第２変換回路に出力する。第１MOSトランジスタがオフの場合、第２状態の第１制御信号を第１変換回路に出力し、第１変換回路はその出力を第１又は第２ノードの電位に制御する。【選択図】図１
2010283885.tif 000002
【特許請求の範囲】
【請求項１】
第１チップと、前記第１チップとは異なるチップである第２チップとを有して成る半導体集積回路装置であって、
前記第１チップは、
第１ノード及び第２ノードと、
前記第１ノードと第３ノードとにより定められる電源電圧が供給される第１回路ブロックと、
前記第３ノードと前記第２ノードとの間にソース・ドレイン経路を有する第１MOSトランジスタと、
前記第１MOSトランジスタのオン状態とオフ状態とを制御する第１制御回路と、
前記第１ノードと前記第２ノードとにより定められる電源電圧が供給されると共に前記第１回路ブロックの出力が入力される第１変換回路と
を具備し、
前記第２チップは、
第４ノード及び第５ノードと、
前記第４ノードと前記第５ノードとにより定められる電源電圧が供給されると共に前記第１変換回路の出力が入力される第２変換回路と
を具備し、
前記第１制御回路は、前記第１MOSトランジスタがオン状態に制御される場合には第１状態の第１制御信号を前記第１変換回路に出力し、前記第１変換回路は前記第１回路ブロックの出力の変化に応じて変化する信号を前記第２変換回路に出力し、
前記第１制御回路は、前記第１MOSトランジスタがオフ状態に制御される場合には第２状態の第１制御信号を前記第１変換回路に出力し、前記第１変換回路はその出力を前記第１ノードまたは前記第２ノードの電位に制御する
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記第２チップは、前記第４ノードと第６ノードとにより定められる電源電圧が供給されると共に前記第２変換回路の出力が入力される第２回路ブロックを更に具備し、
前記第２回路ブロックは、前記第１ノードおよび前記第２ノードへの電位の供給がなされている場合には第１状態の第２制御信号を前記第２変換回路に出力し、前記第２変換回路は前記第１変換回路の出力の変化に応じて変化する信号を前記第２回路ブロックに出力し、
前記第２回路ブロックは、前記第１ノードまたは前記第２ノードの少なくとも一方への電位の供給がなされない場合には第２状態の第２制御信号を前記第２変換回路に出力し、前記第２変換回路はその出力を前記第４ノードまたは前記第５ノードの電位に制御する
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
前記第２チップは、
前記第５ノードと前記第６ノードとの間にソース・ドレイン経路を有する第２MOSトランジスタと、
前記第２MOSトランジスタのオン状態とオフ状態とを制御する第２制御回路と
を更に具備し、
前記第２制御回路は、前記第２MOSトランジスタがオン状態に制御される場合には第１状態の第３制御信号を前記第２変換回路に出力し、前記第２変換回路は前記第１変換回路の出力の変化に応じて変化する信号を前記第２回路ブロックに出力し、
前記第２制御回路は、前記第２MOSトランジスタがオフ状態に制御される場合には第２状態の第３制御信号を前記第２変換回路に出力し、前記第２変換回路はその出力を前記第４ノードまたは前記第５ノードの電位に制御する
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１乃至３のいずれか１項において、
前記第１ノードと前記第２ノードとの間の電位差と前記第４ノードと前記第５ノードとの間の電位差とが互いに異なり、
前記第２変換回路はレベル変換回路を含む
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項２において、
前記第１回路ブロックを構成するMOSトランジスタのしきい値電圧と前記第２回路ブロックを構成するMOSトランジスタのしきい値電圧とが互いに異なる
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
前記第１制御回路は第４制御信号を出力し、
前記第４制御信号が、前記第１回路ブロックが入出力不能であることを示す第１状態から、前記第１回路ブロックが入出力可能であることを示す第２状態に移行する前に、前記第１制御信号は前記第２状態から前記第１状態に移行する
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項３において、
前記第２制御回路は第５制御信号を出力し、
前記第５制御信号が、前記第２回路ブロックが入出力不能であることを示す第１状態から、前記第２回路ブロックが入出力可能であることを示す第２状態に移行する前に、前記第３制御信号は前記第２状態から前記第１状態に移行する
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項３において、
前記第１チップは、
第７ノード及び第８ノードと、
前記第１ノードと前記第２ノードとにより定められる電源電圧が供給されると共に前記第１回路ブロックの出力が入力される前段変換回路、及び前記第７ノードと前記第８ノードとにより定められる電源電圧が供給されると共に前記前段変換回路の出力が入力される後段変換回路を含んで構成される第３変換回路と、
前記第７ノードと第９ノードとにより定められる電源電圧が供給されると共に前記第３変換回路の前記後段変換回路の出力が入力される第３回路ブロックと
を更に具備し、
前記第１回路ブロックは第１ディープウェル上に形成されており、
前記第３回路ブロックは前記第１ディープウェルと同じ導電型の第２ディープウェル上に形成されており、
前記第３変換回路の前記前段変換回路は前記第１ディープウェルと同じ導電型の第３ディープウェル上に形成されており、
前記第３変換回路の前記後段変換回路は前記第１ディープウェルと同じ導電型の第４ディープウェル上に形成されており、
前記第１乃至第４ディープウェルは、互いにpn接合分離されている
ことを特徴とする半導体集積回路装置。
【請求項９】
第１チップの第１回路ブロック及び第１変換回路と、第２チップの第２回路ブロック及び第２変換回路とを有する半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に係わり、特に高速・低電力動作特性の優れた半導体集積回路装置に関する。
【背景技術】
【０００２】
チップに多くの機能を集積するため、”Deep-Submicron Microprocessor Design Issues”, IEEE Micro, pp. 11-22, July/Aug., 1999に記載されているように、チップの製造プロセスを微細化することが一般的に行われている。微細化によりチップ上に集積できるMOSトランジスタの数を増やすことができ、これによって多くの機能を一つのチップで実現するものである。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】”Deep-Submicron Microprocessor Design Issues”, IEEE Micro, pp. 11-22, July/Aug., 1999
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップを微細化することによってチップ上に多くの回路を集積できる。しかし、多くの回路をチップ上に十分に小さな不良率で集積するためには大きな設計工数を必要とする。そのため、チップの開発期間が長くなってしまう。逆に、大きな設計工数を投入して開発期間を短縮する場合には、設計のための人的リソースを圧迫し、多くの品種を開発することの妨げとなる。このような課題に対応するため、既開発の回路ブロックを多品種のチップに流用することが検討されている。
【０００５】
一方、”Identifying defects in deep-submicron CMOS ICs”, IEEE Spectrum, pp. 66-71, September, 1996に記載されているように、チップの製造プロセスの微細化にともなってリーク電流（リーク電流にはサブスレッショルドリーク電流、ゲートトンネルリーク電流、GIDL(Gate-Induced Drain Leakage)電流などの接合リーク電流を含む）が増大することが知られている。それらのリーク電流はチップの消費電流を増加させてしまう。待機時に回路の電源電圧を制御することにより、それらのリーク電流によるチップの消費電流を低減させることが可能である。
【０００６】
しかしながら、待機時に回路ブロックの電源電圧を遮断するとその回路ブロックの出力ノードがフローティング状態となる。そのため、当該出力ノードからの出力を受ける回路ブロックではそれに起因して貫通電流が流れてしまうことになる。このため、電源電圧を制御する回路ブロックを流用する場合には、貫通電流を防止するためのインターフェースを再設計することが必要になってしまう。このことは、低電力化した回路ブロックが流用されることを妨げるおそれがある。
【課題を解決するための手段】
【０００７】
第１回路ブロックと、第２回路ブロックと、第１回路ブロックと第２回路ブロックとを接続する変換回路とを有し、第１回路ブロックは、電源電圧が供給される第１モードと電源電圧の供給が遮断される第２モードとを有し、第１回路ブロックが第２モードにある場合には、変換回路は第２回路ブロックの入力ノードの電位を第２回路ブロックの動作電位のいずれかに制御するようにする。特に、変換回路は所定の電源制御インターフェースを有する回路であって、各回路ブロックを接続する場合にはこの変換回路を介して接続するようにする。
【０００８】
さらに、回路ブロックを周回するように電源線を設け、これら電源線が配置される領域を適切に利用して電源制御回路を配置するようにする。
【発明の効果】
【０００９】
本発明による主な効果は以下の通りである。モジュールの開発に必要な工数を削減でき、製造プロセス変更にともなう回路ブロックの変更を最小限に抑えることができる。また、最適な電源電圧を各回路ブロックに供給することができ、動作速度の向上と低電力化を同時に実現できる。またさらに、種々の手段によって回路ブロックを使用しない時に電源供給を遮断することができ、リーク電流等による不要な電力消費を最小限に抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の基本的な実施例を示す図である。
【図２】図１とは別の本発明の基本的な実施例を示す図である。
【図３】マイクロI/Oを含んだ、本発明の基本的な構成例を示す図である。
【図４】異なる電源電圧になる可能性のある二つの回路ブロックと、その間のマイクロI/Oの構成例を示す図である。
【図５】電源遮断ケース１の状態でマイクロI/Oを正常動作させるための、マイクロI/Oの構成例を示す図である。
【図６】電源遮断ケース１と電源遮断ケース２の状態においてマイクロI/Oを正常動作させるための、マイクロI/Oの構成例を示す図である。
【図７】電源遮断ケース１と電源遮断ケース３の状態においてマイクロI/Oを正常動作させるための、マイクロI/Oの構成例を示す図である。
【図８】電源遮断ケース１と電源遮断ケース２と電源遮断ケース３の状態においてマイクロI/Oを正常動作させるための、マイクロI/Oの構成例を示す図である。
【図９】図８のマイクロI/Oのさらに詳しい構成例を示す図である。
【図１０】図９のマイクロI/Oの許可される入出力信号関係を示す図である。
【図１１】電源スイッチ制御回路のインターフェース構成例を示す図である。
【図１２】回路ブロックを構成しているMOSトランジスタの基板端子の接続例を示す図である。
【図１３】図１２とは別の回路ブロックを構成しているMOSトランジスタの基板端子の接続例を示す図である。
【図１４】回路ブロックのレイアウト例（フロアプラン例）を示す図である。
【図１５】回路ブロックの電源ネット例を示す図である。
【図１６】回路ブロックとマイクロI/Oの断面図を示す図である。
【図１７】回路ブロックとマイクロI/OのディープN型ウェルのレイアウト例（フロアプラン例）を示す図である。
【図１８】スキャン機能を付加したマイクロI/Oを含む本発明の基本構成例を示す図である。
【図１９】レベル変換回路の構成例を示す図である。
【発明を実施するための形態】
【００１１】
＜第１の実施の形態＞
図１に本発明の基本的な構成を示す。回路ブロックBLK1、BLK2は、１個以上のMOSトランジスタで構成されている。なお、本明細書においては、絶縁ゲート型電界効果トランジスタの総称としてMOSトランジスタの語を使用する。回路ブロックBLKは望ましくはP型MOSとN型MOSとを直列接続したCMOS回路として構成されている。ここで、回路ブロックBLK1は、チップCHP1全体に対する電源の投入／遮断とは独立にリーク電流低減のために電源電圧を制御するモードを有する（回路ブロックBLK2も同様のモードを有していてもよい）。マイクロI/O MIO1、MIO2、MIO3、MIO4は本発明の特徴的な構成であり、その詳しい構成形態は後述する。I/OバッファIOB1、IOB2は、モジュールMDL1外部の大きな負荷容量を駆動するための低インピーダンスの出力ドライバ回路DRV1や、必要に応じて静電破壊防止素子などが付加された入力バッファ回路IBF1などから構成されている。I/OバッファMIOB1、MIOB2は、チップCHP1外部（モジュールMDL1内部）の比較的大きな負荷容量を駆動するための低インピーダンス（但し、I/Oバッファ IOBの出力ドライバ回路DRVの出力インピーダンスよりは高いインピーダンスである）の出力ドライバ回路DRV2や、必要に応じて静電破壊防止素子などが付加された入力バッファ回路IBF2などから構成されている。本明細書においては、モジュール内のチップ間を接続するためのI/Oバッファのことを、モジュール間を接続するためのI/Oバッファと区別する場合には、「ミニI/Oバッファ」と称することにする。また、L11、L12、L13、L21、L22、L23、L24、L31、L32、L41、L42、L43は信号線群を示している。
【００１２】
チップは１個の半導体基板を用いた半導体集積回路装置であり、モジュールはそれらのチップを１個あるいは複数個用いて構成した半導体集積回路装置である。モジュールの例としては、積層CSP(Stacked Chip Scale Package)やMCP(MultiChip Package)のように１パッケージに複数チップが実装されるような形態がある。さらに別の例としては、MCM(Multi Chip Module)やダイナミックメモリで広く使われているSIMM(Single Inline Memory Module)のように、プリント基板上に複数のパッケージが実装される形態がある。
【００１３】
回路ブロックBLK1の信号線群L41は、マイクロI/O MIO1を介して信号線群L42によりI/Oバッファ IOB1と接続され、信号線群L43によりモジュールMDL1の外部と接続される。回路ブロックBLK1の信号線群L32は、マイクロI/O MIO4を介して信号線群L31により回路ブロックBLK2と接続されている。回路ブロックBLK2の信号線群L11は、マイクロI/O MIO2を介して信号線群L12によりI/OバッファIOB2と接続され、信号線群L13によりモジュールMDL1の外部と接続される。また、回路ブロックBLK2の信号線群L21は、マイクロI/O MIO3を介して信号線群L22によりミニI/OバッファMIOB1に接続され、信号線群L23により、チップCHP1と同一モジュール内にあるチップCHP2内のミニI/OバッファMIOB2と接続されている。
【００１４】
信号線群L11、L12、L21、L22、L31、L32、L41、L42はそれぞれ、回路（回路ブロック、I/Oバッファ）固有の信号線群と電源制御インターフェース信号線群とを含んでいる。回路固有の信号線群は特に限定しないが、データ信号線やアドレス信号線などが含まれる。電源制御インターフェース信号線群の詳細については後述する。
【００１５】
図２は別の構成例である。回路ブロックBLK1は図１の回路ブロックBLK1と同一機能の回路ブロックであり、MIO1、MIO4はマイクロI/O、IOB1、IOB3はI/Oバッファである。CHP3はチップ、MDL2はモジュールである。回路ブロックBLK1の信号線群L41は、マイクロI/O MIO1を介して信号線群L42によりI/OバッファIOB1に接続され、信号線群L43によりモジュールMDL2の外部と接続される。回路ブロックBLK1の信号線群L32は、マイクロI/O MIO4を介して信号線群L31によりI/OバッファIOB3に接続され、信号線群L33によりモジュールMDL2の外部と接続される。
【００１６】
本発明では、各回路ブロックはマイクロI/Oを介して、回路ブロックの外部と通信を行っている。したがって、図１および図２のいずれの構成例でも回路ブロックBLK1の接続先はマイクロI/Oである。接続先が同じであることから、図１および図２のように、同じ回路ブロックBLK1を、その回路ブロックの電源制御に関するインターフェース仕様を変更することなくそのまま別々のチップまたはモジュールを構成するために使用することができる。これにより、モジュールの開発に必要な工数を大幅に削減できる。これは図１のチップCHP1と図２R>２のチップCHP3の製造プロセスが異なっていても可能であり、製造プロセス変更にともなう回路ブロックの変更を最小限に抑えることができる。具体的には、図２のチップCHP3は0.18μmのCMOSプロセスで製造されたチップであったとする。これに対して、図１のチップCHP1には0.13μmのCMOSプロセスを適用する。このプロセスの微細化によって同じチップ面積でも多くの回路を集積できるようになるため、チップCHP1には回路ブロックBLK1に加えて、回路ブロックBLK2も集積する。このように既開発の回路ブロックを他のチップに流用して新たなチップを開発するような場合に、各回路ブロックがマイクロI/Oを介して外部に接続する仕様となっていれば、流用する回路ブロックに対して電源制御インターフェースを追加開発する工程が不要となる。そのため、プロセスの微細化にともなう回路ブロックの修正を最小限に抑えることができる。
【００１７】
また、チップが異なれば回路ブロックのマイクロI/Oを介した通信先が変わることがある。例えば、回路ブロックBLK1の信号線群L31の接続先は図１と図２で異なる。図２の構成例では信号線群L32は、信号線群L31を介して最終的にはモジュールMDL2の外部に接続される。一方、図１の構成例では信号線群L32は、信号線群L31を介して最終的には同じチップCHP1上の回路ブロックBLK2に接続される。このようにチップ／モジュール構成を変更するのに伴って回路ブロックのマイクロI/Oを介した通信先が変わる場合にも、マイクロI/OにI/OバッファやミニI/Oバッファなどを接続することにより構成できる。その通信先が同一モジュール内の別チップにあるの場合には、比較的小さな負荷容量をドライブすればよいのでミニI/Oバッファを用い、その通信先が別モジュール内にある場合には、比較的大きな負荷容量をドライブする必要があるためにI/Oバッファを用いればよい。さらに、その通信先が同一チップ内にある場合には、I/OバッファやミニI/Oバッファは無くてもよいし、ミニI/Oバッファよりも小さな駆動力のバッファを接続してもよい。マイクロI/Oの存在によって、その通信先に従って使用するバッファを自由に選択でき、インターフェースの高速化と低電力化を図ることができる。
【００１８】
図３に本発明の基本構成を示している。回路ブロックBLKAと回路ブロックBLKBとはマイクロI/O MIOを介して信号線群LA, LBにより接続されている。一般に、回路ブロックとは多くのモジュール間で共有して使用することが可能な、ある機能を持ったひとまとまりの回路群である。いわゆるIPプロバイダの供給するIP(Intellectual Property：半導体集積回路に設けられる演算機能や信号制御機能等の機能上のまとまりを単位とする回路群)なども含まれる。本発明のマイクロI/Oを用いることが望ましい回路ブロックとは電源制御の単位となっている回路ブロックである。例えば、回路ブロックBLKAは、チップ全体に対する電源の投入／遮断とは独立に電源を供給／遮断が可能であるとする。回路ブロックBLKAの電源供給が遮断され、回路ブロックBLKBには電源供給がなされているという場合においては、回路ブロックBLKAから回路ブロックBLKBへの信号線がフローティング状態となり、仮に回路ブロックBLKAと回路ブロックBLKBとを直接接続すると、電源が供給されている回路ブロックBLKBに貫通電流が流れるという悪影響が生じる。マイクロI/Oを用いることにより、回路ブロックBLKAの電源制御に起因する回路ブロックBLKBの動作への悪影響を容易に防止することができる。
【００１９】
なお、上記の例において回路ブロックBLKBもまた、チップ全体に対する電源の投入／遮断とは独立に電源を供給／遮断が可能である回路ブロックであってもよい。また、回路ブロックBLKAと回路ブロックBLKBとが異なる動作電圧で動作する回路ブロックであってもよい。例えば、図１、図２に示したI/OバッファIOB1、IOB2、IOB3やミニI/OバッファMIOB1、MIOB2もまた回路ブロックの一種である。
【００２０】
本発明では、上述のように一つの回路ブロックBLKAと別の回路ブロックBLKBとのインターフェースは、マイクロI/Oを介して行われる構造になっている。回路ブロックBLKAと回路ブロックBLKBの電源電圧が異なる場合には、その間で信号振幅の変換（以下、レベル変換と呼ぶ）が必要になる。図４にレベル変換機能を有する場合の、図３に示したマイクロI/Oを含む本発明の基本構成例を示す。VDDA、VSSAは回路ブロックBLKAの電源と接地を、VDDB、VSSBは回路ブロックBLKAの電源と接地を示している。なお、回路に供給する電源電圧は高い電位と低い電位で定義されるが、電源は高い電位を、接地は低い電位をそれぞれ表すものとしてこれらの語を使用する。信号線d1、d3は回路ブロックBLKAと回路ブロックBLKBとの間の信号線群のうち、１ビット分を代表して示したものである。ここでは送信側の回路ブロックBLKAからの信号が信号線d1を通して出力され、マイクロI/O MIOを介して信号線d3を通して受信側の回路ブロックBLKBに入力されている。マイクロI/Oは電源VDDAと接地VSSAの間で動作するマイクロI/O前段回路MIOAと、電源VDDBと電源VSSB電源の間で動作するマイクロI/O後段回路MIOBとの二段の回路から構成されている。また、信号線d2はマイクロI/O前段回路MIOAとマイクロI/O後段回路MIOBとの間の複数本の信号線群を示している。回路ブロックBLKAから出力された信号振幅(VDDA-VSSA)の信号d1はマイクロI/O前段回路MIOAに入力され、マイクロI/O前段回路MIOAはレベル変換に必要な信号を信号線群d2を通してマイクロI/O後段回路MIOBに入力し、マイクロI/O後段回路MIOBは信号振幅(VDDB-VSSB)の信号に変換して、信号線d3を通して回路ブロックBLKBに入力する。
【００２１】
この構成により、最適な電源電圧を各回路ブロックに供給することができ、動作速度の向上と低電力化を同時に実現できる。例えばI/Oバッファ、ミニI/Oバッファ、リアルタイムクロック(RTC)、割り込み処理回路、DRAMリフレッシュ回路、低速・大容量メモリなどの回路ブロックには比較的高い電源電圧を供給し、それらの回路ブロックを構成するMOSトランジスタのしきい値電圧の絶対値を大きくすればよい。それらの回路ブロックは活性化率が比較的小さいために、サブスレッショルドリーク電流等のDC電流による電力消費が支配的であるが、そのDC電流による電力消費を小さくできる。一方、CPU、MPEG4アクセラレータ、高速・小容量メモリなどの回路ブロックには、比較的低い電源電圧を供給し、それらの回路ブロックを構成するMOSトランジスタのしきい値電圧の絶対値を小さくすればよい。高速動作が要求されるこれらの回路ブロックは、充放電電流による消費電流が支配的であるが、それを効率良く削減できる。
【００２２】
なお、回路ブロックを構成するMOSトランジスタのしきい値電圧やゲート絶縁膜厚は、その回路ブロックに供給される電源電圧や要求される動作速度に応じて適切な大きさのものにすればよい。チップあるいはモジュール内で一種類の大きさに限定するものではない。
【００２３】
つぎに、図４に示したような回路ブロックBLKAと回路ブロックBLKBの動作電圧が異なる場合を例に、マイクロI/Oの構成及び動作を説明する。マイクロI/Oが正常動作しているというためには、フローティング状態の信号線が入力されても、貫通電流が流れない状態になっている必要がある。電源供給の遮断パターンとして、以下の４つを考える。
(1)送信側の回路ブロックBLKAの電源供給とマイクロI/O前段回路MIOAの電源供給とが遮断される場合(VDDAあるいはVSSAへの電位供給が遮断される場合)。この状態を「電源遮断ケース１」と称する。
(2)受信側の回路ブロックBLKBの電源供給が遮断される(回路ブロックBLKBへのVDDBあるいはVSSBへの電位供給が遮断される)一方、マイクロI/O後段回路MIOBの電源供給は行われている場合。この状態を「電源遮断ケース２」と称する。
(3)送信側の回路ブロックBLKAの電源供給が遮断される(回路ブロックBLKAへのVDDAあるいはVSSAへの電位供給が遮断される)一方、マイクロI/O前段回路MIOAの電源供給は行われている場合。この状態を「電源遮断ケース３」と称する。
(4)受信側の回路ブロックBLKBの電源供給とマイクロI/O後段回路MIOBの電源供給とが遮断される場合(VDDBあるいはVSSBへの電位供給が遮断される場合)。この状態を「電源遮断ケース４」と称する。
【００２４】
電源遮断ケース４の場合には、基本的に図４R>４の構成例のままでマイクロI/Oは正常動作する。受信側の回路ブロックBLKB及びマイクロI/O後段回路MIOBの電源供給が遮断されているので、送信側の回路ブロックBLKAへの電源供給の有無に拘わらず、受信側回路ブロックBLKBまたはマイクロI/O後段回路MIOBに貫通電流が流れることはないためである。以下には電源遮断ケース１から３をサポートするためのマイクロI/Oの構成例を示す。
【００２５】
電源遮断ケース１においてマイクロI/Oが正常動作するようにしたのが、図５の構成例である。電源遮断ケース１とは、例えばチップへの電位（VDDA,VSSA,VDDB,VSSB）供給を行うレギュレータが、電位VDDAまたは電位VSSAの供給を遮断することによって行える。図５R>５の構成例では、信号線eが受信側の回路ブロックBLKBからマイクロI/O後段回路MIOBに入力されている。電源遮断ケース１の場合、マイクロI/O前段回路MIOAへの電源供給が遮断されるため、信号線群d2のうちマイクロI/O前段回路MIOAから出力されている信号線がフローティング状態になる。このフローティング状態の信号がマイクロI/O後段回路MIOBに入力されても、マイクロI/O後段回路MIOBに貫通電流等が流れないようにする必要がある。図５では、このマイクロI/Oの正常動作を実現するために、上記信号線eをマイクロI/O後段回路MIOBに入力している。したがって、回路ブロックBLKBは電位VDDAまたは電位VSSAの供給の遮断を認識する必要がある。例えば、回路ブロックBLKBの仕様に「電位VDDAまたは電位VSSAの供給が遮断された場合にはそれを通知する」という内容を含ませればよい。または、チップが複数のモードを有し、その特定のモードにおいては電位VDDAまたは電位VSSAの供給が遮断されるものとしておけばよい。この場合にはチップが当該特定のモードに入ることにより、回路ブロックBLKBは電位VDDAまたは電位VSSAの供給の遮断を認識することができる。受信側の回路ブロックBLKBが、送信側の回路ブロックBLKAの電源供給遮断を検出し、信号線eを用いてそれをマイクロI/O後段回路MIOBに送信することで、マイクロI/Oを正常動作させる。
【００２６】
電源遮断ケース１に加えて、電源遮断ケース２でもマイクロI/Oが正常動作するようにしたのが、図６の構成例である。電源遮断ケース２とは、例えばレギュレータからの電位VDDBまたは電位VSSBの供給は行いつつ、回路ブロックBLKBへの供給は阻止することによって行える。図６の構成例では、回路ブロックBLKBへの電源供給は、電源VDDBはそのまま供給されているが、接地VSSBが電源スイッチPSWBを介して供給されている。電源スイッチPSWBのオン・オフは、電源スイッチ制御回路PSCBにより制御されている。電源スイッチ制御回路PSCBが電源スイッチPSWBをオフするように制御することで、電源遮断ケース２の状態になる。この電源遮断ケース２が発生すると、信号線eがフローティング状態になる。そこで、電源スイッチ制御回路PSCBが電源スイッチPSWBをオフするように制御すると、信号線crを用いてそれをマイクロI/O後段回路MIOBに通知する。マイクロI/O後段回路MIOBは、この信号線crにより信号線eのフローティング状態を検出できるため、マイクロI/Oを正常動作させることができる。
【００２７】
電源遮断ケース１に加えて、電源遮断ケース３でもマイクロI/Oが正常動作するようにしたのが、図７の構成例である。電源遮断ケース３とは、例えばレギュレータからの電位VDDAまたは電位VSSAの供給は行いつつ、回路ブロックBLKAへの供給は阻止することによって行える。図７の構成例では、回路ブロックBLKAへの電源供給は、電源VDDAはそのまま供給されているが、接地VSSAが電源スイッチPSWAを介して供給されている。電源スイッチPSWAのオン・オフは、電源スイッチ制御回路PSCAにより制御されている。電源スイッチ制御回路PSCAが電源スイッチPSWAをオフするように制御することで、電源遮断ケース３の状態になる。この電源遮断ケース３が発生すると、信号線d1がフローティング状態になる。そこで、電源スイッチ制御回路PSCAが電源スイッチPSWAをオフするように制御すると、信号線csを用いてそれをマイクロI/O前段回路MIOAに通知する。マイクロI/O前段回路MIOAは、この信号線csにより信号線d1のフローティング状態を検出できるため、マイクロI/Oを正常動作させることができる。
【００２８】
図８は、電源遮断ケース１に加えて、電源遮断ケース２及び電源遮断ケース３でもマイクロI/Oが正常動作するようにした構成例である。図６および図７の構成例の組み合わせとして構成すればよく、ここでは詳しい説明は省略する。
【００２９】
図９は図８のマイクロI/Oのより詳しい構成例である。NAND1は２入力NAND回路、INV1、INV2はインバータ回路、AND1は２入力AND回路、MP1はPMOSトランジスタ、MN1はNMOSトランジスタである。LC1はレベル変換回路であり、入力信号(d2, /d2)の信号振幅(VDDA-VSSA)を増幅あるいは減衰させ、レベル変換回路LC1の電源電圧振幅(VDDB-VSSB)に一致させてd4に出力する。d4に出力する論理レベルは、d2として入力される論理レベルと同じである。レベル変換回路LC1の電源供給は、電源VDDBはそのまま供給されているが、接地VSSBがNMOSトランジスタMN1を介して供給されている。
【００３０】
電源遮断ケース１の場合、信号線eを'L'レベルにすることで、NMOSトランジスタMN1がオフし、PMOSトランジスタMP1がオンする。したがって、信号線d2および/d2がフローティング状態になってもオフ状態のNMOSトランジスタMN1により、レベル変換回路LC1に貫通電流が流れることが阻止される。さらに、このときレベル変換回路LC1の出力レベルはフローティング状態になるが、PMOSトランジスタMP1により信号線d4の論理レベルは'H'レベルに固定されるために、マイクロI/Oを正常動作させることができる。
【００３１】
電源遮断ケース２の場合、信号線crを'L'レベルにすることで、信号線eがフローティング状態になってもAND回路AND1に貫通電流が流れることなく、さらにその出力レベルは'L'レベルに固定されるために、マイクロI/Oを正常動作させることができる。
【００３２】
電源遮断ケース３の場合、信号線csを'L'レベルにすることで、信号線d1がフローティング状態になってもNAND回路NAND1に貫通電流が流れることなく、さらにその出力レベルは'H'レベルに固定されるために、マイクロI/Oを正常動作させることができる。
【００３３】
図１９にレベル変換回路LC1の構成例を示す。信号d1と相補信号/d1が入力される差動型のレベル変換回路である。
【００３４】
なお、図４〜図９の構成例においては、回路ブロックBLKAは１本の信号線d1により１ビット分の情報を送信する、いわゆるシングルエンド信号で通信が行われている。これに対して、デュアルレール信号で通信が行われる場合（回路ブロックBLKAが信号d1とその相補信号/d1を送信する、すなわち２本の信号線により１ビット分の情報を送信する）には、マイクロI/O前段回路MIOAは不要となる。デュアルレール信号で通信を行う場合の論理ゲートレベルの回路の構成例は、図９の構成例においてマイクロI/O前段回路MIOAを削除し、信号d1が信号/d2として、信号/d1が信号d2としてレベル変換回路LC1に入力されるようにした回路に相当する。もちろんこの場合、信号線csは不要である。
【００３５】
図９の入出力信号関係をまとめると図１０のようになる。送信側回路ブロックSNDと受信側回路ブロックRCVの各電源供給状態(ON, OFF1, OFF2)における信号線d1,e,cs,crの論理レベルを示している。回路ブロックの電源供給状態”ON”とはVDDA/VDDBおよびVSSA/VSSBの電位供給がなされている状態である。回路ブロックの電源供給状態”OFF1”とはVDDA/VDDBおよびVSSA/VSSBの電位供給がなされ、マイクロI/O（送信側回路ブロックの場合はその前段回路または受信側回路ブロックの場合はその後段回路）への電源供給はなされているが、電源スイッチPSWAや電源スイッチPSWBのような手段により回路ブロックへの電源供給が遮断されている状態である。回路ブロックの電源供給状態”OFF2”はVDDA/VDDBまたはVSSA/VSSBの電位供給が遮断された状態である'*'はフローティング状態を含む全ての状態を示す。'-は'H'レベルまたは'L'レベルの状態を示す。
【００３６】
以上により、回路ブロックを構成しているMOSトランジスタのしきい値電圧の絶対値が小さいことによって無視できないサブスレッショルドリーク電流が流れる場合や、MOSトランジスタの酸化膜を薄くしたために無視できないゲートトンネルリーク電流が流れる場合でも、その回路ブロックを使用しない時に上記電源遮断ケース１〜４の状態によって、電源供給を遮断することができる。これにより、リーク電流によるモジュールの不要な電力消費を最小限に抑えることができる。また、これらの制御によりフローティング状態となったノードに起因して貫通電流が流れることを、マイクロI/Oにより阻止することができることが理解される。なお、回路ブロックを構成するMOSトランジスタのしきい値電圧やゲート絶縁膜厚および、電源スイッチを構成するMOSトランジスタのしきい値電圧やゲート絶縁膜厚は特に限定しない。電源スイッチは電源スイッチのゲート端子の電位を制御することで大きなオン電流と十分に小さなオフ電流を得る必要がある。そのため、回路ブロックを構成するMOSトランジスタのしきい値電圧よりも高いしきい値電圧とし、回路ブロックを構成するMOSトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜で構成する方が望ましい。ここで、ゲート絶縁膜厚とはゲート絶縁膜材料の誘電率等を考慮した実効的なゲート絶縁膜厚である。
【００３７】
また、図９の構成例において、レベル変換回路LC1の接地電位供給はNMOSトランジスタMN1を介して行っているが、この方法に限定しない。レベル変換回路LC1内の一部あるいは全部の回路について、NMOSトランジスタMN1を用いる代わりにPMOSトランジスタを、電源VDDBとレベル変換回路LC1の間に挿入し、電源遮断ケース１の場合にそのPMOSトランジスタをオフするように構成してもよい。
【００３８】
また、図６から図８の構成例では、電源遮断ケース２または電源遮断ケース３を実現するために、電源スイッチとしてNMOSトランジスタPSWAまたはNMOSトランジスタPSWBを回路ブロックと接地線の間に設置している。これに対して、電源スイッチとしてPMOSトランジスタを回路ブロックと電源線の間に設置してもよい。
【００３９】
さらに、電源遮断ケース１〜４の全てのケースを有する必要はなく、チップまたはモジュールの仕様に応じて適宜設ければよい。電源遮断ケース１が存在しない場合には、AND回路AND1の代わりにバッファ回路を挿入し、信号線crをバッファリングした後にそのままNMOSトランジスタMN1とPMOSトランジスタMP1のゲート端子に接続すればよい。また、電源遮断ケース２が存在しない場合には、AND回路AND1の代わりにバッファ回路を挿入し、信号線eをバッファリングした後にそのままNMOSトランジスタMN1とPMOSトランジスタMP1のゲート端子に接続すればよい。さらにまた、上記電源遮断ケース３が存在しない場合には、NAND回路NAND1の代わりにインバータ回路を挿入し、信号線d1をインバートした後にそのまま信号線/d2に接続すればよい。この他種々の電源遮断ケースの組み合わせに対応できる。
【００４０】
なお、図４から図９においてわかりやすさのために、回路ブロック間で送受信される信号を１ビットの場合で説明した。通常、回路ブロック間で信号をやりとりするための信号線は複数ビット分存在し、これらの複数ビット分の信号線に対して、制御信号e, cr, csを設ければよいのであって、１ビット毎に制御信号を設ける必要があるという訳ではない。また、通常、回路ブロックは送信、受信可能であって、回路ブロックを送信側、受信側とに分けて説明したが、わかりやすさを考えてのために過ぎない。また、図４〜図９の例では差動型のレベル変換回路を用いることを想定しているが、インバータ型のレベルダウン回路を用いてもよく、また回路ブロック間の動作電圧が同じであればレベル変換回路が不要になる。かかる変更に応じた回路変更は種々可能である。
【００４１】
＜第２の実施の形態＞
図１１は、図６から図８の電源スイッチ制御回路PSCAあるいはPSCBのインターフェース構成例である。電源スイッチPSWを制御する電源スイッチ制御回路PSCは、要求線reqと応答線ackによるハンドシェイクによって、電源スイッチPSWのオン・オフを制御し、回路ブロックBLKの電源供給状態を制御している。ここでは、要求線reqを'H'レベルにする(時刻T1)ことで電源スイッチPSWがオンし、回路ブロックBLKに電源供給を行う。完全に電源スイッチPSWがオンし、回路ブロックBLKへの電源供給が完了した後、応答線ackが'H'レベルになる(時刻T1B)ことで、電源スイッチ制御回路外部に回路ブロックBLKが動作可能状態に移行したことを通知する。逆に、要求線reqを'L'レベルにする(時刻T2)ことで電源スイッチPSWをオフし、回路ブロックBLKを電源遮断状態に制御する。完全に電源スイッチPSWがオフし、応答線ackが'L'レベルになる(時刻T2B)ことで、電源スイッチ制御回路外部に回路ブロックBLKが電源遮断状態に移行したことを通知する。
【００４２】
図８では電源スイッチ制御回路からマイクロI/Oへ電源スイッチのオン・オフ状態を示す信号が信号線csやcrを通じて出力されている。図１１の構成例では、信号線cがそれらの信号線に相当し、信号線cは応答線ackよりも十分に早くに確定させている。例えば、応答線ackが'H'レベルになるより以前(時刻T1A)に、信号線cが'H'レベルになっている。また、応答線ackが'L'レベルになるより以前(時刻T2B)に、信号線cが'L'レベルになっている。このように、信号線cは応答線ackよりも十分に早くに確定させる。電源スイッチPSWの制御後、回路ブロックBLKに信号が入出力可能になった状態において、マイクロI/Oが動作可能な状態になっていなければ回路ブロック間の通信に誤動作が生じる。応答線ackが'H'レベルに確定する以前に、信号cによりマイクロI/Oを動作可能な状態に制御しておくことが望ましい。
【００４３】
なお、簡単のために、回路ブロックには電源スイッチを介して接地が接続されているものとして説明をしているが、リーク電流等によるDC的な電力消費が問題にならない場合には電源スイッチによる電源供給遮断は必要ない。例えば、高い動作電圧で動作し、厚いゲート絶縁膜を有するトランジスタで構成されるI/Oバッファがこの例に相当する。また、しきい値電圧が高いトランジスタで構成された回路であって、DC的な電力消費が問題にならない場合もある。その場合には電源スイッチを介して接地に接続する必要がない。電源スイッチを使用するか否かは、回路ブロックを構成しているMOSトランジスタの構成や、回路ブロックを構成している回路の特性に応じて決定される。
【００４４】
また、回路ブロックを電源スイッチを介して接地に接続した場合には、ある回路ブロックから発生したノイズが、接地を介して別の回路ブロックに伝播することを抑制することができる。接地線を介したノイズの伝播が電源スイッチを介することで減衰される。電源スイッチは抵抗に相当し、その抵抗と各回路ブロックの寄生容量や、接地線の寄生容量によってローパスフィルタが形成されるためである。例えば、回路ブロックBLKAが高速で動作するデジタル回路、回路ブロックBLKBが高精度なA/Dコンバータ等のアナログ回路である場合を考える。一般にデジタル回路にはアナログ回路よりも低い電源電圧を印加するため、電源VDDA＜電源VDDBとするのが適当である。また、接地VSSAと接地VSSBはチップ内あるいはモジュール外部等で接続されるのが一般的である。この場合、電源VDDAと電源VDDBはその電圧が異なるために、モジュール外部においても分離されているので、電源VDDAに発生したデジタル回路のノイズが電源VDDBに伝播することは少ない。しかし、接地VSSAと接地VSSBは接続されているために、電源スイッチがない場合には、デジタル回路のノイズは接地VSSA及び接地VSSBを介してアナログ回路に直接伝播されてしまう。しかし電源スイッチを接地に設けることによって、図８の構成例に即して説明すると、デジタル回路から発生したノイズは、電源スイッチPSWAによって減衰されて接地VSSA及び接地VSSBに伝播する。さらに、この接地VSSA及び接地VSSB上のノイズも、電源スイッチPSWBによって減衰されて、アナログ回路の実質的な接地線である仮想接地線VSSMBに伝播する。このようにしてデジタル回路とアナログ回路のノイズのカップリングが低減できる。
【００４５】
＜第３の実施の形態＞
回路ブロックを構成しているMOSトランジスタの基板端子（ウェル）の接続形態は多様な形態が考えられる。図１２はPMOSトランジスタMP2の基板端子vbpは電源VDDに、NMOSトランジスタMN2の基板端子vbnは接地VSSに接続されている構成例である。NMOSトランジスタMN2の基板端子vbnを接地VSSに接続することにより、電源スイッチPSWがオフされた場合には仮想接地線VSSMの電位が上昇するために、NMOSトランジスタMN2のソース・基板間に基板バイアスが印加されることになる。これにより、基板バイアス効果によってNMOSトランジスタMN2に流れるリーク電流を小さくすることができる。一方、vbnを仮想接地線VSSMに接続してもよい。この場合にはNMOSトランジスタMN2のウェル電位とソース電位とが等しくなるために、トランジスタの高速動作に適している。
【００４６】
図１３の構成例では、回路ブロックを構成しているPMOSトランジスタMP2の基板端子vbpと、NMOSトランジスタMN2の基板端子vbnの電位を、基板電圧制御回路VBCによって制御した例である。vbpとvbnの電位は特に限定しないが、回路ブロックBLKを高速動作させるためには、vbpには低い電圧（VDDまたはそれ以下の電圧）を、vbnには高い電圧（VSSまたはそれ以上の電圧）を印加すればよい。さらには、回路ブロックBLKに要求される動作速度に応じて、最適な電位を基板端子vbp、vbnに印加してもよい。特にその電位をプロセスや温度、電源電圧に応じて決定すれば、プロセスばらつきや温度・電源電圧変動を補償できる。
【００４７】
なお、図１２や図１３では回路ブロックBLKの中の、インバータ回路の構成例を示しているが、これはCMOS論理回路の典型例として示したに過ぎず、種々の回路に対して適用できる。
【００４８】
＜第４の実施の形態＞
回路ブロックのレイアウトについて説明する。図１４は、図１２で示した回路ブロックBLKのレイアウト配置例を示している。RUSRは回路ブロックBLKを構成しているMOSトランジスタを配置する領域である。RPWR1、RPWR2、RPWR3、RPWR4、RPWR5、RPWR6、RPWR7、RPWR8で構成されるリング状の領域は、図１２でいう電源線VDD、接地線VSS、仮想接地線VSSMなどの電源幹線が、比較的太い配線幅の配線で周回して配置されており、電源リングを形成している。これにより、回路ブロックを構成しているMOSトランジスタに供給される電源線、接地線、仮想接地線を低抵抗化している。
【００４９】
電源スイッチPSWは上記電源リングの四辺の領域(RPWR2、RPWR4、RPWR6、RPWR8)に配置することが望ましい。特に電源スイッチPSWは、領域RPWR4, RPWR8に配置することが望ましい。図１５に示すように、回路ブロックを構成するスタンダードセルCELLに電源、接地を供給する電源線VDD105(M1)、仮想接地線VSSM105(M1)は、横方向に延伸している。そのため、領域RPWR4, RPWR8に電源スイッチPSWを配置することにより、配線抵抗の影響を小さくできる。一方、電源スイッチPSWを領域RPWR2, RPWR6に配置する場合には、領域RPWR4, RPWR8に配置される電源線VDD、接地線VSSの配線抵抗の影響が大きくなる。そのため、領域RPWR4, RPWR8に電源スイッチPSWを優先的に配置し、さらに電源スイッチPSWのオン抵抗の影響を減らしたい場合にさらに領域RPWR2, RPWR6にも電源スイッチPSWを配置することが望ましい。また、図１２などに図示されている電源スイッチ制御回路PSCや、図１３の基板バイアス制御回路VBCは、上記電源リングの四隅の領域(RPWR1、RPWR3、RPWR5、RPWR7)に配置することができる。回路ブロックが大きくなれば領域RUSRが大きくなり、これに応じて領域RPWR2, RPWR4, RPWR6, RPWR8も大きくなり、回路ブロックの規模の大きさに応じたゲート幅となるように電源スイッチPSWを配置できる。これに対して、領域RPWR1, RPWR3, RPWR5, RPWR7の大きさは回路ブロックの規模に影響を受けない。この意味からも、電源スイッチ制御回路PSCや図１３の基板バイアス制御回路VBCを上記電源リングの四隅の領域に配置することが望ましい。
【００５０】
図１５は、図１４のR14の部分について、より具体的な電源線VDD、接地線VSS、仮想接地線VSSMのレイアウトを図示したものである。VDD100〜VDD110は電源線、VSS101〜VSS103およびVSS107〜VSS113は接地線、VSSM101〜VSSM107は仮想接地線を示している。SIG100は縦方向に電源リングを横断する配線を代表して一本だけ示したものであり、SIG101は横方向に電源リングを横断する配線を代表して一本だけ示したものである。図１５で各記号の後の括弧内に記述しているM1〜M4の記号は、その配線を設置するために使用した配線層名を示している。複数記述されている場合には、それらの複数の配線層で配線されていることを示している。M4はM3よりも、M3はM2よりも、M2はM1よりも半導体基板から見て上層の配線層である。また、×印入りの四角印の記号は各配線層を接続するためのビア(VIA)を示している。RPWRで示している部分が電源リング領域であり、RUSRで示している部分が回路ブロックを構成しているMOSトランジスタを配置する領域である。
【００５１】
電源リングは半導体基板より比較的上層の配線層M2乃至M4によって、VDD101〜VDD103、VSS101〜VSS103、VSSM101〜VSSM103、VSS111〜VSS113によって構成されている。半導体基板より比較的上層の配線層は下層の配線層と比較してピッチを広くすることができるために配線層厚さを厚くでき、シート抵抗を小さくできて低抵抗な配線が実現できる。電源リングにこのような低抵抗な配線を用いることで、電源リングを低抵抗に形成することができ、いわゆる電圧ドロップを小さく抑えることができる。
【００５２】
図１５では、上記電源リングを縦方向にシャントする縦方向電源幹線RPWRVを、VDD106およびVSSM106によって形成している。また、電源リングを横方向にシャントする横方向電源幹線RPWRHを、VDD107、VSS107、VSSM107によって形成している。これらにより、さらに電源リングを低抵抗化できる。ここでは縦方向電源幹線RPWRVの横方向の配置間隔および、横方向電源幹線RPWRHの縦方向の配置間隔は特に限定しないが、縦方向電源幹線RPWRVには比較的下層のM2配線層を用いているため、あまり多くの縦方向電源幹線RPWRVを配置すると、回路ブロックを構成しているMOSトランジスタの信号線配線のためのチャネルを少なくしてしまうことになる。したがって、例えば約100μmおきに配置するのが適当である。一方、横方向電源幹線RPWRHには比較的上層のM4配線層を用いているため上記信号線配線のためのチャネルを少なくすることは少ない。そのため、多くの数の横方向電源幹線RPWRHを配置できる。
【００５３】
上記電源リングから回路ブロックを構成しているMOSトランジスタへの電源供給RCELLはM1配線層を用いて、VDD105およびVSSM105によって行っている。多くのスタンダートセルCELL100を並べて回路を構成する場合、全セルに電源が供給されるようにRCELLを縦方向にスタンダートセルの配置間隔で配置することになる。なお、回路ブロックを構成しているMOSトランジスタの信号線を配線するためのチャネルは、主にM1〜M3の配線層を用いる。同様な理由で、電源リングの四隅の領域には、電源線、接地線にはM4の配線層を用いてそれより下層の配線を用いていない。電源スイッチ制御回路PSCや基板バイアス制御回路VBCを設ける場合には、十分な数の配線層M1〜M3を用いて回路を構成する。これらの回路を設けない場合には、電源線、接地線のためにこれらの配線層を用いることができる。
【００５４】
電源リング外部から電源リングへの電源および接地の供給は、VDD109、VDD110、VSS109、VSS110によって行っている。それぞれM4配線層およびM1配線層を用いているため、回路ブロックとマイクロI/Oとの間の信号線の配線には、SIG100およびSIG101で示したようにM2配線層およびM3配線層を用いることができる。
【００５５】
簡単のために、VDD100とVDD103を電気的に接続するための配線VDD108は一本だけが図示されているが、実際にはある間隔で多数配置して低抵抗に接続するのが適当である。また、VDD108のごとくVDD100とVDD101を縦方向に直接電気的に接続する配線が図示されていないが、M2配線層を用いてVDD108と同様に配置することが望ましい。また、簡単のために、VSS103とVSS113を電気的に接続するための配線VSS108は一本だけが図示されているが、実際にはある間隔で多数配置して低抵抗に接続するのが適当である。また、VSS108のごとくVSS101とVSS111を縦方向に直接電気的に接続する配線が図示されていないが、M3配線層を用いてVSS108と同様に配置することが望ましい。
【００５６】
上記レイアウトにより、配線層を効率良く使用して、スタンダートセルCELL100への低インピーダンスな電源供給が可能になる。なお、図１５は配線層が４層ある場合の構成例であるが、より多くの配線層がある場合には、図１５の構成図でさらにその配線層を用いて電源リングをさらに低抵抗に構成することができる。その配線層の具体的な使用方法は限定しないが、最上層の配線層(図１５の場合M4)と最下層の配線層(図１５の場合M1)を用いて電源リング外部から電源リングへの電源および接地の供給を行うのが適当である。これにより、回路ブロックとマイクロI/Oとの間の信号線配線のために、多くの配線層を効率良く用いることができる。また、横方向電源幹線RPWRHは最上位層の配線層(図１５の場合M4)を用いて実現した方がよい。回路ブロックを構成しているMOSトランジスタの信号線を配線するためのチャネルを多く取れるためである。
【００５７】
＜第５の実施の形態＞
図１６は本発明のチップ断面図例を示している。PSUB100はP型基板、NW100、NW110はN型ウェル、PW100、PW110はP型ウェル、NISO100およびNISO110はNW100およびNW110よりも深い位置に生成した不純物層であり、いわゆる三重ウェル構造を構成するためのディープN型ウェルである。P100およびP101はP型拡散層であり、ゲート電極G100およびゲート絶縁膜T100とともにPMOSトランジスタMP100を構成している。P110およびP111もP型拡散層であり、ゲート電極G110およびゲート絶縁膜T110とともにPMOSトランジスタMP110を構成している。N100およびN101はN型拡散層であり、ゲート電極G101およびゲート絶縁膜T101とともにNMOSトランジスタMN100を構成している。N110およびN111もN型拡散層であり、ゲート電極G111およびゲート絶縁膜T111とともにNMOSトランジスタMN110を構成している。N102はN型拡散層であり、N型ウェルNW100に電位を供給するための、PMOSトランジスタPMOS100の基板端子である。P102はP型拡散層であり、P型ウェルPW100に電位を供給するための、NMOSトランジスタNMOS100の基板端子である。N112はN型拡散層であり、N型ウェルNW110に電位を供給するための、PMOSトランジスタPMOS110の基板端子である。P112はP型拡散層であり、P型ウェルPW110に電位を供給するための、NMOSトランジスタNMOS110の基板端子である。S100はP型拡散層であり、PSUB100に電位をここから供給する。
【００５８】
このような三重ウェル構造を用いることにより、各回路ブロックの電源の電位と接地の電位を独立して設定できる。例えば図４の構成例の回路ブロックBLKAはディープN型ウェルNISO100上に、MOSトランジスタMP100、MN100のように構成でき、回路ブロックBLKBはディープN型ウェルNISO110上に、MOSトランジスタMP110、MN110のように構成できる。各回路ブロックで独立してMOSトランジスタの基板電位を設定できることから、図１３R>３の構成例が実現できる。
【００５９】
図１７は図４の構成例のレイアウト例を示している。ここでは簡単のため、図１６のディープN型ウェルのレイアウトだけを図示している。NISOBLKAは回路ブロックBLKAのディープN型ウェル、NISOBLKBは回路ブロックBLKBのディープN型ウェル、NISOMIOA1〜NISOMIOA3はマイクロI/O前段回路MIOAのディープN型ウェル、NISOMIOB1〜NISOMIOB3はマイクロI/O後段回路MIOBのディープN型ウェルを示している。ディープN型ウェルNISOBLKAはディープN型ウェルNISOMIOA1〜NISOMIOA3と同じ電位(VDDA)であるために接続して形成してもよい。ディープN型ウェルNISOBLKBはディープN型ウェルNISOMIOB1〜NISOMIOB3と同じ電位(VDDB)であるために接続して形成してもよい。また、ディープN型ウェルNISOMIOA1〜NISOMIOA3とディープN型ウェルNISOMIOB1〜NISOMIOB3の間に、図１６のP型拡散層S100を設けてもよい。回路ブロックBLKAと回路ブロックBLKBで発生したノイズがお互い干渉し合うのを低減することができる。
【００６０】
＜第６の実施の形態＞
回路ブロックのテスト容易化手法の一つとして、本発明のマイクロI/Oにスキャン機能を付加した場合の構成例を図１８に示す。図１８で、BLKAは送信側の回路ブロック、BLKBは受信側の回路ブロック、MIOb1からMIObnはそれぞれ１ビット分のマイクロI/Oを示している。LA1からLAnはマイクロI/Oへの入力信号であり、LB1からLBnはマイクロI/Oからの出力信号である。ここでは簡単のために、図８で図示したようなcr、cs、eなどの制御信号と電源関係の接続は省略している。si0がスキャンデータの入力であり、si1、si2、sinの順番にそのデータがシフトしていく。
【００６１】
一般のフリップフロップ(FF)のスキャンは、フリップフロップの内部状態をチップ外部から強制的に設定する場合に用いられる。ここでは、マイクロI/Oへの入力(LA1〜LAn)を無視して、強制的にsi0からの入力データでマイクロI/Oの出力(LB1〜LBn)を設定する。具体的なマイクロI/Oの構成例は省略するが、例えばマイクロI/O内にフリップフロップを設け、複数のマイクロI/Oでシフトレジスタを形成することで実現できる。また、このスキャンパスを用いることにより、マイクロI/Oへの入力(LA1〜LAn)の値を、LAnからLA1の順番でsinに出力できる。以上のようにマイクロI/Oにスキャン機能を付加することにより、回路ブロックの機能検証を容易に短時間に実行することができる。
【００６２】
以上、本発明者によりなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば回路の具体的構造やレイアウト構造は、種々の実施形態を取ることができる。
【符号の説明】
【００６３】
BLK1、BLK2、BLKA、BLKB、BLK……回路ブロック
MIO1、MIO2、MIO3、MIO4、MIO、MIOb1、MIOb2、MIObn……マイクロI/O
IOB1、IOB2、IOB3……I/Oバッファ
MIOB1、MIOB2……ミニI/Oバッファ
CHP1、CHP2、CHP3……チップ
MDL1、MDL2……モジュール
L11、L12、L13、L21、L22、L23、L24、L31、L32、L33、L41、L42、L43、LA、LB、d……信号線群
VDDA、VDDB、VDD……電源
VSSA、VSSB、VSS……接地
MIOA……マイクロI/O前段回路
MIOB……マイクロI/O後段回路
d1、d2、e、cr、cs、/d2……信号線
PSCA、PSCB、PSC……電源スイッチ制御回路
ctla、ctlb……電源スイッチ制御回路のインターフェース信号群
PSWA、PSWB、PSW……電源スイッチ
VSSMA、VSSMB、VSSM……仮想接地線
NAND1……NAND回路
INV1、INV2……インバータ回路
AND1……AND回路
LC1……レベル変換回路
MN1、MN2、MN100……NMOSトランジスタ
MP1、MP2、MP100……NMOSトランジスタ
req……要求線
ack……応答線線
vbp……PMOSトランジスタの基板端子
vbn……NMOSトランジスタの基板端子
VBC……基板バイアス制御回路
RPWR1、RPWR2、RPWR3、RPWR4、RPWR5、RPWR6、RPWR7、RPWR8……電源リングを形成している領域
RUSR……回路ブロックを構成しているMOSトランジスタを配置する領域
VDD100、VDD101、VDD102、VDD103、VDD104、VDD105、VDD106、VDD107、VDD108、VDD109、VDD110……電源線
VSS100、VSS101、VSS102、VSS103、VSS104、VSS105、VSS106、VSS107、VSS108、VSS109、VSS110、VSS111、VSS113……接地線
VSSM100、VSSM101、VSSM102、VSSM103、VSSM104、VSSM105、VSSM106、VSSM107……仮想接地線
SIG100、SIG101……信号線
RPWRV……縦方向電源幹線
RPWRH……横方向電源幹線
CELL100……スタンダートセル。
【図１】
2010283885.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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