(57)【要約】【課題】  オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置の製造方法を提供することを目的とする。【解決手段】  ＣＭＯＳトランジスタ１は、ゲート電極９と、Ｎ＋型のソース領域３と、Ｎ＋型のドレイン領域４を備える。ＤＭＯＳトランジスタ２１は、ゲート電極２９と、Ｎ＋型のソース領域２３と、Ｎ―型のドリフト領域３０と、ドレイン領域２４と、シリサイド層３２ａを備える。ゲート電極９のソース領域３側とドレイン領域４側の側部にはサイドウォール８Ｂが設けられ、ゲート電極２９のソース領域２３側とドレイン領域２４側の側部にはサイドウォール２８Ｃ、２８Ｄが設けられている。ドレイン領域２４側のサイドウォール２８Ｃは、ソース領域２３側のサイドウォール２８Ｄ、及びサイドウォール２Ｂよりもチャネル方向に沿う厚さが厚い。さらに、シリサイド層３２ａがゲート電極９上面のドレイン領域２４側端まで形成されている。【選択図】  図１
2010141006.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層に、ＣＭＯＳトランジスタと、ＤＭＯＳトランジスタとが形成され、
前記ＣＭＯＳトランジスタは、
前記半導体層上に第１絶縁膜を介して形成された第１ゲート電極と、
前記半導体層の表面に、前記第１ゲート電極に隣接して設けられた第２導電型の第１ソース領域と、
前記半導体層の表面に、前記第１ソース領域と共に前記第１ゲート電極を挟むように設けられた２導電型の第１ドレイン領域と、
前記第１ゲート電極上に形成された第１シリサイド層を備え、
前記ＤＭＯＳトランジスタは、
前記半導体層上に第２絶縁膜を介して形成された第２ゲート電極と、
前記半導体層の表面に、前記第２ゲート電極に隣接して設けられた第２導電型の第２ソース領域と、
前記半導体層の表面に、前記第２ソース領域と共に前記第２ゲート電極を挟むように設けられた第２導電型のドリフト領域と、
前記半導体層の表面に、前記ドリフト領域に隣接し、前記第２ソース領域と共に前記第２ゲート電極を挟むように設けられた第２導電型の第２ドレイン領域と、
前記第２ゲート電極上に形成された第２シリサイド層を備え、
前記第１ゲート電極の第１ソース領域側及び第１ドレイン領域側の側部に第１サイドウォールが設けられ、前記第２ゲート電極の第２ソース領域側及び第２ドレイン領域側の側部に第２サイドウォールが設けられ、
前記第２ドレイン領域側の前記第２サイドウォールは、前記第２ソース領域側の前記第２サイドウォール、及び前記第１サイドウォールよりもチャネル方向に沿う厚さが厚く、さらに前記第２シリサイド層が前記第２ゲート電極上面の前記第２ドレイン領域側端まで形成されていることを特徴とする半導体装置。
【請求項２】
前記第２ソース領域上、及び前記第２ドレイン領域上に、さらに第３シリサイド層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、
前記ゲート電極のドレインが形成される側に第１サイドウォールを形成する工程と、
前記ゲート電極と、前記第１サイドウォールを含む前記半導体層上に第１絶縁膜を堆積させる工程と、
前記第１絶縁膜をエッチングすることにより、前記第１サイドウォールの側部に接するように第２のサイドウォールを形成し、前記ゲート電極のソースが形成される側に第３サイドウォールを形成する工程と、
前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第１サイドウォール及び前記第２サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と
前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、
前記ゲート電極のドレインが形成される側に第１サイドウォールを形成する工程と、
前記ゲート電極と、前記第１サイドウォールを含む前記半導体層上に第１絶縁膜を堆積させる工程と、
前記第１絶縁膜上の、前記ゲート電極よりドレインが形成される側にマスクを形成する工程と、
前記マスクを用いて前記第１絶縁膜の一部をエッチングすることにより、前記第１サイドウォールの側部に接するように第２サイドウォールを形成し、前記ゲート電極のソース側が形成される側に第３サイドウォールを形成する工程と、
前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第１サイドウォール及び前記第２サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と
前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記ゲート電極のドレインが形成される側に第１サイドウォールを形成する工程は、
前記ゲート電極を含む前記半導体層上に第２絶縁膜を堆積させる工程と、
前記第２絶縁膜をエッチングすることにより、前記ゲート電極の側壁に第１サイドウォールを形成する工程と、
前記ゲート電極のソースが形成される側の前記第１サイドウォールに開口部を有するマスクを用いて、前記ソースが形成される側の前記第１サイドウォールをエッチングする工程と
を含むことを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にＤＭＯＳトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
近年、コンピュータ等のＣＰＵに使用される電源が低電圧化するのに伴い、同期整流方式によるスイッチング電源回路が多用されている。この電源回路には、入力電圧に応じて数Ｖから数十Ｖの耐圧を持つＤＭＯＳトランジスタが用いられている。電源回路用のＤＭＯＳトランジスタとしては高速且つ低抵抗の素子が適している。
【０００３】
このようなＤＭＯＳトランジスタでは、高耐圧化のためにドレイン領域にドリフト層（電界緩和部）が設けられている。（例えば、特許文献１）。オフセット層は、ドレイン層より低濃度に不純物導入され、ドレイン層のコンタクト領域の周囲を取り囲むようにレイアウトされる。このようなＤＭＯＳトランジスタでは、素子の耐圧はオフセット層の水平方向の長さに比例する。
【０００４】
このドリフト層の長さは通常マスク合わせにより決定される。ゲート電極のドレイン側にマスクを形成し、このマスクに対して自己整合的にイオン注入を行う。これにより、イオン注入された領域がドレイン層となり、マスクの下部でイオン注入がされない不純物が低濃度に導入された領域がドリフト層となる。しかし、この方法では、マスクのずれを考慮してマージンとして、マスクをゲート電極上部まで形成する必要がある。これにより、ゲート電極上でマスクが形成された領域には、シリサイド層が形成されず、その分オン抵抗が大きくなってしまうという問題がある。
【特許文献１】特開２００４−３４９３７７号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、第１導電型の半導体層に、ＣＭＯＳトランジスタと、ＤＭＯＳトランジスタとが形成され、前記ＣＭＯＳトランジスタは、前記半導体層上に第１絶縁膜を介して形成された第１ゲート電極と、前記半導体層の表面に、前記第１ゲート電極に隣接して設けられた第２導電型の第１ソース領域と、前記半導体層の表面に、前記第１ソース領域と共に前記第１ゲート電極を挟むように設けられた２導電型の第１ドレイン領域と、前記第１ゲート電極上に形成された第１シリサイド層を備え、前記ＤＭＯＳトランジスタは、前記半導体層上に第２絶縁膜を介して形成された第２ゲート電極と、前記半導体層の表面に、前記第２ゲート電極に隣接して設けられた第２導電型の第２ソース領域と、前記半導体層の表面に、前記第２ソース領域と共に前記第２ゲート電極を挟むように設けられた第２導電型のドリフト領域と、前記半導体層の表面に、前記ドリフト領域に隣接し、前記第２ソース領域と共に前記第２ゲート電極を挟むように設けられた第２導電型の第２ドレイン領域と、前記第２ゲート電極上に形成された第２シリサイド層を備え、前記第１ゲート電極の第１ソース領域側及び第１ドレイン領域側の側部に第１サイドウォールが設けられ、前記第２ゲート電極の第２ソース領域側及び第２ドレイン領域側の側部に第２サイドウォールが設けられ、前記第２ドレイン領域側の前記第２サイドウォールは、前記第２ソース領域側の前記第２サイドウォール、及び前記第１サイドウォールよりもチャネル方向に沿う厚さが厚く、さらに前記第２シリサイド層が前記第２ゲート電極上面のドレイン領域側端まで形成されていることを特徴とする。
【０００７】
本発明の別態様の半導体装置の製造方法は、半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、前記ゲート電極のドレインが形成される側に第１サイドウォールを形成する工程と、前記ゲート電極と、前記第１サイドウォールを含む前記半導体層上に第１絶縁膜を堆積させる工程と、前記第１絶縁膜をエッチングすることにより、前記第１サイドウォールの側部に接するように第２のサイドウォールを形成し、前記ゲート電極のソースが形成される側に第３サイドウォールを形成する工程と、前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第１サイドウォール及び前記第２サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程とを備えたことを特徴とする。
【０００８】
本発明の別態様の半導体装置の製造方法は、  半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体層のドレインが形成される側にイオン注入を行い、不純物拡散層を形成する工程と、前記ゲート電極のドレインが形成される側に第１サイドウォールを形成する工程と、前記ゲート電極と、前記第１サイドウォールを含む前記半導体層上に第１絶縁膜を堆積させる工程と、前記第１絶縁膜上の、前記ゲート電極よりドレインが形成される側にマスクを形成する工程と、前記マスクを用いて前記第１絶縁膜の一部をエッチングすることにより、前記第１サイドウォールの側部に接するように第２サイドウォールを形成し、前記ゲート電極のソース側が形成される側に第３サイドウォールを形成する工程と、前記半導体層にイオン注入を行い、前記半導体層のドレインが形成される側に、ドレイン領域を形成し、前記第１サイドウォール及び前記第２サイドウォールの下部にドリフト領域を形成し、前記半導体層のソースが形成される側に、ソース領域を形成する工程と前記ゲート電極上、前記ドレイン領域上、及び前記ソース領域上にシリサイド層を形成する工程とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明は、オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＣＭＯＳトランジスタとＤＭＯＳトランジスタとを同一基板上に混載して形成した半導体の装置断面図である。図１（Ａ）はＣＭＯＳトランジスタ領域の断面図であり、図１（Ｂ）はＤＭＯＳトランジスタ領域の断面図である。
【００１２】
本実施形態では、いずれもＮ型ＭＯＳトランジスタの場合を例にとって説明する。しかし、これに限定されず、Ｐ型ＭＯＳトランジスタであってもよい。また、以下、特に明記しない限り、ＤＭＯＳトランジスタは、例えば耐圧が５〜１０Ｖ程のＤＭＯＳトランジスタを意味するものとして説明する。
【００１３】
まず、ＣＭＯＳトランジスタ１の構造について図１（Ａ）を参照しながら説明する。ＣＭＯＳトランジスタ１は、高抵抗のＰ−型半導体層２中（第１エリア）に形成される。Ｐ−型半導体層２はＰ−型半導体基板であってもよいし、また半導体基板上に形成されたＰ−型ウェル領域であってもよい。
【００１４】
ＣＭＯＳトランジスタ１は、Ｐ−型半導体層２上にゲート酸化膜５を介して選択的に形成されたゲート電極９を有する。ゲート電極９の下方のＰ−型半導体層２内には、Ｐ型半導体領域であるチャネル領域７を備える。ゲート酸化膜５は、例えば、シリコン酸化膜により形成される。ゲート酸化膜５は、ゲート駆動電圧に応じて所望の厚さに形成される。ゲート電極９は、例えば、選択的に形成された導電性ポリシリコンからなる。チャネル領域７は、ゲート電極９に閾値電圧以上の駆動電圧が印加されたときに反転層を形成する。
【００１５】
チャネル領域７の両側には、Ｎ型ＬＤＤ領域６、６’が形成されている。ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域６、６’は、後述するソース領域３、及びドレイン領域４より低濃度にＮ型不純物がドープされている。ＬＤＤ領域６の水平方向でゲート電極９から遠い側には、ＬＤＤ領域よりも高濃度にＮ型不純物がドープされたソース領域３が形成されている。ソース領域３とともにゲート電極９を挟む位置には、ＬＤＤ領域６、６’よりも高濃度にＮ型不純物がドープされたドレイン領域４が形成されている。したがって、ＣＭＯＳトランジスタ１では、ＬＤＤ領域６，６’の不純物濃度及び水平方向の寸法は、チャネル領域７を挟んで略左右対称である。さらに、ゲート電極９上、ソース領域３上、及びドレイン領域４上には、それぞれシリサイド層１２ａ、１２ｂ、１２ｃが形成されている。
【００１６】
ゲート電極の側壁には、絶縁膜１０及びシリコン窒化膜１１を挟んで、サイドウォール８Ｂが形成されている。ドレイン側のサイドウォール８Ｂの水平方向の厚さＬｂと、ソース側のサイドウォール８Ｂの水平方向の厚さＬｂは略同一であり、例えば、１μｍ程度である。
【００１７】
ＣＭＯＳトランジスタ１は、例えば、５Ｖ系ＣＭＯＳトランジスタの場合、素子耐圧とゲート駆動電圧は共に５Ｖであるため、ゲート・ドレイン間に、５Ｖ程度の逆バイアスが印加された場合に、ゲート酸化膜５に５Ｖ以上の電圧が印加されることはない。
【００１８】
次に、ＤＭＯＳトランジスタの構造について図１（Ｂ）を参照しながら説明する。ＤＭＯＳトランジスタ２１は、上記のＣＭＯＳトランジスタ１が形成されるのと同じＰ−型半導体層２の別の領域（第２エリア）に形成される。ここで、Ｐ−型半導体層２は、Ｐ−型半導体基板であってもよいし、また半導体基板上に形成されたＰ−型ウェル領域であってもよい。
【００１９】
ＤＭＯＳトランジスタ２１、Ｐ−型半導体層２上にゲート酸化膜２５を介して選択的に形成されたゲート電極２９を有する。ゲート電極２９の下方のＰ−型半導体層２内には、Ｐ型半導体領域であるチャネル領域２７を備える。ゲート酸化膜２５は、例えば、シリコン酸化膜により形成される。ゲート酸化膜２５は、ゲート駆動電圧に応じて所望の厚さに形成される。ＤＭＯＳトランジスタ２１の場合、通常、同じ耐圧系のＣＭＯＳトランジスタよりゲート駆動電圧は低く設計され、ゲート酸化膜２５は薄く設計される。ゲート電極２９は、例えば、選択的に導電性ポリシリコンからなる。チャネル領域２７は、ゲート電極２９に閾値電圧以上の駆動電圧が印加されたときに反転層を形成する。
【００２０】
チャネル領域２７の左側（ソース側）には、Ｎ型ＬＤＤ領域２６が形成されている。ＬＤＤ領域２６は、後述するソース領域２３より低濃度にＮ型不純物がドープされている。チャネル領域２７の右側（ドレイン側）、すなわちＬＤＤ領域２６と共にゲート電極２９を挟む領域には、ドリフト領域３０が形成されている。ドリフト領域３０は、ＬＤＤ領域２６より低濃度に不純物がドープされている。また、ＤＭＯＳトランジスタ２１の耐圧は、ドリフト領域３０の水平方向の長さに比例するため、高耐圧化のためにドリフト領域３０の水平方向の長さは長く形成される。したがって、ＤＭＯＳトランジスタ２１では、ＬＤＤ領域２６、ドリフト領域３０の不純物濃度及び水平方向の寸法は、チャネル領域２７を挟んで左右非対称に形成されている。
【００２１】
ＬＤＤ領域２６の水平方向にゲート電極２９から遠い側には、ＬＤＤ領域２６より高濃度にＮ型不純物がドープされたソース領域２３が形成されている。ソース領域２３とともにゲート電極２９を挟む位置には、ＬＤＤ領域２６より高濃度にＮ型不純物がドープされたドレイン領域２４が形成されている。さらに、ゲート電極２９上、ソース領域２３上、及びドレイン領域２４上には、それぞれシリサイド層３２ａ、３２ｂ、３２ｃが形成されている。シリサイド層３２ａは、後述の製造方法により形成されることにより、ゲート電極２９上面のドレイン領域２４側端まで形成されている。
【００２２】
ゲート電極２９のドレイン領域２４側の側壁には絶縁膜１０及びシリコン窒化膜１１を挟んでサイドウォール２８Ｃが形成されている。ゲート電極２９のソース領域２３側の側壁には絶縁膜１０及びシリコン窒化膜１１を挟んでサイドウォール２８Ｄが形成されている。ドレイン側のサイドウォール２８Ｃは、サイドウォール２８Ａ及びサイドウォール２８Ｂにより構成される。サイドウォール２８Ｃの水平方向の厚みＬｃは、サイドウォール２８Ｄの水平方向の厚みＬｄよりも厚く形成されている。サイドウォール２８Ｃの水平方向の厚みＬｃは、例えば、０．１５μｍ程度であり、サイドウォール２８Ｄの水平方向の厚みＬｄは、例えば、０．０７μｍ程度である。また、ソース側のサイドウォール２８Ｄの水平方向の厚さＬｄは、ＣＭＯＳトランジスタ１のサイドウォール８Ｂの水平方向の厚さＬｂと略同一である。後述するように、ドレイン領域２４、及びソース領域２３は、それぞれサイドウォール２８Ｃ、２８Ｄに自己整合的に形成される。このため、ドリフト領域３０は、ＬＤＤ領域２６に比べ、サイドウォール２８Ｃの水平方向の厚さＬｃとサイドウォール２８Ｄの水平方向の厚さＬｄの差分だけ、水平方向の長さが長く形成される。
【００２３】
以上のように、本発明の第１の実施形態の半導体装置としての特徴は、ＤＭＯＳトランジスタ２１のドレイン側のサイドウォール２８Ｃの水平方向の厚さＬｃが、ソース側のサイドウォール２８Ｄの水平方向の厚さＬｄ、及びＣＭＯＳトランジスタ１のサイドウォール８Ｂの水平方向の厚さＬｂより厚く形成されていることである。従来、ＤＭＯＳトランジスタのドレイン側のサイドウォールの水平方向の厚さを厚く形成するには、マスクのずれを考慮してマージンとしてマスクをゲート電極上部まで形成する必要があった。このため、ゲート電極上部で、マスクが形成された領域にはシリサイド層が形成されずオン抵抗が大きくなってしまうという問題があった。本実施形態では、後述するように、サイドウォール２８Ｃの水平方向の厚さＬｃを厚く形成するためにマスクを用いないため、ゲート電極上のより広い面積にシリサイド層３２ａを形成することができる。このため、ＤＭＯＳトランジスタ２１ａのオン抵抗を低減することができる。
【００２４】
また、ＣＭＯＳトランジスタ１のサイドウォール８Ｂ及び、ＤＭＯＳトランジスタ２１のサイドウォール２８Ｃ、２８Ｄに自己整合的に、それぞれのドレイン領域３、ソース領域４、及びドレイン領域２３、ソース領域２４を形成する。こうすることにより、異なる耐圧形の２種類のデバイスを、設計自由度を保ちつつ、同一基板上に混載することが可能となる。
【００２５】
次に、本実施形態に係るＣＭＯＳトランジスタ１とＤＭＯＳトランジスタ２１とを同一基板上に混載して形成した半導体装置の製造方法について説明する。図２Ａから図２Ｊは、この製造方法の一部を示したものである。説明の都合上アニールプロセスについては省略する。
【００２６】
まず、図２Ａに示すように、Ｐ−半導体基板２上に絶縁膜（例えば、シリコン酸化膜）を形成し、さらにこの絶縁膜上にポリシリコンを堆積する。次いで、フォトリソグラフィ技術により、絶縁膜とポリシリコンをパターニングすることにより、ゲート酸化膜５、２５、及びゲート電極９、２９を形成する。この際、ＣＭＯＳトランジスタとＤＭＯＳトランジスタのゲート駆動電圧に応じて、ゲート酸化膜５、２５の厚さは同じであってもよいし、異なっていてもよい。
【００２７】
次に、図２Ｂに示すように、ＤＭＯＳトランジスタ２１のゲート電極２９の左側（ソース側）及びＣＭＯＳトランジスタ領域に開口部を有するマスク５０を形成する。次いで、マスク５０を使って、ゲート電極９、２９に対して自己整合的にＤＭＯＳトランジスタ２１のソース領域、及びＣＭＯＳトランジスタのソース領域及びドレイン領域にＮ型不純物を所望の条件でイオン注入する。これにより、ＤＭＯＳトランジスタ２１にＮ型拡散層４１及びＣＭＯＳトランジスタ１にＮ型拡散層４０、４０’が形成される。Ｎ型拡散層４０、４０’、４１は後述するように、それぞれ、ＬＤＤ領域６、６’、２６となる。次いで、マスク５０を除去する。
【００２８】
次に、図２Ｃに示すように、ＤＭＯＳトランジスタ２１のゲート電極２９の右側（ドレイン側）に開口部を有するマスク５１を形成する。次いで、マスク５１を使って、ゲート電極２９に対して自己整合的にＤＭＯＳトランジスタ２１のドレイン側にＮ型不純物を所望の条件でイオン注入する。これにより、ＤＭＯＳトランジスタ２１にＮ−型拡散層４２が形成される。Ｎ−拡散層４２は後述するように、ドリフト領域３０となる。このため、一般に、Ｎ−拡散層４２の不純物濃度は、ＬＤＤ領域２６となるＮ型拡散層４１より低濃度に不純物がドープされる。次いで、マスク５１を除去する。
【００２９】
次に、図２Ｄに示すように、半導体基板全面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により絶縁膜１０（例えばＴＥＯＳ膜）、シリコン窒素膜１１を順に堆積させる。ここで、絶縁膜１０、シリコン窒化膜１１の厚さは、例えば、共に２０ｎｍ程度とする。
【００３０】
次に、図２Ｅに示すように、シリコン窒化膜１１上に、例えば、減圧ＣＶＤ法により、絶縁膜４５を堆積させる。絶縁膜４５は、例えば、ＴＥＯＳ膜であり、膜厚は、例えば、１００ｎｍ程度とする。
【００３１】
次に、図２Ｆに示すように、絶縁膜４５をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等の異方性エッチングによりエッチバックする。このとき、シリコン窒化膜１１がＲＩＥのストッパー膜として機能する。これにより、ゲート電極９、２９にそれぞれサイドウォール８Ａ、２８Ａが形成される。
【００３２】
次に、図２Ｇに示すように、ＤＭＯＳトランジスタ２１のゲート電極２９の左側（ソース側）及びＣＭＯＳトランジスタ領域に開口部を有するマスク５２を形成する。次いで、マスク５２を使って、ウェットエッチングによりＤＭＯＳトランジスタ１のソース側のサイドウォール２８Ａ、及びＣＭＯＳトランジスタ２１のサイドウォール８Ａを除去する。これにより、ＤＭＯＳトランジスタ２１の右側（ドレイン側）にのみサイドウォール２８Ａが形成された構造となる。次いで、マスク５２を除去する。
【００３３】
次に、図２Ｈに示すように、絶縁膜１１及びサイドウォール２８Ａ上に、例えば、減圧ＣＶＤ法により、絶縁膜４６を堆積させる。絶縁膜４６は、例えば、ＴＥＯＳ膜であり、膜厚は、例えば、８０ｎｍ程度とする。
【００３４】
次に、図２Ｉに示すように、ＲＩＥ等の異方性エッチングにより絶縁膜４６をエッチバックする。このとき、半導体基板２をストッパーとすることにより、Ｎ型拡散層４０、４０’、４１及びＮ−型拡散層４２上のシリコン窒化膜１１及び絶縁膜１０の一部もエッチングする。また、ゲート電極９、２９上のシリコン窒化膜１１及び絶縁膜１０もエッチングする。これにより、ＤＭＯＳトランジスタ２１には、ドレイン側にはサイドウォール２８Ａ、２８Ｂからなるサイドウォール２８Ｃが形成され、ソース側にはサイドウォール２８Ｄが形成される。サイドウォール２８Ｃの水平方向の厚さＬｃはサイドウォール２８Ｄの水平方向の厚さＬｄより厚く形成される。一方、ＣＭＯＳトランジスタ１には、ソース側とドレイン側で水平方向の厚さが略同一のサイドウォール８Ｂが形成される。
【００３５】
次に、図２Ｊに示すように、サイドウォール８Ｂ、サイドウォール２８Ｃ、２８Ｄに対して自己整合的に、Ｎ型不純物を所望の条件でイオン注入する。これにより、ＤＭＯＳトランジスタのＮ−型拡散層４２内にドレイン領域２４が形成され、Ｎ型拡散層４１内にソース領域２３が形成される。また、ＣＭＯＳトランジスタのＮ型拡散層４０、４０’内にドレイン領域３、ソース領域４が形成される。
【００３６】
このとき、ＤＭＯＳトランジスタ２１のサイドウォール２８Ｃ、２８Ｄの下部に位置する領域には不純物が注入されない。この領域がそれぞれドリフト領域３０、ＬＤＤ領域２６となる。ＤＭＯＳトランジスタ２１ではサイドウォール２８Ｃの水平方向の厚さＬｃがサイドウォール２８Ｄの水平方向の厚さＬｄより厚いため、ドリフト領域３０はＬＤＤ領域２６より水平方向の長さが長く形成される。同様に、ＣＭＯＳトランジスタ１のサイドウォール８Ｂの下部に位置する領域には不純物が注入されない。この領域がＬＤＤ領域６、６’となる。なお、サイドウォール２８Ｄの水平方向の厚さＬｄとサイドウォール８Ｂの水平方向の厚さＬｂは略同一であるため、ＬＤＤ領域２６とＬＤＤ領域６、６’の水平方向の長さは略同一となる。
【００３７】
次に、ＣＭＯＳトランジスタ１のゲート電極９上、ソース領域３上、ドレイン領域４上にそれぞれシリサイド層１２ａ、１２ｂ、１２ｃを形成する。同様に、ＤＭＯＳトランジスタ２１のゲート電極２９上、ソース領域２３上、ドレイン領域２４上にそれぞれシリサイド層３２ａ、３２ｂ、３２ｃを形成する。シリサイド層の形成は、サイドウォール８Ｂ、２８Ｃ、及び２８Ｄに自己整合的に形成される。シリサイド層３２ａは、ゲート電極２９上面のドレイン領域２４側端まで形成されている。これにより、図１に示すように、ＣＭＯＳトランジスタ１、及びＤＭＯＳトランジスタ２が形成される。
【００３８】
本発明の第１の実施形態の半導体装置の製造方法によれば、絶縁膜４６からサイドウォール２８Ｂを形成し、ＤＭＯＳトランジスタ２１のドレイン側のサイドウォール２８Ｃの水平方向の厚さＬｃを厚くする。このサイドウォール２８Ｂを形成する工程にマスクを用いていない。このため、従来のマスクを用いる場合に、ゲート電極上にマスクが形成される問題が解決され、ゲート電極２９上のより広い面積にシリサイド層３２ａが形成することができる。これにより、ＤＭＯＳトランジスタ２１のオン抵抗を低減することができる。
【００３９】
また、ＣＭＯＳトランジスタ１のサイドウォール８Ｂ及び、ＤＭＯＳトランジスタ２１のサイドウォール２８Ｃ、２８Ｄに自己整合的に、それぞれのドレイン領域３、ソース領域４、及びドレイン領域２３、ソース領域２４を形成する。これにより、マスク合わせずれの影響を受けることなくＣＭＯＳトランジスタ１のＬＤＤ領域６、６’、ＤＭＯＳトランジスタ２１のＬＤＤ領域２６及びドリフト領域３０の長さを所望の距離を保って形成することができる。こうすることにより、異なる耐圧形の２種類のデバイスを、設計自由度を保ちつつ、同一基板上に混載することが可能となる。
【００４０】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体の装置断面図である。ＣＭＯＳトランジスタ領域については、上記した第１の実施形態と同様なので説明を省略する。本実施形態に係る半導体装置のＤＭＯＳトランジスタ６１は、ドレイン側のサイドウォール２８Ｃの水平方向の厚みＬｃを、ソース側のサイドウォール２８Ｄの水平方向の厚みＬｄより厚く形成することにより、ゲート電極２９上面のより広い面積にシリサイド層３２ａを形成し、ＤＭＯＳトランジスタ６１のオン抵抗を低減させている点は第１の実施形態と同様である。本実施形態に係る半導体装置のＤＭＯＳトランジスタ６１では、後述するプロセスにより、サイドウォール２８Ｃの水平方向の厚みＬｃをさらに厚く形成することが可能である。これにより、サイドウォール２８Ｃに自己整合的に決定されるドリフト領域３０の水平方向の長さを長く形成することができ、ＤＭＯＳトランジスタ６１のさらなる高耐圧化が可能となる。
【００４１】
本実施形態に係る半導体装置のＤＭＯＳトランジスタ６１の構造の特徴について図３を参照して説明する。第１の実施形態のＤＭＯＳトランジスタ２１と同様の構成については同じ符号を付し、説明を省略する。ＤＭＯＳトランジスタ６１のドレイン側のサイドウォール２８Ｃは、ゲート電極２９の側部で一部垂直方向に高くなり、さらに、ドレイン領域２４側で水平方向に平らに伸びる形状（部分４７）を有する。後述する製造方法によれば、サイドウォール２８Ｃのドレイン領域２４側で水平方向に平らに伸びる部分４７の長さは、マスク５３の水平方向の長さにより決定される。ここで、サイドウォール２８Ｃの水平方向の厚みＬｃは、例えば、０．４μｍ程度であるが、マスク５３の水平方向の長さを調整することにより、さらに厚く形成することも可能である。一方、サイドウォール２８Ｄの厚みはＬｄは、例えば０．０７μｍ程度である。
【００４２】
次に、本発明の第２の実施形態に係る半導体装置の製造方法を、図４Ａから図４Ｂを参照して説明する。ＣＭＯＳトランジスタ領域については、上記の第１の実施形態と同様なので説明を省略する。
【００４３】
まず、第１の実施形態の図２Ａから図２Ｈの工程と同様にして、Ｐ−型半導体基板２上に、ゲート酸化膜２５を介してゲート電極２９を形成する。さらに、半導体全面に絶縁膜１０及びシリコン窒化膜１１を形成した後、ドレイン側にサイドウォール２８Ａを形成する。さらに、シリコン窒化膜１１上、及びサイドウォール２８Ａ上に、例えば、減圧ＣＶＤにより、絶縁膜４６を堆積させる。
【００４４】
次に、図４Ａに示すように、ドレイン側の絶縁膜４６上にマスク５３を形成する。このとき、マスク５３はゲート電極２９上に形成されないようにする。従来のマスクを用いてドリフト側のサイドウォールの水平方向の長さを決定する方法では、マスクのずれを考慮してマスクをゲート電極上に形成する必要がある。しかし、本実施形態では、絶縁膜４６の下にサイドウォール２８Ａが形成されている。このため、従来のマスクを用いる方法に比べ、サイドウォール２８Ａの水平方向の厚み分だけマスクの位置合わせ精度に余裕ができ、ゲート電極上にマスクが形成する必要がなくなる。
【００４５】
次に、図４Ｂに示すように、ＲＩＥ等の異方性エッチングにより絶縁膜４６をエッチバックする。このとき、半導体基板をストッパーとすることにより、Ｎ型拡散層４１及びＮ−型拡散層４２上のシリコン窒化膜１１及び絶縁膜１０の一部もエッチングする。また、ゲート電極２９上のシリコン窒化膜１１及び絶縁膜１０もエッチングする。これにより、ソース側にはサイドウォール２８Ｄが形成される。また、ドレイン側には、マスク５３の底部に形成された絶縁膜４６の一部がエッチングされずに残り、サイドウォール２８Ａとサイドウォール２８Ｂからなるサイドウォール２８Ｃが形成される。
【００４６】
次に、サイドウォール２８Ｃ、２８Ｄに対して自己整合的に、Ｎ型不純物を所望の条件でイオン注入する。これにより、Ｎ−拡散層４２内にドレイン領域２４が形成され、Ｎ型拡散層４１内にソース領域２３が形成される。このとき、サイドウォール２８Ｃ、２８Ｄの下部に位置する領域には不純物が注入されない。この領域がそれぞれドリフト領域３０、ＬＤＤ領域２６となる。サイドウォール２８Ｃの水平方向の厚さＬｃがサイドウォール２８Ｄの水平方向の厚さＬｄより厚いため、ドリフト領域３０はＬＤＤ領域２５より水平方向の長さが長く形成される。次いで、ゲート電極２９上、ソース領域２３上、ドレイン領域２４上にそれぞれシリサイド層３２ａ、３２ｂ、３２ｃを形成する。シリサイド層３２ａ、３２ｂ、３２ｃの形成は、サイドウォール２８Ｃ及び２８Ｄに自己整合的に形成される。シリサイド層３２ａは、ゲート電極２９上面のドレイン領域２４側端まで形成されている。これにより、図３に示すようにＤＭＯＳトランジスタ６１が形成される。
【００４７】
本発明の第２の実施形態では、絶縁膜４６からマスク５３を用いてサイドウォール２８Ｂを形成する際に、絶縁膜４５の下にサイドウォール２８Ａが形成されている。このため、従来のマスクを用いる方法に比べ、サイドウォール２８Ａの水平方向の厚み分だけマスクの位置合わせ精度に余裕ができ、ゲート電極上にマスクを形成する必要がなくなる。これにより、ゲート電極２９上のより広い面積にシリサイド層３２ａが形成され、ＤＭＯＳトランジスタ２１のオン抵抗を低減することができる。
【００４８】
さらに、マスク５３の水平方向の長さを調整することにより、サイドウォール２８Ｃの水平方向の厚さＬｃを調整できる。これにより、サイドウォール２８Ｃに自己整合的に決定されるドリフト層３０の水平方向の長さを調整でき、ＤＭＯＳトランジスタ２１の耐圧の調整が可能となる。
【００４９】
なお、前述した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良されうると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係る半導体装置の装置断面図である。
【図２Ａ】本発明の第１の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図２Ｂ】本発明の第１の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図２Ｃ】本発明の第１の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図２Ｄ】本発明の第１の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図２Ｅ】本発明の第１の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図２Ｆ】本発明の第１の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図２Ｇ】本発明の第１の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図２Ｈ】本発明の第１の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図２Ｉ】本発明の第１の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図２Ｊ】本発明の第１の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の装置断面図である
【図４Ａ】本発明の第２の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図４Ｂ】本発明の第２の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【符号の説明】
【００５１】
１  ＣＭＯＳトランジスタ
２１、６１  ＤＭＯＳトランジスタ
２  Ｐ−型半導体基板
３、２３  ソース領域
４、２４  ドレイン領域
５、２５  ゲート酸化膜
６、６’、２６  ＬＤＤ領域
７、２７  チャネル領域
８Ａ、８Ｂ、２８Ａ、２８Ｃ、２８Ｄ  サイドウォール
９、２９  ゲート電極
１０、４５、４６  絶縁膜
１１  シリコン窒化膜
１２ａ、１２ｂ、１２ｃ  シリサイド層
３０  ドリフト領域
４０、４０’、４１  Ｎ型拡散層
４２  Ｎ−型拡散層
４７  部分
５０、５１、５２、５３  マスク
Ｌｂ  ＣＭＯＳトランジスタのサイドウォールの水平方向の厚さ
Ｌｄ  ＤＭＯＳトランジスタのソース側のサイドウォールの水平方向の厚さ
Ｌｃ  ＤＭＯＳトランジスタのドレイン側のサイドウォールの水平方向の厚さ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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