(57)【要約】【課題】本発明は、ＳＯＩ基板を用い、１枚の基板上に実際の装置に独立して適用可能なドライバ機能を搭載した半導体装置を提供することを目的とする。【解決手段】支持シリコン基板３１の上面に酸化膜３２が積層され、該酸化膜３２の上面に活性シリコン層３３が積層されたＳＯＩ基板３０、３０ａ、３０ｂに形成された半導体装置５０、５０ａ〜５０ｄであって、  前記ＳＯＩ基板３０、３０ａ、３０ｂの表面４０は、前記支持シリコン基板３１が露出した支持シリコン基板露出領域４１と、前記活性シリコン層３３が形成された活性シリコン層領域４２、４３とを有し、  前記支持シリコン基板露出領域４１又は前記活性シリコン層領域４２、４３の一方には出力回路１０、１０ａ〜１０ｅが形成され、他方には該出力回路１０、１０ａ〜１０ｅを駆動制御する制御回路２０、２０ａ〜２０ｄが形成されたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
支持シリコン基板の上面に酸化膜が積層され、該酸化膜の上面に活性シリコン層が積層されたＳＯＩ基板に形成された半導体装置であって、
前記ＳＯＩ基板の表面は、前記支持シリコン基板が露出した支持シリコン基板露出領域と、前記活性シリコン層が形成された活性シリコン層領域とを有し、
前記支持シリコン基板露出領域又は前記活性シリコン層領域の一方には出力回路が形成され、他方には該出力回路を駆動制御する制御回路が形成されたことを特徴とする半導体装置。
【請求項２】
前記出力回路は、パワーＭＯＳトランジスタ又はＩＧＢＴを含み、
前記制御回路は、ＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記出力回路は、前記支持シリコン基板露出領域に形成され、
前記パワーＭＯＳトランジスタ又は前記ＩＧＢＴは、前記支持シリコン基板の裏面に形成された電極を有する縦型構造であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記出力回路は、前記活性シリコン層領域に形成され、
前記パワーＭＯＳトランジスタ又は前記ＩＧＢＴは、前記活性シリコン層領域の表面にのみ電極を有する横型構造であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
電気的に分離された前記活性シリコン層領域を複数有し、
複数の前記活性シリコン層領域は、各出力回路において耐電圧の異なる前記パワーＭＯＳトランジスタ又は前記ＩＧＢＴを含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ＭＯＳトランジスタは、ＣＭＯＳを含むことを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記パワーＭＯＳトランジスタは、ＣＭＯＳを含むことを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記パワーＭＯＳトランジスタ又は前記ＩＧＢＴは、２００Ｖ以上５０００Ｖ以下の耐電圧を有することを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、支持シリコン基板の上面に酸化膜が積層され、更に酸化膜の上面に活性シリコン層が積層されたＳＯＩ（Silicon On Insulator）基板に形成された半導体装置に関する。
【背景技術】
【０００２】
従来から、シリコン基板層と、シリコン基板層の上に形成された絶縁層と、絶縁層上に形成された半導体層と、を含むＳＩＯ基板に形成された半導体装置であって、ＳＯＩ基板内のシリコン基板層内に、自身の動作活性領域を有する少なくとも１つの第１のトランジスタと、ＳＯＩ基板の半導体層内に、自身の動作活性領域を有する少なくとも１つの第２のトランジスタと、を含む半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
かかる半導体装置においては、第１のトランジスタを形成する際、ＳＩＯ基板の半導体層をゲート電極、ＳＩＯ基板の絶縁層を第１のトランジスタのゲート酸化膜として利用し、第１のトランジスタの形成に伴う製造工程の増加を最小限に抑えるようにして、ＳＯＩ基板に異なる２種類のトランジスタを形成している。
【特許文献１】特開２００８−８５１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の特許文献１に記載の構成では、第１のトランジスタと第２のトランジスタとをどのように関係させるかが全く考慮されていないため、全体のデバイスとしての構成や、どのように装置に適用させるかが考慮されておらず、実際の装置に適用することが困難であるという問題があった。
【０００５】
そこで、本発明は、ＳＯＩ基板を用い、１枚の基板上に実際の装置に独立して適用可能なドライバ機能を搭載した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、第１の発明に係る半導体装置（５０、５０ａ〜５０ｄ）は、支持シリコン基板（３１）の上面に酸化膜（３２）が積層され、該酸化膜（３２）の上面に活性シリコン層（３３）が積層されたＳＯＩ基板（３０、３０ａ、３０ｂ）に形成された半導体装置（５０、５０ａ〜５０ｄ）であって、
前記ＳＯＩ基板（３０、３０ａ、３０ｂ）の表面（４０）は、前記支持シリコン基板（３１）が露出した支持シリコン基板露出領域（４１）と、前記活性シリコン層（３３）が形成された活性シリコン層領域（４２、４３）とを有し、
前記支持シリコン基板露出領域（４１）又は前記活性シリコン層領域（４２、４３）の一方には出力回路（１０、１０ａ〜１０ｅ）が形成され、他方には該出力回路（１０、１０ａ〜１０ｅ）を駆動制御する制御回路（２０、２０ａ〜２０ｄ）が形成されたことを特徴とする。
【０００７】
これにより、同一のＳＯＩ基板上に出力回路と制御回路の双方を搭載することができ、出力回路装置としての機能及び用途を有する半導体装置を１枚のＳＯＩ基板で構成することができ、半導体装置の簡素化及び省スペース化を図ることができる。
【０００８】
第２の発明は、第１の発明に係る半導体装置（５０、５０ａ〜５０ｄ）において、
前記出力回路（１０、１０ａ〜１０ｅ）は、パワーＭＯＳトランジスタ（１５）又はＩＧＢＴを含み、
前記制御回路（２０、２０ａ〜２０ｄ）は、ＭＯＳトランジスタ（２５）を含むことを特徴とする。
【０００９】
これにより、高耐圧デバイスであるパワーＭＯＳトランジスタ又はＩＧＢＴと、通常のロジック回路を構成するＭＯＳトランジスタを同じＳＯＩ基板上に搭載することができ、電圧レベルは異なるが、協働して同一の機能を果たす出力回路装置を１枚の基板上に構成することができる。
【００１０】
第３の発明は、第２の発明に係る半導体装置（５０、５０ａ〜５０ｄ）において、
前記出力回路（１０、１０ａ〜１０ｅ）は、前記支持シリコン基板露出領域（４１）に形成され、
前記パワーＭＯＳトランジスタ（１５）又は前記ＩＧＢＴは、前記支持シリコン基板（３１）の裏面に形成された電極（１３）を有する縦型構造であることを特徴とする。
【００１１】
これにより、支持半導体基板に直接形成するパワーＭＯＳトランジスタ又はＩＧＢＴを、半導体活性層上に形成されたＭＯＳトランジスタと全く独立させて形成することができ、ＳＯＩ基板の構成を有効利用して半導体装置を構成することができる。また、高耐圧トランジスタを形成するのに適した縦型構造をパワーＭＯＳトランジスタ又はＩＧＢＴに適用することができ、十分な耐圧を有する出力回路を構成することができる。
【００１２】
第４の発明は、第２の発明に係る半導体装置（５０、５０ａ〜５０ｄ）において、
前記出力回路（１０、１０ａ〜１０ｅ）は、前記活性シリコン層領域（４２、４３）に形成され、
前記パワーＭＯＳトランジスタ（１５）又は前記ＩＧＢＴは、前記活性シリコン層領域（４２、４３）の表面にのみ電極を有する横型構造であることを特徴とする。
【００１３】
これにより、パワーＭＯＳトランジスタやＩＧＢＴ等の高耐圧トランジスタを半導体活性領域に構成することが可能となる。
【００１４】
第５の発明は、第４の発明に係る半導体装置（５０ｄ）において、
電気的に分離された前記活性シリコン層領域（４２、４３）を複数有し、
複数の前記活性シリコン層領域（４２、４３）は、各出力回路（１０ｄ、１０ｅ）において耐電圧の異なる前記パワーＭＯＳトランジスタ（１５）又は前記ＩＧＢＴを含むことを特徴とする。
【００１５】
これにより、１枚の基板上に形成された半導体装置で、広い電圧範囲で動作する出力回路をも駆動制御することができる。
【００１６】
第６の発明は、第２〜５のいずれかの発明に係る半導体装置（５０、５０ａ〜５０ｄ）において、
前記ＭＯＳトランジスタ（２５）は、ＣＭＯＳを含むことを特徴とする。
【００１７】
これにより、制御回路を、ＣＭＯＳ回路を用いて構成することができ、量産に容易に対応可能な制御回路構成とすることができる。
【００１８】
第７の発明は、第２〜６のいずれかの発明に係る半導体装置（５０、５０ａ〜５０ｄ）において、
前記パワーＭＯＳトランジスタ（１５）は、ＣＭＯＳを含むことを特徴とする。
【００１９】
これにより、ＣＭＯＳ回路を用いて出力回路を構成することができ、量産に容易に対応可能な出力回路構成とすることができる。
【００２０】
第８の発明は、第２〜７のいずれかの発明に係る半導体装置（５０、５０ａ〜５０ｄ）において、
前記パワーＭＯＳトランジスタ（１５）又は前記ＩＧＢＴは、２００Ｖ以上５０００Ｖ以下の耐電圧を有することを特徴とする。
【００２１】
これにより、いわゆる高耐圧トランジスタを駆動制御回路付きで半導体装置内に一体化して構成することができ、高耐圧トランジスタを用いた電源制御回路やモータ駆動回路等に適用可能な半導体装置とすることができる。
【００２２】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２３】
本発明によれば、高電圧を出力する出力回路とこれを制御する制御回路を１枚の基板上に構成でき、コンパクトで高機能な半導体ドライバとすることができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００２５】
図１は、本発明を適用した実施例１に係る半導体装置５０の平面構成の一例を示した図である。図１において、実施例１に係る半導体装置５０は、ＳＯＩ基板３０に形成された出力回路１０と、制御回路２０とを有する。
【００２６】
ＳＯＩ基板３０は、支持シリコン基板の上面に酸化膜が積層され、更に酸化膜の上面に活性シリコン層が積層された３層構造の半導体基板である。酸化膜は、絶縁膜を構成し、例えば、二酸化ケイ素（ＳｉＯ２）が適用されてもよい。支持シリコン基板及び活性シリコン層には、シリコン（Ｓｉ）が適用される。
【００２７】
出力回路１０は、出力信号を発生させる回路であり、半導体装置５０の駆動対象に駆動信号を供給するための回路である。本実施例に係る半導体装置５０の出力回路１０は、高耐電圧を有する半導体素子を用いて構成される。用いられる半導体素子としては、例えば、パワーＭＯＳ（Metal Oxide Semiconductor）トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートトランジスタ）等が適用されてよい。
【００２８】
パワーＭＯＳトランジスタやＩＧＢＴ等の高耐圧半導体素子は、例えば、１００〔Ｖ〕以上５０００〔Ｖ〕以下の耐圧を有することが好ましく、２００〔Ｖ〕以上５０００〔Ｖ〕以下の耐圧を有することがより好ましい。出力回路１０に用いられる高耐圧トランジスタは、用途に応じて適宜適切な耐圧のパワーＭＯＳトランジスタやＩＧＢＴ等が適用されてよい。
【００２９】
出力回路１０は、ＮチャネルパワーＭＯＳトランジスタやＰチャネルＭＯＳトランジスタの他、ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）が適用されてもよい。出力回路１０の回路構成は、その他、Ｈブリッジ回路やハーフブリッジ回路等、駆動対象に適切な出力段形式の回路として構成されてよい。また、出力回路１０には、レベルシフト回路等も含まれてよい。
【００３０】
制御回路２０は、出力回路１０の駆動を制御するための回路である。出力回路１０が、数１００〔Ｖ〕〜数１０００〔Ｖ〕の出力信号を出力するのに対し、制御回路２０は、数〔Ｖ〕、例えば、４〔Ｖ〕程度の小レベルの信号を取り扱う。制御回路２０は、出力回路１０を制御するための演算処理等を行うため、ロジック回路等を含んでいる場合が多い。かかるロジック回路は、数〔Ｖ〕の信号で演算処理を行うため、本実施例に係る半導体装置５０の制御回路２０も、数〔Ｖ〕、４〜７〔Ｖ〕程度の信号レベルで演算処理を行うように構成してよい。
【００３１】
制御回路２０は、一般的なＭＯＳトランジスタやバイポーラトランジスタにより構成さる。上述のように、制御回路２０では、数〔Ｖ〕の信号処理を行うため、通常のロジック回路等の演算処理に適した一般的な電圧で動作するＭＯＳトランジスタ等が適用されてよい。また、制御回路２０にＭＯＳトランジスタが適用される場合には、ＭＯＳトランジスタは、ＣＭＯＳで構成されてもよい。なお、制御回路２０の出力信号は、出力回路１０に供給され、出力回路１０を駆動制御する。
【００３２】
出力回路１０と制御回路２０は、同一のＳＩＯ基板３０内に、隣接して配置される。上述のように、制御回路２０の出力信号は出力回路１０に供給されるため、両者の配線距離が不必要に長くならないように、出力回路１０と制御回路２０は近接して配置されることが好ましい。
【００３３】
実施例１に係る半導体装置５０においては、出力回路１０は、ＳＯＩ基板３０の左側に配置され、制御回路２０は、ＳＯＩ基板３０の右側に配置されている。そして、出力回路１０と制御回路２０とは、縦の境界を有して隣接配置されている。このように、実施例１に係る半導体装置５０のように、ＳＯＩ基板３０の片側に出力回路１０を配置し、反対側に制御回路２０を配置するような構成としてもよい。両者は、隣接する境界部分を有するので、制御回路２０が容易に出力回路１０を駆動制御することができる。
【００３４】
次に、図２を用いて、実施例１に係る半導体装置５０の断面構成の一例について説明する。図２は、図１に係る半導体装置５０のＡＡ'断面における断面構成の一例を示した図である。
【００３５】
図２において、実施例１に係る半導体装置５０が、ＳＩＯ基板３０に形成されている。ＳＩＯ基板３０は、支持シリコン基板３１と、酸化膜３２と、活性シリコン層３３とを含む３層構造となっている。支持シリコン基板３１は、例えば、５５０〔μｍ〕〜６５０〔μｍ〕程度の厚さであってよい。これに対し、絶縁膜３２は、例えば１〜２〔μｍ〕、活性シリコン層３３は、例えば５〜１０〔μｍ〕程度の厚さであってよく、支持シリコン基板３１の厚さと比較すると、薄膜程度の厚さとなる。
【００３６】
半導体装置５０は、その表面４０において、支持シリコン基板３１が露出している支持シリコン基板露出領域４１と、活性シリコン層３３で覆われている活性シリコン層領域４２とを有する。活性シリコン層領域４２は、ＳＯＩ基板３０の断面構造のまま利用されている領域であり、支持シリコン基板３１上に酸化膜３２、更に酸化膜３２上に活性シリコン層３３が積層して形成されたＳＯＩ基板３０の３層構造がそのまま維持された領域である。一方、支持シリコン基板露出領域４１は、上の２層の活性シリコン層３３と酸化膜３２とが除去され、支持シリコン基板３３が表面に露出した領域である。
【００３７】
図２において、活性シリコン層領域４２と、シリコン基板露出領域４１とは、絶縁膜である酸化膜３２で電気的に分離されている。よって、活性シリコン層領域４２と、シリコン基板露出領域４１には、電気的素子分離を必要とする異なる半導体素子を任意に配置することが可能である。例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）による素子分離であると、半導体装置５０の製造工程中における隣接素子間の酸化膜形成であるため、隣接する素子間で動作電圧レベルの異なる素子を形成するのは困難である。しかしながら、ＳＯＩ基板３０における酸化膜３２は、結晶段階で形成された酸化膜３２であり、ＳＯＩ基板３０の表面に形成された活性シリコン層３３と、ＳＯＩ基板３０の土台として形成された支持シリコン基板３１とを、深さ方向で完全に電気的に分離する。よって、活性シリコン層３３と支持シリコン基板３１には、動作電圧レベルの異なる素子を各々に別個独立して形成することができる。
【００３８】
図２においては、支持シリコン基板露出領域４１には出力回路１０が形成され、活性シリコン層領域４２には制御回路２０が形成されている。図１において説明したように、出力回路１０は、耐圧数１００〔Ｖ〕〜数１０００〔Ｖ〕の高耐圧トランジスタ素子で構成された回路であり、制御回路２０は、数〔Ｖ〕で動作するＭＯＳトランジスタ又はバイポーラトランジスタで構成された回路であるが、ＳＯＩ基板３０の支持シリコン基板領域４１を高耐圧トランジスタ素子形成領域として利用することにより、同一の基板上に全く異なる電圧レベルの出力回路１０と制御回路２０とを形成することが可能となる。
【００３９】
なお、制御回路２０には、通常の単体のＭＯＳトランジスタやバイポーラトランジスタの他、ＣＭＯＳが形成されてもよい。図２においては、活性シリコン層領域４２に、ゲート２１と、ソース２２と、ドレイン２３とを含むＭＯＳトランジスタ２５が例示的に示されている。活性シリコン層領域４２に形成されるＭＯＳトランジスタ２５等の半導体素子は、総て活性シリコン層領域４２の表面に電極を有する横型の半導体素子として形成される。また、制御回路２０は、用途に応じて、種々の素子を含んでよく、活性シリコン層領域４２にそれらが形成される。制御回路２０は、例えば、増幅回路、ＡＤ−ＤＡコンバータ、トリミング回路等が適宜形成されてよい。また、制御回路２０は、素子としても、ＣＭＯＳ、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等の不揮発性メモリ、ＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）等が用途に応じて適宜搭載されてよい。
【００４０】
出力回路１０は、パワーＭＯＳトランジスタや、ＩＧＢＴ等の高耐圧トランジスタが形成されてよい。図２においては、支持シリコン基板露出領域４１に、ゲート１１と、不純物拡散領域１２とが形成され、支持シリコン基板３１の裏面に裏面電極１３が形成されたパワーＭＯＳトランジスタ１５が例示的に示されている。このように、ＳＯＩ基板３０の表面４０に支持シリコン基板露出領域４１を設けることにより、支持シリコン基板３１を高耐圧トランジスタの形成領域として利用することができ、低電圧で動作する制御回路２０と同じＳＯＩ基板３０上にドライバとなる出力回路１０を搭載することができる。なお、パワーＭＯＳトランジスタ１５は、ＮチャネルＭＯＳトランジスタが適用される場合には、不純物拡散領域１２がソースとなり、裏面電極１３はドレインとなる。また、逆に、パワーＭＯＳトランジスタ１５がＰチャネルＭＯＳトランジスタの場合には、不純物拡散領域１２はドレインとなり、裏面電極１３はソースとなる。更に、出力回路１０にＩＧＢＴが形成されている場合には、例えば、ゲート電極とエミッタ電極が表側に形成され、裏面電極１３には、コレクタ電極が形成されるような構成であってもよい。
【００４１】
図２に示すように、出力回路１０に利用されるＭＯＳトランジスタ１５又はＩＧＢＴは、支持シリコン基板３１の裏面に裏面電極１３を有する縦型構造であってもよい。支持シリコン基板３１は、制御回路２０が形成された活性シリコン層３３とは完全に電気的に分離されているので、支持シリコン基板３１は、出力回路１０の真下の部分も含めて裏面全体をも活用することができる。このような縦型構造は、通常の数〔Ｖ〕の動作電圧レベルのＭＯＳトランジスタ２５には採用されないが、高電圧で動作するパワーＭＯＳトランジスタ１５及びＩＧＢＴでは、好適に適用され得る。印加される電圧が高いので、裏面に電極を設けても、十分に電流が流れるからである。
【００４２】
なお、支持シリコン基板露出領域４１の表面にゲート、ソース及びドレインを形成し、出力回路１０を、横型構造の高耐圧半導体素子で構成してもよい。このような半導体素子構造は、用途に応じて適宜適切な形態を適用することができる。
【００４３】
なお、図２においては、出力回路１０と、制御回路２０との接続関係までは図示されていないが、図２で示した半導体装置５０の上層に金属配線層が形成され、制御回路２０の制御信号が出力回路１０を駆動するように接続して構成される。そして、半導体装置５０の１個の単体ユニットで、ドライバを構成することが可能となる。
【００４４】
このように、実施例１に係る半導体装置５０によれば、電圧レベルは異なるが、機能的には協働する複数の異なる回路を１枚のＳＯＩ基板３０に形成することができ、省スペースを図りつつ、機能的に優れた半導体装置５０とすることができる。
【実施例２】
【００４５】
図３は、本発明を適用した実施例２に係る半導体装置５０ａの平面構成の一例を示した図である。図３において、実施例２に係る半導体装置５０ａは、ＳＯＩ基板３０に形成された出力回路１０ａと、制御回路２０ａとを有する点では、実施例１に係る半導体装置５０と同様である。実施例２に係る半導体装置５０ａにおいては、出力回路１０ａの周囲を囲むように、制御回路２０ａが配置されている点で、実施例１に係る半導体装置５０と異なっている。
【００４６】
このように、半導体装置５０ａは、出力回路１０ａの周りを制御回路２０ａで四方から包囲するような平面構成としてもよい。例えば、出力回路１０ａと制御回路２０ａとの接続配線が多い場合には、このような平面構成とすることにより、出力回路１０ａと制御回路２０ａとの接触部分（境界部分）を多くとることができるので、接続の多い回路構成にも対応することができる。
【００４７】
なお、実施例２に係る半導体装置５０ａの断面構成は、実施例１の図２において説明した断面構成と同様であるので、その説明を省略する。図３において、ＢＢ'断面の構成を考えれば、実施例１に図２に示した断面構成とほぼ同様の構成となる。出力回路１０ａは、支持シリコン基板露出領域４１に形成され、制御回路２０ａは、活性シリコン層４２に形成される点も、図３と同様である。
【００４８】
また、出力回路１０ａ及び制御回路２０ａに形成する素子や、具体的な回路の用途等も、実施例１における説明を同様に適用することができるので、その説明を省略する。
【００４９】
実施例２に係る半導体装置５０ａによれば、出力回路１０ａと制御回路２０ａの接続数が多い場合であっても、容易に対応することができ、出力回路１０ａのパワーＭＯＳトランジスタ２５等を外側に配置することにより、制御信号２０ａの制御信号をスムーズに出力回路１０に送ることができる。
【実施例３】
【００５０】
図４は、本発明を適用した実施例３に係る半導体装置５０ｂの平面構成の一例を示した図である。図４において、実施例３に係る半導体装置５０ｂは、ＳＯＩ基板３０に形成された出力回路１０ｂと、制御回路２０ｂとを有する点では、実施例１又は実施例２に係る半導体装置５０、５０ａと同様である。実施例３に係る半導体装置５０ｂは、制御回路２０ｂが中央部分に配置され、その周囲を囲むように出力回路１０ｂが外側に配置されている。つまり、実施例３に係る半導体装置５０ｂは、実施例２に係る半導体装置５０ａと、出力回路１０ｂと制御回路２０ｂとの配置関係が反対となった平面構成をしている。
【００５１】
図４のような構成であっても、出力回路１０ｂは支持シリコン基板露出領域４１に形成され、制御回路２０ｂは活性シリコン層４２に形成されてよい。つまり、支持シリコン基板露出領域４１と活性シリコン層４２の配置関係も、実施例２の図３に係る半導体装置５０ａと内側と外側の配置関係が逆になる。
【００５２】
なお、実施例３に係る半導体装置５０ｂの断面構成は、実施例１の図２において説明した構成とほぼ同様となる。実施例３においては、図４のＣＣ'断面を対応させると、図２の断面構成と合致する。よって、実施例３に係る半導体装置５０ｂの断面構成については、その説明を省略する。
【００５３】
また、実施例３に係る半導体装置５０ｂにおいても、出力回路１０ｂ及び制御回路２０ｂの用途及び用いられる半導体素子については、実施例１及び実施例２に係る半導体装置５０、５０ａと同様であってよい。つまり、出力回路１０ｂには、パワーＭＯＳトランジスタ２５やＩＧＢＴ等の高耐圧トランジスタ素子が適用され、制御回路２０ｂには、通常の数〔Ｖ〕の電圧で動作するＭＯＳトランジスタ、バイポーラトランジスタ又はＣＭＯＳ等が適用されてよい。
【００５４】
実施例３に係る半導体装置５０ｂによれば、出力回路１０ｂがＳＯＩ基板３０の外側に配置されているので、駆動対象となる装置と、出力回路１０ｂとの接続が容易に行えるという利点がある。つまり、出力回路１０ｂと駆動対象となる装置との接続点を、ＳＯＩ基板３０の外側の周辺部とすることができ、出力回路１０ｂとの接続に余分な配線を引き回すおそれが無くなる。また、実施例２に係る半導体装置５０ａと同様に、出力回路１０ｂと制御回路２０ｂとの境界部分が長いので、出力回路１０ｂと制御回路２０ｂとの接続も余裕を持って行うことができる。
【００５５】
このように、実施例３に係る半導体装置５０ｂによれば、駆動対象となる装置と出力回路１０ｂとの接続を容易にするとともに、出力回路１０ｂと制御回路２０ｂとの接続点が多い場合にも十分に対応することができる。
【実施例４】
【００５６】
図５は、本発明を適用した実施例４に係る半導体装置５０ｃの平面構成の一例を示した図である。図５において、実施例４に係る半導体装置５０ｃは、ＳＯＩ基板３０に形成されている出力回路１０ｃと、制御回路２０ｃとを備える点で、実施例１〜３に係る半導体装置５０、５０ａ、５０ｂと同様である。また、実施例４に係る半導体装置５０ｃは、出力回路１０ｃと制御回路２０ｃとが片側と反対側に隣接して配置されている点で、実施例１に係る半導体装置５０と同様である。
【００５７】
実施例４に係る半導体装置５０ｃは、実施例１に係る半導体装置５０が、出力回路１０と制御回路２０が横に隣接していたのに対し、出力回路１０ｃと制御回路２０ｃが縦に隣接している点で異なっている。また、実施例４に係る半導体装置５０ｃは、全体的に正方形よりも横長の長方形形状となり、出力回路１０ｃと制御回路２０ｃとの面積が略等しい比率となっている点で、実施例１に係る半導体装置５０と異なっている。
【００５８】
このように、実施例４に係る半導体装置５０ｃのように、出力回路１０ｃの素子数が少なければ、出力回路１０ｃと制御回路２０ｃが略同じ面積比率となるように構成してもよい。実施例１〜４において示したように、本発明を適用した実施例に係る半導体装置５０、５０ａ〜５０ｃは、用途に応じて、種々の形態をとることが可能である。
【００５９】
なお、実施例４に係る半導体装置５０ｃにおいても、断面構成は、実施例１に係る半導体装置５０の図２に示した構成と同様であるので、その説明を省略する。図５において、半導体装置５０ｃをＣＣ'断面で切断すると、図２の断面構成に対応する。
【００６０】
また、出力回路１０ｃと制御回路２０ｃの用途及び適用される半導体素子についても、今までの説明と同様であるので、その説明を省略する。
【実施例５】
【００６１】
実施例５においては、図６乃至図８を用いて、本実施例に係る半導体装置５０、５０ａ〜５０ｃの製造方法の一例について説明する。実施例５において説明する半導体装置５０、５０ａ〜５０ｃの製造方法は、今まで説明した総ての実施例１〜４に係る半導体装置５０、５０ａ〜５０ｃに適用できるが、図６〜図８においては、実施例１に対応した参照符号を付して説明するものとする。
【００６２】
図６は、ＳＯＩ基板３０が用意された工程を示した断面図である。図６において、今まで説明したように、ＳＯＩ基板３０は、支持シリコン基板３１が最も下方に配置され、支持シリコン基板３１の上面に酸化膜３２が積層され、酸化膜３２の上面に活性シリコン層３３が積層された多層構造を有している。ＳＯＩ基板３０の表面４０は、活性シリコン層３３で覆われていることになる。
【００６３】
ＳＯＩ基板３０の製造時は、酸化膜３２の両面にシリコン基板が貼り付けられ、表面側の活性シリコン層３３となる側のシリコン基板が削られて、ＳＯＩ基板３０が製造される。製造後のＳＯＩ基板３０の活性シリコン層３３は、５〜１０〔μｍ〕程度の厚さであるのに対し、支持シリコン基板３１は、５００〜７５０〔μｍ〕程度の５〜１０倍程度の厚さを有する。酸化膜３２は、ＳｉＯ２等の酸化絶縁膜であり、１〜５〔μｍ〕程度の厚さを有する。酸化膜３２により、活性シリコン層３３と支持シリコン基板３１は完全に電気的に分離される。一般的には、表面４０の活性シリコン層３３の領域のみに、種々の回路が形成される。本実施例に係る半導体装置５０、５０ａ〜５０ｃにおいては、ＳＯＩ基板３０ｍの２層の支持シリコン基板３１と活性シリコン層３３とを有効に活用し、１枚のＳＯＩ基板３０に独立したドライバ回路を有する半導体装置５０、５０ａ〜５０ｃを作製する。
【００６４】
図７は、エッチング工程を示した断面図である。エッチング工程においては、表面４０の一部の領域について、上の２層の活性シリコン層３３及び酸化膜３２が除去され、支持シリコン基板露出領域４１が形成される。これにより、ＳＯＩ基板３０の表面４０は、支持シリコン基板露出領域４１と活性シリコン層領域４２の２つの異なる領域を含む状態となる。
【００６５】
なお、支持シリコン基板露出領域４１をどの程度形成するかについては、半導体装置５０、５０ａ〜５０ｃの用途と構成に応じて、適宜適切な配置及び面積としてよい。
【００６６】
図８は、素子形成工程を示した断面図である。図８において、支持シリコン基板露出領域４１には、パワーＭＯＳトランジスタ１５又はＩＧＢＴを含む高耐圧トランジスタが形成される。これらの高耐圧トランジスタを含む回路により、出力回路１０が構成される。なお、パワーＭＯＳトランジスタ１５が出力回路１０の一部として形成される場合には、支持シリコン基板露出領域４１の表面にはゲート１１とソース１２ａが形成され、裏面には裏面電極１３としてドレイン１３ａが形成され、縦型構造のパワーＭＯＳトランジスタ１５として構成されてもよい。また、図８においては、ＮチャネルＭＯＳトランジスタが出力回路１０の一部として形成されているが、ＰチャネルＭＯＳトランジスタやＣＭＯＳが形成されてもよい。ＰチャネルＭＯＳトランジスタが形成される場合には、表面をゲート１１及びドレインとし、裏面電極１３をソースとすればよい。
【００６７】
一方、活性シリコン層領域４２には、通常の数〔Ｖ〕で動作するＭＯＳトランジスタが形成される。この場合には、通常のＭＯＳトランジスタ２５の製造時と同様に、活性シリコン層領域４２の表面にＭＯＳトランジスタ２５を形成すればよい。そして、この場合には、活性シリコン層領域４２内でＭＯＳトランジスタ２５を完成させる必要があるので、活性シリコン層領域４２の表面にゲート２１、ソース２２及びドレイン２３の３電極を備えた横型構造のＭＯＳトランジスタ２５の構成となる。
【００６８】
図８において、出力回路１０内のパワーＭＯＳトランジスタ１５又はＩＧＢＴは、数１００〜数１０００〔Ｖ〕レベルの耐電圧であり、制御回路２０内のＭＯＳトランジスタは数〔Ｖ〕レベルの耐圧であり、全く動作電圧が異なっている。しかしながら、酸化膜３２による完全素子分離により、出力回路１０と制御回路２０を同一ＳＯＩ基板３０内に形成し、隣接する出力回路１０を制御回路２０で駆動制御する独立型の半導体装置５０、５０ａ〜５０ｃとすることができる。
【００６９】
図６〜図８において説明したように、本実施例に係る半導体装置５０、５０ａ〜５０ｃの製造方法によれば、活性シリコン層３３と酸化膜３２をエッチング除去する工程と、支持シリコン基板露出領域４１に出力回路１０用の高耐圧半導体素子を作り込む工程を加えることにより、簡素な製造工程で独立型のドライバ用の半導体装置５０、５０ａ〜５０ｃを製造することができる。
【００７０】
図９は、実施例５に係る半導体装置５０、５０ａ〜５０ｃの製造方法のエッチング工程の変形例を示した図である。図７のエッチング工程においては、ＳＯＩ基板３０の左側の部分全体をエッチングしていたが、実施例３に係る半導体装置５０ａのような構成の場合、中央を窪み状にしてエッチングを行う必要がある。
【００７１】
図９においては、ＳＯＩ基板３０の中央領域がエッチングされ、支持シリコン基板露出領域４１が中央部分に形成されている。そして、両外側は、活性シリコン層領域４２のままとなっている。
【００７２】
このように、活性シリコン層３３及び酸化膜３２のエッチングは、ＳＯＩ基板３０の表面４０の中央領域について行ってもよく、また、用途に応じて所望の位置について行うことができる。これにより、支持シリコン基板露出領域４１を所望の位置に形成することができ、用途に応じた位置に出力回路１０ａを形成することが可能となる。
【実施例６】
【００７３】
図１０は、本発明を適用した実施例６に係る半導体装置５０ｄの断面構成の一例を示した図である。図１０において、実施例６に係る半導体装置５０ｄは、ＳＯＩ基板３０の表面４０に、支持シリコン基板露出領域４１と、複数の島状になった活性シリコン層領域４２、４３とを有する。図１０においては、独立した２つの活性シリコン層領域４２、４３が形成されている。以後、両者を区別するときには、第１の活性シリコン層領域４２、第２の活性シリコン層領域４３と呼ぶこととする。
【００７４】
実施例１０に係る半導体装置５０ｄにおいては、支持シリコン基板露出領域に制御回路２０ｄが形成され、活性シリコン層領域４２、４３に出力回路１０ｄ、１０ｅが形成される。つまり、今までの実施例とは逆に、高耐圧のトランジスタ素子を有する出力回路１０ｄ、１０ｅが活性シリコン層領域４２、４３に配置され、通常の数〔Ｖ〕レベルの低耐圧のトランジスタ素子が支持シリコン基板露出領域４１に形成される。
【００７５】
例えば、出力回路１０ｄ、１０ｅが、数１００〔Ｖ〕レベルの高耐圧素子と、数１０００〔Ｖ〕レベルの超高耐圧素子の双方を有し、それらを駆動したい場合には、図１０に示すような構成とし、独立した出力回路１０ｄ、１０ｅを複数設けるようにしてもよい。
【００７６】
図１０において、数１００〔Ｖ〕レベルの高耐圧素子が形成された第１の活性シリコン層領域４２と、数１０００〔Ｖ〕レベルの超高耐圧素子が形成された第２の活性シリコン層領域４３とは、エッチングされた空間４５を隔てて、電気的には完全に分離されている。また、今までの実施例と同様に、第１の活性シリコン層領域４２及び第２の活性シリコン層領域４３の双方とも、酸化膜３２により、支持シリコン基板３１とは完全に電気的に分離されている。よって、第１の活性シリコン層４２には、数１００〔Ｖ〕の高耐電圧を有する高耐圧素子を用いて出力回路１０ｄを形成し、第２の活性シリコン層４３には、数１０００〔Ｖ〕の超高耐電圧を有する超高耐圧素子を用いて出力回路１０ｅを別個独立に１つのＳＯＩ基板３０上に形成することが可能となる。
【００７７】
このように、電気的に分離された活性シリコン層領域４２、４３を複数形成し、別個独立の耐電圧レベルの異なる半導体素子を形成するようにしてもよい。この場合、出力回路１０ｄ内に形成される高耐圧トランジスタ素子と、出力回路１０ｅ内に形成される超高耐圧トランジスタ素子は、各々第１の活性シリコン領域４２と第２の活性シリコン領域４３内で完結させる必要があるので、横型構造のパワーＭＯＳトランジスタ２５又はＩＧＢＴが形成されることになる。よって、例えば、パワーＭＯＳトランジスタ２５が適用される場合には、ゲート１１、ソース１２ａ、ドレイン１３ａの総ての電極が、活性シリコン領域４２、４３の表面に設けられる構成となる。また、高耐圧素子及び超高耐圧素子には、パワーＭＯＳトランジスタ２５及びＩＧＢＴの他、ＣＭＯＳが適用されてもよいことは、今までの実施例と同様である。
【００７８】
また、支持シリコン基板３１に形成される制御回路２０ｄに用いられるトランジスタ素子については、縦型構造であっても横型構造であってもよいが、数〔Ｖ〕の耐電圧であることを考慮すると、横型構造で形成されてよい。制御回路２０ｄは、高耐圧素子を有する出力回路１０ｄと、超高耐圧素子を有する出力回路１０ｅの双方を制御駆動する。また、必要に応じて、支持シリコン基板露出領域４１にＬＯＣＯＳを形成し、横方向に制御回路２０ｄを分離し、出力回路１０ｄを駆動制御する制御回路２０ｄと、出力回路１０ｅを駆動制御する制御回路（図示せず）を別個独立に設けることも可能である。
【００７９】
このように、実施例１０に係る半導体装置５０ｄによれば、耐電圧レベルの異なる出力回路１０ｄ、１０ｅを複数設け、幅広い電圧範囲で出力回路１０ｄ、１０ｅを構成、制御することができる。これにより、広い範囲の出力電圧での駆動制御が要求される電源制御回路は、モータ等のアクチュエータに幅広く対応することが可能となる。
【００８０】
［変形例１］
図１１は、変形例１に係る結晶構造のＳＯＩ基板３０ａの断面構成の一例を示した図である。実施例１〜６においては、支持シリコン基板３１、酸化膜３２及び活性シリコン層３３からなるＳＯＩ基板３０を用いて半導体装置５０、５０ａ〜５０ｄを構成した例について説明したが、図１１に示す結晶構造を有するＳＯＩ基板３０ａに対しても、本実施例に係る半導体装置５０、５０ａ〜５０ｄを適用することができる。
【００８１】
図１１において、ＳＯＩ基板３０ａは、支持シリコン基板３１の上面に酸化膜３２が積層され、酸化膜３２の上面に活性シリコン層３３が積層されている点では、今まで説明したＳＯＩ基板３０と同様であるが、支持シリコン基板３１の上面領域に、エピタキシャル層３４が形成されている点で、今までのＳＯＩ基板３０と異なっている。
【００８２】
このように、支持シリコン基板３１の一部に、エピタキシャル層３４を設けるようにしてもよい。エピタキシャル層３４を設け、またその厚さを調整することにより、支持シリコン基板３１の支持シリコン基板露出領域４１に形成される高耐圧トランジスタ素子の耐圧を調整することができる。具体的には、エピタキシャル層３４の厚さを厚くすることにより、支持シリコン基板露出領域４１に形成されるパワーＭＯＳトランジスタ２５等の高耐圧半導体素子の耐圧を高めることができる。
【００８３】
このように、ＳＯＩ基板３０の支持シリコン基板３１の上面にエピタキシャル層３４が形成された結晶構造のＳＯＩ基板３０ａを用いて、実施例１〜６に係る半導体装置５０、５０ａ〜５０ｄを構成するようにしてもよい。出力回路１０、１０ａ〜１０ｃ及び制御回路２０ｄの耐電圧を増加させることができる。
【００８４】
［変形例２］
図１２は、変形例２に係る結晶構造のＳＯＩ基板３０ｂの断面構成の一例を示した図である。図１２においても、変形例１と同様に、支持シリコン基板３１、酸化膜３２及び活性シリコン層３３を含むＳＯＩ基板３０にエピタキシャル層３４が設けられているが、変形例２においては、活性シリコン層３３の表面領域にエピタキシャル層３４が設けられている。
【００８５】
このように、活性シリコン層３３の表面にエピタキシャル層３４を設けた結晶構造を有する基板３０ｂに、実施例１〜６に係る半導体装置５０、５０ａ〜５０ｄを適用するようにしてもよい。エピタキシャル層３４の役割は、変形例１で説明した通りであり、エピタキシャル層３４を厚くすることにより、活性シリコン層３３に形成されるトランジスタ素子の耐圧を高めることができる。
【００８６】
これにより、実施例１〜６に係る制御回路２０、２０ａ〜２０ｃ及び出力回路１０ｄ、１０ｅの耐圧を高めることができる。特に、実施例６に係る半導体装置５０ｄにおいては、活性シリコン層３３に高耐圧素子及び超高耐圧素子を有する出力回路１０ｄ、１０ｅを形成するので、耐圧向上による効果が得られる。
【００８７】
このように、ＳＯＩ基板３０の表面４０の活性シリコン層３３の上面領域に、エピタキシャル層３４が形成された結晶構造を有するＳＯＩ基板３０ｂに、本実施例に係る半導体装置５０、５０ａ〜５０ｄを適用してもよい。
【００８８】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００８９】
【図１】実施例１に係る半導体装置５０の平面構成の一例を示した図である。
【図２】実施例１に係る半導体装置５０のＡＡ'断面構成の一例を示した図である。
【図３】実施例２に係る半導体装置５０ａの平面構成の一例を示した図である。
【図４】実施例３に係る半導体装置５０ｂの平面構成の一例を示した図である。
【図５】実施例４に係る半導体装置５０ｃの平面構成の一例を示した図である。
【図６】実施例５に係る半導体装置５０、５０ａ〜５０ｃの製造方法のＳＯＩ基板３０が用意された工程を示した断面図である。
【図７】エッチング工程を示した断面図である。
【図８】素子形成工程を示した断面図である。
【図９】エッチング工程の変形例を示した図である。
【図１０】実施例６に係る半導体装置５０ｄの断面構成の一例を示した図である。
【図１１】変形例１に係る結晶構造のＳＯＩ基板３０ａの断面構成図の一例である。
【図１２】変形例２に係る結晶構造のＳＯＩ基板３０ｂの断面構成図の一例である。
【符号の説明】
【００９０】
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ    出力回路
１１、２１    ゲート
１２    不純物拡散層
１２ａ、２２    ソース
１３    裏面電極
１３ａ、２３    ドレイン
１５    パワーＭＯＳトランジスタ
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ    制御回路
２５    ＭＯＳトランジスタ
３０、３０ａ、３０ｂ    ＳＯＩ基板
３１    支持シリコン基板
３２    酸化膜
３３    活性シリコン層
３４    エピタキシャル層
４０    表面
４１    支持シリコン基板露出領域
４２、４３    活性シリコン層領域
５０、５０ａ、５０ｂ、５０ｃ、５０ｄ    半導体装置
【図１】
2010141244.tif 000003
【図２】
2010141244.tif 000004
【図３】
2010141244.tif 000005
【図４】
2010141244.tif 000006
【図５】
2010141244.tif 000007
【図６】
2010141244.tif 000008
【図７】
2010141244.tif 000009
【図８】
2010141244.tif 000010
【図９】
2010141244.tif 000011
【図１０】
2010141244.tif 000012
【図１１】
2010141244.tif 000013
【図１２】
2010141244.tif 000014