(57)【要約】【課題】  トランジスタと抵抗等複数種類の半導体素子を簡略化した工程で作成する。【解決手段】  半導体装置の製造方法は、半導体基板にアスペクト比１以上の素子分離領域を形成し、ゲート絶縁膜を形成し、シリコン層を堆積し、パターニングしてゲート電極と抵抗素子を形成し、ゲート電極の側壁サイドウォールを形成し、第１の活性領域に高濃度の燐を、第２の活性領域及び抵抗素子に高濃度のｐ型不純物を、イオン注入し、５００℃以下の温度でサリサイドブロック層を形成し、サリサイドブロック層を覆うように金属層を堆積し、選択的に金属シリサイド層を形成する。厚いゲート絶縁膜と著しく薄いゲート絶縁膜を形成し、サイドウォール形成前、厚いゲート絶縁膜は貫通しない第１導電型のイオン注入と、厚いゲート絶縁膜も貫通する逆導電型の斜めイオン注入を行う。【選択図】  図５−６
2010074176.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された第１導電型の第１、第２の活性領域と、
前記半導体基板に形成された第２導電型の第３、第４の活性領域と、
前記第1、第3の活性領域上に形成された第１の厚さのゲート絶縁膜と、
前記第２、第４の活性領域上に形成された第１の厚さより薄い第２の厚さのゲート絶縁膜と、
前記第１−第４の活性領域のゲート絶縁膜の上にそれぞれ形成された第１−第４のゲート電極と、
前記第１−第４のゲート電極側壁上に形成された絶縁材料のサイドウォールスペーサと、
前記第１、第２の活性領域の前記サイドウォールスペーサ外方に形成された第２導電型の高不純物濃度の第１、第２のソース／ドレイン領域と、
前記第３、第４の活性領域の前記サイドウォールスペーサ外方に形成された第１導電型の高不純物濃度の第３、第４のソース／ドレイン領域と、
前記第１の活性領域のサイドウォールスペーサ下方に形成され、前記第１のソース／ドレイン領域に連続する第２導電型のＬＤＤ領域と、
前記第４の活性領域のサイドウォールスペーサ下方に形成され、前記第４のソース／ドレイン領域に連続する第１導電型のエクステンション領域と、
前記第４の活性領域の前記第１導電型のエクステンション領域を取り囲むように形成された第２導電型のポケット領域と、
を有し、前記ゲート絶縁膜は前記サイドウォールスペーサ下方まで延在し、前記高不純物濃度のソース／ドレイン領域上方までは延在せず、前記第１のゲート電極側壁のサイドウォールスペーサ下の前記第１の活性領域およびその上の第１の厚さのゲート絶縁膜中の第２導電型不純物濃度分布と、前記第４のゲート電極側壁のサイドウォールスペーサ下の前記第４の活性領域およびその上の第２の厚さのゲート絶縁膜中の第２導電型不純物濃度分布とが実質的に等しい半導体装置。
【請求項２】
主面を有する半導体基板と、
前記半導体基板の主面に形成され、第１、第２の活性領域を画定し、アスペクト比１以上の部分を有する素子分離用溝と、
前記素子分離用溝を埋める絶縁体によって形成され、フィールド領域を含む素子分離領域と、
前記第１、第２の活性領域表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第１の活性領域を横断し、高濃度の燐を含む第１のゲート電極と、
前記ゲート絶縁膜上に形成され、前記第２の活性領域を横断し、ｐ型不純物を含む第２のゲート電極と、
前記フィールド領域上に、前記第２のゲート電極と同じ層で形成されたｐ型抵抗素子と、
前記抵抗素子の表面の一部に形成されたサリサイドブロック層と、
前記第１、第２のゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記第１の活性領域のサイドウォール外方に形成された高濃度の燐を含む第１のソース／ドレイン領域と、
前記第２の活性領域のサイドウォール外方に形成されたｐ型不純物を含む第２のソース／ドレイン領域と、
前記抵抗素子のサリサイドブロック層以外の表面、前記第１、第２のソース／ドレイン領域の少なくとも一部の表面、前記第１、第２のゲート電極の少なくとも一部の表面に形成されたシリサイド層と、
を有する半導体装置。
【請求項３】
半導体基板と、
前記半導体基板内に画定された第１導電型の活性領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極側壁上に形成された絶縁性サイドウォールスペーサと、
前記活性領域の前記ゲート電極端部下方から前記絶縁性サイドウォールスペーサ下方まで延在するように形成され、前記ゲート電極端部下方から前記ゲート電極端下方を越え、前記ゲート電極より外方までの領域で面内方向で第２導電型の不純物濃度が単調増大する濃度勾配を有するＬＤＤ領域と、
前記サイドウォールスペーサ外方の前記活性領域内に形成され、前記ＬＤＤ領域に連続する第２導電型の高不純物濃度ソース／ドレイン領域と、
を有する半導体装置。
【請求項４】
（ａ）半導体基板に第１導電型の第１、第２の活性領域、および第２導電型の第３、第４の活性領域を形成する工程と、
（ｂ）前記第１、第３の活性領域上に第１の厚さのゲート絶縁膜を形成する工程と、
（ｃ）前記第２、第４の活性領域上に、第１の厚さより薄い第２の厚さのゲート絶縁膜を形成する工程と、
（ｄ）前記第１−第４の活性領域のゲート絶縁膜の上にそれぞれ第１−第４のゲート電極を形成し、前記ゲート絶縁膜は残存させる工程と、
（ｅ）前記第１、第４の活性領域に対し、第２の厚さのゲート絶縁膜は貫通し、第１の厚さのゲート絶縁膜は貫通しないように、第１導電型不純物の第１のイオン注入を行う工程と、
（ｆ）前記第１、第４の活性領域に対し、ゲート絶縁膜を貫通する第２導電型不純物の第２のイオン注入を行う工程と、
（ｇ）前記第２、第３の活性領域に対し、第２の厚さのゲート絶縁膜は貫通し、第１の厚さのゲート絶縁膜は貫通しないように、第２導電型不純物の第３のイオン注入を行う工程と、
（ｈ）前記第２、第３の活性領域に対し、ゲート絶縁膜を貫通する第１導電型不純物の第４のイオン注入を行う工程と、
（ｉ）半導体基板全面に絶縁層を堆積し、異方性エッチングを行い、ゲート電極側壁上にサイドウォールスペーサを形成すると共に、露出したゲート絶縁膜を除去する工程と、
（ｊ）前記第１、第２の活性領域に前記サイドウォールスペーサをマスクとして、第２導電型不純物の第５のイオン注入を行う工程と、
（ｋ）前記第３、第４の活性領域に前記サイドウォールスペーサをマスクとして、第１導電型不純物の第６のイオン注入を行う工程と、
を有する半導体装置の製造方法。
【請求項５】
（ａ）半導体基板に第１導電型の第１の活性領域を形成する工程と、
（ｂ）前記第１の活性領域上に第１のゲート絶縁膜を形成する工程と、
（ｃ）前記第１のゲート絶縁膜の上に第１のゲート電極を形成する工程と、
（ｄ）前記第１の活性領域に対し、ゲート電極をマスクとして第２導電型の不純物を基板法線から傾いた複数の方向からイオン注入する工程と、
（ｅ）前記半導体基板全面に絶縁層を堆積し、異方性エッチングを行い、ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
（ｆ）前記第１のゲート電極および前記サイドウォールスペーサをマスクとして、前記第１の活性領域に第２導電型の不純物を高濃度にイオン注入する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に複数の半導体素子、例えば微細化したトランジスタと抵抗、または複数の電圧で動作するトランジスタを含む半導体装置、または耐圧を向上したトランジスタを含む半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置（ＩＣ）の集積度の向上と共に、ＩＣの構成要素であるトランジスタは微細化されている。ロジック半導体素子は、性能が著しく向上し、多くの機能を同一チップ上に搭載するようになっている。例えば、高密度スタティックランダムアクセスメモリ（ＳＲＡＭ）、超高速入出力回路がロジック回路と同一チップ上に搭載される。
【０００３】
ＳＲＡＭは、例えば２つのｎチャネルドライバトランジスタ、２つのｐチャネル負荷トランジスタ、２つのｎチャネルトランスファトランジスタの計６トランジスタで１メモリセルを構成する。１トランジスタ、１キャパシタで１メモリセルを構成するダイナミックＲＡＭ（ＤＲＡＭ）と比べると、構成素子数は多くなるが、リフレッシュ動作が不要である。
【０００４】
高密度ＳＲＡＭ等の多数の半導体素子を高密度に収容する回路の素子分離領域として、シャロートレンチアイソレーション（ＳＴＩ）が広く用いられている。局所酸化（ＬＯＣＯＳ）に於けるバーズビークが存在せず、面積利用率を向上できると共に、平坦性のよい表面が得られる。
【０００５】
トランジスタの寄生抵抗を低減するために、ソース／ドレイン領域およびゲート電極の上に自己整合的に金属シリサイド層を形成するサリサイド技術も広く用いられている。
特開２０００−１９８５２３号は、ＳＴＩとサリサイド技術を用いたＳＲＡＭを開示している。ゲート電極側壁上に第１のサイドウォールスペーサを形成し、ソース／ドレイン領域とゲート電極に対する高濃度イオン注入を行った後、第２のサイドウォールスペーサを形成し、その後基板全面に対してサリサイドを行っている。ソース／ドレイン領域上のシリサイド層のゲート電極側端部を接合から離すことによりリーク電流を低減する。ＳＲＡＭ以外の回路素子については、開示はない。
【０００６】
トランジスタと他の素子を集積化する場合、各素子を独立に作成すると製造工程は複雑化し、歩留まりは低下する。同一工程を複数の素子に共用させ、製造工程をなるべく簡略化することが望まれる。作成する回路によって、他の素子はキャパシタであったり、抵抗であったりする。抵抗の場合、抵抗値は所望の値であることが望まれ、高すぎても、低すぎても不適当な場合が多い。
【０００７】
特開２０００−３１２９５号は、素子分離をＳＴＩで行い、アナログ−デジタル変換回路用アナログ抵抗をシリサイド層付ＭＯＳトランジスタと集積化した半導体集積回路装置を開示する。アナログ抵抗をシリコン基板内の拡散層で形成する場合と、素子分離領域上の多結晶シリコンで形成する場合の両者を開示している。
【０００８】
数十Ω／□〜数百Ω／□のアナログ抵抗の抵抗値を最適に設定するため、抵抗部はトランジスタとは別に独立に形成される。サイドウォールスペーサ形成の際、レジストマスクを抵抗部上に形成し、サイドウォールスペーサと同一層のサリサイドブロック層を残す。抵抗部両端の接続部はトランジスタの高濃度領域と同時に高濃度にイオン注入される。その後、全面にサリサイド処理を行なう。トランジスタのソース／ドレイン領域とゲート電極上、抵抗部両端の接続部上にはシリサイド層が形成される。
【０００９】
特開２００２−２８０４５９号は、素子分離をＬＯＣＯＳで行い、トランジスタ、キャパシタ、抵抗を集積化した集積回路装置を開示している。第１の多結晶シリコン層を用いて、トランジスタのゲート電極と同時にキャパシタの下部電極を形成し、キャパシタ用誘電体膜を形成した後、第２の多結晶シリコン層を用いてキャパシタの上部電極と抵抗を形成している。抵抗は別個のイオン注入で所望の不純物濃度にする。サリサイド工程においては、抵抗と入出力用トランジスタ上にサリサイドブロック層を形成し、シリサイド層を形成しないようにする。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１９８５２３号
【特許文献２】特開２０００−３１２９５号
【特許文献３】特開２００２−２８０４５９号  抵抗は、用途に応じて好適な抵抗値と精度が決まる。ＥＳＤ（静電荷放電）保護用の抵抗は高い精度は必要としないが、トランジスタの近くに拡散抵抗で作製し、構成、工程を簡略にすることが望まれる。入出力回路用のアナログ抵抗は高い精度が要求される。抵抗値としては例えば数十Ω／□〜数百Ω／□程度が望まれる。
【００１１】
トランジスタの微細化に伴って、動作電圧は低下し、ゲート絶縁膜は薄く、ゲート長は短くなる。トランジスタのオフ状態でソース／ドレイン間にパンチスルー電流が流れてしまう等の短チャネル効果が生じる。
【００１２】
短チャネル効果を防止するため、ソース・ドレイン領域をゲート電極の両側の浅いエクステンション領域とゲート電極側壁上のサイドウォールスペーサ両側の高不純物濃度のソース／ドレイン領域で形成し，さらにエクステンション領域を逆導電型のポケット領域で囲む構成が開発されている。ポケット領域は、基板法線から傾いた方向から、エクステンション領域形成用イオン注入より飛程の長いイオン注入を行うことで形成される。
【００１３】
システムオンチップにおいては、低電圧動作の論理回路と高電圧動作のフラッシュメモリ制御回路のような異種回路を混載する要請も強い。これを実現するには、低電圧動作の論理回路と高電圧動作のフラッシュメモリ制御回路とを同一半導体基板上に集積化することが必要となる。
【００１４】
例えば、１．２Ｖ動作の論理回路用低電圧トランジスタと、読出時５Ｖおよび書込／消去時１０Ｖ弱動作のフラッシュメモリ制御回路用高電圧トランジスタを集積化する。さらに，入出力回路（Ｉ／Ｏ）用に２．５Ｖや３．３Ｖ動作の中電圧トランジスタを集積化する要請も強い。低電圧トランジスタの動作電圧はさらに低電圧化する傾向にあり、Ｉ／Ｏ用中電圧トランジスタの動作電圧は、さらに５Ｖ、１．８Ｖ、１．２Ｖ等が加わる可能性がある。但し，特定の顧客の要請においては、中電圧トランジスタの動作電圧は１種類である場合が多い。
【００１５】
高電圧トランジスタは，ホットエレクトロン効果を抑制し、必要な耐圧を備える必要がある。ゲート絶縁膜を厚くし，ゲート長を長くし、ゲート電極両側に不純物濃度の低い低濃度ドレイン（ＬＤＤ）領域を形成し，ゲート電極側壁上のサイドウォールスペーサ両側に高濃度ソース／ドレイン領域を形成する構成が適している。
【００１６】
エクステンション領域をＬＤＤ領域と呼ぶ場合も多いが、本明細書においては、浅い接合を形成することを主目的とするものをエクステンション領域と呼び、耐圧を向上することを主目的とするものをＬＤＤ領域と呼ぶ。ＬＤＤ領域は文字通り低不純物濃度であることが望ましいが、エクステンション領域は接合深さが浅ければ低不純物濃度である必要はない。
【００１７】
複数種類のトランジスタを集積化する時、各トランジスタの望ましい特性に合わせてそれぞれ独立に製造プロセスを選択すると、工程数が多くなって製造プロセスは複雑化し、歩留まりが低下し、製造原価が高くなる。複数種類のトランジスタを簡略化したプロセスで製造することが望まれる。
【００１８】
特開２０００−６８３８８号は，従来技術として、１．８Ｖ動作のＣＭＯＳトランジスタと３．３Ｖ動作のＣＭＯＳトランジスタとを含む半導体集積回路装置の基本的製造方法を開示している。
【００１９】
図１０Ａ−１０Ｄは、この基本的製造方法の要部を示す。シリコン基板１０１にシャロートレンチアイソレーション１０２が形成され、ｎウェル１０３、ｐウェル１０４がイオン注入を用いて形成される。薄いゲート絶縁膜１０５、厚いゲート絶縁膜１０６を形成した後，ゲート電極層を堆積し，パターニングすることによりゲート電極１０７を形成する。
【００２０】
図１０Ａに示すように、１．８Ｖ動作のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ領域を開口するマスク１１２を介して、ｎ型不純物たとえばＡｓ+を比較的高濃度に垂直方
向にイオン注入して、ｎ型エクステンション領域１１４を形成する。同じマスク１１２を介して、ｐ型不純物たとえばＢＦ2+を斜めにイオン注入して、ｎ型エクステンション領域１１４外側にｐ型ポケット領域１１６を形成する。
【００２１】
図１０Ｂに示すように、１．８Ｖ動作のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ領域を開口するマスク１１８を介して、ｐ型不純物たとえばＢＦ2+を比較的高濃度に垂直方向にイオン注入して、ｐ型エクステンション領域１２０を形成する。同じマスク１１８を介して、ｎ型不純物たとえばＡｓ+を斜めにイオン注入して，ｐ型エクステンション領域
１２０外側にｎ型ポケット領域１２２を形成する。
【００２２】
図１０Ｃに示すように、３．３Ｖ動作のＮＭＯＳトランジスタ領域を開口するマスク１２４を介して、ｎ型不純物たとえばＰ+を比較的低濃度にイオン注入して、ホットキャリ
アを抑制できるｎ型ＬＤＤ領域１２６を形成する。
【００２３】
図１０Ｄに示すように、３．３Ｖ動作のＰＭＯＳトランジスタ領域を開口するマスク１２８を介して，ｐ型不純物たとえばＢＦ2+をイオン注入してリーク電流を抑制できるｐ型ＬＤＤ領域１３０を形成する。
【００２４】
３．３Ｖ動作トランジスタはゲート長が長く、短チャネル効果は問題とならない。従って、ポケット領域は不要である。ＰＭＯＳトランジスタにおいては、ポケット領域を形成すると、かえって接合リーク電流が増加する。
【００２５】
その後，ゲート電極側壁上に酸化シリコン膜で形成されたサイドウォールスペーサを形成し、ＮＭＯＳ領域、ＰＭＯＳ領域にそれぞれｎ型不純物，ｐ型不純物を高濃度にイオン注入し、高濃度ソース／ドレイン領域を形成する。このようにして、１．８Ｖおよび３．３Ｖ動作の多電源電圧ＣＭＯＳ回路が形成される。
【００２６】
特開２０００−１６４７２７号は、内部回路用の低電圧動作のＣＭＯＳトランジスタと、Ｉ／Ｏブロック用の高い耐圧を有する（上記中電圧に対応）ＣＭＯＳトランジスタとを製造する簡略化された方法を開示している。
【００２７】
図１１Ａ−１１Ｄは、この簡略化された製造方法の要部を示す。ｐ型シリコン基板２０１に選択的にｎ型ウェル２０２が形成され、ＬＯＣＯＳ酸化により素子分離領域２０３が形成される。高電圧動作用の厚さ２０ｎｍの厚いゲート絶縁膜２０５と，低電圧動作用の厚さ７ｎｍの薄いゲート絶縁膜２０６を形成する。厚さ２００ｎｍ−３００ｎｍのポリシリコン層を堆積し，パターニングすることにより、ゲート長０．２−０．４μｍの低電圧用およびゲート長０．５−０．８μｍの高電圧用のゲート電極２０７を形成する。
【００２８】
図１１Ａに示すように、低電圧動作のＰＭＯＳ領域及び高電圧動作のＮＭＯＳ領域を覆うレジストマスク２０８を形成し、低電圧動作のＮＭＯＳ領域及び高電圧動作のＰＭＯＳ領域にｐ型不純物であるボロンを加速エネルギ４０ｋｅＶ−６０ｋｅＶ、ドーズ量５×１０11ｃｍ-2−１０×１０11ｃｍ-2の条件で、基板法線から５０度−６０度の傾きを持たせ、8方向からイオン注入する。ｐ型不純物Ｂをイオン注された領域２０９ａ、２０９ｂが
形成される。
【００２９】
図１１Ｂに示すように、同一マスク２０８を用い、ｎ型不純物であるＰ+を、加速エネ
ルギ１０ｋｅＶ−３０ｋｅＶ、ドーズ量２×１０13ｃｍ-2−５×１０13ｃｍ-2の条件でイオン注入する。薄いゲート絶縁膜を有するＮＭＯＳ領域においては、ｎ型不純物Ｐがイオン注入され、ｎ型エクステンション領域２１０ａが形成され、厚いゲート絶縁膜２０５を有するＰＭＯＳ領域においては、イオン注入されたＰ+イオンはゲート絶縁膜中に留まり
、シリコン基板に達しないと同公報は断定する。
【００３０】
図１１Ｃに示すように、低電圧ＮＭＯＳ領域及び高電圧ＰＭＯＳ領域を覆うレジストマスク２１１を形成し、低電圧ＰＭＯＳ領域及び高電圧ＮＭＯＳ領域に対し、ｎ型不純物であるＰ+イオンを加速エネルギ１２０ｋｅＶ−１７０ｋｅＶ、ドーズ量１×１０11ｃｍ-2
−２×１０11ｃｍ-2で、基板法線から３０度−５０度傾いた８方向からイオン注入し、低電圧動作ＰＭＯＳ領域及び高電圧ＮＭＯＳ領域にｎ型領域２１２ａ、２１２ｂを形成する。
【００３１】
同じマスク２１１を用い、ｐ型不純物であるＢ+イオンを加速エネルギ５ｋｅＶ−８ｋ
ｅＶ、ドーズ量１−５×１０13ｃｍ-2でイオン注入し、薄いゲート絶縁膜１０６を有する低電圧ＰＭＯＳ領域にエクステンション領域２１４を形成する。この条件においては、高電圧ＮＭＯＳ領域に、イオン注入されたｐ型不純物Ｂ+イオンはゲート絶縁膜中に留まり
、シリコン基板には到達しないと同公報は断定する。
【００３２】
図１１Ｄに示すように、ゲート電極２０７側壁上にサイドウォールスペーサ２１５を形成した後、低電圧動作ＰＭＯＳ領域及び高電圧動作ＰＭＯＳ領域を覆うレジストマスク２１６を形成する。
【００３３】
ｎ型不純物であるＡｓ+イオンを、加速エネルギ２０ｋｅＶ−４０ｋｅＶ、ドーズ量２
．５×１０15ｃｍ-2でイオン注入し、低電圧動作ＮＭＯＳ領域において高不純物濃度（ｎ+型）ソース／ドレイン領域２１７ａ、及び高電圧動作ＮＭＯＳ領域においてｎ+型ソース／ドレイン領域２１７ｂを形成する。
【００３４】
同様に、ＮＭＯＳ領域を覆うレジストマスクを形成し、ＰＭＯＳ領域に対してｐ型不純物をイオン注入し、高不純物濃度のソース／ドレイン領域をイオン注入する。例えば、ＢＦ2+イオンを加速エネルギ３０ｋｅＶ−５０ｋｅＶ、ドーズ量２×１０15ｃｍ-2−５×１０15ｃｍ-2でイオン注入し、高不純物濃度（ｐ+型）ソース／ドレイン領域を形成する。
【００３５】
本発明者等は、特開２０００‐１６４７２７号公報記載の技術は、後述のように、実施不能であることを見出した。
【特許文献４】特開２０００−６８３８８号
【特許文献５】特開２０００−１６４７２７号
【発明の概要】
【発明が解決しようとする課題】
【００３６】
本発明の目的は、トランジスタと抵抗とを簡略化した工程で作成することのできる半導体装置の製造方法を提供することである。
本発明の他の目的は、複数種類のトランジスタを含む半導体装置の効率的な製造方法を提供することである。
【００３７】
本発明のさらに他の目的は、トランジスタとｐ型不純物をドープした多結晶シリコンの高精度抵抗を簡略化した工程で作製することのできる半導体装置の製造方法を提供することである。
【００３８】
本発明の他の目的は、短チャネル効果を抑制した低電圧トランジスタと耐圧を向上した高電圧トランジスタとを簡略化した工程で製造する半導体装置の製造方法を提供することである。
【００３９】
本発明の他の目的は、簡略化した工程で作成でき、信頼性高い性能を有するトランジスタと抵抗とを含む半導体装置を提供することである。
本発明の他の目的は、耐圧の優れたトランジスタを含む半導体装置を提供することである。
【課題を解決するための手段】
【００４０】
本発明の１観点によれば、
主面を有する半導体基板と、前記半導体基板の主面に形成され、第１、第２の活性領域を画定し、アスペクト比１以上の部分を有する素子分離用溝と、前記素子分離用溝を埋める絶縁体によって形成され、フィールド領域を含む素子分離領域と、前記第１、第２の活性領域表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第１の活性領域を横断し、高濃度の燐を含む第１のゲート電極と、前記ゲート絶縁膜上に形成され、前記第２の活性領域を横断し、ｐ型不純物を含む第２のゲート電極と、前記フィールド領域上に、前記第２のゲート電極と同じ層で形成された抵抗素子と、前記抵抗素子の表面の一部に形成されたサリサイドブロック層と、前記第１、第２のゲート電極の側壁上に形成されたサイドウォールスペーサと、前記第１の活性領域のサイドウォール外方に形成された高濃度の燐を含む第１のソース／ドレイン領域と、前記第２の活性領域のサイドウォール外方に形成されたｐ型不純物を含む第２のソース／ドレイン領域と、前記抵抗素子のサリサイドブロック層以外の表面、前記第１、第２のソース／ドレイン領域の少なくとも一部の表面、前記第１、第２のゲート電極の少なくとも一部の表面に形成されたシリサイド層と、を有する半導体装置
が提供される。
【００４１】
本発明の他の観点によれば、
（ａ）半導体基板に第１導電型の第1、第２の活性領域、および第２導電型の第３、第4の活性領域を形成する工程と、（ｂ）前記第1、第3の活性領域上に第1の厚さのゲート絶縁膜を形成する工程と、（ｃ）前記第２、第4の活性領域上に、第１の厚さより著しく薄い第２の厚さのゲート絶縁膜を形成する工程と、（ｄ）前記第１−第４の活性領域のゲート絶縁膜の上にそれぞれ第１−第４のゲート電極を形成し、前記ゲート絶縁膜は残存させる工程と、（ｅ）前記第１、第４の活性領域に対し、第２の厚さのゲート絶縁膜は貫通し、第１の厚さのゲート絶縁膜は貫通しないように、第１導電型不純物の第１のイオン注入を行う工程と、（ｆ）前記第１、第４の活性領域に対し、ゲート絶縁膜を貫通する第２導電型不純物の第２のイオン注入を行う工程と、（ｇ）前記第２、第３の活性領域に対し、第２の厚さのゲート絶縁膜は貫通し、第１の厚さのゲート絶縁膜は貫通しないように、第２導電型不純物の第３のイオン注入を行う工程と、（ｈ）前記第２、第３の活性領域に対し、ゲート絶縁膜を貫通する第１導電型不純物の第４のイオン注入を行う工程と、（ｉ）半導体基板全面に絶縁層を堆積し、異方性エッチングを行い、ゲート電極側壁上にサイドウォールスペーサを形成すると共に、露出したゲート絶縁膜を除去する工程と、（ｊ）前記第１、第２の活性領域に前記サイドウォールスペーサをマスクとして、第２導電型不純物の第５のイオン注入を行う工程と、（ｋ）前記第３、第４の活性領域に前記サイドウォールスペーサをマスクとして、第１導電型不純物の第６のイオン注入を行う工程と、を有する半導体装置の製造方法
が提供される。
【００４２】
本発明の別の観点によれば、
半導体基板と、前記半導体基板に形成された第１導電型の第1、第２の活性領域と、前記半導体基板に形成された第２導電型の第３、第4の活性領域と、前記第1、第3の活性領域上に形成された第1の厚さのゲート絶縁膜と、前記第２、第4の活性領域上に形成された第１の厚さより著しく薄い第２の厚さのゲート絶縁膜と、前記第１−第４の活性領域のゲート絶縁膜の上にそれぞれ形成された第１−第４のゲート電極と、前記第１−第４のゲート電極側壁上に形成された絶縁材料のサイドウォールスペーサと、前記第１、第２の活性領域の前記サイドウォールスペーサ外方に形成された第２導電型の高不純物濃度の第１、第２のソース／ドレイン領域と、前記第３、第４の活性領域の前記サイドウォールスペーサ外方に形成された第１導電型の高不純物濃度の第３、第４のソース／ドレイン領域と、前記第１の活性領域のサイドウォールスペーサ下方に形成され、前記第１のソース／ドレイン領域に連続する第２導電型のＬＤＤ領域と、前記第４の活性領域のサイドウォールスペーサ下方に形成され、前記第４のソース／ドレイン領域に連続する第１導電型のエクステンション領域と、前記第４の活性領域の前記第１導電型のエクステンション領域を取り囲むように形成された第２導電型のポケット領域と、を有し、前記ゲート絶縁膜は前記サイドウォールスペーサ下方まで延在し、前記高不純物濃度のソース／ドレイン領域上方までは延在せず、前記第１のゲート電極側壁のサイドウォールスペーサ下の前記第１の活性領域およびその上の第１の厚さのゲート絶縁膜中の第２導電型不純物濃度分布と、前記第４のゲート電極側壁のサイドウォールスペーサ下の前記第４の活性領域およびその上の第２の厚さのゲート絶縁膜中の第２導電型不純物濃度分布とが実質的に等しい半導体装置
が提供される。
【００４３】
本発明の他の観点によれば、
（ａ）半導体基板に第１導電型の第１の活性領域を形成する工程と、（ｂ）前記第１の活性領域上に第１のゲート絶縁膜を形成する工程と、（ｃ）前記第１のゲート絶縁膜の上に第１のゲート電極を形成する工程と、（ｄ）前記第１の活性領域に対し、ゲート電極をマスクとして第２導電型の不純物を基板法線から傾いた複数の方向からイオン注入する工程と、（ｅ）前記半導体基板全面に絶縁層を堆積し、異方性エッチングを行い、ゲート電極側壁上にサイドウォールスペーサを形成する工程と、（ｆ）前記第１のゲート電極および前記サイドウォールスペーサをマスクとして、前記第１の活性領域に第２導電型の不純物を高濃度にイオン注入する工程と、を有する半導体装置の製造方法
が提供される。
【００４４】
本発明の他の観点によれば、
半導体基板と、前記半導体基板内に画定された第１導電型の活性領域と、前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極側壁上に形成された絶縁性サイドウォールスペーサと、前記活性領域の前記ゲート電極端部下方から前記絶縁性サイドウォールスペーサ下方まで延在するように形成され、前記ゲート電極端部下方から前記ゲート電極端下方を越え、前記ゲート電極より外方までの領域で面内方向で第２導電型の不純物濃度が単調増大する濃度勾配を有するＬＤＤ領域と、前記サイドウォールスペーサ外方の前記活性領域内に形成され、前記ＬＤＤ領域に連続する第２導電型の高不純物濃度ソース／ドレイン領域と、を有する半導体装置
が提供される。
【図面の簡単な説明】
【００４５】
【図１】図１Ａ−１Ｃは、本発明者らの行った予備実験を説明するための、ＳＲＡＭの等価回路図、平面図、低電圧歩留まりを示すグラフである。
【図２】図２Ａ、２Ｂは、本発明者らの行った予備実験を説明するための、２．５Ｖｎチャネルトランジスタ、１．２Ｖｎチャネルトランジスタ、サリサイドブロック層を備えた多結晶シリコン抵抗を有するサンプルの構成を概略的に示す断面図、およびゲート長に対する閾値の変化を示すグラフである。
【図３−１】／
【図３−２】／
【図３−３】／
【図３−４】／
【図３−５】図３Ａ−３Ｌは、本発明の実施例によるトランジスタと抵抗を含む半導体装置の主要製造工程を示す断面図である。
【図４】図４は、本発明の実施例による半導体装置の構成を示す断面図である。
【図５−１】／
【図５−２】／
【図５−３】／
【図５−４】／
【図５−５】／
【図５−６】／
【図５−７】／
【図５−８】／
【図５−９】図５Ａ−５Ｚは、図４に示す半導体装置を製造する製造方法の主要    工程を示す断面図である。
【図６】図６Ａ、６Ｂは、図５ＴＢ、５ＵＢの工程後における不純物濃度分布を示すグラフである。
【図７】図７は、多層配線を形成した半導体装置の構成例を示す断面図である。
【図８】図８Ａ、８Ｂは、斜めイオン注入により形成されるＬＤＤ領域内の不純物濃度分布を概略的に示す断面図、及び垂直方向のイオン注入により形成したＬＤＤ領域と斜めイオン注入により形成したＬＤＤ領域との性能を比較して示すグラフである。
【図９】図９Ａ，９Ｂは、本発明の他の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図１０】図１０Ａ−１０Ｄは、基本的従来技術による複数種類のトランジスタの製造方法を示す半導体基板の断面図である。
【図１１】図１１Ａ−１１Ｄは、特開２０００−１６４７２７号公報に開示された半導体装置の製造方法の要部を示す半導体基板の断面図である。
【図１２】図１２は、図１１Ａ−１１Ｄに示す工程に従って作成される半導体装置内における不純物濃度分布を本発明者等がシミュレーションによって求めた結果を示すグラフである。
【発明を実施するための形態】
【００４６】
本発明者等は、０．１３μｍルールのホトリソグラフィを用い、ＳＲＡＭを含む低電圧トランジスタ、フラッシュメモリ、フラッシュメモリ制御用の高電圧トランジスタ、超高速入出力回路用中電圧トランジスタ、アナログ回路用の高精度抵抗素子、ＥＳＤ保護用の拡散抵抗素子等を同一チップ上に搭載した半導体の開発を行っている。
【００４７】
まず、本発明者らの行なった特開２０００−１６４７２７号公報開示の技術の解析を説明する。
特開２０００‐１６４７２７号公報は、厚さ２０ｎｍのゲート絶縁膜に対し、燐（Ｐ+
）イオンを加速エネルギ１０ｋｅＶ−３０ｋｅＶ、ドーズ量２×１０13ｃｍ-2−５×１０13ｃｍ-2でイオン注入しても、イオン注入されたＰ+イオンはシリコン基板に到達しない
と断定している。
【００４８】
図１２は、イオン注入直後の不純物濃度分布を示すグラフである。曲線Ｐは、加速エネルギ１０ｋｅＶ，ドーズ量２×１０13ｃｍ-2の条件でイオン注入したＰの不純物分布をシミュレーションした結果である。厚いゲート酸化膜の領域をＯＸで示す。同図から明らかなように、イオン注入された不純物Ｐは、シリコン基板中にも高濃度で分布する。
【００４９】
なお、同一領域に対し、Ｂ+イオンを、加速エネルギ４０ｋｅＶ−６０ｋｅＶ、ドーズ
量５×１０11ｃｍ-2−１０×１０11ｃｍ-2、イオン注入角度５０°−６０°で８回イオン注入している。このイオン注入によるＢ分布も合わせてシミュレーションした。
【００５０】
図１２において、Ｂを加速エネルギ６０ｋｅＶ、ドーズ量８×１０12ｃｍ-2でイオン注入した場合、及びＢを加速エネルギ４０ｋｅＶ、ドーズ量８×１０12ｃｍ-2でイオン注入した場合のＢ分布を合わせて示す。
【００５１】
図から明らかなように、Ｂイオン注入は、シリコン基板中にｐ型不純物濃度分布を形成するが、その表面部分には、Ｐイオンのイオン注入により、ほぼ２桁高濃度のｎ型不純物濃度領域が形成されている。このように、イオン注入された燐イオンは、低耐圧のＮＭＯＳ領域では基板に注入されるが、高耐圧のＰＭＯＳ領域では厚いゲート酸化膜中に留まり、シリコン基板に到達しないとの記載は根拠のないものであることが分る。
【００５２】
図１１Ｄの工程においては、ゲート絶縁膜を介してＡｓイオンを注入し、高濃度ソース／ドレイン領域２１７ａ、２１７ｂを形成している。このイオン注入の加速エネルギは、厚いゲート絶縁膜を介しても高濃度ソース／ドレイン領域２１７ｂが形成されるように高く選択する必要がある。すると、薄いゲート絶縁膜を有する低電圧ＮＭＯＳトランジスタ領域においては、ソース／ドレイン領域２１７ａがより深く形成されることになる。深いソース／ドレイン領域間には短チャネル効果が発生し易くなる。
【００５３】
特開２０００−１６４７２７号公報は、トランジスタのオフリーク（短チャネル効果）の増加を抑え、ホットキャリア耐圧の向上を達成することを目的としているが、この目的がどのように達成されるかは何ら説明していない。
【００５４】
結晶シリコンの抵抗値は温度と共に低下し、温度変化する環境も高精度を維持する抵抗を形成することは難しい。ｐ型多結晶シリコンの抵抗値は、最も温度変化が少ない。高精度の抵抗はｐ型多結晶シリコンで形成することが好ましい。
【００５５】
論理回路、ＳＲＡＭ等に用いる低電圧トランジスタは、なるべく高集積度で形成することが望まれる。素子間距離縮小の観点から素子分離領域幅の狭い素子分離用溝を形成し、シャロートレンチアイソレーションで素子分離領域を形成することが好ましい。
【００５６】
０．１３μｍ以下のルールを用いた半導体素子では、ＳＴＩ用溝のアスペクト比が１以上となることを許容することが望まれる。アスペクト比が１以上の部分が生じると、熱ＴＥＯＳ−ＣＶＤで堆積した酸化シリコン膜では溝がうまく埋め込めず、ボイドが生じてしまう。アスペクト比が１以上の溝を埋め込むためには、現在の技術では、高密度プラズマ（ＨＤＰ）ＣＶＤによる酸化シリコン膜を用いることができる。
【００５７】
トランジスタの寄生抵抗を低減するためには、サリサイド構造を用いることが好ましい。また、低電圧動作とするために、低い閾値Ｖｔを有するトランジスタを形成することが好ましく、ＮＭＯＳトランジスタのゲート電極はｎ型多結晶シリコン、ＰＭＯＳトランジスタのゲート電極は、ｐ型多結晶シリコンで構成するデュアルゲート構造を採用する。
【００５８】
次に本発明の基礎となる予備実験について説明する。
図１Ａは、ＳＲＡＭの等価回路を示す。２つのドライバトランジスタＴｄは、ｎチャネルＭＯＳトランジスタであり、２つのｐチャネル負荷トランジスタＴｌと直列にインバータ接続されている。２つのインバータ接続の相互接続点は、ｎチャネルトランスファＭＯＳトランジスタＴｔを介して出力される。又、各インバータ接続の出力電圧は、対向するインバータ接続のゲート電極にクロス配線されている。
【００５９】
図１Ｂは、作成したＳＲＡＭセルのユニットセルの平面図を示す。各トランジスタＴにおいて、活性領域の上に右下がりのハッチングを付して示したゲート電極（ワード線）が配置され、その上方で、左下がりのハッチングを付して示した金属配線が相互接続を形成している。活性領域間の素子分離領域は、ＳＴＩによって形成した。
【００６０】
ＳＴＩ用溝は、アスペクト比が１以上の部分を有し、ＨＤＰ−ＣＶＤで形成した酸化シリコン層によって埋め込んだ。ゲート電極作成後、サイドウォールスペーサを形成し、ｎチャネルトランジスタ、ｐチャネルトランジスタの各高濃度ソース／ドレイン形成用イオン注入を行なった。ｎチャネルＭＯＳトランジスタの高濃度ソース／ドレイン領域には、Ａｓをイオン注入した。その後、基板表面にサリサイド処理を行なった。
【００６１】
図１Ｃは、低電圧で動作させたＳＲＡＭの歩留りを示すグラフである。ソース／ドレイン領域をＡｓイオン注入で形成し、その後の活性化を９５０℃のラピッドサーマルアニール（ＲＴＡ）で行なったサンプル（Ａｓ−ＳＤ  ９５０Ｃ  ＲＴＡ）は、歩留りが極端に悪かった。
【００６２】
欠陥を生じたサンプルを観察すると、図１Ａの等価回路図において太線で示した部分にディスロケーション等の結晶欠陥が見出された。ｎチャネルトランジスタに欠陥が生じており、ｐチャネルトランジスタには欠陥が生じていない。
【００６３】
活性化アニールを９４０℃のＲＴＡとしたサンプル（Ａｓ−ＳＤ  ９４０Ｃ  
ＲＴＡ）は、歩留りがかなり回復したが、絶対値は依然としてかなり低く、不満足な結果である。さらに、アニール温度を低下させれば、歩留りを向上することが期待できるが、処理に長時間を必要とすることになる。
【００６４】
サンプル（Ｐ−ＳＤ）は、Ａｓの代りにＰを用いて高濃度ソース／ドレイン領域を形成した。他の条件はサンプル（Ａｓ−ＳＤ  ９５０Ｃ  ＲＴＡ）と同一とした。この場合（Ｐ−ＳＤ）、歩留りが大幅に改善し、絶対値も満足できるものとなった。
【００６５】
このように、ＨＤＰ‐ＣＶＤによる酸化シリコン層でＳＴＩ用溝を埋め込み、活性領域内に微細化したｎチャネルＭＯＳトランジスタを形成する場合、高濃度ソース／ドレイン領域はＡｓでドープすると歩留りが非常に低いが、Ｐでドープすると、Ａｓでドープした時と比べ、歩留りが大幅に改善されることが分った。
【００６６】
この結果は、以下のように考えることができるであろう。ＨＤＰ‐ＣＶＤ酸化シリコン層は、強いストレスを与えることが知られている。シリコン結晶にＡｓをイオン注入すると、原子半径の大きなＡｓは、シリコン結晶をアモルファス化させる。活性化処理においてアモルファス化された結晶が回復しようとする。ＡｓとＳｉとは原子半径が異なるため、結晶欠陥が生じ易い。
【００６７】
特に強いストレスを受けているシリコン中においては、Ｓｉ原子の位置がずれ易い。又、強いストレスを受けている状態において欠陥が多数生じると、格子間シリコン原子は容易に移動し、欠陥が成長し易くなる。欠陥がディスロケーション等に成長すると、リークパスが発生し、リーク電流が流れる。
【００６８】
ドライバトランジスタＴｄと負荷トランジスタＴｌとの相互接続点がハイの状態において、ドライバトランジスタＴｄにリーク電流が流れると、相互接続点の電位をハイからローに引き下げようとする。負荷トランジスタＴｌが相互接続点の電位を高く維持できれば誤動作とはならないが、低電圧動作のＰＭＯＳトランジスタは駆動能力が弱く、ハイ状態からロー状態への変換を許容してしまう。
【００６９】
高濃度ソース／ドレイン領域をＰドープで作成した場合、歩留りが大幅に改善したことは、原子半径の小さなＰを用いると、上述のような結晶欠陥の発生、ディスロケーションの成長などを防止することが可能となるためであろう。
【００７０】
そこで、ｎチャネルＭＯＳトランジスタの高濃度ソース／ドレイン領域は、Ｐドープで形成することとし、アナログ抵抗をｐ型多結晶シリコン層で形成することとした。
図２Ａは、作成したサンプルの構成を概略的に示す。シリコン基板にＨＤＰ−ＣＶＤでＳＴＩを形成し、必要なウェルを形成した。厚さの異なるゲート絶縁膜を形成し、その上に多結晶シリコン層を堆積した。多結晶シリコン層をパターニングして、ゲート電極Ｇ、抵抗素子Ｒを形成した。
【００７１】
２．５Ｖ動作トランジスタＮ−ＭＶは、ゲート絶縁膜上にｎ型多結晶シリコンで形成されたゲート電極Ｇ、ゲート電極側壁上にサイドウォールスペーサＳＷを有し、ソース／ドレイン領域は浅い接合のエクステンション領域ＥＸと高濃度領域ＨＤＤで構成されている。ソース／ドレイン領域の一方には、部分的にサリサイドブロック層ＳＢ１が形成されている。
【００７２】
１．２Ｖ動作トランジタＮ−ＬＶは、薄いゲート絶縁膜上に、２．５Ｖトランジスタのゲート電極と同一の多結晶シリコン層で形成されたゲート電極Ｇ、サイドウォールスペーサＳＷと、浅い接合を有するｎ型エクステンション領域ＥＸとその周囲に形成されたｐ型ポケット領域ＰＫと高濃度領域ＨＤＤで形成される。なお、Ｎ−ＭＶ、Ｎ−ＬＶとも、種々のゲート長のサンプルを作成した。
【００７３】
素子分離領域ＳＴＩ上には、ｐ型多結晶シリコンで形成された抵抗Ｒが形成される。抵抗Ｒの抵抗部上には、サリサイドブロック層ＳＢ１と同一絶縁層で形成された、シリサイド反応を防止するサリサイドブロック層ＳＢ２が形成されている。サリサイドブロック層は、ＴＥＯＳを主原料ガスとする熱ＣＶＤにより、基板温度６２０℃で、数１０分〜１００分程度で、厚さ５０ｎｍに成長した。
【００７４】
サリサイドブロック層ＳＢ１、ＳＢ２外に露出しているシリコン表面上には、５４０℃、３０秒の１次反応ＲＴＡ、８４０℃、３０秒の２次反応ＲＴＡを用いて、コバルトシリサイド層ＳＬが形成され、低抵抗化を行なっている。なお、サリサイドブロック層ＳＢを形成せず、サリサイド処理を行なったサンプルも作成した。
【００７５】
図２Ｂは、作成したＮＭＯＳトランジスタの閾値Ｖｔのゲート長に対する依存性を示すグラフである。白抜きの測定スポットを結ぶ曲線ｐ１、ｐ２は、サリサイドブロック層を形成しなかったサンプルを示し、中実の測定スポットを結ぶ曲線ｘ１、ｘ２はサリサイドブロック層を形成したサンプルを示す。２．５Ｖトランジスタｐ１、ｘ１においては、閾値調整用イオン注入条件に若干の差があり、ゲート長１μｍ以上では、プロットの差は有意義な差を意味しない。しかし、サリサイドブロック層を形成した時、０．２５〜０．３μｍ以下で閾値の急激な低下が顕著となった。しかし、その差はそれほど大きくはない。
【００７６】
サリサイドブロック層を形成しない１．２Ｖトランジスタの特性ｐ２は、予測されるものであった。サリサイドブロック層を形成したサンプルのスポットｘ２は、サンプルｐ２と比較して、ゲート長が１μｍ以上の領域でも、ゲート長が短くなるにつれ、閾値が減少し、ゲート長の減少と共に閾値の減少率も大きくなっている。ゲート長０．２μｍ以下では、トランジスタとして機能しない。
【００７７】
ポケット領域を形成しない２．５Ｖトランジスタにおいては閾値低下を生じないゲート長（０．３５〜１μｍ）においても、ポケット領域を形成し、シリサイド化した１．２Ｖトランジスタは閾値低下を示している。サリサイドブロック層を形成することにより、予期せざる障害が発生したことになる。
【００７８】
ＩＥＥＥ TRANSACTIONS ONELECTRON DEVICES, Vol. 49, NO. 11, November 2002, pp 2031は、濃度７×１０20ｃｍ-3にドープしたＰは、異常拡散を示すことを報告している。
サリサイドブロック層は６２０℃、数十分〜１００分程度のＣＶＤで作成している。ＣＶＤの加熱工程により、Ｐが異常拡散し、短チャネルトランジスタにおいて閾値を低下させてしまったことが考えられる。そこで、サリサイドブロック層のＣＶＤ温度を、６００℃のＴＥＯＳを用いたＣＶＤから４００℃のプラズマＣＶＤに変更し、温度を低下させたところ、閾値の急激な低下は発生しなかった。
【００７９】
Ｐの異常拡散を低減し、閾値変動を防止するためには、Ｐドープの高濃度ソース／ドレイン領域を形成した後、ある程度以上の時間を必要とする熱処理の温度は低く選択して、拡散を抑えることが有効であろう。
【００８０】
６２０℃は、非晶質シリコンが結晶化する温度より高い。このような温度では異常拡散が発生すると考えられる。結晶化温度よりも十分に低い５００℃以下の温度であれば、異常拡散を防止できるであろう。
【００８１】
本実験においては、サリサイド処理の２次反応は８４０℃のＲＴＡで行なっている。しかし、その処理時間は３０秒と十分に短く、不純物の拡散は大きくない。絶縁膜を成長するＣＶＤにおいては、そのような短時間処理は困難である。ウエハの温度安定化、成膜、ガス排気等を含めて、数十〜１００分程度の処理時間を要する。不純物活性化のためのＲＴＡは、さらに高温である。しかし、その処理時間は数秒以下とさらに短く、不純物の拡散は大きくない。こうしてサリサイドブロック層成長の温度が最も重要な要因となる。
【００８２】
なお、このような異常拡散は、不純物としてＡｓを用いた場合には非常に小さく、不純物としてＢを用いた場合には全く問題とならないこともトランジスタの特性から実験的に確認した。
【００８３】
以上の実験結果から、ｎ型ＭＯＳトランジスタのソース／ドレイン領域に不純物として燐（Ｐ）を用いることで、ストレスの大きなＳＴＩを用いて微細化しても、ＳＲＡＭの低電圧不良という非公知の問題を解決できることが判った。
【００８４】
抵抗を形成するためにサリサイドブロック層を用いることにより、工程増加を最小にして抵抗素子を形成することできる。サリサイドブロック層を５００℃以下の低温で形成することにより、ソース／ドレイン領域のＰの異常拡散を抑制し、０．２μｍ以下のゲート長を有するＮＭＯＳトランジスタの短チャネル効果急増という非公知の問題を解決できることも判った。
【００８５】
以下、これらの発見に基づく実施例を説明する。
図３Ａに示すように、シリコン基板１１の表面上に、厚さ１５ｎｍの酸化膜、厚さ１１０ｎｍの窒化膜の積層等によるハードマスク層ＨＭをＣＶＤにより堆積し、その表面上に素子分離用溝を画定するホトレジストマスクＰＲ１を形成する。ホトレジストマスクＰＲ１をマスクとし、ハードマスク層ＨＭをエッチングし、続いてシリコン基板１１をエッチングする。エッチされる溝は、例えば最小幅０．１８μｍ、深さ０．３μｍであり、アスペクト比が１を大きく越える部分を有する。その後ホトレジストマスクＰＲ１は除去する。
【００８６】
図３Ｂに示すように、形成した溝の表面を例えば１１００℃で熱酸化し、厚さ４０ｎｍの酸化膜を形成した後、ソースガスとしてＨｅ／ＳｉＨ4／Ｏ2を用いた高密度プラズマ（ＨＤＰ）ＣＶＤにより酸化シリコン膜を厚さ５５０ｎｍ（０．５５μｍ）堆積する。酸化シリコン膜１２は、ボイドを発生することなく溝を埋め込む。その後、化学機械研磨（ＣＭＰ）により、ハードマスクＨＭより上の酸化シリコン層１２を研磨して除去する。その後ハードマスク層ＨＭも除去する。
【００８７】
図３Ｃに示すように、酸化シリコン層を埋め込んだＳＴＩ１２により、活性領域が画定される。活性領域表面上に、スルー酸化膜１３を形成し、レジストマスクを用いたイオン注入を行ない、ｐ型ウェルＷｐ（ｎチャネル領域）、ｎ型ウェルＷｎ（ｐチャネル領域）を形成する。その後、スルー酸化膜１３は除去し、新たにゲート酸化膜を成長する。動作電圧の異なるトランジスタを形成する場合は、動作電圧に応じて厚さの異なるゲート絶縁膜を形成する。
【００８８】
以下の説明においては、１．２Ｖ動作のトランジスタを例として説明する。入出力回路用に高精度抵抗を形成し、ＥＳＤ保護抵抗を備えたトランジスタも形成する。
図３Ｄに示すように、１．２Ｖ動作のトランジスタを形成する各活性領域表面には、例えば８５０℃の熱酸化により、厚さ２．２ｎｍのゲート酸化膜４３が形成される。基板表面にノンドープの多結晶シリコン層を厚さ約１８０ｎｍＣＶＤにより堆積し、ホトレジストパターンを用いてパターニングする。各活性領域上にゲート電極Ｇｎ、Ｇｐが形成され、素子分離領域ＳＴＩ上に抵抗Ｒｐが形成される。
【００８９】
図３Ｅに示すように、ｐチャネル領域及び抵抗を覆うホトレジストマスクＰＲ２を形成し、ｎチャネル領域にエクステンション領域形成用のＡｓ+のイオン注入及びポケット領
域形成用のＢＦ2+の斜めイオン注入を行なう。ｎ型エクステンション領域ＥＸｎ及びそれを取り囲むｐ型ポケット領域ＰＫｐが形成される。Ａｓを用いてもドーズ量が低いため、ディスロケーションの発生によってトランジスタを不良とする可能性は低い。その後、レジストマスクＰＲ２は除去する。
【００９０】
図３Ｆに示すように、ｎチャネル領域及び抵抗を覆うレジストマスクＰＲ３を形成し、ｐチャネル領域に対してエクステンション領域形成用のＢ+のイオン注入、ポケット領域
形成用のＡｓ+の斜めイオン注入を行なう。ｐ型エクステンション領域ＥＸｐ及びそれを
取り囲むｎ型ポケット領域ＰＫｎが形成される。その後レジストマスクＰＲ３は除去する。
【００９１】
図３Ｇに示すように、基板全面に酸化シリコン膜を、例えば基板温度６２０℃の減圧ＴＥＯＳ‐ＣＶＤで、厚さ１３０ｎｍ堆積し、全面リアクティブイオンエッチング（ＲＩＥ）で異方性エッチして、ゲート電極及び抵抗の側壁上にサイドウォールスペーサＳＷを形成する。
【００９２】
酸化膜堆積工程における基板温度６２０℃は、それまでに注入されたｎ型不純物がＡｓであるので異常拡散を生じることはない。又、例えＰをｎ型不純物として用いても、低濃度であるため異常拡散は生じない。６２０℃の温度により、電荷トラップ等も比較的減少でき、ホットキャリア耐性を確保することができ、絶縁耐圧等の不具合も生じない。
【００９３】
図３Ｈに示すように、抵抗及びｐチャネル領域を覆うホトレジストマスクＰＲ４を形成し、ｎチャネル領域に対してＰ+イオンを加速エネルギ１１ｋｅＶ、ドーズ量６．０×１
０15ｃｍ-2で高濃度にイオン注入する。このイオン注入により、サイドウォールスペーサＳＷ外方に、高濃度のｎ型ソース／ドレイン領域ＨＤＤｎが形成される。高濃度であるが、Ｐであるため、ＳＴＩのストレスが増加してもシリコンの結晶欠陥が多発し、ＳＲＡＭの低電圧動作歩留りが低下する等の不都合は生じない。その後、レジストマスクＰＲ４は除去する。
【００９４】
図３Ｉに示すように、ｎチャネル領域を覆うホトレジストマスクＰＲ５を形成し、抵抗Ｒｐ及びｐチャネル領域にＢ+イオンを加速エネルギ５ｋｅＶ、ドーズ量４．０×１０15
ｃｍ-2で高濃度にイオン注入する。ｐチャネル領域においては、サイドウォールスペーサＳＷの外方に、高濃度ｐ型ソース／ドレイン領域ＨＤＤｐが形成される。抵抗Ｒｐにおいても、高濃度のｐ型不純物が注入され、ｐ型多結晶シリコンとなる。ｐ型多結晶シリコンは、シリコン抵抗の中で最も温度係数が低い高精度の抵抗に適した材料である。
【００９５】
その後、レジストマスクＰＲ５は除去する。１０２５℃、Ｎ2雰囲気、３秒間のラピッ
ドサーマルアニールを行ない。イオン注入した不純物を活性化する。
図３Ｊに示すように、基板全面にプラズマＣＶＤにより、ＴＥＯＳを原料ガスとし、基板温度３５０℃でシリコン酸化膜を厚さ５０ｎｍ堆積する。このＣＶＤは、５００℃よりも十分に低い３５０℃で行なわれるため、高濃度の燐（Ｐ）拡散領域が存在しても、燐の異常拡散は生じない。形成するシリコン酸化膜は、サリサイドブロックとしての機能を果たせればよく、緻密性等の条件は要しないため、低温で形成してもよい。
【００９６】
堆積したシリコン酸化膜上にサリサイドブロック層を形成するためのホトレジストマスクＰＲ６を形成し、異方性エッチングを行なってシリコン酸化膜をパターニングする。その後、レジストマスクＰＲ６は除去する。図の構成においては、左端に示す抵抗Ｒｐの中央部上にサリサイドブロック層ＳＢが形成される他、左側のｎチャネルトランジスタの一方のソース／ドレイン領域上及び右側のｐチャネルトランジスタの一方のソース／ドレイン領域上にサリサイドブロック層ＳＢが形成されている。
【００９７】
図３Ｋに示すように、例えばＣｏ膜を厚さ８ｎｍスパッタリングで形成し、５４０℃のＲＴＡ３０秒で１次シリサイド反応を生じさせ、続いて未反応Ｃｏ膜を除去する。その後、８４０℃のＲＴＡ３０秒で２次シリサイド反応を生じさせ、低抵抗のシリサイド層ＳＬを形成する。サリサイドブロック層ＳＢ下の多結晶シリコン抵抗Ｒｐ表面はシリサイド化されず、所望の抵抗値を保って高精度抵抗を形成する。トランジスタのソース／ドレイン領域においては、サリサイドブロック層ＳＢ下の領域がソース／ドレイン領域と一体化したＥＳＤ保護抵抗を形成する。
【００９８】
図３Ｌに示すように、５００℃以下の基板温度で、基板表面上にプラズマＣＶＤによりシリコン窒化膜４を厚さ５０ｎｍ堆積し、その上にＨＤＰ‐ＣＶＤにより酸化シリコン膜５を厚さ９００ｎｍ堆積する。ＣＭＰにより表面を平坦化した後、コンタクトホールを開口する。コンタクトホールにＷを埋め込み、ＣＭＰで不要部を除去してコンタクトホール内にＷプラグ６を形成する。
【００９９】
さらに基板全面上に窒化シリコン膜７、酸化シリコン膜８を堆積し、ダマシン法によりＣｕ配線９を形成する。必要に応じ、配線層を積層し、多層配線構造を形成する。
上述の実施例によれば、ＳＴＩのアスペクト比が１を越える部分を有し、高密度集積化が可能となる。ＳＴＩのアスペクト比が１を越えても、ＨＤＰ酸化シリコン膜により素子分離溝を埋め込むことにより、ボイドを発生することなく素子分離領域を形成することができる。
【０１００】
ＨＤＰ酸化シリコン膜によるＳＴＩは、強いストレスを発生するが、高濃度ｎ型ソース／ドレイン領域を燐（Ｐ）を用いて形成することにより、結晶欠陥に基づく不良の多発を防止することができる。
【０１０１】
サリサイドブロック層を用い、ポリシリコン抵抗、拡散層抵抗形成のための不純物イオン注入と、トランジスタのソース／ドレイン領域形成のためのイオン注入とを兼用することにより、最小の工程数増加で抵抗を作成することができる。サリサイドブロック層を堆積する工程を、５００℃以下の低温とすることにより、高濃度の燐をドープしたソース／ドレイン領域を用いても異常拡散を防止し、短チャネルｎ型トランジスタの特性を維持することができる。高精度のアナログ抵抗が、ｐ型多結晶シリコンを用いた抵抗により形成される。ＥＳＤ保護抵抗は、トランジスタと同一の活性領域内にサリサイドブロック層を用いることにより簡略に作成できる。
【０１０２】
上述の実施例の説明においては、ｎチャネルトランジスタ、ｐチャネルトランジスタとも１種類であった。実際の半導体装置においては、低電圧動作の論理回路、ＳＲＡＭ回路、中電圧の入出力回路の他不揮発メモリのフラッシュメモリ等を混載する要請も強い。フラッシュメモリの制御回路は読出時５Ｖ、書込／消去時１０Ｖ弱の電圧を扱う。又、高速動作する低閾値トランジスタと、オフ時のリーク電流の低い高閾値トランジスタとの両者が要求される場合もある。
【０１０３】
以下、多種トランジスタを形成する実施例を説明する。同時にアナログ／デジタル変換回路に用いる高精度抵抗、ＥＳＤ保護抵抗も形成するが、抵抗の形成工程に関しては前述の実施例同様であるので図示は省略する。
【０１０４】
図４は、半導体装置に集積化される１１種類のトランジスタを列挙したものである。トランジスタＦＭは、フラッシュメモリセルを表わす。高電圧、低閾値トランジスタＮ−ＨＶ−ＬＶｔは、高耐圧で低い閾値を有するｎチャネルＭＯＳトランジスタである。高電圧、高閾値トランジスタＮ−ＨＶ−ＨＶｔは、高耐圧、高閾値のｎチャネルＭＯＳトランジスタである。高電圧、低閾値トランジスタＰ−ＨＶ−ＬＶｔは高耐圧、低閾値のｐチャネルＭＯＳトランジスタである。高電圧、高閾値トランジスタＰ−ＨＶ−ＨＶｔは、高耐圧、高閾値のｐチャネルＭＯＳトランジスタである。高電圧は例えば５Ｖ動作である。
【０１０５】
中電圧トランジスタＮ−ＭＶは、入出力インターフェイスに用いられる例えば２．５Ｖ動作のｎチャネルＭＯＳトランジスタである。中電圧トランジスタＰ−ＭＶは、入出力インターフェイスに用いられる例えば２．５Ｖ動作のｐチャネルＭＯＳトランジスタである。中電圧は、２．５Ｖに限らず、３．３Ｖや５Ｖ、１．８Ｖ，１．２Ｖの可能性もある。入出力回路には、高精度アナログ抵抗も形成する。
【０１０６】
低電圧、高閾値トランジスタＮ‐ＬＶ−ＨＶｔは、低耐圧、高閾値のｎチャネルＭＯＳトランジスタである。低電圧、低閾値トランジスタＮ−ＬＶ−ＬＶｔは、低耐圧、低閾値のｎチャネルＭＯＳトランジスタである。低電圧、高閾値トランジスタＰ‐ＬＶ‐ＨＶｔは、低耐圧、高閾値のｐチャネルＭＯＳトランジスタである。低電圧、低閾値トランジスタＰ−ＬＶ−ＬＶｔは、低耐圧、低閾値のｐチャネルＭＯＳトランジスタである。低電圧は、例えば１．２Ｖ動作である。
【０１０７】
電源電圧、入力信号の供給端子に接続されたトランジスタには必要に応じてＥＳＤ保護抵抗を接続する。ＥＳＤ保護抵抗は上述の実施例で説明した様に、ソース／ドレイン領域の一部にシリサイド層を形成しないことによってトランジスタと一体に形成できる。
【０１０８】
ｎチャネル高電圧トランジスタ及びフラッシュメモリセルは、ｎ型ウェル１９内のｐ型ウェル１４内に形成される。ｎチャネルトランジスタはｐ型ウェル１４内に形成され、ｐチャネルＭＯＳトランジスタはｎ型ウェル２４内に形成される。高耐圧、低閾値ｐチャネルＭＯＳトランジスタＰ−ＨＶ−ＬＶｔ以外のトランジスタには、チャネルストップ領域１５、２５が形成されている。
【０１０９】
低電圧、高閾値トランジスタＮ−ＬＶ−ＨＶｔ、Ｐ−ＬＶ−ＨＶｔには、閾値調整用イオン注入１６、２６が形成されている。中電圧トランジスタＮ‐ＭＶ、Ｐ‐ＭＶには、閾値調整用イオン注入３７、３８が形成されている。フラッシュメモリＦＭには、閾値調整用イオン注入３６が形成されている。閾値調整用イオン注入とチャネルストップ領域とが協働してトランジスタの閾値を調整している。
【０１１０】
以下、図４に示す半導体装置を製造する製造工程について説明する。
図５Ａに示すように、半導体基板１１にアスペクト比１以上の部分を有する素子分離溝を形成し、高密度プラズマ（ＨＤＰ）酸化シリコン膜で埋め込み、ＣＭＰを行って、シャロートレンチアイソレーション（ＳＴＩ）１２を形成する。次いでシリコン基板表面を熱酸化し、例えば厚さ１０ｎｍの酸化シリコン膜１３を形成する。
【０１１１】
図５Ｂに示すように、フラッシュメモリセルＦＭ及び高電圧ｎチャネルＭＯＳトランジスタＮ−ＨＶ領域を露出するホトレジストマスクＰＲ１４を形成し、ｎ型ウェル１９形成用のＰ+イオンを加速エネルギ２ＭｅＶ、ドーズ量２×１０13ｃｍ-2でイオン注入する。
その後レジストマスクＰＲ１４は除去する。
【０１１２】
図５Ｃに示すように、フラッシュメモリＦＭ及びｎチャネルＭＯＳトランジスタ領域を露出する開口を有するホトレジストマスクＰＲ１１を形成し、ｐ型ウェル１４形成用のＢ+イオンを加速エネルギ４００ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2でイオン注入し、
さらにチャネルストップ領域１５形成用のＢ+イオンを加速エネルギ１００ｋｅＶ、ドー
ズ量２×１０12ｃｍ-2でイオン注入する。その後レジストマスクＰＲ１１は除去する。このようにして、ｐ型ウェル１４及びチャネルストップ領域１５が形成される。
【０１１３】
図５Ｄに示すように、フラッシュメモリＦＭ及び高電圧、低閾値ｎチャネルトランジスタＮ−ＨＶ−ＬＶｔを除くｎチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ１２を形成し、チャネルストップ領域形成用のＢ+イオンを加速エネルギ１００ｋｅＶ、
ドーズ量６×１０12で追加的にイオン注入する。追加イオン注入をされたチャネルストップ領域１５ｘが形成される。その後レジストマスクＰＲ１２は除去する。
【０１１４】
図５Ｅに示すように、ｐチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ２１を形成し、ｎ型ウェル２４形成用のＰ+イオンを加速エネルギ６００ｋｅＶ、ドーズ量
１．５×１０13ｃｍ-2でイオン注入する。その後レジストマスクＰＲ２１は除去する。
【０１１５】
図５Ｆに示すように、高電圧、低閾値トランジスタを除くｐチャネルＭＯＳトランジスタを露出するレジストマスクＰＲ２２を形成し、チャネルストップ領域２５形成用のＰ+
イオンを加速エネルギ２４０ｋｅＶ、ドーズ量４．５×１０12ｃｍ-2でイオン注入する。その後レジストマスクＰＲ２２は除去する。
【０１１６】
図５Ｇに示すように、フラッシュメモリセルＦＭを露出するレジストマスクＰＲ３１を形成し、閾値調整用領域３６を形成するＢ+イオンを加速エネルギ４０ｋｅＶ、ドーズ
量６×１０13ｃｍ-2でイオン注入する。その後レジストマスクＰＲ３１は除去する。さらに、半導体基板表面の酸化シリコン膜１３をＨＦ溶液により除去する。活性領域のシリコン表面が露出する。
【０１１７】
図５Ｈに示すように、半導体基板表面を熱酸化し、厚さ約１０ｎｍのトンネル酸化膜を成長する。トンネル酸化膜上に、厚さ約９０ｎｍの燐（Ｐ）をドープしたアモルファスシリコン膜をＣＶＤにより堆積し、フローティングゲート３１の形状にパターニングする。なお、アモルファスシリコン膜は、その後の熱処理によりポリシリコン膜に変換される。
【０１１８】
フローティングゲート３１を覆うように酸化シリコン膜及び窒化シリコン膜をそれぞれ５ｎｍ、１０ｎｍ、ＣＶＤで堆積する。窒化シリコン膜表面を約５ｎｍ厚熱酸化して約１０ｎｍ厚の酸化シリコン膜とし、全体として厚さ２０ｎｍ程度のＯＮＯ膜３２を成長する。
【０１１９】
図５Ｉに示すように、中電圧ｎチャネルＭＯＳトランジスタＮ−ＭＶを露出するレジストマスクＰＲ３２を形成し、閾値調整用領域３７を形成するＢ+イオンを加速エネルギ３
０ｋｅＶ、ドーズ量５×１０12ｃｍ-2でイオン注入する。その後レジストマスクＰＲ３２は除去する。
【０１２０】
図５Ｊに示すように、中電圧ｐチャネルＭＯＳトランジスタＰ−ＭＶを露出するレジストマスクＰＲ３３を形成し、閾値調整用領域３８を形成するＡｓ+イオンを加速エネルギ
１５０ｋｅＶ、ドーズ量３×１０12ｃｍ-2でイオン注入する。その後レジストマスクＰＲ３３は除去する。
【０１２１】
図５Ｋに示すように、低電圧、高閾値ｎチャネルトランジスタＮ−ＬＶ−ＨＶｔ領域を露出するレジストマスクＰＲ１３を形成し、閾値調整用領域１６を形成するＢ+イオンを
加速エネルギ１０ｋｅＶ、ドーズ量５×１０12ｃｍ-2でイオン注入する。その後レジストマスクＰＲ１３は除去する。
【０１２２】
図５Ｌに示すように、低電圧、高閾値ｐチャネルＭＯＳトランジスタＰ−ＬＶ−ＨＶｔを露出するホトレジストマスクＰＲ２３を形成し、閾値調整用領域２６を形成するＡｓ+
イオンを加速エネルギ１００ｋｅＶ、ドーズ量５×１０12ｃｍ-2でイオン注入する。その後レジストマスクＰＲ２３は除去する。
【０１２３】
なお、低電圧トランジスタには、以下に説明するように、エクステンション領域形成用マスクを用いてポケット領域形成用イオン注入も行う。この条件によっても閾値は制御される。ここで、低電圧低閾値トランジスタには、閾値制御用イオン注入がされていないが、ポケット注入により０．１Ｖ程度の閾値になる。同様、低電圧、高閾値トランジスタの閾値は、０．２Ｖ程度になる。
【０１２４】
図５Ｍに示すように、フラッシュメモリセルＦＭを覆うレジストマスクＰＲ３４を形成し、ＦＭ以外の領域のＯＮＯ膜３２を除去する。その後、レジストマスクＰＲ３４は除去する。
【０１２５】
図５Ｎに示すように、基板表面を熱酸化し、厚さ１３ｎｍの酸化シリコン膜４１を形成する。
図５Ｏに示すように、フラッシュメモリセル及び高電圧トランジスタを覆うレジストマスクＰＲ４１を形成し、露出した領域上の酸化シリコン膜４１を除去する。その後レジストマスクＰＲ４１は除去する。
【０１２６】
図５Ｐに示すように、露出した基板表面に２．５Ｖ動作のトランジスタ用に厚さ４ｎｍの酸化シリコン膜４２を熱酸化法により形成する。３．３Ｖ動作のトランジスタの場合には、酸化シリコン膜４２の膜厚は６ｎｍとする。レジストマスクＰＲ４２を用いて低電圧トランジスタ領域の熱酸化膜４２を除去する。
【０１２７】
図５Ｑに示すように、さらに露出した基板表面に１．２Ｖ動作のトランジスタ用に厚さ２．２ｎｍの酸化シリコン膜４３を熱酸化法により形成する。この酸化により、２．５Ｖ領域の酸化シリコン膜４２は厚さ５ｎｍに成長する。３．３Ｖ動作のトランジスタの場合には、６ｎｍの酸化シリコン膜が７ｎｍに成長する。５Ｖ領域の酸化シリコン膜４１は最終的に厚さ１６ｎｍとなる。
【０１２８】
図５Ｒに示すように、３種類の厚さのゲート絶縁膜を形成した基板表面上に、厚さ１８０ｎｍのポリシリコン膜４４をＣＶＤにより形成し、その上に厚さ３０ｎｍの窒化シリコン膜４５をプラズマＣＶＤにより形成する。窒化シリコン膜は、反射防止膜として機能し、さらにエッチングマスクとして用いることができる。ホトリソグラフィとパターニングによりフラッシュメモリセルのゲート電極４４Ｆをパターニングする。
【０１２９】
図５Ｓに示すように、フラッシュメモリセルのゲート電極側面を熱酸化し、ソース／ドレイン領域のイオン注入を行なう。さらにフラッシュメモリセルのゲート電極を覆う窒化シリコン膜等の絶縁膜を熱ＣＶＤ法により形成し、リアクティブイオンエッチング（ＲＩＥ）を行なってゲート電極側壁上に窒化シリコン膜のサイドウォールスペーサ４６を形成する。ポリシリコン膜上の窒化シリコン膜はＲＩＥと同時に除去する。その後、ホトリソグラフィとエッチングにより論理回路領域のトランジスタに対し、ゲート酸化膜を残すようにポリシリコン膜を選択的にエッチングし、ゲート電極４４Ｌをパターニングする。
【０１３０】
なお、同時にＳＴＩ領域上にポリシリコン抵抗もパターニングする。以下の工程において、ポリシリコン抵抗は前述の実施例同様に不要のイオン注入に対してはホトレジストマスクで覆い、高濃度ｐ型ソース／ドレイン領域形成用イオン注入の際には露出して所望の抵抗率に形成される。
【０１３１】
図５ＴＡに示すように、１．２Ｖ動作ＰＭＯＳ領域及び５Ｖ動作ＮＭＯＳ領域に開口を有するレジストマスクＰＲ４３を形成する。Ｂ+イオンを加速エネルギ０．５ｋｅＶ、ド
ーズ量３．６×１０12ｃｍ-2で垂直方向にイオン注入する。
【０１３２】
１．２Ｖ動作ＰＭＯＳ領域においては、ゲート酸化膜４３が１．５ｎｍ−２．２ｎｍ程度の厚さしか有さないため、イオン注入されたＢ+イオンがゲート絶縁膜４３を貫通し、
ｐ型エクステンション領域４７を形成する。５Ｖ動作ＮＭＯＳ領域においては、ゲート酸化膜４１が１５ｎｍ−１６ｎｍと著しく厚く、Ｂ+イオンの加速エネルギが０．５ｋｅＶ
と極めて低いため、イオン注入されたＢ+イオンはゲート酸化膜４１中に留まり、シリコ
ン基板まではほとんど到達しない。
【０１３３】
図５ＴＢに示すように、同一のレジストマスクＰＲ４３を介し、基板法線から２８度傾いた４方向からＡｓ+イオンを加速エネルギ１２０ｋｅＶ、ドーズ量５．５×１０12ｃｍ-2×４でイオン注入する。４方向は基板面内で対称的な９０度間隔の４方向、典型的には
図の左右方向と紙面に垂直な方向、である。加速エネルギが１２０ｋｅＶと高いので、Ａｓ+イオンは、厚いゲート酸化膜４１も貫通する。
【０１３４】
１．２Ｖ動作ＰＭＯＳ領域においては、先に形成したエクステンション領域４７を囲むように、ｎ型ポケット領域７１が形成される。５Ｖ動作ＮＭＯＳ領域においては、Ａｓ+
イオンがゲート酸化膜４１を貫通してシリコン基板に到達し、ｎ型ＬＤＤ領域７２を形成する。複数方向からの斜めイオン注入により後述する予期せざる効果も得られる。
【０１３５】
図６Ａは、図２ＴＡ、２ＴＢのイオン注入によるＢ及びＡｓの深さ方向の分布を示すグラフである。イオン注入直後の不純物濃度分布をシミュレーションにより求めたものである。なお、この分布はイオン注入直後であり、その後の熱処理により拡散が生じる。図に示すように、Ｂの濃度分布は表面（深さ０）から深さが増加するにつれ、急激に減少している。これに対し、Ａｓの分布は、深さ０から深さの増加と共に次第に濃度が高くなり、深さ５０ｎｍ付近においてブロードなピークを形成している。
【０１３６】
１．２Ｖ領域においては、表面に近く高濃度のｐ型エクステンション領域が浅く形成され、その下方をｎ型ポケット領域が取り囲む。
５Ｖ領域においては、表面から深さ１５ｎｍ−１６ｎｍの領域は、厚いゲート酸化膜の領域であり、それより深い領域がシリコン基板となる。従って、シリコン基板内においてはＢ濃度は既に低く減少しており、ＡｓがＢを補償し、ｎ型領域が形成される。Ａｓの分布は広がっており、低濃度ドレイン（ＬＤＤ）領域を形成する。
【０１３７】
ｐ型不純物の垂直方向イオン注入及びｎ型不純物の斜めイオン注入は、その順序を逆にしてもよい。両イオン注入を終えた後、レジストマスクＰＲ４３は除去する。
図５ＵＡに示すように、１．２Ｖ動作ＭＮＯＳ領域及び５Ｖ動作ＰＭＯＳ領域を露出する開口を有するレジストマスクＰＲ４４を形成する。Ａｓ+イオンを加速エネルギ３ｋｅ
Ｖ、ドーズ量１．１×１０15ｃｍ-2で垂直方向にイオン注入する。
【０１３８】
１．２Ｖ動作ＮＭＯＳ領域においては、極めて薄いゲート酸化膜４３を貫通してシリコン基板内にＡｓがイオン注入され、ｎ型エクステンション領域４８を形成する。厚さ１５ｎｍ−１６ｎｍと著しく厚いゲート酸化膜４１を有する５Ｖ動作ＰＭＯＳ領域においては、３ｋｅＶと極めて低い加速エネルギでイオン注入されたＡｓイオンはゲート酸化膜４１中に留まり、シリコン基板まではほとんど到達しない。
【０１３９】
図５ＵＢに示すように、基板法線から２８度傾いた４方向からＢＦ2+イオンを加速エネルギ８０ｋｅＶ、ドーズ量８×１０12ｃｍ-2×４でイオン注入する。加速エネルギが高いので、ＢＦ2+イオンは、厚いゲート酸化膜４１も貫通し、５Ｖ動作ＰＭＯＳ領域にｐ型ＬＤＤ領域７４を形成する。１．２Ｖ動作ＮＭＯＳ領域においては、ｎ型エクステンション領域４８を取り囲むように、ｐ型ポケット領域７３が形成される。
【０１４０】
図６Ｂは、図５ＵＡ、５ＵＢでイオン注入されたＡｓとＢＦ2との深さ方向分布を示す
。Ａｓは、表面から１０ｎｍ弱の深さまで高い不純物濃度を維持した後、深さと共に急激に減少し、２０ｎｍ程度から裾を引いた分布となる。ＢＦ2は、表面から深さ３０ｎｍ程
度まで徐々に増大し、やがて深さと共に徐々に減少する。厚さ１５−１６ｎｍのゲート酸化膜が存在する領域においては、シリコン基板内ではＡｓ濃度は既に大きく減少しており、ＢＦ2がｐ型領域を形成する。ＢＦ2の分布は広がっており、低濃度ドレイン（ＬＤＤ）領域を形成する。
【０１４１】
フラッシュメモリ制御回路と論理回路とは集積化されることが多く、動作電圧の差からゲート絶縁膜の膜厚比は著しく大きくなる。このようにゲート酸化膜の厚さの比が２．２：１５−１６のように大きな領域を対象に進入深さの制限されたイオン注入及びゲート酸化膜を貫通するイオン注入を行うことにより、低電圧動作のトランジスタ領域においてはエクステンション領域とポケット領域を形成し、厚いゲート酸化膜を有するトランジスタ領域においてはＬＤＤ領域のみを形成することができる。ゲート酸化膜の厚さの比は５倍以上あることが望ましい。
【０１４２】
図５Ｖに示すように、２．５Ｖ動作のＰＭＯＳ領域を露出するレジストマスクＰＲ４５を形成する。ＢＦ2+イオンを加速エネルギ１０ｋｅＶ、ドーズ量７．０×１０13ｃｍ-2でイオン注入し、ｐ型エクステンション領域４９を形成する。その後レジストマスクＰＲ４５は除去する。
【０１４３】
図５Ｗに示すように、２．５Ｖ動作のＮＭＯＳ領域を開口するレジストマスクＰＲ４６を形成する。Ａｓ+イオンを加速エネルギ１０ｋｅＶ、ドーズ量２．０×１０13ｃｍ-2で
イオン注入し、Ｐ+イオンを加速エネルギ１０ｋｅＶ、ドーズ量３．０×１０13ｃｍ-2で
イオン注入する。このようにして、ｎ型エクステンション領域５０を形成する。その後レジストマスクＰＲ４６は除去する。
【０１４４】
Ｉ／Ｏ用トランジスタは、顧客の要望により規格を変更することが多い。Ｉ／Ｏ用トランジスタの設計を変更しても他のトランジスタの設計を変更しなくてもすむように、Ｉ／Ｏ用トランジスタのプロセスは独立のものとしている。
【０１４５】
図５Ｘに示すように、基板表面全面に酸化シリコン膜を厚さ１００ｎｍ程度堆積し、異方性エッチングを行なう。このエッチングにおいて残存していたゲート酸化膜もエッチングして除去する。フラッシュメモリセルＦＭにおいては、窒化シリコンのサイドウォールスペーサ４６の上に、酸化シリコンのサイドウォールスペーサ６４が形成される。各トランジスタ領域及び多結晶抵抗においては、ゲート電極及び多結晶抵抗パターンの側壁上に酸化シリコン層のサイドウォールスペーサ５４が形成される。
【０１４６】
フラッシュメモリＦＭ及びＮＭＯＳ領域を露出するレジストマスクＰＲ４９を形成する。サイドウォールスペーサ外部に露出したシリコン基板に対し、Ｐ+イオンを加速エネル
ギ１０ｋｅＶ、ドーズ量６．０×１０15ｃｍ-2でイオン注入し、高濃度ソース／ドレイン領域５５を形成する。ＮＭＯＳトランジスタのゲート電極にも、高濃度のＰがイオン注入され、ｎ型ゲート電極が形成される。その後レジストマスクＰＲ４９は除去する。高濃度の燐（Ｐ）ドープ領域で、ＮＭＯＳトランジスタの高濃度ソース／ドレイン領域を形成するので、低電圧動作での動作不良を抑制できる。
【０１４７】
図５Ｙに示すように、ＰＭＯＳ領域及び多結晶抵抗を露出するホトレジストマスクＰＲ５０を形成する。Ｂ+イオンを加速エネルギ５ｋｅＶ、ドーズ量４．０×１０15ｃｍ-2で
イオン注入し、ｐ型高濃度ソース／ドレイン領域５６を形成する。ゲート電極もｐ型にドープされる。多結晶抵抗はｐ型多結晶抵抗となる。その後レジストマスクＰＲ５０は除去する。
【０１４８】
動作電圧、ゲート絶縁膜に関わらず、全トランジスタのソース／ドレイン領域の表面が露出された状態で高濃度のイオン注入を行うことにより、全トランジスタに効率的に高濃度ソース／ドレイン領域を形成することができる。
【０１４９】
前述の実施例において、図３Ｊ，３Ｋに示したように、抵抗を形成する領域上にサリサイドブロック層を配置し、サリサイド処理を行なう。トランジスタの高濃度ソース／ドレイン領域、ゲート電極、抵抗の接続部の上にシリサイド層ＳＬが形成される。
【０１５０】
図５Ｚに示すように、形成された各トランジスタ、抵抗を覆うように、酸化シリコン層等の層間絶縁膜６０を堆積する。層間絶縁膜６０の所望の位置にコンタクト孔を形成し、導電性プラグ６１を埋め込む。層間絶縁膜６０表面上に導電性プラグ６１に接続された配線６２を形成する。これらの工程は公知の方法によって実施できる。但し、層間絶縁膜の形成は、５００℃以下の温度で行なうことが好ましい。
【０１５１】
なお、ＳＴＩ用素子分離溝がアスペクト比１以上の部分を有しない場合は、ストレスの低いテトラエトキシシラン（ＴＥＯＳ）のＣＶＤで素子分離溝を埋め込むこともできる。この場合は高濃度のＡｓイオンまたはＡｓイオン＋Ｐイオンをイオン注入して、高濃度ｎ型ソース／ドレイン領域を形成することもできる。設計によっては、シリサイドブロック層、シリサイド化反応は省略することもできる。
【０１５２】
図７は、図５Ａ−５Ｚに示す工程により得た基本構造上に、多層配線を形成した半導体装置の構成を概略的に示す。構造６３は、図５Ｚの構造である。この表面上に、層間絶縁膜６４を形成し、ダマシン配線６５を埋め込む。
【０１５３】
同様の工程を繰り返し、必要な配線層を形成する。層間絶縁膜６７に、最上ダマシン配線６８が形成される。最上ダマシン配線６８の上に層間絶縁膜８０が形成され、引き出し導電性プラグ８１が埋め込まれる。導電性プラグ８１に接続されたパッド及び最上配線層８２を形成する。さらに保護層６３を形成し、パッドを露出する開口を形成する。このようにして、多層配線を有する半導体集積回路装置が形成される。
【０１５４】
上述の実施例において５Ｖ動作のトランジスタ領域において、ＬＤＤ領域を斜めイオン注入によって形成した。５Ｖ動作のトランジスタの接合耐圧は、１１Ｖ以上が得られた。以下、なぜこのように高い耐圧が得られたかを考察する。
【０１５５】
図８Ａは、複数方向からの斜めイオン注入により形成される不純物添加領域を概略的に示す断面図である。ゲート電極Ｇが紙面垂直方向に延在し、基板法線方向から左右、前後に２８度傾いた４方向からイオン注入する場合を考える。領域７５は、４つのどの方向からも斜めイオン注入を受け、最も高濃度に不純物が添加される。領域７６は、左上からの１方向の斜めイオン注入がマスクされるが、残りの３方向からの斜めイオン注入を受け、中程度の不純物濃度を有する領域となる。領域７７は、ゲート電極の影となり、１方向からの斜めイオン注入のみを受け、低濃度の不純物濃度を有する領域となる。
【０１５６】
領域７５、７６、７７を合わせて考察すると、ゲート電極下方より外側方向に向って不純物濃度が次第に増大し、ゲート電極外側においても不純物濃度が単調増大する不純物濃度傾斜領域が形成される。ゲート電極から外側に離れた位置において始めて不純物濃度が一定値となる。その後の熱処理工程等を考慮すると、得られたトランジスタにおいては、階段状の不純物濃度分布が、滑らかな勾配を有する分布へと変化しているであろう。
【０１５７】
その後、サイドウォールスペーサを形成し、高濃度ソース／ドレイン領域を形成する。この状態において、高濃度ソース／ドレイン領域に連続して次第に不純物濃度が減少するＬＤＤ領域が形成されている。このため、ソース／ドレイン領域の耐圧が向上するものと考えられる。
【０１５８】
図８Ｂは、垂直方向のイオン注入のみを行なってＬＤＤ領域を形成する場合と、法線から２８度傾いた４方向からイオン注入を行なう場合との耐圧を比較して示すグラフである。
【０１５９】
曲線ｖは従来技術同様、垂直方向からのイオン注入のみによってＬＤＤ領域を形成した場合のシミュレーションによる耐圧である。曲線ｔは、基板法線から２８度傾いた４方向からイオン注入を行ない、全ドーズ量を曲線ｖの場合と同一とした場合のシミュレーションによる耐圧を示す。なお、実験によっても、同様の結果が確認できた。
【０１６０】
図から明らかなように、斜めイオン注入を用いることにより、耐圧が約０．５Ｖ向上している。なお、曲線ｓは、同一のドーズ量でＰ+イオンを垂直方向にイオン注入したサン
プルで得られた耐圧の測定値を示す。なお、斜めイオン注入における加速エネルギを増加させると、耐圧が向上することも分かった。
【０１６１】
斜めイオン注入により形成されたＬＤＤ領域の高い耐圧は、上述の構成によらない。上述の実施例から単一のトランジスタを形成するのに必要なプロセスのみを抽出した実施例を説明する。
【０１６２】
図９Ａに示すように、シリコン基板１１にシャロートレンチアイソレーションＳＴＩを形成し、必要なイオン注入を行いｐ型活性領域を形成する。活性領域上にゲート酸化膜Ｇｏｘを形成し、その上に多結晶シリコン層を成膜する。ホトリソグラフィとエッチングを用いて多結晶シリコン層をパターニングし、ゲート電極Ｇを形成する。
【０１６３】
ゲート電極をマスクとして、基板法線から２８度程度傾いた４方向、またはより多数の方向、からｎ型不純物を斜めイオン注入する。ゲート電極から離れた領域に最も高濃度の領域７５が形成され、ゲート電極端と領域７５との間に中濃度の領域７６が形成され、ゲート電極端部下方に最も低濃度の領域７７が形成される。斜めイオン注入により水平方向に濃度勾配を有するＬＤＤ領域が形成される。
【０１６４】
図９Ｂに示すように、基板全面に酸化シリコン等の絶縁膜を堆積し、異方性エッチングにより平坦部上の絶縁層を除去する。ゲート電極Ｇ側壁上にサイドウォールスペーサＳＷが残る。この状態で垂直方向からｎ型不純物を高濃度にイオン注入し、高濃度ソース／ドレイン領域ＨＤＤを形成する。
【０１６５】
このようにしてソース・ドレイン耐圧の優れたｎチャネルＭＯＳトランジスタが形成される。なお、導電型を反転すれば、ｐチャネルＭＯＳトランジスタが得られる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、半導体集積回路に搭載するトランジスタの種類は、用途に応じて増減できる。作成する回路も種々選択できる。サリサイドブロック層は、酸化シリコンに限らず、窒化シリコン他の絶縁材料で形成してもよい。シリサイド化は、Ｃｏに限らずＮｉその他で行なってもよい。サリサイド処理を省略してもよい。その他、種々の変形、修正、組合せ等が可能であることは、当業者に自明であろう。
【０１６６】
以下、本発明の特徴を付記する。
（付記１）  （ａ）半導体基板に活性領域を画定し、アスペクト比１以上の部分を有する素子分離用溝を形成する工程と、
（ｂ）前記素子分離用溝内に絶縁物を埋め込み、素子分離領域を形成する工程と、
（ｃ）前記活性領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｄ）前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程と、
（ｅ）前記素子分離領域、前記ゲート電極、および前記サイドウォールスペーサをマスクとして前記活性領域に高濃度の燐をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記半導体基板全面上に５００℃以下の温度でサリサイドブロック層を形成する工程と、
（ｇ）前記高濃度ソース／ドレイン領域の一部を覆う様に、前記サリサイドブロック層をパターニングする工程と、
（ｈ）前記パターニングされたサリサイドブロック層上に金属層を堆積し、前記サリサイドブロック層をマスクとして選択的に金属シリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【０１６７】
（付記２）  前記工程（ｂ）が、高密度プラズマ（ＨＤＰ）ＣＶＤにより酸化シリコン層を堆積し、化学機械研磨（ＣＭＰ）により表面を平坦化する付記第１項記載の半導体装置の製造方法。
【０１６８】
（付記３）  前記ゲート電極の幅は、０．２μｍ以下である付記第２項記載の半導体装置の製造方法。
（付記４）  前記工程（ｅ）は、ドーズ量１×１０15ｃｍ-2以上で燐をイオン注入する付記第１項記載の半導体装置の製造方法。
【０１６９】
（付記５）  前記半導体装置は、ＳＲＡＭ回路を含む付記第１項記載の半導体装置の製造方法。
（付記６）  さらに、
（ｉ）前記シリサイド層を覆って、前記半導体基板上に５００℃以下の温度で層間絶縁膜を形成する工程、
を含む付記第１項記載の半導体装置の製造方法。
【０１７０】
（付記７）  前記工程（ａ）が、第１、第２の活性領域を画定する素子分離用溝を形成し、前記工程（ｅ）が前記第１、第２の活性領域と共に前記ゲート電極にも燐をイオン注入し、前記工程（ｇ）が前記第２の活性領域の一方の高濃度ソース／ドレイン領域の一部を覆うように前記サリサイドブロック層をパターニングする付記第１項記載の半導体装置の製造方法。
【０１７１】
（付記８）  前記工程（ａ）が、第１、第２の活性領域を画定するとともにその上に抵抗素子を形成するフィールド領域を画定する素子分離用溝を形成し、前記工程（ｂ）が前記素子分離用溝内に素子分離領域を形成し、前記工程（ｃ）が前記第１、第２の活性領域上にゲート絶縁膜を介して第１、第２のゲート電極を形成すると共に前記素子分離領域のフィールド領域上に抵抗素子を形成し、前記工程（ｅ）が、前記第２の活性領域に燐をイオン注入し、さらに、
（ｊ）前記工程（ｆ）の前に、前記第１の活性領域にｐ型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成すると共に、前記抵抗素子にもｐ型不純物をイオン注入する工程、
を含む付記第１項記載の半導体装置の製造方法。
【０１７２】
（付記９）  前記工程（ｇ）が、前記第１の活性領域の一方のソース／ドレイン領域の中間領域を覆うサリサイドブロック層を形成し、前記工程（ｈ）が前記第１の活性領域に保護抵抗を備えたｐチャネルＭＯＳトランジスタを形成する付記第８項記載の半導体装置の製造方法。
【０１７３】
（付記１０）  （ａ）半導体基板に第１、第２の活性領域を画定し、アスペクト比１以上の部分を有する素子分離用溝を形成する工程と、
（ｂ）前記素子分離用溝内に絶縁物を埋め込み、素子分離領域を形成する工程と、
（ｃ）前記第１、第２の活性領域表面にゲート絶縁膜を形成する工程と、
（ｄ）前記半導体基板全面に不純物を含まないシリコン層を堆積し、パターニングしてゲート電極を形成すると共に、素子分離領域上に抵抗素子を形成する工程と、
（ｅ）前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程と、
（ｆ）前記第１の活性領域に、前記素子分離領域、前記ゲート電極、および前記サイドウォールスペーサをマスクとして高濃度の燐をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、
（ｇ）前記第２の活性領域に、前記素子分離領域、前記ゲート電極、および前記サイドウォールスペーサをマスクとして高濃度のｐ型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成すると共に、前記抵抗素子に高濃度のｐ型不純物をイオン注入する工程と、
（ｈ）前記半導体基板全面上に５００℃以下の温度でサリサイドブロック層を形成する工程と、
（ｉ）前記サリサイドブロック層をパターニングし、前記抵抗素子の一部を覆う様に前記サリサイドブロック層を残す工程と、
（ｊ）前記残されたサリサイドブロック層を覆うように金属層を堆積し、前記サリサイドブロック層をマスクとして選択的に金属シリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【０１７４】
（付記１１）  前記工程（ｂ）が、高密度プラズマ（ＨＤＰ）ＣＶＤにより酸化シリコン層を堆積し、化学機械研磨（ＣＭＰ）により表面を平坦化する付記第１０項記載の半導体装置の製造方法。
【０１７５】
（付記１２）  前記ゲート電極の幅は、０．２μｍ以下である付記第１０項記載の半導体装置の製造方法。
（付記１３）  前記工程（ｆ）は、ドーズ量１×１０15ｃｍ-2以上で燐をイオン注入する付記第１０項記載の半導体装置の製造方法。
【０１７６】
（付記１４）  さらに、
（ｋ）前記シリサイド層を覆って、前記半導体基板上に５００℃以下の温度で層間絶縁膜を形成する工程、
を含む付記第１０項記載の半導体装置の製造方法。
【０１７７】
（付記１５）  前記工程（ｉ）が、前記第１または第２の活性層の高濃度ソース／ドレイン領域の一部も覆うように前記サリサイドブロック層を残す付記第１０項記載の半導体装置の製造方法。
【０１７８】
（付記１６）  前記工程（ｃ）が、第１の活性領域と第２の活性領域の上に厚さの著しく異なるゲート絶縁膜を形成し、前記工程（ｄ）が、前記第１、第２の活性領域上に前記ゲート絶縁膜を残し、さらに、
（ｌ）前記工程（ｅ）の前に、前記ゲート電極をマスクとして前記第１、第２の活性領域に第１導電型の不純物を厚いゲート絶縁膜を貫通しない第１の加速エネルギでイオン注入し、薄いゲート絶縁膜の下に第１導電型のエクステンション領域を形成する工程と、
（ｍ）前記ゲート電極をマスクとして前記第１、第２の活性領域に第１導電型と逆導電型の第２導電型の不純物を厚いゲート絶縁膜も貫通する第２の加速エネルギでイオン注入し、薄いゲート絶縁膜の下の第１導電型のエクステンション領域の周囲に第２導電型のポケット領域を形成するとともに、厚いゲート絶縁膜の下に第２導電型の低濃度ドレイン領域を形成する工程と、
を含む付記第１０項記載の半導体装置の製造方法。
【０１７９】
（付記１７）  前記工程（ｍ）が、基板法線方向から傾いた複数方向からイオン注入する付記第１６項記載の半導体装置の製造方法。
（付記１８）  主面を有する半導体基板と、
前記半導体基板の主面に形成され、第１、第２の活性領域を画定し、アスペクト比１以上の部分を有する素子分離用溝と、
前記素子分離用溝を埋める絶縁体によって形成され、フィールド領域を含む素子分離領域と、
前記第１、第２の活性領域表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第１の活性領域を横断し、高濃度の燐を含む第１のゲート電極と、
前記ゲート絶縁膜上に形成され、前記第２の活性領域を横断し、ｐ型不純物を含む第２のゲート電極と、
前記フィールド領域上に、前記第２のゲート電極と同じ層で形成されたｐ型抵抗素子と、
前記抵抗素子の表面の一部に形成されたサリサイドブロック層と、
前記第１、第２のゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記第１の活性領域のサイドウォール外方に形成された高濃度の燐を含む第１のソース／ドレイン領域と、
前記第２の活性領域のサイドウォール外方に形成されたｐ型不純物を含む第２のソース／ドレイン領域と、
前記抵抗素子のサリサイドブロック層以外の表面、前記第１、第２のソース／ドレイン領域の少なくとも一部の表面、前記第１、第２のゲート電極の少なくとも一部の表面に形成されたシリサイド層と、
を有する半導体装置。
【０１８０】
（付記１９）  前記ゲート電極の幅は、０．２μｍ以下である付記第１８項記載の半導体装置。
（付記２０）  前記第１のソースドレイン領域は、１×１０20ｃｍ-3以上のピーク燐濃度を有する付記第１８項記載の半導体装置。
【０１８１】
（付記２１）  さらに、前記第１または第２のソース／ドレイン領域の一部の上に形成されたサリサイドブロック層を有し、前記ソース／ドレイン領域上の前記シリサイド層はサリサイドブロック層で覆われていないソース／ドレイン領域の表面に形成されている付記第１８項記載の半導体装置。
【０１８２】
（付記２２）  前記素子分離用溝が第３〜第６の活性領域も画定し、ＳＲＡＭ回路を形成する付記第１８項記載の半導体装置。
（付記２３）  （ａ）半導体基板に第１導電型の第1、第２の活性領域、および第２
導電型の第３、第4の活性領域を形成する工程と、
（ｂ）前記第1、第3の活性領域上に第1の厚さのゲート絶縁膜を形成する工程と、
（ｃ）前記第２、第4の活性領域上に、第１の厚さより著しく薄い第２の厚さのゲート
絶縁膜を形成する工程と、
（ｄ）前記第１−第４の活性領域のゲート絶縁膜の上にそれぞれ第１−第４のゲート電極を形成し、前記ゲート絶縁膜は残存させる工程と、
（ｅ）前記第１、第４の活性領域に対し、第２の厚さのゲート絶縁膜は貫通し、第１の厚さのゲート絶縁膜は貫通しないように、第１導電型不純物の第１のイオン注入を行う工程と、
（ｆ）前記第１、第４の活性領域に対し、ゲート絶縁膜を貫通する第２導電型不純物の第２のイオン注入を行う工程と、
（ｇ）前記第２、第３の活性領域に対し、第２の厚さのゲート絶縁膜は貫通し、第１の厚さのゲート絶縁膜は貫通しないように、第２導電型不純物の第３のイオン注入を行う工程と、
（ｈ）前記第２、第３の活性領域に対し、ゲート絶縁膜を貫通する第１導電型不純物の第４のイオン注入を行う工程と、
（ｉ）半導体基板全面に絶縁層を堆積し、異方性エッチングを行い、ゲート電極側壁上にサイドウォールスペーサを形成すると共に、露出したゲート絶縁膜を除去する工程と、
（ｊ）前記第１、第２の活性領域に前記サイドウォールスペーサをマスクとして、第２導電型不純物の第５のイオン注入を行う工程と、
（ｋ）前記第３、第４の活性領域に前記サイドウォールスペーサをマスクとして、第１導電型不純物の第６のイオン注入を行う工程と、
を有する半導体装置の製造方法。
【０１８３】
（付記２４）  前記工程（ｆ）、（ｈ）は、基板法線から傾いた複数の方向からイオン注入を行う付記第２３項記載の半導体装置の製造方法。
（付記２５）  前記複数の方向が、基板面内で対称的な４以上の方向である付記第２４項記載の半導体装置の製造方法。
【０１８４】
（付記２６）  前記第１の厚さは、前記第２の厚さの５倍以上である付記第２３項記載の半導体装置の製造方法。
（付記２７）  前記工程（ａ）が、第１導電型の第５の活性領域と第２導電型の第６の活性領域も形成し、さらに、
（ｌ）前記第５、第６の活性領域に第１の厚さより薄く、第２の厚さより厚い第３の厚さのゲート絶縁膜を形成する工程、
を有し、前記工程（ｄ）が、第５、第６の活性領域のゲート絶縁膜上に第５、第６のゲート電極を形成し、さらに、
（ｍ）前記第５、第６の活性領域に第３の厚さのゲート絶縁膜を介してそれぞれ第２導電型と第１導電型のイオン注入を行う工程、
を有し、前記工程（ｉ）が、第５、第６のゲート電極側壁上にもサイドウォールスペーサを形成し、露出したゲート絶縁膜を除去し、
前記工程（ｊ）が、前記第５の活性領域にも第５のイオン注入を行い、
前記工程（ｋ）が、前記第６の活性領域にも第６のイオン注入を行う、
付記第２３項記載の半導体装置の製造方法。
【０１８５】
（付記２８）さらに、
（ｎ）前記工程（ｅ）、（ｆ）の前に、前記第１、第４の活性領域上に開口を有する第１のマスクを形成する工程と、
（ｏ）前記工程（ｇ）、（ｈ）の前に、前記第２、第３の活性領域上に開口を有する第２のマスクを形成する工程と、
（ｐ）前記工程（ｊ）の前に、前記第１、第２の活性領域上に開口を有する第３のマスクを形成する工程と、
（ｑ）前記工程（ｋ）の前に、前記第３、第４の活性領域上に開口を有する第４のマスクを形成する工程と、
を有し、前記工程（ｅ）、（ｆ）は、前記第１のマスクと前記第１、第４のゲート電極とをイオン注入用マスクとし、前記工程（ｇ）、（ｈ）は、前記第２のマスクと前記第２、第３のゲート電極とをイオン注入用マスクとし、前記工程（ｊ）は、前記第３のマスクと前記第１、第２のゲート電極とその側壁上のサイドウォールスペーサをイオン注入用マスクとし、前記工程（ｋ）は、前記第４のマスクと前記第３、第４のゲート電極とその側壁上のサイドウォールスペーサをイオン注入用マスクとして行う付記第２３項記載の半導体装置の製造方法。
【０１８６】
（付記２９）  前記第２、第４の活性領域は論理回路を構成し、前記第１、第３の活性領域は不揮発性メモリの制御回路を構成する付記第２３項記載の半導体装置の製造方法。
【０１８７】
（付記３０）  半導体基板と、
前記半導体基板に形成された第１導電型の第1、第２の活性領域と、
前記半導体基板に形成された第２導電型の第３、第4の活性領域と、
前記第1、第3の活性領域上に形成された第1の厚さのゲート絶縁膜と、
前記第２、第4の活性領域上に形成された第１の厚さより著しく薄い第２の厚さのゲー
ト絶縁膜と、
前記第１−第４の活性領域のゲート絶縁膜の上にそれぞれ形成された第１−第４のゲート電極と、
前記第１−第４のゲート電極側壁上に形成された絶縁材料のサイドウォールスペーサと、
前記第１、第２の活性領域の前記サイドウォールスペーサ外方に形成された第２導電型の高不純物濃度の第１、第２のソース／ドレイン領域と、
前記第３、第４の活性領域の前記サイドウォールスペーサ外方に形成された第１導電型の高不純物濃度の第３、第４のソース／ドレイン領域と、
前記第１の活性領域のサイドウォールスペーサ下方に形成され、前記第１のソース／ドレイン領域に連続する第２導電型のＬＤＤ領域と、
前記第４の活性領域のサイドウォールスペーサ下方に形成され、前記第４のソース／ドレイン領域に連続する第１導電型のエクステンション領域と、
前記第４の活性領域の前記第１導電型のエクステンション領域を取り囲むように形成された第２導電型のポケット領域と、
を有し、前記ゲート絶縁膜は前記サイドウォールスペーサ下方まで延在し、前記高不純物濃度のソース／ドレイン領域上方までは延在せず、前記第１のゲート電極側壁のサイドウォールスペーサ下の前記第１の活性領域およびその上の第１の厚さのゲート絶縁膜中の第２導電型不純物濃度分布と、前記第４のゲート電極側壁のサイドウォールスペーサ下の前記第４の活性領域およびその上の第２の厚さのゲート絶縁膜中の第２導電型不純物濃度分布とが実質的に等しい半導体装置。
【０１８８】
（付記３１）  前記第２導電型のＬＤＤ領域は、前記第１のゲート電極下方から前記第１のゲート電極端部を越え、前記サイドウォールスペーサ下方に至る領域で水平方向に不純物濃度勾配を有する付記第３０項記載の半導体装置。
【０１８９】
（付記３２）  前記第１の厚さは、前記第２の厚さの５倍以上である付記第３０項記載の半導体装置。
（付記３３）  さらに、
前記第３の活性領域のサイドウォールスペーサ下方に形成され、前記第３のソース／ドレイン領域に連続する第１導電型のＬＤＤ領域と、
前記第２の活性領域のサイドウォールスペーサ下方に形成され、前記第２のソース／ドレイン領域に連続する第２導電型のエクステンション領域と、
前記第２の活性領域の前記第２導電型のエクステンション領域を取り囲むように形成された第１導電型のポケット領域と、
を有し、前記第３のゲート電極側壁のサイドウォールスペーサ下の前記第３の活性領域およびその上の第１の厚さのゲート絶縁膜中の第１導電型不純物濃度分布と、前記第２のゲート電極側壁のサイドウォールスペーサ下の前記第２の活性領域およびその上の第２の厚さのゲート絶縁膜中の第１導電型不純物濃度分布とが実質的に等しい付記第３０項記載の半導体装置。
【０１９０】
（付記３４）  前記第１導電型のＬＤＤ領域は、前記第３のゲート電極下方から前記第３のゲート電極端部を越え、前記サイドウォールスペーサ下方に至る領域で水平方向に不純物濃度勾配を有する付記第３３項記載の半導体装置。
【０１９１】
（付記３５）  （ａ）半導体基板に第１導電型の第１の活性領域を形成する工程と、
（ｂ）前記第１の活性領域上に第１のゲート絶縁膜を形成する工程と、
（ｃ）前記第１のゲート絶縁膜の上に第１のゲート電極を形成する工程と、
（ｄ）前記第１の活性領域に対し、ゲート電極をマスクとして第２導電型の不純物を基板法線から傾いた複数の方向からイオン注入する工程と、
（ｅ）前記半導体基板全面に絶縁層を堆積し、異方性エッチングを行い、ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
（ｆ）前記第１のゲート電極および前記サイドウォールスペーサをマスクとして、前記第１の活性領域に第２導電型の不純物を高濃度にイオン注入する工程と、
を有する半導体装置の製造方法。
【０１９２】
（付記３６）  前記工程（ａ）が前記半導体基板に第２導電型の第２の活性領域も形成し、前記工程（ｂ）が前記第２導電型の第２の活性領域上に前記第１のゲート絶縁膜より著しく薄い第２のゲート絶縁膜を形成し、前記工程（ｃ）が第２のゲート絶縁膜の上にも第２のゲート電極を形成し、前記工程（ｅ）が第２のゲート電極側壁にもサイドウォールスペーサを形成し、さらに、
（ｇ）前記第２のゲート電極をマスクとして前記第２の活性領域に第１導電型の不純物をイオン注入して第１導電型のエクステンション領域を形成する工程と、
（ｈ）前記工程（ｅ）の後、前記第２の活性領域に対し、第２のゲート電極とサイドウォールスペーサとをマスクとし、第１導電型の不純物を高濃度にイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、
を含み、
前記工程（ｄ）が第２の活性領域では前記エクステンション領域を取り囲む第２導電型のポケット領域を形成する付記第３５項記載の半導体装置の製造方法。
【０１９３】
（付記３７）  半導体基板と、
前記半導体基板内に画定された第１導電型の活性領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極側壁上に形成された絶縁性サイドウォールスペーサと、
前記活性領域の前記ゲート電極端部下方から前記絶縁性サイドウォールスペーサ下方まで延在するように形成され、前記ゲート電極端部下方から前記ゲート電極端下方を越え、前記ゲート電極より外方までの領域で面内方向で第２導電型の不純物濃度が単調増大する濃度勾配を有するＬＤＤ領域と、
前記サイドウォールスペーサ外方の前記活性領域内に形成され、前記ＬＤＤ領域に連続する第２導電型の高不純物濃度ソース／ドレイン領域と、
を有する半導体装置。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図４】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図５−５】
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【図５−６】
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【図５−７】
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【図５−８】
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【図５−９】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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