(57)【要約】【課題】ＸＹアドレス方式の固体撮像素子の使用を前提とし、加算読み出しモードと非加算読み出しモードを切り替える際に発生するライン毎の蓄積時間の差を解消することができる撮像装置を提供する。【解決手段】ＸＹアドレス方式のＣＭＯＳイメージセンサ１０２と、ＣＭＯＳイメージセンサ１０２において、Ｙアドレスで指定されたラインの順序とは異なる順序でリセット、及び、信号読み出しを行うＳＳＧ１０４及びＣＰＵ１０５とを備える。またＣＭＯＳイメージセンサ１０２から読み出された信号のラインの順序を並べ替える並べ替え手段としてのラインメモリ１２０、１２１及びセレクタ１２２を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＸＹアドレス方式の撮像素子と、
前記撮像素子において、Ｙアドレスで指定されたラインの順序とは異なる順序でリセット、及び、信号読み出しを行う駆動手段と、
前記駆動手段により前記撮像素子から読み出された信号のラインの順序を並べ替える並べ替え手段と、
を備えることを特徴とする撮像装置。
【請求項２】
前記駆動手段は、前記撮像素子において、前記Ｙアドレスで指定されたラインの順序とは異なる順序で連続する複数のラインの信号を同時にリセットした後、前記Ｙアドレスで指定されたラインの順序とは異なる連続した順序で信号を読み出し、
前記並べ替え手段は、前記撮像素子から読み出された信号のラインの順序を、前記Ｙアドレスで指定されたラインの順序となるように並べ替えることを特徴とする請求項１記載の撮像装置。
【請求項３】
前記並べ替え手段は、複数のラインメモリと、選択手段を有し、前記複数のラインメモリには前記撮像素子から読み出された信号が書き込まれ、
前記選択手段は、前記複数のラインメモリの出力を選択して出力することにより、前記撮像素子から読み出した信号のラインの順序の並べ替えを行うことを特徴とする請求項１または２記載の撮像装置。
【請求項４】
前記並べ替え手段は、フレームメモリと、制御手段を有し、前記フレームメモリには前記撮像素子から読み出されたライン毎の信号が書き込まれ、
前記制御手段は、前記フレームメモリにおけるラインのアドレスを制御することによって、前記撮像素子から読み出された信号のラインの順序を並べ替えることを特徴とする請求項１または２記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＸＹアドレス方式の固体撮像素子を用いた撮像装置に関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサに代表される、ＸＹアドレス方式の固体撮像素子を用い、原色ベイヤー配列の色フィルタを備える撮像装置において、動画撮影と、静止画撮影をシームレスに切り替えるものがある。
【０００３】
このような撮像装置では、動画撮影時に高いフレームレートでの連続動作が必要となるため、センサ上で同色の色フィルタが配置された複数の画素の信号を加算して読み出し、システムの処理負荷を低減させている。一方、静止画撮影時には、高解像度な画像を得るために、センサの各画素から非加算で信号を読み出している。
【０００４】
また、上記のようなＸＹアドレス方式の固体撮像素子を用いた撮像装置では、多くの場合、固体撮像素子上の電荷変換素子からの電荷読み出し、及び、リセット動作をライン毎に異なるタイミングで行う、ローリングシャッタ機構を有している。
【０００５】
ローリングシャッタ機構を有する撮像装置では、リセット動作のタイミングから、電荷読み出しのタイミングまでの時間が蓄積時間となり、各ラインでの蓄積時間が等しくなるよう、リセット動作、及び、電荷読み出しのタイミングが制御されている。
【０００６】
ここで、原色ベイヤー配列の色フィルタでは、Ｇ、Ｒの行とＢ、Ｇの行が１行毎に繰り返し配置されている。従って、動画撮影時に、同色の色フィルタが配置された画素同士を加算して読み出す場合には、４ｎ−３、４ｎ−１、４ｎ−２、４ｎというラインの順番で、ライン毎の電荷のリセット動作、及び、電荷変換素子からの電荷読み出しを行う。
【０００７】
一方、静止画撮影時に、非加算で信号を読み出す場合には、４ｎ−３、４ｎ−２、４ｎ−１、４ｎというラインの順番で、ライン毎の電荷のリセット動作、及び、電荷変換素子からの電荷読み出しを行う（ｎは自然数とする）。
【０００８】
このような駆動制御を行うことにより、同色画素での加算読み出しを行う動画撮影時、及び、非加算読み出しを行う静止画撮影時のそれぞれで、ライン毎の蓄積時間が等しくなる。
【０００９】
しかし、電荷読み出し、リセットの動作を制御する制御信号は、１Ｖ単位での更新となるため、加算読み出しモードから非加算読み出しモードに切り替わる時には、加算読み出し用のリセット動作の直後に、非加算読み出し用の電荷読み出し動作が行われる。
【００１０】
同様に、非加算読み出しモードから加算読み出しモードに切り替わる時には、非加算読み出し用のリセット動作の直後に、加算読み出し用の電荷読み出し動作が行われる。即ち、加算読み出しモードと非加算読み出しモードが切り替わる際に、リセット動作の行われるラインの順序と、電荷読み出しの行われるラインの順序が異なってしまうため、ライン毎の蓄積時間が一定にならないという問題がある。
【００１１】
そこで、従来、ＸＹアドレス方式の固体撮像素子を用い、動画撮影と静止画撮影をシームレスに切り替える撮像装置において、静止画撮影時のリセット動作のタイミングを、静止画用の電荷読み出しのタイミングに合わせて制御し、ライン毎の蓄積時間が等しくなるようにしたものがある（非特許文献１）。
【非特許文献１】平成１８年度公開定例会  次世代画像入力ビジョン・システム部会  第１１１回定例会講演資料  「動画機能とイメージセンサ」ソニー（株）広田功  （主催：社団法人  日本工業技術振興協会、平成１９年１月２２日）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来技術では、動画撮影用に電荷読み出し、リセット動作が行われた後、静止画撮影用のリセット動作を追加する必要があり、撮像素子の駆動制御が複雑になる。また、静止画撮影が指示される１Ｖ前での電荷読み出しのタイミングによって、当該静止画の蓄積時間が制約を受けるという課題がある。
【００１３】
本発明の目的は、ＸＹアドレス方式の固体撮像素子の使用を前提とし、加算読み出しモードと非加算読み出しモードを切り替える際に発生するライン毎の蓄積時間の差を解消することができる撮像装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１記載の撮像装置は、ＸＹアドレス方式の撮像素子と、前記撮像素子において、Ｙアドレスで指定されたラインの順序とは異なる順序でリセット、及び、信号読み出しを行う駆動手段と、前記駆動手段により前記撮像素子から読み出された信号のラインの順序を並べ替える並べ替え手段とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明の撮像装置によれば、ＸＹアドレス方式の固体撮像素子の使用を前提とし、加算読み出しモードと非加算読み出しモードを切り替える際に発生するライン毎の蓄積時間の差を解消することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を図面を参照しながら詳細に説明する。
【００１７】
図１は、本発明の実施の形態に係る撮像装置としてのビデオカメラのブロック構成図である。
【００１８】
図１において、本ビデオカメラは、結像レンズ１０１、ＣＭＯＳイメージセンサ（撮像素子）１０２、ＣＭＯＳイメージセンサ１０２から読み出されたアナログ映像信号をデジタルデータに変換するＡＤコンバータ（ＡＤＣ）１０３を備える。
【００１９】
また、本ビデオカメラは、同期信号生成回路（ＳＳＧ）１０４、ビデオカメラ全体の動作を制御するＣＰＵ１０５、ユーザが動画撮影または静止画撮影の開始、終了を指示するための操作部１０６を備える。
【００２０】
ここで、ＳＳＧ１０４及びＣＰＵ１０５は、ＣＭＯＳイメージセンサ１０２において、Ｙアドレスで指定されたラインの順序とは異なる順序でリセット、及び、信号読み出しを行う駆動手段として機能する。
【００２１】
また、本ビデオカメラは、ＡＤＣ１０３から出力される映像信号を１Ｈ分遅延させるラインメモリ１２０、１２１、ラインメモリ１２０、１２１の出力をＳＳＧ１０４からの制御信号に基づいて切り替えるセレクタ１２２を備える。
【００２２】
また、本ビデオカメラは、カメラ信号処理部１０８、記録用信号処理部１０９、液晶パネルなどの表示装置１１０、ＤＶＤディスクなどの記録メディア１１１を備える。
【００２３】
次に、本ビデオカメラの動作の概要を説明する。
【００２４】
結像レンズ１０１を通じ、ＣＭＯＳイメージセンサ１０２の受光面上に光学像が結像されると、ＣＭＯＳイメージセンサ１０２の各画素に配置されたフォトダイオードで、入射光量に応じた光電荷が発生する。
【００２５】
ユーザが操作部１０６を操作して動画撮影または静止画撮影を指示すると、ＳＳＧ１０４では、ＣＭＯＳイメージセンサ１０２を駆動するための同期信号を生成する。その同期信号とＣＰＵ１０５からの制御信号に基づいて、ＣＭＯＳイメージセンサ１０２の内部駆動回路が駆動され、所定の順番でＣＭＯＳイメージセンサ１０２の出力端子からアナログ映像信号が出力される。
【００２６】
アナログ映像信号は、ＡＤＣ１０３においてデジタルデータに変換される。セレクタ１２２では、ＣＰＵ１０５の制御に基づいて、ＡＤＣ１０３の出力信号、ＡＤＣ１０３の出力をラインメモリ１２０で１Ｈ遅延させた信号、ＡＤＣ１０３の出力をラインメモリ１２０、１２１で２Ｈ遅延させた信号のいずれかを選択して出力する。
【００２７】
セレクタ１２２の出力信号は、カメラ信号処理回路１０８に入力され、輝度信号、色差信号の生成、輪郭補償等の信号処理が行われる。カメラ信号処理回路１０８の出力は、表示装置１１０に表示されるとともに、記録用信号処理手段１０９を経て、記録メディア１１１に記録される。
【００２８】
図２は、図１におけるＣＭＯＳイメージセンサの構成図である。
【００２９】
次に、図２を用いて、ＣＭＯＳイメージセンサ１０２の構成について説明する。
【００３０】
ＣＭＯＳイメージセンサ１０２は、ＣＭＯＳイメージセンサ１０２の画素（ｘ行ｙ列目の分を２０１−ｙｘと表記）２０１を備える。画素２０１は、原色ベイヤー配列となるよう、画素毎に所定の色フィルタが配置されている。
【００３１】
また、ＣＭＯＳイメージセンサ１０２は、フローティングディフュージョンアンプ（以下、ＦＤアンプと略記し、ｘ行ｙ列目の分を２０２−ｙｘと表記）２０２、行読み出し制御線（ｘ行目の分を２０３−ｘと表記）２０３を備える。
【００３２】
また、ＣＭＯＳイメージセンサ１０２は、行リセット制御線（ｘ行目の分を２０４−ｘと表記）２０４、行選択線（ｘ行目の分を２０５−ｘと表記）２０５、列信号線（ｙ列目の分を２０６−ｙと表記）２０６を備える。
【００３３】
また、ＣＭＯＳイメージセンサ１０２は、列アンプ（ｙ列目の分を２０７−ｙと表記）２０７、列アンプ２０７の出力をチャージする列信号バッファ容量（ｙ列目の分を２０８−ｙ、２０９−ｙと表記）２０８、２０９を備える。
【００３４】
また、ＣＭＯＳイメージセンサ１０２は、列信号バッファ容量２０８、２０９へのチャージをＯＮ／ＯＦＦするための列信号バッファ容量制御スイッチ（ｙ列目の分を２１０−ｙ、２１１−ｙと表記）２１０、２１１、水平信号線２１４、２１５を備える。
【００３５】
また、ＣＭＯＳイメージセンサ１０２は、列信号バッファ容量２０８、２０９にチャージされた信号を、水平信号線２１４、２１５に順次出力するための列選択スイッチ（ｙ列目の分を２１２−ｙ、２１３−ｙと表記）２１２、２１３を備える。
【００３６】
また、ＣＭＯＳイメージセンサ１０２は、水平走査回路２１６、垂直走査回路２１７、垂直同期信号入力端子２１８、読み出し開始行設定入力端子２１９、水平同期信号入力端子２２０、出力バッファアンプ２２１、２２２を備える。また、ＣＭＯＳイメージセンサ１０２は、映像信号出力端子２２３、２２４を備える。
【００３７】
次に、ＣＭＯＳイメージセンサ１０２での撮像動作について、図２を参照しながら説明する。
【００３８】
本実施の形態では、動画撮影時には、ＣＭＯＳイメージセンサ１０２において、同色の色フィルタ配置となるラインの信号を加算して映像信号出力端子２２３から読み出すものとする。また、静止画撮影時には、ＣＭＯＳイメージセンサ１０２からの映像信号を非加算で、映像信号出力端子２２３、２２４から１ラインずつ読み出すものとする。
【００３９】
まず、ＣＭＯＳイメージセンサ１０２において、同色の色フィルタが配置された行の映像信号を、センサ上で加算して読み出す場合（加算読み出しモード）の動作について説明する。
【００４０】
１行目の画素２０１−１１、２０１−１２、２０１−１３、２０１−１４の電荷は、行読み出し制御線２０３−１の制御に基づいて、それぞれ、ＦＤアンプ２０２−１１、２０２−１２、２０２−１３、２０２−１４に読み出される。
【００４１】
ＦＤアンプ２０２−１１、２０２−１２、２０２−１３、２０２−１４の出力は、行選択線２０５−１の制御に基づいて選択される。そしてその後、それぞれ、列信号線２０６−１、２０６−２、２０６−３、２０６−４を介して、列アンプ２０７−１、２０７−２、２０７−３、２０７−４で増幅される。
【００４２】
同時に、列信号バッファ容量制御スイッチ２１０−１、２１０−２、２１０−３、２１０−４がＯＮになる。そして、列アンプ２０７−１、２０７−２、２０７−３、２０７−４の出力が、列信号バッファ容量２０８−１、２０８−２、２０８−３、２０８−４にチャージされる。
【００４３】
列信号バッファ容量２０８−１、２０８−２、２０８−３、２０８−４のチャージ後、列信号バッファ容量制御スイッチ２１０−１、２１０−２、２１０−３、２１０−４はＯＦＦになる。
【００４４】
次に、行読み出し制御線２０３−３の制御に基づいて、３行目の画素２０１−３１、２０１−３２、２０１−３３、２０１−３４の電荷がＦＤアンプ２０２−３１、２０２−３２、２０２−３３、２０２−３４に読み出される。
【００４５】
ＦＤアンプ２０２−３１、２０２−３２、２０２−３３、２０２−３４の出力は、行選択線２０５−３の制御に基づいて選択される。そして、その後、それぞれ、列信号線２０６−１、２０６−２、２０６−３、２０６−４を介して、列アンプ２０７−１、２０７−２、２０７−３、２０７−４で増幅される。
【００４６】
同時に、列信号バッファ容量制御スイッチ２１１−１、２１１−２、２１１−３、２１１−４がＯＮになる。そして、列アンプ２０７−１、２０７−２、２０７−３、２０７−４の出力が、列信号バッファ容量２０９−１、２０９−２、２０９−３、２０９−４にチャージされる。
【００４７】
列信号バッファ容量２０９−１、２０９−２、２０９−３、２０９−４のチャージ後、列信号バッファ容量制御スイッチ２１０−１、２１０−２、２１０−３、２１０−４が再びＯＮになる。
【００４８】
そして、１行目の電荷をチャージした列信号バッファ容量２０８−１、２０８−２、２０８−３、２０８−４と、３行目の電荷をチャージした列信号バッファ容量２０９−１、２０９−２、２０９−３、２０９−４の信号レベルが平均化される。
【００４９】
平均化された１行目と３行目の信号レベルは、以下のように出力される。即ち、水平走査回路２１６の制御に基づき、列選択スイッチ２１２−１、２１２−２、２１２−３、２１２−４を順次開閉することにより、水平信号線２１４と出力バッファアンプ２２１を通じて映像信号出力端子２２３から出力される。
【００５０】
以上のようにして、Ｒ、Ｇの色フィルタが配置された１行目と３行目の信号がＣＭＯＳイメージセンサ１０２上で加算されて読み出される。次に、Ｂ、Ｇの色フィルタが配置された２行目の信号と４行目の信号が、同様に、センサ上で加算されて読み出される。
【００５１】
図２では、１行目から４行目までを示したが、５行目以降についても同様であり、４ｎ−３行目と４ｎ−１行目をセンサ上で加算して読み出した後、４ｎ−２行目と４ｎ行目をセンサ上で加算して読み出す（但し、ｎは自然数とする）。
【００５２】
また、各行の画素２０１−ｘｙの電荷は、それぞれ、行リセット制御線２０４−ｘの制御に基づいてリセットされる。リセット後、行読み出し制御線２０３−ｘの制御に基づいて、次の電荷読み出しが行われるまでが、次のフレームでの各行の蓄積時間となる。
【００５３】
ここで、本実施の形態のＣＭＯＳイメージセンサ１０２は、ローリングシャッタ機構の撮像素子である。そのため、行毎の蓄積時間（リセット動作後から電荷読み出しまでの時間）を等しくするために、電荷読み出しの行われる行の順番と行リセットの行われる行の順番を揃える。
【００５４】
上記のように、４ｎ−３行目と４ｎ−１行目をセンサ上で加算して読み出した後、４ｎ−２行目と４ｎ行目をセンサ上で加算して読み出す場合には、行リセットが行われる行の順番が以下のように制御されている。即ち、４ｎ−３行目、４ｎ−１行目、ｎ−２行目、４ｎ行目となるように、行リセット制御線２０４−ｘが制御されている。
【００５５】
次に、ＣＭＯＳイメージセンサ１０２からの映像信号を非加算で１ラインずつ読み出す場合（非加算読み出しモード）の動作について説明する。
【００５６】
１行目の画素２０１−１１、２０１−１２、２０１−１３、２０１−１４の電荷は、行読み出し制御線２０３−１の制御に基づいて、それぞれ、ＦＤアンプ２０２−１１、２０２−１２、２０２−１３、２０２−１４に読み出される。
【００５７】
ＦＤアンプ２０２−１１、２０２−１２、２０２−１３、２０２−１４の出力は、行選択線２０５−１の制御に基づいて選択された後、それぞれ、列信号線２０６−１、２０６−２、２０６−３、２０６−４を介して、列アンプ２０７−１、２０７−２、２０７−３、２０７−４で増幅される。
【００５８】
同時に、列信号バッファ容量制御スイッチ２１０−１、２１０−２、２１０−３、２１０−４がＯＮになる。そして、列アンプ２０７−１、２０７−２、２０７−３、２０７−４の出力が、列信号バッファ容量２０８−１、２０８−２、２０８−３、２０８−４にチャージされる。
【００５９】
列信号バッファ容量２０８−１、２０８−２、２０８−３、２０８−４のチャージ後、列信号バッファ容量制御スイッチ２１０−１、２１０−２、２１０−３、２１０−４はＯＦＦになる。
【００６０】
列信号バッファ容量２０８−１、２０８−２、２０８−３、２０８−４にチャージされた１行目の信号は、以下のように出力される。即ち、水平走査回路２１６の制御に基づき、列選択スイッチ２１２−１、２１２−２、２１２−３、２１２−４を順次開閉することにより、水平信号線２１４と出力バッファアンプ２２１を通じて映像信号出力端子２２３から出力される。
【００６１】
次に、３行目の画素２０１−３１、２０１−３２、２０１−３３、２０１−３４の電荷は、行読み出し制御線２０３−３の制御に基づいて、それぞれ、ＦＤアンプ２０２−３１、２０２−３２、２０２−３３、２０２−３４に読み出される。
【００６２】
ＦＤアンプ２０２−３１、２０２−３２、２０２−３３、２０２−３４の出力は、行選択線２０５−３の制御に基づいて選択される。そして、その後、それぞれ、列信号線２０６−１、２０６−２、２０６−３、２０６−４を介して、列アンプ２０７−１、２０７−２、２０７−３、２０７−４で増幅される。
【００６３】
同時に、列信号バッファ容量制御スイッチ２１１−１、２１１−２、２１１−３、２１１−４がＯＮになる。そして、列アンプ２０７−１、２０７−２、２０７−３、２０７−４の出力が、列信号バッファ容量２０９−１、２０９−２、２０９−３、２０９−４にチャージされる。
【００６４】
列信号バッファ容量２０９−１、２０９−２、２０９−３、２０９−４のチャージ後、列信号バッファ容量制御スイッチ２１１−１、２１１−２、２１１−３、２１１−４はＯＦＦになる。
【００６５】
列信号バッファ容量２０９−１、２０９−２、２０９−３、２０９−４にチャージされた１行目の信号は、以下のように出力される。即ち、水平走査回路２１６の制御に基づき、列選択スイッチ２１３−１、２１３−２、２１３−３、２１３−４を順次開閉することにより、水平信号線２１５と出力バッファアンプ２２２を通じて映像信号出力端子２２４から出力される。
【００６６】
以上のように、１行目と３行目の信号が非加算で２チャンネルに分割して読み出された後、２行目、４行目も、同様に、非加算で読み出される。
【００６７】
図２では、１行目から４行目までを示したが、５行目以降についても同様であり、４ｎ−３行目と４ｎ−１行目が非加算で２チャンネルに分割して読み出された後、４ｎ−２行目と４ｎ行目が非加算で２チャンネルに分割して読み出される（但し、ｎは自然数とする）。
【００６８】
また、各行の画素２０１−ｘｙの電荷は、それぞれ、行リセット制御線２０４−ｘの制御に基づいてリセットされる。リセット後、行読み出し制御線２０３−ｘの制御に基づいて、次の電荷読み出しが行われるまでが、次のフレームでの各行の蓄積時間となる。
【００６９】
次に、ユーザが動画撮影中（加算読み出しモード）に操作部１０６を操作し、静止画撮影（非加算読み出しモード）が指示された場合の、ＣＭＯＳイメージセンサ１０２の撮像動作について、図３のタイミングチャートを参照しながら説明する。
【００７０】
図３において、垂直同期信号ＶＤの立ち上がりを以って、当該フレームでの信号読み出しが開始される。水平同期信号ＨＤの立ち上がり間隔で、１行分の信号が読み出される。垂直同期期間Ｔａ１は、加算読み出しモードであり、次の垂直同期期間Ｔａ２で非加算読み出しモードに切り替わる。
【００７１】
符号３０３−ｘ、３０４−ｘ、３０５−ｘは、それぞれ、ｘ行目の行読み出し制御線２０３−ｘ、行リセット制御線２０４−ｘ、行選択線２０５−ｘの制御タイミングを示す（ｘ＝１，２，３，４，・・・）。
【００７２】
符号３０６、３０７は、それぞれ、列信号バッファ容量制御スイッチ２１０−ｙ、２１１−ｙをＯＮ／ＯＦＦするための制御タイミングを示す。符号３０８は、ＣＭＯＳイメージセンサ１０２の動作モードを示し、加算読み出しモードのときはＬレベル、非加算読み出しモードのときはＨレベルとなる。符号３０９、３１０は、映像信号出力端子２２３、２２４からの出力データを示す。
【００７３】
本実施の形態では、加算読み出しモードから非加算読み出しモードに切り替わっても、行リセットと行読み出しが行われるタイミングは変化しない。
【００７４】
従って、図３に示すように、垂直同期期間Ｔａ１、Ｔａ２のいずれにおいても、行読み出し制御線２０３、行選択線２０５、行リセット制御線２０４は、それぞれ、１行目、３行目、２行目、４行目の順に制御される。
【００７５】
そのため、加算読み出しモードから非加算読み出しモードに切り替わる際でも、各行の蓄積時間Ｔ１、Ｔ２、Ｔ３、Ｔ４（垂直同期期間Ｔａ１で行リセットが行われてから、垂直同期期間Ｔａ２で行読み出しが行われるまでの期間）は等しくなる。
【００７６】
しかし、非加算読み出しモードの時に、１行目、３行目、２行目、４行目の順で信号を読み出してしまうと、図４（ｂ）に示すように、行の順番が周期的に逆転し、画像の垂直方向の位相が破綻してしまう。図４（ａ）は、行順の正しい画像を示す。
【００７７】
そこで、本実施の形態では、ラインメモリ１２０、１２１及び、セレクタ１２２を用いた行の並べ替えを行うことにより、加算読み出しモード用の行の順番で、行リセット、行選択、行読み出しを行った後、非加算で画像を読み出した場合に、画像の垂直方向の位相が破綻するのを防ぐことができる。
【００７８】
次に、図５のタイミングチャートを参照しながら、ラインメモリ１２０、１２１及び、セレクタ１２２を用いた行の並べ替えの動作について説明する。
【００７９】
ＡＤＣ１０３では、ＣＭＯＳイメージセンサ１０２から読み出された行の順番でＡＤ変換が行われ、その結果が出力される。従って、図５のＡＤＣ出力では、１、３、２、４、５、７、６、８、・・・・、４ｎ−３、４ｎ−１、４ｎ−２、４ｎという行順で信号が出力される。
【００８０】
ラインメモリ１２０では、ＡＤＣ出力が１Ｈ遅延して出力され、ラインメモリ１２１では、ＡＤＣ出力が２Ｈ分遅延して出力される。セレクト信号は、ＳＳＧ１０４で生成され、１Ｈ単位で、０、１、２、３、を繰り返す。
【００８１】
セレクタ１２２では、上記のセレクト信号に基づいて、ＡＤＣ１０３の出力信号、ラインメモリ１２０の出力信号、ラインメモリ１２１の出力信号を選択して出力する。
【００８２】
セレクト信号が０及び１のときには、ラインメモリ１２０の出力信号を選択し、セレクト信号が２のときには、ＡＤＣ出力を選択し、セレクト信号が３のときはラインメモリ１２１の出力信号を選択する。このことにより、セレクタ１２２の出力信号は、１、２、３、４、５、６、７、８、・・・、４ｎ−３、４ｎ−２、４ｎ−１、４ｎ（但しｎは自然数）という行順となる。
【００８３】
従って、ＣＭＯＳイメージセンサ１０２の出力で、図４（ｂ）のように垂直方向の位相が破綻した画像が、セレクタ１２２の出力では図４（ａ）のように、行順の正しい画像となる。
【００８４】
以上のように、本実施の形態では、加算読み出しモード用の行の順番で、行リセット、行選択、行読み出しを行った後、非加算で画像を読み出した場合に、画像の垂直方向の位相が破綻するのを防ぐことができる。
【００８５】
また、行リセット、行選択、行読み出しの駆動タイミングを変えることなく、後段の並べ替え処理で対応するため、加算読み出しモードから非加算読み出しモードへの切り替えをシームレスに行うことができる。
【００８６】
尚、本実施の形態では、画像の行順の並べ替え処理を、ラインメモリ１２０、１２１とセレクタ１２２を用いた構成で実現したが、フレームメモリを用いて、フレームメモリのアドレス制御を行うことによって並べ替えを行ってもよい。
【００８７】
この場合、ＣＰＵ１０５は、フレームメモリにおけるラインのアドレスを制御することによって、ＣＭＯＳイメージセンサ１０２から読み出された信号のラインの順序を並べ替える制御手段として機能する。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施の形態に係る撮像装置としてのビデオカメラのブロック構成図である。
【図２】図１におけるＣＭＯＳイメージセンサの構成図である。
【図３】加算読み出しモードと非加算読み出しモードが切り替わる際の図２のＣＭＯＳイメージセンサの駆動タイミングチャートである。
【図４】図１におけるセレクタから出力される画像を示す模式図である。
【図５】図１のビデオカメラにおける並べ替えの動作を説明するタイミングチャートである。
【符号の説明】
【００８９】
１０１  結像レンズ
１０２  ＣＭＯＳイメージセンサ
１０３  ＡＤコンバータ（ＡＤＣ）
１０４  同期信号生成回路（ＳＳＧ）
１０５  ＣＰＵ
１０８  カメラ信号処理部
１０９  記録用信号処理部
１１０  表示装置
１１１  記録メディア
１２０、１２１  ラインメモリ
１２２  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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