(57)【要約】【課題】回路素子の静電放電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。【解決手段】半導体基板４０及び５０を積層して含む半導体装置であって、半導体基板４０を貫通する貫通電極６１と、第１の電位に接続される予定の電位配線１３を含む回路と、第１の電位に接続される予定の電位配線２３を含む回路と、静電放電保護回路３０とを含み、回路１０は半導体基板４０に設けられ、回路２０は半導体基板５０に設けられ、回路１０の電位配線１３と、回路２０の電位配線２３とは、貫通電極６１と静電放電保護回路３０とを介して相互に電気的に接続されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の半導体基板を積層して含む半導体装置であって、
前記複数の半導体基板のうち所与の半導体基板を貫通する貫通電極と、
第１の電位に接続される予定の電位配線を含む複数の回路と、
静電放電保護回路とを含み、
前記複数の回路は、互いに異なる前記半導体基板に設けられ、
前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線とは、前記貫通電極と前記静電放電保護回路とを介して相互に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線との電気的経路の一部となる前記静電放電保護回路は、前記複数の回路のうちの１つの回路が設けられている前記半導体基板に設けられていることを特徴とする半導体装置。
【請求項３】
複数の半導体基板を積層して含む半導体装置であって、
前記複数の半導体基板のうち所与の半導体基板を貫通する貫通電極と、
第１の電位に接続される予定の電位配線を含む複数の回路と、
静電放電保護回路とを含み、
前記複数の回路と前記静電放電保護回路とは、互いに異なる前記半導体基板に設けられ、
前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線とは、前記貫通電極と前記静電放電保護回路とを介して相互に電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置において、
前記静電放電保護回路は、前記複数の半導体基板のうち最も微細化されていない製造プロセスで製造されている半導体基板に設けられていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、
複数の前記貫通電極を含み、
前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線とは、前記静電放電保護回路の一部となる回路素子と、それぞれ異なる貫通電極とを介した複数の電気的経路で接続されていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記複数の電気的経路の各電気的経路は、前記静電放電保護回路の一部となり、それぞれ異なる前記半導体基板に設けられた回路素子を含んで構成されていることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
第１の電位に接続される電位配線を含む３つ以上の回路を含み、
前記３つ以上の回路は、互いに異なる前記半導体基板に設けられ、
前記３つ以上の回路のそれぞれの前記電位配線は、前記３つ以上の回路にそれぞれ対応する前記静電放電保護回路を介して前記貫通電極と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置において、
前記静電放電保護回路は、互いに向きの異なる並列ダイオードを含んで構成されていることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置において、
前記第１の電位は、接地電位であることを特徴とする半導体装置。
【請求項１０】
複数の半導体基板を積層し、
前記複数の半導体基板のうち所与の半導体基板を貫通する貫通電極と、
第１の電位に接続される予定の電位配線を含む複数の回路と、
静電放電保護回路とを含む半導体装置の製造方法であって、
前記複数の回路を互いに異なる前記半導体基板に設けるとともに、前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線とを、前記貫通電極と前記静電放電保護回路とを介して相互に電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１１】
複数の半導体基板を積層し、
前記複数の半導体基板のうち所与の半導体基板を貫通する貫通電極と、
第１の電位に接続される予定の電位配線を含む複数の回路と、
静電放電保護回路とを含む半導体装置の製造方法であって、
前記複数の回路と前記静電放電保護回路とを、互いに異なる前記半導体基板に設けるとともに、前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線とを、前記貫通電極と前記静電放電保護回路とを介して相互に電気的に接続することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法等に関する。
【背景技術】
【０００２】
電子機器の小型化により、電子機器内部に実装される半導体装置等の電子部品の実装スペースが制限されつつある。このため、半導体装置等の電子部品の小型化が求められている。
【０００３】
半導体装置を小型化する方法として、半導体基板（半導体チップ）を積層して半導体装置を構成する方法が提案されている。この方法は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することにより、半導体チップの高密度実装を図る方法である。
【０００４】
そして、各半導体チップ間を配線接続するための方法として、半導体チップに貫通電極（半導体チップを貫通した配線電極）を設け、これにより各半導体チップ間を配線接続する方法が提案されている。
【特許文献１】特開２００７−４９１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
複数の回路に対して異なる電源電圧を供給するために電源電位に接続する配線を電気的に分離する場合や、回路間でのノイズ等の影響を抑えるために接地電位に接続する配線を電気的に分離する場合がある。
【０００６】
同様に、複数の半導体基板を積層して半導体装置を構成する場合においても、半導体基板ごとに電源電位に接続する配線や接地電位に接続する配線を電気的に分離したり、半導体基板内の複数の回路ごとに電源電位に接続する配線や接地電位に接続する配線を電気的に分離したりする場合が考えられる。
【０００７】
そのような場合には、電気的に分離された電位配線に接続された外部端子間に静電電圧が印加された場合の放電経路がないため、回路素子を破壊する可能性がある。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、回路素子の静電放電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供できる。
【課題を解決するための手段】
【０００９】
（１）本発明に係る半導体装置は、
複数の半導体基板を積層して含む半導体装置であって、
前記複数の半導体基板のうち所与の半導体基板を貫通する貫通電極と、
第１の電位に接続される予定の電位配線を含む複数の回路と、
静電放電保護回路とを含み、
前記複数の回路は、互いに異なる前記半導体基板に設けられ、
前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線とは、前記貫通電極と前記静電放電保護回路とを介して相互に電気的に接続されていることを特徴とする。
【００１０】
本発明によれば、電気的に分離された電位配線間に静電電圧が印加された場合に、貫通電極と静電放電保護回路とが放電経路となる。これにより、回路素子の静電放電破壊を抑制することができる。
【００１１】
（２）この半導体装置は、
前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線との電気的経路の一部となる前記静電放電保護回路は、前記複数の回路のうちの１つの回路が設けられている前記半導体基板に設けられていてもよい。
【００１２】
（３）本発明に係る半導体装置は、
複数の半導体基板を積層して含む半導体装置であって、
前記複数の半導体基板のうち所与の半導体基板を貫通する貫通電極と、
第１の電位に接続される予定の電位配線を含む複数の回路と、
静電放電保護回路とを含み、
前記複数の回路と前記静電放電保護回路とは、互いに異なる前記半導体基板に設けられ、
前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線とは、前記貫通電極と前記静電放電保護回路とを介して相互に電気的に接続されていることを特徴とする。
【００１３】
（４）この半導体装置は、
前記静電放電保護回路は、前記複数の半導体基板のうち最も微細化されていない製造プロセスで製造されている半導体基板に設けられていてもよい。
【００１４】
（５）この半導体装置は、
複数の前記貫通電極を含み、
前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線とは、前記静電放電保護回路の一部となる回路素子と、それぞれ異なる貫通電極とを介した複数の電気的経路で接続されていてもよい。
【００１５】
（６）この半導体装置は、
前記複数の電気的経路の各電気的経路は、前記静電放電保護回路の一部となり、それぞれ異なる前記半導体基板に設けられた回路素子を含んで構成されていてもよい。
【００１６】
（７）この半導体装置は、
第１の電位に接続される電位配線を含む３つ以上の回路を含み、
前記３つ以上の回路は、互いに異なる前記半導体基板に設けられ、
前記３つ以上の回路のそれぞれの前記電位配線は、前記３つ以上の回路にそれぞれ対応する前記静電放電保護回路を介して前記貫通電極と電気的に接続されていてもよい。
【００１７】
（８）この半導体装置は、
前記静電放電保護回路は、互いに向きの異なる並列ダイオードを含んで構成されていてもよい。
【００１８】
（９）この半導体装置は、
前記第１の電位は、接地電位であってもよい。
【００１９】
（１０）本発明に係る半導体装置の製造方法は、
複数の半導体基板を積層し、
前記複数の半導体基板のうち所与の半導体基板を貫通する貫通電極と、
第１の電位に接続される予定の電位配線を含む複数の回路と、
静電放電保護回路とを含む半導体装置の製造方法であって、
前記複数の回路を互いに異なる前記半導体基板に設けるとともに、前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線とを、前記貫通電極と前記静電放電保護回路とを介して相互に電気的に接続することを特徴とする。
【００２０】
（１１）本発明に係る半導体装置の製造方法は、
複数の半導体基板を積層し、
前記複数の半導体基板のうち所与の半導体基板を貫通する貫通電極と、
第１の電位に接続される予定の電位配線を含む複数の回路と、
静電放電保護回路とを含む半導体装置の製造方法であって、
前記複数の回路と前記静電放電保護回路とを、互いに異なる前記半導体基板に設けるとともに、前記複数の回路のうちの１つの回路の前記電位配線と、前記複数の回路のうちの他の回路の前記電位配線とを、前記貫通電極と前記静電放電保護回路とを介して相互に電気的に接続することを特徴とする。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。
【００２２】
１．第１の実施形態
図１は、第１の実施形態に係る半導体装置の回路図である。
【００２３】
第１の実施形態に係る半導体装置１は、回路１０、回路２０、静電放電保護回路３０を含んで構成されている。また、半導体装置１は、外部端子ＶＤＤ１と外部端子ＶＤＤ２とから電源電位の供給を、外部端子ＶＳＳ１と外部端子ＶＳＳ２とから接地電位の供給を受けることが予定されている。
【００２４】
回路１０は、内部回路１１を含む。内部回路１１は、トランジスタ等の回路素子を含んで構成され、電源電圧の供給を受けて通常動作時に機能する。
【００２５】
回路１０は、静電放電保護回路１２を含んでもよい。静電放電保護回路１２は、外部端子ＶＤＤ１と外部端子ＶＳＳ１との間で、入力された静電気による電荷の放電経路となる保護回路であり、内部回路１１に含まれる回路素子を静電放電破壊から保護するために設けられている。
【００２６】
回路１０は、第１の電位に接続される予定の電位配線１３を含む。図１に示す例では、第１の電位は外部端子ＶＳＳ１から供給される接地電位である。
【００２７】
回路２０は、内部回路２１を含む。内部回路２１は、トランジスタ等の回路素子を含んで構成され、電源電圧の供給を受けて通常動作時に機能する。
【００２８】
回路２０は、静電放電保護回路２２を含んでもよい。静電放電保護回路２２は、外部端子ＶＤＤ２と外部端子ＶＳＳ２との間で、入力された静電気による電荷の放電経路となる保護回路であり、内部回路２１に含まれる回路素子を静電放電破壊から保護するために設けられている。
【００２９】
回路２０は、第１の電位に接続される予定の電位配線２３を含む。図１に示す例では、第１の電位は外部端子ＶＳＳ２から供給される接地電位である。
【００３０】
静電放電保護回路３０は、例えば外部端子ＶＳＳ１と外部端子ＶＳＳ２との間で、入力された静電気による電荷の放電経路となる保護回路であり、内部回路１１や内部回路２１に含まれる回路素子を静電放電破壊から保護するために設けられている。すなわち、回路１０及び回路２０が正常に動作している場合には、電位配線１３と電位配線２３とは電気的に分離されているものと考えることができる。
【００３１】
図１に示す例では、静電放電保護回路３０は、互いに向きの異なるダイオード３１とダイオード３２を並列して含んで構成されている。なお、ダイオード３１側の経路とダイオード３２側の経路に、それぞれ１又は複数のダイオードをさらに直列して設けてもよい。
【００３２】
図２は、第１の実施形態に係る半導体装置の断面構造を説明するための模式図である。なお、図１の回路図に示す回路要素のうち、内部回路１１、静電放電保護回路１２、内部回路２１、静電放電保護回路２２、外部端子ＶＤＤ１、外部端子ＶＤＤ２については図示を省略している。また、図２は、第１の実施形態に係る半導体装置１の一部となる積層体１００についての断面構造を示している。
【００３３】
第１の実施形態に係る半導体装置１は、半導体基板４０と半導体基板５０を積層して含んで構成されている。半導体基板４０は、回路１０や静電放電保護回路３０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層４１と、回路素子や貫通電極（詳細は後述）を電気的に接続するための配線が形成される配線層４２を含んで構成されている。半導体基板５０は、回路２０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層５１と、配線が形成される配線層５２を含んで構成されている。配線は、例えばアルミニウムや銅等の金属で形成される。また、配線を複数の層に形成し、ビアホールを介して相互に電気的に接続したものを含んでもよい。
【００３４】
図２に示す例では、半導体基板４０の半導体層４１に静電放電保護回路３０と回路１０（図示せず）の回路素子が形成され、配線層４２に電位配線１３と配線６０が形成されている。また、半導体基板５０の半導体層５１に回路２０（図示せず）の回路素子が形成され、配線層５２に電位配線２３が形成されている。
【００３５】
また、図２に示す例では、半導体装置１は、電極７１と、貫通電極として構成されている電極７２を含んで構成されている。電位配線１３は、電極７１を介して外部端子ＶＳＳ１と電気的に接続されている。電位配線２３は、電極７２を介して外部端子ＶＳＳ２と電気的に接続されている。
【００３６】
第１の実施形態に係る半導体装置１は、貫通電極６１を含んで構成されている。貫通電極６１は、半導体基板４０を貫通し、電気的経路の一部として機能する。
【００３７】
貫通電極は、半導体基板を積層した後に形成してもよい。また、図３に示す貫通電極の構成の一例を説明するための模式図のように、貫通電極は、半導体基板ごとに６１ａ、６１ｂのように分離して形成し、半導体基板を積層することにより電気的に接続されるように構成してもよい。
【００３８】
なお、半導体基板５０の配線層５２と半導体基板４０の半導体層４１とは、接着剤７０で接着されていてもよい。
【００３９】
第１の実施形態に係る半導体装置１は、回路１０の電位配線１３と、回路２０の電位配線２３とが、貫通電極６１と静電放電保護回路３０とを介して相互に電気的に接続されている。図２に示す例では、回路１０の電位配線１３と、回路２０の電位配線２３とが、静電放電保護回路３０と配線６０と貫通電極６１とを介して相互に電気的に接続されている。
【００４０】
第１の実施形態に係る半導体装置１によれば、電気的に分離された電位配線１３と電位配線２３との間に静電電圧が印加された場合に、貫通電極６１と静電放電保護回路３０とが放電経路となる。これにより、回路１０や回路２０に含まれる回路素子の静電放電破壊を抑制することができる。
【００４１】
また、第１の実施形態に係る半導体装置１は、回路１０の電位配線１３と回路２０の電位配線２３との電気的経路の一部となる静電放電保護回路３０は、回路１０が設けられている半導体基板４０に設けられている。
【００４２】
静電放電保護回路３０を構成する回路素子は、微細化することが難しい。よって、微細化された製造プロセスで製造しても、回路素子の面積に与える影響は小さい。したがって、半導体基板４０が、半導体装置１を構成する複数の半導体基板のうち最も微細化されていない製造プロセスで製造されている半導体基板である場合には、半導体基板４０に静電放電保護回路３０を設けることにより、製造コストを抑えることができる。
【００４３】
また、半導体基板４０が半導体基板５０よりも面積的に余裕がある場合にも、静電放電保護回路３０を半導体基板４０に設けることができる。
【００４４】
図４（Ａ）及び図４（Ｂ）は、第１の実施形態に係る半導体装置の断面構造を説明するための模式図である。図４（Ａ）は、パッケージ基板８０上に、図１を用いて説明した積層体１００をフェースアップで設置し、モールド樹脂８１でモールドした構成の一例である。図４（Ｂ）は、パッケージ基板８０上に、図２を用いて説明した積層体１００をフェースダウンで設置し、モールド樹脂８１でモールドした構成の一例である。
【００４５】
なお、図４（Ａ）及び図４（Ｂ）においては、図２と同様に、内部回路１１、静電放電保護回路１２、内部回路２１、静電放電保護回路２２、外部端子ＶＤＤ１、外部端子ＶＤＤ２については図示を省略している。
【００４６】
図４（Ａ）に示す例において、パッケージ基板８０には、外部端子ＶＤＤ１、ＶＳＳ２が設けられており、パッケージ基板８０内部の配線とボンディングワイヤーを介して電極７１と外部端子ＶＳＳ１、電極７２と外部端子ＶＳＳ２とがそれぞれ電気的に接続されている。
【００４７】
図４（Ｂ）に示す例において、パッケージ基板８０には、外部端子ＶＳＳ１、ＶＳＳ２が設けられており、パッケージ基板８０内部の配線を介して電極７１と外部端子ＶＳＳ１、電極７２と外部端子ＶＳＳ２とがそれぞれ電気的に接続されている。
【００４８】
２．第２の実施形態
図５は、第２の実施形態に係る半導体装置の断面構造を説明するための模式図である。第２の実施形態に係る半導体装置の回路図は、第１の実施形態に係る半導体装置と同じ図１に示す回路図である。なお、図１の回路図に示す回路要素のうち、内部回路１１、静電放電保護回路１２、内部回路２１、静電放電保護回路２２、外部端子ＶＤＤ１、外部端子ＶＤＤ２については図示を省略している。また、図５は、第２の実施形態に係る半導体装置２の一部となる積層体２００についての断面構造を示している。
【００４９】
第２の実施形態に係る半導体装置２は、半導体基板４０と半導体基板５０を積層して含んで構成されている。半導体基板４０は、回路１０や回路２０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層４１と、回路素子や貫通電極を電気的に接続するための配線が形成される配線層４２を含んで構成されている。半導体基板５０は、静電放電保護回路３０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層５１と、配線が形成される配線層５２を含んで構成されている。
【００５０】
図５に示す例では、半導体基板４０の半導体層４１に回路１０と回路２０（ともに図示せず）の回路素子が形成され、配線層４２に電位配線１３と電位配線２３が形成されている。また、半導体基板５０の半導体層５１に静電放電保護回路３０の回路素子が形成され、配線層５２に配線６０−１と配線６０−２が形成されている。
【００５１】
また、図５に示す例では、半導体装置２は、電極７１、７２を含んで構成されている。電位配線１３は、電極７１を介して外部端子ＶＳＳ１と電気的に接続されている。電位配線２３は、電極７２を介して外部端子ＶＳＳ２と電気的に接続されている。
【００５２】
第２の実施形態に係る半導体装置２は、貫通電極６１、６２を含んで構成されている。貫通電極６１、６２は、半導体基板４０を貫通し、電気的経路の一部として機能する。
【００５３】
第２の実施形態に係る半導体装置２は、回路１０の電位配線１３と、回路２０の電位配線２３とが、貫通電極６１，６２と静電放電保護回路３０とを介して相互に電気的に接続されている。図５に示す例では、回路１０の電位配線１３と、回路２０の電位配線２３とが、貫通電極６１、配線６０−１、静電放電保護回路３０、配線６０−２、貫通電極６２を介して相互に電気的に接続されている。
【００５４】
第２の実施形態に係る半導体装置２によれば、電気的に分離された電位配線１３と電位配線２３との間に静電電圧が印加された場合に、貫通電極６１、６２と静電放電保護回路３０とが放電経路となる。これにより、回路１０や回路２０に含まれる回路素子の静電放電破壊を抑制することができる。
【００５５】
また、第２の実施形態に係る半導体装置２は、回路１０の電位配線１３と回路２０の電位配線２３との電気的経路の一部となる静電放電保護回路３０は、回路１０や回路２０が設けられていない半導体基板５０に設けられている。
【００５６】
半導体基板５０が、半導体装置２を構成する複数の半導体基板のうち最も微細化されていない製造プロセスで製造されている半導体基板である場合には、半導体基板５０に静電放電保護回路３０を設けることにより、製造コストを抑えることができる。
【００５７】
また、半導体基板５０が半導体基板４０よりも面積的に余裕がある場合にも、静電放電保護回路３０を半導体基板５０に設けることができる。
【００５８】
なお、第２の実施形態に係る半導体装置２は、図４（Ａ）及び図４（Ｂ）において、積層体１００を積層体２００に置き換えた構成となる。
【００５９】
３．第３の実施形態
図６は、第３の実施形態に係る半導体装置の断面構造を説明するための模式図である。第３の実施形態に係る半導体装置の回路図は、第１の実施形態に係る半導体装置と同じ図１に示す回路図である。なお、図１の回路図に示す回路要素のうち、内部回路１１、静電放電保護回路１２、内部回路２１、静電放電保護回路２２、外部端子ＶＤＤ１、外部端子ＶＤＤ２については図示を省略している。また、図６は、第３の実施形態に係る半導体装置３の一部となる積層体３００についての断面構造を示している。
【００６０】
第３の実施形態に係る半導体装置３は、半導体基板４０と半導体基板５０を積層して含んで構成されている。半導体基板４０は、回路１０や静電放電保護回路３０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層４１と、回路素子や貫通電極を電気的に接続するための配線が形成される配線層４２を含んで構成されている。半導体基板５０は、回路２０や静電放電保護回路３０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層５１と、配線が形成される配線層５２を含んで構成されている。
【００６１】
図６に示す例では、半導体基板４０の半導体層４１に回路１０（図示せず）の回路素子と、静電放電保護回路３０の一部となる回路素子であるダイオード３１が形成され、配線層４２に電位配線１３と配線６０−４が形成されている。また、半導体基板５０の半導体層５１に回路２０（図示せず）の回路素子と、静電放電保護回路３０の一部となる回路素子であるダイオード３２が形成され、配線層５２に電位配線２３と配線６０−３が形成されている。
【００６２】
また、図６に示す例では、半導体装置３は、電極７１と、貫通電極として構成されている電極７２を含んで構成されている。電位配線１３は、電極７１を介して外部端子ＶＳＳ１と電気的に接続されている。電位配線２３は、電極７２を介して外部端子ＶＳＳ２と電気的に接続されている。なお、図６に示す例では、電極７１と電極７２とは、図６の面に垂直な方向にずらして（電極７１は相対的に手前側、電極７２は相対的に奥側に）設けられており、電気的に分離されている。
【００６３】
第３の実施形態に係る半導体装置３は、貫通電極６１、６２を含んで構成されている。貫通電極６１、６２は、半導体基板４０を貫通し、電気的経路の一部として機能する。
【００６４】
第３の実施形態に係る半導体装置３は、回路１０の電位配線１３と、回路２０の電位配線２３とが、静電放電保護回路３０の一部となる回路素子であるダイオード３１と貫通電極６１とを介した電気的経路と、静電放電保護回路３０の一部となる回路素子であるダイオード３２と貫通電極６２とを介した電気的経路とで相互に電気的に接続されている。図６に示す例では、回路１０の電位配線１３と、回路２０の電位配線２３とが、ダイオード３１、配線６０−４、貫通電極６１を介した電気的経路と、貫通電極６２、配線６０−３、ダイオード３２を介した電気的経路とで相互に電気的に接続されている。
【００６５】
第３の実施形態に係る半導体装置３によれば、電気的に分離された電位配線１３と電位配線２３との間に静電電圧が印加された場合に、貫通電極６１、６２と静電放電保護回路３０の一部となるダイオード３１、３２とが放電経路となる。これにより、回路１０や回路２０に含まれる回路素子の静電放電破壊を抑制することができる。
【００６６】
なお、第３の実施形態に係る半導体装置３は、図４（Ａ）及び図４（Ｂ）において、積層体１００を積層体３００に置き換えた構成となる。
【００６７】
４．第４の実施形態
図７は、第４の実施形態に係る半導体装置の回路図である。図１に示す第１の実施形態に係る半導体装置の回路図と比べて、静電放電保護回路３０の構成のみが異なる。図７に示す回路図では、静電放電保護回路３０は、ダイオード３１、３３の直列接続の組と、ダイオード３２、３４の直列接続の組とが、互いに異なる向きで並列接続されて構成されている。
【００６８】
図８は、第４の実施形態に係る半導体装置の断面構造を説明するための模式図である。なお、図７の回路図に示す回路要素のうち、内部回路１１、静電放電保護回路１２、内部回路２１、静電放電保護回路２２、外部端子ＶＤＤ１、外部端子ＶＤＤ２については図示を省略している。また、図８は、第４の実施形態に係る半導体装置４の一部となる積層体４００についての断面構造を示している。
【００６９】
第４の実施形態に係る半導体装置４は、半導体基板４０と半導体基板５０を積層して含んで構成されている。半導体基板４０は、回路１０や静電放電保護回路３０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層４１と、回路素子や貫通電極を電気的に接続するための配線が形成される配線層４２を含んで構成されている。半導体基板５０は、回路２０や静電放電保護回路３０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層５１と、配線が形成される配線層５２を含んで構成されている。
【００７０】
図８に示す例では、半導体基板４０の半導体層４１に回路１０（図示せず）の回路素子と、静電放電保護回路３０の一部となる回路素子であるダイオード３１、３４が形成され、配線層４２に電位配線１３と配線６０−５、６０−７が形成されている。また、半導体基板５０の半導体層５１に回路２０（図示せず）の回路素子と、静電放電保護回路３０の一部となる回路素子であるダイオード３２、３３が形成され、配線層５２に電位配線２３と配線６０−６、６０−８が形成されている。
【００７１】
また、図８に示す例では、半導体装置４は、電極７１と、貫通電極として構成されている電極７２を含んで構成されている。電位配線１３は、電極７１を介して外部端子ＶＳＳ１と電気的に接続されている。電位配線２３は、電極７２を介して外部端子ＶＳＳ２と電気的に接続されている。なお、図８に示す例では、電極７１と電極７２とは、図８の面に垂直な方向にずらして（電極７１は相対的に手前側、電極７２は相対的に奥側に）設けられており、電気的に分離されている。
【００７２】
第４の実施形態に係る半導体装置４は、貫通電極６１、６２を含んで構成されている。貫通電極６１、６２は、半導体基板４０を貫通し、電気的経路の一部として機能する。
【００７３】
第４の実施形態に係る半導体装置４は、回路１０の電位配線１３と、回路２０の電位配線２３とが、静電放電保護回路３０の一部となる回路素子であるダイオード３１、３３と貫通電極６１とを介した電気的経路と、静電放電保護回路３０の一部となる回路素子であるダイオード３２、３４と貫通電極６２とを介した電気的経路とで相互に電気的に接続されている。また、各電気的経路は、静電放電保護回路３０の一部となりそれぞれ異なる半導体基板に設けられた回路素子を含んで構成されている。
【００７４】
図８に示す例では、回路１０の電位配線１３と、回路２０の電位配線２３とが、ダイオード３１、配線６０−５、貫通電極６１、配線６０−６、ダイオード３３を介した電気的経路（第１の電気的経路）と、ダイオード３４、配線６０−７、貫通電極６２、配線６０−８、ダイオード３２を介した電気的経路（第２の電気的経路）とで相互に電気的に接続されている。
【００７５】
第１の電気的経路は、静電放電保護回路３０の一部となりそれぞれ異なる半導体基板に設けられた回路素子であるダイオード３１、３４を含んで構成され、第２の電気的経路は、静電放電保護回路３０の一部となりそれぞれ異なる半導体基板に設けられた回路素子であるダイオード３２、３３を含んで構成されている。
【００７６】
第４の実施形態に係る半導体装置４によれば、電気的に分離された電位配線１３と電位配線２３との間に静電電圧が印加された場合に、貫通電極６１、６２と静電放電保護回路３０の一部となるダイオード３１、３２、３３、３４とが放電経路となる。これにより、回路１０や回路２０に含まれる回路素子の静電放電破壊を抑制することができる。
【００７７】
また、半導体基板４０と半導体基板５０とで静電放電保護回路３０の一部となるダイオード３１、３２、３３、３４のレイアウトを共通化することができる。
【００７８】
なお、第４の実施形態に係る半導体装置４は、図４（Ａ）及び図４（Ｂ）において、積層体１００を積層体４００に置き換えた構成となる。
【００７９】
５．第５の実施形態
図９は、第５の実施形態に係る半導体装置の回路図である。
【００８０】
第５の実施形態に係る半導体装置５は、回路１０、２０、９０、静電放電保護回路１１０、１２０、１３０を含んで構成されている。また、半導体装置５は、外部端子ＶＤＤ１、ＶＤＤ２、ＶＤＤ３から電源電位の供給を、外部端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３から接地電位の供給を受けることが予定されている。
【００８１】
回路１０は、内部回路１１を含む。内部回路１１は、トランジスタ等の回路素子を含んで構成され、電源電圧の供給を受けて通常動作時に機能する。
【００８２】
回路１０は、静電放電保護回路１２を含んでもよい。静電放電保護回路１２は、外部端子ＶＤＤ１と外部端子ＶＳＳ１との間で、入力された静電気による電荷の放電経路となる保護回路であり、内部回路１１に含まれる回路素子を静電放電破壊から保護するために設けられている。
【００８３】
回路１０は、第１の電位に接続される予定の電位配線１３を含む。図９に示す例では、第１の電位は外部端子ＶＳＳ１から供給される接地電位である。
【００８４】
回路２０は、内部回路２１を含む。内部回路２１は、トランジスタ等の回路素子を含んで構成され、電源電圧の供給を受けて通常動作時に機能する。
【００８５】
回路２０は、静電放電保護回路２２を含んでもよい。静電放電保護回路２２は、外部端子ＶＤＤ２と外部端子ＶＳＳ２との間で、入力された静電気による電荷の放電経路となる保護回路であり、内部回路２１に含まれる回路素子を静電放電破壊から保護するために設けられている。
【００８６】
回路２０は、第１の電位に接続される予定の電位配線２３を含む。図９に示す例では、第１の電位は外部端子ＶＳＳ２から供給される接地電位である。
【００８７】
回路９０は、内部回路９１を含む。内部回路９１は、トランジスタ等の回路素子を含んで構成され、電源電圧の供給を受けて通常動作時に機能する。
【００８８】
回路９０は、静電放電保護回路９２を含んでもよい。静電放電保護回路９２は、外部端子ＶＤＤ３と外部端子ＶＳＳ３との間で、入力された静電気による電荷の放電経路となる保護回路であり、内部回路９１に含まれる回路素子を静電放電破壊から保護するために設けられている。
【００８９】
回路９０は、第１の電位に接続される予定の電位配線９３を含む。図９に示す例では、第１の電位は外部端子ＶＳＳ３から供給される接地電位である。
【００９０】
静電放電保護回路１１０、１２０、１３０は、例えば外部端子ＶＳＳ１と外部端子ＶＳＳ２との間や外部端子ＶＳＳ１と外部端子ＶＳＳ３との間、外部端子ＶＳＳ２と外部端子ＶＳＳ３との間等で、入力された静電気による電荷の放電経路となる保護回路であり、内部回路１１、２１、９１に含まれる回路素子を静電放電破壊から保護するために設けられている。すなわち、回路１０、２０、９０が正常に動作している場合には、電位配線１３、２３、９３は、相互に電気的に分離されているものと考えることができる。
【００９１】
図９に示す例では、静電放電保護回路１１０は、互いに向きの異なるダイオード１１１とダイオード１１２を並列して含んで構成されている。同様に、静電放電保護回路１２０は、互いに向きの異なるダイオード１２１とダイオード１２２を並列して含んで構成され、静電放電保護回路１３０は、互いに向きの異なるダイオード１３１とダイオード１３２を並列して含んで構成されている。
【００９２】
また、静電放電保護回路１１０の一端は電位配線１３と接続され、静電放電保護回路１２０の一端は電位配線２３と接続され、静電放電保護回路１３０の一端は電位配線９３に接続されている。さらに、静電放電保護回路１１０、１２０、１３０の他端は、共通配線１４０を介して相互に接続されている。
【００９３】
なお、ダイオード１１１側の経路とダイオード１１２側の経路に、それぞれ１又は複数のダイオードをさらに直列して設けてもよい。同様に、ダイオード１２１側の経路とダイオード１２２側の経路に、それぞれ１又は複数のダイオードをさらに直列して設けてもよく、ダイオード１３１側の経路とダイオード１３２側の経路に、それぞれ１又は複数のダイオードをさらに直列して設けてもよい。
【００９４】
図１０は、第５の実施形態に係る半導体装置の断面構造を説明するための模式図である。なお、図９の回路図に示す回路要素のうち、内部回路１１、静電放電保護回路１２、内部回路２１、静電放電保護回路２２、内部回路９１、静電放電保護回路９２、外部端子ＶＤＤ１、外部端子ＶＤＤ２、外部端子ＶＤＤ３については図示を省略している。また、図１０は、第５の実施形態に係る半導体装置５の一部となる積層体５００についての断面構造を示している。
【００９５】
第５の実施形態に係る半導体装置５は、半導体基板４０と半導体基板５０と半導体基板１５０とを積層して含んで構成されている。半導体基板４０は、回路１０や静電放電保護回路１１０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層４１と、回路素子や貫通電極を電気的に接続するための配線が形成される配線層４２を含んで構成されている。半導体基板５０は、回路２０や静電放電保護回路１２０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層５１と、配線が形成される配線層５２を含んで構成されている。半導体基板１５０は、回路９０や静電放電保護回路１３０に含まれる回路素子（トランジスタやダイオード等）が形成される半導体層１５１と、配線が形成される配線層１５２を含んで構成されている。
【００９６】
図１０に示す例では、半導体基板４０の半導体層４１に回路１０（図示せず）と静電放電保護回路１１０の回路素子が形成され、配線層４２に電位配線１３と配線６０−９が形成されている。また、半導体基板５０の半導体層５１に回路２０（図示せず）と静電放電保護回路１２０の回路素子が形成され、配線層５２に電位配線２３と配線６０−１０が形成されている。さらに、半導体基板１５０の半導体層１５１に回路９０（図示せず）と静電放電保護回路１３０の回路素子が形成され、配線層１５２に電位配線９３と配線６０−１１が形成されている。
【００９７】
また、図１０に示す例では、半導体装置５は、電極７１と、貫通電極として構成されている電極７２、７３を含んで構成されている。電位配線１３は、電極７１を介して外部端子ＶＳＳ１と電気的に接続されている。電位配線２３は、電極７２を介して外部端子ＶＳＳ２と電気的に接続されている。電位配線９３は、電極７３を介して外部端子ＶＳＳ３と電気的に接続されている。
【００９８】
第５の実施形態に係る半導体装置５は、貫通電極６１を含んで構成されている。貫通電極６１は、半導体基板４０を貫通し、電気的経路の一部として機能する。また、貫通電極６１は、図９の回路図における共通配線１４０の一部として機能する。
【００９９】
第５の実施形態に係る半導体装置５は、回路１０の電位配線１３は静電放電保護回路１１０を介して、回路２０の電位配線２３は静電放電保護回路１２０を介して、回路９０の電位配線９３は静電放電保護回路１３０を介して、貫通電極６１と電気的に接続されている。
【０１００】
図１０に示す例では、回路１０の電位配線１３は静電放電保護回路１１０と配線６０−９とを介して、回路２０の電位配線２３は静電放電保護回路１２０と配線６０−１０とを介して、回路９０の電位配線９３は静電放電保護回路１３０と配線６０−１１とを介して、貫通電極６１と電気的に接続されている。
【０１０１】
第５の実施形態に係る半導体装置５によれば、電気的に分離された電位配線１３と電位配線２３と電位配線９３のうちいずれかの２つの間に静電電圧が印加された場合に、各電位配線に対応する静電放電保護回路と貫通電極６１とが放電経路となる。これにより、回路１０、２０、９０に含まれる回路素子の静電放電破壊を抑制することができる。
【０１０２】
また、第５の実施形態に係る半導体装置５によれば、電気的に分離された回路が増えても、回路の数と同じ数の静電放電保護回路を用意するだけで、回路素子の静電放電破壊を抑制することができる。
【０１０３】
図１１（Ａ）及び図１１（Ｂ）は、第５の実施形態に係る半導体装置の断面構造を説明するための模式図である。図１１（Ａ）は、パッケージ基板８０上に、図１０を用いて説明した積層体５００をフェースアップで設置し、モールド樹脂８１でモールドした構成の一例である。図４（Ｂ）は、パッケージ基板８０上に、図１０を用いて説明した積層体５００をフェースダウンで設置し、モールド樹脂８１でモールドした構成の一例である。
【０１０４】
なお、図１１（Ａ）及び図１１（Ｂ）においては、図１０と同様に、内部回路１１、静電放電保護回路１２、内部回路２１、静電放電保護回路２２、内部回路９１、静電放電保護回路９２、外部端子ＶＤＤ１、外部端子ＶＤＤ２、外部端子ＶＤＤ３については図示を省略している。
【０１０５】
図４（Ａ）に示す例において、パッケージ基板８０には、外部端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３が設けられており、パッケージ基板８０内部の配線とボンディングワイヤーを介して電極７１と外部端子ＶＳＳ１、電極７２と外部端子ＶＳＳ２、電極７３と外部端子ＶＳＳ３とがそれぞれ電気的に接続されている。
【０１０６】
図４（Ｂ）に示す例において、パッケージ基板８０には、外部端子ＶＳＳ１、ＶＳＳ２、ＶＳＳ３が設けられており、パッケージ基板８０内部の配線を介して電極７１と外部端子ＶＳＳ１、電極７２と外部端子ＶＳＳ２、電極７３と外部端子ＶＳＳ３とがそれぞれ電気的に接続されている。
【０１０７】
なお、本発明は本実施の形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１０８】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【０１０９】
例えば、各実施形態についての説明においては、各電位配線に接続する外部端子についてのみを説明したが、他の入力端子や出力端子、制御端子等の外部端子を含んでもよい。
【０１１０】
また、各実施形態において、積層する半導体基板を３つ以上とすることが可能である。
【図面の簡単な説明】
【０１１１】
【図１】第１の実施形態に係る半導体装置の回路図。
【図２】第１の実施形態に係る半導体装置の断面構造を説明するための模式図。
【図３】貫通電極の構成の一例を説明するための模式図。
【図４】図４（Ａ）及び図４（Ｂ）は、第１の実施形態に係る半導体装置の断面構造を説明するための模式図。
【図５】第２の実施形態に係る半導体装置の断面構造を説明するための模式図。
【図６】第３の実施形態に係る半導体装置の断面構造を説明するための模式図。
【図７】第４の実施形態に係る半導体装置の回路図。
【図８】第４の実施形態に係る半導体装置の断面構造を説明するための模式図。
【図９】第５の実施形態に係る半導体装置の回路図。
【図１０】第５の実施形態に係る半導体装置の断面構造を説明するための模式図。
【図１１】図１１（Ａ）及び図１１（Ｂ）は、第５の実施形態に係る半導体装置の断面構造を説明するための模式図。
【符号の説明】
【０１１２】
１，２  半導体装置、１０  回路、１１  内部回路、１２  静電放電保護回路、１３  電位配線、２０  回路、２１  内部回路、２２  静電放電保護回路、２３  電位配線、３０  静電放電保護回路、３１，３２，３３，３４  ダイオード、４０  半導体基板、４１  半導体層、４２  配線層、５０  半導体基板、５１  半導体層、５２  配線層、６０，６０−１，６０−２，６０−３，６０−４，６０−５，６０−６，６０−７，６０−８  配線、６１，６２  貫通電極、７０  接着剤、７１，７２，７３  電極、８０  パッケージ基板、８１  モールド樹脂、９０  回路、９１  内部回路、９２  静電放電保護回路、９３  電位配線、１００  積層体、１１０  静電放電保護回路、１１１，１１２  ダイオード、１２０  静電放電保護回路、１２１，１２２  ダイオード、１３０  静電放電保護回路、１３１，１３２  ダイオード、１４０  共通配線、１５１  半導体層、１５２  配線層、２００，３００，４００，５００  積層体、ＶＤＤ１，ＶＤＤ２，ＶＤＤ３，ＶＳＳ１，ＶＳＳ２，ＶＳＳ３  外部端子
【図１】
2010141174.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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