(57)【要約】【課題】素子間を確実に絶縁可能な半導体装置およびＮＡＮＤ型フラッシュメモリの製造方法を提供する。【解決手段】アスペクト比が高いＳＴＩ用の溝６に対しては、塗布材料８を充填した後に酸素イオン等を注入し、その後に酸化処理を行うため、溝６の底部にまでＳｉＯ２膜１６を形成できる。一方、アスペクト比が小さい溝６に対しては、高密度プラズマＣＶＤ法やＴＥＯＳ／Ｏ３法を用いるため、ＳｉＯ２膜１６より絶縁性の高い絶縁膜ＳｉＯ２膜１５を形成できる。以上のように、溝６のアスペクト比に応じて、最適な手法で絶縁膜を形成するため、素子分離領域のアスペクト比によらず、半導体装置の素子間を確実に絶縁することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に、少なくとも２種類以上のアスペクト比を持つ素子分離領域用の複数の溝を形成する工程と、
前記複数の溝にシリコンを含む塗布材料を埋め込む工程と、
前記塗布材料を埋め込んだ複数の溝のうち、一部の溝に埋め込んだ前記塗布材料の上方をマスク材でマスクする工程と、
マスクされていない前記溝に埋め込まれた前記塗布材料に、前記塗布材料の酸化を促進するイオンを注入する工程と、
前記イオンが注入された前記塗布材料を酸化して、第１の絶縁膜を形成する工程と、
前記マスク材を除去して、マスクされていた前記一部の溝に埋め込まれた前記塗布材料を除去する工程と、
前記塗布材料が除去された前記一部の溝に、前記第１の絶縁膜より絶縁性が高い第２の絶縁膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜が形成された前記溝のアスペクト比は、前記第２の絶縁膜が形成された前記一部の溝のアスペクト比よりも大きいことを特徴とする請求項１に記載の製造方法。
【請求項３】
前記イオンを注入する工程では、酸素イオン、リンイオン、ホウ素イオン、窒素イオン、ゲルマニウムイオン、シリコンイオン、アルゴンイオンの少なくとも１つを注入することを特徴とする請求項１または２に記載の製造方法。
【請求項４】
前記塗布材料を埋め込む工程では、前記塗布材料として、ポリシラザンまたはＨＳＱを前記溝に埋め込むことを特徴とする請求項１乃至３のいずれかに記載の製造方法。
【請求項５】
半導体基板上に、ゲート絶縁膜となる膜材料およびフローティングゲートとなる膜材料を順に堆積する工程と、
前記ゲート絶縁膜となる膜材料および前記フローティングゲートとなる膜材料を貫通して、前記半導体基板にまで達する、少なくとも２種類以上のアスペクト比を持つ素子分離領域用の複数の溝を形成するとともに、前記複数の溝の周囲にゲート絶縁膜およびフローティングゲートを形成する工程と、
前記複数の溝にシリコンを含む塗布材料を埋め込む工程と、
メモリセル領域と周辺回路領域との境界付近に位置する前記溝に埋め込んだ前記塗布材料の上方をマスク材でマスクする工程と、
マスクされていない前記溝に埋め込まれた前記塗布材料に、前記塗布材料の酸化を促進するイオンを注入する工程と、
前記イオンが注入された前記塗布材料を酸化して、第１の絶縁膜を形成する工程と、
前記マスク材を除去して、マスクされていた前記溝に埋め込まれた前記塗布材料を除去する工程と、
前記塗布材料が除去された前記溝に、前記第１の絶縁膜より絶縁性が高い第２の絶縁膜を形成する工程と、を備えることを特徴とするＮＡＮＤ型フラッシュメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域を備えた半導体装置およびＮＡＮＤ型フラッシュメモリの製造方法に関する。
【背景技術】
【０００２】
半導体装置を微細化するためには、素子間を絶縁する素子分離領域を微細化することが重要である。素子分離技術として、例えば半導体基板中に微細な溝を形成し、溝の中に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）技術が用いられる。半導体装置を微細化するにはＳＴＩ用の溝の幅を小さくする必要があり、近年では溝の幅が３０ｎｍ以下になることもある。溝の幅が小さくなると、相対的に、溝の幅に対する溝の深さの比（アスペクト比）が大きくなる。アスペクト比が小さいと、絶縁性が低下してしまうためである。
【０００３】
例えば、ＮＡＮＤ型フラッシュメモリにおいては、微細化のために、１ビットの情報を記憶するメモリセルとメモリセルとの間の溝の幅を狭くせざるを得ず、溝のアスペクト比を大きくすることが要求される。一方、メモリセルと制御回路等の周辺回路との間に設けられる素子分離領域の幅は比較的大きくてもよく、アスペクト比は小さくなるが、リーク電流を抑制するために特に高い絶縁性が要求される。
【０００４】
素子分離用の絶縁膜は、例えば高密度プラズマＣＶＤ（High Density Plasma Chemical Vapor Deposition）法を用いて形成されるのが一般的である。良質で絶縁性が高い絶縁膜を形成できるためである。しかしながら、高密度プラズマＣＶＤ法では、アスペクト比が大きいＳＴＩ用の溝の中に絶縁膜を形成するのが困難である。ステップカバレッジ（段差部の膜厚と平坦部の膜厚の比）が悪く、アスペクト比が高い溝の場合、溝への埋め込みが完了する前に溝の開口部が閉塞してしまうためである。
【０００５】
別の手法として、溝に塗布材料を埋め込み、塗布材料を酸化させて絶縁膜を形成することも考えられる。しかしながら、アスペクト比が大きい溝では、溝の底部が十分に酸化されず、絶縁性が悪化するという問題がある。しかも、高密度プラズマＣＶＤ法で形成した絶縁膜に比べ、塗布材料を用いて形成した絶縁膜には多くの不純物が含まれており、メモリセルと周辺回路間の素子分離に必要な絶縁性を確保することは困難である。
【０００６】
特許文献１には、高密度プラズマＣＶＤ法を用いて溝の底部に良質なＳｉＯ２膜を埋め込み、溝の上部に塗布材料によるＳｉＯ２を埋め込む構造が開示されている。しかしながら、上述のようにプラズマＣＶＤ法では、溝のアスペクト比が大きい場合に、ＳｉＯ２を埋め込むのは困難である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３１６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、素子分離領域のアスペクト比によらず、素子間を確実に絶縁可能な半導体装置およびＮＡＮＤ型フラッシュメモリの製造方法を提供するものである。
【課題を解決するための手段】
【０００９】
半導体基板に、少なくとも２種類以上のアスペクト比を持つ素子分離領域用の複数の溝を形成する工程と、前記複数の溝にシリコンを含む塗布材料を埋め込む工程と、前記塗布材料を埋め込んだ複数の溝のうち、一部の溝に埋め込んだ前記塗布材料の上方をマスク材でマスクする工程と、マスクされていない前記溝に埋め込まれた前記塗布材料に、前記塗布材料の酸化を促進するイオンを注入する工程と、前記イオンが注入された前記塗布材料を酸化して、第１の絶縁膜を形成する工程と、前記マスク材を除去して、マスクされていた前記一部の溝に埋め込まれた前記塗布材料を除去する工程と、前記塗布材料が除去された前記一部の溝に、前記第１の絶縁膜より絶縁性が高い第２の絶縁膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【００１０】
また、本発明の一態様によれば、半導体基板上に、ゲート絶縁膜となる膜材料およびフローティングゲートとなる膜材料を順に堆積する工程と、前記ゲート絶縁膜となる膜材料および前記フローティングゲートとなる膜材料を貫通して、前記半導体基板にまで達する、少なくとも２種類以上のアスペクト比を持つ素子分離領域用の複数の溝を形成するとともに、前記複数の溝の周囲にゲート絶縁膜およびフローティングゲートを形成する工程と、前記複数の溝にシリコンを含む塗布材料を埋め込む工程と、メモリセル領域と周辺回路領域との境界付近に位置する前記溝に埋め込んだ前記塗布材料の上方をマスク材でマスクする工程と、マスクされていない前記溝に埋め込まれた前記塗布材料に、前記塗布材料の酸化を促進するイオンを注入する工程と、前記イオンが注入された前記塗布材料を酸化して、第１の絶縁膜を形成する工程と、前記マスク材を除去して、マスクされていた前記溝に埋め込まれた前記塗布材料を除去する工程と、前記塗布材料が除去された前記溝に、前記第１の絶縁膜より絶縁性が高い第２の絶縁膜を形成する工程と、を備えることを特徴とするＮＡＮＤ型フラッシュメモリの製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、素子分離領域のアスペクト比によらず、半導体装置およびＮＡＮＤ型フラッシュメモリにおける素子間を確実に絶縁できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る半導体装置の製造工程の手順を示す工程図。
【図２】半導体装置の製造工程断面図。
【図３】図２に続く製造工程断面図。
【図４】図３に続く製造工程断面図。
【図５】図４に続く製造工程断面図。
【図６】図５に続く製造工程断面図。
【図７】図６に続く製造工程断面図。
【図８】図７に続く製造工程断面図。
【図９】図８に続く製造工程断面図。
【図１０】酸素イオンまたは窒素イオンを注入した場合に、これらイオン濃度とＦＴＩＲとの関係を示すグラフ。
【発明を実施するための形態】
【００１３】
以下、本発明に係る半導体装置およびＮＡＮＤ型フラッシュメモリの製造方法の実施形態について、図面を参照しながら具体的に説明する。
【００１４】
図１は、本発明の一実施形態に係る半導体装置の製造工程の手順を示す工程図であり、図２〜図９は、半導体装置の製造工程断面図である。本実施形態では、半導体装置がＮＡＮＤ型フラッシュメモリである場合を例に取って説明する。
【００１５】
まず、半導体基板１上に、ゲート絶縁膜２、フローティングゲート膜３、ＣＭＰ（Chemical Mechanical Polishing）ストッパ膜４、およびマスク膜５となる各膜材料を順に堆積する。ゲート絶縁膜２の膜材料はＳｉＯＮなどであり、その膜厚は例えば８ｎｍである。フローティングゲート膜３の膜材料はリンドープ多結晶シリコンなどであり、その膜厚は例えば８０ｎｍである。ＣＭＰストッパ膜４の膜材料はＳｉＮ（窒化シリコン）などであり、その膜厚は例えば７０ｎｍである。マスク膜５の膜材料はＳｉＯ２（酸化シリコン）などである。
【００１６】
次に、マスク膜５の膜材料上にフォトレジスト膜（不図示）を塗布し、通常のリソグラフィ法を用いてフォトレジスト膜をパターニングする。続いて、パターニングされたフォトレジスト膜をマスク材として、ＲＩＥ（Reactive Ion Etching）法を用いてマスク膜５の膜材料をエッチングしてマスク膜５を形成する。フォトレジスト膜はアッシングおよび硫酸と過酸化水素水の混合液でのエッチングにより除去される。
【００１７】
その後、マスク膜５をハードマスク材として、ＲＩＥ法を用いてＣＭＰストッパ膜４、フローティングゲート膜３、ゲート絶縁膜２、半導体基板１の各膜材料を順にエッチングする。これにより、ゲート絶縁膜２およびフローティングゲート膜３が形成される。このとき、半導体基板１は、例えば深さ２２０ｎｍまでエッチングされ、ゲート絶縁膜２およびフローティングゲート膜３の周囲に複数のＳＴＩ用の溝６が形成される（ステップＳ１）。以上により、図２に示す断面構造が得られる。図示のように、溝６の幅は必ずしも一通りではない。
【００１８】
なお、図２〜図９では、各図の左側の４つの突起部はＮＡＮＤ型フラッシュメモリのメモリセル用トランジスタのゲート絶縁膜２およびフローティングゲート膜３を表し、右側の突起部は周辺回路（例えば、メモリ制御回路等）におけるトランジスタを表している。メモリセル間のＳＴＩ用の溝６の幅は例えば３０ｎｍ、メモリセルと周辺回路間の溝６の幅は例えば１００ｎｍである。この場合、メモリセル間の溝６のアスペクト比は１２以上であるが、メモリセルと周辺回路間の溝６のアスペクト比は４程度である。このように、溝６は少なくとも２種類以上のアスペクト比を持つ。
【００１９】
次に、シリコンを含む塗布材料８を、例えばスピンコート法により溝６に埋め込む（ステップＳ２）。ここで、シリコンを含む塗布材料８とは、酸化することによりＳｉＯ２が形成される材料である。塗布材料８として種々のものが考えられるが、例えばポリシラザン（ポリペルヒドロシラザン：−（ＳｉＨ２ＮＨ）ｎ−）や、ＨＳＱ（水素シルセスキオサン：−（ＨＳｉＯ３／２）ｎ）等、流動性が高い塗布材料を用いると、絶縁膜中のボイドやシームの発生を抑制でき、より絶縁性の高い絶縁膜を形成できる。
【００２０】
本実施形態では、平均分子量２０００〜６０００のポリシラザンを塗布材料８として用いる。より具体的には、ステップＳ２では、ポリシラザンをキシレンやジブチルエーテル等の溶媒に溶解して生成される溶液を、半導体基板１を回転させながら滴下することにより、半導体基板１上に例えば４００〜６００ｎｍの厚さで塗布し、溝６を埋め込む。続いて、ホットプレートで例えば１５０℃、３分間のプリベークを行い、溶媒を蒸発させる（ステップＳ３）。プリベークにより、溝６に埋め込まれたポリシラザンは、低密度のＳｉＮ膜に近い状態となる。以上により、図３に示す断面構造が得られる。
【００２１】
その後、塗布材料８上にフォトレジスト膜を塗布し、リソグラフィ法を用いてパターニングして、フォトレジスト膜からなるマスク１４を形成する（ステップＳ４）。次に、図４に示すように、メモリセル領域と周辺回路領域との境界付近および周辺回路領域にマスク１４が形成されるよう、フォトレジスト膜をパターニングする。言い換えると、アスペクト比が大きい溝６の上部では塗布材料８を露出させ、アスペクト比が小さい溝６の上部はマスク１４で覆って塗布材料８を露出させないようにする。
【００２２】
次に、マスク１４をマスク材として、塗布材料８に酸素イオンを注入する（ステップＳ５）。このとき、アスペクト比が大きい溝６に埋め込まれた塗布材料８にのみ酸素イオンが注入され、マスク１４の下の塗布材料８には酸素イオンは注入されない。
【００２３】
その後、容器に入った例えば６５℃の温水に半導体基板１を浸し、温水中の酸素を取り込んで塗布材料８を酸化する（ステップＳ６）。これにより、露出している溝６に埋め込まれた塗布材料８は酸化されてＳｉＯ２膜１６（第１の絶縁膜）となる。一方、マスク１４の下部の塗布材料８はほとんど酸化されない。このように、予め酸素イオンを注入しておくことで、この酸素イオンが核となって、ステップＳ６の工程で取り込まれる酸素と塗布材料８に含まれるシリコンとの反応が進行し、溝６の底部までＳｉＯ２膜１６を形成することができる。
【００２４】
なお、ステップＳ５の工程では、酸素イオン以外のイオンを注入して、塗布材料８の酸化促進を図っても良い。例えば、ホウ素イオン、リンイオン、窒素イオン、ゲルマニウムイオン、シリコンイオン、アルゴンイオン等を注入してもよい。これらのイオンが注入されると、塗布材料８中の原子同士の結合が切り離されるため、ステップ６の工程で取り込まれる酸素が塗布材料８に含まれるシリコンと結合しやすくなり、ＳｉＯ２膜１６の形成が促進される。
【００２５】
特に、ホウ素やリンを注入すると、純粋な塗布材料８に比べて流動点が下降するため、熱処理した場合に塗布材料８の流動性が向上し、溝６の底部まで確実に塗布材料８が埋め込まれ、メモリセル間の絶縁性をより高くすることができる。なお、複数の種類のイオンを注入しても良い。
【００２６】
図１０は、酸素イオンまたは窒素イオンを注入した場合に、これらイオンの濃度と赤外吸収スペクトル（Fourier Transform Infrared Spectrometer：ＦＴＩＲ）との関係を示すグラフである。横軸は、注入する酸素イオンおよび窒素イオンの濃度である。縦軸は、波数約１１００ｃｍ−１の赤外線の吸収度である。シリコン原子と酸素原子との結合が存在すると、この波数に対応する周波数の伸縮振動が存在し、照射した赤外線が吸収される。そのため、ＳｉＯ２膜１６が多く形成されるほど吸収度が高くなる。
【００２７】
図１０からわかるように、注入する酸素イオン濃度が１．０＊１０１４ｃｍ−２の場合、イオン注入しない場合と比較して吸収度が極めて大きい。このように、１．０＊１０１４ｃｍ−２の濃度で酸素イオンを注入することで、ＳｉＯ２膜１６の形成を促進する大きな効果が得られる。
【００２８】
一方、注入する酸素イオン濃度が１．０＊１０１３ｃｍ−２，５．０＊１０１４ｃｍ−２および１．０＊１０１５ｃｍ−２の場合、イオン注入しない場合と比較して吸収度が若干大きい程度である。酸素イオン濃度が１．０＊１０１３ｃｍ−２では、酸素イオンが少ないため、塗布材料８の酸化を促進する効果はそれほど大きくない。また、酸素イオン濃度が５＊１０１４ｃｍ−２以上では、酸素イオンが多いため、塗布材料８の上部が早く酸化されてＳｉＯ２となる。その結果、上部に形成されたＳｉＯ２がバリアとなってさらに酸素を取り込むことが困難になり、溝６の底部に埋め込まれた塗布材料８の酸化はそれほど促進されない。
【００２９】
また、図１０からわかるように、窒素イオンを注入する場合も、濃度が１．０＊１０１４ｃｍ−２の場合にＳｉＯ２膜１６の形成を促進する大きな効果が得られる。
【００３０】
ＳｉＯ２膜１６を形成した後、アッシングおよび硫酸と過酸化水素水の混合液でのエッチングによりマスク１４を除去し、さらに温水またはＤＨＦ（希フッ酸）で洗浄する。これにより、溝６に形成されたＳｉＯ２膜１６はごくわずかに除去される程度であるが、マスク１４の下部に埋め込まれた、酸素イオン注入を行っていない塗布材料８は除去される（図１のステップＳ７）。ポリシラザンを酸化して形成されるＳｉＯ２膜１６は温水やＤＨＦに対する耐性が高いが、酸化されていないポリシラザン、すなわちプリベーク後のＳｉＮは耐性が低く、エッチングレートが高いためである。以上により、図５に示す断面構造が得られる。なお、図５では、メモリセルと周辺回路間の溝６から塗布材料８が完全に除去される例を示しているが、塗布材料８が溝６に多少残存していても問題はない。
【００３１】
続いて、溝６に埋め込まれたＳｉＯ２膜１６の膜質をさらに向上させるため、水蒸気、酸素または窒素雰囲気で、例えば３００℃の熱処理を行う（ステップＳ８）。
【００３２】
その後、高密度プラズマＣＶＤ法やＴＥＯＳ（Tetra Ethoxy Silane）／Ｏ３法を用いて、ＳｉＯ２膜１５（第２の絶縁膜）を堆積する。これにより、ＳｉＯ２膜１６が形成されていない溝６にＳｉＯ２膜１５が埋め込まれる（ステップＳ９）。以上により、図６に示す断面構造が得られる。高密度プラズマＣＶＤ法やＴＥＯＳ／Ｏ３法では、溝への埋め込みが完了する前に溝の開口部が閉塞してしまうため、アスペクト比が大きい溝６に絶縁膜を形成するのは困難だが、アスペクト比が小さい溝６には容易に絶縁膜を形成でき、しかも、塗布材料を酸化して形成される絶縁膜より不純物が少ないため、良質な絶縁膜を形成できる。よって、メモリセルと周辺回路間の溝６には、塗布材料８を用いて形成したＳｉＯ２膜１６より絶縁性が高いＳｉＯ２膜１５が埋め込まれる。
【００３３】
次に、ＣＭＰ法を用いて、ＣＭＰストッパ膜４をストッパとして平坦化を行い（ステップＳ１０）、図７に示す断面構造が得られる。続いて、ＲＩＥ法を用いて、溝６に埋め込まれた絶縁膜を例えば１２０ｎｍエッチバックする。さらに、例えば１５０℃の加熱リン酸中でＣＭＰストッパ膜４を除去する（ステップＳ１１）。以上により、図８に示す断面構造が得られる
続いて、電極間絶縁膜１０と、例えばリンドープ多結晶シリコンのコントロールゲート電極１１、ＷＳｉ膜１２およびＳｉＮ膜１３を、リソグラフィ法およびＲＩＥ法を用いて形成する（ステップＳ１２）。これにより、図９に示す断面構造が得られる。その後、層間絶縁膜と配線（不図示）を形成して、ＮＡＮＤ型フラッシュメモリが完成する。
【００３４】
なお、ＳｉＯ２膜１６の膜質を向上させる熱処理（ステップＳ８）の工程は、電極間絶縁膜１０を堆積する工程（ステップＳ１２）より前であればよく、例えば塗布材料８を酸化する工程（ステップＳ６）の後や、平坦化の工程（ステップＳ１０）の後など、別のタイミングで行ってもよい。
【００３５】
このように、本実施形態では、アスペクト比が高いＳＴＩ用の溝６に対しては、塗布材料８を充填した後に酸素イオン等を注入し、その後に酸化処理を行うため、溝６の底部にまでＳｉＯ２膜１６を形成できる。一方、アスペクト比が小さい溝６に対しては、高密度プラズマＣＶＤ法やＴＥＯＳ／Ｏ３法を用いるため、ＳｉＯ２膜１６より絶縁性の高い絶縁膜ＳｉＯ２膜１５を形成できる。以上のように、溝６のアスペクト比に応じて、最適な手法で絶縁膜を形成するため、素子分離領域のアスペクト比によらず、半導体装置の素子間を確実に絶縁することができる。
【００３６】
上述した実施形態では、ＮＡＮＤ型フラッシュメモリを製造する方法を例に取って説明したが、複数のアスペクト比を有する素子分離領域を備える他の半導体装置にも適用可能である。上述した実施形態で説明した手法は、特に、アスペクト比が１０を超えるＳＴＩ用の溝と、アスペクト比が１０以下の溝との両方に素子分離領域が形成される半導体装置の製造に適する。
【００３７】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００３８】
１  半導体基板
２  ゲート絶縁膜
３  フローティングゲート膜
６  溝
８  塗布材料
１４  マスク
１５，１６  ＳｉＯ２膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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