(57)【要約】【課題】配線基板に設けられた配線層の配線密度を微細に形成できると共に、半導体素子と配線基板との間の電気的接続信頼性を向上させることのできる半導体装置について、製造方法、半導体装置及び電子装置を提供することを目的とする。【解決手段】板状部材と、半導体素子と、配線基板とを有する半導体装置の製造方法において、板状部材の凹部形成工程（Ｓ１０１）と、半導体素子を凹部の第１角部の近傍に仮接着する半導体素子仮接着工程（Ｓ１０２）と、半導体素子押付け部材の熱膨張により、半導体素子の位置を設定する半導体素子位置設定工程（Ｓ１０３）と、板状部材の樹脂モールド工程（Ｓ１０４）と、板状部材の研削による電極パッド露出工程（Ｓ１０４）と、板状部材の研削された面上に、露出された電極パッドと配線層とを直接接続して積層する配線基板積層工程（Ｓ１０６）とを有する半導体装置の製造方法。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体素子を収容する板状部材を有する半導体装置の製造方法において、
前記半導体素子を収容するための、開口部が四角形の凹部を前記板状部材に形成する凹部形成工程と、
前記凹部の底部に接着層を形成し、前記半導体素子を前記凹部の第１角部の近傍に載置し、前記半導体素子の電極パッドの少なくとも一部を前記接着層に埋設させて、前記半導体素子を接着層に仮接着する半導体素子仮接着工程と、
前記半導体素子の位置設定用の半導体素子押付け部材を、前記凹部における前記第１角部に対向する第２角部に形成し、加熱による前記半導体素子押付け部材の膨張により、前記半導体素子を、前記第１角部を形成する二壁面に当接させて位置設定する半導体素子位置設定工程とを含む半導体装置の製造方法。
【請求項２】
前記半導体素子押付け部材の熱膨張係数は、３００×１０−６／℃以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記凹部形成工程において、前記板状部材の前記凹部の前記開口部の周辺に、貫通電極を形成する貫通電極形成工程を含む請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記半導体素子及び前記半導体素子押付け部材が収容された前記凹部を樹脂封止する樹脂封止工程と、
前記電極パッドを前記板状部材から露出させる電極パッド露出工程と、
前記板状部材上に、前記電極パッドと電気的に接続された配線層及び絶縁層を有する配線基板を、単層または多層に積層する配線基板積層工程とを更に有する請求項１乃至３の何れか一項記載の半導体装置の製造方法。
【請求項５】
前記半導体素子の電極パッド側と反対側の面及び前記板状部材の前記半導体素子の前記反対側の面と同じ側の面に封止樹脂による樹脂層を形成し、前記樹脂層の一部を除去する封止樹脂除去工程と、
前記電極パッドを前記板状部材から露出させる電極パッド露出工程と、
前記板状部材上に、前記電極パッドと電気的に接続された配線層及び絶縁層を有する配線基板を、単層または多層に積層する配線基板積層工程とを更に有する請求項１乃至３の何れか一項記載の半導体装置の製造方法。
【請求項６】
半導体素子を収容する板状部材を有する半導体装置において、
前記板状部材は四角形の開口形状の貫通部を有し、該貫通部内に前記半導体素子及び該半導体素子の位置設定用半導体素子押付け部材を設け、
前記半導体素子押付け部材は、前記貫通部の第１角部に対向する第２角部に設けられ、
前記半導体素子は、前記半導体素子押付け部材の熱膨張力により、前記半導体素子が前記第１角部を形成する二壁面に当接されて位置設定され、
前記貫通部に設けられた前記半導体素子及び前記半導体素子押付け部材は、封止樹脂で封止されていることを特徴とする半導体装置。
【請求項７】
前記半導体素子押付け部材の熱膨張係数は、３００×１０−６／℃以上であることを特徴とする請求項６記載の半導体装置。
【請求項８】
請求項６または７記載の半導体装置において、
前記半導体素子の有する電極パッドと接続される配線層を有する配線基板が、単層または多層に積層されていることを特徴とする半導体装置。
【請求項９】
前記貫通部の周辺に、貫通電極を設けたことを特徴とする請求項６乃至８の何れか一項記載の半導体装置。
【請求項１０】
前記貫通部の前記第１角部における隅の部分が、切欠きの形状を有していることを特徴とする請求項６乃至９の何れか一項記載の半導体装置。
【請求項１１】
請求項６乃至１０の何れか一項記載の半導体装置と、
他の半導体装置と、
前記半導体装置と前記他の半導体装置との間に配置され、前記半導体装置と前記他の半導体装置とを電気的に接続する内部接続端子とを備えたことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子と、半導体素子と電気的に接続される配線基板とを備えた半導体装置の製造方法、半導体装置及び電子装置に関する。
【背景技術】
【０００２】
図１は、従来の半導体装置の断面図である。
【０００３】
図１において、従来の半導体装置２００は、配線基板２０１と、半導体素子２０２と、半導体素子用バンプ２０３と、モールド樹脂２０４とを有する。
【０００４】
配線基板２０１は、複数の絶縁層２０５と、複数の絶縁層に設けられた配線層２０６を有する。半導体素子２０２は、配線基板２０１の一面に配置され、例えば、はんだバンプ２０３を介して、複数の絶縁層２０５から露出された部分の配線層２０６と電気的に接続されている（例えば、特許文献１参照）。
【０００５】
このような半導体素子の配線基板への直接接合は、通常、フリップチップボンディングまたはＣ４（Controlled Collapse Chip Connection）と呼ばれ、はんだバンプが用いられ、溶融はんだの表面張力によって、半導体素子の「自動位置設定（self-alignment）」がなされてきた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２９４６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置２００では、バンプ２０３を介して、半導体素子２０２と配線基板２０１とを電気的に接続していたため、隣り合うバンプ２０３が接触しないようにバンプ２０３を配置する必要があった。そのため、バンプ２０３の配設ピッチを小さくすることが困難であり、バンプ２０３と接続される部分の配線層２０６を同一平面上に微細に配置することができないという問題があった。また、バンプ２０３としてはんだバンプを用いた場合、はんだのマイグレーションに起因するショートが発生するおそれがあり、配線基板２０１と半導体素子２０２との間の電気的接続信頼性が低下してしまうという問題があった。
【０００８】
本発明は、上述した問題点に鑑みなされたものであり、半導体素子が、半導体素子を収容する板状部材等の貫通部の壁面に当接されることによって、固体壁面を利用した精度の高い位置設定がなされ、その高い位置精度の確保により、配線基板に設けられた配線層の配線密度を微細に形成できると共に、半導体素子と配線基板との間の電気的接続信頼性を向上させることのできる半導体装置についての製造方法、半導体装置及び電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、第１の発明は、半導体素子を収容する板状部材を有する半導体装置の製造方法において、前記半導体素子を収容するための、開口部が四角形の凹部を前記板状部材に形成する凹部形成工程と、前記凹部の底部に接着層を形成し、前記半導体素子を前記凹部の第１角部の近傍に載置し、前記半導体素子の電極パッドの少なくとも一部を前記接着層に埋設させて、前記半導体素子を接着層に仮接着する半導体素子仮接着工程と、前記半導体素子の位置設定用の半導体素子押付け部材を、前記凹部における前記第１角部に対向する第２角部に形成し、加熱による前記半導体素子押付け部材の膨張により、前記半導体素子を、前記第１角部を形成する二壁面に当接させて位置設定する半導体素子位置設定工程とを含むことを特徴とする。
【００１０】
また、上記目的を達成するため、第２の発明は、半導体素子を収容する板状部材を有する半導体装置において、前記板状部材は四角形の開口形状の貫通部を有し、該貫通部内に前記半導体素子及び該半導体素子の位置設定用半導体素子押付け部材を設け、前記半導体素子押付け部材は、前記貫通部の第１角部に対向する第２角部に設けられ、前記半導体素子は、前記半導体素子押付け部材の熱膨張力により、前記半導体素子が前記第１角部を形成する二壁面に当接されて位置設定され、前記貫通部に設けられた前記半導体素子及び前記半導体素子押付け部材は、封止樹脂で封止されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、配線基板に設けられた配線層の配線密度を微細に形成できると共に、半導体素子と配線基板との間の電気的接続信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】従来の半導体装置の断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を例示する図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を例示する図（その１）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を例示する図（その２）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を例示する図（その３）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法を例示する図（その４）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法を例示する図（その５）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法を例示する図（その６）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法を例示する図（その７）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法を例示する図（その８）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法を例示する図（その９）である。
【図１２】本発明の第１の実施の形態の変形例１に係る半導体装置の製造方法を例示する図である。
【図１３】本発明の第１の実施の形態の変形例２に係る半導体装置の製造方法を例示する図（その１）である。
【図１４】本発明の第１の実施の形態の変形例２に係る半導体装置の製造方法を例示する図（その２）である。
【図１５】本発明の第１の実施の形態の変形例２に係る半導体装置の製造方法を例示する図（その３）である。
【図１６】本発明の第１の実施の形態の変形例３に係る半導体装置の製造方法を例示する図である。
【図１７】本発明の第１の実施の形態の変形例４に係る半導体装置の製造方法の工程を例示する図である。
【図１８】本発明の第１の実施の形態の変形例４に係る半導体装置の製造方法を例示する図（その１）である。
【図１９】本発明の第１の実施の形態の変形例４に係る半導体装置の製造方法を例示する図（その２）である。
【図２０】本発明の第１の実施の形態の変形例４に係る半導体装置の製造方法を例示する図（その３）である。
【図２１】本発明の第１の実施の形態の変形例５に係る半導体装置の製造方法の工程を例示する図である。
【図２２】本発明の第１の実施の形態の変形例５に係る半導体装置の製造方法を例示する図である。
【図２３】本発明の第２の実施の形態に係る半導体装置を例示する図である。
【図２４】本発明の第２の実施の形態に係る半導体装置を例示する平面図である。
【図２５】本発明の第２の実施の形態の変形例に係る半導体装置を例示する図である。
【図２６】本発明の第２の実施の形態の変形例に係る半導体装置を例示する平面図である。
【図２７】本発明の第３の実施の形態に係る電子装置を例示する図である。
【発明を実施するための形態】
【００１３】
以下、図面に基づいて本発明の実施の形態について説明する。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態は、半導体素子を高精度で位置設定しうる半導体装置の製造方法の例である。
【００１５】
図２は、本発明の半導体装置の製造方法の工程を例示するフロー図である。工程は、凹部形成工程（Ｓ１０１），半導体素子仮接着工程（Ｓ１０２），半導体素子位置設定工程（Ｓ１０３），樹脂モールド工程（Ｓ１０４），電極パッド露出工程（Ｓ１０５），配線基板積層工程（Ｓ１０６）を有している。
【００１６】
以下、各工程の代表的な図を参照しながら、順次、半導体装置の製造方法の工程を説明する。
（Ｓ１０１：凹部形成工程）
図３は、板状部材に凹部の空間を形成した状態の平面図を、図４は、図３における切断線Ｘ−Ｘの断面図を示している。
【００１７】
板状部材２２の材料は、シリコンまたはガラスを用いることができる。凹部６０は、後述する半導体素子及び半導体素子押付け部材を収容するための空間である。
【００１８】
一例として、２つの半導体素子を搭載する半導体装置の製造方法を示し、２つの凹部を示す。図３の凹部６０において、第１角部６６ａを形成している壁面６０ａ及び壁面６０ｂは、後に半導体素子の側面が当接されて位置設定されるための基準面となる。凹部６０の位置と壁面６０ａ及び壁面６０ｂの表面の形成は、高い加工精度により形成される。凹部の加工には、例えば、フォトリソグラフィの方法を使用し、レジストマスクを形成し、ドライエッチングにより行う。また、必要に応じて研削盤及び研磨盤等を使用する。また、凹部の深さは、例えば、２００μｍである。
（Ｓ１０２：半導体素子仮接着工程）
図５は、半導体素子仮接着工程において、半導体素子を、凹部の第１角部の近傍の底部に仮接着した状態を、図６は、図５のＹ−Ｙ切断線による断面図を示している。
【００１９】
凹部６０の底部に、予め接着剤２４の層を設け、半導体素子２３を、ピックアップ装置等（図示せず）によって底部に仮接着する。このとき、半導体素子２３の電極パッド２７の形成面２３ｂ側を仮接着する。必要に応じて半導体素子２３を押圧し、半導体素子２３の電極パッド２７が、少なくとも一部を接着剤２４の層に埋設させて、凹部６０の底部６０ｃに達する状態とする。また、半導体素子２３を仮接着する際に、凹部６０の壁面６０ａ及び壁面６０ｂと位置干渉することがないように、半導体素子２３と壁面６０ａ及び壁面６０ｂとの間隔ｑ及びｐを確保する。間隔ｐ，ｑの値は、それぞれ、５〜１０μｍである。接着剤２４の層の厚さは、５〜１０μｍである。
【００２０】
半導体素子２３の高さは、例えば、１８０μｍである。
【００２１】
接着剤２４としては、ＤＡＦ（Die Attach Film）等の粘着材フィルム、熱可塑性樹脂等を使用することができる。ＤＡＦを使用する場合には、ＤＡＦの有する粘着層の弾性によって、仮接着された半導体素子が、凹部の底部の面の方向に移動することができる。熱可塑性粘着材を使用する場合には、加熱して粘着材を軟化させることにより、半導体素子の移動が可能となる。
（Ｓ１０３：半導体素子位置設定工程）
図７は、半導体素子位置設定工程において、熱膨張性を有する半導体素子押付け部材を、凹部の第２角部６６ｃの付近に設けた状態を示している。
【００２２】
半導体素子押付け部材２６は、流動性を有する材料をポッティング等の方法により、凹部６０の、第１角部６６ａに対向する第２角部６６ｃの付近に供給して、形成する。この半導体素子押付け部材２６は、凹部６０の第２角部６６ｃに接し、更に、半導体素子２３の第２の角４５ｃに接して設けられている。半導体素子２３の第２の角４５ｃと接している部分の長さｕ，ｖは、概ね１００μｍである。
【００２３】
半導体素子押付け部材２６は、供給後、固化し、加熱すると熱膨張力によって、半導体素子２３を移動させる性質を有するもので、熱膨張係数は、３００×１０−６／℃以上が望ましい。材質としては、シリコン樹脂または銅ペーストを使用することができる。
【００２４】
図８は、半導体素子２３の位置を設定した状態を示している。
【００２５】
半導体素子押付け部材２６が、熱膨張力によって半導体素子２３を押し、半導体素子２３の第１の角４５ａを凹部６０の第１角部６６ａに当接させて、半導体素子２３の位置を設定する。半導体素子押付け部材２６を熱膨張させるための熱は、樹脂モールドに先立って行う予備加熱（例えば１７０℃）の熱を利用することができる。半導体素子押付け部材２６の熱膨張力は、半導体素子押付け部材２６が接触している凹部６０の第２角部６６ｃ及び半導体素子２３の第２の角４５ｃに及ぶ。凹部６０の第２角部６６ｃは、剛体と見なすことができ、一方の、仮接着された半導体素子２３は、ＤＡＦの有する粘着層の弾性によって、または予備加熱による熱可塑性粘着材の軟化によって、移動が可能である。半導体素子２３は、移動前は、凹部６０の壁面６０ａ及び壁面６０ｂと間隔ｑ，ｐの距離で配置されているが（図７参照）、半導体素子押付け部材２６の熱膨張による押圧力により、凹部６０の第１角部６６ａに向かって移動する。
【００２６】
半導体素子２３は、第１の角４５ａが凹部６０の第１角部６６ａに当接することによって、その位置が設定される。
【００２７】
予備加熱とは、通常、モールド樹脂の注入に先立って、注入される空間を形成する部材を、注入されるモールド樹脂の温度（例えば１７０℃）に予め加熱することを指している。半導体素子押付け部材２６の熱膨張は、この予備加熱を利用することができ、または、他の熱源を利用することが可能である。
（Ｓ１０４：樹脂モールド工程）
図９は、図８の切断線Ｚ−Ｚにおいて、樹脂モールド工程を終えた板状部材の断面を示している。
【００２８】
樹脂モールド工程において、トランスファーモールド装置のモールド金型内に、半導体素子位置設定工程（Ｓ１０３）を終えた板状部材２２を収容し、樹脂封止（樹脂モールド）を行う。
【００２９】
モールド樹脂２５は、モールド金型のゲート（図示せず）から注入され、凹部６０の空間を充填し、凹部６０に収容されている半導体素子２３及び半導体素子押付け部材２６を封止固定する。
【００３０】
モールド樹脂２５としては、エポキシ樹脂、フェノール樹脂等を使用することができる。
【００３１】
凹部６０の空間の封止の手段は、トランスファーモールド法に限らず、ポッティング法を用いることができる。
（Ｓ１０５：電極パッド露出工程）
次に、図９における板状部材２２の凹部６０の底部の側の面６１を、研削盤、研磨盤等を用い研削、研磨し、凹部６０を開口することにより貫通部２２ａを形成すると共に、電極パッド２７を、板状部材２２から露出させる。
【００３２】
図１０は、半導体素子２３の電極パッド２７を露出させた状態を示している。
【００３３】
研削、研磨により板状部材２２から露出した電極パッド２７の表面２７ａと、板状部材２２の面及び接着剤２４の層の表面２４ａとが面一の状態となって、第１の面Ｓを形成する。
（Ｓ１０６：配線基板積層工程）
図１１は、配線基板積層工程において、電極パッド２７と配線基板２１の配線層３０ａとが接続され、配線基板２１が、板状部材２２の第１の面Ｓ上に積層された状態を示している。
【００３４】
配線基板２１は、配線層３０ａのビアの端面が、電極パッド２７に直接接続され、板状部材２２及び半導体素子２３を基体として、絶縁層及び配線層が膜状に積層されて、形成される。
【００３５】
配線基板２１は単層または多層の配線基板を形成し、配線基板２１の積層の形成は、周知の半導体製造プロセスを使用することができる。すなわち、図１１において、板状部材２２の第１の面Ｓ上に、フォトリソグラフィの方法を用いて絶縁層７０ａ及び配線層３０ａの第１層を積層する。以下、必要に応じて、第２層の絶縁層７０ｂ及び配線層３０ｂを積層し、絶縁層と配線層を繰り返し積層して、多層配線基板を形成することができる。
【００３６】
配線基板２１の厚さは、例えば、絶縁層７０ａ，７０ｂの１層の厚さが、５〜３０μｍ、また、ソルダーレジスト層７１の厚さが、２０〜３０μｍである。２層の絶縁層を有する場合の配線基板２１の厚さは、例えば、３０〜１００μｍである。
【００３７】
板状部材２２の材料は、シリコンまたはガラス等を用いることができ、厚さは、例えば、２００〜３００μｍである。板状部材２２は基体として、その上に、上記の多層配線を積層でき、半導体装置１１全体を保持できる強度を有する。
【００３８】
図１１においては、模式的に、配線基板２１の厚さを板状部材２２の厚さと同じ程度に示しているが、実施の寸法においては、板状部材の厚さの方が厚く、その上に、配線基板が薄く積層された寸法である。
【００３９】
絶縁層７０ａ，７０ｂ，・・の材質として、エポキシ樹脂等を使用して、ビルドアップ法により多層配線基板を形成することができる。例えば、エポキシ樹脂による絶縁層形成、絶縁層の露光・現像・エッチングによる層間ビアの形成、シード層形成、銅の電解めっき及びエッチングによる配線層形成、絶縁層・配線層の積層の繰返し、ソルダーレジスト層形成及びソルダーボール等の外部接続手段形成の各段階を経て、多層配線基板を形成することができる。
【００４０】
また、配線層を相互に電気的に接続する層間ビアの形成には、レーザ加工を用いることができる。
【００４１】
更に、絶縁層７０ａ，７０ｂ，・・の材質として、シリコン、ガラス等を使用し、周知の半導体製造プロセスのフォトリソグラフィの方法を用いて、多層配線基板を形成することができる。
【００４２】
この工程によると、微細配線の配線基板を形成することができ、微細配線を示す数値としては、例えば、Ｌ／Ｓ（Line/Space，配線幅とその間隔）が１／１μｍ〜５／５μｍが可能となる。
【００４３】
以上の工程によって、半導体素子２３の高位置精度を特徴とする半導体装置１が製造される。
【００４４】
なお、半導体素子２３，２３の具体例としては、ＣＰＵ（Central Processing Unit）同士、ＣＰＵとメモリ、ＣＰＵとＧＰＵ（Graphical Processing Unit）等を使用することができる。
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、半導体素子を、板状部材の凹部の壁面に当接することによって、固体壁面を利用した精度の高い位置設定ができるので、従来のフリップチップ接合に見られるような、はんだに起因する位置設定の問題を生じない。すなわち、溶融はんだの表面張力による位置設定のずれを生じることがなく、はんだバンプ同士の離隔のための距離の確保が不要となる。従って、半導体素子の高い位置設定精度を得ることができ、微細配線を有する配線基板を形成することができる。固体壁面を利用した精度の高い位置設定を実現することができるので、配線基板におけるＬ／Ｓが、１／１μｍ〜５／５μｍのミクロン（μｍ）オーダーの微細配線が可能となる。
【００４５】
また、配線基板は、半導体素子及び板状部材と直接接続できるので、はんだ接続の必要がなく、従って、はんだ金属のマイグレーションによるショートがなく、信頼性の高い高品質の半導体装置を得ることができる。
【００４６】
また、板状部材として、剛性を有するシリコンの材料等を使用することにより、反りの少ない半導体装置を提供することができる。
【００４７】
更に、また、板状部材を研削して所定の厚さに変えることができるので、薄型の半導体装置を提供することができる。
（第１の実施の形態の変形例１）
本発明の第１の実施の形態の変形例１は、板状部材の、凹部形成工程における凹部の形成に関する製造方法の例である。
【００４８】
図１２は、凹部形成工程（Ｓ１０１）において、凹部６０の第１角部８０ａにおける隅の部分の形状が、部分円の切欠き８１である板状部材２２を示している。図１２には、合わせて半導体素子２３の位置を示している。部分円の切欠き８１を第１角部８０ａにおける隅に設けることにより、第１角部８０ａに対向する半導体素子２３の第１の角４５ａの尖頭部は、切欠き８１がないとした場合の角部と形状の相違があっても、第１角部８０ａに接することがないので、形状の相違による半導体素子２３の設定位置ずれを生じることがない。従って、半導体素子２３の第１の角４５ａをなす２辺が、凹部６０の２辺８２及び８３に当接され、正確に位置設定されて、半導体素子２３の高い位置設定精度を確保することができる。
【００４９】
また、切欠きの形状は部分円に限ることなく、長穴その他の任意の図形を選択することが可能である。
【００５０】
なお、板状部材の凹部の角部の切欠く方法の他に、半導体素子が面取り可能な場合には、半導体素子の第１の角を面取りして、その尖頭部を、凹部の第１角部に合わせることなく、半導体素子２３の高い位置設定精度を確保することができる。
【００５１】
本発明においては、「角部」について、図１２に示すような、板状部材の角部の形状の変形例も、「半導体素子を、第１角部を形成する二壁面に当接させる」技術に含まれる。
（第１の実施の形態の変形例２）
本発明の第１の実施の形態の変形例２は、半導体素子押付け部材に接する凹部の角部の形状についての例である。
【００５２】
図１３は、半導体素子位置設定工程（Ｓ１０３）において、半導体素子押付け部材２６に接する、第１角部８０ａに対向する第２角部に面取り８７が設けられた状態を示している。面取り８７を設けることによって、半導体素子押付け部材２６の半導体素子２３を第１角部８０ａの方向へ押付け、移動させる位置設定の動作を、確実に効果的に行うことができる。
【００５３】
図１４は、図１３における面取り８７の代わりに、部分円の形状の面取り８８ｂを施した例である。また、部分円の代わりに、滑らかな曲線の形状としてもよい。更に、半導体素子押付け部材との接触長さを増加させるため、８８ｂの面取りの部分を波形の形状としてもよい。
【００５４】
図１５は、図１２に示す切欠き８１と、図１４に示す面取り８８ｂとを組合わせて凹部６０の角部を形成した例である。この他、角部の形状と半導体素子の面取り等とを適宜組合せて、半導体素子の角部への当接の様々な状態を形成し、効果的な半導体素子の位置設定をすることができる。
（第１の実施の形態の変形例３）
本発明の第１の実施の形態の変形例３は、半導体素子及び凹部の開口の形状が正方形である場合の例である。
【００５５】
図１６は、半導体素子２３及び凹部６０の開口の形状が正方形の場合の、半導体素子押付け部材２６の配置の状態を示している。
【００５６】
凹部６０の第２角部８０ｃ付近に設けられた半導体素子押付け部材２６は、半導体素子２３の第２の角４５ｃ付近の２辺に接している長さｗ１及びｗ２を、概ね等しくすることができる。半導体素子押付け部材２６が、熱膨張により、半導体素子２３を押して凹部の壁面に当接させる際に、凹部６０及び半導体素子２３のそれぞれの対角線が一致している矢印Ｂの方向に沿って、位置ずれを生じることなく、半導体素子２３を効果的に押すことができる。
【００５７】
また、図１２〜図１５に示した凹部の角部の形状等についても、更に効果的な半導体素子の位置の設定のため、同時に利用することができる。
（第１の実施の形態の変形例４）
図１７は、板状部材に貫通電極を設ける半導体装置の製造方法の工程を示すフロー図である。図２の工程との対比において、工程（Ｓ１０１Ａ）及び（Ｓ１０１Ｂ）が相違している。
【００５８】
凹部形成工程（Ｓ１０１Ａ）において、凹部の形成と同時に、または凹部形成の直後に、例えば、φ１００μｍ程度の貫通電極用孔を穿孔する。穿孔は、例えばドライエッチングにより形成するが、レーザ加工による形成も可能である。更に、貫通電極形成工程（Ｓ１０１Ｂ）において、シード層形成、マスキング、電解めっき及びエッチング等の周知の方法により貫通電極を形成する。
【００５９】
貫通電極の材料には、例えば、Ｃｕ，Ｎｉ，Ａｕ等を使用することができる。
【００６０】
図１８は、貫通電極２９を、板状部材２２の凹部６０の開口部の周辺に設けた状態を示している。
【００６１】
図１９は、板状部材２２において、貫通電極２９の凹部６０の開口している面２２ｃ側の端面に、接続パッド２９ａがある場合の図である。接続パッド２９ａを有する貫通電極２９も、前述の（Ｓ１０１Ｂ）の工程に従って形成することができる。
【００６２】
図２０は、貫通電極２９の接続パッド２９ａの一部が板状部材２２内にあり、接続パッド２９ａの表面を、板状部材２２の凹部６０の開口している側の面２２ｃと面一とした例である。
（第１の実施の形態の変形例５）
第１の実施の形態の変形例５は、板状部材上のモールド樹脂を、研削、研磨することを特徴とする半導体装置の製造方法の例である。
【００６３】
図２１は、第１の実施の形態の変形例５に係る半導体装置の製造方法の工程のフロー図を示している。図１７の工程と対比すると、樹脂モールド工程（Ｓ１０４Ａ）及びモールド樹脂除去工程（Ｓ１０５Ａ）が相違している。
【００６４】
樹脂モールド工程（Ｓ１０４Ａ）において、凹部に収容されている半導体素子２３及び半導体素子押付け部材２６を樹脂封止すると共に、板状部材２２の、半導体素子２３の電極パッド２７の側と反対側の面に樹脂モールドを行い、モールド樹脂２５を設ける。
【００６５】
次に図２２に示すように電極パッド２７を露出させ（Ｓ１０５：電極パッド露出工程）、その次のモールド樹脂除去工程（Ｓ１０５Ａ）において、モールド樹脂を研削、研磨する。
【００６６】
モールド樹脂除去工程（Ｓ１０５Ａ）において、図２２における接続パッド２９ａの形態のように、板状部材２２の面２２ｃに突起した接続パッドがある場合には、モールド樹脂２５の層を研削、研磨することによって、接続パッド２９ａをモールド樹脂層から露出させることができる。
（第２の実施の形態）
本発明の第２の実施の形態は、高い位置設定精度で板状部材に固定された半導体素子と、半導体素子に直接積層された配線基板とを特徴とする半導体装置の例である。
【００６７】
図２３において、半導体装置１１は、板状部材２２と、モールド樹脂２５と、配線基板２１とを有している。
【００６８】
板状部材２２は、貫通部２２ａに、半導体素子２３及び半導体素子押付け部材２６を有している。
【００６９】
板状部材２２の材料としては、例えば、シリコン、ガラス等を用いることができ、厚さは、例えば、２００〜３００μｍである。
【００７０】
半導体素子押付け部材２６の熱膨張係数は、３００×１０−６／℃以上が望ましい。材料としては、固化したシリコン樹脂または銅ペーストを使用することができる。
【００７１】
モールド樹脂２５は、貫通部２２ａに収容されている半導体素子２３及び半導体素子押付け部材２６を封止固定している。
【００７２】
配線基板２１は、板状部材２２に直接接続し、配線層３０ａ，３０ｂ及び絶縁層７０ａ，７０ｂが交互に積層され、配線層３０ａ，３０ｂ同士が電気的に接続され、かつ配線層３０ａのビアが、半導体素子２３の電極パッド２７と直接接続され、板状部材２２の第１の面Ｓ上に直接積層されて、形成されている。配線基板２１は、単層でも、また、多層積層でもよい。
【００７３】
配線基板２１としては、エポキシ樹脂等を使用する樹脂基板、シリコンまたはガラスを使用した基板等、高密度配線用基板を使用することができる。
【００７４】
半導体素子２３の高さは、例えば、１８０μｍである。
【００７５】
半導体素子２３，２３の具体例としては、ＣＰＵ（Central Processing Unit）同士、ＣＰＵとメモリ、ＣＰＵとＧＰＵ（Graphical Processing Unit）等を使用することができる。
【００７６】
図２４は、半導体装置１１を、半導体素子２３の電極パッド２７の反対側から見た平面図である（モールド樹脂は除いて示してある）。図２４における板状部材２２は、貫通部２２ａを有し、貫通部２２ａは、半導体素子２３、半導体素子押付け部材２６を収容している。
【００７７】
半導体素子押付け部材２６は、貫通部２２ａの第１角部６６ａに対向する第２角部６６ｃに設けられている。半導体素子押付け部材２６が半導体素子２３の第２の角４５ｃと接している部分の長さｕ，ｖは、概ね１００μｍである。
【００７８】
半導体素子２３は、半導体素子２３の第２の角４５ｃにおいて接している半導体素子押付け部材２６の熱膨張力により、半導体素子２３の第１の角４５ａが、貫通部２２ａの有する第１角部６６ａに当接されて、位置設定されている。
【００７９】
半導体素子の高い精度の位置設定は、板状部材の貫通部の壁面の利用、すなわち、固体壁面の利用による、半導体素子の当接に基づく位置精度の確保によるものである。
【００８０】
半導体素子押付け部材２６が熱膨張するための熱量は、例えば、半導体素子２３等の樹脂モールドに先立つ予備加熱の熱量を利用することにより得られるが、予備加熱に限定されることなく、他の熱源を利用することができる。
【００８１】
配線基板２１の微細配線を示す数値としては、例えば、L/S（Line/Space，配線幅とその間隔）が１／１μｍ〜５／５μｍである。
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、半導体素子が、板状部材の貫通部の壁面に当接して固体壁面を利用した精度の高い位置精度を保持しているので、微細配線を有する配線基板を実現することができる。
【００８２】
また、配線基板と板状部材との接続は、はんだを使用しない直接接続によって行うことができるので、はんだ金属のマイグレーションによるショートもない、信頼性の高い高品質の半導体装置を得ることができる。
（第２の実施の形態の変形例）
本発明の第２の実施の形態の変形例は、板状部材の貫通部の周辺に、貫通電極を設けたことを特徴とする半導体装置の例である。
【００８３】
図２５は、貫通部２２ａの周辺に貫通電極２９を有する板状部材２２に配線基板２１が積層された半導体装置１１を、図２６は、板状部材２２の第１の面Ｓの反対側の、第２の面Ｗから見た、半導体装置１１の平面図（モールド樹脂は除いて示してある）を示している。
【００８４】
第２の実施の形態の変形例の半導体装置は、第２の実施の形態の半導体装置（図２３）と比較して、貫通電極２９を有する点が相違している。
【００８５】
貫通電極の材料には、例えば、Ｃｕ，Ｎｉ，Ａｕ等を使用することができる。
【００８６】
半導体装置１１は、板状部材２２の第２の面Ｗの側に、貫通電極２９との電気的接続によって、他の半導体装置（図示せず）を搭載し、全体として電子装置を形成することができる。他の半導体装置の搭載には、貫通電極２９の第２の面Ｗ側の端部に、例えば図１９、図２０等に示される接続パッド２９ａを形成し、内部接続端子を介して行うことができる。また、貫通電極２９の第２の面Ｗ側の端部に、貫通電極２９と電気的接続をするとともに、配線基板を直接積層することが可能である。係る新たな配線基板は、他の半導体素子、電子部品等を有することができる。
（第３の実施の形態）
本発明の第３の実施の形態は、高い位置設定精度で板状部材に固定された半導体素子を有する半導体装置（第２の実施の形態参照）と他の半導体装置とが、内部接続端子を介して接続された電子装置の例である。
【００８７】
図２７は、半導体装置１１の貫通電極２９の接続パッド２９ａと、半導体装置１２のパッド３６とが、はんだボール等の内部接続端子１３に接続して、半導体装置１１と他の半導体装置１２とが接続している電子装置１０を示している。
【００８８】
内部接続端子１３は、半導体装置１１または他の半導体装置１２のいずれに設けられていてもよい。
【００８９】
半導体装置１１は、貫通電極を有する半導体装置（第２の実施の形態の変形例）を使用することができる。
【００９０】
他の半導体装置１２は、例えば、配線基板３１と、半導体素子３２と、モールド樹脂３３とを有する。
【００９１】
半導体素子３２は、配線基板３１の有するパッド３５と、金属ワイヤ４０により接続されている。パッド３５と半導体装置接続用のパッド３６とが導通し、半導体装置１１と半導体装置１２とが電気的に接続される。
【００９２】
半導体素子３２としては、例えば、メモリ素子を使用することができる。
【００９３】
配線基板３１としては、例えば、多層積層基板を用いることができる。
【００９４】
なお、他の半導体装置１２は、半導体装置１１と同様の形態であってもよく、更に、半導体素子または半導体素子以外の電子部品であってもよい。
【００９５】
また、図２７においては、半導体装置１１と他の半導体装置１２との接続のために、はんだボール等の内部接続端子１３を示したが、貫通電極２９に直接接続して、板状部材２２の第２の面Ｗ側にも、直接多層積層基板を積層する構造とすることが可能である。
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、前出の第２の実施の形態において示した半導体装置を使用して、他の半導体装置と接続することによって、小型で高密度の、かつ高い信頼性を有する電子装置を提供することができる。
【００９６】
前出の第２の実施の形態の半導体装置は、高い位置精度が保持された半導体素子を用いることにより、微細配線が可能となった配線基板を有する半導体装置であるので、係る半導体装置を他の半導体装置と接続することによって、高密度の電子装置を提供することができる。
【００９７】
また、第３の実施の形態の電子装置を形成するときに使用する、第２の実施の形態の半導体装置は、はんだ接続が不要の、配線基板と板状部材との接続によって高い信頼性が得られるので、他の、信頼性の高い半導体装置と接続することによって、高い信頼性を有する電子装置を提供することができる。
【００９８】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【符号の説明】
【００９９】
１０      電子装置
１１，１２  半導体装置
１３      内部接続端子
２１，３１  配線基板
２２      板状部材
２２ａ    貫通部
２２ｃ    板状部材２２における、半導体素子２３の電極パッド２７の側の反対側の面と同じ側の面
２３，３２  半導体素子
２４      接着剤
２５      モールド樹脂
２６      半導体素子押付け部材
２７      電極パッド
２７ａ    電極パッド２７の表面
２９      貫通電極
２９ａ    接続パッド
３０ａ，３０ｂ      配線層
３５，３６，７２  パッド
４０      金属ワイヤ
４５ａ    半導体素子２３の第１の角
４５ｃ，８５，８８ａ    半導体素子２３の第２の角
６０      凹部
６１      板状部材２２の凹部６０の底部の側の面
６０ａ，６０ｂ    壁面
６０ｃ    凹部６０の底部
６６ａ    凹部の第１角部
６６ｃ    凹部の第２角部
７０ａ，７０ｂ    絶縁層
７１      ソルダーレジスト層
８０ａ    貫通部２２ａの第１角部
８０ｃ    貫通部２２ａの第２角部
８１      部分円の切欠き
８２，８３  凹部６０の２辺
８７，８８ｂ  面取り
２００  従来の半導体装置
ｐ      半導体素子２３と壁面６０ａとの間隔
ｑ      半導体素子２３と壁面６０ｂとの間隔
Ｓ      板状部材２２の第１の面
Ｗ      板状部材２２の第２の面
ｕ，ｖ，ｗ１，ｗ２  半導体素子押付け部材２６の半導体素子２３と接している部分の長さ
【図１】
2010205877.tif 000003
【図２】
2010205877.tif 000004
【図３】
2010205877.tif 000005
【図４】
2010205877.tif 000006
【図５】
2010205877.tif 000007
【図６】
2010205877.tif 000008
【図７】
2010205877.tif 000009
【図８】
2010205877.tif 000010
【図９】
2010205877.tif 000011
【図１０】
2010205877.tif 000012
【図１１】
2010205877.tif 000013
【図１２】
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【図１３】
2010205877.tif 000015
【図１４】
2010205877.tif 000016
【図１５】
2010205877.tif 000017
【図１６】
2010205877.tif 000018
【図１７】
2010205877.tif 000019
【図１８】
2010205877.tif 000020
【図１９】
2010205877.tif 000021
【図２０】
2010205877.tif 000022
【図２１】
2010205877.tif 000023
【図２２】
2010205877.tif 000024
【図２３】
2010205877.tif 000025
【図２４】
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【図２５】
2010205877.tif 000027
【図２６】
2010205877.tif 000028
【図２７】
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