(57)【要約】【課題】長さの制限がなく、メモリセルブロックを密集配列させて高いパッキング密度を具現することができる半導体素子及びそのセルブロック配置方法を提供する。【解決手段】セルアレイと、前記セルアレイの横及び縦方向に配置されたデコーダとを有する複数個の「Ｌ」字形状のセルブロックを有し、前記複数個の「Ｌ」字形状のセルブロックは、前記横及び縦方向と交差する斜線方向に指向配置されている。【選択図】      図１２
2010141334.tif 000002
【特許請求の範囲】
【請求項１】
セルアレイと、前記セルアレイの横及び縦方向に配置されたデコーダとを有する複数個の「Ｌ」字形状のセルブロックを有し、
前記複数個の「Ｌ」字形状のセルブロックは、前記横及び縦方向と交差する斜線方向に指向配置されていることを特徴とする半導体素子。
【請求項２】
前記セルアレイは、第１〜第４頂点が順次に配列された四角形の形態を有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記デコーダは、前記第２頂点と第３頂点をつなぐ辺に隣接して前記セルアレイの横方向に配置される四角形の第１デコーダと、
前記第３頂点と第４頂点をつなぐ辺に隣接して前記セルアレイの縦方向に配置された四角形の第２デコーダとを含むことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記セルブロックは、前記第１デコーダに隣接して前記セルアレイの横方向に配置され、前記セルブロックを動作させる周辺回路を前記第１デコーダに接続する第１接続領域と、
前記第２デコーダに隣接して前記セルアレイの縦方向に配置され、前記周辺回路を前記第２デコーダに接続する第２接続領域とを含むことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記第１接続領域と電気的に接続して、前記第１デコーダを選択する第１配線と、
前記第２接続領域と電気的に接続して、前記第２デコーダを選択する第２配線とをさらに有することを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記斜線方向を形成するように最隣接する２個のセルアレイの中、いずれか一方のセルアレイの第１頂点は、他のセルアレイの第３頂点に接することを特徴とする請求項２に記載の半導体素子。
【請求項７】
前記複数個の「Ｌ」字形状のセルブロックの各々の面する両辺の長さが２：１を形成し、前記複数個の「Ｌ」字形状のセルブロックの中、最隣接する一対のセルブロックが点対称を形成することを特徴とする請求項１に記載の半導体素子。
【請求項８】
複数個のメモリセルが配列されたメモリセルアレイと、該メモリセルにアクセスするローデコーダ及びカラムデコーダとを具備する複数個のメモリセルブロックとを有し、
前記ローデコーダ及びカラムデコーダは、前記メモリセルアレイの横及び縦方向に配置され、
前記複数個のメモリセルブロックは「Ｌ」字形状を形成し、
前記複数個の「Ｌ」字形状のメモリセルブロックの中、何れか一つの「Ｌ」字形状のメモリセルブロックは、他の「Ｌ」字形状のメモリセルブロックのローデコーダ及びカラムデコーダに接するように配置されることを特徴とする半導体素子。
【請求項９】
前記複数個の「Ｌ」字形状のメモリセルブロックの各々は、前記ローデコーダの一側の前記横方向に配置され、前記メモリセルブロックを動作させる周辺回路を前記ローデコーダに接続する第１接続領域と、
前記カラムデコーダの一側の前記縦方向に配置され、前記周辺回路を前記カラムデコーダに接続する第２接続領域とをさらに含むことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記複数個の第１接続領域と電気的に接続されて前記複数個のローデコーダの中、少なくとも何れか一つを選択する第１配線と、
前記複数個の第２接続領域と電気的に接続されて前記複数個のカラムデコーダの中、少なくとも何れか一つを選択する第２配線とをさらに有することを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記複数個のセルアレイは、前記横及び縦方向と交差する斜線方向に互いに隣接配置されることを特徴とする請求項８に記載の半導体素子。
【請求項１２】
前記何れか一つの「Ｌ」字形状のメモリセルブロックとその他のＬ字形のメモリセルブロックは、点対称を形成するように配置されることを特徴とする請求項８に記載の半導体素子。
【請求項１３】
セルアレイと、該セルアレイの横及び縦方向に配置されたローデコーダ及びカラムデコーダとを有する複数個の「Ｌ」字形状のセルブロックを提供する段階と、
前記複数個の「Ｌ」字形状のセルブロックの中、何れか一つのセルブロックをその他のセルブロックのローデコーダ及びカラムデコーダに隣接させて、前記複数個の「Ｌ」字形状のセルブロックを前記横及び縦方向と交差する斜線方向に配列する段階とを有することを特徴とする半導体素子のセルブロック配置方法。
【請求項１４】
前記複数個の「Ｌ」字形状のセルブロックを前記斜線方向に配列する段階は、前記何れか一つのセルブロックのセルアレイを前記その他のセルブロックのローデコーダ及びカラムデコーダに隣接させる段階を含むことを特徴とする請求項１３に記載の半導体素子のセルブロック配置方法。
【請求項１５】
前記複数個の「Ｌ」字形状のセルブロックを前記斜線方向に配列する段階は、前記何れか一つのセルブロックを前記その他のセルブロックに対し点対称をなすように反転させ、
前記反転された何れか一つのセルブロックのローデコーダ及びカラムデコーダの中、何れか一つを前記その他のセルブロックのローデコーダ及びカラムデコーダに隣接させる段階を含むことを特徴とする請求項１３に記載の半導体素子のセルブロック配置方法。
【請求項１６】
前記「Ｌ」字形状のセルブロックの面する両辺の長さ比が２：１であることを特徴とする請求項１５に記載の半導体素子のセルブロック配置方法。
【請求項１７】
前記複数個の「Ｌ」字形状のセルブロックを提供する段階は、前記セルアレイにセル回路を形成する段階と、
前記ローデコーダ及びカラムデコーダの各々にデコーダ回路を形成し、前記セル回路のピッチが減少するほど前記ローデコーダ及びカラムデコーダの大きさを横方向に拡張させる段階とを含むことを特徴とする請求項１３に記載の半導体素子のセルブロック配置方法。
【請求項１８】
前記複数個の「Ｌ」字形状のセルブロックを提供する段階は、前記セルアレイに縦方向に積層された複数個のセル回路を形成する段階と、
前記ローデコーダ及びカラムデコーダの各々に前記縦方向に積層された複数個のセル回路に割り当てられる複数個のデコーダ回路を形成し、前記セル回路の積層数が増加するほど前記ローデコーダ及びカラムデコーダの大きさを横方向に拡張させる段階とを含むことを特徴とする請求項１３に記載の半導体素子のセルブロック配置方法。
【請求項１９】
前記複数個の「Ｌ」字形状のセルブロックを提供する段階は、前記ローデコーダの横方向の一側に前記セルブロックを動作させる周辺回路を前記ローデコーダに接続させる接続回路が配置される第１接続領域を形成する段階と、
前記カラムデコーダの縦方向の一側に前記周辺回路を前記カラムデコーダに接続させる接続回路が配置される第２接続領域を形成する段階とをさらに含むことを特徴とする請求項１３に記載の半導体素子のセルブロック配置方法。
【請求項２０】
前記「Ｌ」字形状のセルブロックは、前記横及び縦方向の長さが同一であるか、或いは異なることを特徴とする請求項１３に記載の半導体素子のセルブロック配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳細には、長さの制限がなく、メモリセルブロックを密集配列させて高いパッキング密度を具現することができる半導体素子及びこのセルブロック配置方法に関する。
【背景技術】
【０００２】
半導体製造技術の発展とともに高密度メモリに対する要求が増大している。このような要求を満足させるためにメモリセルブロックを高密度にパッキング（ｐａｃｋｉｎｇ）することによって、制限されたチップ面積を最大限に活用することを考慮してなされている。
【０００３】
このようなメモリセルブロックの高密度パッキングを具現する技術の一つとして提案されたものとして図１を参照して後述する特許文献１に開示されたものがある。
特許文献１は、図１に示すように、メモリセルアレイＡ及びこれを囲む周辺回路Ｐに形成された十字形のメモリセルブロック１０をオフセット（ｏｆｆｓｅｔ）配列するものである。
【０００４】
メモリセルブロック１０を図２に示すように、慣例的な方法によって配列すると、メモリセルブロック１０の間に空の領域１４が発生してチップ面積の浪費になる。周辺回路Ｐの面積が大きくなるほど、図３に示すように、空の領域１４がより大きくなって、チップ面積の浪費の程度がより大きくなることが分かる。従って、特許文献１は、メモリセルブロック１０をオフセット（埋め合わせ）配列させて、これらの間の空の領域１４が発生しないようにして、チップ面積の浪費を減らすことによって、高いパッキング密度を具現することが分かる。
【０００５】
しかしながら、メモリセルアレイＡの横辺の長さＬ１と周辺回路Ｐの横辺の長さがＭ１の比が２：１である、或いはメモリセルアレイＡの縦辺の長さＬ２と周辺回路Ｐの縦辺の長さＭ２の比が２：１である場合のみに高いパッキング密度を具現することができる。
一例として、図４に示すように、Ｌ１：Ｍ１≠２：１、或いはＬ２：Ｍ２≠２：１である場合には、メモリセルブロック１０の間に空の領域１４が発生する。このように、特許文献１は、メモリセルブロック１０の密集配列のためにはメモリセルブロックの長さに対して制限がある技術である。
【０００６】
高いパッキング密度を具現することができる他の例としては、図５に示す特許文献２に開示されたもののようにメモリセルブロック２０を「Ｌ」字形状に設計してこれらのメモリセルブロック２０を点対称させて配列するものがある。しかし、この技術においても、例えば、メモリセルブロック２０の短辺の長さＮ１が「Ｌ」字部分の長さＮ２の約２倍である場合のみにメモリセルブロック２０が密集配列されて高いパッキング密度が具現されることができる。一例として、図６に示すように、Ｎ１：Ｎ２≠２：１である場合には、メモリセルブロック２０の間に空の領域２４が発生するようになる。従って、特許文献２は、空の領域２４の発生がない密集配列を具現するためには、特許文献１と同一のようにメモリセルブロック２０の長さに対して制限がある技術である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６５４５９００号明細書
【特許文献２】特開２００７−２００９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は上記従来の半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、長さの制限がなく、メモリセルブロックを密集配列させて高いパッキング密度を具現することができる半導体素子及びそのセルブロック配置方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するためになされた本発明による半導体素子は、セルアレイと、前記セルアレイの横及び縦方向に配置されたデコーダとを有する複数個の「Ｌ」字形状のセルブロックを有し、前記複数個の「Ｌ」字形状のセルブロックは、前記横及び縦方向と交差する斜線方向に指向配置されていることを特徴とする。
【００１０】
前記セルアレイは、第１〜第４頂点が順次に配列された四角形の形態を有することが好ましい。
前記デコーダは、前記第２頂点と第３頂点をつなぐ辺に隣接して前記セルアレイの横方向に配置される四角形の第１デコーダと、前記第３頂点と第４頂点をつなぐ辺に隣接して前記セルアレイの縦方向に配置された四角形の第２デコーダとを含むことが好ましい。
前記セルブロックは、前記第１デコーダに隣接して前記セルアレイの横方向に配置され、前記セルブロックを動作させる周辺回路を前記第１デコーダに接続する第１接続領域と、前記第２デコーダに隣接して前記セルアレイの縦方向に配置され、前記周辺回路を前記第２デコーダに接続する第２接続領域とを含むことが好ましい。
前記第１接続領域と電気的に接続して、前記第１デコーダを選択する第１配線と、前記第２接続領域と電気的に接続して、前記第２デコーダを選択する第２配線とをさらに有することが好ましい。
前記斜線方向を形成するように最隣接する２個のセルアレイの中、いずれか一方のセルアレイの第１頂点は、他のセルアレイの第３頂点に接することが好ましい。
前記複数個の「Ｌ」字形状のセルブロックの各々の面する両辺の長さが２：１を形成し、前記複数個の「Ｌ」字形状のセルブロックの中、最隣接する一対のセルブロックが点対称を形成することが好ましい。
【００１１】
また、上記目的を達成するためになされた本発明による半導体素子は、複数個のメモリセルが配列されたメモリセルアレイと、該メモリセルにアクセスするローデコーダ及びカラムデコーダとを具備する複数個のメモリセルブロックとを有し、前記ローデコーダ及びカラムデコーダは、前記メモリセルアレイの横及び縦方向に配置され、前記複数個のメモリセルブロックは「Ｌ」字形状を形成し、前記複数個の「Ｌ」字形状のメモリセルブロックの中、何れか一つの「Ｌ」字形状のメモリセルブロックは、他の「Ｌ」字形状のメモリセルブロックのローデコーダ及びカラムデコーダに接するように配置されることを特徴とする。
【００１２】
前記複数個の「Ｌ」字形状のメモリセルブロックの各々は、前記ローデコーダの一側の前記横方向に配置され、前記メモリセルブロックを動作させる周辺回路を前記ローデコーダに接続する第１接続領域と、前記カラムデコーダの一側の前記縦方向に配置され、前記周辺回路を前記カラムデコーダに接続する第２接続領域とをさらに含むことが好ましい。
前記複数個の第１接続領域と電気的に接続されて前記複数個のローデコーダの中、少なくとも何れか一つを選択する第１配線と、前記複数個の第２接続領域と電気的に接続されて前記複数個のカラムデコーダの中、少なくとも何れか一つを選択する第２配線とをさらに有することが好ましい。
前記複数個のセルアレイは、前記横及び縦方向と交差する斜線方向に互いに隣接配置されることが好ましい。
前記何れか一つの「Ｌ」字形状のメモリセルブロックとその他のＬ字形のメモリセルブロックは、点対称を形成するように配置されることが好ましい。
【００１３】
上記目的を達成するためになされた本発明による半導体素子のセルブロック配置方法は、セルアレイと、該セルアレイの横及び縦方向に配置されたローデコーダ及びカラムデコーダとを有する複数個の「Ｌ」字形状のセルブロックを提供する段階と、前記複数個の「Ｌ」字形状のセルブロックの中、何れか一つのセルブロックをその他のセルブロックのローデコーダ及びカラムデコーダに隣接させて、前記複数個の「Ｌ」字形状のセルブロックを前記横及び縦方向と交差する斜線方向に配列する段階とを有することを特徴とする。
【００１４】
前記複数個の「Ｌ」字形状のセルブロックを前記斜線方向に配列する段階は、前記何れか一つのセルブロックのセルアレイを前記その他のセルブロックのローデコーダ及びカラムデコーダに隣接させる段階を含むことが好ましい。
前記複数個の「Ｌ」字形状のセルブロックを前記斜線方向に配列する段階は、前記何れか一つのセルブロックを前記その他のセルブロックに対し点対称をなすように反転させ、前記反転された何れか一つのセルブロックのローデコーダ及びカラムデコーダの中、何れか一つを前記その他のセルブロックのローデコーダ及びカラムデコーダに隣接させる段階を含むことが好ましい。
前記「Ｌ」字形状のセルブロックの面する両辺の長さ比が２：１であることが好ましい。
前記複数個の「Ｌ」字形状のセルブロックを提供する段階は、前記セルアレイにセル回路を形成する段階と、前記ローデコーダ及びカラムデコーダの各々にデコーダ回路を形成し、前記セル回路のピッチが減少するほど前記ローデコーダ及びカラムデコーダの大きさを横方向に拡張させる段階とを含むことが好ましい。
【００１５】
前記複数個の「Ｌ」字形状のセルブロックを提供する段階は、前記セルアレイに縦方向に積層された複数個のセル回路を形成する段階と、前記ローデコーダ及びカラムデコーダの各々に前記縦方向に積層された複数個のセル回路に割り当てられる複数個のデコーダ回路を形成し、前記セル回路の積層数が増加するほど前記ローデコーダ及びカラムデコーダの大きさを横方向に拡張させる段階とを含むことが好ましい。
前記複数個の「Ｌ」字形状のセルブロックを提供する段階は、前記ローデコーダの横方向の一側に前記セルブロックを動作させる周辺回路を前記ローデコーダに接続させる接続回路が配置される第１接続領域を形成する段階と、前記カラムデコーダの縦方向の一側に前記周辺回路を前記カラムデコーダに接続させる接続回路が配置される第２接続領域を形成する段階とをさらに含むことが好ましい。
前記「Ｌ」字形状のセルブロックは、前記横及び縦方向の長さが同一であるか、或いは異なることが好ましい。
【発明の効果】
【００１６】
本発明に係る半導体素子及びそのセルブロック配置方法によれば、セルブロックを「Ｌ」字形に設計し、セルブロックが斜線を形成するように配列させてセルブロックの間に空の領域が発生しないようにすることによって、チップ面積の浪費が無く、高いパッキング密度を具現することができるという効果がある。
また、密集配列のためのセルブロックの長さ制限がないので、ワードライン及びビットラインのピッチが異なる場合にもセルブロックの密集配列が可能であるという効果がある。
【図面の簡単な説明】
【００１７】
【図１】従来技術によるメモリセルブロックの配列を示した平面図である。
【図２】従来技術によるメモリセルブロックの配列を示した平面図である。
【図３】従来技術によるメモリセルブロックの配列を示した平面図である。
【図４】従来技術によるメモリセルブロックの配列を示した平面図である。
【図５】従来技術によるメモリセルブロックの配列を示した平面図である。
【図６】従来技術によるメモリセルブロックの配列を示した平面図である。
【図７】本発明の第１の実施形態によるセルブロックを含む半導体素子を示した斜視図である。
【図８】本発明の第１の実施形態によるセルブロックを斜視図で示した構成図である。
【図９】本発明の実施形態によるセルブロック配置方法を説明するための平面図である。
【図１０】本発明の実施形態によるセルブロック配置方法を説明するための平面図である。
【図１１】本発明の実施形態によるセルブロック配置方法を説明するための平面図である。
【図１２】本発明の実施形態によるセルブロック配置方法にてセルブロックの密集配列された状態を示した平面図である。
【図１３】本発明の第２の実施形態によるセルブロックを含む半導体素子を示した斜視図である。
【図１４】本発明の第２の実施形態によるセルブロックを斜視図で示した構成図である。
【図１５】本発明の第２の実施形態によるセルブロックの密集配列された状態を示した平面図である。
【図１６】本発明の第３の実施形態によるセルブロックを含む半導体素子を示した斜視図である。
【図１７】本発明の第３の実施形態によるセルブロックを斜視図で示した構成図である。
【図１８】本発明の第３の実施形態によるセルブロックの密集配列された状態を示した平面図である。
【図１９】本発明の実施形態によるＬ字形のセルブロックと従来による十字形セルブロックが占める面積を比較した斜視図である。
【図２０】本発明の実施形態によるＬ字形のセルブロックにおいて、デコーダの大きさの増加によるセルブロックの大きさの減少を示したグラフである。
【図２１】本発明の実施形態によるＬ字形のセルブロックにおいて、セルアレイの積層によるセルブロックの大きさの減少を示したグラフである。
【図２２】本発明の変形実施形態によるセルブロックを示した平面図である。
【図２３】本発明の変形実施形態によるセルブロックの密集配列状態を示した平面図である。
【図２４】本発明の変形実施形態によるセルブロックを示した平面図である。
【図２５】本発明の変形実施形態によるセルブロックの密集配列状態を示した平面図である。
【図２６】本発明の変形実施形態によるセルブロックを示した平面図である。
【図２７】本発明の変形実施形態によるセルブロックの密集配列状態を示した平面図である。
【図２８】本発明の変形実施形態によるセルブロックを示した平面図である。
【図２９】本発明の変形実施形態によるセルブロックの密集配列状態を示した平面図である。
【図３０】本発明の多様な実施形態による半導体素子を応用した電子装置のブロック図である。
【図３１】本発明の多様な実施形態による半導体素子を応用した電子装置のブロック図である。
【発明を実施するための形態】
【００１８】
次に、本発明に係る半導体素子及びそのセルブロック配置方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１９】
本発明と従来技術を比較した利点は、添付した図面を参照した詳細な説明と特許請求範囲を通じて明白になる。
しかし、本発明は、添付した図面と関連して次の詳細な説明を参照することによって、最もよく理解されることができる。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。
【００２０】
図７は、本発明の第１の実施形態によるセルブロックを含む半導体素子を示した斜視図であり、図８は、本発明の第１の実施形態によるセルブロックを斜視図で示した構成図である。
図７及び図８を参照すると、本発明の第１の実施形態による半導体素子１は、セルアレイ１１０と、セルアレイ１１０に割り当てられたＸデコーダ１２０及びＹデコーダ１３０を含むセルブロック１００とを含む。
【００２１】
セルアレイ１１０は、半導体基板１０２上にＸ及びＹ方向に配列された複数個のセル１０５を含む。セル１０５は、Ｘ方向に延長されたワードラインとＹ方向に延長されたビットラインを含むＤＲＡＭ又はフラッシュのようなメモリセルと同一である。
セルアレイ１１０は、横辺がＬ１長さを有し、縦辺がＬ２長さを有し、第１〜第４頂点（１１１〜１１４）を有する四角形の形態であることができる。本発明の多様な実施形態によるセルアレイでは、大体、長方形であるが、本明細書には便宜のために正方形と仮定し、以下の説明はセルアレイが長方形、或いは多角形である場合にも適用されることができるということに留意するべきである。
【００２２】
Ｘデコーダ１２０は、セルアレイ１１０のワードラインを選択するためのデコーダ回路１２２を含む周辺領域の一部として、いわゆるローデコーダ（Ｒｏｗ  Ｄｅｃｏｒｄｅｒ）である。Ｙデコーダ１３０は、セルアレイ１１０のビットラインを選択するためのデコーダ回路１３２を含む周辺領域の他の部分でその機能からいわゆるカラムデコーダ（Ｃｏｌｕｍｎ  Ｄｅｃｏｒｄｅｒ）である。Ｘデコーダ１２０は、横辺がＭ１長さを有し、縦辺がＬ２長さを有する四角形の形態である。Ｙデコーダ１３０は、横辺がＬ１長さを有し、縦辺がＭ２長さを有する四角形の形態である。
【００２３】
一例として、下記の表１に記載したようにセルアレイ１１０は、Ｌ１＝Ｌ２であり、Ｌ１×Ｌ２の面積を有する正方形の形態であることができる。
Ｘデコーダ１２０は、Ｍ１＜Ｌ１であり、Ｍ１×Ｌ２の面積を有する長方形の形態であることができる。Ｙデコーダ１３０は、Ｍ２＝Ｍ１＜Ｌ２であり、Ｌ１×Ｍ２の面積を有する長方形の形態であることができる。
即ち、Ｘデコーダ１２０とＹデコーダ１３０は、同一の面積を有する長方形であることができる。そして、Ｘデコーダ１２０は、セルアレイ１１０の第２頂点１１２と第３頂点１１３をつなぐ右辺と接することができ、Ｙデコーダ１３０は、セルアレイ１１０の第３頂点１１３と第４頂点１１４をつなぐ下辺と接することができる。即ち、セルブロック１００は、第１頂点１１１と第３頂点１１３をつなぐ線を中心に左右対称である“反転されたＬ”字形、或いは“Ｌ”字形の構造であることができる。
【００２４】
【表１】
2010141334.tif 000003
このような対称Ｌ字形のセルブロック１００を従来のように図２に示したような方法に配列すると、第３頂点１１３の外側に空の領域１４０が発生し、チップ面積の浪費が発生する。本実施形態によれば、図９〜図１１を参照して後述するような方法でセルブロック１００を配置することによって、空の領域１４０の発生がなくて、セルブロック１００を密集配列させて高いパッキング密度を具現することができる。
【００２５】
図９〜図１１は、本発明の第１の実施形態によるセルブロックの配置方法を説明するための平面図である。図９〜図１１で、便宜のために複数個のセルブロックを第１〜第４セルブロック（１００ａ〜１００ｄ）に区分し、図面符号の末に添加されたａ、ｂ、ｃ、ｄは、第１〜第４セルブロック（１００ａ〜１００ｄ）の構成要素を区分して表示するものである。
【００２６】
図９を参照すると、第１セルブロック１００ａの特定の一角に第２セルブロック１００ｂの特定の一角を隣接させて配置する。
一例として、第２セルアレイ１１０ｂが第１Ｘデコーダ１２０ａ及び第１Ｙデコーダ１３０ａと接するように配置する。これにより、第１セルブロック１００ａの第３頂点１１３ａと第２セルブロック１００ｂの第１頂点１１１ｂが触れ合い、空の領域１４０が第２セルブロック１００ｂのセルアレイ１１０ｂによって占有されるようにすることができる。その結果、第１セルブロック１００ａと第２セルブロック１００ｂは、斜線を形成するように配列することができる。
【００２７】
図１０を参照すると、第３セルブロック１００ｃを第１セルブロック１００ａの右側及び第２セルブロック１００ｂの上側に配置する。
一例として、第３セルアレイ１１０ｃは、第１Ｘデコーダ１２０ａと接し、第３Ｙデコーダ１２０ｃは、第２セルアレイ１１０ｂ及び第２Ｘデコーダ１２０ｂと接するようにする。その結果、第１〜第３セルブロック（１００ａ〜１００ｃ）の間には、空の空間が全く発生しない。
【００２８】
図１１を参照すると、第３セルブロック１００ｃの特定の一角に第４セルブロック１００ｄの特定の一角を隣接させて配置する。
一例として、第４セルアレイ１１０ｄが第３Ｘデコーダ１２０ｃ及び第３Ｙデコーダ１３０ｃと接するように配置する。これにより、第３セルブロック１００ｃの第３頂点１１３ｃに第４セルブロック１００ｄの第１頂点１１１ｄが触れ合い、第３セルブロック１００ｃと第４セルブロック１００ｄは、斜線を形成するように配列する。その結果、第１〜第４セルブロック（１００ａ〜１００ｄ）の間には、空の空間が全く発生しない。高いパッキング密度を具現するために第１〜第４セルブロック（１００ａ〜１００ｄ）は、全てが“反転されたＬ”字形の状態、或いは“Ｌ”字形の状態に配列することが望ましい。
【００２９】
図１２は、図９〜図１１に示した方法によって、複数個のセルブロックが密集配列された状態を示した平面図である。
図１２を参照すると、図９〜図１１を参照して上述した配列方法を採択すると、複数個のセルブロック１００は、Ｒ方向の複数個の行（１５１〜１５４）と、Ｃ方向の複数個の列（１６１〜１６４）を形成して配置される。ここで、複数個のセルブロック１００が列を形成するＣ方向、或いはＲ方向は、Ｘ及びＹ方向と各々交差する。本明細書でＸ方向は横方向、Ｙ方向は縦方向、Ｃ及びＲ方向は斜線方向と定義する。
【００３０】
一例として、第２行１５２を構成する複数個のセルブロック１００の各々の角は、第１行１５１を構成する複数個のセルブロック１００の各々の角と接し、第３行１５３を構成する複数個のセルブロック１００の各々の角は、第２行１５２を構成する複数個のセルブロック１００の各々の反対側角と接する。同一の配列原理で、第４行１５４を構成する複数個のセルブロック１００の各々の角は、第３行１５３を構成する複数個のセルブロック１００の各々の反対側角と接する。第１〜第４列（１６１〜１６４）の各々を構成する複数個のセルブロック１００は、斜線方向を形成するように配向（配置）される。
【００３１】
上記のような配置原理によれば、複数個のセルブロック１００の間に空の空間が無くなって、極大化した面積効率を得ることができる。特に、本実施形態によると、セルブロック１００は、従来の図１又は図５に示したように密集配列のための長さの条件に関係がない。従って、後述するようにセルアレイのピッチが減少する、或いはセルアレイを積層することによって、デコーダの大きさ（面積）が拡大された場合にも密集配列が可能になって高いパッキング密度を具現することができる。
【００３２】
図１３は、本発明の第２の実施形態によるセルブロックを含む半導体素子を示した斜視図であり、図１４は、本発明の第２の実施形態によるセルブロックを斜視図で示した構成図である。
図１３及び図１４を参照すると、本発明の第２の実施形態による半導体素子２は、半導体基板２０２上にＸ及びＹ方向に配列された複数個のメモリセル２０５を含むセルアレイ２１０と、Ｘ方向に延長されるワードラインを選択するデコーダ回路２２２を含むＸデコーダ２２０と、Ｙ方向に延長されるビットラインを選択するデコーダ回路２３２を含むＹデコーダ２３０を具備するセルブロック２００とを含む。
【００３３】
半導体製造技術の発展に従って、メモリセル２０５の大きさが減少させることができる。メモリセル２０５の大きさの減少によってメモリセル２０５を構成するトランジスタのピッチＰ１が減少するが、その減少する比率ぐらいのＸデコーダ２２０を構成するトランジスタのピッチＰ２は減少されない。
【００３４】
これによって、限定された面積にデコーダ回路２２２の全てを製造することができないので、デコーダ回路２２２を構成するラインの中、一部をより長く延長させて製造している。その結果、Ｘデコーダ２２０は、複数個のデコーダ領域を含むことによって、Ｘ方向に延長することができ、これによってその大きさがより拡大することができる。このような説明は、Ｙデコーダ２３０にも同様に適用することができてＹデコーダ２３０はＹ方向にその大きさがより拡大することができる。
【００３５】
セルアレイ２１０は、横辺がＬ３長さを有し、縦辺がＬ４長さを有し、第１〜第４頂点（２１１〜２１４）を有する四角形の形態であることができる。Ｘデコーダ２２０は、横辺がＭ３長さを有し、縦辺がＬ４長さを有する四角形の形態である。Ｙデコーダ２３０は、横辺がＬ３長さを有し、縦辺がＭ４長さを有する四角形の形態である。
【００３６】
一例として、図８のセルブロック１００との比較のためにＬ３＝Ｌ１、Ｌ４＝Ｌ２、Ｍ３＞Ｍ１、Ｍ４＞Ｍ２であると仮定する。
下記の表２に記載したようにセルアレイ２１０は、Ｌ３＝Ｌ４であり、Ｌ３×Ｌ４面積を有する正方形の形態である。Ｘデコーダ２２０は、Ｍ３＜Ｌ３であり、Ｍ３×Ｌ４面積を有する長方形の形態である。Ｙデコーダ２３０は、Ｍ４＝Ｍ３＜Ｌ４であり、Ｌ３×Ｍ４面積、即ちＸデコーダ２２０と同一の面積を有する長方形の形態である。そして、Ｘデコーダ２２０は、セルアレイ２１０の第２頂点２１２と第３頂点２１３をつなぐ右辺と接することができ、Ｙデコーダ２３０は、セルアレイ２１０の第３頂点２１３と第４頂点２１４をつなぐ下辺と接することができる。
【００３７】
即ち、第２の実施形態のセルブロック２００は、図８のセルブロック１００と同一に“反転されたＬ”字形、或いは“Ｌ”字形の対称構造であり、セルアレイ２１０の面積Ｌ３×Ｌ４は、セルアレイ１１０の面積Ｌ１×Ｌ２のと同一で、Ｘデコーダ２２０及びＹデコーダ２３０の各々は、Ｘデコーダ１２０及びＹデコーダ１３０の各々に比べて、その大きさ（面積）がより拡大することができる。
【００３８】
【表２】
2010141334.tif 000004
【００３９】
図１５は、第２の実施形態による複数個のセルブロックが密集配列された状態を示した平面図である。
図１５を参照すると、図９〜図１１を参照して上述した配置方法を利用すると、複数個のセルブロック２００をこれらの間に空の領域の発生なく、密集配列することができる。
上述したようにデザインルールの減少によって、Ｘデコーダ２２０及びＹデコーダ２３０の大きさ（面積）を増加されることができる。このような場合、従来のようにセルブロック２００を十字形に設計して、図２に示したような方法に配列する場合、セルブロック２００の間に空の領域が発生してチップ面積の浪費を発生する。しかし、第２の実施形態によれば、セルブロック２００を“反転されたＬ”字形、或いは“Ｌ”字形に設計して図１５に示したように空の領域の発生なく、密集配列することができる。
【００４０】
図１６は、本発明の第３の実施形態によるセルブロックを含む半導体素子を示した斜視図であり、図１７は、本発明の第３の実施形態によるセルブロックを斜視図で示した構成図である。
図１６及び図１７を参照すると、本発明の第３の実施形態による半導体素子３は、半導体基板３０２上にＸ及びＹ方向に配列された複数個のメモリセル３０５を含むセルアレイ３１０と、Ｘ方向に延長されるワードラインを選択するデコーダ回路３２２を含むＸデコーダ３２０と、Ｙ方向に延長されるビットラインを選択するデコーダ回路３３２を含むＹデコーダ３３０を具備するセルブロック３００とを含む。
【００４１】
メモリセル３０５の高集積化を実現させるために、セルアレイ３１０を積層構造に設計することができる。
一例として、セルアレイ３１０を４個の層に積層する。セルアレイ３１０が積層構造であるので、必要なデコーダ回路３２２も積層された構造、或いは水平に拡張された構造に設計する。一例として、Ｘデコーダ３２０は、水平拡張構造のデコーダ回路３２２が配置されるように水平に拡張された複数個のデコーダ領域を含み、結果的にＸ方向にその大きさがより拡大することができる。以上の説明は、Ｙデコーダ３３０にも同様に適用することができて、Ｙデコーダ３３０はＹ方向にその大きさがより拡大することができる。
【００４２】
一例として、複数個のセルアレイ３１０の各々は、横辺がＬ５長さを有し、縦辺がＬ６長さを有し、第１〜第４頂点（３１１〜３１４）を有する四角形の形態である。Ｘデコーダ３２０は、横辺がＭ５長さを有し、縦辺がＬ６長さを有する四角形の形態であることができる。Ｙデコーダ３３０は、横辺がＬ５長さを有し、縦辺がＭ６長さを有する四角形の形態である。
【００４３】
図８のセルブロック１００との比較のために、Ｌ５＝Ｌ１、Ｌ６＝Ｌ２、Ｍ５＞Ｍ１、Ｍ６＞Ｍ２だと仮定する。
下記の表３に記載したように複数個のセルアレイ３１０の各々は、Ｌ５＝Ｌ６であり、Ｌ５×Ｌ６面積を有する正方形の形態である。Ｘデコーダ３２０は、Ｍ５＜Ｌ５であり、Ｍ５×Ｌ６面積を有する長方形の形態である。Ｙデコーダ３３０は、Ｍ６＝Ｍ５＜Ｌ６でＬ５×Ｍ６面積、即ちＸデコーダ３２０と同一の面積を有する長方形の形態である。そして、Ｘデコーダ３２０は、セルアレイ３１０の第２頂点３１２と第３頂点３１３をつなぐ右辺と接することができ、Ｙデコーダ３３０は、セルアレイ３１０の第３頂点３１３と第４頂点３１４をつなぐ下辺と接することができる。
【００４４】
即ち、第３の実施形態のセルブロック３００は、図８のセルブロック１００と同様に“反転されたＬ”字形、或いは“Ｌ”字形の対称構造であり、複数個のセルアレイ３１０の各々の面積Ｌ５×Ｌ６は、セルアレイ１１０の面積Ｌ１×Ｌ２と同一であり、Ｘデコーダ３２０／Ｙデコーダ３３０は、Ｘデコーダ１２０／Ｙデコーダ１３０に比べてその大きさ（面積）がより拡大されている。
【００４５】
【表３】
2010141334.tif 000005
【００４６】
図１８は、第３の実施形態による複数個のセルブロックが密集配列された状態を示した平面図である。
図１８を参照すると、図９〜図１１で説明した上述した配置方法を採択すると、複数個のセルブロック３００が空の領域の発生なく、密集配列させることができる。従って、セルアレイ３１０の積層によってＸデコーダ３２０及びＹデコーダ３３０の大きさ（面積）が拡大されても高密度のパッキングが可能になる。これはセルブロック３００が図８のセルブロック１００に比べてその大きさが変わっても、従来のような密集配列のための長さ制限から自由なためである。
【００４７】
図１９は、本発明の実施形態によるＬ字形のセルブロックと、従来の十字形のセルブロックが占める面積を比較した斜視図である。
図１９を参照すると、図８に示した本実施形態のＬ字形のセルブロック１００と、図２に示した従来の十字形のセルブロック１０において、セルアレイ１１０とセルアレイ１１は、同一の面積を有し、同様にＸデコーダ１２０とＸデコーダ１２は、同一の面積を有し、Ｙデコーダ１３０とＹデコーダ１３も同一の面積を有すると仮定する。
【００４８】
本実施形態のＬ字形のセルブロック１００において、セルアレイ１１０は、Ｌ×Ｌ面積を有する正方形であり、Ｘデコーダ１２０及びＹデコーダ１３０の各々は、Ｍ×Ｌ面積を有する長方形である場合、Ｌ字形のセルブロック１００が占める面積Ａは、以下の数式１で表される。
（数１）
Ｌ字形のセルブロックが占める面積Ａ＝（Ｌ＋Ｍ）２−Ｍ２
上記の数式１で図１９の斜線が引いている領域１５０の面積Ｍ２は、図７、８、１２から分かるようにＬ字形のセルブロック１００が占める面積Ａに含まれない。
【００４９】
従来の十字形のセルブロック１０において、セルアレイ１１は、Ｌ×Ｌ面積を有する正方形であり、Ｘデコーダ１２及びＹデコーダ１３の各々は、２×（Ｍ／２×Ｌ）＝Ｍ×Ｌ面積を有する長方形である場合、十字形のセルブロック１０が占める面積Ｂは、以下の数式２で表される。
（数２）
十字形のセルブロックが占める面積Ｂ＝（Ｌ＋Ｍ）２
上記の数式２で図１９の斜線が引いている領域１５は、図２から分かるように十字形のセルブロック１０が占める面積Ｂに含まれる。
【００５０】
数式１及び２を比較して見ると、本実施形態のＬ字形のセルブロック１００は、従来の十字形のセルブロック１０に比べて、Ｍ２ぐらいの面積の利得を得ることができる。
【００５１】
次の数式３は、図１９に示したように、本実施形態のＬ字形のセルブロック１００及びその配列方法を使用する際に従来の十字形セルブロック１０及びその配列方法と比較してどれぐらいの面積減少の効果を得ることができるかを％数値に換算したものである。
（数３）
面積減少比Ａ／Ｂ＝｛（Ｌ＋Ｍ）２−Ｍ２｝／｛（Ｌ＋Ｍ）２｝＝｛（１＋Ｍ／Ｌ）２−（Ｍ／Ｌ）２｝／（１＋Ｍ／Ｌ）２
【００５２】
上記の数式３で面積（大きさ）の減少比、即ち従来の十字形のセルブロック１０に比べて本実施形態のＬ字形のセルブロック１００の面積（大きさ）の減少比Ａ／ＢをＭ／Ｌを変数にしたグラフに表して図２０を得ることができる。
【００５３】
図２０を参照すると、デコーダの大きさＭがセルアレイの大きさＬの約５０％水準である場合に面積減少比Ａ／Ｂは、概略８８％程度である。これは、Ｍ値をＬ値の１／２程度に設定した場合に本実施形態のセルブロック１００は、従来のセルブロック１０が基板で占める面積Ｂの約８８％程度を占め、従って、約１２％程度の面積を減少させることができることを意味する。
【００５４】
このような面積の減少効果は、Ｍ／Ｌが大きくなるほど増大される。例えば、セルアレイの大きさＬは、変わらないが、デコーダの大きさＭが大きくなる場合に面積の減少効果が大きくなる。このような例として図１４を参照して説明したように、ピッチ減少によってデコーダの大きさが拡大される場合、或いは図１７を参照して説明したようにセルアレイの積層によってデコーダの大きさが拡大される場合がある。数式３によると、図１４のセルブロック２００、或いは図１７のセルブロック３００が図８のセルブロック１００に比べて、従来のセルブロック１０に比べて面積の減少効果がより大きいということを分かる。
【００５５】
以下の数式４は、図１６〜図１８を参照して説明したようにデコーダ大きさの増加がセルアレイの積層によって線形的に現れる場合、面積減少比Ａ／Ｂを計算したものである。
上記の数式３からＭ／Ｌをｋｎ／Ｌ０に代替すると、次のような数式４を得ることができる。
（数４）
面積減少比Ａ／Ｂ＝｛（１＋ｋｎ／Ｌ０）２−（ｋｎ／Ｌ０）２｝／（１＋ｋｎ／Ｌ０）２
＝｛（１＋ｋｎ）２−（ｋｎ）２｝／（１＋ｋｎ）２
ここで、Ｌ０はＬの特定値（例えば、１）を示し、ｎはセルアレイの積層数を示し、ｋはセルアレイの大きさＬに対したデコーダの大きさＭの百分率を示す。
【００５６】
上記の数式４で面積（大きさ）の減少比Ａ／Ｂ、即ち従来の十字形のセルブロック１０に比べて本実施形態のＬ字形のセルブロック１００の面積（大きさ）の減少比Ａ／Ｂをセルアレイの積層数ｎを変数にしたグラフに表して図２１を得ることができる。
【００５７】
図２１を参照すると、ｋ値が約０．０５、０．１、０．２、０．３である場合、即ちデコーダの大きさＭがセルアレイの大きさＬの約５％、１０％、２０％、３０％水準である場合、セルアレイの積層数ｎによって、ある程度までセルブロックが占める面積が減少するのかが分かる。一例として、セルアレイの大きさＬに比べてデコーダの大きさＭが概略２０％程度である場合、１４層のセルアレイ積層構造を具現する際に従来に比べて約５０％程度の面積の減少効果がある。面積の減少効果は、積層数ｎが大きくなるほどより効率的であることが分かる。これは、図１７に示したようにセルアレイがより多く積層されるほど、デコーダ面積がより大きくなり、これによって面積の減少効果がより増加することが分かる。
【００５８】
図２２、２４、２６、２８は、本発明の変形実施形態によるセルブロックを示した平面図であり、図２３、２５、２７、２９は、本発明の変形実施形態によるセルブロックを密集配列の状態を示した平面図である。
図２２を参照すると、本発明の変形実施形態のセルブロック４００は、セルアレイ４１０と、セルアレイ４１０の右辺に接するＸデコーダ４２０と、セルアレイ４１０の下辺に接するＹデコーダ４３０と、を含み、Ｘデコーダ４２０とＹデコーダ４３０の大きさが同一であるＬ字形の対称構造であることができる。
【００５９】
一例として、セルアレイ４１０は、正方形の形態であり、Ｘデコーダ４２０とＹデコーダ４３０は、セルアレイ４１０と同一な面積の正方形の形態であることができる。従って、セルブロック４００の面する両辺の長さは、２：１であることができる。一例として、セルブロック４００の一側辺Ｄ１は、他側辺Ｄ２に比べて２倍の長さ（Ｄ１：Ｄ２＝２：１）を有することができる。
このように、本変形実施形態のセルブロック４００は、Ｄ１：Ｄ２＝２：１の長さ条件を満足するので、二つのセルブロック４００の中、何れか一つのセルブロック４００に対してその他のセルブロック４００が点対称されるように反転させて配列することができる。
【００６０】
一例として、何れか一つのセルブロック４００のＸデコーダ４２０及びＹデコーダ４３０は、反転されたその他のセルブロック４００のＸデコーダ４２０と接するようにすることができる。このように、一対のセルブロック４００が点対称を形成するように配列すると、図２３に示すような密集配列を具現することができる。他の例として、セルブロック４００を密集配列することにおいて、図９〜図１１を参照して説明した配置方法を採択することによって、セルブロック４００の間に空の領域を発生させず、密集配列を具現することができる。
【００６１】
図２４を参照すると、本発明の他の変形実施形態のセルブロック５００は、セルアレイ５１０と、セルアレイ５１０の右辺に接するＸデコーダ５２０と、セルアレイ５１０の下辺に接するＹデコーダ５３０とを含み、Ｘデコーダ５２０とＸデコーダ５３０の大きさが相違するＬ字形の非対称構造であることができる。このような非対称は、セルアレイ５１０のワードラインとビットラインのピッチが互いに異なって、Ｘデコーダ５２０の領域とＹデコーダ５３０の領域が相違する場合に用いることができる。セルブロック５００が非対称構造であっても、密集配列のための長さ制限を受けないので、図９〜図１１を参照して説明した配置方法を適用させて図２５のような密集配列を具現することができる。
【００６２】
図２６を参照すると、本発明のまた他の変形実施形態のセルブロック６００は、図２４のセルブロック５００のようにワードラインとビットラインのピッチが互いに異なって、Ｘデコーダ６２０とＸデコーダ６３０の大きさが相異であるＬ字形の非対称構造であることができる。セルブロック５００とは異なり、セルブロック６００の一側辺Ｅ１が他側辺Ｅ２に比べて２倍の長さを有することができる。このように、また他の変形実施形態のセルブロック６００は、Ｅ１：Ｅ２＝２：１長さ条件を満足するので、図２２を参照して説明したように一対のセルブロック６００が点対称を形成するように配列すると、図２７に示すような密集配列が具現することができる。他の例として、図９〜図１１を参照して説明した配置方法を採択して複数個のセルブロック６００を密集配列することができる。
【００６３】
図２８を参照すると、本発明のまた他の変形実施形態のセルブロック７００は、セルアレイ７１０と、セルアレイ７１０の右辺に接するＸデコーダ７２０と、セルアレイ７１０の下辺に接するＹデコーダ７３０とを含むＬ字形構造であることができる。セルブロック７００は、対称形、或いは非対称型の構造であることができる。セルブロック７００には、センスアンプ、抵抗、バッファ、ドライバなどのような周辺回路との接続のための接続回路が配置される、いわゆる接続領域（７２５、７３５）がさらに含むことができる。例えば、接続領域７２５、７３５は、Ｘデコーダ７２０を選択する接続回路を含む第１接続領域７２５と、Ｙデコーダ７３０を選択する接続回路を含む第２接続領域７３５とを含むことができる。
【００６４】
第１接続領域７２５は、Ｘデコーダ７２０と並べて配置され、第２接続領域７３５は、Ｙデコーダ７３０と並べて配置することが望ましい。これは、セルブロック７００の全体構造をＬ字形に設計することによって、図９〜図１１を参照して説明した配置方法を適用させることができるためである。上記配置方法を利用すると、図２９に示すような密集配列を得ることができる。セルブロック７００の密集配列とセルブロック７００の対称構造とは関係ないことは上述した。
【００６５】
図２９を参照すると、上述したセンスアンプ回路、或いは抵抗素子などのような周辺回路と接続領域（７２５、７３５）は、斜線形態の接続配線（７４０、７５０）によって電気的に接続される。接続配線（７４０、７５０）は、セルアレイ７１０が形成された高さより、より高い領域に形成し配置することができる。
【００６６】
一例として、第１接続領域７２５は、左側上方から右側下方へななめに延長された第１接続配線７４０と接続され、第２接続領域７３５は、左側下方から右側上方へななめに延長された第２接続配線７５０と接続される。第１接続配線７４０は、第１接続領域７２５を通じてＸデコーダ７２０を選択する配線をはじめとして、入出力Ｉ／Ｏ配線、その他の信号を伝達する配線などを含む複数個の配線に形成することができる。第２接続配線７５０は、第１接続配線７４０と同様に第２接続領域７３５を通じてＹデコーダ７３０を選択する配線を含む複数個の配線に形成することができる。
【００６７】
第１接続配線７４０によって複数個のＸデコーダ７２０の中、少なくとも何れか一つが選択され、第２接続配線７５０によって複数個のＹデコーダ７３０の中、少なくとも何れか一つが選択される。従って、第１及び第２接続配線７４０、７５０によって複数個のセルブロック７００の中、何れか一つ又はその以上のセルブロック７００を選択することができる。他の例として、第１接続配線７４０は、Ｘデコーダ７２０に沿ってジグザグ形態に配置し、第２接続配線７５０は、Ｙデコーダ７５０に沿ってジグザグ形態に配置することができる。
【００６８】
図３０は、本発明の多様な実施形態によるセルブロックを含むメモリ素子を具備したメモリカードを示したブロック図である。
図３０を参照すると、上述した本発明の多様な実施形態によるセルブロック１００〜７００が、例えばフラッシュメモリセルブロックである場合にこれらのフラッシュメモリセルブロックを含むフラッシュメモリ１２１０は、メモリカード１２００として応用することができる。
【００６９】
一例として、メモリカード１２００は、ホストとフラッシュメモリ１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を含むことができる。ＳＲＡＭ１２２１は、中央処理処置１２２２の動作メモリとして使われる。ホストインタフェース１２２３は、メモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。誤り修正コード１２２４は、フラッシュメモリ１２１０から読み出されたデータに含まれる誤りを検出及び訂正することができる。メモリインタフェース１２２５は、フラッシュメモリ１２１０とインタフェーシングする。中央処理処置１２２２は、メモリコントローラ１２２０のデータ交換のための諸般制御動作を実行する。
【００７０】
図３１は、本発明の多様な実施形態によるセルブロックを含むメモリ素子を応用した情報処理システムを示したブロック図である。
図３１を参照すると、情報処理システム１３００は、上述したフラッシュメモリセルブロックを含むフラッシュメモリを具備したフラッシュメモリシステム１３１０を含む。情報処理システム１３００は、モバイル機器、或いはコンピュータなどを含む。一例として、情報処理システム１３００は、フラッシュメモリシステム１３１０と各々のシステムバス１３６０に電気的に連結されたモデム１３２０と、中央処理処置１３３０と、ＲＡＭ１３４０と、ユーザインタフェース１３５０とを含む。
【００７１】
フラッシュメモリシステム１３１０には、中央処理処置１３３０によって処理されたデータ又は外部から入力されたデータが格納することができる。情報処理システム１３００は、メモリカード、半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）に提供することができる。一例として、フラッシュメモリシステム１３１０は、半導体ディスク装置ＳＳＤとして構成することができ、この場合、情報処理システム１３００は、大容量のデータをフラッシュメモリシステム１３１０に安定的に、そして信頼性を有して格納することができる。
【００７２】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【００７３】
本発明は、半導体メモリ素子を使用する種々の電子製品に好適に適用可能である。
【符号の説明】
【００７４】
１００、２００、３００    セルブロック
１０２、２０２、３０２    半導体基板
１０５、２０５、３０５    セル（メモリセル）
１１０、２１０、３１０    セルアレイ
１２０、２２０、３２０    Ｘデコーダ
１２２、１３２、２２２、２３２、３２２、３３２    デコーダ回路
１３０、２３０、３３０    Ｙデコーダ
【図１】
2010141334.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010141334.tif 000018
【図１４】
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【図１５】
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【図１６】
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【図１７】
2010141334.tif 000022
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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