(57)【要約】【課題】CPRI(Common Public Radio Interface)規格準拠の通信装置をインターフェースするCPRIインターフェース用論理内部のfast C&M(Control & Management)データ用論理の正常動作を維持し、また、仮に、異常な動作状態にスタックした場合であっても、正常な動作状態に復帰させる。【解決手段】CPRIインターフェース用論理の外部からCPRIの転送フォーマットに基づいてfast C&Mデータの入出力状況を監視することにより、fast C&Mデータ用論理の動作状態を推定する。ここで、推定結果がアイドル状態であった場合、fast C&Mデータ用論理を強制的に初期化する。【選択図】図１
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【特許請求の範囲】
【請求項１】
CPRI(Common Public Radio Interface)規格準拠の通信装置をインターフェースするインターフェース回路であって、
前記通信装置間の通信におけるC&M(Control & Management)データとして、fast C&Mデータを使用する場合に、
fast C&Mデータとして前記インターフェース回路に入力されるMII(Media
Independent Interface)データが無いことを確認するMIIデータ検出手段と、
前記インターフェース回路から出力されるCPRIフォーマットデータ中のfast C&Mデータ区間に対し、4B5Bコードのアイドルデータの検出を行うアイドルデータ検出手段と、
前記MIIデータ検出手段により前記MII入力データが無いことが検出されると共に、前記アイドルデータ検出手段により前記アイドルデータが検出される場合に、前記インターフェース回路のfast C&Mデータ処理をリセットするリセット発行手段を有する
インターフェース回路。
【請求項２】
CPRI規格準拠の通信装置をインターフェースするインターフェース回路であって、
前記通信装置間の通信におけるC&Mデータとして、fast C&Mデータを使用する場合に、
前記インターフェース回路に入力されるCPRIフォーマットデータ中のfast C&Mデータ区間に対し、4B5Bコードのアイドルデータの検出を行うアイドルデータ検出手段と、
fast C&Mデータとして前記インターフェース回路から出力されるMIIデータが無いことを確認するMIIデータ検出手段と、
前記アイドルデータ検出手段により前記アイドルデータが検出されると共に、前記MIIデータ検出手段により前記MII入力データが無いことが検出される場合に、前記インターフェース回路のfast C&Mデータ処理をリセットするリセット発行手段を有する
インターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信システムにおける、基地局装置のユニット間接続に使用されるCPRI(Common Public Radio Interface）規格にかかわり、特に、制御・監視用データの転送のロバスト性を向上できる回路に関する。
【背景技術】
【０００２】
CPRIは、REC(Radio Equipment Control)及びRE(Radio Equipment)という要素に分割した構成を持つ無線基地局装置において、REC-RE間あるいは、RE-RE間で、データ転送を行うための規格である（［非特許文献１］を参照）。このとき各装置はMII(Media Independent Interface)を介して図２に示すインターフェース部（回路）と接続し、そこでMIIとCPRIとのインターフェースをとることで通信相手側の装置と相互接続する。
【０００３】
図２のインターフェース部の主な構成は、データをシリアライズ／デシリアライズするシリアライズ／デシリアライズ（SerDes）部２−１、ユーザー・プレーン／C&M(Control &
Management)プレーン／同期用データを時分割多重し、CPRI規格で規定されたフレームを構築して送信フレームデータを出力する送信側CPRIフレーマ２−２、受信したCPRI準拠のフレームデータからユーザー・プレーン／C&Mプレーン／同期用データを分離する受信側CPRIフレーマ２−３、である。
【０００４】
ここで、CPRIにおけるデータフレームのフレーム構成を図８に示す。
最も基本となるベーシック・フレーム８―１は、１６ワード構成となっている。このとき１ワードあたりのビット数はシリアル転送速度に応じた値となる。例えば、シリアル転送を1.2288Gbpsで行う場合であれば、1ワードあたり、16ビットとすることが規格により定められている。また、ベーシック・フレームの１６ワードのうち、先頭の１ワードは、コントロール・ワードの転送用、残りの１５ワードが、ユーザーデータの通信用である。
【０００５】
また上記ベーシック・フレーム８−１は、２５６個単位でハイパー・フレーム８−２を構成する。さらに、ハイパー・フレームは、１５０個単位でノード・Ｂ・フレーム８−３を構成する。
【０００６】
続いて、図２に示したCPRIフレーマ（受信フレーマ及び送信フレーマ）とその周辺回路を含めたCPRIインターフェース用論理部の構成を図３に示す。
図３のCPRIインターフェース用論理部の各構成をそれぞれ説明する。尚、図２と同一の構成については、同一の符号を付している。
【０００７】
送信側では、送信側CPRI制御部３−１で規定するタイミングと、図８のフレームフォーマットに従い、送信データ（ユーザー・プレーン／C&Mプレーン／同期用データ）が送信側CPRIフレーマ２−２においてCPRIデータフレーム内に埋め込まれる。そして、送信側CPRIフレーマ２−２の出力であるフォーマット済み送信データは、SerDes部２−１でシリアライズされ、通信相手側の装置に出力される。
【０００８】
一方、受信側では、通信相手側の装置の出力信号がSerDes部２−１でデシリアライズされ、CPRIフォーマットデータとして受信側CPRIフレーマ２−３に入力される。受信側CPRIフレーマ２−３においてCPRIフォーマットデータはユーザー・プレーン／C&Mプレーン／同期用データに分離される。また受信側CPRI制御部３−２は、受信側CPRIフレーマ２−３におけるデータ分離タイミングに基づき受信側の動作を制御する。
【０００９】
ここで、C&Mプレーンには、CPRI規格に則りデータの送受信を行う機器の制御を行うために利用するfast C&Mデータが含まれている。fast C&Mデータはユーザー・プレーンや同期用データなどと同様にRECまたはREの送信側で生成され、MII経由で外部と送受されるEthernet（登録商標）系のデータである。
【００１０】
MIIを介してこのfast C&Mデータを入出力するためには、データ転送クロック系の乗せ換えと4B5B変換というデータ変換が必要となる。そこで送信側でこの処理を行うのが、fast C&Mデータ用の論理部である、送信側MIIインターフェース３−３である。また受信側でこれを行うのが、fast C&Mデータ用の論理部である、受信側 MIIインターフェース３−４である。
これら送信側MIIインターフェース３−３及び受信側 MIIインターフェース３−４の内部構成を図４に示す。
【００１１】
図４（ａ）は受信側MIIインターフェース３−３の内部構成である。まず、送信されるMIIデータ（Tx MIIデータ）はバッファ４−１及びバッファ制御部４−２に入力される。バッファ制御部４−２は、図３のCPRI送信制御部３−１から通知される送信フレームタイミングと入力されるMIIデータに基づいてバッファ４−１における書き込み状態と読み取り状態を制御する。
【００１２】
また、4B5Bエンコーダ４−３は、図７に示す対応テーブルに従ってMIIデータ（４ビット）を５ビットのコードにエンコードして出力する。このテーブルに従ってエンコードすることにより、MIIのデータが存在する区間は、５ビットの、非ALL‘１’のコード（IDLE以外のコード）に変換される。
【００１３】
図４（ｂ）は受信側MIIインターフェース３−４の内部構成である。まず、4B5Bデコーダ４−６は、上記の4B5Bエンコードとは逆に図７に示す対応テーブルに従って、受信したfast C&Mデータ（５ビット）を４ビットのMIIのデータのコードに変換してバッファ４−４及びバッファ制御部４−５へ出力する。バッファ制御部４−５は、図３のCPRI受信制御部３−５から通知される受信フレームタイミングと、４ビットに変換されたMIIデータに基づいてバッファ４−４における書き込み状態と読み取り状態を制御する。
【００１４】
ここで、送信側・受信側ともに一旦バッファリングするのは、MIIのデータとして入出力するデータのレートと、送信側・受信側CPRIフレーマの処理レートとの間に、速度差があるため、バッファにおいて送出タイミングの調整を行うためである。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】CPRI Specification V3.0 (2006-10-20)
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記の送信側 MIIインターフェース３−３及び受信側 MIIインターフェース３−４に、何らかの原因で不正なデータが入力された場合、インターフェース内部のバッファ制御部が異常なステータスにスタックするケースが発生する。例えば次のケースが想定される。
【００１７】
送信側ではMIIのデータ入力側からのパケットの有無と送信フレームタイミングだけに基づいて、内部バッファ４−１への書き込みが行われる。しかし、MIIのデータ入力側に一時的に異常が発生し、fast C&M転送レートの上限を超える大量の不正パケットが入力された場合であっても同様に内部バッファ４−１への書き込みが行われる。そのため、こうした不正パケット入力時に、書き込み回数がパケット数管理の上限を超えることにより、リード側／ライト側のパケット数管理にずれが生じる可能性がある。このずれの結果、実際にはバッファ内にリード可能なパケットがあるにもかかわらず、バッファ読み出しステータスに遷移できない状態が発生する。
【００１８】
一方、受信側においても想定される異常発生条件の例として、通信の相手側装置の誤動作等により、CPRIのfast C&Mデータ（4B5Bデコード前のデータ）に、一定以上のアイドル（IDLE）区間コードが挿入されない場合があげられる。通常、MIIインターフェースに入力されるデータパケットの間隔は、一定以上のアイドル区間が存在する。このため、受信側論理のパケット終了判定も、このアイドル区間の存在を前提としているものがある。このような論理に上述のような、一定以上のアイドル区間コードが挿入されていないデータが入力されると、パケット受信完了を識別できないため、バッファ読み出しステータスへ遷移できなくなる。
【００１９】
こうした制御異常の発生条件は、基本的には設計段階で想定可能である。しかしながら、図３の破線で示した枠内の部分については、CPRI用にFPGA(Field Programmable Gate Array)ベンダーやサードパーティからIP(Intellectual Property) として提供される場合も多い。そのため、これらIPを使用するなど、fast C&Mデータ用論理への機能追加や内部監視に制限がある場合、対処が困難である。
【課題を解決するための手段】
【００２０】
上記の課題を解決するため、本発明は、CPRI規格準拠の通信装置をインターフェースするインターフェース回路であって、前記通信装置間の通信におけるC&Mデータとして、fast C&Mデータを使用する場合に、fast C&Mデータとして前記インターフェース回路に入力されるMIIデータが無いことを確認するMIIデータ検出手段と、前記インターフェース回路から出力されるCPRIフォーマットデータ中のfast C&Mデータ区間に対し、4B5Bコードのアイドルデータの検出を行うアイドルデータ検出手段と、前記MIIデータ検出手段により前記MII入力データが無いことが検出されると共に、前記アイドルデータ検出手段により前記アイドルデータが検出される場合に、前記インターフェース回路のfast C&Mデータ処理をリセットするリセット発行手段を有することを特徴とするものである。
【００２１】
また、本発明は、CPRI規格準拠の通信装置をインターフェースするインターフェース回路であって、前記通信装置間の通信におけるC&Mデータとして、fast C&Mデータを使用する場合に、前記インターフェース回路に入力されるCPRIフォーマットデータ中のfast C&Mデータ区間に対し、4B5Bコードのアイドルデータの検出を行うアイドルデータ検出手段と、fast C&Mデータとして前記インターフェース回路から出力されるMIIデータが無いことを確認するMIIデータ検出手段と、前記アイドルデータ検出手段により前記アイドルデータが検出されると共に、前記MIIデータ検出手段により前記MII入力データが無いことが検出される場合に、前記インターフェース回路のfast C&Mデータ処理をリセットするリセット発行手段を有することを特徴とするものである。
【００２２】
また、本発明は、CPRIインターフェース用論理部の外部から、CPRIの転送フォーマットに基づいて、fast C&Mデータの入出力状況を監視する。この結果を踏まえ、fast C&Mデータ用論理の動作状態を推定し、ここで推定結果がアイドル状態となった場合に、fast C&Mデータ用論理を、強制的に初期化する。
【００２３】
具体的には、送信側の場合、fast C&MデータとしてMIIインターフェース側から入力されるデータがないこと、および、CPRIフォーマット後のデータにおけるfast C&Mデータマッピング位置の内容がアイドルに相当するALL‘1’の継続となっていること、を監視することでfast C&Mデータ用論理の動作状態がアイドル状態となっていることを検出する。前者は、MIIインターフェース側からの入力データがないことの監視であり、後者は、内部処理遅延や送信タイミング調整による入力済みデータが確実に送信されたことの監視である。いずれの監視結果からもアイドルと見なせる場合に、送信側のfast C&Mデータ用論理を初期化する。
【００２４】
一方、受信側の場合は、送信側と対向の動作となるため、受信したCPRIフォーマットデータの、fast C&Mデータマッピング位置が、アイドルに相当するALL‘1’となっていること、および、fast C&MデータとしてMII側に出力中のデータがないこと、を監視することにより、fast C&Mデータ用論理の動作状態がアイドル状態となっていることを検出する。送信側と同様に、いずれの監視結果からもアイドルと見なせる場合に、受信側のfast C&Mデータ用論理を初期化するものである。
【発明の効果】
【００２５】
本発明によれば、CPRIのfast C&Mデータ用論理が、前述の不正送信データ／不正受信データにより誤動作状態にスタックしたとしても、ユーザー・プレーンの接続を切断せずに、fast C&Mデータ用論理を正常な動作に復旧させることが可能である。このため、REC-RE間またはRE-RE間のデータ転送のロバスト性を向上する効果がある。特に、IPとして提供されるCPRIインターフェース用論理を使用する場合のように、fast C&Mデータ用論理の動作ステータス確認に制限があるケースで効果的である。
【図面の簡単な説明】
【００２６】
【図１】本発明におけるCPRIインターフェース用論理部の構成
【図２】CPRIに基づくシリアルデータ転送の概略
【図３】従来のCPRIインターフェース用論理部の構成
【図４】fast C&Mデータ用論理（MIIインターフェース）の内部構成
【図５】送信MIIデータ（MII TxData）と、データ・イネーブル・フラグ（MII TxEN）との関係
【図６】受信MIIデータ（MII RxData）と、データ・バリッド・フラグ（MII RxDV）との関係
【図７】4B5Bコード変換テーブル
【図８】CPRIデータのフレーム構成
【図９】ハイパー・フレーム内部のサブチャネル構造
【図１０】ハイパー・フレームにおけるfast C&Mデータ転送タイミング
【図１１】送信MIIインターフェース動作状態推定用論理における強制リセット発生条件の例
【図１２】受信MIIインターフェース動作状態推定用論理における強制リセット発生条件の例
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態について説明する。なお、以下では従来のCPRIインターフェース用論理部にはない本発明特有の構成を中心に説明する。
図１は、本発明を適用したCPRIインターフェース用論理部の構成である。このうち、図２及び図３と同一の符号の付された構成については図２及び図３の構成と同様であり、説明は省略する。
【００２８】
送信側MIIインターフェース３−３には、送信論理和回路１−１を介して、リセット信号が入力される。リセット条件としては、従来と同様、ブート直後等に行う通常のリセット入力（RESET）と、本発明に特有である、送信MIIインターフェース動作状態推定用論理１−３が出力する強制リセット入力（Tx MII FORCE RESET）の２系統が存在する。
【００２９】
上記の送信論理和回路１−１から、受信側MIIインターフェース３−３のバッファ制御部４−２に対してリセット信号が入力されると、バッファ制御部４−２及びバッファ４−１において初期化が実行される。つまり、上記のリセット条件を満たす場合に、送信側MIIインターフェース３−３の内部状態が初期化されることになる。
【００３０】
続いて、本発明に特有の構成である送信MIIインターフェース動作状態推定用論理１−３について説明する。
送信MIIインターフェース動作状態推定用論理１−３へは、送信側MIIインターフェース３−３のMII側へ入力されるTx MIIデータ（制御データを含む）及び、送信側CPRIフレーマ２−２から出力されるデータの、２つのデータが入力される。
【００３１】
このとき、送信MIIインターフェース動作状態推定用論理１−３は、以下の条件に基づき強制リセット信号（Tx MII FORCE RESET）を送信論理和回路１−１に対して出力する。
送信MIIインターフェース動作状態推定用論理１−３における強制リセット起動条件の一例を図１１に示す。以下、図１１のフローチャートに沿ってこの強制リセット起動条件について説明する。
【００３２】
［S１−１］
送信MIIインターフェース動作状態推定用論理１−３では、入力されるTx MIIデータ信号に付加されているMII TxEN（Transmit Enable）信号の状態を監視する。そして、このMII TxEN信号が１ハイパー・フレーム（８−２）以上のデータ区間で“Low”の状態を継続していることを検出する（S１−１）。
【００３３】
ここで、TxEN信号はMIIデータ（MII TxData）に付加された１ビットの制御データであり、図５に示すようにMIIデータとして有効データが存在する場合には“High”、存在しない場合には“Low”の状態を持つものである。つまり、MII TxEN信号が“Low”を継続するデータ区間には有効データが存在しない。
【００３４】
［S１−２］
S１−１においてMIIデータについて１ハイパー・フレーム以上のデータ区間で継続して有効データが存在しないことを検出すると、続いて、送信側CPRIフレーマ２−２から出力されるデータを確認し、当該タイミングで確認したデータの区間がfast C&Mデータ区間であるか否かを判定する（S１−２）。
【００３５】
なお、CPRIフォーマットのハイパー・フレーム内におけるfast C&Mデータ出力タイミングは、CPRIの規格において、図９のように規定されている。
図９に示すように、ハイパー・フレーム内は、サブチャネル化されている。サブチャネル番号:Xs、サブチャネル内インデックス:Nsと、ベーシック・フレーム番号:Xとの間には、X = Ns + 64× Xsの関係がある。
【００３６】
fast C&Mデータは、p＋64×Xs≦ X ≦ 63＋64×Xsのコントロール・ワードの位置にマッピングされることになる。ここで、ｐは、fast C&M開始ポインタである。このfast C&M開始ポインタは、CPRI規格により、X = 194のコントロール・ワード位置を使用し、p = 20〜63の範囲で指定することが規定されている。値そのものは、システムにより任意で選択可能である。
【００３７】
図１０は、p ＝32が指定された場合の例である。このとき、32＋64×Xs ≦ X ≦ 63＋64×Xsのベーシック・フレームの先頭ワード（コントロール・ワード）に、fast C&Mデータがマッピングされており、S１−２では、確認したデータがこの区間（ベーシック・フレーム）のものであるか否かを判定する。
【００３８】
［S１−３］
送信側CPRIフレーマ２−２から出力されるデータ区間がfast C&Mデータがマッピングされる区間であることを検出すると、当該データ区間のコントロール・ワードがALL ‘１’、つまり4B5Bコードにおけるアイドル状態であるか否かを判定する（S１−３）。
【００３９】
なお、fast C&Mデータとしてコントロール・ワードの位置に埋め込まれるデータは、4B5B後のデータであるが、コントロール・ワードのいずれのビットが4B5Bコードの境界であるかを示すタイミング信号は生成されない。しかし、4B5Bコード種別において、アイドル状態はALL‘１’のデータであるので、他の有効なデータには必ず‘0’データが含まれる。加えて、C&Mデータは常に連続して送信されるデータではないため、必ずALL‘1’が連続するアイドル期間が存在することから、アイドル状態は比較的容易に検出することができる。
【００４０】
［S１−４］
続いて、当該コントロール・ワードのデータがアイドル状態であることを検出すると、再び、送信側MIIインターフェース３−３に入力されるTx MIIデータ信号に付加されているMII TxEN信号の状態を検出・確認し、当該TxEN信号が“Low”の状態であるか否かを判定する（S１−４）。これにより、送信側CPRIフレーマ２−２から出力されるデータを確認中に新たにTx MIIデータが入力されていないことを再確認する。
【００４１】
［S１−５］
当該TxEN信号が“Low”の状態であることを検出すると、送信MIIインターフェース動作状態推定用論理１−３は、送信論理和回路１−１へ強制リセット信号を出力する（S１−５）。これにより、送信側MIIインターフェース３−３の内部状態が強制的に初期化される。
【００４２】
つまり、上記の処理では、fast C&MデータとしてMIIインターフェース側から入力されるデータがないことをS１−１及びS１−４において監視する。更に、送信側CPRIフレーマ２−２から出力されたCPRIフォーマット後のデータにおけるfast C&Mデータマッピング位置の内容が、アイドルに相当するALL‘1’の継続となっていることをS１−２及びS１−３において監視することで、アイドル状態を検出する。
前者は、Tx MIIデータの入力がないことの監視であり、後者は、内部処理遅延や送信タイミング調整による入力済みデータが確実に送信されたことの監視である。そして、いずれの監視結果からも送信側MIIインターフェース３−３がアイドル状態と推定できる場合に、送信側のfast C&Mデータ用論理、つまり送信側MIIインターフェース３−３の内部状態を初期化する。
【００４３】
一方、受信側MIIインターフェース３−４には、受信論理和回路１−２を介して、リセット信号が入力される。リセット条件としては、従来と同様、ブート直後等に行う通常のリセット入力（RESET）と、本発明に特有である、受信MIIインターフェース動作状態推定用論理１−４が出力する強制リセット入力（Rx MII FORCE RESET）の２系統が存在する。
【００４４】
上記の受信論理和回路１−２から、受信側MIIインターフェース３−４のバッファ制御部４−５に対してリセット信号が入力されると、バッファ制御部４−５及びバッファ４−４において初期化が実行される。つまり、上記のリセット条件を満たす場合に、受信側MIIインターフェース３−４の内部状態が初期化されることになる。
【００４５】
続いて、本発明に特有の構成である受信MIIインターフェース動作状態推定用論理１−４について説明する。
受信MIIインターフェース動作状態推定用論理１−４へは、受信側MIIインターフェース３−４からMII側へ出力されるRx MIIデータ（制御データを含む）及び、受信側CPRIフレーマ２−３へ入力されるデータの、２つのデータが入力される。
【００４６】
このとき、受信MIIインターフェース動作状態推定用論理１−４は、以下の条件に基づき強制リセット信号（Rx MII FORCE RESET）を受信論理和回路１−２に対して出力する。
受信MIIインターフェース動作状態推定用論理１−４における強制リセット起動条件の一例を図１２に示す。以下、図１２のフローチャートに沿ってこの強制リセット起動条件について説明する。
【００４７】
［S２−１］
受信MIIインターフェース動作状態推定用論理１−４では、まず、受信側CPRIフレーマ２−３へ入力されるデータを監視する。そして、入力されるCPRIフォーマットのデータにおいて、fast C&Mデータ区間が終了するタイミングを検出する（S２−１）。
【００４８】
なお、CPRIフォーマットにおけるfast C&Mデータ区間の検出方法は、前述の通りである。つまり、ハイパー・フレーム内におけるfast C&Mデータ出力タイミングは、送信側同様、図１０に示す関係になっていることから予め知ることができる。また、受信データからのコントロール・ワード抽出に関しても同一のフレーム構造であるため、送信側と同様である。
【００４９】
［S２−２］
fast C&Mデータ区間が終了するタイミングを検出すると、当該タイミングを検出した時点のデータ区間（ベーシック・フレーム）のコントロール・ワードがALL ‘１’、つまり4B5Bコードにおけるアイドル状態であるか否かを判定する（S２−２）。
【００５０】
［S２−３］
続いて、fast C&Mデータ区間が終了した時点のコントロール・ワードのデータがアイドル状態であることを検出すると、リセットが可能であることを保証するため、当該コントロール・ワードが非fast C&Mデータ区間であるか否かを判定する（S２−３）。ここで、当該コントロール・ワードがfast C&Mデータ区間に含まれるものではない場合、受信側CPRIフレーマ２−３へfast C&Mデータが入力されないことが確認されることとなる。
【００５１】
［２−４］
続いて、fast C&Mデータ区間ではないことを確認することにより、受信側CPRIフレーマ２−３へfast C&Mデータが入力されないことが確認されると、受信MIIインターフェース動作状態推定用論理１−４では、受信側MIIインターフェース３−４から出力されるRx MIIデータ信号に付加されているMII RxDV（Received Data Valid）信号の状態を監視する。そして、このMII RxDV信号について立ち下がりが発生することを検出する（S２−４）。
【００５２】
RxDV信号は前述のTxEN信号と同様、MIIデータ（MII RxData）に付加された１ビットの制御データであり、図６に示すようにMIIデータとして有効データが存在する場合には“High”、存在しない場合には“Low”の状態を持つものである。つまり、MII RxDV信号について立ち下がりが発生することを検出することで、受信側MIIインターフェース３−４からfast C&Mデータが出力されなくなったタイミングを検出することができる。
【００５３】
ここで、MII RxDV信号の立ち下がりが発生するまで、前述のS２−３の判定を繰り返す。そのため、当該信号の立ち下がりが検出されるまでに受信側CPRIフレーマ２−３への入力データがfast C&Mデータ区間に入ると、再びS２−１の判定にまで処理が戻る。
【００５４】
［S２−５］
MII RxDV信号について立ち下がりが発生したことを検出すると、受信MIIインターフェース動作状態推定用論理１−４は、受信論理和回路１−２へ強制リセット信号を出力する（S２−５）。これにより、受信側MIIインターフェース３−４の内部状態が強制的に初期化される。
【００５５】
つまり、上記の処理では、受信側CPRIフレーマ２−３へ入力される受信データにおいて、fast C&Mデータ区間がアイドルになっていることをS２−１、S２−２及びS２−３において監視する。更に、受信側MIIインターフェース３−４からMII側へのデータ出力が終わっていることをS２−４において検出する。
【００５６】
前者は、受信側CPRIフレーマ２−３へfast C&Mデータの入力がないことの監視であり、後者は、内部処理遅延や送信タイミング調整による入力済みデータが受信側MIIインターフェース３−４からMII側へ確実に送信されたことの監視である。そして、いずれの監視結果からも受信側MIIインターフェース３−４がアイドル状態であると推定できる場合に、受信側のfast C&Mデータ用論理、つまり受信側MIIインターフェース３−４の内部状態を初期化する。
【００５７】
以上に述べたように、本発明では、fast C&Mデータに関するデータが、CPRIインターフェースの送信側入出力／受信側入出力において、アイドルと見なせるタイミングを推定可能となる。このタイミングで、fast C&Mデータ用論理を初期化することで、ユーザー・プレーンの接続を切断せずに、fast C&Mデータ用論理を、正常な動作に復旧させることが可能である。
【符号の説明】
【００５８】
１−１：送信論理和回路
１−２：受信論理和回路
１−３：送信MIIインターフェース動作状態推定用論理
１−４：受信MIIインターフェース動作状態推定用論理
２−１：シリアライズ／デシリアライズ（SerDes）部
２−２：送信側CPRIフレーマ
２−３：受信側CPRIフレーマ
３−１：送信側CPRI制御部
３−２：受信側CPRI制御部
３−３：送信側MIIインターフェース（fast C&Mデータ用論理部）
３−４：受信側MIIインターフェース（fast C&Mデータ用論理部）
４−１：内部バッファ（受信側 MIIインターフェース内）
４−２：バッファ制御部（受信側 MIIインターフェース内）
４−３：4B5Bエンコーダ（受信側 MIIインターフェース内）
４−４：内部バッファ（送信側 MIIインターフェース内）
４−５：バッファ制御部（送信側 MIIインターフェース内）
４−６：4B5Bデコーダ（送信側 MIIインターフェース内）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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