(57)【要約】【課題】イネーブル信号の伝播時間に変動があっても後段回路に貫通電流を発生させることないＳＭＴセルを有する半導体装置を提供する。【解決手段】データ保持回路１は、データ保持部１１が入力データＤを保持し、クロックバッファ部１２がデータ保持部１１へクロック信号を供給し、低閾値のトランジスタで構成された出力部１３と電源線ＶＤＤとの間に接続された高閾値のＰＭＯＳトランジスタＰ１および出力部１３と接地線との間に接続された高閾値のＮＭＯＳトランジスタＮ１を遮断制御部１４が制御し、イネーブル信号Ｅがイネーブルを示すときは、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１をともにオンさせ、イネーブル信号Ｅがディセーブルを示すときは、データ保持部１１に保持されたデータの値に応じて、ＰＭＯＳトランジスタＰ１あるいはＮＭＯＳトランジスタＮ１のいずれかのみをオフさせる。【選択図】図１
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【特許請求の範囲】
【請求項１】
選択的マルチスレッショルド技術を用いる半導体装置であって、
入力されたデータを保持するデータ保持部と、
前記データ保持部へデータ保持用のクロック信号を供給するクロックバッファ部と、
前記データ保持部に保持されたデータを出力する低閾値のトランジスタで構成された出力部と、
前記出力部と電源線との間に接続された高閾値の第１のスイッチングトランジスタと、
前記出力部と接地線との間に接続された高閾値の第２のスイッチングトランジスタと、
イネーブル信号がイネーブルを示すときは、前記第１のスイッチングトランジスタおよび前記第２のスイッチングトランジスタをともにオンさせるように制御し、前記イネーブル信号がディセーブルを示すときは、前記データ保持部に保持されたデータの値に応じて、前記第１のスイッチングトランジスタあるいは前記第２のスイッチングトランジスタのいずれかのみをオフさせるよう制御する遮断制御部と
を備えるデータ保持回路
を有することを特徴とする半導体装置。
【請求項２】
前記クロックバッファ部が、
前記イネーブル信号がディセーブルを示すとき、前記データ保持部へ供給するクロック信号の信号レベルを保持する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記データ保持回路がラッチである
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記データ保持回路がフリップフロップである
ことを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置のリーク電流を低減させる技術の１つに、選択的マルチスレッショルド（Selective-MT、以下ＳＭＴと称する）技術と呼ばれるものがある。
【０００３】
ＳＭＴ技術では、タイミングに余裕のある経路の回路には高閾値のトランジスタを使用し、タイミングがクリティカルな経路の回路には、機能部を構成する低閾値のトランジスタと、機能部と電源線または接地線との間に挿入された高閾値のスイッチング用トランジスタと、を組み合わせて使用する。ここでは、このＳＭＴ技術を用いて設計した論理ゲートやフリップフロップなどの機能回路をＳＭＴセルと称する。
【０００４】
ＳＭＴセルのスイッチング用トランジスタのオン／オフは、イネーブル信号により制御される。イネーブル信号がイネーブルを示すときは、スイッチング用トランジスタがオンし、クリティカルな経路の回路へ電源電圧が供給される。一方、イネーブル信号がディセーブルを示すときは、スイッチング用トランジスタがオフし、クリティカルな経路の回路への電源電圧の供給が遮断され、出力がハイ・インピーダンス状態となる。
【０００５】
このように、ＳＭＴセルを用いた半導体装置では、イネーブル信号により、クリティカルな経路の回路への電源電圧の供給／遮断が制御される。このとき、ＳＭＴセルのチップ上の配置により、イネーブル信号配線の配線長に違いが生じ、それぞれのＳＭＴセルへのイネーブル信号の伝播に時間差が生じる。
【０００６】
その結果、例えば、前段のＳＭＴセルが後段のＳＭＴセルよりも先にディセーブルとなってハイ・インピーダンス状態となると、後段のＳＭＴセルの初段のトランジスタの入力がフローティング状態となり、この初段のトランジスタに貫通電流が流れることになる。同様に、後段のＳＭＴセルが前段のＳＭＴセルよりも早くイネーブルに復帰するような場合にも、後段回路に貫通電流が流れる。
【０００７】
このような貫通電流の発生を防止するため、従来、ＳＭＴセルのチップ上の配置に応じて、イネーブル信号に遅延素子を挿入する半導体集積回路が提案されている（例えば、特許文献１参照。）。
【０００８】
しかし、上述の提案の回路では、回路規模が大きくなると、ＳＭＴセルのチップ上の配置が複雑になり、その配置に応じて適切な遅延量の遅延素子を適切に配置するには多大な設計時間を要し、回路設計の困難さが増大する、という問題があった。
【特許文献１】特開２００７−３１８２３０号公報  （第６ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、イネーブル信号の伝播時間に変動があっても後段回路に貫通電流を発生させることないＳＭＴセルを有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、選択的マルチスレッショルド技術を用いる半導体装置であって、入力されたデータを保持するデータ保持部と、前記データ保持部へデータ保持用のクロック信号を供給するクロックバッファ部と、前記データ保持部に保持されたデータを出力する低閾値のトランジスタで構成された出力部と、前記出力部と電源線との間に接続された高閾値の第１のスイッチングトランジスタと、前記出力部と接地線との間に接続された高閾値の第２のスイッチングトランジスタと、イネーブル信号がイネーブルを示すときは、前記第１のスイッチングトランジスタおよび前記第２のスイッチングトランジスタをともにオンさせるように制御し、前記イネーブル信号がディセーブルを示すときは、前記データ保持部に保持されたデータの値に応じて、前記第１のスイッチングトランジスタあるいは前記第２のスイッチングトランジスタのいずれかのみをオフさせるよう制御する遮断制御部とを備えるデータ保持回路を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、ＳＭＴセルへのイネーブル信号の伝播時間に変動があっても、後段回路に貫通電流が発生することを防止することができる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の実施の形態に係る半導体装置が有するデータ保持回路の構成の概念を示す図である。
【００１３】
本実施の形態の半導体装置は、選択的マルチスレッショルド技術を用いる半導体装置であって、タイミングがクリティカルな経路には低閾値のトランジスタが使用され、タイミングに余裕のある経路および電源電圧の供給遮断用には高閾値のトランジスタが使用される。
【００１４】
図１に示すデータ保持回路１は、入力データＤを保持するデータ保持部１１と、データ保持部１１へデータ保持用のクロック信号を供給するクロックバッファ部１２と、データ保持部１１に保持されたデータを出力する低閾値のトランジスタで構成された出力部１３と、出力部１３と電源線ＶＤＤとの間のスイッチングトランジスタとして接続された高閾値のＰＭＯＳトランジスタＰ１と、出力部１３と接地線との間のスイッチングトランジスタとして接続された高閾値のＮＭＯＳトランジスタＮ１と、イネーブル信号Ｅがイネーブルを示すときは、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１をともにオンさせるように制御し、イネーブル信号Ｅがディセーブルを示すときは、データ保持部１１に保持されたデータの値に応じて、ＰＭＯＳトランジスタＰ１あるいはＮＭＯＳトランジスタＮ１のいずれかのみをオフさせるよう制御する遮断制御部１４と、を備える。
【００１５】
クロックバッファ部１２は、入力されたクロック信号ＣＰと同相の正転クロック信号Φと、クロック信号ＣＰとは逆相の反転クロック信号Φｎと、を出力する。なお、イネーブル信号Ｅがディセーブルを示すとき、正転クロック信号Φおよび反転クロック信号Φｎは、その信号レベルを一定に保つものとする。
【００１６】
データ保持部１１は、正転クロック信号Φと反転クロック信号Φｎを用いて入力データＤの取り込みと取り込んだデータの保持を交互に行い、クロック信号ＣＰに同期したデータを出力する。
【００１７】
遮断制御部１４は、具体的な回路としては、イネーブル信号Ｅとデータ保持部１１の出力が入力されるＮＯＲゲートＮＲ１と、イネーブル信号ＥをインバータＩＶ１で反転した反転イネーブル信号Ｅｎとデータ保持部１１の出力が入力されるＮＡＮＤゲートＮＤ１と、で構成する例が挙げられる。
【００１８】
上述の例では、ＮＯＲゲートＮＲ１がＰＭＯＳトランジスタＰ１のオン／オフを制御し、ＮＡＮＤゲートＮＤ１がＮＭＯＳトランジスタＮ１のオン／オフを制御する。
【００１９】
図２および図３に、遮断制御部１４によるＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のオン／オフ制御の様子を示す。
【００２０】
図２は、データ保持部１１の出力が‘１’のときに、イネーブル信号Ｅがイネーブル（‘１’）からディセーブル（‘０’）へ変化したときの様子を示す。
【００２１】
この場合、イネーブル信号Ｅが‘１’の間、遮断制御部１４のＮＯＲゲートＮＲ１の出力は‘０’、ＮＡＮＤゲートＮＤ１の出力は‘１’である。これにより、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１をともにオンしている。したがって、出力部１３へは電源電圧が供給される。
【００２２】
その後、イネーブル信号Ｅが‘０’へ変化すると、データ保持部１１の出力が‘１’であるので、遮断制御部１４のＮＡＮＤゲートＮＤ１の出力は‘１’へ変化するが、ＮＯＲゲートＮＲ１の出力は‘０’のまま変化しない。
【００２３】
その結果、ＮＭＯＳトランジスタＮ１はオフするが、ＰＭＯＳトランジスタＰ１はオンのままである。
【００２４】
ＮＭＯＳトランジスタＮ１がオフするため、接地線との接続が遮断され、出力部１３のリーク電流の経路が遮断される。
【００２５】
一方、ＰＭＯＳトランジスタＰ１がオンしているため、出力部１３へは電源線ＶＤＤの電位が供給され続け、出力部１３は‘１’の出力を継続する。
【００２６】
上述したように、データ保持部１１の出力が‘１’のときに、イネーブル信号Ｅがイネーブルからディセーブルへ変化したとき、出力部１３は、リーク電流の経路が遮断されながらも、‘１’の出力を継続し、ハイ・インピーダンス状態になることはない。
【００２７】
図３は、データ保持部１１の出力が‘０’のときに、イネーブル信号Ｅがイネーブル（‘１’）からディセーブル（‘０’）へ変化したときの様子を示す。
【００２８】
この場合も、イネーブル信号Ｅが‘１’の間、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１をともにオンしている。
【００２９】
その後、イネーブル信号Ｅが‘０’へ変化すると、データ保持部１１の出力が‘０’であるので、遮断制御部１４のＮＯＲゲートＮＲ１の出力は‘１’へ変化するが、ＮＡＮＤゲートＮＤ１の出力は‘１’のまま変化しない。
【００３０】
その結果、ＰＭＯＳトランジスタＰ１はオフするが、ＮＭＯＳトランジスタＮ１はオンのままである。
【００３１】
ＰＭＯＳトランジスタＰ１がオフするため、電源線ＶＤＤとの接続が遮断され、出力部１３のリーク電流の経路が遮断される。
【００３２】
一方、ＮＭＯＳトランジスタＮ１がオンしているため、出力部１３へは接地線の電位が供給され続け、出力部１３は‘０’の出力を継続する。
【００３３】
上述したように、データ保持部１１の出力が‘０’のときに、イネーブル信号Ｅがイネーブルからディセーブルへ変化したとき、出力部１３は、リーク電流の経路が遮断されながらも、‘０’の出力を継続し、ハイ・インピーダンス状態になることはない。
【００３４】
このような本実施の形態によれば、イネーブル信号Ｅがイネーブルからディセーブルへ変化すると、リーク電流の経路が遮断され、出力部１３におけるリーク電流の発生が防止される。
【００３５】
一方、イネーブル信号Ｅがディセーブルに変化しても、出力部１３の出力は、その直前の状態を保持し、ハイ・インピーダンス状態になることがないため、出力部１３の出力が接続される後段の回路に貫通電流が流れることがない。
【００３６】
また、上述の遮断制御部１４の動作は、イネーブル信号の伝播時間の変動の影響を受けないため、イネーブル信号の伝播時間の変動があっても、後段の回路に貫通電流が発生することはない。
【００３７】
すなわち、本実施の形態によれば、イネーブル信号の伝播時間の変動があっても、後段の回路に貫通電流が発生することを防止することができる。
【００３８】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００３９】
本実施例では、データ保持回路をラッチとしたときの回路構成の例を示す。
【００４０】
図４は、本発明の実施例１に係るラッチの構成の例を示す回路図である。なお、図４において斜線を施したゲートは、低閾値のトランジスタを用いて形成されることを示す。
【００４１】
本実施例のラッチ１００は、データ保持部１１として、正転クロック信号Φが‘１’のとき入力データＤを取り込むクロックドインバータＣＩ１１と、正転クロック信号Φが‘０’、すなわち、反転クロック信号Φｎが‘１’の間、取り込んだデータを保持するループ回路を形成するクロックドインバータＣＩ１２およびインバータＩＶ１１を有する。クロックドインバータＣＩ１１と電源線ＶＤＤとの間には高閾値のＰＭＯＳトランジスタＰ１１が接続され、クロックドインバータＣＩ１１と接地線との間には高閾値のＮＭＯＳトランジスタＮ１１が接続される。
【００４２】
このＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１は、イネーブル信号Ｅがディセーブルを示すときオフし、低閾値のトランジスタで形成されるクロックドインバータＣＩ１１におけるリーク電流の発生を防止する。
【００４３】
また、クロックバッファ部１２は、入力されたクロック信号ＣＰを反転させて反転クロック信号Φｎを出力するインバータＩＶ２１と、インバータＩＶ２１の出力を反転させて正転クロック信号Φを出力するインバータＩＶ２２と、を有する。
【００４４】
このインバータＩＶ２１、ＩＶ２２は低閾値のトランジスタで構成されるため、インバータＩＶ２１、ＩＶ２２には、リーク電流遮断用のスイッチングトランジスタを接続する。
【００４５】
このとき、本実施例では、クロック信号ＣＰが‘０’の期間にイネーブル信号Ｅのディセーブルへの切り替えが行われるものとし、イネーブル信号Ｅがディセーブルへ変化したときに正転クロック信号Φおよび反転クロック信号Φｎが、その直前の信号レベルを保つように、リーク電流遮断用のスイッチングトランジスタの接続を行う。
【００４６】
すなわち、インバータＩＶ２１と接地線との間に高閾値のＮＭＯＳトランジスタＮ２１を接続し、インバータＩＶ２１と電源線ＶＤＤとの間に高閾値のＰＭＯＳトランジスタＰ２１を接続する。これにより、イネーブル信号Ｅがディセーブルの期間、正転クロック信号Φには‘０’が出力され、反転クロック信号Φｎには‘１’が出力される。
【００４７】
その結果、データ保持部１１は、イネーブル信号Ｅがディセーブルの期間、クロックドインバータＣＩ１２とインバータＩＶ１１によるデータ保持動作を継続する。
【００４８】
本実施例の出力部１３は、入力データを反転させて出力するものとする。そのため、遮断制御部１４へは、出力部１３への入力とは逆相となるインバータＩＶ１１の出力を入力するものとする。
【００４９】
遮断制御部１４は、イネーブル信号Ｅがディセーブルを示すとき、インバータＩＶ１１の出力の値に応じて、ＰＭＯＳトランジスタＰ１あるいはＮＭＯＳトランジスタＮ１のいずれかをオフさせる。これにより、出力部１３におけるリーク電流の発生を防止する。
【００５０】
このような本実施例によれば、イネーブル信号Ｅがイネーブル状態を示すときは、クロック信号ＣＰの立ち下りに同期して入力データＤをラッチし、イネーブル信号Ｅがディセーブル状態に変化したときは、リーク電流の発生を防止しつつ、その直前のデータを継続して出力するラッチ回路を形成することができる。
【実施例２】
【００５１】
本実施例では、データ保持回路をフリップフロップとしたときの回路構成の例を示す。
【００５２】
図５は、本発明の実施例２に係るフリップフロップの構成の例を示す回路図である。なお、図５においても、斜線を施したゲートは、低閾値のトランジスタを用いて形成されることを示す。
【００５３】
本実施例のフリップフロップ２００は、データ保持部１１として、実施例１で示したクロックドインバータＣＩ１１、クロックドインバータＣＩ１２およびインバータＩＶ１１で構成される回路をスレーブラッチとし、その前段にクロックドバッファＣＢ１１、クロックドインバータＣＩ１３およびインバータＩＶ１２で構成されるマスターラッチを形成する。
【００５４】
マスターラッチのクロックドバッファＣＢ１１は、反転クロック信号Φｎが‘１’のとき入力データＤを取り込む。このクロックドバッファＣＢ１１と電源線ＶＤＤとの間には高閾値のＰＭＯＳトランジスタＰ１２が接続され、クロックドバッファＣＢ１１と接地線との間には高閾値のＮＭＯＳトランジスタＮ１２が接続される。
【００５５】
このＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２は、イネーブル信号Ｅがディセーブルを示すときオフし、低閾値のトランジスタで形成されるクロックドバッファＣＢ１１におけるリーク電流の発生を防止する。
【００５６】
クロックドインバータＣＩ１３とインバータＩＶ１２は、正転クロック信号Φが‘１’の間、クロックドバッファＣＢ１１により取り込まれたデータを保持するループ回路を形成する。
【００５７】
スレーブラッチは、正転クロック信号Φが‘１’のとき、マスターラッチに保持されたデータをクロックドインバータＣＩ１１が取り込み、その取り込んだデータを、反転クロック信号Φｎが‘１’の間、クロックドインバータＣＩ１２とインバータＩＶ１１で形成されるループ回路で保持する。
【００５８】
なお、本実施例のクロックバッファ部１２、出力部１３および遮断制御部１４の構成は実施例１と同じであるので、ここではその説明を省略する。
【００５９】
本実施例でも、クロック信号ＣＰが‘０’の期間にイネーブル信号Ｅのディセーブルへの切り替えが行われるものとすると、クロックバッファ部１２から、イネーブル信号Ｅがディセーブルの期間、正転クロック信号Φには‘０’が出力され、反転クロック信号Φｎには‘１’が出力される。
【００６０】
その結果、データ保持部１１のクロックドインバータＣＩ１２とインバータＩＶ１１によるループ回路は、イネーブル信号Ｅがディセーブルの期間、出力部１３へ出力するデータを保持する。
【００６１】
遮断制御部１４は、実施例１と同様、イネーブル信号Ｅがディセーブルを示すとき、インバータＩＶ１１の出力の値に応じて、ＰＭＯＳトランジスタＰ１あるいはＮＭＯＳトランジスタＮ１のいずれかをオフさせる。これにより、出力部１３におけるリーク電流の発生を防止する。
【００６２】
このような本実施例によれば、イネーブル信号Ｅがイネーブル状態を示すときは、クロック信号ＣＰの立ち上りに同期して入力データＤをラッチし、イネーブル信号Ｅがディセーブル状態に変化したときは、リーク電流の発生を防止しつつ、その直前のデータを継続して出力するフリップフロップ回路を形成することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態に係る半導体装置のデータ保持回路の構成の概念を示す図。
【図２】本発明の実施の形態に係る半導体装置のデータ保持回路の動作を説明するための波形図。
【図３】本発明の実施の形態に係る半導体装置のデータ保持回路の動作を説明するための波形図。
【図４】本発明の実施例１に係るラッチの構成の例を示す回路図。
【図５】本発明の実施例２に係るフリップフロップの構成の例を示す回路図。
【符号の説明】
【００６４】
１  データ保持回路
１１  データ保持部
１２  クロックバッファ部
１３  出力部
１４  遮断制御部
１００  ラッチ
２００  フリップフロップ
ＮＲ１  ＮＯＲゲート
ＮＤ１  ＮＡＮＤゲート
ＩＶ１、ＩＶ１１、ＩＶ１２、ＩＶ２１、ＩＶ２２  インバータ
Ｐ１、Ｐ１１、Ｐ１２、Ｐ２１  ＰＭＯＳトランジスタ
Ｎ１、Ｎ１１、Ｎ１２、Ｎ２１  ＮＭＯＳトランジスタ
ＣＩ１１、ＣＩ１２、ＣＩ１３  クロックドインバータ
ＣＢ１１  クロックドバッファ
【図１】
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【図２】
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【図３】
2010141842.tif 000005
【図４】
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【図５】
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