(57)【要約】【課題】破壊読出し型半導体記憶装置において、書き戻し電流の集中を避ける。【解決手段】ビット線２１とセンスアンプ２６との間にそれぞれスイッチ回路２４を設け、書き戻し時に、それらのスイッチを時間を開けてずらしてオンさせる。読み出し時に、センスアンプがオフの状態で各スイッチをオンさせてメモリセルのデータをセンスアンプまで読み出してから、スイッチを一旦オフする。その後でセンスアンプをオンさせて読み出したデータを増幅する。その後でグループ毎に分けてスイッチを再びオンさせて、センスアンプで増幅したデータをメモリセルへ書き戻す。書き戻し時にスイッチをグループ毎に分けて時間を開けてずらしてオンさせているので、書き戻し電流が一時に集中することを避けることができる。【選択図】図２
2010113753.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する方向に設けられた複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に対応してマトリクス状に設けられた複数のメモリセルと、
前記複数のビット線にそれぞれ対応して設けられた複数のセンスアンプと、
それぞれ第一乃至第ｎ（ｎは２以上の整数）のグループのいずれかに属し、前記複数のビット線と前記複数のセンスアンプとにそれぞれ対応して設けられ、オンしたときに対応するビット線とセンスアンプとを接続する複数のスイッチ回路と、
少なくとも前記センスアンプと前記スイッチ回路とのタイミングを制御するタイミング制御回路であって、前記メモリセルに記憶したデータを読み出す際、前記複数のセンスアンプを非活性状態にして前記複数のスイッチ回路を所定時間オンさせ、前記複数のスイッチ回路をオフさせた後で前記複数のセンスアンプを活性状態にさせ、対応するセンスアンプを活性状態にさせてから所定の時間経過後、前記第一乃至第ｎのグループに属するスイッチ回路をグループ毎に所定の時間間隔を開けて順次オンさせるように制御するタイミング制御回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記センスアンプを活性化状態にした後、所定時間経過後に、前記第一乃至第ｎのグループに属するスイッチ回路をグループ毎に所定の時間間隔を開けて順次オンさせ、最後のグループに属するスイッチ回路をオンさせてから所定の時間経過後に、第一乃至第ｎのグループに属するスイッチ回路をオフさせるように制御する請求項１記載の半導体記憶装置。
【請求項３】
前記第一乃至第ｎのグループに属するスイッチ回路をグループ毎に所定の時間間隔を開けて順次オンさせる際、他のグループとオンしている時間が重ならないように前のグループのスイッチ回路がオフしてから次のグループのスイッチ回路をオンさせるように制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記複数のセンスアンプはそれぞれ対応する前記スイッチ回路のグループに合わせて第一乃至第ｎのいずれかのグループに属し、
前記タイミング制御回路が、前記複数のスイッチ回路をオフさせた後、グループ毎に時間間隔を開けて順次センスアンプを活性化させ、各グループのセンスアンプ活性化から所定時間経過後に当該グループのスイッチ回路をオンさせるように制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記タイミング制御回路が、グループ毎に時間間隔を開けて順次センスアンプを活性化させる際、先にセンスアンプを活性化させたグループのセンスアンプとスイッチ回路とをオフさせてから次のグループのセンスアンプを活性化させる請求項４記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置はダイナミックランダムアクセスメモリであることを特徴とする請求項１乃至５いずれか１項記載の半導体記憶装置。
【請求項７】
前記タイミング制御部は、タイミングコントローラと、スイッチ制御回路と、を含み、
前記タイミングコントローラは、センスアンプの活性状態を制御するセンスアンプイネーブル信号と、前記スイッチ回路のオンオフの基準となるスイッチ制御パルスを生成し、
前記スイッチ制御回路は、前記センスアンプイネーブル信号と、前記スイッチ制御パルスと、に基づいて前記グループ毎に前記複数のスイッチ回路のオンオフを制御する
ことを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。
【請求項８】
複数のワード線と、
前記複数のワード線と交差する方向に設けられた複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に対応してマトリクス状に設けられた複数のメモリセルと、
前記複数のビット線にそれぞれ対応して設けられた複数のセンスアンプと、
オンしたときに前記複数のビット線と前記複数のセンスアンプとをそれぞれ接続する複数のスイッチ回路と、
を有する半導体記憶装置の動作方法であって、
前記複数のセンスアンプを非活性状態にして前記複数のスイッチ回路を所定時間オンさせ、
前記複数のスイッチ回路をオフした後で前記複数のセンスアンプを活性状態にし、
前記センスアンプを活性状態にしてから所定の時間経過後、前記複数のスイッチ回路を複数のグループに分けて、グループ毎に所定の時間間隔を開けて順次オンするようにした半導体記憶装置の動作方法。
【請求項９】
前記半導体記憶装置は、破壊読出し型の半導体記憶装置であって、前記動作は、読み出し動作と読み出し動作に伴うデータの書き戻し動作である請求項８記載の半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。特に、ダイナミックランダムアクセスメモリや強誘電体メモリなどデータを読み出した後に書き戻しが必要な破壊読み出し型半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）や強誘電体メモリなど、メモリセルのデータを読み出すと、メモリセルのデータが失われてしまう破壊読出し型の半導体記憶装置が知られている。この種の半導体記憶装置では、読み出し後もデータの保持が必要な場合は、データの読み出しと同時に書き戻し（リフレッシュ）動作が必要になる。
【０００３】
この破壊読出し型半導体記憶装置の読み出し動作について、ＤＲＡＭを例に説明する。  
【０００４】
図１０は、一般的なＤＲＡＭのブロック図である。図１０では、１本のワード線３には１２８個のメモリセル１−１が接続されており、各ビット線２１の先には、センスアンプ２６が接続されている。センスアンプ２６は活性化信号ＳＥにより活性化される。また、ビット線選択信号ＹＳＷにより、特定のビット線が選択され、センスアンプ２６で増幅されたセルの読み出しデータがローカルＩ／Ｏバス１５に伝播され、データアンプ（ＤＡＭＰ）９に入力される。
【０００５】
メモリセルデータの読み出しは、図１１に示すセンスアンプ２６により行われる。センスアンプ２６には、２本のビット線が接続されており、そのうち１本を通じてメモリセルから読み出されたデータが入力され、残りの１本には、基準となる電圧が入力される。センスアンプ２６は、このメモリセルから読み出された電圧と基準となる電圧との電位差を増幅して、データ論理「Ｈ」／「Ｌ」を確定させる。
【０００６】
図１２に動作タイミングチャートを示す。ワード線が選択された後、センスアンプイネーブル信号ＳＥが立ち上がることにより、センスアンプ２６が活性化され、データが増幅される。その後、ビット選択信号ＹＳＷによりビット線が選択されてデータが外部に読み出される。メモリセル１−１に蓄積していた電荷は、ビット線２１にデータを読み出すことによって失われるが、センスアンプ２６がセンスアンプイネーブル信号ＳＥにより活性化するとデータはセンスアンプ２６によって増幅され、センスアンプ２６で増幅されたデータがビット線２１を介してデータを読み出した元のメモリセルへ書き戻される。従って、読み出し後も同じデータを保持できる。なお、消費電流は、センスアンプを活性化した後が最も多くなる。
【０００７】
また、上記のような破壊読出し型半導体記憶装置に限られず、半導体記憶装置には、多数ビットの同時読み出しを必要とするものがある。このような半導体記憶装置では、同時読み出しが必要なビット数に応じたセンスアンプが同時に動作する。１つのセンスアンプには、１つのビット線が接続されるため、一度に多くのセンスアンプが動作すると、ビット線の充電も同時にセンスアンプの数だけのビット線の充電も行われることになる。そのため、瞬間的に消費電流が増加し、電圧降下・電源ノイズを発生する。
【０００８】
このようなセンスアンプの同時動作による瞬間的な消費電流の増加を防ぐため、特許文献１には、ページ読み出しを行うメモリにおいて、セルを複数のグループに別けて複数のセンスアンプ群を構成し、これらセンスアンプ群の動作を同時に開始するのではなく、動作開始時間をずらしている。これによってセンスアンプ動作開始時のピーク電流を低減している。
【０００９】
また、特許文献２には、シンクロナス読み出し機能を有する半導体記憶装置において、センスアンプを複数のグループに別けて、グループ毎にセンスアンプの動作タイミングをクロックに合わせてずらしている。このようにすることで、センスアンプ動作時のピーク電流を低減している。
【特許文献１】特開２００３−２７２３９０号公報
【特許文献２】特開２００７−１５７２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、破壊読出し型半導体記憶装置では、読み出しと同時に書き戻しが必要になる。上記特許文献１や特許文献２のようにセンスアンプを複数のグループに分けて読み出しを行ったとしても、各グループのセンスアンプ動作開始と同時に、データ読み出しのための動作電流と書き戻しのためのビット線の充電電流が同時に発生することになる。従って、ピーク電流が十分に減らせない。
【課題を解決するための手段】
【００１１】
本発明の一つの側面に係る半導体記憶装置は、複数のワード線と、前記複数のワード線と交差する方向に設けられた複数のビット線と、前記複数のワード線と前記複数のビット線との交点に対応してマトリクス状に設けられた複数のメモリセルと、前記複数のビット線にそれぞれ対応して設けられた複数のセンスアンプと、それぞれ第一乃至第ｎ（ｎは２以上の整数）のグループのいずれかに属し前記複数のビット線と前記複数のセンスアンプとにそれぞれ対応して設けられオンしたときに対応するビット線とセンスアンプとを接続する複数のスイッチ回路と、少なくとも前記センスアンプと前記スイッチ回路とのタイミングを制御するタイミング制御部であって前記メモリセルに記憶したデータを読み出す際、前記複数のセンスアンプを非活性状態にして前記複数のスイッチ回路を所定時間オンさせ、前記複数のスイッチ回路をオフさせた後で前記複数のセンスアンプを活性状態にさせ、対応するセンスアンプを活性状態にさせてから所定の時間経過後、前記第一乃至第ｎのグループに属するスイッチ回路をグループ毎に所定の時間間隔を開けて順次オンさせるように制御するタイミング制御部と、を有することを特徴とする。
【００１２】
また、本発明の他の側面に係る半導体記憶装置の動作方法は、複数のワード線と、前記複数のワード線と交差する方向に設けられた複数のビット線と、前記複数のワード線と前記複数のビット線との交点に対応してマトリクス状に設けられた複数のメモリセルと、前記複数のビット線にそれぞれ対応して設けられた複数のセンスアンプと、オンしたときに前記複数のビット線と前記複数のセンスアンプとをそれぞれ接続する複数のスイッチ回路と、を有する半導体記憶装置の動作方法であって、前記複数のセンスアンプを非活性状態にして前記複数のスイッチ回路を所定時間オンさせ、前記複数のスイッチ回路をオフした後で前記複数のセンスアンプを活性状態にし、前記センスアンプを活性状態にしてから所定の時間経過後、前記複数のスイッチ回路を複数のグループに分けて、グループ毎に所定の時間間隔を開けて順次オンするようにした動作方法である。
【発明の効果】
【００１３】
本発明によれば、センスアンプが活性化するときに、ビット線とセンスアンプとの間に設けられたスイッチ回路がオフしているので、センスアンプによりビット線から読み出されたデータを増幅するときには、ビット線に充電電流が流れない。さらに、書き戻しのためのビット線の充電を、グループ毎に分けて行っている。従って、データ読み出しのための電流、及び、グループ毎のビット線の充電電流のピークを分散させ、読み出し時のピーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態について、必要に応じて図面を参照して説明する。
【００１５】
本発明の一実施形態の半導体記憶装置は、例えば図１、図２、図７、図８に示すように、複数のワード線３と、複数のワード線３と交差する方向に設けられた複数のビット線２１と、複数のワード線３と複数のビット線２１との交点に対応してマトリクス状に設けられた複数のメモリセル１−１と、複数のビット線２１にそれぞれ対応して設けられた複数のセンスアンプ２６と、それぞれ第一乃至第ｎ（ｎは２以上の整数）のグループ（ＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４）のいずれかに属し、複数のビット線２１と複数のセンスアンプ２６とにそれぞれ対応して設けられ、オンしたときに対応するビット線２１とセンスアンプ２６とを接続する複数のスイッチ回路２４と、少なくともセンスアンプ２６とスイッチ回路２４とのタイミングを制御するタイミング制御部（５、８、５５）であって、メモリセル１−１に記憶したデータを読み出す際、複数のセンスアンプ２６を非活性状態にして複数のスイッチ回路２４を所定時間オンさせ（図３〜５、図９のｔ０〜ｔ１）、複数のスイッチ回路２４をオフさせた後で複数のセンスアンプ２６を活性状態にさせ（図３〜５、図９でＳＥの立ち上がり）、対応するセンスアンプ２６を活性状態にさせてから所定の時間経過後、前記第一乃至第ｎのグループに属するスイッチ回路をグループ毎に所定の時間間隔を開けて順次オンさせる（図３〜図５、図９でＴｇ１〜４の２回目の立ち上がり）ように制御するタイミング制御部（５、８、５５）と、を有する。
【００１６】
上記構成によれば、センスアンプ２６を非活性状態にしてスイッチ回路２４をセンスアンプにビット線の電位を伝えるに十分な時間オンさせた後、スイッチ回路２４をオフにした状態でセンスアンプ２６を活性化しているので、センスアンプ２６で増幅しデータを外部へ読み出すときには、ビット線２１に充電電流が流れない。従って、センスアンプ２６で増幅を開始しデータを読み出すときのピーク電流を減らすと共に、データの増幅、読み出しが高速にできる。また、センスアンプ２６を活性状態にした後、読み出し動作のピーク電流が収まってから、スイッチ回路２４をグループ毎にオンしてビット線２１へ書き戻しができる。また、グループ毎の書き戻しのタイミングも書き戻し電流が一時期に集中しないように、時間間隔を開けてスイッチ回路をオンすることができるので、ピーク電流を抑制することができる。
【００１７】
また、本発明の一実施形態の半導体記憶装置は、例えば、主に図６のブロック図と図５のタイミングチャートに示すように、センスアンプ２６を活性化状態にした後、所定時間経過後に、第一乃至第ｎのグループに属するスイッチ回路２４をグループ毎に所定の時間間隔を開けて順次オンさせ、最後のグループＴＳＷ４に属するスイッチ回路をオン（図５のｔ７）させてから所定の時間経過後に、第一乃至第ｎのグループに属するスイッチ回路をオフさせる（図５のＴｇ１〜４の２回目の立ち下がり）ように制御するものであってもよい。
【００１８】
ビット線を充電する電流はセンスアンプ２６で増幅した後、スイッチ回路２４をオンしたときにピーク電流が流れるので、オンさせるタイミングをグループ毎に変えれば、オフさせるタイミングは同じでもピーク電流は抑制できる。
【００１９】
また、本発明の一実施形態の半導体記憶装置は、例えば、図３、図９のタイミングチャートに示すように、前記第一乃至第ｎのグループに属するスイッチ回路をグループ毎に所定の時間間隔を開けて順次オンさせる際、他のグループとオンしている時間が重ならないように前のグループのスイッチ回路がオフしてから次のグループのスイッチ回路をオンさせるように制御するものであってもよい。
【００２０】
また、本発明の一実施形態の半導体記憶装置は、例えば、図７、図８のブロック図及び図９のタイミングチャートに示すように、複数のセンスアンプ２６はそれぞれ対応するスイッチ回路２４のグループ（ＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４）に合わせて第一乃至第ｎのいずれかのグループ（６−１、６−２、６−３、６−４）に属し、タイミング制御部（８、５５）が、複数のスイッチ回路２４をオフさせた（図９の時刻ｔ１）後、グループ（６−１、６−２、６−３、６−４）毎に時間間隔を開けて順次センスアンプを活性化させ（図９の時刻ｔ２、ｔ４、ｔ６、ｔ８）、各グループのセンスアンプ活性化（図９の時刻ｔ２、ｔ４、ｔ６、ｔ８）から所定時間経過後に当該グループのスイッチ回路２４をオンさせる（図９の時刻ｔ３、ｔ５、ｔ７、ｔ９）ように制御するものであってもよい。
【００２１】
そのようにすれば、ビット線の充電だけではなく、セルデータの読み出し自体によるピーク電流もグループ毎に分散でき、より一層ピーク電流を抑制することができる。
【００２２】
さらに、本発明の一実施形態による半導体記憶装置は、タイミング制御部が、グループ毎に時間間隔を開けて順次センスアンプを活性化させる際、先にセンスアンプを活性化させたグループのセンスアンプとスイッチ回路とをオフさせてから次のグループのセンスアンプを活性化させるものであってもよい。
【００２３】
係る構成にすれば、グループ毎の読み出し電流が他のグループの読み出し電流と重複することを避けることができるので、より一層読み出し動作時のピーク電流を抑制することができる。
【００２４】
また、本発明の一実施形態の半導体記憶装置は、例えば、図２、図８のブロック図に示すように、ダイナミックランダムアクセスメモリであってもよい。
【００２５】
また、本発明の一実施形態の半導体記憶装置は、例えば、図１、図６、図７のブロック図に示すように、タイミング制御部が、タイミングコントローラ８と、スイッチ制御回路（図１の５または図７の５５）と、を含み、タイミングコントローラ８は、センスアンプ２６の活性状態を制御するセンスアンプイネーブル信号ＳＥと、スイッチ回路２４のオンオフの基準となるスイッチ制御パルス１１を生成し、スイッチ制御回路（５、５５）は、センスアンプイネーブル信号ＳＥと、前記スイッチ制御パルス１１と、に基づいてグループ毎に複数のスイッチ回路のオンオフを制御する。
【００２６】
さらに、本発明の一実施形態の半導体記憶装置の動作方法は、図１、２、７、８のブロック図、及び図３〜５、図９のタイミングチャートに示すように、複数のワード線３と、複数のワード線３と交差する方向に設けられた複数のビット線２１と、複数のワード線３と複数のビット線２１との交点に対応してマトリクス状に設けられた複数のメモリセル１−１と、複数のビット線２１にそれぞれ対応して設けられた複数のセンスアンプ２６と、オンしたときに複数のビット線２１と複数のセンスアンプ２６とをそれぞれ接続する複数のスイッチ回路２４と、を有する半導体記憶装置の動作方法であって、複数のセンスアンプ２６を非活性状態にして複数のスイッチ回路２４を所定時間オンさせ（図３〜５、図９のｔ０〜ｔ１）、複数のスイッチ回路２４をオフした後で複数のセンスアンプ２６を活性状態にし（図３〜図５、図９でＳＥの立ち上がり）、センスアンプ２６を活性状態にしてから所定の時間経過後、前記複数のスイッチ回路を複数のグループに分けて、グループ毎に所定の時間間隔を開けて順次オンするようにした（図３〜図５、図９でＴｇ１〜４の２回目の立ち上がり）。
【００２７】
上記動作方法によれば、高速にデータを読み出しつつ、読み出し時に電流を集中させずに電流を分散させることができる。
【００２８】
また、本発明の一実施形態の半導体記憶装置の動作方法は、半導体記憶装置が破壊読出し型の半導体記憶装置であって、上記動作は、読み出し動作と読み出し動作に伴うデータの書き戻し動作であってもよい。
【００２９】
すなわち、メモリセルからデータを読み出すとデータが破壊されるＤＲＡＭ等の破壊読出し型の半導体記憶装置において、読み出し後もメモリセルのデータを保持するためには、リフレッシュ等の書き戻し処理が必要になる。上記実施形態によれば、まず、センスアンプを非活性状態にしてビット線とセンスアンプとの間に設けられたスイッチ回路をオンしてビット線の電荷をセンスアンプに伝えた後、一旦スイッチ回路をオフさせてセンスアンプとビット線を切り離してから、センスアンプを活性化している。したがって、センスアンプでの増幅読み出し動作時には、ビット線が負荷にならないので、高速な増幅読み出し動作を行うことができる。さらに、その後で、ビット線を複数のグループに分けて充電しメモリセルへ書き戻しを行っている。従って、センスアンプの増幅読み出し動作に伴う電流、各グループのビット線への書き戻し電流が流れる時刻を分散することができ、一定時間に電流が集中することを避けることができる。また、書き戻し処理は、センスアンプまで読み出したデータを外部へ出力する処理と平行してできるので、書き戻しを時分割で行ったとしても、半導体記憶装置のアクセスタイム等が遅くなることもない。
【００３０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００３１】
図１は、本発明の実施例１による半導体記憶装置の全体ブロック図である。図１では、１つのメモリセル１−１のみを表示し、他のメモリセルの図示は省略しているが、図１において、メモリセルアレイ１の横方向には、ローデコーダ２から多数のワード線３が配線されており、その多数のワード線３と交差する縦方向に多数のビット線２１が配線されている。メモリセル１−１はその多数のワード線３とビット線２１とのそれぞれの交点に配置されている。メモリセル１−１は、コンデンサーの容量に電荷を蓄積するダイナミックランダムアクセスメモリセルである。メモリセルアレイ１のビット線方向（下側）には、ビット線ごとに設けられた多数のスイッチ回路を含むスイッチ回路グループＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４を介してセンスアンプ部６に接続される。
【００３２】
センスアンプ部６はさらにカラムデコーダ７に接続され、カラムデコーダ７は、ローカルＩ／Ｏバス１５を介してデータアンプ９に接続される。カラムデコーダ７はカラム選択信号１３と図示しないカラムアドレスとを入力してセンスアンプ部６で増幅したデータのうち、外部へ出力するデータをデータアンプ９へ送る。
【００３３】
また、タイミングコントローラ８は、半導体記憶装置全体に動作タイミングを与える回路ブロックである。タイミングコントローラ８から、ローデコーダ２にワード線選択信号１２が、センスアンプ部６にセンスアンプイネーブル信号ＳＥが、スイッチ制御回路５にセンスアンプイネーブル信号ＳＥとスイッチ制御パルス１１が、カラムデコーダ７にカラム選択信号１３が、データアンプ９にデータアンプ活性化信号１４が出力されている。
【００３４】
スイッチ制御回路５は、タイミングコントローラ８からセンスアンプイネーブル信号ＳＥとスイッチ制御パルス１１とを受けてスイッチ回路グループＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４をそれぞれ制御するスイッチ回路制御信号Ｔｇ１、Ｔｇ２、Ｔｇ３、Ｔｇ４を出力する。なお、図１では、データの書き込みに関連する回路ブロックは記載を省略している。
【００３５】
次に、図２は、図１の中で、ローデコーダ２の一部、メモリセルアレイ１の一部と、スイッチ回路グループＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４とセンスアンプ部６の詳細を示すブロック図である。図２においてワード線ドライバ回路２２は、ローデコーダ２の出力部にワード線毎に設けられる。また、図２では、メモリセルアレイ１のうち、一本のワード線３と一部のビット線２１、及びそのワード線とビット線に接続されるメモリセル１−１のみを示す。図示を省略しているメモリセルも含めて１本のワード線３に、ワード線ドライバ回路２２に近いほうからＭＣ１〜ＭＣ１２８の１２８個のメモリセル１−１が接続されている。
【００３６】
ＭＣ１〜ＭＣ１２８の１２８個のメモリセルはそれぞれＢ１〜Ｂ１２８の１２８本のビット線に接続されている。１２８本のビット線は、３２本ずつのグループに分けられ、Ｂ１〜Ｂ３２のビット線は、スイッチ回路グループＴＳＷ１のそれぞれ対応するスイッチ回路２４の一端へ接続される。同様に、Ｂ３３〜Ｂ６４のビット線はＴＳＷ２のスイッチ回路２４へ、Ｂ６５〜Ｂ９６のビット線はＴＳＷ３のスイッチ回路２４へ、Ｂ９７〜Ｂ１２８のビット線はＴＳＷ４のスイッチ回路２４へ、接続される。スイッチ回路グループＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４のスイッチ回路２４には、それぞれ、異なるスイッチ回路制御信号Ｔｇ１、Ｔｇ２、Ｔｇ３、Ｔｇ４が接続されている。
【００３７】
さらに、ビット線Ｂ１〜Ｂ１２８には、それぞれ対応するスイッチ回路２４を挟んでセンスアンプ部６を構成する１２８個のセンスアンプＳＡ１〜ＳＡ１２８が接続されている。センスアンプＳＡ１〜ＳＡ１２８は、共通のセンスアンプイネーブル信号ＳＥが接続され、センスアンプイネーブル信号ＳＥがハイレベルのとき、各センスアンプＳＡ１〜ＳＡ１２８は活性化され、センスアンプイネーブル信号ＳＥがローレベルのとき、各センスアンプＳＡ１〜ＳＡ１２８は動作を停止する。
【００３８】
次に、実施例１の動作タイミングチャートである図３を用いて、実施例１の動作について説明する。図３では、選択されたワード線と、各グループのスイッチ回路制御信号Ｔｇ１〜Ｔｇ４、センスアンプイネーブル信号ＳＥ、センスアンプＳＡ１〜ＳＡ１２８とカラムデコーダ７とを接続するバスであるＩ／Ｏ１〜Ｉ／Ｏ１２８の各電圧波形を示す他、メモリセルデータの読み出し、書き戻しに伴う消費電流の波形を示す。
【００３９】
ローデコーダ２により選択したワード線をローレベルからハイレベルに立ち上げた後、時刻ｔ０〜ｔ１でスイッチ回路制御信号Ｔｇ１〜Ｔｇ４がハイレベルとなり、スイッチ回路グループＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４の全てのスイッチ回路２４がオンする。このスイッチ回路２４のオンによって各センスアンプにメモリセルアレイ１から各ビット線の電位が伝えられる。しかし、この時点では、センスアンプイネーブル信号ＳＥがローレベルであり、各センスアンプは活性化されていない。このため、回路には、大きな電流は流れない。なお、この時刻ｔ０から時刻ｔ１の時間の長さは、メモリセルから読み出したビット線の電位がセンスアンプに十分に伝えられる時間継続される。この時刻ｔ０から時刻ｔ１の時間の長さが不十分であれば、メモリセルから読み出したビット線の電位を正しくセンスアンプに伝えることができない。時刻ｔ１では、一旦、スイッチ回路２４をオフさせ、センスアンプＳＡ１〜ＳＡ１２８をビット線Ｂ１〜Ｂ１２８から切り離す。スイッチ回路２４をオフさせた後も、センスアンプＳＡ１〜ＳＡ１２８には、ビット線から読み出したデータと基準電位との微小な電位差がセンスアンプＳＡ１〜ＳＡ１２８に保持される。
【００４０】
次に、時刻ｔ２でセンスアンプイネーブル信号ＳＥをローレベルからハイレベルに立ち上げ、ＳＡ１〜ＳＡ１２８の１２８個のセンスアンプを非活性状態から活性状態にする。すると、センスアンプは、ビット線から読み出した電位を基準電位と比較して増幅動作を開始する。時刻ｔ３から、センスアンプで増幅された電位差がセンスアンプＳＡ１〜ＳＡ１２８とカラムデコーダ７とを接続するバスであるＩ／Ｏ１〜Ｉ／Ｏ１２８に伝えられＩ／Ｏ１〜Ｉ／Ｏ１２８の充放電を行う。このセンスアンプＳＡ１〜ＳＡ１２８での増幅動作、Ｉ／Ｏ１〜Ｉ／０１２８の充放電電流は時刻ｔ３の後でピークとなる。ただし、ＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４のどのグループのスイッチ回路２４もオフしているため、この段階では、ビット線Ｂ１〜Ｂ１２８には電流は流れない。従って、ピーク電流を削減することができる。また、ビット線Ｂ１〜Ｂ１２８はセンスアンプの負荷にならないので、高速にバスＩ／Ｏ１〜Ｉ／Ｏ１２８を駆動することが可能であり、データアンプ９まで高速にデータを読み出すこともできる。
【００４１】
次に、時刻ｔ４でスイッチ回路グループＴＳＷ１に対するスイッチ回路制御信号Ｔｇ１をローレベルからハイレベルに立ち上げて、スイッチ回路グループＴＳＷ１のスイッチ回路２４をオフからオンに切り替える。すると、センスアンプＳＡ１〜ＳＡ３２で増幅したデータがビット線Ｂ１〜Ｂ３２を介してメモリセル１−１に書き戻され、読み出しによって失われたメモリセルの電荷は復活する。
【００４２】
なお、この時刻ｔ２から時刻ｔ４までの時間は、ｔ２でセンスアンプイネーブル信号ＳＥを立ち上げたことによるセンスアンプの増幅動作によるＩ／Ｏ１〜Ｉ／Ｏ１２８の充放電が一段落し、時刻ｔ３による読み出しを開始した直後の電流のピークが収まってから行う。時刻ｔ２からｔ４までの時間が短すぎると、センスアンプの増幅動作による電流のピークとビット線の充電電流のピークが重なってしまうので、好ましくない。時刻ｔ４からビット線Ｂ１〜Ｂ３２の充電が行われるので、時刻ｔ４の直後にピーク電流が流れる。しかし、上述したように、センスアンプでの増幅動作、及び外部へデータを読み出すための電流がピークとなる時刻ｔ３の後のピーク電流とは重なっていない。
【００４３】
次に、時刻ｔ５では、スイッチ回路制御信号Ｔｇ１がハイレベルからローレベルに立ち下がり、スイッチ回路制御信号Ｔｇ２がローレベルからハイレベルに立ち上がっている。すなわち、時刻ｔ５でビット線Ｂ１〜Ｂ３２への書き戻しが完了し、時刻ｔ５からビット線Ｂ３３〜Ｂ６４の書き戻しが開始される。時刻ｔ５でビット線Ｂ３３〜Ｂ６４が開始されると直後にビット線Ｂ３３〜Ｂ６４を充電する電流がピークになる。しかし、このビット線Ｂ３３〜Ｂ６４を充電する電流がピークになる時刻は、ビット線Ｂ１〜Ｂ３２を充電する電流のピークと重なっていない。時刻ｔ４から時刻ｔ５の時間間隔はピーク電流が重ならないように確保されている。
【００４４】
同様にして、時刻ｔ６では、スイッチ回路制御信号Ｔｇ２をハイレベルからローレベルに立ち下げて、スイッチ回路グループＴＳＷ２の各スイッチ回路をオフし、センスアンプＳＡ３３〜６４からそれぞれ対応するビット線Ｂ３３〜Ｂ６４を切り離すと共に、スイッチ回路制御信号Ｔｇ３をローレベルからハイレベルに立ち上げて、スイッチ回路グループＴＳＷ３の各スイッチ回路をオンし、センスアンプＳＡ６５〜ＳＡ９６にそれぞれ対応するビット線Ｂ６５〜Ｂ９６を接続し、ビット線Ｂ６５〜Ｂ９６の充電を開始する。
【００４５】
さらに、時刻ｔ７では、スイッチ回路制御信号Ｔｇ３をハイレベルからローレベルに立ち下げて、スイッチ回路グループＴＳＷ３の各スイッチ回路をオフし、センスアンプＳＡ６５〜ＳＡ９６からそれぞれ対応するビット線Ｂ６５〜Ｂ９６を切り離すと共に、スイッチ回路制御信号Ｔｇ４をローレベルからハイレベルに立ち上げて、スイッチ回路グループＴＳＷ４の各スイッチ回路をオンし、センスアンプＳＡ９７〜ＳＡ１２８にそれぞれ対応するビット線Ｂ９７〜Ｂ１２８を接続し、ビット線Ｂ９７〜Ｂ１２８の充電を開始する。
【００４６】
最後に、時刻ｔ８で、スイッチ回路制御信号Ｔｇ４をハイレベルからローレベルに立ち下げて、スイッチ回路グループＴＳＷ４の各スイッチ回路をオフし、センスアンプＳＡ９７〜ＳＡ１２８からそれぞれ対応するビット線Ｂ９７〜Ｂ１２８を切り離す。
【００４７】
上記手順により、半導体記憶装置のデータ読み出し動作、及び書き戻し動作において、センスアンプにてデータを増幅し、外部へデータを読み出すために流れる電流がピークになるタイミングとグループ毎にメモリセルデータの書き戻しのために流れる電流がピークになるタイミングとをずらして分散させることができるので、ピーク電流を抑制することができる。なお、センスアンプＳＡからのデータの読み出しは、時刻ｔ２でセンスアンプＳＡが活性化され、時刻ｔ３でデータ出力を開始する。このため、書き戻しのタイミングを後にずらしても、データの読み出し速度には影響しない。
【実施例２】
【００４８】
次に、上記実施例１から、スイッチ回路グループＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４に対するスイッチ回路制御信号Ｔｇ１、Ｔｇ２、Ｔｇ３、Ｔｇ４のタイミングを変えた実施例１の変形例である実施例２について説明する。実施例２は、回路の構成としては、実施例１の図１、図２のブロック図とほぼ同一である。ただし、実施例１とは、図１のスイッチ制御回路５が出力するスイッチ回路制御信号Ｔｇ１、Ｔｇ２、Ｔｇ３、Ｔｇ４の動作タイミングが少し異なる。
【００４９】
図４は、実施例２による半導体記憶装置の動作タイミングチャートである。実施例１の動作タイミングチャートである図３と対比すると、最初にワード線が立ち上がってから時刻ｔ４までの動作は同一である。時刻ｔ４以降は少し違う。図３では、グループの異なるスイッチ回路が同時にオンしないように、前のグループのスイッチ回路２４が閉じてから次のスイッチ回路を開いていた。しかし、図４では、たとえば、時刻ｔ５で、スイッチ回路制御信号Ｔｇ２がハイレベルとなるが、スイッチ回路制御信号Ｔｇ１がハイレベルを維持するので、スイッチ回路グループＴＳＷ１とＴＳＷ２のスイッチ回路が同時に開いていることになる。しかし、スイッチ回路制御信号Ｔｇ２をハイレベルに立ち上げる時刻ｔ５はスイッチ回路制御信号Ｔｇ１をハイレベルに立ち上げる時刻ｔ４からピーク電流が流れる時期が重ならない程度に、時間間隔が開いているので、ピーク電流を抑制できる。スイッチ回路制御信号Ｔｇ３、Ｔｇ４を立ち上げる時刻も同様に時間間隔を開けている。
【００５０】
さらに、実施例２によれば、ピーク電流が重ならないようにずらしつつ、他のグループのビット線の充電が始まってもスイッチ回路はすぐにはオフにならない。従って、ビット線の充電を継続でき、ずらす時間を実施例１より少なくできる。その結果、全体としてワード線を活性化する時間を短くすることができ、より消費電流を削減することができる。読み出し時のセンスアンプ活性化タイミングは実施例１と変わらないので、読み出し速度は変わらない。
【実施例３】
【００５１】
図５はさらに別な実施例１の変形例である実施例３のタイミングチャートである。図５では、スイッチ制御回路５が出力するスイッチ回路制御信号Ｔｇ１、Ｔｇ２、Ｔｇ３、Ｔｇ４の動作タイミングを除いて実施例１と同一である。従って、実施例１のブロック図である図１、図２は実施例３にもそのまま用いることができる。図５を図３と対比すると、時刻ｔ４までの動作は、図３と同一である。時刻ｔ４以降で、図３では、先にオンしたグループのスイッチ回路がオフしてから次のグループのスイッチ回路をオンしていたが、実施例３では、各スイッチ回路のオフはワード線の立ち下がりまで引き伸ばしている。ワード線が立ち下がるまでスイッチ回路がオンしており、ワード線が立ち下がるまでセンスアンプが各ビット線を駆動しているので、実施例１、実施例２に対してノイズ等の影響を受けにくいという利点を有する。
【００５２】
図６は、実施例３のスイッチ制御回路５の一構成例を示すブロック図である。図６のスイッチ制御回路は、パルス発生回路３１が生成する基準となるスイッチ制御パルス１１とセンスアンプイネーブル信号ＳＥとを受けてスイッチ回路制御信号Ｔｇ１、Ｔｇ２、Ｔｇ３、Ｔｇ４を生成する。パルス発生回路３１は、図１のタイミングコントローラ８の機能の一部である。センスアンプイネーブル信号ＳＥが非活性状態のときは、トランスファーゲートＴ２〜Ｔ４がオフしているため、Ｔｇ１〜Ｔｇ４のタイミングはスイッチ制御パルス１１に同期した同一のタイミングパルスとなる。一方、センスアンプイネーブル信号ＳＥが活性状態のときは、トランスファーゲートＴ２〜Ｔ４がオンするため、Ｔｇ２〜４の立ち上がりのタイミングは、遅延回路４０〜４２の遅延時間によって決定される。一方、立下りのタイミングは、スイッチ制御パルス１１の立下りとほぼ同一のタイミングとなる。
【実施例４】
【００５３】
図７は、本発明の実施例４による半導体記憶装置の全体ブロック図である。実施例１の全体ブロック図である図１と対比すると、センスアンプ部６がスイッチ回路グループＴＳＷ１〜ＴＳＷ４に対応して４つのグループ６−１、６−２、６−３、６−４に分かれている。また、タイミングコントローラ８から各センスアンプグループ６−１、６−２、６−３、６−４には、それぞれ別なセンスアンプイネーブル信号ＳＥ１〜ＳＥ４が配線されている。さらに、各グループ別のセンスアンプイネーブル信号は、スイッチ制御回路５５にも接続され、スイッチ制御回路５５は、スイッチ制御パルス１１と共に、各グループ別のセンスアンプイネーブル信号から、グループ毎のスイッチ回路制御信号を生成している。このほかの構成は、図１とほぼ同じである。なお、実施例１とほぼ構成、機能が同一であるブロックは同一番号を付し、説明は省略する。
【００５４】
図８は、図７の構成のうち、センスアンプ２６と、スイッチ回路２４に関係する部分のブロック図である。センスアンプＳＡ１〜ＳＡ１２８にグループ毎に異なったセンスアンプイネーブル信号（ＳＥ１〜ＳＥ４）が接続されていることを除いて実施例１の図２と同一である。
【００５５】
図９は、実施例４の動作タイミングチャートである。実施例１のタイミングチャートである図３と比較すると、センスアンプをグループ毎に活性化している点が異なる。実施例４では、書き戻し動作だけでなく、読み出し動作もグループ毎にタイミングをずらして行っているので、実施例１〜実施例３よりさらにピーク時の電流を減らすことができる。
【００５６】
なお、一つのグループに含まれるスイッチ回路の数、同時に読み出されるセルの数、センスアンプの数は、製品のスペックに合わせて適宜決定することができる。上記各実施例では、スイッチ回路を４つのグループに分けたが本発明はこれに限定されない。グループの数を増やすとレイアウト上の制約が多くなるが、ピーク時の電流をより低減することができ、低消費電力になる。どのような構成にするかは、１本のワード線に接続された同時読み出しセル数や製品のアクセス速度、消費電力などのスペックなどから決定することができる。
【００５７】
また、本発明の半導体記憶装置は、システムＬＳＩの機能の一部として、他の機能マクロと共に１チップの半導体基板に形成されるものであってもよいことは言うまでもない。
【００５８】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例１による半導体記憶装置の全体ブロック図である。
【図２】本発明の実施例１による半導体記憶装置の要部ブロック図である。
【図３】本発明の実施例１による半導体記憶装置のタイミングチャートである。
【図４】本発明の実施例２による半導体記憶装置のタイミングチャートである。
【図５】本発明の実施例３による半導体記憶装置のタイミングチャートである。
【図６】本発明の実施例３による半導体記憶装置のスイッチ制御回路のブロック図である。
【図７】本発明の実施例４による半導体記憶装置の全体ブロック図である。
【図８】本発明の実施例４による半導体記憶装置の要部ブロック図である。
【図９】本発明の実施例４による半導体記憶装置のタイミングチャートである。
【図１０】従来の半導体記憶装置のブロック図である。
【図１１】従来の半導体記憶装置の要部ブロック図である。
【図１２】従来の半導体記憶装置のタイミングチャートである。
【符号の説明】
【００６０】
１：メモリセルアレイ
１−１：メモリセル
２：ローデコーダ
３：ワード線
５、５５：スイッチ制御回路
６：センスアンプ部
６−１、６−２、６−３、６−４：センスアンプグループ
７：カラムデコーダ
８：タイミングコントローラ
９：データアンプ
１１：スイッチ制御パルス
１２：ワード線選択信号
１３：カラム選択信号
１４：データアンプ活性化信号
１５：ローカルＩ／Ｏバス
２１：ビット線
２２：ワード線ドライバ回路
２４：スイッチ回路
２６、ＳＡ１〜１２８：センスアンプ
３１：パルス発生回路
３２、３６、３７、３８、３９、４６：インバータ
３３、３４、３５：ナンド回路
４０、４１、４２：遅延回路
４３、４５：ＰＭＯＳトランジスタ
４４：ＮＭＯＳトランジスタ
ＴＳＷ１、ＴＳＷ２、ＴＳＷ３、ＴＳＷ４：スイッチ回路グループ
Ｔｇ１、Ｔｇ２、Ｔｇ３、Ｔｇ４：スイッチ回路制御信号
ＳＥ、ＳＥ１、ＳＥ２、ＳＥ３、ＳＥ４：センスアンプイネーブル信号
【図１】
2010113753.tif 000003
【図２】
2010113753.tif 000004
【図３】
2010113753.tif 000005
【図４】
2010113753.tif 000006
【図５】
2010113753.tif 000007
【図６】
2010113753.tif 000008
【図７】
2010113753.tif 000009
【図８】
2010113753.tif 000010
【図９】
2010113753.tif 000011
【図１０】
2010113753.tif 000012
【図１１】
2010113753.tif 000013
【図１２】
2010113753.tif 000014