(57)【要約】【課題】プリチャージしてからリードを行う半導体記憶装置において、プリチャージ電流の集中を防ぎ、かつ、高速リードが可能な半導体記憶装置及びそのリードアクセス方法を提供する。【解決手段】複数のメモリセルアレイと、各メモリセルアレイに対してプリチャージ開始を指示する第一の信号とプリチャージの終了とリードアクセスへの移行を指示する第二の信号とを出力する制御回路と、を備え、第一の信号が各メモリセルアレイに対して時間差を持って到達するように遅延回路を介して配線され、第二の信号が遅延回路を介さずに配線されている。【選択図】図１
2010113777.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルアレイと、
前記各メモリセルアレイに対してプリチャージ開始を指示する第一の信号と、前記プリチャージの終了とリードアクセスへの移行を指示する第二の信号と、を出力する制御回路と、
を備え、
前記第一の信号が、前記各メモリセルアレイに対して時間差を持って到達するように遅延回路を介して配線され、前記第二の信号が前記遅延回路を介さずに配線されていることを特徴とする半導体記憶装置。
【請求項２】
前記遅延回路が前記制御回路から複数直列に接続され、前記第一の信号が、前記直列に接続された各遅延回路の出力から分岐して前記各メモリセルアレイに接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第一の信号がリードモード信号である請求項１又は２記載の半導体記憶装置。
【請求項４】
前記リードアクセスへ移行した後も前記リードモードが継続する場合は、前記第二の信号を非活性化することにより、前記リードアクセスを終了させると共に、前記プリチャージを再開させる請求項３記載の半導体記憶装置。
【請求項５】
前記第二の信号がセンスアンプ制御のタイミング信号である請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項６】
前記第二の信号がアドレスの確定に伴い出力される信号である請求項１乃至５いずれか１項記載の半導体記憶装置。
【請求項７】
前記第二の信号がアドレス選択信号である請求項１乃至６いずれか１項記載の半導体記憶装置。
【請求項８】
前記複数のメモリセルアレイのうち、選択されたアドレスのメモリセルアレイがプリチャージを終了してリードアクセスへ移行しても、選択されないアドレスのメモリセルアレイはプリチャージ状態を継続する請求項１乃至７いずれか１項記載の半導体記憶装置。
【請求項９】
前記各メモリセルアレイのビット線は前記第一の信号を受ける前に第一の電位に固定されていた電位が前記第一の信号を受けて第二の電位にプリチャージされることを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。
【請求項１０】
前記第一の信号の配線の末端が前記制御回路に帰還接続され、前記帰還接続された第一の信号を受けて前記第二の信号が前記制御回路から出力するように構成されていることを特徴とする請求項１乃至９いずれか１項記載の半導体記憶装置。
【請求項１１】
前記複数のメモリセルアレイがそれぞれフラッシュメモリのセルアレイであることを特徴とする請求項１乃至１０いずれか１項記載の半導体記憶装置。
【請求項１２】
複数のメモリセルアレイを有する半導体記憶装置のリードアクセス方法であって、
前記複数のメモリセルアレイのプリチャージを順番にずらして開始し、前記複数のメモリセルアレイの中から選択したセルアレイの前記プリチャージの終了及びリードアクセスの開始を前記プリチャージを開始した順番に依存せずに、実質的に同じタイミングで開始するようにしたことを特徴とする半導体記憶装置のリードアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リード動作の前にプリチャージを行うメモリセルアレイを複数備えた半導体記憶装置に関する。特に、メモリセルアレイがフラッシュメモリのセルアレイである半導体記憶装置に関する。
【背景技術】
【０００２】
特許文献１には、複数のセンスアンプを備えた半導体集積回路において、複数のセンスアンプが同時に駆動されてピーク電流が流れることにより、電源ノイズ及び電源電圧が低下することを防ぐため、センスアンプ毎に独立したタイミングでセンスアンプを駆動することが記載されている。
また、特許文献２には、複数のメモリセルアレイを有するフラッシュメモリにおいて、センスアンプが駆動するタイミングをずらすことに加えて、メモリセルアレイ毎にプリチャージタイミングもずらしてプリチャージ電流が集中することを防ぐフラッシュメモリが記載されている。
【特許文献１】特開２００１−３５１６７号公報
【特許文献２】国際公開ＷＯ２００３／０７３４３０号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００３】
以下の分析は本発明において与えられる。特許文献２によれば、シフトレジスタ（図１の６１、６２、６３）を用いてメモリのバンク（メモリセルアレイ）毎に制御信号の位相を遅らせ、その制御信号の位相によって、プリチャージの開始タイミングと終了タイミングを決めている（図５、図６のＲＰＣ０とＲＰＣ１）。メモリに対するリード動作は、アドレスが決定するまでは余裕があるが、アドレスが決定してから高速なリードが必要とされる場合が多い。そのような場合、アドレスが決定する前のタイミングに余裕があるうち、プリチャージの開始はメモリセルアレイ毎にタイミングをずらして行い、プリチャージ電流の集中を避け、プリチャージの終了は各メモリセルアレイ共通に行いたい場合がある。そのような場合、特許文献２のように、一つの制御信号によりプリチャージの開始タイミングと終了タイミングを決定し、その制御信号のタイミングを遅延回路等を用いて遅延させただけでは、プリチャージ開始を遅らせれば、プリチャージの終了も遅れるので、アドレスの確定に伴う高速なリードを行うことはできない。
【０００４】
上述したように、リード動作の前にプリチャージを行う半導体記憶装置において、プリチャージ電流のピーク値を下げ、かつ、高速リードができることが望まれる。
【課題を解決するための手段】
【０００５】
本発明の１つの側面による半導体記憶装置は、複数のメモリセルアレイと、前記各メモリセルアレイに対してプリチャージ開始を指示する第一の信号と、前記プリチャージの終了とリードアクセスへの移行を指示する第二の信号と、を出力する制御回路と、を備え、前記第一の信号が、前記各メモリセルアレイに対して時間差を持って到達するように遅延回路を介して配線され、前記第二の信号が前記遅延回路を介さずに配線されている。
【０００６】
本発明の他の側面による半導体記憶装置のリードアクセス方法は、複数のメモリセルアレイを有する半導体記憶装置のリードアクセス方法であって、前記複数のメモリセルアレイのプリチャージを順番にずらして開始し、前記複数のメモリセルアレイの中から選択したセルアレイの前記プリチャージの終了及びリードアクセスの開始を前記プリチャージを開始した順番に依存せずに、実質的に同じタイミングで開始する。
【発明の効果】
【０００７】
本発明によれば、第一の信号が、各メモリセルアレイに対して時間差を持って到達するように遅延回路を介して配線されるので、プリチャージ電流の集中を避けることができ、かつ、第二の信号が前記遅延回路を介さずに配線されているので、高速なリード動作を実現することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【０００９】
本発明の一実施形態の半導体記憶装置は、例えば図１、図８に示すように、複数のメモリセルアレイ（０００〜００５、０１０〜０１５に加えて、Ｙセレクタ１００〜１１３とＹドライバ２００〜２１３を含む。）と、各メモリセルアレイに対してプリチャージ開始を指示する第一の信号（ＭＤＲＥＡＤ）とプリチャージの終了とリードアクセスへの移行を指示する第二の信号（ＳＡＥＮ）とを出力する制御回路８００と、を備え、第一の信号（ＭＤＲＥＡＤ）が、各メモリセルアレイに対して時間差を持って到達するように遅延回路（９００〜９１３）を介して配線され、第二の信号（ＳＡＥＮ）が遅延回路（９００〜９１３）を介さずに配線されている。
【００１０】
また、一実施形態の半導体記憶装置は、例えば図６、図９に示すように、遅延回路（９００〜９１３）が制御回路８００から複数直列に接続され、第一の信号（ＭＤＲＥＡＤ）が、直列に接続された各遅延回路（９００〜９１３）の出力から分岐して各メモリセルアレイ（Ｙドライバ２００〜２１３）に接続されてもよい。
【００１１】
また、上記半導体記憶装置は、上記第一の信号がリードモード信号（ＭＤＲＥＡＤ）であってもよい。さらに、リードアクセスへ移行した後もリードモードが継続する場合は、第二の信号（ＳＡＥＮ）を非活性化することにより、リードアクセスを終了させると共に、プリチャージを再開させるものであってもよい。たとえば、フラッシュメモリなどでは、他のモードからリードモードに移行して最初にプリチャージを行うときに大きなプリチャージ電流が流れるものがある。一度リードモードに移行した後、再度プリチャージを行っても大きなプリチャージ電流が流れないのであれば、遅延回路を介してプリチャージの開始を遅らせるのは、リードモード移行時だけでもよい。すなわち、他のモードからリードモードへ移行するときだけ、第一の信号によりプリチャージを開始し、リード動作が継続する場合は、第二の信号の論理レベルにより、ブリチャージとリード動作とを切り換えることができる。このようにすることにより、最初のブリチャージには、時間を要するが、２回目からのプリチャージには、時間を要さないので、任意のアドレスに対して高速に連続リードを行うことができる。
【００１２】
また、上記第二の信号は、センスアンプ制御のタイミング信号（ＳＡＥＮ）でもよいし、アドレスの確定に伴い出力される信号であってもよい。また、第二の信号がアドレス選択信号（ＹＤＥＣ２００等）であってもよい。一般にプリチャージの開始時には、リードを行うアドレスが確定している必要はないが、プリチャージ動作を終了しリードアクセスに移行するには、リードを行うアドレスが確定している必要がある。このリードアクセスへ移行する信号は、上記のとおり、センスアンプ制御のタイミング信号（ＳＡＥＮ）であってもよいし、アドレスの確定に伴い出力される信号であってもよいし、アドレス選択信号であってもよい。
【００１３】
また、一実施形態の半導体記憶装置は、例えば図２、図３、図７に示すように、複数のメモリセルアレイのうち、選択されたアドレスのメモリセルアレイがプリチャージを終了してリードアクセスへ移行しても、選択されないアドレスのメモリセルアレイはプリチャージ状態を継続するものであってもよい。選択されないアドレスのメモリセルアレイについてプリチャージ状態を継続することにより、回路を安定させ無駄な電流の消費を抑えることができる。
【００１４】
また、一実施形態の半導体記憶装置は、図２に示すように、各メモリセルアレイのビット線は第一の信号（ＭＤＲＥＡＤ）を受ける前に第一の電位（ＧＮＤ）に固定されていた電位が第一の信号を受けて第二の電位（ＶＤＤ）にプリチャージされるものであってもよい。例えば、図２の実施例によれば、他のモードからリードモードへの移行は、ディスイネーブルモード（ＤＩＳがハイレベル）を経由してビット線の電位をグランドに固定してからリードモードへ移行させているので、モード移行時のセルへのストレスや誤動作を避けることができる。
【００１５】
さらに、一実施形態の半導体記憶装置は、図８〜１０に示すように、第一の信号（ＭＤＲＥＡＤ）の配線の末端が制御回路８００に帰還接続され、帰還接続された第一の信号ＭＤＲＥＡＤを受けて第二の信号（デコード信号ＹＤＥＣ２００）が制御回路８００から出力するように構成されている。上記構成を取ることにより、確実にプリチャージを行ってからリード動作に移行することができる。
【００１６】
さらに、図２に示すように、複数のメモリセルアレイがそれぞれフラッシュメモリＭＣのセルアレイとすることができる。
【００１７】
さらに、一実施形態の半導体記憶装置のリードアクセス方法は、複数のメモリセルアレイを有する半導体記憶装置のリードアクセス方法であって、複数のメモリセルアレイのプリチャージを順番にずらして開始し、複数のメモリセルアレイの中から選択したセルアレイのプリチャージの終了及びリードアクセスの開始をプリチャージを開始した順番に依存せずに、実質的に同じタイミングで開始するようにする。すなわち、複数のメモリセルアレイを順番にプリチャージした後、上記複数のメモリセルアレイのうち、どのメモリセルアレイに対してリードアクセスする場合も実質的に同じタイミングでリードアクセスを開始する。従って、プリチャージ電流のピークを分散させると共に、アドレス確定後の高速なアクセスを確保することができる。上記実施形態の半導体記憶装置及びそのリードアクセス方法について、実施例に即し、図面を参照してさらに詳しく説明する。
【実施例１】
【００１８】
図１は、実施例１による半導体記憶装置全体のブロック図である。この図１に示す半導体記憶装置は、フラッシュメモリセルアレイを備えて構成されており、全体としてフラッシュメモリマクロとして機能する。このフラッシュメモリマクロは、他の機能ブロックと共に１チップの半導体集積回路に組み込むことができる。また、このフラッシュメモリマクロは、独立した１チップの半導体メモリチップとして用いることもできる。
【００１９】
図１において、０００〜００５及び０１０〜０１５はフラッシュメモリからなるメモリセルアレイである。これらのメモリセルアレイはＸデコーダ６００〜６０５を挟んで左側にメモリセルアレイ０００〜００５が、右側にメモリセルアレイ０１０〜０１５が左右に対象に配置されている。
【００２０】
１００〜１０３、１１０〜１１３はＹセレクタであり、メモリセルアレイのビット線選択とプリチャージを行う。２００〜２０３、２１０〜２１３は、Ｙドライバであり、Ｙセレクタを駆動する信号を出力する。３００〜３０３、３１０〜３１３はメインビットセレクタであり、センスアンプに対し上下いずれのメインビット線を接続するか選択する。４００、４０１、４１０、４１１はセンスアンプであり、ビット線を介してセルの情報を読み出す回路である。５００、５０１、５１０、５１１はセンスアンプドライバであり、センスアンプ及びメインビットセレクタを駆動する信号を出力する。６００〜６０５はＸデコーダであり、メモリセルアレイのワード線を選択する。７００は入出力回路であり、外部からフラッシュメモリマクロに対するアクセス信号を受け付けると共に、外部に対して、フラッシュメモリマクロから読み出したデータを出力する。８００は、制御回路であり、入出力部７００へ入力された信号からフラッシュメモリマクロに対する動作モード、アドレス、タイミングに関する制御信号を生成し、フラッシュメモリマクロ全体を制御する。９００〜９０３、９１０〜９１３は遅延回路であり、制御回路８００から出力されるリードモード信号ＭＤＲＥＡＤを遅延させて各Ｙドライバに伝える。なお、制御回路８００からは、リードモード信号の他、デコード信号とセンスアンプ制御信号ＳＡＥＮが出力され、各メモリセルアレイへ配線されている。なお、デコード信号には、各Ｙドライバへ接続されるデコード信号（後で詳しく説明するＹＤＥＣ０００〜０１５、ＹＤＥＣ１００〜１１５、ＹＤＥＣ２００〜２０３、ＹＤＥＣ２１０〜２１３）以外にＸデコーダに接続されるデコード信号もあるが図１では各Ｙドライバへ接続されるデコード信号を図示している。
【００２１】
なお、図１には、Ｙセレクタを挟んで上下にメモリセルアレイが配置されている部分（例えば、Ｙセレクタ１００を挟んで上下にメモリセルアレイ０００と００１を配置）と、Ｙセレクタの片側にしかメモリセルアレイが配置されていない部分（例えば、Ｙセレクタ１０２の上側、１０３の下側にはメモリセルアレイが配置されていない）があるが、Ｙセレクタの片側にしかメモリセルアレイが配置されていない部分は、必要に応じて、空いている部分にメモリセルアレイを増設することが可能である。
【００２２】
図２は、実施例１におけるＹセレクタ１００のブロック図である。図２には、メモリセルアレイ００１の一部の構成も併せて図示する。フラッシュメモリセルＭＣが接続されたメモリセルアレイ００１の各ビット線は、それぞれ対応するセレクタ１トランジスタＳ１００〜Ｓ１１５を介してノードＡに接続される。同様に、メモリセルアレイ０００の各ビット線は、それぞれ対応するセレクタ１トランジスタＳ０００〜Ｓ０１５を介してノードＡに接続される。セレクタ１トランジスタＳ０００〜Ｓ０１５、Ｓ１００〜Ｓ１１５のゲートには、それぞれ選択信号Ｙ1ＳＥＬ＿０００〜Ｙ１ＳＥＬ＿０１５、Ｙ1ＳＥＬ＿１００〜Ｙ１ＳＥＬ＿１１５が接続されており、セレクタ１トランジスタＳ０００〜Ｓ０１５、Ｓ１００〜Ｓ１１５のうち、選択されたトランジスタがオンすると、選択されたトンジスタに対応するビット線がノードＡに接続される。また、ノードＡには、セレクタ２トランジスタＳ２１００のソースが接続され、セレクタ２トランジスタＳ２１００のドレインは、メインビット線ＭＢＬ００に接続されて制御信号Ｙ２ＳＥＬ１００により選択が制御される。このＹセレクタ１００内において各ビット線が共通に接続されるビット線、ノードＡのことをビット線１００と呼ぶことにする。同様にＹセレクタ１０１〜１０３、Ｙセレクタ１１０〜１１３のノードＡに相当する共通ビット線をそれぞれ、ビット線１０１〜１０３、１１０〜１１３とする。
【００２３】
さらに、ノードＡには、プリチャージトランジスタＰ１００とディスチャージトランジスタＤ１００が接続されている。プリチャージトランジスタＰ１００は、リードモードで、かつ、非選択状態にあるときに制御信号ＹＰＲＥ１００によりノードＡをＶＤＤにプルアップする。ディスチャージトランジスタＤ１００は、他のモードからリードモードにモードを切り換える際に、ディスイネーブルモード信号ＤＩＳにより、ノードＡをグランドにプルダウンする。
【００２４】
図３は、実施例１におけるＹドライバ２００のブロック図である。Ｙドライバ２００には、Ｙセレクタ１００全体を選択する回路２００Ａと、メモリセルアレイ０００のビット線選択信号を生成する回路２００Ｂと、メモリセルアレイ００１のビット線選択信号を生成する回路２００Ｃとが含まれる。２００Ｂと２００Ｃは入力アドレス信号が異なるだけで回路構成は同一であるので、図３では、代表して２００Ｃの内部回路を示し、２００Ｂの内部回路の記載は省略している。
【００２５】
セレクタ１トランジスタの制御信号Ｙ1ＳＥＬ０００〜０１５、１００〜１１５は制御回路８００によってデコードされるアドレスデコード信号ＹＤＥＣ０００〜０１５、１００〜１１５、ＹＤＥＣ２００とセンスアンプ制御に用いられるタイミング信号であるセンスアンプ制御信号ＳＡＥＮから生成される。
【００２６】
また、セレクタ２トランジスタの制御信号Ｙ２ＳＥＬ１００は制御回路８００によりデコードされるアドレスデコード信号ＹＤＥＣ２００とセンスアンプ制御信号ＳＡＥＮから生成される。プリチャージトランジスタＰ１００の制御信号ＹＰＲＥ１００は、遅延されたリードモード信号ＭＤＲＥＡＤ＿ＤＬＹ２００とＹＤＥＣ２００の反転信号とのＡＮＤ回路Ａ１と、ＹＤＥＣ２００とＳＡＥＮの反転信号とのＡＮＤ回路Ａ２と、ＡＮＤ回路Ａ１の出力とＡ２の出力とのオア回路Ｏ１によって生成される。
【００２７】
図４は、実施例１における入出力回路７００及び制御回路８００のブロック図である。図４では、特に本発明の回路動作に関連する信号や回路ブロックについてのみ示し、入出力回路７００から外部に出力される信号等については、記載を省略している。入力信号ＣＥ、ＲＥＡＤ、アドレス０〜ｎは、外部から入出力回路７００に入力され、外部から入力されるクロック信号ＲＤＣＬＫによりフリップフロップ７０１、７０２、７０３−０〜ｎに取り込まれる。取り込まれた信号は、制御回路８００に入力される。
【００２８】
入力信号ＲＥＡＤはフラッシュメモリマクロをリードモードに設定するモード信号で、ＲＥＡＤ端子のハイレベルをＲＤＣＬＫに同期して取り込むとリードモードに設定される。入力信号ＣＥはチップイネーブル信号でハイレベルのときに本実施例のフラッシュメモリマクロがイネーブルとなり動作可能となる。クロック信号ＲＤＣＬＫは、入出力回路７００のフリップフロップ７０１、７０２、７０３−０〜７０３−ｎを駆動するクロックであると共に、内部動作のトリガともなるクロック信号である。アドレス０〜ｎはフラッシュメモリマクロに対するアドレス信号であり、リードモードにおいては、アドレス０〜ｎにより入力されたアドレスのフラッシュメモリのデータが外部に出力される。
【００２９】
制御回路８００には、タイミング制御回路８０１、モード制御回路、プリデコード回路８０２が含まれる。タイミング制御回路８０１は、ＩＲＥＡＤ信号がハイレベルで、かつも、ＩＣＥ信号もハイレベルのとき（リードモードかつイネーブルのとき）、クロック信号ＲＤＣＬＫに同期してセンスアンプ制御信号ＳＡＥＮを出力する。このタイミング制御回路のブロック図を図１１に示す。
【００３０】
モード制御回路はリードモードにおいて、ＩＲＥＡＤ信号をバッファリングしてＭＤＲＥＡＤ信号として出力する。プリデコード回路はラッチされたアドレス信号をデコードした信号をＩＣＥ信号がハイレベルであればデコード信号として出力する。
【００３１】
図６は、実施例１における制御回路８００とＹドライバ（２００〜２０３、２１０〜２１３）との接続図である。この図６では、実際の半導体集積回路における制御回路、Ｙドライバ、遅延回路の相対的なレイアウト配置位置を考慮して記載している。制御回路８００からリードモード信号ＭＤＲＥＡＤが遅延回路９００〜９０３、９１０〜９１３を介して各メモリセルアレイのＹドライバ２００〜２０３、２１０〜２１３に配線される。制御回路８００から出力されるリードモード信号ＭＤＲＥＡＤは各遅延回路を介してメモリセルアレイ全体を周回するように配線され、各Ｙドライバには各遅延回路から出力される遅延されたリードモード信号ＭＤＲＥＡＤ＿ＤＲＹ２００〜２１３が入力される。
【００３２】
制御回路８００から各Ｙドライバへは、リードモード信号ＭＤＲＥＡＤ信号以外にも、デコード信号（ＹＤＥＣ０００〜０１５、ＹＤＥＣ１００〜１１５、ＹＤＥＣ２００〜２０３、ＹＤＥＣ２１０〜２１３）、センスアンプ制御信号ＳＡＥＮが各Ｙドライバへ配線させている。リードモード信号ＭＤＲＥＡＤは制御回路８００から各Ｙドライバへの信号の到達時間が異なるように遅延回路を介しメモリセルアレイを一回り周回するように、いわゆる一筆書きで配線がレイアウトされているのに対して、上記デコード信号、センスアンプ制御信号ＳＡＥＮは各Ｙドライバに対して信号の到達時間に差が出ないように最短距離で配線がされている。たとえば、Ｙドライバ２１０〜２１３に対して、リードモード信号は制御回路８００からの距離が遠いＹドライバ２１３からＹドライバ２１２、２１１の順番に遅延回路を介して配線され、配線の末端が制御回路８００との距離が最も近いＹドライバ２１０となっている。
【００３３】
一方、上記デコード信号、センスアンプ制御信号ＳＡＥＮは距離が近いＹドライバ２１０から２１１、２１２、２１３の順番で配線され、配線による遅延時間の差ができるだけ生じないように配線されている。リードモード信号ＭＤＲＥＡＤが遅延回路を介して各Ｙドライバへの信号の到達時間に差が生じるように配線しているのは、プリチャージ電流が流れるタイミングを各メモリセルアレイによってずらしてプリチャージ電流の集中を避けるためであり、デコード信号、センスアンプ制御信号ＳＡＥＮをＹドライバによって信号の到達時間に差異が生じないように配線しているのは、アドレスが確定してから、リード等のアクセスが完了するまでのアクセス時間がメモリセルアレイによって相違しないようにするためである。
【００３４】
なお、制御回路８００が出力するＹドライバに関連するデコード信号のうち、ＹＤＥＣ０００〜０１５、１００〜１１５は各Ｙドライバで共通であるが、ＹＤＥＣ２００〜２０３、２１０〜２１３は各Ｙドライバで個別のデコード信号である。なお、制御回路８００でどこまでプリデコードして、各Ｙドライバでどこから残りのデコードを行うかは、必要に応じて適宜決めることができる。
【００３５】
図６の遅延回路９００〜９０３、９１０〜９１３はどのような構成でもよいが、その一例を図５に示す。図５の遅延回路では、入力信号ＩＮをインバータ９５１、９５２、９５３、９５４と容量９５７、９５８により遅延させ、ＮＡＮＤ回路９５５とインバータ９５６により入力信号ＩＮと遅延させた入力信号との論理ＡＮＤを取り、入力信号ＩＮに対して信号の立ち上がりが遅延した同相の出力信号ＯＵＴを生成している。
【００３６】
なお、制御回路８００からは、リードモード信号ＭＤＲＥＡＤ信号以外にも、センスアンプ制御信号ＳＡＥＮやデコード信号ＹＤＥＣ２００、ＹＤＥＣ０００〜０１５、ＹＤＥＣ１００〜１１５や図示しないＸデコーダに対するプリデコード信号がメモリセルアレイに対して出力されるが、ＭＤＲＥＡＤ信号以外の他の信号は遅延回路によって遅延させる必要はない。ちなみに、ＹＤＥＣ０００〜０１５、ＹＤＥＣ１００〜１１５は各メモリセルアレイに共通に出力されるが、ＹＤＥＣ２００はＹドライバ２００のみに出力される信号であり、ＹＤＥＣ２００と同様な信号が、各Ｙドライバに対して個別に制御回路８００から出力される。
【００３７】
なお、ここで実施例１のフラッシュメモリマクロにおける動作モードについて説明しておく。通常フラッシュメモリにおいては、すでに説明したリードモード以外に、消去を行うイレース（消去）モード、書き込みを行うライトモード、書き込みが終わった後に正しく書き込みができたか否かをテストするベリファイモード等が存在する。フラッシュメモリでは、書き込みや消去に高い電圧が必要とされ、モードによって印加される電圧がかなり異なるため、モードの不用意な変更によって誤動作やＬＳＩの破壊が生じるのを防ぐ必要がある。このため、ディスイネーブルモードを設け、上記モードを変更する際には、必ずディスイネーブルモードを経由して他のモードに変更するようにしている。
【００３８】
図７は実施例１における半導体記憶装置（フラッシュメモリマクロ）のタイミングチャートである。実施例１のフラッシュメモリマクロからデータの読み出しを行う際には、まずリードモードセットアップを行い、リードモードに設定する必要がある。図７において、タイミングｔ０より以前のタイミングでは、ディスイネーブルモード信号ＤＩＳがハイレベルであり、ディスイネーブルモードであるとする。また、チップイネーブル信号ＣＥもローレベルであるとする。このときは、図２に示すディスチャージトランジスタＤ１００がオンしているので、ＢＩＴ１００（ビット線１００。Ｙセレクタ１００の共通ビット線。図７のノードＡ。）はグランド電位となっている。次に、タイミングｔ０の前にディスイネーブルモード信号ＤＩＳが立ち下がり、図４に示すＲＥＡＤ信号が立ち上がると入出力回路７００は、タイミングｔ０のクロック信号ＲＤＣＬＫの立ち下がりでＲＥＡＤ信号をフリップフロップ７０２で捕らえてＩＲＥＡＤ信号をハイレベルにする。また、ディスイネーブルモード信号ＤＩＳが立ち下がるとディスチャージトランジスタＤ１００はオフし、各ビット線のノードＡはハイインピーダンス状態となる。
【００３９】
一方、ＩＲＥＡＤ信号は、制御回路８００でバッファリングされ、ＭＤＲＥＡＤ信号がハイレベルに立ち上がる。リードモードセットアップ期間中は、チップイネーブル信号ＣＥはローレベルを継続する。従って、プリデコード回路８０２、８０３、８０４は、全てのデコード信号をローレベル出力とする非選択状態を維持する。リードモード信号ＭＤＲＥＡＤは、図６に示す直列接続された遅延回路９００〜９０３、９１０〜９１３により遅延して各Ｙドライバに伝えられる。まず、タイミングｔ１では、遅延回路９００を介して遅延されたリードモード信号ＭＤＲＥＡＤ＿ＤＬＹ２００がローレベルからハイレベルに立ち上がる。図４に示す制御回路８００が出力するＹＤＥＣ２００信号及びＳＡＥＮ信号は、ローレベルを維持するので、図３に示すＡＮＤ回路Ａ１、Ａ２、オア回路Ｏ１によりＹＰＲＥ１００信号がハイレベルに変化する。すると、図２のＹセレクタ１００のプリチャージトランジスタＰ１００がオンしてビット線１００（ＢＩＴ１００。Ｙセレクタ１００のノードＡ）はグランドレベルからＶＤＤレベルへの充電を開始する。このときに、図７に示すようにＹセレクタ１００のビット線１００に充電電流が流れ、ビット線１００は充電される。しかし、この段階では、Ｙセレクタ１００以外のほかのＹセレクタには、ＭＤＲＥＡＤ信号がまだ到達していないので、ビット線の充電は始まらない。したがって、ビット線の充電電流が流れるのは、Ｙセレクタ１００のビット線１００だけである。
【００４０】
次に、タイミングｔ２になると、リードモード信号ＭＤＲＥＡＤは、遅延回路９０１を経由して遅延されたリードモード信号ＭＤＲＥＡＤ＿ＤＬＹ２０１がハイレベルに立ち上がる。ＭＤＲＥＡＤ＿ＤＬＹ２０１が立ち上がるとＹドライバ２０１が出力するＹセレクタ１０１のプリチャージ信号ＹＰＲＥ１０１がハイレベルに立ち上がる。ＹＰＲＥ１０１がハイレベルになるとＹセレクタ１０１のビット線１０１（図７のＢＩＴ１０１）がグランドレベルからＶＤＤレベルに向けて充電される。このときに、Ｙセレクタ１０１のビット線充電電流が流れる。以下、同様にして、図６のとおり、直接接続された遅延回路９００〜９０３、９１０〜９１３を介してリードモード信号ＭＤＲＥＡＤ信号が遅れて伝えられ、それぞれ、Ｙセレクタのビット線がグランドレベルからＶＤＤレベルまで充電される。このとき、遅延回路９００〜９０３、９１０〜９１３を介してＭＤＲＥＡＤ信号が各Ｙセレクタに遅延して伝えられるので、各Ｙセレクタのビット線充電電流が集中して流れることはなく、遅延回路を経由することにより、充電電流が流れるタイミングを分散させることができる。
【００４１】
タイミングｔ３になると直接接続された遅延回路の最終段の遅延回路９１０まで、リードモード信号ＭＤＲＥＡＤが伝わり、ＭＤＲＥＡＤ＿ＤＬＹ２１０が立ち上がり、ＹＰＲＥ１１０によりＹセレクタ１１０のビット線１１０が充電され、これにより、すべてのＹセレクタのビット線の充電が完了する。
【００４２】
なお、この各Ｙセレクタのビット線充電期間であるリードモードセットアップ期間中にチップイネーブル信号ＣＥをローレベルに維持するようにすれば、プリデコード回路８０２、８０３、８０４は、全てのデコード信号をローレベル出力とする非選択状態となる。
【００４３】
直列接続された遅延回路の末端までＭＤＲＥＡＤ信号が伝わり、すべてのＹセレクタのビット線の充電が完了すると、リードモードセットアップを完了し、チップイネーブル信号ＣＥをハイレベルに立ち上げリード動作を開始する。入出力回路７００に取り込まれたアドレス信号はプリデコード回路８０２によりブリデコードされ、プリデコード信号として制御回路８００から出力される。ここでは、チップイネーブル信号ＣＥが立ち上がった後の最初のクロック信号ＲＤＣＬＫの立下り（タイミングｔ４）でメモリセルアレイ００１が選択されたとする。すると、ブリデコード回路８０２、８０３により、ＹＤＥＣ２００信号がハイレベルに立ち上がる。ＹＤＥＣ信号がハイレベルに立ち上がると図３のＹドライバ２００のＡＮＤ回路Ａ１はローレベルに立ち下がるが、ＡＮＤ回路Ａ２が逆にハイレベルに立ち上がるので、ＹＰＲＥ１００信号の出力はハイレベルを維持し、この段階ではプリチャージ状態を継続する。
【００４４】
タイミングｔ４からやや遅れてタイミングｔ５では、センスアンプ制御信号ＳＡＥＮがハイレベルに立ち上がる。すると、ＡＮＤ回路Ａ２の出力はハイレベルからローレベルに立ち下がり、ＹＰＲＥ１００信号もハイレベルからローレベル立下り、Ｙセレクタ１００のビット線１００（ノードＡ）のプリチャージが解除される。また、入力されたアドレスによってＹ１ＳＥＬ１００〜１１５のいずれかがハイレベルに立ち上がり、メモリセルアレイの選択されたビット線がノードＡに接続され、ワード線によって選択されたメモリセルの電位がメモリセルアレイ００１のビット線、Ｙセレクタ１００の共通ビット線１００（ノードＡ）、セレクタ２トランジスタＳ２１００、メインビットセレクタ３００を介してセンスアンプ４００に伝えられる。センスアンプ４００はビット線の電位差を増幅して入出力回路７００を介してフラッシュメモリマクロの外部へデータを出力する。
【００４５】
なお、タイミングｔ５でプリチャージが解除されるのは、選択されたＹセレクタだけであり、Ｙセレクタ１００以外の他のＹセレクタ１０１〜１０３、１１０〜１１３はプリチャージ状態を継続する。
【００４６】
次に、タイミングｔ６では、センスアンプ４００によるデータの読み出しが完了し、センスアンプ制御信号ＳＡＥＮをローレベルに立ち下げる。すると、図３のＹ１ＳＥＬ１００〜１１５はすべてローレベルとなるので、セレクタ１トランジスタＳ１００〜Ｓ１１５はすべてオフ状態に戻り、ＹＰＲＥ１００がハイレベルとなり、プリチャージ状態に戻る。なお、図７に示すように、メモリセルからデータの読み出しによるビット線の電位の低下（例えば、ｔ５〜ｔ６のＢＩＴ１００）は、高速な読み出し動作を確保するためセンスアンプが基準電位との電位差を検出できる程度にわずかであり、ディスイネーブルモードのようにグランド電位までは低下しない。したがって、タイミングｔ６において流れるプリチャージ電流は、リードモードセットアップ時に流れるプリチャージ電流に比べれば少ない。また、図７に示すようにリードモードが継続する場合は、遅延回路を介さないＳＡＥＮ信号を立ち下げることによりプリチャージが開始されるので、リードモードセットアップ時のようにプリチャージ開始に時間を要さない。従って、リードモードが継続する場合は、任意のアドレスに対して高速に連続してリード動作を行うことができる。
【００４７】
なお、上記実施例１では、プリチャージ状態からリード動作への移行をセンスアンプ制御信号ＳＡＥＮを用いて行っている。しかし、プリチャージ状態からリード動作への移行は、センスアンプ制御信号ＳＡＥＮに限定されることはなく、アドレスが確定し、Ｘデコーダ、Ｙドライバのデコードが完了しだい直ちに、リード動作へ移行することができる。上記の実施例では、Ｘデコーダ、Ｙドライバのデコードが完了した信号としてセンスアンプ制御信号を用いているが、アドレスの確定に伴い出力される信号であれば、他の信号を用いてもリード動作へ移行することができる。また、リードモードが継続する場合のリード動作からプリチャージ動作への移行もそのアドレスの確定に伴い出力される信号を解除することによってプリチャージ動作へ移行することができる。
【実施例２】
【００４８】
図８は、実施例２による半導体記憶装置全体のブロック図である。実施例１の全体ブロック図１と異なる部分のみ説明し、図１と共通である部分は、実施例１の図面と同じ符号を付し、その説明は省略する。実施例２においては、リードモード信号ＭＤＲＥＡＤ信号を遅延させる直列接続された遅延回路（９００〜９０３、９１０〜９１３）の末端の遅延回路９１０の出力信号が制御回路８００帰還接続されている点が実施例１の図１とは異なっている。その他は、実施例１の図１と同一である。
【００４９】
図９は、実施例２における制御回路とＹドライバとの接続図である。直列接続された遅延回路の最終段の遅延回路９１０の出力が制御回路８００に帰還接続されている。その他は、図６に示す実施例１の接続図と同一である。
【００５０】
図１０は、実施例２における入力回路及び制御回路のブロック図である。最終段の遅延回路９１０の出力信号であるＭＤＲＥＡＤ＿ＤＬＹ２１０が内部チップイネーブル信号ＩＣＥとＡＮＤ回路８０５によりアンドされ、プリデコード回路のＡＮＤ回路８０３、８０４に入力されている。この様な構成にすることにより、リードモードセットアップ時に最終段の遅延回路の出力まで、リードモード信号ＭＤＲＥＡＤ信号が伝わり、すべてのメモリセルアレイに対するプリチャージが完了するまでは、リード動作に移行できないような構成にしている。
【００５１】
図３に示したＹドライバの構成上、実施例１では、モードセットアップ中にチップイネーブル信号をハイレベルとした場合に、チップ内部のデコード信号がハイレベルになる場合があり、このとき、２箇所のＹセレクタでプリチャージが同時に発生し、逐次プリチャージを行う本発明の動作が守られない可能性がある。実施例２によれば、チップイネーブル信号のレベルの如何によらず、最終段のプリチャージが完了するまでプリデコード信号が出力されることがないので、遅延回路により逐次プリチャージを行うことができる。
【００５２】
なお、近年、フラッシュ内蔵マイコンに搭載されるフラッシュメモリマクロには、大容量かつ高速のリード動作が求められている。メモリマクロ容量の増加は、それに応じた回路規模の拡大となる。特に問題となるのは、上述したリードモードへのセットアップ時にＹセレクタの内部ノードに流れるプリチャージ電流である。この領域（例えば、図２のノードＡ）には多数のセレクタトランジスタが接続されるためプルアップに多大な電荷が必要である。また、メモリ容量を増加させるにも、高速リードを保証するためには、メモリセルアレイ毎にＹセレクタを配置する必要がある。従って、リードモードへのセットアップ時のプリチャージ電流による電源電圧低下が問題となるが、本発明によれば、メモリセルアレイごとにプリチャージ電流が流れるタイミングをずらすことができるので、プリチャージ時のピーク電流を緩和させ、かつ、高速リードが可能な半導体記憶装置を提供することができる。
【００５３】
なお、上述した実施例に示すように、本発明は、フラッシュメモリ等リードモードに移行するときに大きなプリチャージ電流が流れる半導体記憶装置において、特に有効である。しかし、本発明は、それに限られるものではなく、リード前にプリチャージが必要であり、アドレスの確定までにアクセス時間の余裕があり、アドレスが確定してから高速にデータを読み出す必要がある半導体記憶装置において、プリチャージ電流のピーク値を減らしたい場合に有効である。
【００５４】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施例による半導体記憶装置全体のブロック図である。
【図２】本発明の一実施例におけるＹセレクタのブロック図である。
【図３】本発明の一実施例におけるＹドライバのブロック図である。
【図４】本発明の一実施例における入力回路及び制御回路のブロック図である。
【図５】本発明の一実施例における遅延回路のブロック図である。
【図６】本発明の一実施例における制御回路とＹドライバとの接続図である。
【図７】本発明の一実施例による半導体記憶装置のタイミングチャートである。
【図８】本発明の別な実施例による半導体記憶装置全体のブロック図である。
【図９】本発明の別な実施例における遅延回路とＹドライバとの接続図である。
【図１０】本発明の別な実施例における入力回路及び制御回路のブロック図である。
【図１１】本発明の一実施例におけるタイミング制御回路のブロック図である。
【符号の説明】
【００５６】
０００〜００５、０１０〜０１５：メモリセルアレイ
１００〜１０３、１１０〜１１３：Ｙセレクタ
２００〜２０３、２１０〜２１３、２００Ａ〜Ｃ：Ｙドライバ
３００〜３０３、３１０〜３１３：メインビットセレクタ
４００、４０１、４１０、４１１：センスアンプ
５００、５０１、５１０、５１１：センスアンプドライバ
６００〜６０５：Ｘデコーダ
７００：入出力回路
７０１、７０２、７０３−０〜７０３−ｎ：フリップフロップ
８００：制御回路
８０１：タイミング制御回路
８０２：プリデコード回路
８０３、８０４、Ａ１、Ａ２：ＡＮＤ回路
８５１、８５５、８５６：ＮＡＮＤ回路
８５２：インバータ
８５３：遅延素子
８５４：バッファ
９００〜９０３、９１０〜９１３：遅延回路
９５１〜９５６：インバータ
９５７、９５８：容量
Ｄ１００：ディスチャージトランジスタ
ＭＢＬ００：メインビット線
ＭＣ：フラッシュメモリセル
ＯＲ１：オア回路
Ｐ１００：プリチャージトランジスタ
Ｓ０００〜Ｓ０１５、Ｓ１００〜Ｓ１１５：セレクタ１トランジスタ
Ｓ２１００：セレクタ２トランジスタ
ＢＩＴ１００：ビット線１００（Ｙセレクタ１００内の共通ビット線）
ＢＩＴ１０１：ビット線１０１（Ｙセレクタ１０１内の共通ビット線）
ＣＥ：チップイネーブル信号
ＤＩＳ：ディスイネーブルモード信号
ＭＤＲＥＡＤ：リードモード信号
ＯＲ１：オア回路
ＳＡＥＮ：センスアンプ制御信号
ＹＤＥＣ０００〜０１５、ＹＤＥＣ１００〜１１５、ＹＤＥＣ２００〜２０３、ＹＤＥＣ２１０〜２１３：デコード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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