(57)【要約】【課題】  インバータ等のハーフブリッジ回路に用いられるＭＯＳＦＥＴでは、ハーフブリッジ回路の構成上、ＭＯＳＦＥＴのオン時に突入電流が発生し、これによる輻射ノイズが発生する問題があった。【解決手段】  ＭＯＳＦＥＴのソース領域の濃度を低減し、ソース領域と電極層（ソース電極層）間にショットキー接合を形成する。これにより、オン時にＭＯＳＦＥＴを逆流する電流を防止でき、突入電流の発生を回避できる。従って、ハーフブリッジ回路にＭＯＳＦＥＴを用いた場合、輻射ノイズを防止できる。更に、ＭＯＳＦＥＴ内の寄生ダイオードをＦＲＤ化させることにより、当該ＭＯＳＦＥＴをモータ等の用途に用いる場合に、外付けのＦＲＤが不要となり、素子数を低減できる。【選択図】    図１
2010205760.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該半導体基板上に設けられた一導電型半導体層と、
該半導体層表面に設けた逆導電型のチャネル領域と、
該チャネル領域と接して前記半導体層の一部を被覆する絶縁膜と、
該絶縁膜を介して前記チャネル領域と接するゲート電極と、
前記半導体層表面に設けられ、前記ゲート電極と前記絶縁膜を介して隣り合う一導電型のソース領域と、
前記半導体層上で前記ゲート電極および前記ソース領域を覆って設けられ該ソース領域とショットキー接合を形成する電極層と、を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記ソース領域は、前記電極層とショットキー接合が形成できる不純物濃度を有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記ソース領域の不純物濃度は、１×１０１８ｃｍ−３程度であることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記電極層はアルミニウムであることを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記半導体層と前記チャネル領域間のｐｎ接合ダイオードをＦＲＤ化したことを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に関し、特に、ＭＯＳＦＥＴにショットキーバリアダイオードを内蔵させた絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、例えばインバータ等のハーフブリッジ回路に採用されている。図６は、ハーフブリッジ回路の一例を示す回路図である。
【０００３】
ハーフブリッジ回路１０１は、２つのＭＯＳＦＥＴ１０２、１０３が直列接続されて構成されている。ＭＯＳＦＥＴ１０２、１０３は、それぞれのソース領域（チャネル領域）−ドレイン領域間に内蔵ダイオード（ｐｎ接合ダイオード）Ｄ１２、Ｄ１３が形成される。
【０００４】
このハーフブリッジ回路１０１には、２つのＭＯＳＦＥＴ１０２、１０３の両端に、電源Ｖｃｃおよび電源安定化コンデンサＣ１が接続されると共に、ＭＯＳＦＥＴ１０２、１０３の中点においてインダクタＬを介してコンデンサＣ２が接続され、インダクタＬは出力Ｖｏｕｔ（負荷）に接続する。
【０００５】
この回路構成において、２つのＭＯＳＦＥＴ１０２、１０３を交互にオンオフすることにより、負荷の駆動を行う。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】山崎浩著    「パワーＭＯＳＦＥＴの応用技術  第２版」    日刊工業新聞社    ２００３年２月２８日    ｐ．１８２−ｐ．１８３
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図７は、ＭＯＳＦＥＴ１０３がオフからオンに切り替わった後の電流の過渡特性を示す図である。
【０００８】
ＭＯＳＦＥＴ１０３のオフ時には、ＭＯＳＦＥＴ１０３の内蔵ダイオードＤ１３に、ＭＯＳＦＥＴ１０３の電位差分のキャリアが蓄積される。そしてＭＯＳＦＥＴ１０２がオフし、ＭＯＳＦＥＴ１０３がオフからオンに切り替わった瞬間には、ＭＯＳＦＥＴ１０３の内蔵ダイオードＤ１３に蓄積されたキャリアの逆流により、ＭＯＳＦＥＴ１０３に一次的に大電流が流れる。この大電流が突入電流Iであり、これがハーフブリッジ回路から輻射ノイズが発生する原因となっていた。
【課題を解決するための手段】
【０００９】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該半導体基板上に設けられた一導電型半導体層と、該半導体層表面に設けた逆導電型のチャネル領域と、該チャネル領域と接して前記半導体層の一部を被覆する絶縁膜と、該絶縁膜を介して前記チャネル領域と接するゲート電極と、前記半導体層表面に設けられ、前記ゲート電極と前記絶縁膜を介して隣り合う一導電型のソース領域と、前記半導体層上で前記ゲート電極および前記ソース領域を覆って設けられ該ソース領域とショットキー接合を形成する電極層と、を具備することにより解決するものである。
【発明の効果】
【００１０】
本実施形態によれば、第１に、ハーフブリッジ回路に採用されるＭＯＳＦＥＴにおいて、ソース領域とソース電極間にショットキー接合を形成することにより、ＭＯＳＦＥＴのソース−接地間に、ソース側をカソードとするショットキーバリアダイオードを接続したことと同様となる。これにより、突入電流の発生を抑制し、輻射ノイズの低減に寄与できる。
【００１１】
第２に、ソース領域とソース電極の間をショットキー接合するだけでよいので、外付けの素子が不要であり、且つＭＯＳＦＥＴのセル数や、素子領域の面積に全く影響を与えることなく、ＳＢＤを内蔵させることができる。
【００１２】
第３に、ハーフブリッジ回路として採用されるＭＯＳＦＥＴなどでは、更にＭＯＳＦＥＴの内蔵ダイオードをＦＲＤ化することにより、ソース−接地間に接続したショットキーバリアダイオードがブロッキングダイオードとなり、逆回復時間ｔｒｒの低減と、突入電流の低減を実現できる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態の絶縁ゲート型半導体装置を説明するための断面図である。
【図２】第１の実施形態の絶縁ゲート型半導体装置を採用した回路の一例を示す回路図である。
【図３】第１の実施形態の絶縁ゲート型半導体装置を説明するための（Ａ）回路図、（Ｂ）特性図、（Ｃ）特性図である。
【図４】第２の実施形態の絶縁ゲート型半導体装置の回路図である。
【図５】第２の実施形態の絶縁ゲート型半導体装置を説明するための、比較例の回路図である。
【図６】従来の絶縁ゲート型半導体装置を説明するための回路図である。
【図７】従来の絶縁ゲート型半導体装置を説明するための特性図である。
【発明を実施するための形態】
【００１４】
本発明の実施の形態を図１から図５を参照して、ｎチャネル型ＭＯＳＦＥＴの場合を例に、詳細に説明する。
【００１５】
まず、図１から図３を参照して本発明の第１の実施形態を説明する。図１はＭＯＳＦＥＴの構造を示す断面図である。
【００１６】
ＭＯＳＦＥＴ１０は、一導電型半導体基板と、一導電型半導体層と、チャネル領域と、絶縁膜と、ゲート電極と、ソース領域と、電極層とから構成される。
【００１７】
一導電型半導体基板は、ｎ＋型シリコン半導体基板１１であり、その上にエピタキシャル成長法などにより、ｎ−型半導体層１２が積層される。ｎ＋型シリコン半導体基板１１およびｎ−型半導体層１２は、ＭＯＳＦＥＴ１０のドレイン領域となる。
【００１８】
チャネル領域１３は、ｎ−型半導体層１２の表面に設けたｐ型の不純物拡散領域であり、チャネル領域１３表面にはリンまたは砒素をイオン注入後拡散したソース領域１８が設けられる。
【００１９】
隣り合うソース領域１８間のｎ−型半導体層１２およびチャネル領域１３表面に、駆動電圧に応じて所定の膜厚の熱酸化膜からなるゲート酸化膜１５が設けられ、その上にゲート電極１６が設けられる。ゲート電極１６は不純物を含むポリシリコン等の半導体層（または導電体層）を所定の形状にパターニングしたものであり、ｎ−型半導体層１２およびチャネル領域１３の一部と、ゲート絶縁膜１５を介して接しており、ＭＯＳ構造となっている。ゲート電極１６と隣り合う位置のｎ−型半導体層１２表面にはｎ＋型のソース領域１８が配置される。また、隣り合うソース領域１８間のチャネル領域１３表面には、ｐ＋型のボディ領域１９が設けられる。
【００２０】
ゲート電極１６の周囲（側面および上面）は、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等の層間絶縁膜１７により被覆される。
【００２１】
電極層２１は、ｎ−型半導体層１２上でゲート電極１６およびソース領域１８を覆って設けられ、ソース領域１８とコンタクトする。アルミニウム（Ａｌ）の金属電極層であり、ソース電極となる。
【００２２】
本実施形態のソース領域１８は、一般的なＭＯＳＦＥＴのソース領域の濃度より低い、１×１０１８ｃｍ−３程度の不純物濃度を有しており、Ａｌの電極層２１とショットキー接合を形成している。つまり、ｎ型のソース領域１８に対して電極層２１が擬似的なｐ型領域となるためＭＯＳＦＥＴ１０のソース−接地間に、ソース側をカソードとしてショットキーバリアダイオード（以下ＳＢＤ）４０を接続したこととなる（図３（Ａ）参照）。
【００２３】
つまり、ＭＯＳＦＥＴ１０がオンした時の電流電圧特性が、ＳＢＤ４０の逆方向電圧印加時の電流電圧特性となるため、突入電流の発生を回避できる。
【００２４】
図２および図３を参照して更に説明する。図２は、上記のＭＯＳＦＥＴを採用した、ハーフブリッジ回路６０の一例を示す回路図である。
【００２５】
ハーフブリッジ回路６０は、例えば降圧インバータとして用いられ、２つのＭＯＳＦＥＴ１０Ｈ、１０Ｌが直列接続されて構成されている。ＭＯＳＦＥＴ１０Ｈ、１０Ｌは、それぞれのソース領域（チャネル領域）−ドレイン領域間に内蔵ダイオード（ｐｎ接合ダイオード）Ｄ１、Ｄ２が形成される。ＭＯＳＦＥＴ１０Ｈ、１０Ｌは、いずれも図１に示すＭＯＳＦＥＴ１０である。
【００２６】
このハーフブリッジ回路６０には、２つのＭＯＳＦＥＴ１０Ｈ、１０Ｌの両端に、電源Ｖｃｃおよび電源安定化コンデンサＣ１が接続されると共に、ＭＯＳＦＥＴ１０Ｈ、１０Ｌの中点においてインダクタＬを介してコンデンサＣ２が接続され、インダクタＬは出力Ｖｏｕｔ（負荷）に接続する。
【００２７】
この回路構成において、例えば、ハイサイドのＭＯＳＦＥＴ１０Ｈがオンした時には、ローサイドのＭＯＳＦＥＴ１０Ｌはオフであり、ハイサイドのＭＯＳＦＥＴ１０Ｈがオフした時にはローサイドのＭＯＳＦＥＴ１０Ｌはオンとなる。このように、２つのＭＯＳＦＥＴ１０Ｈ、１０Ｌを交互にオンオフすることにより、負荷の駆動を行う。
【００２８】
図３は、図２に示した、ＭＯＳＦＥＴ１０(例えばローサイドのＭＯＳＦＥＴ１０Ｌ)を説明する図であるが、ハイサイドのＭＯＳＦＥＴ１０Ｈでも同様である。
【００２９】
図３（Ａ）がＭＯＳＦＥＴ１０Ｌの等価回路図であり、図３（Ｂ）がＭＯＳＦＥＴ１０Ｌの電流電圧特性を示す図である。図３（Ｂ）においては、ソース領域の不純物濃度が一般的（１×１０２０ｃｍ−３）なＭＯＳＦＥＴの電流電圧特性を破線で示し、本実施形態のＳＢＤ４０の電流電圧特性を一点鎖線で示し、本実施形態のＭＯＳＦＥＴ１０Ｌの電流電圧特性を実線で示した。また、図３（Ｃ）は、ＭＯＳＦＥＴ１０の電流の過渡特性を示す図である。
【００３０】
図３（Ａ）（Ｂ）を参照して、本実施形態のＭＯＳＦＥＴ１０（１０Ｌ）は、ソースＳ−接地間に、ソースＳ側をカソードとしてＳＢＤ４０が接続される。
【００３１】
ハイサイドＭＯＳＦＥＴ１０Ｈがオンし、ローサイドのＭＯＳＦＥＴ１０Ｌがオフ時には、ＭＯＳＦＥＴ１０Ｌの内蔵ダイオードＤ２にキャリアが蓄積される。ＭＯＳＦＥＴ１０がオンした瞬間に、ＭＯＳＦＥＴ１０ＬはＳＢＤ４０の電流電圧特性で立ち上がり、電圧ＶＲでブレークダウンした後、所定の電圧ＶＲ１でＭＯＳＦＥＴ１０Ｌの電流電圧特性となる。交点の電圧ＶＲ１は、キャリアが抜け切る時間も考慮されている。つまり、内蔵ダイオードＤ２に蓄積されたキャリアがＭＯＳＦＥＴ１０Ｌ側に移動しても、逆バイアス状態のＳＢＤ４０によって（ＳＢＤ４０のブレークダウン電圧までは）ＭＯＳＦＥＴ１０Ｌから接地に電流が流れることを防止できる。
【００３２】
図３（Ｃ）は、本実施形態の電流の過渡特性を示す図であり、比較のために従来の特性を破線で示した。ＭＯＳＦＥＴ１０ＬにＳＢＤ４０を接続することで、一時的に大電流が流れる突入電流Ｉ（破線）を回避でき、輻射ノイズを防止できる。また、ソース領域とソース電極の間をショットキー接合するだけでよいので、外付けの素子を設けることなく、且つセル数や、素子領域の面積に全く影響を与えることなく、ＳＢＤ４０を内蔵させることができる。
【００３３】
尚、本実施形態ではＭＯＳＦＥＴ１０をハーフブリッジ回路に採用した場合を例に説明したが、コンデンサＣ１、Ｃ２部分を他のＭＯＳＦＥＴで置き換えたフルブリッジ回路でも同様に適用でき、同様の効果が得られる。
【００３４】
図４および図５を参照して本発明の第２の実施形態について説明する。
【００３５】
図４は、第２の実施形態のＭＯＳＦＥＴ３０を示す回路図である。第２の実施形態のＭＯＳＦＥＴ３０は、ソースＳ−ドレインＤ間にＦＲＤ３１が内蔵されている。ＦＲＤ３１は、第１の実施形態のＭＯＳＦＥＴの内蔵ダイオードＤ１（Ｄ２も同様）を、ＦＲＤ（Ｆａｓｔ  Ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅ）化したものである。  
【００３６】
ＭＯＳＦＥＴ３０のソースＳに接続するＳＢＤ４０は、第１の実施形態と同様であるので、説明は省略する。
【００３７】
これにより、ハーフブリッジ回路などに採用されるＭＯＳＦＥＴにおいて、ＳＢＤ４０がブロッキングダイオードとして機能し、素子数を削減できる。
【００３８】
図５は、比較のために、従来のモータドライブ用途などに用いられる、ハーフブリッジ回路のＭＯＳＦＥＴ部分の一例を示す等価回路図である。
【００３９】
高速動作させるために、ＭＯＳＦＥＴ３０’に外付けでＦＲＤ５１を用いる場合が多く、図５がその回路図となる。
【００４０】
このようにすることで、ＭＯＳＦＥＴ３０’のソース−ドレイン間には内蔵ダイオードＤ２と、外付けのＦＲＤ５１とが並列に接続されたことになる。
【００４１】
この場合は、ハーフブリッジ回路を構成する一方（例えばローサイド）のＭＯＳＦＥＴ３０’のオフ時にＦＲＤ５１にキャリアが蓄積される。つまり、ハーフブリッジ回路においてローサイドのＭＯＳＦＥＴ３０’がオンに切り替わった際に、ＦＲＤ５１からＭＯＳＦＥＴ３０’にキャリアが移動して突入電流が発生する。そこで、更にＭＯＳＦＥＴ３０’のドレインＤ側に、外付けのＦＲＤ５２を接続し、この順方向の立ち上がり電圧までは電流を遮断し、突入電流を回避する回路が採用されている。
【００４２】
しかし、上記の回路構成においては、外付けで２つのＦＲＤ５１、５２を接続する必要がある。
【００４３】
これに対し、本実施形態のＭＯＳＦＥＴ３０は、内蔵ダイオードＤ１、Ｄ２をＦＲＤ化することで、図５の外付けのＦＲＤ５１と同様に機能させることができる。更に、内蔵のＳＢＤ４０によって、逆方向電圧のブレークダウンまで突入電流を遮断できるので、図５のＦＲＤ５２が不要となる。
【００４４】
つまり、従来２つの外付けＦＲＤ５１、５２が必要であった場合と比較して、外付け素子を接続することなく、また、セル数や、素子領域の面積に全く影響を与えることなく、逆回復時間ｔｒｒの低減と、突入電流による輻射ノイズの発生を抑制できる。
【符号の説明】
【００４５】
１０、１０Ｈ、１０Ｌ    ＭＯＳＦＥＴ
１１    ｎ＋型シリコン半導体基板
１２    ｎ−型半導体層
１３    チャネル領域
１５    ゲート酸化膜
１６    ゲート電極
１７    層間絶縁膜
１８    ソース領域
１９    ボディ領域
２１    電極層（ソース電極）
３０、３０’    ＭＯＳＦＥＴ
３１    ＦＲＤ（内蔵ダイオード）
４０    ＳＢＤ
５１    ＦＲＤ
５２    ＦＲＤ
Ｄ１、Ｄ２    内蔵ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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