(57)【要約】【課題】高耐圧ＩＣ向けの従来のＥＳＤ保護回路では、出力段回路等の保護対象回路のＥＳＤ耐量を向上するために、ＥＳＤ向けの素子設計が必要となるといった課題があった。【解決手段】本発明では、出力段回路には、通常のラッチアップ動作対策のあるＩＧＢＴを用い、ＥＳＤクランプ回路には、ラッチアップ防止層の不純物濃度を低濃度または削除した出力段回路素子よりラッチアップのしやすいＩＧＢＴを使用する。ラッチアップ防止層以外の構造は従来技術と同一でよい。【効果】本発明のＥＳＤ保護回路ではＩＧＢＴのラッチアップ動作を用いることによりＥＳＤ耐量が向上する。更に、従来と比較してＥＳＤ保護回路のサイズの低減が実現できる。また、ＥＳＤ向けデバイスの設計を省略することが可能となる。【選択図】  図１
2010205808.tif 000002
【特許請求の範囲】
【請求項１】
第一の電源配線とグランド配線との間に静電気放電に対する保護回路を備えた半導体装置において、
前記保護回路は
前記第一の電源配線と前記グランド配線との電位間に接続される絶縁ゲートバイポーラトランジスタを備え、
該絶縁ゲートバイポーラトランジスタのラッチアップ動作開始電圧が前記第一の電源配線および出力端子に接続される半導体装置の降伏電圧より低いことを特徴とする半導体装置。
【請求項２】
第一の電源配線とグランド配線との間に静電気放電に対する保護回路を備えた半導体装置において、
前記第一電源配線と出力端子間、又は出力端子と前記グランド配線間に絶縁ゲートバイポーラトランジスタを有する出力回路と、
前記第一の電源配線と前記グランド配線との電位間に絶縁ゲートバイポーラトランジスタを備え、
前記保護回路の絶縁ゲートバイポーラトランジスタのラッチアップ動作開始電圧が前記出力回路の絶縁ゲートバイポーラトランジスタより低いことを特徴とする半導体装置。
【請求項３】
請求項２の半導体装置において、
前記保護回路内の絶縁ゲートバイポーラトランジスタは、前記出力回路内の絶縁ゲートバイポーラトランジスタと比較して、ラッチアップ動作防止のために設けられる第一導電型領域の不純物濃度が前記出力段回路内の絶縁ゲートバイポーラトランジスタのラッチアップ動作防止のために設けられた第一導電型領域の不純物濃度より低いことを特徴とする半導体装置。
【請求項４】
請求項１〜３の半導体装置において、
前記保護回路内の絶縁ゲートバイポーラトランジスタのゲート端子とグランド配線の間に、電圧が印加されることにより前記ゲート端子とグランド配線間のインピーダンスを低減する手段を備えたことを特徴とする半導体装置。
【請求項５】
第一の電源配線とグランド配線との電位間に静電気放電に対する保護回路を備えた半導体装置において、
前記第一電源配線と出力端子間、又は出力端子と前記グランド配線間に絶縁ゲートバイポーラトランジスタを半導体基板上に有する出力回路と、
前記第一の電源配線と前記グランド配線との電位間に絶縁ゲートバイポーラトランジスタを半導体基板上に備え、
前記保護回路の絶縁ゲートバイポーラトランジスタのラッチアップ動作開始電圧が前記出力回路の絶縁ゲートバイポーラトランジスタより低いことを特徴とする半導体装置。
【請求項６】
請求項５の半導体装置において、
前記保護回路内の絶縁ゲートバイポーラトランジスタは、前記出力回路内の絶縁ゲートバイポーラトランジスタと比較して、ラッチアップ動作防止のために設けられる第一導電型領域の不純物濃度が前記出力段回路内の絶縁ゲートバイポーラトランジスタのラッチアップ動作防止のために設けられた第一導電型領域の不純物濃度より低いことを特徴とする半導体装置。
【請求項７】
請求項５、又は６の半導体装置において、
前記保護回路内の絶縁ゲートバイポーラトランジスタ、及び、前記出力回路内の絶縁ゲートバイポーラトランジスタは同一の半導体基板上に構成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７の半導体装置を用いたプラズマディスプレイ駆動用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）を用いた半導体装置、およびそれを用いたプラズマディスプレイ駆動用半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路の静電破壊はＥＳＤ（Electrostatic Discharge：静電気放電）によりデバイス内に放電電流が流れ、局所的な発熱，電界集中により起こる。半導体デバイス加工技術の発展に伴う、デバイスの微細化，高密度化により、近年ＥＳＤに対する耐性が劣化する傾向にあり、半導体デバイスのＥＳＤ対策が重要な課題となっている。特に、ＳＯＩ基板を用いた高耐圧パワーＩＣにおいては、デバイスの周囲を熱伝導性の低い酸化膜（絶縁膜）が取り囲む構造のため、発熱による温度上昇はＳｉ基板上にデバイスを形成した場合より大きく、ＥＳＤ耐量劣化に特別な配慮が必要となる可能性がある。
【０００３】
従来、半導体集積回路のＥＳＤ対策技術の一つとして、高圧電源配線とグランド配線との間にＥＳＤに対する保護回路を保護対象の回路に並列に設け、外部端子に印加されたＥＳＤサージを保護回路により放電する手法が使用されており、標準的な保護回路素子として一般的にはダイオードまたはＭＯＳトランジスタが用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−５５５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来のＥＳＤ保護回路では、出力段回路等の保護対象回路に使用する標準的な構造の素子をＥＳＤ保護回路に用いた場合、高いＥＳＤ耐量が得られない、またＥＳＤ耐量を向上するために、ＥＳＤ向けの特別な素子設計が必要となるといった課題がある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は第一の電源配線とグランド配線との間に静電気放電に対する保護回路を備えた半導体装置において、前記保護回路は前記第一の電源配線と前記グランド配線との電位間に接続される絶縁ゲートバイポーラトランジスタを備え、該絶縁ゲートバイポーラトランジスタのラッチアップ動作開始電圧が前記第一の電源配線および出力端子に接続される半導体装置の降伏電圧より低いことを特徴とするものである。
【０００７】
また、上記課題を解決するために、本発明は第一の電源配線とグランド配線との間に静電気放電に対する保護回路を備えた半導体装置において、前記第一電源配線と出力端子間、又は出力端子と前記グランド配線間に絶縁ゲートバイポーラトランジスタを有する出力回路と、前記第一の電源配線と前記グランド配線との電位間に絶縁ゲートバイポーラトランジスタを備え、前記保護回路の絶縁ゲートバイポーラトランジスタのラッチアップ動作開始電圧が前記出力回路の絶縁ゲートバイポーラトランジスタより低いことを特徴とするものである。
【０００８】
更に、本発明は半導体装置において、前記保護回路内の絶縁ゲートバイポーラトランジスタは、前記出力回路内の絶縁ゲートバイポーラトランジスタと比較して、ラッチアップ動作防止のために設けられる第一導電型領域の不純物濃度が前記出力段回路内の絶縁ゲートバイポーラトランジスタのラッチアップ動作防止のために設けられた第一導電型領域の不純物濃度より低いことを特徴とするものである。
【０００９】
更に、本発明は半導体装置において、前記保護回路内の絶縁ゲートバイポーラトランジスタのゲート端子とグランド配線の間に、電圧が印加されることにより前記ゲート端子とグランド配線間のインピーダンスを低減する手段を備えたことを特徴とするものである。
【００１０】
また、上記課題を解決するために、本発明は第一の電源配線とグランド配線との電位間に静電気放電に対する保護回路を備えた半導体装置において、前記第一電源配線と出力端子間、又は出力端子と前記グランド配線間に絶縁ゲートバイポーラトランジスタを半導体基板上に有する出力回路と、前記第一の電源配線と前記グランド配線との電位間に絶縁ゲートバイポーラトランジスタを半導体基板上に備え、前記保護回路の絶縁ゲートバイポーラトランジスタのラッチアップ動作開始電圧が前記出力回路の絶縁ゲートバイポーラトランジスタより低いことを特徴とするものである。
【００１１】
更に、本発明は半導体装置において、前記保護回路内の絶縁ゲートバイポーラトランジスタは、前記出力回路内の絶縁ゲートバイポーラトランジスタと比較して、ラッチアップ動作防止のために設けられる第一導電型領域の不純物濃度が前記出力段回路内の絶縁ゲートバイポーラトランジスタのラッチアップ動作防止のために設けられた第一導電型領域の不純物濃度より低いことを特徴とするものである。
【００１２】
更に、本発明は半導体装置において、前記保護回路内の絶縁ゲートバイポーラトランジスタ、及び、前記出力回路内の絶縁ゲートバイポーラトランジスタは同一の半導体基板上に構成されていることを特徴とするものである。
【００１３】
更に、本発明は前述の半導体装置を、プラズマディスプレイ駆動用半導体装置として用いたものである。
【発明の効果】
【００１４】
本発明のＥＳＤ保護回路ではＩＧＢＴのラッチアップ動作を用いることによりＥＳＤ耐量が向上する。更に、ＥＳＤ保護回路のサイズの低減が実現できる。また、ＥＳＤ向けデバイスの設計を省略することが可能となる。さらに、低圧系（論理系）のＩＧＢＴを設ければ、低圧部のＥＳＤ回路にも適用可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明による半導体装置の第１の実施形態を示す断面構造図である。
【図２】本発明による半導体装置の第２の実施形態を示す断面構造図である。
【図３】本発明によるＥＳＤ保護回路の第１の実施形態を示す回路図である。
【図４】本発明によるＥＳＤ保護回路の第２の実施形態を示す回路図である。
【図５】本発明による半導体装置の特性図である。
【図６】本発明による半導体装置を適用したプラズマディスプレイ駆動用半導体集積回路装置の構成例である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態を図面を用いて説明する。
【実施例１】
【００１７】
図１は本発明の横型ＩＧＢＴの実施の形態の一つを示す断面構造図である。図１において、ｎ型基板１０１の表面層に選択的にｐベース領域１０２が形成され、そのｐベース領域１０２の表面層の一部に二つのｎエミッタ領域１０４が形成され、その二つのｎエミッタ領域１０４の間に一部ｎエミッタ領域１０４と重複するようにｐコンタクト領域１０３が形成されている。ｐベース領域１０２の形成されていないｎ型基板１０１の表面露出部に選択的にｎバッファ領域１０９が形成され、そのｎバッファ領域１０９の表面層にｐコレクタ領域１１０が形成されている。そして、ｐベース領域１０２の表面層のチャネル領域１１３の表面上にゲート酸化膜１０５を介してＧ端子に接続されるゲート電極１０６が設けられている。また、ｎエミッタ領域１０４とｐコンタクト領域１０３の表面に共通に接触するエミッタ電極１０７が、ｐコレクタ領域１１０の表面上にはコレクタ電極１１１が設けられ、それぞれＥ端子，Ｃ端子に接続される。ｐコンタクト領域１０３とｎエミッタ領域１０４の下部には寄生バイボーラのラッチアップ動作を防止するためのラッチアップ防止層１１４が形成されており、本発明のＩＧＢＴ構造は、ラッチアップ防止層１１４の不純物濃度を低濃度化し、出力回路に用いられる素子よりラッチアップ動作しやすい構造とすることを特徴とする。出力回路にＩＧＢＴを用いる場合などは、ラッチアップ防止層１１４の不純物濃度以外の素子構造はこの図１と同一の構造が適用できる。本発明ではＩＧＢＴをＥＳＤ保護回路に用いることにより、外部端子にＥＳＤサージが印加された際に他の素子の降伏電圧より低い電圧でＩＧＢＴがラッチアップ状態となり、ＥＳＤサージを放電することで静電保護を行う。
【００１８】
図２は本発明の第二の実施の形態を示す断面構造図である。この構造は、図１に示した横型ＩＧＢＴよりラッチアップ防止層１１４を取り除いた構造である。図１と比較し、さらに低い電圧でラッチアップ動作を発生し、ＥＳＤ耐量を向上可能である。さらに、本発明の半導体装置を作成するためには、ＥＳＤ保護回路用のＩＧＢＴのみラッチアップ防止層１１４を形成しないだけでよいため、ＥＳＤ素子向けの工程を追加することなく半導体装置を作成可能である。
【００１９】
図３は本発明のＩＧＢＴを用いたＥＳＤ保護回路の構成例を示したものである。高圧電源に接続される高圧電源配線とグランド端子に接続されるグランド配線の間に本発明のＩＧＢＴ１１９が接続され、ＩＧＢＴ１１９のゲート端子とグランド配線の間にゲート抵抗１２１が接続されている。出力回路１１８は高圧電源配線とグランドの間にＩＧＢＴ１２０をトーテムポール接続した構成で、ＩＧＢＴ１２０の接続点を出力端子ＨＶＯとしている。ＩＧＢＴ１２０をオン，オフ制御することで、出力端子ＨＶＯを高圧電源，グランドの電圧レベル、またはハイインピーダンス状態とする。ＩＧＢＴ１１９はＩＧＢＴ１２０に対しラッチアップを発生しやすい形成としている。出力端子ＨＶＯ等の外部端子にＥＳＤサージが印加された場合、保護回路のゲート電圧がＩＧＢＴ１１９のコレクタ−ゲート間の寄生容量を介した電流により上昇すると共に、ＩＧＢＴ１１９がオン状態となり、ラッチアップ開始レベル以上に達するとラッチアップ状態で大電流を低電圧で流す状態となる。このため、ＥＳＤサージの放電期間において、半導体装置には大電流高電圧が印加される期間が短くなり、ＥＳＤ耐量が向上する。ＥＳＤサージの印加されていない状態では、ＩＧＢＴ１１９のゲート端子はゲート抵抗１２１によりグランド電位にプルダウンされ、ＩＧＢＴ１１９はオフ状態を保持する。
【００２０】
図４は本発明のＩＧＢＴを用いたＥＳＤ保護回路の別の構成例を示したものである。高圧電源に接続される高圧電源配線とグランド端子に接続されるグランド配線の間に本発明のＩＧＢＴ１１９が接続され、ＩＧＢＴ１１９のゲート端子とグランド配線の間にゲート抵抗１２１およびＭＯＳトランジスタ１２２が接続されている。ＭＯＳトランジスタのゲート端子は半導体集積回路の論理回路用低圧電源に接続される。出力回路１１８は図３と同一の構成である。ＥＳＤサージが外部端子に印加された場合、図３と同様にＩＧＢＴ１１９が他の素子より早くオン状態，ラッチアップ状態となりＥＳＤ保護回路として動作する。通常使用時には論理回路用電源が印加されることでＭＯＳトランジスタ１２２がオン状態となり、ＩＧＢＴ１１９のゲート端子を低インピーダンスでグランド電位に固定されるため、高圧電源電圧の変動に伴いＩＧＢＴ１１９が誤オンすることによるＥＳＤ保護回路の誤動作を抑制可能となる。
【００２１】
図５（ａ）は出力段回路と同一構造のＩＧＢＴを用いたＥＳＤ保護回路を設けた半導体集積回路と、図５（ｂ）は本発明の実施例に示したＩＧＢＴを用いたＥＳＤ保護回路を設けた半導体集積回路に同一のＥＳＤサージを加えた場合の電圧電流波形を示す。ＥＳＤはＨＢＭ（Human Body Model）条件（充電容量１００ｐＦ，接続抵抗１.５ｋΩ）で加えた。
【００２２】
図５（ｂ）の電流，電圧のグラフが示しているように本発明のＩＧＢＴを用いたＥＳＤ保護回路を設けた場合、保護回路が動作することにより半導体集積回路にかかる電圧が低下し、大電流高電圧の期間が狭くなっていることがわかる。このことから、本発明の実施例に示したＩＧＢＴを用いたＥＳＤ保護回路では高いＥＳＤ耐量を得られていることが分かる。
【００２３】
図６は、本発明のＩＧＢＴを用いたＥＳＤ保護回路を設けたプラズマディスプレイ駆動用半導体装置の構成例を示したものである。
【００２４】
プラズマディスプレイ駆動用半導体装置１２３は、ＥＳＤ保護回路１２４，シフトレジスタ回路１２５，ラッチ回路１２６，セレクタ１２７，出力段回路１２８を備えている。シフトレジスタ回路１２５では、端子ＤＡＴＡより入力された制御信号を端子ＣＬＫに入力されたクロック信号に同期させてシフトする。また、セレクタ１２７に接続される端子ＯＣ１，ＯＣ２の組み合わせにより、全出力端子を高電位ＶＨレベル，ＧＮＤ電圧レベル，ハイインピーダンス状態，ラッチからのデータ出力状態とする。出力段回路１２８は高圧電源とグランドの電圧間にＩＧＢＴをトーテムポール接続した構成で、ＩＧＢＴの接続点を出力端子ＨＶＯとしており、前記ＯＣ１，ＯＣ２等の状態によりＩＧＢＴがオン，オフ制御され、出力端子ＨＶＯを高電位ＶＨ，ＧＮＤの電圧レベル、またはハイインピーダンス状態とする。
【００２５】
ＥＳＤ保護回路１２４は例えば図３の構成となっており、ＥＳＤサージが高圧電源端子，グランド端子，出力端子に印加された場合、ＥＳＤ回路内のＩＧＢＴが他の素子より低い電圧レベルでラッチアップ状態となることで、ＥＳＤ保護動作を行う。尚、前述した実施例において、保護回路の絶縁ゲートバイポーラトランジスタと、出力回路の絶縁ゲートバイポーラトランジスタとを同一の半導体基板上に構成することが可能であり、この場合、同一の半導体基板上にそれぞれの絶縁ゲートバイポーラトランジスタ毎にＳｉＯ2の絶縁分離帯の領域を設けることで実現できるようになる。
【産業上の利用可能性】
【００２６】
本発明は、ＳＯＩ基板上に形成された横型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を用いたＥＳＤ保護回路、およびそれを用いたプラズマディスプレイ駆動用半導体集積回路に適用することが可能である。
【符号の説明】
【００２７】
１０１  ｎ型基板
１０２  ｐベース領域
１０３  ｐコンタクト領域
１０４  ｎエミッタ領域
１０５  ゲート酸化膜
１０６  ゲート電極
１０７  エミッタ電極
１０９  ｎバッファ領域
１１０  ｐコレクタ領域
１１１  コレクタ電極
１１３  チャネル領域
１１４  ラッチアップ防止層
１１５  ＳＯＩ基板の酸化膜
１１６  ＳＯＩ基板の支持基板
１１７，１２４  ＥＳＤ保護回路
１１８  出力回路
１１９  ＩＧＢＴ
１２０  出力回路用ＩＧＢＴ
１２１  ゲート抵抗
１２２  ＭＯＳトランジスタ
１２３  プラズマディスプレイ駆動用半導体装置
１２５  シフトレジスタ回路
１２６  ラッチ回路
１２７  セレクタ回路
１２８  出力段回路
【図１】
2010205808.tif 000003
【図２】
2010205808.tif 000004
【図３】
2010205808.tif 000005
【図４】
2010205808.tif 000006
【図５】
2010205808.tif 000007
【図６】
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