(57)【要約】【課題】  抵抗素子の抵抗値の選択範囲を拡大し、且つ抵抗層形成後にシリサイドブロックを形成せずに該抵抗層のシリサイド化を防止することを可能にする。【解決手段】  半導体領域１１上に絶縁膜１５を形成し、絶縁膜１５を介して半導体領域１１に不純物のイオン注入１２を行う。これにより、絶縁膜１５の下に抵抗層１３が形成されるとともに、抵抗層１３に隣接して電極領域１４が形成される。その後、電極領域１４の表面にシリサイド膜１７を形成する。このとき、絶縁膜１５は、抵抗層１３がシリサイド化されることを防止するシリサイドブロックとして機能する。イオン注入１２として、同一半導体基板上に形成されるＭＯＳトランジスタのソース／ドレイン領域への不純物注入工程を利用し得る。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタが形成される半導体基板の半導体領域上に絶縁膜を成膜し、該絶縁膜をパターニングする成膜工程と、
パターニングされた前記絶縁膜を介して、前記ＭＯＳトランジスタのソース／ドレイン領域への不純物注入工程により前記半導体領域に不純物を注入し、前記半導体領域に形成される抵抗素子の抵抗層を前記絶縁膜の下に形成する注入工程と、
前記絶縁膜を前記抵抗層のシリサイド化防止膜として、前記ＭＯＳトランジスタの前記ソース／ドレイン領域の表面をシリサイド化する工程と
を有する、半導体装置の製造方法。
【請求項２】
前記絶縁膜は、酸化シリコン膜及び窒化シリコン膜を含む積層絶縁膜である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記注入工程は、第１のエネルギーでの第１のイオン注入工程と、前記第１のエネルギーより低い第２のエネルギーでの第２のイオン注入工程とを含む、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１のイオン注入工程は前記抵抗層に不純物を注入し、前記第２のイオン注入工程は前記抵抗層に不純物を注入しない、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記成膜工程と前記注入工程との間に、
前記ＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物を注入し、前記ＭＯＳトランジスタのエクステンション領域を形成する更なる注入工程と
を有する請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は更に、フローティングゲート及び制御ゲートを有するメモリ素子を有し、前記成膜工程は前記フローティングゲート上に前記絶縁膜を形成することを含む、請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
抵抗層と、
前記抵抗層に隣接する電極領域と、
前記抵抗層上に位置する絶縁膜と、
前記電極領域の表面に形成されたシリサイド膜と
を含む抵抗素子を有する半導体装置であって、
前記抵抗層及び前記電極領域は不純物がイオン注入された半導体領域を有し、前記抵抗層は前記電極領域より、前記イオン注入時に前記絶縁膜の厚さによって決定される深さだけ浅い、半導体装置。
【請求項８】
更にＭＯＳトランジスタを有し、前記ＭＯＳトランジスタのソース／ドレイン領域は、前記抵抗素子の前記電極領域と同一の深さを有する、請求項７に記載の半導体装置。
【請求項９】
前記ＭＯＳトランジスタは、ゲート電極の側壁に形成されたサイドウォールを有し、前記絶縁膜は前記サイドウォールの材料とは異なる材料を含む、請求項８に記載の半導体装置。
【請求項１０】
更にメモリ素子を有し、前記メモリ素子は、フローティングゲートと、該フローティングゲート上に形成された酸化シリコン膜と、該酸化シリコン膜上に形成された窒化シリコン膜とを含む絶縁膜と、該絶縁膜上に形成された制御ゲートとを有する、請求項７乃至９の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、例えばメモリ混載の集積回路など、種々の機能が集積された半導体装置が広く使用されている。このような半導体装置は、一般的に、トランジスタ等の能動素子と同一基板上に、抵抗やキャパシタ等の受動素子を含んでいる。とりわけ抵抗素子は、制御回路、電源回路、保護回路、又はその他の機能を有する様々な回路で使用されている。
【０００３】
抵抗素子は、一般的に、トランジスタ等が形成される半導体基板内、又は半導体基板上に成膜された例えばポリシリコン等の半導体膜内に形成される。
【０００４】
また、例えばＭＯＳトランジスタを有するシリコン半導体装置においては、ソース、ドレイン及びゲートといった電極の低抵抗化のため、シリコン半導体基板やその上に形成されたポリシリコン膜等の表面をシリサイド化するプロセスが広く使用されている。従って、所望の抵抗値を有する抵抗素子を形成するためには、抵抗層を構成する半導体基板又は半導体膜がシリサイド化プロセスによってトランジスタ電極と同時にシリサイド化されることを防止する必要がある。
【０００５】
さらに、抵抗素子を形成するにあたっては、抵抗素子の形成のための追加工程の削減が望まれる。これまでに、ＭＯＳトランジスタのエクステンション領域すなわちＬＤＤ（Lightly  Doped  Drain）領域のイオン注入を利用して抵抗素子の抵抗層を形成する方法が知られている。この方法においては、上記イオン注入による抵抗層の形成後に、シリサイド化を防止する膜である所謂シリサイドブロックが該抵抗層上に形成される。そして、該シリサイドブロックをマスクとしたイオン注入によって抵抗素子の電極領域が形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１８３１７５号公報
【特許文献２】特開２０００−１９６０１９号公報
【特許文献３】特開２００２−１３４６３０号公報
【特許文献４】特開２００６−２０３１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＯＳトランジスタのエクステンション領域のイオン注入工程を利用して抵抗素子の抵抗層を形成する方法においては、得られる抵抗値の選択範囲が制限されるという問題があった。すなわち、エクステンション領域のイオン注入濃度はＭＯＳトランジスタの特性に影響するため、抵抗素子側の要求で注入濃度を変更することができない。そのため、抵抗素子の抵抗値を選択する自由度が小さいという問題があった。また、抵抗層の形成後に、追加マスクを用いて抵抗素子の領域上にシリサイドブロックを形成する必要があり、抵抗素子の形成のための追加工程の削減に限界があった。
【課題を解決するための手段】
【０００８】
一観点によれば、ＭＯＳトランジスタが形成される半導体基板に抵抗素子が形成される半導体装置の製造方法が提供される。当該方法は、半導体領域上に絶縁膜を成膜し、該絶縁膜をパターニングする成膜工程と、パターニングされた絶縁膜を介して前記半導体領域に不純物を注入し、前記半導体領域に形成される抵抗素子の抵抗層を前記絶縁膜の下に形成する注入工程とを有する。該注入工程には、注入濃度に関してＭＯＳトランジスタのエクステンション領域より自由度を大きくし得るソース／ドレイン領域を形成するためのイオン注入工程を利用することができる。当該方法は更に、ＭＯＳトランジスタのソース／ドレイン領域の表面をシリサイド化する工程を含む。抵抗層上の前記絶縁膜は、該抵抗層がシリサイド化されることを防止するシリサイドブロックとしても機能する。
【０００９】
他の一観点によれば、抵抗素子を備えた半導体装置が提供される。抵抗素子は、抵抗層と、抵抗層に隣接する電極領域と、抵抗層上に位置する絶縁膜と、電極領域の表面に形成されたシリサイド膜とを含む。抵抗層及び電極領域は不純物がイオン注入された半導体領域を有する。抵抗層は、電極領域より、イオン注入時に前記絶縁膜の厚さによって決定される深さだけ浅く形成されている。
【発明の効果】
【００１０】
開示の技術は、抵抗素子の抵抗値の選択範囲を拡大し、且つ抵抗層形成後にシリサイドブロックを形成せずに該抵抗層のシリサイド化を防止することを可能にする。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に従った半導体装置を示す断面図である。
【図２】図１の半導体装置を製造する方法を示す断面図である。
【図３】第２実施形態に従った半導体装置を示す断面図である。
【図４】図３の半導体装置を製造する方法を示す断面図である。
【図５】図３の半導体装置を製造する方法を示す断面図である。
【図６】図３の半導体装置を製造する方法を示す断面図である。
【図７】図３の半導体装置を製造する方法を示す断面図である。
【図８】図３の半導体装置を製造する方法を示す断面図である。
【図９】第３実施形態に従った半導体装置を示す断面図である。
【図１０】図９の半導体装置を製造する方法を示す断面図である。
【図１１】図９の半導体装置を製造する方法を示す断面図である。
【図１２】図９の半導体装置を製造する方法を示す断面図である。
【図１３】図９の半導体装置を製造する方法を示す断面図である。
【図１４】図９の半導体装置を製造する方法を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら実施形態について詳細に説明する。図面全体を通して、同一又は対応する要素には同一又は類似の参照符号を用いる。
【００１３】
先ず、図１を参照して、第１実施形態に従った半導体装置を説明する。当該半導体装置は抵抗素子１０を有する。抵抗素子１０は、半導体領域１１の表面に形成されている。半導体領域１１は例えばシリコン（Ｓｉ）ウェハ等の半導体基板の一部である。しかしながら、本実施形態に係る抵抗素子は、ウェハ表面に形成されたものに限定されず、ウェハ表面に成膜された例えば多結晶（ポリ）シリコン、非晶質（アモルファス）シリコン、又は結晶シリコン等の半導体膜内に形成されたものであってもよい。
【００１４】
抵抗素子１０は、Ｓｉウェハ１１内の抵抗層１３及び抵抗層１３に隣接する電極領域１４、抵抗層１３上の絶縁膜１５、及び電極領域１４上のシリサイド膜１７を有する。抵抗素子１０はまた、当該抵抗素子を覆う層間絶縁膜１８と、層間絶縁膜１８内に形成された電極コンタクト１９とを有する。
【００１５】
電極領域１４は、図１において、第１電極層１４−１と、第１電極層１４−１に包含された第２電極層１４−２とを有する。抵抗層１３及び電極層１４−１、１４−２は、詳細に後述するように、Ｓｉウェハ１１内に不純物を注入し、該不純物を活性化することにより形成された不純物拡散領域であり、互いに同一の導電型（Ｎ型又はＰ型）の不純物を含む。電極層１４−２は、シリサイド膜１７の形成のため、及び電極領域１４をその深さ方向においても抵抗素子１０の低抵抗電極として機能させるため、電極層１４−１より高濃度の不純物を含む。絶縁膜１５は、例えば、Ｓｉウェハ１１の表面上に形成された酸化シリコン膜１５−１と、酸化シリコン膜１５−１上に形成された窒化シリコン膜１５−２とを有する。例えば、酸化シリコン膜１５−１は９ｎｍ−１４ｎｍの厚さ、窒化シリコン膜１５−２は３ｎｍ−７ｎｍの厚さとし得る。絶縁膜１５は、半導体装置全体の構成に応じて、酸化シリコン膜のみ、窒化シリコン膜のみ、酸化シリコン膜−窒化シリコン膜−酸化シリコン膜を有する所謂“ＯＮＯ膜”、又はその他の絶縁材料を含む膜としてもよい。シリサイド膜１７は、例えば、コバルト（Ｃｏ）、チタン（Ｔｉ）又はタングステン（Ｗ）等の高融点金属のシリサイドを含む。
【００１６】
図１において、抵抗層１３及び電極層１４−１は、絶縁膜１５を介在させた同一のイオン注入工程により形成されている。絶縁膜１５の存在により、Ｓｉウェハ１１の表面から見て、抵抗層１３は電極層１４−１より浅く形成されている。すなわち、絶縁膜１５は、イオン注入工程において、注入不純物のＳｉウェハ１１内での飛程を制御する機能を果たし、絶縁膜１５の直下に電極層１４−１より浅い抵抗層１３を形成することを可能にする。絶縁膜１５は更に、電極層１４−２の形成のためのイオン注入工程において、抵抗層１３に不純物が注入されることを阻止するマスクとして機能し得る。従って、抵抗層１３のシート抵抗は、主として、抵抗層１３及び電極層１４−１を形成するためのイオン注入工程の加速エネルギー及びドーズ量と、絶縁膜１５の厚さとによって制御される。しかしながら、必要に応じて、電極層１４−２の形成のためのイオン注入においても注入不純物の一部を抵抗層１３内に注入してもよい。また、電極領域１４は、図１のように２層で構成されることに限定されず、３層以上あるいは単一の層で構成されてもよい。しかしながら、抵抗層１３の抵抗値と電極領域１４の低抵抗性等の特性とを別々に制御するため、電極領域１４は２層以上で構成されることが好ましい。
【００１７】
続いて、図２を参照して、図１の半導体装置の製造方法を説明する。
【００１８】
図２（ａ）に示すように、Ｓｉウェハ又は半導体膜等の半導体領域１１上に絶縁膜を成膜し、フォトリソグラフィ及びエッチングにより、後に抵抗層を形成する領域上に絶縁膜１５を残存させる。絶縁膜１５は、この例においては、酸化シリコン膜１５−１及び窒化シリコン膜１５−２を含む。酸化シリコン膜１５−１、窒化シリコン膜１５−２の厚さは、後の該膜を介したイオン注入工程において半導体領域１１内に注入される不純物の飛程を決定し、例えば、それぞれ１１．５ｎｍ、５ｎｍとし得る。
【００１９】
次いで、図２（ｂ）に示すように、絶縁膜１５を介して半導体基板又は半導体膜１１内に、Ｎ型不純物又はＰ型不純物のイオン注入１２を行う。イオン注入１２は、この例においては、条件の異なる２回のイオン注入を含む。好ましくは、第１のイオン注入にて、抵抗層１３及び電極層１４−１を形成する不純物を注入し、第２のイオン注入にて、電極層１４−２を形成する不純物を注入する。従って、第２のイオン注入工程の加速エネルギーは第１のイオン注入工程のそれより低くされる。また、電極層１４−２を電極層１４−１より高濃度の拡散層とするため、第２のイオン注入工程のドーズ量は第１のイオン注入工程のそれより高くされる。
【００２０】
Ｎ型の拡散抵抗素子を形成する場合、イオン注入１２はリン又はヒ素等のＮ型不純物（ドナー）を注入する。例えば、酸化シリコン膜１５−１及び窒化シリコン膜１５−２が上述の厚さを有する場合、第１のイオン注入工程はリンを１５ｋｅＶのエネルギーで注入し、第２のイオン注入工程はリンを８ｋｅＶのエネルギーで注入する。第１のイオン注入工程のドーズ量は、抵抗層１３の所望のシート抵抗が得られるように決定され、特に制限されないが例えば、所望シート抵抗が２００Ω／□のとき約８．０×１０１３ｃｍ−２、所望シート抵抗が８００Ω／□のとき約１．０×１０１３ｃｍ−２とし得る。第２のイオン注入工程のドーズ量は例えば１．２×１０１６ｃｍ−２とし得る。
【００２１】
また、Ｐ型の拡散抵抗素子を形成する場合、イオン注入１２はボロン等のＰ型不純物（アクセプタ）を注入する。例えば、酸化シリコン膜１５−１及び窒化シリコン膜１５−２が上述の厚さを有する場合、第１のイオン注入工程はボロンを８ｋｅＶのエネルギーで注入し、第２のイオン注入工程はボロンを４ｋｅＶのエネルギーで注入する。第１のイオン注入工程のドーズ量は、特に制限されないが例えば、所望シート抵抗が３００Ω／□のとき約９．０×１０１３ｃｍ−２、所望シート抵抗が９００Ω／□のとき約７．０×１０１２ｃｍ−２とし得る。また、第２のイオン注入工程のドーズ量は例えば６．０×１０１５ｃｍ−２とし得る。
【００２２】
斯くして、絶縁膜１５の存在及びその厚さにより、電極層１４に所望されるドーズ量のうちの選択された部分を抵抗層１３に注入することが可能である。なお、イオン注入１２に続き、あるいは後の工程にて、注入した不純物を活性化するための熱処理が行われる。
【００２３】
次いで、図２（ｃ）に示すように、半導体領域１１の全面に、例えばスパッタリングによって、コバルト、チタン又はタングステン等の高融点金属を含む金属膜１６を成膜する。
【００２４】
そして、図２（ｄ）に示すように、例えば窒素雰囲気中で熱処理を加えることにより、半導体領域１１の露出部すなわち電極領域１４と金属膜１６との間でシリサイド化反応を生じさせ、電極領域１４の表面にシリサイド膜１７を自己整合的に形成する。このとき、抵抗層１３は、絶縁膜１５によって覆われているためシリサイド化されず、低抵抗化されることはない。その後、未反応の金属膜１６の除去、層間絶縁膜１８の成膜・パターニング、及び電極コンタクト１９の埋込を行うことにより、図１に示した半導体装置の構造が得られる。
【００２５】
このように、第１実施形態においては、抵抗層１３を形成するためのイオン注入１２に先立って絶縁膜１５が形成される。絶縁膜１５は、１つのイオン注入工程（上述のように、エネルギー及び／又はドーズ量の異なる複数回のイオン注入を含んでもよい）によって、抵抗素子１０の抵抗層１３及び電極領域１４を同時形成することを可能にする。絶縁膜１５はまた、その厚さの選択により、該１つのイオン注入工程により半導体領域１１内に注入される不純物の量を制御し、抵抗素子の抵抗値の選択範囲を拡大させることができる。絶縁膜１５は更に、抵抗層１３のシリサイドブロックとして機能し、抵抗層１３の形成後に別個のシリサイドブロックを形成することを不要とする。
【００２６】
次に、図３を参照して、第２実施形態に従った半導体装置を説明する。当該半導体装置は抵抗素子１１０とともに、ＭＯＳトランジスタ１３０、及び必要に応じてのメモリ素子１５０を有する。抵抗素子１１０、ＭＯＳトランジスタ１３０、及びメモリ素子１５０は、ここではＳｉウェハとする同一の半導体基板１１１上に形成されており、素子分離絶縁膜１２０によって互いに分離されている。Ｓｉウェハ１１１はＰ型ウェハ又はＮ型ウェハの何れであってもよく、素子分離構造１２０によって分離された各々の領域には、形成される素子の極性に応じてＰウェル又はＮウェルが形成されていてもよい。
【００２７】
抵抗素子１１０は、図１に示した抵抗素子１０と同様の構造を有し、ここでは特に断らない限り、Ｎ型拡散抵抗素子として説明する。
【００２８】
ＭＯＳトランジスタ１３０は、例えば論理回路を構成するトランジスタの１つであり、ＰＭＯＳ及びＮＭＯＳの何れともし得るが、ここでは特に断らない限り、Ｐ型シリコン領域（基板又はウェル）内に形成されたＮＭＯＳであるとして説明する。
【００２９】
ＮＭＯＳ１３０は、Ｎ型にドープされたソース／ドレイン領域１３４、ゲート絶縁膜１４１、及びゲート電極１４２を有する。ゲート電極１４２の側壁には、ゲート電極１４２とソース／ドレイン領域１３４とを隔てるサイドウォール１４３が形成され、サイドウォール１４３の下方には、ソース／ドレイン領域１３４のエクステンション領域すなわちＬＤＤ領域１４６が形成されている。また、ソース／ドレイン領域１３４及びゲート電極１４２の上面には、シリサイド膜１３７が形成されている。ＮＭＯＳ１３０は更に、当該ＮＭＯＳを覆う層間絶縁膜１１８と、層間絶縁膜１１８内に形成されたソース／ドレインコンタクト１３９とを有する。
【００３０】
ゲート絶縁膜１４１は例えば酸化シリコン膜であり、ゲート電極１４２は例えばドープトポリシリコン電極である。しかしながら、ゲート絶縁膜１４１及びゲート電極１４２の材料は、特に限定されるものではなく、例えば、窒化シリコン膜又は高誘電率誘電体膜を含むゲート絶縁膜や、金属膜を含むゲート電極であってもよい。サイドウォール１４３は、好ましくは、酸化シリコンを含む。
【００３１】
ＮＭＯＳ１３０のソース／ドレイン領域１３４は、図３において、ともにＮ型にドープされた、第１ソース／ドレイン層１３４−１と、第１ソース／ドレイン層１３４−１に包含された第２ソース／ドレイン層１３４−２とを有する。ＮＭＯＳ１３０の第１ソース／ドレイン層１３４−１、第２ソース／ドレイン層１３４−２は、それぞれ、Ｎ型拡散抵抗素子１１０の第１電極層１１４−１、第２電極層１１４−２と実質的に同一の拡散深さ及び不純物濃度を有する。
【００３２】
ＭＯＳトランジスタ１３０のソース／ドレイン領域１３４及びゲート電極１４２上のシリサイド膜１３７は、抵抗素子１１０の電極領域１１４上のシリサイド膜１１７と同一の高融点金属のシリサイドを含む。
【００３３】
メモリ素子１５０は、例えばメモリ混載集積回路のメモリ素子アレイを構成するメモリ素子であり、ここでは、フラッシュメモリ等のようにフローティングゲート型メモリセルを有するものとする。図３は、１つのワード線に沿った切断面におけるメモリ素子１５０を示している。
【００３４】
メモリ素子１５０は、図３において、Ｐ型シリコン領域（基板又はウェル）内に形成されており、フローティングゲート１６５及び制御ゲート１６２を有する。メモリ素子１５０はまた、Ｓｉウェハ１１１とフローティングゲート１６５との間のトンネル絶縁膜１６４と、半導体基板１１１及びフローティングゲート１６５と制御ゲート１６２との間のゲート間絶縁膜１５５とを有する。メモリ素子１５０は更に、制御ゲート１６２の上面に形成されたシリサイド膜１５７、当該メモリ素子を覆う層間絶縁膜１１８、及び当該メモリ素子の図示しない断面において層間絶縁膜１１８内に形成されたコンタクトを有する。
【００３５】
フローティングゲート１６５は、典型的に酸化シリコン膜であるトンネル絶縁膜１６４を介して注入された電子を格納する。制御ゲート１６２はワード線を構成する。フローティングゲート１６５及び制御ゲート１６２は、例えばポリシリコンを有し、好ましくは、制御ゲート１６２はＭＯＳトランジスタ１３０のゲート電極１４２と同一の材料を有する。また、ゲート間絶縁膜１５５は、例えば、酸化シリコン膜１５５−１、窒化シリコン膜１５５−２、及び酸化シリコン膜１５５−３を有するＯＮＯ膜である。好ましくは、ゲート間絶縁膜１５５の酸化シリコン膜１５５−１、窒化シリコン膜１５５−２は、それぞれ、抵抗素子１１０の絶縁膜１１５の酸化シリコン膜１１５−１、窒化シリコン膜１１５−２と同一の組成を有する。さらに、メモリ素子１５０のシリサイド膜１５７は、好ましくは、抵抗素子１１０のシリサイド膜１１７及びＭＯＳトランジスタ１３０のシリサイド膜１３７と同一の高融点金属のシリサイドを含む。
【００３６】
続いて、図４−８を参照して、図３の半導体装置の製造方法を説明する。図４−８は、主な製造工程における半導体装置の断面構造を、抵抗素子形成領域、ＭＯＳトランジスタ形成領域、及び必要に応じてのメモリ素子形成領域ごとに示している。
【００３７】
先ず、図４（ａ）に示すように、例えばＳｉウェハである半導体基板１１１に素子分離絶縁膜１２０を形成する。例えば、エッチングによりトレンチを形成し、化学的気相成長（ＣＶＤ）法により酸化シリコン等の絶縁膜を成膜し、化学的機械的研磨（ＣＭＰ）法により平坦化を行うなどによって、ＳＴＩ（Shallow  Trench  Isolation）構造を形成する。なお、素子分離絶縁膜１２０は、ＬＯＣＯＳ（Local  Oxidation  of  Silicon）法によって形成された絶縁膜であってもよい。
【００３８】
次いで、図４（ｂ）に示すように、メモリ素子形成領域にトンネル絶縁膜１６４及びフローティングゲート１６５を形成する。例えば、Ｓｉウェハ１１１の熱酸化により熱酸化膜を形成し、ＣＶＤ法により第１のポリシリコン膜を成膜し、フォトリソグラフィ及びエッチングにより該第１のポリシリコン膜及び熱酸化膜を選択的に除去する。
【００３９】
次いで、図４（ｃ）に示すように、Ｓｉウェハ１１１の全体に絶縁膜２１５を成膜する。絶縁膜２１５は、後のポリシリコン膜や酸化シリコン膜のエッチングに対して耐性を有する窒化シリコン膜を含むことが好ましい。さらに、この例のようにフラッシュメモリ等のフローティングゲート型メモリ素子を有する場合等においては、絶縁膜２１５は、酸化シリコン膜２１５−１、窒化シリコン膜２１５−２、及び酸化シリコン膜２１５−３を有するＯＮＯ膜であることが好ましい。ＯＮＯ膜２１５を構成する各膜の厚さは、例えば、酸化シリコン膜２１５−１が９ｎｍ−１４ｎｍ、窒化シリコン膜２１５−２が３ｎｍ−７ｎｍ、酸化シリコン膜２１５−３が３ｎｍ−１０ｎｍとし得る。
【００４０】
次に、図５（ａ）に示すように、メモリ素子形成領域と抵抗素子形成領域の一部とにフォトレジストマスク３１５を形成する。なお、フローティングゲート型メモリ素子を有する半導体装置においては、メモリ素子形成領域上にフォトレジストマスクを形成することが以前から行われており、この工程は、抵抗素子形成領域のパターニングのために追加のマスク工程を必要とするものではない。
【００４１】
次いで、図５（ｂ）に示すように、フォトレジストマスク３１５により覆われていない絶縁膜２１５をエッチングにより除去し、その後、フォトレジストマスク３１５を除去する。メモリ素子形成領域に残存した絶縁膜２１５は、メモリ素子１５０のゲート間絶縁膜１５５を構成し、抵抗素子形成領域に残存した絶縁膜２１５は、抵抗素子１１０の絶縁膜１１５’を構成する。
【００４２】
次いで、図５（ｃ）に示すように、ＭＯＳトランジスタ形成領域及び抵抗素子形成領域において露出したＳｉウェハ１１１表面に、例えば酸化膜などの絶縁膜２４１を形成し、Ｓｉウェハ１１１の全体に導電膜２４２を成膜する。例えば、絶縁膜２４１として熱酸化により熱酸化膜を形成し、導電膜２４２としてＣＶＤ法により第２のポリシリコン膜を成膜する。なお、導電膜２４２は、ポリシリコン膜に限定されず、例えば金属膜を含んでいてもよい。
【００４３】
次に、図６（ａ）に示すように、メモリ素子形成領域とＭＯＳトランジスタ形成領域の一部とにフォトレジストマスク３４２を形成する。
【００４４】
次いで、図６（ｂ）に示すように、フォトレジストマスク３４２により覆われていない導電膜２４２及び絶縁膜２４１をエッチングにより除去し、その後、フォトレジストマスク３４２を除去する。メモリ素子形成領域に残存した導電膜２４２は、メモリ素子１５０の制御ゲート１６２を構成し、ＭＯＳトランジスタ形成領域に残存した導電膜２４２は、ＭＯＳトランジスタ１３０のゲート電極１４２を構成する。また、ゲート電極１４２の下にゲート絶縁膜１４１が形成される。
【００４５】
次いで、図６（ｃ）に示すように、メモリ素子形成領域及び抵抗素子形成領域にフォトレジストマスク３４５を形成し、イオン注入１４５及びその後の熱処理によりＭＯＳトランジスタ１３０のエクステンション領域１４６を形成する。イオン注入１４５は、ＭＯＳトランジスタ形成領域において、ゲート電極１４２をマスクとして不純物をエクステンション領域１４６に注入する。ＭＯＳトランジスタ１３０がＮＭＯＳである場合、イオン注入１４５は、例えば、ヒ素をエネルギー５ｋｅＶ、ドーズ量１．２×１０１５ｃｍ−２で注入する。ＭＯＳトランジスタ１３０がＰＭＯＳである場合、イオン注入１４５は、例えば、ボロンをエネルギー０．６ｋｅＶ、ドーズ量１．２×１０１５ｃｍ−２で注入する。
【００４６】
なお、必要に応じて、抵抗素子形成領域上のフォトレジストマスク３４５を形成せず、抵抗素子１１０内にも不純物を注入してもよい。しかしながら、イオン注入１４５の不純物ドーズ量及びエネルギーは、エクステンション領域１４６が電界緩和機能を果たすよう決定されるため自由度が小さい。従って、イオン注入１４５によって抵抗素子１１０内に不純物を注入する場合であっても、抵抗素子１１０の抵抗値へのイオン注入１４５の寄与は部分的なものにされる。
【００４７】
次に、図７（ａ）に示すように、フォトレジストマスク３４５の除去後、Ｓｉウェハ１１１の全体に例えばＣＶＤ法によりスペーサ絶縁膜２４３を成膜する。スペーサ絶縁膜２４３は、例えば酸化シリコン膜とし得る。
【００４８】
次いで、図７（ｂ）に示すように、例えば異方性エッチングにより、スペーサ絶縁膜２４３をＭＯＳトランジスタ１３０のゲート電極１４２の側壁にのみ残存させ、サイドウォール１４３を形成する。このとき、抵抗素子形成領域にスペーサ絶縁膜２４３を残存させる必要はなく、マスク工程は不要である。さらに、例えば、スペーサ絶縁膜２４３が酸化シリコン膜であり、且つ抵抗素子形成領域の絶縁膜１１５’が窒化シリコン膜を含む場合、この窒化シリコン膜がエッチング停止層として機能し、絶縁膜１１５’の少なくとも一部１１５を確実に残存させることが可能である。従って、抵抗素子形成領域の絶縁膜１１５’がスペーサ絶縁膜２４３とは異なる材料を含むようにすることは、スペーサ絶縁膜２４３のエッチング工程後の絶縁膜１１５の厚さを制御することを可能にする。例えば、図示のように、絶縁膜１１５’が酸化シリコン膜１１５−１、窒化シリコン膜１１５−２、及び酸化シリコン膜１１５−３を有するＯＮＯ膜であり、且つスペーサ絶縁膜２４３が酸化シリコン膜であるとする。そのとき、スペーサ絶縁膜２４３のエッチング後には、酸化シリコン膜１１５−１及び窒化シリコン膜１１５−２を有する絶縁膜１１５が残存する。
【００４９】
次いで、図７（ｃ）に示すように、ＭＯＳトランジスタ１３０の第１のソース／ドレイン領域１３４−１を形成するためのイオン注入１１２−１を行う。イオン注入１１２−１により、抵抗素子形成領域において、抵抗層１１３及び電極層１１４−１へのイオン注入が同時に行われる。
【００５０】
第１実施形態に関連して説明したように、絶縁膜１１５は、イオン注入１１２−１において注入不純物のＳｉウェハ１１１内での飛程を決定し、電極層１１４−１の形成と同時に、電極層１１４−１より浅い抵抗層１１３を絶縁膜１１５直下に形成することを可能にする。
【００５１】
また、ＭＯＳトランジスタの第１のソース／ドレイン領域１３４−１の不純物濃度は、エクステンション領域１４６や第２のソース／ドレイン領域１３４−２（図８（ａ）参照）の不純物濃度と比較して自由度が大きい。従って、イオン注入１１２−１を抵抗層１１３へのイオン注入に使用し、ドーズ量をパラメータとすることは、得られる抵抗層１１３の抵抗値の選択範囲を拡大することができる。例えば、ＮＭＯＳ１３０及びＮ型拡散抵抗素子１１０を形成する場合、イオン注入１１２−１は、リンを１５ｋｅＶのエネルギー、１．０×１０１３ｃｍ−２から８．０×１０１３ｃｍ−２の範囲内のドーズ量で注入してもよい。このドーズ量範囲は、絶縁膜１１５が１１．５ｎｍの酸化シリコン膜１１５−１及び５ｎｍの窒化シリコン膜１１５−２を有する場合、２００Ω／□から８００Ω／□の範囲のシート抵抗を実現し得る。また、ＰＭＯＳ１３０及びＰ型拡散抵抗素子１１０を形成する場合、イオン注入１１２−１は、ボロンを８ｋｅＶのエネルギー、７．０×１０１２ｃｍ−２から９．０×１０１３ｃｍ−２の範囲内のドーズ量で注入してもよい。このドーズ量範囲は、絶縁膜１１５が上述と同一の厚さの酸化シリコン膜１１５−１及び窒化シリコン膜１１５−２を有する場合、３００Ω／□から９００Ω／□の範囲のシート抵抗を実現し得る。
【００５２】
次に、図８（ａ）に示すように、ＭＯＳトランジスタ１３０の第２のソース／ドレイン領域１３４−２を形成するためのイオン注入１１２−２を行う。イオン注入１１２−２により、抵抗素子形成領域において、電極層１１４−２へのイオン注入が同時に行われる。
【００５３】
例えば、ＮＭＯＳ１３０及びＮ型拡散抵抗素子１１０を形成する場合、イオン注入１１２−２は、例えば、リンをエネルギー８ｋｅＶ、ドーズ量１．２×１０１６ｃｍ−２で注入し得る。また、ＰＭＯＳ１３０及びＰ型拡散抵抗素子１１０を形成する場合、イオン注入１１２−２は、例えば、ボロンをエネルギー４ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２で注入し得る。
【００５４】
第１実施形態に関連して説明したように、絶縁膜１１５は、抵抗層１１３に不純物が注入されることを阻止するマスクとして機能する。なお、必要に応じて、イオン注入１１２−２においても注入不純物の一部を抵抗層１１３内に注入してもよい。また、イオン注入１１２−２は、抵抗層１１３のシート抵抗と電極領域１１４及びＭＯＳトランジスタのソース／ドレイン領域１３４の低抵抗性等の特性とを別々に制御するために好ましいものであるが、省略することも可能である。さらに、更なるイオン注入工程を用いて、抵抗素子１１０の電極領域１１４及びＭＯＳトランジスタのソース／ドレイン領域１３４を３層以上で構成してもよい。
【００５５】
なお、イオン注入１１２−１及び１１２−２による注入不純物の活性化のための熱処理は、例えば、イオン注入１１２−２の後にまとめて行い得る。この熱処理は、図６（ｃ）に示したエクステンション領域１４６形成のためのイオン注入１４５の後の熱処理を兼ねてもよい。
【００５６】
次いで、図８（ｂ）に示すように、Ｓｉウェハ１１１の全体に、例えばスパッタリングによって、コバルト、チタン又はタングステン等の高融点金属を含む金属膜１１６を成膜する。
【００５７】
そして、図８（ｃ）に示すように、例えば窒素雰囲気中で熱処理を加えることにより、露出したＳｉウェハ及び半導体膜と金属膜１１６との間でシリサイド化反応を生じさせ、シリサイド膜１１７を自己整合的に形成する。これにより、抵抗素子１１０の電極領域１１４、ＭＯＳトランジスタ１３０のソース／ドレイン領域１３４及びゲート電極１４２、メモリ素子１５０の制御ゲート１６２の表面に、それぞれ、シリサイド膜１１７、１３７、１５７が形成される。このとき、抵抗素子１１０の抵抗層１１３は、絶縁膜１１５によって覆われているためシリサイド化されず、低抵抗化されることはない。その後、未反応の金属膜１１６の除去、層間絶縁膜１１８の成膜・パターニング、並びに電極コンタクト１１９及びソース／ドレインコンタクト１３９の埋込を行うことにより、図３に示した半導体装置の構造が得られる。
【００５８】
このように、第２実施形態においては、抵抗層１１３を形成するためのイオン注入工程に先立って絶縁膜１１５が形成される。このイオン注入工程として、ＭＯＳトランジスタ１３０のソース／ドレイン領域１３４を形成するためのイオン注入１１２（１１２−１、１１２−２）を利用することが可能である。ソース／ドレイン領域１３４形成のためのイオン注入１１２は、エクステンション領域１４６形成のためのイオン注入１４５と比較して、エネルギー及びドーズ量に関して素子設計上の自由度が大きい。従って、抵抗層１１３の抵抗値の選択範囲が拡大され得る。絶縁膜１１５は、その厚さの選択により、イオン注入１１２により半導体基板１１１内に注入される不純物の量を制御し、抵抗素子１１０の抵抗値の選択範囲を更に拡大させ得る。絶縁膜１１５は更に、抵抗層１１３のシリサイドブロックとして機能し、抵抗層１１３の形成後に別個のシリサイドブロックを形成することを不要とする。従って、例えばメモリ素子１５０が有するＯＮＯ膜及びそのマスク工程など、既存の絶縁膜及びマスク工程を用いて絶縁膜１１５を形成することにより、如何なる追加のマスク工程をも必要とすることなく、抵抗素子１１０を形成することが可能である。
【００５９】
次に、図９を参照して、第３実施形態に従った半導体装置を説明する。当該半導体装置は抵抗素子４１０、ＭＯＳトランジスタ１３０、及び必要に応じてのメモリ素子１５０を有する。ＭＯＳトランジスタ１３０、及びメモリ素子１５０は、図３に示した半導体装置におけるそれらと同一とし得る。しかしながら、抵抗素子４１０は、図３に示した半導体装置の抵抗素子１１０と異なり、Ｓｉウェハ１１１上に形成された半導体膜４１１内に形成されている。ここでは、抵抗素子４１０と図３の抵抗素子１１０との相違点のみを説明する。
【００６０】
抵抗素子４１０形成領域において、Ｓｉウェハ１１１の表面を覆うように素子分離絶縁膜４２０が形成されている。抵抗素子４１０は、例えばドープトポリシリコン膜とし得る抵抗膜４１３を有する。抵抗膜４１３の上面には、絶縁膜４１５及びシリサイド膜４１７が形成されている。また、抵抗膜４１３の側壁には、酸化膜４４１及び導電膜４４２が形成されている。絶縁膜４１５は、図３の抵抗素子１１０の絶縁膜１１５と同様に、酸化シリコン膜４１５−１と、酸化シリコン膜４１５−１上に形成された窒化シリコン膜４１５−２とを有する。
【００６１】
続いて、図１０−１４を参照して、図９の半導体装置の製造方法を説明する。図１０−１４に示す各工程は、図４−８に示した図３の半導体装置の製造方法の各工程と対応しており、ここでは相違点を中心に説明する。
【００６２】
先ず、図１０（ａ）に示すように、Ｓｉウェハ１１１の表面に、ＭＯＳトランジスタ形成領域及びメモリ素子形成領域の素子分離絶縁膜１２０と、抵抗素子形成領域の素子分離絶縁膜４２０を形成する。素子分離絶縁膜４２０は、ＳＴＩ法又はＬＯＣＯＳ法によって素子分離絶縁膜１２０と同時に形成された絶縁膜とし得る。
【００６３】
次いで、図１０（ｂ）に示すように、メモリ素子形成領域にトンネル絶縁膜１６４及びフローティングゲート１６５を形成するとともに、抵抗形成領域の素子分離絶縁膜４２０上に半導体膜４１１を形成する。半導体膜４１１は、フローティングゲート１６５と同時に、第１のポリシリコン膜から形成し得る。なお、この段階で、半導体膜４１１をフローティングゲートとともにＮ型にドープしてもよい。
【００６４】
次いで、図１０（ｃ）に示すように、Ｓｉウェハ１１１の全体に絶縁膜２１５を成膜する。絶縁膜２１５は、酸化シリコン膜２１５−１、窒化シリコン膜２１５−２、及び酸化シリコン膜２１５−３を有するＯＮＯ膜であることが好ましい。
【００６５】
次に、図１１（ａ）に示すように、メモリ素子形成領域と抵抗素子形成領域の一部とにフォトレジストマスク３１５を形成する。
【００６６】
次いで、図１１（ｂ）に示すように、フォトレジストマスク３１５により覆われていない絶縁膜２１５をエッチングにより除去し、その後、フォトレジストマスク３１５を除去する。抵抗素子形成領域において半導体膜４１１上に残存した絶縁膜２１５は、抵抗素子４１０の絶縁膜４１５’を構成する。
【００６７】
次いで、図１１（ｃ）に示すように、ＭＯＳトランジスタ形成領域において露出したＳｉウェハ１１１表面に酸化膜２４１を形成し、Ｓｉウェハ１１１の全体に導電膜２４２を成膜する。例えば、酸化膜２４１として熱酸化により熱酸化膜を形成し、導電膜２４２としてＣＶＤ法により第２のポリシリコン膜を成膜する。このとき、抵抗素子形成領域においても、露出した半導体膜４１１の表面に酸化膜４４１が形成される。
【００６８】
次に、図１２（ａ）に示すように、メモリ素子形成領域とＭＯＳトランジスタ形成領域の一部とにフォトレジストマスク３４２を形成する。
【００６９】
次いで、図１２（ｂ）に示すように、フォトレジストマスク３４２により覆われていない導電膜２４２をエッチングにより除去し、その後、フォトレジストマスク３４２を除去する。このときのエッチングにおいて、抵抗素子４１０の半導体膜４１１の側壁に導電膜４４２が残存してもよい。
【００７０】
次いで、図１２（ｃ）に示すように、メモリ素子形成領域にフォトレジストマスク３４５を形成し、イオン注入１４５及びその後の熱処理によりＭＯＳトランジスタ１３０のエクステンション領域１４６を形成する。なお、必要に応じて、抵抗素子形成領域にもフォトレジストマスクを形成してもよい。
【００７１】
次に、図１３（ａ）に示すように、フォトレジストマスク３４５の除去後、Ｓｉウェハ１１１の全体にスペーサ絶縁膜２４３を成膜する。スペーサ絶縁膜２４３は、例えば酸化シリコン膜とし得る。
【００７２】
次いで、図１３（ｂ）に示すように、例えば異方性エッチングにより、スペーサ絶縁膜２４３をＭＯＳトランジスタ１３０のゲート電極１４２の側壁にのみ残存させ、サイドウォール１４３を形成する。このとき、抵抗素子形成領域にスペーサ絶縁膜２４３を残存させる必要はなく、マスク工程は不要である。また、スペーサ絶縁膜２４３が酸化シリコン膜である場合、抵抗素子形成領域において、半導体膜４１１上の酸化膜４４１も除去される。しかしながら、半導体膜４１１上の絶縁膜４１５’が窒化シリコン膜を含む場合、この窒化シリコン膜がエッチング停止層として機能し、絶縁膜４１５の少なくとも一部４１５を確実に残存させることが可能である。従って、絶縁膜４１５’がスペーサ絶縁膜２４３とは異なる材料の膜を含むようにすることは、スペーサ絶縁膜２４３のエッチング工程後の絶縁膜４１５の厚さを制御することを可能にする。例えば、図示のように、絶縁膜４１５’が酸化シリコン膜４１５−１、窒化シリコン膜４１５−２、及び酸化シリコン膜４１５−３を有するＯＮＯ膜であり、且つスペーサ絶縁膜２４３が酸化シリコン膜であるとする。そのとき、スペーサ絶縁膜２４３のエッチング後には、酸化シリコン膜４１５−１及び窒化シリコン膜４１５−２を有する絶縁膜４１５が残存する。
【００７３】
次いで、図１３（ｃ）に示すように、ＭＯＳトランジスタ１３０の第１のソース／ドレイン領域１３４−１を形成するためのイオン注入１１２−１を行う。イオン注入１１２−１により、抵抗素子形成領域において、半導体膜４１１へのイオン注入が同時に行われる。このとき、絶縁膜４１５は、イオン注入１１２−１において注入不純物の半導体膜４１１内での飛程を制御する機能を果たす。
【００７４】
なお、図１０（ｂ）に示した工程により半導体膜４１１がＮ型にドープされている場合、イオン注入１１２−１を、ＰＭＯＳ１３０のソース／ドレイン領域１３４のイオン注入とし、半導体膜４１１内にボロン等のＰ型不純物をカウンタードープしてもよい。
【００７５】
次に、図１４（ａ）に示すように、ＭＯＳトランジスタ１３０の第２のソース／ドレイン領域１３４−２を形成するためのイオン注入１１２−２を行う。イオン注入１１２−２により、抵抗素子形成領域の少なくとも、絶縁層４１５が存在しない領域において、半導体膜４１１へのイオン注入が同時に行われる。
【００７６】
次いで、図１４（ｂ）に示すように、Ｓｉウェハ１１１の全体に、高融点金属を含む金属膜１１６を成膜する。
【００７７】
そして、図１４（ｃ）に示すように、熱処理を加えることにより、露出したＳｉウェハ及び半導体膜と金属膜１１６との間でシリサイド化反応を生じさせ、シリサイド膜を自己整合的に形成する。これにより、抵抗素子４１０の半導体膜４１１の絶縁膜４１５の外側の領域、ＭＯＳトランジスタ１３０のソース／ドレイン領域１３４及びゲート電極１４２、メモリ素子１５０の制御ゲート１６２の表面に、それぞれ、シリサイド膜４１７、１３７、１５７が形成される。このとき、絶縁膜４１５によって覆われている半導体膜４１１の領域はシリサイド化されず、低抵抗化されることはない。その後、未反応の金属膜１１６の除去、層間絶縁膜１１８の成膜・パターニング、並びに電極コンタクト１１９及びソース／ドレインコンタクト１３９の埋込を行うことにより、図９に示した半導体装置の構造が得られる。
【００７８】
第３実施形態に係る半導体装置及びその製造方法も、第２実施形態と同様に、既存の構成要素及び工程を利用しながら、抵抗素子の抵抗値の選択範囲を拡大することが可能である。
【００７９】
以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。例えば、第１、第２及び第３の実施形態のそれぞれに関連して説明した構造、材料及び／又はプロセス条件等は、その他の実施形態に関連して説明した構造、材料及び／又はプロセス条件等と組み合わされ得る。例えば、第２実施形態に関連して説明した抵抗素子１１０と第３実施形態に関連して説明した抵抗素子４１０とを、同一の半導体基板上で同時に形成してもよい。
【００８０】
以上の説明に関し、更に以下の付記を開示する。
（付記１）
ＭＯＳトランジスタが形成される半導体基板の半導体領域上に絶縁膜を成膜し、該絶縁膜をパターニングする成膜工程と、
パターニングされた前記絶縁膜を介して、前記ＭＯＳトランジスタのソース／ドレイン領域への不純物注入工程により前記半導体領域に不純物を注入し、前記半導体領域に形成される抵抗素子の抵抗層を前記絶縁膜の下に形成する注入工程と、
前記絶縁膜を前記抵抗層のシリサイド化防止膜として、前記ＭＯＳトランジスタの前記ソース／ドレイン領域の表面をシリサイド化する工程と
を有する、半導体装置の製造方法。
（付記２）
前記絶縁膜は窒化シリコン膜を含む、付記１に記載の半導体装置の製造方法。
（付記３）
前記絶縁膜は、酸化シリコン膜及び窒化シリコン膜を含む積層絶縁膜である、付記１又は２に記載の半導体装置の製造方法。
（付記４）
前記注入工程は、第１のエネルギーでの第１のイオン注入工程と、前記第１のエネルギーより低い第２のエネルギーでの第２のイオン注入工程とを含む、付記１乃至３の何れか一に記載の半導体装置の製造方法。
（付記５）
前記第１のイオン注入工程は前記抵抗層に不純物を注入し、前記第２のイオン注入工程は前記抵抗層に不純物を注入しない、付記４に記載の半導体装置の製造方法。
（付記６）
前記第１のイオン注入工程は、８．０×１０１３ｃｍ−２から１．０×１０１３ｃｍ−２の範囲内のドーズ量でリンを注入すること、又は７．０×１０１２ｃｍ−２から９．０×１０１３ｃｍ−２の範囲内のドーズ量でボロンを注入することを含む、付記４又は５に記載の半導体装置の製造方法。
（付記７）
前記注入工程は、前記抵抗素子の電極領域を前記抵抗層に隣接して形成することを含み、前記シリサイド化する工程は、前記電極領域の表面をシリサイド化することを含む、付記１乃至６の何れか一に記載の半導体装置の製造方法。
（付記８）
前記成膜工程と前記注入工程との間に、
前記ＭＯＳトランジスタのゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物を注入し、前記ＭＯＳトランジスタのエクステンション領域を形成する更なる注入工程と
を有する付記１乃至７の何れか一に記載の半導体装置の製造方法。
（付記９）
前記更なる注入工程は、前記抵抗層に不純物を注入しない第３のエネルギーで行われる、付記８に記載の半導体装置の製造方法。
（付記１０）
前記更なる注入工程の後に、前記ゲート電極の側壁にサイドウォールを形成する工程を有し、前記絶縁膜は、前記サイドウォールの材料とは異なる材料を含む、付記８又は９に記載の半導体装置の製造方法。
（付記１１）
前記半導体装置は更に、フローティングゲート及び制御ゲートを有するメモリ素子を有し、前記成膜工程は前記フローティングゲート上にも前記絶縁膜を形成する、付記１乃至１０の何れか一に記載の半導体装置の製造方法。
（付記１２）
前記成膜工程に先立って、半導体基板上にポリシリコン膜を形成する工程を有し、前記半導体領域は前記ポリシリコン膜内の領域である、付記１乃至１１の何れか一に記載の半導体装置の製造方法。
（付記１３）
抵抗層と、
前記抵抗層に隣接する電極領域と、
前記抵抗層上に位置する絶縁膜と、
前記電極領域の表面に形成されたシリサイド膜と
を含む抵抗素子を有する半導体装置であって、
前記抵抗層及び前記電極領域は不純物がイオン注入された半導体領域を有し、前記抵抗層は前記電極領域より、前記イオン注入時に前記絶縁膜の厚さによって決定される深さだけ浅い、半導体装置。
（付記１４）
前記絶縁膜は、酸化シリコン膜及び窒化シリコン膜を含む積層絶縁膜である、付記１３に記載の半導体装置。
（付記１５）
更にＭＯＳトランジスタを有し、前記ＭＯＳトランジスタのソース／ドレイン領域は、前記抵抗素子の前記電極領域と同一の深さを有する、付記１３又は１４に記載の半導体装置。
（付記１６）
前記ＭＯＳトランジスタは、前記ソース／ドレイン領域の表面にシリサイド膜を有し、前記抵抗素子の前記シリサイド膜と前記ＭＯＳトランジスタの前記シリサイド膜は同一の高融点金属を含む、付記１５に記載の半導体装置。
（付記１７）
前記ＭＯＳトランジスタは、ゲート電極の側壁に形成されたサイドウォールを有し、前記絶縁膜は前記サイドウォールの材料とは異なる材料を含む、付記１５又は１６に記載の半導体装置。
（付記１８）
更にメモリ素子を有し、前記メモリ素子は、フローティングゲートと、該フローティングゲート上に形成された酸化シリコン膜と、該酸化シリコン膜上に形成された窒化シリコン膜とを含む絶縁膜と、該絶縁膜上に形成された制御ゲートとを有する、付記１３乃至１７の何れか一に記載の半導体装置。
（付記１９）
前記抵抗層及び前記電極領域は半導体基板内に形成されている、付記１３乃至１８の何れか一に記載の半導体装置。
（付記２０）
前記抵抗層及び前記電極領域は半導体基板上に形成された半導体膜内に形成されている、付記１３乃至１８の何れか一に記載の半導体装置。
【符号の説明】
【００８１】
１０、１１０、４１０    抵抗素子
１１、１１１  半導体領域
１２、１１２、１１２−１、１１２−２、１４５  イオン注入
１３、１１３    抵抗層
１４、１４−１、１４−２、１１４、１１４−１、１１４−２    電極領域
１５、１１５、１１５’、２１５、４１５、４１５’    絶縁膜
１５−１、１１５−１、１１５−３、２１５−１、２１５−３、４１５−１、４１５−３    酸化シリコン膜
１５−２、１１５−２、２１５−２、４１５−２    窒化シリコン膜
１６、１１６    金属膜
１７、１１７、１３７、１５７、４１７    シリサイド膜
１８、１１８    層間絶縁膜
１９、１１９、１３９    コンタクト
１２０、４２０    素子分離絶縁膜
１３０    ＭＯＳトランジスタ
１３４、１３４−１、１３４−２    ソース／ドレイン領域
１４１    ゲート絶縁膜
１４２    ゲート電極
１４３    サイドウォール
１４６    エクステンション領域
１５０    メモリ素子
１５５、１５５−１、１５５−２、１５５−３    ゲート間絶縁膜
１６２    制御ゲート
１６４    トンネル絶縁膜
１６５    フローティングゲート
２４１、２４３、４４１    絶縁膜
２４２、４４２    導電膜
３１５、３４２、３４５    フォトレジスト
４１１    半導体膜
４１３    抵抗膜
【図１】
2010283049.tif 000003
【図２】
2010283049.tif 000004
【図３】
2010283049.tif 000005
【図４】
2010283049.tif 000006
【図５】
2010283049.tif 000007
【図６】
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【図７】
2010283049.tif 000009
【図８】
2010283049.tif 000010
【図９】
2010283049.tif 000011
【図１０】
2010283049.tif 000012
【図１１】
2010283049.tif 000013
【図１２】
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【図１３】
2010283049.tif 000015
【図１４】
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