(57)【要約】【課題】高効率且つ低ノイズを実現するコンバータの制御回路を提供する。【解決手段】入力電圧端子１０と誘導性負荷１３との間に接続されるハイサイドスイッチング素子１１と、誘導性負荷１３と基準電位との間に接続されるローサイドスイッチング素子１２とを交互にオンオフさせて、入力電圧ＶＩＮを変圧した電圧を出力させるコンバータの制御回路であって、ハイサイドスイッチング素子１１のゲートに接続されハイサイドスイッチング素子１１のゲートを駆動するドライブ回路１５と、ドライブ回路１５と並列にハイサイドスイッチング素子１１のゲートに接続されたドライブスイッチ１６と、ハイサイドスイッチング素子１１がドライブ回路１５によって駆動されている期間中、ハイサイドスイッチング素子１１のゲート電圧が所定の閾値に達するとドライブスイッチ１６をオンからオフに切り替えるドライブスイッチ制御回路１８と、を備えている。【選択図】図１
2010074972.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧端子と誘導性負荷との間に接続されるハイサイドスイッチング素子と、前記誘導性負荷と基準電位との間に接続されるローサイドスイッチング素子とを交互にオンオフさせて、入力電圧を変圧した電圧を出力させるコンバータの制御回路であって、
前記ハイサイドスイッチング素子のゲートに接続され前記ハイサイドスイッチング素子のゲートを駆動するドライブ回路と、
前記ドライブ回路と並列に前記ハイサイドスイッチング素子のゲートに接続されたドライブスイッチと、
前記ハイサイドスイッチング素子が前記ドライブ回路によって駆動されている期間中、前記ハイサイドスイッチング素子のゲート電圧が所定の閾値に達すると前記ドライブスイッチをオンからオフに切り替えるドライブスイッチ制御回路と、
を備えたことを特徴とするコンバータの制御回路。
【請求項２】
前記所定の閾値は、前記ハイサイドスイッチング素子がオン状態になるオン検出閾値であることを特徴とする請求項１記載のコンバータの制御回路。
【請求項３】
入力電圧端子と誘導性負荷との間に接続されるハイサイドスイッチング素子と、前記誘導性負荷と基準電位との間に接続されるローサイドスイッチング素子とを交互にオンオフさせて、入力電圧を変圧した電圧を出力させるコンバータの制御回路であって、
前記ローサイドスイッチング素子のゲートに接続され前記ローサイドスイッチング素子のゲートを駆動するドライブ回路と、
前記ドライブ回路と並列に前記ローサイドスイッチング素子のゲートに接続されたドライブスイッチと、
前記ローサイドスイッチング素子が前記ドライブ回路によって駆動されている期間中、前記ローサイドスイッチング素子のゲート電圧が所定の閾値に達すると前記ドライブスイッチをオンからオフに切り替えるドライブスイッチ制御回路と、
を備えたことを特徴とするコンバータの制御回路。
【請求項４】
前記所定の閾値は、前記ローサイドスイッチング素子がオン状態になるオン検出閾値であることを特徴とする請求項３記載のコンバータの制御回路。
【請求項５】
前記コンバータの出力電流を検出する出力電流検出回路をさらに備え、
前記出力電流に応じて前記オン検出閾値が設定されることを特徴とする請求項２または４に記載のコンバータの制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンバータの制御回路に関する。
【背景技術】
【０００２】
入力電圧端子と基準電位との間に直列接続されたハイサイドスイッチング素子とローサイドスイッチング素子を交互にオンオフさせて、入力電圧を変圧した電圧を出力するＤＣ−ＤＣコンバータが知られている(例えば、特許文献１)。ＤＣ−ＤＣコンバータにおけるスイッチング素子としてはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が一般に用いられるが、そのドレイン−ソース間電圧の立ち上がり時間や立ち下がり時間の増加により、スイッチング損失が増大し電力効率が低下する問題がある。
【０００３】
ＭＯＳＦＥＴのゲートドライブ回路の電流能力を増加させ、ＭＯＳＦＥＴのゲートに対する電荷の供給や引き抜きを高速に行えば、ドレイン−ソース間電圧の立ち上がり時間や立ち下がり時間を短縮し、スイッチング損失を低減させることができる。しかし、この方法ではゲート信号の切り替わり時のノイズが増大し、結果として出力電圧にノイズが過大に発生し、他の機器に悪影響を及ぼしてしまうことが懸念される。
【０００４】
すなわち、スイッチングの立ち上がり、立ち下がりを高速にすると、ターンオン、ターンオフ時のノイズが大きくなってしまう。逆に、ターンオン、ターンオフ時のノイズを抑えようとすると、スイッチングの立ち上がり時間、立ち下がり時間が長くなり、電力効率の低下をまねいてしまう。
【特許文献１】特開２００２−２８１７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高効率且つ低ノイズを実現するコンバータの制御回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、入力電圧端子と誘導性負荷との間に接続されるハイサイドスイッチング素子と、前記誘導性負荷と基準電位との間に接続されるローサイドスイッチング素子とを交互にオンオフさせて、入力電圧を変圧した電圧を出力させるコンバータの制御回路であって、前記ハイサイドスイッチング素子のゲートに接続され前記ハイサイドスイッチング素子のゲートを駆動するドライブ回路と、前記ドライブ回路と並列に前記ハイサイドスイッチング素子のゲートに接続されたドライブスイッチと、前記ハイサイドスイッチング素子が前記ドライブ回路によって駆動されている期間中、前記ハイサイドスイッチング素子のゲート電圧が所定の閾値に達すると前記ドライブスイッチをオンからオフに切り替えるドライブスイッチ制御回路と、を備えたことを特徴とするコンバータの制御回路が提供される。  
また、本発明の他の一態様によれば、入力電圧端子と誘導性負荷との間に接続されるハイサイドスイッチング素子と、前記誘導性負荷と基準電位との間に接続されるローサイドスイッチング素子とを交互にオンオフさせて、入力電圧を変圧した電圧を出力させるコンバータの制御回路であって、前記ローサイドスイッチング素子のゲートに接続され前記ローサイドスイッチング素子のゲートを駆動するドライブ回路と、前記ドライブ回路と並列に前記ローサイドスイッチング素子のゲートに接続されたドライブスイッチと、前記ローサイドスイッチング素子が前記ドライブ回路によって駆動されている期間中、前記ローサイドスイッチング素子のゲート電圧が所定の閾値に達すると前記ドライブスイッチをオンからオフに切り替えるドライブスイッチ制御回路と、を備えたことを特徴とするコンバータの制御回路が提供される。
【発明の効果】
【０００７】
本発明によれば、高効率且つ低ノイズを実現するコンバータの制御回路が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。
【０００９】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。
【００１０】
このＤＣ−ＤＣコンバータは、入力電圧ＶＩＮが入力される入力端子１０と基準電位（グランド）との間に直列接続されたハイサイドスイッチング素子１１とローサイドスイッチング素子１２とを交互にオンオフさせて、入力電圧ＶＩＮよりも低い（平均）出力電圧ＶＯＵＴを出力する降圧型ＤＣ−ＤＣコンバータである。ハイサイドスイッチング素子１１及びローサイドスイッチング素子１２は、例えばｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。
【００１１】
ハイサイドスイッチング素子１１のドレインは入力端子１０と接続され、ソースは誘導性負荷であるインダクタ１３の一端及びローサイドスイッチング素子１２のドレインと接続されている。ローサイドスイッチング素子１２のドレインはインダクタ１３の一端及びハイサイドスイッチング素子１１のソースと接続され、ソースはグランドに接続されている。インダクタ１３の他端とグランドとの間には、出力電圧を短時間に大きく変動させないための平滑コンデンサ１４が接続されている。
【００１２】
ハイサイドスイッチング素子１１のゲートは、ｐチャネル型ＭＯＳＦＥＴであるｐＭＯＳ１、ｎチャネル型ＭＯＳＦＥＴであるｎＭＯＳ１およびこれらのゲートに接続されたＮＡＮＤ回路２２を含むハイサイドドライブ回路１５に接続されている。
【００１３】
ｐＭＯＳ１のソースは、ダイオード２６を介して電圧源２５に接続されている。ｐＭＯＳ１及びｎＭＯＳ１のドレインは、ハイサイドスイッチング素子１１のゲートに接続されている。ｎＭＯＳ１のソースは、ハイサイドスイッチング素子１１のソース、ローサイドスイッチング素子１２のソースおよびインダクタ１３の一端が接続されたライン２８に接続されている。
【００１４】
また、電圧源２５は、ダイオード２６、電源ライン２７及びブートストラップ用のコンデンサ１９を介して、ハイサイドスイッチング素子１１とローサイドスイッチング素子１２との接続点と、インダクタ１３との間のライン２８に接続されている。
【００１５】
電圧源２５と、ハイサイドスイッチング素子１１のゲートとの間には、ハイサイドドライブ回路１５と並列に高速ドライブスイッチ１６が接続されている。高速ドライブスイッチ１６は、ｐチャネル型のＭＯＳＦＥＴであり、そのソースは電源ライン２７に接続され、ドレインはハイサイドスイッチング素子１１のゲートに接続されている。高速ドライブスイッチ１６のゲートには、高速ドライブスイッチ制御回路１８から制御信号が供給され、その制御信号によって高速ドライブスイッチ１６はオンオフされる。
【００１６】
ローサイドスイッチング素子１２のゲートは、ハイサイドドライブ回路１５と同様な構成のローサイドドライブ回路１７に接続されている。図１に示す実施形態では、ローサイドには、前述したハイサイドの高速ドライブスイッチ１６及びその制御回路１８に相当する構成を設けておらず、ローサイドスイッチング素子１２のゲートにはローサイドドライブ回路１７のみを介して電荷の供給・引き抜きが行われる。
【００１７】
ＰＷＭ（Pulse Width Modulation）信号が入力判定回路２１に入力されると、入力判定回路２１は、ほぼ反転位相のゲート信号を生成し、ハイサイドドライブ回路１５、ローサイドドライブ回路１７に供給する。
【００１８】
また、ハイサイドスイッチング素子１１とローサイドスイッチング素子１２とが両方同時にオンになると、貫通電流が入力端子１０からスイッチング素子１１、１２を介してグランドに流れることになる。これを避けるために、スイッチング素子１１、１２のオンオフのデューティを設定するにあたって、両スイッチング素子１１、１２が共にオフとなる期間であるデッドタイムを設定している。デッドタイムコントロール回路２３は、両スイッチング素子１１、１２のゲート電圧の変化をモニタし、デッドタイムを制御する。
【００１９】
ハイサイドスイッチング素子１１がオンで、ローサイドスイッチング素子１２がオフのときは、入力端子１０からハイサイドスイッチング素子１１、ライン２８及びインダクタ１３を経由して負荷に電流が供給される。このとき、インダクタ電流は増加し、インダクタ１３にエネルギーが蓄積される。
【００２０】
そして、ハイサイドスイッチング素子１１がオフに、ローサイドスイッチング素子１２がオンになると、インダクタ１３に蓄積されたエネルギーによる起電力で、グランドからローサイドスイッチング素子１２、ライン２８及びインダクタ１３を経由して負荷に電流が供給される。
【００２１】
ハイサイドドライブ回路１５のｐＭＯＳ１がオン、ｎＭＯＳ１がオフにされると、ｐＭＯＳ１を介して電圧源２５からハイサイドスイッチング素子１１のゲートに正電荷が注入され、ハイサイドスイッチング素子１１はオンになる。ハイサイドドライブ回路１５のｐＭＯＳ１がオフ、ｎＭＯＳ１がオンにされると、ｎＭＯＳ１を介してハイサイドスイッチング素子１１のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子１１はオフになる。
【００２２】
なお、ハイサイドスイッチング素子１１がｎチャネル型ＭＯＳＦＥＴの場合には、グランドレベルを基準とした電圧源２５の電圧レベルではハイサイドスイッチング素子１１がオンしない場合がある。そこで、本実施形態ではブートストラップ方式の駆動方式を採用している。すなわち、ローサイドスイッチング素子１２がオンするとダイオード２６（ＭＯＳＦＥＴが使用される例もあり）を介してコンデンサ１９に電圧源２５の電圧Ｖｄｄが充電される。そして、ローサイドスイッチング素子１２がオフし、ハイサイドスイッチング素子１１がオンすると、ライン２８の電位を基準にコンデンサ１９の電位差がＶｄｄに保持され、したがって、ハイサイドドライブ回路１５の電源ライン２７の電位が（ライン２８の電位＋Ｖｄｄ）に保持され、ｎチャネル型のハイサイドスイッチング素子１１を確実にオンさせることができる。
【００２３】
また、本実施形態では、電圧源２５とハイサイドスイッチング素子１１のゲートとの間に、ハイサイドドライブ回路１５と並列に高速ドライブスイッチ１６を接続している。その高速ドライブスイッチ１６の動作について、図２の波形タイミングチャートを参照して説明する。
【００２４】
図２において、（ａ）はハイサイドドライブ回路１５のｐＭＯＳ１及びｎＭＯＳ１のゲートに与えられるドライブ段ゲート信号を示し、（ｂ）は高速ドライブスイッチ制御回路１８から高速ドライブスイッチ１６のゲートに与えられる高速ドライブスイッチ制御信号を示し、（ｃ）はハイサイドスイッチング素子１１のゲート電圧ＧＨを示し、（ｄ）はライン２８の電位（出力電圧）ＬＸを示す。
【００２５】
ドライブ段ゲート信号が“ハイ”から“ロー”に切り替わると同時に高速ドライブスイッチ制御信号も“ハイ”から“ロー”に切り替わる。これにより、ｐＭＯＳ１及び高速ドライブスイッチ１６の両方ともがオンになり、これらｐＭＯＳ１及び高速ドライブスイッチ１６を介して電源ライン２７からハイサイドスイッチング素子１１のゲートに正電荷が注入され、ハイサイドスイッチング素子１１のゲート電圧（ゲート−ソース間電圧）ＧＨは急峻に立ち上がる。このように、ハイサイドスイッチング素子１１のゲート電圧ＧＨの立ち上がり時に、ｐＭＯＳ１と高速ドライブスイッチ１６の両方を共にオンさせることで、ハイサイドスイッチング素子１１のゲート電圧ＧＨの立ち上がり時間を短縮することができる。
【００２６】
その後、ゲート電圧ＧＨが、高速ドライブスイッチ制御回路１８で設定されたＧＨオン検出閾値を越えると、高速ドライブスイッチ制御信号が“ロー”から“ハイ”に切り替わり高速ドライブスイッチ１６がオフし、もう一方のｐＭＯＳ１のみを介して電荷の供給を行う。これにより、出力電圧ＬＸのスイッチングノイズを抑制することができる。ＧＨオン検出閾値は、ハイサイドスイッチング素子１１がオンし、ライン２８の電位（出力電圧）ＬＸが入力電圧ＶＩＮと等しくなるときのゲート電圧ＧＨである。
【００２７】
すなわち、本実施形態によれば、ハイサイドスイッチング素子１１のゲート電圧ＧＨ立ち上がり時にはｐＭＯＳ１と高速ドライブスイッチ１６の両方をオンさせてゲートドライブ回路の電流能力を増加させ急速に立ち上がらせつつ、出力電圧ＬＸの立ち上がり終了と共に高速ドライブスイッチ１６をオフにしてゲートドライブ回路の電流能力を減少させノイズを抑制する。このような本実施形態によれば、簡単な回路構成で、スイッチング損失を低減して高効率化を図り、且つ出力電圧のノイズを抑えることができる。
【００２８】
高速ドライブスイッチ制御回路１８の具体例としては以下に説明するものを一例として挙げることができる。
【００２９】
図３は、高速ドライブスイッチ制御回路１８の第１の具体例を示す回路図である。
【００３０】
前述した電源ライン２７とライン２８との間に、ｐＭＯＳ２とｎＭＯＳ２が直列に接続されている。ｐＭＯＳ２及びｎＭＯＳ２のゲートには、図１に示すゲート電圧検出ライン３１を介して、ハイサイドスイッチング素子１１のゲート電圧ＧＨが入力する。ｐＭＯＳ２とｎＭＯＳ２は、ハイサイドスイッチング素子１１のゲート電圧ＧＨのオン検出閾値ＶＨの検出部として機能する。
【００３１】
ｐＭＯＳ２及びｎＭＯＳ２のドレインはインバータ３６の入力端子に接続されている。ｐＭＯＳ２及びｎＭＯＳ２のドレインとインバータ３６とを接続するライン３２と、ライン２８との間には、ｎＭＯＳ３とｎＭＯＳ４とが直列に接続されている。ｎＭＯＳ３のゲートにはハイサイドスイッチング素子１１のゲート電圧ＧＨが入力する。ｎＭＯＳ４のゲートは、インバータ３５を介して上記ライン３２に接続されている。
【００３２】
インバータ３６の後段にはＮＯＲ回路３７が設けられ、そのＮＯＲ回路３７には、インバータ３６の出力と、ドライブ段ゲート信号が入力する。ＮＯＲ回路３７の出力端子はインバータ３８の入力端子に接続され、インバータ３８の出力信号が、高速ドライブスイッチ制御信号として高速ドライブスイッチ１６のゲートに供給される。
【００３３】
次に、図３に示す高速ドライブスイッチ制御回路の動作について、図４の波形タイミングチャートを参照して説明する。
【００３４】
図４において、（ａ）はＮＯＲ回路３７に入力されるインバータ３６の出力信号ＶＤＲＶ＿Ｎを示し、（ｂ）はインバータ３６への入力信号ＶＤＲＶを示し、（ｃ）はハイサイドドライブ回路１５のｐＭＯＳ１及びｎＭＯＳ１のゲートに与えられると共にＮＯＲ回路３７に入力されるドライブ段ゲート信号を示し、（ｄ）はインバータ３８の出力信号（高速ドライブスイッチ制御回路１８から高速ドライブスイッチ１６のゲートに与えられる高速ドライブスイッチ制御信号）を示し、（ｅ）はハイサイドスイッチング素子１１のゲート電圧ＧＨを示す。
【００３５】
ハイサイドスイッチング素子１１のゲート電圧ＧＨが“ロー”で、図３の回路におけるｐＭＯＳ２がオン、ｎＭＯＳ２及びｎＭＯＳ３がオフのとき、信号ＶＤＲＶは“ハイ”であり、したがって信号ＶＤＲＶ＿Ｎは“ロー”である。信号ＶＤＲＶ＿ＮはＮＯＲ回路３７への一方の入力信号であり、そのＶＤＲＶ＿Ｎが“ロー”の状態で、ドライブ段ゲート信号が“ハイ”から“ロー”に切り替わると、ＮＯＲ回路３７への２入力が共に“ロー”となり、ＮＯＲ回路３７はインバータ３８に“ハイ”を出力する。したがって、インバータ３８の出力信号（制御信号）は図４（ｄ）に示すように“ハイ”から“ロー”に切り替わる。これにより、図１を参照して前述したようにｐＭＯＳ１及び高速ドライブスイッチ１６の両方ともがオンになり、これらｐＭＯＳ１及び高速ドライブスイッチ１６を介して電源ライン２７からハイサイドスイッチング素子１１のゲートに正電荷が注入され、ハイサイドスイッチング素子１１のゲート電圧ＧＨは急峻に立ち上がる。
【００３６】
その後、ゲート電圧ＧＨがオン検出閾値ＶＨに達するとまたは越えると、図３の回路におけるｐＭＯＳ２がオフに、ｎＭＯＳ２、ｎＭＯＳ３及びｎＭＯＳ４がオンになり、信号ＶＤＲＶは“ハイ”から“ロー”に切り替わる。したがって、信号ＶＤＲＶ＿Ｎが“ロー”から“ハイ”に切り替わり、ＮＯＲ回路３７への２入力が“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は図４（ｄ）に示すように“ロー”から“ハイ”に切り替わる。これにより、高速ドライブスイッチ１６がオフし、ｐＭＯＳ１のみを介してハイサイドスイッチング素子１１のゲートに正電荷が注入される。
【００３７】
ドライブ段ゲート信号が“ロー”から“ハイ”に切り替わると、図１のハイサイドドライブ回路１５におけるｐＭＯＳ１がオフに、ｎＭＯＳ１がオンになり、ｎＭＯＳ１を介してハイサイドスイッチング素子１１のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子１１のゲート電圧ＧＨが下がり始める。
【００３８】
そして、ゲート電圧ＧＨがオフ検出閾値ＶＬに達すると、図３の回路におけるｎＭＯＳ２、ｎＭＯＳ３及びｎＭＯＳ４がオフに、ｐＭＯＳ２がオンになり、信号ＶＤＲＶは“ロー”から“ハイ”に切り替わる。したがって、信号ＶＤＲＶ＿Ｎが“ハイ”から“ロー”に切り替わる。ＮＯＲ回路３７への２入力は“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は“ハイ”のままであり、高速ドライブスイッチ１６はオフのままである。
【００３９】
図３の回路では、ｎＭＯＳ２、ｎＭＯＳ３、ｎＭＯＳ４のサイズ比を調整することで回路にヒステリスを持たせ、ゲート電圧ＧＨのオン検出閾値ＶＨとオフ検出閾値ＶＬを設定している。
【００４０】
次に、図５は、高速ドライブスイッチ制御回路１８の第２の具体例を示す回路図である。
【００４１】
電源ライン２７とライン２８との間に、ｐＭＯＳ２とｎＭＯＳ２が直列に接続されている。ｐＭＯＳ２及びｎＭＯＳ２のゲートにはハイサイドスイッチング素子１１のゲート電圧ＧＨが入力する。ｐＭＯＳ２とｎＭＯＳ２は、ハイサイドスイッチング素子１１のゲート電圧ＧＨのオフ検出閾値ＶＬの検出部として機能する。
【００４２】
さらに、電源ライン２７とライン２８との間に、ｐＭＯＳ５とｎＭＯＳ５が直列に接続されている。ｐＭＯＳ５及びｎＭＯＳ５のゲートにはハイサイドスイッチング素子１１のゲート電圧ＧＨが入力する。ｐＭＯＳ５とｎＭＯＳ５は、ハイサイドスイッチング素子１１のゲート電圧ＧＨのオン検出閾値ＶＨの検出部として機能する。
【００４３】
図５の回路では、ＶＨ検出部のｐＭＯＳ５とｎＭＯＳ５のサイズ比、ＶＬ検出部のｐＭＯＳ２とｎＭＯＳ２のサイズ比を調整することで回路にヒステリスを持たせ、ゲート電圧ＧＨのオン検出閾値ＶＨとオフ検出閾値ＶＬを設定している。
【００４４】
ｐＭＯＳ２及びｎＭＯＳ２のドレインはインバータ４１の入力端子に接続されている。インバータ４１の出力端子はＮＡＮＤ回路４２の一方の入力端子に接続されている。ｐＭＯＳ５及びｎＭＯＳ５のドレインはＮＡＮＤ回路４３の一方の入力端子に接続されている。ＮＡＮＤ回路４３の他方の入力端子はＮＡＮＤ回路４２の出力端子と接続されている。ＮＡＮＤ回路４３の出力端子はＮＡＮＤ回路４２の他方の入力端子に接続されている。ＮＡＮＤ回路４２の出力端子はインバータ３６の入力端子に接続されている。
【００４５】
インバータ３６の後段にはＮＯＲ回路３７が設けられ、そのＮＯＲ回路３７には、インバータ３６の出力と、ドライブ段ゲート信号が入力する。ＮＯＲ回路３７の出力端子はインバータ３８の入力端子に接続され、インバータ３８の出力信号が、高速ドライブスイッチ制御信号として高速ドライブスイッチ１６のゲートに供給される。
【００４６】
次に、図５に示す高速ドライブスイッチ制御回路の動作について、図６の波形タイミングチャートを参照して説明する。
【００４７】
図６において、（ａ）はＮＯＲ回路３７に入力されるインバータ３６の出力信号ＶＤＲＶ＿Ｎを示し、（ｂ）はインバータ４１の出力信号ＶＬ＿Ａ＿Ｎを示し、（ｃ）はＶＨ検出部の出力信号ＶＨ＿Ａを示し、（ｄ）はドライブ段ゲート信号を示し、（ｅ）はインバータ３８の出力信号（高速ドライブスイッチ制御回路１８から高速ドライブスイッチ１６のゲートに与えられる高速ドライブスイッチ制御信号）を示し、（ｆ）はハイサイドスイッチング素子１１のゲート電圧ＧＨを示す。
【００４８】
ハイサイドスイッチング素子１１のゲート電圧ＧＨが“ロー”で、図５の回路におけるｐＭＯＳ２及びｐＭＯＳ５がオン、ｎＭＯＳ２及びｎＭＯＳ５がオフのとき、信号ＶＤＲＶ＿Ｎは“ロー”である。ＮＯＲ回路３７への一方の入力信号であるＶＤＲＶ＿Ｎが“ロー”の状態で、ドライブ段ゲート信号が“ハイ”から“ロー”に切り替わると、ＮＯＲ回路３７への２入力が共に“ロー”となり、ＮＯＲ回路３７はインバータ３８に“ハイ”を出力する。したがって、インバータ３８の出力信号（制御信号）は図６（ｅ）に示すように“ハイ”から“ロー”に切り替わる。これにより、図１を参照して前述したようにｐＭＯＳ１及び高速ドライブスイッチ１６の両方ともがオンになり、これらｐＭＯＳ１及び高速ドライブスイッチ１６を介して電源ライン２７からハイサイドスイッチング素子１１のゲートに正電荷が注入され、ハイサイドスイッチング素子１１のゲート電圧ＧＨは急峻に立ち上がる。
【００４９】
その後、ゲート電圧ＧＨがオフ検出閾値ＶＬを越えると、ＶＬ検出部におけるｐＭＯＳ２がオフに、ｎＭＯＳ２がオンになり、ＶＬ＿Ａ＿Ｎは“ロー”から“ハイ”に切り替わる。さらに、ゲート電圧ＧＨがオン検出閾値ＶＨを越えると、ＶＨ検出部におけるｐＭＯＳ５がオフに、ｎＭＯＳ５がオンになり、ＶＨ＿Ａは“ハイ”から“ロー”に切り替わる。
【００５０】
これにより、ＶＤＲＶ＿Ｎが“ロー”から“ハイ”に切り替わり、ＮＯＲ回路３７への２入力が“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は図６（ｅ）に示すように“ロー”から“ハイ”に切り替わる。これにより、高速ドライブスイッチ１６がオフし、図１に示すｐＭＯＳ１のみをを介してハイサイドスイッチング素子１１のゲートに正電荷が注入される。
【００５１】
ドライブ段ゲート信号が“ロー”から“ハイ”に切り替わると、図１のハイサイドドライブ回路１５におけるｐＭＯＳ１がオフに、ｎＭＯＳ１がオンになり、ｎＭＯＳ１を介してハイサイドスイッチング素子１１のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子１１のゲート電圧ＧＨが下がり始める。
【００５２】
そして、ゲート電圧ＧＨがオン検出閾値ＶＨより低下すると、ＶＨ検出部におけるｐＭＯＳ５がオンに、ｎＭＯＳ５がオフになり、ＶＨ＿Ａは“ロー”から“ハイ”に切り替わる。さらに、ゲート電圧ＧＨがオフ検出閾値ＶＬより低下すると、ＶＬ検出部におけるｐＭＯＳ２がオンに、ｎＭＯＳ２がオフになり、ＶＬ＿Ａ＿Ｎは“ハイ”から“ロー”に切り替わる。
【００５３】
これにより、信号ＶＤＲＶ＿Ｎが“ハイ”から“ロー”に切り替わる。ＮＯＲ回路３７への２入力は“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は“ハイ”のままであり、高速ドライブスイッチ１６はオフのままである。
【００５４】
次に、図７は、高速ドライブスイッチ制御回路１８の第３の具体例を示す回路図である。
【００５５】
電源ライン２７とライン２８との間に、抵抗Ｒ１と抵抗Ｒ２が直列に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続ラインは差動アンプ５１の非反転入力端子に接続されている。差動アンプ５１の反転入力端子にはハイサイドスイッチング素子１１のゲート電圧ＧＨが入力される。差動アンプ５１の出力端子はインバータ３６の入力端子に接続されている。また、差動アンプ５１の出力端子と、抵抗Ｒ１と抵抗Ｒ２との接続ラインとの間は抵抗Ｒｆを介して接続されている。
【００５６】
インバータ３６の後段にはＮＯＲ回路３７が設けられ、そのＮＯＲ回路３７には、インバータ３６の出力と、ドライブ段ゲート信号が入力する。ＮＯＲ回路３７の出力端子はインバータ３８の入力端子に接続され、インバータ３８の出力信号が、高速ドライブスイッチ制御信号として高速ドライブスイッチ１６のゲートに供給される。
【００５７】
次に、図７に示す高速ドライブスイッチ制御回路の動作について、図８の波形タイミングチャートを参照して説明する。
【００５８】
図８において、（ａ）はＮＯＲ回路３７に入力されるインバータ３６の出力信号ＶＤＲＶ＿Ｎを示し、（ｂ）は差動アンプ５１の非反転入力端子に入力される基準電圧を示し、（ｃ）はドライブ段ゲート信号を示し、（ｄ）はインバータ３８の出力信号（高速ドライブスイッチ制御回路１８から高速ドライブスイッチ１６のゲートに与えられる高速ドライブスイッチ制御信号）を示し、（ｅ）はハイサイドスイッチング素子１１のゲート電圧ＧＨを示す。
【００５９】
ここで、基準電圧におけるハイレベルであるＶＨ（オン検出閾値）は、電源ライン２７に与えられる電源電圧を抵抗Ｒ１と抵抗Ｒ２で分圧した電圧であり、基準電圧におけるローレベルであるＶＬ（オフ検出閾値）は、電源ライン２７に与えられる電源電圧を抵抗Ｒ１と、（抵抗Ｒｆ／抵抗Ｒ２）で分圧した電圧である。
【００６０】
ハイサイドスイッチング素子１１のゲート電圧ＧＨが“ロー”のとき、基準電圧は“ハイ”、差動アンプ５１の出力は“ハイ”になり、信号ＶＤＲＶ＿Ｎは“ロー”である。ＮＯＲ回路３７への一方の入力信号であるＶＤＲＶ＿Ｎが“ロー”の状態で、ドライブ段ゲート信号が“ハイ”から“ロー”に切り替わると、ＮＯＲ回路３７への２入力が共に“ロー”となり、ＮＯＲ回路３７はインバータ３８に“ハイ”を出力する。したがって、インバータ３８の出力信号（制御信号）は図８（ｄ）に示すように“ハイ”から“ロー”に切り替わる。これにより、図１を参照して前述したようにｐＭＯＳ１及び高速ドライブスイッチ１６の両方ともがオンになり、これらｐＭＯＳ１及び高速ドライブスイッチ１６を介して電源ライン２７からハイサイドスイッチング素子１１のゲートに正電荷が注入され、ハイサイドスイッチング素子１１のゲート電圧ＧＨは急峻に立ち上がる。
【００６１】
その後、ゲート電圧ＧＨがオン検出閾値ＶＨを越えると、基準電圧は“ハイ”から“ロー”に、差動アンプ５１の出力は“ハイ”から“ロー”に切り替わる。これにより、ＶＤＲＶ＿Ｎが“ロー”から“ハイ”に切り替わり、ＮＯＲ回路３７への２入力が“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は図８（ｄ）に示すように“ロー”から“ハイ”に切り替わる。これにより、高速ドライブスイッチ１６がオフし、図１に示すｐＭＯＳ１のみを介してハイサイドスイッチング素子１１のゲートに正電荷が注入される。
【００６２】
ドライブ段ゲート信号が“ロー”から“ハイ”に切り替わると、図１のハイサイドドライブ回路１５におけるｐＭＯＳ１がオフに、ｎＭＯＳ１がオンになり、ｎＭＯＳ１を介してハイサイドスイッチング素子１１のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子１１のゲート電圧ＧＨが下がり始める。
【００６３】
そして、ゲート電圧ＧＨがオフ検出閾値ＶＬより低下すると、基準電圧は“ロー”から“ハイ”に、差動アンプ５１の出力は“ロー”から“ハイ”に切り替わる。これにより、信号ＶＤＲＶ＿Ｎが“ハイ”から“ロー”に切り替わる。ＮＯＲ回路３７への２入力は“ロー”と“ハイ”になり、ＮＯＲ回路３７はインバータ３８に“ロー”を出力する。よって、インバータ３８の出力信号（制御信号）は“ハイ”のままであり、高速ドライブスイッチ１６はオフのままである。
【００６４】
［第２の実施形態］
次に、図９は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。
【００６５】
本実施形態では、可変電圧源６０を用いて、高速ドライブスイッチ制御回路１８に設定される前述したゲート電圧ＧＨのオン検出閾値を外部から調整できるようにしている。ハイサイドスイッチング素子１１のサイズや特性に応じてオン検出閾値を調整することで、スイッチング損失やノイズレベルを考慮した精度のよいオン検出閾値の設定が可能になる。
【００６６】
［第３の実施形態］
次に、図１０は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。
【００６７】
本実施形態は、インダクタ１３に流れる出力電流ＩＬを検出抵抗Ｒｓで検出し、ハイサイドスイッチング素子１１のゲート電圧ＧＨのオン検出閾値を調整する回路を、上記第１の実施形態の回路に追加したものである。
【００６８】
インダクタ１３に直列に検出抵抗Ｒｓが接続され、その検出抵抗Ｒｓにおけるインダクタ１３に接続された一端は差動アンプ６５の非反転入力端子に接続され、検出抵抗Ｒｓの他端は抵抗Ｒｓｅｎを介して差動アンプ６５の反転入力端子に接続されている。差動アンプ６５の出力は、サンプルホールド回路６６にてサンプルホールドされ、高速ドライブスイッチ回路１８に供給される。出力電流ＩＬは検出抵抗Ｒｓの両端電圧として検出され、検出された出力電流ＩＬに基づきゲート電圧ＧＨのオン検出閾値が調整される。インダクタ１３に直列に検出抵抗Ｒｓを挿入することで、出力電流ＩＬを高精度に検出することができる。
【００６９】
図１１に示すように、出力電流ＩＬが大きくなるとオン検出閾値は大きくなり、出力電流ＩＬが小さくなるとオン検出閾値は小さくなる。図１１において、縦軸はゲート電圧ＶＧを、横軸はゲートに蓄積された電荷Ｑｇを示す。
【００７０】
したがって、本実施形態の回路では、検出された出力電流ＩＬが大きくなるとオン検出閾値を高く設定し、逆に出力電流ＩＬが小さくなるとオン検出閾値を低く設定する。
【００７１】
具体的には、検出された出力電流ＩＬに応じて、図３、５に示す高速ドライブスイッチ制御回路ではＭＯＳＦＥＴのサイズ比を、図７に示す高速ドライブスイッチ制御回路では抵抗Ｒ１、Ｒ２、Ｒｆの抵抗値を変更することで、オン検出閾値を設定する。これにより、さらなる効率改善を図ることができる。
【００７２】
［第４の実施形態］
次に、図１２は、本発明の第４の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。
【００７３】
本実施形態は、インダクタ１３に流れる出力電流ＩＬをハイサイドスイッチング素子１１のオン抵抗ＲＤＳ（ＯＮ）の両端電圧として検出し、上記第３の実施形態と同様、検出した出力電流ＩＬに応じてオン検出閾値を調整する回路を有するものである。本実施形態の回路は、出力電圧ＬＸ基準の信号のままオン検出閾値を制御することができ、回路構成が簡単になる。
【００７４】
［第５の実施形態］
次に、図１３は、本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。
【００７５】
本実施形態は、ローサイドにも高速ドライブスイッチ７１及びこれを制御する高速ドライブスイッチ制御回路７２を設けている。
【００７６】
ローサイドドライブ回路７３は、ｐＭＯＳ６とｎＭＯＳ６を含み、これらのドレインがローサイドスイッチング素子１２のゲートに接続されている。そして、ローサイドドライブ回路７３に電源電圧ＶＬを与える電源ライン７６と、ローサイドスイッチング素子１２のゲートとの間に、ｐＭＯＳ６と高速ドライブスイッチ７１が並列に接続されている。高速ドライブスイッチ制御回路７２は、ライン７５を介してローサイドスイッチング素子１２のゲート電圧ＧＬをモニタしている。
【００７７】
ローサイドの高速スイッチング素子７１も、図２を参照して前述したハイサイドの高速スイッチング素子１６と同様に動作される。すなわち、ローサイドにおいても、ローサイドスイッチング素子１２のゲート電圧ＧＬ立ち上がり時にはｐＭＯＳ６と高速ドライブスイッチ７１の両方をオンさせてゲートドライブ回路の電流能力を増加させ急速に立ち上がらせつつ、出力電圧ＬＸの立ち上がり終了と共に高速ドライブスイッチ７１をオフにしてゲートドライブ回路の電流能力を減少させノイズを抑制する。
【００７８】
出力電圧ＬＸのノイズは、ハイサイドスイッチング素子１１のゲート電圧ＧＨの立ち上がり信号と、ローサイドスイッチング素子１２のゲート電圧ＧＬの立ち上がり信号で決まるため、ハイサイドとローサイドにそれぞれ高速ドライブスイッチ１６、７１を付加し、前述したような制御をすることにより、出力電圧ＬＸのノイズをより抑制することができる。
【００７９】
［第６の実施形態］
次に、図１４は、本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。
【００８０】
ハイサイドスイッチング素子１１のゲートとライン２８との間に、ハイサイドドライブ回路１５のｎＭＯＳ１と高速ドライブスイッチ８２が並列に接続されている。また、高速ドライブスイッチ８２を制御する高速ドライブスイッチ制御回路８１が設けられ、その高速ドライブスイッチ制御回路８１は、ライン８５を介してハイサイドスイッチング素子１１のゲート電圧ＧＨをモニタしている。
【００８１】
ローサイドスイッチング素子１２のゲートとグランドとの間に、ローサイドドライブ回路７３のｎＭＯＳ６と高速ドライブスイッチ９２が並列に接続されている。また、高速ドライブスイッチ９２を制御する高速ドライブスイッチ制御回路９１が設けられ、その高速ドライブスイッチ制御回路９１は、ライン８６を介してローサイドスイッチング素子１２のゲート電圧ＧＬをモニタしている。
【００８２】
この実施形態で付加された高速ドライブスイッチ８２、９２は、前述した高速ドライブスイッチ１６、７１と同様に制御される。すなわち、ハイサイドスイッチング素子１１のゲート電圧ＧＨ立ち下がり時にはｎＭＯＳ１と高速ドライブスイッチ８２の両方をオンさせてゲートドライブ回路の電流能力(電荷引き抜き能力)を増加させ急速に立ち下がらせつつ、出力電圧ＬＸの立ち下がり終了と共に高速ドライブスイッチ８２をオフにしてゲートドライブ回路の電荷引き抜き能力を減少させノイズを抑制する。
【００８３】
同様に、ローサイドスイッチング素子１２のゲート電圧ＧＬ立ち下がり時にはｎＭＯＳ６と高速ドライブスイッチ９２の両方をオンさせてゲートドライブ回路の電流能力(電荷引き抜き能力)を増加させ急速に立ち下がらせつつ、出力電圧ＬＸの立ち下がり終了と共に高速ドライブスイッチ９２をオフにしてゲートドライブ回路の電荷引き抜き能力を減少させノイズを抑制する。
【００８４】
すなわち、本実施形態によれば、ハイサイドスイッチング素子１１及びローサイドスイッチング素子１２の双方について、立ち上がり時間及び立ち下がり時間を短縮し、且つスイッチング損失を低減することが可能になる。
【００８５】
なお、第５、第６の実施形態では、第３の実施形態で示した出力電流検出によるオン検出閾値調整回路を付加しているが、これは第４の実施形態のそれと置き換えてもかまわない。
【００８６】
前述したＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子を構成する半導体チップと、ローサイドスイッチング素子を構成する半導体チップと、これらスイッチング素子を制御する制御回路(ドライブ回路、高速ドライブスイッチ、高速ドライブスイッチ制御回路などを含む)が形成された半導体チップとの３チップ構成である。しかし、これに限らず、ハイサイドスイッチング素子、ローサイドスイッチング素子および制御回路を１チップにした構成や、ハイサイドスイッチング素子とローサイドスイッチング素子のいずれか一方と制御回路とを１チップにした構成を採用してもかまわない。
【００８７】
また、本発明は降圧型コンバータに限らず昇圧型コンバータにも適用可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図。
【図２】図１の回路における主要ノードの波形タイミングチャート。
【図３】本発明の実施形態に係るＤＣ−ＤＣコンバータにおける高速ドライブスイッチ制御回路の第１の具体例を示す回路図。
【図４】図３の回路における主要ノードの波形タイミングチャート。
【図５】本発明の実施形態に係るＤＣ−ＤＣコンバータにおける高速ドライブスイッチ制御回路の第２の具体例を示す回路図。
【図６】図５の回路における主要ノードの波形タイミングチャート。
【図７】本発明の実施形態に係るＤＣ−ＤＣコンバータにおける高速ドライブスイッチ制御回路の第３の具体例を示す回路図。
【図８】図７の回路における主要ノードの波形タイミングチャート。
【図９】本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図。
【図１０】本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図。
【図１１】出力電流ＩＬの増減に応じてゲート電圧ＧＨのオン検出閾値が増減する関係を示すグラフ。
【図１２】本発明の第４の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図。
【図１３】本発明の第５の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図。
【図１４】本発明の第６の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図。
【符号の説明】
【００８９】
１１…ハイサイドスイッチング素子、１２…ローサイドスイッチング素子、１３…誘導性負荷（インダクタ）、１４…コンデンサ、１５…ハイサイドドライブ回路、１６…高速ドライブスイッチ、１８…高速ドライブスイッチ制御回路
【図１】
2010074972.tif 000003
【図２】
2010074972.tif 000004
【図３】
2010074972.tif 000005
【図４】
2010074972.tif 000006
【図５】
2010074972.tif 000007
【図６】
2010074972.tif 000008
【図７】
2010074972.tif 000009
【図８】
2010074972.tif 000010
【図９】
2010074972.tif 000011
【図１０】
2010074972.tif 000012
【図１１】
2010074972.tif 000013
【図１２】
2010074972.tif 000014
【図１３】
2010074972.tif 000015
【図１４】
2010074972.tif 000016