(57)【要約】【課題】製品ごとのトランジスタの閾値電圧のばらつきに基づく遅延量の変動を抑制することが可能な遅延回路を提供する。【解決手段】容量素子Ｍ５〜Ｍ８は、インバータバッファ１１〜１４のそれぞれの出力端子と接続されている。Ｖｔ依存電圧発生部２は、自己の有するＭＯＳトランジスタの閾値電圧Ｖｔｎに応じた電圧を、容量素子Ｍ５〜Ｍ８が有するＭＯＳトランジスタの基板に印加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに直列に接続された複数のインバータバッファと、
前記複数のインバータバッファのそれぞれと一対一で対応し、かつ、ゲートが自己と対応する前記インバータバッファの出力端子と接続された第一トランジスタを有する複数の容量素子と、
第二トランジスタを有し、該第二トランジスタの閾値電圧に応じた電圧を、前記第一トランジスタの基板に印加する電圧発生部と、を有する遅延回路。
【請求項２】
請求項１に記載の遅延回路において、
前記電圧発生部は、前記閾値電圧が高いほど、低い電圧を前記基板に印加する、遅延回路。
【請求項３】
請求項２に記載の遅延回路において、
前記第二トランジスタは、電源端子および接地電位端子の間でダイオード接続されており、
前記電圧発生部は、前記第二トランジスタの出力端子の端子電圧を前記基板に印加する、遅延回路。
【請求項４】
請求項３に記載の遅延回路において、
前記第二トランジスタは、複数あり、前記複数の第二トランジスタのそれぞれは、互いに直列に接続され、
前記電圧発生部は、前記複数の第二トランジスタのうちの所定の第二トランジスタの出力端子の端子電圧を、前記基板に印加する、遅延回路。
【請求項５】
請求項４に記載の遅延回路において、
前記複数の第二トランジスタは、ＮチャネルトランジスタおよびＰチャネルトランジスタを含む、遅延回路。
【請求項６】
請求項３ないし５のいずれか１項に記載の遅延回路において、
前記電圧発生部は、前記第二トランジスタと前記接地電位端子との間に介在する常にオフの第三トランジスタをさらに有する、遅延回路。
【請求項７】
互いに直列に接続された複数のインバータバッファと、
前記複数のインバータバッファのそれぞれに対応し、該対応するインバータバッファの出力端子に接続されると共にトランジスタのゲート容量を利用した複数の容量素子とを有し、
前記複数の容量素子のそれぞれの基板が、前記複数のインバータバッファへの動作電圧に対してトランジスタの閾値電圧依存性を有する電圧でバイアスされている、遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータバッファを用いた遅延回路に関する。
【背景技術】
【０００２】
従来の遅延回路では、トランジスタを有する複数のインバータバッファが互いに直列に接続されている。また、各インバータバッファの出力端子のそれぞれには、遅延回路の遅延量を調整するための容量素子が接続されている。容量素子の容量が高いほど、遅延回路の遅延量は大きくなる。
【０００３】
遅延回路の遅延量は一定であることが望まれている。しかしながら、遅延回路のトランジスタを駆動する駆動電圧には電源電圧が使用されているため、その電源電圧が変動すると、遅延回路のトランジスタの動作状態が変動することとなり、遅延回路の遅延量が変動する。
【０００４】
特許文献１には、電源電圧の変動に基づく遅延量の変動を抑制することが可能な遅延回路が記載されている。なお、容量素子の容量には、トランジスタのゲート容量が利用される。
【０００５】
この遅延回路では、電源電圧の変動を抑制した定電圧が発生される。また、その定電圧が遅延回路のトランジスタの駆動電圧として使用される。
【０００６】
これにより、電源電圧の変動に基づくトランジスタの動作状態の変動を抑制することが可能になるので、電源電圧の変動に基づく遅延量の変動を抑制することが可能になる。
【特許文献１】特開平１１−１６８３６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の遅延回路では、製造プロセス等に起因する製品ごとのトランジスタの閾値電圧のばらつきやトランジスタの温度特性に基づく、遅延量の変動を抑制することができないという問題がある。
【課題を解決するための手段】
【０００８】
本発明による遅延回路は、互いに直列に接続された複数のインバータバッファと、前記複数のインバータバッファのそれぞれと一対一で対応し、かつ、ゲートが自己に対応する前記インバータバッファの出力端子と接続された第一トランジスタを有する複数の容量素子と、第二トランジスタを有し、該第二トランジスタの閾値電圧に応じた電圧を、前記第一トランジスタの基板に印加する電圧発生部と、を有する。
【０００９】
また、本発明による遅延回路は、互いに直列に接続された複数のインバータバッファと、前記複数のインバータバッファのそれぞれに対応し、該対応するインバータバッファの出力端子に接続されると共にトランジスタのゲート容量を利用した複数の容量素子とを有し、前記複数の容量素子のそれぞれの基板が、前記複数のインバータバッファへの動作電圧に対してトランジスタの閾値電圧依存性を有する電圧でバイアスされている。
【発明の効果】
【００１０】
本発明によれば、容量素子の基板電圧がトランジスタの閾値電圧に応じて変更されるので、その閾値電圧に応じて容量素子の容量を変更することが可能になり、製品ごとのトランジスタの閾値電圧のばらつきに基づく遅延量の変動を抑制することが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
【００１２】
図１は、本発明の第一の実施形態の遅延回路の構成を示した回路図である。図１において、遅延回路は、遅延部１と、Ｖｔ依存電圧発生部２とを含む。
【００１３】
遅延部１は、入力端子ＩＮと、出力端子ＯＵＴと、インバータバッファ１１〜１４と、容量素子Ｍ５〜Ｍ８とを有する。なお、インバータバッファの数は、図１では、４だけだが、実際には複数であればよい。また、容量素子は、インバータバッファと同数ある。
【００１４】
インバータバッファ１１〜１４のそれぞれは、互いに直列に接続されている。なお、初段のインバータバッファ１１の入力端子は、入力端子ＩＮと接続され、最後段のインバータバッファ１４の出力端子は、出力端子ＯＵＴと接続されている。
【００１５】
インバータバッファ１１〜１４のそれぞれは、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する）１ａと、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称する）１ｂとを有する。
【００１６】
ＰＭＯＳトランジスタ１ａのソースは、電源端子ＶＣＣと接続されている。また、ＮＭＯＳトランジスタ１ｂのソースは、接地電位端子ＧＮＤと接続されている。
【００１７】
ＰＭＯＳトランジスタ１ａおよびＮＭＯＳトランジスタ１ｂのそれぞれのゲートは、共通化され、インバータバッファの入力端子となっている。また、ＰＭＯＳトランジスタ１ａおよびＮＭＯＳトランジスタ１ｂのそれぞれのドレインは、共通化され、インバータバッファの出力端子となっている。
【００１８】
容量素子Ｍ５〜Ｍ８は、インバータバッファ１１〜１４のそれぞれと一対一で対応する。また、容量素子Ｍ５〜Ｍ８は、自己と対応するインバータバッファの出力端子に接続されている。
【００１９】
容量素子Ｍ５〜Ｍ８は、ＭＯＳトランジスタを有し、そのＭＯＳトランジスタのゲート容量を利用した容量素子である。具体的には、容量素子Ｍ５〜Ｍ８では、自己のＭＯＳトランジスタのゲートが、自己と対応するインバータバッファの出力端子と接続される。また、そのＭＯＳトランジスタのソース、ドレインおよび基板が共通接続されている。
【００２０】
これにより、容量素子Ｍ５〜Ｍ８をＭＯＳトランジスタのゲート容量を利用した容量素子として用いていることができる。また、容量素子Ｍ５およびＭ６は、ＰＭＯＳトランジスタを有し、ＭＯＳトランジスタＭ７およびＭ８は、ＮＭＯＳトランジスタを有する。
【００２１】
なお、ＰＭＯＳトランジスタを有する容量素子と、ＮＭＯＳトランジスタを有する容量素子が、交互にインバータバッファ１１〜１４の出力端子に接続されるように、容量素子Ｍ５〜Ｍ８は、インバータバッファ１１〜１４と対応付けられる。より具体的には、容量素子Ｍ５は、インバータバッファ１１の出力端子と接続され、容量素子Ｍ６がインバータバッファ１２の出力端子と接続され、容量素子Ｍ７は、インバータバッファ１３の出力端子と接続され、容量素子Ｍ８がインバータバッファ１４の出力端子と接続されている。
【００２２】
このように遅延部１を構成することで、遅延部１は、入力端子ＩＮに入力されたデータを遅延して出力端子ＯＵＴから出力することになる。
【００２３】
Ｖｔ依存電圧発生部２は、複数のＭＯＳトランジスタを有する。本実施形態では、Ｖｔ依存電圧発生部２が有するＭＯＳトランジスタは４以上あるものとする。図１では、その複数のＭＯＳトランジスタのうちの４個のＭＯＳトランジスタＭ１〜Ｍ４が示されている。
【００２４】
製造プロセス等によって、製品ごとにトランジスタの閾値電圧にばらつきが生じるので、同一製品内にある、Ｖｔ依存電圧発生部２が有するＭＯＳトランジスタと、遅延部１が有するＭＯＳトランジスタとは、同じ閾値電圧を有する。
【００２５】
Ｖｔ依存電圧発生部２が有するＭＯＳトランジスタのそれぞれは、電源端子ＶＣＣと接地電位端子ＧＮＤとの間に介在する。また、そのＭＯＳトランジスタのそれぞれは、ダイオード接続されている。さらに、そのＭＯＳトランジスタのそれぞれは、互いに直列に接続されている。なお、ＭＯＳトランジスタＭ１は、最前段のＭＯＳトランジスタであり、そのドレインおよびゲートは電源端子ＶＣＣに接続されている。また、ＭＯＳトランジスタＭ４は、最後段のＭＯＳトランジスタであり、そのソースは、接地電位端子ＧＮＤと接続されている。
【００２６】
Ｖｔ依存電圧発生部２が有するＭＯＳトランジスタのうちの所定のＭＯＳトランジスタの出力端子の端子電圧を、基板電圧ＩＶＣＣとして、容量素子Ｍ５〜Ｍ８のＭＯＳトランジスタの基板に印加する。
【００２７】
所定のＭＯＳトランジスタは、容量素子のＭＯＳトランジスタのチャネルごとに異なる。つまり、所定のＭＯＳトランジスタは、容量素子Ｍ５およびＭ６と、容量素子Ｍ７およびＭ８とで異なる。
【００２８】
Ｖｔ依存電圧発生部２が有するＭＯＳトランジスタのそれぞれが、ダイオード接続され、かつ、互いに直列に接続されているので、そのＭＯＳトランジスタのそれぞれの端子間の電圧は、ＭＯＳトランジスタの閾値電圧Ｖｔｎと等しくなる。したがって、初段のＭＯＳトランジスタＭ１から所定のＭＯＳトランジスタまでの段数をＭとすると、基板電圧ＩＶＣＣは、ＩＶＣＣ＝ＶＣＣ−Ｍ×Ｖｔｎとなる。
【００２９】
このため、Ｖｔ依存電圧発生部２は、閾値電圧Ｖｔｎに応じた電圧を、基板電圧ＩＶＣＣとして容量素子Ｍ５〜Ｍ８の基板に印加することになる。より具体的には、Ｖｔ依存電圧発生部２は、閾値電圧Ｖｔｎが高いほど、低い電圧を基板電圧ＩＶＣＣとして容量素子Ｍ５〜Ｍ８の基板に印加することになる。
【００３０】
したがって、容量素子Ｍ５〜Ｍ８の基板がインバータバッファ１１〜１４への動作電圧に対してＭＯＳトランジスタの閾値電圧依存性を有する電圧でバイアスされていることになる。
【００３１】
なお、この基板電圧ＩＶＣＣを既定する段数Ｍは、ＭＯＳトランジスタの特性に応じて適宜設定される。
【００３２】
次に効果を説明する。
【００３３】
本実施形態によれば、容量素子Ｍ５〜Ｍ８は、インバータバッファ１１〜１４のそれぞれの出力端子と接続されている。Ｖｔ依存電圧発生部２は、自己の有するＭＯＳトランジスタの閾値電圧Ｖｔｎに応じた電圧を、容量素子Ｍ５〜Ｍ８が有するＭＯＳトランジスタの基板に印加する。
【００３４】
この場合、容量素子Ｍ５〜Ｍ８の基板電圧ＩＶＣＣがＭＯＳトランジスタの閾値電圧Ｖｔｎに応じて変更されるので、その閾値電圧Ｖｔｎに応じて容量素子Ｍ５〜Ｍ８のゲート容量を変更することが可能になる。よって、閾値電圧Ｖｔｎに応じて、容量素子Ｍ５〜Ｍ８およびインバータバッファ１１〜１４を有する遅延部１の遅延量を変更することが可能になる。したがって、製品ごとのトランジスタの閾値電圧のばらつきに基づく遅延量の変動を抑制することが可能になる。
【００３５】
また、本実施形態では、容量素子Ｍ５〜Ｍ８の基板がインバータバッファ１１〜１４の動作電圧に対してＭＯＳトランジスタの閾値電圧依存性を有する電圧でバイアスされる。
【００３６】
この場合、容量素子Ｍ５〜Ｍ８の基板電圧ＩＶＣＣがＭＯＳトランジスタの閾値電圧Ｖｔｎに応じて変更されるので、その閾値電圧Ｖｔｎに応じて容量素子Ｍ５〜Ｍ８のゲート容量を変更することが可能になる。よって、閾値電圧Ｖｔｎに応じて、容量素子Ｍ５〜Ｍ８およびインバータバッファ１１〜１４を有する遅延部１の遅延量を変更することが可能になる。したがって、製品ごとのトランジスタの閾値電圧のばらつきに基づく遅延量の変動を抑制することが可能になる。
【００３７】
また、本実施形態では、Ｖｔ依存電圧発生部２は、閾値電圧Ｖｔｎが高いほど、低い電圧を、基板電圧ＩＶＣＣとして容量素子Ｍ５〜Ｍ８のトランジスタの基板に印加する。
【００３８】
この場合、遅延部１の遅延動作が遅くなる閾値電圧Ｖｔｎが高い場合に、基板電圧ＩＶＣＣが低くなるので、容量素子Ｍ５〜Ｍ８のゲート容量を小さくすることができ、その結果、遅延部１の遅延動作を速くすることが可能になる。また、遅延部１の遅延動作が早くなる閾値電圧Ｖｔｎが低い場合に、基板電圧ＩＶＣＣが高くなるので、容量素子Ｍ５〜Ｍ８のゲート容量を大きくすることができ、その結果、遅延部１の遅延動作を遅くすることが可能になる。
【００３９】
したがって、製品ごとのトランジスタの閾値電圧のばらつきに基づく遅延量の変動をより的確に抑制することが可能になる。
【００４０】
また、本実施形態では、Ｖｔ依存電圧発生部２が有するＭＯＳトランジスタは、電源端子ＶＣＣと接地電位端子ＧＮＤとの間でダイオード接続されている。Ｖｔ依存電圧発生部２は、そのＭＯＳトランジスタの出力端子の端子電圧を容量素子Ｍ５〜Ｍ８の基板に印加する。
【００４１】
この場合、閾値電圧Ｖｔｎが高いほど低くなる電圧を容量素子Ｍ５〜Ｍ８の基板に印加することを、容易に行うことが可能になる。
【００４２】
また、本実施形態では、Ｖｔ依存電圧発生部２が有するＭＯＳトランジスタは複数あり、それらのＭＯＳトランジスタは互いに直列に接続されている。また、Ｖｔ依存電圧発生部２は、そのＭＯＳトランジスタうちの所定のＭＯＳトランジスタの出力端子の端子電圧を容量素子Ｍ５〜Ｍ８のトランジスタの基板に印加する。
【００４３】
この場合、初段のＭＯＳトランジスタＭ１から所定のＭＯＳトランジスタまでの段数Ｍを適宜設定することで、ＭＯＳトランジスタの特性に適した電圧を容量素子Ｍ５〜Ｍ８の基板に印加することが可能になる。
【００４４】
このように本実施形態による遅延回路は、互いに直列に接続された複数のインバータバッファ（１１〜１４）と、その複数のインバータバッファ（１１〜１４）のそれぞれと一対一で対応し、ゲートがその対応するインバータバッファの出力端子と接続された複数の容量素子（Ｍ５〜Ｍ８）と、第二トランジスタ（Ｍ１〜Ｍ４）の閾値電圧（Ｖｔｎ）に応じた電圧を、第一トランジスタ（Ｍ１〜Ｍ４）の基板に印加する電圧発生部（２）とを有して構成されている。
【００４５】
また、遅延回路は、互いに直列に接続された複数のインバータバッファ（１１〜１４）と、その複数のインバータバッファ（１１〜１４）のそれぞれに対応し、その対応するインバータバッファの出力端子に接続されると共にトランジスタのゲート容量を利用した複数の容量素子（Ｍ１〜Ｍ４）とを有し、その複数の容量素子（Ｍ１〜Ｍ４）のそれぞれの基板が、その複数のインバータバッファ（１１〜１４）への動作電圧に対してトランジスタの閾値電圧依存性を有する電圧でバイアスされている。
【００４６】
また、電圧発生部（２）が、第二トランジスタ（Ｍ１〜Ｍ４）の閾値電圧（Ｖｔｎ）が高いほど、低い電圧を第一トランジスタ（Ｍ１〜Ｍ４）の基板に印加するように構成される。
【００４７】
さらに、第二トランジスタ（Ｍ１〜Ｍ４）は電源端子（ＶＣＣ）および接地電位端子（ＧＮＤ）との間でダイオード接続され、電圧発生部（２）が、第二トランジスタ（Ｍ１〜Ｍ４）の出力端子の端子電圧を、第一トランジスタ（Ｍ５〜Ｍ８）の基板に印加するように構成される。
【００４８】
そして、第二トランジスタ（Ｍ１〜Ｍ４）は複数あり、それらの第二トランジスタ（Ｍ１〜Ｍ）は互いに直列に接続され、電圧発生部（２）は、第二トランジスタ（Ｍ１〜Ｍ４）のうちの所定の第二トランジスタの出力端子の端子電圧を、第一トランジスタ（Ｍ５〜Ｍ８）の基板に印加するように構成される。
【００４９】
次に第二の実施形態について説明する。
【００５０】
本実施形態は、製品ごとのトランジスタの閾値電圧のばらつきに基づく遅延量の変動の抑制に加えて、トランジスタの温度特性に基づく遅延量の変動を抑制することが可能な遅延回路について説明する。
【００５１】
図２は、本実施形態の遅延回路の構成を示した回路図である。以下では、主に図１で説明した構成および機能と異なるものについて説明する。なお、図１と同じ機能を有するものには同じ符号を付してある。
【００５２】
図２では、ＭＯＳトランジスタＭ４の出力端子の端子電圧が、ＮＭＯＳトランジスタであるＭＯＳトランジスタＭ７およびＭ８の基板に印加される。
【００５３】
また、Ｖｔ依存電圧発生部２は、図１で示した構成に加えて、ＭＯＳトランジスタＭ９およびＭ１０の少なくとも一方を有する。また、ＭＯＳトランジスタＭ４の出力端子の端子電圧が、ＮＭＯＳトランジスタであるＭＯＳトランジスタＭ７およびＭ８の基板に印加される。なお、ＭＯＳトランジスタＭ９は、ＮＭＯＳトランジスタであり、ＭＯＳトランジスタＭ１０は、ＰＭＯＳトランジスタである。
【００５４】
ＭＯＳトランジスタＭ９およびＭ１０は、ＭＯＳトランジスタＭ４と接地電位端子ＧＮＤとの間に介在する。また、ＭＯＳトランジスタＭ９およびＭ１０は、常にオフになっている。
【００５５】
図２では、ＭＯＳトランジスタＭ９のゲートおよびソースは、共通化されて接地電位端子ＧＮＤに接続され、ＭＯＳトランジスタＭ９のドレインは、ＭＯＳトランジスタＭ４のソースと接続されている。また、ＭＯＳトランジスタＭ１０のゲートは、電源端子ＶＣＣと接続されている。ＭＯＳトランジスタＭ１０のソースは、ＭＯＳトランジスタＭ４のソースと接続されている。ＭＯＳトランジスタＭ１０のドレインは、ＭＯＳトランジスタ接地電位端子ＧＮＤと接続されている。
【００５６】
これにより、Ｖｔ依存電圧発生部２において、電源端子ＶＣＣから接地電位端子ＧＮＤには、ＭＯＳトランジスタＭ９およびＭ１０で発生するリーク電流を除いて、電流が流れなくなる。
【００５７】
よって、このリーク電流によるリーク電圧をＶｌとすると、容量素子Ｍ５〜Ｍ８に印加される基板電圧ＩＶＣＣは、ＩＶＣＣ＝ＶＣＣ−Ｍ×Ｖｔｎ−Ｖｌとなる。
【００５８】
遅延回路の温度が高いほど、リーク電流が大きくなり、リーク電圧Ｖｌも大きくなる。つまり、リーク電圧Ｖｌは、遅延回路の温度に依存する。したがって、Ｖｔ依存電圧発生部２は、温度に応じた電圧を、基板電圧ＩＶＣＣとして容量素子Ｍ５〜Ｍ８の基板に印加することになる。
【００５９】
次に効果を説明する。
【００６０】
本実施形態では、Ｖｔ依存電圧発生部２は、ＭＯＳトランジスタＭ１〜Ｍ４と接地電位端子ＧＮＤとの間に介在する常にオフのＭＯＳトランジスタを有する。
【００６１】
この場合、温度に応じた電圧を容量素子Ｍ５〜Ｍ８の基板に印加することが可能になる。
【００６２】
具体的には、温度が高いほど閾値電圧Ｖｔｎは小さくなるので、ＶＣＣ−Ｍ×Ｖｔｎの値は高くなるが、温度が高いほどリーク電圧Ｖｌが高くなるので、基板電圧ＩＶＣＣは、ＭＯＳトランジスタＭ９およびＭ１０がない場合に比べて相対的に低くなる。よって、温度が高くなることによる遅延回路の遅延動作の遅れを抑制することが可能になる。
【００６３】
また、温度が低いほど閾値電圧Ｖｔｎは大きくなるので、ＶＣＣ−Ｍ×Ｖｔｎの値は低くなるが、温度が低いほどリーク電圧Ｖｌが低くなるので、基板電圧ＩＶＣＣは、ＭＯＳトランジスタＭ９およびＭ１０がない場合に比べて相対的に高くなる。よって、温度が低くなることによる遅延回路の遅延動作の進みを抑制することが可能になる。
【００６４】
したがって、トランジスタの温度特性に基づく遅延量の変動を抑制することが可能になる。
【００６５】
このように本実施形態による遅延回路の電圧発生部（２）は、第二トランジスタ（Ｍ１〜Ｍ４）と接地電位端子（ＧＮＤ）との間に介在する常にオフのトランジスタ（Ｍ９およびＭ１０）を有して構成される。
【００６６】
次に第三の実施形態について説明する。
【００６７】
図３は、本実施形態の遅延回路の構成を示した回路図である。以下、主に図１および図２で説明した構成および機能と異なるものについて説明する。なお、図１および図２と同じ機能を有するものには同じ符号を付してある。
【００６８】
Ｖｔ依存電圧発生部２が有するＭＯＳトランジスタは、図１および図２では、全てＮＭＯＳトランジスタであったが、図３では、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む。
【００６９】
より具体的には、Ｖｔ依存電圧発生部２では、電源端子ＶＣＣからＮＭＯＳトランジスタが直列に接続され、最後のＮＭＯＳトランジスタの出力端子からＰＭＯＳトランジスタが直列に接続されている。
【００７０】
なお、図２では、ＭＯＳトランジスタＭ１およびＭ２をＮＭＯＳトランジスタとし、ＭＯＳトランジスタＭ３およびＭ４をＰＭＯＳトランジスタとしている。
【００７１】
次に効果を説明する。
【００７２】
本実施形態では、Ｖｔ依存電圧発生部２が有するＭＯＳトランジスタは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む。
【００７３】
この場合、製造プロセス等によって、製品ごとのトランジスタの閾値電圧のばらつきが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの一方に生じた場合でも、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方に生じた場合でも、製品ごとのトランジスタの閾値電圧のばらつきに基づく遅延量の変動を抑制することが可能になる。
【００７４】
このように本実施形態による遅延回路の電圧発生部（２）が有するＭＯＳトランジスタ（Ｍ１〜Ｍ４）は、ＮＭＯＳトランジスタ（Ｍ１、Ｍ２）およびＰＭＯＳトランジスタ（Ｍ３、Ｍ４）を含んで構成される。
【００７５】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【００７６】
例えば、Ｖｔ依存電圧発生部２が有するＭＯＳトランジスタは、全てＰＭＯＳトランジスタでもよい。
【００７７】
また、容量素子Ｍ５〜Ｍ８は、全てＰＭＯＳトランジスタまたは全てＮＭＯＳトランジスタでもよい。
【００７８】
また、インバータバッファ１１〜１４やＶｔ依存電圧発生部２の電源電位として、電源電圧ＶＣＣを用いていたが、例えば、特許文献１に記載の発明によって発生された、電源電圧ＶＣＣの変動が抑制された定電圧が用いられてもよい。
【図面の簡単な説明】
【００７９】
【図１】本発明の第一の実施形態の遅延回路の構成を示した回路図である。
【図２】本発明の第二の実施形態の遅延回路の構成を示した回路図である。
【図３】本発明の第三の実施形態の遅延回路の構成を示した回路図である。
【符号の説明】
【００８０】
１            遅延部
１ａ          ＰチャネルＭＯＳトランジスタ
１ｂ          ＮチャネルＭＯＳトランジスタ
２            ｔｖ依存電圧発生部
１１〜１４    インバータバッファ
Ｍ１〜Ｍ４、Ｍ９、Ｍ１０  ＭＯＳトランジスタ
Ｍ５〜Ｍ８    容量素子
【図１】
2010074721.tif 000003
【図２】
2010074721.tif 000004
【図３】
2010074721.tif 000005