(57)【要約】【課題】本発明は、変換精度を上げて、レイアウトエリアを縮小可能な、ＤＡ変換装置の提供を目的とする。【解決手段】両端に基準電圧が印加される第１の抵抗群Ｒ＊と、第２の抵抗群ＲＨ＊と、第１の抵抗群内のノードＮ＊の中から入力デジタル値の第１の領域のバイナリデジットに応じて選択されたノードによって定まる電圧を第２の抵抗群に出力する第１のスイッチ群ＳＷ＊と、第２の抵抗群内のノードＮＨ＊の中から入力デジタル値の第２の領域のバイナリデジットに応じて選択されたノードによって定まる電圧を出力する第２のスイッチ群ＳＷＨ＊とを備え、第２の抵抗群のシート抵抗が第１の抵抗群に比べて高く、第２の抵抗群内の各抵抗器間のノードのいずれかが選択されたときには第１の抵抗群内の少なくとも二つのノードが選択され、第２の抵抗群内の両端のノードのいずれかが選択されたときには第１の抵抗群内の一つのノードが選択される、ＤＡ変換装置。【選択図】図２
2010283803.tif 000002
【特許請求の範囲】
【請求項１】
複数の抵抗器が直列接続された第１の抵抗群と複数の抵抗器が直列接続された第２の抵抗群とを有し、前記第１の抵抗群の両端に基準電圧が印加される抵抗ストリング回路と、
前記第１の抵抗群内の電圧取り出し点の中から、入力デジタルコードの第１の領域のバイナリデジットに応じて選択された電圧取り出し点によって定まる第１の電圧を前記第２の抵抗群に出力する第１の出力手段と、
前記第２の抵抗群内の電圧取り出し点の中から、前記第１の領域と異なる第２の領域のバイナリデジットに応じて選択された電圧取り出し点によって定まる第２の電圧を所定の出力点に出力する第２の出力手段とを備えるＤＡ変換装置であって、
前記第２の抵抗群のシート抵抗が前記第１の抵抗群のシート抵抗に比べて高く、
前記第２の領域のバイナリデジットに応じて前記第２の抵抗群内の各抵抗器間の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて前記第１の抵抗群内の少なくとも二つの電圧取り出し点が選択され、
前記第２の領域のバイナリデジットに応じて前記第２の抵抗群内の両端の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて前記第１の抵抗群内の一つの電圧取り出し点が選択される、ＤＡ変換装置。
【請求項２】
前記第２の領域のバイナリデジットに１が含まれることによって前記第２の抵抗群内の各抵抗器間の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて前記第１の抵抗群内の少なくとも二つの電圧取り出し点が選択され、
前記第２の領域のバイナリデジットに１が含まれないことによって前記第２の抵抗群内の両端の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて前記第１の抵抗群内の一つの電圧取り出し点が選択される、請求項１に記載のＤＡ変換装置。
【請求項３】
前記第２の領域のバイナリデジットに応じて前記第２の抵抗群内の各抵抗器間の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて、前記第１の抵抗群内の抵抗器の並び順で、前記第１の抵抗群内の奇数番目の電圧取り出し点と偶数番目の電圧取り出し点とが選択される、請求項１又は２に記載のＤＡ変換装置。
【請求項４】
前記第１の電圧が、前記第２の抵抗群の両端に印加される電圧として出力される、請求項１から３のいずれか一項に記載のＤＡ変換装置。
【請求項５】
サブストレートとドレインとの間のリーク電流が互いに略等しいＮＭＯＳトランジスタとＰＭＯＳトランジスタとから構成されるスイッチの切り替えによって、電圧取り出し点が選択される、請求項１から４のいずれか一項に記載のＤＡ変換装置。
【請求項６】
複数の抵抗器が直列接続された第１の抵抗群と複数の抵抗器が直列接続された第２の抵抗群とを有し、前記第１の抵抗群の両端に基準電圧が印加される抵抗ストリング回路と、
前記第１の抵抗群内の電圧取り出し点の中から、入力デジタルコードの第１の領域のバイナリデジットに対応する電圧取り出し点を選択する第１の選択手段と、
前記第２の抵抗群内の電圧取り出し点の中から、前記第１の領域と異なる第２の領域のバイナリデジットに対応する電圧取り出し点を選択する第２の選択手段と、
前記第１の選択手段によって選択された電圧取り出し点によって定まる第１の電圧を前記第２の抵抗群に出力する第１の出力手段と、
前記第２の選択手段によって選択された電圧取り出し点によって定まる第２の電圧を所定の出力点に出力する第２の出力手段とを備えるＤＡ変換装置であって、
前記第２の抵抗群のシート抵抗が前記第１の抵抗群のシート抵抗に比べて高く、
前記第２の領域のバイナリデジットに応じて前記第２の抵抗群内の各抵抗器間の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて前記第１の抵抗群内の少なくとも二つの電圧取り出し点が選択され、
前記第２の領域のバイナリデジットに応じて前記第２の抵抗群内の両端の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて前記第１の抵抗群内の一つの電圧取り出し点が選択される、ＤＡ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における抵抗ストリング型のＤＡ（デジタル−アナログ）変換装置に関する。
【背景技術】
【０００２】
高分解能ＤＡ変換装置は、集積回路（以下、「ＩＣ」という）において広く使用されている。制御系において、ＤＡ変換装置の出力特性はモノトニックであることが要求されている。つまり、ＤＡ変換装置のＤＮＬ（微分非直線性）は±１ＬＳＢ以下の範囲であることが求められ、他の多くのソリューションにおいては、抵抗ストリングタイプは本質的にモノトニックである。また、車両制御または特別な工業用途の制御において、ＤＡ変換装置を有するＩＣの周囲温度は、１５０〜２００℃に達するが、このような極限状態においても、抵抗ストリングの直線性は保証されなければならない。また、ＩＣ設計において、コスト面からＤＡ変換装置のチップエリアは比較的小さくすることが要求される。
【０００３】
抵抗ストリング型のＤＡ変換装置として、特許文献１には、入力デジタル信号の最上位ビット（ＭＳＢ）用の抵抗ストリングと、最下位ビット（ＬＳＢ）用の抵抗ストリングとを備えたＤＡ変換装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２４４８１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、抵抗で分圧することによって出力値を生成する場合、従来の技術では、変換精度の高いＤＡ変換装置を実現するためには、チップ上での抵抗のレイアウトエリアを増大させなければならなかった。
【０００６】
そこで、本発明は、変換精度を上げて、レイアウトエリアを縮小することができる、ＤＡ変換装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係るＤＡ変換装置は、
複数の抵抗器が直列接続された第１の抵抗群と複数の抵抗器が直列接続された第２の抵抗群とを有し、前記第１の抵抗群の両端に基準電圧が印加される抵抗ストリング回路と、
前記第１の抵抗群内の電圧取り出し点の中から、入力デジタルコードの第１の領域のバイナリデジットに応じて選択された電圧取り出し点によって定まる第１の電圧を前記第２の抵抗群に出力する第１の出力手段と、
前記第２の抵抗群内の電圧取り出し点の中から、前記第１の領域と異なる第２の領域のバイナリデジットに応じて選択された電圧取り出し点によって定まる第２の電圧を所定の出力点に出力する第２の出力手段とを備えるＤＡ変換装置であって、
前記第２の抵抗群のシート抵抗が前記第１の抵抗群のシート抵抗に比べて高く、
前記第２の領域のバイナリデジットに応じて前記第２の抵抗群内の各抵抗器間の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて前記第１の抵抗群内の少なくとも二つの電圧取り出し点が選択され、
前記第２の領域のバイナリデジットに応じて前記第２の抵抗群内の両端の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて前記第１の抵抗群内の一つの電圧取り出し点が選択される。
【０００８】
また、上記目的を達成するため、本発明に係るＤＡ変換装置は、
複数の抵抗器が直列接続された第１の抵抗群と複数の抵抗器が直列接続された第２の抵抗群とを有し、前記第１の抵抗群の両端に基準電圧が印加される抵抗ストリング回路と、
前記第１の抵抗群内の電圧取り出し点の中から、入力デジタルコードの第１の領域のバイナリデジットに対応する電圧取り出し点を選択する第１の選択手段と、
前記第２の抵抗群内の電圧取り出し点の中から、前記第１の領域と異なる第２の領域のバイナリデジットに対応する電圧取り出し点を選択する第２の選択手段と、
前記第１の選択手段によって選択された電圧取り出し点によって定まる第１の電圧を前記第２の抵抗群に出力する第１の出力手段と、
前記第２の選択手段によって選択された電圧取り出し点によって定まる第２の電圧を所定の出力点に出力する第２の出力手段とを備えるＤＡ変換装置であって、
前記第２の抵抗群のシート抵抗が前記第１の抵抗群のシート抵抗に比べて高く、
前記第２の領域のバイナリデジットに応じて前記第２の抵抗群内の各抵抗器間の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて前記第１の抵抗群内の少なくとも二つの電圧取り出し点が選択され、
前記第２の領域のバイナリデジットに応じて前記第２の抵抗群内の両端の電圧取り出し点のいずれかが選択されたときには、前記第１の領域のバイナリデジットに応じて前記第１の抵抗群内の一つの電圧取り出し点が選択される。
【発明の効果】
【０００９】
本発明によれば、変換精度を上げて、レイアウトエリアを縮小することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態である抵抗ストリング型ＤＡ変換装置１００のブロック図である。
【図２】ＤＡ変換装置１００の抵抗ストリングＤＡ回路Ｉ２の詳細な回路図である。
【図３】入力デジタルコードＤ（１２：０）のバイナリデジットと、第１及び第２のスイッチ群のオン／オフ状態との関係を示した表である。
【図４】抵抗ストリングに対して均整の取れたＰＮスイッチ回路である。
【図５】出力バッファーと電源ノイズ変動に対するＲＣフィルタとを備えたレールツーレールＤＡ変換装置の例である。
【発明を実施するための形態】
【００１１】
以下、本発明に係るＤＡ変換装置の実施形態である高分解能抵抗ストリング型ＤＡ変換装置の構成とその機能について説明する。高分解能抵抗ストリング型ＤＡ変換装置は、改善されたＩＮＬ（積分非直線性）とＤＮＬ（微分非直線性）を特徴とする回路であって、ＩＣチップ上に形成されている。具体的には、ＤＡ変換装置は、最上位ビット（ＭＳＢ）に対応する第１の抵抗ストリングと、最下位ビット（ＬＳＢ）に対応する第２の抵抗ストリングと、第２の抵抗ストリングと第１の抵抗ストリングとを接続する複数のスイッチと、複数のスイッチのオン／オフを制御するロジック回路とを含んでいる。
【００１２】
第１の抵抗ストリングは、低シート抵抗の抵抗器から構成され、第２の抵抗ストリングは、第１の抵抗ストリングのシート抵抗に比べて高シート抵抗の抵抗器から構成されている。第２の抵抗ストリングの単位抵抗比は、第１の抵抗ストリングの単位抵抗比に比べて、良好な直線性を得るのに十分なほど高い。さらに、第２の抵抗ストリングのＩＣ上のレイアウト面積は、第１の抵抗ストリングのＩＣ上のレイアウト面積に比べて、小さい。
【００１３】
また、第１の抵抗ストリングと第１の抵抗ストリングとを接続する複数のスイッチのうち一つのスイッチだけをオンすることによって連続してＭＳＢを切り替える方法は、ＤＮＬを更に改良することができる。
【００１４】
さらに、１５０〜２００℃という高温では、ＭＯＳスイッチのリーク量が大きくなるために、直線性を極端に劣化させることがある。このような問題を解決するために、ＭＯＳスイッチは、リーク量に対してバランスの取れたサイズ比で構成されたＰＭＯＳトランジスタとＮＭＯＳトランジスタによって、設計される。
【００１５】
続いて、本発明に係るＤＡ変換装置の実施形態である抵抗ストリング型ＤＡ変換装置の詳細について説明する。抵抗ストリング型ＤＡ変換装置は、主な構成として、デコーダーブロックと、抵抗ストリングブロックとを備えている。デコーダーブロックは、入力されたデジタルコードに従って、抵抗ストリングブロックに対して制御信号を生成するためのものである。抵抗ストリングブロックは、直列に接続された複数の抵抗器から構成された第１の抵抗ストリング（第１の抵抗群）と、その第１の抵抗ストリングに対する第１のスイッチ群と、直列に接続された複数の抵抗器から構成された第２の抵抗ストリング（第２の抵抗群）と、その第２の抵抗ストリングに対する第２のスイッチ群とを有する。
【００１６】
Ｋ（＝Ｎ＋Ｍ）ビットのＤＡ変換装置の場合（Ｎは２以上の整数、Ｍは２以上の整数）、第１の抵抗ストリングは２Ｎ個の抵抗器を備えるＭＳＢ部として機能し、第２の抵抗ストリングは２Ｍ個の抵抗器を備えるＬＳＢ部として機能する。
【００１７】
第１の抵抗ストリング内の各抵抗器の抵抗値の合計を、５０〜５００Ωに設定した場合、第２の抵抗ストリング内の各抵抗器の抵抗値の合計を、第１の抵抗ストリング内の各抵抗器の抵抗値の合計の１０〜５０倍に設定すると、良好な直線性が得られる。
【００１８】
第１の抵抗ストリング内の各抵抗器は、例えば、拡散抵抗又はポリシリコン抵抗のような低シート抵抗によって構成され、第２の抵抗ストリング内の各抵抗器は、イオン注入を伴わないポリ抵抗のような高シート抵抗によって構成される。
【００１９】
第１の抵抗ストリングに比べてシート抵抗が高いタイプの抵抗器を第２の抵抗ストリングに使用することによって、この抵抗ストリング型ＤＡ変換装置を、同程度の精度の従来のＤＡ変換装置に比べて小さなレイアウトサイズで設計することができる。
【００２０】
第１及び第２の２つの抵抗ストリングは、デコーダーブロックからの信号によって制御されるスイッチによって接続される。第１の抵抗ストリングの各ノードには合計（２Ｎ＋１）個のスイッチが接続され、第２の抵抗ストリングの各ノードには合計（２Ｍ＋１）個のスイッチが接続される。各ノードは、各抵抗器の端部に位置する電圧取り出し点に相当する。デコーダーブロックは、第１の抵抗ストリングにおいてどの抵抗器が第２の抵抗ストリングに接続されるべきかを決定するための入力デジタルコードから、上位側のＮビットをデコードする。また、デコーダーブロックは、第２の抵抗ストリングからどのノードがＤＡ変換装置の出力側に接続されるのかを決定するための入力デジタルコードから、下位側のＭビットをデコードする。
【００２１】
上位側のＮビット（ＭＳＢ）のバイナリデジットが切り替わるタイミングを除いて、入力デジタルコードのバイナリデジットに応じて、第１の抵抗ストリング内のノード中から二つの隣り合うノードが第２の抵抗ストリングに接続されるノードとして選択され、第２の抵抗ストリング内のノードの中から一つのノードが出力側に接続されるノードとして選択される。
【００２２】
そして、上位側のＮビット（ＭＳＢ）のバイナリデジットが切り替わるタイミングで、第２の抵抗ストリングの接続先が、第１の抵抗ストリングの一つ上位又は一つ下位の抵抗器に切り替わる。この切り替えタイミングでは、入力デジタルコードのバイナリデジットに応じて、第１の抵抗ストリング内のノード中から二つの隣り合うノードが第２の抵抗ストリングに接続されるノードとして選択されるのではなく、第１の抵抗ストリング内のノードの中の一つのノードが第２の抵抗ストリングに接続されるノードとして選択される。つまり、第１の抵抗ストリング内の２つの隣り合うノードに接続された２つの隣り合うスイッチのうち一つのスイッチのみがオンする。例えば、入力デジタルコードの下位側のＭビットが零の場合に、第１の抵抗ストリング内の２つの隣り合うノードに接続された２つの隣り合うスイッチのうち一つのスイッチのみがオンする。
【００２３】
このように、上位側のＮビット（ＭＳＢ）のバイナリデジットが切り替わるタイミングに、入力デジタルコードに従って、２つの隣り合うスイッチのうち一つのスイッチのみをオンさせることによって（第１の抵抗ストリング内のノードの中の一つのノードを選択することによって）、その入力デジタルコードに従って、２つの隣り合うスイッチをオンさせる場合に比べて（２つの隣り合うノードを選択する場合に比べて）、ＤＮＬを５０％低減させることができる。
【００２４】
第１の抵抗ストリングに接続される複数のスイッチから構成される第１のスイッチ群は、第１の抵抗ストリング内の複数の電圧取り出し点の中から、入力されたデジタルコードの第１の領域のバイナリデジットに応じて選択された電圧取り出し点によって定まる第１の電圧を第２の抵抗ストリングの両端に出力する第１の出力手段である。また、第２の抵抗ストリングに接続される複数のスイッチから構成される第２のスイッチ群は、第２の抵抗ストリング内の複数の電圧取り出し点の中から、第１の領域と異なる第２の領域のバイナリデジットに応じて選択された電圧取り出し点によって定まる第２の電圧を所定の出力点に出力する第２の出力手段である。
【００２５】
第１のスイッチ群は、第２の領域のバイナリデジットが零のとき、第１の領域のバイナリデジットに応じて選択された一つの電圧取り出し点によって定まる電圧を第１の電圧として出力し、第２の領域のバイナリデジットが零以外のとき、第１の領域のバイナリデジットに応じて選択された二つの電圧取り出し点によって定まる電圧を第１の電圧として出力する。
【００２６】
第１のスイッチ群は、第１の抵抗ストリングの電圧取り出し点の中から、第２の抵抗ストリングの両端の接続先を選択的に切り替える。第２の抵抗ストリングの両側の２つの端部のうち一方の端部が、第１の抵抗ストリング内の抵抗器の並び順で第１の抵抗ストリング内の奇数番目の電圧取り出し点に第１のスイッチ群内のスイッチによって選択的に接続され、他方の端部が、第１の抵抗ストリング内の抵抗器の並び順で第１の抵抗ストリング内の偶数番目の電圧取り出し点に第１のスイッチ群内のスイッチによって選択的に接続される。また、第２のスイッチ群は、第２の抵抗ストリングの電圧取り出し点の中から、所定の出力点の接続先を選択的に切り替える。
【００２７】
ところで、高温のアプリケーションにおいて、スイッチのリークはＤＡ変換装置出力の直線性を著しく低下させる。そこで、ＣＭＯＳスイッチの各スイッチのリークが整合するように当該ＣＭＯＳスイッチをバランス良く設計することによって、１５０〜２００℃ほどの周囲温度であっても、直線性の著しい低下を抑えることができる。
【００２８】
ＣＭＯＳスイッチを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズは、電源電圧（ＶＣＣ）からスイッチ入力へのリーク量とスイッチ入力からグランド（ＶＳＳ）へのリーク量が等しくなるように決められる。これにより、第１又は第２の抵抗ストリングのインピーダンス変化の影響を最小にすることができる。その結果、リーク量が相殺されることにより、リークの発生による直線性の低下が低減されるため、リーク量が相殺されない構成に比べて、ＩＮＬが５〜１０倍改善される。
【００２９】
次に、抵抗ストリング型ＤＡ変換装置の実施例について、図面に従って説明する。
【００３０】
図１は、Ｋ（＝Ｎ＋Ｍ）ビットの（Ｎは２以上の整数、Ｍは２以上の整数）の抵抗ストリング型ＤＡ変換装置１００のブロック図である。説明を簡単にするため、Ｋ＝１３（ビット）とする（ＭＳＢ：Ｎ＝７、ＬＳＢ：Ｍ＝６）とする。
【００３１】
Ｉ１は、入力デジタルコードＤ（１２：０）を第１の制御信号Ｃ（１２８：０）と第２の制御信号ＣＨ（６４：０）の２つの制御信号にデコードするデコーダーである。Ｃ（１２８：０）は、第１の抵抗ストリングに接続された第１のスイッチ群のオン／オフを制御するための制御信号であり、ＣＨ（６４：０）は、第２の抵抗ストリングに接続された第２のスイッチ群のオン／オフを制御するための制御信号である。Ｉ２は、第１の基準電圧である電源電圧ＶＣＣから第２の基準電圧であるグラウンド電圧ＶＳＳまでの電圧を出力電圧範囲として使用する抵抗ストリングＤＡ回路である。ＯＵＴは、レールツーレールのオペアンプに入力される出力電圧（又は、レールツーレールのオペアンプの入力に接続される出力点としての出力端子）である。
【００３２】
デコーダーＩ１は、入力デジタルコードＤ（１２：０）に従って、抵抗ストリングＤＡ回路に対する制御信号を生成する。抵抗ストリングＤＡ回路Ｉ２は、複数の抵抗器から構成された第１の抵抗ストリングと、その第１の抵抗ストリングに対する第１のスイッチ群と、複数の抵抗器から構成された第２の抵抗ストリングと、その第２の抵抗ストリングに対する第２のスイッチ群とを有する。
【００３３】
図２は、抵抗ストリングＤＡ回路Ｉ２の詳細な回路図である。抵抗ストリングＤＡ回路Ｉ２は、２つのストリングに分離している。図１と同様に、説明の簡単化のため、Ｎ＝７及びＭ＝６とする。
【００３４】
第１段目のストリングＳ１は、第１の抵抗群として、直列接続された１２８個の抵抗器Ｒ０〜Ｒ１２７と、第１のスイッチ群として、各抵抗器のノードＮ＊に一端が接続された１２９個のスイッチＳＷ０〜ＳＷ１２８とを備える。これらの抵抗器は、ＤＡ変換装置１００のＭＳＢを形成する。
【００３５】
第２段目のストリングＳ２は、第２の抵抗群として、直列接続された６４個の抵抗器ＲＨ０〜ＲＨ６３と、第２のスイッチ群として、各抵抗器のノードＮＨ＊に一端が接続された６５個のスイッチＳＷＨ０〜ＳＷＨ６４とを備える。
【００３６】
分離構造を有する抵抗ストリングタイプのＤＡ変換装置の目的は、ストリングＳ２が第ストリングＳ１の負荷にならないことである。この目的を達成するためには、ストリングＳ２の単位抵抗がストリングＳ１の単位抵抗よりも非常に大きくなるべきことが要求される。
【００３７】
第１の抵抗群内の各抵抗器の総抵抗値は、５０〜５００Ωであるのに対して、第２の抵抗群内の各抵抗器の総抵抗値は、第１の抵抗群内の各抵抗器の総抵抗値に比べて、１０〜５０倍である。これにより、良好な直線性を保証することができる。
【００３８】
また、シート抵抗が異なるタイプの抵抗器を使用することでレイアウトエリアは非常に縮小される。第１の抵抗群の抵抗器には低シート抵抗（１０〜３０Ω／□（ohm/square））の拡散抵抗又はポリシリコン抵抗を使用し、第２の抵抗群の抵抗器にはドーピングのない高シート抵抗（３００〜２０００Ω／□）のポリ抵抗を使用すると、第１の抵抗群と第２の抵抗群に同じシート抵抗を使用する場合に比べて、抵抗群全体が占めるレイアウトエリアを縮小することができる。
【００３９】
スイッチＳＷ０〜ＳＷ１２８は、入力デジタルコードＤ（１２：０）の上位側ビット領域内のＮビット（ＭＳＢ）に応じて第１の抵抗群内の１２９個のノードＮ０〜Ｎ１２８の中から選択されたノードを、ストリングＳ２の両端部であるＶＡ及びＶＢに接続する。奇数番目のノードＮ＊が、第２の抵抗群内の抵抗器ＲＨ６３の電源電圧側の端部ＶＡに選択的に接続される。０番目及び偶数番目のノードＮ＊が、第２の抵抗群内の抵抗器ＲＨ０のグランド電圧側の端部ＶＢに選択的に接続される。
【００４０】
スイッチＳＷＨ０〜ＳＷＨ６４は、入力デジタルコードＤ（１２：０）の上位側ビット領域に隣接し且つ上位側ビットより下位の下位側ビット領域内のＭビット（ＬＳＢ）に応じて第２の抵抗群内の６５個のノードＮＨ０〜ＮＨ６４の中から選択されたノードによって決定される電圧をＯＵＴＰＵＴに転送する。
【００４１】
図１に示したデコーダーＩ１は、第１の抵抗群内のノードＮ０〜Ｎ１２８の中から、入力されたデジタルコードＤ（１２：０）の上位側ビット領域のバイナリデジットに対応するノードを選択する第１の選択手段として機能するとともに、第２の抵抗群内のノードＮＨ０〜ＮＨ６４の中から、デジタルコードＤ（１２：０）の下位側ビット領域のバイナリデジットに対応するノードを選択する第２の選択手段として機能する。
【００４２】
デコーダーＩ１は、入力されたデジタルコードＤ（１２：０）の上位側ビット領域のバイナリデジットに従って第１のスイッチ群の切り替え動作を制御し、入力されたデジタルコードＤ（１２：０）の下位側ビット領域のバイナリデジットに従って第２のスイッチ群の切り替え動作を制御する。
【００４３】
第１スイッチ群の切り替え動作がデコーダーＩ１によって制御されることにより、第２の抵抗群の両側の端部のうち一方の端部が、第１の抵抗群内の一のノードに接続され、第２の抵抗群の両側の端部のうち他方の端部が、当該一のノードに一の抵抗器を挟んで隣接した一のノードに接続される。また、第２のスイッチ群の切り替え動作がデコーダーＩ１によって制御されることにより、出力端子ＯＵＴが第２の抵抗群内の一のノードに接続される。
【００４４】
図３は、入力デジタルコードＤ（１２：０）のバイナリデジットと、第１及び第２のスイッチ群のオン／オフ状態との関係を示した表である。
【００４５】
入力デジタルコードＤ（１２：０）が０００Ｈの場合（すなわち、Ｄ（１２：６）＝００Ｈ及びＤ（５：０）＝００Ｈの場合）、１２９個のスイッチのうちＳＷ０のみがオンすることにより、ノードＮ０が端部ＶＢに接続される（端部ＶＡは第１の抵抗群内のいずれのノードにも非接続）。その一方で、入力デジタルコードＤ（１２：０）が０００Ｈの場合、６５個のスイッチのうちＳＷＨ０のみがオンすることにより、端部ＶＢに接続されたノードＮＨ０が出力端子ＯＵＴに接続される。
【００４６】
入力デジタルコードＤ（１２：０）が００１Ｈから０３ＦＨまでの値を遷移する場合（すなわち、Ｄ（５：０）のバイナリデジットに１が含まれている場合）、ＳＷ０がオンすることによりノードＮ０が端部ＶＢに接続されるとともに、ＳＷ１がオンすることにより、ノードＮ１が端部ＶＡに接続される（ＳＷ２〜ＳＷ１２８は、全てオフ）。その一方で、入力デジタルコードＤ（１２：０）が００１Ｈから０３ＦＨまでの値を遷移する場合、下位側ビット領域のＤ（５：０）の値が増加するにつれて、ＳＷＨ１〜ＳＷＨ６３が昇順に一つずつオンする。ＳＷＨ１〜ＳＷＨ６３のいずれかがオンすることにより、ノードＮＨ１〜ＮＨ６３のいずれか一つが出力端子ＯＵＴに接続される。
【００４７】
入力デジタルコードＤ（１２：０）が０４０Ｈの場合（すなわち、Ｄ（１２：６）＝０１Ｈ及びＤ（５：０）＝００Ｈの場合）、１２９個のスイッチのうちＳＷ１のみがオンすることによりノードＮ１が端部ＶＡに接続される（端部ＶＢは第１の抵抗群内のいずれのノードにも非接続）。その一方で、入力デジタルコードＤ（１２：０）が０４０Ｈの場合、６５個のスイッチのうちＳＷＨ６４のみがオンすることにより、端部ＶＡに接続されたノードＮＨ６４が出力端子ＯＵＴに接続される。
【００４８】
入力デジタルコードＤ（１２：０）が０４１Ｈから０７ＦＨまでの値を遷移する場合（すなわち、Ｄ（５：０）のバイナリデジットに１が含まれている場合）、ＳＷ１がオンすることによりノードＮ１が端部ＶＡに接続されるとともに、ＳＷ２がオンすることにより、ノードＮ２が端部ＶＢに接続される（ＳＷ０，ＳＷ３〜ＳＷ１２８は、全てオフ）。その一方で、入力デジタルコードＤ（１２：０）が０４１Ｈから０７ＦＨまでの値を遷移する場合、下位側ビット領域のＤ（５：０）の値が増加するにつれて、ＳＷＨ６３〜ＳＷＨ１が降順に一つずつオンする。ＳＷＨ６３〜ＳＷＨ１のいずれかがオンすることにより、ノードＮＨ６３〜ＮＨ１のいずれか一つが出力端子ＯＵＴに接続される。
【００４９】
入力デジタルコードＤ（１２：０）が０８０Ｈの場合（すなわち、Ｄ（１２：６）＝０２Ｈ及びＤ（５：０）＝００Ｈの場合）、１２９個のスイッチのうちＳＷ２のみがオンすることによりノードＮ２が端部ＶＢに接続される（端部ＶＡは第１の抵抗群内のいずれのノードにも非接続）。その一方で、入力デジタルコードＤ（１２：０）が０８０Ｈの場合、６５個のスイッチのうちＳＷＨ０のみがオンすることにより、端部ＶＢに接続されたノードＮＨ０が出力端子ＯＵＴに接続される。
【００５０】
図３のそれ以降の流れについては、上記同様のため、説明を省略する。
【００５１】
このように、上位側のＮビット（ＭＳＢ）のバイナリデジットが切り替わるタイミングでは、第１のスイッチ群内の隣り合う二つのスイッチをオンさせるのではなく、一つのスイッチのみをオンさせる。これより、ＭＳＢが変化する時のＤＮＬを５０％低減させることができる。
【００５２】
すなわち、下位側ビット領域のバイナリデジットに応じて第２の抵抗群内の各抵抗器間のノードＮＨ１〜ＮＨ６３のいずれかが選択されたときには、上位側ビット領域のバイナリデジットに応じて第１の抵抗群内の二つのノードが選択される一方で、下位側ビット領域のバイナリデジットに応じて第２の抵抗群内の両端のノードＮＨ０，ＮＨ６４のいずれかが選択されたときには、上位側ビット領域のバイナリデジットに応じて第１の抵抗群内の一つのノードが選択されている。
【００５３】
例えば、入力デジタルコードＤ（１２：０）が０４０Ｈの場合、ＳＷ１とＳＷ２の２つのスイッチをオンにするのではなく、ＳＷ１のみをオンにしてＳＷ２をオフにしている。この場合、仮に、ＳＷ１とＳＷ２を共にオンすると、ＳＷ２、ＮＨ０，ＮＨ６４、ＳＷ１の経路で第２の抵抗群に電流が流れてしまう。そのため、ＳＷＨ６４がオンしていても、第２の抵抗群に電流が流れることによる電圧降下の影響によって、ノードＮ１の電圧を正確に出力端子ＯＵＴに伝達することができない。しかしながら、ＳＷ１のみをオンにしてＳＷ２をオフにすることによって、第２の抵抗群に電流が流れることによる電圧降下は発生しないため、ＳＷＨ６４のオンによって、ノードＮ１の電圧を正確に出力端子ＯＵＴに伝達することができる。
【００５４】
同様に、入力デジタルコードＤ（１２：０）が０８０Ｈの場合、ＳＷ２とＳＷ３の２つのスイッチをオンにするのではなく、ＳＷ２のみをオンにしてＳＷ３をオフにしている。この場合、仮に、ＳＷ２とＳＷ３を共にオンすると、ＳＷ３、ＮＨ６４，ＮＨ０、ＳＷ２の経路で第２の抵抗群に電流が流れてしまう。そのため、ＳＷＨ０がオンしていても、第２の抵抗群に電流が流れることによる電圧降下の影響によって、ノードＮ２の電圧を正確に出力端子ＯＵＴに伝達することができない。しかしながら、ＳＷ２のみをオンにしてＳＷ３をオフにすることによって、第２の抵抗群に電流が流れることによる電圧降下は発生しないため、ＳＷＨ０のオンによって、ノードＮ２の電圧を正確に出力端子ＯＵＴに伝達することができる。
【００５５】
したがって、上述の実施例では、ＤＮＬ又はＩＮＬの改善によってＤＡ変換精度が向上しつつ、第２の抵抗群が第１の抵抗群に比べてシート抵抗が高いことによりレイアウトエリアを縮小することができる。
【００５６】
なお、本発明に係るＤＡ変換装置は、レールツーレールの用途に限定されない。電源電圧に対して出力電圧範囲を任意に設定することができる。また、電源電圧に依存しない基準電圧を使用することもできる。
【００５７】
図４は、ＳＷ０〜ＳＷ１２８及びＳＷＨ０〜ＳＷＨ６４で使用されているスイッチ回路である。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とによって構成されるＣＭＯＳスイッチが使用される。もちろん、通常のアプリケーション（例えば、常温のみで使用されるアプリケーション、非レールツーレールのアプリケーションなど）では、スイッチの抵抗分に対して、ＰＭＯＳトランジスタのみのスイッチ構成でもＮＭＯＳトランジスタのみのスイッチ構成でも十分対応可能である。
【００５８】
高温のアプリケーションで使用する場合、ＣＭＯＳスイッチの使用によって、リーク電流をバランスさせる補償を行うことができる。車載用途又は特定の工業用途の場合、ＤＡ変換装置の周囲温度は１５０〜２００℃という高温に達することがある。このような場合、相当量の基板リークが発生するため、上述の第１及び第２の抵抗群等のストリング抵抗にリーク電流が流れることによって、ＤＡ変換の直線性が劣化する。すなわち、リーク電流の発生によって、ストリング抵抗によって生成される各電圧値が変動し、ＤＡ変換装置の出力値の誤差が大きくなる。
【００５９】
そこで、ＰＭＯＳトランジスタとＮＭＯＳトランジスタによってリークが補償されるようなサイズ又は比率のＰＭＯＳトランジスタとＮＭＯＳトランジスタが適用される。ＰＭＯＳトランジスタＭＰ１のリークはサブストレート（ＶＣＣ）からドレイン（スイッチ入力端子ＳＷＩ）に流れ、ＮＭＯＳトランジスタＭＮ１のリークはドレイン（スイッチ入力端子ＳＷＩ）からサブストレート（ＶＳＳ）に流れる。ＰＭＯＳトランジスタとＮＭＯＳトランジスタの良好な比によって、抵抗ストリングへのリーク量は最小化される。
【００６０】
図５は、電源ノイズの抑制するバッファー付のレールツーレールＤＡ変換装置の実施例である。抵抗ＲＡは、電源電圧ＶＣＣと抵抗Ｒ０〜Ｒ１２７の第１の抵抗群との間に挿入される。抵抗ＲＡは電源電圧ＶＣＣを電源電圧ＶＩＮに降圧し、電源電圧ＶＩＮが抵抗ストリングＤＡ回路Ｉ２の電源となる。電源電圧ＶＩＮを電源電圧ＶＣＣの半分に降圧しても、レールツーレールバッファーＸ２のゲインＡを２に設定することによって、図５に示したＤＡ変換装置のレールツーレール特性は維持される。抵抗ＲＡと抵抗ストリングＤＡ回路Ｉ２の電源入力部との間にコンデンサＣＡを追加することによって、ＲＣフィルタが形成される。ＲＣフィルタによって電源電圧ＶＣＣの変動を抑制することができる。
【００６１】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００６２】
例えば、第１の抵抗群と第２の抵抗群との間に、第１の抵抗群によって生成された電圧を増幅した電圧を第２の抵抗群に出力する増幅器を備えてもよい。
【００６３】
また、第１のスイッチ群内の隣り合う二つのスイッチをオンさせるのではなく一つのスイッチのみをオンさせるため、上位側のＮビット（ＭＳＢ）のバイナリデジットが切り替わるタイミングとして、上述の実施例では、『Ｄ（５：０）＝００Ｈの場合』を例示した。しかしながら、Ｄ（１２：０）のバイナリデジットと第１及び第２のスイッチ群のオン／オフ状態との対応関係（図３）から、第１及び第２のスイッチ群のオン／オフ状態を一列上側にずらすことによって、『Ｄ（５：０）＝ＦＦＨの場合』に、一つのスイッチのみをオンさせてもよい。
【符号の説明】
【００６４】
ＣＡ  コンデンサ
Ｃ  第１の制御信号
ＣＨ  第２の制御信号
Ｄ  デジタルコード
Ｉ１  デコーダ
Ｉ２  抵抗ストリングＤＡ回路
ＭＮ１  ＮＭＯＳトランジスタ
ＭＰ１  ＰＭＯＳトランジスタ
Ｎ０〜Ｎ１２８  第１の抵抗群内のノード（電圧取り出し点）
ＮＨ０〜ＮＨ６４  第２の抵抗群内のノード（電圧取り出し点）
ＯＵＴ  出力電圧（出力端子）
ＲＡ  抵抗
Ｒ０〜Ｒ１２７  第１の抵抗群内の抵抗器
ＲＨ０〜ＲＨ６３  第２の抵抗群内の抵抗器
Ｓ１  第１段目のストリング
Ｓ２  第２段目のストリング
ＳＷ０〜ＳＷ１２８  第１のスイッチ群内のスイッチ
ＳＷＨ０〜ＳＷＨ６４  第２のスイッチ群内のスイッチ
ＶＡ，ＶＢ  端部
ＶＣＣ  電源電圧
ＶＳＳ  グランド
Ｘ２  バッファー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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