(57)【要約】【課題】フリップチップ構造を有する半導体集積回路装置において、パッドからチップ内部素子へ加わる応力の影響に起因するタイミング信頼性の劣化を低コストで防止する。【解決手段】応力の影響を受けるパッド下側のセル配置位置、又はパッド配置位置若しくはバンプ配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトしておく。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、
前記半導体チップの内部に形成され、且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルと、
前記半導体チップの内部に形成され、且つタイミングばらつきが生じると前記半導体チップに誤動作を引き起こす第２種別のセルとを備え、
前記各パッドの下側に位置する前記半導体チップの内部領域において、前記第１種別のセルの配置密度は前記第２種別のセルの配置密度よりも高いことを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記内部領域には、前記第１種別のセルのみが配置されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１又は２に記載の半導体集積回路装置において、
前記第２種別のセルは、前記内部領域を除く前記半導体チップ内に配置されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータを用いて、前記内部領域に前記第１種別のセルを優先的に配置する工程を備えていることを特徴とする半導体集積回路装置の設計方法。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の設計方法であって、
パッド配置前のレイアウトデータを用いて前記第２種別のセルを配置した後、当該第２種別のセルとの重複禁止制約に従って前記複数のパッドを配置する工程を備えていることを特徴とする半導体集積回路装置の設計方法。
【請求項６】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、
前記半導体チップの内部に形成され、且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルとを備え、
前記複数のパッドのうち入出力セルに電気的に接続されているパッドの下側に位置する前記半導体チップの内部領域において、前記第１種別のセルの配置密度は所定値以上であることを特徴とする半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータにおいて、少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該少なくとも２つ以上のパッドのそれぞれについて前記第１種別のセルとの重複度合いを求め、当該重複度合いが相対的に小さいパッドを削除する工程を備えていることを特徴とする半導体集積回路装置の設計方法。
【請求項８】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、
前記半導体チップの内部に形成され、且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルとを備え、
前記複数のパッドのうち少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されており、
当該少なくとも２つ以上のパッドのうち、その下側に位置する前記半導体チップの内部領域に配置されている前記第１種別のセルの配置密度が相対的に大きいパッドの上に選択的にバンプが設けられていることを特徴とする半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータにおいて、少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該少なくとも２つ以上のパッドのそれぞれについて前記第１種別のセルとの重複度合いを求め、当該重複度合いが相対的に小さいパッド上からバンプを削除する工程を備えていることを特徴とする半導体集積回路装置の設計方法。
【請求項１０】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、
前記半導体チップの内部に形成され、且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルとを備え、
前記複数のパッドのうち少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されており、
当該少なくとも２つ以上のパッドのうち、その下側に位置する前記半導体チップの内部領域に配置されている前記第１種別のセルの配置密度が相対的に小さいパッドの上には、その他のパッドと比べて、より径の小さいバンプが形成されていることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータにおいて、少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該少なくとも２つ以上のパッドのそれぞれについて前記第１種別のセルとの重複度合いを求め、当該重複度合いが相対的に小さいパッド上のバンプの径を、その他のパッド上のバンプの径と比べて、より小さくする工程を備えていることを特徴とする半導体集積回路装置の設計方法。
【請求項１２】
請求項１〜３、６、８又１０のいずれか１項に記載の半導体集積回路装置において、
前記第１種別のセルは、ＥＳＤ保護セル、面積率調整セル、電源容量セル、入力Ｔｉｅ固定されたセル及びレベルシフタのうちの少なくとも１つであることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２に記載の半導体集積回路装置において、
前記入力Ｔｉｅ固定されたセルは、Ｔｉｅセル又はボーナスセルであることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記第２種別のセルは、スタンダードセル、アナログセル、プロセッサコア及びメモリコアのうちの少なくとも１つであることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体集積回路装置において、
前記半導体チップの表面は、前記各パッドの上に開口部を有する保護膜によって覆われており、
前記各パッドの上には前記開口部を埋めるように金属メッキ層が形成されており、
前記金属メッキ層上にバンプが形成されていることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５に記載の半導体集積回路装置において、
前記内部領域の設定範囲は、前記各パッドの形成範囲と同じであることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１５に記載の半導体集積回路装置において、
前記内部領域の設定範囲は、前記開口部の形成範囲と同じであることを特徴とする半導体集積回路装置。
【請求項１８】
請求項１５に記載の半導体集積回路装置において、
前記内部領域の設定範囲は、前記金属メッキ層と前記バンプとの接合部分の形成範囲と同じであることを特徴とする半導体集積回路装置。
【請求項１９】
請求項１５に記載の半導体集積回路装置において、
前記内部領域の設定範囲は、前記バンプの形成範囲と同じであることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１５に記載の半導体集積回路装置において、
前記内部領域の設定範囲は、前記金属メッキ層の形成範囲と同じであることを特徴とする半導体集積回路装置。
【請求項２１】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記複数のパッドの全てが前記配線と電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項２２】
請求項２１に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータを用いて、前記配線と電気的に接続されていないパッドを削除する工程を備えていることを特徴とする半導体集積回路装置の設計方法。
【請求項２３】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記複数のパッドのうち前記配線と電気的に接続されているパッドの上に選択的にバンプが設けられていることを特徴とする半導体集積回路装置。
【請求項２４】
請求項２３に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータを用いて、前記配線と電気的に接続されていないパッド上からバンプを削除する工程を備えていることを特徴とする半導体集積回路装置の設計方法。
【請求項２５】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記複数のパッドのうち前記配線と電気的に接続されていないパッドの上には、その他のパッドと比べて、より径の小さいバンプが形成されていることを特徴とする半導体集積回路装置。
【請求項２６】
請求項２５に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータを用いて、前記配線と電気的に接続されていないパッド上のバンプの径を、その他のパッド上のバンプの径と比べて、より小さくする工程を備えていることを特徴とする半導体集積回路装置の設計方法。
【請求項２７】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記複数の入出力セル、前記複数のパッド及び前記配線のうち一の階層ブロック内に配置されている入出力セル、パッド及び配線は、当該一の階層ブロックが単体動作できるように配置されていることを特徴とする半導体集積回路装置。
【請求項２８】
請求項２７に記載の半導体集積回路装置の設計方法であって、
パッド配置後のレイアウトデータを用いて、一の階層ブロック内に入出力セル、パッド及び配線を、当該一の階層ブロックが単体動作できるように配置する工程を備えていることを特徴とする半導体集積回路装置の設計方法。
【請求項２９】
複数の入出力セルを有する半導体チップと、
前記半導体チップの表面上に形成された複数のパッドと、
前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
前記半導体チップの表面は、前記各パッドの上に開口部を有する保護膜によって覆われており、
前記開口部の形状は、４つ以上の角部を有する多角形又は円形であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ構造を有する半導体集積回路装置及びその設計方法に関するものである。
【背景技術】
【０００２】
近年の半導体製造技術の微細化に伴い、ＬＳＩを構成するトランジスタ数は増加の一途をたどっている。また、ＬＳＩの構成要素が増加するにつれて、チップ面積の増加が懸念されており、チップ面積を抑制することがコスト面から見て最も重要な課題の１つとなっている。一方、ＬＳＩとパッケージとの接続方式として、ワイヤーボンディング方式が一般的に用いられてきた。この実装形態を用いた場合、ＬＳＩの構造は、ＩＯセルをチップ周辺に配置した構造となる。この構造を用いた場合の課題として、ＩＯセル数に依存してチップ面積が増大することが挙げられる。さらに、前述のようなワイヤーボンディング方式を用いた場合、ＩＯセルに対してワイヤーを圧着する必要があると共に、この圧着によってＩＯセルが破壊されないように、ＩＯセルを一定の大きさ以上にして強度を保つ必要がある。また、圧着にはある程度の面積が必要であるため、物理的にもＩＯセルを小さくできないという制限がある。これらの原因によって、微細プロセスにおいてはチップのＩＯセル数が多くなるとＩＯセルによってチップ面積が決まってしまい、内部ロジックの配置合成手法などを用いて面積削減に取り組んだとしても、全体としてチップ面積の削減に結びつかなくなる。
【０００３】
以上に述べた課題の解決策としてフリップチップ構造が用いられている。図１９は一般的なフリップチップ構造を示している。図１９に示すように、チップ２１の全面に複数のパッド１２が配置されていると共に、チップ２１の周縁部に配置されたＩＯセル１１とパッド１２とが再配線と呼ばれる配線１３を介して電気的に接続されている。図２０は、図１９に示すチップをパッケージと接続した様子を示している。図２０に示すように、チップ（ＬＳＩ）２１はパッケージ２２表面にフェースダウンで搭載されていると共にパッド１２を通じてパッケージ２２と電気的に接続されている。また、パッケージ２２表面においてチップ２１は樹脂２３によって被覆されていると共にパッケージ２２裏面には外部電極２４が設けられている。このように、フリップチップ構造を用いることによって、ＩＯセルに対してワイヤリングを行う必要が無くなるため、従来構造と比較してＩＯセルを小さく形成することができる。また、ＩＯセル自体をチップ２１周縁部つまりＬＳＩ周辺に配置する必要がなくなるため、ワイヤーボンディング方式での課題、つまりＩＯセルがＬＳＩの面積を決定してしまうという課題を解決することが可能となる。尚、以下の説明においては、フリップチップ方式でチップ全面に配置したパッドを特にエリアパッドと称する。
【０００４】
ところで、フリップチップ方式を用いる上で対応すべき課題として、ＬＳＩ（チップ）表面に配置したエリアパッドからＬＳＩ内部素子へ加わる応力の影響がある。具体的には、エリアパッドを通じてＬＳＩに外部応力が加わるため、ＬＳＩ上にはエリアパッドの配置に対応して応力の加わる部分と加わらない部分とが混在することになる。ここで、ＬＳＩに応力が加わることに起因する影響として、エリアパッド直下に存在するトランジスタの特性が変化することが懸念されている。すなわち、この影響によりＬＳＩのトランジスタの動作速度が不均一となるので、この影響を考慮しなければ、ＬＳＩのタイミング信頼性に大きな問題が生じてしまう。
【０００５】
この課題を解決する方法として、特許文献１には、機能を実現するための機能ブロックが形成されたシステムＬＳＩ部と、機能ブロック同士を接続するための配線層とを別々に用意し、それらを張り合わせてＬＳＩを構成する手法が開示されている。また、特許文献２には、パッドをＬＳＩの外郭よりも最低１列分大きく配列することによってパッドからの応力を低減できることが開示されている。
【特許文献１】特開２００１−０２４０８９号公報
【特許文献２】特開２００１−１１８９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された方法によると、機能ブロックと配線層とで別々にマスク形成が必要となる結果、コストが増大してしまうという問題が新たに生じてしまう。
【０００７】
また、特許文献２に開示された方法によると、ＬＳＩの外郭及びその外側にもパッドを形成するため、ＬＳＩ面積及びパッケージ面積が増大し、その結果、特許文献１に開示された方法と同様に、コストが増大してしまうという問題が新たに生じてしまう。
【０００８】
前記に鑑み、本発明は、フリップチップ構造を有する半導体集積回路装置において、コストを抑制しつつ、チップ表面に配置したパッドからチップ内部素子へ加わる応力の影響を低減し、それにより、トランジスタの動作速度のばらつき等に起因するタイミング信頼性の劣化を防止することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本願発明者は、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることによって当該応力の影響を受けにくくする方策を種々検討した結果、応力の影響を受けるパッド下側のセル配置位置、又はパッド配置位置若しくはバンプ配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトしておくという発明を想到した。
【００１０】
具体的には、本発明に係る第１の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、前記半導体チップの表面上に形成された複数のパッドと、前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、前記半導体チップの内部に形成され且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルと、前記半導体チップの内部に形成され且つタイミングばらつきが生じると前記半導体チップに誤動作を引き起こす第２種別のセルとを備え、前記各パッドの下側に位置する前記半導体チップの内部領域において、前記第１種別のセルの配置密度は前記第２種別のセルの配置密度よりも高い。
【００１１】
ここで、「第１種別のセル」、つまり「タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル」とは、例えばクロック同期して動作していないセルが該当し、「第２種別のセル」、つまり「タイミングばらつきが生じると半導体チップに誤動作を引き起こすセル」とは、例えば高速クロック同期によってシビアなタイミングで動作しているセルが該当する。
【００１２】
本発明に係る第１の半導体集積回路装置によると、パッド下側の半導体チップの内部領域において、タイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルの配置密度は、タイミングばらつきが生じると半導体チップに誤動作を引き起こす第２種別のセルの配置密度よりも高い。このため、チップ表面に配置したパッドからチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、コストを抑制しつつ、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００１３】
本発明に係る第１の半導体集積回路装置において、前記内部領域には、前記第１種別のセルのみが配置されていてもよい。このようにすると、タイミング信頼性の劣化をより確実に防止することができる。
【００１４】
本発明に係る第１の半導体集積回路装置において、前記第２種別のセルは、前記内部領域を除く前記半導体チップ内に配置されていてもよい。このようにすると、タイミング信頼性の劣化をより確実に防止することができる。
【００１５】
本発明に係る第１の半導体集積回路装置を設計する方法において、パッド配置後のレイアウトデータを用いて、前記内部領域に前記第１種別のセルを優先的に配置する工程を備えていてもよい。このようにすると、本発明に係る第１の半導体集積回路装置を確実に実現することができる。
【００１６】
本発明に係る第１の半導体集積回路装置を設計する方法において、パッド配置前のレイアウトデータを用いて前記第２種別のセルを配置した後、当該第２種別のセルとの重複禁止制約に従って前記複数のパッドを配置する工程を備えていてもよい。このようにすると、本発明に係る第１の半導体集積回路装置を確実に実現することができる。ここで、前記重複禁止制約は、ハードルール（第２種別のセル上にパッドを配置することを禁止するルール）でもよいし、ソフトルール（第２種別のセル上へのパッドの配置優先度を低くするルール）でもよい。
【００１７】
また、本発明に係る第２の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、前記半導体チップの表面上に形成された複数のパッドと、前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、前記半導体チップの内部に形成され且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルとを備え、前記複数のパッドのうち入出力セルに電気的に接続されているパッドの下側に位置する前記半導体チップの内部領域において、前記第１種別のセルの配置密度は所定値以上である。
【００１８】
本発明に係る第２の半導体集積回路装置によると、パッド下側の半導体チップの内部領域において、タイミングばらつきが生じても半導体チップに誤動作を引き起こさない第１種別のセルの配置密度は所定値以上である。すなわち、第１種別のセルの配置密度が小さいチップ内部領域上にはパッドが設けられていない。このため、チップ表面に配置したパッドからチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００１９】
本発明に係る第２の半導体集積回路装置を設計する方法において、パッド配置後のレイアウトデータにおいて、少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該少なくとも２つ以上のパッドのそれぞれについて前記第１種別のセルとの重複度合いを求め、当該重複度合いが相対的に小さいパッドを削除する工程を備えていてもよい。このようにすると、本発明に係る第２の半導体集積回路装置を確実に実現することができる。ここで、削除するパッドは複数あってもよい。
【００２０】
また、本発明に係る第３の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、前記半導体チップの表面上に形成された複数のパッドと、前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、前記半導体チップの内部に形成され且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルとを備え、前記複数のパッドのうち少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されており、当該少なくとも２つ以上のパッドのうち、その下側に位置する前記半導体チップの内部領域に配置されている前記第１種別のセルの配置密度が相対的に大きいパッドの上に選択的にバンプが設けられている。
【００２１】
本発明に係る第３の半導体集積回路装置によると、同一の入出力セルに電気的に接続された複数のパッドについては、その下側の半導体チップの内部領域に配置されている第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に大きいパッド、言い換えると、第２種別のセル（タイミングばらつきが生じると半導体チップに誤動作を引き起こすセル）の配置密度が相対的に小さいパッドの上に選択的にバンプが設けられている。このため、チップ表面に配置したパッドからチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００２２】
本発明に係る第３の半導体集積回路装置を設計する方法において、パッド配置後のレイアウトデータにおいて、少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該少なくとも２つ以上のパッドのそれぞれについて前記第１種別のセルとの重複度合いを求め、当該重複度合いが相対的に小さいパッド上からバンプを削除する工程を備えていてもよい。このようにすると、本発明に係る第３の半導体集積回路装置を確実に実現することができる。ここで、バンプが削除されるパッドは複数あってもよい。
【００２３】
また、本発明に係る第４の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、前記半導体チップの表面上に形成された複数のパッドと、前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線と、前記半導体チップの内部に形成され且つタイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルとを備え、前記複数のパッドのうち少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されており、当該少なくとも２つ以上のパッドのうち、その下側に位置する前記半導体チップの内部領域に配置されている前記第１種別のセルの配置密度が相対的に小さいパッドの上には、その他のパッドと比べて、より径の小さいバンプが形成されている。
【００２４】
本発明に係る第４の半導体集積回路装置によると、同一の入出力セルに電気的に接続された複数のパッドについては、その下側の半導体チップの内部領域に配置されている第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に小さいパッド、言い換えると、第２種別のセル（タイミングばらつきが生じると半導体チップに誤動作を引き起こすセル）の配置密度が相対的に大きいパッドの上には、その他のパッドと比べて、より径の小さいバンプが形成されている。このため、チップ表面に配置したパッドからチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００２５】
本発明に係る第４の半導体集積回路装置を設計する方法において、パッド配置後のレイアウトデータにおいて、少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該少なくとも２つ以上のパッドのそれぞれについて前記第１種別のセルとの重複度合いを求め、当該重複度合いが相対的に小さいパッド上のバンプの径を、その他のパッド上のバンプの径と比べて、より小さくする工程を備えていてもよい。このようにすると、本発明に係る第４の半導体集積回路装置を確実に実現することができる。ここで、径の小さいバンプが設けられるパッドは複数あってもよい。
【００２６】
本発明に係る第１、第２、第３又は第４の半導体集積回路装置のいずれかにおいて、前記第１種別のセルは、ＥＳＤ保護セル、面積率調整セル、電源容量セル、入力Ｔｉｅ固定されたセル及びレベルシフタのうちの少なくとも１つであってもよい。また、前記入力Ｔｉｅ固定されたセルは、Ｔｉｅセル又はボーナスセルであってもよい。
【００２７】
ここで、「面積率調整セル」とは、近年の微細プロセスにおいてプロセスの完成度向上のために各工程のマスクの面積率を所定の範囲内に設定する必要がある場合に用いられる、面積率調整パターンを埋め込んだセルを意味する。
【００２８】
また、「電源容量セル」とは、電源配線やグランド配線のノイズに起因するＬＳＩ誤動作を防止するための対策として、電源容量値やグランド容量値を大きくするために配置されるセルを意味する。例えば、電源配線に対して、電源容量を持つセルを接続することにより、電源容量値を確保することができる。
【００２９】
また、「入力Ｔｉｅ固定されたセル」とは、入力ピンがＶＤＤやＶＳＳに接続され且つ回路の動作（ＡＮＤやインバータ等の機能）が固定されたセルを意味する。「入力Ｔｉｅ固定されたセル」には、「Ｔｉｅセル」や「ボーナスセル」も含まれる。尚、「Ｔｉｅセル」とは、スタンダードセル等の入力端子を電源／グランド（接地）配線に接続する場合に、当該入力端子と基幹電源／グランド配線との間に介在させるセルを意味する。スタンダードセル等の入力端子を「Ｔｉｅセル」を通じて基幹電源／グランド配線に接続することにより、トランジスタの破壊を防止することができる。また、「ボーナスセル」とは、実際の回路動作には使用しないが、設計完了後の回路変更、一部修正、誤動作対策等のために予め予備セルとして挿入又は配置されている複数種類の論理回路を意味する。
【００３０】
本発明に係る第１の半導体集積回路装置において、前記第２種別のセルは、スタンダードセル、アナログセル、プロセッサコア及びメモリコアのうちの少なくとも１つであってもよい。
【００３１】
本発明に係る第１、第２、第３又は第４の半導体集積回路装置のいずれかにおいて、前記半導体チップの表面は、前記各パッドの上に開口部を有する保護膜によって覆われており、前記各パッドの上には前記開口部を埋めるように金属メッキ層が形成されており、前記金属メッキ層上にバンプが形成されていてもよい。この場合、前記内部領域の幅は、パッドの幅、開口部の幅、金属メッキ層とバンプとの接合部分の幅、バンプの径、又は金属メッキ層の幅のいずれかと同じであってもよい。
【００３２】
また、本発明に係る第５の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、前記半導体チップの表面上に形成された複数のパッドと、前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、前記複数のパッドの全てが前記配線と電気的に接続されている。
【００３３】
本発明に係る第５の半導体集積回路装置によると、全てのパッドが配線と電気的に接続されているため、言い換えると、配線と電気的に接続されていないパッドが予め削除されているため、削除したパッドの下側に配置されたトランジスタの変動等の影響を考慮する必要がなくなる。従って、チップ表面に配置したパッドからチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００３４】
本発明に係る第５の半導体集積回路装置を設計する方法において、パッド配置後のレイアウトデータを用いて、前記配線と電気的に接続されていないパッドを削除する工程を備えていてもよい。このようにすると、本発明に係る第５の半導体集積回路装置を確実に実現することができる。ここで、削除するパッドは複数あってもよい。
【００３５】
また、本発明に係る第６の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、前記半導体チップの表面上に形成された複数のパッドと、前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、前記複数のパッドのうち前記配線と電気的に接続されているパッドの上に選択的にバンプが設けられている。
【００３６】
本発明に係る第６の半導体集積回路装置によると、配線と電気的に接続されているパッドの上に選択的にバンプが設けられているため、言い換えると、配線と電気的に接続されていないパッドの上からはバンプが予め削除されているため、チップ表面に配置したパッドからチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００３７】
本発明に係る第６の半導体集積回路装置を設計する方法において、パッド配置後のレイアウトデータを用いて、前記配線と電気的に接続されていないパッド上からバンプを削除する工程を備えていてもよい。このようにすると、本発明に係る第６の半導体集積回路装置を確実に実現することができる。ここで、バンプを削除するパッドは複数あってもよい。
【００３８】
また、本発明に係る第７の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、前記半導体チップの表面上に形成された複数のパッドと、前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、前記複数のパッドのうち前記配線と電気的に接続されていないパッドの上には、その他のパッドと比べて、より径の小さいバンプが形成されている。
【００３９】
本発明に係る第７の半導体集積回路装置によると、配線と電気的に接続されていないパッドの上には、その他のパッドと比べて、より径の小さいバンプが形成されているため、チップ表面に配置したパッドからチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００４０】
本発明に係る第７の半導体集積回路装置を設計する方法において、パッド配置後のレイアウトデータを用いて、前記配線と電気的に接続されていないパッド上のバンプの径を、その他のパッド上のバンプの径と比べて、より小さくする工程を備えていてもよい。このようにすると、本発明に係る第７の半導体集積回路装置を確実に実現することができる。ここで、より径の小さいバンプを設けるパッドは複数あってもよい。
【００４１】
また、本発明に係る第８の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、前記半導体チップの表面上に形成された複数のパッドと、前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、前記複数の入出力セル、前記複数のパッド及び前記配線のうち一の階層ブロック内に配置されている入出力セル、パッド及び配線は、当該一の階層ブロックが単体動作できるように配置されている。
【００４２】
本発明に係る第８の半導体集積回路装置によると、階層ブロック内の配置対象にパッドを含めるため、パッドからチップ内部へ加わる応力の影響を階層ブロック内に限定して検討することが可能となる。このため、各階層ブロックに対してパッドの影響を個別にフィードバックしながら設計を行うことが可能となるので、タイミング信頼性の劣化を抑制することができる。
【００４３】
本発明に係る第８の半導体集積回路装置を設計する方法において、パッド配置後のレイアウトデータを用いて、一の階層ブロック内に入出力セル、パッド及び配線を、当該一の階層ブロックが単体動作できるように配置する工程を備えていてもよい。このようにすると、本発明に係る第８の半導体集積回路装置を確実に実現することができる。
【００４４】
また、本発明に係る第９の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、前記半導体チップの表面上に形成された複数のパッドと、前記半導体チップの表面上に形成され且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、前記半導体チップの表面は、前記各パッドの上に開口部を有する保護膜によって覆われており、前記開口部の形状は、４つ以上の角部を有する多角形又は円形である。
【００４５】
本発明に係る第９の半導体集積回路装置によると、パッド上の開口部の形状が、４つ以上の角部を有する多角形又は円形であるため、当該開口部内でパッドに加わる応力を均一化できるので、局所的な応力増加（集中）に起因するチップ内部素子のタイミングばらつきの増大を抑制することができる。従って、ＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。尚、パッド上の開口部の形状を多角形とする場合、八角形や十角形等の円形に近い形状を用いる方がより効果的である。
【発明の効果】
【００４６】
本発明によれば、フリップチップ構造におけるパッドからの応力の影響を考慮したＬＳＩ設計及び半導体集積回路装置の構造を実現することが可能となるため、当該応力を原因とする半導体集積回路装置の不具合をコスト増なく防止することができる。
【発明を実施するための最良の形態】
【００４７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
【００４８】
本実施形態では、エリアパッドからの応力を考慮した半導体集積回路装置として、パッド下側の所定領域内に、タイミングばらつきが生じてもＬＳＩ誤動作を引き起こさないセルが優先的に配置されたことを特徴とする半導体集積回路装置について説明すると共に当該半導体集積回路装置の設計方法について説明する。
【００４９】
図１は、本実施形態の半導体集積回路装置の断面図、具体的には、複数の入出力セルを有しており且つ表面上に複数のパッドが形成された半導体チップのパッド形成領域の断面図である。尚、複数の入出力セルの少なくとも一部と複数のパッドの少なくとも一部とは、半導体チップの表面上に形成された配線を通じて電気的に接続されている。
【００５０】
図１に示すように、半導体チップ１００の表面は、パッド１０１上に開口部を有する保護膜１０４によって覆われており、パッド１０１の上には当該開口部を埋めるように金属メッキ層１０５が形成されており、金属メッキ層１０５上にバンプ１０２が形成されている。また、半導体チップ１００の内部には、タイミングばらつきが生じても半導体チップ１００に誤動作を引き起こさない第１種別のセル１０３と、タイミングばらつきが生じると半導体チップ１００に誤動作を引き起こす第２種別のセル１０６とが形成されている。
【００５１】
本実施形態の特徴は、パッド１０１の下側に位置する半導体チップ１００の内部領域に、タイミングばらつきが生じても半導体チップ１００に誤動作を引き起こさない第１種別のセル１０３が優先的に配置されていることである。言い換えると、パッド１０１の下側に位置する半導体チップ１００の内部領域において、タイミングばらつきが生じても半導体チップ１００に誤動作を引き起こさない第１種別のセル１０３の配置密度は、タイミングばらつきが生じると半導体チップ１００に誤動作を引き起こす第２種別のセル１０６の配置密度よりも高い。
【００５２】
前述の特徴により、半導体チップ１００表面に配置したパッド１０１からチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、コストを抑制しつつ、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド１０１からの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００５３】
尚、本実施形態において、パッド１０１の下側に位置する半導体チップ１００の内部領域には、第１種別のセル１０３のみを配置してもよいし、或いは、第２種別のセル１０６を、パッド１０１の下側領域を除く半導体チップ１００内に配置してもよい。このようにすると、タイミング信頼性の劣化をより確実に防止することができる。
【００５４】
また、本実施形態において、パッド１０１の下側に位置する半導体チップ１００の内部領域、つまり第１種別のセル１０３が優先的に配置される半導体チップ１００の内部領域の設定範囲（幅）は、例えばパッド１０１の形成範囲（図１の範囲Ａ）と同じであってもよいし、保護膜１０４の開口部の形成範囲（図１の範囲Ｂ）と同じであってもよいし、金属メッキ層１０５とバンプ１０２との接合部分の形成範囲（図１の範囲Ｃ）と同じであってもよいし、バンプ１０２の形成範囲（図１の範囲（径）Ｄ）と同じであってもよいし、或いは、金属メッキ層１０５の形成範囲（図１の範囲Ｅ）と同じであってもよい。
【００５５】
また、本実施形態において、第１種別のセル１０３（タイミングばらつきが生じても半導体チップ１００に誤動作を引き起こさないセル）は、例えば、ＥＳＤ（electro-static discharge）保護セル、Ｔｉｅセル、ボーナスセル、面積率調整セル、電源容量セル、入力Ｔｉｅ固定されたセル及びレベルシフタ等のうちの少なくとも１つである。
【００５６】
また、本実施形態において、第２種別のセル１０６（タイミングばらつきが生じると半導体チップ１００に誤動作を引き起こすセル）は、例えば、スタンダードセル、アナログセル、プロセッサコア及びメモリコア等のうちの少なくとも１つである。
【００５７】
以下、本実施形態の半導体集積回路装置の設計方法の一例について説明する。図２は、パッド下側の所定領域内に、タイミングばらつきが生じてもＬＳＩ誤動作を引き起こさないセルを優先的に配置する設計方法のフローチャートである。
【００５８】
まず、フロアプラン後且つエリアパッド配置後のレイアウトデータＤ１０１を用いて、スタンダードセル配置工程Ｓ１０１を実施する。ここで、レイアウトデータＤ１０１は、エリアパッドを配置した状態と対応するエリアパッドセルデータを有しており、当該エリアパッドセルデータの中には、図１中に示すパッド下側領域Ａ、Ｂ、Ｃ、Ｄ、Ｅのいずれかを示す座標指定層が入力されている。また、スタンダードセル配置工程Ｓ１０１においては、これらのエリアパッド下側領域を示す座標指定層以外の他の領域に、第１種別のセル１０３としてスタンダードセルを配置する。尚、スタンダードセル配置工程Ｓ１０１で用いる配置ルール制約としては、ハードルール（エリアパッド下側へのスタンダードセルの配置を禁止するルール）又はソフトルール（エリアパッド下側へのスタンダードセルの配置優先度を低くするルール）の指定が可能である。すなわち、スタンダードセル配置工程Ｓ１０１を実施すると、エリアパッド下側領域にはスタンダードセルが配置されていない状態、又はエリアパッド下側領域でのスタンダードセルの配置密度が低い状態となる。
【００５９】
次に、第１種別のセルの配置工程Ｓ１０２において、エリアパッド下側領域に、タイミングばらつきが生じても半導体チップに誤動作を引き起こさない第１種別のセル（図１の第１種別のセル１０３）を配置する。これにより、図１に示すような構造を持つ対策後レイアウトデータＤ１０２を作成することができる。
【００６０】
以下、本実施形態の半導体集積回路装置の設計方法の他例について説明する。図３は、タイミングばらつきが生じても半導体チップに誤動作を引き起こさない第１種別のセル上にエリアパッドを優先的に配置する設計方法のフローチャートである。
【００６１】
まず、フロアプラン後且つエリアパッド配置前のレイアウトデータＤ１１１を用いて、スタンダードセル配置工程Ｓ１１１においてスタンダードセルを配置する。すなわち、レイアウトデータＤ１１１は、エリアパッドを配置していない状態と対応するデータである。尚、スタンダードセル配置工程Ｓ１１１で配置されたスタンダードセルのデータには、スタンダードセル領域を認識できる層（スタンダードセル層）が含まれている。
【００６２】
次に、エリアパッド配置工程Ｓ１１２においてエリアパッドセルを配置する。ここで、エリアパッドセルデータの中に、図１中に示すパッド下側領域Ａ、Ｂ、Ｃ、Ｄ、Ｅのいずれかを示す座標指定層を入力しておき、前述のスタンダードセル層とパッド下側領域との重複禁止制約に従ってエリアパッドセルを配置する。また、重複禁止制約としては、ハードルール（スタンダードセル上にエリアパッドを配置することを禁止するルール）又はソフトルール（スタンダードセル上へのエリアパッドの配置優先度を低くするルール）の指定が可能である。すなわち、エリアパッド配置工程Ｓ１１２を実施すると、スタンダードセル上にはエリアパッドセルが配置されていない状態、又はスタンダードセルの配置密度が低い領域上にエリアパッドセルが配置された状態となる。これにより、図１に示すような構造を持つ対策後レイアウトデータＤ１１２を作成することができる。
【００６３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
【００６４】
本実施形態では、エリアパッドからの応力を考慮した半導体集積回路装置として、同一の入出力セルの端子に電気的に接続されている複数のパッドのうち、タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル（第１種別のセル）の配置密度が相対的に小さいパッドが優先的に削除されていることを特徴とする半導体集積回路装置について説明すると共に当該半導体集積回路装置の設計方法について説明する。
【００６５】
図４は、本実施形態の半導体集積回路装置の上面図である。図４に示すように、複数の入出力セル２０１を有する半導体チップ２００の表面上に複数のパッド２０２が形成されている。また、半導体チップ２００の表面上には、複数の入出力セル２０１の少なくとも一部と複数のパッド２０２の少なくとも一部とを電気的に接続する配線２０３が形成されている。尚、半導体チップ２００の内部には、タイミングばらつきが生じても半導体チップ２００に誤動作を引き起こさない第１種別のセルと、タイミングばらつきが生じると半導体チップ２００に誤動作を引き起こす第２種別のセルとが形成されている。
【００６６】
具体的には、本実施形態において、ＬＳＩ設計の当初の段階では、パッド２０２Ａ、２０２Ｂ、２０２Ｃは配線（パッド間再配線）２０３を通じて同一の入出力セル２０１に電気的に接続されている。ここで、本実施形態の特徴として、パッド２０２Ａ、２０２Ｂ、２０２Ｃのうち、その下側のチップ内部領域内の第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に小さいパッド、例えば、パッド２０２Ａ、２０２Ｃと比べて第１種別のセルの配置密度が小さいパッド２０２Ｂは、ＬＳＩ設計の途中で削除されている。
【００６７】
本実施形態によると、同一の入出力セル２０１に電気的に接続されている複数のパッド２０２のうち、その下側のチップ内部領域内の第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に小さいパッドが削除されている。このため、入出力セル２０１に電気的に接続されているパッド２０２の下側に位置するチップ内部領域において、第１種別のセルの配置密度を所定値以上に設定することができる。言い換えると、第１種別のセルの配置密度が小さいチップ内部領域上にはパッド２０２が設けられていない構成を実現することができる。このため、チップ表面に配置したパッド２０２からチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド２０２からの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００６８】
以下、本実施形態の半導体集積回路装置の設計方法の一例について説明する。図５は、複数のパッドが同一の入出力セルに電気的に接続されている場合に、その下側のチップ内部領域内の第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に小さいパッドを優先的に削除する設計方法のフローチャートである。
【００６９】
まず、フロアプラン後且つエリアパッド配置後のレイアウトデータＤ２０１において、エリアパッドを配置した状態と対応するエリアパッドセルデータの中には、図１中に示すパッド下側領域Ａ、Ｂ、Ｃ、Ｄ、Ｅのいずれかを示す座標指定層を入力しておくと共に、第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）のデータの中には識別層を入れておく。
【００７０】
次に、第１種別のセルの配置座標の検出工程Ｓ２０１において、少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該各パッドについて第１種別のセル中の識別層との重複度合い（例えば重複数や重複面積）を求める。これにより、重複度合いの順位付けが可能となる。
【００７１】
次に、エリアパッド削除工程Ｓ２０２において、当該重複度合いが相対的に小さいパッド、例えば重複度合いが最も低いパッドを削除する。その重複度合いの低い順に、パッドセルを削除する。これにより、図４に示すような構造を持つ対策後レイアウトデータＤ２０２（前述の重複度合いが相対的に小さいパッドが削除された状態のレイアウトデータ）を作成することができる。尚、削除するパッドは複数あってもよい。
【００７２】
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
【００７３】
本変形例では、エリアパッドからの応力を考慮した半導体集積回路装置として、同一の入出力セルの端子に電気的に接続されている複数のパッドのうち、タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル（第１種別のセル）の配置密度が相対的に小さいパッド上のバンプが優先的に削除されていることを特徴とする半導体集積回路装置について説明すると共に当該半導体集積回路装置の設計方法について説明する。
【００７４】
図６は、本変形例の半導体集積回路装置の上面図である。図６に示すように、複数の入出力セル３０１を有する半導体チップ３００の表面上に複数のパッド３０２が形成されていると共に、各パッド３０２上にバンプ３０３が形成されている。また、半導体チップ３００の表面上には、複数の入出力セル３０１の少なくとも一部と複数のパッド３０２の少なくとも一部とを電気的に接続する配線３０４が形成されている。尚、半導体チップ３００の内部には、タイミングばらつきが生じても半導体チップ３００に誤動作を引き起こさない第１種別のセルと、タイミングばらつきが生じると半導体チップ３００に誤動作を引き起こす第２種別のセルとが形成されている。
【００７５】
具体的には、本変形例において、パッド３０２Ａ、３０２Ｂ、３０２Ｃは配線（パッド間再配線）３０４を通じて同一の入出力セル３０１に電気的に接続されていると共に、パッド３０２Ａ、３０２Ｂ、３０２Ｃのそれぞれの上にバンプ３０３Ａ、３０３Ｂ、３０３Ｃが形成されている。ここで、本変形例の特徴として、パッド３０２Ａ、３０２Ｂ、３０２Ｃのうち、その下側のチップ内部領域内の第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に小さいパッド上のバンプ、例えば、パッド３０２Ａ、３０２Ｃと比べて第１種別のセルの配置密度が小さいパッド３０２Ｂ上のバンプ３０３Ｂは、ＬＳＩ設計の途中で削除されている。
【００７６】
本変形例によると、同一の入出力セル３０１に電気的に接続されている複数のパッド３０２のうち、その下側のチップ内部領域内の第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に小さいパッド３０２上のバンプ３０３が削除されている。言い換えると、第１種別のセルの配置密度が相対的に大きいパッド３０２の上、つまり、タイミングばらつきが生じると半導体チップに誤動作を引き起こす第２種別のセルの配置密度が相対的に小さいパッド３０２の上に選択的にバンプ３０３が設けられている。このため、チップ表面に配置したパッド３０２からチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド３０２からの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００７７】
以下、本変形例の半導体集積回路装置の設計方法の一例について説明する。図７は、複数のパッドが同一の入出力セルに電気的に接続されている場合に、その下側のチップ内部領域内の第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に小さいパッド上からバンプを優先的に削除する設計方法のフローチャートである。
【００７８】
まず、フロアプラン後且つエリアパッド配置後のレイアウトデータＤ３０１において、エリアパッドを配置した状態と対応するエリアパッドセルデータの中には、図１中に示すパッド下側領域Ａ、Ｂ、Ｃ、Ｄ、Ｅのいずれかを示す座標指定層を入力しておくと共に、第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）のデータの中には識別層を入れておく。
【００７９】
次に、第１種別のセルの配置座標の検出工程Ｓ３０１において、少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該各パッドについて第１種別のセル中の識別層との重複度合い（例えば重複数や重複面積）を求める。これにより、重複度合いの順位付けが可能となる。
【００８０】
次に、バンプ削除座標抽出工程Ｓ３０２において、当該重複度合いが相対的に小さいパッド、例えば重複度合いが最も低いパッドの座標を、バンプ削除座標として抽出する。これにより、図６に示すような構造を持つ対策後レイアウトデータ（前述の重複度合いが相対的に小さいパッド上からバンプが削除された状態のレイアウトデータ）を生成可能な、バンプ削除座標抽出データＤ３０２を作成することができる。尚、バンプが削除されるパッドは複数あってもよい。
【００８１】
（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
【００８２】
本変形例では、エリアパッドからの応力を考慮した半導体集積回路装置として、同一の入出力セルの端子に電気的に接続されている複数のパッドのうち、タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル（第１種別のセル）の配置密度が相対的に小さいパッド上のバンプの径を優先的に小さくしたことを特徴とする半導体集積回路装置について説明すると共に当該半導体集積回路装置の設計方法について説明する。
【００８３】
図８は、本変形例の半導体集積回路装置の上面図である。図８に示すように、複数の入出力セル４０１を有する半導体チップ４００の表面上に複数のパッド４０２が形成されていると共に、各パッド４０２上にバンプ４０３が形成されている。また、半導体チップ４００の表面上には、複数の入出力セル４０１の少なくとも一部と複数のパッド４０２の少なくとも一部とを電気的に接続する配線４０４が形成されている。尚、半導体チップ４００の内部には、タイミングばらつきが生じても半導体チップ４００に誤動作を引き起こさない第１種別のセルと、タイミングばらつきが生じると半導体チップ４００に誤動作を引き起こす第２種別のセルとが形成されている。
【００８４】
具体的には、本変形例において、パッド４０２Ａ、４０２Ｂ、４０２Ｃは配線（パッド間再配線）４０４を通じて同一の入出力セル４０１に電気的に接続されていると共に、パッド４０２Ａ、４０２Ｂ、４０２Ｃのそれぞれの上にバンプ４０３Ａ、４０３Ｂ、４０３Ｃが形成されている。ここで、本変形例の特徴として、パッド４０２Ａ、４０２Ｂ、４０２Ｃのうち、その下側のチップ内部領域内の第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に小さいパッド上、例えば、パッド４０２Ａ、４０２Ｃと比べて第１種別のセルの配置密度が小さいパッド４０２Ｂ上には、その他のパッド４０２と比べて、より径の小さいバンプ４０３Ｂが形成されている。
【００８５】
本変形例によると、同一の入出力セル４０１に電気的に接続されている複数のパッド４０２のうち、その下側のチップ内部領域内の第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に小さいパッド４０２上、言い換えると、タイミングばらつきが生じると半導体チップに誤動作を引き起こす第２種別のセルの配置密度が相対的に大きいパッド４０２の上には、その他のパッド４０２と比べて、より径の小さいバンプ４０３が形成されている。このため、チップ表面に配置したパッド４０２からチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド４０２からの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００８６】
以下、本変形例の半導体集積回路装置の設計方法の一例について説明する。図９は、複数のパッドが同一の入出力セルに電気的に接続されている場合に、その下側のチップ内部領域内の第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）の配置密度が相対的に小さいパッド上のバンプの径を優先的に小さくする設計方法のフローチャートである。
【００８７】
まず、フロアプラン後且つエリアパッド配置後のレイアウトデータＤ４０１において、エリアパッドを配置した状態と対応するエリアパッドセルデータの中には、図１中に示すパッド下側領域Ａ、Ｂ、Ｃ、Ｄ、Ｅのいずれかを示す座標指定層を入力しておくと共に、第１種別のセル（タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル）のデータの中には識別層を入れておく。
【００８８】
次に、第１種別のセルの配置座標の検出工程Ｓ４０１において、少なくとも２つ以上のパッドが同一の入出力セルに電気的に接続されている場合には、当該各パッドについて第１種別のセル中の識別層との重複度合い（例えば重複数や重複面積）を求める。これにより、重複度合いの順位付けが可能となる。
【００８９】
次に、バンプ座標抽出工程Ｓ４０２において、当該重複度合いが相対的に小さいパッド、例えば重複度合いが最も低いパッドの座標を、バンプ径を小さくするバンプ座標として抽出する。これにより、図８に示すような構造を持つ対策後レイアウトデータ（前述の重複度合いが相対的に小さいパッド上のバンプ径を小さくした状態のレイアウトデータ）を生成可能な、バンプ座標抽出データＤ４０２を作成することができる。尚、径の小さいバンプが設けられるパッドは複数あってもよい。
【００９０】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
【００９１】
本実施形態では、エリアパッドからの応力を考慮した半導体集積回路装置として、配線と電気的に接続されていないパッドが削除されていることを特徴とする半導体集積回路装置について説明すると共に当該半導体集積回路装置の設計方法について説明する。
【００９２】
図１０は、本実施形態の半導体集積回路装置の上面図である。図１０に示すように、複数の入出力セル５０１を有する半導体チップ５００の表面上に複数のパッド５０２が形成されていると共に、各パッド５０２上にバンプ５０３が形成されている。また、半導体チップ５００の表面上には、複数の入出力セル５０１の少なくとも一部と複数のパッド５０２の少なくとも一部とを電気的に接続する配線５０４が形成されている。
【００９３】
具体的には、本実施形態において、ＬＳＩ設計の当初の段階では、パッド５０２Ｂを含むパッド５０２は配線（パッド間再配線）５０４と電気的に接続されている一方、パッド５０２Ａ及び５０２Ｃは配線（パッド間再配線）５０４と電気的に接続されていない。すなわち、パッド５０２Ａ及び５０２Ｃは、ＬＳＩ内部で使用されていないパッドである。尚、パッド５０２Ａ、５０２Ｂ及び５０２Ｃのそれぞれの上にはバンプ５０３Ａ、５０３Ｂ及び５０３Ｃが形成されている。ここで、本実施形態の特徴として、配線５０４と電気的に接続されていないパッド５０２Ａ及び５０２Ｃは、その上のバンプ５０３Ａ及び５０３Ｃと共に、ＬＳＩ設計の途中で削除されている。従って、本実施形態の半導体集積回路装置においては、パッド５０２Ｂを含む全てのパッド５０２が配線５０４と電気的に接続されている。
【００９４】
本実施形態によると、全てのパッド５０２が配線５０４と電気的に接続されているため、言い換えると、配線５０４と電気的に接続されていないパッド５０２が予め削除されている。このため、削除したパッド５０２の下側に配置されたトランジスタの特性変動や誤動作等の影響を考慮する必要がなくなる。従って、チップ表面に配置したパッド５０２からチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド５０２からの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【００９５】
以下、本実施形態の半導体集積回路装置の設計方法の一例について説明する。図１１は、配線と電気的に接続されていないパッドを削除する設計方法のフローチャートである。
【００９６】
まず、エリアパッド配置後且つ配線後のレイアウトデータＤ５０１を用いて、配線未接続パッド座標抽出工程Ｓ５０１において、配線と電気的に接続されていないパッドの座標を抽出する。
【００９７】
次に、抽出されたパッド座標を用いて、パッド削除工程Ｓ５０２において、配線と電気的に接続されていないパッドを削除する。これにより、図１０に示すような構造を持つパッド削除レイアウトデータＤ５０２（エリアパッド配置後且つ配線後のレイアウトデータＤ５０１から、配線５０４と電気的に接続されていないパッド５０２Ａ及び５０２Ｃが削除されたデータ）を作成することができる。尚、削除するパッドは複数あってもよい。
【００９８】
（第３の実施形態の第１変形例）
以下、本発明の第３の実施形態の第１変形例に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
【００９９】
本変形例では、エリアパッドからの応力を考慮した半導体集積回路装置として、配線と電気的に接続されていないパッド上のバンプが削除されていることを特徴とする半導体集積回路装置について説明すると共に当該半導体集積回路装置の設計方法について説明する。
【０１００】
図１２は、本変形例の半導体集積回路装置の上面図である。図１２に示すように、複数の入出力セル６０１を有する半導体チップ６００の表面上に複数のパッド６０２が形成されていると共に、各パッド６０２上にバンプ６０３が形成されている。また、半導体チップ６００の表面上には、複数の入出力セル６０１の少なくとも一部と複数のパッド６０２の少なくとも一部とを電気的に接続する配線６０４が形成されている。
【０１０１】
具体的には、本変形例において、ＬＳＩ設計の当初の段階では、パッド６０２Ｂを含むパッド６０２は配線（パッド間再配線）６０４と電気的に接続されている一方、パッド６０２Ａ及び６０２Ｃは配線（パッド間再配線）６０４と電気的に接続されていない。すなわち、パッド６０２Ａ及び６０２Ｃは、ＬＳＩ内部で使用されていないパッドである。尚、パッド６０２Ａ、６０２Ｂ及び６０２Ｃのそれぞれの上にはバンプ６０３Ａ、６０３Ｂ及び６０３Ｃが形成されている。ここで、本変形例の特徴として、配線６０４と電気的に接続されていないパッド６０２Ａ及び６０２Ｃ上のバンプ５０３Ａ及び５０３Ｃは、ＬＳＩ設計の途中で削除されている。従って、本変形例の半導体集積回路装置においては、配線６０４と電気的に接続されているパッド６０２の上に選択的にバンプ６０３が設けられている
本変形例によると、配線６０４と電気的に接続されているパッド６０２の上に選択的にバンプ６０３が設けられているため、言い換えると、配線６０４と電気的に接続されていないパッド６０２の上からはバンプ６０３が予め削除されているため、チップ表面に配置したパッド６０２からチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド６０２からの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【０１０２】
以下、本変形例の半導体集積回路装置の設計方法の一例について説明する。図１３は、配線と電気的に接続されていないパッド上からバンプを削除する設計方法のフローチャートである。
【０１０３】
まず、エリアパッド配置後且つ配線後のレイアウトデータＤ６０１を用いて、配線未接続パッド座標抽出工程Ｓ６０１において、配線と電気的に接続されていないパッドの座標を抽出する。これにより、図１２に示すような構造を持つ対策後レイアウトデータ（配線と電気的に接続されていないパッド上からバンプが削除された状態のレイアウトデータ）を生成可能な、未接続バンプ座標データＤ６０２を作成することができる。尚、バンプが削除されるパッドは複数あってもよい。
【０１０４】
（第３の実施形態の第２変形例）
以下、本発明の第３の実施形態の第２変形例に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
【０１０５】
本変形例では、エリアパッドからの応力を考慮した半導体集積回路装置として、配線と電気的に接続されていないパッド上のバンプの径を小さくしたことを特徴とする半導体集積回路装置について説明すると共に当該半導体集積回路装置の設計方法について説明する。
【０１０６】
図１４は、本変形例の半導体集積回路装置の上面図である。図１４に示すように、複数の入出力セル７０１を有する半導体チップ７００の表面上に複数のパッド７０２が形成されていると共に、各パッド７０２上にバンプ７０３が形成されている。また、半導体チップ７００の表面上には、複数の入出力セル７０１の少なくとも一部と複数のパッド７０２の少なくとも一部とを電気的に接続する配線７０４が形成されている。
【０１０７】
具体的には、本変形例において、ＬＳＩ設計の当初の段階では、パッド７０２Ｂを含むパッド７０２は配線（パッド間再配線）７０４と電気的に接続されている一方、パッド７０２Ａ及び７０２Ｃは配線（パッド間再配線）７０４と電気的に接続されていない。すなわち、パッド７０２Ａ及び７０２Ｃは、ＬＳＩ内部で使用されていないパッドである。尚、パッド７０２Ａ、７０２Ｂ及び７０２Ｃのそれぞれの上にはバンプ７０３Ａ、７０３Ｂ及び７０３Ｃが形成されている。ここで、本変形例の特徴として、配線７０４と電気的に接続されていないパッド７０２Ａ及び７０２Ｃ上には、その他のパッド７０２と比べて、より径の小さいバンプ７０３Ａ及び７０３Ｃが形成されている。
【０１０８】
本変形例によると、配線７０４と電気的に接続されていないパッド７０２の上には、その他のパッド７０２と比べて、より径の小さいバンプ７０３が形成されているため、チップ表面に配置したパッド７０２からチップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド７０２からの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【０１０９】
以下、本変形例の半導体集積回路装置の設計方法の一例について説明する。図１５は、配線と電気的に接続されていないパッド上のバンプの径を小さくする設計方法のフローチャートである。
【０１１０】
まず、エリアパッド配置後且つ配線後のレイアウトデータＤ７０１を用いて、配線未接続パッド座標抽出工程Ｓ７０１において、配線と電気的に接続されていないパッドの座標を抽出する。これにより、図１４に示すような構造を持つ対策後レイアウトデータ（配線と電気的に接続されていないパッド上のバンプの径を小さくした状態のレイアウトデータ）を生成可能な、未接続バンプ座標データＤ７０２を作成することができる。尚、径の小さいバンプが設けられるパッドは複数あってもよい。
【０１１１】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体集積回路装置及びその設計方法について、図面を参照しながら詳細に説明する。
【０１１２】
本実施形態では、エリアパッドからの応力を考慮した半導体集積回路装置として、階層ブロックが単体動作できるように当該階層ブロック内に入出力セル、パッド及び配線（入出力セルとパッドとを電気的に接続する配線）が配置されていることを特徴とする半導体集積回路装置について説明すると共に当該半導体集積回路装置の設計方法について説明する。
【０１１３】
図１６は、本実施形態の半導体集積回路装置の上面図である。図１６に示すように、複数の入出力セル８０１を有する半導体チップ８００の表面上に複数のパッド８０２が形成されていると共に、各パッド８０２上にバンプ８０３が形成されている。また、半導体チップ８００の表面上には、複数の入出力セル８０１の少なくとも一部と複数のパッド８０２の少なくとも一部とを電気的に接続する配線８０４が形成されている。
【０１１４】
ここで、本実施形態の特徴として、階層ブロック８０５内において、パッド８０２Ａは配線（パッド間再配線）８０４Ａを通じて入出力セル８０１と電気的に接続されている。すなわち、階層ブロック８０５は、ブロック単体として、パッド８０２Ａ及びパッド間配線８０４Ａを有していると共に、ブロック単体として動作できる機能を持つように入出力セル８０１、パッド８０２Ａ及びパッド間配線８０４Ａの接続関係が設定されている。尚、パッド８０２Ａ上にはバンプ８０３Ａが形成されている。また、半導体チップ８００上には、階層ブロック８０５と同様の構造を持つ他の階層ブロックが配置されている。
【０１１５】
本実施形態によると、階層ブロック８０５内の配置対象にパッド８０２Ａを含めるため、パッド８０２Ａから半導体チップ８００内部へ加わる応力の影響を階層ブロック８０５内に限定して検討することが可能となる。すなわち、各階層ブロックに対してパッド８０２の影響を個別にフィードバックしながら設計を行うことが可能となるので、タイミング信頼性の劣化を抑制することができる。
【０１１６】
以下、本実施形態の半導体集積回路装置の設計方法の一例について説明する。図１７は、階層ブロックが単体動作できるように当該階層ブロック内に入出力セル、パッド及び配線（入出力セルとパッドとを電気的に接続する配線）を配置する設計方法のフローチャートである。
【０１１７】
まず、階層ブロック内エリアパッド配置後且つ配線後のレイアウトデータＤ８０１として、階層ブロック内におけるパッド配置及びパッド間再配線を完了したデータを作成しておくと共に、当該データ内に、パッド配置を除外可能な層データを挿入しておく。
【０１１８】
次に、トップ階層エリアパッド配置工程Ｓ８０１において、階層ブロック内におけるパッド配置を除外可能な層データ以外の他の座標領域にパッドを配置する。これにより、図１６に示すように階層ブロック内にパッドが存在する場合でも、トップ階層にパッドを追加配置可能な構造を実現できるトップ階層エリアパッド配置後データＤ８０２を得ることができる。
【０１１９】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
【０１２０】
本実施形態では、エリアパッドからの応力を考慮した半導体集積回路装置として、パッド上の開口部（保護膜に形成された開口部）の形状が、４つ以上の角部を有する多角形又は円形であることを特徴とする半導体集積回路装置について説明する。
【０１２１】
図１８は、本実施形態の半導体集積回路装置の上面図、具体的には、複数の入出力セルを有しており且つ表面上に複数のパッドが形成された半導体チップのパッド形成領域の上面図である。尚、複数の入出力セルの少なくとも一部と複数のパッドの少なくとも一部とは、半導体チップの表面上に形成された配線を通じて電気的に接続されており、半導体チップの表面は、各パッドの上に開口部を有する保護膜によって覆われている。
【０１２２】
図１８に示すように、本実施形態の半導体集積回路装置において、パッド９０１上の開口部（保護膜に形成された開口部）９０２の形状は円形である。ここで、開口部９０２の形状を、円形に近い多角形、具体的には、４つ以上の角部を有する多角形にしてもよい。
【０１２３】
前述の特徴により、開口部９０２内（図１の範囲Ｂに相当）でパッド９０１に加わる応力を均一化できるので、局所的な応力増加（集中）に起因するチップ内部素子のタイミングばらつきの増大を抑制することができる。従って、ＬＳＩの動作不具合が発生しにくくなるので、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド９０１からの応力に対応した処置をすることによって、コストを抑制しつつ、前述の効果を得ることができる。
【０１２４】
尚、本実施形態において、パッド上の開口部の形状を多角形とする場合、八角形や十角形等の、より円形に近い形状を用いる方がより効果的である。
【０１２５】
また、本発明の趣旨を逸脱しない範囲で、以上に述べた第１〜第５の実施形態（変形例を含む）における各構成要素を任意に組み合わせても良いことは言うまでもない。
【産業上の利用可能性】
【０１２６】
本発明は、半導体集積回路装置、特にパッドの下側にトランジスタ等から構成される半導体回路が形成されている半導体集積回路装置及びその設計方法に好適なものである。
【図面の簡単な説明】
【０１２７】
【図１】図１は、本発明の第１の実施形態に係る半導体集積回路装置の断面図である。
【図２】図２は、本発明の第１の実施形態に係る半導体集積回路装置の設計方法の一例を示すフローチャートである。
【図３】図３は、本発明の第１の実施形態に係る半導体集積回路装置の設計方法の他例を示すフローチャートである。
【図４】図４は、本発明の第２の実施形態に係る半導体集積回路装置の上面図である。
【図５】図５は、本発明の第２の実施形態に係る半導体集積回路装置の設計方法を示すフローチャートである。
【図６】図６は、本発明の第２の実施形態の第１変形例に係る半導体集積回路装置の上面図である。
【図７】図７は、本発明の第２の実施形態の第１変形例に係る半導体集積回路装置の設計方法を示すフローチャートである。
【図８】図８は、本発明の第２の実施形態の第２変形例に係る半導体集積回路装置の上面図である。
【図９】図９は、本発明の第２の実施形態の第２変形例に係る半導体集積回路装置の設計方法を示すフローチャートである。
【図１０】図１０は、本発明の第３の実施形態に係る半導体集積回路装置の上面図である。
【図１１】図１１は、本発明の第３の実施形態に係る半導体集積回路装置の設計方法を示すフローチャートである。
【図１２】図１２は、本発明の第３の実施形態の第１変形例に係る半導体集積回路装置の上面図である。
【図１３】図１３は、本発明の第３の実施形態の第１変形例に係る半導体集積回路装置の設計方法を示すフローチャートである。
【図１４】図１４は、本発明の第３の実施形態の第２変形例に係る半導体集積回路装置の上面図である。
【図１５】図１５は、本発明の第３の実施形態の第２変形例に係る半導体集積回路装置の設計方法を示すフローチャートである。
【図１６】図１６は、本発明の第４の実施形態に係る半導体集積回路装置の上面図である。
【図１７】図１７は、本発明の第４の実施形態に係る半導体集積回路装置の設計方法を示すフローチャートである。
【図１８】図１８は、本発明の第９の実施形態に係る半導体集積回路装置の上面図である。
【図１９】図１９は、従来のフリップチップ構造を示す平面図である。
【図２０】図２０は、従来のフリップチップ構造を用いたチップとパッケージとを接続した様子を示す断面図である。
【符号の説明】
【０１２８】
１００  半導体チップ
１０１  パッド
１０２  バンプ
１０３  第１種別のセル
１０４  保護膜
１０５  金属メッキ層
１０６  第２種別のセル
２００  半導体チップ
２０１  入出力セル
２０２  パッド
２０３  配線
３００  半導体チップ
３０１  入出力セル
３０２  パッド
３０３  バンプ
３０４  配線
４００  半導体チップ
４０１  入出力セル
４０２  パッド
４０３  バンプ
４０４  配線
５００  半導体チップ
５０１  入出力セル
５０２  パッド
５０３  バンプ
５０４  配線
６００  半導体チップ
６０１  入出力セル
６０２  パッド
６０３  バンプ
６０４  配線
７００  半導体チップ
７０１  入出力セル
７０２  パッド
７０３  バンプ
７０４  配線
８００  半導体チップ
８０１  入出力セル
８０２  パッド
８０３  バンプ
８０４  配線
８０５  階層ブロック
９０１  パッド
９０２  開口部
【図１】
2010141016.tif 000003
【図２】
2010141016.tif 000004
【図３】
2010141016.tif 000005
【図４】
2010141016.tif 000006
【図５】
2010141016.tif 000007
【図６】
2010141016.tif 000008
【図７】
2010141016.tif 000009
【図８】
2010141016.tif 000010
【図９】
2010141016.tif 000011
【図１０】
2010141016.tif 000012
【図１１】
2010141016.tif 000013
【図１２】
2010141016.tif 000014
【図１３】
2010141016.tif 000015
【図１４】
2010141016.tif 000016
【図１５】
2010141016.tif 000017
【図１６】
2010141016.tif 000018
【図１７】
2010141016.tif 000019
【図１８】
2010141016.tif 000020
【図１９】
2010141016.tif 000021
【図２０】
2010141016.tif 000022
【手続補正書】
【提出日】平成22年2月17日(2010.2.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１２
【補正方法】変更
【補正の内容】
【請求項１２】
請求項１〜３、６、８又は１０のいずれか１項に記載の半導体集積回路装置において、
前記第１種別のセルは、ＥＳＤ保護セル、面積率調整セル、電源容量セル、入力Ｔｉｅ固定されたセル及びレベルシフタのうちの少なくとも１つであることを特徴とする半導体集積回路装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】
請求項１〜３、６、８、１０又は１２〜１４のいずれか１項に記載の半導体集積回路装置において、
前記半導体チップの表面は、前記各パッドの上に開口部を有する保護膜によって覆われており、
前記各パッドの上には前記開口部を埋めるように金属メッキ層が形成されており、
前記金属メッキ層上にバンプが形成されていることを特徴とする半導体集積回路装置。