(57)【要約】【課題】容量素子のサイズの増大化を生ぜしめることなく、しかも製造工程数を増加させずに、極めて容量の大きい容量素子を容易に得ることができ、微細化及び高集積化の要請に応えることが可能な電子装置を実現する。【解決手段】通常の容量絶縁膜の成膜温度よりも高い４３０℃以上５００℃以下の範囲内の成膜温度で、下部電極膜１上に絶縁材料を堆積して、下部電極膜１の上面との間で微細な隙間２ｂを複数有し、隙間２ｂに伴って上面２ａが凹凸状とされた誘電体膜２を形成する。【選択図】図１
2010205763.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に下部電極を形成する工程と、
前記下部電極上に容量絶縁膜を形成するに際して、前記下部電極のとの間に隙間が形成され、凹凸状の表面形状となる成膜温度で前記容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と
を含むことを特徴とする電子装置の製造方法。
【請求項２】
前記成膜温度が４３０℃以上５００℃以下の範囲内の温度であることを特徴とする請求項１に記載の電子装置の製造方法。
【請求項３】
前記上部電極は、その下面が前記容量絶縁膜の前記上面の形状に倣った凹凸状とされることを特徴とする請求項１又は２に記載の電子装置の製造方法。
【請求項４】
前記下部電極は、その上面が平坦とされることを特徴とする請求項１〜３のいずれか１項に記載の電子装置の製造方法。
【請求項５】
下部電極と、
上部電極と、
前記下部電極と前記上部電極との間に挟まれた容量絶縁膜と
を含む容量素子を備え、
前記容量絶縁膜は、前記下部電極との間に隙間が形成され、凹凸状の表面形状とされていることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を備えた電子装置及びその製造方法に関し、特にＭＩＭ（Metal Insulator Metal：金属膜−絶縁膜−金属膜）型の容量素子を備えた電子装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、移動体通信分野等に用いられる高周波アナログ集積回路では、機能素子として、高い周波数信号を扱うために高速動作する能動素子は勿論のこと、抵抗、容量素子であるキャパシタ等の受動素子が必要とされる。このような集積回路では動作スピードの向上や低消費電力化などを達成するため、寄生抵抗、寄生容量の削減が必須である。なかでも容量素子においては、従来のＭＯＳ型キャパシタに対し、寄生抵抗、寄生容量が著しく小さいＭＩＭ（Metal-Insulator-Metal）キャパシタが一般的に用いられるようになりつつある。このＭＩＭキャパシタは、例えばＰＩＰ（Poly-silicon Insulator Poly-silicon：多結晶シリコン膜−絶縁膜−多結晶シリコン膜）型のキャパシタに較べて、電極が低抵抗であり、しかも半導体の空乏層に起因するような容量変動がない等の優れた性質を有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３４９２５７号公報
【特許文献２】特開平５−２９５４３号公報
【特許文献３】特開昭６１−１９８６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年では、ＭＩＭキャパシタに対する大容量化の要請が高まっている。この要請に応えるため、従来では、下部電極及び上部電極の表面積を大きくしたり、下部電極及び上部電極の一方又は双方を厚く形成して、容量の増大化を図ることが考えられていた。しかしながら、前者の手法ではチップ表面におけるＭＩＭキャパシタの占有面積の増加を招き、ひいてはチップサイズが大きくなる。後者の手法ではＭＩＭキャパシタの高さが増すことで大きな段差を生ぜしめ、同様にチップサイズが大きくなる。このことは、半導体装置に代表される電子装置に対する微細化及び高集積化の要請に反する結果となる。
【０００５】
本発明では、上記の課題に鑑みてなされたものであり、容量素子のサイズの増大化を生ぜしめることなく、しかも製造工程数を増加させずに、極めて容量の大きい容量素子を容易に得ることができ、微細化及び高集積化の要請に応えることが可能な電子装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
電子装置の製造方法の一態様は、基板の上方に下部電極を形成する工程と、前記下部電極上に容量絶縁膜を形成するに際して、前記下部電極との間に隙間が形成され、凹凸状の表面形状となる成膜温度で前記容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程とを含む。
【０００７】
電子装置の一態様は、下部電極と、上部電極と、前記下部電極と前記上部電極との間に挟まれた容量絶縁膜とを含む容量素子を備え、前記容量絶縁膜は、前記下部電極との間に隙間が形成され、凹凸状の表面形状とされている。
【発明の効果】
【０００８】
上記の各態様によれば、容量素子のサイズの増大化を生ぜしめることなく、しかも製造工程数を増加させずに、極めて容量の大きい容量素子を低コストで容易に得ることができ、微細化及び高集積化の要請に応えることが可能な信頼性の高い電子装置が実現する。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の基本骨子を説明するための工程図である。
【図２】隙間による段差の断面写真を示す図である。
【図３】本実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１０】
−本実施形態の基本骨子−
本実施形態では、ＭＩＭキャパシタの電極材料として、耐熱性導電材料、ここではＴｉＮが適用できることを利用して、ＭＩＭキャパシタのサイズを大きくすることなく、しかも製造工程数を増加させることなく、大容量のＭＩＭキャパシタを実現する。
図１は、本実施形態の基本骨子を説明するための工程図である。
【００１１】
図１（ａ）に示すように、基板上方の層間絶縁膜等の下地絶縁膜４上に、耐熱性の導電材料、ここではＴｉＮを堆積し、下部電極膜１を形成する。下部電極膜１は上面１ａが例えば平坦に形成される。
次に、ＳｉＯ，ＳｉＣ，ＳｉＮ等の絶縁材料を用いて、容量絶縁膜となる誘電体膜２を形成する。本実施形態では、通常、ＭＩＭキャパシタの容量絶縁膜を形成する際よりも高い成膜温度とした処理条件により、絶縁材料を堆積する。詳細には、成膜温度を４３０℃以上の温度として、下部電極膜１上に絶縁材料を堆積する。通常、容量絶縁膜の成膜温度は３００℃以上３５０℃以下程度であるが、成膜温度を４３０℃以上に設定することにより、下面２ｂと下部電極膜１の平坦な上面１ａとの間で微細な隙間２ｃが複数形成され、隙間２ｃに伴って表面形状（上面２ａの形状）が凹凸状とされた誘電体膜２が形成される。成膜温度が４３０℃より低温であれば、上面２ａを所期の凹凸状に形成することができない。上面２ａが所期の凹凸状の誘電体膜２を確実に形成すること、及び膜質への影響を考慮すれば、４５０℃以上５００℃以下が最も適している。
【００１２】
誘電体膜２は、上面２ａが凹凸状に形成されることにより、平坦な誘電体膜に較べて実質的に大きな表面積を有する。本実施形態では、上面２ａの凹凸形状を得るための特別な工程を付加することなく、成膜工程で特別な処理を要することもなく、成膜温度を所定の高温に設定して成膜するだけで、占有面積を変えずに実質的な表面積の大きい誘電体膜２が得られる。
【００１３】
続いて、図１（ｂ）に示すように、誘電体膜２上に例えば下部電極膜１と同じ導電材料を堆積し、上部電極膜３を形成する。誘電体膜２の上面２ａの凹部分を埋め込むように導電材料が堆積され、上部電極膜３は、その下面３ａが誘電体膜２の上面２ａの形状に倣った凹凸状に形成される。
【００１４】
上部電極膜３、誘電体膜２及び下部電極膜１を適宜リソグラフィー及びエッチングにより加工することにより、ＭＩＭキャパシタが形成される。このＭＩＭキャパシタでは、誘電体膜２が上面２ａの凹凸形状により大きな表面積を有しており、上部電極と誘電体膜２との界面が当該凹凸形状に倣った形状とされて、同様に大きな表面積となる。ＭＩＭキャパシタは、この構成により、同一のサイズ（上面積及び側面積）の従来のＭＩＭキャパシタに較べて、極めて大きな容量を有する。
【００１５】
図２は、電極部と絶縁膜部の断面を走査型電子顕微鏡（ＳＥＭ）で撮影したものである。
下部電極膜と誘電体膜との間に微細な隙間が形成され、誘電体膜が、その上面に凹凸（段差）を有する形状に形成されていることが確認できる。
【００１６】
ＭＩＭキャパシタに関しては、例えば特許文献１〜３のような技術がある。ここで、特許文献３では、容量絶縁膜に段差を形成して大きな容量を確保する技術が開示されているが、当該段差は下部電極下の絶縁膜にエッチングにより段差を形成することで得られるものである。従って、必然的に製造工程数が増加する。
【００１７】
−具体的な実施形態−
以下、上記した基本骨子を踏まえ、具体的な実施形態について図面を参照しながら詳細に説明する。ここでは、機能素子としてＭＯＳトランジスタ及びＭＩＭキャパシタを備えた半導体装置を開示する。
図３〜図５は、本実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【００１８】
先ず、図３（ａ）に示すように、ＳＴＩ素子分離構造１２を形成した後、半導体基板１１上に機能素子であるＭＯＳトランジスタ１０を形成する。
詳細には、シリコン半導体基板１１の表層に例えばＳＴＩ（Shallow Trench Isolation）法によりＳＴＩ素子分離構造１２を形成し、素子活性領域を確定する。
次に、素子活性領域に例えば熱酸化法により薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上に例えばＣＶＤ法により多結晶シリコン膜を堆積し、多結晶シリコン膜及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。これにより、素子活性領域上にゲート絶縁膜１３を介したゲート電極１４が形成される。
【００１９】
次に、ゲート電極１４をマスクとして素子活性領域に不純物を導入する。Ｎ型不純物であれば砒素（Ａｓ+）又はリン（Ｐ+）等、Ｐ型不純物であればホウ素（Ｂ+）等を、所定の加速エネルギー及びドーズ量でイオン注入する。これにより、一対のエクステンション領域１５が形成される。
【００２０】
次に、半導体基板１１の全面に例えば絶縁膜としてシリコン酸化膜を例えばＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックする。これにより、ゲート電極１４の側面のみにシリコン酸化膜が残り、サイドウォール絶縁膜１６が形成される。
【００２１】
次に、ゲート電極１４及びサイドウォール絶縁膜１６をマスクとして素子活性領域に不純物を導入する。Ｎ型不純物であれば砒素（Ａｓ+）又はリン（Ｐ+）等、Ｐ型不純物であればホウ素（Ｂ+）等を、所定の加速エネルギー及びドーズ量でイオン注入する。これにより、エクステンション領域１５と一部重畳するように、一対のソース／ドレイン領域１７が形成される。
【００２２】
続いて、図３（ｂ）に示すように、層間絶縁膜１８、導電プラグ１８及び配線２１を順次形成する。
詳細には、ＭＯＳトランジスタ１０を覆うように、例えばＣＶＤ法により例えばシリコン酸化膜を堆積し、層間絶縁膜１８を形成する。
次に、層間絶縁膜１８をリソグラフィー及びドライエッチングにより加工し、ソース／ドレイン領域１７等の表面の一部を露出させるコンタクト孔１８ａを形成する。
【００２３】
次に、コンタクト孔１８ａの内壁面を覆うように、例えばスパッタ法により層間絶縁膜１８上にＴｉ又はＴｉＮ等、或いはこれらの積層膜を堆積し、バリア膜１９ａを形成する。
次に、バリア膜１９ａを介してコンタクト孔１８ａを埋め込むように、例えばＣＶＤ法によりタングステン（Ｗ）等を堆積する。
そして、層間絶縁膜１８を研磨ストッパーとして、Ｗ膜及びバリア膜１９ａを例えば化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）法により研磨する。これにより、コンタクト孔１８ａ内をバリア膜１９ａを介してＷで充填する導電プラグ１８が形成される。
【００２４】
次に、層間絶縁膜１８上に、例えばスパッタ法によりＴｉ又はＴｉＮ等、或いはこれらの積層膜を堆積し、バリア膜２１ａを形成する。
次に、バリア膜２１ａ上に、例えばスパッタ法によりアルミニウム（Ａｌ）又はその合金を堆積し、導電膜２１ｂを形成する。
次に、導電膜２１ｂ上に、例えばスパッタ法によりＴｉ又はＴｉＮ等、或いはこれらの積層膜を堆積し、バリア膜２１ｃを形成する。
そして、バリア膜２１ｃ、導電膜２１ｂ及びバリア膜２１ａをリソグラフィー及びドライエッチングにより加工し、配線２１を形成する。図示の例では、左側の２つの配線２１が導電プラグ１８と接続される様子を示す。
【００２５】
続いて、図３（ｃ）に示すように、層間絶縁膜２２及び導電プラグ２３を順次形成する。
詳細には、例えば配線２１を覆うように、例えばＣＶＤ法により層間絶縁膜１８上に例えばシリコン酸化膜を堆積し、層間絶縁膜２２を形成する。
次に、層間絶縁膜２２をリソグラフィー及びドライエッチングにより加工し、配線２１、図示の例では右端の配線２１の表面の一部を露出させるビア孔２２ａを形成する。
【００２６】
次に、ビア孔２２ａの内壁面を覆うように、例えばスパッタ法により層間絶縁膜１８上にＴｉ又はＴｉＮ等、或いはこれらの積層膜を堆積し、バリア膜２３ａを形成する。
次に、バリア膜２３ａを介してビア孔２２ａを埋め込むように、例えばＣＶＤ法によりタングステン（Ｗ）等を堆積する。
そして、層間絶縁膜２２を研磨ストッパーとして、Ｗ膜及びバリア膜２３ａを例えばＣＭＰ法により研磨する。これにより、ビア孔２２ａ内をバリア膜２３ａを介してＷで充填する導電プラグ２３が形成される。
【００２７】
続いて、図４（ａ）に示すように、下部電極膜２４及び誘電体膜２５を順次形成する。
詳細には、導電プラグ２３の上面を含む層間絶縁膜２２上に耐熱性の導電材料を堆積する。ここでは、耐熱性の導電材料としてＴｉＮからなる導電膜を用いる。本実施形態では、例えばスパッタ法により、例えばＴｉＮを膜厚１５０ｎｍ程度に堆積し、下部電極膜２４を形成する。層間絶縁膜２２の上面が平坦に形成されていることから、下部電極膜２４も層間絶縁膜２２の形状を反映してその上面２４ａが平坦に形成される。
【００２８】
次に、ＳｉＯ，ＳｉＣ，ＳｉＮ等の絶縁材料を用いて、容量絶縁膜となる誘電体膜２５を形成する。通常、ＭＩＭキャパシタの容量絶縁膜を形成する際よりも高い成膜温度とした処理条件、例えば４３０℃以上５００℃以下の範囲内の温度に設定する。本実施形態では、絶縁材料として例えばＳｉＯを用い、成膜温度を例えば５００℃に設定して、下部電極膜２４上に絶縁材料を膜厚４０ｎｍ程度に堆積し、誘電体膜２５を形成する。
誘電体膜２５は、下面２５ｂと下部電極膜２４の上面２４ａとの間に微細な隙間２５ｃが複数形成され、隙間２５ｃの形成に伴って上面２５ａが凹凸状に形成される。
【００２９】
続いて、図４（ｂ）に示すように、上部電極膜２６を形成する。
詳細には、誘電体膜２５上に例えば下部電極膜２４と同じ導電材料を膜厚１００ｎｍ程度に堆積し、上部電極膜２６を形成する。誘電体膜２５の上面２５ａの凹部分を埋め込むように導電材料が堆積され、上部電極膜２６は、その下面２６ａが誘電体膜２５の上面２５ａの形状に倣った凹凸状に形成される。
【００３０】
続いて、図４（ｃ）に示すように、機能素子であるＭＩＭキャパシタ２０を形成する。
詳細には、上部電極膜２６、誘電体膜２５及び下部電極膜２４を適宜リソグラフィー及びエッチングにより加工する。これにより、下部電極３１と上部電極３３との間に容量絶縁膜３２が挟持されてなるＭＩＭキャパシタ２０が形成される。下部電極３１は、その上面３１ａが平坦とされている。容量絶縁膜３２は、下面３２ａと下部電極３１の上面３１ａとの間に微細な隙間３２ｃが複数形成され、隙間３２ｃの形成に伴って上面３２ａが凹凸状とされている。上部電極３３は、その下面３３ａが容量絶縁膜３２の上面３２ａの形状に倣った凹凸状とされている。ＭＩＭキャパシタ２０では、下部電極３１が導電プラグ２３と接続されている。
【００３１】
続いて、図５に示すように、層間絶縁膜２７、導電プラグ２８、配線２９及び層間絶縁膜３４を順次形成する。
詳細には、ＭＩＭキャパシタ２０を覆うように、例えばＣＶＤ法により例えばシリコン酸化膜を堆積し、層間絶縁膜２７を形成する。
次に、層間絶縁膜２７をリソグラフィー及びドライエッチングにより加工し、ＭＩＭキャパシタ２０の上部電極３３の表面の一部を露出させるビア孔２７ａを形成する。
【００３２】
次に、ビア孔１８ａの内壁面を覆うように、例えばスパッタ法により層間絶縁膜２７上にＴｉ又はＴｉＮ等、或いはこれらの積層膜を堆積し、バリア膜２８ａを形成する。
次に、バリア膜２８ａを介してビア孔２７ａを埋め込むように、例えばＣＶＤ法によりタングステン（Ｗ）等を堆積する。
そして、層間絶縁膜２７を研磨ストッパーとして、Ｗ膜及びバリア膜２８ａを例えばＣＭＰ法により研磨する。これにより、ビア孔２７ａ内をバリア膜２８ａを介してＷで充填する導電プラグ２８が形成される。
【００３３】
次に、層間絶縁膜２７上に、例えばスパッタ法によりＴｉ又はＴｉＮ等、或いはこれらの積層膜を堆積し、バリア膜２９ａを形成する。
次に、バリア膜２９ａ上に、例えばスパッタ法によりアルミニウム（Ａｌ）又はその合金を堆積し、導電膜２９ｂを形成する。
次に、導電膜２９ｂ上に、例えばスパッタ法によりＴｉ又はＴｉＮ等、或いはこれらの積層膜を堆積し、バリア膜２９ｃを形成する。
そして、バリア膜２９ｃ、導電膜２９ｂ及びバリア膜２９ａをリソグラフィー及びドライエッチングにより加工し、配線２９を形成する。図示の例では、右側の配線２９が導電プラグ２８と接続される様子を示す。
【００３４】
次に、配線２９を覆うように、層間絶縁膜２７上に例えばＣＶＤ法により例えばシリコン酸化膜を堆積し、層間絶縁膜３４を形成する。
しかる後、導電プラグ及び更に上層の層間絶縁膜、配線等の形成を経て、半導体装置を形成する。
【００３５】
本実施形態において、配線２１，２９はいわゆるアルミ配線として形成する場合を例示したが、アルミ配線の代わりに他の配線を適用しても良い。例えば、層間絶縁膜に配線形状の溝を形成し、この配線溝内にバリア膜等を介して銅（Ｃｕ）又はその合金をメッキ成膜し、ＣＭＰ法で平坦化する、いわゆるダマシン法により配線を形成するようにしても好適である。
また、本実施形態の説明では、配線層１層上にＭＩＭを形成した説明であるが、多層配線層（複数の配線）上のＭＩＭも可能である。
【００３６】
以上説明したように、本実施形態によれば、ＭＩＭキャパシタのサイズの増大化を生ぜしめることなく、しかも製造工程数を増加させずに、極めて容量の大きいＭＩＭキャパシタ２０を容易に得ることができ、微細化及び高集積化の要請に応えることが可能な信頼性の高い半導体装置が実現する。
【００３７】
なお、本実施形態では、ＭＩＭキャパシタとして、下部電極はその下方で、上部電極はその上方で電気的接続がなされる、いわゆるスタック型のＭＩＭキャパシタを開示した。このスタック型のＭＩＭキャパシタに代えて、下部電極を上部電極よりも大きなサイズに形成し、下部電極及び上部電極について夫々の上方で電気的接続がなされる、いわゆるプレーナ型のＭＩＭキャパシタを採用しても良い。
【００３８】
また、本件のＭＩＭキャパシタを例えばメモリキャパシタに適用し、ＤＲＡＭを構成しても良い。また、本件のＭＩＭキャパシタは、例えば分布増幅器、マイクロ波集積回路、固体撮像素子等のキャパシタにも適用可能である。本件のＭＩＭキャパシタは、半導体装置以外の電子装置、例えば表面弾性波共振子、圧電薄膜共振子等のキャパシタに適用することもできる。
【産業上の利用可能性】
【００３９】
本件の各態様によれば、容量素子のサイズの増大化を生ぜしめることなく、しかも製造工程数を増加させずに、極めて容量の大きい容量素子を低コストで容易に得ることができ、微細化及び高集積化の要請に応えることが可能な信頼性の高い電子装置が実現する。
【００４０】
以下、本件の諸態様を付記としてまとめて記載する。
【００４１】
（付記１）基板の上方に下部電極を形成する工程と、
前記下部電極上に容量絶縁膜を形成するに際して、前記下部電極のとの間に隙間が形成され、凹凸状の表面形状となる成膜温度で前記容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と
を含むことを特徴とする電子装置の製造方法。
【００４２】
（付記２）前記成膜温度が４３０℃以上５００℃以下の範囲内の温度であることを特徴とする付記１に記載の電子装置の製造方法。
【００４３】
（付記３）前記絶縁材料は、ＳｉＯ，ＳｉＣ，ＳｉＮのうちから選ばれた１種であることを特徴とする付記１又は２に記載の電子装置の製造方法。
【００４４】
（付記４）前記下部電極は、前記導電材料がＴｉＮからなる導電膜であることを特徴とする付記１〜３のいずれか１項に記載の電子装置の製造方法。
【００４５】
（付記５）前記上部電極は、その下面が前記容量絶縁膜の前記上面の形状に倣った凹凸状とされることを特徴とする付記１〜４のいずれか１項に記載の電子装置の製造方法。
【００４６】
（付記６）前記下部電極は、その上面が平坦とされることを特徴とする付記１〜５のいずれか１項に記載の電子装置の製造方法。
【００４７】
（付記７）下部電極と、
上部電極と、
前記下部電極と前記上部電極との間に挟まれた容量絶縁膜と
を含む容量素子を備え、
前記容量絶縁膜は、前記下部電極との間に隙間が形成され、凹凸状の表面形状とされていることを特徴とする電子装置。
【００４８】
（付記８）前記上部電極は、その下面が前記容量絶縁膜の前記上面の形状に倣った凹凸状とされていることを特徴とする付記７に記載の電子装置。
【００４９】
（付記９）前記下部電極は、その上面が平坦とされていることを特徴とする付記７又は８に記載の電子装置。
【符号の説明】
【００５０】
１，２４  下部電極膜
２，２５  誘電体膜
１ａ，２ａ，２４ａ，２５ａ，３１ａ，３２ａ  上面
２ｂ，３ａ，２５ｂ，２６ａ，３２ｂ，３３ａ  下面
２ｃ，２５ｃ，３２ｃ  隙間
３，２６  上部電極膜
４  下地絶縁膜
１０  ＭＯＳトランジスタ
１１  半導体基板
１２  ＳＴＩ素子分離構造
１３  ゲート絶縁膜
１４  ゲート電極
１５  エクステンション領域
１６  サイドウォール絶縁膜
１７  ソース／ドレイン領域
１８，２２，２７，３４  層間絶縁膜
１８ａ  コンタクト孔
１９，２３，２８  導電プラグ
１９ａ，２１ａ，２１ｃ，２３ａ，２８ａ，２９ａ，２９ｃ  バリア膜
２０  ＭＩＭキャパシタ
２１，２９  配線
２１ｂ，２９ｂ  導電膜
２２ａ，２７ａ  ビア孔
３１  下部電極
３２  容量絶縁膜
３３  上部電極
【図１】
2010205763.tif 000003
【図３】
2010205763.tif 000004
【図４】
2010205763.tif 000005
【図５】
2010205763.tif 000006
【図２】
2010205763.tif 000007