(57)【要約】【課題】マイクロ電子デバイスの実現。【解決手段】そのための方法であって、マイクロ電子デバイスは、支持体に基礎を置き、支持体の主平面に平行な方向において、ゲルマニウム濃度勾配をみせる少なくとも１種の半導体帯域を含み、方法は、  ａ）支持体上への、１種またはそれよりも多い穴を含む少なくとも１種の酸化マスキング層の形成であり、穴は、傾斜のある側面を含み、およびＳｉに基づく少なくとも１種の第１の半導体帯域を現わし、  ｂ）Ｓｉに基づく前記第１の半導体帯域上のＳｉ１−ｘＧｅｘ（式中０＜ｘ）に基づく少なくとも１種の第２の半導体帯域の形成、  ｃ）前記マスキング層を通じた前記第１の半導体帯域および第２の半導体帯域の熱酸化を具える。【選択図】図１Ｆ
2010074166.tif 000002
【特許請求の範囲】
【請求項１】
マイクロ電子デバイスの実現のための方法であって、マイクロ電子デバイスは、支持体に基礎を置き、支持体の主平面に平行な方向において、ゲルマニウム濃度勾配をみせる少なくとも１種の半導体帯域（２４０、３４０、４４０、７４０、８４０，９４０）を含み、ゲルマニウム（Ｇｅ）の含量は前記半導体帯域の中央部から周囲部にかけて増加するものであり、方法は、
ａ）１種またはそれよりも多い穴（１１２，１１４）を含む少なくとも１種の酸化マスキング層（２０８）の支持体上への形成であり、穴は、傾斜のある側面（１２１、１２２）を含み、および中央部分および周囲部分をもつ少なくとも１種の第１のＳｉに基づく半導体帯域（１２０、２２０）を現わし、前記周囲部分は中央部分の厚さよりも薄い厚さをもち、
ｂ）前記第１の半導体帯域上のＳｉ１−ｘＧｅｘ（式中０＜ｘ）に基づく少なくとも１種の第２の半導体帯域（１３０、２３０）の形成、
ｃ）前記マスキング層を通じた前記第１の半導体帯域および第２の半導体帯域の熱酸化を具える、方法。
【請求項２】
前記第１の半導体帯域および前記第２の半導体帯域は、Ｓｉ厚さと比較された比率のＳｉ１−ｘＧｅｘ厚さ（ＥＳｉ１−ｘＧｅｘ／ＥＳｉ）がブロックの中央部から周囲部にかけて増加するブロックを形成する、請求項１に従う方法。
【請求項３】
前記第１の半導体帯域は｛１１ｎ｝（式中ｎ≧１）によって配向された傾斜のある側面をもつ、請求項１または２に従う方法。
【請求項４】
支持体は、支持体層（１００）、前記支持体層（１００）に基礎を置く絶縁層（１０１）および前記絶縁層に基礎を置く薄い半導体層（１０２）を含むＳＯＩ基材である、請求項１から３までのいずれか１項に従う方法。
【請求項５】
工程ａ）において、Ｓｉに基づく第１の半導体帯域（１３０）は半導体の薄層（１０２）上での成長によって形成される、請求項４に従う方法。
【請求項６】
工程ａ）は、
・  薄い半導体層における１種またはそれよりも多くの開口部の形成、
・  前記開口部において充填されるマスキング層の形成、
・  第１の半導体帯域の薄い半導体層（１０２）上での成長
を含む、請求項４に従う方法。
【請求項７】
第２の半導体帯域（１３０）は、工程ｂ）で、それが穴開口部（１１２、１１４）を超えて延在するように形成され、さらに
・  第２の半導体帯域（１３０）のマスキング層（２０８）のレベル（水準）への平坦化
を含む、請求項１から６までのいずれか１項に従う方法。
【請求項８】
方法は、加えて、工程ｂ）および工程ｃ）の間に、第１の半導体帯域を現わすように、第２の半導体帯域の厚さの、およびマスキング層の除去を含む、請求項１から７までのいずれか１項に従う方法。
【請求項９】
工程ｃ）の後に、前記マスキング層の、および酸化中に形成される少なくとも１種のＳｉＯ２層の除去が含まれる、請求項１から８までのいずれか１項に従う方法。
【請求項１０】
Ｓｉ１−ｘＧｅｘに基づく第２の半導体帯域（１３０，２３０）は５％および４０％の間のＧｅ濃度をもつ、請求項１から９までのいずれか１項に従う方法。
【請求項１１】
少なくとも１種の微斜面の半導体領域上での実現のための方法であって、１種またはそれよりも多くの前記半導体帯域は、ゲルマニウム濃度勾配を、支持体の主平面に平行な方向においてみせ、請求項１から１０までのいずれか１項に従う方法を用いて形成される、方法。
【請求項１２】
少なくとも１種のヘテロ接合の実現のための方法であって、ヘテロ接合は、支持体の主平面に平行な方向において、第１のゲルマニウム濃度勾配をみせる少なくとも１種の所定の半導体帯域、前記所定の帯域の隣の、支持体の主平面に平行な方向において第２のゲルマニウム濃度をみせる少なくとも１種の他の半導体帯域から形成され、前記所定の帯域および前記他の帯域は、請求項１から１０までのいずれか１項に従う方法を用いて形成される、方法。
【請求項１３】
少なくとも１種のＭＯＳトランジスタの実現のための方法であって、ＭＯＳトランジスタは、支持体の主平面に平行な方向において第１のゲルマニウム濃度勾配をみせる１種またはそれよりも多くの前記半導体帯域から、請求項１から１０までのいずれか１項に従う方法を用いて形成される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロエレクトロニクス分野に、より一層具体的には、水平方向Ｇｅ濃度勾配を含む半導体帯域を備えているマイクロエレクトロニック（マイクロ電子）デバイスの実現に関する。
【０００２】
本発明はまた、そのような半導体帯域からの位置的に（locally）方向を変えられた(disoriented、無配向)表面を実現する改善された方法も提供する。
【背景技術】
【０００３】
技術の現状として、マイクロ電子デバイスに、Ｓｉ１−ｂＧｅｂに基づく半導体帯域を備えさせることは有益であり、それは一方ではこの物質（材料）が良好な電荷輸送の特性、とりわけ、シリコンよりも良好な電荷担体（キャリア）移動度を所有し、そして他方ではこの物質が良好な機械的特性を所有し、そして例えば  Ｓｉに基づく隣接する層に機械的ひずみを及ぼすために用いうる限りにおいてである。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Tezuka（テヅカ）ら、“A novel fabrication technique of ultrathin and relaxed SiGe Buffer layers with high Ge fraction for sub-100 nm strained Silicon on Insulator MOSFETs（絶縁体のＭＯＳＦＥＴｓ上のサブ１００ｎｍの緊張したシリコンのための高Ｇｅフラクション（画分）を有する極薄および緩和ＳｉＧｅバッファ層の新しい作製技術）”、Japanese Journal of Applied Physics（ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス）、vol. 40（第４０巻）、p 2866-2874（第２８６６−２８７４頁）、2001年
【非特許文献２】A. Erko（エー．エルコ）、N. V. Abrosimov（エヌ．ブイ．アルボジモブ）およびV. Alex（ブイ．アレックス）、Cryst. Res. Technol.（クリスタルリサーチテクノロジー）、“Laterally graded SiGe crystals for high resolution synchrotron Optics（高分解能シンクロトロン光学のための横方向等級付けＳｉＧｅ結晶）”、37(2002年)7  685
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲルマニウムを伴って強化された（enriched with）Ｓｉ１−ｂＧｅｂに基づく半導体帯域の実現は、ゲルマニウム凝縮と呼ばれる方法を用いることで知られ、そこではＳｉ１−ａＧｅａに基づく帯域の熱酸化が遂行される。そのような方法は、例えば、Tezuka et alによる文献、すなわち“A novel fabrication technique of ultrathin and relaxed SiGe Buffer layers with high Ge fraction for sub-100 nm strained Silicon on Insulator MOSFETs”に記載されている。
【０００６】
この文献には、縦方向Ｇｅ濃度勾配を含むＳｉＧｅに基づく帯域の実現のための方法が報告されている。
【０００７】
ＧｅおよびＳｉの前駆体ガスを用いるエピタキシーによる成長を通じて、成長中にこれらのガスの割合を変動させることによって得られる“バーチュアル（実質上の）基材”と称される層の形成が知られている。これによってもまた、Ｇｅ濃度勾配をもつＳｉ１−ｂＧｅｂに基づく半導体帯域が得られるようにできる。
【０００８】
水平方向Ｇｅ濃度勾配を有するＳｉ１−ａＧｅａに基づく帯域の実現は知られており、これは例えば、文献、すなわち、“Laterally graded SiGe crystals for high resolution synchrotron Optics”、A. Erko、N. V. AbrosimovおよびV. Alex、Cryst. Res. Technol.、37(2002)7  685において報告されている。そのような方法には、ＳｉＧｅ勾配を含むＳｉＧｅ結晶の成長が含まれる。そのような方法は、履行が困難であり、コストが高く、重大な結晶の欠陥を生じ、および２００ｍｍを超える直径の基材には不向きであるといった不利がある。
【０００９】
そこで、基材上にＧｅ濃度勾配を有する１種またはそれよりも多くの半導体帯域を作成するための新しいマイクロエレクトロニクスの方法を見出すという課題が生じる。
【課題を解決するための手段】
【００１０】
本発明の提示として、本発明は、絶縁体上のＳｉ１−ＺＧｅＺ合金に基づき、そしてＧｅ濃度ｚにおいて勾配をみせる半導体帯域の製造のための方法に関する。半導体帯域の中央部からその中央部の周囲部（periphery）にかけて、Ｇｅ含量は増加する。
【００１１】
この合金内で、ｚを、横方向において、０から１まで変動させることができる。
【００１２】
この方法には、
ａ）支持体上への、１種またはそれよりも多い穴（ホール）を含む少なくとも１種の酸化マスキング層の形成であり、ここでは、穴は、とりわけＳｉに基づき、少なくとも１種の第１の半導体帯域を現わし、およびそれには傾斜のある（inclined）側面が含まれ、および中央部分および中央部分の厚さよりも下位の厚さを有する周囲部分を具え、
ｂ）Ｓｉに基づく前記第１の半導体帯域上のＳｉ１−ｘＧｅｘ（式中０＜ｘ）に基づく少なくとも１種の第２の半導体帯域の形成、
ｃ）前記マスキングを通じた前記第１の半導体帯域および第２の半導体帯域の熱酸化
のための工程が含まれうる。
【００１３】
第１の半導体帯域および前記第２の半導体帯域は、Ｓｉ厚さと比較された比率のＳｉ１−ｘＧｅｘ厚さ（ＥＳｉ１−ｘＧｅｘ／ＥＳｉ）がブロックの中央部から周囲部にかけて増加するブロックを形成することができる。
【００１４】
支持体は、絶縁体基材、特にＳＯＩ基材上の半導体でありえ、それは支持体層、前記支持体層に基礎を置く（resting on）絶縁層、および前記絶縁層に基礎を置く薄い半導体層を含む。
【００１５】
酸化マスキング層は、第１の半導体帯域の厚さＥｓｉよりも厚い厚さ（Ｅマスク（masque））が提供されうる。
【００１６】
第１の半導体帯域は、Ｓｉに基づくものでよい薄い半導体層上に成長によって形成されるＳｉに基づく層でありうる。
【００１７】
１種の選択肢に従い、工程ａ）には、
・  基材の前記絶縁層を現わす薄い半導体層における１種またはそれよりも多くの開口部の形成、
・  前記開口部において充填されるマスキング層の形成、
・  第１の半導体帯域の薄い半導体層上での成長
が含まれうる。
【００１８】
１種の選択肢に従い、第２の半導体帯域は、工程ｂ）で、それが穴開口部分を超えて延在するように形成されえ、そこでその方法にはまた、すなわち、第２の半導体帯域の、マスキング層のレベル（水準）への研磨が含まれる。
【００１９】
１種の可能な履行で、本方法についてのものに従い、後者（latter）には、加えて、工程ｂ）および工程ｃ）の間に、すなわち、第１の半導体帯域を現わすように、第２の半導体帯域の厚さの、およびマスキング層の除去が含まれうる。
【００２０】
方法には、工程ｃ）の後に、前記マスキング層の、および酸化中に形成されるＳｉＯ２の少なくとも１種の層の除去が含まれうる。
【００２１】
履行のための１種の選択肢に従い、Ｓｉ１−ｘＧｅｘに基づく第２の半導体帯域は、５％および４０％の間のＧｅ濃度をもちうる。
【００２２】
本発明はまた、前記半導体帯域の１種またはそれよりも多くのものの上の少なくとも１種の位置的に方向を変えられた帯域の実現のための方法に関し、それは、ゲルマニウム濃度勾配を、支持体の主平面（principal plane）に平行な方向においてみせ、上述したような方法を用いて形成される。
【００２３】
本発明はまた、少なくとも１種のヘテロ接合の実現のための方法に関し、ヘテロ接合は、支持体の主平面に平行な方向において、第１のゲルマニウム濃度勾配をみせる少なくとも１種の所定の半導体帯域から、および前記所定の帯域の隣の少なくとも１種の他の半導体帯域から形成され、そしてそれは支持体の主平面に平行な方向において第２のゲルマニウム濃度をみせ、前記所定の帯域および前記他の帯域は、上述したような方法を用いて形成されている。
【００２４】
本発明はまた、少なくとも１種のＭＯＳトランジスタの実現のための方法に関し、ＭＯＳトランジスタは、１種またはそれよりも多くの前記半導体帯域からのもので、それは支持体の主平面に平行な方向において第１のゲルマニウム濃度勾配をみせ、上述したような方法を用いて形成される。
【図面の簡単な説明】
【００２５】
この発明は、製造の例の記載を読むことによってより一層良好に理解され、それらは、次の添付図面を参照しながら、純粋に情報の目的のために与えられ、決して制限的なものではない。
【図１Ａ】本発明に従う方法の例を明らかにし、それは水平方向Ｇｅ濃度勾配をみせ、およびそれはＳｉに基づく半導体帯域のどちらの側上にも位置付けられるＳｉ１−ｚＧｅｚに基づく半導体帯域を含むマイクロ電子デバイスの実現のためのものである。
【図１Ｂ】１Ａと同様である。
【図１Ｃ】１Ａと同様である。
【図１Ｄ】１Ａと同様である。
【図１Ｅ】１Ａと同様である。
【図１Ｆ】１Ａと同様である。
【図２Ａ】２Ａは、本発明に従う製造方法中での、酸化によるゲルマニウム凝縮に関与する工程の前および後におけるそれぞれのマイクロ電子デバイスを明らかにする。
【図２Ｂ】２Ｂは、本発明に従う製造方法中での、酸化によるゲルマニウム凝縮に関与する工程の前および後におけるそれぞれのマイクロ電子デバイスを明らかにする。
【図３Ａ】３Ａは、ＳＧＯＩ構造の実現のための方法を明らかにし、それは、水平方向Ｇｅ濃度勾配を有するＳｉ１−ｚＧｅｚに基づく半導体帯域を含み、そしてそれはＳｉＧｅに基づく中央帯域およびＧｅに基づく周囲帯域を含み、またはそれはＧｅを伴って高度に強化される。
【図３Ｂ】３Ｂは、ＳＧＯＩ構造の実現のための方法を明らかにし、それは、水平方向Ｇｅ濃度勾配を有するＳｉ１−ｚＧｅｚに基づく半導体帯域を含み、そしてそれはＳｉＧｅに基づく中央帯域およびＧｅに基づく周囲帯域を含み、またはそれはＧｅを伴って高度に強化される。
【図４Ａ】４Ａは、ＳＧＯＩ構造の実現のための方法を明らかにし、それは水平方向Ｇｅ濃度勾配を有するＳｉ１−ｚＧｅｚに基づく半導体帯域を含み、およびそれはＳｉに基づく中央帯域およびＧｅに基づく周囲帯域を含み、またはそれはＧｅを伴って高度に強化される。
【図４Ｂ】４Ｂは、ＳＧＯＩ構造の実現のための方法を明らかにし、それは水平方向Ｇｅ濃度勾配を有するＳｉ１−ｚＧｅｚに基づく半導体帯域を含み、およびそれはＳｉに基づく中央帯域およびＧｅに基づく周囲帯域を含み、またはそれはＧｅを伴って高度に強化される。
【図５Ａ】５Ａは、位置的に方向を変えられた表面、構造からの面の実現の例を明らかにし、それは、水平方向Ｇｅ濃度勾配を有するＳｉ１−ｚＧｅｚに基づく半導体帯域を含み、本発明に従う方法を用いて得られる。
【図５Ｂ】５Ｂは、位置的に方向を変えられた表面、構造からの面の実現の例を明らかにし、それは、水平方向Ｇｅ濃度勾配を有するＳｉ１−ｚＧｅｚに基づく半導体帯域を含み、本発明に従う方法を用いて得られる。
【図６Ａ】ＳｉＧｅ帯域におけるＧｅ濃度の効果を明らかにし、それは、本発明に従う方法の工程を用いて形成され、本発明に従う方法を用いて作成された位置的に方向を変えられた表面に角度を傾けられる（on the angle of）。
【図６Ｂ】６Ａと同様である。
【図６Ｃ】６Ａと同様である。
【図６Ｄ】６Ａと同様である。
【図７Ａ】６Ａと同様である。
【図７Ｂ】６Ａと同様である。
【図７Ｃ】６Ａと同様である。
【図７Ｄ】６Ａと同様である。
【図８】本発明に従うマイクロ電子デバイスの例を明らかにし、それは水平方向Ｇｅ濃度勾配を有するＳｉ１−ｚＧｅｚに基づく半導体帯域に基礎を置く緊張した（ひずんだ）半導体帯域を備えている。
【図９】本発明に従うデバイスの例を明らかにし、それは、水平方向Ｇｅ濃度勾配を有するＳｉ１−ｚ１Ｇｅｚ１に基づく半導体帯域に基礎を置く第１の緊張した半導体帯域、隣の水平方向Ｇｅ濃度勾配を有するＳｉ１−ｚ２Ｇｅｚ２に基づく半導体帯域に基礎を置く第２の緊張した半導体帯域を備えている接合から形成される。
【図１０】本発明に従う方法における工程の変形を明らかにし、それは傾斜のある側面を有する半導体帯域の形成を進めるために用いる。
【図１１Ａ】１１Ａは、方向を変えられてないＳｉ表面および方向を変えられたＳｉ表面をそれぞれ明らかにする。
【図１１Ｂ】１１Ｂは、方向を変えられてないＳｉ表面および方向を変えられたＳｉ表面をそれぞれ明らかにする。
【００２６】
これらの種々の図の同じ、似たまたは等価な部分には、ある図から別の図への移行を促すように同じ数値の参照を帯びさせた。
【００２７】
図面をより一層読み易くするために、図において表わされる種々の部分は必ずしも均等目盛ではない。
【発明を実施するための形態】
【００２８】
特定の具体例の詳細な記載として、次に、本発明に従う方法の、マイクロ電子デバイスを製造するための例を、図１Ａから１Ｆまでと関連して与え、それは、基材上に基礎を置くＳｉ１−ＺＧｅＺ（式中０＜ｚ≦１）に基づく１種またはそれよりも多くの半導体帯域を備えており、そしてそれは水平方向における、つまり基材（基板）に平行な方向にＧｅ濃度勾配をみせる。
【００２９】
この方法のための出発物質は、絶縁体の種類の基材上の半導体、例えば、ＳＯＩ（“シリコン・オン・インシュレーター”）タイプであり、これには、例えば、Ｓｉに基づき、誘電体物質の層、１０１、例えば、埋設ＳｉＯ２シリカ（または“埋設酸化物”）層を用いて被覆され、それ自体が薄い半導体層１０２で被覆された支持体層１００が含まれ、それは、例えば、Ｓｉに基づき、およびその厚さＥｓｉは、例えば、５および５０ナノメートルの間であり、または例えば、１０ナノメートルの程度のものである。
【００３０】
次いで、酸化マスキング層を、Ｓｉに基づく半導体層１０２上に作成する。マスキング層は、誘電体物質、例えば、ＳｉｘＮｙ、とりわけＳｉ３Ｎ４に基づくことができ、またはたぶん誘電体物質（類）の数個（５か６くらい）の層のスタック（積み重ね）でありうる少なくとも１種の層１０８で形成することができる。
【００３１】
マスキング層１０８は堆積によって作成してよく、および厚さＥｍａｓｑｕｅをもつことができ、これは、例えば、１００ナノメートルの、または数百ナノメートルの程度、または例えば、１０および５００ナノメートルの間でありうる。
【００３２】
穴１１２、１１４を次いで、誘電体物質の層１０８において作成する。穴１１２、１１４は、Ｓｉに基づく層１０２が現れるように作成する。穴１１２、１１４は、例えば、フォトリソグラフィーまたは電子ビームリソグラフィに関与する少なくとも１種の工程を含む方法によって作成しうる（図１Ａ）。
【００３３】
次いで、Ｓｉに基づく半導体帯域１２０を、穴１１２、１１４において、半導体層１０２上に形成する。
【００３４】
Ｓｉに基づくこれらの帯域１２０は、半導体層１０２上でのエピタキシーを通じた局所的（localised）Ｓｉ成長によって形成しうる。Ｓｉに基づく帯域１２０の厚さＥ′Ｓｉはマスクの厚さＥｍａｓｑｕｅよりも薄く、その結果Ｅ′Ｓｉ＜Ｅｍａｓｑｕｅである。
【００３５】
Ｓｉに基づく帯域１２０の厚さＥ′Ｓｉは、厚さＥｍａｓｑｕｅよりも薄く、例えば、５０ナノメートルの程度である。
【００３６】
Ｓｉに基づく帯域１２０は、｛１１ｎ｝、式中ｎ≧１、例えば、ｎ＝１またはｎ＝３であるものに沿って配向されうる傾斜のある側面で形成される。帯域１２０は、数十ナノメートルまたは数百ナノメートルにわたって延在することがある傾斜のある側面１２１，１２２をもちうる（図１Ｂ）。
【００３７】
帯域１２０の側面は、局所的エピタキシーを用いて得られ、低圧、例えば、１トル（Ｔｏｒｒ、１トル＝０．１３３３２２ｋＰａ）および数十のトルの間、および高温、例えば、７５０℃よりも高い高温で遂行される。
【００３８】
マスキング層１０８の側面１０９と成長面との間の角度θは、側面の形成を進めるために、８０°よりも大きく、例えば、１２０°の程度のものとして提供しうる。
【００３９】
図１０において、角度θ＝θ１、式中θ１＞９０°は、傾斜のある側面をもつ半導体帯域１２０の形成を促すために、マスキング層１００８の側面１００９の間で想定される。
【００４０】
マスキング層１００８の側面および成長面の間の角度にわたるコントロールは、選択的なプラズマエッチングに基づき、例えばＳｉＯ２（マスキングがＳｉＯ２に基づくとき）および層１０２のＳｉとの間で履行しうる。この選択性は、とりわけ、ガス混合物、例えば、Ｃｌ２−ＨＢｒ−Ｈｅ−Ｏ２−ＣＦ４に基づくものにおいて存在する酸素の割合に依存する。ガス混合物における酸素の割合を増やすことによって、８０°よりも大きな角度をマスキング層の側面および成長面の間で得ることができる。マスキング層の側面および成長面との間のこの角度のための別のコントロール因子は、エッチングプラズマおよび基材１００の間に適用される分極でありうる。
【００４１】
次いで、他のＳｉ１−ｘＧｅｘ半導体帯域（式中ｘ＞０）を、Ｓｉに基づく半導体帯域１２０上のＳｉ１−ｘＧｅｘの局所的エピタキシーを通じた成長によって、半導体帯域１２０上に形成する。
【００４２】
この製造の例において、Ｓｉ１−ｘＧｅｘに基づく帯域１３０の厚さＥＳｉ１−ｘＧｅｘを、これらの帯域１３０が穴１１２、１１４の隙間部（aperture）を超えて延在するように想定しうる。
【００４３】
エピタキシーを通じた成長は、それが、適合性の厚さ（conforming thickness）の帯域１３０の形成を導くものであるように、すなわち、一定の厚さのものでよく、そこで、帯域１３０の形状が帯域１２０の形状を再生する。Ｓｉ１−ｘＧｅｘに基づく帯域１３０はたぶん、ファセットまたは側面１３１、１３２を含むことができ、それらは平面｛３１１｝または平面｛３１１｝および｛１１１｝に沿って傾斜する。Ｓｉ１−ｘＧｅｘに基づく帯域１３０は、それらが傾斜のある側面とともにプロファイル（輪郭）をみせないように、有効な厚さＥＳｉ１−ｘＧｅｘでたぶん形成されうる。
【００４４】
Ｓｉ１−ｘＧｅｘに基づく帯域１３０は、酸化マスキング層の厚さＥｍａｓｑｕｅの程度またはそれに等しい厚さＥＳｉ１−ｘＧｅｘを伴って想定されうる。厚さＥＳｉ１−ｘＧｅｘは、それがＳｉ１−ｘＧｅｘ合金のプラスチック緩和厚さ（plastic relaxation thickness）より薄くなるように選定しうる。Ｓｉ１−ｘＧｅｘ合金は、それが、例えば、ｘについて、５および４０％の間であり、例えば、３０％の程度のＧｅ濃度を有する低Ｇｅ濃度をもつように選定しうる（図１Ｃ）。
【００４５】
３０％の程度のＧｅ濃度のために、プラスチック緩和厚さは４０ｎｍの程度でありうる。
【００４６】
ＥＳｉ１−ｘＧｅｘに基づく帯域はたぶん、Ｓｉに基づく帯域１２０が形成されるものと同じ設備において作成しうる。
【００４７】
層１０８の上側面を超えて延在する帯域１３０において、半導体材料の化学機械研磨（“ＣＭＰ”−‘化学機械平坦化’）をその後、遂行する。研磨は、それが、酸化マスキング層１０８にて止まるように遂行しえ、それは半導体帯域１３０を減らすためであり、そしてスタックド半導体帯域１２０および１３０の累積厚さＥＳｉ＋ＥＳｉ１−ｘＧｅｘを得るためであり、それは、酸化マスクの層１０８のものと等しいか、またはほぼ等しく、その結果、ＥＳｉ＋ＥＳｉ１−ｘＧｅｘ?（≒）Ｅｍａｓｑｕｅである（図１Ｄ）。
【００４８】
各々の穴１１２、１１４において、Ｓｉ帯域上のＳｉ１−ｘＧｅｘ合金に基づく帯域のスタッキングによって形成される半導体ブロックを得ることができ、これは、ブロックの中央からブロックの縁部または周囲に向かって増える、可変性（Ｓｉ１−ｘＧｅｘの厚さ／Ｓｉの厚さ）比率およびとりわけ、ある（Ｇｅの量／Ｓｉの量の）比率を有する。
【００４９】
帯域１３５は、それにわたって、その（ＥＳｉＧｅ／ＥＳｉ）比率が増え、Ｓｉ帯域１２０が傾斜のある側面をみせる場所に対応する。この帯域１３５は、数十のナノメートルおよび数百ナノメートルの間である長さをもちうる（図１Ｅ）。
【００５０】
次いで、Ｓｉ１−ｘＧｅｘに基づく半導体帯域１３０においてＧｅの局所的凝縮に関与する工程（図１Ｆ）を、例えば、選択的Ｓｉ酸化法、例えば、高温、例えば、９００℃よりも高くでのドライ酸化を用いて遂行する。
【００５１】
凝縮は、文献、すなわち、＜＜A novel fabrication technique of ultrathin and relaxed SiGe buffer layers with high Ge fraction for sub-100 nm strained silicon on insulator MOSFETs, Tezuka et al., Japanese Journal of Applied Physics, vol. 40, p 2866-2874, 2001＞＞に記載されるもののような凝縮方法を用いて遂行しうる。
【００５２】
このＧｅ凝縮を遂行するために、Ｓｉ１−ｘＧｅｘに基づく半導体帯域１３０の少なくとも１種の熱酸化工程を、層１０８において形成される酸化マスキング層を通じて、高温で遂行する。酸化温度は好ましくは、半導体帯域１３０におけるＳｉ１−ｘＧｅｘ物質の融点よりも低い。層１０８のマスキング要素またはマスキングブロックは、半導体層１０２の酸化を遅らせるか、または妨げうる。必要であれば、酸化を完全にブロックすることができる。
【００５３】
一旦、酸化工程が終了すると、Ｓｉ１−ｚＧｅｚ（式中ｚ＞ｘ）に基づく帯域が、水平な方向において変動するゲルマニウム組成またはゲルマニウムのレベル（水準）を伴って得られる。Ｓｉ１−ｚＧｅｚに基づく帯域１４０には、支持体１００に対し、または支持体の主平面に対して平行である方向においてゲルマニウム濃度勾配が続く（そこでは、支持体の主平面は、支持体１００を通り抜け、そして図１Ｆにおける直交マーカー
【数１】
2010074166.tif 000003
の平面
【数２】
2010074166.tif 000004
に平行である平面によって画成される）。
【００５４】
半導体帯域１４０において、ゲルマニウム含量は帯域１４０の中央部１４０ａから、これらの帯域１４０の周囲部１４０ｂに向けて、薄い半導体層１０２との界面近くにかけて変動し、そして増加する。
【００５５】
半導体帯域１４０は、それらの中央部でＳｉｚ１Ｇｅ１−ｚ１に基づき、そしてそれらの周囲部１４０ｂでＳｉｚ２Ｇｅ１−ｚ２に基づき、式中ｚ２＜ｚ１であり、および式中ｚ２は０に近いか、またはほぼそれに等しくてよい。
【００５６】
このように、１種の選択肢に従い、半導体帯域１４０は、Ｇｅに基づくか、またはそれらの先端部１４０ｂで、酸化マスクの近くではＧｅを伴って高度に強化される。
【００５７】
一旦、酸化工程が終了すると、Ｓｉ１−ｚＧｅｚに基づく帯域１４０は、酸化中に形成されるＳｉＯ２に基づく層１５０によって頂上を覆われる。酸化マスク、およびとりわけ、このマスクの厚さおよび組成は、このマスクによって被覆される半導体層１０２がそのままにしておかれるように想定される（図１Ｆ）。
【００５８】
酸化中に形成されるＳｉＯ２の層１５０を、酸化マスク層１０８と同様に、その後除去する。
【００５９】
次いで、ＳｉＯ２の層１５０を、例えば、ＨＦでのウェットエッチングを用いて除去しうる一方、層１０８は、それがＳｉｘＮｙに基づくとき、例えばＨ３ＰＯ４を用い、除去しうる。
【００６０】
用いる凝縮方法において、Ｓｉ１−ｚＧｅｚに基づく半導体帯域の最終的なＧｅの豊富化（enrichment）が、半導体帯域１２０において、Ｇｅの量およびＳｉの量の間の初期比に依存するように、ゲルマニウムを保有する。凝縮方法に続き、穴１１２、１１４において位置付けられる半導体帯域におけるＧｅ濃度の変動の比率（rate of variation）が、絶縁体またはＳＧＯＩ帯域１４０上のシリコンゲルマニウムの中央部から先端部にかけて増える。したがって、水平な方向でのＧｅ濃度勾配が最終的に得られる。
【００６１】
図２Ａでは、工程１Ｄにおいて形成されるデバイスの別の部分を示し、薄い半導体層１０２上に形成される酸化マスキング層１０８のブロック１０８ａでのものである。このブロック１０８ａのどちらの側上でも、傾斜のある側面１２１を含むＳｉに基づく半導体帯域１２０はそれぞれ、Ｓｉ１−ｘＧｅｘの帯域１３０によって覆われる。
【００６２】
図２Ｂにおいて、デバイスのこの別の部分を示し、一旦、ゲルマニウム凝縮工程が遂行され、そして酸化マスキング層およびＧｅ凝縮方法中に酸化によって作成されるＳｉＯ２の層が除去されたものである。
【００６３】
酸化マスク１０８のブロック１０８ａが位置付けられる場所では、薄い半導体層１０２から生産されるＳｉに基づく帯域１０２ａがある。Ｓｉに基づくこの帯域１０２ａのどちらの側上でも、半導体帯域１４０はＳｉ１−ｚＧｅｚ（式中ｚ＞ｙ）に基づくものであり、それは支持体１００の主平面に平行な水平な方向においてＧｅ濃度勾配をみせる。
【００６４】
そのような帯域は、マイクロ電子デバイスが、トランジスタのように作成されるのを可能にし、それには、機械的応力が含まれ、その一方でメッシュパラメータの連続性（continuity）が保持され、そのようにして欠陥の存在が最小にされる。
【００６５】
製造方法の別の例を図３Ａおよび３Ｂにおいて与える。
【００６６】
この変形にとって、出発物質は以前に記載したようなＳＯＩ基材でありえ、それから薄い半導体層１０２が除去され、それは１またはそれよりも多い場所でのことであり、例えば、少なくとも１種のフォトリソグラフィー工程、次いでシリコンエッチングを含む方法が用いられる。
【００６７】
次いで、酸化マスク２０８を、半導体層１０２が除去された場所で作成し、そしてしたがって、基材のＳｉＯ２層１０１上に基礎を置かれる。
【００６８】
酸化マスク２０８には、開口部が含まれ、それはそこで、薄い半導体層１０２上に、傾斜のある側面を含むＳｉに基づく半導体帯域２２０、およびＳｉに基づく帯域２２０上に基礎を置くＳｉ１−ｘＧｅｘ（式中Ｘ＞０）に基づく半導体帯域２３０を形成する（図３Ａ）。
【００６９】
半導体帯域２２０および２３０は、エピタキシーを通じた成長によって引き続けて形成することができ、それはエッチングされていない薄い半導体層１０２の一部分から始められる。
【００７０】
帯域２２０、２３０の酸化工程は、マスキング層２０８を通じて高温で遂行される。酸化工程は、薄い半導体層１０２の、および半導体帯域２２０および２３０のもので、それぞれがＳｉおよびＳｉ１−ｘＧｅｘに基づくもののシリコンを消費する。
【００７１】
マスキング層２０８は、例えば、１００ナノメートルの、または数百ナノメートルの程度の厚さをもつことができ、またはそれは、例えば、１０および５００ナノメートルでよい。
【００７２】
帯域２２０、２３０の厚さは、マスク２０８の、例えば、５０ナノメートルの程度の厚さよりも薄い。
【００７３】
一旦、酸化工程が終了し、そしてマスキング層２０８、ならびにこの酸化から得られるＳｉＯ２の層が除去されると、Ｓｉ１−ｚＧｅｚ（式中ｚ＞０）に基づく少なくとも１種の帯域が得られ、それは水平な方向において濃度勾配を含み、そしてそれは基材の絶縁層１０１上に直接的に基礎を置かれる。
【００７４】
まさに記載した製造方法の例の１種の変形（図４Ａおよび４Ｂ）に従い、埋込み酸化層    １０１上に、酸化マスキング層２０８が作成され、それは例えば、Ｓｉ３Ｎ４に基づくものであり、そしてそれは開口部を含み、そこでは、半導体のブロックが、マスキング層２０８と同じ高さで、またはほぼ同し高さで形成される。
【００７５】
半導体ブロックはＳｉに基づく帯域３３０から形成してよく、これにはＳｉ１−ｘＧｅｘに基づく帯域３４０ａおよび３４０ｂの被覆されたファセットが含まれ、そこでは、帯域３４０ａおよび３４０ｂは前記ブロックが平らであるようなものの配列をもつ。
【００７６】
半導体ブロックは、少なくとも１種の化学的機械的研磨（ＣＭＰ）工程を用い、例えば、半導体帯域２４０の図３Ａに関係して以前に記載したようなデバイスの研磨工程を通じて形成されたものでよく、これによって、酸化マスク２０８の所定の厚さ、および所定の厚さと等しいか、またはほぼ等しく、そして帯域３３０の上側面を現わすようにさせる半導体帯域２４０の厚さの除去が導かれる（図４Ａ）。
【００７７】
その後、半導体ブロックの酸化によるゲルマニウムの凝縮に関与する工程を、酸化マスキング層２０８を通じて遂行する。酸化工程を遂行し、その結果、シリコンが、Ｓｉ１−ｘＧｅｘに基づく半導体帯域３４０ａおよび３４０ｂにおいて消費される。
【００７８】
一旦、酸化工程を終了して、マスキング層２０８、ならびにゲルマニウム凝縮方法中にＳｉの酸化から得られるＳｉＯ２の層を除去する。
【００７９】
したがって、少なくとも１種の半導体帯域３４０が得られ、それには、水平な方向、つまり、支持体１００に平行であり、そして絶縁層１０１上に直接的に基礎を置かれるＧｅ濃度勾配が含まれる。中央部３４０ａでは、半導体帯域において、後者は半導体帯域２３０からの、および薄い半導体層１０２からのＳｉから作成される。
【００８０】
半導体帯域３４０の端部３４０ａ、３４０ｂは、Ｓｉ１−ｗＧｅｗ（式中ｗ＞ｙ）に基づき、および可変性の厚さのＳｉ１−ｙＧｅｙに基づく半導体帯域３３０ａ、３３０ｂの酸化に起因し、Ｇｅ濃度勾配をみせ、そこでは、Ｇｅ濃度は、半導体帯域３５０の求心性の方向において、および支持体１００に平行に増える（図４Ｂ）。
【００８１】
以前に記載したようなＧｅ濃度勾配を有する絶縁体（ＳＧＯＩ）帯域上に１種またはそれよりも多くのＳｉＧｅを含む構造は、位置的に方向を変えられた半導体帯域を製造するのに用いることができる。
【００８２】
位置的に方向を変えられた表面を局所的なエピタキシーを用いて得ることができる。以前に得られたＳｉＧｅ帯域から、位置的に方向を変えられた表面は、エッチングによってまたは酸化によって得ることができ、それらの動力学（キネティックス）はＧｅ濃度に依存する。
【００８３】
得られる表面はタイプ｛１１ｎ｝のものであり、式中ｎは数十のユニット（単位）に等しくてよい。
【００８４】
位置的に方向を変えられた帯域は、ＩＩＩ−Ｖ半導体帯域の成長支持体として用いることができる。このことは、ＩＩＩ−Ｖ半導体帯域を得ることができるが、一方で低レベルの欠陥を生じさせることを意味する。
【００８５】
そのような欠陥は、主に逆位相境界のもので、Ｓｉペンダント結合が同じ方向でないときに生じる（図１１Ａ）。
【００８６】
弱く方向を変えられた表面の使用は、それらの表面が得られ、それらはＳｉペンダント結合の大部分を同じ方向においてもつことを意味する。このようにして、欠陥の上述したタイプの生成がかなり減らされる（図１１Ｂ）。
【００８７】
水平方向Ｇｅ濃度勾配を有するＳＧＯＩ層を得るための上述の方法の１種は、次いでエッチングまたは酸化の方法が続き、それは、Ｇｅの濃度ｘに依存するＳｉ１−ｘＧｅｘの消費動力学をもち、位置的に方向を変えられた表面が使用されるのを許す。
【００８８】
微斜面（vicinal surface、近接表面）Ｓｖの実現は、水平な、またはこの帯域の主平面に平行な方向においてＧｅ濃度勾配をみせるＳｉ１−ｚＧｅｚに基づく半導体帯域４４０（図５Ａ）を用いて達成しうる。
【００８９】
そのような表面は、エッチングを用い、それらの動力学はＧｅのパーセンテージに依存し、ウェット法を用い、例えば、HF−  ＨＮＯ３−  ＣＨ３ＣＯＯＨ−ＨＮＡを使い、またはプラズマエッチング、例えば、非局在ＣＦ４プラズマエッチングを用いて作成しうる。位置的に方向を変えられた表面が得られるのを可能にするエッチング方法は、気相化学エッチング、またはＣＶＥ（“化学気相エッチング”）の方法でよく、例えば、キャリヤガスで、例えば、水素または窒素と混合したＨＣｌを用いる。このエッチングは、その動力学が、形成された水平方向Ｇｅ勾配を有する帯域におけるＧｅのパーセンテージに依存するものであり、４５０℃および９００℃の間であることができる温度にて使用しうる。エッチング温度は、７００℃よりも低いか、またはそれに等しいように選びうる。この温度では、エッチングは、異なるＧｅ濃度を有する２つのＳｉＧｅ帯域の間で選択的であるのに加え、周囲のシリコン、例えば、基材のシリコンに関して（towards）著しく選択的であり、それはシリコンのエッチングの速度が遅いこと、つまり、少なくとも０．１ｎｍ／分より小さいことを伴う。例えば、エッチング中のガス混合物の合計圧力は、２００および１０１，３００のＰａの間である。水素の分圧は、例えば、２０および２４，０００のＰａの間でありうる。エッチングガス混合物の流れは、例えば、分あたりで、標準的な数リットル（several standard litres）および標準的な数十リットルの間でよい。ＨＣ１の流れは、分あたりで、数百立方センチメートル／分および標準的な数十リットル／分の間でありうる。エッチング時間は数秒および数百秒の間でよい（図５Ｂ）。
【００９０】
１種の変形に従い、その表面はウェットパス酸化によって作成しうる。
【００９１】
方向を変えられた表面は、まさに記載した方法の１種または他のものを用いて形成しうる。
【００９２】
Ｓｉ１−ｚｉＧｅｚｉに基づく半導体帯域のＧｅの濃度ｚｉを適切に変えることによって、図３Ｂに関連して以前に記載したような構造から得られる位置的に方向を変えられた表面の角度を調整しうる。
【００９３】
図６Ａ−６Ｄおよび７Ａ−７Ｄは、ＳｉおよびＧｅの、そして異なるＧｅ濃度をもつ合金に基づく半導体帯域からの異なる角度を有する位置的に方向を変えられた表面を製造するための方法の２つの例を示す。
【００９４】
以前に記載したような上側の薄いＳｉ層１０２を有するＳＯＩ基材は、この例では、１０ｎｍの程度のものであり、出発物質として用いうる。
【００９５】
局所のＳｉエピタキシーを用い、半導体層２３０を、例えば、薄い半導体層１０２上に、２０ｎｍの程度のもので形成する。半導体帯域２３０は、１００ｎｍの程度の間隔Ｄにわたって、酸化マスキング層２０８の近くに、Ｓｉ層がその中央部からその先端部にかけて３０から１０ｎｍまで減少するようなものでよい（図６Ａおよび７Ａ）。
【００９６】
第１のケースでは、Ｓｉ１−ｘ１Ｇｅｘ１のエピタキシーを遂行し、式中ｘ１＝０．１であり、４０ｎｍの厚さを有するＳｉ１−ｘ１Ｇｅｘ１に基づく半導体帯域５４０を形成するためである。
【００９７】
第２のケースでは、Ｓｉ１−ｘ２Ｇｅｘ２のエピタキシーを遂行し、式中ｘ２＝０．２であり、４０ｎｍの厚さを有するＳｉ１−ｘ２Ｇｅｘ２に基づく半導体帯域６４０を形成するためである。
【００９８】
使用される酸化マスキング層２０８の厚さＥｍａｓｑｕｅは同様に（in turn）５０ｎｍの程度であってよく、その結果、Ｅｍａｓｑｕｅ＝ＥＳｉＧｅ＋ＥＳｉである（式中、ＥＳｉは層１０２の厚さであり、およびＥＳｉＧｅは帯域５４０および６４０の厚さである）。
【００９９】
第１のケースでは（図６Ｂ）、機械的−化学的平坦化工程の後、半導体帯域５４０を得ることができ、それは、中央領域５４０ａにおいて、Ｓｉ０．９Ｇｅ０．１の２０ｎｍの厚さをもつことができ、そしてそれは、Ｓｉの３０ｎｍの厚さに基礎を置くことができ、そして周囲領域５４０ｂにおいて、Ｓｉ０．９Ｇｅ０．１の４０ｎｍの厚さであり、１０ｎｍの厚さに基礎を置かれる。
【０１００】
第２のケースでは（図７Ｂ）、機械的−化学的平坦化工程の後、半導体帯域６４０を得ることができ、それは、中央領域６４０ａにおいて、Ｓｉ０．８Ｇｅ０．２の２０ｎｍの厚さをもつことができ、そしてそれは、Ｓｉの３０ｎｍの厚さに基礎を置きえ、そして周囲領域６４０ｂにおいて、Ｓｉ０．８Ｇｅ０．２の４０ｎｍの厚さでありえ、１０ｎｍの厚さに基礎を置かれる。
【０１０１】
次いで、酸化によるＧｅの凝縮を、例えば、１０ナノメートルの程度の厚さを有するＳｉｚＧｅ１−ｚ半導体帯域を得るように遂行する。
【０１０２】
第１のケースでは、半導体帯域５５０を得ることができ、それは、中央領域５５０ａにおいて、Ｓｉ０．８Ｇｅ０．２に基づいてよく、周囲領域５５０ｂにおいてはＳｉ０．６Ｇｅ０．４に基づいてよい（図６Ｃ）。このケースでは、Ｇｅの２つの極端な濃度の間の差は、半導体帯域５５０における２０％の程度のものである。
【０１０３】
第２のケースでは、半導体帯域６５０を得ることができ、それは、中央領域６５０ａにおいて、Ｓｉ０．４Ｇｅ０．４に基づいてよく、および周囲領域６５０ｂにおいてはＳｉ０．２Ｇｅ０．８に基づいてよい（図７Ｃ）。このケースでは、Ｇｅの２つの極端な濃度の間の差は、半導体帯域６５０において４０％の程度のものである。
【０１０４】
このようにして、１００ｎｍの幅広の程度の帯域５５０または６５０において、第１のケースでは、ある程度（２０％）の勾配Δを得ることができ、そして第２のケースでは４０％の程度の勾配Δを得ることができる。
【０１０５】
次いで、位置的に方向を変えられた表面を、前に記載したような、Ｓｉ１−ｚＧｅｚ消費動力学が濃度ｚに依存する酸化またはエッチングの方法を適用することによって形成する。
【０１０６】
得られる方向を変えられた表面の鋭さは、濃度勾配の値に依存する。第１のケースにおいて得られる半導体帯域５５０は、基材の主平面（図６Ｄにおいて直交識別子（orthogonal identifier）［Ｏ；；；］の平面［Ｏ；；］に平行な平面として画成される）と角度αを作成する領域５５２を含むことができ、それは半導体帯域５５０においてＧｅ濃度勾配に依存する。第２のケースにおいて得られる半導体領域５５０は、角度β＞α（図６Ｄにおける角度β）をもちえ、それはまた半導体帯域５５０においてＧｅ濃度勾配に依存する。
【０１０７】
以前に記載した方法の例のどれか一方（one or the other of）を用いて、Ｓｉ１−ｘＧｅｘ合金に基づく帯域を、並べて、または順に重ねて（one on top of the other）作成することができ、それらは異なるＧｅ濃度をもち、そしてそれぞれが水平方向の濃度勾配をみせる。
【０１０８】
以前に記載した方法の例のどれか一方を用いて、少なくとも１種の緊張した半導体帯域７６０はまた、とりわけ、水平方向Ｇｅ濃度勾配をみせるＳｉ１−ＺＧｅＺ合金に基づく帯域７４０上に、エピタキシーを通じた成長による例によって形成される緊張したＳｉ帯域を形成しうる。
【０１０９】
水平方向Ｇｅ濃度勾配をみせるＳｉ１−ＺＧｅＺ合金に基づく半導体帯域を含むＭＯＳトランジスタを、ソースおよびドレインの帯域において用いることができ、そこでは、ＳｉＧｅ豊富な帯域をチャネルの近くに位置付けるのが好ましく、それは後者に応力（ストレス）を加えるためであり、一方で、より一層低いＧｅ濃度を有するＳｉＧｅ帯域をソースおよびドレインの帯域の端部で位置付けて、コンタクト（接点）を促す。
【０１１０】
図１０では、水平な方向において第１のＧｅ濃度勾配をもつＳｉ１−ｚ２Ｇｅｚ２に基づく第１の半導体帯域８４０、および水平な方向において第２のＧｅ濃度勾配をもつ第２のＳｉ１−ｚ２Ｇｅｚ２半導体帯域９４０を含むｎＳｉ１−ｚ１Ｇｅｚ１−ｐＳｉ１−ｚ２Ｇｅｚ２ヘテロ接合を含むマイクロ電子デバイスを示す。帯域８４０および９４０は、基材の絶縁材層１０１に基礎を置き、そして本発明に従う方法を用いて形成された。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
2010074166.tif 000011
【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
2010074166.tif 000019
【図６Ｂ】
2010074166.tif 000020
【図６Ｃ】
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【図６Ｄ】
2010074166.tif 000022
【図７Ａ】
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【図７Ｂ】
2010074166.tif 000024
【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
2010074166.tif 000031
【外国語明細書】
2010074166000001.pdf