(57)【要約】【課題】ソースクロック信号を必要とせずにソースシンクロナス転送方式と同等以上の並列高速伝送を実現する。【解決手段】送信側集積回路と受信側集積回路を複数の伝送経路を介して接続する。前記送信側集積回路が、トグル動作の初期化パタンを全ての前記伝送経路に対して同時に送信する。前記受信側集積回路が、前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する。前記データパス毎に、前記比較結果に基づいて第１の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する。調整された前記遅延値に基づいて前記基準クロックを反転したクロックである反転クロックを調整することによりストローブ信号を生成する。【選択図】図１
2010141703.tif 000002
【特許請求の範囲】
【請求項１】
送信側集積回路と受信側集積回路が複数の伝送経路を介して接続されており、前記複数の伝送経路を用いてデータ信号を並列伝送する並列データ伝送回路であって、
前記送信側集積回路が、トグル動作の初期化パタンを全ての前記伝送経路に対して同時に送信する第１の送信手段を備え、
前記受信側集積回路が、
前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する位相差比較手段と、
前記データパス毎に、前記比較結果に基づいて第１の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する遅延コントローラと、
前記データパス毎に、前記遅延コントローラにより調整された前記遅延値に基づいて前記基準クロックを反転したクロックである反転クロックを調整することによりストローブ信号を生成する第２の可変遅延回路と、
を備えることを特徴とする並列データ伝送回路。
【請求項２】
請求項１に記載の並列データ伝送回路であって、
前記送信側集積回路が、実データ信号を全ての前記伝送経路に対して同時に送信する第２の送信手段を更に備え、
前記受信側集積回路が、
前記データパス毎に、前記ストローブ信号からライトポインタ信号を生成し、当該ストローブ信号の立ち上がりエッジで先入れ先出し回路群に前記実データ信号を取り込む、ライトポインタ信号生成手段と、
前記各データパスの中で最も前記カウンタ値が高いデータパスを選択するカウンタ最大値選択手段と、
前記最も前記カウンタ値が高いデータパスの前記位相差に基づいて第３の可変遅延回路を調整することにより、前記各先入れ先出し回路群におけるリードポインタ信号を生成するリードポインタ信号生成手段と、
を更に備えることを特徴とする並列データ伝送回路。
【請求項３】
請求項１又は２に記載の並列データ伝送回路において、前記データパス毎に、前記第１の可変遅延回路及び前記第２の可変遅延回路という２つの可変遅延回路に替えて単一の可変遅延回路を有しており、前記第１の可変遅延回路として動作する場合と、前記第２の可変遅延回路として動作する場合とで、当該単一の可変遅延回路が調整する信号を切り替えることを特徴とする並列データ伝送回路。
【請求項４】
請求項２に記載の並列データ伝送回路において、
前記カウンタ最大値選択手段及び前記第３の可変遅延回路に替えて、遅延最大値選択手段を有しており、当該遅延最大値選択手段が、前記遅延コントローラから受け取った信号から前記カウンタ値の最大値を検出し、前記カウンタ値が最大の前記遅延コントローラに対応したクロック信号を前記リードポインタ信号生成手段に出力することを特徴とする並列データ伝送回路。
【請求項５】
請求項１乃至４の何れか１項に記載の並列データ伝送回路において、当該並列データ伝送回路を搭載する装置の初期化時に前記第１の送信手段が動作することを特徴とする並列データ伝送回路。
【請求項６】
送信側集積回路と受信側集積回路が複数の伝送経路を介して接続されている並列データ伝送回路において、前記複数の伝送経路を用いてデータ信号を並列伝送する並列データ伝送方法であって、
前記送信側集積回路が、トグル動作の初期化パタンを全ての前記伝送経路に対して同時に送信する第１の送信ステップと、
前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する位相差比較ステップと、
遅延コントローラが、前記データパス毎に、前記比較結果に基づいて第１の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する遅延コントロールステップと、
第２の可変遅延回路が、前記データパス毎に、前記遅延コントローラにより調整された前記遅延値に基づいて前記基準クロックを反転したクロックである反転クロックを調整することによりストローブ信号を生成するストローブ信号生成ステップと、
を備えることを特徴とする並列データ伝送方法。
【請求項７】
請求項６に記載の並列データ伝送方法であって、
前記送信側集積回路が、実データ信号を全ての前記伝送経路に対して同時に送信する第２の送信ステップと、
前記受信側集積回路が、前記データパス毎に、前記ストローブ信号からライトポインタ信号を生成し、当該ストローブ信号の立ち上がりエッジで先入れ先出し回路群に前記実データ信号を取り込む、ライトポインタ信号生成ステップと、
カウンタ最大値選択回路が、前記各データパスの中で最も前記カウンタ値が高いデータパスを選択するカウンタ最大値選択ステップと、
リードポインタ信号生成回路が、前記最も前記カウンタ値が高いデータパスの前記位相差に基づいて第３の可変遅延回路を調整することにより、前記各先入れ先出し回路群におけるリードポインタ信号を生成するリードポインタ信号生成ステップと、
を更に備えることを特徴とする並列データ伝送方法。
【請求項８】
請求項６又は７に記載の並列データ伝送方法において、前記データパス毎に、前記第１の可変遅延回路及び前記第２の可変遅延回路という２つの可変遅延回路に替えて単一の可変遅延回路を有しており、前記第１の可変遅延回路として動作する場合と、前記第２の可変遅延回路として動作する場合とで、当該単一の可変遅延回路が調整する信号を切り替えることを特徴とする並列データ伝送方法。
【請求項９】
請求項７に記載の並列データ伝送方法において、
前記カウンタ最大値選択回路及び前記第３の可変遅延回路に替えて、遅延最大値選択ステップを有しており、当該遅延最大値選択ステップが、前記遅延コントローラから受け取った信号から前記カウンタ値の最大値を検出し、前記カウンタ値が最大の前記遅延コントローラに対応したクロック信号を前記リードポインタ信号生成回路に出力することを特徴とする並列データ伝送方法。
【請求項１０】
請求項６乃至９の何れか１項に記載の並列データ伝送方法において、当該並列データ伝送回路を搭載する装置の初期化時に前記第１の送信ステップを行うことを特徴とする並列データ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列伝送路における並列高速データ伝送方法及び並列伝送回路に関する。
【背景技術】
【０００２】
近年の高速データ伝送としては、シリアル伝送方式が主流となってきている。もっとも、シリアル伝送方式は高転送レートを実現できるが、一方で、レイテンシ（latency：応答時間）が大きくなり、データ転送のために必要な時間が長くなるという問題がある。なぜならば、シリアル伝送方式では、データ伝送をする前にパラレルシリアルエンコード処理等が必要となり、データ受信時には転送開始信号検出処理、シリアルパラレルデコード処理及び同期化処理、といった複数の処理が必要となるためである。
【０００３】
このため、高レイテンシが要求されるシステムでは、シリアル伝送方式を採用することは出来ない。このようなシステムで採用される高速並列データ伝送方式として、ソースシンクロナス（Source Synchronous）伝送方式が有名であり、現在でもメモリインタフェースであるＤＤＲ  ＳＤＲＡＭ(Double-Data-Rate Synchronous Dynamic Random Access Memory)等がこの方式を採用している（例えば特許文献１参照）。
【特許文献１】特開２０００−３４７９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したソースシンクロナス伝送方式を実現するためにはデータ信号に加えてソースクロック（ストローブ）信号が別途必要となる。そのため、実装にあたり集積回路（以下「ＬＳＩ」と記載する。）のピン数が増加するという問題がある。また、ソースクロック信号を用いて高速転送を実現するにあたり、伝送線路上で各データ信号に関してできる限り等長等遅延で配線することが必要である。そのため、伝送線路の設計に制約を与えるといった問題がある。
【０００５】
そこで、本発明は、ソースクロック信号を必要とせずにソースシンクロナス転送方式と同等以上の並列高速伝送を実現することができる並列データ伝送回路及び並列データ伝送方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の観点によれば、送信側集積回路と受信側集積回路が複数の伝送経路を介して接続されており、前記複数の伝送経路を用いてデータ信号を並列伝送する並列データ伝送回路であって、前記送信側集積回路が、トグル動作の初期化パタンを全ての前記伝送経路に対して同時に送信する第１の送信手段を備え、前記受信側集積回路が、前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する位相差比較手段と、前記データパス毎に、前記比較結果に基づいて第１の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する遅延コントローラと、前記データパス毎に、前記遅延コントローラにより調整された前記遅延値に基づいて前記基準クロックを反転したクロックである反転クロックを調整することによりストローブ信号を生成する第２の可変遅延回路と、を備えることを特徴とする並列データ伝送回路が提供される。
【０００７】
本発明の第２の観点によれば、送信側集積回路と受信側集積回路が複数の伝送経路を介して接続されている並列データ伝送回路において、前記複数の伝送経路を用いてデータ信号を並列伝送する並列データ伝送方法であって、前記送信側集積回路が、トグル動作の初期化パタンを全ての前記伝送経路に対して同時に送信する第１の送信ステップと、前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する位相差比較ステップと、遅延コントローラが、前記データパス毎に、前記比較結果に基づいて第１の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する遅延コントロールステップと、第２の可変遅延回路が、前記データパス毎に、前記遅延コントローラにより調整された前記遅延値に基づいて前記基準クロックを反転したクロックである反転クロックを調整することによりストローブ信号を生成するストローブ信号生成ステップと、を備えることを特徴とする並列データ伝送方法が提供される。
【発明の効果】
【０００８】
本発明によれば、ソースクロック信号を必要とせずにソースシンクロナス転送方式と同等以上の並列高速伝送を行うことが可能となる。
【０００９】
その理由は、並列伝送路における各データ信号間のスキュー（skew）を受信側のＬＳＩ内部に搭載した可変遅延回路にてキャンセルするためである。ここで、スキューとは同期式設計においてクロックの伝搬遅延時間の差、配線容量などの理由により発生するタイミングずれ（遅延差若しくは位相差）のことをいう。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施形態について図面を参照して詳細に説明する。
【００１１】
本発明の実施形態である並列データ伝送回路の概略は、並列伝送路における各データ信号間のスキューを受信側のＬＳＩ内部に搭載した可変遅延回路にてキャンセルし、高速データ伝送を実現するというものである。また、この可変遅延回路を、本回路が搭載されたシステムの初期化時に自動的に最適遅延値に設定されるようにしてもよい。
【００１２】
図１は、本発明の第１の実施形態である並列データ伝送回路の全体構成を示すブロック図である。
【００１３】
本実施形態は、送信側ＬＳＩ１００及び受信側ＬＳＩ３００を有する。そして、送信側ＬＳＩ１００と受信側ＬＳＩ３００は、伝送路２００を介して接続されている。
【００１４】
送信側ＬＳＩ１００は、フリップフロップ１及び２と、送信側ドライバＩ／Ｏ３及び４を有する。
【００１５】
フリップフロップ１及び２は送信側ＬＳＩのフリップフロップ(Flip Flop)回路である。なお、図中及び以下の文章ではフリップフロップを「Ｆ／Ｆ」と記載する。
【００１６】
送信側ドライバＩ／Ｏ３及び４は、送信側のドライバＩ／Ｏである。複数の並列データＤ１〜Ｄｎはこれら送信側ドライバＩ／Ｏ３及び４によって、送信側ＬＳＩ１００から受信側ＬＳＩ３００へ同タイミングで送り出される。なお、図中では説明の都合上Ｄ１の系統及びＤｎの系統の２系統を図示するが、これはあくまで例示である。本発明の実施形態は、複数の任意の系統で並列データ伝送を行うことが可能である。
【００１７】
伝送路２００は、複数の伝送経路を有している。図１では伝送経路５及び６を図示する。上述の送信側ドライバＩ／Ｏ３及び４から送信されてきた複数の並列データＤ１〜Ｄｎは、例えば配線基板やケーブル、コネクタ等で構成される伝送経路５や６を通り受信側ＬＳＩ３００に転送される。
【００１８】
受信側ＬＳＩ３００は、レシーバＩ／Ｏ７及び８と、分周回路９と、可変遅延回路１０，１１，１２，１３及び２６と、位相比較回路１４及び１５と、遅延コントローラ回路１６及び１７と、ＦＩＦＯ１８及び１９と、カウンタ最大値選択回路２７と、リードポインタ信号生成回路２８を有している。
【００１９】
ＦＩＦＯ１８及び１９は、先入れ先出し（First In First Out）回路である。ＦＩＦＯ１８は、ライトポインタ信号生成回路２０と、Ｆ／Ｆ群２２と、Ｎｔｏ１セレクタ２４とを有している。また同様に、ＦＩＦＯ１９は、ライトポインタ信号生成回路２１と、Ｆ／Ｆ群２３と、Ｎｔｏ１セレクタ２５とを有している。
【００２０】
分周回路９は例えば図２で示される様な構成の回路である。今回は、分周回路９を１／２分周信号を出力するための２分周回路とする。そして分周回路９は、入力された信号である「ＣＬＫ」の反転信号である「ＣＬＫＢ」と１／２分周信号である「１／２ＣＬＫ」を生成する。
【００２１】
図３に、この分周回路９のタイミングチャートを示す。但し、図２及び図３は分周回路９の構成の一例であり、同様のタイミング信号ＣＬＫＢ及び１／２ＣＬＫを生成できるのであれば、その具体的回路構成は問わない。更に、今回は分周回路９を２分周回路としたが、例えば４分周回路などの他の分周回路としてもよい。この点については、後述する。
【００２２】
以上に本発明の実施形態の構成を述べたが、ＦＩＦＯ回路１８及び１９が有する、ライトポインタ信号生成回路２０及び２１、Ｆ／Ｆ回路群２２及び２３、Ｎｔｏ１セレクタ２４及び２５やリードポインタ信号生成回路２８の構成は、例えば特許文献１に示されたものと同等の構成で実現でき、また本発明とは直接関係しないので、その詳細な構成は省略する。
【００２３】
次に、図４のタイミングチャート及び図５のフローチャートを用いて、本発明の動作を説明する。なお、本タイミングチャートでは説明のためＦＩＦＯ段数は４段としているが、特に４段にこだわる必要は無く、任意の段数であって構わない。
【００２４】
まず、本実施形態が搭載された装置の初期化時に送信側ＬＳＩ１００から「０１０１…」のトグル動作の初期化パタンを全てのデータパスに対して同時に送信する（ステップＳ４０１）。受け側ＬＳＩである受信ＬＳＩ３００では伝送路のばらつきなどの影響のため、データパス間で位相差が生じる。ここで、最も伝送時間が短いパスの信号をＤＩＮ１、最も長いパスの信号をＤＩＮｎとした場合、これらの間にはＴｄの位相差が生じている。
【００２５】
これらのデータＤＩＮ１、ＤＩＮｎと分周回路９によって生成された１／２ＣＬＫ信号とを位相比較回路１４及び１５で位相比較を行う（ステップＳ４０３）。
【００２６】
そして、比較結果に基づいて可変遅延回路１０及び１２を調整することによりそれぞれの遅延値をＤＩＮ１、ＤＩＮｎと基準信号ＣＬＫ及び１／２ＣＬＫ信号との位相差であるＤＬ１、ＤＬｎに調整し、そのカウンタ値をホールドする（ステップＳ４０５）。図示は省略するが、例えばデータパスが更にあり、ＤＩＮ１、ＤＩＮｍ及びＤＩＮｎの３つの信号があったとする。そして、伝送時間がＤＩＮ１とＤＩＮｎの中間であるＤＩＮｍの場合も同様にＤＬｍに調整する。
【００２７】
ここで調整された遅延値を可変遅延回路１１及び１３にも適用し、ＦＩＦＯ回路１８、１９のストローブ信号であるＣＬＫＢ＿ＤＬ１、ＣＬＫＢ＿ＤＬｎ信号を生成する（ステップＳ４０７）。
【００２８】
次に、実データパタンの伝送時の動作について説明する。
【００２９】
ここで、ＤＩＮ１〜ＤＯＵＴ１のパスをＤ１系、ＤＩＮｎ〜ＤＯＵＴｎのパスをＤｎ系とする。そして、上記のステップＳ４０１〜ステップＳ４０７における初期化動作が終了し、実データパタン伝送時になったものとする。この場合において、まず送信側ＬＳＩ１００が全てのデータパスに対して同時にデータＡ、Ｂ、Ｃ及びＤの順に送信する（ステップＳ４０９）。
【００３０】
Ｄ１系はＣＬＫＢ＿ＤＬ１信号からライトポインタ信号を生成し、ＣＬＫＢ＿ＤＬ１の立ち上がりエッジでＦＩＦＯ１８を構成するＦ／Ｆ群２２に順にデータを取りこむ。同様にＤｎ系はＣＬＫＢ＿ＤＬｎ信号からライトポインタ信号を生成し、ＣＬＫＢ＿ＤＬｎの立ち上がりエッジでＦＩＦＯ１９を構成するＦ／Ｆ群２３に順にデータを取りこむ（ステップＳ４１１）。
【００３１】
一方、リードポインタ信号としては、最も伝送時間が長いＤｎ系に合わせる必要があるため、遅延コントローラ１６及び１７のカウンタ値の最大値を最大値選択回路２７で選び、可変遅延回路２６をＤＬｎに調整し、これをリードポインタ信号生成に使用する。この信号により、ＤＯＵＴ１、ＤＯＵＴｎは受信側ＬＳＩ３００のクロックに同期され、データＡ、Ｂ、Ｃ及びＤの順に出力される（ステップＳ４１３）。
【００３２】
上述の例では、並列伝送路における各データ信号間のスキューとして２クロック周期まで対応可能である。また、例えばこれを４クロック周期まで対応できるようにするには、分周回路を１／４ＣＬＫまで生成するようにし、初期化パタンは「００１１００１１…」のトグル動作とし、ＦＩＦＯ段数も増やす必要がある。
【００３３】
なお、本発明において、送信側ＬＳＩ１００内のクロック信号ＣＬＫ０及び受信側ＬＳＩ３００内のクロック信号ＣＬＫの基準となるリファレンスクロック信号は同一の発信器から配られるものとする。その理由は以下である。
【００３４】
もしも、発信器が異なると、転送にかかる時間に関してこれら２つの発信器の周波数差の乗算分の位相差が発生する。例えば、±１０−４の周波数精度の発信器を使用した場合、５０００データを送ると最初と最後では１周期分の差が生じることになる（５０００×２×１０−４＝１）。つまり、５０００データを送っても受信側ＬＳＩ３００のクロックから見ると、４９９９クロック目または５００１クロック目になってしまう。つまり、基準クロックと各データ信号のスキュー値は初期化時に設定した遅延値からどんどんずれていく。このずれについては、本発明の実施形態における回路では対応できない。そのため、上述したようにリファレンスクロック信号は同一の発信器から配られるようにする必要がある。
【００３５】
次に、本発明の第２の実施形態について図面を参照して詳細に説明する。
【００３６】
図６は、本発明の第２の実施形態によるデータ伝送回路の全体構成を示すブロック図である。第１の実施形態においては、可変遅延回路を１データ系列につき２つ持っていた。この点、可変遅延回路は面積が大きく、また例え同じ回路構成の可変遅延回路だとしてもＬＳＩの出来具合によって遅延ばらつきが生じる。そのため、この実施形態では１データ系列につき可変遅延回路を１つとしている。その代わりにセレクタ１０及び１１（図中では、「ＳＥＬ」と表記する）を設け、セレクタ信号ＳＥＬによって初期化時には１／２ＣＬＫ、実データ伝送時にはＣＬＫＢを選択するという構成となっている。
【００３７】
図７は、本発明の第３の実施形態であるデータ伝送回路の全体構成を示すブロック図である。この構成は、第２の実施形態の可変遅延回路２６とカウンタ最大値選択回路２７を削除し、その代わりに遅延最大値選択回路２９を追加している。遅延最大値選択回路２９は、遅延コントローラ１６及び１７から送られたカウンタ値の最大値を検出し、それに対応したクロック信号ＣＬＫＢ＿Ｄｎを選択し出力する。
【００３８】
図６や図７のように構成することにより受信側ＬＳＩ３００を構成の自由度を高めることができる。また、ＬＳＩの出来具合によって遅延ばらつきについて対応することが出来る。
【００３９】
以上説明した本発明の実施形態は以下の効果を奏する。
【００４０】
第１の効果は、ソースクロック信号を必要とせずにソースシンクロナス転送方式と同等以上の並列高速伝送を実現できることにある。その理由は、並列伝送路における各データ信号間のスキューを受信側のＬＳＩ内部に搭載した可変遅延回路にてキャンセルすることによりスキュー補償ができるためである。
【００４１】
第２の効果は、ソースシンクロナス転送方式よりも同じデータビットを伝送するのに必要なＬＳＩピン数が減り、ＰＫＧ配線性も良くなることである。その理由は、ソースクロック信号を必要としないためである。
【００４２】
第３の効果は、ＰＫＧ等の伝送線路上でのデータ信号間の等遅延配線の必要が無くなることである。その理由は、ＬＳＩ内部にデータ信号毎に可変遅延回路を有するためである。
【００４３】
第４の効果は、ソースシンクロナス転送方式ではその動作原理のため、ソースクロック信号を基準とした各データ信号とのスキューは転送サイクルの１周期以内（限りなく等長等遅延）にする必要があるが、本方式では、１周期以上のスキューも許容可能である。その理由は、１周期以上のスキューを吸収できる可変遅延回路とＦＩＦＯ回路を有するためである。
【００４４】
第５の効果は、高い伝送データレートが求められる環境であっても、本発明を実現できることである。
【００４５】
例えば、要求される伝送データレートよりも高速なクロックと、シフトレジスタを用いてスキュー補償を行うという技術を用いる場合は、１Ｇｂｐｓ程度の伝送データレートを要求される環境では、現実的に対応が困難である。しかし、本発明の実施形態では可変遅延回路とＦＩＦＯの組合せで課題を解決するという構成であることから、１Ｇｂｐｓ程度の伝送データレートであっても対応できるからである。
【産業上の利用可能性】
【００４６】
本発明は、高速、高レイテンシな並列データ伝送回路を必要とするハイエンドサーバ用ＬＳＩやスーパーコンピュータ用ＬＳＩ等に好適である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態の基本的構成を表す図である。
【図２】本発明の各実施形態における分周回路９の構成例を示す図である。
【図３】本発明の各実施形態における分周回路９のタイミングチャートである。
【図４】本発明の各実施形態におけるタイミングチャートである。
【図５】本発明の各実施形態におけるフローチャートである。
【図６】本発明の第２の実施形態の基本的構成を表す図である。
【図７】本発明の第３の実施形態の基本的構成を表す図である。
【符号の説明】
【００４８】
１、２  フリップフロップ
３、４  送信側ドライバＩ／Ｏ
５、６  伝送経路
７，８  レシーバＩ／Ｏ
９  分周回路
１０、１１、１２、１３、２６  可変遅延回路
１４、１５  位相比較回路
１６、１７  遅延コントローラ回路
１８、１９  ＦＩＦＯ
２０、２１  ライトポインタ信号生成回路
２２、２３  Ｆ／Ｆ群
２４、２５  Ｎｔｏ１セレクタ
２７  カウンタ最大値選択回路
２８  リードポインタ信号生成回路
２９  遅延最大値選択回路
１００  送信側ＬＳＩ
２００  伝送路
３００  受信側ＬＳＩ
【図１】
2010141703.tif 000003
【図２】
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【図３】
2010141703.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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