(57)【要約】【課題】内部電源モニタ専用端子を設けることを不要とし、並列テスト可能なデバイスの個数の増加を可能とする半導体装置及びそのテスト方法の提供。            【解決手段】内部電源（ＶＰＰ、ＶＫＫ、ＶＡＲＹ、ＶＰＥＲＩ）をそれぞれ生成する内部電源生成回路と、データ信号の出力（Ｏ）又は入出力（ＩＯ）が行われるデータ端子（ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３）を備え、内部電源モニタ用端子をデータ端子と共用し、テスト制御信号によってデータ端子（ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３）に内部電源生成回路からの出力電圧を出力するかしないかを選択する選択回路（１００、１０１、１０２、１０３）を備えている。【選択図】図２
2010091524.tif 000002
【特許請求の範囲】
【請求項１】
内部電源を生成する内部電源生成回路と、
信号の出力又は入出力が行われる信号端子と、
を備え、
前記内部電源モニタ用の端子を、前記信号端子と共用し、
テスト制御信号に応じて、前記信号端子に、前記内部電源生成回路からの電圧を出力するかしないかを選択する選択回路を備えている、ことを特徴とする半導体装置。
【請求項２】
前記内部電源生成回路と、前記内部電源生成回路に対応する前記信号端子との組を複数組備え、
複数の前記内部電源生成回路と複数の前記信号端子との間に、複数の前記選択回路をそれぞれ備えている、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記信号端子から出力される信号の振幅の上限を越えるか下限を下回る内部電源電圧を生成する前記内部電源生成回路に対応する前記選択回路は、前記内部電源生成回路から出力される内部電源電圧をレベル変換した上で、前記信号端子に出力する、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記信号端子から出力される信号の振幅範囲内に収まる内部電源電圧を生成する前記内部電源生成回路に対応する前記選択回路は、前記内部電源生成回路から出力される内部電源電圧をそのまま前記信号端子に出力する、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記信号端子から前記内部電源電圧を出力する場合、前記信号端子に信号を出力する出力バッファは非活性状態に設定される、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記信号端子は、データの出力又は入出力が行われるデータ端子である、ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
内部電源モニタ用の端子を、信号の出力又は入出力が行われる信号端子と共用し、テスト制御信号に応じて、前記信号端子に、内部電源電圧を出力するかしないかを選択する半導体装置のテストにあたり、
前記半導体装置の前記テスト制御信号を、前記信号端子から前記内部電源電圧を出力するモードに設定し、
前記半導体装置の前記信号端子から出力される前記内部電源電圧の出力電圧を測定する、
ことを特徴とする半導体装置のテスト方法。
【請求項８】
前記半導体装置がメモリを含み、
並列テストされる複数の前記半導体装置には、共通のアドレス、共通のコマンドを与え、
並列テストされる複数の前記半導体装置の出力信号は、前記半導体装置毎、個別に取得し、
前記テスト制御信号により内部電源電圧を測定するモードのときには、並列テストされる複数の前記半導体装置の内部電源電圧が、複数の前記信号端子からそれぞれ並列に出力される、ことを特徴とする請求項７記載の半導体装置のテスト方法。
【請求項９】
前記内部電源電圧が、前記信号端子から出力される信号の振幅の上限を越えるか、下限を下回る場合、前記半導体装置側で前記内部電源電圧をレベル変換した上で、前記信号端子に出力する、ことを特徴とする請求項７又は８記載の半導体装置のテスト方法。
【請求項１０】
前記内部電源電圧が、前記信号端子から出力される信号の振幅範囲に収まる場合、前記半導体装置は、前記内部電源電圧をそのまま前記信号端子に出力する、ことを特徴とする請求項７又は８記載の半導体装置のテスト方法。
【請求項１１】
前記信号端子から内部電源電圧を出力する場合、前記信号端子に信号を出力する出力バッファを非活性化させる、ことを特徴とする請求項７乃至１０のいずれか１項に記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、パラレルテストに好適な半導体装置とテスト方法に関する。
【背景技術】
【０００２】
プローバとテスト装置（メモリテスタ又はＬＳＩテスタ等）を用い、被試験デバイスをウェハ状態でテストするウェハテストにおいて、テスト時間を短縮し、テストコストの低減を図るため、複数個の被試験デバイスを同時測定する並列テストが用いられている。メモリデバイス又はメモリを内部に含むデバイスの並列テストにおいて、アドレス、コマンドは同時測定対象の複数の被試験デバイスに共通に与えられるが、被試験デバイスから出力されるデータについては、デバイス毎に個別にプローバを介してテスタ側に供給され、該テスタにてそれぞれの出力データを期待値データと比較し、個々のデバイスのパス・フェイルの判定が行われる。デバイス内部で生成される内部電源についても、同様にして、デバイス毎に個別に、測定が行われる。すなわち、デバイスのアドレスＰＡＤ（パッド）は、同時測定対象の複数の被試験デバイス間で共通のプローブに接続され、コマンドＰＡＤは同時測定対象の複数の被試験デバイス間で共通のプローブに接続され、データ信号の入出力ＰＡＤ（ＤＱ  ＰＡＤ）及び電源モニタ用のＰＡＤは、同時測定対象の複数の被試験デバイス毎に、別々のプローブに接続される。
【０００３】
図８は、並列テストにおけるプローバと各デバイスの接続関係の一例を示す図である。図８を参照すると、１つのプローバ２０あたり、並列テスト対象（同時測定対象）の被試験デバイスとして、ウェハ上のＮ個のデバイス＃１〜＃Ｎが接続される。デバイスのアドレス（ＡＤＤ）、コマンド（ＣＯＭ）ＰＡＤは、デバイス１〜＃Ｎ間で共通のプローブに接続され、プローブ数を節約している。内部電源のモニタ用ＰＡＤは、デバイス毎に設けられている。図８に示す例では、内部電源モニタ用の専用のＰＡＤとして、１デバイス当り、４つの専用ＰＡＤが設けられており、各ＰＡＤが、デバイス毎に、個別に、プローブ３０に接続されている。より詳細には、ワード線駆動等に用いられる昇圧電位ＶＰＰ、ワード線非選択時の電位として用いられる負電位ＶＫＫ、センスアンプ電源等に用いられるメモリアレイ電源電位ＶＡＲＹ、周辺回路用の電源電位ＶＰＥＲＩをそれぞれ生成する電源生成回路の出力にそれぞれ接続される計４つのＰＡＤが、デバイス毎に、個別に、プローブ３０に接続されている。ＤＱ  ＰＡＤ、電源モニタ用ＰＡＤは、デバイス毎のパス／フェイル判定、デバイス毎の電圧測定が必要であることから、デバイス間で共通化はできない。なお、図８において、ＡＲＹはメモリセルアレイ、ＲＯＷ  ＣＯＬ  ｃｏｎｔｒｏｌは、ロウデコーダ、カラムデコーダ、センスアンプ等、ロウアドレス、カラムアドレス制御回路である。ＤＱ  ＰＡＤに接続された入出力バッファ（Ｉ／Ｏ  Ｂｕｆｆｅｒ）は、データ信号の入出力回路（入力バッファ＋出力バッファ）である。ＡＤＤ  ＣＯＭ  ｃｏｎｔｒｏｌは、アドレスレジスタ、コマンドデコーダ、モードレジスタ等を含む制御回路である。
【０００４】
図８に示すように、デバイス内部では、各種内部電源電圧を使用しており、テストにおいて、内部電源を測定するための内部電源モニタ用ＰＡＤの個数の低減は困難である。
【０００５】
なお、特許文献１には、外部ピン端子数を増やすことなく必要最小限のピン端子数で内部電圧の外部モニタ、及び外部からの強制設定を可能とした半導体集積回路が開示されている。また特許文献２には、内部電源回路の出力電圧状態を外部端子からモニタ可能とし内部電圧のトリミングを容易とする半導体集積回路が開示されている。
【０００６】
【特許文献１】特開２００２−０７４９９６号公報
【特許文献２】特開２００６−１７９１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以下に本発明による分析を与える。上記したように、半導体デバイスにおいて、内部電源モニタ用のＰＡＤを専用に設け、並列のウェハテストでは、内部電源モニタ用の専用ＰＡＤから、デバイス毎、及び内部電源毎に、並列にプローブすることで、内部電源電圧を測定し、内部電源電圧の調整（トリミング等）を行っており、内部電源モニタ用のＰＡＤ数を減らすことは困難である。プローバのプローブ数には上限がある。このため、デバイスの内部電源モニタ用のＰＡＤの数を減らすことが困難であることは、並列テスト可能なデバイス数の増大が困難であることを意味する。
【課題を解決するための手段】
【０００８】
本願で開示される発明は、概略以下の構成とされる。
【０００９】
本発明の１つの側面によれば、内部電源モニタ用の端子を信号端子(出力（Ｏ）端子又は入出力（ＩＯ）端子)と共用し、テスト制御信号に応じて、前記信号端子に、前記内部電源生成回路からの電圧を出力するかしないかを選択する選択回路を備えた半導体装置が提供される。前記信号端子から前記内部電源電圧を出力する場合、前記信号端子に信号を出力する出力バッファは非活性状態とされる。
【００１０】
本発明によれば、内部電源モニタ用の端子を、信号の出力又は入出力が行われる信号端子と共用し、テスト制御信号に応じて、前記信号端子に、内部電源電圧を出力するかしないかを選択する半導体装置のテストにあたり、
前記半導体装置の前記テスト制御信号を、前記信号端子から前記内部電源電圧を出力するモードに設定し、
前記半導体装置の前記信号端子から出力される前記内部電源電圧の出力電圧を測定するテスト方法が提供される。
【発明の効果】
【００１１】
本発明によれば、デバイス内の内部電源をモニタするための端子と、デバイスの信号端子とを共用することで、内部電源モニタ専用端子を設けることを不要とし、並列テスト可能なデバイスの個数の増加を可能としている。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態を以下に説明する。ウェハテストにおける並列テストでは、複数の被試験デバイスに対して共通に印加される信号の本数は多いが、データ端子（ＤＱ  ＰＡＤ）は、該端子からの出力データ信号のパス／フェイル判定を行うため、各デバイス毎に独立とされる（デバイス毎別々に、並列に複数のデータ端子の信号が取り出される）。本発明においては、内部電源モニタ用の端子（ＰＡＤ）を、データ端子（ＤＱ  ＰＡＤ）と共用し、データ端子（ＤＱ  ＰＡＤ）から内部電源電圧を出力するか、データ信号を出力するかを選択するための選択回路（１００、１０１、１０２、１０３）を備え、テストモードを制御するテスト制御信号によって、該選択回路の選択を制御する。
【００１３】
本発明においては、内部電源モニタ用の端子とデータ端子（ＤＱ  ＰＡＤ）とを共用することで、並列テストにおいて、内部電源を同時測定するための専用の端子（ＰＡＤ）を設けることを不要とし、１デバイス当り必要なプローブ数を縮減し、同時測定数（並列テスト可能なデバイスの個数）を増加させる。すなわち、本発明によれば、デバイスの端子（ＰＡＤ）数を増加させることなく、並列テストにおいて、複数のデバイスの内部電源の同時測定を可能としている。この結果、本発明によれば、ウェハテストにおける同時測定数を増加可能とし、ウェハテストの時短およびテストコストの削減が可能である。以下実施例に即して説明する。
【実施例】
【００１４】
図１は、本発明の一実施例のＤＲＡＭデバイスの全体構成を示す図である。特に制限されないが、図１のＤＲＡＭデバイスは、８バンク構成のＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ：クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）である。図１において、ロウデコーダ１−４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ１−２は、メモリセルアレイ１−１のビット線（不図示）に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ１−３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオンとしてビット線を選択し、ＩＯ線（不図示）に接続する。コマンドデコーダ１−９は、所定のアドレス信号と、制御信号として、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、コマンドをデコードする（なお、信号名の／はＬｏｗでアクティブであることを示す）。カラムアドレスバッファ及びバーストカウンタ１−７は、コマンドデコーダ１−９からの制御信号を受けるコントロールロジック１−１０の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ１−３に供給する。
【００１５】
モードレジスタ１−５は、ＳＤＲＡＭの動作モードを制御する情報を格納するレジスタである。モードレジスタ１−５は、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＢＡ０、ＢＡ１、ＢＡ２をＬｏｗとし、アドレスＡ０−Ａ１３の各ビットを予め定められた所定値に設定することで（ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）コマンド）、例えば／ＣＡＳレイテンシ、バースト長、バーストタイプ、テストモード等が設定される。モードレジスタ１−５への書き込みの前にＣＫＥはＨｉｇｈとされ、ＰＡＬＬ（Ｐｒｅｃｈａｒｇｅ  ＡＬＬ）コマンドによって全バンクはプリチャージされている必要がある。モードレジスタ１−５は、パワーアップシーケンスでＭＲＳコマンドにより設定されるが、モードレジスタ１−５の内容は、ノーマルモードにおいて、全バンクがプリチャージされている限り、ＭＲＳコマンドにより、書き換え可能である。モードレジスタ１−５はコントロールロジック１−１０に制御信号を出力する。本発明に制限を課すものではないが、モードレジスタ１−５には、ＥＭＲＳ（Ｅｘｔｅｎｄｅｄ  Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）によってそれぞれ設定されるＥＭＲ（Ｅｘｔｅｎｄｅｄ  Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ）、ＥＭＲ（２）あるいはＥＭＲ（３）を備えている。ＥＭＲＳ、ＥＭＲＳ（２）、（３）は、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをＬｏｗとし、ＥＭＲＳはＢＡ０をＨｉｇｈ、ＢＡ１、ＢＡ２をＬｏｗ、ＥＭＲＳ（２）はＢＡ１をＨｉｇｈ、ＢＡ０、ＢＡ２をＬｏｗ、ＥＭＲＳ（３）はＢＡ２をＨｉｇｈ、ＢＡ０、ＢＡ１をＬｏｗとし、アドレスＡ０−Ａ１３の各ビットを予め定められた所定値に設定することで設定される。
【００１６】
ＥＭＲＳコマンドにおいて、例えばアドレスＡ１２ビットを１とすることで、ＥＭＲには、出力バッファ・ディスエーブル情報が書き込まれ、アドレスＡ１２ビットを０のとき、出力バッファはイネーブル状態とされる。出力バッファ・ディスエーブルのとき、出力バッファはオフとされ、出力はハイインピーダンス状態とされる。ＥＭＲも、全バンクがプリチャージされている限り、ＥＭＲＳコマンドにより、書き換え可能である。
【００１７】
ロウアドレスバッファ及びリフレッシュカウンタ１−６のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ１−４に出力し、リフレッシュカウンタは、リフレッシュコマンドを入力してカウントアップ動作し、カウント出力を、リフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスを選択し、ロウデコーダ１−４に供給される。
【００１８】
クロックジェネレータ１−１４は、ＤＲＡＭデバイスに供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがＨｉｇｈのとき、内部クロックを出力し、クロックイネーブル信号ＣＫＥがＬｏｗとなると、以降、クロックの供給を停止する。
【００１９】
データコントロール回路１−８は、書き込みデータと読み出しデータの入出力を行う。ラッチ回路１−１１は書き込みデータと読出しデータをラッチする。ＤＬＬ１−１２は、外部クロックＣＫ、／ＣＫに遅延同期した信号を生成し、入出力バッファ１−１３に供給する。メモリセルアレイ１−１からの読み出しデータはラッチ回路１−１１から入出力バッファ１−１３に供給され、入出力バッファ１−１３は、ＤＬＬ１−１２で外部クロックＣＫに同期したクロック信号の立ち上がりと立ち下がりのエッジを用いて、データ端子ＤＱから読み出しデータをダブルデータレートで出力する。入出力バッファ１−１３は、データ端子ＤＱ（データの出力と入力が行われるＩＯ端子）からのデータの入出力を行う。本実施例において、データ端子ＤＱの複数個は、内部電源モニタ用の端子としても用いられる。
【００２０】
ＤＭは書き込みデータのデータマスク信号であり、ライト時、Ｈｉｇｈのときデータは書き込まれる。ＤＱＳ、／ＤＱＳは、データのライト、リードのタイミングを規定する差動のデータストローブ信号であり、ライト動作時に入力信号、リード動作時に出力信号のＩＯ信号である。ＲＤＱＳ、／ＲＤＱＳは、リード動作専用の差動データストローブ信号である。ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）はＤＱ、ＤＱＳ、／ＤＱＳ、ＲＤＱＳ、／ＲＤＱＳの終端抵抗をオン・オフさせる制御信号である。なお、図１は、ＤＲＡＭデバイスの一典型例を模式的に示したものであり、本発明はかかる構成に限定されるものでないことは勿論である。
【００２１】
図２は、本発明の一実施例を説明する図である。図２には、前述した図８と同様、ウェハテスト時のプローバと、並列テスト対象（同時測定対象）の複数のデバイスの接続関係が示されている。図２において、プローバ２０を、図８のプローバ２０と同一とした場合、Ｍ個のデバイス＃１〜＃Ｍが、並列テスト対象の被試験デバイスとして接続されている（同時にＭ個のデバイスが測定可能）。図２のＭは、図８のＮより大きい。
【００２２】
本実施例において、図２のデバイス＃１〜＃Ｍは、図１のＳＤＲＡＭとする。アドレス（ＡＤＤ）、コマンド（ＣＯＭ）は、デバイス毎に共通のプローブに接続される。なお、図２では、図１のアドレス（図１のアドレス信号Ａ０〜Ａ１３、ＢＡ０、ＢＡ１、ＢＡ２）は、簡単のため、１つのＰＡＤ、１本のプローブで図示されている。また制御信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）等で与えられるコマンドも簡単のため、１つのＰＡＤ、１本のプローブ３０で図示されている。
【００２３】
図２において、ＤＱ  ＰＡＤ（ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３）は、図１のＳＤＲＡＭにおいて、例えば３２ビット幅（４バイト）のデータの場合、３２個（ＤＱ０〜ＤＱ３１）が配設されるが、そのうちの４個が示されていることに対応し、残りのＤＱ  ＰＡＤ（不図示のＤＱ４〜ＤＱ３１）は、データ信号の入出力専用とされる。１６ビット幅（２バイト）、８ビット幅のデータの場合、１６個（ＤＱ０〜ＤＱ１５）、７個（ＤＱ０〜ＤＱ７）のうちの４個が示されていることに対応し、残りのＤＱ  ＰＡＤ（不図示のＤＱ４〜ＤＱ１５、あるいは、ＤＱ４〜ＤＱ７）は、データ信号の入出力専用とされる。４ビット幅のデータの場合、ＤＱ０〜ＤＱ４の全てが内部電源モニタ用の端子となる。
【００２４】
図２に示すように、本実施例において、ＶＰＰ電源生成回路（ＶＰＰ  ｇｅｎ）、ＶＫＫ電源生成回路（ＶＫＫ  ｇｅｎ）、ＶＡＲＹ電源生成回路（ＶＡＲＹ  ｇｅｎ）、ＶＰＥＲ電源生成回路（ＶＰＥＲ  ｇｅｎ）は、それぞれ、選択回路１００、１０１、１０２、１０３を介して、ＤＱ  ＰＡＤ（ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３）に接続されている。選択回路１００〜１０３は、電源生成回路で生成される内部電源電圧のレベルに対応して適宜レベル変換してＣＭＯＳレベル（ＣＭＯＳ振幅）に変換し、ＤＱ  ＰＡＤから出力する。特に制限されないが、ＤＱ  ＰＡＤの振幅はＶＳＳ（０Ｖ）〜ＶＤＤ（１．８Ｖ）とする。
【００２５】
Ｉ／Ｏバッファは、それぞれＤＱ  ＰＡＤ（ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３）に接続される。なお、Ｉ／Ｏバッファは、図１の入出力バッファ１−１３に対応し、複数のＤＱＰＡＤに対する、複数のＩ／Ｏバッファが１つのブロックにて図示されている。
【００２６】
本実施例においては、図２に示すように、図８において設けられていた内部電源モニタ専用のＰＡＤは存在しない。このため、プローバのプローブ本数が同一という条件において、図８と比較して、プローブ数を削減でき、同時測定数を増加することができる（Ｍ＞Ｎ）。なお、図２では、４つの内部電源生成回路の構成が示されているが、本発明において、並列テストにおいてモニタ対象の内部電源生成回路は４個に制限されるものでないことは勿論である。
【００２７】
ＤＱ  ＰＡＤは、デバイス毎に、個別に、プローブ３０にそれぞれ接続され、テスタにおいて個別に測定されるため、内部電源電の並列測定において、問題は生じない。すなわち、本実施例において、各デバイスのＤＱ  ＰＡＤ（ＤＱ０〜ＤＱ３）に並列に出力される電源電圧は、プローブ３０、プローバ２０を介して、不図示のテスタの電圧測定回路にそれぞれ入力され、並列に測定される。すなわち、図２に示す例では、不図示のテスタは、少なくとも４×Ｍ個の電圧測定回路にて電圧の同時測定が可能な構成を前提としている。
【００２８】
本実施例において、選択回路１００、１０１、１０２、１０３は、後に詳細に説明されるように、回路オーバーヘッドも小さい。
【００２９】
本実施例において、各電源生成回路の電源電圧をモニタする場合、ＤＱ  ＰＡＤが使用されていない期間、すなわち、リード、ライトアクセス時の以外の電源電圧については、不図示のテスト制御信号により、選択回路１００〜１０３を制御することによって、ＤＱ  ＰＡＤ（ＤＱ０〜ＤＱ３）からそれぞれ電源電圧を測定することができる。テスト制御信号は、図１のモードレジスタ１−５に設定された値に基づき、コントロールロジック１−１０から出力され、選択回路１００〜１０３に共通に入力される。
【００３０】
図３は、図２のＶＰＥＲＩ電源生成回路（ＶＰＥＲＩ  ｇｅｎ）の出力電圧を受ける選択回路１０３の構成の一例を説明する図である。特に制限されないが、ＶＰＥＲＩ＝１．３５Ｖとしている。ＶＡＲＹ電源生成回路（ＶＡＲＹ  ｇｅｎ）の出力電圧を受ける選択回路１０２の構成も同様とされる（ＶＡＲＹ＝１．２Ｖ）。
【００３１】
図３を参照すると、選択回路１０３は、ＶＰＥＲＩ電源生成回路（ＶＰＥＲＩ  ｇｅｎ）の出力に接続された入力端子にドレインが接続され、ゲートにＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）を受け、ソースが選択回路１０３の出力端子（ＤＱ  ＰＡＤ  ＤＱ３に接続される）に接続されたＮＭＯＳトランジスタＮＭ１を備え、選択回路１０３の出力端子と電源ＶＳＳ間には、ゲートとソースが共通に電源ＶＳＳに接続され、入力保護回路として機能するＮＭＯＳトランジスタＮＭ２が接続されている。ＮＭＯＳトランジスタＮＭ２はＤＱ  ＰＡＤ側からの入力電圧に対して内部電源生成回路（ＶＰＥＲＩ  ｇｅｎ）を保護する。なお、入力端子と選択回路１０３の出力端子間に、ＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）をゲートに共通に受けるＮＭＯＳトランジスタを複数個並列に接続することで、電流駆動能力を増す構成としてもよいことは勿論である。
【００３２】
特に制限されないが、本実施例において、ＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）は、図１のコントロールロジック１−１０から出力されるテスト制御信号（振幅ＶＳＳ−ＶＤＤ）に対して、Ｈｉｇｈ側の電位を昇圧電圧ＶＰＰとした信号であり、振幅はＶＳＳとＶＰＰ（昇圧電位）の範囲とされる。
【００３３】
図３において、ＴＥＳＴ  ＭＯＤＥ信号が昇圧電圧ＶＰＰのとき（内部電源出力イネーブル状態）、ＮＭＯＳトランジスタＮＭ１がオンし、ＤＱ  ＰＡＤ  ＤＱ３には、ＶＰＥＲＩ電源生成回路（ＶＰＥＲＩ  ｇｅｎ）の出力電圧が出力される。一方、ＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）が電圧ＶＳＳのとき、ＮＭＯＳトランジスタＮＭ１はオフ状態とされ、ＶＰＥＲＩ電源生成回路（ＶＰＥＲＩ  ｇｅｎ）の出力電圧は出力されない。入力バッファ（ＩＮＰＵＴ  ＢＵＦＦＥＲ）と出力バッファ（ＯＵＴＰＵＴ  ＢＵＦＦＥＲ）は、図２のＩ／Ｏバッファ（Ｉ／Ｏ  Ｂｕｆｆｅｒ）の１つを構成している。
【００３４】
ウェハテストにおいて、ＤＱ  ＰＡＤ  ＤＱ３から、ＶＰＥＲＩ電源生成回路（ＶＰＥＲＩ  ｇｅｎ）の出力電圧を出力するとき、Ｉ／Ｏバッファ（Ｉ／Ｏ  Ｂｕｆｆｅｒ）のうち、出力バッファ（Ｏｕｔｐｕｔ  Ｂｕｆｆｅｒ）はディスエーブル状態とされる。これは、図１のモードレジスタ１−５へのＥＭＲＳコマンドによるＥＭＲの設定によって行われる（ＥＭＲＳコマンドにおいてアドレスＡ１２を１とする）。このため、ＤＱ  ＰＡＤ  ＤＱ３へＶＰＥＲＩ電源生成回路（ＶＰＥＲＩ  ｇｅｎ）の出力電圧が出力されるとき、リードアクセスによる出力バッファ（ＯＵＴＰＵＴ  Ｂｕｆｆｅｒ）からの出力データが衝突することはない。ＤＱ  ＰＡＤ  ＤＱ３に出力されたＶＰＥＲＩは、プローブ３０、プローバ２０を介して、不図示のテスタの電圧測定回路に供給されて電圧が測定される。
【００３５】
ＤＱ  ＰＡＤ  ＤＱ３へＶＰＥＲＩ電源生成回路（ＶＰＥＲＩ  ｇｅｎ）の出力電圧が出力されるとき、ライトアクセスを行ってもよい。ＤＱ  ＰＡＤ  ＤＱ３へのＣＭＯＳレベルの電圧が選択回路１０３から出力されるため、入力バッファ（ＩＮＰＵＴ  ＢＵＦＦＥＲ）には、ＶＰＥＲＩ電位が印加され、このＶＰＥＲＩ電位（＝１．３５Ｖ）が書き込みデータ（Ｈｉｇｈデータ）として取り込まれる。
【００３６】
図４は、図２のＶＰＰ電源生成回路（ＶＰＰ  ｇｅｎ）から出力される昇圧電圧ＶＰＰを受ける選択回路１００の構成を説明する図である。特に制限されないが、本実施例では、昇圧電圧ＶＰＰ＝２．７Ｖとしている。
【００３７】
図４を参照すると、選択回路１００は、ソースが昇圧電源電圧ＶＰＰ（ＶＰＰ電源生成回路の出力端子）にソースが接続されたＰＭＯＳトランジスタＰＭ６と、ソースが電源ＶＳＳ（０Ｖ）に接続され、ドレインがＰＭＯＳトランジスタＰＭ６のドレインに接続されたＮＭＯＳトランジスタＮＭ４を備え、ＮＭＯＳトランジスタＮＭ４とＰＭＯＳトランジスタＰＭ６のゲートには、共通にＴＥＳＴ  ＭＯＤＥ信号（内部電源出力ＭＯＤＥ）が供給される。ＮＭＯＳトランジスタＮＭ４とＰＭＯＳトランジスタＰＭ６の共通ドレインは、ソースが昇圧電源ＶＰＰに接続されたＰＭＯＳトランジスタＰＭ５（スイッチトランジスタ）のゲートに接続されている。ＰＭＯＳトランジスタＰＭ５のドレインと電源ＶＳＳ間には、４段縦積みされたＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４が設けられている。ＰＭＯＳトランジスタＰＭ１、ＰＭ２のゲートは共通接続され、ＰＭＯＳトランジスタＰＭ２のドレインに接続されている。ＰＭＯＳトランジスタＰＭ１のドレインはＰＭＯＳトランジスタＰＭ２のドレインと共通接続されている。ＰＭＯＳトランジスタＰＭ３、ＰＭ４のゲートは共通接続され、ＰＭＯＳトランジスタＰＭ４のドレインに接続されている。ＰＭＯＳトランジスタＰＭ３のドレインはＰＭＯＳトランジスタＰＭ４のドレインに共通接続され、電源ＶＳＳに接続されている。
【００３８】
なお、特に制限されないが、本実施例では、ＰＭＯＳトランジスタＰＭ１〜ＰＭ４は同一ディメンジョンとされ、オン抵抗は同一とされる。ＰＭＯＳトランジスタＰＭ５のゲート電位が電源電圧ＶＳＳとされ、ＰＭＯＳトランジスタＰＭ５オンのとき、ＰＭＯＳトランジスタＰＭ２とＰＭ３のドレインの共通接続点は、中点電位ＶＳＳ＋（ＶＰＰ−ＶＳＳ）／２＝ＶＰＰ／２とされる。
【００３９】
選択回路１００は、さらに、ＰＭＯＳトランジスタＰＭ２とＰＭ３のドレインの共通接続点にドレインが接続され、ソースが、選択回路１００の出力端子（ＤＱ  ＰＡＤ  ＤＱ０に接続される）に接続され、ゲートにＴＥＳＴ  ＭＯＤＥ信号（内部電源出力ＭＯＤＥ）を受けるＮＭＯＳトランジスタＮＭ１、ＮＭ３を備えている。選択回路１００の出力端子と電源ＶＳＳ間には、ゲートとソースが接続され、入力保護回路として機能するＮＭＯＳトランジスタＮＭ２が接続されている。なお、ＮＭＯＳトランジスタＮＭ１、ＮＭ３は一つとしてもよいことは勿論である。
【００４０】
図４のＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）は、図３のＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）と同一の信号である。ＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）が昇圧電圧ＶＰＰのとき、ＮＭＯＳトランジスタＮＭ４がオンし、ＰＭＯＳトランジスタＰＭ５のゲート電位はＶＳＳとなってＰＭＯＳトランジスタＰＭ５がオンし、縦積みされたＰＭ１〜ＰＭ４のＰＭトランジスタに電流が流れ、ＰＭ２、ＰＭ３のドレインの共通接続点の電位は、ＶＰＰ／２となる。ＮＭＯＳトランジスタＮＭ１、ＮＭ３はオン状態とされ、ＤＱ  ＰＡＤ  ＤＱ０には、選択回路１００の出力端子から、ＶＰＰ電源生成回路（ＶＰＰ  ｇｅｎ）の出力電圧ＶＰＰ／２が出力される。
【００４１】
ＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）が電源電圧ＶＳＳ（０Ｖ）のとき、ＮＭＯＳトランジスタＮＭ４はオフし、ＰＭＯＳトランジスタＰＭ６がオンし、ＰＭＯＳトランジスタＰＭ５のゲート電位が昇圧電圧ＶＰＰとなるため、ＰＭＯＳトランジスタＰＭ５はオフし、ＰＭＯＳトランジスタＰＭ５、ＰＭ１〜ＰＭ４の電源パス（ＶＰＰからＶＳＳ側）の電流は流れない。また、ＮＭＯＳトランジスタＮＭ１、ＮＭ３はオフし、選択回路１００の出力端子からＶＰＰ電源生成回路（ＶＰＰ  ｇｅｎ）からの出力電圧は出力されない。
【００４２】
図４においても、図３と同様、入力バッファ（ＩＮＰＵＴ  ＢＵＦＦＥＲ）と出力バッファ（ＯＵＴＰＵＴ  ＢＵＦＦＥＲ）は、図２のＩ／Ｏバッファ（Ｉ／Ｏ  Ｂｕｆｆｅｒ）の１つを構成している。
【００４３】
ＴＥＳＴ  ＭＯＤＥ信号が昇圧電圧ＶＰＰとされ（内部電源出力イネーブル状態）、ＤＱ  ＰＡＤ  ＤＱ０から、ＶＰＰ電源生成回路（ＶＰＰ  ｇｅｎ）の出力電圧ＶＰＰの１／２を出力するとき、Ｉ／Ｏバッファ（Ｉ／Ｏ  Ｂｕｆｆｅｒ）のうち、出力バッファ（Ｏｕｔｐｕｔ  Ｂｕｆｆｅｒ）はディスエーブル状態とされる。これは、図１のモードレジスタ１−５へのＥＭＲＳコマンドの設定によって行われる。このため、ＤＱ  ＰＡＤ  ＤＱ０へ電圧ＶＰＰ／２が出力されるとき、リードアクセスによる出力バッファ（ＯＵＴＰＵＴ  Ｂｕｆｆｅｒ）からの出力データが衝突することはない。ＤＱ  ＰＡＤ  ＤＱ０に出力された電圧ＶＰＰ／２は、プローブ３０、プローバ２０を介して不図示のテスタの電圧測定回路に入力され、電圧測定される。
【００４４】
本実施例において、ＤＱ  ＰＡＤ  ＤＱ０へ電圧ＶＰＰ／２が出力されるとき、ライトアクセスを行ってもよい。ＤＱ  ＰＡＤ  ＤＱ０へはＶＰＰ／２（＝１．３５Ｖ）の電圧が選択回路１００から出力されるため、入力バッファ（ＩＮＰＵＴ  ＢＵＦＦＥＲ）には、ＶＰＰ／２が印加され、書き込みデータ（Ｈｉｇｈデータ）として取り込まれる。
【００４５】
図５は、ＶＫＫ電源生成回路（ＶＫＫ  ｇｅｎ）から出力される負電圧ＶＫＫを受ける選択回路１０１の構成を説明する図である。特に制限されないが、負電圧ＶＫＫ＝−０．４Ｖとしている。なお、図５の選択回路は、ＶＢＢ（バックバイアス電圧）の電源モニタにも適用可能である。なお、この場合、ＶＢＢ（バックバイアス電圧）の電源モニタ用のＰＡＤとして、図２には不図示のＤＱ  ＰＡＤ  ＤＱ４が用いられる。
【００４６】
図５を参照すると、選択回路１０１は、ＴＥＳＴ  ＭＯＤＥ信号（内部電源出力ＭＯＤＥ）（ＶＰＰ振幅）をゲートに入力するインバータＩＮＶ（駆動電源は電源電圧ＶＤＤとＶＳＳ）と、ＶＫＫ電源生成回路（ＶＫＫ  ｇｅｎ）の出力電圧（ＶＫＫ）を入力する端子にソースが共通接続され、ゲートとドレインが交差接続されたＮＭＯＳトランジスタＮＭ４、ＮＭ５と、ＮＭＯＳトランジスタＮＭ４、ＮＭ５のドレインと電源ＶＤＤ間に接続されたＰＭＯＳトランジスタＰＭ５、ＰＭ６と、を備え、ＰＭＯＳトランジスタＰＭ５のゲートはＴＥＳＴ  ＭＯＤＥ信号（内部電源出力ＭＯＤＥ）に接続され、ＰＭＯＳトランジスタＰＭ６のゲートはインバータＩＮＶの出力に接続されている。さらに、ＶＫＫ電源生成回路（ＶＫＫ  ｇｅｎ）の出力電圧（ＶＫＫ）を入力する端子にソースが接続され、ゲートがＰＭＯＳトランジスタＰＭ６のドレインに接続されたＮＭＯＳトランジスタＮＭ４を備え、電源ＶＤＤとＮＭＯＳトランジスタＮＭ４のドレインと間には、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＮ４が縦積みされている。ＰＭＯＳトランジスタＰＭ１、ＰＭ２のゲートは共通接続され、ＰＭＯＳトランジスタＰＭ２のドレインに接続され、ＰＭＯＳトランジスタＰＭ１のドレインはＰＭＯＳトランジスタＰＭ２のドレインに接続されている。ＰＭＯＳトランジスタＰＭ３、ＰＭ４のゲートは共通接続され、ＰＭＯＳトランジスタＰＭ４のドレインに接続され、ＰＭＯＳトランジスタＰＭ３のドレインはＰＭＯＳトランジスタＰＭ４のドレインに接続され、ＮＭＯＳトランジスタＮＭ４のドレインに接続されている。
【００４７】
さらに、選択回路１０１は、ＰＭＯＳトランジスタＰＭ２とＰＭ３のドレインの共通接続点にドレインが接続され、ソースが選択回路１０１の出力端子（ＤＱＰＡＤ  ＤＱ１に接続される）に接続され、ゲートにＶＤＤ振幅のＴＥＳＴ  ＭＯＤＥ信号（内部電源出力ＭＯＤＥ）を受けるＮＭＯＳトランジスタＮＭ１とＮＭＯＳトランジスタＮＭ３と、を備えている。選択回路１０１の出力端子と電源ＶＳＳ間には、ゲートとソースが接続され、入力保護回路として機能するＮＭＯＳトランジスタＮＭ２が接続されている。ＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）は、図３、図４と同様、振幅がＶＳＳ−ＶＰＰの信号である。
【００４８】
ＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）が電圧ＶＰＰのとき、ＮＭＯＳトランジスタＮＭ１、ＮＭ３がオンする。また、このとき、インバータＩＮＶの出力はＬｏｗレベル（電源電圧ＶＳＳ）となり、ＰＭＯＳトランジスタＰＭ６がオンし、ＰＭＯＳトランジスタＰＭ５はオフする。オン状態のＰＭＯＳトランジスタＰＭ６により、ＮＭＯＳトランジスタＮＭ６のゲート電圧は電源電圧ＶＤＤとなり、ＮＭＯＳトランジスタＮＭ６はオンし、ＮＭＯＳトランジスタＮＭ５のゲート電位はＶＳＳとなってオフし、またＮＭＯＳトランジスタＮＭ４のゲート電圧は電源電圧ＶＤＤとされる。このため、ＮＭＯＳトランジスタＮＭ４がオンし、ＰＭＯＳトランジスタＰＭ１〜ＰＭ４にＶＤＤ側から電流が流れる。特に制限されないが、本実施例において、縦積みされたＰＭＯＳトランジスタＰＭ１〜ＰＭ４は、同一ディメンジョンとされ、オン抵抗を同一とする。ＰＭＯＳトランジスタＰＭ２とＰＭ３のドレインの共通接続点からは、
ＶＫＫ＋（ＶＤＤ−ＶＫＫ）／２＝（ＶＤＤ＋ＶＫＫ）／２の相当の電圧が出力される。ＶＤＤ＝１．８Ｖ、ＶＫＫ＝−０．４とすると、（ＶＤＤ＋ＶＫＫ）／２＝０．７Ｖとなる。
【００４９】
ＤＱ  ＰＡＤ  ＤＱ１に出力された電圧（ＶＤＤ＋ＶＫＫ）／２は、プローブ３０、プローバ２０を介して不図示のテスタの電圧測定回路に入力され、電圧測定される。本実施例において、ＤＱ  ＰＡＤ  ＤＱ１へ電圧（ＶＤＤ＋ＶＫＫ）／２が出力されるとき、ライトアクセスを行ってもよい。ＤＱ  ＰＡＤ  ＤＱ１へ（ＶＤＤ＋ＶＫＫ）／２（＝０．７Ｖ）の電圧が選択回路１０１から出力されるため、入力バッファ（ＩＮＰＵＴ  ＢＵＦＦＥＲ）には、電圧（ＶＤＤ＋ＶＫＫ）／２が印加され、書き込みデータ（Ｌｏｗデータ）として取り込まれる。
【００５０】
一方、ＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）が電圧ＶＳＳのとき、ＰＭＯＳトランジスタＰＭ５はオンし、インバータＩＮＶの出力は電源電圧ＶＤＤとなり、この電圧ＶＤＤをゲートに受けるＰＭＯＳトランジスタＰＭ６はオフする。またゲート電位が電源電圧ＶＤＤのＮＭＯＳトランジスタＮＭ５がオンし、ＮＭＯＳトランジスタＮＭ４のゲート電位はそのソース電位と同じく負電位ＶＫＫとなり、このため、ＮＭＯＳトランジスタＮＭ４はオフする。また、ＮＭＯＳトランジスタＮＭ１、ＮＭ３はオフする。
【００５１】
なお、図５に示す例では、ＶＰＰ振幅のＴＥＳＴ  ＭＯＤＥ信号でオン・オフ制御されるＮＭＯＳトランジスタＮＭ１、ＮＭ３が並置されているが、ＮＭＯＳトランジスタＮＭ３は省略してもよい。あるいは、ＮＭＯＳトランジスタＮＭ３のゲートには、ＶＰＰ振幅のＴＥＳＴ  ＭＯＤＥ信号の代わりに、ＶＤＤ振幅のＴＥＳＴ  ＭＯＤＥ信号を入力する構成としてもよい。また、レベル変換後の電圧として、（ＶＤＤ＋ＶＫＫ）／２の代わりに、（ＶＤＤ＋ＶＫＫ）を出力する構成としてもよい。
【００５２】
上記した選択回路１００〜１０３の回路構成は一例を説明したものであって、本発明において、選択回路におけるスイッチ、レベル変換回路の構成は、上記した構成に制限されるものでないことは勿論である。
【００５３】
上記した本実施例においては、データのリード動作時、及びライト動作時においても、電源電圧の測定が可能である。前述したように、ＥＭＲコマンドによるＥＭＲの設定により、Ｉ／Ｏバッファの出力バッファ（ＯＵＴＰＵＴ  ＢＵＦＦＥＲ）は、事前に、ディスエーブル状態とされており、選択メモリセルから読み出されたにデータは、出力バッファ（ＯＵＴＰＵＴ  ＢＵＦＦＥＲ）の入力までは到達するが、ＤＱ  ＰＡＤには出力されない。このとき、ＤＱ  ＰＡＤは、それぞれ、選択回路１００〜１０３により、内部電源電圧が出力され、データは出力されない。ＤＱ  ＰＡＤには、読み出しデータは出力されないが、デバイス内部では、リード動作が行われるため、リード動作時の内部電源電圧がＤＱ  ＰＡＤから出力される。
【００５４】
また、ライト動作時、ＤＱ  ＰＡＤには、選択回路１００〜１０３により内部電源電圧が、電源電圧ＶＤＤ−ＶＳＳの範囲内の電圧として出力される。この出力電圧が、書き込みデータとして、Ｉ／Ｏバッファの入力バッファに印加される。このとき、ＤＱ  ＰＡＤは、内部電源電圧出力に切り替えられており、プローバからの書き込みデータは入力できないが、デバイス内部では、ＤＱ  ＰＡＤの電圧を書き込みデータとして、ライト動作が行われる。このため、ライト動作状態での内部電源電圧がＤＱ  ＰＡＤから出力される。
【００５５】
図６は、デバイスの通常（ノーマル）動作におけるリード時の動作波形を示す図である。コマンド（ＣＯＭ）としてＡＣＴ（バンクアクティブ）が入力されるとともに、ロウアドレスが入力され、ＲＥＡＤコマンドでカラムアドレスが入力され、バースト長４で読み出しデータｄａｔａ０、ｄａｔａ１、ｄａｔａ２、ｄａｔａ３が出力される。ノーマル動作時、図２の選択回路１００〜１０３はオフ状態に設定されている。また、読み出しデータを出力する出力バッファ（ＯＵＴＰＵＴ  ＢＵＦＦＥＲ）の出力端子は対応するＤＱ  ＰＡＤに直接接続されており（スイッチ等が挿入されていない）、ＤＱ  ＰＡＤに出力されるデータ信号の信号特性等に劣化を招くことはない。
【００５６】
図７は、ＴＥＳＴ  ＭＯＤＥ信号（内部電源出力Ｅｎａｂｌｅ）が活性化時の動作波形である。ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）コマンドが入力され、アドレス端子Ａ０−Ａ１３に、テストコード（ＴＥＳＴ  ＣＯＤＥ）が入力される。この場合、ＴＥＳＴ  ＭＯＤＥ信号は内部電源出力Ｅｎａｂｌｅ（イネーブル）となる。選択回路１００〜１０３は、内部電源電圧をＤＱ  ＰＡＤに出力する。ＡＣＴ（バンクアクティブ）コマンド、ＲＥＡＤコマンドにより、デバイス内部では、選択メモリセルからの読み出しデータが出力バッファ（ＯＵＴＰＵＴ  ＢＵＦＦＥＲ）まで到達するが、出力バッファ（ＯＵＴＰＵＴ  ＢＵＦＦＥＲ）はディスエーブル状態とされており、ＤＱ  ＰＡＤには、読み出しデータは出力されず、ＤＱ  ＰＡＤ（ＤＱ０〜ＤＱ３）には、内部電源電圧が出力される。前述したように、出力バッファ（ＯＵＴＰＵＴ  ＢＵＦＦＥＲ）のディスエーブル状態は、ＥＭＲＳコマンド（ＥＭＲＳコマンドにおいてアドレスＡ１２を１とする）によるＥＭＲ（Ｅｘｔｅｎｄｅｄ  Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ）の書き込みにより設定される。特に制限されないが、図７の例では、ＥＭＲＳコマンドは、ＭＲＳコマンドの前に実行される。本実施例においては、テスト時に、デバイスのリード動作時に、データ端子ＤＱ（ＤＱ０〜ＤＱ３）から内部電源電圧が出力され、複数の内部電源電圧に同時測定が可能とされる。
【００５７】
上記実施例では、並列テストにおいて、各デバイスの複数の内部電源電圧を同時に並列測定することで、テスト時間を短縮するものであるが、デバイス内の内部電源電圧の個数によっては、複数の内部電源生成回路から出力される複数の電源電圧のうちから選択回路で１つを選択し１つのデータ端子から出力（時分割出力）する構成とすることも可能である。例えばモニタ対象の内部電源電圧が６個でＤＱ  ＰＡＤが４個の場合、第１、第２の内部電源生成回路の出力電圧の一方をＤＱ  ＰＡＤ  ＤＱ０、第３、第４の内部電源生成回路の出力電圧の一方をＤＱ  ＰＡＤ  ＤＱ１、第５、第６の内部電源生成回路の出力電圧をＤＱ  ＰＡＤ  ＤＱ２、ＤＱ３から出力する構成としてもよい。
【００５８】
以上、本発明をウェハ製造工程でのテスト（デバイス特性検査）に適用した例を説明したが、組み立て工程後の検査工程での並列テストにおける内部電源電圧の測定にも適用可能であることは勿論である。また、内部電源モニタ用端子を、ＩＯ（入出力）端子であるＤＱパッドと共用する構成を例に説明したが、内部電源モニタ用端子を信号の出力端子と共用する構成としてもよいことは勿論である。
【００５９】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施例の構成を説明する図である。
【図２】本発明が適用されるメモリデバイス全体の構成を説明する図である。
【図３】本発明の一実施例の構成の選択回路の構成を説明する図である。
【図４】本発明の一実施例の構成の選択回路の構成を説明する図である。
【図５】本発明の一実施例の構成の選択回路の構成を説明する図である。
【図６】本発明の一実施例の動作を説明するタイミング図である。
【図７】本発明の一実施例の動作を説明するタイミング図である。
【図８】従来の並列テストを説明する図である。
【符号の説明】
【００６１】
１−１  メモリセルアレイ
１−２  センスアンプ
１−３  カラムデコーダ
１−４  ロウデコーダ
１−５  モードレジスタ
１−６  ロウアドレスバッファ及びリフレッシュカウンタ
１−７  カラムアドレスバッファ及びバーストカウンタ
１−８  データコントロール回路
１−９  コマンドデコーダ
１−１０  コントロールロジック
１−１１  ラッチ回路
１−１２  ＤＬＬ
１−１３  入出力バッファ
１−１４  クロックジェネレータ
１０  デバイス
２０  プローバ
３０  プローブ
１００、１０１、１０２、１０３  選択回路
【図１】
2010091524.tif 000003
【図２】
2010091524.tif 000004
【図３】
2010091524.tif 000005
【図４】
2010091524.tif 000006
【図５】
2010091524.tif 000007
【図６】
2010091524.tif 000008
【図７】
2010091524.tif 000009
【図８】
2010091524.tif 000010