(57)【要約】【課題】オン動作時における耐圧性が高い電界効果トランジスタを提供すること。【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、キャリア走行層上に形成され、キャリア走行層とは反対の導電型を有し、キャリア走行層に到る深さまで形成されたリセス部によって分離したキャリア供給層と、分離した各キャリア供給層上にリセス部を挟んで形成されたソース電極およびドレイン電極と、分離した各キャリア供給層上にわたってリセス部内におけるキャリア走行層の表面を覆うように形成されたゲート絶縁膜と、リセス部においてゲート絶縁膜上に形成されたゲート電極と、を備え、ソース電極側のキャリア供給層は、該ソース電極直下に位置するソースコンタクト領域と、ゲート電極の下方に位置し、ソースコンタクト領域よりもキャリア濃度が低いソース電界緩和領域とを有する。【選択図】  図１
2010141205.tif 000002
【特許請求の範囲】
【請求項１】
窒化物系化合物半導体からなる電界効果トランジスタであって、
基板上に形成されたキャリア走行層と、
前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層に到る深さまで形成されたリセス部によって分離したキャリア供給層と、
前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、
前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、
前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、前記ソース電極側のキャリア供給層は、該ソース電極直下に位置するソースコンタクト領域と、前記ゲート電極の下方に位置し、前記ソースコンタクト領域よりもキャリア濃度が低いソース電界緩和領域とを有することを特徴とする電界効果トランジスタ。
【請求項２】
前記ソース電界緩和領域のキャリア濃度が１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ドレイン電極側のキャリア供給層は、該ドレイン電極直下に位置するドレインコンタクト領域と、前記ゲート電極の下方に位置し、前記ドレインコンタクト領域よりもキャリア濃度が低いドレイン電界緩和領域とを有することを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記キャリア走行層および前記キャリア供給層はＧａＮからなることを特徴とする請求項１〜３のいずれか一つに記載の電界効果トランジスタ。
【請求項５】
前記ゲート絶縁膜は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＧａＯ、ＡｌＮ、Ｈｆ２Ｏ３からなる群から選ばれた少なくとも１種からなることを特徴とする請求項１〜４のいずれか一つに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系化合物半導体からなる電界効果トランジスタに関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体を用いた半導体デバイスは、その材料が本質的に有する特性により、高温動作、ハイパワー、高速のデバイスとして有望である。特に、ＧａＮ系半導体デバイスは、大電流において動作可能なことから、電源デバイスとしての応用が期待されている。
【０００３】
従来、ＡｌＧａＮ等からなるキャリア供給層をゲート部分においてキャリア走行層に到るまでエッチオフしてリセス部を形成して、このリセス部に酸化絶縁層を形成してＭＯＳ構造とすることによって、高耐圧と低オン抵抗とを両立したノーマリオフ型の電界効果トランジスタが開示されている（特許文献１参照）。
【０００４】
一方、窒化物系化合物半導体からなる電界効果トランジスタにおいて、ゲート−ドレイン電極間に、電界集中の緩和を目的としたリサーフ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ、ＲＥＳＵＲＦ）層と呼ばれる不純物層を形成し、デバイスの耐圧性を高める技術が開示されている（たとえば非特許文献１参照）。
【０００５】
【特許文献１】国際公開第２００３／０７１６０７号パンフレット
【非特許文献１】Matocha.  K,  Chow.  T.P,  Gutmann.  R.J.,  “High-voltage  normally  off  GaN  MOSFETs  on  sapphire  substrates”,  IEEE  Transaction  on  Electron  Devices.  vol.  52,  No.  1  2005  pp.  6-10
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の電界効果トランジスタにおいて、オフ動作時における耐圧を十分に高くしたものであっても、オン動作時に破壊する場合があるという問題があった。
【０００７】
本発明は、上記に鑑みてなされたものであって、オン動作時における耐圧性が高い電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層に到る深さまで形成されたリセス部によって分離したキャリア供給層と、前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記ソース電極側のキャリア供給層は、該ソース電極直下に位置するソースコンタクト領域と、前記ゲート電極の下方に位置し、前記ソースコンタクト領域よりもキャリア濃度が低いソース電界緩和領域とを有する。
【０００９】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ソース電界緩和領域のキャリア濃度が１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３であることを特徴とする。
【００１０】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ドレイン電極側のキャリア供給層は、該ドレイン電極直下に位置するドレインコンタクト領域と、前記ゲート電極の下方に位置し、前記ドレインコンタクト領域よりもキャリア濃度が低いドレイン電界緩和領域とを有することを特徴とする。
【００１１】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記キャリア走行層および前記キャリア供給層はＧａＮからなることを特徴とする。
【００１２】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ゲート絶縁膜は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＧａＯ、ＡｌＮ、Ｈｆ２Ｏ３からなる群から選ばれた少なくとも１種からなることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ソース−ゲート間における局所的な電界集中を防止できるので、オン動作時における耐圧性が高い電界効果トランジスタを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照して本発明に係る電界効果トランジスタの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下では、ＭＯＳ型電界効果トランジスタをＭＯＳＦＥＴと記載する。
【００１５】
（実施の形態）
図１は、本発明の実施の形態に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層とアンドープのＧａＮ層とを交互に積層して形成したバッファ層１０２を介して形成された、ｐ−ＧａＮからなるキャリア走行層１０３を備えている。バッファ層１０２は、たとえば厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層だけ積層したものである。また、キャリア走行層１０３は、その厚さが６００ｎｍ程度のものである。また、キャリア走行層１０３が含有するｐ型不純物はたとえばマグネシウム（Ｍｇ）であり、キャリア濃度はたとえば１×１０１６ｃｍ−３程度である。
【００１６】
また、ＭＯＳＦＥＴ１００は、キャリア走行層１０３上に形成されたキャリア供給層１０４、１０５を備えている。これらのキャリア供給層１０４、１０５は、キャリア走行層１０３とは反対の導電型を有するｎ−ＧａＮからなり、厚さが１００ｎｍであるが、たとえば１０〜３００ｎｍとできる。また、キャリア供給層１０４、１０５が含有するｎ型不純物はたとえばＳｉである。また、これらのキャリア供給層１０４、１０５は、キャリア走行層１０３に到る深さまで形成されたリセス部１０６によって分離している。リセス部１０６の幅は、たとえば４μｍ程度である。また、リセス部１０６のキャリア供給層１０４、１０５上面からの深さＤは、（キャリア供給層１０４、１０５の層厚）＋１５０ｎｍ程度とされている。また、リセス部１０６の側壁は、キャリア供給層１０４、１０５の表面に対して略垂直またはやや傾斜している。このＭＯＳＦＥＴ１００は、リセス部１０６がキャリア走行層１０３に到る深さまで形成されているので、特許文献１に記載のＭＯＳＦＥＴと同様にノーマリオフ動作をする。
【００１７】
さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０４、１０５上に、リセス部１０６を挟んで形成されたソース電極１０７およびドレイン電極１０８を備えている。さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０４、１０５上にわたって、リセス部１０６内におけるキャリア走行層１０３の表面を覆うように形成された、ＳｉＯ２からなるゲート絶縁膜１０９を備えるとともに、リセス部１０６においてゲート絶縁膜１０９上に形成されたゲート電極１１０を備えており、ＭＯＳ構造を構成している。なお、ゲート絶縁膜１０９の厚さは６０ｎｍであるが、たとえば２０〜２００ｎｍとできる。また、ソース電極１０７とドレイン電極１０８間の間隔はたとえば４６μｍ程度である。
【００１８】
ここで、このＭＯＳＦＥＴ１００においては、ドレイン電極１０８側のキャリア供給層１０４が、ドレインコンタクト領域１０４ａと、ドレイン電界緩和領域１０４ｂとを有している。ドレインコンタクト領域１０４ａは、ドレイン電極１０８の直下に位置している。また、ドレインコンタクト領域１０４ａは、キャリア濃度が高くたとえば１×１０２０ｃｍ−３であり、ドレイン電極１０８との接触抵抗が低くなっている。ドレイン電界緩和領域１０４ｂは、いわゆるリサーフ領域であり、ゲート電極１１０の下方にドレインコンタクト領域１０４ａと隣接して位置している。このドレイン電界緩和領域１０４ｂは、キャリア濃度が２〜３×１０１７ｃｍ−３とドレインコンタクト領域１０４ａのキャリア濃度より低く、高抵抗であるため、ゲート−ドレイン間の電界集中が緩和され、特にオフ動作時の耐圧性を高める機能を有する。
【００１９】
一方、ソース電極１０７側のキャリア供給層１０５は、ソースコンタクト領域１０５ａと、ソース電界緩和領域１０５ｂとを有している。ソースコンタクト領域１０５ａは、ソース電極１０７の直下に位置している。また、ソースコンタクト領域１０５ａは、キャリア濃度が高くたとえば１×１０２０ｃｍ−３であり、ソース電極１０７との接触抵抗が低くなっている。一方、ソース電界緩和領域１０５ｂは、ゲート電極１１０の下方にソースコンタクト領域１０５ａと隣接して位置している。このソース電界緩和領域１０５ｂは、キャリア濃度が２〜３×１０１７ｃｍ−３とソースコンタクト領域１０５ａのキャリア濃度より低く、高抵抗であるため、ゲート−ソース間の電界集中が緩和され、特にオン動作時の耐圧性を高める機能を有する。
【００２０】
すなわち、このＭＯＳＦＥＴ１００は、ゲート電極１１０の下方に、ソースコンタクト領域１０５ａよりもキャリア濃度が低く高抵抗のソース電界緩和領域１０５ｂを有しているので、特にオン動作時の耐圧性が高くなる。
【００２１】
以下、具体的に説明する。上述したように、従来のＭＯＳＦＥＴにおいて、リサーフ層などによってオフ動作時における耐圧を十分に高くしたものであっても、オン動作時に破壊する場合があるという問題があったが、破壊後のデバイスからその原因を特定することは困難であった。
【００２２】
そこで、本発明者らが破壊の原因を鋭意検討したところ、オン動作において、ゲート−ソース間に２０Ｖ程度の電圧が印加する場合、電界の局所的集中は問題にならないと考えられていたところ、リセス構造を有するＭＯＳＦＥＴにおいては、ゲート電極下方のソース電極側のキャリア供給層における角の部分において、ゲート絶縁膜に電界が集中し、デバイスの破壊の原因になることを見出した。
【００２３】
本発明者らは、この見出した知見に基づき、ゲート電極下方のソース電極側のキャリア供給層に高抵抗の領域を設けることにより、ゲート−ソース間におけるゲート絶縁膜への電界集中を緩和し、オン動作時のデバイスの耐圧を高めることに想到し、本発明を完成させたものである。
【００２４】
つぎに、シミュレーション計算結果を参照して、本発明をさらに具体的に説明する。図２は、比較に用いたＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ２００は、図１に示すＭＯＳＦＥＴ１００において、キャリア供給層１０５をキャリア供給層２０５に置き換えた点がＭＯＳＦＥＴ１００とは異なり、その他の点については同一の構造であり、各層の層厚等のサイズ、不純物濃度等も同じである。このキャリア供給層２０５は、キャリア供給層１０５と同様にｎ型不純物としてＳｉを含有したｎ−ＧａＮからなり、その厚さもキャリア供給層１０５と同じである。しかしながら、このキャリア供給層２０５は、そのキャリア濃度が、ゲート電極１１０の下方に到るまでほぼ一様であり、キャリア供給層１０５のソースコンタクト領域１０５ａと同一の１×１０２０ｃｍ−３である点が異なる。
【００２５】
つぎに、このＭＯＳＦＥＴ２００を計算モデルとし、このＭＯＳＦＥＴのソース電位を０Ｖとして、ドレイン電圧を２０Ｖに固定しながら、ゲート電圧を増加させる計算を行なった。なお、計算に用いたシミュレーションソフトはシノプシス(ＳＹＮＯＰＳＹＳ)社のＴＣＡＤである。また、計算の際には、ゲート電極はその厚さをほぼ０とし、境界条件を与えるのみに用いた。その結果、閾値電圧は３Ｖであった。つぎに、ゲート電圧をさらに２０Ｖまで増加させた。
【００２６】
図３は、図２に示すＭＯＳＦＥＴ２００を計算モデルとしたＭＯＳＦＥＴ内の電界分布の計算結果を示す図である。なお、図３はゲート電圧が２０Ｖの場合を示している。また、図３は、ＭＯＳＦＥＴ２００のキャリア供給層２０５のゲート電極１１０側近傍を拡大して示しており、横軸、縦軸はサイズをμｍで示してある。図３において、電界強度の大きさは色の濃さで示されており、色の濃い部分は、半導体層であるキャリア走行層１０３およびキャリア供給層２０５、または金属であるゲート電極１１０である。キャリア走行層１０３およびキャリア供給層２０５内は電界分布がほとんど無く、ゲート電極１１０内は電界分布が強くなっている。
【００２７】
ここで、図３において、ゲート絶縁膜１０９内の電界強度は、平均で３．３ＭＶ／ｃｍであったが、角部Ｃ１、Ｃ２においては電界強度が高く、最大で６．３ＭＶ／ｃｍときわめて高かった。
【００２８】
つぎに、図１に示すＭＯＳＦＥＴ１００を計算モデルとし、このＭＯＳＦＥＴのソース電位を０Ｖとして、上記と同様にドレイン電圧を２０Ｖに固定しながら、ゲート電圧を増加させる計算を行なった。その結果、閾値電圧は３Ｖであった。つぎに、ゲート電圧をさらに２０Ｖまで増加させた。
【００２９】
図４は、図１に示すＭＯＳＦＥＴ１００を計算モデルとしたＭＯＳＦＥＴ内の電界分布の計算結果を示す図である。なお、図４はゲート電圧が２０Ｖの場合を示している。また、図４は、ＭＯＳＦＥＴ１００のキャリア供給層１０５のゲート電極１１０側のソース電界緩和領域１０５ｂ近傍を拡大して示しており、横軸、縦軸はサイズをμｍで示してある。図４において、色の濃い部分は、半導体層であるキャリア走行層１０３およびソース電界緩和領域１０５ｂ、または金属であるゲート電極１１０である。図３の場合と同様に、キャリア走行層１０３およびソース電界緩和領域１０５ｂ内は電界分布がほとんど無く、ゲート電極１１０内は電界分布が強くなっている。しかしながら、図４においては、ゲート絶縁膜１０９内の電界強度は、平均で２．５ＭＶ／ｃｍであり、角部Ｃ３、Ｃ４において最大で４．１ＭＶ／ｃｍであった。すなわち、ソース電界緩和領域１０５ｂを備えた図４の場合は、図３の場合と比較して、ゲート絶縁膜１０９内へ電界集中が平均的に緩和されるとともに、角部Ｃ３、Ｃ４への電界集中が緩和されていた。
【００３０】
以上説明したように、本実施の形態に係るＭＯＳＦＥＴ１００は、ゲート絶縁膜１０９への電界集中が緩和されるので、特にオン動作時の耐圧性が高くなる。
【００３１】
つぎに、このＭＯＳＦＥＴ１００の製造方法について説明する。図５〜７は、ＭＯＳＦＥＴ１００の製造方法の一例を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いた場合について説明するが、特に限定はされない。
【００３２】
はじめに、図５に示すように、たとえば（１１１）面を主表面とするＳｉからなる基板１０１上に、バッファ層１０２、キャリア走行層１０３を順次エピタキシャル成長させる。さらに、キャリア走行層１０３上に、キャリア供給層１０４、１０５を形成するためｎ−ＧａＮ層１１１を、所望の厚さでエピタキシャル成長させる。なお、ｎ−ＧａＮ層１１１のキャリア濃度は、所望のドレインコンタクト領域１０４ａ、ソースコンタクト領域１０５ａのキャリア濃度と同じになるようにする。
【００３３】
つぎに、図６に示すように、プラズマ化学気相成長（ＰＣＶＤ）法等を用いて、ｎ−ＧａＮ層１１１上に厚さ２μｍのＳｉＯ２層を形成し、その後にフォトリソグラフィとエッチングとを用いてＳｉＯ２層の一部を除去して、ドレインコンタクト領域１０４ａ、ソースコンタクト領域１０５ａを形成すべき位置にマスクＭ１、Ｍ２を形成する。つぎに、ｐ型不純物のイオン、たとえばＭｇイオンのイオン注入を行なう。すると、ｎ−ＧａＮ層１１１のマスクＭ１、Ｍ２の無い領域にＭｇイオンが注入される。その後、注入したＭｇイオンを活性化するために、たとえば窒素ガスを流しながら、１１５０℃、４分のアニール処理を行なうことによって、ドレインコンタクト領域１０４ａと、ソースコンタクト領域１０５ａと、ドレイン電界緩和領域１０４ｂおよびソース電界緩和領域１０５ｂを形成するためのキャリア濃度が低いｎ−ＧａＮ層１１２とが形成される。その後、マスクＭ１、Ｍ２を除去する。
【００３４】
つぎに、図７に示すように、たとえばＰＣＶＤ法を用いて、全面にＳｉＯ２層を厚さ５００ｎｍで形成し、その後にフォトリソグラフィとエッチングとを用いて、ＳｉＯ２層のうちリセス部１０６を形成すべき領域を除去して、マスクＭ３、Ｍ４を形成する。その後、マスクＭ３、Ｍ４をマスクとして、ドライエッチング法を用いて、マスクＭ３、Ｍ４の開口部に対応するｎ−ＧａＮ層１１２の領域を、深さＤだけエッチング除去し、リセス部１０６と、ドレイン電界緩和領域１０４ｂとソース電界緩和領域１０５ｂを形成する。その後、マスクＭ３、Ｍ４を除去する。
【００３５】
つぎに、ＳｉＨ４とＮ２Ｏを原料ガスとしたＰＣＶＤ法を用いて、キャリア供給層１０４、１０５上にわたって、リセス部１０６内におけるキャリア走行層１０３の表面を覆うように、ＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜１０９を形成する。つぎに、ゲート絶縁膜１０９の一部をフッ酸で除去し、リフトオフ法を用いてキャリア供給層１０４、１０５上にそれぞれドレイン電極１０８、ソース電極１０７を形成する。なお、ドレイン電極１０８、ソース電極１０７は、キャリア供給層１０４、１０５とオーミック接触するものとし、たとえば厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、電極とすべき金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１０７、ドレイン電極１０８を形成後、６００℃、１０分のアニールを行なう。
【００３６】
つぎに、リフトオフ法を用いて、リセス部１０６にＴｉ／Ａｕ／Ｔｉ構造のゲート電極１１０を形成し、図１に示すＭＯＳＦＥＴ１００が完成する。
【００３７】
なお、上記製造方法では、イオン注入法を用いてｐ型不純物を注入しているが、熱拡散法等を用いてもよい。また、上記製造方法において、マスクＭ１、Ｍ２を形成した後に、ｎ−ＧａＮ層１１１のマスクＭ１、Ｍ２の無い領域をエッチング除去し、つぎにマスクＭ１、Ｍ２を成長マスクとして、ドレイン電界緩和領域１０４ｂとソース電界緩和領域１０５ｂとを形成するためのキャリア濃度が低いｎ−ＧａＮ層を成長させてもよい。
【００３８】
また、上記実施の形態に係るＭＯＳＦＥＴ１００では、ソース電界緩和領域１０５ｂのキャリア濃度は３×１０１７ｃｍ−３であるが、ソースコンタクト領域１０５ａのキャリア濃度より低ければよい。たとえば、ソースコンタクト領域１０５ａのキャリア濃度を１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３として、ソース電界緩和領域１０５ｂのキャリア濃度を１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３とできる。
【００３９】
また、上記実施の形態に係るＭＯＳＦＥＴ１００では、ソース電界緩和領域１０５ｂがほぼ一様のキャリア濃度を有するようにしているが、ソース側からゲート側に向かって、キャリア濃度が低くなるようにキャリア濃度を分布させるようにしてもよい。また、ソースコンタクト領域１０５ａとソース電界緩和領域１０５ｂとの間に中間的なキャリア濃度を有する中間領域を設けてもよい。
【００４０】
また、上記実施の形態に係るＭＯＳＦＥＴ１００では、ドレイン側のキャリア供給層１０４がリサーフ領域としてドレイン電界緩和領域１０４ｂを有している。しかしながら、本発明はこれに限られない。すなわち、ドレイン側のキャリア供給層のドレイン電界緩和領域の有無にかかわらず、ソース電極側のキャリア供給層がソース電界緩和領域を有するＭＯＳＦＥＴであれば、ゲート−ソース間におけるゲート絶縁膜への電界集中が緩和されるので、オン動作時の耐圧性が高くなる。
【００４１】
また、上記実施の形態に係るＭＯＳＦＥＴ１００では、ゲート絶縁膜１０９がＳｉＯ２からなるものであったが、たとえば、所望の誘電率と膜厚とを実現するために、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＧａＯ、ＡｌＮ、Ｈｆ２Ｏ３からなる群から選ばれた１種からなる誘電体膜、または複数種からなる複合誘電体膜としてもよい。
【００４２】
また、上記実施の形態に係るＭＯＳＦＥＴ１００では、窒化物系化合物半導体としてＧａＮを用いたが、本発明はＩｎＧａＮ、ＡｌＮ等の他の窒化物系化合物半導体を用いた電界効果トランジスタにも適用できる。
【００４３】
また、上記実施の形態に係るＭＯＳＦＥＴ１００は、ｎ型のＭＯＳＦＥＴであるが、ｐ型のＭＯＳＦＥＴとしてもよい。
【図面の簡単な説明】
【００４４】
【図１】実施の形態に係るＭＯＳＦＥＴの模式的な断面図である。
【図２】比較に用いたＭＯＳＦＥＴの模式的な断面図である。
【図３】図２に示すＭＯＳＦＥＴを計算モデルとしたＭＯＳＦＥＴ内の電界分布の計算結果を示す図である。
【図４】図１に示すＭＯＳＦＥＴを計算モデルとしたＭＯＳＦＥＴ内の電界分布の計算結果を示す図である。
【図５】ＭＯＳＦＥＴの製造方法の一例を説明する説明図である。
【図６】ＭＯＳＦＥＴの製造方法の一例を説明する説明図である。
【図７】ＭＯＳＦＥＴの製造方法の一例を説明する説明図である。
【符号の説明】
【００４５】
１００  ＭＯＳＦＥＴ
１０１  基板
１０２  バッファ層
１０３  キャリア走行層
１０４、１０５  キャリア供給層
１０４ａ  ドレインコンタクト領域
１０４ｂ  ドレイン電界緩和領域
１０５ａ  ソースコンタクト領域
１０５ｂ  ソース電界緩和領域
１０６  リセス部
１０７  ソース電極
１０８  ドレイン電極
１０９  ゲート絶縁膜
１１０  ゲート電極
１１１  ｎ−ＧａＮ層
１１２  ｎ−ＧａＮ層
Ｃ１〜Ｃ４  角部
Ｍ１〜Ｍ４  マスク
【図１】
2010141205.tif 000003
【図２】
2010141205.tif 000004
【図５】
2010141205.tif 000005
【図６】
2010141205.tif 000006
【図７】
2010141205.tif 000007
【図３】
2010141205.tif 000008
【図４】
2010141205.tif 000009