(57)【要約】      （修正有）【課題】ＣＰＵが過負荷状態になった場合でも障害を防止することを可能とする。【解決手段】構成回路の構成を動的に変更可能な組込みシステムであって、ＣＰＵ２４の負荷状態を監視して過負荷状態を判定する判定手段２２と、再構成を指示する指示手段とを有し、割込み処理の許容遅延時間が割込み許容遅延時間に達しているか否かにより、負荷状態を判断し、その負荷状態の判定の結果と、動的構成回路がアイドル状態か否かの判定結果により再構成を指示する。【選択図】図１
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【特許請求の範囲】
【請求項１】
構成回路の構成を動的に変更可能な組込みシステムであって、
ＣＰＵの負荷状態を監視して過負荷状態を判定する判定手段と、
前記負荷状態の判定の結果に基づいて、その過負荷状態の場合は再構成を指示する指示手段と、を有することを特徴とする組込みシステム。
【請求項２】
前記構成回路の使用状態を確認し、この構成回路が処理中でない場合に再構成を実行することを特徴とする請求項１に記載の組込みシステム。
【請求項３】
前記構成回路の使用状態を確認し、この構成回路が処理中であった場合は処理を強制的に中断して再構成を実行することを特徴とする請求項１に記載の組込みシステム。
【請求項４】
構成回路の構成を動的に変更可能な組込みシステムの再構成方法であって、
ＣＰＵの負荷状態を監視して過負荷状態を判定する判定工程と、
前記負荷状態の判定の結果に基づいて、その過負荷状態の場合は再構成を指示する指示工程と、
この指示に基づいて再構成を実行する工程と、を有することを特徴とする組込みシステムの再構成方法。
【請求項５】
請求項４に記載の組込みシステムの再構成方法の各工程をコンピュータにて実施させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動的に論理構成を変更できる組込みシステム等に関する。
【背景技術】
【０００２】
従来サーバー用途などの並列処理、高速処理が要求される高負荷システムでは、マルチＣＰＵ構成をとることで並列処理を行い、負荷を各ＣＰＵに分散させている。例えば特許文献１に記載のものでは、複数のプロセッサの各々に対応付けられたプロセッサ制御手段は、ペンディング中の割り込みの数を含むトランザクションをＩ／Ｏデバイス制御手段に通知する。そして、Ｉ／Ｏデバイス制御手段はこのトランザクションの内容から、現在最も割込み負荷の軽いプロセッサに対する割込み要求の送出制御を行う。
【０００３】
【特許文献１】特開平９−１６０８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
並列処理、高速処理が要求される高負荷システムにおいて、高負荷時にＣＰＵの処理能力を超えてしまうという課題に対する解決方法として、特許文献１などの従来技術では、システムをマルチＣＰＵ構成とすることが前提であった。近年、組込み機器向け製品では高機能化、多機能化により複雑な処理が増加しているため、システムの処理能力向上の要求が激しい。
【０００５】
また、消費電力削減も重要な課題であり、これらの要求に対応するためにＣＰＵとＤＳＰや、ＣＰＵと動的再構成回路など、ＣＰＵ以外の演算装置を搭載するシステムや、あるいはマルチＣＰＵ構成のシステムが利用され始めている。しかし、ここでのマルチＣＰＵ構成は、従来のサーバー用途のように各ＣＰＵを汎化して扱うのではなく、各ＣＰＵに各々の処理の特徴を持たせた設計となっている。組込み機器ではリソース制約が厳しいため、サーバー用途のように各ＣＰＵを汎化させて複数持たせることは適切な方法とは言い難い。そのため組込み機器において特許文献１などの従来技術を適応することは困難である。
【０００６】
そこで本発明では、ＣＰＵが過負荷状態になった場合でも障害を防止することを可能とすることを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、構成回路の構成を動的に変更可能な組込みシステムであって、ＣＰＵの負荷状態を監視して過負荷状態を判定する判定手段と、前記負荷状態の判定の結果に基づいて、その過負荷状態の場合は再構成を指示する指示手段と、を有することを特徴とする組込みシステム等を提供する。
【発明の効果】
【０００８】
本発明によれば、ペリフェラルからの割込み要求信号発生時に、ＣＰＵ過負荷状態を検出した場合は、ペリフェラルの制御用の回路を動的再構成回路にて再構成し、動的再構成回路にてペリフェラルの制御を行うことが可能である。このことにより近年の汎用ペリフェラル制御を行うＣＰＵのサブシステムと、動的再構成回路のサブシステムから構成される組込みシステムにおいて、ＣＰＵが過負荷状態になった場合の割込み処理破綻による障害を防止することが可能である。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について、以下に図面を用いて説明する。
図１に本発明の実施形態の組込みシステムの構成ブロック図を示す。図１において、組込みシステム１はＣＰＵサブシステム２、動的再構成回路サブシステム３、汎用ペリフェラル群４、割込み受付部２１及び負荷判定部２２から構成される。また、動的再構成回路制御部２３、ＣＰＵ２４、割込み許容遅延時間設定部２５、動的再構成回路使用状態レジスタ３１、動的再構成回路３２及び再構成情報設定部３３から構成される。
【００１０】
組込みシステム１において、ＣＰＵサブシステム２のＣＰＵ２４は割込み受付部２１、負荷判定部２２を経由して汎用ペリフェラル４から割込み要求信号を受け、これを監視して汎用ペリフェラル４の制御を行う。動的再構成回路サブシステム３は再構成情報設定部３３の情報をもとに、動的再構成回路３２にて適切な回路に変更可能であり、画像処理でのＦＦＴ等、特定の演算の高速処理に特化した処理を行う。なお、動的再構成回路使用状態レジスタ３１では、動的再構成回路３２が処理中もしくはアイドル中といった状態が確認できるものとする。
【００１１】
また、割込み許容遅延時間設定部２５は汎用ペリフェラル４の割込み処理について、割込みが発生してから実際に処理が行われるまでの遅延時間として許容できる時間を見積もり、割込み許容遅延時間として各割込みごとに設定しておくものとする。動的再構成回路制御部２３では、汎用ペリフェラル４の制御を行う回路構成情報の作成を行う。
【００１２】
また、ＣＰＵサブシステム２、動的再構成回路サブシステム３間の通信制御も動的再構成回路制御部２３で行う。通信制御の主な内容としては、動的再構成回路使用状態レジスタ３１や再構成情報設定部３３と、ＣＰＵサブシステム２間の情報授受、動的再構成回路３２への回路の再構成指示、再構成した回路の実行指示の発行等であるとする。
【００１３】
汎用ペリフェラル４がＣＰＵサブシステム２に対して割込み要求信号を発行すると、割込み受付部２１にて割込みを受け付ける。割込み要求信号は負荷判定部２２を経由して、ＣＰＵ２４へ出力される。また、負荷判定部２２により割込み要求信号をモニタリングし、信号が出力されている時間を計測することで、割込み許容遅延時間設定部２５に設定された当該割込み許容遅延時間と比較する。
【００１４】
割込み許容遅延時間内に割込み要求信号が解除されれば、その割込みについてはＣＰＵ２４で処理できたものとみなす。もし割込み要求信号が出力されたまま、割込み許容遅延時間に達した場合は、ＣＰＵ２４が過負荷状態に陥っているものと判定する。この判定結果に基づいて、動的再構成回路使用状態レジスタ３１を参照して動的再構成回路３２の使用状態を確認する。
【００１５】
動的再構成回路３２がアイドル中であれば、負荷判定部２２でＣＰＵ２４の割込み要求信号の出力を止める。動的再構成回路制御部２３にて割込み要求信号に対応した汎用ペリフェラル４の制御を行う回路構成情報を作成し、再構成情報設定部３３へ設定した後、動的再構成回路３２へ再構成指示を出す。動的再構成回路３２は再構成情報設定部３３に格納された再構成情報より汎用ペリフェラル４の制御回路を構成し、ペリフェラル制御処理を行う。
【００１６】
また、動的再構成回路使用状態レジスタ３１を参照した際に動的再構成回路３２が処理中であった場合は、一定時間経過後に再度割込み要求信号をモニタリングする。そして、割込み要求信号が出力されていた場合は、再度動的再構成回路使用状態レジスタ３１を参照することを繰り返す。また、汎用ペリフェラル４の制御を行わせたい場合は、負荷判定部２２でＣＰＵ２４の割込み要求信号の出力を止め、動的再構成回路制御部２３にて割込み要求信号に対応した汎用ペリフェラル４の制御を行う回路構成情報を作成する。そして、再構成情報設定部３３へ設定した後、動的再構成回路３２へ強制的な再構成指示を出す。これにより動的再構成回路３２は現在の処理を中断し、再構成情報設定部３３に格納された再構成情報より汎用ペリフェラル４の制御回路を構成し、ペリフェラル制御処理を行う。
【００１７】
この場合、処理を中断することの影響度はシステムによって異なるが、本実施形態では影響が生じないものとする。また、汎用ペリフェラル群４の制御を行う回路構成情報を割込み処理ごとに作成し、再構成情報設定部３３へ全て転送しておくことが事前に可能であれば、過負荷状態に陥った場合はより迅速に処理を進めることが可能になる。ただし、この場合、再構成情報設定部３３の容量は増加する。
【００１８】
図２のフローチャートを参照して、動的再構成回路３２の処理を強制中断させない場合の動作例を説明する。
割込み受付部２１は汎用ペリフェラル４より割込み要求を受けると（図２のステップＳ１Ａ）、割込み要求信号は負荷判定部２２を経由して、ＣＰＵ２４へ出力される（図２のステップＳ２Ａ）。また、負荷判定部２２により割込み要求信号をモニタリングし、割込み許容遅延時間と比較する（図２のステップＳ３Ａ）。
【００１９】
割込み許容遅延時間内に割込み要求信号が解除されれば、その割込みについてはＣＰＵ２４で処理できたものとみなし、処理は終了する（図２のステップＳ１０Ａ）。割込み要求信号が出力されたまま、割込み許容遅延時間に達した場合（図２のステップＳ４Ａ）は、ＣＰＵ２４が過負荷状態に陥っているものと判断する。そして、動的再構成回路使用状態レジスタ３１を参照して、動的再構成回路３２の使用状態を確認する（ステップＳ５Ａ）。
【００２０】
動的再構成回路３２がアイドル中であれば、負荷判定部２２でＣＰＵ２４の割込み要求信号の出力を止める。動的再構成回路制御部２３にて割込み要求信号に対応した汎用ペリフェラル４の制御を行う回路構成情報を作成する。再構成情報設定部３３へ設定して（図２のステップＳ７Ａ)再構成指示と、再構成した回路の実行指示を出す（図２のステップＳ８Ａ）。
【００２１】
動的再構成回路３２は、再構成情報設定部３３に格納された再構成情報より汎用ペリフェラル４の制御回路を構成し、ペリフェラル制御処理を行い（図２のステップＳ９Ａ）、処理は終了する（図２のステップＳ１０Ａ）。
また、動的再構成回路３２が処理中であった場合は、一定時間経過後に再度割込み要求信号をモニタリングし、割込み要求信号が出力されていた場合は再度、動的再構成回路使用状態レジスタ３１を参照することを繰り返す（図２のステップＳ６Ａ）。
【００２２】
図３のフローチャートを参照して、動的再構成回路３２の処理を強制中断させる場合の動作例を説明する。
割込み受付部２１は、汎用ペリフェラル４より割込み要求を受けると（図３のステップＳ１Ｂ）、割込み要求信号は負荷判定部２２を経由して、ＣＰＵ２４へ出力される（図３のステップＳ２Ｂ）。また、負荷判定部２２により割込み要求信号をモニタリングし、割込み許容遅延時間と比較する（図３のステップＳ３Ｂ）。割込み許容遅延時間内に割込み要求信号が解除されれば、その割込みについてはＣＰＵ２４で処理できたものとみなし、処理は終了する（図３のステップＳ１０Ｂ）。
【００２３】
もし割込み要求信号が出力されたまま、割込み許容遅延時間に達した場合（図３のステップＳ４Ｂ）は、負荷判定部２２でＣＰＵ２４の割込み要求信号の出力を止める。そして、動的再構成回路制御部２３にて割込み要求信号に対応した汎用ペリフェラル４の制御を行う回路構成情報を作成し、再構成情報設定部３３へ設定する（図３のステップＳ５Ｂ）。また、ＣＰＵ２４が過負荷状態に陥っているものと判断し、動的再構成回路使用状態レジスタ３１を参照して動的再構成回路３２の使用状態を確認する（図３のステップＳ６Ｂ）。
【００２４】
動的再構成回路３２がアイドル中であれば、動的再構成回路３２へ再構成指示と、再構成した回路の実行指示を出す（図３のステップＳ７Ｂ）。動的再構成回路３２は、再構成情報設定部３３に格納された再構成情報より汎用ペリフェラル４の制御回路を構成し、ペリフェラル制御処理を行い（図３のステップＳ９Ｂ）、処理は終了する（図３のステップＳ１０Ｂ）。また、動的再構成回路３２が処理中であれば、動的再構成回路３２へ強制再構成指示と、再構成した回路の実行指示を出す（図３のステップＳ８Ｂ）。
動的再構成回路３２は現在の処理を中断し、再構成情報設定部３３に格納された再構成情報より汎用ペリフェラル４の制御回路を構成し、ペリフェラル制御処理を行い（図３のステップＳ９Ｂ）、処理は終了する（図３のステップＳ１０Ｂ）。
【００２５】
ここで、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体をシステム或いは装置に供給し、そのシステム等のコンピュータが記憶媒体からプログラムコードを読み出し実行することによっても達成される。
【００２６】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、プログラムコード自体及びそのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００２７】
プログラムコードを供給するための記憶媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。
【００２８】
また、コンピュータが読み出したプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ等が実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【００２９】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに接続された機能拡張ユニット等に備わるメモリに書込まれた後、そのプログラムコードの指示に基づきＣＰＵ等が実際の処理を行い、前述した実施形態の機能が実現される場合も含まれる。
【００３０】
さらに、プログラムコードをインターネット等の通信媒体を介してコンピュータに供給される構成も本発明の範疇に含まれる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態における組込みシステムの内部構成を示すブロック図である。
【図２】本発明の実施形態における図１の組込みシステムの動作を説明するためのフローチャートである。
【図３】本発明の実施形態における図１の組込みシステムの動作を説明するためのフローチャートである。
【符号の説明】
【００３２】
１  組込みシステム
２  ＣＰＵサブシステム
３  動的再構成回路サブシステム
４  汎用ペリフェラル
２１  割込み受付部
２２  負荷判定部
２３  動的再構成回路制御部
２４  ＣＰＵ
２５  割込み許容遅延時間設定部
３１  動的再構成回路使用状態レジスタ
３２  動的再構成回路
３３  再構成情報設定部
【図１】
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【図２】
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【図３】
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