(57)【要約】      （修正有）【課題】読み書き回数を維持しつつ、より効率的にビットコストを低減可能な磁気ランダムアクセスメモリを提供する。【解決手段】磁気ランダムアクセスメモリが、ワード線ＷＬと、メモリセルＣ００、０１、１０、１１と、ロウ選択回路２とを備えている。読み出し動作では、ロウ選択回路２が、選択メモリセルＣｉｊに接続するワード線ＷＬｉに第１電圧を供給する。書き込み動作では、ロウ選択回路２が、選択メモリセルＣｉｊに接続するワード線ＷＬｉに第１電圧より高い第２電圧を供給する。【選択図】図１Ｂ
2010113766.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
それぞれが磁気抵抗素子を含む複数のメモリセルと、
ロウ選択回路
とを備え、
読み出し動作では、前記ロウ選択回路が、前記複数のメモリセルのうちから選択された選択メモリセルに対応するワード線に第１電圧を供給し、
書き込み動作では、前記ロウ選択回路が、前記複数のメモリセルのうちから選択された選択メモリセルに対応するワード線に第１電圧より高い第２電圧を供給する
磁気ランダムアクセスメモリ。
【請求項２】
請求項１に記載の磁気ランダムアクセスメモリであって、
更に、
カラム選択回路と、
前記複数のワード線と交差する方向に延伸するように設けられた複数の第１ビット線と複数の第２ビット線
とを備え、
前記メモリセルは、前記ワード線と前記第１ビット線と第２ビット線との交差部に設けられ、
書き込み動作において、前記カラム選択回路は、前記複数のメモリセルのうちから選択された選択メモリセルに接続する第１ビット線に、書き込みデータに応じて第３電圧または接地電圧の一方を供給し、選択メモリセルに接続する第２ビット線に前記第３電圧または前記接地電圧の他方を供給する
磁気ランダムアクセスメモリ。
【請求項３】
請求項２に記載の磁気ランダムアクセスメモリであって、
更に、前記複数のワード線と交差する方向に延伸するように設けられた複数の読み出しビット線を備え、
前記複数のメモリセルのそれぞれが、第１トランジスタと第２トランジスタとを更に備え、
前記第１トランジスタは、ゲートが対応するワード線に接続され、一方のソース／ドレインが対応する第１ビット線に接続され、他方のソース／ドレインが前記磁気抵抗素子の一端と前記第２トランジスタの一方のソース／ドレインに接続され、
前記第２トランジスタは、ゲートが前記対応するワード線に接続され、他方のソース／ドレインが対応する第２ビット線に接続され、
前記磁気抵抗素子の他端が対応する読み出しビット線に接続された
磁気ランダムアクセスメモリ。
【請求項４】
請求項２に記載の磁気ランダムアクセスメモリであって、
前記複数のメモリセルのそれぞれが、第１トランジスタを更に備え、
前記第１トランジスタは、ゲートが対応するワード線に接続され、一方のソース／ドレインが対応する第１ビット線に接続され、他方のソース／ドレインが磁気抵抗素子に接続され、
前記磁気抵抗素子の他端が対応する第２ビット線に接続された
磁気ランダムアクセスメモリ。
【請求項５】
請求項１から４のいずれか１項に記載の磁気ランダムアクセスメモリであって、
更に、複数のサブロウ選択回路と複数のサブワード線とを備え、
前記サブワード線の長さは、前記ワード線に比べて短く、
読み出し動作では、前記サブロウ選択回路が、前記複数のメモリセルのうちから選択された選択メモリセルに対応するサブワード線に前記第１電圧を供給し、
書き込み動作では、前記サブロウ選択回路が、前記複数のメモリセルのうちから選択された選択メモリセルに対応するサブワード線に前記第２電圧を供給する
磁気ランダムアクセスメモリ。
【請求項６】
請求項１から５のいずれか１項に記載の磁気ランダムアクセスメモリであって、
更に、複数のリファレンスセルを備え、
前記読み出し動作では、前記ロウ選択回路は、前記複数のリファレンスセルのうちから選択された選択リファレンスセルに接続するワード線に第１電圧を供給し、
書き込み動作では、前記ロウ選択回路は、前記複数のリファレンスセルに接続するワード線を接地する
磁気ランダムアクセスメモリ。
【請求項７】
請求項１から６のいずれか１項に記載の磁気ランダムアクセスメモリであって、
選択メモリセルのアドレスを変化させずに読み出し動作に引き続いて書き込み動作が行われる場合、前記ロウ選択回路は、前記選択メモリセルに接続するワード線を、接地することなしに前記第１電圧から第２電圧に遷移させるように構成された
磁気ランダムアクセスメモリ。
【請求項８】
請求項１から７のいずれか１項に記載の磁気ランダムアクセスメモリであって、
前記ロウ選択回路は、
ワード電圧制御部と、
前記複数のメモリセルに接続されるワード線に接続された第１ワードドライバと、
前記第１ワードドライバを選択するためのロウデコーダ
とを備え、
読み出し動作では、前記ワード電圧制御部は前記第１電圧を前記第１ワードドライバへ供給し、前記ロウデコーダにより選択された前記第１ワードドライバは、前記第１ワードドライバの第１トランジスタを介して前記第１電圧を前記選択メモリセルに接続するワード線に供給し、
書き込み動作では、前記ワード電圧制御部は前記第２電圧を前記第１ワードドライバへ供給し、前記ロウデコーダにより選択された前記第１ワードドライバは、前記第１ワードドライバの前記第１トランジスタを介して前記第２電圧を前記選択メモリセルに接続するワード線に供給する
磁気ランダムアクセスメモリ。
【請求項９】
請求項６から８のいずれか１項に記載の磁気ランダムアクセスメモリであって、
前記ロウ選択回路は、更に、
前記複数のリファレンスセルに接続されるワード線に接続された第２ワードドライバと、
前記第２ワードドライバを選択するためのリファレンスロウデコーダ
とを備え、
読み出し動作では、前記ワード電圧制御部は前記第１電圧を前記第２ワードドライバへ供給し、前記リファレンスロウデコーダにより選択された前記第２ワードドライバは、前記第２ワードドライバの第２トランジスタを介して前記第１電圧をワード線に供給し、
書き込み動作では、前記第２ワードドライバは、前記第２ワードドライバの第３トランジスタを介して接地電位をワード線に供給する
磁気ランダムアクセスメモリ。
【請求項１０】
請求項６から９のいずれか１項に記載の磁気ランダムアクセスメモリであって、
前記複数のワード線は、ロウアドレスに応じて複数のグループに分けられ、
選択メモリセルに接続されたワード線を含む第１グループと選択リファレンスセルに接続されたワード線を含む第２グループは異なり、
前記第１グループのワード線に接続する前記第１ワードドライバには、前記第１ワード線ドライバのプリチャージを指示する第１プリチャージ信号が供給され、
前記第２グループのワード線に接続する前記第２ワードドライバには、前記第２ワード線ドライバのプリチャージを指示する第２プリチャージ信号が供給され、
読み出し動作においては、前記第１プリチャージ信号と前記第２プリチャージ信号が非活性化され、
書き込み動作においては、前記第１プリチャージ信号が非活性化され、前記第２プリチャージ信号が活性化される
磁気ランダムアクセスメモリ。
【請求項１１】
請求項１から７のいずれか１項に記載の磁気ランダムアクセスメモリであって、
前記ロウ選択回路は、ワードドライバを備え、
読み出し動作時には、前記ワードドライバが、前記ワードドライバに含まれるＮＭＯＳトランジスタを介して前記第２電圧から前記ＮＭＯＳトランジスタの閾値電圧だけ低い前記第１電圧を、前記選択メモリセルに接続するワード線に供給し、
書き込み動作時には、前記ワードドライバが、前記ワードドライバに含まれるＰＭＯＳトランジスタを介して前記第２電圧を前記選択メモリセルに接続するワード線に供給する
磁気ランダムアクセスメモリ。
【請求項１２】
請求項１から７のいずれか１項に記載の磁気ランダムアクセスメモリであって、
前記ロウ選択回路は、
ワード電圧供給部と
ワードドライバ
とを備え、
スタンバイ状態では、前記ワード電圧供給部がローレベルの電圧を前記ワードドライバに供給すると共に前記ワードドライバが前記複数のワード線をローレベルに設定し、
読み出し動作では、前記ワード電圧供給部が前記ワードドライバに前記第１電圧を供給し、且つ、前記ワードドライバが第１トランジスタを介して前記第１電圧を前記選択メモリセルに接続するワード線に供給し、
書き込み動作では、前記ワード電圧供給部が前記ワードドライバに前記第２電圧を供給し、且つ、前記ワードドライバが前記第１トランジスタを介して前記第２電圧を前記選択メモリセルに接続するワード線に供給する
磁気ランダムアクセスメモリ。
【請求項１３】
請求項１から１２のいずれか１項に記載の磁気ランダムアクセスメモリであって、
前記ロウ選択回路は、前記メモリセルに集積化されたＭＯＳトランジスタよりゲート酸化膜の厚さが厚いＭＯＳトランジスタを含む
磁気ランダムアクセスメモリ。
【請求項１４】
請求項５に記載の磁気ランダムアクセスメモリであって、
前記サブロウ選択回路は、ゲート酸化膜の厚さがセルトランジスタより厚いトランジスタを含む
磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗素子（ＭＴＪ素子）をメモリセルに利用した磁気ランダムアクセスメモリに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、読み書き回数が無制限、低電圧動作、高速動作が可能な不揮発メモリとして期待されるメモリの一つである。ＭＲＡＭにおいては、ＴＭＲ（Tunnel MagnetoResistance）効果を示す磁気抵抗素子がメモリセルとして利用される。その磁気抵抗素子には、例えばトンネルバリヤ層が２層の強磁性層で挟まれた磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）が形成される。その２層の強磁性層のうちの１層は、磁化の向きが固定されたピン層であり、他の１層は、磁化の向きが反転可能なフリー層である。
【０００３】
ＭＲＡＭセルにおける典型的な書き込み方法は、直交する２本の配線の各々に書き込み電流を流し、その電流が生成する合成磁場によって磁気抵抗素子の磁化を反転させる二軸書き込み方式である。この二軸書き込み方式を採用する場合、メモリセルには、典型的には、１つのＭＴＪ素子とリード時にメモリセルを選択するための１つのセルトランジスタから構成される１Ｔ１ＭＴＪの構成が採用される。この場合、メモリセル面積はＤＲＡＭ並みのセルサイズを実現できる可能性がある。しかし、非選択メモリセルにも磁場が印加される状態（半選択状態）が存在するため、書き込みの動作マージンが狭いことが欠点であった。典型的に書き込み電流は５ｍＡ程度と大きく、セル占有率を高めて大容量化することが困難であった。
【０００４】
この問題を解決するＭＲＡＭセルとして、セルトランジスタを介して書き込み電流を選択メモリセルに導通してセル選択性を改善するＭＲＡＭセルが提案されている。例えば、２Ｔ１ＭＴＪセルは、２つのセルトランジスタをオン状態にして書き込み電流を導通することで、選択メモリセルのＭＴＪ素子のみに反転磁場を印加することが可能である。また、スピン注入磁化反転によってデータを書き込む１Ｔ１ＭＴＪセルも、セルトランジスタを介して選択メモリセルのＭＴＪ素子に書き込み電流を流して書き込みを行うのでセル選択性に優れている。
【０００５】
これらのＭＲＡＭセルに共通の課題は、供給可能な書き込み電流がセルトランジスタのサイズ、即ち、ゲート幅に制限されてしまうことである。書き込み電流が大きいとそのメモリセルサイズはセルトランジスタのサイズに依存する。半導体メモリとして実現するためには、そのセルサイズをＳＲＡＭやＤＲＡＭ並みに小さくする必要があり、即ち、書き込み電流低減は避けられない。例えば、ＳＲＡＭ並みのビットコストを実現するには５００μＡ以下に書き込み電流値を低減する必要があり、また、ＤＲＡＭ並みのビットコストを実現するには２００μＡ以下に低減する必要がある。このレベルまでＭＴＪ素子の磁化反転電流を低減するための磁性薄膜技術の進展が熱望される。
【０００６】
ＭＲＡＭセルのセルサイズを縮小するアプローチとして、書き込み電流を低減する方法の他にワード線を電源電圧よりも高い電圧を印加するワードブースト技術がある。これにより、セルトランジスタのオン電流を実質的に上げ、より大きな書き込み電流をメモリセルに駆動することが可能となる。
【０００７】
図１６Ａ〜図１６Ｃは、２Ｔ１ＭＴＪセルに対するワードブーストの例を示している。図１６Ａに示されているように、スタンバイ時には、全てのワード線ＷＬとライトビット線ＷＢＬとが接地される。図１６Ｂに示されているように、書き込み時は、選択ワード線に電源電圧Ｖｄｄよりも高いブースト電圧Ｖｄｈを印加し、ライトビット線ＷＢＬの一方に電源電圧Ｖｄｄを印加し、もう一方のライトビット線／ＷＢＬを接地することで書き込み電流Ｉｗを供給する。一方、図１６Ｃに示されているように、読み出し時は、ライトビット線ＷＢＬ、／ＷＢＬの両方を接地し、リードビット線ＲＢＬを０．３Ｖ程度にクランプして選択メモリセルのＭＴＪ素子を貫通するトンネル電流Ｉｓを検出する。
【０００８】
このワードブースト技術によってセルトランジスタのオン電流が実質的に増加するので、書き込み電流値という設計パラメータに対してセルトランジスタのゲート幅サイズを小さくできる。従って、図１７に示されているように、書き込み電流を、セルトランジスタを介してメモリセルに導通するタイプのＭＲＡＭセルのセルサイズを縮小することが可能である。
【０００９】
上記の書き込み動作、及び、読み出し動作において、選択ワード線に接続された非選択メモリセルのライトビット線ＷＢＬ、／ＷＢＬは接地された状態である。従って、選択ワード線に接続されている全てのセルトランジスタのゲート−ソース間にはブースト電圧Ｖｄｈが印加され、セルトランジスタのゲート酸化膜に高電界がかかることになる。これは、セルトランジスタの信頼性を損ない読み書き回数を制限する一要因となり得るため好ましくない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明は、読み書き回数を維持しつつ、より効率的にビットコストを低減可能な磁気ランダムアクセスメモリを実現することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の磁気ランダムアクセスメモリは、複数のワード線と、複数のメモリセルと、ロウ選択回路とを備えている。読み出し動作では、前記ロウ選択回路が、前記複数のメモリセルのうちの選択メモリセルに接続するワード線に第１電圧を供給する。書き込み動作では、前記ロウ選択回路が、前記複数のメモリセルのうちの選択メモリセルに接続するワード線に第１電圧より高い第２電圧を供給する。
【発明の効果】
【００１２】
本発明によれば、読み書き回数を維持しつつ、より効率的にビットコストを低減可能な磁気ランダムアクセスメモリを提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の様々な実施形態を、添付図面を参照しながら説明する。
【００１４】
（第１の実施形態）
図１Ａ〜図１Ｃは、第１の実施形態のＭＲＡＭの構成を示す回路図である。第１の実施形態では、各メモリセルが２つのセルトランジスタと磁気抵抗素子とで構成されている、いわゆる２Ｔ１ＭＴＪセルのＭＲＡＭの構成が示されている。
【００１５】
メモリアレイ１には、メモリセルＣｉｊが行列に配置されている。各メモリセルＣｉｊは、２つのセルトランジスタ４、５と、磁気抵抗素子６とを備えている。本実施形態では、セルトランジスタ４、５としてＮＭＯＳトランジスタが使用され、磁気抵抗素子６としてＭＴＪ素子が使用される。メモリアレイ１には、更に、ワード線ＷＬが行方向に延設されると共に、ライトビット線ＷＢＬ、／ＷＢＬとリードビット線ＲＢＬとが列方向に延設されている。ワード線ＷＬは、ロウ選択回路２に接続されており、ライトビット線ＷＢＬ、／ＷＢＬとリードビット線ＲＢＬは、カラム選択回路３に接続されている。図１Ａ〜図１Ｃにおいて、実際は多数のメモリセルがメモリアレイ１に行列に配置されているが、説明の便宜上、２行２列のメモリセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１のみを図示している。
【００１６】
以下、図１Ａ〜図１Ｃを参照しながら、第１実施形態における選択メモリセルへのアクセスについて説明する。以下の説明では、メモリセルＣ００が選択メモリセルであるとして説明を行う。即ち、メモリセルＣ０１は選択行と非選択列の交点にある非選択メモリセル、メモリセルＣ１０は非選択行と選択列の交点にある非選択メモリセル、メモリセルＣ１１は非選択行と非選択列の交点にある非選択メモリセルである。
【００１７】
図１Ａは、スタンバイ状態における各信号線の状態を図示している。詳細には、スタンバイ状態においては、全てのワード線ＷＬ、ライトビット線ＷＢＬ、／ＷＢＬ、及びリードビット線ＲＢＬが接地される。
【００１８】
一方、図１Ｂは、書き込み動作における各信号線の状態を図示している。書き込み動作では、選択メモリセルＣ００に対応するワード線ＷＬ０、ライトビット線ＷＢＬ０、／ＷＢＬ０が選択され、これにより、選択メモリセルＣ００にライト電流Ｉｗが流れる。
【００１９】
詳細には、選択ワード線ＷＬ０に電源電圧Ｖｄｄよりも高いブースト電圧Ｖｄｈが印加される。同時に、選択ライトビット線ＷＢＬ０、／ＷＢＬ０の一方に電源電圧Ｖｄｄが印加され、もう一方が接地される。選択ライトビット線ＷＢＬ０、／ＷＢＬ０のどちらを接地するかは書き込みデータに応じて決定される。一実施形態では、書き込みデータが“１”の場合に選択ライトビット線／ＷＢＬ０が接地され、“０”の場合は選択ライトビット線ＷＢＬ０が接地される。
【００２０】
これにより、選択メモリセルＣ００のセルトランジスタ４、５は、そのゲート−ソース間に閾値電圧Ｖｔｈを超えるブースト電圧Ｖｄｈが印加されてオン状態となる。従って、ライト電流Ｉｗが、選択ライトビット線ＷＢＬ０からメモリセルＣ００を通って選択ライトビット線／ＷＢＬ０に（あるいは、選択ライトビット線／ＷＢＬ０からメモリセルＣ００を通って選択ライトビット線ＷＢＬ０に）流れる。ライト電流Ｉｗにより、磁気抵抗素子６のフリー層の磁化が所望の向きに向けられる。即ち、所望のデータが選択メモリセルＣ００の磁気抵抗素子６に書き込まれる。上述のように、電源電圧Ｖｄｄよりも高いブースト電圧Ｖｄｈが選択ワード線ＷＬ０に供給されるのは、セルトランジスタ４、５のサイズを小さくしながら大きなライト電流Ｉｗを流すためである。書き込み動作時には、リードビット線ＲＢＬ０は、磁気抵抗素子６を介してライト電流Ｉｗがリークしないように高インピーダンス状態に設定されることが望ましい。
【００２１】
一方、非選択メモリセルＣ０１、Ｃ１０、Ｃ１１には、ライト電流Ｉｗは流れない。まず、選択ワード線ＷＬ０に接続された非選択メモリセルＣ０１については、メモリセルＣ０１のセルトランジスタ４、５は、オン状態になるが、ライトワードＷＢＬ１と／ＷＢＬ１の電位差はゼロである。従って、非選択メモリセルＣ０１にライト電流Ｉｗは流れない。また、非選択ワード線ＷＬ１に接続された非選択メモリセルＣ１０、Ｃ１１については、ワード線ＷＬ１が接地されるから、メモリセルＣ１０、Ｃ１１のセルトランジスタ４、５はオフ状態である。従って、メモリセルＣ１０、Ｃ１１にもライトＩｗは流れない。
【００２２】
更に、図１Ｃは、読み出し動作における各信号線の状態を図示している。読み出し動作時には、書き込み動作時と異なり選択ワード線ＷＬ０に電源電圧Ｖｄｄが印加される。同時に、選択リードビット線ＲＢＬ０にクランプ電圧Ｖｃが読み出し回路（図示されない）によって印加され、選択ライトビット線ＷＢＬ０、／ＷＢＬ０の両方が接地される。これにより、選択メモリセルＣ００のセルトランジスタ４、５がオン状態となり、磁気抵抗素子６にクランプ電圧Ｖｃが印加された状態で選択メモリセルＣ００にセンス電流Ｉｓが流れる。ここで、読み出し動作では、選択メモリセルＣ００のセルトランジスタ４、５のゲート−ソース間には電源電圧Ｖｄｄが印加される、即ち、過剰な高電圧が印加されないことに留意されたい。センス電流Ｉｓが読み出し回路によって検出され、そのセンス電流Ｉｓの電流レベルから選択メモリセルＣ００に記憶されているデータが識別される。一実施形態では、センス電流Ｉｓと、選択されたリファレンスセルに流れる参照電流Ｉｒｅｆとを比較することで、選択メモリセルＣ００に記憶されているデータが識別される。
【００２３】
ＭＴＪ素子のＭＲ比（即ち、“０”状態の抵抗値と“１”状態の抵抗値の比率）は、ＭＴＪ素子の両端電圧に依存する特性を有しており、典型的にはその両端電圧が０．３Ｖ〜０．５Ｖの時にセンス信号が最大値となる。従って、上記のクランプ電圧Ｖｃは、好適には、０．３Ｖ〜０．５Ｖの範囲になるように設計される。
【００２４】
一方、非選択メモリセルＣ０１、Ｃ１０、Ｃ１１については、センス電流Ｉｓは流れない。まず、選択ワード線ＷＬ０に接続される非選択メモリセルＣ０１については、非選択リードビット線ＲＢＬ１は高インピーダンス状態に設定され、更に、非選択ライトビット線ＷＢＬ１、／ＷＢＬ１は共に接地される。選択ワード線ＷＬ０に接続される非選択メモリセルＣ０１のセルトランジスタ４、５はオン状態になるが、リードビット線ＲＢＬ１が高インピーダンス状態に設定されて読み出し回路から電気的に切断されるのでセンス電流Ｉｓは流れない。なお、読み出し動作時に非選択リードビット線ＲＢＬ１が接地されてもよい。
【００２５】
また、非選択ワード線ＷＬ１に接続されるメモリセルＣ１０、Ｃ１１については、非選択ワード線ＷＬ１が接地されるので、メモリセルＣ１０、Ｃ１１のセルトランジスタ４、５はオフ状態になる。従って、メモリセルＣ１０、１１にもセンス電流Ｉｓは流れない。
【００２６】
上記の書き込み動作及び読み出し動作において留意すべきことは、書き込み動作時のみ選択ワード線がブースト電圧Ｖｄｈで駆動され、読み出し動作時は選択ワード線が電源電圧Ｖｄｄで駆動されることである。本実施形態では、書き込み動作時には、大きなライト電流Ｉｗを流すために電源電圧Ｖｄｄよりも高いブースト電圧Ｖｄｈが選択ワード線ＷＬ０のゲートに印加される。しかしながら、読み出し動作時には、セルトランジスタ４、５のゲート酸化膜に高電圧（即ち、ブースト電圧Ｖｄｈ）が印加される時間を減らすために、選択ワード線ＷＬ０は電源電圧Ｖｄｄで駆動される。これにより、ゲート酸化膜の信頼性を向上させて読み書き回数を維持しつつ、セルトランジスタ４、５の面積、即ち、メモリセルＣｉｊの面積を小さくすることができる。
【００２７】
上述のように、ロウ選択回路２は、書き込み時にブースト電圧Ｖｄｈを選択ワード線に供給し、読み出し時には電源電圧Ｖｄｄを選択ワード線に供給する機能を有している。以下では、このような機能を実現するためのロウ選択回路２の構成について説明する。
【００２８】
図２は、ロウ選択回路２の構成の一例を示すブロック図である。図２のロウ選択回路２は、複数のロウデコーダ２１と、ワードドライバ２２−０〜２２−ｎと、ワード電圧制御部２３とを備えている。ロウデコーダ２１とワードドライバ２２−０〜２２−ｎは、メモリセルＣｉｊに対応するワード線を選択するワード線選択回路として機能する。ロウデコーダ２１とワードドライバ２２−０〜２２−ｎは、列方向に並んで配置されている。ワードドライバ２２−０〜２２−ｎは、それぞれ、ワード線ＷＬ０〜ＷＬｎに対応して設けられている。ロウデコーダ２１は、４本のワード線ＷＬ当たりに１つずつ設けられている。
【００２９】
図３は、ロウデコーダ２１、ワードドライバ２２−０〜２２−ｎ、及び、ワード電圧制御部２３の構成の詳細を示す回路図である。ロウデコーダ２１は、ＮＭＯＳトランジスタＭ１１〜Ｍ１４で構成される。各ワードドライバ２２−ｉは、ＮＭＯＳトランジスタＭ１５と、ＰＭＯＳトランジスタＭ１６〜Ｍ１８とで構成される。ワード電圧制御部２３は、ＰＭＯＳトランジスタＭ１９、Ｍ２０、Ｍ２２と、ＮＭＯＳトランジスタＭ２１とで構成される。
【００３０】
ロウデコーダ２１、ワードドライバ２２−０〜２２−ｎ、及びワード電圧制御部２３には、通常の耐圧のトランジスタ（コアトランジスタ）と高耐圧トランジスタの２種類のトランジスタが使用される。高耐圧トランジスタは、ゲート酸化膜がコアトランジスタよりも厚く、ブースト電圧Ｖｄｈの印加に耐えられるように構成される。図２（そして図９、図１２、図１４）において、チャネル部分が二重線になって図示されているＭＯＳトランジスタは、高耐圧トランジスタである。
【００３１】
詳細には、ロウデコーダ２１のＮＭＯＳトランジスタＭ１１〜Ｍ１３としては、コアトランジスタが用いられ、ＮＭＯＳトランジスタＭ１４としては高耐圧トランジスタが使用される。ワードドライバ２２−０〜２２−ｎのＮＭＯＳトランジスタＭ１５及びＰＭＯＳトランジスタＭ１６〜Ｍ１８としては、高耐圧トランジスタが使用される。また、ワード電圧制御部２３のＰＭＯＳトランジスタＭ２０、Ｍ２２、及びＮＭＯＳトランジスタＭ２１としては高耐圧トランジスタが使用され、ＰＭＯＳトランジスタＭ１９としてはコアトランジスタが使用される。
【００３２】
ロウ選択回路２は、概略的には下記のように動作する。データのアクセスが要求されると、ロウデコーダ２１は、ロウアドレスに応答して、選択すべきワード線ＷＬｉに対応するワードドライバ２２−ｉを選択し、選択されたワードドライバ２２−ｉに接続されているノードＮ２ｉをローレベルにプルダウンする。ワード電圧制御部２３は、駆動電圧ＶＤＲＶをワードドライバ２２に供給する機能を有している。ワード電圧制御部２３は、書き込み動作時には駆動電圧ＶＤＲＶをブースト電圧Ｖｄｈに設定し、読み出し動作時には駆動電圧ＶＤＲＶを電源電圧Ｖｄｄに設定する。選択されたワードドライバ２２−ｉは、ノードＮ２ｉのプルダウンに応答して、選択ワード線ＷＬｉをワード電圧制御部２３から受け取った駆動電圧ＶＤＲＶに駆動する。ワード電圧制御部２３から供給される駆動電圧ＶＤＲＶは、書き込み動作時にブースト電圧Ｖｄｈに設定され、読み出し動作時に電源電圧Ｖｄｄに設定されるから、結果として、書き込み時にはブースト電圧Ｖｄｈが選択ワード線ＷＬｉに供給され、読み出し時には電源電圧Ｖｄｄが選択ワード線ＷＬｉに供給される。
【００３３】
以下では、図３と図４とを用いてロウ選択回路２によるワード線ＷＬの駆動動作の詳細について説明する。以下では、ワード線ＷＬ０〜ＷＬ３のいずれかが選択される場合の駆動に関連する動作のみを説明するが、他のワード線ＷＬも同様に駆動されることは、当業者には理解されよう。
【００３４】
図３において、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９は、入力されたロウアドレスをプリデコードすることによって得られる信号であり、それらの振幅は電源電圧Ｖｄｄと同一である。ここで、制御信号Ｘ０１ｅ０〜Ｘ０１ｅ３は、ロウアドレスの下位２ビットをデコードして得られた信号とアクセス・イネーブル信号とのＡＮＤ論理を取ることによって生成された信号であり、その振幅は、ブースト電圧Ｖｄｈと同一である。また、記号“ＲＰ”はロウ・プリチャージ信号を表している。ロウ・プリチャージ信号ＲＰは、各ワードドライバ２２に接続されているノードＮ２０〜Ｎ２３をハイレベル（Ｖｄｈ）にプリチャージすることを指示する信号であり、その振幅はブースト電圧Ｖｄｈと同一である。加えて、ワード電圧制御部２３にはライトイネーブル信号ＷＥが供給されている。ライトイネーブル信号ＷＥは、書き込み動作時にハイレベル（Ｖｄｈ）に設定され、読み出し動作時にローレベル（０Ｖ）に設定される。
【００３５】
スタンバイ状態では、制御信号Ｘ０１ｅ０〜Ｘ０１ｅ３がローレベル（０Ｖ）に、ロウ・プリチャージ信号ＲＰもローレベルに設定され、これにより、ＮＭＯＳトランジスタＭ１４がオフ状態に、ＰＭＯＳトランジスタＭ１８はオン状態に設定される。即ち、ノードＮ２０〜Ｎ２３は、ブースト電圧Ｖｄｈにハイ・プリチャージされ、ワード線ＷＬ０〜ＷＬ３はローレベル（０Ｖ）に設定される。ＰＭＯＳトランジスタＭ１７は、ノードＮ２０〜Ｎ２３をハイレベル（Ｖｄｈ）に保持するために設けられており、そのＷ／Ｌ比（ここで、Ｗ：ゲート幅、Ｌ：ゲート長）は他のＭＯＳトランジスタよりもずっと小さい。
【００３６】
読み出し動作時には、ライトイネーブル信号ＷＥがローレベル（０Ｖ）に設定される。これにより、ワード電圧制御部２３のＰＭＯＳトランジスタＭ１９がオン状態に、ＰＭＯＳトランジスタＭ２０がオフ状態になり、ノードＮ３に電源電圧Ｖｄｄが供給される。即ち、各ワードドライバ２２に供給される駆動電圧ＶＤＲＶは、電源電圧Ｖｄｄに設定される。各ワードドライバ２２においては、ロウ・プリチャージ信号ＲＰがハイレベル（Ｖｄｈ）に設定され、ＰＭＯＳトランジスタＭ１８がオフ状態となる。更に、選択されたロウデコーダ２１においては、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９がハイレベル（Ｖｄｄ）に設定され、更に、制御信号Ｘ０１ｅ０〜Ｘ０１ｅ３のうちの選択ワード線ＷＬｉに対応する制御信号Ｘ０１ｅｉがハイレベル（Ｖｄｈ）に設定される。これにより、ＮＭＯＳトランジスタＭ１１〜Ｍ１３とＮＭＯＳトランジスタＭ１４−ｉがオン状態となり、ノードＮ２ｉがローレベル（０Ｖ）に遷移する。
【００３７】
このとき、ワードドライバ２２−ｉのＮＭＯＳトランジスタＭ１５がオフに、ＰＭＯＳトランジスタＭ１６がオンに設定されるため、ノードＮ３の駆動電圧ＶＤＲＶが選択ワード線ＷＬｉに供給される。上述のように、読み出し動作時には駆動電圧ＶＤＲＶが電源電圧Ｖｄｄに一致するため、結果として、選択ワード線ＷＬｉが電源電圧Ｖｄｄに駆動される。
【００３８】
読み出し動作が終了すると、制御信号Ｘ０１ｅｉ及びロウ・プリチャージ信号ＲＰがローレベルに戻される。これにより、ＮＭＯＳトランジスタＭ１４−ｉがオフ状態に、ＰＭＯＳトランジスタＭ１８がオン状態となってノードＮ２ｉはハイレベル（Ｖｄｈ）に遷移し、ワード線ＷＬｉはローレベルとなる。
【００３９】
一方、書き込み動作時では、ワードイネーブル信号ＷＥがハイレベル（Ｖｄｈ）に設定され、ワード電圧制御部２３のＰＭＯＳトランジスタＭ１９がオフ状態に、ＰＭＯＳトランジスタＭ２０はオン状態となる。これにより、ノードＮ３にブースト電圧Ｖｄｈが供給される。即ち、各ワードドライバ２２に供給される駆動電圧ＶＤＲＶが、ブースト電圧Ｖｄｈに設定される。各ワードドライバ２２においては、ロウ・プリチャージ信号ＲＰがハイレベル（Ｖｄｈ）となり、ＰＭＯＳトランジスタＭ１８がオフ状態となる。更に、選択されたロウデコーダ２１においては、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９がハイレベル（Ｖｄｄ）に設定され、更に、制御信号Ｘ０１ｅ０〜Ｘ０１ｅ３のうちの選択ワード線ＷＬｉに対応する制御信号Ｘ０１ｅｉがハイレベル（Ｖｄｈ）に設定される。これにより、ＮＭＯＳトランジスタＭ１１〜Ｍ１３とＮＭＯＳトランジスタＭ１４−ｉがオン状態となり、ノードＮ２ｉがローレベル（０Ｖ）に遷移する。
【００４０】
このとき、ワードドライバ２２−ｉのＮＭＯＳトランジスタＭ１５がオフに、ＰＭＯＳトランジスタＭ１６がオンに設定されるため、ノードＮ３の駆動電圧ＶＤＲＶが選択ワード線ＷＬｉに供給される。読み出し動作時には駆動電圧ＶＤＲＶがブースト電圧Ｖｄｈに一致するため、結果として、選択ワード線ＷＬｉがブースト電圧Ｖｄｈに駆動される。
【００４１】
書き込み動作が終了すると、制御信号Ｘ０１ｅｉ及びロウ・プリチャージ信号ＲＰがローレベルに戻される。これにより、ＮＭＯＳトランジスタＭ１４−ｉがオフ、ＰＭＯＳトランジスタＭ１８がオン状態となってノードＮ２ｉはハイレベル（Ｖｄｈ）に遷移し、ワード線ＷＬｉはローレベルとなる。
【００４２】
以上説明した第１の実施形態のＭＲＡＭによれば、メモリセルのセルトランジスタのゲート酸化膜の信頼性を確保しつつ、ワードブースト技術によるセル面積の縮小化が期待できる。つまり、書き込み動作時のみブースト電圧Ｖｄｈでワード線を駆動し、読み出し動作時は電源電圧Ｖｄｄでワード線を駆動することで、ゲート酸化膜に過剰電圧が印加される時間を減らすことができる。多くのアプリケーションにおいては、メモリへのデータの書き込みに比べ、データの読み出しを行う回数が多い。従って、読み出し動作時にメモリセルのゲート酸化膜に過剰な電圧を印加しない本実施形態のＭＲＡＭの構成によれば、効果的にゲート酸化膜の信頼性を向上できる。
【００４３】
第１の実施形態のＭＲＡＭの変形例として、書き込み時に相補の電圧が与えられる書き込み配線を直角に配置した構成のＭＲＡＭが挙げられる。この変形例では、書き込み配線の一方がカラム選択回路に接続され、書き込み配線の他方がロウ選択回路２に接続される。書き込み時には、ロウ選択回路２は、ワード線にブースト電圧Ｖｄｈおよび接地電圧を供給するように構成されるともに、それに接続されている書き込み配線に電源電圧Ｖｄｄまたは接地電圧を供給するように構成される。このため、この変形例においては、ロウ選択回路２は、３つの電圧を出力可能に構成される必要がある。このような動作を実現する一つの方法として、第１の実施形態のロウ選択回路２に、ロウデコーダ２１、ワードドライバ２２に加えて、書き込みロウデコーダおよび書き込みワードドライバを追加する方法が挙げられる。ワードドライバ２２は振幅がブースト電圧Ｖｄｈに等しい選択信号を用いてロウデコーダ２１により選択される一方、書き込み配線に接続された書き込みワードドライバは振幅が電源電圧Ｖｄｄに等しい選択信号を用いて書き込みロウデコーダにより選択される。ロウデコーダ２１の出力の振幅はＶｄｈであり、書き込みロウデコーダの出力の振幅はＶｄｄであるため、これらのロウデコーダは共通化できず、回路面積が増大する。
【００４４】
一方、図１Ａ〜図１Ｃの構成のＭＲＡＭでは、書き込み時に相補の電圧が与えられる書き込み配線として平行な２本のライトビット線ＷＢＬｉ、／ＷＢＬｉを用いることにより、ロウ選択回路２とカラム選択回路３の構成を簡単にでき、これらの回路面積を小さくできる。つまり、書き込み時、ロウ選択回路２はワード線にブースト電圧Ｖｄｈまたは接地電位Ｇｎｄの２つの電圧を供給するだけでよく、電源電圧Ｖｄｄを供給する必要はない。また、カラム選択回路３において、一方のライトビット線ＷＢＬｉに電圧を供給する書き込みドライバと、他方のライトビット線ＷＢＬｉに電圧を供給する書き込みドライバは、どちらも振幅が電源電圧Ｖｄｄである選択信号を用いてカラムデコーダ（図示されない）により選択可能である。このため、これらの書き込みドライバを選択するカラムデコーダの一部を共通化できる。結果として、上述の変形例と比較してロウ選択回路２とカラム選択回路３の面積を小さくできる。
【００４５】
本実施形態において、ロウ選択回路２の構成としては、図３に図示された構成以外の様々な構成に変更可能である。図５は、ロウ選択回路２の構成の他の一例を示す。図５のロウ選択回路２においては、複数のワード電圧制御部２３が設けられる。一実施形態では、ロウ選択回路２に４つのワード電圧制御部２３が設けられ、各ワード電圧制御部２３−ｉが４つおきのワードドライバ２２に接続される。ワード電圧制御部２３−０〜２３−３には、それぞれ、制御信号ＷＥ０〜ＷＥ３が供給される。制御信号ＷＥ０〜ＷＥ３は、ロウアドレスの下位２ビットをデコーダして得られた信号とライトイネーブル信号ＷＥとのＡＮＤ論理を取ることによって生成される。ワード電圧制御部２３−０〜２３−３のそれぞれの構成は、図３のワード電圧制御部２３と同一である。
【００４６】
なお、ワード電圧制御部２３の数は４に限定されないことに留意されたい。このとき、制御信号ＷＥｉの生成に使用されるロウアドレスの下位ビットの数は、ワード電圧制御部２３の数にあわせて変更される。２Ｎ個のワード電圧制御部２３が設けられる場合、ロウアドレスの下位Ｎビットとライトイネーブル信号ＷＥから制御信号ＷＥ０〜ＷＥ（２Ｎ−１）が生成される。
【００４７】
読み出し動作時では、制御信号ＷＥ０〜ＷＥ３が全てローレベルに設定され、４つのワード電圧制御部２３−０〜２３−３は、それぞれノードＮ３０〜Ｎ３３に電源電圧Ｖｄｄを供給する。即ち、ノードＮ３０−Ｎ３３に生成される駆動電圧ＶＤＲＶは、いずれも電源電圧Ｖｄｄである。選択ワード線ＷＬｉに対応するワードドライバ２１は、ロウアドレスをプリデコードして得られる信号（図示していない）に応答して、ノードＮ２ｉをローレベルに設定し、これにより、１つのワードドライバ２２−ｉが選択される。選択されたワードドライバ２２−ｉは、選択ワード線ＷＬｉを、対応するワード電圧制御部２３から供給された駆動電圧ＶＤＲＶに駆動する。読み出し動作時には、ノードＮ３０〜Ｎ３３のいずれに生成される駆動電圧ＶＤＲＶも電源電圧Ｖｄｄに一致するから、結果として、選択ワード線ＷＬｉは電源電圧Ｖｄｄに駆動される。
【００４８】
書き込み動作時では、選択されたロウアドレスの下位２ビットに応じて、制御信号ＷＥ０〜ＷＥ３のうちの１つがハイレベルに、他の３つがローレベルに設定される。以下では、制御信号ＷＥ０がハイレベルである場合を例にとって説明する。制御信号ＷＥ０によって選択されたワード電圧制御部２３−０は、ノードＮ３０にブースト電圧Ｖｄｈを供給する。即ち、ワード電圧制御部２３−０から供給される駆動電圧ＶＤＲＶは、ブースト電圧Ｖｄｈに一致する。他の３つのワード電圧制御部２３−１〜２３−３はノードＮ３１〜Ｎ３３に電源電圧Ｖｄｄを供給する。選択ワード線ＷＬｉに対応するワードドライバ２１は、ロウアドレスをプリデコードして得られる信号（図示していない）に応答して、ノードＮ２ｉをローレベルにし、これにより、１つのワードドライバ２２−ｉが選択される。選択されたワードドライバ２２−ｉは、選択されたワード電圧制御部２３−０から供給される駆動電圧ＶＤＲＶに駆動する。書き込み動作時には、選択されたワード電圧制御部２３−０から供給される駆動電圧ＶＤＲＶがブースト電圧Ｖｄｈに一致するから、結果として、選択ワード線ＷＬｉはブースト電圧Ｖｄｈに駆動される。
【００４９】
図５のロウ選択回路２の構成では、ワード選択回路の消費電力を図２のロウ選択回路２に比較して小さくすることができる。図２のロウ選択回路２では、書き込み動作に続いて読み出し動作が行われた場合、又は読み出し動作に続いて書き込み動作が行われた場合、ノードＮ３の電圧をブースト電圧Ｖｄｈから電源電圧Ｖｄｄに、又は、その逆に切り換える必要がある。ノードＮ３の寄生容量は大きいので、ノードＮ３の電圧を切り換えるために大きな消費電力が必要である。一方、図５のロウ選択回路２では、ノードＮ３０〜Ｎ３３のそれぞれに接続されるワードドライバ２２の数がノードＮ３より少ないため、ノードＮ３０〜Ｎ３３の寄生容量は、図２のノードＮ３よりも小さい。図５の回路構成では、ノードＮ３０〜Ｎ３３のうちの一つのみがブースト電圧Ｖｄｈから電源電圧Ｖｄｄに、又は、その逆に切り換えられるため、当該一つのノードを駆動するために必要な電力は、図２のロウ選択回路２のノードＮ３を駆動するために必要な電力よりも小さい。したがって、図５の回路構成によれば、消費電力を小さくできる。
【００５０】
さらに、図５の回路構成によれば、ワード選択回路の動作を図２の回路構成に比較して早くすることができる。図５の回路構成では、電位がブースト電圧Ｖｄｈから電源電圧Ｖｄｄに、又は、その逆に切り換えられるノード（即ち、ノードＮ３０〜Ｎ３３）の寄生容量が小さい。したがって、当該ノードの電位をブースト電圧Ｖｄｈから電源電圧Ｖｄｄに、又は、その逆に切り替える場合に、当該ノードの抵抗及び寄生容量による遅延時間を短くすることができる。
【００５１】
図６は、ロウ選択回路２の構成の更に他の例を示す回路図である。図６のロウ選択回路２でも、ロウデコーダ２１とワードドライバ２２が列方向に並べられており、複数のワード電圧制御部２３が設けられている。図６では、２つのワード電圧制御部２３−０、２３−１が設けられている。一方のワード電圧制御部２３−０は、下半分のワードドライバ２２−０〜２２−（ｍ−１）に接続され、他方のワード電圧制御部２３−１は、上半分のワードドライバ２２−ｍ〜２２−ｎに接続されている。ワード電圧制御部２３−０、２３−１は、ロウデコーダ２１の間に配置することも可能である。ワード電圧制御部２３−０〜２３−１のそれぞれの構成は、図３のワード電圧制御部２３と同一である。
【００５２】
制御信号ＷＥ０、ＷＥ１は、ロウアドレスの上位１ビットをデコードして得られる信号とライトイネーブル信号ＷＥとのＡＮＤ論理を取ることによって生成される信号である。なお、ワード電圧制御部２３の数は２に限定されないことに留意されたい。このとき、制御信号ＷＥｉの生成に使用されるロウアドレスの下位ビットの数は、ワード電圧制御部２３の数にあわせて変更される。
【００５３】
読み出し動作時では、制御信号ＷＥ０、ＷＥ１はいずれもローレベルに設定される。これにより、２つのワード電圧制御部２３−０、２３−１は、それぞれノードＮ３０，Ｎ３１に電源電圧Ｖｄｄを供給する。即ち、ノードＮ３０、Ｎ３１に供給される駆動電圧ＶＤＲＶは、いずれも電源電圧Ｖｄｄに一致する。ワードドライバ２１は、ロウアドレスをプリデコードして得られる信号（図示していない）に応答して、ノードＮ２０〜Ｎ２ｎのうちの１つのノードＮ２ｉをローレベルに設定し、これにより、１つのワードドライバ２２−ｉが選択される。選択されたワードドライバ２２−ｉは、ワード電圧制御部２３−０又は２３−１から供給される駆動電圧ＶＤＲＶを用いて、選択ワード線ＷＬｉを駆動する。駆動電圧ＶＤＲＶは、電源電圧Ｖｄｄに一致するから、選択ワード線ＷＬｉは電源電圧Ｖｄｄに駆動される。
【００５４】
書き込み動作時では、選択メモリセルのロウアドレスの上位１ビットに応じて、制御信号ＷＥ０、ＷＥ１のうち一方がハイレベルであり、他方はローレベルに設定される。以下では、制御信号ＷＥ０がハイレベルに設定される場合（即ち、ワード線ＷＬ０〜ＷＬ（ｍ−１）のいずれかが選択ワード線として選択される場合）を例にとって説明する。選択されたワード電圧制御部２３−０は、ノードＮ３０にブースト電圧Ｖｄｈを供給する。即ち、ワード電圧制御部２３−０から供給される駆動電圧ＶＤＲＶは、ブースト電圧Ｖｄｈに一致する。他方のワード電圧制御部２３−１はノードＮ３１に電源電圧Ｖｄｄを供給する。ロウデコーダ２１は、ロウアドレスをプリデコードして得られる信号（図示していない）に応答して、ノードＮ２０〜Ｎ２ｍのうちの１つのノードＮ２ｉ（ｉは、０以上ｍ−１以下の整数）をローレベルにし、これにより、１つのワードドライバ２２−ｉが選択される。選択されたワードドライバ２２−ｉは、選択されたワード電圧制御部２３−０から供給される駆動電圧ＶＤＲＶを用いて、選択ワード線ＷＬｉを駆動する。書き込み動作時には、選択されたワード電圧制御部２３−０から供給される駆動電圧ＶＤＲＶがブースト電圧Ｖｄｈに一致するから、結果として、選択ワード線ＷＬｉはブースト電圧Ｖｄｈに駆動される。
【００５５】
図６のセル選択回路２の構成によれば、図２の回路構成に較べて消費電力を低減できる上、ワード選択回路の動作を早くすることができる。図６の回路構成では、ノードＮ３０、Ｎ３１のそれぞれに接続されるワードドライバ２２の数を低減できる上に、ノードＮ３０、Ｎ３１の長さを図２の回路のノードＮ３よりも短くできる。即ち、図６の回路によれば、ノードＮ３０、Ｎ３１の寄生容量及び配線抵抗を図２の回路のノードＮ３よりも小さくすることができる。したがって、図６の回路構成によれば、消費電力を低減できる上、ワード選択回路の動作を早くすることができる。
【００５６】
図７は、ロウ選択回路２の構成の更に他の例を示す図である。図７の構成では、ワード線が階層化される。即ち、メモリアレイ１にメインワード線ＭＷＬに加え、サブワード線ＳＷＬが設けられる。サブワード線ＳＷＬの長さは、メインワード線ＭＷＬに比べて短い。加えて、ロウ選択回路２が、メインロウ選択回路１２とサブロウ選択回路１３とで構成される。一実施形態では、メモリアレイ１内に２つのサブロウ選択回路１３−０、１３−１が設けられる。メインロウ選択回路１２の構成及び動作は、ワード線ＷＬの代わりにメインワード線ＭＷＬを駆動する点以外、図４のロウ選択回路２と同じである。メインロウ選択回路１２は、メインワード線ＭＷＬを介して、各サブロウ選択回路１３−０、１３−１に接続されている。メモリアレイ１は、４つのサブメモリアレイ１１−０〜１１−３に分割される。サブメモリアレイ１１−０、１１−１は、サブロウ選択回路１３−０に接続され、サブメモリアレイ１１−２、１１−３は、サブロウ選択回路１３−１に接続される。各サブロウ選択回路１３はメインワード線ＭＷＬの電圧レベル及びカラムアドレス信号Ｙ０、Ｙ０Ｂに応答して、サブワード線ＳＷＬを選択する。
【００５７】
一実施形態においては、サブロウ選択回路１３−０は、ＰＭＯＳトランジスタＭ０００〜Ｍ００３とＮＭＯＳトランジスタＭ１００〜１０３とを含んでいる。同様に、サブロウ選択回路１３−１は、ＰＭＯＳトランジスタＭ０１０−Ｍ０１３とＮＭＯＳトランジスタＭ１１０−１１３を含んでいる。これらのＭＯＳトランジスタとしては、高耐圧トランジスタが使用される。サブロウ選択回路１３−０、１３−１に供給されるカラムアドレス信号Ｙ０、Ｙ０Ｂは、ハイレベルでブースト電圧Ｖｄｈ、ローレベルで接地電位Ｇｎｄである。
【００５８】
なお、サブロウ選択回路１３の数は２に限定されないことに留意されたい。サブロウ選択回路１３の数はメモリアレイ１の分割に合わせて変更される。
【００５９】
続いて、図７のロウ選択回路（即ち、メインロウ選択回路１２とサブロウ選択回路１３）の動作を説明する。読み出し動作時では、ライトイネーブル信号ＷＥがローレベルに設定され、ワード電圧制御部２３がノードＮ３に供給される駆動電圧ＶＤＲＶを電源電圧Ｖｄｄに設定する。選択メインワード線ＭＷＬｉに対応するワードドライバ２２−ｉは、ロウアドレス信号に応答してノードＮ２ｉをローレベルに設定し、これにより、１つのワードドライバ２２−ｉが選択される。選択されたワードドライバ２２−ｉは、選択メインワード線ＭＷＬｉを、ワード電圧制御部２３から供給された駆動電圧ＶＤＲＶに駆動する。読み出し動作時には、ノードＮ３に供給される駆動電圧ＶＤＲＶが電源電圧Ｖｄｄに設定されるので、結果として、選択メインワード線ＭＷＬｉは電源電圧Ｖｄｄに駆動される。非選択のワードドライバ２２は、他のメインワード線ＭＷＬを接地電圧に設定する。
【００６０】
以下では、選択メモリセルがサブメモリアレイ１１−０又は１１―１に含まれ、サブメモリアレイ１１−２、１１−３に含まれない場合について説明する。選択メインワード線ＭＷＬｉは、サブメモリアレイ１１−０及び１１−１に対応するサブロウ選択回路１３−０のＰＭＯＳトランジスタＭ００ｉに電源電圧Ｖｄｄを供給する。カラムアドレス信号Ｙ０はローレベルに設定され、サブロウ選択回路１３−０のＰＭＯＳトランジスタＭ０００〜Ｍ００３がオン状態、ＮＭＯＳトランジスタＭ１００〜Ｍ１０３がオフ状態となる。選択サブワード線ＳＷＬｉ０は、電源電圧Ｖｄｄに駆動される。一方、他のメインワード線ＭＷＬは、サブロウ選択回路１３−０のＰＭＯＳトランジスタＭ００ｉ以外のＰＭＯＳトランジスタＭ００ｘに接地電圧を供給する。したがって、サブロウ選択回路１３−０に接続されている非選択のサブワード線ＳＷＬは、接地電圧に駆動される。
【００６１】
さらに、選択メインワード線ＭＷＬｉは、サブロウ選択回路１３−１のＰＭＯＳトランジスタＭ０１ｉにも電源電圧Ｖｄｄを供給する。しかしながら、カラムアドレス信号Ｙ０Ｂがハイレベルに設定され、サブロウ選択回路１３−１のＰＭＯＳトランジスタＭ０１０〜Ｍ０１３はオフ状態、ＮＭＯＳトランジスタＭ１１０〜Ｍ１１３はオン状態となり、結果として、サブロウ選択回路１３−１に接続されている全てのサブワード線ＳＷＬ０１−３１が接地される。
【００６２】
書き込み動作時には、ライトイネーブル信号ＷＥがハイレベルに設定され、ワード電圧制御部２３がノードＮ３に供給される駆動電圧ＶＤＲＶをブースト電圧Ｖｄｈに設定する。選択メインワード線ＭＷＬｉに対応するワードドライバ２２−ｉは、ロウアドレス信号に応答して、ノードＮ２ｉをローレベルに設定し、これにより、１つのワードドライバ２２−ｉが選択される。選択されたワードドライバ２２−ｉは、選択メインワード線ＭＷＬｉを、ワード電圧制御部２３から供給された駆動電圧ＶＤＲＶに駆動する。書き込み動作時には、ノードＮ３にはブースト電圧Ｖｄｈが供給されるので、結果として、選択メインワード線ＭＷＬｉはブースト電圧Ｖｄｈに駆動される。
【００６３】
以下では、選択メモリセルがサブメモリアレイ１１−０又は１１―１に含まれ、サブメモリアレイ２−３に含まれない場合について説明する。選択メインワード線ＭＷＬｉは、サブメモリアレイ１１−０及び１１−１に対応するサブロウ選択回路１３−０のＰＭＯＳトランジスタＭ００ｉにブースト電圧Ｖｄｈを供給する。カラムアドレス信号Ｙ０はローレベルに設定され、サブロウ選択回路１３−０のＰＭＯＳトランジスタＭ０００〜Ｍ００３がオン状態、ＮＭＯＳトランジスタＭ１００〜Ｍ１０３がオフ状態となり、選択サブワード線ＳＷＬｉ０は、ブースト電圧Ｖｄｈに駆動される。他のメインワード線ＭＷＬは、サブロウ選択回路１３−０のＰＭＯＳトランジスタＭ００ｉ以外のＰＭＯＳトランジスタＭ００ｘに接地電圧を供給する。したがって、サブロウ選択回路１３−０に接続されている非選択のサブサード線ＳＷＬは、接地電圧に駆動される。
【００６４】
さらに、選択メインワード線ＭＷＬｉは、対応するサブロウ選択回路１のＰＭＯＳトランジスタＭ０１ｉにもブースト電圧Ｖｄｈを供給する。しかしながら、カラムアドレス信号Ｙ０Ｂはハイレベルに設定され、サブロウ選択回路１３−１のＰＭＯＳトランジスタＭ０１０〜Ｍ０１３はオフ状態、ＮＭＯＳトランジスタＭ１１０〜Ｍ１１３はオン状態となり、結果として、サブロウ選択回路１３−１に接続されている全てのサブワード線ＳＷＬ０１−３１が接地される。
【００６５】
図７のロウ選択回路２の構成によれば、メモリセルのセルトランジスタのゲート酸化膜の信頼性を確保しつつ、ワードブースト技術によるセル面積の縮小かが期待できる。つまり、書き込み動作時のみブースト電圧Ｖｄｈでワード線を駆動し、読み出し動作時は電源電圧Ｖｄｄでワード線を駆動することで、ゲート酸化膜に過剰電圧が印加される時間を減らすことができる。さらに、ワード線が階層化されているため、同時に選択されるメモリセルの数を減少できる。これにより、ゲート酸化膜に過剰電圧が印加される時間を減らすことができる。多くのアプリケーションにおいては、メモリへのデータの書き込みに比べ、データの読み出しを行う回数が多い。従って、本実施形態のＭＲＡＭの構成によれば、より効果的にゲート酸化膜の信頼性を向上できる。
【００６６】
なお、本実施形態のＭＲＡＭは、説明の便宜上、メインワード線とサブワード線の数が同じになっているが、サブロウ選択回路１３にロウアドレスをプリデコードして得られる信号を供給することにより、メインワード線の数を減らす構成をとることもできることに留意されたい。
【００６７】
（第２の実施形態）
図８Ａ〜図８Ｃは、本発明の第２の実施形態のＭＲＡＭの構成を示す回路図である。第２の実施形態では、データ読み出しに、２行のリファレンスセルロウに配置されたリファレンスセルＲｉｊが用いられる。各リファレンスセルＲｉｊの構成は、メモリセルＣｉｊと同一である。メモリアレイ１には、リファレンスセルＲｉｊを選択するためのリファレンスワード線ＷＬＲ０、ＷＬＲ１が行方向に延設される。加えて、本実施形態は、リードビット線ＲＢＬに加え、リードビット線／ＲＢＬがメモリアレイ１に配置される。
【００６８】
図８Ａ〜図８Ｃにおいて、実際には多数のメモリセルがメモリアレイ１に行列に配置されるが、説明の便宜上、２行２列のメモリセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１のみを図示している。リファレンスセルについても同様に、実際は多数のリファレンスセルがリファレンスロウに配置されるが、説明の便宜上、２行２列のリファレンスセルＲ００、Ｒ０１、Ｒ１０、Ｒ１１のみを図示している。なお、リファレンスセルの列数はメモリセルの列数と同じであることが好ましい。本実施形態では、メモリアレイ１において、偶数行のメモリセルが、奇数行のメモリセルに対してメモリセルの行方向の長さの半分だけシフトして配置される。また、２つのリファレンスロウにおいて、一方のリファレンスロウのリファレンスセルが他方のリファレンスロウのリファレンスセルに対してメモリセルの行方向の長さの半分だけシフトして配置される。
【００６９】
以下、図８Ａ〜図８Ｃを参照しながら、第２の実施形態における選択メモリセルへのアクセスについて説明する。以下の説明では、メモリセルＣ００が選択メモリセルであるとして説明を行う。即ち、メモリセルＣ０１は選択行と非選択列の交点にある非選択メモリセル、メモリセルＣ１０は非選択行と選択列の交点にある非選択メモリセル、メモリセルＣ１１は非選択行と非選択列の交点にある非選択メモリセルである。
【００７０】
図８Ａは、スタンバイ状態における各信号線の状態を図示している。詳細には、スタンバイ状態においては、全てのワード線ＷＬ、ライトビット線ＷＢＬ、／ＷＢＬ、及びリードビット線ＲＢＬ、／ＲＢＬが接地される。
【００７１】
一方、図８Ｂは、書き込み動作における各信号線の状態を図示している。書き込み動作時においては、ワード線ＷＬ０が選択され、且つ、ライトビット線ＷＢＬ０、／ＷＢＬ０、リードビット線ＲＢＬ０が選択され、これにより、メモリセルＣ００が選択される。詳細には、選択ワード線ＷＬ０に電源電圧Ｖｄｄよりも高いブースト電圧Ｖｄｈが印加される。同時に、選択ライトビット線ＷＢＬ０、／ＷＢＬ０の一方に電源電圧Ｖｄｄが印加され、もう一方が接地される。選択ライトビット線ＷＢＬ０、／ＷＢＬ０のどちらを接地するかは書き込みデータに応じて決定される。一実施形態では、書き込みデータが“１”の場合に選択ライトビット線／ＷＢＬ０が接地され、“０”の場合は選択ライトビット線ＷＢＬ０が接地される。
【００７２】
これにより、選択メモリセルＣ００のセルトランジスタ４、５は、そのゲート−ソース間に閾値電圧Ｖｔｈを超えるブースト電圧Ｖｄｈが印加されてオン状態となる。従って、ライト電流Ｉｗが、選択ライトビット線ＷＢＬ０からメモリセルＣ００を導通して選択ライトビット線／ＷＢＬ０に（あるいは、選択ライトビット線／ＷＢＬ０からメモリセルＣ００を導通して選択ライトビット線ＷＢＬ０に）流れる。ライト電流Ｉｗにより、磁気抵抗素子６のフリー層の磁化が所望の向きに向けられる、即ち、所望のデータが選択メモリセルＣ００の磁気抵抗素子６に書き込まれる。この時、リードビット線ＲＢＬ０はＭＴＪ素子を介してライト電流がリークしないように高インピーダンス状態にすることが望ましい。
【００７３】
一方、非選択メモリセルＣ０１、Ｃ１０、Ｃ１１には、ライト電流Ｉｗは流れない。まず、選択ワード線ＷＬ０に接続された非選択メモリセルＣ０１については、メモリセルＣ０１のセルトランジスタ４、５はオン状態になるが、ライトワードＷＢＬ１と／ＷＢＬ１の電位差はゼロである。従って、メモリセルＣ０１にライト電流Ｉｗは流れない。また、非選択ワード線ＷＬ１に接続された非選択メモリセルＣ１０、Ｃ１１については、ワード線ＷＬ１が接地されるため、メモリセルＣ１０、Ｃ１１のセルトランジスタ４、５はオフ状態である。従って、メモリセルＣ１０、Ｃ１１にもライト電流Ｉｗは流れない。
【００７４】
リファレンスセルＲ００、０１、１０、１１についても同様に、ライト電流Ｉｗは流れない。即ち、書き込み動作時にはリファレンスワード線ＷＬＲ０、ＷＬＲ１は接地されるから、各リファレンスセルのセルトランジスタ４、５はオフ状態になる。従って、書き込み動作時には、リファレンスセルＲ００、０１、１０、１１にライト電流Ｉｗは導通しない。
【００７５】
更に図８Ｃは、読み出し動作における各信号線の状態を図示している。読み出し動作時では、書き込み動作時と異なり選択ワード線ＷＬ０に電源電圧Ｖｄｄが印加される。同時に、選択リードビット線ＲＢＬ０にクランプ電圧Ｖｃが読み出し回路（図示されない）によって印加され、選択ライトビット線ＷＢＬ０、／ＷＢＬ０の両方が接地される。これにより、選択メモリセルＣ００のセルトランジスタ４、５がオン状態となり、磁気抵抗素子６にクランプ電圧Ｖｃが印加された状態で選択メモリセルＣ００にセンス電流Ｉｓが流れる。ここで、読み出し動作では、選択メモリセルＣ００のセルトランジスタ４、５のゲート−ソース間には電源電圧Ｖｄｄが印加される、即ち、過剰な高電圧が印加されないことに留意されたい。
【００７６】
加えて、読み出し動作では、リファレンスワード線ＷＬＲ１が選択され、且つ、ライトビット線ＷＢＬ１、／ＷＢＬ０、及びリードビット線／ＲＢＬ０が選択される。即ち、リファレンスワード線ＷＬＲ１と、ライトビット線ＷＢＬ１、／ＷＢＬ０及びリードビット線／ＲＢＬ０の交点に位置するリファレンスセルＲ１０が選択される。
【００７７】
詳細には、選択リファレンスワード線ＷＬＲ１に電源電圧Ｖｄｄが印加される。同時に、選択リードビット線／ＲＢＬ０にクランプ電圧Ｖｃが読み出し回路により印加され、選択ライトビット線ＷＢＬ１、／ＷＢＬ０の両方が接地される。選択リファレンスセルＲ１０のセルトランジスタ４、５がオン状態となり、磁気抵抗素子６にクランプ電圧Ｖｃが印加された状態で選択リファレンスセルＲ１０にリファレンス電流Ｉｒｅｆが流れる。ここで、選択リファレンスセルＲ１０のセルトランジスタ４、５のゲート−ソース間には電源電圧Ｖｄｄが印加される、即ち、過剰な高電圧が印加されないことに留意されたい。
【００７８】
選択メモリセルＣ００を流れるセンス電流Ｉｓと、選択リファレンスセルＲ１０に流れる参照電流Ｉｒｅｆとを比較することで、選択メモリセルＣ００に記憶されているデータが識別される。
【００７９】
一方、非選択メモリセルＣ０１、Ｃ１０、Ｃ１１については、センス電流Ｉｓは流れない。まず、選択ワード線ＷＬ０に接続された非選択メモリセルＣ０１については、非選択リードビット線ＲＢＬ１は高インピーダンス状態に設定され、更に、非選択ライトビット線ＷＢＬ１、／ＷＢＬ１は共に接地される。選択ワード線ＷＬ０に接続される非選択メモリセルＣ０１のセルトランジスタ４、５はオン状態になるが、リードビット線ＲＢＬ１が高インピーダンス状態に設定されて読み出し回路から電気的に切断されるのでセンス電流Ｉｓは流れない。なお、読み出し動作時には非選択リードビット線ＲＢＬ１が接地されてもよい。
【００８０】
更に、非選択ワード線ＷＬ１に接続されるメモリセルＣ１０、Ｃ１１については、非選択ワード線ＷＬ１が接地されるので、メモリセルＣ１０、Ｃ１１のセルトランジスタ４、５はオフ状態になる。従って、メモリセルＣ１０、１１にもセンス電流Ｉｓは流れない。
【００８１】
更に、非選択リファレンスセルＲ００、Ｒ０１、Ｒ１１についても、リファレンス電流Ｉｒｅｆは流れない。まず、選択リファレンスワード線ＷＬＲ１に接続されたリファレンスセルＲ１１については、非選択リードビット線／ＲＢＬ１を高インピーダンス状態に設定され、非選択ライトビット線ＷＢＬ１、／ＷＢＬ１は共に接地される。リファレンスセルＲ１１のセルトランジスタ４、５はオン状態になるが、リードビット線／ＲＢＬ１が高インピーダンス状態に設定されて読み出し回路から電気的に切断されるのでリファレンス電流Ｉｒｅｆは流れない。なお、読み出し動作時には非選択リードビット線／ＲＢＬ１が接地されてもよい。
【００８２】
図９は、上記アクセス方法を実現するためのロウ選択回路２の構成の例を示す回路図である。図９のロウ選択回路２は、ロウデコーダ２１と、ワードドライバ２２と、ワード電圧制御部２３と、リファレンスロウデコーダ２４と、ワードドライバ２５とを備えている。ロウデコーダ２１とワードドライバ２２とは、ワード線ＷＬを選択するワード線選択回路として機能する。一方、リファレンスロウデコーダ２４とワードドライバ２５は、リファレンスワード線ＷＬＲを選択するリファレンスワード線選択回路として機能する。図９において、実際には（例えば図２に示されているように）複数のロウデコーダ２１と、ワード線ＷＬと同数のワードドライバ２２とが設けられるが、図９には、１つのロウデコーダ２１と、４つのワード線ＷＬを駆動するワードドライバ２２−０〜２２−３しか図示されていない。また、図９には、１つのリファレンスロウデコーダ２４しか図示されていないが、リファレンスワード線ＷＬＲが４本よりも多い場合には、複数のリファレンスロウデコーダ２４が設けられ得る。図９のロウデコーダ２１の構成は、図２のロウデコーダ２１と同一であり、図９のワード電圧制御部２３の構成は、図２のワード線圧制御部２３と同一である。
【００８３】
リファレンスロウデコーダ２４は、ＮＭＯＳトランジスタＭ１１Ｒと、Ｍ１４Ｒ−０〜Ｍ１４Ｒ−３を備えている。ＮＭＯＳトランジスタＭ１１Ｒとしては、コアトランジスタ（即ち、通常の耐圧のＭＯＳトランジスタ）が用いられる。一方、ＮＭＯＳトランジスタＭ１４Ｒ−０〜Ｍ１４Ｒ−３としては、ゲート酸化膜がコアトランジスタよりも厚い高耐圧トランジスタが使用される。
【００８４】
ワードドライバ２５−０〜２５−３のそれぞれは、ＮＭＯＳトランジスタＭ１５Ｒと、ＰＭＯＳトランジスタＭ１６Ｒ〜Ｍ１８Ｒで構成される。ＮＭＯＳトランジスタＭ１５Ｒと、ＰＭＯＳトランジスタＭ１６Ｒ〜Ｍ１８Ｒとしては、ゲート酸化膜がコアトランジスタよりも厚い高耐圧トランジスタが用いられる。
【００８５】
以下では、図９、図１０Ａ、図１０Ｂを用いて、第２の実施形態におけるロウ選択回路２の動作について説明する。図９において、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９は、入力されたロウアドレスをプリデコードして得られる信号であり、それらの振幅はＶｄｄである。また、制御信号Ｘ０１ｅ０〜Ｘ０１ｅ３は、ロウアドレスの下位２ビットをデコードして得られる信号とアクセス・イネーブル信号とのＡＮＤ論理を取ることによって生成される信号である。
【００８６】
また、ロウ・プリチャージ信号ＲＰ０〜ＲＰ３は、ロウ・プリチャージ信号ＲＰから生成される信号であり、その振幅はＶｄｈである。ここで、各ロウ・プリチャージ信号ＲＰｉは、ノードＮ２ｉとノードＮ２ｉＲとをプリチャージすることを指示する信号であり、制御信号ｘ０１ｅｉとロウ・プリチャージ信号ＲＰとライトイネーブル信号ＷＥに基づいて、図１０Ｂの論理に従って生成される。つまり、ロウ・プリチャージ信号ＲＰｉは、制御信号ｘ０１ｅｉが“１”である場合にはロウ・プリチャージ信号ＲＰと同じ値をとる。一方、ロウ・プリチャージ信号ＲＰｉは、制御信号ｘ０１ｅｉが“０”である場合には、ロウ・プリチャージ信号ＲＰが“１”であっても、読み出し時には（即ち、ライトイネーブル信号ＷＥが“０”である場合には）活性化されない。
【００８７】
ライトイネーブル信号ＷＥは、ワード電圧制御部２３に供給される。ライトイネーブル信号ＷＥは、書き込み動作時にハイレベル（Ｖｄｈ）になり、読み出し動作時にローレベル（０Ｖ）になる。
【００８８】
スタンバイ状態では、制御信号Ｘ０１ｅ０〜Ｘ０１ｅ３がローレベル（０Ｖ）に設定されると共に、ロウ・プリチャージ信号ＲＰ０〜ＲＰ３もローレベルに設定される。これにより、ロウデコーダ２１のＮＭＯＳトランジスタＭ１４−０〜Ｍ１４−３がオフ状態に、ワードドライバ２２−０〜２２−３のＰＭＯＳトランジスタＭ１８がオン状態に設定される。即ち、ノードＮ２０〜Ｎ２３がブースト電圧Ｖｄｈにハイ・プリチャージされ、ワード線ＷＬにはローレベル（０Ｖ）が出力される。ワードドライバ２２のＰＭＯＳトランジスタＭ１７は、ノードＮ２０〜Ｎ２３をハイレベル（Ｖｄｈ）に保持するために設けられており、そのＷ／Ｌ比（Ｗ：ゲート幅、Ｌ：ゲート長）は他のトランジスタよりもずっと小さい。
【００８９】
一方、リファレンスロウデコーダ２４及びワードドライバ２５−０〜２５−３についても同様に、リファレンスロウデコーダ２４のＮＭＯＳトランジスタＭ１４Ｒ−０〜Ｍ１４Ｒ−３がオフ状態に、ワードドライバ２５のＰＭＯＳトランジスタＭ１８Ｒがオン状態に設定される。即ち、ノードＮ２０Ｒ〜Ｎ２３ＲはＶｄｈにハイ・プリチャージされ、リファレンスワード線ＷＬＲにはローレベル（０Ｖ）が出力される。ＰＭＯＳトランジスタＭ１７Ｒは、ノードＮ２０Ｒをハイレベル（Ｖｄｈ）に保持するために設けられており、そのＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）は他のトランジスタよりもずっと小さい。
【００９０】
読み出し動作時では、ライトイネーブル信号ＷＥがローレベル（０Ｖ）に設定され、ワード電圧制御部２３は、ノードＮ３に電源電圧Ｖｄｄを供給する。即ち、ワード電圧制御部２３は、駆動電圧ＶＤＲＶを電源電圧Ｖｄｄに設定する。以下では、ワード線ＷＬ０及びリファレンスワード線ＷＬＲ１が選択される場合を例にとって説明する。
【００９１】
ワード線ＷＬに接続された各ワードドライバ２２においては、ロウ・プリチャージ信号ＲＰ０〜ＲＰ３がハイレベル（Ｖｄｈ）に設定され、ＰＭＯＳトランジスタＭ１８がオフ状態になる。また、選択されたロウデコーダ２１においては、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９がハイレベル（Ｖｄｄ）に設定され、ＮＭＯＳトランジスタＭ１１〜Ｍ１３がオン状態になる。更に、ワード線ＷＬ０に対応する制御信号Ｘ０１ｅ０がハイレベル（Ｖｄｈ）になると、ＮＭＯＳトランジスタＭ１４−０がオン状態になり、ノードＮ２０がローレベル（０Ｖ）に遷移する。このとき、ワードドライバ２２−０では、ＮＭＯＳトランジスタＭ１５がオフ状態に、ＰＭＯＳトランジスタＭ１６がオン状態となり、ノードＮ３の駆動電圧ＶＤＲＶがワード線ＷＬ０に伝わる。ここで、駆動電圧ＶＤＲＶが電源電圧Ｖｄｄに一致するため、結果としてワード線ＷＬ０は電源電圧Ｖｄｄに駆動される。
【００９２】
リファレンスワード線ＷＬＲに接続されるワードドライバ２５でも同様に、ロウ・プリチャージ信号ＲＰ０〜ＲＰ３がハイレベル（Ｖｄｈ）となるため、ＰＭＯＳトランジスタＭ１８Ｒがオフ状態となる。また、選択されたリファレンスロウデコーダ２１においては、制御信号ＸＲＥＦがハイレベル（Ｖｄｄ）に設定され、ＮＭＯＳトランジスタＭ１１Ｒがオン状態になる。更に、制御信号Ｘ０１ｅ０がハイレベル（Ｖｄｈ）になると、ＮＭＯＳトランジスタＭ１４Ｒ−１がオン状態となり、ノードＮ２１Ｒがローレベル（０Ｖ）に遷移する。ここで、制御信号Ｘ０１ｅ０〜Ｘ０１ｅ３の並びがリファレンスロウデコーダ２４とロウデコーダ２１で異なっていることに注意が必要である。このとき、ＮＭＯＳトランジスタＭ１５Ｒがオフ、ＰＭＯＳトランジスタＭ１６Ｒがオンとなるから、ノードＮ３の駆動電圧ＶＤＲＶがリファレンスワード線ＷＬＲ１に伝わる。ここで、駆動電圧ＶＤＲＶが電源電圧Ｖｄｄに一致するため、結果として、リファレンスワード線ＷＬＲ１は電源電圧Ｖｄｄに駆動される。
【００９３】
読み出し動作が終了すると、制御信号Ｘ０１ｅ０及びロウ・プリチャージ信号ＲＰ０〜ＲＰ３がローレベルに戻される。これにより、ロウデコーダ２１のＮＭＯＳトランジスタＭ１４−０がオフ状態に、ワードドライバ２２のＰＭＯＳトランジスタＭ１８がオン状態となって、ノードＮ２０はハイレベル（Ｖｄｈ）に遷移する。このため、ワード線ＷＬ０がローレベルに戻る。同様に制御Ｘ０１ｅ０がローレベルに戻されることにより、リファレンスロウデコーダ２４のＮＭＯＳトランジスタＭ１４Ｒ１がオフ状態に、ワードドライバ２５のＰＭＯＳトランジスタＭ１８Ｒがオン状態となってノード２１Ｒはハイレベル（Ｖｄｈ）に遷移する。これにより、リファレンスワード線ＷＬＲ１がローレベルに戻る。
【００９４】
書き込み動作時では、ライトイネーブル信号ＷＥがハイレベル（Ｖｄｈ）に設定され、ワード電圧制御部２３はノードＮ３にブースト電圧Ｖｄｈを供給する。即ち、ワード電圧制御部２３は、駆動電圧ＶＤＲＶをブースト電圧Ｖｄｈに設定する。以下では、ワード線ＷＬ０が選択される場合の動作について説明する。
【００９５】
ワード線ＷＬ０に対応するワードドライバ２２−０においては、ロウ・プリチャージ信号ＲＰ０がハイレベル（Ｖｄｈ）となり、ＰＭＯＳトランジスタＭ１８がオフ状態となる。また、ロウデコーダ２１においては、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９がハイレベル（Ｖｄｄ）に設定され、これにより、ＮＭＯＳトランジスタＭ１１〜Ｍ１３がオン状態になる。更に、制御信号Ｘ０１ｅ０がハイレベル（Ｖｄｈ）に設定されてＮＭＯＳトランジスタＭ１４−０がオン状態となり、ノードＮ２０がローレベル（０Ｖ）に遷移する。このとき、ワードドライバ２２−０のＮＭＯＳトランジスタＭ１５がオフに、ＰＭＯＳトランジスタＭ１６がオンとなるため、ノードＮ３の駆動電圧ＶＤＲＶがワード線ＷＬ０に伝わる。ここで駆動電圧ＶＤＲＶがブースト電圧Ｖｄｈに一致するため、結果として、ワード線ＷＬ０はブースト電圧Ｖｄｈに駆動される。
【００９６】
一方、リファレンスワード線ＷＬＲに対応するワード線ドライバ２５−０においては、ロウ・プリチャージ信号ＲＰ０がハイレベル（Ｖｄｈ）となり、ＰＭＯＳトランジスタＭ１８Ｒがオフ状態となる。また、リファレンスロウデコーダ２４においては、制御信号ＸＲＥＦがローレベル（Ｇｎｄ）に設定されるから、ＮＭＯＳトランジスタＭ１１Ｒはオフ状態のままである。よって、制御信号Ｘ０１ｅ０がハイレベル（Ｖｄｈ）になってＮＭＯＳトランジスタＭ１４Ｒ−１がオン状態となっても、ノードＮ２０Ｒ〜ノードＮ２３Ｒはハイレベル（Ｖｄｈ）のままである。従って、リファレンスワード線ＷＬＲ０〜ＷＬＲ３はローレベル（Ｇｎｄ）のまま維持される。
【００９７】
書き込み動作が終了すると、制御信号Ｘ０１ｅ０及びロウ・プリチャージ信号ＲＰ０がローレベルに戻される。このとき、ロウデコーダ２１のＮＭＯＳトランジスタＭ１４−０がオフに、ワードドライバ２２−０のＰＭＯＳトランジスタＭ１８がオン状態となる。これにより、ノードＮ２０がハイレベル（Ｖｄｈ）に遷移し、選択ワード線ＷＬ０はローレベルに戻される。一方、リファレンスロウデコーダ２４のＮＭＯＳトランジスタＭ１４Ｒ−１がオフになり、ワード線ドライバ２５−０のＰＭＯＳトランジスタＭ１８Ｒがオン状態となってもノードＮ２０はハイレベル（Ｖｄｈ）のままであり、従って、リファレンスワード線ＷＬＲ０〜ＷＬＲ３はローレベル（Ｇｎｄ）のまま維持される。
【００９８】
図９の構成のロウ選択回路２の一つの利点は、読み出し動作中にライト命令が来た場合にも速やかに書き込み動作を開始できることにある。以下では、この利点について詳細に説明する。
【００９９】
ＭＲＡＭのライト動作の仕様では、ＳＲＡＭ等と互換性をもたせるために、読み出し動作の後に同一アドレスに書き込み動作を行うことが許容される場合がある。このような動作を高速に行うためには、選択ワード線を接地することなしに（即ち、選択ワード線を一旦非選択にすることなく）電源電圧Ｖｄｄからブースト電圧Ｖｄｈに直接に遷移させることが好ましい。
【０１００】
選択ワード線を接地することなしに電源電圧Ｖｄｄからブースト電圧Ｖｄｈに遷移させる最も簡便な方法は、ワード電圧制御部２３から出力される駆動電圧ＶＤＲＶを電源電圧Ｖｄｄからブースト電圧Ｖｄｈに切り換えることである。しかし、このような動作を行う場合に問題になるのは、読み出し動作時に選択されていたリファレンスワード線ＷＬＲも、電源電圧Ｖｄｄからブースト電圧Ｖｄｈに遷移してしまうことである。書き込み動作時には全てのリファレンスワード線ＷＬＲは、ローレベルに設定されなくてはならない。図９に示したロウ選択回路２の構成では、読み出し動作時に選択されていたリファレンスワード線ＷＬＲｉに対応するワードドライバ２５−ｉに接続されるノードＮ２ｉＲのみを選択的にプリチャージしてリファレンスワード線ＷＬＲｉを非選択にすることができる。このため、選択ワード線を接地することなしに電源電圧Ｖｄｄからブースト電圧Ｖｄｈに直接に遷移させることができる。
【０１０１】
以下では、図９と図１０Ｃを用いて読み出し動作中にライト命令が来た場合のロウ選択回路２の動作について説明する。
【０１０２】
読み出し動作時には、ライトイネーブル信号ＷＥがローレベル（０Ｖ）に設定され、ワード電圧制御部２３は、ノードＮ３に電源電圧Ｖｄｄを供給する。即ち、ワード電圧制御部２３は、駆動電圧ＶＤＲＶを電源電圧Ｖｄｄに設定する。以下では、読み出し動作時、及びそれに引き続いて行われる書き込み動作時に、ワード線ＷＬ０及びリファレンスワード線ＷＬＲ１が選択される場合を例にとって説明する。
【０１０３】
ワード線ＷＬに対応するワードドライバ２２においては、ロウ・プリチャージ信号ＲＰ０〜ＲＰ３がハイレベル（Ｖｄｈ）となり、ＰＭＯＳトランジスタＭ１８がオフ状態となる。また、選択されたロウデコーダ２１においては、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９がハイレベル（Ｖｄｄ）となり、ＮＭＯＳトランジスタＭ１１〜Ｍ１３がオン状態になる。さらに制御信号Ｘ０１ｅ０がハイレベル（Ｖｄｈ）になると、ＮＭＯＳトランジスタＭ１４−０がオン状態となり、ノードＮ２０がローレベル（０Ｖ）に遷移する。このとき、ワードドライバ２２−０ではＮＭＯＳトランジスタＭ１５がオフ、ＰＭＯＳトランジスタＭ１６がオンとなり、ノードＮ３の駆動電圧ＶＤＲＶがワード線ＷＬ０に伝わる。読み出し動作では駆動電圧ＶＤＲＶが電源電圧Ｖｄｄに設定されるので、結果として、ワード線ＷＬ０は電源電圧Ｖｄｄに駆動される。
【０１０４】
一方、リファレンスワード線ＷＬＲに対応するワードドライバ２５においては、ロウ・プリチャージ信号ＲＰ０〜ＲＰ３がハイレベル（Ｖｄｈ）となり、ＰＭＯＳトランジスタＭ１８Ｒがオフ状態となる。また、選択されたリファレンスロウデコーダ２４においては、制御信号ＸＲＥＦがハイレベル（Ｖｄｄ）となり、ＮＭＯＳトランジスタＭ１１Ｒがオン状態になる。さらに制御信号Ｘ０１ｅ０がハイレベル（Ｖｄｈ）に設定され、ＮＭＯＳトランジスタＭ１４Ｒ−１がオン状態となり、ノードＮ２１Ｒはローレベル（０Ｖ）に遷移する。ここで、制御信号Ｘ０１ｅ０−Ｘ０１ｅ３の並びがリファレンスロウデコーダ２４とロウデコーダ２１で異なっていることに留意されたい。このとき、ワードドライバ２５−１では、ＮＭＯＳトランジスタＭ１５Ｒがオフ、ＰＭＯＳトランジスタＭ１６Ｒがオンとなり、ノードＮ３の駆動電圧ＶＤＲＶがリファレンスワード線ＷＬＲ１に伝わる。読み出し動作では駆動電圧ＶＤＲＶが電源電圧Ｖｄｄに設定されるので、結果として、リファレンスワード線ＷＬＲ１は電源電圧Ｖｄｄに駆動される。
【０１０５】
読み出し動作中にライト命令が来た場合、ライトイネーブル信号ＷＥがハイレベル（Ｖｄｈ）になり、ワード電圧制御部２３はノードＮ３を電源電圧Ｖｄｄからブースト電圧Ｖｄｈに駆動する。即ち、駆動電圧ＶＤＲＶが電源電圧Ｖｄｄからブースト電圧Ｖｄｈに切り換えられる。更に、ノードＮ３の駆動電圧ＶＤＲＶがワード線ＷＬ０に伝わるため、結果として、ワード線ＷＬ０は電源電圧Ｖｄｄからブースト電圧Ｖｄｈに駆動される。
【０１０６】
一方、リファレンスワード線ＷＲＬに対応するワードドライバ２５については、ロウ・プリチャージ信号ＲＰ１〜ＲＰ３がローレベルとなり、更にリファレンスロウデコーダ２４に供給される制御信号ＸＲＥＦがローレベルに設定される。これにより、リファレンスロウデコーダ２４のＮＭＯＳトランジスタＭ１１Ｒがオフに、ワードドライバ２５−１のＰＭＯＳトランジスタＭ１８Ｒがオン状態となってノード２１Ｒはハイレベル（Ｖｄｈ）に遷移する。これにより、リファレンスワード線ＷＬＲ１がローレベルとなる。このため、リファレンスセルに書き込み電流Ｉｗは導通しない。
【０１０７】
書き込み動作が終了すると、制御信号Ｘ０１ｅ０及びロウ・プリチャージ信号ＲＰ０がローレベルとなる。このとき、ロウデコーダ２１のＮＭＯＳトランジスタＭ１４−０がオフになり、ワードドライバ２２−０のＰＭＯＳトランジスタＭ１８がオン状態となる。これにより、ノードＮ２０がハイレベル（Ｖｄｈ）に遷移し、ワード線ＷＬ０はローレベルとなる。
【０１０８】
以上説明した第２の実施形態でも、第１の実施形態と同様に、メモリセルに集積化されたセルトランジスタのゲート酸化膜の信頼性を確保しつつ、ワードブースト技術によるセル面積の縮小化が期待できる。つまり、書き込み時のみブースト電圧Ｖｄｈでワード線を駆動し、読み出し時は電源電圧Ｖｄｄでワード線を駆動することで、ゲート酸化膜に過剰電圧が印加される時間を減らすことができる。従って、読み出し時にメモリセルのゲート酸化膜に過剰な電圧を印加しない本実施形態のＭＲＡＭは、効果的にゲート酸化膜の信頼性を向上できる。
【０１０９】
さらに、また、第２の実施形態によれば、読み出し中にライト命令が来た場合にメモリセルを選択するロウデコーダのリセット期間を設けずに、書き込み動作に移行できるため、高速に動作できる。つまり、リファレンスワード線に対応するワードドライバのみプリチャージ動作することで、選択ワード線を立ち上げる期間を必要とせず、高速に動作できる。
【０１１０】
なお、第２の実施形態においては、ファレンスセルを選択するワードドライバ２５がワード電圧制御部２３と接続されず、ワードドライバ２５の出力段のトランジスタ（即ち、ＰＭＯＳトランジスタＭ１６Ｒ）に、常に電源電圧Ｖｄｄが供給されてもよい。
【０１１１】
（第３の実施形態）
図１１Ａ〜図１１Ｃは、本発明の第３の実施形態のＭＲＡＭの構成を示す回路図である。第３の実施形態では、スピン注入磁化反転を用いて磁気抵抗素子のフリー層の磁化を反転させる、即ちデータを書き込むように構成されたメモリセル（スピン注入セル）が使用される。スピン注入磁化反転とは、強磁性体にスピン偏極電流（spin-polarized current）を注入すると、その電流を担う伝導電子のスピンと導体の磁気モーメントとの間の直接相互作用によって磁化が反転する現象のことである。書き込み動作をスピン注入磁化反転によって行うＭＲＡＭは、メモリセルを微細化すると共に書き込み電流も減少するので、高集積度化に有利である。
【０１１２】
以下では、第３の実施形態のＭＲＡＭの構成を詳細に説明する。メモリアレイ１には、メモリセルＣｉｊが行列に配置されている。各メモリセルＣｉｊは、１つのセルトランジスタ４と、磁気抵抗素子６とを備えている。本実施形態では、磁気抵抗素子６としてＭＴＪ素子が使用される。メモリアレイ１には、更に、行方向にワード線ＷＬが延設されると共に、ビット線ＢＬ、／ＢＬが列方向に延設されている。ワード線ＷＬは、ロウ選択回路２に接続されており、ビット線ＢＬ、／ＢＬは、カラム選択回路３に接続されている。図１１Ａ〜図１１Ｃにおいて、実際は多数のメモリセルがメモリアレイ１に行列に配置されているが、説明の便宜上、２行２列のメモリセルＣ００、Ｃ０１、Ｃ１０、Ｃ１１のみを図示している。
【０１１３】
続いて、図１１Ａ〜図１１Ｃを参照しながら、第３の実施形態における選択メモリセルへのアクセスについて説明する。以下の説明では、メモリセルＣ００が選択メモリセルであるとして説明を行う。即ち、メモリセルＣ０１は選択行と非選択列の交点にある非選択メモリセル、メモリセルＣ１０は非選択行と選択列の交点にある非選択メモリセル、メモリセルＣ１１は非選択行と非選択列の交点にある非選択メモリセルである。
【０１１４】
図１１Ａは、スタンバイ状態における各信号線の状態を図示している。スタンバイ状態においては、全てのワード線ＷＬ、及びビット線ＢＬ、／ＢＬが接地される。
【０１１５】
一方、図１１Ｂは、書き込み動作における各信号線の状態を図示している。書き込み動作では、選択メモリセルＣ００に対応するワード線ＷＬ０、ビット線ＢＬ０、／ＢＬ０が選択され、これにより、選択メモリセルＣ００にライト電流Ｉｗが流れる。
【０１１６】
詳細には、選択ワード線ＷＬ０に電源電圧Ｖｄｄよりも高いブースト電圧Ｖｄｈが印加される。同時に、選択ビット線ＢＬ０と／ＢＬ０のどちらか一方に電源電圧Ｖｄｄが印加され、もう一方が接地される。選択ビット線ＢＬ０、／ＢＬ０のいずれを接地するかは書き込みデータに応じて決定される。例えば、書き込みデータが“１”の場合にビット線／ＢＬ０が接地され、“０”の場合にビット線ＢＬ０が接地される。
【０１１７】
これにより、メモリセルＣ００のセルトランジスタ４はオン状態になり、ライト電流Ｉｗが、ビット線ＢＬ０からメモリセルＣ００を通ってビット線／ＢＬ０に、（あるいは、選択ライトビット線／ＷＢＬ０からメモリセルＣ００を通って選択ライトビット線ＷＢＬ０に）に流れる。ライト電流Ｉｗにより、磁気抵抗素子６のフリー層の磁化が所望の向きに向けられる、即ち、所望のデータが選択メモリセルＣ００の磁気抵抗素子６に書き込まれる。
【０１１８】
一方、非選択メモリセルＣ０１、Ｃ１０、Ｃ１１には、ライト電流Ｉｗは流れない。まず、選択ワード線ＷＬ０に接続された非選択メモリセルＣ０１については、メモリセルＣ０１のセルトランジスタ４がオン状態になるが、ワードＢＬ１、／ＢＬ１の電位差はゼロである。従って、非選択メモリセルＣ０１にライト電流Ｉｗは流れない。また、非選択ワード線ＷＬ１に接続された非選択メモリセルＣ１０、Ｃ１１については、ワード線ＷＬ１が接地されるから、メモリセルＣ１０、Ｃ１１のセルトランジスタ４、５はオフ状態である。従って、メモリセルＣ１０、Ｃ１１にもライトＩｗは流れない。なお、書き込み動作時に、非選択のワードＢＬ１、／ＢＬ１は、高インピーダンス状態に設定されることも可能である。
【０１１９】
更に図１１Ｃは、読み出し動作における各信号線の状態を図示している。読み出し動作時には、書き込み動作時と異なり選択ワード線ＷＬ０に電源電圧Ｖｄｄが印加される。同時に、一方の選択ビット線／ＢＬ０にクランプ電圧Ｖｃが読み出し回路（図示されない）によって印加され、もう一方の選択ビット線ＢＬ０が接地される。これにより、選択メモリセルＣ００のセルトランジスタ４がオン状態となり、磁気抵抗素子６にほぼクランプ電圧Ｖｃが印加された状態で選択メモリセルＣ００にセンス電流Ｉｓが流れる。
【０１２０】
一方、非選択メモリセルＣ０１、Ｃ１０、Ｃ１１については、センス電流Ｉｓは流れない。まず、選択ワード線ＷＬ０に接続される非選択メモリセルＣ０１については、非選択ビット線ＢＬ１が高インピーダンス状態に設定され、非選択ビット線／ＢＬ１が接地される。選択ワード線ＷＬ０に接続される非選択メモリセルＣ０１のセルトランジスタ４はオン状態になるが、ビット線ＷＬ１が高インピーダンス状態に設定されて読み出し回路から電気的に切断されるのでセンス電流Ｉｓは流れない。なお、読み出し動作時には非選択ビット線ＢＬ１が接地されてもよい。
【０１２１】
また、非選択ワード線ＷＬ１に接続されるメモリセルＣ１０、Ｃ１１については、非選択ワード線ＷＬ１が接地されるので、メモリセルＣ１０、Ｃ１１のセルトランジスタ４はオフ状態になる。従って、メモリセルＣ１０、１１にもセンス電流Ｉｓは流れない。
【０１２２】
ロウ選択回路２としては、図２と同じ構成のものが使用可能である。ロウ選択回路２についての説明は省略する。
【０１２３】
以上説明した第３の実施形態によれば、メモリセルに含まれるセルトランジスタのゲート酸化膜の信頼性を確保しつつ、ワードブースト技術によるセル面積の縮小化が期待できる。つまり、書き込み時のみブースト電圧Ｖｄｈでワード線を駆動し、読み出し時は電源電圧Ｖｄｄでワード線を駆動することで、ゲート酸化膜に過剰電圧が印加される時間を減らすことができる。多くのアプリケーションにおいては、メモリへのデータの書き込みに比べ、データの読み出しを行う回数が多い。従って、読み出し時にメモリセルのゲート酸化膜に過剰な電圧を印加しない本実施形態のＭＲＡＭは、効果的にゲート酸化膜の信頼性を向上できる。
【０１２４】
第３の実施形態のＭＲＡＭの変形例として、書き込み時に相補の電圧が与えられる書き込み配線を直角に配置した構成のＭＲＡＭが挙げられる。この変形例では、書き込み配線の一方がカラム選択回路に接続され、書き込み配線の他方がロウ選択回路２に接続される。書き込み時には、ロウ選択回路２は、ワード線にブースト電圧Ｖｄｈおよび接地電圧を供給するように構成されるともに、それに接続されている書き込み配線に電源電圧Ｖｄｄまたは接地電圧を供給するように構成される。このため、この変形例においては、ロウ選択回路２は、３つの電圧を出力可能に構成される必要がある。このような動作を実現する一つの方法として、第１の実施形態のロウ選択回路２に、ロウデコーダ２１、ワードドライバ２２に加えて、書き込みロウデコーダおよび書き込みワードドライバを追加する方法が挙げられる。ワードドライバ２２は振幅がブースト電圧Ｖｄｈに等しい選択信号を用いてロウデコーダ２１により選択される一方、書き込み配線に接続された書き込みワードドライバは振幅が電源電圧Ｖｄｄに等しい選択信号を用いて書き込みロウデコーダにより選択される。ロウデコーダ２１の出力の振幅はＶｄｈであり、書き込みロウデコーダの出力の振幅はＶｄｄであるため、これらのロウデコーダは共通化できず、回路面積が増大する。
【０１２５】
一方、図１１Ａ〜図１１Ｃの構成のＭＲＡＭでは、書き込み時に相補の電圧が与えられる書き込み配線として平行な２本のライトビット線ＷＢＬｉ、／ＷＢＬｉを用いることにより、ロウ選択回路２とカラム選択回路３の構成を簡単にでき、これらの回路面積を小さくできる。つまり、書き込み時、ロウ選択回路２はワード線にブースト電圧Ｖｄｈまたは接地電位Ｇｎｄの２つの電圧を供給するだけでよく、電源電圧Ｖｄｄを供給する必要はない。また、カラム選択回路３において、一方のライトビット線ＷＢＬｉに電圧を供給する書き込みドライバと、他方のライトビット線ＷＢＬｉに電圧を供給する書き込みドライバは、どちらも振幅が電源電圧Ｖｄｄである選択信号を用いてカラムデコーダ（図示されない）により選択可能である。このため、これらの書き込みドライバを選択するカラムデコーダの一部を共通化できる。結果として、上述の変形例と比較してロウ選択回路２とカラム選択回路３の面積を小さくできる。
【０１２６】
（第４の実施形態）
図１２は、本発明の第４の実施形態におけるロウ選択回路２の構成を示す回路図である。第４の実施形態では、ロウ選択回路２が、書き込み動作時にブースト電圧Ｖｄｈをワード線に供給する一方で、読み出し動作時にブースト電圧ＶｄｈからＮＭＯＳトランジスタの閾値電圧分低い電圧をワード線に供給するように構成される。本実施形態では、このような動作が、書き込み動作時にはワード線ＷＬをプルアップするトランジスタとしてＰＭＯＳトランジスタを使用し、読み出し動作時にはワード線ＷＬをプルアップするトランジスタとしてＮＭＯＳトランジスタを使用することによって実現されている。以下、第４の実施形態におけるロウ選択回路２について詳細に説明する。
【０１２７】
第４の実施形態のロウ選択回路２は、ロウデコーダ２１と、ワードドライバ２２と、ワード電圧制御部２３とを備えている。図１２において、実際には（例えば図２に示されているように）複数のロウデコーダ２１と、ワード線ＷＬと同数のワードドライバ２２とが設けられるが、図９には、１つのロウデコーダ２１と、４つのワード線ＷＬを駆動するワードドライバ２２−０〜２２−３しか図示されていない。
【０１２８】
ロウデコーダ２１は、ＮＭＯＳトランジスタＭ１１〜Ｍ１３と、Ｍ１４−０〜Ｍ１４−３とで構成される。各ワードドライバ２２−ｉは、ＮＭＯＳトランジスタＭ１５、Ｍ１９、Ｍ２０と、ＰＭＯＳトランジスタＭ１６〜Ｍ１８、Ｍ２１とで構成される。ワード電圧制御部２３は、ＰＭＯＳトランジスタＭ２２で構成される。
【０１２９】
ロウデコーダ２１、ワードドライバ２２−ｉ、及びワード電圧制御部２３には、通常の耐圧のトランジスタ（コアトランジスタ）と高耐圧トランジスタの２種類のトランジスタが使用される。詳細には、ロウデコーダ２１のＮＭＯＳトランジスタＭ１１〜Ｍ１３としては、コアトランジスタが用いられ、ＮＭＯＳトランジスタＭ１４−０〜Ｍ１４−３としては高耐圧トランジスタが使用される。また、ワードドライバ２２−ｉの全てのＭＯＳトランジスタＭ１５及びＰＭＯＳトランジスタＭ１６〜Ｍ１８としては、及びワード電圧制御部２３のＰＭＯＳトランジスタＭ２２としては、高耐圧トランジスタが使用される。
【０１３０】
図１２と図１３を用いて、第４の実施形態のロウ選択回路２の動作について説明する。以下では、読み出し動作及び書き込み動作においてワード線ＷＬ０が選択されるものとしてロウ選択回路２の動作を説明する。制御信号Ｘ２３４、Ｘ５６７、Ｘ８９は、入力されたロウアドレスをプリデコードして得られる信号であり、それらの振幅はＶｄｄである。ここで、また、制御信号Ｘ０１ｅ０〜Ｘ０１ｅ３は、ロウアドレスの下位２ビットをデコードして得られる信号とアクセス・イネーブル信号とのＡＮＤ論理を取って得られる信号である。また、記号”ＲＰ”はロウ・プリチャージ信号を示しており、ロウ・プリチャージ信号ＲＰの振幅はＶｄｈである。ロウ・プリチャージ信号ＲＰは、ノードＮ２０〜Ｎ２３をハイレベル（Ｖｄｈ）にプリチャージすることを指示する信号である。ライトイネーブル信号ＷＥＢは、ワード電圧制御部２３に供給される。ライトイネーブル信号ＷＥＢは、ローアクティブの信号であり、読み出し動作時にハイレベル（Ｖｄｈ）に設定され、書き込み動作時にローレベル（０Ｖ）に設定される。
【０１３１】
スタンバイ状態では、制御信号Ｘ０１ｅ０〜Ｘ０１ｅ３及びロウ・プリチャージ信号ＲＰがローレベル（０Ｖ）に設定され、ＮＭＯＳトランジスタＭ１４−０〜Ｍ１４−３はオフ状態に、ＰＭＯＳトランジスタＭ１８はオン状態に設定される。即ち、ノードＮ２０〜Ｎ２３は、ブースト電圧Ｖｄｈにハイ・プリチャージされ、ワード線ＷＬ０はローレベル（０Ｖ）に設定される。ＰＭＯＳトランジスタＭ１７は、ノードＮ２０〜Ｎ２３をハイレベル（Ｖｄｈ）に保持するために設けられており、そのＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）は他のトランジスタよりもずっと小さい。
【０１３２】
読み出し動作時では、ライトイネーブル信号ＷＥＢがハイレベル（Ｖｄｈ）に設定されて、ワード電圧制御部２３のＰＭＯＳトランジスタＭ２２がオフ状態にとなる。これにより、ノードＮ３は高インピーダンス状態になる。更に、ロウ・プリチャージ信号ＲＰがハイレベル（Ｖｄｈ）となり、ＰＭＯＳトランジスタＭ１８がオフ状態となる。選択されたロウデコーダ２１においては、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９がハイレベル（Ｖｄｄ）に設定され、ＮＭＯＳトランジスタＭ１１〜Ｍ１３がオン状態に設定される。更に、制御信号Ｘ０１ｅ０がハイレベル（Ｖｄｈ）に設定されてＮＭＯＳトランジスタＭ１４−０がオン状態に設定されると、ノードＮ２０がローレベル（０Ｖ）に遷移する。このとき、ワードドライバ２２−０のＮＭＯＳトランジスタＭ１５がオフ状態に、ＰＭＯＳトランジスタＭ１６がオン状態となる。ただし、ノードＮ３が高インピーダンス状態であるから、ＰＭＯＳトランジスタＭ１６がオン状態となっても選択ワード線ＷＬ０の電位には影響がない。ノードＮ２０がローレベルに遷移したことに応答して、ＮＭＯＳトランジスタＭ２０がオフ状態に、ＰＭＯＳトランジスタＭ２１がオン状態に、ＮＭＯＳトランジスタＭ１９がオン状態になる。ＮＭＯＳトランジスタＭ１９がオン状態になることにより、ワード線ＷＬ０がブースト電圧Ｖｄｈを有する電源線に接続される。ただし、ＮＭＯＳトランジスタＭ１９における電圧降下により、ワード線ＷＬ０は、ブースト電圧ＶｄｈからＮＭＯＳトランジスタＭ１９の閾値電圧分だけ低い電圧になる。
【０１３３】
読み出し動作が終了すると、制御信号Ｘ０１ｅ０とロウ・プリチャージ信号ＲＰがローレベルに戻される。これにより、ＮＭＯＳトランジスタＭ１４−０がオフ状態に、ＰＭＯＳトランジスタＭ１８がオン状態となってノードＮ２０がハイレベル（Ｖｄｈ）に遷移し、ワード線ＷＬ０がローレベルに戻る。
【０１３４】
書き込み動作時では、ライトイネーブル信号ＷＥＢがローレベル（０Ｖ）に設定される。これにより、ワード電圧制御部２３のＰＭＯＳトランジスタＭ２２がオン状態となり、ノードＮ３にブースト電圧Ｖｄｈが供給される。各ワードドライバ２２においては、ロウ・プリチャージ信号ＲＰがハイレベル（Ｖｄｈ）となり、ＰＭＯＳトランジスタＭ１８がオフ状態となる。更に、選択されたロウデコーダ２１においては、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９がハイレベル（Ｖｄｄ）に設定され、ＮＭＯＳトランジスタＭ１１〜Ｍ１３がオン状態になる。さらに制御信号Ｘ０１ｅがハイレベル（Ｖｄｈ）になると、ＮＭＯＳトランジスタＭ１４−０がオン状態となり、ノードＮ２０がローレベル（０Ｖ）に遷移する。これにより、ＮＭＯＳトランジスタＭ１５がオフ、ＰＭＯＳトランジスタＭ１６がオンとなり、ノードＮ３のブースト電圧Ｖｄｈがワード線ＷＬ０に伝わり、ワード線ＷＬ０がブースト電圧Ｖｄｈに駆動される。このとき、ＮＭＯＳトランジスタＭ１９もオン状態となり、ワード線ＷＬ０の駆動時に急速にワード線ＷＬ０を充電するのに寄与する。
【０１３５】
書き込み動作が終了すると、制御信号Ｘ０１ｅ０とロウ・プリチャージ信号ＲＰがローレベルに戻される。これにより、ＮＭＯＳトランジスタＭ１４−０がオフ状態に、ＰＭＯＳトランジスタＭ１８がオン状態となってノードＮ２０がハイレベル（Ｖｄｈ）に遷移し、ワード線ＷＬ０がローレベルに戻る。
【０１３６】
以上説明した第４の実施形態のロウ選択回路２を使用しても、メモリセルのセルトランジスタのゲート酸化膜の信頼性を確保しつつ、ワードブースト技術によるセル面積の縮小化が可能である。つまり、書き込み時のみブースト電圧Ｖｄｈでワード線を駆動し、読み出し時はブースト電圧Ｖｄｈからトランジスタの閾値分低い電圧でワード線を駆動することで、ゲート酸化膜に過剰電圧が印加される時間を減らすことができる。
【０１３７】
（第５の実施形態）
図１４は、本発明の第５の実施形態におけるロウ選択回路２の構成を示す回路図である。本実施形態のロウ選択回路２も、他の実施形態と同様に、書き込み時にブースト電圧Ｖｄｈを選択ワード線に供給し、読み出し時に電源電圧Ｖｄｄを選択ワード線に供給するように構成される。
【０１３８】
図１４のロウ選択回路２は、ロウデコーダ２１と、ワードドライバ２２と、ワード電圧制御部２３とを備えている。図１４において、実際には（例えば図２に示されているように）複数のロウデコーダ２１と、ワード線ＷＬと同数のワードドライバ２２とが設けられるが、図１４には、１つのロウデコーダ２１と、１つのワード線ＷＬ０を駆動するワードドライバ２２−０しか図示されていない。
【０１３９】
本実施形態では、ロウデコーダ２１がＮＡＮＤ回路で構成され、各ワードドライバ２２がＮＭＯＳトランジスタＭ１０、Ｍ１２、Ｍ１３、Ｍ１４、及びＰＭＯＳトランジスタＭ１１で構成される。ワード電圧制御部２３は、ＮＭＯＳトランジスタＭ１５、ＰＭＯＳトランジスタＭ１６、Ｍ１７、ＮＡＮＤ回路ＮＤ１、ＮＤ２、及びインバータＩＮＶ１、ＩＮＶ２で構成される。
【０１４０】
ロウデコーダ２１のＮＡＮＤ回路は、（通常の耐圧の）コアトランジスタで構成されている。また、ワードドライバ２２のＮＭＯＳトランジスタＭ１０、ＮＭＯＳトランジスタＭ１１としては、コアトランジスタが使用される。一方、ワードドライバ２２のＮＭＯＳトランジスタＭ１２〜Ｍ１４と、ワード電圧制御部２３のＮＭＯＳトランジスタＭ１５、ＰＭＯＳトランジスタＭ１６及びＭ１７としては、ゲート酸化膜がコアトランジスタよりも厚い高耐圧トランジスタが使用される。更に、ワード電圧制御部２３のインバータＩＮＶ１、ＩＮＶ２及びＮＡＮＤ回路ＮＤ１、ＮＤ２は、高耐圧トランジスタで構成される。
【０１４１】
続いて、図１４と図１５を用いて第５の実施形態のロウ選択回路２の動作について説明する。以下では、読み出し動作及び書き込み動作においてワード線ＷＬ０が選択されるものとしてロウ選択回路２の動作を説明する。
【０１４２】
第５の実施形態におけるロウ選択回路２の動作の第１、第２、及び第４の実施形態との相違点は、ワード電圧制御部２３から出力される駆動電圧ＶＤＲＶの電圧レベルの遷移にある。第１、第２、及び第４の実施形態では、ワード電圧制御部２３から出力される駆動電圧ＶＤＲＶが、常に電源電圧Ｖｄｄ又はブースト電圧Ｖｄｈに維持され、ローレベルにはならない。一方、第５の実施形態においては、ワード電圧制御部２３から出力される駆動電圧ＶＤＲＶが、読み出し動作が開始されたときにローレベルから電源電圧Ｖｄｄにプルアップされ、また、書き込み動作が開始されたときにローレベルからブースト電圧Ｖｄｈにプルアップされる。読み出し動作及び書き込み動作が終了すると、ワード電圧制御部２３から出力される駆動電圧ＶＤＲＶが、ローレベルに戻される。以下、第５の実施形態におけるロウ選択回路２の動作の詳細を説明する。
【０１４３】
制御信号Ｘ２３４、Ｘ５６７、Ｘ８９は、入力されたロウアドレスをプリデコードして得られる信号である。また、制御信号Ｘ０１ｅ信号は、ロウアドレスの下位２ビットをデコードして得られる信号とアクセス・イネーブル信号とのＡＮＤ論理を取って得られる信号である。制御信号Ｘ０１ｅの振幅はＶｄｈであり、それ以外の振幅はＶｄｄである。ライトイネーブル信号ＷＥは、ワード電圧制御部２３に供給されている。ライトイネーブル信号ＷＥは、書き込み動作時にハイレベル（Ｖｄｈ）に設定され、読み出し動作時にローレベル（０Ｖ）に設定される。
【０１４４】
スタンバイ状態では、制御信号Ｘ０１ｅがローレベル（０Ｖ）に設定され、これにより、ワード電圧制御部２３のＮＭＯＳトランジスタＭ１５はオン状態に、ＰＭＯＳトランジスタＭ１６、Ｍ１７がオフ状態になる。即ち、ノードＮ３はローレベルである。さらに、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９はローレベル（０Ｖ）であり、ＮＭＯＳトランジスタＭ１３はオン状態、ＮＭＯＳトランジスタＭ１４はオフ状態に設定される。これにより、全てのワード線ＷＬにローレベル（０Ｖ）が出力される。
【０１４５】
読み出し動作時では、選択されたロウデコーダ２１において、制御信号Ｘ２３４、Ｘ５６７、Ｘ８９がハイレベル（Ｖｄｄ）となり、ノードＮ１はローレベル（０Ｖ）、ノードＮ２はハイレベル（Ｖｄｄ）となる。更に、ライトイネーブル信号がローレベル（０Ｖ）に制御信号Ｘ０１ｅがハイレベル（Ｖｄｈ）に設定され、これにより、ワード電圧制御部２３のＮＭＯＳトランジスタＭ１５、ＰＭＯＳトランジスタＭ１６はオフ状態に、ＰＭＯＳトランジスタＭ１７はオン状態になる。この結果、ノードＮ３はローレベルから電源電圧Ｖｄｄに遷移する。このとき、ワードドライバ２２−０のＮＭＯＳトランジスタＭ１４のゲートの電圧レベルがＮＭＯＳトランジスタＭ１４のゲート−ドレイン間容量により押し上げられ、ワード線ＷＬ０には電源電圧Ｖｄｄと同一の電圧が供給される。
【０１４６】
読み出し動作が終了すると、制御信号Ｘ０１ｅがローレベルに設定される。このとき、ワード電圧制御部２３のＮＭＯＳトランジスタＭ１５がオン状態に、ＰＭＯＳトランジスタＭ１６、Ｍ１７がオフ状態となってノードＮ３がローレベル（０Ｖ）に遷移し、ワード線ＷＬ０はローレベルとなる。
【０１４７】
書き込み動作時では、選択されたロウデコーダ２１において制御信号Ｘ２３４、Ｘ５６７、Ｘ８９がハイレベル（Ｖｄｄ）となり、ノードＮ１がローレベル（０Ｖ）に、ノードＮ２がハイレベル（Ｖｄｄ）となる。更に、ライトイネーブル信号ＷＥがハイレベル（Ｖｄｈ）に設定され、制御信号Ｘ０１ｅがハイレベル（Ｖｄｈ）に設定される。これにより、ワード電圧制御部２３のＮＭＯＳトランジスタＭ１５、ＰＭＯＳトランジスタＭ１７はオフ状態に、ＰＭＯＳトランジスタＭ１６はオン状態となり、ノードＮ３はブースト電圧Ｖｄｈに遷移する。このとき、ワードドライバ２２−０のＮＭＯＳトランジスタＭ１４のゲートの電圧レベルがＮＭＯＳトランジスタＭ１４のゲート−ドレイン間容量により押し上げられ、ワード線ＷＬ０にブースト電圧Ｖｄｈの電圧が供給される。
【０１４８】
書き込み動作が終了すると、制御信号Ｘ０１ｅがローレベルとなる。このとき、ワード電圧制御部２３のＮＭＯＳトランジスタＭ１５がオン状態に、ＰＭＯＳトランジスタＭ１６、Ｍ１７がオフ状態となってノードＮ３がローレベル（０Ｖ）に遷移し、ワード線ＷＬ０はローレベルとなる。
【０１４９】
以上説明した第５の実施形態のロウ選択回路２を使用しても、メモリセルのセルトランジスタのゲート酸化膜の信頼性を確保しつつ、ワードブースト効果によるセル面積の縮小化が期待できる。つまり、書き込み時のみブースト電圧Ｖｄｈでワード線を駆動し、読み出し時は電源電圧Ｖｄｄでワード線を駆動することで、ゲート酸化膜に過剰電圧が印加される時間を減らすことができる。
【０１５０】
以上には本発明の具体的な実施形態が記述されているが、本発明の技術思想の範囲内において様々に変更され得ることは当業者には自明的である。また、上記の実施形態は、矛盾がない限り、組み合わせて実施可能であることに留意されたい。
【図面の簡単な説明】
【０１５１】
【図１Ａ】図１Ａは、本発明の第１の実施形態のＭＲＡＭの回路図であり、スタンバイ状態での各信号線の電位を示している。
【図１Ｂ】図１Ｂは、第１の実施形態のＭＲＡＭの回路図であり、書き込み動作時の各信号線の電位を示している。
【図１Ｃ】図１Ｃは、第１の実施形態のＭＲＡＭの回路図であり、読み出し動作時の各信号線の電位を示している。
【図２】図２は、第１の実施形態のロウ選択回路の構成を示すブロック図である。
【図３】図３は、第１の実施形態のロウ選択回路の構成の詳細を示す回路図である。
【図４】図４は、第１の実施形態のロウ選択回路の動作を示すタイミングチャートである。
【図５】図５は、第１の実施形態のロウ選択回路の他の構成を示すブロック図である。
【図６】図６は、第１の実施形態のロウ選択回路の更に他の構成を示すブロック図である。
【図７】図７は、第１の実施形態のロウ選択回路の更に他の構成を示すブロック図である。
【図８Ａ】図８Ａは、本発明の第２の実施形態のＭＲＡＭの回路図であり、スタンバイ状態での各信号線の電位を示している。
【図８Ｂ】図８Ｂは、第２の実施形態のＭＲＡＭの回路図であり、書き込み動作時の各信号線の電位を示している。
【図８Ｃ】図８Ｃは、第２の実施形態のＭＲＡＭの回路図であり、読み出し動作時の各信号線の電位を示している。
【図９】図９は、第２の実施形態のロウ選択回路の構成を示す回路図である。
【図１０Ａ】図１０Ａは、第２の実施形態のロウ選択回路の動作を示すタイミングチャートである。
【図１０Ｂ】図１０Ｂは、第２の実施形態のロウ選択回路の動作を示す真理値表である。
【図１０Ｃ】図１０Ｃは、第２の実施形態のロウ選択回路の動作を示すタイミングチャートである。
【図１１Ａ】図１１Ａは、本発明の第３の実施形態のＭＲＡＭの回路図であり、スタンバイ状態での各信号線の電位を示している。
【図１１Ｂ】図１１Ｂは、第３の実施形態のＭＲＡＭの回路図であり、書き込み動作時の各信号線の電位を示している。
【図１１Ｃ】図１１Ｃは、第３の実施形態のＭＲＡＭの回路図であり、読み出し動作時の各信号線の電位を示している。
【図１２】図１２は、本発明の第４の実施形態におけるロウ選択回路の構成を示す回路図である。
【図１３】図１３は、第４の実施形態のロウ選択回路の動作を示すタイミングチャートである。
【図１４】図１４は、本発明の第５の実施形態におけるロウ選択回路の構成を示す回路図である。
【図１５】図１５は、第５の実施形態のロウ選択回路の動作を示すタイミングチャートである。
【図１６Ａ】図１６Ａは、２Ｔ１ＭＴＪセルを採用するＭＲＡＭの典型的な構成を示す回路図であり、スタンバイ状態での各信号線の電位を示している。
【図１６Ｂ】図１６Ｂは、２Ｔ１ＭＴＪセルを採用するＭＲＡＭの典型的な構成を示す回路図であり、書き込み動作時の各信号線の電位を示している。
【図１６Ｃ】図１６Ｃは、２Ｔ１ＭＴＪセルを採用するＭＲＡＭの典型的な構成を示す回路図であり、読み出し動作時の各信号線の電位を示している。
【図１７】図１７は、ワードブースト技術の利点を示すグラフである。
【符号の説明】
【０１５２】
１：メモリアレイ
２：ロウ選択回路
３：カラム選択回路
４、５：ＭＯＳトランジスタ
６：磁気抵抗素子
１１：サブメモリアレイ
１２：メインロウ選択回路
１３：サブロウ選択回路
２１：ロウデコーダ
２２：ワードドライバ
２３：ワード電圧制御部
２４：リファレンスロウデコーダ
２５：ワードドライバ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７】
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