(57)【要約】【課題】本発明は、半導体素子及びその製造方法を提供するためのものである。【解決手段】本発明に従う半導体素子は、半導体基板１０上に形成された第１絶縁膜パターン（第１絶縁膜２１）、上記第１絶縁膜パターン上に形成され、フルオリンを含む第２絶縁膜パターン（第２絶縁膜２２）、上記第２絶縁膜パターン上に形成された第３絶縁膜パターン（第３絶縁膜２３）、及び上記第３絶縁膜２３パターン上に形成されたポリシリコン膜パターン（ポリシリコン膜３０）を含む。本発明は、フラッシュメモリ素子でデータが格納される窒化膜にフルオリンを注入してキャパシタ特性に影響を与えず、且つデータリテンション及び信頼性を向上させることができる。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１絶縁膜パターンと、
前記第１絶縁膜パターン上に形成され、フルオリンを含む第２絶縁膜パターンと、
前記第２絶縁膜パターン上に形成された第３絶縁膜パターンと、
前記第３絶縁膜パターン上に形成されたポリシリコン膜パターンと、
を含むことを特徴とする半導体素子。
【請求項２】
前記第１及び第３絶縁膜パターンはシリコン酸化膜パターンであり、前記第２絶縁膜パターンはシリコン窒化膜パターンであることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１乃至第３絶縁膜パターンの厚みは、各々５Å〜１００Åであることを特徴とする請求項１に記載の半導体素子。
【請求項４】
半導体基板上に第１絶縁膜を形成するステップと、
前記第１絶縁膜上にフルオリンが含まれたガスを使用してフルオリンを含む第２絶縁膜を形成するステップと、
前記第２絶縁膜上に第３絶縁膜を形成するステップと、
前記第３絶縁膜上にポリシリコン膜を形成するステップと、
前記ポリシリコン膜、前記第３絶縁膜、前記第２絶縁膜、及び前記第１絶縁膜をパターニングしてゲートパターンを形成するステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項５】
前記第２絶縁膜はＳｉＦ４、ＮＨ３ガスを使用して形成されたシリコン窒化膜であることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記シリコン窒化膜を形成する工程は、前記ＳｉＦ４を１〜１５００ｓｃｃｍの流量で使用し、ＳｉＦ４：ＮＨ３は（１〜３）：（４〜１０）の混合割合の条件で遂行することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
半導体基板上に第１絶縁膜を形成するステップと、
前記第１絶縁膜上に第２絶縁膜を形成するステップと、
前記第２絶縁膜にフルオリンをイオン注入するステップと、
前記第２絶縁膜上に第３絶縁膜を形成するステップと、
前記第３絶縁膜上にポリシリコン膜を形成するステップと、
前記ポリシリコン膜、前記第３絶縁膜、前記第２絶縁膜、及び前記第１絶縁膜をパターニングしてゲートパターンを形成するステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記第２絶縁膜にフルオリンをイオン注入するステップであって、
Ｆ＋イオンを１×１０１１〜５×１０１３のドーズ量で前記第２絶縁膜に前記フルオリンを注入することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記第１及び第３絶縁膜はシリコン酸化膜であることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１０】
半導体基板上に第１絶縁膜を形成するステップと、
前記第１絶縁膜上に第２絶縁膜を形成するステップと、
前記第２絶縁膜にフルオリンプラズマ処理するステップと、
前記第２絶縁膜上に第３絶縁膜を形成するステップと、
前記第３絶縁膜上にポリシリコン膜を形成するステップと、
前記ポリシリコン膜、前記第３絶縁膜、前記第２絶縁膜、及び前記第１絶縁膜をパターニングしてゲートパターンを形成するステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項１１】
前記第２絶縁膜にフルオリンプラズマ処理するステップであって、
Ｃ４Ｆ８ガスを用いて１０〜２０ｓｃｃｍ流量、１０００〜１５００Ｗパワーの条件でフルオリンをプラズマ化して前記第２絶縁膜に注入することを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記第１及び第３絶縁膜はシリコン酸化膜であることを特徴とする請求項１０に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明のフラッシュメモリ装置は、電源が供給されなくてもメモリセルに格納されている情報を維持するだけでなく、回路基板（Circuit board）に取り付けられている状態で高速の電気的消去が可能な不揮発性メモリ装置である。
【背景技術】
【０００２】
電子的な書き直しが可能な不揮発性メモリをＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）と呼んでいるが、フローティングゲート（floating gate）型セルを使用する構造がその間広く用いられた。
【０００３】
最近、高集積化が急速に進行されるにつれて、従来のフローティングゲート型セルの縮小が非常に切実に要求されているが、プログラム／消去時、高い電圧が要求され、トンネル定義など、工程上のマージン確保が困難であるので、これ以上の縮小は殆ど可能でない。このような理由によりフローティングゲート型セルに代える不揮発性メモリ素子としてＳＯＮＯＳ、ＦｅＲＡＭ、ＳＥＴ、ＮＲＯＭなど、多方面の研究が進行中におり、そのうち、ＳＯＮＯＳセルはフローティングゲート型セルに代える次世代のセルとして最も注目されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、フラッシュメモリ装置で使用するＳＯＮＯＳ構造の半導体素子において、データリテンション（retention）特性を改善するためにデータ格納ができる窒化膜にフルオリン（fluorine）を結合してトラップデンシティー（trap density）を減少させることができる半導体素子及びその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【０００５】
本発明に従う半導体素子は、半導体基板上に形成された第１絶縁膜パターン、上記第１絶縁膜パターン上に形成され、フルオリンを含む第２絶縁膜パターン、上記第２絶縁膜パターン上に形成された第３絶縁膜パターン、及び上記第３絶縁膜パターン上に形成されたポリシリコン膜パターンを含む。
【０００６】
本発明に従う半導体素子の製造方法は、半導体基板上に第１絶縁膜を形成するステップ、上記第１絶縁膜上にフルオリンが含まれたガスを使用してフルオリンを含む第２絶縁膜を形成するステップ、上記第２絶縁膜上に第３絶縁膜を形成するステップ、上記第３絶縁膜上にポリシリコン膜を形成するステップ、及び上記ポリシリコン膜、上記第３絶縁膜、上記第２絶縁膜、及び上記第１絶縁膜をパターニングしてゲートパターンを形成するステップを含む。
【０００７】
本発明に従う半導体素子の製造方法は、半導体基板上に第１絶縁膜を形成するステップ、上記第１絶縁膜上に第２絶縁膜を形成するステップ、上記第２絶縁膜にフルオリンをイオン注入するステップ、上記第２絶縁膜上に第３絶縁膜を形成するステップ、上記第３絶縁膜上にポリシリコン膜を形成するステップ、及び上記ポリシリコン膜、上記第３絶縁膜、上記第２絶縁膜、及び上記第１絶縁膜をパターニングしてゲートパターンを形成するステップを含む。
【０００８】
本発明に従う半導体素子の製造方法は、半導体基板上に第１絶縁膜を形成するステップ、上記第１絶縁膜上に第２絶縁膜を形成するステップ、上記第２絶縁膜にフルオリンプラズマ処理するステップ、上記第２絶縁膜上に第３絶縁膜を形成するステップ、上記第３絶縁膜上にポリシリコン膜を形成するステップ、及び上記ポリシリコン膜、上記第３絶縁膜、上記第２絶縁膜、及び上記第１絶縁膜をパターニングしてゲートパターンを形成するステップを含む。
【発明の効果】
【０００９】
本発明により製造されたＳＯＮＯＳ素子は、窒化膜にフルオリンを注入してシリコンダングリングボンドをフルオリンと結合させることによって、トラップデンシティーを減少させる。これによって、データプログラム時、チャージ間の反発を減少させることができるので、データリテンション特性を向上させる効果があり、データの信頼性も向上させる効果がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に従う半導体素子の製造工程を示す断面図である。
【図２】本発明の実施形態に従う半導体素子の製造工程を示す断面図である。
【図３】本発明の実施形態に従う半導体素子の製造工程を示す断面図である。
【図４】本発明の実施形態に従う半導体素子の製造工程を示す断面図である。
【図５】本発明の実施形態に従う半導体素子の製造工程を示す断面図である。
【図６】本発明の実施形態に従う半導体素子の製造工程を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、添付した図面を参照しつつ本発明に従う半導体素子及びその製造方法を具体的に説明する。本発明に従う実施形態を説明するに当たって、各層（膜）、領域、パターン、または構造物が、基板、各層（膜）、領域、パッド、またはパターンの“上（on/above/over/upper）”に、または“下（down/below/under/lower）”に形成されると記載される場合において、その意味は、各層（膜）、領域、パッド、パターン、または構造物が、直接、基板、各層（膜）、領域、パッド、またはパターンに接触して形成される場合と解釈されることもでき、他の層（膜）、他の領域、他のパッド、他のパターン、または他の構造物がその間に追加的に形成される場合と解釈されることもできる。したがって、その意味は発明の技術的思想により判断されるべきである。
【００１２】
本発明を説明するに当たって、関連した公知の構成または機能に対する具体的な説明が本発明の要旨を曖昧にすることができると判断される場合には、その詳細な説明は省略する。
【００１３】
図１乃至図６は、本発明に従う半導体素子の製造工程を示す断面図である。
【００１４】
図１に示すように、半導体基板１０を用意する。
【００１５】
上記半導体基板１０は、シリコン基板でありうる。
【００１６】
上記半導体基板１０にはアクティブ領域を定義する素子分離膜が形成されることができる。例えば、上記素子分離膜は上記半導体基板１０に所定のトレンチを形成し、上記トレンチ内に酸化膜などをギャップフィルして形成することができる。
【００１７】
図２に示すように、半導体基板１０の上に第１絶縁膜２１を形成する。
【００１８】
上記第１絶縁膜２１は、ＰＥＣＶＤ法により蒸着できる。
【００１９】
上記第１絶縁膜２１は、酸化膜でありうる。
【００２０】
上記第１絶縁膜２１の厚みは、５Å〜１００Åでありうる。
【００２１】
上記第１絶縁膜２１は、不揮発性メモリ素子でプログラム（program）及びイレーズ（erase）の時、トンネル酸化膜として作用できる。
【００２２】
以下、図３に示すように、上記第１絶縁膜２１の上に第２絶縁膜２２を形成する。
【００２３】
上記第２絶縁膜２２は、シリコン窒化膜であるうる。
【００２４】
上記第２絶縁膜２２は、不揮発性半導体メモリ素子において、チャージ（charge）をトラッピング（trapping）してプログラムがなされる層でありうる。
【００２５】
上記第２絶縁膜２２を形成した後、上記第２絶縁膜２２にフルオリンを注入して上記シリコン窒化膜内にフルオリンを注入する。
【００２６】
注入されたフルオリンはシリコン窒化膜内でシリコンと結合することによってダングリングボンドの減少によりトラップデンシティー（trap density）を減少させる。
【００２７】
したがって、上記チャージトラッピングの役目をする上記第２絶縁膜２２に多過ぎる電子がトラッピングされて上記電子同士の反発効果によりデータのノイズが発生する等の問題を防止することができる。
【００２８】
即ち、上記第２絶縁膜２２は注入されたフルオリンによりチャージがトラッピングできる能力を適宜に調節できるようになり、これによってデータリテンション特性を向上させ、データ信頼性を向上させることができる長所がある。
【００２９】
また、第２絶縁膜２２で上記トラップデンシティーが減少されれば、データプログラム時、チャージクーロンリパルション（charge coulomb repulsion）が減少して信頼性が改善され、窒化膜のキャパシタ特性を維持することによって、他の部分の設計を変更させる必要がないので、製造コストが減少する長所も予想できる。
【００３０】
また、上記第２絶縁膜２２に注入されるフルオリンは窒化膜を構成するＳｉ３Ｎ４の構成のうち、シリコンダングリングボンドと安定的に結合する。
【００３１】
上記第２絶縁膜２２の厚みは５Å〜１００Åでありうる。
【００３２】
上記第２絶縁膜２２にフルオリンを注入する工程を説明すれば、次の通りである。
【００３３】
上記第２絶縁膜２２にフルオリンを注入する工程は、プラズマ処理する方法、またはインプラント注入する方法がある。
【００３４】
まず、プラズマ処理する工程を見れば、第２絶縁膜２２を蒸着した後、チャンバーでＣ４Ｆ８ガスを用いて１０〜２０ｓｃｃｍ流量で１０００〜１５００Ｗパワーの条件でフルオリンをプラズマ化して上記第２絶縁膜に注入できる。
【００３５】
次に、インプラント方式により注入する工程を見れば、第２絶縁膜２２を蒸着した後、インプラント注入器でＦ＋イオンを１×１０１１〜５×１０１３のドーズ量で上記第２絶縁膜２２にフルオリンを注入できる。
【００３６】
これとは異なり、上記第２絶縁膜２２の蒸着時にＳｉＦ４、ＮＨ３ガスを使用してフルオリンが含まれた窒化膜を一度に形成することもできる。
【００３７】
この場合、ＳｉＦ４は１〜１５００ｓｃｃｍ、ＳｉＦ４：ＮＨ３は（１〜３）：（４〜１０）の混合割合で、１〜１００ｍｔｏｒｒの圧力の条件でフルオリンが含まれた第２絶縁膜２２を形成することもできる。
【００３８】
以後、図４に示すように、上記第２絶縁膜２２の上に第３絶縁膜２３を形成する。
【００３９】
上記第３絶縁膜２３は、シリコン酸化膜でありうる。
【００４０】
上記第３絶縁膜２３の厚みは、５Å〜１００Åでありうる。
【００４１】
上記第１乃至第３絶縁膜２１、２２、２３は、誘電体膜２０としてＯＮＯ膜を形成する。
【００４２】
上記第１絶縁膜２１は、上記結晶化されたシリコン膜から電荷が通過するトンネリング（tunneling）酸化膜でありうる。
【００４３】
上記第２絶縁膜２２は、上記電荷をトラッピングする窒化膜でありうる。
【００４４】
上記第３絶縁膜２３は、上記窒化膜とゲート電極との間を絶縁させるブロッキング（blocking）酸化膜でありうる。
【００４５】
以下、図５に示すように、上記第３絶縁膜２３の上にポリシリコン膜３０を形成する。
【００４６】
上記ポリシリコン膜３０は、１０００〜３０００Åの厚みで蒸着できる。
【００４７】
図６に示すように、上記ポリシリコン膜３０、第３絶縁膜２３、第２絶縁膜２２、及び第１絶縁膜２１をパターニングして、不揮発性メモリ素子のゲートパターンを形成する。
【００４８】
以後、上記ゲートパターンの両側の半導体基板１０に高濃度のドーパントを注入してソース及びドレイン領域４０を形成できる。
【００４９】
以上、本発明に従う半導体素子及びシステムインパッケージを例示した図面を参照にして説明したが、本明細書に開示された実施形態と図面により本発明が限定されるのではなく、本発明の技術思想範囲内で当業者により多様な変形がなされることができることは勿論である。
【符号の説明】
【００５０】
１０  半導体基板
２０  誘電体膜
２１  第１絶縁膜（第１絶縁膜パターン）
２２  第２絶縁膜（第２絶縁膜パターン）
２３  第３絶縁膜（第３絶縁膜パターン）
３０  ポリシリコン膜（ポリシリコン膜パターン）
４０  ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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