(57)【要約】【課題】半導体回路パターンに対するパターン補正にあたり、当該半導体回路パターンが複数のトランジスタを構成要素とする場合であっても、各トランジスタにおける特性の適切化が図れるようにする。【解決手段】複数のトランジスタを構成要素に有した半導体回路パターンに対するパターン補正を行う補正ステップ（Ｓ１０７）と、前記補正ステップでのパターン補正に先立ち、前記複数のトランジスタについて設定された優先順位を認識する優先順認識ステップ（Ｓ１０２）と、前記補正ステップでのパターン補正にあたり、前記優先順認識ステップで認識した優先順位が高いトランジスタを基準にして、当該パターン補正のための補正条件を調整する条件調整ステップ（Ｓ１０６ｂ）と経て、前記半導体回路パターンに対するパターン補正を行うようにする。【選択図】図３
2010169853.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを構成要素に有した半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正に先立ち、前記複数のトランジスタについて設定された優先順位を認識する優先順認識ステップと、
前記補正ステップでのパターン補正にあたり、前記優先順認識ステップで認識した優先順位が高いトランジスタを基準にして、当該パターン補正のための補正条件を調整する条件調整ステップと
を含むパターン補正方法。
【請求項２】
前記優先順位は、前記複数のトランジスタのそれぞれに要求される能力または機能に基づいて、予め設定されている
請求項１記載のパターン補正方法。
【請求項３】
複数のトランジスタを構成要素に有した半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正に先立ち、前記複数のトランジスタについて設定された優先順位を認識する優先順認識ステップと、
前記補正ステップでのパターン補正にあたり、前記優先順認識ステップで認識した優先順位が高いトランジスタを基準にして、当該パターン補正のための補正条件を調整する条件調整ステップと
を経て決定されたマスクパターンを有する露光用マスク。
【請求項４】
複数のトランジスタを構成要素に有した半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正に先立ち、前記複数のトランジスタについて設定された優先順位を認識する優先順認識ステップと、
前記補正ステップでのパターン補正にあたり、前記優先順認識ステップで認識した優先順位が高いトランジスタを基準にして、当該パターン補正のための補正条件を調整する条件調整ステップと、
前記補正ステップでのパターン補正後の半導体回路パターンに対応するマスクパターンを有した露光用マスクを作成するマスク作成ステップと
を含む露光用マスクの製造方法。
【請求項５】
複数のトランジスタを構成要素に有した半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正に先立ち、前記複数のトランジスタについて設定された優先順位を認識する優先順認識ステップと、
前記補正ステップでのパターン補正にあたり、前記優先順認識ステップで認識した優先順位が高いトランジスタを基準にして、当該パターン補正のための補正条件を調整する条件調整ステップと、
前記補正ステップでのパターン補正後の半導体回路パターンに対応するマスクパターンを有した露光用マスクを用いて半導体基板上への転写像の形成を行う転写ステップと
を含む半導体装置の製造方法。
【請求項６】
対称配置されるトランジスタ対を構成要素に有した半導体回路パターンについて、当該半導体回路パターンを半導体基板上へ露光転写したときのパターン変形量を認識する変形認識ステップと、
前記半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正にあたり、前記変形認識ステップでの認識結果を基に、前記トランジスタ対を構成する一方のトランジスタについてのパターン変形量に、当該トランジスタ対を構成する他方のトランジスタについてのパターン変形量を合わせるように、当該パターン補正のための補正条件を調整する条件調整ステップと
を含むパターン補正方法。
【請求項７】
前記条件調整ステップでは、修正余地が小さいほうのパターン変形量に、修正余地が大きいほうのパターン変形量を合わせる
請求項６記載のパターン補正方法。
【請求項８】
対称配置されるトランジスタ対を構成要素に有した半導体回路パターンについて、当該半導体回路パターンを半導体基板上へ露光転写したときのパターン変形量を認識する変形認識ステップと、
前記半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正にあたり、前記変形認識ステップでの認識結果を基に、前記トランジスタ対を構成する一方のトランジスタについてのパターン変形量に、当該トランジスタ対を構成する他方のトランジスタについてのパターン変形量を合わせるように、当該パターン補正のための補正条件を調整する条件調整ステップと
を経て決定されたマスクパターンを有する露光用マスク。
【請求項９】
対称配置されるトランジスタ対を構成要素に有した半導体回路パターンについて、当該半導体回路パターンを半導体基板上へ露光転写したときのパターン変形量を認識する変形認識ステップと、
前記半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正にあたり、前記変形認識ステップでの認識結果を基に、前記トランジスタ対を構成する一方のトランジスタについてのパターン変形量に、当該トランジスタ対を構成する他方のトランジスタについてのパターン変形量を合わせるように、当該パターン補正のための補正条件を調整する条件調整ステップと、
前記補正ステップでのパターン補正後の半導体回路パターンに対応するマスクパターンを有した露光用マスクを作成するマスク作成ステップと
を含む露光用マスクの製造方法。
【請求項１０】
対称配置されるトランジスタ対を構成要素に有した半導体回路パターンについて、当該半導体回路パターンを半導体基板上へ露光転写したときのパターン変形量を認識する変形認識ステップと、
前記半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正にあたり、前記変形認識ステップでの認識結果を基に、前記トランジスタ対を構成する一方のトランジスタについてのパターン変形量に、当該トランジスタ対を構成する他方のトランジスタについてのパターン変形量を合わせるように、当該パターン補正のための補正条件を調整する条件調整ステップと、
前記補正ステップでのパターン補正後の半導体回路パターンに対応するマスクパターンを有した露光用マスクを用いて半導体基板上への転写像の形成を行う転写ステップと
を含む半導体装置の製造方法。
【請求項１１】
対称配置されるトランジスタ対を構成要素として複数有した半導体回路パターンについて、当該半導体回路パターンを半導体基板上へ露光転写したときのパターン変形量を認識する変形認識ステップと、
前記半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正に先立ち、前記複数のトランジスタ対について設定された優先順位を認識する優先順認識ステップと、
前記補正ステップでのパターン補正にあたり、前記変形認識ステップでの認識結果を基に、前記トランジスタ対を構成する一方のトランジスタについてのパターン変形量に、当該トランジスタ対を構成する他方のトランジスタについてのパターン変形量を合わせるように、当該パターン補正のための補正条件を調整する第一の条件調整ステップと、
前記補正ステップでのパターン補正にあたり、前記優先順認識ステップで認識した優先順位が高いトランジスタ対を基準にして、当該パターン補正のための補正条件を調整する第二の条件調整ステップと
を含むパターン補正方法。
【請求項１２】
前記第一の条件調整ステップでは、修正余地が小さいほうのパターン変形量に、修正余地が大きいほうのパターン変形量を合わせる
請求項１１記載のパターン補正方法。
【請求項１３】
前記優先順位は、前記複数のトランジスタ対のそれぞれに要求される能力または機能に基づいて、予め設定されている
請求項１１または１２記載のパターン補正方法。
【請求項１４】
対称配置されるトランジスタ対を構成要素として複数有した半導体回路パターンについて、当該半導体回路パターンを半導体基板上へ露光転写したときのパターン変形量を認識する変形認識ステップと、
前記半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正に先立ち、前記複数のトランジスタ対について設定された優先順位を認識する優先順認識ステップと、
前記補正ステップでのパターン補正にあたり、前記変形認識ステップでの認識結果を基に、前記トランジスタ対を構成する一方のトランジスタについてのパターン変形量に、当該トランジスタ対を構成する他方のトランジスタについてのパターン変形量を合わせるように、当該パターン補正のための補正条件を調整する第一の条件調整ステップと、
前記補正ステップでのパターン補正にあたり、前記優先順認識ステップで認識した優先順位が高いトランジスタ対を基準にして、当該パターン補正のための補正条件を調整する第二の条件調整ステップと
を経て決定されたマスクパターンを有する露光用マスク。
【請求項１５】
対称配置されるトランジスタ対を構成要素として複数有した半導体回路パターンについて、当該半導体回路パターンを半導体基板上へ露光転写したときのパターン変形量を認識する変形認識ステップと、
前記半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正に先立ち、前記複数のトランジスタ対について設定された優先順位を認識する優先順認識ステップと、
前記補正ステップでのパターン補正にあたり、前記変形認識ステップでの認識結果を基に、前記トランジスタ対を構成する一方のトランジスタについてのパターン変形量に、当該トランジスタ対を構成する他方のトランジスタについてのパターン変形量を合わせるように、当該パターン補正のための補正条件を調整する第一の条件調整ステップと、
前記補正ステップでのパターン補正にあたり、前記優先順認識ステップで認識した優先順位が高いトランジスタ対を基準にして、当該パターン補正のための補正条件を調整する第二の条件調整ステップと、
前記補正ステップでのパターン補正後の半導体回路パターンに対応するマスクパターンを有した露光用マスクを作成するマスク作成ステップと
を含む露光用マスクの製造方法。
【請求項１６】
対称配置されるトランジスタ対を構成要素として複数有した半導体回路パターンについて、当該半導体回路パターンを半導体基板上へ露光転写したときのパターン変形量を認識する変形認識ステップと、
前記半導体回路パターンに対するパターン補正を行う補正ステップと、
前記補正ステップでのパターン補正に先立ち、前記複数のトランジスタ対について設定された優先順位を認識する優先順認識ステップと、
前記補正ステップでのパターン補正にあたり、前記変形認識ステップでの認識結果を基に、前記トランジスタ対を構成する一方のトランジスタについてのパターン変形量に、当該トランジスタ対を構成する他方のトランジスタについてのパターン変形量を合わせるように、当該パターン補正のための補正条件を調整する第一の条件調整ステップと、
前記補正ステップでのパターン補正にあたり、前記優先順認識ステップで認識した優先順位が高いトランジスタ対を基準にして、当該パターン補正のための補正条件を調整する第二の条件調整ステップと、
前記補正ステップでのパターン補正後の半導体回路パターンに対応するマスクパターンを有した露光用マスクを用いて半導体基板上への転写像の形成を行う転写ステップと
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン補正方法、露光用マスク、露光用マスクの製造方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体集積回路装置は、複数のトランジスタを構成要素として有している。例えば、ＳＲＡＭ（Static Random Access Memory）のメモリセルでは、回路上において対をなす電界効果トランジスタ（以下、トランジスタ対のことを「ペア・トランジスタ」ともいう。）が数多く使用されている。さらに詳しくは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構成の１ポートＳＲＡＭセルであれば、駆動用トランジスタ、転送用トランジスタおよび負荷素子といった、機能の異なる３種類のペア・トランジスタを有して構成されている。
【０００３】
ただし、複数のトランジスタを構成要素とする場合には、例えば半導体製造プロセスにおけるパターン位置ずれやパターン変形等の発生によって、ペア・トランジスタの間で特性差が生じてしまうことが考えられる。このような特性差は、フリップフロップがアンバランスとなりセル動作の安定性が確保できなくなる可能性があるため、その発生を未然に回避すべきである。このことから、半導体集積回路装置については、トランジスタを形成する拡散層をシンプルな矩形状にすることで、位置ずれ等の影響を軽減することが提案されている（例えば、特許文献１参照。）。また、位置ずれが発生してもペア・トランジスタの形状が同一になるように、パターン形状を変形することも提案されている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２８４０１号公報
【特許文献２】特開平８−２４１９２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年では、半導体集積回路装置におけるメモリセルサイズの縮小化やパターンの微細化等が進展しており、これに伴って各プロセスで設計パターンを忠実にウエハ上に形成することが困難となりつつある。そのため、上述した従来技術のように位置ずれ等を考慮して設計パターンがレイアウトされていても、加工限界による設計パターンとウエハ上転写像形状との差分に起因して、複数のトランジスタのそれぞれにおける特性の適切化が図れないおそれがある。
【０００６】
そこで、本発明は、半導体回路パターンが複数のトランジスタを構成要素とする場合に、各トランジスタにおける特性の適切化を図ることのできるパターン補正方法、露光用マスク、露光用マスクの製造方法および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するために案出されたパターン補正方法で、複数のトランジスタを構成要素に有した半導体回路パターンに対するパターン補正を行う補正ステップと、前記補正ステップでのパターン補正に先立ち、前記複数のトランジスタについて設定された優先順位を認識する優先順認識ステップと、前記補正ステップでのパターン補正にあたり、前記優先順認識ステップで認識した優先順位が高いトランジスタを基準にして、当該パターン補正のための補正条件を調整する条件調整ステップとを含む。
【０００８】
上記手順のパターン補正方法では、優先順位が高いトランジスタを基準にして、パターン補正のための補正条件を調整する。したがって、例えば、各トランジスタの能力に差を発生させることが望ましい場合に、当該能力に応じた優先順位を設定すれば、その能力差を維持するような補正条件にて、半導体回路パターンに対するパターン補正が行われることになる。しかも、予め設定されている優先順位を基にするので、半導体製造プロセスにおける加工限界等の影響を受けることがない。
【０００９】
また、本発明は、上記目的を達成するために案出されたパターン補正方法で、対称配置されるトランジスタ対を構成要素に有した半導体回路パターンについて、当該半導体回路パターンを半導体基板上へ露光転写したときのパターン変形量を認識する変形認識ステップと、前記半導体回路パターンに対するパターン補正を行う補正ステップと、前記補正ステップでのパターン補正にあたり、前記変形認識ステップでの認識結果を基に、前記トランジスタ対を構成する一方のトランジスタについてのパターン変形量に、当該トランジスタ対を構成する他方のトランジスタについてのパターン変形量を合わせるように、当該パターン補正のための補正条件を調整する条件調整ステップとを含む。
【００１０】
上記手順のパターン補正方法では、トランジスタ対を構成する一方のトランジスタについてのパターン変形量に、当該トランジスタ対を構成する他方のトランジスタについてのパターン変形量を合わせるように、パターン補正のための補正条件を調整する。したがって、例えば、半導体製造プロセスにおいてパターン位置ずれやパターン変形等が発生しても、トランジスタ対を構成する各トランジスタの間で特性差が生じないような補正条件にて、半導体回路パターンに対するパターン補正が行われることになる。しかも、一方のパターン変形量の認識結果を他方のパターン変形量の認識結果に合わせればよいので、例えば修正余地が小さいほうに大きいほうを合わせることで、補正条件の調整を確実に行い得るようになる。
【発明の効果】
【００１１】
本発明によれば、半導体回路パターンに対するパターン補正が、各トランジスタについての優先順位による差を維持する補正条件、または、一対のトランジスタ間で特性差が生じない補正条件にて行われる。したがって、半導体回路パターンが複数のトランジスタを構成要素とする場合であっても、各トランジスタにおける特性の適切化を図ることができる。しかも、半導体回路パターンの微細化等が進展しても、半導体製造プロセスにおける加工限界等の影響を受けることなく、各トランジスタにおける特性の適切化を図ることができる。
これらのことから、本発明を用いて半導体装置を製造すれば、動作安定性の高い半導体装置を、高い歩留まりで、かつ、セル面積の増加無しに、製造することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】パターン補正を行うパターン補正装置の概略構成例を示すブロック図である。
【図２】半導体回路パターンの一具体例である、ＣＭＯＳ構成の１ポートＳＲＡＭセルの回路パターンを示すパターン図である。
【図３】本発明の第１の実施の形態におけるパターン補正方法の手順の一例を示すフローチャートである。
【図４】トランジスタ能力の関係式の一具体例を示す説明図である。
【図５】シミュレーション結果と設計パターンとの乖離量の一具体例を示すパターン図である。
【図６】補正条件調整の一具体例を示すパターン図である。
【図７】本発明の第１の実施の形態におけるパターン転写シミュレーション結果の一具体例を示すパターン図である。
【図８】一般的なＯＰＣ後の転写シミュレーション結果の一具体例を示すパターン図である。
【図９】位置ずれを起したときのＳＲＡＭ回路パターンの一具体例を示すパターン図である。
【図１０】位置ずれを起したときの転写シミュレーション結果の一具体例を示すパターン図である。
【図１１】本発明の第２の実施の形態におけるパターン補正方法の手順の一例を示すフローチャートである。
【図１２】各トランジスタの位置ずれ範囲の一具体例を示すパターン図である。
【図１３】位置ずれによる対称性を考慮するためのポイント抽出の一具体例を示すパターン図である。
【図１４】ペア・ポイントにおけるシミュレーション結果と設計パターンの乖離量一具体例を示すパターン図である。
【図１５】本発明の第２の実施の形態におけるパターン転写シミュレーション結果の一具体例を示すパターン図である。
【図１６】図１５に示したゲート層パターンをＸ方向に位置ずれさせた場合の一具体例を示すパターン図である。
【図１７】本発明の第３の実施の形態におけるパターン補正方法の手順の一例を示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、図面に基づき本発明に係るパターン補正方法、露光用マスク、露光用マスクの製造方法および半導体装置の製造方法を説明する。
【００１４】
＜第１の実施の形態＞
先ず、本発明に係るパターン補正方法について、その第１の実施の形態を説明する。
【００１５】
［パターン補正の概要］
ここで、複数のトランジスタを構成要素とする半導体回路パターンに対するパターン補正の概要につき、簡単に説明する。
例えば、半導体回路パターンとして、ＳＲＡＭのメモリセルを例に挙げる。ＣＭＯＳ構成の１ポートＳＲＡＭセルは、２つのインバータ（フリップフロップ）と２つのＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタで構成されている。そして、既に説明したように、駆動用トランジスタ、転送用トランジスタおよび負荷素子といった、機能の異なる３種類のペア・トランジスタを有して構成されている。
ところで、ＳＲＡＭセルでは、データ保持、読み出し、書込みの各動作を行う。このうち、データ保持の動作中には、転送用トランジスタがオン状態になる。ここで、ＳＲＡＭセルにおいて安定した書込みを行うためには、電流駆動力の大きな転送用トランジスタを用いることが望ましい。ところが、これとは逆に、データの読み出し時には、電流駆動力の小さな転送用トランジスタが適している。このように、書込み動作と読み出し動作とについての安定性の間には、設計上の矛盾が存在していることが一般的である。
このことから、ＳＲＡＭセルの回路パターン設計にあたっては、駆動用トランジスタ、転送用トランジスタ、負荷素子の間で、それぞれのゲート長やゲート幅等に寸法差を設け、各トランジスタの能力に差をつけて、ＳＲＡＭ回路が安定動作するようにしている。
以下に説明する実施の形態では、半導体回路パターンの構成要素となる複数のトランジスタについて、各トランジスタの能力差を考慮して、当該半導体回路パターンに対するパターン補正を行う。すなわち、各トランジスタの能力差を考慮することで、当該各トランジスタにおける特性の適切化を図りつつ、半導体製造プロセスにおいて生じ得るパターン位置ずれやパターン変形等の影響を排除するのである。
【００１６】
［パターン補正装置の概略構成］
続いて、半導体回路パターンのパターン補正に用いるパターン補正装置について、その概略構成を簡単に説明する。
図１は、パターン補正を行うパターン補正装置の概略構成例を示すブロック図である。
図例のパターン補正装置は、ディスプレイパネルまたはＣＲＴ（Cathode Ray Tube）からなる表示部１と、キーボードやマウス等からなる入力部２と、ＨＤＤ（Hard disk drive）等の記憶装置からなるデータ格納部３と、コンピュータ装置としての機能を有するデータ処理部４と、を備えている。そして、入力部２からの入力情報またはデータ格納部３での記憶情報を基に、データ処理部４が半導体回路パターンに対するパターン補正を行い、その結果を表示部１が出力するように構成されている。
【００１７】
このような構成のパターン補正装置において、データ処理部４は、コンピュータ装置としての機能が所定プログラムを実行することによって、詳細を後述するパターン補正を行うことになる。その場合に、当該所定プログラムは、データ格納部３内へのインストールに先立ち、コンピュータ読み取り可能な記憶媒体に格納されて提供されるものであっても、または有線若しくは無線による通信手段を介して配信されるものであってもよい。
【００１８】
［パターン補正の手順］
次いで、第１の実施の形態における半導体回路パターンに対するパターン補正の手順について説明する。
【００１９】
ここで、パターン補正の対象となる半導体回路パターンとして、以下に述べるようなＳＲＡＭのメモリセルの回路パターンを例に挙げる。
図２は、半導体回路パターンの一具体例である、ＣＭＯＳ構成の１ポートＳＲＡＭセルの回路パターンを示すパターン図である。
図例のＳＲＡＭ回路パターンは、対称配置されるトランジスタ対を構成要素として複数有している。さらに詳しくは、拡散層パターン１ａとゲート層パターン１ｂ、そして配線層と拡散層パターンやゲート層パターンを接続するコンタクトパターン１ｃを用いており、フリップフロップ回路と２つのＮＭＯＳトランジスタで構成されている。なお、図中において、破線で囲まれた領域部分が、トランジスタのゲート部を示している。そして、このゲート部を含む各トランジスタとして、駆動用トランジスタＤ，Ｄ’、転送用トランジスタＴ，Ｔ’および負荷素子Ｌ，Ｌ’といった、機能の異なる３種類のペア・トランジスタを有して構成されている。これらのペア・トランジスタＤ，Ｄ’、Ｔ，Ｔ’、Ｌ，Ｌ’は、いずれも、対をなすもの同士が対称配置されている。
【００２０】
第１の実施の形態では、このようなＳＲＡＭ回路パターンに対するパターン補正を、以下に述べるような手順で行う。
図３は、本発明の第１の実施の形態におけるパターン補正方法の手順の一例を示すフローチャートである。
【００２１】
ＳＲＡＭ回路パターンに対するパターン補正にあたっては、先ず、当該ＳＲＡＭ回路パターンの構成要素である各トランジスタについて、それぞれの種類の分類を行う（ステップ１０１、以下ステップを「Ｓ」と略す。）。すなわち、駆動用トランジスタＤ，Ｄ’であるか、転送用トランジスタＴ，Ｔ’であるか、または負荷素子Ｌ，Ｌ’であるかの分類を行う。この分類は、各トランジスタのレイアウト寸法（具体的には、例えばゲート長やゲート幅等の設計レイアウト情報によって特定される寸法。）を用いて行うことが考えられる。また、設計インテント情報（設計者がレイアウトの各パターンに付与する優先度等の情報）を使用しても行ってもよい。
【００２２】
トランジスタ種類の分類後は、次いで、予め設定されているトランジスタ能力の関係式を参照しつつ、各トランジスタＤ，Ｄ’、Ｔ，Ｔ’、Ｌ，Ｌ’についての種類別の優先順位を認識する（Ｓ１０２）。トランジスタ能力の関係式とは、所望の回路動作や回路特性を得るためのトランジスタ間の能力差を特定するものである。一般的に、トランジスタの駆動能力はゲート幅が大きいか、またはゲート長が細い方が高い。そのため、トランジスタ間の能力関係を満たすために、駆動用トランジスタと転送用トランジスタの設計レイアウトは、ゲート幅の大きさが同じで、駆動用トランジスタの方が転送用トランジスタのゲート長よりも例えば１０ｎｍ程度細く設計されている。このような能力差を特定するために、トランジスタ能力の関係式が設定されているのである。
図４は、トランジスタ能力の関係式の一具体例を示す説明図である。
図例の関係式によれば、最も重要で優先順位が高いのが駆動用トランジスタＤ，Ｄ’、その次に転送用トランジスタＴ，Ｔ’、最も重要度の低いのが負荷素子Ｌ，Ｌ’となるように、優先順位が割り振られている。このような優先順位は、メモリセル面積をシュリンクしつつ、所望のデータ保持、データ書込み、データ読み込み特性を保持するために必要な各トランジスタ能力の差を考慮して、割り振られているものとする。
【００２３】
優先順位の認識後は、その時点におけるＳＲＡＭ回路パターンについて、当該ＳＲＡＭ回路パターンを露光転写して得られる転写像の出来上がり形状や寸法等を算出する（Ｓ１０３）。このときの露光転写は、ユーザーが設定する任意の条件を用いて行う。また、出来上がり形状や寸法等の算出は、レジスト形状シミュレーションや加工形状シミュレーション等によって行う。ただし、リソグラフィ工程でのドーズやフォーカス等のバラツキを考慮したシミュレーションによって行ってもよい。
【００２４】
そして、シミュレーションを行った後は、そのシミュレーションの結果と、ＳＲＡＭ回路の設計パターンとを比較し、これらの間の乖離量を抽出する（Ｓ１０４）。
図５は、シミュレーション結果と設計パターンとの乖離量の一具体例を示すパターン図である。図中において、Ｄepe、Ｔepe、Ｌepeは、シミュレーション結果と各トランジスタの設計パターンとの乖離量を表している。それぞれの乖離量（線幅）は、例えば、Ｄepe＝＋５ｎｍ／edge、Ｔepe＝＋２．５ｎｍ／edge、Ｌepe=＋２ｎｍ／edgeとなっている。
【００２５】
その後は、現在の補正回数が、ユーザーの設定した優先順位を考慮した補正を開始する回数以上であるか否かの判断を行う（Ｓ１０５）。
補正初期段階は、シミュレーション結果と設計パターンの乖離量が大きい状態にあるため、その状態で優先順位を考慮したＯＰＣ（optical proximity correction）を行うと、当該ＯＰＣが発散してしまう可能性がある。そのため、ある程度収束していると予想される補正回数を超えてから、優先順位を考慮したＯＰＣを行うことが望ましい。このことから、上述した判断を行うようにするのである。
具体的には、優先順位を考慮したＯＰＣを、補正回数７回目から開始すると設定しておくことが考えられる。
【００２６】
この判断の結果、現在の補正回数がユーザーの設定した優先順位を考慮した補正を開始する回数よりも少なければ、ユーザーが事前に設定した補正条件（ルール）と、上述のステップ（Ｓ１０４）で抽出した乖離量とを基に、ＳＲＡＭ回路パターンに対するパターン補正を行う（Ｓ１０６ａ）。そして、そのパターン補正後に、転写像の出来上がり形状や寸法等を算出するステップ（Ｓ１０３）を行う。
【００２７】
一方、現在の補正回数がユーザーの設定した優先順位を考慮した補正を開始する回数以上であれば、上述のステップ（Ｓ１０２）で認識した優先順位に基づき、優先順位が高いトランジスタを基準にして、パターン補正のための補正条件を調整する。具体的には、優先順位の高いトランジスタの乖離量を参照し、その他のトランジスタのパターン補正の収束条件に、優先順位の最も高いトランジスタの乖離量を付加する（Ｓ１０６ｂ）。
図６は、補正条件調整の一具体例を示すパターン図である。
図例において、パターン補正の収束条件ＴＯＬが、設計パターンに対して±１ｎｍ／edgeで設定されている場合を考える。この場合に、最も優先度の高い駆動用トランジスタＤ，Ｄ’の乖離量が線幅で＋５ｎｍ／edgeであると、その他のトランジスタＴ，Ｔ’、Ｌ，Ｌ’の収束条件ＴＯＬ’は、当該乖離量の付加によって、＋６ｎｍ〜＋４ｎｍ／edgeとなる。
【００２８】
その後は、上述のステップ（Ｓ１０６ｂ）で再設定されたＯＰＣ収束条件を基に、ＳＲＡＭ回路パターンに対するパターン補正を行う（Ｓ１０７）。このとき、上述したように、駆動用トランジスタＤ，Ｄ’以外の収束条件ＴＯＬ’が＋５ｎｍほど太る方向に調整されていると、トランジスタＴ，Ｔ’、Ｌ，Ｌ’は、シミュレーション結果が設計パターンよりも太くなる方向にパターン補正されることになる。
【００２９】
そして、再設定された収束条件でのパターン補正を行った後は、現在の補正回数が、ユーザーの設定した補正繰り返し回数と等しいか否かの判断を行う（Ｓ１０８）。
この判断の結果、現在の補正回数がユーザーの設定した補正繰り返し回数未満であれば、上述したステップ（Ｓ１０３）へ戻り、転写像の出来上がり形状や寸法等を算出する。
一方、現在の補正回数がユーザーの設定した補正繰り返し回数に達していれば、上述した一連のパターン補正処理を終了する。具体的には、補正繰り返し回数が１０回に設定されており、補正回数が１０回に到達するまで上述した一連のパターン補正処理を繰り返して行うようにすることが考えられる。
【００３０】
図７は、本発明の第１の実施の形態におけるパターン転写シミュレーション結果の一具体例を示すパターン図である。
図例のシミュレーション結果では、最も優先順位の高い駆動用トランジスタＤが、設計パターンよりも＋５ｎｍ／edgeだけ太めに仕上がっている。さらには、その駆動用トランジスタＤの出来上がりを基準にして、転送用トランジスタＴおよび負荷素子Ｌについても、駆動用トランジスタＤと設計パターンとの乖離量に合わせて、それぞれ＋５ｎｍ／edge程度太めに出来上がっている。
【００３１】
以上に説明した手順のパターン補正処理では、メモリセル面積をシュリンクしつつ、所望のデータ保持、書込み、読み込み特性等を保持するために必要な各トランジスタ能力の差を考慮して、転写シミュレーション結果と設計パターンとの乖離量をコントロールする。したがって、以上に説明した手順のパターン補正処理によれば、マスクパターン補正等で発生する補正残渣などの影響を軽減し、所望の回路特性や回路の安定動作が可能となるマスクパターンを得ることができる。
また、以上に説明した手順のパターン補正処理は、例えば８個〜１０個のトランジスタを用いるＳＲＡＭメモリセルにおいても、適用することができる。すなわち、構成要素となるトランジスタの数が増えた場合でも、各トランジスタに優先順位が設定されていれば、その優先順位によって特定される能力差を維持するような補正条件にて、半導体回路パターンに対するパターン補正が行われる。そして、これにより、所望の回路特性や回路の安定動作を得ることができる。
しかも、予め設定されている優先順位を基にするので、半導体製造プロセスにおける加工限界等の影響を受けることがない。
【００３２】
＜第２の実施の形態＞
次に、本発明に係るパターン評価方法について、その第２の実施の形態を説明する。
ただし、ここでは、主として上述した第１の実施の形態との相違点について説明し、同一の内容（例えば、「パターン評価装置の概略構成」。）については説明を省略する。
【００３３】
［パターン補正の概要］
ここで、対称配置されるトランジスタ対を構成要素とする半導体回路パターンに対するパターン補正の概要につき、簡単に説明する。
例えば、半導体回路パターンとして、ＳＲＡＭのメモリセルを例に挙げる。ＣＭＯＳ構成の１ポートＳＲＡＭセルは、既に説明したように、駆動用トランジスタ、転送用トランジスタおよび負荷素子といった、機能の異なる３種類のペア・トランジスタを有して構成されている。そして、これらペア・トランジスタの特性の差は、集積回路の歩留り、性能、特性バラツキ等に大きく影響を与えることが分かっている。
ただし、ＳＲＡＭセルの回路パターンは、メモリサイズの縮小が進むにつれて微細化が進んでいる。そのため、現在は、出来上がり形状や寸法等を設計値に近づけるために、ＯＰＣの適用が必須となってきている。
【００３４】
例えば、図２に示したＳＲＡＭ回路パターンについて一般的なＯＰＣを行い、そのマスクパターンに対して転写シミュレーションを行った場合を考える。
図８は、一般的なＯＰＣ後の転写シミュレーション結果の一具体例を示すパターン図である。図中において、Ｄepe、Ｔepe、Ｌepeは、シミュレーション結果と各トランジスタの設計パターンとの乖離量を表している。それぞれの乖離量（線幅）は、例えば、Ｄepe＝−３ｎｍ／edge、Ｔepe＝−１０ｎｍ／edge、Ｌepe=＋２ｎｍ／edgeとなっている。これらの乖離量は、ＭＥＥＦ（Mask Error Enhancement Factor）等が影響して発生している。この乖離量によって、駆動用トランジスタＤと転送用トランジスタＴのゲート長の差は、設計段階の１０ｎｍから３ｎｍへと小さくなっている。
このゲート長の寸法差は、所望の回路特性を得るために設計段階で設定されている。そのため、その寸法差の関係が崩れてしまうことは、回路の動作を不安定にし、特性劣化や歩留りの低下等を引き起こす要因となり得る。
このようなパターン変形は、半導体回路製造装置起因のばらつきによって発生し得る。また、半導体回路製造プロセスの変動に起因しても発生し得る。
【００３５】
ここで、図２に示したＳＲＡＭ回路パターンにおいて、ゲート層パターン１ｂが拡散層パターン１ａに対してＸ方向に位置ずれを起した場合を考える。
図９は、位置ずれを起したときのＳＲＡＭ回路パターンの一具体例を示すパターン図である。図例のように、この段階では、各ペア・トランジスタにおけるトランジスタ形状は、位置ずれが発生しても変化は無い。
次に、図２に示したＳＲＡＭ回路パターンについての転写シミュレーション結果について、図９と同じ位置ずれを発生させた場合を考える。図１０は、位置ずれを起したときの転写シミュレーション結果の一具体例を示すパターン図である。図例によれば、加工限界からくるゲート層パターンのライン端丸まりによって、ペア・トランジスタＤ，Ｄ’、Ｔ，Ｔ’、Ｌ，Ｌ’において、トランジスタの出来上がり形状が大きく異なっていることが分かる。例えば、転送用トランジスタＴ，Ｔ’に着目すると、Ｘ方向に位置ずれが発生した場合に、一方のトランジスタＴについては、ライン側にトランジスタ領域が移動するため、ライン端の丸まりの影響を受けず、ゲート長の細りは発生しない。これに対して、他方のトランジスタＴ’では、位置ずれによってトランジスタ領域がライン端側へ移動するため、ライン端の丸まりの影響を受けて、ゲート長の細りが発生する。
【００３６】
このように、対称配置されるペア・トランジスタは、対称性を考慮したレイアウト設計を行っても、位置ずれが発生すると、加工プロセスの限界によるライン端丸まり等によって、当該ペア・トランジスタの対称性が崩壊する。そして、ペア・トランジスタ間で形状差や寸法差等が生じてしまい、その結果としてペア・トランジスタ間で特性差が生じてしまうことが懸念される。このようなペア・トランジスタの特性差が大きくなると、ＳＲＡＭセル内でフリップフロップの２つの安定状態のアンバランスが大きくなり、一方の安定性が悪化する。そして、ノイズによる電圧変動で、データが反転し易くなり誤動作を起こし易くなる。このノイズに対する電圧マージンは、ＳＮＭ（Static Noise Margin）と呼ばれる。プロセスの加工限界による丸まり等を考慮できていない従来技術では、半導体製造工程における位置ずれによってＳＮＭが減少してしまうおそれがある。
なお、メモリセル面積の拡大が許容される場合には、ライン端のパターン丸まり等の影響を受けないように、パターン修正を行うことも考えられる。例えば、ゲートの丸まりが拡散層に侵入しないように、拡散層から突き出すゲート層パターンをゲートの丸まりが拡散層に侵入しなくなるまで伸ばす、といったパターン修正を行えばよい。しかしながら、メモリセル面積の拡大は、コスト増となり競争力の低下を招く。そのため、メモリセル面積拡大による改善は現実的ではない。
【００３７】
これらのことを鑑み、以下に説明する実施の形態では、半導体回路パターンの構成要素となる対称配置されたペア・トランジスタについて、プロセスの加工限界によるパターンの丸まり等を考慮して、当該半導体回路パターンに対するパターン補正を行う。すなわち、ペア・トランジスタの対称性を考慮することで、当該ペア・トランジスタにおける特性の適切化を図りつつ、半導体製造プロセスにおいて生じ得るパターン位置ずれやパターン変形等の影響を排除するのである。
【００３８】
［パターン補正の手順］
次いで、第２の実施の形態における半導体回路パターンに対するパターン補正の手順について説明する。
ここでも、第１の実施の形態の場合と同様に、パターン補正の対象となる半導体回路パターンとして、図２に示したＳＲＡＭ回路パターンを例に挙げる。
【００３９】
第２の実施の形態では、このようなＳＲＡＭ回路パターンに対するパターン補正を、以下に述べるような手順で行う。
図１１は、本発明の第２の実施の形態におけるパターン補正方法の手順の一例を示すフローチャートである。
【００４０】
各トランジスタＤ，Ｄ’、Ｔ，Ｔ’、Ｌ，Ｌ’のそれぞれが点対称に配置されているＳＲＡＭ回路パターンに対するパターン補正にあたっては、先ず、ペア・トランジスタの抽出を行う（Ｓ２０１）。すなわち、各トランジスタＤ，Ｄ’、Ｔ，Ｔ’、Ｌ，Ｌ’について、対となる組み合わせの抽出を行う。具体的には、駆動用トランジスタＤ，Ｄ’、転送用トランジスタＴ，Ｔ’、負荷素子Ｌ，Ｌ’のそれぞれを、対となる組み合わせとして分類する。この分類は、各トランジスタのレイアウト寸法（具体的には、例えばゲート長やゲート幅等についての設計レイアウト情報によって特定される寸法や、配線層、コンタクト層、ビア層等の上下層についての設計レイアウト情報によって特定される寸法。）を用いて行うことが考えられる。また、設計インテント情報を使用しても行ってもよい。
【００４１】
ペア・トランジスタの抽出後は、次いで、半導体製造工程で発生し得るパターン位置ずれによる各トランジスタの位置ずれ範囲を求める（Ｓ２０２）。
半導体製造工程で発生し得る位置ずれの大きさは、例えば半導体製造のリソグラフィ工程における露光装置のマスク位置ずれの実力値や装置の管理スペック等に基づいて特定すればよい。具体的には、各トランジスタの位置ずれの大きさとして、露光装置の位置ずれの実力値±２５ｎｍを用いることが考えられる。
また、各トランジスタの位置ずれ範囲については、以下に述べるようにして求めることが考えられる。
図１２は、各トランジスタの位置ずれ範囲の一具体例を示すパターン図である。
図例では、位置ずれの範囲を求めるために、拡散層パターン１ａを位置ずれの実力値だけオーバーサイズ化している。そして、オーバーサイズ化後の拡散層パターン１aoとゲート層パターン１ｂとが重なる領域ＯＡを、露光装置のマスク位置ずれによってトランジスタが生成される領域に設定している。
【００４２】
その後は、位置ずれが発生したときでもペア・トランジスタを構成する各トランジスタに対称性を維持させるため、位置ずれが発生した時にパターン形状の差が大きくなるポイントを抽出する（Ｓ２０３）。このポイント抽出は、以下に述べるようにして行うことが考えられる。
図１３は、位置ずれによる対称性を考慮するためのポイント抽出の一具体例を示すパターン図である。
ここで例に挙げているＳＲＡＭセルでは、各ペア・トランジスタが点対称に配置されている。ところが、パターン微細化に伴う加工限界から発生するゲート層パターンのライン端丸まりによってＸ方向に拡散層とゲート層が位置ずれを起した場合には、各ペア・トランジスタにおいて、パターン形状やパターン寸法等に差が発生してしまう。
そのため、図例では、Ｘ方向の位置ずれによる対称性を考慮すべく、駆動用トランジスタＤ，Ｄ’について、一方のトランジスタＤのライン端Ｄａと、他方のトランジスタＤ’のライン端Ｄｂ’とを、当該駆動用トランジスタＤ，Ｄ’のペア・ポイントと定義する。さらには、一方のトランジスタＤのライン端Ｄｂと、他方のトランジスタＤ’のライン端Ｄａ’とについても、当該駆動用トランジスタＤ，Ｄ’のペア・ポイントと定義する。
また、転送用トランジスタＴ，Ｔ’について、一方のトランジスタＴのライン端Ｔａと、他方のトランジスタＴ’のライン端Ｔｂ’とを、当該転送用トランジスタＴ，Ｔ’のペア・ポイントと定義する。さらには、一方のトランジスタＴのライン端Ｔｂと、他方のトランジスタＴ’のライン端Ｔａ’とについても、当該転送用トランジスタＴ，Ｔ’のペア・ポイントと定義する。
また、負荷素子Ｌ，Ｌ’について、一方のトランジスタＬのライン端Ｌａと、他方のトランジスタＬ’のライン端Ｌｂ’とを、当該負荷素子Ｌ，Ｌ’のペア・ポイントと定義する。さらには、一方のトランジスタＬのライン端Ｌｂと、他方のトランジスタＬ’のライン端Ｌａ’とについても、当該負荷素子Ｌ，Ｌ’のペア・ポイントと定義する。
以上のように、ここで抽出するペア・ポイントは、位置ずれが発生しても対称性を維持させるために、形状を揃えるべき箇所が該当することになる。
なお、Ｙ方向の位置ずれに関しては、上述したステップ（Ｓ２０２）で設定した位置ずれ範囲内であればメモリセルの特性に影響しないため、ここでは省略している。
【００４３】
ペア・ポイント抽出後は、その時点におけるＳＲＡＭ回路パターンについて、当該ＳＲＡＭ回路パターンを露光転写して得られる転写像の出来上がり形状や寸法等を算出する（Ｓ２０４）。このときの露光転写は、ユーザーが設定する任意の条件を用いて行う。また、出来上がり形状や寸法等の算出は、レジスト形状シミュレーションや加工形状シミュレーション等によって行う。ただし、リソグラフィ工程でのドーズやフォーカス等のバラツキを考慮したシミュレーションによって行ってもよい。
【００４４】
そして、シミュレーションを行った後は、そのシミュレーションの結果と、ＳＲＡＭ回路の設計パターンとを比較し、これらの間の乖離量を抽出する（Ｓ２０５）。
シミュレーション結果と設計パターンとの乖離量の一具体例としては、図５に示したものが挙げられる。図中において、Ｄepe、Ｔepe、Ｌepeは、シミュレーション結果と各トランジスタの設計パターンとの乖離量を表している。それぞれの乖離量（線幅）は、例えば、Ｄepe＝＋５ｎｍ／edge、Ｔepe＝＋２．５ｎｍ／edge、Ｌepe=＋２ｎｍ／edgeとなっている。
【００４５】
その後は、現在の補正回数が、ユーザーの設定した対称性を考慮した補正を開始する回数以上であるか否かの判断を行う（Ｓ２０６）。
補正初期段階は、シミュレーション結果と設計パターンの乖離量が大きい状態にあるため、その状態で対称性を考慮したＯＰＣを行うと、当該ＯＰＣが発散してしまう可能性がある。そのため、ある程度収束していると予想される補正回数を超えてから、対称性を考慮したＯＰＣを行うことが望ましい。このことから、上述した判断を行うようにするのである。
具体的には、対称性を考慮したＯＰＣを、補正回数８回目から開始すると設定しておくことが考えられる。
【００４６】
この判断の結果、現在の補正回数がユーザーの設定した対称性を考慮した補正を開始する回数よりも少なければ、ユーザーが事前に設定した補正条件（ルール）と、上述のステップ（Ｓ２０５）で抽出した乖離量とを基に、ＳＲＡＭ回路パターンに対するパターン補正を行う（Ｓ２０７ａ）。そして、そのパターン補正後に、転写像の出来上がり形状や寸法等を算出するステップ（Ｓ２０４）を行う。
【００４７】
一方、現在の補正回数がユーザーの設定した対称性を考慮した補正を開始する回数以上であれば、上述のステップ（Ｓ２０３）で抽出した各ペア・ポイントについて、シミュレーション結果と設計パターンの乖離量を抽出して互いに比較する（Ｓ２０７ｂ）。
図１４は、ペア・ポイントにおけるシミュレーション結果と設計パターンの乖離量一具体例を示すパターン図である。
図例において、駆動用トランジスタＤ，Ｄ’におけるポイントＤａの乖離量は−１５ｎｍ／edgeであるのに対し、これとペアであるポイントＤｂ’の乖離量は０ｎｍとなっている。また、ポイントＤｂの乖離量は０ｎｍであるのに対し、これとペアであるポイントＤａ’の乖離量は−1７ｎｍ／edgeとなっている。
【００４８】
そして、各ペア・ポイントについての乖離量を抽出して互いに比較したら、その比較結果に基づき、パターン補正のための補正条件を調整する。このとき、ペア・トランジスタを構成する一方のトランジスタについてのパターン変形量に、当該ペア・トランジスタを構成する他方のトランジスタについてのパターン変形量を合わせるように、パターン補正のための補正条件を調整する。具体的には、各ペア・ポイントについての乖離量を参照し、ペア・ポイントの一方に発生している乖離量を、当該ペア・ポイントの他方についてのパターン補正の収束条件に付加する（Ｓ２０８）。
例えば、パターン補正の収束条件が、設計パターンに対して±１ｎｍ／edgeで設定されている場合を考える。この場合に、駆動用トランジスタＤにおけるポイントＤａで発生している乖離量を、これとペアであるポイントＤｂ’の収束条件に付加すると、当該ポイントＤｂ’についてのパターン補正の収束条件は、−１４〜１６ｎｍ／edgeとなる。
【００４９】
この補正条件の調整にあたっては、ペア・ポイントにおけるそれぞれの乖離量のうち、どちらの乖離量を、他方のパターン補正の収束条件に付加するかが問題となる。この点については、ペア・ポイントにおけるそれぞれの修正余地の大小に応じて判断するように、予め設定しておくことが考えられる。
パターン補正に際して、当該パターン補正だけでは改善することが困難な乖離が、部分的に発生することもあり得るからである。このような乖離は、例えば、微細化に伴う加工限界、リソグラフィ工程の露光量、デフォーカスのマージン、またはマスク製造制約起因によるマスクパターン補正の限界等に起因して発生し得る。
つまり、補正条件の調整にあたっては、パターン補正だけでは改善することが困難な乖離が発生している側を基準として、ペア・ポイント間の形状や寸法（乖離量）が揃うように、マスクパターン補正の収束条件を変更すればよい。換言すると、パターン補正のための修正余地が小さいほうのパターン変形量に、修正余地が大きいほうのパターン変形量を合わせるように、補正条件の調整を行えばよい。
【００５０】
その後は、上述のステップ（Ｓ２０８）で再設定されたＯＰＣ収束条件を基に、ＳＲＡＭ回路パターンに対するパターン補正を行う（Ｓ２０９）。このとき、上述したように、ポイントＤａの乖離量を基準にして、ポイントＤｂ’の収束条件が−１５ｎｍほど設計パターンに対して細る方向に調整されていると、当該ポイントＤｂ’におけるシミュレーション結果が細くなる方向にパターン補正されることになる。
【００５１】
そして、再設定された収束条件でのパターン補正を行った後は、現在の補正回数が、ユーザーの設定した補正繰り返し回数と等しいか否かの判断を行う（Ｓ２１０）。
この判断の結果、現在の補正回数がユーザーの設定した補正繰り返し回数未満であれば、上述したステップ（Ｓ２０４）へ戻り、転写像の出来上がり形状や寸法等を算出する。
一方、現在の補正回数がユーザーの設定した補正繰り返し回数に達していれば、上述した一連のパターン補正処理を終了する。具体的には、補正繰り返し回数が１０回に設定されており、補正回数が１０回に到達するまで上述した一連のパターン補正処理を繰り返して行うようにすることが考えられる。
【００５２】
図１５は、本発明の第２の実施の形態におけるパターン転写シミュレーション結果の一具体例を示すパターン図である。
図例のシミュレーション結果では、各ペア・トランジスタにおける各ペア・ポイントの形状が揃っていることが分かる。
【００５３】
図１６は、図１５に示したゲート層パターンをＸ方向に位置ずれさせた場合の一具体例を示すパターン図である。
図例によれば、位置ずれが発生した場合であっても、従来生じていたペア・トランジスタ間の大きな形状乖離が抑制され、ペア・トランジスタ間でトランジスタ形状が同一になっていることが分かる。したがって、位置ずれが発生しても、フリップフロップの安定状態を保つことができる。
【００５４】
以上に説明した手順のパターン補正処理では、ペア・トランジスタにおける一方のパターン乖離量に、当該ペア・トランジスタにおける他方のパターン乖離量を合わせるように、パターン補正のための補正条件を調整する。したがって、以上に説明した手順のパターン補正処理によれば、例えば加工プロセスの限界によるライン端丸まり等がある場合に、パターン位置ずれ等が発生しても、てペア・トランジスタ間で特性差が生じてしまうのを未然に回避することができる。
しかも、一方のパターン乖離量を他方のパターン乖離量に合わせればよいので、例えば修正余地が小さいほうに修正余地が大きいほうを合わせることで、補正条件の調整を確実に行い得るようになる。
【００５５】
なお、本実施形態では、トランジスタのゲート長を参照して対称性を揃える場合を例に挙げたが、必ずしもこれに限定されることはなく、トランジスタのゲート面積等を参照してもよい。また、拡散層の対称性を考慮する場合は、トランジスタのゲート幅等を参照してもよい。
【００５６】
＜第３の実施の形態＞
次に、本発明に係るパターン評価方法について、その第３の実施の形態を説明する。
ただし、ここでも、主として上述した第１または第２の実施の形態との相違点について説明し、同一の内容（例えば、「パターン評価装置の概略構成」。）については説明を省略する。
【００５７】
［パターン補正の概要］
ここで説明するパターン補正は、上述した第１および第２の実施の形態を組み合わせたものに相当する。
【００５８】
［パターン補正の手順］
次に、第３の実施の形態における半導体回路パターンに対するパターン補正の手順について説明する。
ここでも、第１または第２の実施の形態の場合と同様に、パターン補正の対象となる半導体回路パターンとして、図２に示したＳＲＡＭ回路パターンを例に挙げる。
【００５９】
第３の実施の形態では、このようなＳＲＡＭ回路パターンに対するパターン補正を、以下に述べるような手順で行う。
図１７は、本発明の第３の実施の形態におけるパターン補正方法の手順の一例を示すフローチャートである。
【００６０】
ＳＲＡＭ回路パターンに対するパターン補正にあたっては、先ず、当該ＳＲＡＭ回路パターンの構成要素である各ペア・トランジスタＤ，Ｄ’、Ｔ，Ｔ’、Ｌ，Ｌ’について、それぞれの種類の分類を行う（Ｓ３０１）。すなわち、駆動用トランジスタＤ，Ｄ’であるか、転送用トランジスタＴ，Ｔ’であるか、または負荷素子Ｌ，Ｌ’であるかの分類を行う。この分類は、第１の実施の形態の場合と同様に行えばよい。
【００６１】
トランジスタ種類の分類後は、次いで、予め設定されているトランジスタ能力の関係式を参照しつつ、各ペア・トランジスタＤ，Ｄ’、Ｔ，Ｔ’、Ｌ，Ｌ’についての種類別の優先順位を認識する（Ｓ３０２）。優先順位の認識は、第１の実施の形態の場合と同様に行えばよい。これにより、例えば、最も重要で優先順位が高いのが駆動用トランジスタＤ，Ｄ’、その次に転送用トランジスタＴ，Ｔ’、最も重要度の低いのが負荷素子Ｌ，Ｌ’となるように、各ペア・トランジスタ能力の差を考慮して、優先順位が割り振られることになる。
【００６２】
優先順位の認識後は、分類した各トランジスタ種類別に、ペア・トランジスタの抽出を行う（Ｓ３０３）。すなわち、各トランジスタＤ，Ｄ’、Ｔ，Ｔ’、Ｌ，Ｌ’について、対となる組み合わせの抽出を行う。具体的には、駆動用トランジスタＤ，Ｄ’、転送用トランジスタＴ，Ｔ’、負荷素子Ｌ，Ｌ’のそれぞれを、対となる組み合わせとして分類する。この分類は、第２の実施の形態の場合と同様に行えばよい。
【００６３】
ペア・トランジスタの抽出後は、次いで、半導体製造工程で発生し得るパターン位置ずれによる各トランジスタの位置ずれ範囲を求める（Ｓ３０４）。
半導体製造工程で発生し得る位置ずれの大きさは、第２の実施の形態の場合と同様に、例えば半導体製造のリソグラフィ工程における露光装置のマスク位置ずれの実力値や装置の管理スペック等に基づいて特定すればよい。具体的には、各トランジスタの位置ずれの大きさとして、露光装置の位置ずれの実力値±２５ｎｍを用いることが考えられる。
また、各トランジスタの位置ずれ範囲についても、第２の実施の形態の場合と同様にして求めることが考えられる。具体的には、図１２に示すように、拡散層パターン１ａを位置ずれの実力値だけオーバーサイズ化し、オーバーサイズ化後の拡散層パターン１aoとゲート層パターン１ｂが重なる領域ＯＡを、露光装置のマスク位置ずれによってトランジスタが生成される領域とする。
【００６４】
その後は、位置ずれが発生したときでもペア・トランジスタを構成する各トランジスタに対称性を維持させるため、位置ずれが発生した時にパターン形状の差が大きくなるポイントを抽出する（Ｓ３０５）。このポイント抽出は、第２の実施の形態の場合と同様に行えばよい。
具体的には、図１３に示すように、駆動用トランジスタＤ，Ｄ’について、一方のトランジスタＤのライン端Ｄａと、他方のトランジスタＤ’のライン端Ｄｂ’とを、当該駆動用トランジスタＤ，Ｄ’のペア・ポイントと定義する。さらには、一方のトランジスタＤのライン端Ｄｂと、他方のトランジスタＤ’のライン端Ｄａ’とについても、当該駆動用トランジスタＤ，Ｄ’のペア・ポイントと定義する。
また、転送用トランジスタＴ，Ｔ’について、一方のトランジスタＴのライン端Ｔａと、他方のトランジスタＴ’のライン端Ｔｂ’とを、当該転送用トランジスタＴ，Ｔ’のペア・ポイントと定義する。さらには、一方のトランジスタＴのライン端Ｔｂと、他方のトランジスタＴ’のライン端Ｔａ’とについても、当該転送用トランジスタＴ，Ｔ’のペア・ポイントと定義する。
また、負荷素子Ｌ，Ｌ’について、一方のトランジスタＬのライン端Ｌａと、他方のトランジスタＬ’のライン端Ｌｂ’とを、当該負荷素子Ｌ，Ｌ’のペア・ポイントと定義する。さらには、一方のトランジスタＬのライン端Ｌｂと、他方のトランジスタＬ’のライン端Ｌａ’とについても、当該負荷素子Ｌ，Ｌ’のペア・ポイントと定義する。
以上のように、ここで抽出するペア・ポイントは、位置ずれが発生しても対称性を維持させるために、形状を揃えるべき箇所が該当することになる。
【００６５】
ペア・ポイント抽出後は、その時点におけるＳＲＡＭ回路パターンについて、当該ＳＲＡＭ回路パターンを露光転写して得られる転写像の出来上がり形状や寸法等を算出する（Ｓ３０６）。このときの露光転写は、ユーザーが設定する任意の条件を用いて行う。また、出来上がり形状や寸法等の算出は、レジスト形状シミュレーションや加工形状シミュレーション等によって行う。ただし、リソグラフィ工程でのドーズやフォーカス等のバラツキを考慮したシミュレーションによって行ってもよい。
【００６６】
そして、シミュレーションを行った後は、そのシミュレーションの結果と、ＳＲＡＭ回路の設計パターンとを比較し、これらの間の乖離量を抽出する（Ｓ３０７）。具体的には、例えば図５に示すように、Ｄepe＝＋５ｎｍ／edge、Ｔepe＝＋２．５ｎｍ／edge、Ｌepe=＋２ｎｍ／edgeといった乖離量（線幅）を算出する。
【００６７】
その後は、現在の補正回数が、ユーザーの設定した対称性を考慮した補正を開始する回数以上であるか否かの判断を行う（Ｓ３０８）。
補正初期段階は、シミュレーション結果と設計パターンの乖離量が大きい状態にあるため、その状態で対称性を考慮したＯＰＣを行うと、当該ＯＰＣが発散してしまう可能性がある。そのため、ある程度収束していると予想される補正回数を超えてから、対称性を考慮したＯＰＣを行うことが望ましい。このことから、上述した判断を行うようにするのである。
具体的には、対称性を考慮したＯＰＣを、補正回数８回目から開始すると設定しておくことが考えられる。
【００６８】
この判断の結果、現在の補正回数がユーザーの設定した対称性を考慮した補正を開始する回数よりも少なければ、ユーザーが事前に設定した補正条件（ルール）と、上述のステップ（Ｓ３０７）で抽出した乖離量とを基に、ＳＲＡＭ回路パターンに対するパターン補正を行う（Ｓ３０９ａ）。そして、そのパターン補正後に、転写像の出来上がり形状や寸法等を算出するステップ（Ｓ３０６）を行う。
【００６９】
一方、現在の補正回数がユーザーの設定した対称性を考慮した補正を開始する回数以上であれば、続いて、現在の補正回数が、ユーザーの設定した優先順位を考慮した補正を開始する回数以上であるか否かの判断を行う（Ｓ３０９ｂ）。
これは、対称性を考慮した補正によって発生するシミュレーション結果と設計パターンとの乖離量を考慮しつつ優先順位を考慮したＯＰＣを行うことで、対称性を保ち、かつ、トランジスタの能力関係を保つことができるようにするためである。
具体的には、優先順位を考慮したＯＰＣを、補正回数１０回目から開始すると設定しておくことが考えられる。
【００７０】
この判断の結果、現在の補正回数がユーザーの設定した優先順位を考慮した補正を開始する回数よりも少なければ、上述のステップ（Ｓ３０５）で抽出した各ペア・ポイントについて、シミュレーション結果と設計パターンの乖離量を抽出して互いに比較する（Ｓ３１０ａ）。具体的には、例えば図１４に示すように、駆動用トランジスタＤ，Ｄ’におけるポイントＤａの乖離量は−１５ｎｍ／edgeであるのに対し、これとペアであるポイントＤｂ’の乖離量は０ｎｍである、という比較結果が得られる。また、ポイントＤｂの乖離量は０ｎｍであるのに対し、これとペアであるポイントＤａ’の乖離量は−1７ｎｍ／edgeである、という比較結果が得られる。
【００７１】
そして、各ペア・ポイントについての乖離量を抽出して互いに比較したら、その比較結果に基づき、パターン補正のための補正条件を調整する。このとき、各ペア・ポイントについての乖離量を参照し、ペア・ポイントの一方に発生している乖離量を、当該ペア・ポイントの他方についてのパターン補正の収束条件に付加する（Ｓ３１０ｂ）。
例えば、パターン補正の収束条件が、設計パターンに対して±１ｎｍ／edgeで設定されている場合を考える。この場合に、駆動用トランジスタＤにおけるポイントＤａで発生している乖離量を、これとペアであるポイントＤｂ’の収束条件に付加すると、当該ポイントＤｂ’についてのパターン補正の収束条件は、−１４〜１６ｎｍ／edgeとなる。
ここで、どちらのポイントの乖離量を、これとペアであるポイントのパターン補正の収束条件に付加するかの判断は、第２の実施の形態の場合と同様にして行えばよい。すなわち、パターン補正だけでは改善することが困難な乖離が発生している側を基準として、ペア・ポイント間の形状や寸法（乖離量）が揃うように、マスクパターン補正の収束条件を変更すればよい。
【００７２】
一方、上述のステップ（Ｓ３０９ｂ）での判断の結果、現在の補正回数がユーザーの設定した優先順位を考慮した補正を開始する回数以上であれば、上述のステップ（Ｓ３０２）で認識した優先順位に基づき、優先順位が高いトランジスタを基準にして、パターン補正のための補正条件を調整する。具体的には、優先順位の高いトランジスタの乖離量を参照し、その他のトランジスタのパターン補正の収束条件に、優先順位の最も高いトランジスタの乖離量を付加する（Ｓ３１０ｃ）。
【００７３】
その後は、上述のステップ（Ｓ３１０ｂ）またはステップ（Ｓ３１０ｃ）のいずれかで再設定されたパターン補正の収束条件を基に、ＳＲＡＭ回路パターンに対するパターン補正を行う（Ｓ３１１）。
【００７４】
そして、再設定された収束条件でのパターン補正を行った後は、現在の補正回数が、ユーザーの設定した補正繰り返し回数と等しいか否かの判断を行う（Ｓ３１２）。
この判断の結果、現在の補正回数がユーザーの設定した補正繰り返し回数未満であれば、上述したステップ（Ｓ３０６）へ戻り、転写像の出来上がり形状や寸法等を算出する。
一方、現在の補正回数がユーザーの設定した補正繰り返し回数に達していれば、上述した一連のパターン補正処理を終了する。具体的には、補正繰り返し回数が１２回に設定されており、補正回数が１２回に到達するまで上述した一連のパターン補正処理を繰り返して行うようにすることが考えられる。
【００７５】
以上に説明した手順のパターン補正処理では、位置ずれが発生しても、ペア・トランジスタ間における形状や寸法等の大きな乖離を抑制することができる。しかも、加工限界、リソグラフィマージン、マスク製造制約等によって発生する出来上がり形状や寸法と設計パターンとの乖離によるトランジスタの能力関係の崩れを抑制することもできる。
したがって、以上に説明した手順のパターン補正処理によれば、メモリセル面積をシュリンクしつつ、所望のデータ保持、データ書き込み、データ読み込み特性を確保しながら、位置ずれが発生した場合においてもメモリ回路を安定動作させることが可能となる。
【００７６】
＜第４の実施の形態＞
次に、本発明に係る露光用マスク、露光用マスクの製造方法および半導体装置の製造方法について、第４の実施の形態として説明する。
【００７７】
上述した第１〜第３の実施の形態で説明したパターン補正処理は、半導体装置の製造過程において行うことが考えられる。すなわち、半導体装置の製造過程において、上述した一連のパターン補正処理を経てマスクパターンを決定した後、その決定したマスクパターンを備えた露光用マスクを作成する。そして、その作成した露光用マスクを用いてリソグラフィ工程を実行し、これによりウエハ表面上への回路パターンの形成を行うのである。
【００７８】
［露光用マスクおよびその製造方法］
露光用マスクの作成は、以下のようにして行うことが考えられる。
上述した第１〜第３の実施の形態のいずれかで説明したパターン補正処理を経ると、ウエハ表面上に形成する回路パターン（転写像）の基になるマスクパターンが決定されることになる。つまり、パターン補正装置からは、パターン補正された後のマスクパターン（以下「補正済みパターン」という。）を特定する情報が出力される。
したがって、パターン補正装置から補正済みパターンについての情報出力があると、その後は、当該パターン補正装置からの出力情報を用いて、その出力情報によって特定されるマスクパターンを有した露光用マスクの作成を行う。このときのマスク作成手法は、特に限定されることはなく、公知技術を利用して行えばよい。
これにより、マスク作成工程後は、第１〜第３の実施の形態のいずれかのパターン補正処理を経て決定された補正済みパターンを、マスクパターンとして有する露光用マスクが得られることになる。
【００７９】
［半導体装置の製造方法およびパターン形成のための露光方法］
露光用マスクが得られると、当該露光用マスクを用いて、ウエハ表面上への回路パターンの形成を行うことが可能となる。すなわち、補正済みパターンをマスクパターンとして有して形成された露光用マスクを用いて、当該マスクパターンについて、被露光面であるウエハ表面へのパターン転写を行い、当該ウエハ表面上に当該マスクパターンの転写像である回路パターンを形成するのである。
これにより、半導体装置の構成基板（半導体基板）であるウエハ表面上には、第１〜第３の実施の形態のいずれかのパターン補正処理を経て決定された補正済みパターンが露光転写される。そして、当該補正済みパターンの転写像である回路パターンが形成されることになる。
【００８０】
このような補正済みパターンの露光転写を経て回路パターンを形成すれば、ウエハ表面上では、ペア・トランジスタ間の特性差がなく、また各トランジスタの能力関係の崩れが生じない回路パターンを得ることができる。
したがって、以上に説明した一連の手順を経て半導体装置を製造すれば、結果として、電気特性に優れた半導体装置を、高い歩留まりで効率よく製造することができる。
【００８１】
なお、上述した第１〜第４の各実施の形態では、本発明の好適な実施具体例を説明したが、本発明はその内容に限定されることはない。
すなわち、各実施の形態で例示した各部の具体的形状および数値は、本発明を実施するに際して行う具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されることがあってはならない。
また、各実施の形態では、ＳＲＡＭ回路パターンについてパターン補正を行う場合を例に挙げて説明したが、例えばイメージャの画素セルを構成する回路パターンのように、他の半導体回路パターンであっても、全く同様に本発明を適用することが可能である。
このように、本発明は、本実施形態で説明した内容に限定されることはなく、その要旨を逸脱しない範囲で、適宜変更することが可能である。
【符号の説明】
【００８２】
１…表示部、２…入力部、３…データ格納部、４…データ処理部、Ｄ，Ｄ’…駆動用トランジスタ、Ｔ，Ｔ’…転送用トランジスタ、Ｌ，Ｌ’…負荷素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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