(57)【要約】      （修正有）【課題】多数の半導体リレーが高密度に実装され高周波・高速信号特性を改善できる多層プリント基板とそれを用いた半導体試験装置を提供すること。【解決手段】多層プリント基板の内部に複数の空間部が形成され、これら各空間部に、半導体リレーを構成する受光素子ＰＶＤとＭＯＳＦＥＴと発光ダイオードＬＥＤが対向配置されたことを特徴とする多層プリント基板と、この多層プリント基板をテストヘッドを構成するピンエレクトロニクスカードとして用いる。【選択図】図１
2010283007.tif 000002
【特許請求の範囲】
【請求項１】
多層プリント基板の内部に複数の空間部が形成され、これら各空間部に、少なくとも受光素子と発光ダイオードが対向配置されたことを特徴とする多層プリント基板。
【請求項２】
多層プリント基板の内部に複数の空間部が形成され、これら各空間部に、半導体リレーを構成する受光素子とＭＯＳＦＥＴと発光ダイオードが対向配置されたことを特徴とする多層プリント基板。
【請求項３】
前記空間部の内壁には遮光層が形成されていることを特徴とする請求項２記載の多層プリント基板。
【請求項４】
前記空間部には、前記発光ダイオードの出力光を透過させる絶縁性樹脂が充填されていることを特徴とする請求項２または請求項３記載の多層プリント基板。
【請求項５】
請求項２から請求項５のいずれかに記載の多層プリント基板が多層コア材として積層固着されたことを特徴とする多層プリント基板。
【請求項６】
テストヘッドを構成するピンエレクトロニクスカードとして、請求項２から請求項５のいずれかに記載の多層プリント基板を用いたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層プリント基板とそれを用いた半導体試験装置に関し、詳しくは、半導体リレーが実装された多層プリント基板とそれを用いた半導体試験装置の改良に関するものである。
【０００２】
図６は、半導体試験装置のテストヘッドを構成するピンエレクトロニクスカードの概念回路例図である。被測定デバイス１の各端子には、直流試験ユニット２のフォース系統Ｆとセンス系統がそれぞれスイッチＳＷ１、ＳＷ２を介して接続されるとともに、ファンクション試験ユニット３がスイッチＳＷ３を介して接続されている。
【０００３】
直流試験ユニット２に用いられるスイッチＳＷ１、ＳＷ２は、オフ時には結合容量として存在することになり、ファンクション試験に影響を与える。したがって、まず低出力容量であることが求められる。そしてオン時には、スイッチの接点抵抗による損失を極力抑えるため、低抵抗であることが必要になる。
【０００４】
ファンクション試験ユニット３に用いられるスイッチＳＷ３としては、高通過特性が要求される。その指標としてＥＲＴ(Equivalent Rise Time)が用いられ、ＥＲＴの値が小さいデバイスほど高周波信号が通過できることになる。また、信号の損失を防ぐため、低抵抗であることも求められる。
【０００５】
なお、ＥＲＴは、次式で表されるものである。ここで、ｔｒＡはスイッチＳＷ３の入力側Ａにおける１０％から９０％までの立ち上がり時間、ｔｒＢはスイッチＳＷ３の出力側Ｂにおける１０％から９０％までの立ち上がり時間である。
【０００６】
2010283007.tif 000003
【０００７】
従来、これらのスイッチＳＷ１〜ＳＷ３として機械的接点を有するメカニカルリレーが用いられていたが、メカニカルリレーはオン抵抗は小さいものの、接点の磨耗など比較的寿命が短く信頼性も低いことから、近年は図７のような半導体リレーが用いられることが多い。
【０００８】
図７において、リードフレームＬＦ１〜ＬＦ６が上下方向に対向するように配置され、下側のリードフレームＬＦ１〜ＬＦ３には発光ダイオード(ＬＥＤ:Light emitting diode)の入力部が接続され、上側のリードフレームＬＦ４〜ＬＦ６には発光ダイオードＬＥＤに向き合うように受光素子(ＰＶＤ:Photo-voltaic diode)と接点となるエンハンスメント型ＭＯＳＦＥＴが配置されている。
【０００９】
発光ダイオードＬＥＤと受光素子ＰＶＤとの間には光透過性の高い高絶縁樹脂が充填され、その外側はリードフレームＬＦ１〜ＬＦ６を含めて高遮光性の黒色樹脂で覆われた二重構造のパッケージ構成になっている。
【００１０】
接点となるＭＯＳＦＥＴをオン動作させる場合には、発光ダイオードＬＥＤに順電流を流して発光させる。その光が受光素子ＰＶＤの受光部に入射されると出力電圧が発生し、この受光素子ＰＶＤの出力電圧がＭＯＳＦＥＴのゲートに入力されることでＭＯＳＦＥＴがオン動作する。
【００１１】
ＭＯＳＦＥＴをオフ動作させる場合には、発光ダイオードＬＥＤに入力される順電流を遮断して発光を止める。これにより、ＭＯＳＦＥＴのゲートに電圧がかからなくなり、ＭＯＳＦＥＴがオフになる。
【００１２】
このように構成される半導体リレーは、メカニカルリレーにない小型性能を有するものであり、ＤＩＰ(Dual Inline Package)、ＳＯＰ(Small Outline Package)、ＳＳＯＰ(Shrink Small Outline Package)などの各種形態のパッケージに実装可能である。
【００１３】
特許文献１には、リダンダンシ測定機能を有する多層プリント基板とそれを用いた半導体試験装置が記載されている。
非特許文献１には、半導体試験装置のテストヘッドを構成するピンエレクトロニクスカードの概念回路例図が記載されている。
非特許文献２には、光ＭＯＳＦＥＴとして構成された半導体リレーの構造が記載されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００７−２６６１９５号公報
【非特許文献】
【００１５】
【非特許文献１】「超小型光ＭＯＳＦＥＴの開発」、［online］、「NEC技報」2003年4月号(Vol56 No4)より抜粋、日本電気株式会社、［平成２１年５月２６日検索］、インターネット＜ＵＲＬ：http://www.necel.com/opto/ja/technology/ＭＯＳＦＥＴ/index.html＞
【非特許文献２】「光ＭＯＳＦＥＴの構造と特長」、［online］、改訂２００５年１０月、日本電気株式会社、［平成２１年５月２６日検索］、インターネット＜ＵＲＬ：http://www.necel.com/opto/ja/technology/architecture/index.html＞
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかし、半導体試験装置のピンエレクトロニクスカードのように１枚のプリント基板上に数百個の半導体リレーを実装する場合、ＳＳＯＰのような小型パッケージ（たとえば4mmx2mmx2mmのほぼ直方体形）でも、そのプリント基板上における半導体リレーの占有面積はかなり大きなものとなり、高速信号部分全体の２割〜３割を占めることとなる。
【００１７】
すなわち、半導体リレーのプリント基板上における占有面積の大きさが、半導体試験装置のテストヘッドの小型化や半導体試験装置のさらなる多ピン化への問題点となってきている。
【００１８】
本発明は、これらの課題を解決するものであり、その目的は、多数の半導体リレーが高密度に実装され高周波・高速信号特性を改善できる多層プリント基板とそれを用いた半導体試験装置を提供することにある。
【課題を解決するための手段】
【００１９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
多層プリント基板の内部に複数の空間部が形成され、これら各空間部に、少なくとも受光素子と発光ダイオードが対向配置されたことを特徴とする多層プリント基板である。
【００２０】
請求項２記載の発明は、
多層プリント基板の内部に複数の空間部が形成され、これら各空間部に、半導体リレーを構成する受光素子とＭＯＳＦＥＴと発光ダイオードが対向配置されたことを特徴とする多層プリント基板である。
【００２１】
請求項３記載の発明は、請求項２記載の多層プリント基板において、
前記空間部の内壁には遮光層が形成されていることを特徴とする。
【００２２】
請求項４記載の発明は、請求項２または請求項３記載の多層プリント基板において、
前記空間部には、前記発光ダイオードの出力光を透過させる絶縁性樹脂が充填されていることを特徴とする。
【００２３】
請求項５記載の発明は、請求項２から請求項５のいずれかに記載の多層プリント基板が多層コア材として積層固着されたことを特徴とする多層プリント基板である。
【００２４】
請求項６記載の発明は、
テストヘッドを構成するピンエレクトロニクスカードとして、請求項２から請求項５のいずれかに記載の多層プリント基板を用いたことを特徴とする半導体試験装置である。
【発明の効果】
【００２５】
本発明によれば、多数の半導体リレーを高密度に実装できて良好な高周波・高速信号特性が得られる多層プリント基板が実現できる。
【００２６】
そして、このような多層プリント基板を半導体試験装置のピンエレクトロニクスカードとして用いることにより、テストヘッドの小型化が図れ、より一層の多ピン化に対応できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施例を示す構成図である。
【図２】図１の製造工程説明図である。
【図３】本発明の他の実施例を示す構成図である。
【図４】本発明の他の実施例を示す構成図である。
【図５】本発明の他の実施例を示す構成図である。
【図６】半導体試験装置のテストヘッドを構成するピンエレクトロニクスカードの概念回路例図である。
【図７】従来の半導体リレーの一例を示す構成図である。
【発明を実施するための最良の形態】
【００２８】
以下、本発明について、図面を用いて詳細に説明する。図１は、本発明の一実施例を示す構成図である。
【００２９】
図１において、第１のプリント基板コア材４の表面には図７と同様に動作する半導体リレーを構成する受光素子ＰＶＤおよびＭＯＳＦＥＴが固定配置され、これら受光素子ＰＶＤおよびＭＯＳＦＥＴの電極は配線ワイヤを介してプリント基板コア材４表面に形成された所定の電気配線パターンに接続されている。
【００３０】
第２のプリント基板コア材５の裏面には図７と同様に動作する半導体リレーを構成する発光ダイオードＬＥＤが導電性接着剤で固定配置され、発光ダイオードＬＥＤ上の電極は配線ワイヤを介して第２のプリント基板コア材５裏面に形成された所定の電気配線に接続されている。
【００３１】
これら受光素子ＰＶＤおよびＭＯＳＦＥＴが固定配置され電極が配線ワイヤを介して所定の電気配線パターンに接続された第１のプリント基板コア材４と、発光ダイオードＬＥＤが固定配置され電極が配線ワイヤを介して所定の電気配線パターンに接続された第２のプリント基板コア材５は、受光素子ＰＶＤおよびＭＯＳＦＥＴと発光ダイオードＬＥＤが対向するようにして、第３のプリント基板コア材６および第１，第２のプリプレグ材７，８を介して積層され、多層プリント基板として固着一体化されている。
【００３２】
これら第３のプリント基板コア材６および第１，第２のプリプレグ材７，８には、第１のプリント基板コア材４に固定配置された受光素子ＰＶＤおよびＭＯＳＦＥＴとこれらの電極を接続する配線ワイヤと、第２のプリント基板コア材５に固定配置された発光ダイオードＬＥＤとその電極を接続する配線ワイヤを収納する空間部を形成するように切り欠き部が設けられている。なお、空間部の内壁となる第３のプリント基板コア材６の切り欠き部の端面には、隣接する半導体リレーとの間で遮光性を確保するために、金属メッキ層６ａ，６ｂが形成されている。
【００３３】
第２のプリント基板コア材５には、第３のプリント基板コア材６および第１，第２のプリプレグ材７，８で形成される空間部に連通するように、小径の貫通穴５ａと大径の貫通穴５ｂが設けられている。この空間部には、大径の貫通穴５ｂを介して光透過度が高い透明絶縁性樹脂９が充填され、小径の貫通穴５ａは充填時の空気の抜き穴として機能する。
【００３４】
また、第１のプリント基板コア材４にはＭＯＳＦＥＴの電極を外部と接続するためのスルーホール４ａが設けられ、第２のプリント基板コア材５には発光ダイオードＬＥＤの各電極を外部と接続するためのスルーホール５ｃ，５ｄが設けられている。
【００３５】
さらに、積層され固着一体化された多層プリント基板の両面間を貫通して層間を電気的に接続するように、ビアホール（via hole）１０，１１が設けられている。
【００３６】
これらプリント基板コア材４，５，６およびプリプレグ材７，８としてはたとえば樹脂系基板を用い、透明絶縁性樹脂９としてはたとえば光用エポキシ樹脂、シリコン樹脂、ＣＯＰ（シクロオレフィンポリマー）などを用いる。プリプレグ材７，８として遮光性を有するものを用いることにより、さらに隣接素子間の光アイソレーションが改善できる。
【００３７】
これにより、積層され固着一体化された多層プリント基板の内部に形成される空間部には、対向配置された受光素子ＰＶＤおよびＭＯＳＦＥＴと発光ダイオードＬＥＤが収納され、従来と同様に動作する半導体リレーが構成されることになる。
【００３８】
半導体リレーの発光ダイオードＬＥＤを駆動する電流はスルーホール５ｃ，５ｄを介して外部から与えられる。また、半導体リレーのＭＯＳＦＥＴによりオンオフされるＤＵＴの試験信号は、多層プリント基板内の配線やビアホール１０，１１を介して外部との間で授受される。
【００３９】
図１に示すように、多層プリント基板の内部に空間部を形成して半導体リレーを内蔵することで、多層プリント基板の両面に放熱が必要な回路素子を実装でき、多層プリント基板の実装密度を高めることができる。
【００４０】
このように構成される多層プリント基板を半導体試験装置のピンエレクトロニクスカードとして用いることにより、半導体試験装置のテストヘッドの小型化が図れ、半導体試験装置のさらなる多ピン化への対応が可能となる。
【００４１】
また、本発明により構成される半導体リレーの大きさは、従来の4mmx2mmx2mmのほぼ直方体形を2mmx1mmx0.5mmのほぼ直方体形にすることができ、体積にして１／１６に小型化できる。
【００４２】
この小型化は、実装密度向上のほか、配線に起因する寄生素子分も低減できるので、たとえば半導体試験装置のピンエレクトロニクスカードとして用いることにより、高周波特性や高速信号特性の信号品位の劣化を防止できる。
【００４３】
また、副次的に、従来の構成におけるピンエレクトロニクスカード上に実装された半導体リレーの脱落発生も防止できる。
【００４４】
なお、多層プリント基板の内部に形成される空間部には、半導体リレーの他に、必要に応じてチップ素子など他の回路部品も内蔵してもよい。
【００４５】
図２は、図１の製造工程説明図である。
（Ａ）において、表面に受光素子ＰＶＤおよびＭＯＳＦＥＴがダイボンドで固定されワイヤボンドで電極が電気配線パターンに接続された第１のプリント基板コア材４と、裏面にＬＥＤが導電性接着剤でダイボンドされワイヤボンドで電極が電気配線パターンに接続された第２のプリント基板コア材５と、受光素子ＰＶＤとＭＯＳＦＥＴと発光ダイオードＬＥＤおよび配線ワイヤを収納する空間部を形成するように切り欠き部が設けられた第３のプリント基板コア材６とを、プリプレグ材７，８を介して積層し、高温圧着する。圧着後、ドリルで貫通穴加工を行い、その内壁に導電膜をメッキして導電材料を充填し、さらに端部にメッキをして蓋をすることで（Ｂ）に示すようなビアホール１０，１１を形成する。
【００４６】
（Ｂ）において、第３のプリント基板コア材６、プリプレグ材７，８の切り欠き部により形成される空間部に、貫通孔５ｂからノズルＮＺＬを使って透明絶縁性樹脂９をガラス転移点温度以上の温度環境下もしくは液状材料で注入する。このとき、貫通孔５ａから真空引きを行って透明絶縁性樹脂９内にボイドが入るのを防ぐようにしてもよい。一定量の透明絶縁性樹脂９を注入した後、経時冷却、温度印加、紫外線印加などで透明絶縁性樹脂９を固化させる。なお、透明絶縁性樹脂９のマージン量で盛り上がった部分は研磨除去してもよい。最終的には、（Ｃ）のような構成を得る。
【００４７】
図３は、本発明の他の実施例を示す構成図である。図３は、図１のように構成された半導体リレー内蔵多層プリント基板を多層コア材ＭＬＢとして用い、その両面にプリプレグ材１２，１３を介して多層コア材１４，１５を積層固着し、これら積層固着した多層コア材ＭＬＢ，１４，１５を貫通して接地配線を含む層間を電気的に接続するようにビアホール１６，１７を設け、さらに両面にビルドアップ層１８，１９を３層ずつ積層固着したものである。
【００４８】
図３の構成により、図１のように構成された半導体リレー内蔵多層プリント基板を一部品として扱うことができ、積層される多層コア材１４，１５およびビルドアップ層１８，１９の電気的配線を必要に応じて変えることで、各種の機能を持つピンエレクトロニクスカードを実現できる。たとえば、トランジスタの代わりに半導体リレーチップ部品を内蔵したゲートアレイのようなものとしても利用できる。
【００４９】
また、図３のように多層化を重ねることにより、半導体リレー内蔵で減少した内層配線面積を、多層コア材１４，１５およびビルドアップ層１８，１９に設けられた配線層で補うことができる。
【００５０】
図４も、本発明の他の実施例を示す構成図である。図４の実施例では、ＭＯＳＦＥＴは第１のプリント基板コア材４にフリップチップボンドされ、遮光性の樹脂２０で固定されている。この構成により、ＭＯＳＦＥＴのチャネル層部分が遮光性の樹脂２０で覆われてＬＥＤからの光を遮光でき、光による影響を除去できる。また、寄生的なインダクタ分を持つワイヤボンドを高速信号経路に使わなくてもよくなるので、高周波・高速信号特性の劣化を防ぐことができる。
【００５１】
さらに、図４の実施例では、実装のやり易さを考慮し、受光素子ＰＶＤにＴＳＶ(Through Silicon Via)２１ａ，２１ｂを設けて、受光素子ＰＶＤの電極をその裏面から取り出すようにし、ＭＯＳＦＥＴと同様に第１のプリント基板コア材４にバンプ２２ａ〜２２ｄを介して実装できるようにしている。
【００５２】
図５も、本発明の他の実施例を示す構成図である。図５の実施例では、受光素子ＰＶＤおよびＭＯＳＦＥＴの電極は第３のプリント基板コア材６にバンプ２２ａ〜２２ｄを介してフリップチップボンドされ、各電極はバンプ２２ａ〜２２ｄを介して第３のプリント基板コア材６上の配線パターンに電気的に接続されている。また、受光素子ＰＶＤおよびＭＯＳＦＥＴは遮光性絶縁樹脂２０で固定されている。受光素子ＰＶＤおよびＭＯＳＦＥＴをフリップチップ実装した第３のプリント基板コア材６は、プリプレグ材７と８を介して第１のプリント基板コア材４およびＬＥＤを実装した第２のプリント基板コア材５に積層され熱圧着される。プリプレグ材７は受光素子ＰＶＤおよびＭＯＳＦＥを埋め込む役割も担う。また、第３のプリント基板コア材６の切り欠き部により形成される空間部には透明絶縁性樹脂９が注入される。
【００５３】
図５の構成により、受光素子ＰＶＤもフリップ実装されることにより受光素子ＰＶＤに図４に示すようなＴＳＶの加工は不要となり、製造プロセスを簡易化できる。
【００５４】
なお、上記実施例では、多数の半導体リレーが高密度に実装された多層プリント基板を半導体試験装置のピンエレクトロニクスカードとして用いる例を説明したが、フォトカプラの多層プリント基板内蔵化にも適用でき、フォトカプラを用いるスイッチング電源、ＦＡコントローラ、ＭＩＤＩ規格の電子楽器、医用電子機器におけるプリント基板にも応用ができる。
【００５５】
以上説明したように、本発明によれば、多数の半導体リレーを高密度に実装できて良好な高周波・高速信号特性が得られる多層プリント基板が実現でき、半導体試験装置のピンエレクトロニクスカードとして用いることにより、テストヘッドの小型化が図れ、さらなる多ピン化への対応が実現できる。
【符号の説明】
【００５６】
ＬＥＤ  発光ダイオード
ＰＶＤ  受光素子
ＭＬＢ  多層コア材
４  第１のプリント基板コア材
５  第２のプリント基板コア材
５ａ，５ｂ  貫通穴
６  第３のプリント基板コア材
６ａ，６ｂ  金属メッキ層
７  第１のプリプレグ材
８  第２のプリプレグ材
９  透明絶縁性樹脂
１０，１１，１６，１７  ビアホール
１２，１３  プリプレグ材
１４，１５  多層コア材
１８，１９  ビルドアップ層
２０  遮光性樹脂
２１ａ，２１ｂ  ＴＳＶ
２２ａ〜２２ｄ  バンプ
【図６】
2010283007.tif 000004
【図１】
2010283007.tif 000005
【図２】
2010283007.tif 000006
【図３】
2010283007.tif 000007
【図４】
2010283007.tif 000008
【図５】
2010283007.tif 000009
【図７】
2010283007.tif 000010