(57)【要約】    【課題】  ３ＧＨｚを越えても誤動作やエラーの発生しない多層プリント配線板を提案する。    【解決手段】  コア基板３０のグランド用スルーホール３６Ｅと電源用スルーホール３６Ｐとが、格子状に配設され、Ｘ方向およびＹ方向での誘導起電力の打ち消しがなされる。これにより、相互インダクタンスを小さくし、高周波ＩＣチップを実装したとしても誤作動やエラーなどが発生することなく、電気特性や信頼性を向上させることができる。【選択図】  図１１
2010283396.tif 000002
【特許請求の範囲】
【請求項１】
複数のスルーホールを有するコア基板上に、両面もしくは片面に層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、
前記コア基板のスルーホールは、グランド用スルーホールと電源用スルーホールとが格子状もしくは千鳥状に配設されていることを特徴とする多層プリント配線板。
【請求項２】
前記グランド用スルーホールと前記電源用のスルーホールとの距離は、６０〜５５０μｍの間であることを特徴とする請求項１に記載の多層プリント配線板。
【請求項３】
前記グラント用スルーホール径は５０〜５００μｍであり、前記電源用スルーホール径は５０〜５００μｍであることを特徴とする請求項１に記載の多層プリント配線板。
【請求項４】
前記グランド用スルーホールと電源用スルーホールとの少なくとも一方は、１つもしくは２つ以上のスルーホールが最外層まで全層スタック構造であることを特徴とする請求項１に記載の多層プリント配線板。
【請求項５】
前記グラント用スルーホールおよび前記電源用スルーホールは、ＩＣチップの直下に配設される請求項１または請求項４に記載の多層プリント配線板。
【請求項６】
前記コア基板上の導体層の厚みは、前記層間絶縁層上の前記導体層の厚みよりも厚いことを特徴とする請求項１の多層プリント配線板。
【請求項７】
前記コア基板上の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることを特徴とする請求項１の多層プリント配線板。
【請求項８】
前記α１は、１．２α２≦α１≦４０α２であることを特徴とする請求項７に記載の多層プリント配線板。
【請求項９】
前記コア基板の各導体層は、電源層用の導体層又はグランド用の導体層である請求項６〜請求項８のいずれか１に記載の多層プリント配線板。
【請求項１０】
コンデンサが表面に実装されていることを特徴とする請求項１、請求項６〜請求項９のいずれか１に記載の多層プリント配線板。
【請求項１１】
前記コア基板が、内層に厚い導体層を有する３層以上の多層コア基板であって、
前記コア基板の各内層の導体層と各表面の導体層は、電源層用の導体層又はグランド用の導体層であることを特徴とする請求項１の多層プリント配線板。
【請求項１２】
前記コア基板が、内層に厚い導体層を有する３層以上の多層コア基板であって、
前記コア基板の各内層の導体層は、電源層用の導体層又はグランド用の導体層であり、表層の導体層は信号線からなることを特徴とする請求項１の多層プリント配線板。
【請求項１３】
前記コア基板の内層の導体層の厚みは、層間絶縁層上の導体層よりも厚いことを特徴とする請求項１１または請求項１２に記載の多層プリント配線板。
【請求項１４】
前記コア基板の内層の導体層は、２層以上である請求項１１又は請求項１２に記載の多層プリント配線板。
【請求項１５】
前記コア基板は、電気的に隔絶された金属板の両面に、樹脂層を介在させて前記内層の導体層が、更に、当該内層の導体層の外側に樹脂層を介在させて前記表面の導体層が形成されて成ることを特徴とする請求項１１又は請求項１２の多層プリント配線板。
【請求項１６】
前記コア基板は、内層に厚みの厚い導体層、表層に厚みの薄い導体層を備えることを特徴とする請求項１１〜請求項１５のいずれか１の多層プリント配線板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多層プリント配線板に係り、高周波のＩＣチップ、特に３ＧＨｚ以上の高周波領域でのＩＣチップを実装したとしても誤作動やエラーなどが発生することなく、電気特性や信頼性を向上させることができる多層プリント配線板に関する。
【背景技術】
【０００２】
ＩＣチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、スルーホールが形成されたコア基板の両面もしくは片面に、層間絶縁樹脂を形成し、層間導通のためのバイアホールをレーザもしくはフォトエッチングにより開口させて、層間樹脂絶縁層を形成させる。そのバイアホール上にめっきなどにより導体層を形成し、エッチングなどを経て、パターンを形成し、導体回路を作り出す。さらに、層間絶縁層と導体層を繰り返し形成させることにより、ビルドアップ多層プリント配線板が得られる。必要に応じて、表層には半田バンプ、外部端子（ＰＧＡ／ＢＧＡなど）を形成させることにより、ＩＣチップを実装することができる基板やパッケージ基板となる。ＩＣチップはＣ４（フリップチップ）実装を行うことにより、ＩＣチップと基板との電気的接続を行っている。
【０００３】
ビルドアップ式の多層プリント配線板の従来技術としては、特開平6-260756号公報、特開平6-275959号公報などがある。ともに、スルーホールを充填樹脂で充填されたコア基板上に、ランドが形成されて、両面にバイアホールを有する層間絶縁層を施して、アディテイブ法により導体層を施し、ランドと接続することにより、高密度化、微細配線の形成された多層プリント配線板を得られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２６０７５６号公報
【特許文献２】特開平６−２７５９５９号公報
【特許文献３】特開２００１−１６８５３１号公報
【特許文献４】特開平６−９７３６２号公報
【特許文献５】特開２００２−３５３３６５号公報
【特許文献６】特開平１１−８７９１９号公報
【特許文献７】特開平１１−１７７２３７号公報
【特許文献８】特開２０００−１０１２４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＩＣチップが高周波になるにつれて、発生するノイズが高くなってきた。特に周波数が３ＧＨｚを越えたあたりから、その度合いが高くなってきている。また、５ＧＨｚを越えるとさらにその傾向は高くなってきた。
そのために、機能すべきはずの動作（例えば、画像の認識、スイッチの切り替え、外部へのデータの伝達などを指す）が遅延したりするなどの不具合で、所望の機能が行えなくなってしまった。
【０００６】
所望の機能が行えないＩＣチップ、基板をそれぞれ非破壊検査や分解したいところ、ＩＣチップ、基板自体には、短絡やオープンなどの問題は発生しておらず、周波数の小さい（特に１ＧＨｚ未満）ＩＣチップを実装した場合には、誤動作やエラーの発生はなかった。
【０００７】
即ち、高周波用ＩＣチップは、間欠的に電力消費を増減させることで、発熱を抑えながら高速演算を可能にしている。例えば、通常数Ｗ程度の消費であるのに、瞬時的に数十Ｗの電力を消費する。この数十Ｗの電力消費の際に、プリント配線板のループインダクタンスが高いと、消費が増大する電力の立ち上がり時に、供給電圧が下がり、誤動作の原因になっていると考えられる。
【０００８】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは
高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しない多層プリント配線板もしくはパッケージ基板を提案することを目的としている。
【課題を解決するための手段】
【０００９】
発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、複数のスルーホールを有するコア基板上に、両面もしくは片面に層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、コア基板のスルーホールは、グランド用スルーホールと電源用スルーホールが格子状もしくは千鳥状に配設されていることを技術的特徴とする。
【発明の効果】
【００１０】
グランド用スルーホールと電源用スルーホール隣り合うことにより、それぞれに発生する誘導起電力の方向が相反するため、それぞれの誘導起電力が打ち消される。そのために、ノイズが小さくなり、基板としての機能が低下しない。そのために、誤作動や遅延することがなくなるのである。いいかえると相互インダクタンスを小さくすることができるのである。そして、プリント配線板のループインダクタンスが小さくなり、ＩＣのトランジスタの電圧が常に安定し、トランジスタが正常に動作する。
【００１１】
このとき、双方のスルーホール間の距離が短い方がより望ましい。つまり、それにより相対的にインダクタンスを小さくすることができるからである。
さらに、複数のスルーホールを有するコア基板上に、両面もしくは片面に層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、
コア基板のスルーホールは、２つ以上のグランド用スルーホールと２つ以上の電源用スルーホールを有し、それぞれが隣り合う位置に格子状もしくは千鳥状に配設されていることを技術的特徴とする。
【００１２】
格子状配置の場合、それぞれ対角する位置に、グランド（あるいは電源）を配置し、それ以外の位置に、電源（あるいはグランド）を配置させる。その構成により、Ｘ方向およびＹ方向での誘導起電力の打ち消しがなされる。
【００１３】
これをスルーホールを格子状に配置した例を模式的に示す図１１（Ａ）を参照して説明をする。格子状に配設されたスルーホールにおいて、グランド用スルーホールＧＮＤ１に対して等間隔で、電源用スルーホールＶＣＣ１、ＶＣＣ２を配置させて、グランド用スルーホールＧＮＤ１の対角線上に、グランド用スルーホールＧＮＤ２を配設させる。この４芯（カッド）構造にすることにより、ひとつのグランド用スルーホールＧＮＤ（もしくは電源用スルーホールＶＣＣ）に対して、２以上の電源用スルーホールＶＣＣ（もしくはグランド用スルーホールＧＮＤ）による誘導起電力の打ち消しがなされる。そのために、スルーホールでの相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないので、誤作動や遅延などが発生しにくくなるのである。
【００１４】
また、スルーホールを千鳥状に配置した例を模式的に示す図１１（Ｂ）を参照して説明をする。千鳥状に配設されたスルーホールにおいて、１つの電源用スルーホールＶＣＣ１の周りを等間隔で、グランド用スルーホールＧＮＤ１、ＧＮＤ２、ＧＮＤ３、ＧＮＤ４を配置させる。この時、グランド用スルーホールＧＮＤと電源用スルーホールＶＣＣ間は同一距離間に配設させることが望ましい。この構造にすることにより、ひとつのグランド用スルーホールＧＮＤ（もしくは電源用スルーホールＶＣＣ）に対して、１以上の電源用スルーホールＶＣＣ（もしくはグランド用スルーホールＧＮＤ）による誘導起電力の打ち消しがなされる。そのために、スルーホールの相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないので、誤作動や遅延などが発生し難くなるのである。
【００１５】
格子状に配置させることが千鳥状に配置させるよりもインダクタンスが低下する。２以上のグランド用スルーホールと２以上の電源用スルーホールを配置させたときの最小単位の模式図が図１１（Ａ）、図１１（Ｂ）である。ＶＣＣ格外は、最短距離の位置に２つのＧＮＤを配置している。一方、ＶＣＣ千外は、最短距離の位置に１つのＧＮＤを配置している。また、ＶＣＣ各内、ＶＣＣ千内は、共に最短距離に４つのＧＮＤが位置している。
【００１６】
元々グランド用スルーホールＧＮＤおよび電源用スルーホールＶＣＣは、磁界などの影響を受けやすい。そのために、ＩＣチップの高周波、高速化になるとインダクタンスが増加してしまうために、ＩＣのトランジスタに電源供給が遅延し、トランジスタがＯＮしなくなる。高速駆動のＩＣを正常に動作させるための基板としての問題を引き起こしてしまう。そのために、グランド用スルーホールＧＮＤおよび電源用スルーホールＶＣＣのインダクタンスの影響を抑えるための配置を考慮する必要性がある。例えば、高密度化の要求（高密度化、微細配線）に対して、単にスルーホールを狭く配置させればよいというものではない。上記のように配列させることがそれぞれのインダクタンスを低減させることができる。そして、ループインダクタンスが低減し、ＩＣのトランジスタへの電源供給の遅延が発生しない。
【００１７】
グランド用スルーホールと電源用のスルーホールとの距離（図１１（Ｃ）中に示すピッチ：グランド用スルーホールＧＮＤの中心と電源用スルーホールＶＣＣの中心との距離）は、６０〜６００μｍの間であることが望ましい。スルーホールとスルーホールの壁間の距離を短くすることにより、相互インダクタンスを低下させることができるのである。このとき、６０μｍ未満のときは、スルーホール間の絶縁ギャップを確保することができず、短絡などの不具合を引き起こしてしまう。また、絶縁ギャップ等が起因となり、ループインダクタンスを設計許容値の範囲にすることが難しくなったりしてしまうこともある。６００μｍを超えると格子状あるいは千鳥状にスルーホールを配置してもループインダクタンスを低下させる効果が低減してしまう。８０〜６００μｍの間であれば、絶縁ギャップが確保でき、ループインダクタンスの低下させることができ、電気特性を向上させることができる。
【００１８】
グラント用スルーホール径（図１１（Ｃ）に示すスルーホールの外径）は５０〜５００μｍであり、同様に電源用スルーホール径は５０〜５００μｍであることが望ましい。
５０μｍ未満では、スルーホール内に導体層を形成することが困難となりやすい。また、自己インダクタンスが高くなる。
【００１９】
５００μｍを超えると、１本当たりの自己インダクタンス分は低下させれるが、限られた領域内に配置できるグランド線、電源線の数が減り、グランド線、電源線を多線化することによる全体としてのインダクタンスの低減が図り得なくなる。特に、格子や千鳥状に配列させた場合に、スルーホールピッチによっては、短絡などの不具合が起きるからである。つまり、スルーホールを形成すること自体が困難になるからである。
【００２０】
７５〜５８５μｍの間で形成させることがさらに望ましい。その間であれば、自己インダクタンスを低下させることができ、配線数を増やすことで全体としてのインダクタンスを下げ、電気特性を向上させることができる。更に、スルーホールピッチを狭ピッチにすることができる。
【００２１】
スルーホールは、１つもしくは２つ以上スルーホール直上もしくはスルーホールのランド上から最外層まで全層スタック構造であることが望ましい。スルーホール直上に形成させることが望ましい。該スルーホールの接続は、スルーホール上に蓋めっきなどにより蓋構造からなるランドを形成し、その上にバイアホールをスタック状に形成されるビアオンスルーホールかつ、スタック構造であることがＩＣチップから外部端子もしくはコンデンサまで直線上となって、最短距離になり、インダクタンスをより小さくすることができるからである。その場合には、格子状もしくは千鳥状で、ＧＮＤ用のスルーホールおよびＶＣＣ用のスルーホール上に形成させることであることがさらに望ましい。ＩＣ直下の格子状もしくは千鳥状に配列されたスルーホール全てをスタック構造にするのが好ましく、バイアホールは導体で充填されているのが更に望ましい。
【００２２】
グラント用スルーホールおよび電源用スルーホールは、ＩＣチップの直下に配設されることが望ましい。
ＩＣチップの直下に配置させることにより、ＩＣと外部端子もしくはコンデンサとの距離を短くすることができ、インダクタンスを低減させれる。
【００２３】
この場合のコア基板とは、ガラスエポキシ樹脂などの芯材が含浸した樹脂基板、セラミック基板、金属基板、樹脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に（電源用）導体層が設けられた基板、３層以上の多層化した導体層が形成された多層コア基板を用いることができる。
電源層の導体の厚みを、厚くするために、金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。
【００２４】
多層コア基板の場合であれば、コア基板の外層と内層の導体層をそれぞれ足した厚みが、コアの導体層の厚みとなる。つまり、多層化しても、コア基板の導体層の厚みを厚くすることが本質であり、効果自体はなんら変わりないのである。
この場合は、３層（外層＋内層）からなるコア基板でもよい。
必要に応じて、コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納コア基板を用いてもよい。コアの絶縁材を誘電体材料にしてもよい。
【００２５】
本願発明でのコア基板とは、以下のように定義される。芯材等が含浸された硬質基材であり、その両面もしくは片面に、芯材などを含まない絶縁樹脂層を用いて、フォトビアもしくはレーザによりバイアホールを形成して、導体層を形成して、層間の電気接続を行うときのものである。相対的に、コア基板の厚みは、樹脂絶縁層の厚みよりも厚いものである。基本的には、コア基板は電源層を主とする導体層が形成されて、その他信号線などは表裏の接続を行うためだけに形成されている。
【００２６】
この場合、コア基板に形成されるＧＮＤ層の導体厚みおよびＶＣＣ層の導体厚みを厚くすることが望ましい。特に、コア基板の導体層の厚みは、層間絶縁層上の導体層の厚みよりも厚いことがさらに望ましい。
【００２７】
コア基板の導体層の厚みを厚くすることにより、コア基板の電源層の導体層が厚くなることにより、コア基板の強度が増す、それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００２８】
また、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。そのため流れる信号線などの電気的な伝達などを阻害しなくなる。従って、伝達される信号などに損失を起こさない。それは、コアとなる部分の導体層だけを厚くしても、その効果を奏する。
【００２９】
さらに、導体層を電源層として用いることで、ＩＣチップへの電源の供給能力が向上させることができる。また、導体層をグランド層として用いることで、ＩＣチップへの信号、電源に重畳するノイズを低減させることができる。即ち、導体の抵抗の低減が、電源の供給も阻害しなくなる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。
【００３０】
また、ＩＣチップ〜基板〜コンデンサもしくは電源層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。前述のループインダクタンスを低減することができる。
【００３１】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上に導体層の厚みより、厚いときに、上記効果を最大限にさせることができるのである。この場合の層間絶縁層上の導体層とは、絶縁層の中に心材を含浸されていない樹脂で形成された層間樹脂絶縁層に、層間を接続させるための非貫通孔であるバイアホールを形成したものにめっき、スパッタなどを経て形成された導体層を主として意味する。これ以外にも特に限定されないがバイアホールを形成されたものであれば、上記の導体層に該当する。
【００３２】
コア基板の電源層は、基板の表層、内層もしくは、その両方に配置させてもよい。内層の場合は、２層以上に渡り多層化してもよい。基本的には、コア基板の電源層は層間絶縁層の導体層よりも厚くなっていれば、その効果を有するのである。ただ、内層に形成することが望ましい。
【００３３】
コア基板上の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２とすることが望ましい。
α１≦α２の場合は、電源不足に対する効果が全くない。つまり、いいかえると初期動作時に発生する電圧降下に対して、その降下度を抑えるということが明確にならないということである。
【００３４】
α１＞４０α２を越えると、コア基板の表層に導体層を形成した場合にコア基板と接続を行うランド等が形成するのに困難が生じてしまう。さらに上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりを生じてしまうために、インピーダンスを整合することが出来なくなってしまう。
【００３５】
導体層の厚みα１は、１．２α２≦α１≦２０α２であることがさらに望ましい。その範囲であれば、電源不足（電圧降下）によるＩＣチップの誤動作やエラーなどが発生しないことが確認されている。
【００３６】
３層以上の導体層を有する多層コア基板を用いることが望ましい。
その際、２層以上のＧＮＤ層或いはＶＣＣ層を形成し、ＧＮＤ層とＶＣＣ層を交互に配置したものがよい。さらに、各導体層間の各絶縁層の厚みは略同一であることがよい。それにより、双方のインダクタンスを低下させる作用が均一に働くために、総合的なインダクタンスを下げやすいからである。更に、インピーダンス整合が取りやすく、電気特性を向上させることができる。
【００３７】
さらに望ましいのは、ＶＣＣ層およびＧＮＤ層がともに２層以上であることである。内層に配置されているＧＮＤ層であり、ＶＣＣ層であるインダクタンスが表層部分と比較すると相互的なインダクタンスの低下させるという効果を得られる。よりその効果が顕著に表れるのである。
【００３８】
ＧＮＤ層とＶＣＣ層との距離は２５〜４００μｍの間であることが望ましい。２５μｍ未満では、材料に係らず、絶縁性を確保することが困難になりやすいし、吸湿試験などの信頼性試験を実施すると、導体層同士での短絡を引き起こすこともある。４００μｍを超えると、インダクタンスを低下させる効果が低減されてしまう。つまり、距離が離れているためにより、相互インダクタンスの効果が相殺されてしまうのである。
【００３９】
ＧＮＤ層およびＶＣＣ層ともに導体層の厚みが厚くすることがよい。その双方の体積を増やすことにより、抵抗値低減の効果を得やすいからである。その導体の厚みは、２５〜５００μｍであることが望ましい。２５μｍ未満では、抵抗値の低減効果が薄くなりやすい。５００μｍを超えると、その上層に形成される信号線などの導体回路にうねりを生じてしまうことがあり、インピーダンスの整合という点で問題を引き起こしてしまう。基板自体の薄膜化という要求に対するも基板自体が厚くなることになるためにクリアし難くなる。この場合、層間絶縁層の導体層の厚みよりも厚いことが望ましい。
【００４０】
コア基板の材料は、樹脂基板で検証を行ったが、セラミック、金属コア基板でも同様の効果を奏することがわかった。また、導体層の材質も銅からなる金属で行ったが、その他の金属でも、効果が相殺されて、誤動作やエラーが発生が増加するということは確認されていないことから、コア基板の材料の相違もしくは導体層を形成する材質の相違には、その効果の影響はないものと思われる。より望ましいのは、コア基板の導体層と層間絶縁層の導体層とは、同一金属で形成されることである。電気特性、熱膨張係数などの特性や物性が変わらないことから、この効果を奏することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施例に係る多層プリント配線板の製造方法を示す工程図である。
【図２】第１実施例の多層プリント配線板の製造方法を示す工程図である。
【図３】第１実施例の多層プリント配線板の製造方法を示す工程図である。
【図４】第１実施例の多層プリント配線板の製造方法を示す工程図である。
【図５】第１実施例の多層プリント配線板の製造方法を示す工程図である。
【図６】第１実施例の多層プリント配線板の製造方法を示す工程図である。
【図７】第１実施例の多層プリント配線板の製造方法を示す工程図である。
【図８】第１実施例に係る多層プリント配線板の断面図である。
【図９】第１実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図１０】図１０（Ａ）は図８中の多層プリント配線板のＸ−Ｘ横断図であり、図１０（Ｂ）は第１実施例の改変例に係る多層プリント配線板の横断面図である。
【図１１】図１１（Ａ）は図１０（Ａ）中の点線Ｉ部を拡大して示す説明図であり、図１１（Ｂ）は、図１０（Ｂ）中の点線ＩＩ部を拡大して示す説明図であり、図１１（Ｃ）は、スルーホールのピッチの説明図である。
【図１２】第１実施例の改変例に係る多層プリント配線板の断面図である。
【図１３】第２実施例に係る多層プリント配線板の断面図である。
【図１４】第２実施例の改変例に係る多層プリント配線板の断面図である。
【図１５】第３実施例に係る多層プリント配線板の断面図である。
【図１６】スルーホールの格子配置、千鳥配置、ランダム配置に対するループインダクタンスを測定した結果を示した図表である。
【図１７】図１７（Ａ）はスルーホールの格子配置、千鳥配置、ランダム配置に対する絶縁層のクラック及び導通試験結果を示す図であり、図１７（Ｂ）は、スルーホールの格子配置、千鳥配置に対するループインダクタンスをシミュレートした結果を示した図表である。
【図１８】スルーホールの格子配置、千鳥配置に対するループインダクタンスを測定した結果を示したグラフである。
【図１９】（多層コア基板の各導体層の厚みの和／層間絶縁層上の導体層の厚みの比）に対する最大電圧降下量（Ｖ）を示したグラフである。
【発明を実施するための形態】
【００４２】
図１〜図９を参照して本発明の第１実施例に係る多層プリント配線板について説明する。
[第１実施例]  ４層多層コア基板
先ず、第１実施例に係る多層プリント配線板１０の構成について、図８、図９を参照して説明する。図８は、該多層プリント配線板１０の断面図を、図９は、図８に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図８に示すように、多層プリント配線板１０では多層コア基板３０を用いている。多層コア基板３０の表面側に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、グランド用のプレーン層として形成されている。更に、多層コア基板３０の内部の表面側に、内層の導体層１６Ｅ、裏面に導体層１６Ｐが形成されている。上側の導体層１６Ｅは、グランド用のプレーン層として形成され、下側の導体層１６Ｐは、電源用のプレーン層として形成されている。電源用のプレーン層３４Ｐ、１６Ｐとの接続は、電源用スルーホール３６Ｐやバイアホールにより行われる。グランド用のプレーン層３４Ｅ、１６Ｅとの接続は、グランド用スルーホール３６Ｅやバイアホールにより行われる。多層コア基板３０の上下での信号の接続は、信号用スルーホール３６Ｓ、バイアホールにより行われる。プレーン層は、片側だけの単層であっても、２層以上に配置したものでもよい。２層〜４層で形成されることが望ましい。４層以上では電気的な特性の向上が確認されていないことからそれ以上多層にしてもその効果は４層と同等程度である。特に、内層は、２層で形成されることが、多層コア基板の剛性整合という点において基板の伸び率が揃えられるので反りが出にくいからである。多層コア基板３０の中央には、電気的に隔絶された金属板１２が収容してもよい（該金属板１２は、心材としての役目も果たしているが、スルーホールやバイアホールなどの電気な接続がされていない。主として、基板の反りに対する剛性を向上させているのである。また、該金属板に３６合金や４２合金等の低熱膨張性金属を用いるとプリント配線板の熱膨張係数を下げることができる。そのため、ＩＣやバンプが破壊し難くなる）。該金属板１２に、絶縁樹脂層１４を介して表面側に、内層の導体層１６Ｅ、裏面に導体層１６Ｐが、更に、絶縁樹脂層１８を介して表面側に導体回路３４、導体層３４Ｐが、裏面に導体回路３４、導体層３４Ｅが形成されている。本実施例では、多層コア基板の内層の各導体層の厚みは７０μｍ、表面及び裏面の導体層の厚みは１５μｍとした。
【００４３】
多層コア基板３０の表面の導体層３４Ｐ、３４Ｅの上には、バイアホール６０及び導体回路５８（１２μｍ）の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８（１２μｍ）の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００４４】
図９中に示すように、多層プリント配線板１０の上面側のバンプ７６Ｕは、ＩＣチップ９０の信号用ランド９２Ｓ、電源用ランド９２Ｐ、グランド用ランド９２Ｅへ接続される。更に、チップコンデンサ９８が実装される。一方、下側の外部端子７６Ｄは、ドータボード９４の信号用ランド９６Ｓ、電源用ランド９６Ｐ、グランド用ランド９６Ｅへ接続されている。この場合における外部端子とは、ＰＧＡ、ＢＧＡ，半田バンプ等を指している。
【００４５】
図１０に図８の多層プリント配線板１０のＸ−Ｘ横断面を示す。即ち、図１０では、多層コア基板３０のコアの平面を示している。図中で、理解の便宜のため、電源用スルーホール３６Ｐには下向きの印（図中の＋）、グランド用スルーホール３６Ｅには上向きの印（図中中央の黒丸）を付けてあり、信号用スルーホール３６Ｓには何も印を付けていない。図１１（Ａ）は、図１０（Ａ）中に点線Ｉ部を拡大して示す説明図である。第１実施形態では、電源用スルーホール３６Ｐとグランド用スルーホール３６Ｅとが、隣り合う位置に格子状に配置されている。即ち、それぞれ対角する位置に、グランド（あるいは電源）を配置し、それ以外の位置に、電源（あるいはグランド）を配置させる。その構成により、Ｘ方向およびＹ方向での誘導起電力の打ち消しがなされる。
【００４６】
図１１（Ａ）を参照して上述したように格子状に配設されたスルーホールにおいて、一対のグランド用スルーホール３６Ｅ（ＧＮＤ１）と電源用スルーホール３６Ｐを等間隔で格子状に配置させて、ＧＮＤ１の対角線上に、グランド用スルーホール３６Ｅ（ＧＮＤ２）を配設させる。この４芯（カッド）構造にすることにより、ひとつのＧＮＤ（もしくはＶＣＣ）に対して、２以上のＶＣＣ（もしくはＧＮＤ）による誘導起電力の打ち消しがなされる。そのために、相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないのでノイズの影響を軽減でき、更に、インダクタンス分を下げることで、ループインダクタンスが減少し、間欠的に電力消費量が増減するＩＣチップに対して、電力消費が増大する際にも電圧降下が生じず、誤作動や遅延などが発生しにくくなる。
【００４７】
更に、図８に示すように多層コア基板３０の中央に配置された電源用スルーホール３６Ｐとグランド用スルーホール３６Ｅは、スルーホールの直上にバイアホール６０及びバイアホール１６０が設けられるスタック構造となっている。該スルーホール３６Ｅ、３６Ｐとバイアホール６０との接続は、スルーホール３６Ｅ、スルーホール３６Ｐ上に蓋めっきなどにより蓋構造からなるランド２５を形成し、その上にバイアホール６０をスタック状に形成される。更に、上側のバイアホール６０の直上にバイアホール１６０を設け、該バイアホール１６０が、ＩＣチップ９０の電源用ランド９２Ｅ、グランド用ランド９２Ｅにバンプ７６Ｕを介して接続されている。同様に、下側バイアホール６０の直下にバイアホール１６０を設け、該バイアホール１６０が、ドータボード９４の電源用ランド９６Ｐ、グランド用ランド９６Ｅにバンプ７６Ｄを介して接続されている。
【００４８】
ビアオンスルーホールかつ、スタック構造であることがＩＣチップ９０からドータボードのバンプ（外部端子）７６Ｅ、７６Ｐもしくは図示しないコンデンサまで直線上となり、最短距離となり、インダクタンスをより小さくすることができるからである。ＩＣ直下の少なくとも最小単位の格子状又は千鳥状に配列された電源用スルーホール及びグランド用スルーホールがスタック構造にするのがよく、ＩＣ直下の全グランド用、電源用スルーホールがスタック構造になると更によい。
【００４９】
グラント用スルーホール３６Ｅおよび電源用スルーホール３６Ｐは、ＩＣチップ９０の直下に配設されている。ＩＣチップ９０の直下に配置させることにより、ＩＣ９０とドータボード９４のバンプ（外部端子）９６Ｅ、９６Ｐもしくは図示しないコンデンサとの距離を短くすることができる。そのためにインダクタンスを低減させれる。
【００５０】
スルーホール３６Ｅ、３６Ｐ、３６Ｓ間の距離（ピッチ）は、８０〜６００μｍに設定し、信号用スルーホール径３６Ｓ（外径）を５０〜４００μｍで形成させた。グランド用スルーホール３６Ｅと電源用スルーホール３６Ｐ間の距離（ピッチ）は、８０〜６００μｍに設定し、グランド用スルーホール３６Ｅ径（外径）を５０〜４００μｍで、電源用スルーホール３６Ｐの径（外形）を５０〜４００μｍで形成させた（図１６参照）。スルーホール３６Ｅ、３６Ｐ、３６Ｓは、コア基板３０に形成した通孔の導体層を形成させ、その空隙内に絶縁樹脂を充填させた。それ以外にも、導電性ペーストもしくはめっきなどにより、スルーホール内を完全に埋めても良い。信号用スルーホールは、ＩＣ直下以外の部分に形成することが好ましい。ＩＣ直下は、電源用スルーホール、グランド用スルーホールが密集しているため、ノイズを受け易い。そして、信号用スルーホールのピッチは、電源用スルーホール及びグランド用スルーホールのピッチより広い方が望ましい。それにより、信号にノイズが載りにくい。
【００５１】
ここで、コア基板３０表層の導体層３４Ｐ、３４Ｅは、厚さ５〜４０μｍに形成され、内層の導体層１６Ｐ、１６Ｅは、厚さ５〜２５０μｍに形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は５〜２５μｍに形成されている。
【００５２】
第１実施例の多層プリント配線板では、コア基板３０の表層の電源層（導体層）３４Ｐ、導体層３４、内層の電源層（導体層）１６Ｐ、導体層１６Ｅおよび金属板１２を厚くすることにより、コア基板の強度が増す。それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００５３】
また、導体層３４Ｐ、３４Ｅ、導体層１６Ｐ、１６Ｅを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗を低減することができる。
【００５４】
更に、導体層３４Ｐ、１６Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、導体層３４Ｅ、１６Ｅをグランド層として用いることで、ＩＣチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。コンデンサ９８を実装することにより、コンデンサ内の蓄積されている電源を補助的に用いることができるので、電源不足を起しにくくなる。
【００５５】
図１２は、第１実施形態の改変例を示している。改変例では、コンデンサ９８が、ＩＣチップ９０の直下に配置され、下面側に導電性接続ピン９９が取り付けられている。コンデンサ９８をＩＣチップ９０の直下に配設すれば、電源不足を起しにくくする効果は顕著になる。その理由として、ＩＣチップの直下であれば、多層プリント配線板での配線長を短くすることができるからである。
【００５６】
図１０（Ｂ）は、第１実施例の改変例に係るスルーホール配置を示している。図１１（Ｂ）は、図１０（Ｂ）中の中に点線ＩＩ部を拡大して示す説明図である。第１実施形態の改変例では、電源用スルーホール３６Ｐとグランド用スルーホール３６Ｅとが、隣り合う位置に千鳥状に配置されている。その構成により、Ｘ方向およびＹ方向での誘導起電力の打ち消しがなされる。
【００５７】
即ち、図１１（Ｂ）を参照して上述したように、千鳥状に配設されたスルーホール３６Ｐ、３６Ｅにおいて、１つの電源用スルーホールＶＣＣの周りを等間隔で、グランド用スルーホールＧＮＤ１、ＧＮＤ２、ＧＮＤ３、ＧＮＤ４を配置させる。この時、グランド用スルーホールＧＮＤと電源用スルーホールＶＣＣ間は同一距離間に配設させることが望ましい。この構造にすることにより、ひとつのグランド用スルーホールＧＮＤ（もしくは電源用スルーホールＶＣＣ）に対して、１以上の電源用スルーホールＶＣＣ（もしくはグランド用スルーホールＧＮＤ）による誘導起電力の打ち消しがなされる。そのために、スルーホールの相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないので、誤作動や遅延などが発生し難くなるのである。
【００５８】
第１実施例では、多層コア基板３０は、内層に厚い導体層１６Ｐ、１６Ｅを、表面に薄い導体層３４Ｐ、３４Ｅを有し、内層の導体層１６Ｐ、１６Ｅと表面の導体層３４Ｐ、３４Ｅとを電源層用の導体層、グランド用の導体層として用いる。即ち、内層側に厚い導体層１６Ｐ、１６Ｅを配置しても、導体層を覆う樹脂層が形成されている。そのために、導体層が起因となって凹凸を相殺させることで多層コア基板３０の表面を平坦にすることができる。このため、層間絶縁層５０、１５０の導体層５８、１５８にうねりを生じせしめないように、多層コア基板３０の表面に薄い導体層３４Ｐ、３４Ｅを配置しても、内層の導体層１６Ｐ、１６Ｅと足した厚みでコアの導体層として十分な厚みを確保することができる。うねりが生じないために、層間絶縁層上の導体層のインピーダンスに不具合が起きない。導体層１６Ｐ、３４Ｐを電源層用の導体層として、導体層１６Ｅ、３４Ｅをグランド用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。
【００５９】
即ち、コア基板の内層の導体層１６Ｐ、１６Ｅの厚みを、層間絶縁層５０、１５０上の導体層５８、１５８よりも厚くする。これにより、多層コア基板３０の表面に薄い導体層３４Ｅ、３４Ｐを配置しても、内層の厚い導体層１６Ｐ、１６Ｅと足すことで、コアの導体層として十分な厚みを確保できる。その比率は、１＜（コアの各導体層の厚みの和／層間絶縁層の導体層）≦４０であることが望ましい。１．２≦（コアの各導体層の厚みの和／層間絶縁層の導体層）≦２０であることがさらに望ましい。
【００６０】
多層コア基板３０は、電気的に隔絶された金属板１２の両面に、樹脂層１４を介在させて内層の導体層１６Ｐ、１６Ｅが、更に、当該内層の導体層１６Ｐ、１６Ｅの外側に樹脂層１８を介在させて表面の導体層３４Ｐ、３４Ｅが形成されて成るものでよい。中央部に電気的に隔絶された金属板１２を配置することで、十分な機械的強度を確保することができる。更に、金属板１２の両面に樹脂層１４を介在させて内層の導体層１６Ｐ、１６Ｅを、更に、当該内層の導体層１６Ｐ、１６Ｅの外側に樹脂層１８を介在させて表面の導体層３４Ｐ、３４Ｅを形成することで、金属板１２の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。
引き続き、図８に示す多層プリント配線板１０の製造方法について図１〜図７を参照して説明する。
【００６１】
（１）金属層の形成
図１（Ａ）に示す厚さ５０〜４００μｍの間の内層金属層（金属板）１２に、表裏を買通する開口１２ａを設ける（図１（Ｂ））。金属層の材質としては、銅、ニッケル、亜鉛、アルミニウム、鉄などの金属が配合されているものを用いることができる。開口１２ａは、パンチング、エッチング、ドリリング、レーザなどによって穿設する。場合によっては、開口１２ａを形成した金属層１２の全面に電解めっき、無電解めっき、置換めっき、スパッタによって、金属膜１３を被覆してもよい（図１（Ｃ））。なお、金属板１２は、単層でも、２層以上の複数層でもよい。また、金属膜１３は、曲面を形成するほうが望ましい。それにより、応力の集中するポイントがなくなり、その周辺でのクラックなどの不具合が引き起こしにくい。
【００６２】
（２）内層絶縁層の形成
金属層１２の全体を覆い、開口１２ａ内を充填するために、絶縁樹脂を用いる。形成方法としては、例えば、厚み３０〜２００μｍ程度のＢステージ状の樹脂フィルムを金属板１２で挟んでから、熱圧着してから硬化させ絶縁樹脂層１４を形成することができる（図１（Ｄ））。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは閑口部分だけを塗布して、その後、フィルムで形成してもよい。
材料としては、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂、ＢＴ樹脂等の熱硬化性樹脂をガラスクロス等の心材に含浸させたプリプレグを用いることが望ましい。それ以外にも樹脂を用いてもよい。
【００６３】
（３）金属箔の貼り付け
樹脂層１４で覆われた金属層１２の両面に、内層金属層１６αを形成させる（図１（Ｅ））。その一例として、厚み１２〜２７５μｍの金属箔を積層させた。金属箔を形成させる以外の方法として、片面銅張積層板を積層させる。金属箔上に、めっきなどで形成できる。
【００６４】
（４）内層金属層の回路形成
２層以上にしてもよい。アディティブ法により金属層を形成してもよい。
テンティング法、エッチング工程等を経て、内層金属層１６αから内層導体層１６Ｐ、１６Ｅを形成させた（図１（Ｆ））。このときの内層導体層の厚みは、１０〜２５０μｍで形成させた。
【００６５】
（５）外層絶縁層の形成
内層導体層１６Ｐ、１６Ｅの全体を覆い、および外層金属その回路間の隙間を充填するために、絶縁樹脂を用いる。形成方法としては、例えば、厚み３０〜２００μｍ程度のＢステージ状の樹脂フィルムを金属板で挟んでから、熱圧着してから硬化させ、外層絶縁樹脂層１８を形成する（図２（Ａ））。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは開口部分だけを塗布して、その後、フィルムで形成してもよい。加圧することで表面を平坦にすることができる。
【００６６】
（６）最外層の金属箔の貼り付け
外層絶縁樹脂層１８で覆われた基板の両面に、最外層の金属層３４αを形成させる（図２（Ｂ））。その一例として、厚み１２〜２７５μｍの金属箔を積層させる。金属箔を形成させる以外の方法として、片面銅張積層板を積層させる。金属箔上に、めっきなどで２層以上にしてもよい。アディティブ法により金属層を形成してもよい。
【００６７】
（７）スルーホール形成
基板の表裏を貫通する開口径５０〜５００μｍのスルーホール用通孔３６αを形成する（図２（Ｃ））。形成方法としては、ドリル、レーザもしくはレーザとドリルの複合により形成させる（最外層の絶縁層の開口をレーザで行い、場合によっては、そのレーザでの開口をターゲットマークとして用いて、その後、ドリルで開口して貫通させる）。形状としては、直線状の側壁を有するものであることが望ましい。場合によっては、テーパ状であってもよい。スルーホール間の距離（ピッチ）は、６０〜６００μｍで形成させた。
【００６８】
スルーホールの導電性を確保するために、スルーホール用通孔３６α内にめっき膜２２を形成し、表面を粗化した後（図２（Ｄ））、充填樹脂２３を充填することが望ましい（図２（Ｅ））。充填樹脂としては、電気的な絶縁されている樹脂材料、（例えば  樹脂成分、硬化剤、粒子等が含有されているもの）、金属粒子による電気的な接続を行っている導電性材料（例えば、金、銅などの金属粒子、樹脂材料、硬化剤などが含有されているもの。）のいずれかを用いることができる。
【００６９】
めっきとしては、電解めっき、無電解めっき、パネルめっき（無電解めっきと電解めっき）などを用いることができる。金属としては、銅、ニッケル、コバルト、リン、等が含有してもので形成されるのである。めっき金属の厚みとしては、５〜３０μｍの間で形成されることが望ましい。
【００７０】
スルーホール用通孔３６α内に充填する充填樹脂２３は、樹脂材料、硬化剤、粒子などからなるものを絶縁材料を用いることが望ましい。粒子としては、シリカ、アルミナなどの無機粒子、金、銀、銅などの金属粒子、樹脂粒子などの単独もしくは複合で配合させる。粒径が０．１〜５μｍのものを同一径もしくは、複合径のもの混ぜたものを用いることができる。樹脂材料としては、エポキシ樹脂（例えば、ビスフェノール型エポキシ樹脂、ノボラック型エポキシ樹脂など）、フェノール樹脂などの熱硬化性樹脂、感光性を有する紫外線硬化樹脂、熱可塑性樹脂などが単一もしくは混合したものを用いることができる。硬化剤としては、イミダゾール系硬化剤、アミン系硬化剤などを用いることができる。それ以外にも、硬化安定剤、反応安定剤、粒子等を含まれていてもよい。導電性材料を用いてもよい。この場合は、金属粒子、樹脂成分、硬化剤などからなるものが導電性材料である導電性ペーストとなる。場合によっては、半田、絶縁樹脂などの絶縁材料の表層に導電性を有する金属膜を形成したものなどを用いてもよい。めっきでスルーホール用通孔３６α内を充填することも可能である。導電性ペーストは硬化収縮がなされるので、表層に凹部を形成してしまうことがあるからである。
このとき形成したスルーホールは、グランド用スルーホール３６Ｅと電源用スルーホール３６Ｐとで、図１１（Ａ）を参照して上述したように、格子状に配置させた。
【００７１】
（８）最外層の導体回路の形成
全体にめっき膜を被覆することで、スルーホール３６Ｓ、３６Ｅ、３６Ｐの直上に蓋めっき２５を形成してもよい（図３（Ａ））。その後、テンティング法、エッチング工程等を経て、外層の導体回路３４、３４Ｐ、３４Ｅを形成する（図３（Ｂ））。これにより、多層コア基板３０を完成する。
このとき、図示されていないが多層コア基板の内層の導体層１６Ｐ、１６Ｅ等との電気接続を、バイアホールやブラインドスルーホール、ブラインドバイアホールにより行ってもよい。
【００７２】
（９）導体回路３４を形成した多層コア基板３０を黒化処理、および、還元処理を行い、導体回路３４、導体層３４Ｐ、３４Ｅの全表面に粗化面３４βを形成する（図３（Ｃ））。
（１０）多層コア基板３０の導体回路非形成部に樹脂充填材４０の層を形成する（図４（Ａ））。
【００７３】
（１１）上記処理を終えた基板の片面を、ベルトサンダー等の研磨により、導体層３４Ｐ、３４Ｅの外縁部に樹脂充填材４０が残らないように研磨し、次いで、上記研磨による傷を取り除くため、導体層３４Ｐ、３４Ｅの全表面（スルーホールのランド表面を含む）にバフ等でさらに研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、１００℃で１時間、１５０℃で１時間の加熱処理を行って樹脂充填材４０を硬化した（図４（Ｂ））。
なお、導体回路間の樹脂充填を行わなくてもよい。この場合は、層間絶縁層などの樹脂層で絶縁層の形成と導体回路間の充填を行う。
【００７４】
（１２）上記多層コア基板３０に、エッチング液を基板の両面にスプレイで吹きつけて、導体回路３４、導体層３４Ｐ、３４Ｅの表面とスルーホール３６Ｓ、３６Ｅ、３６Ｐのランド表面と内壁とをエッチング等により、導体回路の全表面に粗化面３６βを形成した（図４（Ｃ））。
【００７５】
（１３）多層コア基板３０の両面に、層間樹脂絶縁層用樹脂フィルム５０γを基板上に載置し、仮圧着して裁断した後、さらに、真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層を形成した（図５（Ａ））。
【００７６】
（１４）次に、層間樹脂絶縁層上に、厚さ１．２ｍｍの貫通孔が形成されたマスクを介して、波長１０．４μｍのＣＯ2 ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅７．９μ秒、マスクの貫通孔の径１．０ｍｍ、１ショットの条件で層間樹脂絶縁層５０に、直径８０μｍのバイアホール用開口５０ａを形成した（図５（Ｂ））。
【００７７】
（１５）多層コア基板３０を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図４（Ｃ））。粗化面は０．１〜５μｍの間で形成した。
【００７８】
（１６）次に、上記処理を終えた多層コア基板３０を、中和溶液（シプレイ社製）に浸漬してから水洗いした。さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。
【００７９】
（１７）次に、無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．６〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に無電解銅めっき膜５２が形成された基板を得る（図４（Ｄ））。
【００８０】
（１８）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト５４を設けた（図６（Ａ））。めっきレジストの厚みは、１０〜３０μｍの間を用いた。
【００８１】
（１９）ついで、多層コア基板３０に電解めっきを施し、めっきレジスト５４非形成部に、厚さ１０〜２０μｍの電解銅めっき膜５６を形成した（図６（Ｂ））。
【００８２】
（２０）さらに、めっきレジストを５％程度のＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路５８及びバイアホール（フィルドバイアホール）６０とした（図６（Ｃ））。
【００８３】
（２１）ついで、上記（１２）と同様の処理を行い、導体回路５８及びバイアホール６０の表面に粗化面５８α、６０αを形成した。上層の導体回路５８の厚みは１０〜２５μｍで形成された。今回の厚みは１５μｍの厚みであった（図６（Ｄ））。
【００８４】
（２２）上記（１４）〜（２１）の工程を繰り返すことにより、さらに上層の層間樹脂絶縁層１５０、導体回路１５８、バイアホール１６０を形成し、多層配線板を得た（図７（Ａ））。
【００８５】
（２３）次に、多層配線基板の両面に、ソルダーレジスト組成物７０を１２〜３０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後（図７（Ｂ））、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2 の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成した（図７（Ｃ））。
そして、さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層７０を硬化させ、開口７１を有し、その厚さが１０〜２５μｍのソルダーレジストパターン層７０を形成した。
【００８６】
（２４）次に、ソルダーレジスト層７０を形成した基板を、無電解ニッケルめっき液に浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成した（図７（Ｄ））。ニッケル−金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
【００８７】
（２５）この後、基板のＩＣチップを載置する面のソルダーレジスト層７０の開口７１に、スズ−鉛を含有する半田ペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズ−アンチモンを含有する半田ペーストを印刷した後、２００℃でリフローすることにより外部端子を形成し、はんだバンプ７６Ｕ、７６Ｄを有する多層プリント配線板を製造した（図８）。
【００８８】
[第２実施例]３層多層コア基板
図１３を参照して第２実施例に係る多層プリント配線板について説明する。
図８を参照して上述した第１実施例では、コア基板が４層（グランド層１６Ｅ、３４Ｅ：２、電源層１６Ｐ、３４Ｐ：２）で形成されていた。これに対して、第２実施例では、図１３中に示すように多層コア基板３０が３層（グランド層３４Ｅ、３４Ｅ：２、電源層１５Ｐ：１）で形成されている。
【００８９】
図１３に示すように、第２実施例に係る多層プリント配線板１０では、多層コア基板３０の表面及び裏面に導体回路３４、グランド用導体層３４Ｅが形成され、コア基板３０内に電源用導体層１５Ｐが形成されている。グランド用導体層３４Ｅはグランド用のプレーン層として、電源用導体層１５Ｐは電源用のプレーン層として形成されている。グランド用スルーホール３６Ｅは、コア基板の両面でグランド用導体層３４Ｅと接続され、電源用スルーホール３６Ｐは、コア基板の中央で電源用導体層１５Ｐと接続されている。信号は、信号線スルーホール３６Ｓを介して多層コア基板３０の両面で接続されている。グランド用導体層３４Ｅの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配置されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００９０】
この第２実施例においても、図１０（Ａ）、図１０（Ｂ）を参照して上述した第１実施例と同様に、電源用スルーホール３６Ｐ、グランド用スルーホール３６Ｅが格子状、又は、千鳥状に配置され、相互インダクタンスの低減が図られている。
【００９１】
ここで、コア基板３０上に導体回路３４、導体層３４Ｅ及びコア基板内に導体層１５Ｐが形成されている。一方、層間樹脂絶縁層５０上に導体回路５８及び層間樹脂絶縁層１５０上に導体回路１５８が形成されている。コア基板上の導体層３４Ｅの厚みは１〜２５０μｍの間で形成されて、コア基板内に形成された電源層としての役目を果たすの導体層１５Ｐの厚みは、１〜２５０μｍの間で形成されている。この場合の導体層の厚みは、コア基板の電源層の厚みの総和である。内層である導体層１５Ｐ、表層である導体層３４Ｅの双方を足したものであるという意味である。信号線の役目を果たしているものとを足すことではない。この第２実施例においても、３層の導体層３４Ｅ、１５Ｐの厚みを合わせることで、第１実施例と同様な効果を得ている。電源層の厚みは上述の範囲を超えてもよい。
【００９２】
[第２実施例の改変例]
図１４に第２実施例の改変例に係る多層プリント配線板の断面を示す。図１３を参照して上述した第２実施例では、多層コア基板３０が、３層（グランド層３４Ｅ、３４Ｅ：２、電源層１５Ｐ：１）で形成されていた、これに対して、第２実施例の改変例では、多層コア基板３０が、３層（グランド層１５Ｅ：１、電源層３４Ｐ、３４Ｐ：２）で形成されている。
【００９３】
図１４に示すように、第２実施例に係る多層プリント配線板１０では、多層コア基板３０の表面及び裏面に導体回路３４、電源用導体層３４Ｐが形成され、コア基板３０内にグランド用導体層１５Ｅが形成されている。グランド用導体層１５Ｅはグランド用のプレーン層として、電源用導体層３４Ｐ、３４Ｐは電源用のプレーン層として形成されている。グランド用スルーホール３６Ｅは、コア基板の中央でグランド用導体層１５Ｅ、１５Ｅと接続され、電源用スルーホール３６Ｐは、コア基板の両面で電源用導体層３４Ｐ、３４Ｐと接続されている。信号は、信号線スルーホール３６Ｓを介して多層コア基板３０の両面で接続されている。電源用導体層３４Ｐの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配置されている。
【００９４】
この第２実施例の改変例においても、図１０（Ａ）、図１０（Ｂ）を参照して上述した第１実施例と同様に、電源用スルーホール３６Ｐ、グランド用スルーホール３６Ｅが格子状、又は、千鳥状に配置され、相互インダクタンスの低減が図られている。また、第２実施例の改変例においても、第２実施例と同様な厚みに、多層コア基板３０の３層の導体層３４Ｐ、３４Ｐ、１５Ｅ及び層間樹脂絶縁層５０、１５０の導体回路５８、１５８が形成され、同様な効果を得ている。
【００９５】
[第３実施例]ガラスエポキシ樹脂基板
上述した第１、第２実施例では、多層コア基板３０が用いられた、これに対して、第３実施例では、図１５に示すように単板のコア基板３０が用いられ、コア基板の両面の導体層が、電源層、グランド層として形成されている。即ち、コア基板３０の上面にグランド層３４Ｅが、下面に電源層３４Ｐが形成されている。コア基板３０の表面と裏面とは電源用スルーホール３６Ｐ、グランド用スルーホール３６Ｅ、信号用スルーホール３６Ｓを介して接続されている。更に、導体層３４Ｐ、３４Ｅの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。
【００９６】
この第３実施例においても、図１０（Ａ）、図１０（Ｂ）を参照して上述した第１実施例と同様に、電源用スルーホール３６Ｐ、グランド用スルーホール３６Ｅが格子状、又は、千鳥状に配置され、相互インダクタンスの低減が図られている。
ここで、コア基板３０上の導体層３４Ｐ、３４Ｅは、厚さ１〜２５０μｍに形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は５〜２５μｍ（望ましい範囲１０〜２０μｍ）に形成されている。
【００９７】
第３実施例の多層プリント配線板では、コア基板３０の電源層（導体層）３４Ｐ、導体層３４Ｅが厚くなることにより、コア基板の強度が増す、それによりコア基板自体の厚みを薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。また、導体層３４Ｐ、３４Ｅを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。
【００９８】
更に、導体層３４Ｐを電源層として用いることで、ＩＣチップへの電源の供給能力が向上させることができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、導体層３４Ｅをグランド層として用いることで、ＩＣチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。
【００９９】
[比較例]
比較例として、実施例１とほぼ同じであるが、グランド用スルーホールと電源用スルーホールとが隣り合わない位置に形成させた。つまり、グランド用スルーホールと電源用のスルーホールとをランダムに形成させて、かつ、グランド用スルーホールと電源用のスルーホールとの最短距離（スルーホールピッチ）は、図１６に示す８０〜６５０μｍの８種類を形成した。スルーホール径を同図に示す。これらをランダム配置して図１６に記載する。
【０１００】
参考例１として、実施例１とほぼ同じであるが、グランド用スルーホールと電源用スルーホールの距離が、６００μｍを超えるものを形成させた。その一例として、６５０μｍで形成したものを作成した。
参考例２として、実施例３とほぼ同じであるが、グランド用スルーホールと電源用スルーホールの距離が、６００μｍを超えるものを形成させた。その一例として、６５０μｍで形成したものを作成した。ループインダクタンスは、参考例１と同様になった。
【０１０１】
参考例３として、実施例１とほぼ同じであるが、コア基板の厚みを薄くして多層化し、グランド用スルーホールと電源用スルーホールの径が、２５μｍのものを形成して、グランド用スルーホールと電源用スルーホールの距離が６０μｍ未満ものを形成させた。その一例として、５０μｍで形成したものを作成した。多層コア基板の各導体層の厚みの和は実施例１と同じである。
【０１０２】
ここで、第１実施例での多層プリント配線板のスルーホール配置を格子配置（厚銅）、第１実施例の改変例としてスルーホール配置を千鳥配置に変えた千鳥配置（厚銅）、第１実施例において多層コア基板の各導体層の厚みの和を層間絶縁層上の導体層の厚みと同一にした参考例４、比較例のランダム配置として各々のループインダクタンスを測定した結果を図１６に示している。ここで、ここで、ループインダクタンスの値は、２．５mm平方当たりの値である。
【０１０３】
スルーホールピッチを変えても、ランダム配置（グランド用スルーホールと電源用スルーホールが隣り合わない構造）よりも、格子配置（厚銅）もしくは千鳥配置（厚銅）[グランド用スルーホールと電源用スルーホールが隣り合う構造]の方がループインダクタンスを低減することができるのである。それにより、遅延などを抑えられるので、ＩＣのトランジスタへの電源供給時間が短縮する。３GHzを越えるＩＣを搭載してもトランジスタが電源不足とならない。
【０１０４】
また、スルーホールピッチに関係なく、格子配置であることが、千鳥配置に比べるとループインダクタンスが低減する。そのために、電気特性上は優位であるといえる。図１６の値からも、グランド用スルーホール３６Ｅと電源用スルーホール３６Ｐとは対角線上に配置した方が、ループインダクタンスが低い。
【０１０５】
また、図１６の格子配置（厚銅）と参考例４を比較すると、同じ格子配置でも多層コア基板の各導体層の厚みの和が大きいほうが、いずれのスルーホールピッチにおいても格子配置（厚銅）の方がよい値となった。これは、スルーホールと導体層の側壁でインダクタンスを打ち消しあっているのではないかと推測される。
また、スルーホールピッチを変えて、ループインダクタンスをシミュレートから算出した、その結果を図１７（Ｂ）に示した。ここで、ループインダクタンスの値は、２．５mm平方当たりの値である。
【０１０６】
さらに、格子配置および千鳥配置での各スルーホールピッチにおける基板での高温高湿条件下（８５℃、湿度８５ｗｔ％、５００ｈｒ実施）における信頼性試験をして、スルーホールの絶縁層のクラックの有無、導通試験での抵抗値測定結果を図１７（Ａ）に示した。図１７（Ｂ）から、スルーホールピッチが減少するとループインダクタンスが減少しているが、６０μｍ未満になると逆にループインダクタンスが上昇している。これは、同電位のスルーホールピッチが狭くなるためにループインダクタンスが上昇したのか、スルーホール径が小さくなったため自己インダクタンスが増えたためと推察される。
ループインダクタンスが大きいと、ＩＣのトランジスタへの電源供給が遅くなる。ＩＣの駆動周波数が早くなると、トランジスタのＯＮから次のＯＮするまでの時間が短くなる。トランジスタの電圧が不足していると、トランジスタが動作しない。
【０１０７】
ループインダクタンスが７５ｐＨ以下になると、周波数が３ＧＨｚのＩＣチップを搭載して同時スイッチングを繰り返し行ってもＩＣのトランジスタが次にＯＮするまでに正常に動作する電圧に回復するので、誤動作し難い。この場合、図１６の結果より、ランダム配置では、ループインダクタンスが７５ｐＨ以下とはならない。ランダム配置では、誤動作が発生し易い。ランダム配置のプリント配線板に１，３、５GHzのＩＣを搭載し、同時スイッチングを１万回繰り返したところ、１GHzのＩＣは正常に動作したが、３GHz、５GHzのＩＣは誤動作が発生した。
【０１０８】
また、格子配置に形成した場合には、スルーホールピッチが６００μｍ以下であることが望ましい。その範囲であれば、ループインダクタンスを一定レベル（７５ｐＨ）以下に低減させることができる。さらに、スルーホールピッチが８０〜６００μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。
【０１０９】
また、千鳥配置に形成した場合には、スルーホールピッチが５５０μｍ以下であることが望ましい。その範囲であれば、ループインダクタンスを一定レベル（７５ｐＨ）以下に低減させることができる。さらに、スルーホールピッチが８０〜５５０μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼惟を確保することができる。
【０１１０】
また、ループインダクタンスが６０ｐＨ未満になると、周波数が５ＧＨｚのＩＣチップを搭載して同時スイッチングを繰り返し行っても誤動作し難い。この場合、図１６の結果より、格子配置に形成した場合には、スルーホールピッチが８０〜５５０μｍであることが望ましい。その範囲であれば、ループインダクタンスのレベルを６０ｐＨ未満に低減させることができる。そして、スルーホールピッチが８０〜５５０μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。
【０１１１】
また、千鳥配置に形成した場合には、図１６の結果からスルーホールピッチが８０〜４５０μｍであることが望ましい。その範囲であれば、ループインダクタンスのレベルを６０ｐＨ未満に低減させることができる。そして、スルーホールピッチが８０〜４５０μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。
【０１１２】
さらにループインダクタンスが５５ｐＨ以下になると、ＩＣチップの周波数に関係なく、同時スイッチングを繰り返しても誤動作し難い。この場合、図１６の結果より、格子配置では、スルーホールピッチが８０〜４５０μｍでそのような結果になるのである。そして、スルーホールピッチが８０〜４５０μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。一方、シミュレーションの結果からは、スルーホールピッチ６０〜４５０μｍの範囲であればそのような結果になる。
【０１１３】
実施例１において多層コア基板の各導体層の厚みの和を変化させてプリント基板を製造し、周波数３．１ＧＨｚのＩＣチップを実装して、同じ量の電源を供給し、起動させたときの電圧の降下した量を測定した結果を図１９に示した。ＩＣの電圧は直接ＩＣでは測定できないのでプリント配線板に測定用回路を設けた。横軸に（多層コア基板の導体層の厚みの和／層間絶縁層上の導体層の厚みの比）を設定し、縦軸に最大電圧降下量（Ｖ）を設定した。
【０１１４】
電源電圧１．０Ｖのとき、変動許容範囲±１０％であれば、電圧の挙動が安定していることになり、ＩＣチップの誤動作などを引き起こさない。つまり、この場合、電圧降下量が０．１Ｖ以内であれば、電圧降下によるＩＣチップへの誤動作等を引き起こさないことになる。それ故に、（多層コア基板の導体層の厚みの和／層間絶縁層上の導体層の厚み）の比が１．２を越えるの良いのである。さらに、１．２≦（多層コア基板の導体層の厚みの和／層間絶縁層上の導体層の厚み）≦４０の範囲であれば、数値が減少傾向にあるため、その効果が得やすいということとなる。一方、４０＜（多層コア基板の導体層の厚みの和／層間絶縁層上の導体層の厚み）という範囲では、電圧降下量が上昇している。電気は表層を流れやすいので、導体層が厚くなると厚み方向への移動距離が長くなるので、電圧降下が大きくなるのではないかと推察している。
【０１１５】
更に、５．０＜（多層コア基板の導体層の厚みの和／層間絶縁層上の導体層の厚み）≦４０であれば、電圧降下量がほぼ同じであることから、安定しているということとなる。つまり、この範囲が、最も望ましい比率範囲であるということが言える。
【０１１６】
導体の厚みが薄いとビア接続部での剥がれが生じ、信頼性が低下してしまう。しかしながら、多層コア基板の導体層の厚みの和／層間絶縁層上の導体層の厚みの比が１．２を越えると、信頼性が向上する。一方、多層コア基板の導体層の厚みの和／層間絶縁層上の導体層の厚み比が４０を越えると、上層の導体回路における不具合（例えば、上層の導体回路への応力の発生やうねりによる密着性の低下を引き起こしてしまう等）のため、信頼性が低下してしまった。
【０１１７】
本願発明では、グランド用スルーホールと電源用スルーホールとが格子配置、または、千鳥配置となっており、グランド用スルーホールと電源用スルーホールとが隣り合うことにより、それぞれに発生する誘導起電力の方向が相反するため、Ｘ方向およびＹ方向での誘導起電力が打ち消される。そのために、ＩＣのトランジスタへの電源の供給速度が速くなる。そのために、誤作動することがなくなるのである。本発明のプリント配線板を用いれば、ＩＣのトランジスタが高速にＯＮ−ＯＦＦを繰り返してもトランジスタの電位が低下しない。
【０１１８】
多層コア基板の導体層の厚みの和が、層間絶縁層上の導体層の厚みよりも厚く、内層の導体層の厚みを厚くしているので、内層のグランド用導体層の側壁（あるいは内層の電源用導体層の側壁）と電源用スルーホール（あるいはグランド用スルーホール）間で誘導起電力が打ち消される。このため、両面のコア基板や層間絶縁層上の導体層の厚みと多層コア基板の各導体層の厚みの和と同等な多層コア基板を用いたプリント配線板よりループインダクタンスが低下する。従って、高周波のＩＣチップ、特に３ＧＨｚ以上の高周波領域でのＩＣチップを実装したとしても、ＩＣのトランジスタの電圧が常に安定するので、誤作動やエラーなどが発生することなく、電気特性や信頼性を向上させることができる。
【符号の説明】
【０１１９】
１０  多層プリント配線板
１５Ｅ  グランド導体層
１５Ｐ  電源用導体層
３０  多層コア基板
３４  導体回路
３６Ｅ  グランド用スルーホール
３６Ｐ  電源用スルーホール
５０  層間樹脂絶縁層
５８  導体回路
６０  バイアホール
９０  ＩＣチップ
【図１】
2010283396.tif 000003
【図２】
2010283396.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010283396.tif 000009
【図８】
2010283396.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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