(57)【要約】【課題】互いに異なるクロックで動作する回路ブロックを単一のテストクロックでテストする場合に通常動作時の低消費電力化を図るクロック生成装置等を提供する。【解決手段】第１の動作モードにおいて第１及び第２のクロックＣＬＫ１、ＣＬＫ２に同期して動作する第１及び第２の回路ブロック３０、５０に対し、第２の動作モードにおいて動作クロックを生成するクロック生成装置は、第２のクロックＣＬＫ２が供給される第２のクロックラインより遅延量が大きい第１のクロックラインに供給される第１のクロックＣＬＫ１の位相を調整して第１の位相調整クロックを生成する位相調整回路と、第１の動作モードで位相調整回路への第１のクロックＣＬＫ１の入力を停止するクロック停止制御回路とを含み、第１の動作モードにおいて第２のクロックＣＬＫ２を、第２の動作モードにおいて第１の位相調整クロックをそれぞれ第２の回路ブロック５０に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の動作モードにおいて第１のクロックに同期して動作する第１の回路ブロックと第２のクロックに同期して動作する第２の回路ブロックとに対し、第２の動作モードにおいて動作クロックを生成するクロック生成装置であって、
前記第２のクロックが供給される第２のクロックラインより遅延量が大きい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックを生成する位相調整回路と、
前記第１の動作モードにおいて前記位相調整回路への前記第１のクロックの入力を停止するクロック停止制御回路とを含み、
前記第１の動作モードにおいて前記第２のクロックを前記第２の回路ブロックに出力し、前記第２の動作モードにおいて前記第１の位相調整クロックを前記動作クロックとして前記第２の回路ブロックに出力することを特徴とするクロック生成装置。
【請求項２】
請求項１において、
前記第１及び第２の動作モードにおいて、前記第１の回路ブロックに対して前記第１のクロックを出力することを特徴とするクロック生成装置。
【請求項３】
請求項１又は２において、
動作モードに応じて、前記第２のクロック又は前記第１の位相調整クロックを前記第２の回路ブロックに出力する第１の選択出力回路を含むことを特徴とするクロック生成装置。
【請求項４】
第１の動作モードにおいて第１のクロックに同期して動作する第１の回路ブロックと第２のクロックに同期して動作する第２の回路ブロックとに対し、第２の動作モードにおいて動作クロックを生成するクロック生成装置であって、
前記第２のクロックが供給される第２のクロックラインより遅延量が小さい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックを生成する位相調整回路と、
前記第１の動作モードにおいて前記位相調整回路への前記第１のクロックの入力を停止するクロック停止制御回路とを含み、
前記第１の動作モードにおいて、前記第１のクロックを前記第１の回路ブロックに出力すると共に、前記第２のクロックを前記第２の回路ブロックに出力し、
前記第２の動作モードにおいて、前記第１の位相調整クロックを前記第１の回路ブロックに出力すると共に、前記位相調整回路に入力されるクロックを前記第２の回路ブロックに出力することを特徴とするクロック生成装置。
【請求項５】
請求項４において、
前記第１の動作モードにおいて前記第１のクロックを前記第１の回路ブロックに出力すると共に、前記第２の動作モードにおいて前記第１の位相調整クロックを前記第１の回路ブロックに出力する第１の選択出力回路と、
前記第１の動作モードにおいて前記第２のクロックを前記第２の回路ブロックに出力すると共に、前記第２の動作モードにおいて前記位相調整回路に入力されるクロックを前記第２の回路ブロックに出力する第２の選択出力回路とを含むことを特徴とするクロック生成装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記位相調整回路が、遅延素子により構成されることを特徴とするクロック生成装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１の動作モードが、通常動作モードであり、
前記第２の動作モードが、前記第１及び第２の回路ブロックをテストするためのテストモードであることを特徴とするクロック生成装置。
【請求項８】
請求項１乃至７のいずれか記載のクロック生成装置と、
前記第１の動作モードにおいて前記クロック生成装置から前記第１のクロックが供給される第１の回路ブロックと、
前記第１の動作モードにおいて前記クロック生成装置から前記第２のクロックが供給される第２の回路ブロックとを含み、
前記第１及び第２の回路ブロックは、
前記第２の動作モードにおいて前記クロック生成装置から前記第１のクロックを基準とした動作クロックが供給されることを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記第１のクロックに同期して前記第１の回路ブロックからのデータが設定され、前記第２のクロックに同期して該データを前記第２の回路ブロックに出力すると共に、前記第２のクロックに同期して前記第２の回路ブロックからのデータが設定され、前記第１のクロックに同期して該データを前記第１の回路ブロックに出力する非同期インターフェース回路を含むことを特徴とする集積回路装置。
【請求項１０】
請求項８又は９記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１１】
第１の動作モードにおいて第１のクロックに同期して動作する第１の回路ブロックと第２のクロックに同期して動作する第２の回路ブロックとに対し、第２の動作モードにおいて動作クロックを生成するクロック生成方法であって、
前記第２のクロックが供給される第２のクロックラインより遅延量が大きい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックを生成する位相調整ステップと、
前記第１の動作モードにおいて前記位相調整ステップで位相が調整される前記第１のクロックの入力を停止するクロック停止制御ステップとを含み、
前記第１の動作モードにおいて前記第２のクロックを前記第２の回路ブロックに出力し、前記第２の動作モードにおいて前記第１の位相調整クロックを前記動作クロックとして前記第２の回路ブロックに出力することを特徴とするクロック生成方法。
【請求項１２】
請求項１１において、
前記第１及び第２の動作モードにおいて、前記第１の回路ブロックに対して前記第１のクロックを出力することを特徴とするクロック生成方法。
【請求項１３】
第１の動作モードにおいて第１のクロックに同期して動作する第１の回路ブロックと第２のクロックに同期して動作する第２の回路ブロックとに対し、第２の動作モードにおいて動作クロックを生成するクロック生成方法であって、
前記第２のクロックが供給される第２のクロックラインより遅延量が小さい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックを生成する位相調整ステップと、
前記第１の動作モードにおいて前記位相調整ステップで位相が調整される前記第１のクロックの入力を停止するクロック停止制御ステップとを含み、
前記第１の動作モードにおいて、前記第１のクロックを前記第１の回路ブロックに出力すると共に、前記第２のクロックを前記第２の回路ブロックに出力し、
前記第２の動作モードにおいて、前記第１の位相調整クロックを前記第１の回路ブロックに出力すると共に、前記位相調整回路に入力されるクロックを前記第２の回路ブロックに出力することを特徴とするクロック生成方法。
【請求項１４】
請求項１１乃至１３のいずれかにおいて、
前記位相調整ステップが、
前記第１のクロックを所与の時間だけ遅延させることを特徴とするクロック生成方法。
【請求項１５】
請求項１１乃至１４のいずれかにおいて、
前記第１の動作モードが、通常動作モードであり、
前記第２の動作モードが、前記第１及び第２の回路ブロックをテストするためのテストモードであることを特徴とするクロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成装置、集積回路装置、電子機器及びクロック生成方法等に関する。
【背景技術】
【０００２】
近年の高集積化技術の進歩により、集積回路装置には、より多くの機能を実現することが求められている。そのため、集積回路装置は、所定の機能を実現する回路ブロックを複数備えることで、複数の機能を実現するようになっている。この場合、回路ブロック毎に周波数や位相が異なるクロックに同期して動作することが多く、互いに非同期で動作する回路ブロックが集積回路装置に集積化されることになる。
【０００３】
このような集積化回路装置をテストする場合、回路ブロック毎に、各回路ブロック固有のクロックを与えてテストする方法がある。この方法では、回路ブロック毎にテスト用のクロックを生成して回路ブロック毎にテストするため、回路ブロック毎に設けられるテスト用回路が増大し、テスト時間が長くなるという問題がある。
【０００４】
これに対して、集積回路装置に搭載される複数の回路ブロックで共通のテストクロックを与えて、集積回路装置全体で一気にテストする方法がある。この方法では、回路ブロック毎に追加されるテスト用回路を最小限に留め、テスト時間を短縮できる。このような集積回路装置のテストを行うための構成については、例えば特許文献１に開示されている。
【０００５】
特許文献１には、２種類以上のクロックバッファツリーのクロックをテスト時においてセレクタにより単一のテストクロックに切り替える際に、該セレクタの前段において遅延させることでスキャンパスのタイミング調整を行う構成が開示されている。
【０００６】
【特許文献１】特開２０００−２６６８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１では、テスト時以外の通常動作時においても、セレクタの前段においてテストクロックを遅延させる手段が動作してしまい、通常動作時における消費電力の増大を招くという問題がある。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、互いに異なるクロックで動作する回路ブロックを単一のテストクロックでテストする場合であっても、通常動作時において低消費電力化を図るクロック生成装置、集積回路装置、電子機器及びクロック生成方法を提供できる。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、第１の動作モードにおいて第１のクロックに同期して動作する第１の回路ブロックと第２のクロックに同期して動作する第２の回路ブロックとに対し、第２の動作モードにおいて動作クロックを生成するクロック生成装置であって、前記第２のクロックが供給される第２のクロックラインより遅延量が大きい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックを生成する位相調整回路と、前記第１の動作モードにおいて前記位相調整回路への前記第１のクロックの入力を停止するクロック停止制御回路とを含み、前記第１の動作モードにおいて前記第２のクロックを前記第２の回路ブロックに出力し、前記第２の動作モードにおいて前記第１の位相調整クロックを前記動作クロックとして前記第２の回路ブロックに出力するクロック生成装置に関係する。
【００１０】
本発明においては、第１の動作モードにおいて互いに非同期のクロックで動作する第１及び第２の回路ブロックを第２の動作モードにおいて単一の動作クロックで動作させる場合に、位相調整回路により、第２のクロックが供給される第２のクロックラインより遅延量が大きい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックが生成される。そして、第２の動作モードでは、この第１の位相調整クロックを動作クロックとして第２の回路ブロックに供給することができる。従って、第２の動作モードでは、第１のクロックに基づいて生成される単一の動作クロックにより、第１及び第２の回路ブロックを動作させることができる。このとき、第２の動作モードで第１のクロックの位相調整を行った位相調整回路への入力を、第１の動作モードにおいてクロック停止制御回路により位相調整回路へのクロック入力を停止するようにしたので、互いに非同期で第１及び第２の回路ブロックが動作する第１の動作モードにおいて位相調整回路の動作を停止させて無駄な電力消費を削減し、低消費電力化を図ることができるようになる。
【００１１】
また本発明に係るクロック生成装置では、前記第１及び第２の動作モードにおいて、前記第１の回路ブロックに対して前記第１のクロックを出力することができる。
【００１２】
本発明によれば、上記の効果に加えて、第１の動作モードでは、互いに非同期で第１及び第２の回路ブロックを動作させ、第２の動作モードでは、第１のクロックに基づいて生成される単一の動作クロックにより、第１及び第２の回路ブロックを動作させることができる。
【００１３】
また本発明に係るクロック生成装置では、動作モードに応じて、前記第２のクロック又は前記第１の位相調整クロックを前記第２の回路ブロックに出力する第１の選択出力回路を含むことができる。
【００１４】
本発明によれば、簡素な構成で、上記の効果を奏するクロック生成装置を提供できるようになる。
【００１５】
また本発明は、第１の動作モードにおいて第１のクロックに同期して動作する第１の回路ブロックと第２のクロックに同期して動作する第２の回路ブロックとに対し、第２の動作モードにおいて動作クロックを生成するクロック生成装置であって、前記第２のクロックが供給される第２のクロックラインより遅延量が小さい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックを生成する位相調整回路と、前記第１の動作モードにおいて前記位相調整回路への前記第１のクロックの入力を停止するクロック停止制御回路とを含み、前記第１の動作モードにおいて、前記第１のクロックを前記第１の回路ブロックに出力すると共に、前記第２のクロックを前記第２の回路ブロックに出力し、前記第２の動作モードにおいて、前記第１の位相調整クロックを前記第１の回路ブロックに出力すると共に、前記位相調整回路に入力されるクロックを前記第２の回路ブロックに出力するクロック生成装置に関係する。
【００１６】
本発明においては、第１の動作モードにおいて互いに非同期のクロックで動作する第１及び第２の回路ブロックを第２の動作モードにおいて単一の動作クロックで動作させる場合に、位相調整回路により、第２のクロックが供給される第２のクロックラインより遅延量が小さい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックが生成される。そして、第２の動作モードでは、この第１の位相調整クロックを動作クロックとして第１の回路ブロックに供給し、位相調整回路に入力されるクロックを第２の回路ブロックに供給することができる。従って、第２の動作モードでは、第１のクロックに基づいて生成される単一の動作クロックにより、第１及び第２の回路ブロックを動作させることができる。このとき、第２の動作モードで第１のクロックの位相調整を行った位相調整回路への入力を、第１の動作モードにおいてクロック停止制御回路により位相調整回路へのクロック入力を停止するようにしたので、互いに非同期で第１及び第２の回路ブロックが動作する第１の動作モードにおいて位相調整回路の動作を停止させて無駄な電力消費を削減し、低消費電力化を図ることができるようになる。
【００１７】
また本発明に係るクロック生成装置では、前記第１の動作モードにおいて前記第１のクロックを前記第１の回路ブロックに出力すると共に、前記第２の動作モードにおいて前記第１の位相調整クロックを前記第１の回路ブロックに出力する第１の選択出力回路と、前記第１の動作モードにおいて前記第２のクロックを前記第２の回路ブロックに出力すると共に、前記第２の動作モードにおいて前記位相調整回路に入力されるクロックを前記第２の回路ブロックに出力する第２の選択出力回路とを含むことができる。
【００１８】
本発明によれば、簡素な構成で、上記の効果を奏するクロック生成装置を提供できるようになる。
【００１９】
また本発明に係るクロック生成装置では、前記位相調整回路が、遅延素子により構成されてもよい。
【００２０】
本発明によれば、簡素な構成で位相調整を行うことができ、低コストで上記の効果を奏するクロック生成装置を提供できるようになる。
【００２１】
また本発明に係るクロック生成装置では、前記第１の動作モードが、通常動作モードであり、前記第２の動作モードが、前記第１及び第２の回路ブロックをテストするためのテストモードであってもよい。
【００２２】
本発明によれば、通常動作モードにおいて、互いに非同期で第１及び第２の回路ブロックを動作させ、テストモードにおいて、第１のクロックに基づいて生成される単一の動作クロックにより、第１及び第２の回路ブロックを動作させることができる。
【００２３】
また本発明は、上記のいずれか記載のクロック生成装置と、前記第１の動作モードにおいて前記クロック生成装置から前記第１のクロックが供給される第１の回路ブロックと、前記第１の動作モードにおいて前記クロック生成装置から前記第２のクロックが供給される第２の回路ブロックとを含み、前記第１及び第２の回路ブロックは、前記第２の動作モードにおいて前記クロック生成装置から前記第１のクロックを基準とした動作クロックが供給される集積回路装置に関係する。
【００２４】
本発明によれば、互いに異なるクロックで動作する回路ブロックを単一のテストクロックでテストする場合であっても、通常動作時において低消費電力化を図る集積回路装置を提供できるようになる。
【００２５】
また本発明に係る集積回路装置では、前記第１のクロックに同期して前記第１の回路ブロックからのデータが設定され、前記第２のクロックに同期して該データを前記第２の回路ブロックに出力すると共に、前記第２のクロックに同期して前記第２の回路ブロックからのデータが設定され、前記第１のクロックに同期して該データを前記第１の回路ブロックに出力する非同期インターフェース回路を含むことができる。
【００２６】
本発明によれば、上記の効果に加えて、第１の動作モードにおいて、互いに非同期の第１及び第２のクロックにより動作する第１及び第２の回路ブロック間のデータの送受信を確実に行う集積回路装置に提供できるようになる。
【００２７】
また本発明は、上記記載の集積回路装置を含む電子機器に関係する。
【００２８】
本発明によれば、複数の機能を実現するために互いに異なるクロックで動作する回路ブロックを単一のテストクロックでテストする場合であっても、通常動作時において低消費電力化を図る電子機器を提供できるようになる。
【００２９】
また本発明は、第１の動作モードにおいて第１のクロックに同期して動作する第１の回路ブロックと第２のクロックに同期して動作する第２の回路ブロックとに対し、第２の動作モードにおいて動作クロックを生成するクロック生成方法であって、前記第２のクロックが供給される第２のクロックラインより遅延量が大きい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックを生成する位相調整ステップと、前記第１の動作モードにおいて前記位相調整ステップで位相が調整される前記第１のクロックの入力を停止するクロック停止制御ステップとを含み、前記第１の動作モードにおいて前記第２のクロックを前記第２の回路ブロックに出力し、前記第２の動作モードにおいて前記第１の位相調整クロックを前記動作クロックとして前記第２の回路ブロックに出力するクロック生成方法に関係する。
【００３０】
本発明においては、第１の動作モードにおいて互いに非同期のクロックで動作する第１及び第２の回路ブロックを第２の動作モードにおいて単一の動作クロックで動作させる場合に、位相調整ステップにおいて、第２のクロックが供給される第２のクロックラインより遅延量が大きい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックが生成される。そして、第２の動作モードでは、この第１の位相調整クロックを動作クロックとして第２の回路ブロックに供給することができる。従って、第２の動作モードでは、第１のクロックに基づいて生成される単一の動作クロックにより、第１及び第２の回路ブロックを動作させることができる。このとき、第２の動作モードにおいて位相調整ステップで位相が調整されるクロックを、クロック停止制御ステップにおいて、第１の動作モードで停止するようにしたので、互いに非同期で第１及び第２の回路ブロックが動作する第１の動作モードにおいて無駄な電力消費を削減し、低消費電力化を図ることができるようになる。
【００３１】
また本発明に係るクロック生成方法では、前記第１及び第２の動作モードにおいて、前記第１の回路ブロックに対して前記第１のクロックを出力することができる。
【００３２】
本発明によれば、上記の効果に加えて、第１の動作モードでは、互いに非同期で第１及び第２の回路ブロックを動作させ、第２の動作モードでは、第１のクロックに基づいて生成される単一の動作クロックにより、第１及び第２の回路ブロックを動作させることができる。
【００３３】
また本発明は、第１の動作モードにおいて第１のクロックに同期して動作する第１の回路ブロックと第２のクロックに同期して動作する第２の回路ブロックとに対し、第２の動作モードにおいて動作クロックを生成するクロック生成方法であって、前記第２のクロックが供給される第２のクロックラインより遅延量が小さい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックを生成する位相調整ステップと、前記第１の動作モードにおいて前記位相調整ステップで位相が調整される前記第１のクロックの入力を停止するクロック停止制御ステップとを含み、前記第１の動作モードにおいて、前記第１のクロックを前記第１の回路ブロックに出力すると共に、前記第２のクロックを前記第２の回路ブロックに出力し、前記第２の動作モードにおいて、前記第１の位相調整クロックを前記第１の回路ブロックに出力すると共に、前記位相調整回路に入力されるクロックを前記第２の回路ブロックに出力するクロック生成方法に関係する。
【００３４】
本発明においては、第１の動作モードにおいて互いに非同期のクロックで動作する第１及び第２の回路ブロックを第２の動作モードにおいて単一の動作クロックで動作させる場合に、位相調整ステップにおいて、第２のクロックが供給される第２のクロックラインより遅延量が小さい第１のクロックラインに供給される第１のクロックの位相を調整して第１の位相調整クロックが生成される。そして、第２の動作モードでは、この第１の位相調整クロックを動作クロックとして第１の回路ブロックに供給し、位相が調整されるクロックを第２の回路ブロックに供給することができる。従って、第２の動作モードでは、第１のクロックに基づいて生成される単一の動作クロックにより、第１及び第２の回路ブロックを動作させることができる。このとき、第２の動作モードで位相が調整されるクロックを、クロック停止制御ステップにおいて、第１の動作モードにおいて停止するようにしたので、互いに非同期で第１及び第２の回路ブロックが動作する第１の動作モードにおいて位相調整回路の動作を停止させて無駄な電力消費を削減し、低消費電力化を図ることができるようになる。
【００３５】
また本発明に係るクロック生成方法では、前記位相調整ステップが、前記第１のクロックを所与の時間だけ遅延させてもよい。
【００３６】
本発明によれば、簡素な方法で、上記の効果を奏するクロック生成方法を提供できるようになる。
【００３７】
また本発明に係るクロック生成方法では、前記第１の動作モードが、通常動作モードであり、前記第２の動作モードが、前記第１及び第２の回路ブロックをテストするためのテストモードであってもよい。
【００３８】
本発明によれば、通常動作モードにおいて、互いに非同期で第１及び第２の回路ブロックを動作させ、テストモードにおいて、第１のクロックに基づいて生成される単一の動作クロックにより、第１及び第２の回路ブロックを動作させることができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００４０】
以下では、本発明に係る集積回路装置が２つの回路ブロックを含む例について説明するが、本発明に係る集積回路装置が３以上の回路ブロックを含んでもよい。
【００４１】
〔実施形態１〕
図１に、本発明に係る実施形態１における集積回路装置の構成例のブロック図を示す。
【００４２】
集積回路装置１００は、クロック生成回路（クロック生成装置）１０と、第１の回路ブロック３０と、第２の回路ブロック５０と、非同期インターフェース回路７０とを含む。クロック生成回路１０は、第１の回路ブロック３０及び第２の回路ブロック５０に対し、通常動作モード（第１の動作モード）における動作クロックと、テストモード（第２の動作モード）における動作クロックを供給する。集積回路装置１００では、図示しない制御レジスタへの制御データの設定、又は図示しないテスト端子への電圧設定により、テスト制御信号ＴＭが変化し、該テスト制御信号ＴＭにより集積回路装置１００の動作モードが指定されるようになっている。
【００４３】
第１の回路ブロック３０は、複数のフリップフロップ（Flip-Flop：以下、ＦＦと略す）を有する順序回路であり、通常動作モードにおいて動作クロックとしての第１のクロックＣＬＫ１に同期して動作する。第２の回路ブロック５０もまた、複数のＦＦを有する順序回路であり、通常動作モードにおいて動作クロックとしての第２のクロックＣＬＫ２に同期して動作する。ここで、第１及び第２のクロックＣＬＫ１、ＣＬＫ２は、互いに位相又は周波数が異なるクロックであり、第１及び第２の回路ブロック３０、５０は互いに非同期で動作するようになっている。
【００４４】
更に、実施形態１では、第１の回路ブロック３０が含むＦＦの数が、第２の回路ブロック５０が含むＦＦの数より多いものとする。このとき、第１のクロックＣＬＫ１が供給される第１のクロックラインに挿入されるクロックバッファの数が、第２のクロックＣＬＫ２が供給される第２のクロックラインに挿入されるクロックバッファの数より多くなり、第１のクロックラインの遅延量は第２のクロックラインの遅延量より大きくなる。
【００４５】
非同期インターフェース回路７０は、第１及び第２の回路ブロック３０、５０間のデータの送受信インターフェース処理を行い、第１の回路ブロック３０で生成された信号（データ）を第２の回路ブロック５０に正常に送ったり、第２の回路ブロック５０で生成された信号（データ）を第１の回路ブロック３０に正常に送ったりする制御を行う。
【００４６】
図２に、図１の非同期インターフェース回路７０の構成例のブロック図を示す。図２において、図１と同一部分には同一符号を付し、適宜説明を省略する。
【００４７】
非同期インターフェース回路７０は、ＦＦ７２、７４、７６、７８を含む。ＦＦ７２、７４のクロック入力には、第１の回路ブロック３０の動作クロックである第１のクロックＣＬＫ１（或いは、１又は複数のクロックバッファにより第１のクロックＣＬＫ１をバッファリングしたクロック）が入力される。ＦＦ７６、７８のクロック入力には、第２の回路ブロック５０の動作クロックである第２のクロックＣＬＫ２（或いは、１又は複数のクロックバッファにより第２のクロックＣＬＫ２をバッファリングしたクロック）が入力される。ＦＦ７４には、第２の回路ブロック５０の出力データＤＩ２が入力され、ＦＦ７４の出力データはＦＦ７２に入力される。ＦＦ７２の出力データＤＯ１が、第１の回路ブロック３０に入力される。ＦＦ７６には、第１の回路ブロック３０の出力データＤＩ１が入力され、ＦＦ７６の出力データはＦＦ７８に入力される。ＦＦ７８の出力データＤＯ２が、第２の回路ブロック５０に入力される。
【００４８】
このような構成において、非同期インターフェース回路７０は、第１のクロックＣＬＫ１に同期して、第２の回路ブロック５０の出力データＤＩ２がＦＦ７４に取り込まれると、次の第１のクロックＣＬＫ１に同期して、ＦＦ７２が、ＦＦ７４に取り込まれたデータを保持し、保持データを出力データＤＯ１として出力する。同様に、非同期インターフェース回路７０は、第２のクロックＣＬＫ２に同期して、第１の回路ブロック３０の出力データＤＩ１がＦＦ７６に取り込まれると、次の第２のクロックＣＬＫ２に同期して、ＦＦ７８が、ＦＦ７６に取り込まれたデータを保持し、保持データを出力データＤＯ２として出力する。
【００４９】
即ち、非同期インターフェース回路７０は、第１のクロックＣＬＫ１に同期して第１の回路ブロック３０からのデータが設定され、第２のクロックＣＬＫ２に同期して該データを第２の回路ブロック５０に出力すると共に、第２のクロックＣＬＫ２に同期して第２の回路ブロック５０からのデータが設定され、第１のクロックＣＬＫ１に同期して該データを第１の回路ブロック３０に出力する。
【００５０】
このような非同期インターフェース回路７０により、互いに非同期の第１及び第２のクロックＣＬＫ１、ＣＬＫ２により動作する第１及び第２の回路ブロック３０、５０間のデータの送受信を確実に行うことができるようになる。
【００５１】
このような構成を有する集積回路装置１００において、クロック生成回路１０は、テストモードにおいて第１のクロックＣＬＫ１を基準とした共通の動作クロックとしてのテストクロックを、第１及び第２の回路ブロック３０、５０に対して供給できるようになっている。そして、テストモードにおいて、第１及び第２の回路ブロック３０、５０では、例えばこのテストクロックを用いたスキャンテストにより動作検証が行われる。この際、各回路ブロックのＦＦのホールドタイム違反を解消するために、第１及び第２の回路ブロックのＦＦ間のスキュー調整を行う必要がある。そこで、クロック生成回路１０において、遅延量の小さい第２の回路ブロック５０側に、位相調整回路が挿入される。
【００５２】
クロック生成回路１０は、位相調整回路としての遅延素子１２と、セレクタ（第１の選択出力回路）ＳＥＬ１と、クロック停止制御回路としてのＡＮＤ回路１４とを含む。ＡＮＤ回路１４には、テスト制御信号ＴＭと第１のクロックＣＬＫ１とが入力され、停止制御後のクロックＣＬＫ１Ｓが遅延素子１２への入力クロックとして出力される。遅延素子１２は、ＡＮＤ回路１４による停止制御後のクロックＣＬＫ１Ｓを、所定の時間だけ遅延させて、遅延クロック（第１の位相調整クロック）を生成する。セレクタＳＥＬ１は、テスト制御信号ＴＭに応じて、遅延素子１２からの遅延クロック又は第２のクロックＣＬＫ２を選択出力する。
【００５３】
より具体的には、セレクタＳＥＬ１は、テスト制御信号ＴＭにより通常動作モードが指定されたとき、第２のクロックＣＬＫ２を第２の回路ブロック５０に出力し、テスト制御信号ＴＭによりテストモードが指定されたとき、遅延クロックを第２の回路ブロック５０に出力する。テスト制御信号ＴＭによりテストモードが指定されたとき、ＡＮＤ回路１４が第１のクロックＣＬＫ１をマスクすることにより停止制御を行うことができ、遅延素子１２への入力クロックとその出力である遅延クロックの動作を停止させることができる。
【００５４】
一方、クロック生成回路１０は、テストモード及び通常動作モードにおいて、第１の回路ブロック３０に対して第１のクロックＣＬＫ１を出力する。
【００５５】
図３に、図１のクロック生成回路１０の動作例のタイミング図を示す。
【００５６】
テスト制御信号ＴＭがＨレベルのとき、集積回路装置１００は、テストモードで動作し、テスト制御信号ＴＭがＬレベルのとき、集積回路装置１００は、通常動作モードで動作する。例えば、図３に示すように第１及び第２のクロックＣＬＫ１、ＣＬＫ２が互いに位相が異なり、且つ周波数が異なるものとする。このとき、ＡＮＤ回路１４の出力は、第１のクロックＣＬＫ１とほぼ同一タイミングで動作するクロックＣＬＫ１Ｓを生成する。遅延素子１２は、このクロックＣＬＫ１Ｓに対し所与の時間Δｄ１だけ遅延させた遅延クロックを生成する。
【００５７】
テストモードでは、クロック生成回路１０は、第１のクロックＣＬＫ１をそのまま第１の回路ブロック３０に出力する。また、クロック生成回路１０では、セレクタＳＥＬ１が、遅延素子１２によって生成された遅延クロックを、クロックＣＬＫ２Ｓとして第２の回路ブロック５０に出力する。
【００５８】
通常動作モードでは、クロック生成回路１０は、第１のクロックＣＬＫ１をそのまま第１の回路ブロック３０に出力する。また、クロック生成回路１０では、ＡＮＤ回路１４により第１のクロックＣＬＫ１がマスクされて、クロックＣＬＫ１ＳはＬレベルに固定される。これにより、遅延素子１２が動作せず、電流消費を削減できるようになる。このとき、セレクタＳＥＬ１は、第２のクロックＣＬＫ２を、クロックＣＬＫ２Ｓとして第２の回路ブロック５０に出力する。
【００５９】
図４に、図３のテストモードにおいて第１及び第２の回路ブロック３０、５０にて行われるスキャンテストの説明図を示す。図４において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【００６０】
図４において、第１の回路ブロック３０は、第１〜第Ｎ（Ｎは２以上の整数）のＦＦ３０１〜３０Ｎを有し、第２の回路ブロック５０は、第１〜第Ｍ（Ｍは２以上の整数、Ｍ＜Ｎ）のＦＦ５０１〜５０Ｍを有するものとする。更に、第１の回路ブロック３０は、第１〜第ＮのＦＦ３０１〜３０Ｎを構成する各ＦＦの間に挿入された組み合わせ回路３２１〜３２Ｎ−１を有する。第２の回路ブロック５０は、第１〜第ＭのＦＦ５０１〜５０Ｍを構成する各ＦＦの間に挿入された組み合わせ回路５２１〜５２Ｍ−１を有する。
【００６１】
テスト制御信号ＴＭがＬレベルのとき、第１〜第ＮのＦＦ３０１〜３０Ｎは、各ＦＦの前段の組み合わせ回路の処理結果を、第１のクロックＣＬＫ１に同期して取り込んでいく。第１〜第ＭのＦＦ５０１〜５０Ｍもまた、各ＦＦの前段の組み合わせ回路の処理結果を、第２のクロックＣＬＫ２に同期して取り込んでいく。
【００６２】
これに対して、テスト制御信号ＴＭがＨレベルのとき、第１〜第ＮのＦＦ３０１〜３０Ｎは、第１のクロックＣＬＫ１に同期してシリアル入力ＳＩをシフト動作で保持していく。第ＮのＦＦ３０Ｎの出力は、第１のＦＦ５０１のシリアル入力に接続されており、第１〜第ＭのＦＦ５０１〜５０Ｍは、第１〜第ＮのＦＦ３０１〜３０Ｎのシフト動作後のデータを、第２のクロックＣＬＫ２に同期して順番に保持していく。テストモードでは、図４の第１及び第２のクロックＣＬＫ１、ＣＬＫ２は、上記の遅延素子１２によってスキュー調整された同一タイミングのクロックである。
【００６３】
こうして、各ＦＦにデータが設定されると、一旦、各ＦＦの前段の組み合わせ回路の処理結果を各ＦＦに取り込み、再び、シフト動作で各ＦＦの処理結果をシリアル出力する。これによって、シリアル入力されたデータに対する処理結果を、次のタイミングで保持した後、シリアル出力できるようになり、第１及び第２の回路ブロック３０、５０の動作検証が可能となる。
【００６４】
なお、図４の各ＦＦがテストモード入力端子を有し、該テストモード入力端子の設定状態に応じてテストモードと通常動作モードとの切り替えを実現できるが、図４では各ＦＦのテストモード入力端子の図示を省略している。
【００６５】
図５に、実施形態１におけるクロック生成回路１０により実現されるクロック生成方法の処理フローの一例を示す。
【００６６】
まず、テストモード設定ステップとして、クロック生成回路１０は、テスト制御信号ＴＭによりテストモードに設定される（ステップＳ１０）。その後、位相調整ステップとして、第１のクロックＣＬＫ１の位相を調整して第１の位相調整クロックを生成し、該第１の位相調整クロックをテストクロックとして、第２の回路ブロック５０に供給する（ステップＳ１２）。このとき、クロック生成回路１０は、第１のクロックＣＬＫ１をそのまま第１の回路ブロック３０に供給する。このステップＳ１２では、第２の回路ブロック５０に対しては、遅延素子１２を介してクロックを供給することにより、第１のクロックＣＬＫ１を基準としたテストクロックを第１及び第２の回路ブロック３０、５０に供給する。
【００６７】
次に、例えば図４で説明したように、スキャンテストを行い（ステップＳ１４）、テスト結果を収集する。このテストの結果、動作の不具合等が発見されたとき（ステップＳ１６：Ｎ）、一連の処理を終了する（エンド）。一方、ステップＳ１４のテストの結果、動作の不具合等が発見されなかったとき（ステップＳ１６：Ｙ）、クロック生成回路１０は、テスト制御信号ＴＭにより通常動作モードに設定される（ステップＳ１８）。
【００６８】
続いて、クロック生成回路１０は、クロック停止制御ステップとして、ステップＳ１２で位相が調整される第１のクロックＣＬＫ１の入力を停止する（ステップＳ２０）。即ち、図１では、第１のクロックＣＬＫ１が入力されるＡＮＤ回路１４により出力をマスクし、遅延素子１２に入力されるクロックを停止させる。これにより、通常動作モードでは、遅延素子１２は動作しなくなり、消費電力を削減できるようになる。
【００６９】
その後、クロック生成回路１０は、第１の回路ブロック３０に第１のクロックＣＬＫ１を出力し、第２の回路ブロック５０に第２のクロックＣＬＫ２を出力し（ステップＳ２２）、通常動作を行わせて（ステップＳ２４）、一連の処理を終了する（エンド）。
【００７０】
以上説明したように、実施形態１によれば、互いに位相又は周波数が異なるクロックで動作する複数の回路ブロックを有する集積回路装置を単一のクロックでテストする際に、複数の回路ブロックへのテスト用のクロックのスキュー調整のために挿入した遅延素子を、通常動作モードにおいて動作しないようにしたので、低消費電力化を図ることができるようになる。
【００７１】
実施形態１における集積回路装置１００は、マイクロコンピュータ等の種々の回路装置に適用することができる。
【００７２】
図６に、実施形態１における集積回路装置１００が適用されたマイクロコンピュータ２００の構成例の機能ブロック図を示す。
【００７３】
マイクロコンピュータ２００は、中央演算処理装置（Central Processing Unit：ＣＰＵ）２１０、ＲＯＭ（Read Only Memory）２１２、ＲＡＭ（Random Access Memory）２１４、第１及び第２の周辺回路２１６、２１８、Ｉ／Ｏ（Input/Output）ポート２２０、表示メモリ２２２、液晶駆動回路２２４、電源回路２２６、クロック生成回路２３０及びバス２４０を含む。これらの回路ブロックは、半導体基板（広義には基板、チップ）に形成される。ＣＰＵ２１０、ＲＯＭ２１２、ＲＡＭ２１４、第１及び第２の周辺回路２１６、２１８、Ｉ／Ｏポート２２０、表示メモリ２２２、液晶駆動回路２２４、及び電源回路２２６は、バス２４０を介し電気的に接続される。
【００７４】
マイクロコンピュータ２００は、外部端子群Ｐ１、Ｐ２を有する。外部端子群Ｐ１、Ｐ２は、それぞれ複数の端子により構成される。外部端子群Ｐ１、Ｐ２を構成する各端子は、当該端子に対応して設けられたＩ／Ｏ（Input/Output）回路と電気的に接続され半導体基板（チップ）上に形成されたパッドを有する。各パッドとこれに対応するＩＣ（Integrated Circuit）パッケージのピンとがボンディングワイヤを介して電気的に接続される。
【００７５】
ＣＰＵ２１０は、ＲＯＭ２１２又はＲＡＭ２１４に記憶されたプログラムをバス２４０を介して読み出し、該プログラムに対応した処理を実行することで、マイクロコンピュータ２００の全体の制御を司る。
【００７６】
ＲＯＭ２１２には、ＣＰＵ２１０のプログラム又は各種の制御データが予め記憶されており、ＣＰＵ２１０又は他の回路がバス２４０を介してＲＯＭ２１２からプログラム又は制御データを読み出す。
【００７７】
ＲＡＭ２１４には、ＣＰＵ２１０、第１及び第２の周辺回路２１６、２１８、及びＩ／Ｏポート２２０のワークエリアとして、データが一時的に格納されたり、表示メモリ２２２に格納される表示データが一時的に格納されたりする。
【００７８】
第１の周辺回路２１６は、例えば割り込みコントローラ、タイマ回路やウオッチドッグタイマにより構成され、バス２４０を介してＣＰＵ２１０により設定された条件で動作し、その動作結果をＣＰＵ２１０に通知することができるようになっている。
【００７９】
第２の周辺回路２１８は、例えばプログラマブルタイマやシリアルインターフェス回路により構成され、バス２４０を介してＣＰＵ２１０により設定された条件で動作し、Ｉ／Ｏポート２２０を経由して、外部端子群Ｐ２を介して信号が入力又は出力されるようになっている。
【００８０】
Ｉ／Ｏポート２２０は、汎用ポートとして機能し、外部端子群Ｐ２を構成する端子のいずれかを介して信号の入力や出力が行われる。
【００８１】
表示メモリ２２２には、ＣＰＵ２１０により生成された図示しない液晶表示パネル（広義には、液晶表示装置）の１画面分の表示データが記憶される。表示メモリ２２２に記憶された表示データは、液晶駆動回路２２４に送られる。外部端子群Ｐ１には、液晶表示パネルのコモン電極やセグメント電極が電気的に接続される。液晶駆動回路２２４は、ＣＰＵ２１０により設定された表示駆動条件で、外部端子群Ｐ１を介して液晶表示パネルを駆動する制御を行う。
【００８２】
電源回路２２６は、マイクロコンピュータ２００を構成する各回路ブロックの電源を生成する。この電源回路２２６は、バス２４０を介してＣＰＵ２１０により設定された条件で、各回路ブロックの電源電圧を生成する。
【００８３】
クロック生成回路２３０は、位相又は周波数が異なる複数種類のクロックを生成し、ＣＰＵ２１０、表示メモリ２２２、液晶駆動回路２２４、第１又は第２の周辺回路２１６、２１８、Ｉ／Ｏポート２２０に対し、例えば各回路ブロックに対応したクロックを供給する。
【００８４】
このようなマイクロコンピュータ２００は、ＲＯＭ２１２又はＲＡＭ２１４から読み出されたプログラムに従って生成した１画面の表示データを生成し、該表示データを表示メモリ２２２に格納する。そして、液晶駆動回路２２４は、表示メモリ２２２に格納された表示データを読み出し、該表示データ（画像信号）に対応した駆動信号を用いて、互いに交差する複数のコモン電極及び複数のセグメント電極を有するドットマトリクス型の液晶表示パネルを駆動する制御を行う。
【００８５】
図１のクロック生成回路１０の機能は、クロック生成回路２３０によって実現される。この場合、例えば第１の回路ブロック３０はＣＰＵ２１０に対応し、第２の回路ブロック５０は液晶駆動回路２２４に対応する。
【００８６】
従って、マイクロコンピュータ２００では、テストモードにおいて、各回路ブロック内のフリップフロップが縦列に接続されて、単一のテスト用のクロックを用いたスキャンテストを行うことができるようになっている。これにより、スキュー調整のために挿入した遅延素子が通常動作モードにおいて動作しないため、複数種類のクロックで動作可能な回路ブロックを単一のクロックでテストできる上に、無駄な電力消費を削減したマイクロコンピュータを提供できるようになる。
【００８７】
以上説明したマイクロコンピュータは、時計や携帯電話機等に代表される携帯型の電子機器に搭載することができる。
【００８８】
図７に、実施形態１における電子機器の構成例のブロック図を示す。
【００８９】
電子機器３００は、上記のマイクロコンピュータ２００と、液晶表示パネル４００とを含む。マイクロコンピュータ２００が有する液晶駆動回路２２４によって液晶表示パネル４００が駆動される。この構成を有する電子機器３００は、マイクロコンピュータ２００の電力消費が削減されるため、複雑な機能を有するマイクロコンピュータ２００が搭載されたとしても低消費電力化を図ることができる。
【００９０】
〔実施形態２〕
実施形態１では、第１の回路ブロック３０が含むＦＦの数が、第２の回路ブロック５０が含むＦＦの数より多い場合のクロック生成回路１０を例に説明したが、本発明はこれに限定されるものではない。
【００９１】
図８に、本発明に係る実施形態２における集積回路装置の構成例のブロック図を示す。図８において、図１と同一部分に同一符号を付し、適宜説明を省略する。
【００９２】
集積回路装置５００は、クロック生成回路（クロック生成装置）５１０と、第１の回路ブロック５３０と、第２の回路ブロック５５０と、非同期インターフェース回路７０とを含む。クロック生成回路５１０は、第１の回路ブロック５３０及び第２の回路ブロック５５０に対し、通常動作モード（第１の動作モード）における動作クロックと、テストモード（第２の動作モード）における動作クロックを供給する。集積回路装置５００では、図示しない制御レジスタへの制御データの設定、又は図示しないテスト端子への電圧設定により、テスト制御信号ＴＭが変化し、該テスト制御信号ＴＭにより集積回路装置５００の動作モードが指定されるようになっている。
【００９３】
第１の回路ブロック５３０は、複数のＦＦを有する順序回路であり、通常動作モードにおいて動作クロックとしての第１のクロックＣＬＫ１に同期して動作する。第２の回路ブロック５５０もまた、複数のＦＦを有する順序回路であり、通常動作モードにおいて動作クロックとしての第２のクロックＣＬＫ２に同期して動作する。ここで、第１及び第２のクロックＣＬＫ１、ＣＬＫ２は、互いに位相又は周波数が異なるクロックであり、第１及び第２の回路ブロック５３０、５５０は互いに非同期で動作するようになっている。
【００９４】
更に、実施形態２では、第１の回路ブロック５３０が含むＦＦの数が、第２の回路ブロック５５０が含むＦＦの数より少ないものとする。このとき、第１のクロックＣＬＫ１が供給される第１のクロックラインに挿入されるクロックバッファの数が、第２のクロックＣＬＫ２が供給される第２のクロックラインに挿入されるクロックバッファの数より少なくなり、第１のクロックラインの遅延量は第２のクロックラインの遅延量より小さくなる。
【００９５】
非同期インターフェース回路７０は、第１及び第２の回路ブロック５３０、５５０間のデータの送受信インターフェース処理を行い、第１の回路ブロック５３０で生成された信号（データ）を第２の回路ブロック５５０に正常に送ったり、第２の回路ブロック５５０で生成された信号（データ）を第１の回路ブロック５３０に正常に送ったりする制御を行う。このような非同期インターフェース回路７０は、図２に示す構成を有する。
【００９６】
即ち、非同期インターフェース回路７０は、第１のクロックＣＬＫ１に同期して第１の回路ブロック５３０からのデータが設定され、第２のクロックＣＬＫ２に同期して該データを第２の回路ブロック５５０に出力すると共に、第２のクロックＣＬＫ２に同期して第２の回路ブロック５５０からのデータが設定され、第１のクロックＣＬＫ１に同期して該データを第１の回路ブロック５３０に出力する。
【００９７】
このような非同期インターフェース回路７０により、互いに非同期の第１及び第２のクロックＣＬＫ１、ＣＬＫ２により動作する第１及び第２の回路ブロック５３０、５５０間のデータの送受信を確実に行うことができるようになる。
【００９８】
このような構成を有する集積回路装置５００において、クロック生成回路５１０は、テストモードにおいて第１のクロックＣＬＫ１を基準とした共通の動作クロックとしてのテストクロックを、第１及び第２の回路ブロック５３０、５５０に対して供給できるようになっている。そして、テストモードにおいて、第１及び第２の回路ブロック５３０、５５０では、例えばこのテストクロックを用いたスキャンテストにより動作検証が行われる。この際、各回路ブロックのＦＦのホールドタイム違反を解消するために、第１及び第２の回路ブロックのＦＦ間のスキュー調整を行う必要がある。そこで、クロック生成回路５１０において、遅延量の小さい第１の回路ブロック５３０側に、位相調整回路が挿入される。
【００９９】
クロック生成回路５１０は、位相調整回路としての遅延素子５１２と、セレクタ（第１の選択出力回路）ＳＥＬ１と、セレクタ（第２の選択出力回路）ＳＥＬ２と、クロック停止制御回路としてのＡＮＤ回路１４とを含む。ＡＮＤ回路１４には、テスト制御信号ＴＭと第１のクロックＣＬＫ１とが入力され、停止制御後のクロックＣＬＫ１Ｓが遅延素子５１２への入力クロックとして出力されると共に、セレクタＳＥＬ２に入力される。セレクタＳＥＬ２は、テスト制御信号ＴＭに応じて、停止制御後のクロックＣＬＫ１Ｓ又は第２のクロックＣＬＫ２を選択出力する。
【０１００】
一方、遅延素子５１２は、ＡＮＤ回路１４による停止制御後のクロックＣＬＫ１Ｓを、所定の時間だけ遅延させて、遅延クロック（第１の位相調整クロック）を生成する。遅延素子５１２により生成された遅延クロックは、セレクタＳＥＬ１に入力される。セレクタＳＥＬ１は、テスト制御信号ＴＭに応じて、遅延クロック又は第１のクロックＣＬＫ１を選択出力する。
【０１０１】
より具体的には、セレクタＳＥＬ１は、テスト制御信号ＴＭにより通常動作モードが指定されたとき、第１のクロックＣＬＫ１を第１の回路ブロック５３０に出力し、テスト制御信号ＴＭによりテストモードが指定されたとき、遅延クロックを第１の回路ブロック５３０に出力する。セレクタＳＥＬ２は、テスト制御信号ＴＭにより通常動作モードが指定されたとき、第２のクロックＣＬＫ２を第２の回路ブロック５５０に出力し、テスト制御信号ＴＭによりテストモードが指定されたとき、ＡＮＤ回路１４により停止制御されたクロックＣＬＫ１Ｓを第２の回路ブロック５５０に出力する。テスト制御信号ＴＭによりテストモードが指定されたとき、ＡＮＤ回路１４が第１のクロックＣＬＫ１をマスクすることにより停止制御を行うことができ、遅延素子５１２への入力クロックとその出力である遅延クロックの動作を停止させることができる。
【０１０２】
図９に、図８のクロック生成回路５１０の動作例のタイミング図を示す。
【０１０３】
テスト制御信号ＴＭがＨレベルのとき、集積回路装置５００は、テストモードで動作し、テスト制御信号ＴＭがＬレベルのとき、集積回路装置５００は、通常動作モードで動作する。例えば、図９に示すように第１及び第２のクロックＣＬＫ１、ＣＬＫ２が互いに位相が異なり、且つ周波数が異なるものとする。このとき、ＡＮＤ回路１４の出力は、第１のクロックＣＬＫ１とほぼ同一タイミングで動作するクロックＣＬＫ１Ｓを生成する。遅延素子５１２は、このクロックＣＬＫ１Ｓに対し所与の時間Δｄ２だけ遅延させた遅延クロックを生成する。
【０１０４】
テストモードでは、クロック生成回路５１０は、セレクタＳＥＬ１において、遅延素子５１２によって生成された遅延クロックを、クロックＣＬＫ１Ｔとして第１の回路ブロック５３０に対して出力する。また、クロック生成回路５１０は、セレクタＳＥＬ２において、ＡＮＤ回路１４の出力であるクロックＣＬＫ１Ｓを、クロックＣＬＫ２Ｓとして第２の回路ブロック５５０に対して出力する。
【０１０５】
通常動作モードでは、クロック生成回路５１０は、セレクタＳＥＬ１において、第１のクロックＣＬＫ１をクロックＣＬＫ１Ｔとして第１の回路ブロック５３０に出力する。また、クロック生成回路５１０は、セレクタＳＥＬ２において、第２のクロックＣＬＫ２をクロックＣＬＫ２Ｓとして第２の回路ブロック５５０に出力する。このとき、クロック生成回路５１０では、ＡＮＤ回路１４により第１のクロックＣＬＫ１がマスクされて、クロックＣＬＫ１ＳはＬレベルに固定される。これにより、遅延素子５１２が動作せず、電流消費を削減できるようになる。
【０１０６】
実施形態２では、テストモードにおいて、図４で説明したように実施形態１と同様にスキャンテストが行われる。但し、実施形態２では、図４の第１の回路ブロック内のＦＦの数が、第２の回路ブロック内のＦＦの数より多い（Ｎ＜Ｍ）。
【０１０７】
次に、実施形態２におけるクロック生成回路５１０により実現されるクロック生成方法の処理フローについて説明する。実施形態２におけるクロック生成方法は、図５と同様であるため、図示を省略する。
【０１０８】
まず、テストモード設定ステップとして、クロック生成回路５１０は、テスト制御信号ＴＭによりテストモードに設定される（ステップＳ１０）。その後、位相調整ステップとして、第１のクロックＣＬＫ１の位相を調整した第１の位相調整クロックをテストクロックとして、第１の回路ブロック５３０に供給し、第２の回路ブロック５５０に対しては、ＡＮＤ回路１４の出力であるクロックＣＬＫ１Ｓを供給する（ステップＳ１２）。このクロックＣＬＫ１Ｓは、第１のクロックＣＬＫ１とほぼ同一タイミングで変化する。このステップＳ１２では、第１の回路ブロック５５０に対しては、遅延素子５１２を介してクロックを供給することにより、第１のクロックＣＬＫ１を基準としたテストクロックを第１及び第２の回路ブロック５３０、５５０に供給する。
【０１０９】
次に、例えば図４で説明したように、スキャンテストを行い（ステップＳ１４）、テスト結果を収集する。このテストの結果、動作の不具合等が発見されたとき（ステップＳ１６：Ｎ）、一連の処理を終了する（エンド）。一方、ステップＳ１４のテストの結果、動作の不具合等が発見されなかったとき（ステップＳ１６：Ｙ）、クロック生成回路５１０は、テスト制御信号ＴＭにより通常動作モードに設定される（ステップＳ１８）。
【０１１０】
続いて、クロック生成回路５１０は、クロック停止制御ステップとして、ステップＳ１２で位相が調整される第１のクロックＣＬＫ１の入力を停止する（ステップＳ２０）。即ち、図８では、第１のクロックＣＬＫ１が入力されるＡＮＤ回路１４により出力をマスクし、遅延素子５１２に入力されるクロックを停止させる。これにより、通常動作モードでは、遅延素子５１２は動作しなくなり、消費電力を削減できるようになる。
【０１１１】
その後、クロック生成回路５１０は、第１の回路ブロック５３０に第１のクロックＣＬＫ１を出力し、第２の回路ブロック５５０に第２のクロックＣＬＫ２を出力し（ステップＳ２２）、通常動作を行わせて（ステップＳ２４）、一連の処理を終了する（エンド）。
【０１１２】
以上説明したように、実施形態２においても、実施形態１と同様に、複数の回路ブロックへのテスト用のクロックのスキュー調整のために挿入した遅延素子を、通常動作モードにおいて動作しないようにしたので、低消費電力化を図ることができるようになる。
【０１１３】
このような実施形態２における集積回路装置５００は、図６に示すマイクロコンピュータ等の種々の回路装置に適用することができる。この場合、図８のクロック生成回路５１０の機能は、図６のクロック生成回路２３０によって実現される。そして、例えば第１の回路ブロック５３０はＣＰＵ２１０に対応し、第２の回路ブロック５５０は液晶駆動回路２２４に対応する。
【０１１４】
更に、実施形態２における集積回路装置５００を含むマイクロコンピュータは、時計や携帯電話機等に代表される図７に示すような携帯型の電子機器に搭載することができることは言うまでもない。
【０１１５】
〔実施形態３〕
実施形態１又は実施形態２では、テストモードに設定された集積回路装置が、図４に示すようにスキャンテストにより動作検証が行われるものとして説明したが、本発明はこれに限定されるものではない。本発明に係る実施形態３における集積回路装置は、第１及び第２の回路ブロックがそれぞれメモリブロックを有し、テストモードに設定されたとき、いわゆるメモリＢＩＳＴ（Built In Self Test)により動作検証を行うものとする。
【０１１６】
図１０に、テストモードにおいて実施形態３における第１及び第２の回路ブロックにて行われるメモリＢＩＳＴの説明図を示す。
【０１１７】
実施形態３における集積回路装置６００は、実施形態１又は実施形態２におけるクロック生成回路（図示せず）と、第１の回路ブロック６３０と、第２の回路ブロック６５０と、実施形態１における非同期インターフェース回路（図示せず）とを含む。第１の回路ブロック６３０には、実施形態１又は実施形態２におけるクロック生成回路からのクロックが供給される。第２の回路ブロック６５０には、実施形態１又は実施形態２におけるクロック生成回路からのクロックが供給される。
【０１１８】
第１の回路ブロック６３０は、第１のクロックＣＬＫ１（又はクロックＣＬＫ１Ｔ）に同期してデータの書き込みや読み出しが行われるＲＡＭ６３２を含む。即ち、実施形態１又は実施形態２におけるクロック生成回路からのクロックが供給されるＲＡＭ６３２は、通常動作モードでは、第１のクロックＣＬＫ１に同期して書き込みや読み出しが行われる。
【０１１９】
第２の回路ブロック６５０は、クロックＣＬＫ２Ｓに同期してデータの書き込みや読み出しが行われるＲＡＭ６５２を含む。即ち、実施形態１又は実施形態２におけるクロック生成回路からのクロックが供給されるＲＡＭ６５２は、通常動作モードでは、第２のクロックＣＬＫ２に同期して書き込みや読み出しが行われる。
【０１２０】
更に、集積回路装置６００は、ＢＩＳＴコントローラ６６０と、遅延素子６６２と、バス６７０とを含む。遅延素子６６２には、クロックＣＬＫ１Ｓが入力され、クロックＣＬＫ１及びクロックＣＬＫ２Ｓとのスキューを調整したクロックを出力する。このスキュー調整後のクロックがＢＩＳＴコントローラ６６０に入力される。ＢＩＳＴコントローラ６６０は、クロックＣＬＫ１、クロックＣＬＫ２Ｓ及び遅延素子６６２からのクロックの位相が一致した状態で、テストモードにおいて、バス６７０を介してＲＡＭ６３２、６５２に順番にテストデータを書き込み、その後、書き込んだデータに対応した読み出しデータに基づいて、動作検証を行う。このＢＩＳＴコントローラ６６０は、その動作検証の結果を、検証結果信号Ｒｅｓとして出力することができるようになっている。そして、通常動作モードにおいて、ＢＩＳＴコントローラ６６０の動作が停止され、無駄な電力消費を削減できるようになる。
【０１２１】
実施形態３では、例えば図５のクロック生成方法の処理フローのステップＳ１４において、メモリＢＩＳＴにより動作検証が行われる。このような実施形態３における集積回路装置６００においても、実施形態１又は実施形態２と同様に、複数の回路ブロックへのテスト用のクロックのスキュー調整のために挿入した遅延素子を、通常動作モードにおいて動作しないようにしたので、低消費電力化を図ることができるようになる。
【０１２２】
また、実施形態３では、通常動作モードにおいて、ＢＩＳＴコントローラ６６０の動作が停止されるので、より一層の低消費電力化が可能となる。
【０１２３】
以上、本発明に係るクロック生成装置、集積回路装置、電子機器及びクロック生成方法を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１２４】
（１）上記の各実施形態では、互いに非同期で動作する複数の回路ブロックを単一のクロックでテストする際に挿入される位相調整回路として遅延素子を例に説明したが、本発明はこれに限定されるものではない。
【０１２５】
（２）上記の各実施形態では、互いに非同期で動作する複数の回路ブロックを単一のクロックでテストする際に、スキャンテスト又はメモリＢＩＳＴを例に説明したが、本発明はテスト方法に限定されるものではない。
【０１２６】
（３）上記の各実施形態では、集積回路装置が非同期インターフェース回路を備える例について説明したが、本発明はこれに限定されるものではなく、本発明に係る集積回路装置は非同期インターフェース回路を備えていなくてもよい。
【図面の簡単な説明】
【０１２７】
【図１】実施形態１における集積回路装置の構成例のブロック図。
【図２】図１の非同期インターフェース回路の構成例のブロック図。
【図３】図１のクロック生成回路の動作例のタイミング図。
【図４】図３のテストモードにおいて第１及び第２の回路ブロックにて行われるスキャンテストの説明図。
【図５】実施形態１におけるクロック生成回路により実現されるクロック生成方法の処理フローの一例を示す図。
【図６】実施形態１における集積回路装置が適用されたマイクロコンピュータの構成例の機能ブロック図。
【図７】実施形態１における電子機器の構成例のブロック図。
【図８】実施形態２における集積回路装置の構成例のブロック図。
【図９】図８のクロック生成回路の動作例のタイミング図。
【図１０】テストモードにおいて実施形態３における第１及び第２の回路ブロックにて行われるメモリＢＩＳＴの説明図。
【符号の説明】
【０１２８】
１０，２３０，５１０…クロック生成回路、  １２，５１２，６６２…遅延素子、
１４…ＡＮＤ回路、  ３０，５３０，６３０…第１の回路ブロック、
３０１〜３０Ｎ，５０１〜５０Ｍ，７２，７４，７６，７８…フリップフロップ、
３２１〜３２Ｎ−１，５２１〜５２Ｍ−１…組み合わせ回路、
５０，５５０，６５０…第２の回路ブロック、  ７０…非同期インターフェース回路、
１００，５００，６００…集積回路装置、  ２００…マイクロコンピュータ、
２１０…ＣＰＵ、  ２１２…ＲＯＭ、  ２１４，６３２，６５２…ＲＡＭ、
２１６…第１の周辺回路、  ２１８…第２の周辺回路、  ２２０…Ｉ／Ｏポート、
２２２…表示メモリ、  ２２４…液晶駆動回路、  ２２６…電源回路、
２４０，６７０…バス、  ３００…電子機器、  ４００…液晶表示パネル、
６６０…ＢＩＳＴコントローラ、  ＣＬＫ１…第１のクロック、
ＣＬＫ１Ｓ，ＣＬＫ１Ｔ，ＣＬＫ２Ｓ…クロック、  ＣＬＫ２…第２のクロック、
ＳＥＬ１，ＳＥＬ２…セレクタ、  ＴＭ…テスト制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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