(57)【要約】【課題】回路面積を小さく抑えたまま、入力が開放された状態にあっても、出力からの出力信号の発振の防止が図られたカレントモードロジックバッファ回路を提供する。【解決手段】ゲートに差動信号の入力を受けドレインから差動信号を出力する一対のＭＯＳトランジスタ１及びＭＯＳトランジスタ２と、ＭＯＳトランジスタ２のソースに一端が接続された抵抗１５と、ＭＯＳトランジスタ１のソースに直接に接続されるとともに抵抗１５の他端にドレインが接続されたＭＯＳトランジスタ３とを備えた。【選択図】        図１
2010141595.tif 000002
【特許請求の範囲】
【請求項１】
ゲートに差動信号の入力を受けドレインから差動信号を出力する一対のＭＯＳトランジスタと、
前記一対のＭＯＳトランジスタのうちの一方のＭＯＳトランジスタのソースに一端が接続された抵抗体と、
前記一対のＭＯＳトランジスタのうちの他方のＭＯＳトランジスタのソースに直接に接続されるとともに前記抵抗体の他端に接続され、前記一対のＭＯＳトランジスタのそれぞれを流れる電流の該一対のＭＯＳトランジスタについての合計の電流値を一定に保つ電流源とを有することを特徴とするカレントモードロジックバッファ回路。
【請求項２】
前記一方のＭＯＳトランジスタのゲートと前記他方のＭＯＳトランジスタのゲートとの間に抵抗体を有することを特徴とする請求項１記載のカレントモードロジックバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントモードロジックバッファ回路に関する。
【背景技術】
【０００２】
従来より高速小振幅信号伝送用の差動電流出力回路として、カレントモードロジックバッファ（Ｃｕｒｒｅｎｔ  ｍｏｄｅ  Ｌｏｇｉｃ  Ｂｕｆｆｅｒ）回路が知られている。
【０００３】
図４は、従来のカレントモードロジックバッファ回路の構成を示す図である。
【０００４】
図４に示すカレントモードロジックバッファ回路１００には、ゲートに差動入力信号ＩＮＮ，ＩＮＰが入力されドレインから差動出力信号ＯＵＴ，ＯＵＴＢが出力されるＮチャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳトランジスタ２と、ＮチャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳトランジスタ２のそれぞれのソースがドレインに接続されるとともにゲートに所定の電圧Ｖｂが印加されるＮチャネルＭＯＳトランジスタ３が備えられている。また、ＮチャネルＭＯＳトランジスタ３のソースはグランド（ＧＮＤ）に接地されている。
【０００５】
また、このカレントモードロジックバッファ回路１００には、電源電圧Ｖｄｄを有する電源とＮチャネルＭＯＳトランジスタ１のドレインとの間に接続された抵抗４と、該電源とＮチャネルＭＯＳトランジスタ２のドレインとの間に接続された抵抗５が備えられている。ここで、抵抗４及び抵抗５はともに同じ抵抗値Ｒ１を有する。
【０００６】
さらに、このカレントモードロジックバッファ回路１００には、ＮチャネルＭＯＳトランジスタ１のゲート，ドレインにそれぞれ接続された入力端子６，出力端子８が備えられている。
【０００７】
また、このカレントモードロジックバッファ回路１００には、ＮチャネルＭＯＳトランジスタ２のゲート，ドレインにそれぞれ接続された入力端子７，出力端子９が備えられている。
【０００８】
なお、ＮチャネルＭＯＳトランジスタ３は、このカレントモードロジックバッファ回路１００において電流源としての機能を有する。
【０００９】
このようなカレントモードロジックバッファ回路１００では、一対の入力端子６，７に供給される差動入力信号の電位差に応じて、一対の出力端子８，９から出力信号として差動電流が出力される。
【００１０】
また、このようなカレントモードロジックバッファ回路１００を備えたドライバ回路が、例えば、特許文献１に提案されている。
【００１１】
図４に示すカレントモードロジックバッファ回路１００においては、入力端子６，７が開放状態になった状態では、出力端子８，９からの出力信号ＯＵＴ，ＯＵＴＢが発振する恐れがある。
【００１２】
そこで、入力端子６，７が開放状態になっても、出力端子８，９からの出力信号ＯＵＴ，ＯＵＴＢの発振が抑えられたカレントモードロジックバッファ回路が知られている。
【００１３】
図５は、図４に示すカレントモードロジックバッファ回路とは異なる従来のカレントモードロジックバッファ回路の構成を示す図である。
【００１４】
図５に示すカレントモードロジックバッファ回路２００には、ＮチャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳトランジスタ２と、ＮチャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳトランジスタ２のそれぞれのソースがドレインに接続されるとともにゲートに所定の電圧Ｖｂが印加されるＮチャネルＭＯＳトランジスタ３が備えられている。ＮチャネルＭＯＳトランジスタ３のソースはグランド（ＧＮＤ）に接地されている。
【００１５】
また、このカレントモードロジックバッファ回路２００には、電源とＮチャネルＭＯＳトランジスタ１のドレインとの間に接続された抵抗４と、該電源とＮチャネルＭＯＳトランジスタ２のドレインとの間に接続された抵抗５が備えられている。
【００１６】
さらに、ＮチャネルＭＯＳトランジスタ１のドレインには出力端子８が備えられ、ＮチャネルＭＯＳトランジスタ２のドレインには出力端子９が備えられている。
【００１７】
なお、ＮチャネルＭＯＳトランジスタ３は、このカレントモードロジックバッファ回路２００において電流源としての機能を有する。
【００１８】
さらに、このカレントモードロジックバッファ回路２００には、ＮチャネルＭＯＳトランジスタ１のゲートに一端が接続され他端が入力端子６に接続されたキャパシタ１１と、キャパシタ１１の一端と電源電圧Ｖｄｄを有する電源との間に接続された抵抗１３と、一端がキャパシタ１１の一端に接続され他端が接地された抵抗１５とからなる高域通過フィルタが備えられている。
【００１９】
また、このカレントモードロジックバッファ回路２００には、ＮチャネルＭＯＳトランジスタ２のゲートに一端が接続され他端が入力端子７に接続されたキャパシタ１２と、キャパシタ１２の一端と電源との間に接続された抵抗１４と、一端がキャパシタ１２の一端に接続され他端が接地された抵抗１６とからなる高域通過フィルタが備えられている。
【００２０】
ここで、図５に示すキャパシタ１１及びキャパシタ１２は、同一の静電容量値を有する。また、図５に示す抵抗１３及び抵抗１４は同一の抵抗値を有する。さらに、図５に示す抵抗１５及び抵抗１６は互いに異なる抵抗値を有する。
【００２１】
このカレントモードロジックバッファ回路２００では、上述の高域通過フィルタによって、差動入力信号ＩＮＮ，ＩＮＰで表される入力コモンモード電圧に対して、抵抗１５及び抵抗１６の抵抗値差に応じた出力オフセット電圧が付加されるため、出力端子８，９からの出力信号ＯＵＴ，ＯＵＴＢが発振することを防止できる。
【特許文献１】特許第３３４４４０４号公報（第５−６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述のカレントモードロジックバッファ回路２００において、様々な周波数帯域における信号を扱う場合、上述の高域通過フィルタでは帯域に含まれる低い周波数成分を通す必要がある。即ち、大きな静電容量値を有するキャパシタ、及び大きな抵抗値を有する抵抗が必要になる。従って、大きな回路面積が必要であるという問題を抱えている。
【００２３】
また、上述のカレントモードロジックバッファ回路２００は、出力端子８，９からの出力信号ＯＵＴ，ＯＵＴＢの発振を防止することはできるものの、上記キャパシタの静電容量値、抵抗の抵抗値によって動作周波数の下限が定まるため、動作周波数の下限をさらに下げようとすると、回路面積もさらに大きくなってしまうという問題が発生する。
【００２４】
本発明は、上記事情に鑑み、回路面積を小さく抑えたまま、入力が開放された状態にあっても、出力からの出力信号の発振の防止が図られたカレントモードロジックバッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成する本発明のカレントモードロジックバッファ回路は、
ゲートに差動信号の入力を受けドレインから差動信号を出力する一対のＭＯＳトランジスタと、
上記一対のＭＯＳトランジスタのうちの一方のＭＯＳトランジスタのソースに一端が接続された抵抗体と、
上記一対のＭＯＳトランジスタのうちの他方のＭＯＳトランジスタのソースに直接に接続されるとともに上記抵抗体の他端に接続され、上記一対のＭＯＳトランジスタのそれぞれを流れる電流のその一対のＭＯＳトランジスタについての合計の電流値を一定に保つ電流源とを有することを特徴とする。
【００２６】
本発明のカレントモードロジックバッファ回路は、上記抵抗体により、同じ差動入力電位に対してソース電位に差を生じさせ、上記一対のＭＯＳトランジスタのそれぞれのＭＯＳトランジスタに流れる電流値に差を生じさせ、その電流値の差に基づいた出力オフセット電圧を生じさせることができる。
【００２７】
従って、入力が開放された状態にあっても、出力信号の発振を防止することができる。また、一対のＭＯＳトランジスタのうちの一方のＭＯＳトランジスタのソースに抵抗体を接続するのみで済むため、回路面積を小さく抑えることができる。
【００２８】
ここで、上記一方のＭＯＳトランジスタのゲートと上記他方のＭＯＳトランジスタのゲートとの間に抵抗体を有することが好ましい。
【００２９】
このようにすると、より安定した出力を得ることができる。
【発明の効果】
【００３０】
本発明によれば、回路面積を小さく抑えたまま、入力が開放された状態にあっても、出力信号の発振の防止が図られたカレントモードロジックバッファ回路を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下図面を参照して本発明のカレントモードロジックバッファ回路の実施の形態を説明する。
【００３２】
図１は、本発明の第１実施形態のカレントモードロジックバッファ回路の構成を示す図である。
【００３３】
図１に示すカレントモードロジックバッファ回路１０には、入力端子６，７を経由してゲートに差動入力信号ＩＮＮ，ＩＮＰが入力されドレインから出力端子８，９を経由して差動出力信号ＯＵＴ，ＯＵＴＢが出力されるＮチャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳトランジスタ２と、ＮチャネルＭＯＳトランジスタ２のソースに直接に一端が接続されていた抵抗１５と、ドレインに抵抗１５の他端とＮチャネルＭＯＳトランジスタ１のソースが接続されるとともにゲートに所定の電圧Ｖｂが印加されるＮチャネルＭＯＳトランジスタ３とが備えられている。ＮチャネルＭＯＳトランジスタ３のソースはグランド（ＧＮＤ）に接地されている。抵抗１５は本発明にいう抵抗体の一例に相当する。
【００３４】
なお、ＮチャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳトランジスタ２は、同じトランジスタサイズである。即ち、これらＮチャネルＭＯＳトランジスタ１，２のコンダクタンスｇｍは、ほぼ同じである。
【００３５】
また、このカレントモードロジックバッファ回路１０には、電源電圧Ｖｄｄを有する電源とＮチャネルＭＯＳトランジスタ１のドレインとの間に接続された抵抗４と、該電源とＮチャネルＭＯＳトランジスタ２のドレインとの間に接続された抵抗５が備えられている。これら、抵抗４及び抵抗５はともに同じ抵抗値Ｒ１を有する。
【００３６】
なお、ＮチャネルＭＯＳトランジスタ３は、このカレントモードロジックバッファ回路１０において、ＮチャネルＭＯＳトランジスタ１及びＮチャネルＭＯＳトランジスタ２のそれぞれを流れるドレイン電流の合計の電流値を一定に保つ電流源としての機能を有する。
【００３７】
例えば、このカレントモードロジックバッファ回路１０では、電流源であるＮチャネルＭＯＳトランジスタ３のドレイン電流の電流値ＩＤ１２は、ＮチャネルＭＯＳトランジスタ１を流れるドレイン電流値ｉｄ１とＮチャネルＭＯＳトランジスタ２を流れるドレイン電流値ｉｄ２の合計である（ＩＤ１２＝ｉｄ１＋ｉｄ２）。
【００３８】
ここで、カレントモードロジックバッファ回路１０における出力オフセット電圧について説明する。なお、ＮチャネルＭＯＳトランジスタ１のコンダクタンスｇｍ１及びＮチャネルＭＯＳトランジスタ２のコンダクタンスｇｍ２は、ほぼ同じであるために、便宜上、ｇｍ１≒ｇｍ２＝ｇｍとして説明する。
【００３９】
このカレントモードロジックバッファ回路１０では、ＮチャネルＭＯＳトランジスタ２のソースと電流源との間に、抵抗１５が接続されているため、ソース電位Ｖｓ２はソース電位Ｖｓ１より大きい（Ｖｓ２＞Ｖｓ１）。そのため、入力端子６の入力電位ｖ（ＩＮＮ）と入力端子７の入力電位ｖ（ＩＮＰ）が等しい場合に、ＮチャネルＭＯＳトランジスタ１のゲート，ソース間の電圧値Ｖｇｓ１がＮチャネルＭＯＳトランジスタ２のゲート，ソース間の電圧値Ｖｇｓ２より大きくなる（Ｖｇｓ１＞Ｖｇｓ２）。
【００４０】
この時、ＮチャネルＭＯＳトランジスタ１に流れるドレイン電流値ｉｄ１，ＮチャネルＭＯＳトランジスタ２に流れるドレイン電流値ｉｄ２は、以下の式で求められる。
ｉｄ１＝ｇｍ×Ｖｇｓ１    ………（式１）
ｉｄ２＝ｇｍ×Ｖｇｓ２    ………（式２）
よって、ＮチャネルＭＯＳトランジスタ１に流れるドレイン電流値ｉｄ１はＮチャネルＭＯＳトランジスタ２に流れるドレイン電流値ｉｄ２より大きい（ｉｄ１＞ｉｄ２）。
【００４１】
また、出力端子８における差動出力信号ＯＵＴの出力コモンモード電圧値Ｖｃｍ１，出力端子９における差動出力信号ＯＵＴＢの出力コモンモード電圧値Ｖｃｍ２は、以下の式で求められる。
Ｖｃｍ１＝Ｖｄｄ−Ｒ１×ｉｄ１    ………（式３）
Ｖｃｍ２＝Ｖｄｄ−Ｒ１×ｉｄ２    ………（式４）
上述のようにドレイン電流値ｉｄ１はドレイン電流値ｉｄ２より大きいため、式３及び式４によれば、出力コモンモード電圧値Ｖｃｍ１は出力コモンモード電圧値Ｖｃｍ２より小さい（Ｖｃｍ１＜Ｖｃｍ２）。さらに、出力コモンモード電圧値Ｖｃｍ１が出力コモンモード電圧値Ｖｃｍ２より小さいため、出力端子８と出力端子９との間に出力オフセット電圧が生じることになる。
【００４２】
以下、このカレントモードロジックバッファ回路１０の出力振幅を図２を参照して説明する。
【００４３】
図２は、図１に示すカレントモードロジックバッファ回路の、出力振幅を示す図である。なお、図２において、差動出力信号ＯＵＴの出力コモンモード電圧値，差動出力信号ＯＵＴＢの出力コモンモード電圧値は、それぞれ電圧値Ｖｃｍ１，電圧値Ｖｃｍ２である。また、出力端子８における差動出力信号ＯＵＴと出力端子９における差動出力信号ＯＵＴＢとの間の出力オフセット電圧値は電圧値Ｖｏｆｓｔである。
【００４４】
ここで、差動出力信号ＯＵＴの出力振幅Ｖ（ＯＵＴ），差動出力信号ＯＵＴＢの出力振幅Ｖ（ＯＵＴＢ）は以下の式で求められる。なお、入力端子６における差動入力信号ＩＮＮの入力振幅を入力振幅ΔＶｇｓ１、入力端子７における差動入力信号ＩＮＰの入力振幅を入力振幅ΔＶｇｓ２とする。
Ｖ（ＯＵＴ）＝Ｒ１×ｇｍ×ΔＶｇｓ１    ………（式５）
Ｖ（ＯＵＴＢ）＝Ｒ１×ｇｍ×ΔＶｇｓ２    ………（式６）
上述の式５及び式６において、入力振幅ΔＶｇｓ１と入力振幅ΔＶｇｓ２が等しい（ΔＶｇｓ１＝ΔＶｇｓ２）場合、出力振幅Ｖ（ＯＵＴ）は出力振幅Ｖ（ＯＵＴＢ）に等しくなる（Ｖ（ＯＵＴ）＝Ｖ（ＯＵＴＢ））。
【００４５】
なお、第１実施形態のカレントモードロジックバッファ回路１０では、本発明にいう一対のＭＯＳトランジスタとして、一対のＮチャネルＭＯＳトランジスタで説明したが、これに限られるものではなく、本発明にいう一対のＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであっても良い。
【００４６】
また、第１実施形態のカレントモードロジックバッファ回路１０では、本発明にいう抵抗体として、受動素子である抵抗の例で説明したが、これに限られるものではなく、本発明にいう抵抗体は、ＭＯＳトランジスタ等の能動素子であっても良い。
【００４７】
次に、本発明の第２実施形態について説明する。以下の第２実施形態の説明にあたっては、これまで説明してきた実施形態における各要素と同一の要素には同一の符号を付けて示し、前述の実施形態との相違点について説明する。
【００４８】
図３は、本発明の第２実施形態のカレントモードロジックバッファ回路の構成を示す図である。
【００４９】
図３に示すカレントモードロジックバッファ回路２０は、図１に示すカレントモードロジックバッファ回路１０と比較し、ＮチャネルＭＯＳトランジスタ１のゲートとＮチャネルＭＯＳトランジスタ２のゲートとの間に抵抗１６が接続されている。このようにすることにより、ＮチャネルＭＯＳトランジスタ１のゲートの電位とＮチャネルＭＯＳトランジスタ２のゲートの電位をより安定的に保つことができる。従って、入力端子６，７が開放状態にあるときに、より安定した出力が得られる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１実施形態のカレントモードロジックバッファ回路の構成を示す図である。
【図２】図１に示すカレントモードロジックバッファ回路の出力振幅を示す図である。
【図３】本発明の第２実施形態のカレントモードロジックバッファ回路の構成を示す図である。
【図４】従来のカレントモードロジックバッファ回路の構成を示す図である。
【図５】従来の、図４に示すカレントモードロジックバッファ回路とは異なるカレントモードロジックバッファ回路の構成を示す図である。
【符号の説明】
【００５１】
１，２，３    ＮチャネルＭＯＳトランジスタ
４，５，１５，１６    抵抗
６，７    入力端子
８，９    出力端子
１０，２０    カレントモードロジックバッファ回路
【図１】
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【図２】
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【図３】
2010141595.tif 000005
【図４】
2010141595.tif 000006
【図５】
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