(57)【要約】      （修正有）【課題】電気抵抗及び信号遅延を相対的に改善することができるボンドフィンガを採用した集積回路基板及び集積回路素子パッケージを提供する。【解決手段】表面に複数の導電性パッドを有する集積回路チップと、集積回路チップが搭載される印刷回路基板とを有し、印刷回路基板は、複数の導電性パッドに対応して互いに異なる第１及び第２高さを有して交互に配列される複数の第１及び第２導電性ボンドフィンガと、第１導電性ボンドフィンガ１１４を第２導電性ボンドフィンガ１１３と比べて相対的に高い高さを有するように支持する複数の第１絶縁支持体１１２とを含み、さらに、複数の導電性パッドの内の複数の第１導電性パッドと、対応する第１導電性ボンドフィンガとを各々電気的に接続する複数の第１電気接続体と、複数の導電性パッドの内の複数の第２導電性パッドと、対応する第２導電性ボンドフィンガとを各々電気的に接続する複数の第２電気接続体とを有する。【選択図】図３
2010130004.tif 000002
【特許請求の範囲】
【請求項１】
表面に複数の導電性パッドを有する集積回路チップと、
前記集積回路チップが搭載される印刷回路基板とを有し、
前記印刷回路基板は、前記複数の導電性パッドに対応して互いに異なる第１及び第２高さを有して交互に配列される複数の第１及び第２導電性ボンドフィンガと、
前記第１導電性ボンドフィンガを前記第２導電性ボンドフィンガと比べて相対的に高い高さを有するように支持する複数の第１絶縁支持体とを含み、
さらに、前記複数の導電性パッドの内の複数の第１導電性パッドと、対応する前記第１導電性ボンドフィンガとを各々電気的に接続する複数の第１電気接続体と、
前記複数の導電性パッドの内の複数の第２導電性パッドと、対応する前記第２導電性ボンドフィンガとを各々電気的に接続する複数の第２電気接続体とを有することを特徴とする集積回路基板。
【請求項２】
前記第２導電性ボンドフィンガのそれぞれは、対向する両側の少なくとも一部分に位置した前記複数の第１絶縁支持体の対によって限定されることを特徴とする請求項１に記載の集積回路基板。
【請求項３】
前記複数の第１及び第２電気接続体は、ワイヤ又はビームリードであることを特徴とする請求項１に記載の集積回路基板。
【請求項４】
前記複数の第１及び第２電気接続体は、等価長さを有することを特徴とする請求項３に記載の集積回路基板。
【請求項５】
前記集積回路チップは、前記印刷回路基板にフリップチップ実装法にて搭載され、前記複数の第１及び第２電気接続体はソルダーボンドであることを特徴とする請求項１に記載の集積回路基板。
【請求項６】
前記集積回路チップは、前記印刷回路基板の第１側面にフリップチップ実装法で搭載され、
前記印刷回路基板の前記第１側面は、交互に配列される前記第１及び第２導電性ボンドフィンガを含み、前記印刷回路基板の第２側面は複数の基板パッドを備え、該複数の基板パッドは貫通電極により前記第１及び第２導電性ボンドフィンガと電気的に接続されることを特徴とする請求項１に記載の集積回路基板。
【請求項７】
前記集積回路チップは、前記印刷回路基板の第１側面にソルダーボンドを用いたフリップチップ実装法で搭載され、前記ソルダーボンドは交互に配列された前記第１及び第２導電性ボンドフィンガと前記複数の導電性パッドとを電気的に接続させる役割をすることを特徴とする請求項１に記載の集積回路基板。
【請求項８】
表面に複数の第１導電性パッドを有する第１集積回路チップと、
前記第１集積回路チップ上に搭載され、表面に複数の第２導電性パッドを有する第２集積回路チップと、
前記第１及び第２集積回路チップが搭載される印刷回路基板とを有し、
前記印刷回路基板は、前記複数の第１導電性パッドに対応して互いに異なる第１及び第２高さを有して交互に配列される複数の第１及び第２導電性ボンドフィンガと、
前記複数の第２導電性パッドに対応して互いに異なる第３及び第４高さを有して交互に配列される複数の第３及び第４導電性ボンドフィンガと、
前記第１導電性ボンドフィンガを前記第２導電性ボンドフィンガと比べて相対的に高い高さを有するように支持する複数の第１絶縁支持体と、
前記第３導電性ボンドフィンガを前記第４導電性ボンドフィンガと比べて相対的に高い高さを有するように支持する複数の第２絶縁支持体とを含み、
さらに、前記複数の第１導電性パッドと、対応する前記第１導電性ボンドフィンガとを各々電気的に接続する複数の第１電気接続体と、
前記複数の第１導電性パッドと、対応する前記第２導電性ボンドフィンガとを各々電気的に接続する複数の第２電気接続体と、
前記複数の第２導電性パッドと、対応する前記第３導電性ボンドフィンガとを各々電気的に接続する複数の第３電気接続体と、
前記複数の第２導電性パッドと、対応する前記第４導電性ボンドフィンガとを各々電気的に接続する複数の第４電気接続体とを含むことを特徴とするマルチチップ集積回路素子パッケージ。
【請求項９】
前記印刷回路基板は、その第１表面上に提供される複数の基板パッドと、
前記印刷回路基板を貫通して前記第１、第２、第３、及び第４導電性ボンドフィンガの内の１つと前記複数の基板パッドの内の対応する１つとを電気的に接続する導電性ビアとを含むことを特徴とする請求項８に記載のマルチチップ集積回路素子パッケージ。
【請求項１０】
表面に複数の導電性パッドを有する第１集積回路チップと、
前記第１集積回路チップが搭載される印刷回路基板とを有し、
前記印刷回路基板は、対向する両側に位置した一対の絶縁支持体により限定される第１ボンドフィンガと、前記一対の絶縁支持体上に提供される一対の第２ボンドフィンガとを含み、
さらに、３つの近接した導電性ワイヤを有し、
前記導電性ワイヤの第１端は前記第１及び第２ボンドフィンガと接触し、前記導電性ワイヤの第２端は前記第１集積回路チップの前記表面に提供された３つの近接パッドと接触することを特徴とする集積回路基板。
【請求項１１】
前記印刷回路基板上に提供される複数のソルダーボールをさらに有し、
前記複数のソルダーボールは、前記第１及び第２ボンドフィンガの各々と電気的に接続されることを特徴とする請求項１０に記載の集積回路基板。
【請求項１２】
前記複数のソルダーボールは、前記印刷回路基板と接触して前記第２ボンドフィンガと平らな境界面をなすことを特徴とする請求項１１に記載の集積回路基板。
【請求項１３】
前記第１ボンドフィンガは、前記第２ボンドフィンガの内の少なくとも１つに対して異なる幅を有することを特徴とする請求項１１に記載の集積回路基板。
【請求項１４】
前記第１集積回路チップに接合される複数の第２集積回路チップをさらに有することを特徴とする請求項１１に記載の集積回路基板。
【請求項１５】
前記複数の第２集積回路チップのうちの１つに提供されたパッドと前記複数の導電性パッド中の対応する１つとを電気的に接続する貫通電極をさらに有することを特徴とする請求項１４に記載の集積回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路基板及びマルチチップ集積回路素子パッケージに関し、特に、異なる高さを有して交互に配列されるボンドフィンガを内蔵した集積回路基板及びマルチチップ集積回路素子パッケージに関する。
【背景技術】
【０００２】
パッド（例えば、入／出力パッド）の二次元配列を有する集積回路チップは、公知のフリップチップボンディング技術（ｆｌｉｐ−ｃｈｉｐ  ｂｏｎｄｉｎｇ  ｔｅｃｈｎｉｑｕｅｓ）を用いて印刷回路基板に電気的に接続することができる。
このようなボンディング技術は、二次元配列を有するパッドそれぞれに接続されるソルダーバンプ（ｓｏｌｄｅｒ  ｂｕｍｐｓ）を採用することができる。
しかしながら、フリップチップボンディング技術を、すべてのチップと基板との接続に適用することは困難である。
例えば、周辺領域、あるいは他のコンタクト領域に沿って近接するように配列されるコンタクトパッドを有する集積回路チップに印刷回路基板を電気的に接続するためにはワイヤボンディング技術（ｗｉｒｅ  ｂｏｎｄｉｎｇ  ｔｅｃｈｎｉｑｕｅｓ）を用いることができる。
【０００３】
しかし、集積回路チップの集積度の増加に伴って、高集積度を支援するためにコンタクトパッド数も増やせなければならないので、隣接するコンタクトパッドとの間の間隔は減少することになる。その一方、隣接するコンタクトパッド間の間隔の減少は、隣接するコンタクトパッドに接触するワイヤボンド（ｗｉｒｅ  ｂｏｎｄｓ）間の漏電による素子不良を増やすことになるので、好ましくない。
素子の不良を低減するためには、互いに異なる長さのワイヤボンドが相対的に大きな間隔を有するコンタクトパッドとして用いられる。しかし、互いに異なる長さのワイヤボンドを用いると、同期化したデータ及び信号を送受信するパッドとの間に、不均一な信号遅延のような多様な問題点を引き起こし、上記チップの電気的特性を悪化させる原因となるという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０６−０４５４９７号公報
【特許文献２】特開平０６−１８１２７９号公報
【特許文献３】大韓民国特許第１０−０３３１０７３号明細書
【特許文献４】大韓民国特許出願公開第２０００−００７１７９５号明細書
【特許文献５】欧州特許第１０４９１６２号明細書
【特許文献６】米国特許第５７８７５７５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来のボンディング技術における問題点に鑑みてなされたものであって、本発明の目的は、電気抵抗及び信号遅延を相対的に改善することができるボンドフィンガを採用した集積回路基板及びマルチチップ集積回路素子パッケージを提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による集積回路基板は、表面に複数の導電性パッドを有する集積回路チップと、前記集積回路チップが搭載される印刷回路基板とを有し、前記印刷回路基板は、前記複数の導電性パッドに対応して互いに異なる第１及び第２高さを有して交互に配列される複数の第１及び第２導電性ボンドフィンガと、前記第１導電性ボンドフィンガを前記第２導電性ボンドフィンガと比べて相対的に高い高さを有するように支持する複数の第１絶縁支持体とを含み、さらに、前記複数の導電性パッドの内の複数の第１導電性パッドと、対応する前記第１導電性ボンドフィンガとを各々電気的に接続する複数の第１電気接続体と、前記複数の導電性パッドの内の複数の第２導電性パッドと、対応する前記第２導電性ボンドフィンガとを各々電気的に接続する複数の第２電気接続体とを有することを特徴とする。
【０００７】
前記第２導電性ボンドフィンガのそれぞれは、対向する両側の少なくとも一部分に位置した前記複数の第１絶縁支持体の対によって限定されることが好ましい。
前記複数の第１及び第２電気接続体は、ワイヤ又はビームリードであることが好ましい。
前記複数の第１及び第２電気接続体は、等価長さを有することが好ましい。
前記集積回路チップは、前記印刷回路基板にフリップチップ実装法にて搭載され、前記複数の第１及び第２電気接続体はソルダーボンドであることが好ましい。
前記集積回路チップは、前記印刷回路基板の第１側面にフリップチップ実装法で搭載され、前記印刷回路基板の前記第１側面は、交互に配列される前記第１及び第２導電性ボンドフィンガを含み、前記印刷回路基板の第２側面は複数の基板パッドを備え、該複数の基板パッドは貫通電極により前記第１及び第２導電性ボンドフィンガと電気的に接続されることが好ましい。
前記集積回路チップは、前記印刷回路基板の第１側面にソルダーボンドを用いたフリップチップ実装法で搭載され、前記ソルダーボンドは交互に配列された前記第１及び第２導電性ボンドフィンガと前記複数の導電性パッドとを電気的に接続させる役割をすることが好ましい。
【０００８】
上記目的を達成するためになされた本発明によるマルチチップ集積回路素子パッケージは、表面に複数の第１導電性パッドを有する第１集積回路チップと、前記第１集積回路チップ上に搭載され、表面に複数の第２導電性パッドを有する第２集積回路チップと、前記第１及び第２集積回路チップが搭載される印刷回路基板とを有し、前記印刷回路基板は、前記複数の第１導電性パッドに対応して互いに異なる第１及び第２高さを有して交互に配列される複数の第１及び第２導電性ボンドフィンガと、前記複数の第２導電性パッドに対応して互いに異なる第３及び第４高さを有して交互に配列される複数の第３及び第４導電性ボンドフィンガと、前記第１導電性ボンドフィンガを前記第２導電性ボンドフィンガと比べて相対的に高い高さを有するように支持する複数の第１絶縁支持体と、前記第３導電性ボンドフィンガを前記第４導電性ボンドフィンガと比べて相対的に高い高さを有するように支持する複数の第２絶縁支持体とを含み、さらに、前記複数の第１導電性パッドと、対応する前記第１導電性ボンドフィンガとを各々電気的に接続する複数の第１電気接続体と、前記複数の第１導電性パッドと、対応する前記第２導電性ボンドフィンガとを各々電気的に接続する複数の第２電気接続体と、前記複数の第２導電性パッドと、対応する前記第３導電性ボンドフィンガとを各々電気的に接続する複数の第３電気接続体と、前記複数の第２導電性パッドと、対応する前記第４導電性ボンドフィンガとを各々電気的に接続する複数の第４電気接続体とを含むことを特徴とする。
【０００９】
前記印刷回路基板は、その第１表面上に提供される複数の基板パッドと、前記印刷回路基板を貫通して前記第１、第２、第３、及び第４導電性ボンドフィンガの内の１つと前記複数の基板パッドの内の対応する１つとを電気的に接続する導電性ビアとを含むことが好ましい。
【００１０】
また、上記目的を達成するためになされた本発明による集積回路基板は、表面に複数の導電性パッドを有する第１集積回路チップと、前記第１集積回路チップが搭載される印刷回路基板とを有し、前記印刷回路基板は、対向する両側に位置した一対の絶縁支持体により限定される第１ボンドフィンガと、前記一対の絶縁支持体上に提供される一対の第２ボンドフィンガとを含み、さらに、３つの近接した導電性ワイヤを有し、前記導電性ワイヤの第１端は前記第１及び第２ボンドフィンガと接触し、前記導電性ワイヤの第２端は前記第１集積回路チップの前記表面に提供された３つの近接パッドと接触することを特徴とする。
【００１１】
前記印刷回路基板上に提供される複数のソルダーボールをさらに有し、前記複数のソルダーボールは、前記第１及び第２ボンドフィンガの各々と電気的に接続されることが好ましい。
前記複数のソルダーボールは、前記印刷回路基板と接触して前記第２ボンドフィンガと平らな境界面をなすことが好ましい。
前記第１ボンドフィンガは、前記第２ボンドフィンガの内の少なくとも１つに対して異なる幅を有することが好ましい。
前記第１集積回路チップに接合される複数の第２集積回路チップをさらに有することが好ましい。
前記複数の第２集積回路チップのうちの１つに提供されたパッドと前記複数の導電性パッド中の対応する１つとを電気的に接続する貫通電極をさらに有することが好ましい。
【発明の効果】
【００１２】
本発明に係る集積回路基板及びマルチチップ集積回路素子パッケージによれば、ボンドフィンガ領域に形成された第１ボンドフィンガ及び第１ボンドフィンガと異なる高さレベルに形成された第２ボンドフィンガを有する印刷回路基板が提供され、第１ボンドフィンガ及び第２ボンドフィンガは、１つずつ交互して配置される。
第１及び第２ボンドフィンガと半導体チップとの間に電気接続が形成されるとき、第１ボンドフィンガ及び第２ボンドフィンガは、印刷回路基板の段差に起因して電気的に隔離される。これにより、第１ボンドフィンガ及び第２ボンドフィンガ間の平面的距離を極端に縮小することができるという効果がある。
すなわち、第１ボンドフィンガ及び第２ボンドフィンガそれぞれの幅は、従来に比べて著しく増加させることができる。また、印刷回路基板の段差によって、電気接続の間隔も従来に比べて著しく増加させることができる。結果的に、第１ボンドフィンガ及び第２ボンドフィンガの配置効率を高めることで、優秀な電気的特性を有する半導体パッケージを実現することができるという効果がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態による集積回路チップパッケージの平面図である。
【図２】図１の切断線Ｉ−Ｉ’に沿った断面図である。
【図３】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図４】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図５】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図６】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図７】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図８】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図９】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図１０】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図１１】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図１２】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図１３】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図１４】図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
【図１５】本発明の他の実施形態による集積回路チップパッケージの断面図である。
【図１６】本発明の他の実施形態による集積回路基板の断面図である。
【図１７】本発明のさらに他の実施形態による集積回路基板の断面図である。
【図１８】本発明のさらに他の実施形態による複数の集積回路基板を有するメモリモジュールの平面図である。
【図１９】本発明のさらに他の実施形態による複数の集積回路基板を有するメモリモジュールの平面図である。
【図２０】図１９の切断線ＩＩ−ＩＩ’に沿った断面図である。
【図２１】本発明のさらに他の実施形態によるカード基板の平面図である。
【図２２】図２１の切断線ＩＩＩ−ＩＩＩ’に沿った断面図である。
【図２３】図１の集積回路チップパッケージの他の実施例による断面図である。
【発明を実施するための形態】
【００１４】
次に、本発明に係る集積回路基板及びマルチチップ集積回路素子パッケージを実施するための形態の具体例を図面を参照しながら説明する。
【００１５】
しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することもできる。したがって、ここに開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層または基板（ｓｕｂｓｔｒａｔｅ）の「上」にあると記載した場合、これは他の層または基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００１６】
図１は、本発明の第１の実施形態による集積回路チップパッケージの平面図であり、図２は図１の切断線Ｉ−Ｉ’に沿った断面図である。
本発明の第１の実施形態によれば、中央開口部１１０Ｈを有する印刷回路基板（ＰＣＢ）１１０は、接着層６により下部半導体チップ１１と結合される。下部半導体チップ１１は複数のチップパッド（ｃｈｉｐ  ｐａｄｓ）１３を備える。
【００１７】
例えば、チップパッド１３は、データパッド（ｄａｔａ  ｐａｄｓ）、または入／出力パッド（Ｉ／Ｏ  ｐａｄｓ）とすることができる。また、下部半導体チップ１１はモールディングコンパウンド（ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ）７で覆われて保護されている。図に示すように、モールディングコンパウンド７は、印刷回路基板１１０の下部表面を覆い、中央開口部１１０Ｈを埋めることができる。
【００１８】
印刷回路基板１１０は、上部表面に複数の基板パッド１１６を備える。
図に示すように、基板パッド１１６に電気的接続を提供するソルダーボール（ｓｏｌｄｅｒ  ｂａｌｌｓ）３が付着される。
本発明のいくつかの実施形態によれば、基板パッド１１６は、貫通電極（ｔｈｒｏｕｇｈ−ｂｏａｒｄ  ｅｌｅｃｔｒｉｃａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔｓ、図示せず）を経由して対応する導電性ボンドフィンガ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｃｏｎｄｕｃｔｉｖｅ  ｂｏｎｄｆｉｎｇｅｒｓ）１１３、１１４と電気的に接続される。
【００１９】
導電性ボンドフィンガ１１３、１１４は、各々、半導体チップ１１の上部表面に対して相対的に互いに異なる高さを有する。導電性ボンドフィンガ１１３、１１４は電気接続体５によりチップパッド１３と電気的に接続される。
図１５は、図１の集積回路チップパッケージの他の実施形態の断面図である。
図に示すように、電気接続体５はワイヤまたはビームリードとすることができる。例えば、図１５に示すように、図２のワイヤ５はビームリード５Ａに代替することができる。
【００２０】
そのほかに、電気接続体をソルダーボンド（ｓｏｌｄｅｒ  ｂｏｎｄｓ）とすることができる。ソルダーボンドについては後で詳しく説明する。
さらに図１を参照すると、導電性ボンドフィンガ１１３、１１４は、ボンドフィンガ領域（ｂｏｎｄ  ｆｉｎｇｅｒ  ｒｅｇｉｏｎｓ）１１０Ｒに、幅Ｗ１を有するように並んで配列される。導電性ボンドフィンガ１１３、１１４の長さはＬ１として表示する。
【００２１】
図３は、図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
図３に示すように、印刷回路基板１１０は、基礎表面１１１Ｓを有する支持基礎領域１１１及び支持基礎領域１１１から上方に突出した絶縁突出領域１１２を備える。
絶縁突出領域１１２は、基礎表面１１１Ｓに対して相対的に持ち上げられた位置にある上部表面１１２Ｓを備える。絶縁突出領域１１２は図１、図２の電気接続体５を電気的に閉じ込める（ｃｏｎｆｉｎｅｍｅｎｔ）効果を提供する。
【００２２】
電気接続体５は製造工程上で整列誤差が発生することもあって、電気的閉じ込めは隣接する電気接続体５間の電気的短絡（ｅｌｅｃｔｒｉｃａｌ  “ｓｈｏｒｔｓ”）を防止する役割をする。（下部）ボンドフィンガ１１３及び（上部）ボンドフィンガ１１４は、導電性金属膜（１２１〜１２４）の積層を備える。本発明のいくつかの実施例によれば、導電性金属膜（１２１〜１２４）は、銅（Ｃｕ）膜１２１、ニッケル（Ｎｉ）膜１２２、パラジウム（Ｐｄ）膜１２３、及びゴールド（Ａｕ）膜１２４で形成される。
図４〜図１４は、図３の導電性ボンドフィンガと異なる、図１のＥｆ部分の複数の導電性ボンドフィンガに対する本発明のいくつかの実施例を詳細に示す斜視図である。
図４に示すように、印刷回路基板１１０Ａの一部の領域に絶縁突出領域１１２Ａ及び支持基礎領域１１１を形成することができる。絶縁突出領域１１２Ａ上に上部ボンドフィンガ１１４Ａが提供され、支持基礎領域１１１上に下部ボンドフィンガ１１３が提供される。
【００２３】
図５に示すように、絶縁突出領域１１２Ａ及び１１２Ａ’は、図に示すのように交互にずらしたように配列される。
図６に示すように、絶縁突出領域１１２Ａ及び１１２Ａ”は支持基礎領域１１１の基礎表面１１１Ｓに関して相対的に互いに異なる高さを有するように形成されている。
図７に示すように、下部ボンドフィンガ１１３Ｂは上部ボンドフィンガ１１４Ａの前（半導体チップ方向）に位置することができ、隣接する絶縁突出領域１１２Ａとの間に側面ギャップを提供することができる。
【００２４】
図８に示すように、第１の下部ボンドフィンガ１１３Ｂはそれぞれの絶縁突出領域１１２Ａの前（半導体チップ方向）に提供され、第２の下部ボンドフィンガ１１３Ａは絶縁突出領域１１２Ａの隣接する対との間に限定される。
図９に示すように、支持基礎領域１１１は、基礎表面１１１Ｓ上に提供される複数の（下部）ボンドフィンガ１１３からさらに持ち上げられた基礎領域１１１Ａを備える。本実施例において、絶縁突出領域１１２Ａは持ち上げられた基礎領域１１１Ａ上に形成される。絶縁突出領域１１２Ａ、持ち上げられた基礎領域１１１Ａ及び支持基礎領域１１１は、変更した印刷回路基板１１０Ｂを構成することができる。
持ち上げられた基礎領域１１１Ａは第２の下部ボンドフィンガ１１３Ａが提供された上部表面１１１Ｓ’を備える。絶縁突出領域１１２Ａは上部ボンドフィンガ１１４Ａが提供された他の上部表面１１２Ｓを備える。
【００２５】
図１０は、図９の実施例と類似するものである。
図１０に示すように、第２の下部ボンドフィンガ１１３Ａ及び第１の下部ボンドフィンガ１１３Ｂは、互いに交互になるように配置される。
図１１及び図１２は、図１０の実施例と類似するものである。
図１１及び図１２に示すように、変更した印刷回路基板１１０Ｃは図１０の絶縁突出領域１１２Ａを省略した形状とすることができる。上部ボンドフィンガ１１４Ｂ、１１４Ｃは、持ち上げられた基礎領域１１１Ａに対して互い交互になるように配列され、互いに離隔するように形成される。
【００２６】
図１３は、図３の実施例と類似するものである。
図１３に示すように、印刷回路基板１１０’上に、互いに異なる幅を有して交互に突出する絶縁突出領域（ａｌｔｅｒｎａｔｉｎｇ  ｓｕｐｐｌｅｍｅｎｔａｒｙ  ｒｅｇｉｏｎｓ）１１２、１１２’、互いに異なる幅を有する上部ボンドフィンガ１１４、１１４’、及び互いに異なる幅を有する下部ボンドフィンガ１１３、１１３’が提供される。
図１４に示すように、支持基礎領域１１１及び絶縁突出領域１１２Ｇの格子配列（ｓｔａｇｇｅｒｅｄ  ａｒｒａｙ）は、変更した印刷回路基板１１０Ｇを構成することができる。この場合、基礎表面１１１Ｓ、上部表面１１２Ｓ上のそれぞれに対応して下部ボンドフィンガ１１３Ｇ及び上部ボンドフィンガ１１４Ｇが提供される。
【００２７】
図１６は、本発明の他の実施形態による集積回路基板の断面図である。
図１６を参照して、本発明の他の実施形態によるマルチチップ基板パッケージを説明する。
マルチチップ基板は下部ボンドフィンガ１１３及び上部ボンドフィンガ１１４を有する印刷回路基板１１０を備える。下部ボンドフィンガ１１３及び上部ボンドフィンガ１１４は、電気接続体１１７により対応する基板パッド１１６と電気的に接続される。基板パッド１１６上にソルダーボール３が提供される。ソルダーボール３は印刷回路基板１１０の下部表面に突出される。
【００２８】
マルチチップ基板はモールディングコンパウンド７により保護され、互いに積層された複数の半導体チップ１１、１１Ａを備える。半導体チップ１１、１１Ａは貫通電極１３Ｔにより互いに電気的に接続される。貫通電極１３Ｔのうちの一部は、対応するソルダー接続５Ｂにより上部ボンドフィンガ１１４と電気的に接続することができ、貫通電極１３Ｔのうちの他の部分は導電性スペーサ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｃｏｎｄｕｃｔｉｖｅ  ｓｐａｃｅｒｓ）５Ｃにより下部ボンドフィンガ１１３と電気的に接続される。
【００２９】
導電性スペーサ５Ｃはソルダーボンド５２で覆われた導電性プラグ５１を備える。下部及び上部ボンドフィンガ１１３、１１４を用いることは、隣接したフィンガ（ａｄｊａｃｅｎｔ  ｆｉｎｇｅｒｓ）との間に拡張された有効空間（ｌａｒｇｅｒ  ｅｆｆｅｃｔｉｖｅ  ｓｐａｃｉｎｇ）を提供することによって、ソルダー接続５Ｂやソルダーボンド５２の優秀な信頼性を得る効果を有する。拡張した有効空間は、例えば三次元の空間に起因することができる。
【００３０】
図１７は、本発明のさらに他の実施形態による集積回路基板であるマルチチップ基板パッケージの断面図である。
図１７に示すように、モールディングコンパウンド７に覆われていて、互いに積層した複数の集積回路チップ１１、１１Ａが提供される。集積回路チップ１１、１１Ａのそれぞれはチップパッド１３を備える。チップパッド１３はワイヤ接続５により互いに電気的に接続される。第１の印刷回路基板１１０及び第２の印刷回路基板１１０”は、両方ともに下部及び上部ボンドフィンガ１１３、１１４を備える。下部及び上部ボンドフィンガ１１３、１１４はワイヤ接続５、５’により対応するチップパッド１３と電気的に接続される。図に示すように、下部及び上部ボンドフィンガ１１３、１１４は貫通電極１１７により対応する基板パッド１１６と電気的に接続される。基板パッド１１６上にソルダーボール３が提供される。
【００３１】
図１８、図１９は、本発明のさらに他の実施形態による複数の集積回路基板を有するメモリモジュールの平面図である。
図１８及び図１９に示すように、入／出力端子２０５を有するモジュールボード２１０が提供される。
モジュールボード２１０上に、本発明の実施形態によって形成された複数の半導体パッケージ２０７、２０７’が装着される。
図１９のモジュールボード２１０は制御装置２０３を備えることができる。
【００３２】
図２０は、図１９の切断線ＩＩ−ＩＩ’による断面図である。
図２０に示すように、半導体パッケージ２０７は、モールディングコンパウンド７で覆われ、集積回路チップ１１が装着されたパッケージ基板３１０を備える。集積回路チップ１１は垂直配線１１７に接続されたソルダーボンド５Ｄを備える。図に示すように、垂直配線１１７は下部及び上部ボンドフィンガ１１３、１１４と電気的に接続される。このような電気接続はソルダー接続５Ｂ及び導電性スペーサ５Ｃにより提供される。導電性スペーサ５Ｃはソルダーボンド５２で覆われた導電性プラグ５１を備える。
【００３３】
図２１は本発明のさらに他の実施形態によるカード基板の平面図であり、図２２は図２１の切断線ＩＩＩ−ＩＩＩ’に沿った断面図である。
カード基板４１０は、外部端子４９３及び第１及び第２基板４６０、４７０を備える。第１及び第２基板４６０、４７０のそれぞれは、図に示すように下部及び上部ボンドフィンガ１１３、１１４を備える。図２２に示すように、外部端子４９３は内部配線４９２により対応する下部及び上部ボンドフィンガ１１３、１１４に接続することができる。図１６と同様に、電気的に接続された複数の集積回路チップ１１、１１Ａ及びモールディングコンパウンド７を提供することもできる。
【００３４】
図２３は、図１の集積回路チップパッケージのさらに他の実施例による断面図である。
図２３に示した集積回路チップ１１は、貫通電極１５を用いて電気的に相互接続された多重チップの垂直積層を構成する。図２３に示すように、集積回路チップ１１の垂直積層構造は接着層９を用いて互いに接合することができ、周辺を覆うモールディングコンパウンド７で保護される。各チップは対応するチップパッド１３を備える。本発明のいくつかの実施例によれば、貫通電極１５はチップパッド１３のうちの対応する個体を貫通することができる。
【００３５】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００３６】
３    ソルダーボール
５、５’    電気接続体（ワイヤ接続）
５Ａ    ビームリード
５Ｂ    ソルダー接続
５Ｃ    導電性スペーサ
５Ｄ    ソルダーボンド
６、９  接着層
７  モールディングコンパウンド
１１、１１Ａ    （下部）半導体チップ（集積回路チップ）
１３    チップパッド
１３Ｔ、１５    貫通電極
５１    導電性プラグ
５２    ソルダーボンド
１１０、１１０’、１１０”１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｇ  印刷回路基板
１１０Ｈ  中央開口部
１１０Ｒ  ボンドフィンガ領域
１１１    支持基礎領域
１１１Ａ    持ち上げられた基礎領域
１１１Ｓ    基礎表面
１１１Ｓ’、１１２Ｓ    上部表面
１１２、１１２’、１１２Ａ、１１２Ａ’、１１２Ａ”、１１２Ｇ    絶縁突出領域
１１３、１１３’、１１３Ａ、１１３Ｂ、１１３Ｇ    （下部）ボンドフィンガ
１１４、１１４’、１１４Ａ、１１４Ｂ、１１４Ｃ、１１４Ｇ    （上部）ボンドフィンガ
１１６    基板パッド
１１７    電気接続体（貫通電極、垂直配線）
１２１    導電性金属膜（Ｃｕ膜）
１２２    導電性金属膜（Ｎｉ膜）
１２３    導電性金属膜（Ｐｄ膜）
１２４    導電性金属膜（Ａｕ膜）
２０３    制御装置
２０５    入／出力端子
２０７、２０７’    半導体パッケージ
２１０    モジュールボード
３１０    パッケージ基板
４１０    カード基板
４６０、４７０    第１及び第２基板
４９２    内部配線
４９３    外部端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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