(57)【要約】      （修正有）【課題】第１導電型の半導体層とトンネルウィンドウが対向する第２導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。【解決手段】各メモリセルにおいて、半導体基板２の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。【選択図】図２
2010283110.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型の第１不純物拡散領域と、
前記半導体層の表層部に前記第１不純物拡散領域と間隔を空けて形成された第２導電型の第２不純物拡散領域と、
前記半導体層上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１不純物拡散領域と前記第２不純物拡散領域との間のチャネル領域および前記第２不純物拡散領域の一部に対向するフローティングゲートとを含み、
前記第１絶縁膜は、
前記第２不純物拡散領域の表面上に形成されたトンネルウィンドウと、
平面視で前記第２不純物拡散領域の全周縁を覆い隠し、前記半導体層の表面よりも前記半導体層の基層側に位置する部分を有する厚膜部と、
前記チャネル領域の表面上に形成され、前記チャネル領域を被覆し、前記厚膜部に連続するチャネル被覆部とを有している、半導体装置。
【請求項２】
前記チャネル被覆部の厚さは、前記トンネルウィンドウの厚さよりも大きく、前記厚膜部の厚さよりも小さい、請求項１に記載の半導体装置。
【請求項３】
前記厚膜部は、ＬＯＣＯＳ法により形成され、前記半導体層の表面上に隆起した部分を有している、請求項１または２に記載の半導体装置。
【請求項４】
前記厚膜部は、前記半導体層をその表面から掘り下げて形成された溝に埋設されており、平坦な表面を有している、請求項１または２に記載の半導体装置。
【請求項５】
前記フローティングゲート上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成されたコントロールゲートとをさらに含む、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体層の表層部に前記第１不純物拡散領域および前記第２不純物拡散領域と電気的に分離して形成され、第２導電型の不純物がドープされた不純物ドープ領域をさらに含み、
前記フローティングゲートは、前記不純物ドープ領域の一部と対向している、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項７】
第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型の第１不純物拡散領域と、
前記半導体層の表層部に前記第１不純物拡散領域と間隔を空けて形成された第２導電型の第２不純物拡散領域と、
前記半導体層上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第２不純物拡散領域の一部および前記第１不純物拡散領域と前記第２不純物拡散領域との間のチャネル領域に対向するフローティングゲートとを含み、
前記第１絶縁膜は、
前記第２不純物拡散領域の表面上に形成されたトンネルウィンドウと、
平面視で前記第２不純物拡散領域と前記チャネル領域との境界を覆い隠し、前記半導体層の表面よりも前記半導体層の基層側に位置する部分を有する厚膜部と、
前記チャネル領域の表面上に形成され、前記チャネル領域を被覆し、前記厚膜部に連続するチャネル被覆部とを有している、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲートを備える半導体装置に関する。
【背景技術】
【０００２】
フローティングゲートを備える不揮発性メモリの代表的なものとして、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。
図８は、従来のＥＥＰＲＯＭのメモリセルの模式的な断面図である。図８では、各部に対するハッチングの付与が省略されている。
ＥＥＰＲＯＭ１０１は、Ｐ型のシリコン基板１０２上に、複数のメモリセルを備えている。
【０００３】
各メモリセルにおいて、シリコン基板１０２の表層部には、Ｎ型のソース領域１０３およびドレイン領域１０４がそれらの間に間隔を空けて形成されている。
シリコン基板１０２上には、ゲート酸化膜１０５がソース領域１０３とドレイン領域１０４とに跨るように形成されている。ドレイン領域１０４上において、ゲート酸化膜１０５が部分的に除去されており、その除去された部分には、ゲート酸化膜１０５よりも小さい厚さを有するトンネルウィンドウ（トンネル酸化膜）１０６がゲート酸化膜１０５と一体的に形成されている。
【０００４】
ゲート酸化膜１０５上には、フローティングゲート１０７が積層されている。
フローティングゲート１０７上には、ゲート間絶縁膜１０８が積層されている。
ゲート間絶縁膜１０８上には、コントロールゲート１０９が積層されている。
メモリセルに対するデータの書き込み時には、ソース領域１０３の電位Ｖsおよびドレイン領域１０４の電位Ｖdが０Ｖとされる。そして、コントロールゲート１０９に、正のプログラム電圧が印加される。これにより、ドレイン領域１０４とコントロールゲート１０９との間に高電界が形成される。この高電界により、電子がドレイン領域１０４からトンネルウィンドウ１０６をＦＮ（Fowler-Nordheim）トンネルしてフローティングゲート１０７に注入され、データの書き込みが達成される。
【０００５】
メモリセルに対するデータの消去時には、ソース領域１０３がオープン状態とされ、コントロールゲート１７の電位Ｖcgが０Ｖとされる。そして、ドレイン領域１０４に正のプログラム電圧が印加される。これにより、ドレイン領域１０４とフローティングゲート１０７との間に高電界が形成される。この高電界により、フローティングゲート１０７からドレイン領域１０４に電子が引き抜かれ、データの消去が達成される。
【０００６】
フローティングゲート１０７に電子が蓄積されている状態と蓄積されていない状態とでは、ソース領域１０３とドレイン領域１０４との間を導通させる閾値電圧（ソース領域１０３とドレイン領域１０４との間を導通させるためにコントロールゲート１０９に印加されるべき電圧）が異なる。すなわち、閾値電圧は、フローティングゲート１０７に電子が蓄積されている状態では、相対的に高い電圧Ｖth(1)をとり、フローティングゲート１０７に電子が蓄積されていない状態では、相対的に低い電圧Ｖth(0)をとる。したがって、その閾値電圧の相違に基づいて、メモリセルにデータが書き込まれているか否かを判別することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０９−２４６４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
トンネルウィンドウ１０６は、電子が良好にトンネルするように、通常、１０ｎｍよりも小さい厚さに形成される。ところが、製造コストを削減するために、他のトランジスタのゲート絶縁膜とトンネルウィンドウ１０６とを同一の工程で形成することが要求される場合があり、この場合、トンネルウィンドウ１０６の厚さが通常よりも大きくなることがある。また、高温環境下でのメモリ保持特性を確保するために、トンネルウィンドウ１０６が通常よりも厚く形成される場合がある。
【０００９】
これらの場合、フローティングゲート１０７に対する電子の良好な注入および引き抜きを確保するために、プログラム電圧を通常よりも大きくしなければならない。プログラム電圧を大きくすると、図９に示すように、シリコン基板１０２の表層部とドレイン領域１０４の表層部との境界付近Ａなどで等電位線が密になる。そのため、シリコン基板１０２とドレイン領域１０４との接合耐圧を通常よりも上げなければならない。
【００１０】
たとえば、ドレイン領域１０４の不純物濃度を下げるとともに、ドレイン領域１０４の深さを大きくすることにより、シリコン基板１０２とドレイン領域１０４との接合耐圧を上げることができる。しかしながら、この手法では、ドレイン領域１０４の形成のために、不純物を通常よりもシリコン基板１０２の深くまで拡散させなければならず、高温かつ長時間の熱処理が必要となる。また、ドレイン領域１０４の深さが大きくなることにより、ＥＥＰＲＯＭ１０１のサイズの増大を招いてしまう。さらに、ドレイン領域１０４の不純物濃度を下げることは、フローティングゲート１０７に対する電子（キャリア）の注入効率を下げることになり、ＥＥＰＲＯＭ１０１のプログラム性能を大きく阻害するおそれがある。
【００１１】
本発明の目的は、そのような問題を生じることなく、半導体層とトンネルウィンドウが対向する不純物拡散領域（第２不純物拡散領域）との高い接合耐圧を得ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するための請求項１記載の半導体装置は、第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型の第１不純物拡散領域と、前記半導体層の表層部に前記第１不純物拡散領域と間隔を空けて形成された第２導電型の第２不純物拡散領域と、前記半導体層上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１不純物拡散領域と前記第２不純物拡散領域との間のチャネル領域および前記第２不純物拡散領域の一部に対向するフローティングゲートとを備えている。そして、前記第１絶縁膜は、前記第２不純物拡散領域の表面上に形成されたトンネルウィンドウと、平面視で前記第２不純物拡散領域の全周縁を覆い隠し、前記半導体層の表面よりも前記半導体層の基層側に位置する部分を有する厚膜部と、前記チャネル領域の表面上に形成され、前記チャネル領域を被覆し、前記厚膜部に連続するチャネル被覆部とを有している。
【００１３】
この半導体装置では、第２不純物拡散領域とフローティングゲートとの間に高電界が形成されることにより、トンネルウィンドウを介して、第２不純物拡散領域からフローティングゲートにキャリアが注入され、また、フローティングゲートから第２不純物拡散領域にキャリアが引き抜かれる。
第１絶縁膜には、厚膜部が形成されており、第２不純物拡散領域の全周縁は、厚膜部の直下に位置している。従来の半導体装置では、図８に示すように、第２不純物拡散領域に相当するドレイン領域１０４の全周縁上に位置するゲート酸化膜１０５は、シリコン基板１０２の表面上に形成され、シリコン基板１０２の表面よりもその基層側に位置する部分を有していない。これに対し、厚膜部は、半導体層の表面よりもその基層側に位置する部分を有している。そのため、厚膜部の厚さは、ゲート酸化膜１０５の厚さと比較して、少なくとも半導体層の表面よりもその基層側に位置する部分の厚さ分は大きい。これにより、第２不純物拡散領域とフローティングゲートおよび半導体層（ウェル領域）との間に高電界が形成されるときに、第２不純物拡散領域とチャネル領域との境界付近やフローティングゲートの端部付近において、電界の密度を小さくすることができる（等電位線の間隔を広げることができる）。その結果、半導体層と第２不純物拡散領域との高い接合耐圧を得ることができる。
【００１４】
第２不純物拡散領域の不純物濃度および深さが従来の半導体装置のドレイン領域の不純物濃度および深さと同じであっても、半導体層と第２不純物拡散領域との高い接合耐圧を得ることができるので、その高い接合耐圧を得るために、第２不純物拡散領域の不純物濃度および深さの調整が不要である。よって、それらの調整により生じる種々の問題を回避することができる。
【００１５】
請求項２に記載のように、前記チャネル被覆部の厚さは、前記トンネルウィンドウの厚さよりも大きく、前記厚膜部の厚さよりも小さいことが好ましい。
チャネル被覆部の厚さがトンネルウィンドウの厚さよりも大きいことにより、フローティングゲートから半導体層への不所望なキャリア抜けを防止することができる。また、チャネル被覆部の厚さが厚膜部の厚さよりも小さいことにより、チャネル領域にチャネルを形成するための閾値電圧が過大となるのを防止することができる。
【００１６】
請求項３に記載のように、前記厚膜部は、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成され、前記半導体層の表面上に隆起した部分を有していてもよい。
また、請求項４に記載のように、前記厚膜部は、前記半導体層をその表面から掘り下げて形成された溝に埋設されており、平坦な表面を有していてもよい。
請求項５に記載のように、前記半導体装置は、前記フローティングゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成されたコントロールゲートとをさらに備えていてもよい。
【００１７】
また、請求項６に記載のように、前記半導体装置は、前記半導体層の表層部に前記第１不純物拡散領域および前記第２不純物拡散領域と電気的に分離して形成され、第２導電型の不純物がドープされた不純物ドープ領域をさらに含み、前記フローティングゲートは、前記不純物ドープ領域の一部と対向していてもよい。
請求項７に記載の半導体装置は、第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型の第１不純物拡散領域と、前記半導体層の表層部に前記第１不純物拡散領域と間隔を空けて形成された第２導電型の第２不純物拡散領域と、前記半導体層上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、前記第２不純物拡散領域の一部および前記第１不純物拡散領域と前記第２不純物拡散領域との間のチャネル領域に対向するフローティングゲートとを備えている。そして、前記第１絶縁膜は、前記第２不純物拡散領域の表面上に形成されたトンネルウィンドウと、平面視で前記第２不純物拡散領域と前記チャネル領域との境界を覆い隠し、前記半導体層の表面よりも前記半導体層の基層側に位置する部分を有する厚膜部と、前記チャネル領域の表面上に形成され、前記チャネル領域を被覆し、前記厚膜部に連続するチャネル被覆部とを有している。
【００１８】
この半導体装置では、第２不純物拡散領域とフローティングゲートとの間に高電界が形成されることにより、トンネルウィンドウを介して、第２不純物拡散領域からフローティングゲートにキャリアが注入され、また、フローティングゲートから第２不純物拡散領域にキャリアが引き抜かれる。
第１絶縁膜には、厚膜部が形成されており、第２不純物拡散領域とチャネル領域との境界は、厚膜部の直下に位置している。
【００１９】
厚膜部は、半導体層の表面よりもその基層側に位置する部分を有している。そのため、厚膜部の厚さは、図８に示すゲート酸化膜１０５の厚さと比較して、半導体層の表面よりもその基層側に位置する部分の厚さ分だけ大きい。これにより、第２不純物拡散領域とフローティングゲートとの間に高電界が形成されるときに、第２不純物拡散領域とチャネル領域との境界付近における電界の密度を小さくすることができる（等電位線の間隔を広げることができる）。その結果、半導体層と第２不純物拡散領域との高い接合耐圧を得ることができる。
【００２０】
第２不純物拡散領域の不純物濃度および深さが従来の半導体装置のドレイン領域の不純物濃度および深さと同じであっても、半導体層と第２不純物拡散領域との高い接合耐圧を得ることができるので、その高い接合耐圧を得るために、第２不純物拡散領域の不純物濃度および深さの調整が不要である。よって、それらの調整により生じる種々の問題を回避することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の第１実施形態に係るＥＥＰＲＯＭの模式的な平面図である。
【図２】図２は、図１に示すＥＥＰＲＯＭの切断線II−IIにおける模式的な断面図である。
【図３Ａ】図３Ａは、図２に示す第１絶縁膜の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す模式的な断面図である。
【図４】図２に示す第２不純物拡散領域とチャネル領域との境界付近およびフローティングゲートの端部付近を拡大し、プログラム電圧の印加時の等電位線の状態を示す図解的な断面図である。
【図５】本発明の第２実施形態に係るＥＥＰＲＯＭの模式的な平面図である。
【図６】図６は、図５に示すＥＥＰＲＯＭの切断線VI−VIにおける模式的な断面図である。
【図７】図７は、本発明の第３実施形態に係るＥＥＰＲＯＭの模式的な断面図である。
【図８】図８は、従来のＥＥＰＲＯＭの模式的な断面図である。
【図９】図８に示すドレイン領域とチャネル領域との境界付近およびフローティングゲートの端部付近を拡大し、プログラム電圧の印加時の等電位線の状態を示す図解的な断面図である。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係るＥＥＰＲＯＭの模式的な平面図である。図２は、図１に示すＥＥＰＲＯＭの切断線II−IIにおける模式的な断面図である。図１では、各部に対するハッチングの付与が省略されている。
ＥＥＰＲＯＭ１は、半導体基板２を備えている。半導体基板２は、たとえば、シリコン（Ｓｉ）からなる。半導体基板２の表層部には、Ｐ型のウェル領域が選択的に形成されている。
【００２３】
ウェル領域には、複数のメモリセルが形成されている。複数のメモリセルは、たとえば、マトリクス状に配置されている。図１，２には、１つのメモリセルが示されている。
各メモリセルにおいて、半導体基板２（ウェル領域）の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。さらに、半導体基板２の表層部には、第２不純物拡散領域４に対して所定方向の一方側（第１不純物拡散領域３と反対側）に、第２不純物拡散領域４と間隔を空けて、Ｎ型の第３不純物拡散領域５が形成されている。
【００２４】
半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６は、酸化シリコン（ＳｉＯ２）からなる。第１絶縁膜６は、トンネルウィンドウ７、第１厚膜部８、連続部９、第１チャネル被覆部１０、第２チャネル被覆部１１および第２厚膜部１２を有している。
トンネルウィンドウ７は、第２不純物拡散領域４の表面上に形成されている。トンネルウィンドウ７は、たとえば、ウェル領域外に形成されるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート絶縁膜（図示せず）と同時に形成され、そのゲート絶縁膜と同じ厚さを有している。この実施形態では、トンネルウィンドウ７は、１３ｎｍのほぼ均一な厚さを有している。
【００２５】
第１厚膜部８は、トンネルウィンドウ７と微小な間隔を空けて形成され、平面視で第２不純物拡散領域４の全周縁を覆い隠している。これにより、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。また、第１厚膜部８は、ＬＯＣＯＳ法により形成され、半導体基板２の表面よりもその基層側に位置する部分８１と、半導体基板２の表面上に隆起した部分８２とを有している。この実施形態では、第１厚膜部８の厚さは、その厚さが最大となる部分で４００ｎｍ程度である。
【００２６】
連続部９は、トンネルウィンドウ７と第１厚膜部８との間において、第２不純物拡散領域４の表面上に平面視矩形状に形成され、トンネルウィンドウ７および第１厚膜部８に連続している。連続部９の厚さは、トンネルウィンドウ７の厚さよりも大きく、第１厚膜部８の厚さよりも小さい。この実施形態では、連続部９は、４４ｎｍのほぼ均一な厚さを有している。また、ＥＥＰＲＯＭ１が形成されている領域とは異なる領域には、比較的高耐圧のＭＯＳＦＥＴ（図示せず）が形成されており、連続部９は、ＥＥＰＲＯＭ１のために形成されるものではなく、そのＭＯＳＦＥＴを形成する際に形成されるものである。
【００２７】
第１チャネル被覆部１０は、第１不純物拡散領域３と第２不純物拡散領域４との間のチャネル領域１３の表面上に平面視矩形状に形成され、チャネル領域１３を被覆し、第１厚膜部８に連続している。第１チャネル被覆部１０は、連続部９と同時に形成され、連続部９と同じ厚さを有している。
第２チャネル被覆部１１は、第２不純物拡散領域４と第３不純物拡散領域５との間のチャネル領域１４の表面上に平面視矩形状に形成され、チャネル領域１４を被覆し、第１厚膜部８に連続している。第２チャネル被覆部１１は、連続部９および第１チャネル被覆部１０と同時に形成され、連続部９および第１チャネル被覆部１０と同じ厚さを有している。
【００２８】
そして、第１絶縁膜６において、トンネルウィンドウ７、第１厚膜部８、連続部９、第１チャネル被覆部１０および第２チャネル被覆部１１以外の部分は、第２厚膜部１２となっている。第２厚膜部１２は、ＬＯＣＯＳ法により、第１厚膜部８と同時に形成され、第１厚膜部８と一体をなしている。第３不純物拡散領域５の全周縁は、第２厚膜部１２の直下に位置している。
【００２９】
なお、図１において、トンネルウィンドウ７、第１厚膜部８および第２厚膜部１２以外の部分、つまり連続部９、第１チャネル被覆部１０、第２チャネル被覆部１１および第１絶縁膜６が形成されていない部分が破線で示されている。
第１絶縁膜６上には、第２不純物拡散領域４の一部およびチャネル領域１３と対向する領域に、フローティングゲート１５が形成されている。フローティングゲート１５は、たとえば、ドープトポリシリコン（不純物がドーピングされたポリシリコン）からなる。
【００３０】
フローティングゲート１５上には、第２絶縁膜１６が形成されている。第２絶縁膜１６は、たとえば、窒化シリコン膜を１対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜−窒化膜−酸化膜）構造を有している。
第２絶縁膜１６上には、コントロールゲート１７が形成されている。コントロールゲート１７は、たとえば、ドープトポリシリコンからなる。
【００３１】
これにより、各メモリセルは、第１不純物拡散領域３、第２不純物拡散領域４、トンネルウィンドウ７、第１厚膜部８、連続部９、第１チャネル被覆部１０、フローティングゲート１５、第２絶縁膜１６およびコントロールゲート１７からなるメモリトランジスタ１８を備えている。メモリトランジスタ１８において、第１不純物拡散領域３および第２不純物拡散領域４は、それぞれソース領域およびドレイン領域として機能する。
【００３２】
また、第１絶縁膜６上には、チャネル領域１４と対向する領域に、セレクトゲート１９が形成されている。具体的には、セレクトゲート１９は、第１厚膜部８と第２厚膜部１２とに跨り、第２チャネル被覆部１１の全域を被覆するように形成されている。セレクトゲート１９は、たとえば、ポリシリコンからなる。
これにより、各メモリセルは、第２不純物拡散領域４、第３不純物拡散領域５、第２チャネル被覆部１１およびセレクトゲート１９からなるセレクトトランジスタ２０を備えている。セレクトトランジスタ２０において、第２不純物拡散領域４および第３不純物拡散領域５は、それぞれソース領域およびドレイン領域として機能する。
【００３３】
また、半導体基板２上には、その全域に、図示しない層間絶縁膜が形成されている。図２に示すように、第１不純物拡散領域３および第３不純物拡散領域５上において、層間絶縁膜には、それぞれコンタクトプラグ２１，２２が厚さ方向に貫通して埋設されている。第１不純物拡散領域３および第３不純物拡散領域５には、それぞれコンタクトプラグ２１，２２を介して、層間絶縁膜上に形成される配線（図示せず）が電気的に接続されている。
【００３４】
メモリトランジスタ１８に対するデータの書き込み時には、メモリトランジスタ１８のソース領域（第１不純物拡散領域３）の電位Ｖsおよびセレクトトランジスタ２０のドレイン領域（第３不純物拡散領域５）の電位Ｖdが接地電位（０Ｖ）とされる。また、メモリトランジスタ１８のコントロールゲート１７およびセレクトトランジスタ２０のセレクトゲート１９に、正のプログラム電圧が印加される。これにより、セレクトトランジスタ２０がオンになり、メモリトランジスタ１８のドレイン領域（第２不純物拡散領域４）とコントロールゲート１７との間に高電界が形成される。この高電界が形成されると、電子が第２不純物拡散領域４からトンネルウィンドウ７をＦＮトンネルしてフローティングゲート１５に注入され、データの書き込みが達成される。
【００３５】
メモリトランジスタ１８に対するデータの消去時には、メモリトランジスタ１８のソース領域がオープン状態とされ、コントロールゲート１７の電位Ｖcgが接地電位（０Ｖ）とされる。また、セレクトトランジスタ２０のセレクトゲート１９およびドレイン領域（第３不純物拡散領域５）に、正のプログラム電圧が印加される。これにより、セレクトトランジスタ２０がオンになり、メモリトランジスタ１８のドレイン領域（第２不純物拡散領域４）に高電圧が印加され、フローティングゲート１５と第２不純物拡散領域４との間に高電界が形成される。この高電界が形成されると、フローティングゲート１５から第２不純物拡散領域４に電子が引き抜かれ、データの消去が達成される。
【００３６】
フローティングゲート１５に電子が蓄積されている状態と蓄積されていない状態とでは、メモリトランジスタ１８のソース領域とドレイン領域との間を導通させる閾値電圧（ソース領域とドレイン領域との間を導通させるためにコントロールゲート１７に印加されるべき電圧）が異なる。すなわち、閾値電圧は、フローティングゲート１５に電子が蓄積されている状態では、相対的に高い電圧Ｖth(1)をとり、フローティングゲート１５に電子が蓄積されていない状態では、相対的に低い電圧Ｖth(0)をとる。
【００３７】
メモリトランジスタ１８からのデータの読み出し時には、セレクトトランジスタ２０のセレクトゲート１９の電位Ｖsgおよびドレイン領域（第３不純物拡散領域５）の電位Ｖdがそれぞれ所定電位に制御されて、セレクトトランジスタ２０がオンにされる。そして、メモリトランジスタ１８のソース領域（第１不純物拡散領域３）の電位Ｖsが接地電位とされ、コントロールゲート１７に、電圧Ｖth(1)と電圧Ｖth(0)との中間値のセンス電圧が印加される。センス電圧の印加により、メモリトランジスタ１８のソース領域とドレイン領域との間に電流が流れれば、論理信号「１」を得ることができる。一方、センス電圧の印加により、メモリトランジスタ１８のソース領域とドレイン領域との間に電流が流れなければ、論理信号「０」を得ることができる。
【００３８】
図３Ａ〜３Ｄは、図２に示す第１絶縁膜の各製造工程における模式的な断面図である。
第１絶縁膜６の形成に先立ち、図３Ａに示すように、イオン注入法により、半導体基板２（ウェル領域）の表層部に、Ｎ型不純物（たとえば、ヒ素（Ａｓ））が選択的に注入される。そして、アニール処理が行われることにより、半導体基板２の表層部に、第１不純物拡散領域３、第２不純物拡散領域４および第３不純物拡散領域５が形成される。
【００３９】
その後、図３Ｂに示すように、まず、ＬＯＣＯＳ法により、半導体基板２の表面に、第１厚膜部８および第２厚膜部１２が形成される。この工程で、第１厚膜部８および第２厚膜部１２は、その厚さが最大となる部分で４００ｎｍの厚さにまで成長する。
次に、図３Ｃに示すように、熱酸化法により、半導体基板２の表面上に、連続部９、第１チャネル被覆部１０および第２チャネル被覆部１１が形成される。この工程で、連続部９、第１チャネル被覆部１０および第２チャネル被覆部１１は、３７ｎｍの厚さにまで成長する。
【００４０】
その後、フォトリソグラフィおよびエッチングにより、トンネルウィンドウ７を形成すべき部分から連続部９が選択的に除去される。そして、図３Ｄに示すように、連続部９の選択的な除去により露出した半導体基板２の表面上に、熱酸化法により、トンネルウィンドウ７がウェル領域外に形成されるＭＯＳＦＥＴのゲート絶縁膜（図示せず）とともに形成される。トンネルウィンドウ７の形成は、トンネルウィンドウ７の厚さが１３ｎｍに達するまで続けられる。この工程で、連続部９、第１チャネル被覆部１０および第２チャネル被覆部１１は、４４ｎｍの厚さにまで成長する。
【００４１】
以上のように、第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。
図８に示すように、従来のＥＥＰＲＯＭ１０１では、第２不純物拡散領域に相当するドレイン領域１０４の全周縁上に位置するゲート酸化膜１０５は、シリコン基板１０２の表面上に形成され、シリコン基板１０２の表面よりもその基層側に位置する部分を有していない。そのため、ドレイン領域１０４とフローティングゲート１０７およびシリコン基板１０２との間に高電界が形成されるときに、図９に示すように、シリコン基板１０２の表層部とドレイン領域１０４の表層部との境界付近Ａなどで等電位線が密になる。
【００４２】
これに対し、第１厚膜部８は、半導体基板２の表面よりもその基層側に位置する部分８１を有している。そのため、第１厚膜部８の厚さは、ゲート酸化膜１０５の厚さと比較して、少なくとも半導体基板２の表面よりもその基層側に位置する部分の厚さ分は大きい。これにより、図４に示すように、第２不純物拡散領域４とチャネル領域１４との境界付近Ａやフローティングゲート１５の端部付近Ｂにおいて、プログラム電圧の印加時（データの消去時）に形成される電界の密度を小さくすることができる（等電位線の間隔を広げることができる）。その結果、半導体基板２（ウェル領域）と第２不純物拡散領域４との高い接合耐圧を得ることができる。
【００４３】
第２不純物拡散領域４の不純物濃度および深さが従来のＥＥＰＲＯＭ１０１のドレイン領域１０４の不純物濃度および深さと同じであっても、半導体基板２と第２不純物拡散領域４との高い接合耐圧を得ることができるので、その高い接合耐圧を得るために、第２不純物拡散領域４の不純物濃度および深さの調整が不要である。よって、それらの調整により生じる種々の問題を回避することができる。
【００４４】
また。第１チャネル被覆部１０の厚さは、トンネルウィンドウ７の厚さよりも大きく、第１厚膜部８の厚さよりも小さい。第１チャネル被覆部１０の厚さがトンネルウィンドウ７の厚さよりも大きいことにより、フローティングゲート１５から半導体基板２への不所望なキャリア抜けを防止することができる。また、第１チャネル被覆部１０の厚さが第１厚膜部８の厚さよりも小さいことにより、チャネル領域１４にチャネルを形成するための閾値電圧（メモリトランジスタ１８の閾値電圧）が過大となるのを防止することができる。
【００４５】
なお、この実施形態では、第１厚膜部８が平面視で第２不純物拡散領域４の全周縁上を覆い隠すように形成されているとしたが、第１厚膜部８が平面視で第２不純物拡散領域４とチャネル領域１４との境界を少なくとも覆い隠すように形成されていれば、半導体基板２と第２不純物拡散領域４との高い接合耐圧を得ることができる。
図５は、本発明の第２実施形態に係るＥＥＰＲＯＭの模式的な平面図である。図６は、図５に示すＥＥＰＲＯＭの切断線VI−VIにおける模式的な断面図である。図６では、各部に対するハッチングの付与が省略されている。
【００４６】
図５，６において、それぞれ図１，２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図５，６に示す構造について、図１，２に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
図５，６に示すＥＥＰＲＯＭ５１は、図１に示す第２絶縁膜１６およびコントロールゲート１７を備えていない。
【００４７】
ＥＥＰＲＯＭ５１では、各メモリセルにおいて、コントロールゲート１７の代わりに、半導体基板２（ウェル領域）の表層部には、第１不純物拡散領域３に対して第２不純物拡散領域４と反対側に、Ｎ型の不純物ドープ領域５２が形成されている。ＥＥＰＲＯＭ５１では、不純物ドープ領域５２がコントロールゲートの役割を果たす。不純物ドープ領域５２の周縁は、第１厚膜部８および第２厚膜部１２と同時に形成されるフィールド酸化膜５３の下方に位置し、第１不純物拡散領域３、第２不純物拡散領域４および第３不純物拡散領域５と電気的に分離されている。不純物ドープ領域５２は、イオン注入法により、半導体基板２の表面におけるフィールド酸化膜５３により取り囲まれる部分から半導体基板２の表層部に、Ｎ型不純物をドーピングすることにより形成される。
【００４８】
また、不純物ドープ領域５２の一部上には、第２絶縁膜１６の代わりに、第３絶縁膜５４がフィールド酸化膜５３に連続して形成されている。第３絶縁膜５４は、たとえば、酸化シリコンからなる。
そして、フローティングゲート１５は、第１不純物拡散領域３上を迂回して、第３絶縁膜５４上に延びている。
【００４９】
すなわち、ＥＥＰＲＯＭ５１のメモリセルは、いわゆるシングルポリ（シリコン）ＥＥＰＲＯＭセルである。
半導体基板２上の層間絶縁膜（図示せず）には、図５に示すように、不純物ドープ領域５２上において、コンタクトプラグ５５が厚さ方向に貫通して埋設されている。不純物ドープ領域５２には、コンタクトプラグ５５を介して、層間絶縁膜上に形成される配線（図示せず）が電気的に接続されている。
【００５０】
このＥＥＰＲＯＭ５１においても、図１に示すＥＥＰＲＯＭ１と同様な作用効果を奏することができる。
図７は、本発明の第３実施形態に係るＥＥＰＲＯＭの模式的な断面図である。
図７において、それぞれ図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図７に示す構造について、図２に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
【００５１】
図１に示すＥＥＰＲＯＭ１では、第１厚膜部８および第２厚膜部１２がＬＯＣＯＳ法により形成されている。これに対し、図７に示すＥＥＰＲＯＭ７１では、第１厚膜部８および第２厚膜部１２は、半導体基板２の表面から比較的浅く掘り下がった溝（Shallow Trench）を酸化シリコンで埋め尽くすことにより形成されており、それぞれ平坦な表面を有している。
【００５２】
このＥＥＰＲＯＭ７１においても、図１に示すＥＥＰＲＯＭ１と同様な作用効果を奏することができる。
以上、本発明の３つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、本発明がＥＥＰＲＯＭに適用された場合を取り上げたが、本発明は、フラッシュメモリおよびＥＰＲＯＭ（Erasable Programmable Read On Memory）など、ＥＥＰＲＯＭ以外のフローティングゲートを備える不揮発性メモリに適用することができる。
【００５３】
また、ＥＥＰＲＯＭ１，５１，７１において、各半導体部分の導電型（Ｐ型、Ｎ型）を反転した構造が採用されてもよい。
また、半導体基板２は、シリコンの単一層からなるものであってもよいし、シリコン基板上にシリコン層を積層（たとえば、エピタキシャル成長）させたものであってもよい。また、半導体基板２は、シリコン基板上に酸化シリコンからなるＢＯＸ（Buried Oxide）層およびシリコン層がこの順に積層された構造のＳＯＩ（Silicon On Insulator）基板であってもよい。さらにまた、半導体基板２は、シリコンカーバイド（ＳｉＣ）などのシリコン以外の半導体材料からなるものであってもよい。
【００５４】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００５５】
１    ＥＥＰＲＯＭ
２    半導体基板
３    第１不純物拡散領域
４    第２不純物拡散領域
６    第１絶縁膜
７    トンネルウィンドウ
８    第１厚膜部（厚膜部）
１０  第１チャネル被覆部（チャネル被覆部）
１３  チャネル領域
１５  フローティングゲート
１６  第２絶縁膜
１７  コントロールゲート
５１  ＥＥＰＲＯＭ
５２  不純物ドープ領域
７１  ＥＥＰＲＯＭ
８１  部分
【図１】
2010283110.tif 000003
【図２】
2010283110.tif 000004
【図３Ａ】
2010283110.tif 000005
【図３Ｂ】
2010283110.tif 000006
【図３Ｃ】
2010283110.tif 000007
【図３Ｄ】
2010283110.tif 000008
【図４】
2010283110.tif 000009
【図５】
2010283110.tif 000010
【図６】
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【図７】
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【図８】
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【図９】
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