(57)【要約】【課題】製造が容易であり、閾値の変動が抑制され、安定したノーマリオフ動作を実現し、しかも消費電力も小さく抑えることができる薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置を提供する。【解決手段】ソース・ドレイン電極８４，８６と、酸化物半導体を含む活性層８８と、ゲート電極８２と、第１の絶縁膜１４と、第２の絶縁膜１８と、活性層に対してゲート電極とは反対側に設けられており、該ゲート電極とは独立して電位が固定されるバイアス電極８１と、を有する薄膜トランジスタ８０。前記薄膜トランジスタが支持基板上に配列され、好ましくは各バイアス電極が互いに接続して電気的に共通化しているアクティブマトリクス基板１。電荷検出用薄膜トランジスタとして前記薄膜トランジスタが設けられている撮像装置２。【選択図】図１
2010074138.tif 000002
【特許請求の範囲】
【請求項１】
ソース・ドレイン電極と、
前記ソース・ドレイン電極に接し、酸化物半導体を含む活性層と、
前記活性層を介して前記ソース・ドレイン電極間に流れる電流を制御するゲート電極と、
前記ゲート電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第１の絶縁膜と、
前記活性層に対して前記ゲート電極とは反対側に設けられており、該ゲート電極とは独立して電位が固定されるバイアス電極と、
前記バイアス電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第２の絶縁膜と、
を有することを特徴とする薄膜トランジスタ。
【請求項２】
前記第２の絶縁膜が、酸化ガリウム膜であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記活性層のキャリア濃度が３×１０１７ｃｍ−３以上であることを特徴とする請求項１又は請求項２に記載の薄膜トランジスタ。
【請求項４】
前記バイアス電極が−２〜＋０．５Ｖの範囲で電位が固定されるものであることを特徴とする請求項１〜請求項３のいずれか一項に記載の薄膜トランジスタ。
【請求項５】
支持基板上に請求項１〜請求項４のいずれか一項に記載の薄膜トランジスタが配列されていることを特徴とするアクティブマトリクス基板。
【請求項６】
前記支持基板上に配列されている前記薄膜トランジスタのバイアス電極が互いに接続して電気的に共通化していることを特徴とする請求項５に記載のアクティブマトリクス基板。
【請求項７】
共通電極と、
検出対象の電磁波に応じて電荷を生成し、前記共通電極によって電圧が印加される電荷生成膜と、
前記電荷生成膜により生成された電荷を収集する電荷収集用電極と、
前記電荷収集用電極に収集された電荷を蓄積する電荷検知用キャパシタと、
前記電荷検知用キャパシタに蓄積された電荷量を検出する電荷検出用薄膜トランジスタと、
前記電荷検知用キャパシタに蓄積された電荷をリークして該電荷検知用キャパシタをリセットするリセット用薄膜トランジスタと、
前記電荷生成膜、前記電荷収集用電極、前記電荷検知用キャパシタ、前記電荷検出用薄膜トランジスタ、及び前記リセット用薄膜トランジスタを支持する支持基板と、を有し、
前記電荷検出用薄膜トランジスタとして、請求項１〜請求項４のいずれか一項に記載の薄膜トランジスタが設けられていることを特徴とする撮像装置。
【請求項８】
前記電荷収集用電極の一部が、前記電荷検出用薄膜トランジスタ上に絶縁した状態で張り出しているとともに、前記電荷検出用薄膜トランジスタのゲート電極を兼ねていることを特徴とする請求項７に記載の撮像装置。
【請求項９】
前記電荷収集用電極の一部が、前記リセット用薄膜トランジスタ上に絶縁した状態で張り出していることを特徴とする請求項７又は請求項８に記載の撮像装置。
【請求項１０】
前記電荷生成膜が、Ｘ線に応じて電荷を生成することを特徴とする請求項７〜請求項９のいずれか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置に関する。
【背景技術】
【０００２】
近年、液晶表示装置や有機ＥＬ（エレクトロルミネッセンス）表示装置の開発が進んでいる。これらの表示装置の駆動方式は、パッシブマトリクス方式とアクティブマトリクス方式に分けられる。アクティブマトリクス方式では、画素ごとに薄膜トランジスタ（ＴＦＴ）が形成されて駆動が制御される。アクティブマトリクス方式は、ＴＦＴを形成するため、パッシブマトリクス方式に比べて構造が複雑となる半面、高画質が得られ易いといった利点がある。
【０００３】
一方、医療分野、工業分野、原子力分野等の広い分野において、Ｘ線等の電磁波を照射して撮像を行う撮像装置が利用されている。例えば、放射線撮像装置は、被写体に放射線を照射し、被写体を透過した放射線の強度を検出することで被写体内部の情報を得る。このような放射線撮像装置は、大きく分けて直接型撮像装置と間接型撮像装置がある。直接型撮像装置は、被写体を透過した放射線を電気信号に直接変換して外部に取り出す方式であり、間接型撮像装置は、被写体を透過した放射線を一旦蛍光体に入射させて可視光に変換し、この可視光を電気信号に変換して外部に取り出す方式である。
【０００４】
直接型撮像装置に用いる放射線撮像装置は、一般的に、入射した放射線（例えばＸ線）が、放射線に有感なａ−Ｓｅ系半導体膜によって直に電気信号（電荷）に変換される。図６は直接変換タイプの放射線センサの基本構成を模式的に示している。放射線センサは、多数の収集電極（図示省略）が放射線検出有効エリアＳＡ内に設定された２次元状マトリックス配列で表面に形成され、放射線の入射に伴って各収集電極で収集される電荷の蓄積・読み出し用電気回路（図示省略）が設けられているアクティブマトリックス基板１００と、アクティブマトリックス基板１００の収集電極形成面側に積層形成されたａ−Ｓｅ系半導体膜１０２と、ａ−Ｓｅ系半導体膜１０２の表側に面状に広く積層形成されたバイアス電圧印加用の共通電極１０４とを備えている。
【０００５】
バイアス供給電源からバイアス電圧が共通電極１０４に印加され、バイアス電圧を印加した状態で、検出対象の放射線の入射に伴ってａ−Ｓｅ系半導体膜１０２で生成されて各収集電極で収集される電荷が、キャパシタ、スイッチング素子、電気配線等からなる蓄積・読み出し用電気回路によって、収集電極毎の放射線検出信号として取り出される。
【０００６】
例えば、非平面Ｘ線撮像装置とするため、可撓性基板を用いるとともに、１つの画素内に３つのＴＦＴを設け、活性層をＩｎ−Ｇａ−Ｚｎ−Ｏ系非晶質酸化物で形成することが提案されている（特許文献１参照）。活性層をＩｎ−Ｇａ−Ｚｎ−Ｏ系非晶質酸化物で形成することでキャリア濃度が１０１８／ｃｍ３未満となり、ノーマリオフ動作が実現されることが記載されている。
【０００７】
また、アクティブマトリクス方式の有機ＥＬ表示装置に用いるＴＦＴとして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非晶質酸化物で活性層を形成し、活性層の両側にゲート電極を設けた、いわゆるダブルゲート構造を有するＴＦＴが開示されている（非特許文献１参照）。このようにＩＧＺＯ系ＴＦＴをダブルゲート構造とし、両ゲート電極を同じ電圧で制御することで、ゲート電極が１つの場合に比べて見かけの電界効果移動度が大きく上昇し、ゲート電圧が０Ｖの場合は、一般的なダブルゲート構造のＴＦＴに比べてオフ電流が小さくなることが報告されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１６５５３０号公報
【非特許文献】
【０００９】
【非特許文献１】「日経エレクトロニクス」、日経ＢＰ社、２００８年５月５日号，ｐ．１０４
【発明の概要】
【発明が解決しようとする課題】
【００１０】
アモルファス酸化物半導体をＴＦＴの活性層に使用する場合、閾値電圧の面内均一性が高いという利点がある一方、閾値の駆動安定性を確保することが難しい。駆動による閾値変動を抑えようとすると、活性層のキャリア濃度が比較的高くなり、ＴＦＴがノーマリオン動作になりやすい。ノーマリオン動作となると、余分な電源が必要になるなどの問題がある。
ノーマリオフ動作のためには、実際には活性層のキャリア濃度が１０１６ｃｍ−３未満であることが必要であるが、その場合には、閾値が変動し易いという問題がある。
【００１１】
また、ＴＦＴのバックチャネル側には絶縁体が存在し、静電荷が帯電するとＴＦＴの閾値を変えてしまうという問題もある。特に直接変換型Ｘ線撮像装置として用いる場合、Ｘ線によって発生した電荷がバックチャネルに帯電しやすく、閾値が変動しやすい。
【００１２】
一方、ダブルゲート構造により２つのゲート電極を設けて同電位で制御する場合、層間絶縁膜にコンタクトホールを設けて２つのゲート電極を電気的に接続させる必要がある。そのため、製造プロセスが複雑となり、製造コストが大きく上昇してしまう。また、２つのゲート電極を同電位で制御するダブルゲート構造の場合、シングルゲート構造に比べて消費電力が大きくなるという問題もある。
【００１３】
本発明は、製造が容易であり、閾値の変動が抑制され、安定したノーマリオフ動作を実現し、しかも消費電力を小さく抑えることができる薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
＜１＞  ソース・ドレイン電極と、
前記ソース・ドレイン電極に接し、酸化物半導体を含む活性層と、
前記活性層を介して前記ソース・ドレイン電極間に流れる電流を制御するゲート電極と、
前記ゲート電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第１の絶縁膜と、
前記活性層に対して前記ゲート電極とは反対側に設けられており、該ゲート電極とは独立して電位が固定されるバイアス電極と、
前記バイアス電極を、前記ソース・ドレイン電極及び前記活性層と隔てる第２の絶縁膜と、
を有することを特徴とする薄膜トランジスタ。
＜２＞  前記第２の絶縁膜が、酸化ガリウム膜であることを特徴とする＜１＞に記載の薄膜トランジスタ。
＜３＞  前記活性層のキャリア濃度が３×１０１７ｃｍ−３以上であることを特徴とする＜１＞又は＜２＞に記載の薄膜トランジスタ。
＜４＞  前記バイアス電極が−２〜＋０．５Ｖの範囲で電位が固定されるものであることを特徴とする＜１＞〜＜３＞のいずれかに記載の薄膜トランジスタ。
＜５＞  支持基板上に＜１＞〜＜４＞のいずれかに記載の薄膜トランジスタが配列されていることを特徴とするアクティブマトリクス基板。
＜６＞  前記支持基板上に配列されている前記薄膜トランジスタのバイアス電極が互いに接続して電気的に共通化していることを特徴とする＜５＞に記載のアクティブマトリクス基板。
＜７＞  共通電極と、
検出対象の電磁波に応じて電荷を生成し、前記共通電極によって電圧が印加される電荷生成膜と、
前記電荷生成膜により生成された電荷を収集する電荷収集用電極と、
前記電荷収集用電極に収集された電荷を蓄積する電荷検知用キャパシタと、
前記電荷検知用キャパシタに蓄積された電荷量を検出する電荷検出用薄膜トランジスタと、
前記電荷検知用キャパシタに蓄積された電荷をリークして該電荷検知用キャパシタをリセットするリセット用薄膜トランジスタと、
前記電荷生成膜、前記電荷収集用電極、前記電荷検知用キャパシタ、前記電荷検出用薄膜トランジスタ、及び前記リセット用薄膜トランジスタを支持する支持基板と、を有し、
前記電荷検出用薄膜トランジスタとして、＜１＞〜＜４＞のいずれかに記載の薄膜トランジスタが設けられていることを特徴とする撮像装置。
＜８＞  前記電荷収集用電極の一部が、前記電荷検出用薄膜トランジスタ上に絶縁した状態で張り出しているとともに、前記電荷検出用薄膜トランジスタのゲート電極を兼ねていることを特徴とする＜７＞に記載の撮像装置。
＜９＞  前記電荷収集用電極の一部が、前記リセット用薄膜トランジスタ上に絶縁した状態で張り出していることを特徴とする＜７＞又は＜８＞に記載の撮像装置。
＜１０＞  前記電荷生成膜が、Ｘ線に応じて電荷を生成することを特徴とする＜７＞〜＜９＞のいずれかに記載の撮像装置。
【発明の効果】
【００１５】
本発明によれば、製造が容易であり、閾値の変動が抑制され、安定したノーマリオフ動作を実現し、しかも消費電力を小さく抑えることができる薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置が提供される。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係るアクティブマトリクス基板の１画素分の構成を示す概略断面図である。
【図２】第２の実施形態に係る撮像装置の１画素分の構成を示す概略断面図である。
【図３】第３の実施形態に係る撮像装置の１画素分の構成を示す概略断面図である。
【図４】電荷検出用ＴＦＴとリセット用ＴＦＴのＩ−Ｖ特性の関係を示す図である。
【図５】ソース・ドレイン電極間の間隔（Ｌ）と幅（Ｗ）を示す図である。
【図６】放射線撮像素子の基本構成を概略的に示す断面図である。
【図７】アクティブマトリクス基板の回路構成の一例を示す図である。
【図８】第２層間絶縁膜として酸化ガリウム膜にエッチングによってコンタクトホールを形成した場合のエッジ部の傾斜角を示す概略図である。
【発明を実施するための形態】
【００１７】
以下、添付の図面を参照しながら、本発明に係る薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置について具体的に説明する。なお、図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。また、各部材の材質、成膜方法、膜厚等は一例であり、薄膜トランジスタ、アクティブマトリクス基板、又は撮像装置の目的、検出対象の電磁波等に応じて適宜選択すればよい。
【００１８】
−第１の実施形態−
図１は、第１の実施形態に係る薄膜トランジスタ（ＴＦＴ）を備えたアクティブマトリクス基板の構成の一例を概略的に示している。本実施形態に係るアクティブマトリクス基板１は、Ｘ線センサや有機ＥＬ表示装置等の製造に使用されるものであり、支持基板１０上に、１つの画素が形成される領域ごとにＴＦＴ８０とキャパシタ３０が１つずつ設けられている。
【００１９】
ＴＦＴ８０は、対向配置されたソース電極８４及びドレイン電極８６（適宜、「ソース・ドレイン電極」という。）と、ソース・ドレイン電極８４，８６に接し、酸化物半導体を含む活性層８８と、活性層８８を介してソース・ドレイン電極８４，８６間に流れる電流を制御するゲート電極８２と、ゲート電極８２を、ソース・ドレイン電極８４，８６及び活性層８８と隔てる第１の絶縁膜１４と、活性層８８に対してゲート電極８２とは反対側（バックチャネル側）に設けられており、該ゲート電極８２とは独立して電位が固定されるバイアス電極８１と、バイアス電極８１を、ソース・ドレイン電極８４，８６及び活性層８８と隔てる第２の絶縁膜１８を有している。
一方、キャパシタ３０は、下部電極３２と、第１層間絶縁膜１４と、上部電極３６から構成されている。ＴＦＴ８０のドレイン電極８６とキャパシタ３０の上部電極３６は電気的に接続している。
【００２０】
そして、上記のようなＴＦＴ８０では、活性層８８のキャリア濃度が比較的高く、通常はノーマリオンとなり易い素子でも、ＴＦＴ８０の動作中にバイアス電極８１に一定のバイアス電位（例えばアース電位）を加えることにより、安定したノーマリオフ動作が可能となるとともに、閾値シフトが少ないＴＦＴとすることが容易となる。
以下、各構成要素について製造方法とともに具体的に説明する。
【００２１】
＜支持基板＞
支持基板１０としては、支持基板１０以外の構成要素（撮像素子又は表示素子）を支持することができる強度を有するものを用い、例えば、ガラス基板、プラスチック基板、金属基板等を用いることができる。なお、可撓性を有する撮像装置又は表示装置を製造する場合は、プラスチック基板又は金属基板を用いればよい。
本実施形態では、ポリエチレンナフタレート（ＰＥＮ）の支持基板１０を用い、素子が形成される側の片面全体にＳｉＯＮ膜１２が形成されている。ＳｉＯＮ膜１２はＣＶＤ法によって形成することができ、その厚みは例えば５００ｎｍとする。
【００２２】
＜キャパシタの下部電極及びＴＦＴのゲート電極＞
ＳｉＯＮ膜１２上には、キャパシタ３０の下部電極３２と、ＴＦＴ８０のゲート電極８２が形成されている。例えば、フォトリソグラフィによって各電極３２，８２に応じた位置及び形状にモリブデン（Ｍｏ）膜をパターニングする。あるいは、各電極３２，８２の位置及び形状に応じた孔を有するマスクを用いてＭｏ膜をパターニングする。各電極３２，８２の厚みは例えば４０ｎｍとする。
なお、ゲート電極は、活性層８８の光誤動作を防ぐため、遮光性を有する金属膜によって形成することが好ましい。
【００２３】
＜第１層間絶縁膜＞
ＴＦＴ８０のゲート電極８２及びキャパシタ３０の下部電極３２上には第１層間絶縁膜（ゲート絶縁膜）１４が形成されている。第１層間絶縁膜１４は、例えばアクリル樹脂を用いて５００ｎｍの厚さに成膜する。第１層間絶縁膜１４は、例えば、スピンコート法、スプレーコート法、スクリーン印刷法などの公知の方法によってアクリル樹脂をコーティングし、必要に応じて紫外線照射、加熱等の外部エネルギーを加えて硬化させることで形成される。
【００２４】
＜ソース・ドレイン電極及びキャパシタの上部電極＞
第１層間絶縁膜１４上には、ＴＦＴ８０のソース・ドレイン電極８４，８６と、キャパシタ３０の上部電極３６が形成される。例えば、フォトリソグラフィによってＴＦＴ８０のソース・ドレイン電極８４，８６、及び、キャパシタ３０の上部電極３６に応じた位置及び形状にＩＺＯ（Ｉｎ２Ｏ３−ＺｎＯ）膜を形成する。このとき、ＴＦＴ８０のドレイン電極８６とキャパシタ３０の上部電極３６とが電気的に接続するようにパターニングを行う。各電極３６，８４，８６の厚みは、例えば２００ｎｍとする。
【００２５】
＜活性層＞
ソース・ドレイン電極８４，８６間には活性層（チャネル層）８８が形成される。活性層８８は酸化物半導体を含むものとし、好ましくはＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体、より好ましくは非晶質酸化物半導体により形成する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体としては、Ｉｎ、Ｇａ及びＺｎのうちの少なくとも１つを含む酸化物（例えばＩｎ−Ｏ系）が好ましく、Ｉｎ、Ｇａ及びＺｎのうちの少なくとも２つを含む酸化物（例えばＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ系、Ｇａ−Ｚｎ−Ｏ系）がより好ましく、Ｉｎ、Ｇａ及びＺｎを含む酸化物が特に好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非晶質酸化物としては、結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表される非晶質酸化物が好ましく、特に、ＩｎＧａＺｎＯ４がより好ましい。これらの酸化物半導体は、電子キャリア濃度が高いほど電子移動度が高くなる、つまり、電気伝導度が大きいほど電子移動度が高くなる。
活性層のキャリア濃度が比較的高い場合、通常、ＴＦＴはノーマリオン動作になりやすいが、本実施形態では、活性層８８のキャリア濃度が３×１０１７ｃｍ−３以上でも、ＴＦＴ８０の動作中にバイアス電極８１に一定のバイアス電位を加えることにより、ノーマリオフ動作とし、閾値シフトを小さく抑えることができる。
【００２６】
上記のようなＩｎ−Ｇａ−Ｚｎ−Ｏ系非晶質酸化物半導体からなる活性層８８であれば、スパッタリングによって低温で成膜することができる。形成すべき活性層８８に応じて、フォトリソグラフィによってＩｎ−Ｇａ−Ｚｎ−Ｏ系非晶質酸化物半導体の膜をパターニングしてもよいし、形成すべき活性層８８に対応した孔を有するマスクを介して所定の位置及び形状に活性層８８を形成してもよい。活性層８８の厚みは、例えば１０ｎｍとする。
【００２７】
＜第２層間絶縁膜＞
ソース・ドレイン電極８４，８６及び活性層８８上には第２層間絶縁膜１８が形成される。第２層間絶縁膜１８は、例えばアクリル樹脂を用い、フォトリソグラフィによって所定の位置に形成することができる。第２層間絶縁膜１８の厚みは、その上に形成されるバイアス電極８１の電位が所定値に固定されることで、ノーマリオフ動作が可能となり、閾値シフトが抑制される厚みとすればよく、例えば５００ｎｍとする。
【００２８】
なお、例えば焼成アクリル樹脂によって第２層間絶縁膜１８を形成すると、含水分の影響で酸化物半導体を劣化させるおそれがある。また、アクリル樹脂などの樹脂をコーティングして絶縁膜１８を形成する場合、厚みが５００ｎｍ以下の薄い絶縁膜１８を均一な厚みで形成することは難しく、さらに、焼成温度として２２０℃程度の加熱が必要であり、例えば樹脂基板を用いる場合は基板が劣化するおそれもある。
【００２９】
そこで、第２層間絶縁膜１８としては、スパッタ成膜したアモルファス酸化ガリウム（  ａ−Ｇａ２Ｏ３）の膜を用いることが好ましい。第２層間絶縁膜１８として酸化ガリウム膜をスッパタリング法で形成すれば、下地となる酸化物半導体からなる活性層を劣化させることなく、厚みが５００ｎｍ以下の薄い絶縁膜１８を、アクリル樹脂を用いる場合よりも均一に室温成膜することができる。このように第２の絶縁膜１８の厚みを５００ｎｍ以下とより薄く、かつ、より均一に形成すれば、バイアス電極８１の感度（制御性）を高めることができる。また、酸素や水分に対するバリア性の点でも、酸化ガリウム膜はアクリル樹脂等の樹脂膜よりも高いバリア性を有する点で有利である。
【００３０】
第２層間絶縁膜として酸化ガリウム膜を成膜する場合は、例えば、図８に示すようにスパッタリングによって形成した酸化ガリウム膜１８Ｄ上にフォトリソグラフィ法によってフォトレジスト（レジストパターン）１１０を形成した後、エッチングによってパターニングする。ここで、酸化ガリウム膜１８Ｄのエッチング方法としてアルカリ性溶液を使用することができ、アルカリ性溶液として露光後のレジストの現像に用いるアルカリ現像液を使用することもできる。従って、例えば、アルカリ現像液でレジスト膜を現像するとともにレジストパターン１１０から露出した酸化ガリウム膜１８Ｄを除去することができる。また、アルカリ現像液も含め、アルカリ性エッチャントであれば、下地のソース・ドレイン電極８４，８６がアモルファス透明電極（ＩＺＯなど）のように酸に弱い材料である場合でもエッチングによるダメージ等の問題が発生し難い。また、ウエットエッチングであれば、ドライエッチング法に比べて設備が安価であるため、低コスト化を図ることができる点でも有利である。
【００３１】
また、酸化ガリウム膜をアルカリエッチングによってパターニングして第２層間絶縁膜を形成する場合、第２層間絶縁膜のエッジ部のテーパ化を容易に図ることができる。例えば、図８に示すように、第２層間絶縁膜となる酸化ガリウム膜１８Ｄをアルカリエッチングによってコンタクトホール１１２を形成する場合、エッチング条件によって酸化ガリウム膜１８Ｄのエッジ部（コンタクトホール１１２の側壁）の傾斜角θを制御することができる。従って、第２層間絶縁膜として酸化ガリウム膜１８Ｄを形成すれば、コンタクトホール１１２の形成にも適し、電極接続の信頼性の向上を図ることもできる。
【００３２】
酸化ガリウム膜１８Ｄのエッチングは、例えばレジストパターン１１０のポストベーク時のベーク温度条件、現像液（エッチング液）の温度条件、エッチング液の濃度変化などによって調節することができる。これらのエッチングパラメータを制御することで、酸化ガリウム膜１８Ｄのエッジ部の傾斜角θが変化するため、例えば３０°〜８０°の範囲に調整することができる。
なお、酸化ガリウム膜１８Ｄのエッジ部の傾斜角θをより高精度に制御するため、レジスト膜の現像後、現像液とは別に、酸化ガリウム膜１８のエッチング用のアルカリエッチャントを用いてもよい。
【００３３】
＜バイアス電極＞
第２層間絶縁膜１８上にはバイアス電極８１が形成される。例えば、フォトリソグラフィによって第２層間絶縁膜１８上にバイアス電極８１としてＩＺＯ膜を成膜する。バイアス電極８１の厚みは、例えば５０ｎｍとする。
バイアス電極８１は、固定電位を与えるための電源（ＧＮＤを含む）に接続する。バイアス電極８１の固定電位は、ノーマリオフ動作とするとともに、閾値シフトを小さく抑える観点から、−２〜＋０．５Ｖの範囲の電位に固定することが好ましく、特にアース電位（ＧＮＤ）とすることが好ましい。アース電位であれば、消費電力をより小さく抑えることができるともに、バイアス電極８１の電位が容易にかつ確実に固定され、活性層８８のキャリア濃度が高くても、より安定したノーマリオフ動作が可能となり、閾値シフトを小さく抑えることができる。
【００３４】
また、支持基板１０上に配列される各ＴＦＴ８０のバイアス電極８１が互いに接続して電気的に共通化していれば、バイアス電極８１を簡便に形成することができるとともに、各ＴＦＴ８０のバイアス電極８１を同電位に容易に制御することができ、画素間のバラツキを抑制することができる。
さらに、バイアス電極８１が遮光性であれば、ガード機能を発揮し、バックゲート側における余計な帯電を防ぐとともに、照射光によるＴＦＴ８０の誤動作を抑制する効果も得られる。
【００３５】
バイアス電極８１は、ゲート電極８２とは独立した一定の電位に固定されるため、消費電力が少なくて済み、また、バイアス電極８１とゲート電極８２を接続するためのコンタクトホールや配線を形成する必要がないため、本実施形態に係るアクティブマトリクス基板１は簡易なプロセスによって低コストで製造することができる。
【００３６】
−第２の実施形態−
図２は、第２の実施形態に係る撮像装置の構成の一例を概略的に示している。
本実施形態に係る撮像装置２は、１画素内に２つのＴＦＴと１つのキャパシタを備えた、いわゆる２Ｔｒ−１Ｃ回路構造を有している。この撮像装置２は、共通電極７０と、検出対象の電磁波に応じて電荷を生成し、共通電極７０によって電圧が印加される電荷生成膜６０と、電荷生成膜６０により生成された電荷を収集する電荷収集用電極５０と、電荷収集用電極５０に収集された電荷を蓄積する電荷検知用キャパシタ３０と、電荷検知用キャパシタ３０に蓄積された電荷量を検出する電荷検出用薄膜トランジスタ（電荷検出用ＴＦＴ）２０と、電荷検知用キャパシタ３０に蓄積された電荷をリークして該電荷検知用キャパシタ３０をリセットするリセット用薄膜トランジスタ（リセット用ＴＦＴ）４０と、支持基板１０と、を有している。
【００３７】
＜共通電極＞
共通電極７０は、高圧電源（ＨＶ）に接続され、電荷生成膜６０に対してバイアス電圧を印加するための電極である。共通電極７０は、例えば１００ｎｍの厚みでＡｕ、Ａｌ等の金属により形成される。電磁波の照射によって電荷生成膜６０で生成した電荷は、共通電極７０によるバイアス電圧の印加により、電子は共通電極７０側に、正孔は電荷収集用電極５０側にそれぞれ引き寄せられる。
【００３８】
＜電荷生成膜＞
電荷生成膜６０は、検出対象の電磁波に応じて電荷を生成する材料により形成される。本実施形態では、非晶質セレン（ａ−Ｓｅ）によって電荷生成膜６０が形成されており、Ｘ線が照射されたときに電荷を発生する。ａ−Ｓｅからなる電荷生成膜６０であれば、真空蒸着によって低温で成膜することができる。電荷生成膜６０の厚みは、例えば５００μｍとする。
なお、電荷生成膜６０は、検出対象となる電磁波に応じて選択すればよく、電荷生成膜６０を形成し得る他の材料としては、例えば、ＣｓＴｅ、ＣｄＺｎＴｅ、ＰｂＩ２、ＨｇＩ２、ＳｉＧｅ、Ｓｉ等が挙げられる。
【００３９】
＜電荷収集用電極＞
電荷収集用電極５０は、電荷生成膜６０で生成した電荷を収集してキャパシタ３０に蓄積させるための電極であり、キャパシタ３０と電気的に接続し、さらに、その一部５０Ａ，５０Ｂが第２層間絶縁膜１８Ａ，１８Ｂを介して電荷検出用ＴＦＴ２０及びリセット用ＴＦＴ４０上にそれぞれ絶縁した状態で張り出している。電荷検出用ＴＦＴ２０側に張り出している部分５０Ａは、電荷検出用ＴＦＴ２０のゲート電極Ｇを兼ねており、厚さ方向において少なくともドレイン電極２６の一部と重なる位置まで張り出していることが好ましい。
【００４０】
電荷収集用電極５０は、第２層間絶縁膜１８Ａ，１８Ｂを形成した後、例えばＩＺＯ（Ｉｎ２Ｏ３−ＺｎＯ）膜によって形成する。フォトリソグラフィによって所定の位置及び形状にＩＺＯ膜をパターニングしてもよいし、形成すべき電荷収集用電極５０に対応した孔を有するマスクを介して所定の位置及び形状に形成してもよい。電荷収集用電極５０の厚みは、例えば５０ｎｍとする。
【００４１】
＜電荷検知用キャパシタ、電荷検出用ＴＦＴ、及びリセット用ＴＦＴ＞
電荷検知用キャパシタ３０は、下部電極３２と、第１層間絶縁膜１４と、上部電極３６により構成されている。上部電極３６は、電荷収集用電極５０と電気的に接続しており、電荷生成膜６０で生成した電荷は電荷収集用電極５０を介してキャパシタ３０に蓄積される。
【００４２】
電荷検出用ＴＦＴ２０は、ソース電極２４と、ドレイン電極２６と、活性層（チャネル層）２８と、バイアス電極２１を有し、さらに、前記したように、第２層間絶縁膜１８Ａを介して設けられた電荷収集用電極５０の一部５０Ａが電荷検出用ＴＦＴ２０のゲート電極Ｇを兼ねている。電荷収集用電極５０の一部５０Ａが電荷検出用ＴＦＴ２０のゲート電極Ｇを兼ねることで、トップゲート構造の電荷検出用ＴＦＴ２０が構築される。また、電荷収集用電極５０と電荷検出用ＴＦＴ２０とが電気的に接続されるため、層間絶縁膜１４，１８Ａ，１８Ｂにコンタクトホールを形成する必要がない。そのため、プロセス数が低減され、製造コストの低減を図ることができる。また、層間絶縁膜１４，１８Ａ，１８Ｂを形成する材料として、パターニングが困難な、例えば感光性の無い高分子絶縁膜材料を利用することも可能となり、材料の選択幅が広がることになる。
【００４３】
電荷検出用ＴＦＴ２０のバイアス電極２１は、活性層２８に対してゲート電極５０Ａとは反対側に設けられており、ソース電極２４、ドレイン電極２６、及び活性層２８とは第１層間絶縁膜１４を介して絶縁状態に隔てられている。このような構成によりバイアス電極２１はゲート電極５０Ａとは独立して電位が固定される。本実施形態では、バイアス電極２１はアース電位に固定されている。
【００４４】
一方、リセット用ＴＦＴ４０は、ゲート電極４２と、第１層間絶縁膜１４と、ソース電極４４と、ドレイン電極４６と、活性層（チャネル層）４８により構成されたボトムゲート構造である。また、前記したように電荷収集用電極５０の一部５０Ｂがリセット用ＴＦＴ４０上に層間絶縁膜１８Ｂを介して張り出した、いわゆるマッシュルーム構造となっている。
【００４５】
キャパシタ３０及びＴＦＴ２０，４０の各電極は、同時に形成することができる。例えば、ゲート電極４２、下部電極３２、及びバイアス電極２１は、ＳｉＯＮ膜１２上に、フォトリソグラフィによって各電極に応じた位置及び形状にモリブデン（Ｍｏ）膜をパターニングする。あるいは、各電極の位置及び形状に応じた孔を有するマスクを用い、スパッタリングによってＭｏ膜を成膜してもよい。各電極４２，３２，２１の厚みは例えば４０ｎｍとする。
また、各ＴＦＴ２０，４０のソース・ドレイン電極２４，２６，４４，４６、及び、キャパシタ３０の上部電極３６については、アクリル樹脂、酸化ガリウム等を用いて第１層間絶縁膜１４を形成した後、フォトリソグラフィによって各電極に応じた位置及び形状にＩＺＯ（Ｉｎ２Ｏ３−ＺｎＯ）膜を形成する。各電極２４，２６，３６，４４，４６の厚みは、例えば２００ｎｍとする。
【００４６】
なお、各ＴＦＴ２０，４０は、それぞれの機能（電荷検出用又はリセット用）に応じた特性を有する必要がある。各ＴＦＴ２０，４０のＩ−Ｖ特性が、例えば図４に示すような関係にあれば、同電位であっても、リセット用ＴＦＴ４０よりも先に電荷検出用ＴＦＴ２０に電流が流れて電荷量を検出することができる。
【００４７】
例えば、各ＴＦＴ２０，４０上に設ける第２層間絶縁膜１８Ａ，１８Ｂの厚みや材質を異ならせることで、それぞれの機能に応じた特性を有するＴＦＴ２０，４０を形成することができる。例えば、電荷検出用ＴＦＴ２０側の第２層間絶縁膜１８Ａの厚みを、リセット用ＴＦＴ４０側の第２層間絶縁膜１８Ｂの厚みよりも小さくなるように形成する。電荷検出用ＴＦＴ２０上の第２層間絶縁膜１８Ａは、次に形成する電荷収集用電極５０の一部５０Ａが電荷検出用ＴＦＴ２０のゲート電極Ｇを兼ねるため、例えば、リセット用ＴＦＴ４０のゲート絶縁膜（第１層間絶縁膜）１４と同程度の厚み（例えば５００ｎｍ）とする。なお、第２層間絶縁膜１８Ａを５００ｎｍよりも薄い厚みとする場合には、酸化ガリウムによって形成することが好ましい。
一方、リセット用ＴＦＴ４０上の第２層間絶縁膜１８Ｂは、その上に形成される電荷収集用電極５０に蓄積した電荷による誤作動を防ぐため、電荷検出用ＴＦＴ２０上の第２層間絶縁膜１８Ｂよりも厚みが大きいことが好ましく、例えば３μｍの厚みとする。
【００４８】
これにより電荷収集用電極５０Ａと電荷検出用ＴＦＴ２０のソース・ドレイン電極２４，２６との間隔が、電荷収集用電極５０Ｂとリセット用ＴＦＴ４０のソース・ドレイン電極４４，４６との間隔よりも小さくなり、各ＴＦＴ２０，４０に応じた機能を発揮させることができる。
【００４９】
このように位置によって厚みが異なる第２層間絶縁膜１８Ａ、１８Ｂを形成する方法としては、位置によって光透過性が異なるマスクを用いて露光を行う方法が好適である。例えば、ＴＦＴが形成されている側の全面に紫外線（ＵＶ）硬化型（ネガ型）アクリル樹脂レジストを塗布した後、キャパシタ３０に対応する部分ではＵＶ遮光性を、電荷検出用ＴＦＴ２０に対応する部分ではＵＶ半透過性を、リセット用ＴＦＴ４０に対応する部分ではＵＶ透過性をそれぞれ有するようにＣｒ膜がパターニングされたマスクを介して紫外線露光を行う。マスクの光透過性に応じてレジストの硬化する割合が異なるため、１回の露光でも、位置によって厚みが異なる第２層間絶縁膜１８Ａ，１８Ｂを形成することができる。
なお、ポジ型レジストを塗布し、ネガ型レジストの場合に用いるマスクとは光透過性が逆パターンのマスクを用いて露光した後、現像を行ってもよい。この場合も、位置によって厚みが異なる第２層間絶縁膜１８Ａ，１８Ｂを形成することができる。
【００５０】
第２層間絶縁膜１８Ａ，１８Ｂの厚みや材質に依らず、各ＴＦＴ２０，４０の機能に応じて各ＴＦＴ２０，４０のソース・ドレイン電極のサイズ（電極の幅及び電極間の距離）を変えてもよい。ソース・ドレイン間（活性層２８，４８）に電流が流れる（オンする）ときの電圧は、図５に示すようなソース・ドレイン電極間の距離Ｌと幅Ｗの比（Ｌ／Ｗ）によって制御することができる。従って、各ＴＦＴ２０，４０の特性が、例えば図４に示した関係となるように各ＴＦＴ２０，４０のソース・ドレイン電極のＬ／Ｗを設定すれば、同電位であっても、リセット用ＴＦＴ４０よりも先に電荷検出用ＴＦＴ２０に電流が流れて電荷量を検出することができる。
【００５１】
このように各画素が上記のような２Ｔｒ−１Ｃ回路構造を有する撮像装置２では、Ｘ線等の検出対象の電磁波に応じて電荷生成膜６０により電荷が生成し、共通電極７０によってバイアス電圧を印加することによって、電子は共通電極７０側に、正孔は電荷収集用電極５０側に引き寄せられる。電荷収集用電極５０に収集された正孔は電荷収集用電極５０と電気的に接するキャパシタ３０に蓄積され、電位が上昇する。キャパシタ３０の電位は電荷検出用ＴＦＴ２０のゲート電位となり、ソース・ドレイン電極２４，２６間に電流を流そうとすると、ゲート電極５０Ａの電位に応じた一定の電流が流れるため、その電流を検出することでゲート電極５０Ａの電位、すなわち電荷量を検出することができる。このように照射された電磁波によって生成した電荷量を画素ごとに検出し、電気信号として出力することで、被写体全体の撮像を得ることができる。
【００５２】
特に直接変換型Ｘ線撮像装置の合、Ｘ線によって発生した電荷がバックチャネル側に帯電しやすく、閾値が変動しやすい、しかし、本実施形態の撮像装置２では、各画素における電荷検出用ＴＦＴ２０のバイアス電極２１をアース電位に固定することで、ノーマリオフ動作がより実現し易くなるとともに、閾値シフトをより確実に抑制することができる。
また、各画素における電荷検出用ＴＦＴ２０のバイアス電極２１が互いに接続して全ての画素間で電気的に共通化していれば、各画素における電荷検出用ＴＦＴのバイアス電極２１を容易に、かつ、確実に同電位に制御することができ、画素間のバラツキを抑制することができる。
【００５３】
撮像後は、キャパシタ３０に電荷が溜まった状態となっているため、次の撮像を行うにはキャパシタ３０の電荷をリークしてリセットする必要がある。そこで、リセット用ＴＦＴ４０のゲート電極４２をオンすれば、キャパシタ３０の電位を撮像前の元の電位にリセットすることができる。
【００５４】
本実施形態の撮像装置２では、バイアス電極２１は一定の電位に固定されるため、少ない消費電力で安定したノーマリオフ動作が実現されるともに、閾値シフトが抑制され、安定したＸ線電荷の検出が可能となる。また、電荷収集用電極５０の張り出し部５０Ａ，５０Ｂによって、ＴＦＴの活性層の界面付近（バックチャネル側）に電荷が帯電して誤作動することが抑制され、高速かつ高感度な撮像を実現することができる。なお、キャパシタ３０及び電荷収集用電極５０に電荷が過剰に蓄積したときには、電荷収集用電極５０の張り出した部分５０Ｂがゲート電極のような機能を発揮し、リセット用ＴＦＴ４０のソース・ドレイン電極４４，４６間が自然にオンとなって電荷がリークすることで放電破壊を防ぐ効果も得られる。
また、層間絶縁膜１４，１８Ａ，１８Ｂにコンタクトホールを形成することなく、電荷収集用電極５０と電荷検知用ＴＦＴ２０のゲート電極Ｇとが電気的に接続されるため、簡易なプロセスによって低コストで製造することができる。
【００５５】
−第３の実施形態−
図３は、第３の実施形態に係る薄膜トランジスタ（ＴＦＴ）を備えた撮像装置の構成の一例を概略的に示している。共通電極及び電荷生成膜は省略されている。
本実施形態に係る撮像装置３も、電荷収集用電極５２、電荷検知用キャパシタ３０、リセット用ＴＦＴ４０、及び電荷検出用ＴＦＴ９０を備えている。
電荷収集用電極５２は、キャパシタ３０の上部電極３６と電気的に接続しており、また、電荷収集用電極５２の一部５２Ｂは、第２層間絶縁膜１８Ｂを介してリセット用ＴＦＴ４０上に張り出している。
リセット用ＴＦＴ４０の構成は第２の実施形態のものと同様である。
また、電荷検知用キャパシタ３０の上部電極３６は、リセット用ＴＦＴ４０のドレイン電極４６と電気的に接続する一方、コンタクトホール１５を通じて第１層間絶縁膜１４を貫通している。なお、本実施形態では、第１層間絶縁膜１４にコンタクトホール１５を形成するため、第１層間絶縁膜１４は酸化ガリウムで形成することが好ましい。
【００５６】
電荷検出用ＴＦＴ９０は、ゲート電極９２と、ソース電極９４と、ドレイン電極９６と、活性層（チャネル層）９８を有するボトムゲート構造であり、さらに、第２層間絶縁膜１８Ｃを介してバイアス電極９１が設けられている。バイアス電極９１はアース電位に固定されている。一方、ゲート電極９２は、配線１７を通じてキャパシタ３０の上部電極３６と電気的に接続されている。
【００５７】
本実施形態の撮像装置３により撮像する方法は、基本的に第２の実施形態の撮像装置２と同様である。すなわち、検出対象である電磁波の照射によって電荷生成膜（不図示）で生じた電荷が電荷収集用電極５２に収集された後、キャパシタ３０に蓄積されて電位が上昇する。キャパシタ３０の電位は配線１７を通じて電荷検出用ＴＦＴ９０のゲート電位となり、ソース・ドレイン電極９４，９６間に電流を流そうとすると、ゲート電極９２の電位に応じた一定の電流が流れるため、その電流を検出することで、ゲート電極９２の電位、すなわち電荷量を検出することができる。このように照射された電磁波によって生成した電荷量を画素ごとに検出し、電気信号として出力することで、被写体全体の撮像を得ることができる。
【００５８】
本実施形態の撮像装置３においても、各画素における電荷検出用ＴＦＴ９０のバイアス電極９１をアース電位に固定することで、ノーマリオフ動作がより実現し易くなるとともに、閾値シフトをより確実に抑制することができる。
また、各画素における電荷検出用ＴＦＴ９０のバイアス電極９１が互いに接続して全ての画素間でバイアス電極９１の電位を共通化させることで、バイアス電極９１の形成が容易であるとともに、各画素における電荷検出用ＴＦＴのバイアス電極９１を容易に同電位に制御することができ、画素間のバラツキを抑制することができる。
【００５９】
また、電荷収集用電極５２の一部５２Ｂがリセット用ＴＦＴ４０に第２層間絶縁膜１８Ｂを介して覆い、バイアス電極９１が第２層間絶縁膜１８Ｃを介して電荷検出用ＴＦＴ９０を覆っているため、電荷生成膜６０で生成した電荷に対してガード機能を発揮し、各ＴＦＴ４０，９０の活性層４８，９８の界面付近に帯電して誤作動することを防ぐことができる。また、本実施形態でも、キャパシタ３０及び電荷収集用電極５２に電荷が過剰に蓄積したときには、電荷収集用電極５２の張り出した部分５２Ｂがゲート電極のような機能を発揮し、リセット用ＴＦＴ４０のソース・ドレイン電極４４，４６間が自然にオンとなって電荷がリークすることで放電破壊を防ぐことができる。従って、本実施形態の撮像装置３でも、高速かつ高感度な撮像を実現することができる。
なお、本実施形態では、特に第２層間絶縁膜１８Ｃは厚みを薄くしてバイアス電極９１の感度（制御性）を高めるため、酸化ガリウム膜で形成することが好ましい。
撮像後は、リセット用ＴＦＴ４０のゲート電極４２をオンすることで、キャパシタ３０の電位は撮像前の元の電位にリセットされる。
【００６０】
このように本実施形態に係る撮像装置３でも、電荷検出用ＴＦＴ９０におけるバイアス電極９１は、ゲート電極９２とは独立した電位に固定されるため、消費電力が少なく、安定したノーマリオフ動作が可能となるとともに、閾値シフトを抑制して安定した撮像を行うことができる。
また、本実施形態の撮像装置３でも、バイアス電極９１とゲート電極９２を接続するためのコンタクトホールや配線を形成する必要はないので、簡易なプロセスによって低コストで製造することができる。
【実施例】
【００６１】
以下、実施例及び比較例について説明する。
＜実施例１＞
以下のような工程により図３に示すようなバイアス電極を備えたＸ線センサを製造した。
【００６２】
−ゲート電極及びキャパシタの下部電極の形成−
ガラス基板上にＭｏ（厚さ４０ｎｍ）をスパッタ成膜した後、フォトリソグラフィ及びウエットエッチングによってパターニングしてゲート電極及びキャパシタの下部電極を形成した。
【００６３】
−第１の絶縁膜（ゲート絶縁膜）の形成−
次いで、ＳｉＯ２（厚さ２００ｎｍ）をスパッタ成膜し、ゲート絶縁膜（第１の絶縁膜）及びキャパシタの誘電体層とした。
【００６４】
−ソース・ドレイン電極及びキャパシタの上部電極の形成−
ＩＺＯ（厚さ２００ｎｍ）を酸素導入せずにスパッタ成膜した後、フォトリソグラフィ及びウエットエッチングによってパターンニングし、ソース・ドレイン電極及びキャパシタの上部電極を形成した。ソース・ドレイン電極のエッジには２５°のテーパ角（傾斜角）が形成された。
【００６５】
−活性層の形成−
ＩＧＺＯ（厚さ５０ｎｍ）をスパッタ成膜した後、フォトリソグラフィ及びウエットエッチングによってパターンニングし、ソース・ドレイン電極間に活性層を形成した。
【００６６】
−第２の絶縁膜の形成−
第２の絶縁膜として、基板の活性層側にアモルファスＧａ２Ｏ３（厚さ２００ｎｍ）をスパッタ成膜した。次いで、このＧａ２Ｏ３膜上にレジスト（ＡＺエレクトロニックマテリアルズ株式会社製、商品名：ＡＺ５２１４−Ｅ）を塗布し、現像後にキャパシタの上部電極がほぼ全面露出されるようにパターン露光した。露光後、フォトレジストを現像液（ＡＺエレクトロニックマテリアルズ株式会社製、商品名：ＡＺ３００ＭＩＦデベロッパー）で現像するとともにＧａ２Ｏ３膜の露出部分をエッチングした。
上記の現像及びエッチング後、フォトレジストを中性剥離液（東京応化工業社製、商品名：剥離液１０４）で除去することにより、フォトレジスト下で残存したＧａ２Ｏ３膜を露出させた。
【００６７】
−バイアス電極及び電荷収集電極の形成−
次いで、Ｍｏ（厚さ１００ｎｍ）をスパッタ成膜した後、Ｍｏ膜上にレジスト（ＡＺエレクトロニックマテリアルズ株式会社製、商品名：ＡＺ５２１４−Ｅ）を塗布した。次いで、フォトリソグラフィ及びウエットエッチングによってパターンニングした。ここでエッチング液としてはリン酸硝酸混合液を用いた。
これにより、図３に示すように、電荷検出用ＴＦＴ９０の活性層９８の上方にはＧａ２Ｏ３膜１８Ｃを介してバイアス電極９１を形成し、また、キャパシタ３０の上部電極３６に接続するとともに一部５２Ｂがリセット用ＴＦＴ４０の上方に張り出した電荷収集電極５２を形成した。
【００６８】
−電荷生成膜の形成−
電荷生成膜としてアモルファスセレンを５００μｍの厚みで抵抗加熱蒸着し、Ｘ線フォトコンダクター層を形成した。
【００６９】
−共通電極の形成−
共通電極としてＡｕを０．１μｍの厚みで抵抗加熱蒸着した。
【００７０】
上記のような工程を経てＸ線センサを製造した。このＸ線センサにおいて、共通電極に正バイアス（＋５ｋＶ）を印加、リセット用ＴＦＴのゲート電極に−５Ｖを印加、リセット用ソース電極は０Ｖ（コモン）でＸ線を照射し、その後電荷検出用トランジスタのソース・ドレインを通して流れるＸ線信号電流を検出した。その後、リセット用ＴＦＴのゲート電極に＋１０Ｖを印加して、電荷検知用キャパシタをリセットした。
【００７１】
＜実施例２＞
第２の絶縁膜を以下のように形成した以外は実施例１と同様にしてＸ線センサを製造した。
活性層を形成した後、アクリル樹脂（ＪＳＲ社製、商品名：ＪＥＭ−５３１）をスピンコーティングし、次いで、現像後にキャパシタの上部電極がほぼ全面露出されるようにパターン露光した。露光後、アクリル樹脂膜を現像液（ＡＺエレクトロニックマテリアルズ株式会社製、商品名：ＡＺ３００ＭＩＦデベロッパー）で現像した。これにより、第２の絶縁膜として厚さ５００ｎｍのアクリル樹脂膜を形成した。
次いで、実施例１と同様にして電荷収集電極とともにバイアス電極を形成し、その後、電荷生成膜、共通電極を順次形成した。
【００７２】
上記のようにして製造したＸ線センサにおいて、共通電極に正バイアス（＋５ｋＶ）を印加し、リセット用ＴＦＴのゲート電極に−５Ｖを印加、リセット用ソース電極は０Ｖ（コモン）でＸ線を照射し、その後電荷検出用トランジスタのソース・ドレインを通して流れるＸ線信号電流を検出した。その後、リセット用ＴＦＴのゲート電極に＋１０Ｖを印加することで、電荷蓄積用キャパシタをリセットした。
【００７３】
−実施例１と実施例２の比較−
センサを９０％の高湿環境下に１Ｗ（１週間）保存し、再度Ｘ線信号検出実験を行ったところ、周辺領域の画素が検出する信号値が見かけ上大きくなる誤差が発生した。バイアス電極に＋１Ｖの電位を与えることで同誤差が解消した。これは、Ｈ２Ｏが層間絶縁膜であるアクリル樹脂を透過した領域で、ＩＧＺＯ−ＴＦＴのしきい値が負にシフトしたことが原因と考えられる。環境に対するロバストネスが高い点で、実施例１が好ましい。
【００７４】
＜比較例１＞
実施例１と同様にしてガラス基板上にゲート電極から活性層まで形成した。
次いで、層間絶縁膜として、基板の活性層側にＳｉＯ２（厚さ２００ｎｍ）をスパッタ成膜した。
このＳｉＯ２膜上にレジスト（ＡＺエレクトロニックマテリアルズ株式会社製、商品名：ＡＺ５２１４−Ｅ）を塗布し、現像後にキャパシタの上部電極がほぼ全面露出されるようにパターン露光した。露光後、フォトレジストを現像液（ＡＺエレクトロニックマテリアルズ株式会社製、商品名：ＡＺ３００ＭＩＦデベロッパー）で現像した。
現像後、フォトレジストを介してＳｉＯ２膜をエッチングした。エッチングの手段として、毒性の強いフッ酸によるウエットエッチング法を避け、ドライエッチング行った。次いで剥離液（東京応化工業社製、商品名：剥離液１０４）でフォトレジストを除去することにより、フォトレジスト下で残存したＳｉＯ２膜を露出させた。
【００７５】
次いで、実施例１と同様にして、バイアス電極、電荷収集電極、電荷生成膜、共通電極を順次形成した。
上記のようにして製造したＸ線センサにおいて、共通電極に正バイアス（＋５ｋＶ）を印加し、リセット用ＴＦＴのゲート電極に−５Ｖを印加、リセット用ソース電極は０Ｖ（コモン）でＸ線を照射し、その後電荷検出用トランジスタのソース・ドレインを通して流れる電流を調査したが、Ｘ線に応じた電流を検出できなかった。これは、ＳｉＯ２の成膜およびドライエッチングプロセスの間に、ＩＧＺＯ−ＴＦＴのＯＦＦ電流が大きくなり、正常動作できないためと考えられる。
【００７６】
＜実施例３＞
図１に示す構成において、実施例１と同様にしてガラス基板上にゲート電極からＧａ２Ｏ３膜まで形成した。Ｇａ２Ｏ３膜をフォトリソグラフィ及びアルカリ現像液（ＡＺエレクトロニックマテリアルズ社製、商品名：ＡＺ５２１４−Ｅ）でパターニングした後、実施例１と同様にバイアス電極８１を形成した。これにより液晶用ＴＦＴ基板を作製した。
一方、別のガラス基板上に電極（ＩＴＯ、厚さ５０ｎｍ）を形成して対向電極用基板を作製した。
ＴＦＴ電極と対向電極間に液晶を注入して両基板間を封止して液晶表示装置を製造した。
上記のようにして製造した液晶表示装置の各電極に外部電源を接続して駆動させたところ、画像を表示することができた。
【００７７】
＜実施例４＞
第２の絶縁膜を下記のように形成した以外は実施例３と同様にして液晶表示装置を製造した。
活性層を形成した後、アクリル樹脂（ＪＳＲ社製、商品名：ＪＥＭ−５３１）をスピンコーティングし、現像後にキャパシタの上部電極がほぼ全面露出されるようにパターン露光した。露光後、アクリル樹脂膜を現像液（ＡＺエレクトロニックマテリアルズ社製、商品名：ＡＺ３００ＭＩＦデベロッパー）で現像した。これにより、第２の絶縁膜として厚さ１０００ｎｍのアクリル樹脂膜を形成した。
第２の絶縁膜を上記のように形成した後、実施例３と同様にして液晶表示装置を製造した。各電極に外部電源を接続して駆動させたところ、画像を表示することができた。
実施例３、実施例４とも、バイアス電極にアース電位を加えることで、しきい値電圧を−２Ｖから−１Ｖに改善することができた。
実施例３は、実施例４に比べて高湿度環境（９０％−１Ｗ）後の画像ムラが少なかった。
【００７８】
以上、本発明について説明したが、本発明は上記実施形態及び実施例に限定されるものではない。例えば、電荷収集用電極は必ずしもリセット用ＴＦＴ上に張り出している必要はない。
また、各ＴＦＴのソース・ドレイン電極と活性層は上下逆に形成してもよい。すなわち、活性層を形成した後、ソース・ドレイン電極を形成してもよい。
さらに、１つの画素内におけるＴＦＴの数も限定されず、１つの画素内に３つ以上のＴＦＴを有する撮像装置にも適用することができる。
【００７９】
また、本発明は、間接型撮像装置、紫外線又は可視光などを検出して撮像する装置のほか、液晶表示装置、有機ＥＬ表示装置などの各画素にＴＦＴを設けて駆動を行う表示装置にも適用することができる。
例えば、図７に示すように、支持基板上に複数の画素５が配列され、各画素が２Ｔｒ−１Ｃ構造により駆動されるアクティブマトリクス基板や表示装置において、各画素５における２つのＴＦＴ６，７のうち、少なくとも一方のＴＦＴとして本発明のＴＦＴを適用することで本発明による効果を得ることができる。
【符号の説明】
【００８０】
１  アクティブマトリクス基板
２，３  撮像装置
１０  支持基板
１４  第１層間絶縁膜
１５  コンタクトホール
１７  配線
１８，１８Ａ，１８Ｂ，１８Ｃ  第２層間絶縁膜
１８Ｄ  酸化ガリウム膜（第２層間絶縁膜）
２０  電荷検出用薄膜トランジスタ
２１  バイアス電極
２４  ソース電極
２６  ドレイン電極
２８  活性層
３０  電荷検知用キャパシタ
３２  下部電極
３６  上部電極
４０  リセット用薄膜トランジスタ
４２  ゲート電極
４４  ソース電極
４６  ドレイン電極
４８  活性層
５０，５２  電荷収集用電極
６０  電荷生成膜
７０  共通電極
８０  薄膜トランジスタ
８１  バイアス電極
８２  ゲート電極
８４  ソース電極
８６  ドレイン電極
８８  活性層
９０  電荷検出用薄膜トランジスタ
９１  バイアス電極
９２  ゲート電極
９４  ソース電極
９６  ドレイン電極
１００  アクティブマトリックス基板
１０２  半導体膜
１０４  共通電極
１１０  レジストパターン（マスク）
１１２  コンタクトホール
【図１】
2010074138.tif 000003
【図２】
2010074138.tif 000004
【図３】
2010074138.tif 000005
【図４】
2010074138.tif 000006
【図５】
2010074138.tif 000007
【図６】
2010074138.tif 000008
【図７】
2010074138.tif 000009
【図８】
2010074138.tif 000010