(57)【要約】【課題】入力信号が有する２値の電位に関わらず、正常に動作させることが可能なデジタル回路の提案を課題とする。【解決手段】半導体装置の一態様は、入力端子、容量素子、スイッチ、トランジスタ、配線、及び出力端子を有し、前記入力端子は、前記容量素子の第１の電極に電気的に接続され、前記配線は、前記スイッチを介して前記容量素子の第２の電極に電気的に接続され、前記トランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、前記トランジスタのソース又はドレインの一方は、前記配線に電気的に接続され、前記トランジスタのソース又はドレインの他方は、前記配線に電気的に接続されていることを特徴とする。【選択図】図１
2010074860.tif 000002
【特許請求の範囲】
【請求項１】
入力端子、容量素子、スイッチ、トランジスタ、配線、及び出力端子を有し、
前記入力端子は、前記容量素子の第１の電極に電気的に接続され、
前記配線は、前記スイッチを介して前記容量素子の第２の電極に電気的に接続され、
前記トランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、
前記トランジスタのソース又はドレインの一方は、前記配線に電気的に接続され、
前記トランジスタのソース又はドレインの他方は、前記出力端子に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記容量素子の容量は、前記トランジスタのゲート容量より大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル信号によって動作するデジタル回路に関し、さらに該デジタル回路を
１つまたは複数有する半導体装置、電子機器及びその駆動方法に関する。
【背景技術】
【０００２】
デジタル信号を処理する論理回路（以下、デジタル回路と呼ぶ）は、基本単位となる論
理素子が単独で、または複数組み合わされて構成されている。論理素子は単数または複数
の入力に対して一の出力が得られる回路であり、例えばインバータ、ＡＮＤ、ＯＲ、ＮＯ
Ｔ、ＮＡＮＤ、ＮＯＲ、クロックドインバータ、トランスミッションゲート等がこれに相
当する。
【０００３】
論理素子は、トランジスタ、抵抗、コンデンサ等の単数または複数の回路素子が接続さ
れて構成されている。そして、論理素子に入力されたデジタル信号に従って該複数の各回
路素子が動作することにより、後段の回路へ供給される信号の電位又は電流が制御される
。
【０００４】
論理素子の１つであるインバータを例に挙げ、その構成と動作について具体的に説明す
る。
【０００５】
図１３（Ａ）に一般的なインバータの回路図を示す。図１３（Ａ）においてＩＮは入力
される信号（入力信号）を意味し、ＯＵＴは出力される信号（出力信号）を意味している
。またＶＤＤ、ＶＳＳは電源電位を意味しており、ＶＤＤ＞ＶＳＳとする。
【０００６】
図１３（Ａ）に示すインバータは、ｐチャネル型トランジスタ１３０１とｎチャネル型
トランジスタ１３０２とを有している。ｐチャネル型トランジスタ１３０１のゲート（Ｇ
）とｎチャネル型トランジスタ１３０２のゲートは互いに接続されており、該２つのゲー
トに入力信号ＩＮが入力されている。そして、ｐチャネル型トランジスタ１３０１の第１
の端子にはＶＤＤが与えられており、ｎチャネル型トランジスタ１３０２の第１の端子に
はＶＳＳが与えられている。またｐチャネル型トランジスタ１３０１の第２の端子とｎチ
ャネル型トランジスタ１３０２の第２の端子は互いに接続されており、該２つの第２の端
子から後段の回路へ出力信号ＯＵＴが出力される。
【０００７】
なお、第１の端子と第２の端子は、いずれか一方がソース、他方がドレインに相当する
。ｐチャネル型トランジスタの場合電位の高いほうがソース、低いほうがドレインとなる
。またｎチャネル型トランジスタは電位の低いほうがソース、高いほうがドレインとなる
。よって図１３（Ａ）では２つのＴＦＴにおいて、第１の端子がソース（Ｓ）、第２の端
子がドレイン（Ｄ）に相当する。
【０００８】
一般的に入力信号には、２値の電位を有するデジタル信号を用いる。該入力信号ＩＮの
電位に従ってインバータが有する２つの回路素子が動作し、出力信号ＯＵＴの電位が制御
される。
【０００９】
次に、図１３（Ｂ）、図１３（Ｃ）を用いて、図１３（Ａ）に示したインバータの動作
について説明する。なお図１３（Ｂ）、図１３（Ｃ）では、動作の状態を分かり易くする
ために各回路素子を単なるスイッチとして表示した。
【００１０】
図１３（Ｂ）に、入力信号ＩＮが高電位側の電位を有するときの、各回路素子の動作の
様子を示す。ここでは、入力信号ＩＮが有する高電位側の電位をＶＤＤ’（ＶＤＤ’≧Ｖ
ＤＤ）とし、説明を簡単にするためにｎチャネル型トランジスタ１３０２の閾値電圧ＶTH
N≧０、ｐチャネル型トランジスタ１３０１の閾値電圧ＶTHP≦０と仮定する。
【００１１】
電位ＶＤＤ’がｐチャネル型トランジスタ１３０１のゲートに与えられると、ＶＤＤ’
≧ＶＤＤであるのでゲート電圧はＶGS≧０となり、ｐチャネル型トランジスタ１３０１は
オフする。なおゲート電圧とは、ゲートの電位からソースの電位を差し引いた電圧に相当
する。
【００１２】
またＶＤＤ’がｎチャネル型トランジスタ１３０２のゲートに与えられると、ＶＤＤ’
＞ＶＳＳであるのでゲート電圧はＶGS＞０となり、ｎチャネル型トランジスタ１３０２は
オンする。よって電源電位ＶＳＳが出力信号ＯＵＴの電位として後段の回路に供給される
。
【００１３】
次に図１３（Ｃ）に、入力信号ＩＮが低電位側の電位を有するときの、各回路素子の動
作の様子を示す。ここでは、入力信号ＩＮが有する低電位側の電位をＶＳＳ’（ＶＳＳ’
≦ＶＳＳ）とし、説明を簡単にするためにｎチャネル型トランジスタ１３０２の閾値電圧
ＶTHN≧０、ｐチャネル型トランジスタ１３０１の閾値電圧ＶTHP≦０であると仮定する。
【００１４】
ＶＳＳ’がｎチャネル型トランジスタ１３０２のゲートに与えられると、ＶＳＳ’≦Ｖ
ＳＳであるのでゲート電圧はＶGS≦０となり、ｎチャネル型トランジスタ１３０２はオフ
する。
【００１５】
また電位ＶＳＳ’がｐチャネル型トランジスタ１３０１のゲートに与えられると、ＶＳ
Ｓ’＜ＶＤＤであるのでゲート電圧はＶGS＜０となり、ｐチャネル型トランジスタ１３０
１はオンする。よって電源電位ＶＤＤが出力信号ＯＵＴの電位として後段の回路に供給さ
れる。
【００１６】
このように、入力信号ＩＮの電位に従って各回路素子が動作し、出力信号ＯＵＴの電位
が制御される。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図１３（Ｂ）、図１３（Ｃ）を用いて説明したインバータの動作は、入力信号ＩＮの有
する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’≧ＶＤＤ、ＶＳＳ’≦ＶＳＳと
仮定した場合のものである。ここで入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’
が、それぞれＶＤＤ’＜ＶＤＤ、ＶＳＳ’＞ＶＳＳと仮定したときの、図１３（Ａ）に示
したインバータの動作について検証する。ただしＶＳＳ’＜ＶＤＤ’とする。
【００１８】
まず図１４（Ａ）に、入力信号ＩＮが高電位側の電位ＶＤＤ’（ＶＤＤ’＜ＶＤＤ）を
有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするため、ｎチャ
ネル型トランジスタ１３０２の閾値電圧ＶTHN≧０、ｐチャネル型トランジスタ１３０１
の閾値電圧ＶTHP≦０であると仮定する。
【００１９】
電位ＶＤＤ’がｐチャネル型トランジスタ１３０１のゲートに与えられると、ＶＤＤ’
＜ＶＤＤであるのでゲート電圧はＶGS＜０となる。よって、｜ＶGS｜＞｜ＶTHP｜のとき
は、ｐチャネル型トランジスタ１３０１はオンする。またＶＤＤ’がｎチャネル型トラン
ジスタ１３０２のゲートに与えられると、ＶＤＤ’＞ＶＳＳであるのでゲート電圧はＶGS
＞０となり、ｎチャネル型トランジスタ１３０２はオンする。
【００２０】
よってｐチャネル型トランジスタ１３０１とｎチャネル型トランジスタ１３０２が共に
オンになるので、図１３（Ｂ）に示した場合とは異なり、入力信号が高電位側の電位を有
していても、出力信号ＯＵＴの電位がＶＳＳとはならない。
【００２１】
出力信号ＯＵＴの電位は、各々のトランジスタに流れる電流によって定まる。図１４（
Ａ）では、ｎチャネル型トランジスタ１３０２のＶGSをＶGSnとし、ｐチャネル型トラン
ジスタ１３０１のＶGSをＶGSpとすると、｜ＶGSn｜＞｜ＶGSp｜なので、各々のトランジ
スタの特性やチャネル幅Ｗとチャネル長Ｌの比に差異がなければ、出力信号ＯＵＴの電位
はＶＤＤよりもＶＳＳに近くなる。しかし、各ＴＦＴの移動度、閾値電圧、チャネル幅と
チャネル長の比などによっては、出力信号ＯＵＴの電位がＶＳＳよりもＶＤＤに近い電位
となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可
能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因とも
なりうる。
【００２２】
また図１４（Ｂ）に、入力信号ＩＮが低電位側の電位ＶＳＳ’（ＶＳＳ’＞ＶＳＳ）を
有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするため、ｎチャ
ネル型トランジスタの閾値電圧ＶTHN≧０、ｐチャネル型トランジスタの閾値電圧ＶTHP≦
０であると仮定する。
【００２３】
ＶＳＳ’がｎチャネル型トランジスタ１３０２のゲートに与えられると、ＶＳＳ’＞Ｖ
ＳＳであるのでゲート電圧はＶGS＞０となる。よって、｜ＶGS｜＞｜ＶTHn｜のときは、
ｎチャネル型トランジスタ１３０２はオンする。また電位ＶＳＳ’がｐチャネル型トラン
ジスタ１３０１のゲートに与えられると、ＶＳＳ’＜ＶＤＤであるのでゲート電圧はＶGS
＜０となり、ｐチャネル型トランジスタ１３０１はオンする。
【００２４】
よってＶＳＳ、ＶＳＳ’、ＶTHnの値によっては、ｐチャネル型トランジスタ１３０１
とｎチャネル型トランジスタ１３０２が共にオンになるので、図１３（Ｃ）に示した場合
とは異なり、入力信号が低電位側の電位を有していても、出力信号ＯＵＴの電位がＶＤＤ
とはならない。
【００２５】
出力信号ＯＵＴの電位は、各々のトランジスタに流れる電流によって定まる。図１４（
Ｂ）では、ｎチャネル型トランジスタのＶGSをＶGSnとし、ｐチャネル型トランジスタの
ＶGSをＶGSpとすると、｜ＶGSn｜＜｜ＶGSp｜なので、各々のトランジスタの特性やチャ
ネル幅Ｗとチャネル長Ｌの比に差異がなければ、出力信号ＯＵＴの電位はＶＳＳよりもＶ
ＤＤに近くなる。しかし、各ＴＦＴの移動度、閾値電圧、チャネル幅とチャネル長の比な
どによっては、出力信号ＯＵＴの電位がＶＤＤよりもＶＳＳに近い電位となることがある
。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そし
てこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。
【００２６】
このように、図１３（Ａ）に示したインバータでは、入力信号ＩＮの有する２値の電位
ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’≧ＶＤＤ、ＶＳＳ’≦ＶＳＳであるときに、所
望の電位を有する出力信号ＯＵＴが得られ、インバータが正常に動作するといえる。しか
し入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’＜ＶＤＤ、
ＶＳＳ’＞ＶＳＳだと、所望の電位を有する出力信号ＯＵＴが得られず、インバータは正
常に動作しない場合がある。
【００２７】
これはインバータに限らず、他のデジタル回路についてもあてはまる。つまり、入力信
号が有する２値の電位が所定の範囲から外れていると、デジタル回路が有する回路素子が
誤作動するため、所望の電位を有する出力信号ＯＵＴが得られなくなり、該デジタル回路
が正常に動作しない。
【００２８】
前段の回路または配線から供給される入力信号の電位は、必ずしも当該デジタル回路が
正常に動作するような高さであるとは限らない。この場合、レベルシフタで入力信号の電
位を調整することで、デジタル回路の正常な動作を確保することが可能である。しかし一
般的にレベルシフタは、レベルシフタ内において１つの回路素子が動作することで初めて
他の回路素子が動作するというように、回路素子どうしが連動して動作するため、出力信
号の電位の立下りまたは立ち上がりが遅く、半導体装置の高速動作を妨げる原因になりが
ちである。
【００２９】
また、電源電圧が小さいと電流が少なくオンしにくいため、高速に動作させにくく、逆
に高速に動作させるために電源電圧を大きくすると消費電力が嵩んでしまうという問題が
あった。
【００３０】
さらに、ｎチャネル型トランジスタ１３０２とｐチャネル型トランジスタ１３０１が同
時にオンしてショート電流が流れることから、消費電流が増大するという問題も生じる。
【００３１】
上述したような問題を解決するため、第１の入力用インバータと第２の出力用インバー
タとを有するレベルシフタ回路において、容量（容量素子）とバイアス手段とによって第
１のインバータから第２のインバータへ入力される信号のＤＣレベルを変換することが提
案されている。（特許文献１参照）。しかしながらこの回路では、第２のインバータを構
成する各トランジスタのゲートと第１のインバータの出力との間に接続されているＤＣレ
ベル変換用容量はバイアス手段によって常にハイレベル電源電位またはローレベル電源電
位に接続されていることから、これら容量の充放電が回路の動特性に悪影響を与えたり（
すなわち回路動作速度の低下を招いたり）、或いは、これら容量の充放電に伴う電力消費
が無視できない程度に大きくなったりするという問題が生じる。また、トランジスタの閾
値にばらつきがあるような場合、各容量の静電容量を対応するトランジスタに合わせるこ
とは困難であり、そのためにＤＣレベル変換容量の両端の電圧が対応するトランジスタの
閾値に整合せず、トランジスタのオン・オフを正確に行なうことができないという問題も
発生し得る。
【００３２】
【特許文献１】特開平９−１７２３６７号公報
【００３３】
上述した問題に鑑み、本発明では入力信号が有する２値の電位に関わらず、正常に動作
させることが可能なデジタル回路の提案を課題とする。
【課題を解決するための手段】
【００３４】
本発明は、デジタル回路に実際に入力される信号の電位と、該デジタル回路を正常に動
作させ得る電位との間の電位差を予め記憶しておき、実際に入力された信号に該電位差を
加算してから各回路素子に入力する補正手段を当該デジタル回路に設けることで、デジタ
ル回路を正常に動作させるものである。
【００３５】
その補正手段により、入力信号の低電位側の電位が供給されたときにｎチャネル型トラ
ンジスタをオフさせ、入力信号の高電位側の電位が供給されたときにｐチャネル型トラン
ジスタをオフさせることができる。その結果、デジタル回路を正常に動作させることがで
きる。
【００３６】
図１（Ａ）に本発明のデジタル回路の構成を示す。デジタル回路１００は、入力された
信号ＩＮの電位を補正する補正手段１０１と、該補正手段１０１によって補正された入力
信号によって動作が制御される１つまたは複数の回路素子１０２を有している。そして該
回路素子の動作に従って出力信号ＯＵＴの電位が制御される。
【００３７】
図１（Ｂ）に、本発明のデジタル回路が有する補正手段１０１の第１の構成を簡単に示
す。第１の構成の補正手段１０１は、入力信号の高電位側または低電位側のいずれか一方
の電位を補正するための容量素子１２３を有する。
【００３８】
そして、容量素子１２３の第１の電極への電源電位１の供給を制御するスイッチ１３０
と、容量素子１２３の第２の電極への電源電位２の供給を制御するスイッチ１３１とを有
する。また、容量素子１２３の第１の電極への入力信号ＩＮの電位の供給を制御するスイ
ッチ１３２が設けられている。そして、容量素子１２３の第２の電極は出力端子１４０に
接続されている。
【００３９】
なお、入力信号ＩＮの高電位側の電位を補正する場合、電源電位１≦電源電位２とする
。また、入力信号ＩＮの低電位側の電位を補正する場合、電源電位１≧電源電位２である
。
【００４０】
そしてスイッチ１３０、１３１を制御することで、容量素子１２３に電源電位１と電源
電位２の電位差を記憶、保持させることができる。
【００４１】
そしてスイッチ１３２を制御することで、入力信号ＩＮの電位が容量素子１２３の第１
の電極に与えられると、入力信号ＩＮの電位に容量素子１２３に保持されている電位差が
加算されて、後段の回路素子１０２に入力される。
【００４２】
よって、電源電位１と電源電位２の電位差を所望の大きさに制御することで、回路素子
１０２に与えられる電位の高さを制御することができ、回路素子１０２ひいてはデジタル
回路１００を正常に動作させることができる。
【００４３】
正常な動作とは、入力信号ＩＮが低電圧側の電位のときの、出力端子の電位が、入力信
号ＩＮがＶＳＳと等しいときの出力端子の電位とほぼ等しい状態にあり、入力信号ＩＮが
高電位側の電位のときの出力端子の電位が、入力信号ＩＮがＶＤＤのときの出力とほぼ等
しい状態にある場合のことを言う。なお、必ずしも出力がＶＳＳやＶＤＤに等しくなくて
も、後段に設けられたデジタル回路が誤動作しなければ正常な動作をしていると見なすこ
とができる。
【００４４】
図１（Ｃ）に、本発明のデジタル回路が有する補正手段１０１の第２の構成を簡単に示
す。第２の構成の補正手段１０１は、図１（Ｂ）の電源電位１を入力信号の電位で代用し
て補正を行なうものに相当する。具体的に第２の構成の補正手段１０１は、入力信号ＩＮ
の電位を補正するための容量素子１０３を有する。
【００４５】
なお、入力信号ＩＮの高電位側の電位を補正する場合、入力信号ＩＮの高電位側の電位
≦電源電位とする。また、入力信号ＩＮの低電位側の電位を補正する場合、入力信号ＩＮ
の低電位側の電位≧電源電位である。
【００４６】
容量素子１０３には、入力信号ＩＮの高電位側または低電位側のいずれか一方の電位と
、電源電位との間の電位差を予め記憶させておく。電源電位の容量素子１０３への供給は
、スイッチ１０８で制御する。
【００４７】
上記構成により、入力信号ＩＮの電位に容量素子１０３に保持されている電位差が加算
されて後段の回路素子１０２に入力される。
【００４８】
よって、入力信号ＩＮの電位と電源電位の電位差を所望の大きさに制御することで、回
路素子１０２に与えられる電位の高さを制御することができ、回路素子１０２ひいてはデ
ジタル回路１００を正常に動作させることができる。
【００４９】
また回路素子１０２がトランジスタを含んでおり、なおかつ補正後の入力信号が該トラ
ンジスタのゲートに入力される場合、トランジスタのゲート容量と電位差を記憶しておく
ための容量素子が直列に接続された状態になる。よって、トランジスタのゲート容量単独
の場合よりも、トランジスタのゲート容量と電位差を記憶しておくための容量素子が直列
に接続されることにより得られる合成容量の方が、容量値が小さくなる。よって、ゲート
容量によるトランジスタの動作の遅延を防ぎ、高速化させることができる。さらに回路素
子の１つであるトランジスタが誤動作し、オフさせるべきときにオンさせてしまうことを
防ぐことができるので、漏れ電流による消費電流の増加を防ぐことができる。
【００５０】
なお、容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶
する動作は、各容量素子に保存した電荷が漏れてしまうことでデジタル回路の正常な動作
が妨げられてしまう前に再度行なうのが良い。
【００５１】
また本発明においてはスイッチを用いているが、他の素子に代替が可能である。例えば
スイッチとしてトランジスタを用いても良い。この場合、スイッチとして用いるトランジ
スタの極性はｎ型でもｐ型でも良い。
【００５２】
なお本発明においてスイッチは、電気的スイッチでも機械的なスイッチでも何でも良い
。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオード
でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジ
スタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジ
スタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合
、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ない
トランジスタとしては、ＬＤＤ領域を設けているもの等がある。また、スイッチとして動
作させるトランジスタのソース端子の電位が、低電位側電源（Vss、Vgnd、0Vなど）に近
い状態で動作する場合はｎチャネル型を、反対に、ソース端子の電位が、高電位側電源（
Vddなど）に近い状態で動作する場合はｐチャネル型を用いることが望ましい。なぜなら
、ゲート・ソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいか
らである。なお、ｎチャネル型とｐチャネル型の両方を用いて、ＣＭＯＳ型のスイッチに
してもよい。
【００５３】
また、スイッチの位置は必ずしも図１に示した位置に設けなくとも良く、回路が上述し
た動作を行なうことができるのであれば、その設ける位置を設計者が適宜決めることがで
きる。なお、本発明において、接続されているとは、電気的に接続されていることと同義
である。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に
電気的な接続を可能とする他の素子（例えば、別の素子やスイッチなど）が配置されてい
てもよい。場合によってはスイッチの数を増やすか、または減らすようにしても良い。
【発明の効果】
【００５４】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
【００５５】
また回路素子がトランジスタを含んでおり、なおかつ補正後の入力信号が該トランジス
タのゲートに入力される場合、トランジスタのゲート容量と第１の容量素子または第２の
容量素子が直列に接続された状態になる。よって、トランジスタのゲート容量単独の場合
よりも、トランジスタのゲート容量と第１の容量素子または第２の容量素子が直列に接続
されることにより得られる合成容量の方が、容量値は小さくなる。よって、ゲート容量に
よるトランジスタの動作の遅延を防ぐことができる。
【図面の簡単な説明】
【００５６】
【図１】本発明のデジタル回路の構成を示す図。
【図２】本発明のデジタル回路の１つであるインバータの第１の構成を示す図。
【図３】図２に示すインバータの動作を示す図。
【図４】図２に示すインバータの動作を示す図。
【図５】本発明のデジタル回路の１つであるインバータの第２の構成を示す図。
【図６】図５に示すインバータの動作を示す図。
【図７】本発明のデジタル回路の１つであるＮＡＮＤの第２の構成を示す図。
【図８】本発明のデジタル回路の１つであるクロックドインバータの第２の構成を示す図。
【図９】図８（Ａ）に示すクロックドインバータの等価回路図と、タイミングチャート。
【図１０】図９に示すクロックドインバータを用いた信号線駆動回路の構成を示す図。
【図１１】図９（Ａ）に示すクロックドインバータの上面図。
【図１２】図１１の断面図。
【図１３】一般的なインバータの構成とその動作を示す図。
【図１４】入力信号の電位が所望の高さにないときにインバータが誤作動する様子を示す図。
【図１５】本発明の半導体表示装置の外観図。
【図１６】本発明のインバータの動作を示す図。
【図１７】本発明のインバータの動作を示す図。
【図１８】本発明の半導体装置を用いた電子機器の図。
【発明を実施するための形態】
【００５７】
（実施の形態１）
本実施の形態では、本発明のデジタル回路の１つであるインバータの、具体的な構成と
その動作について説明する。
【００５８】
図２に本実施の形態のインバータの構成を示す。２０１は補正手段に相当し、２０２は
回路素子群である。
【００５９】
補正手段２０１は第１の容量素子２０３と、第２の容量素子２０４と、前記第１の容量
素子２０３への電位の供給を制御する３つのスイッチ２０５〜２０７と、前記第２の容量
素子２０４への電位の供給を制御する３つのスイッチ２０８〜２１０とを有している。
【００６０】
スイッチ２０５は、第１の容量素子２０３が有する第１の電極への、入力信号の電位の
供給を制御する。スイッチ２０６は、第１の容量素子２０３が有する第１の電極への、高
電位側の電源電位ＶHの供給を制御する。スイッチ２０７は、第１の容量素子２０３が有
する第２の電極への、電源電位ＶＤＤの供給を制御する。
【００６１】
またスイッチ２０８は、第２の容量素子２０４が有する第１の電極への、入力信号の電
位の供給を制御する。スイッチ２０９は、第２の容量素子２０４が有する第１の電極への
、低電位側の電源電位ＶLの供給を制御する。スイッチ２１０は、第２の容量素子２０４
が有する第２の電極への、電源電位ＶＳＳの供給を制御する。
【００６２】
なお本実施の形態では、スイッチ２０７によって、第１の容量素子２０３が有する第２
の電極へ電源電位ＶＤＤが供給される形態を示しているが、本発明はこれに限定されない
。第１の容量素子２０３が有する第２の電極に供給される電位は電源電位ＶＤＤ以外の電
位であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにし
ても良い。また同様に、スイッチ２１０によって、第２の容量素子２０４が有する第２の
電極へ電源電位ＶＳＳが供給される形態を示しているが、本発明はこれに限定されない。
第２の容量素子２０４が有する第２の電極に供給される電位は電源電位ＶＳＳ以外の電位
であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにして
も良い。
【００６３】
回路素子群２０２は、１つのｐチャネル型トランジスタ２１１と、１つのｎチャネル型
トランジスタ２１２とを有している。ｐチャネル型トランジスタ２１１の第１の端子（こ
こではソース）には電源電位ＶＤＤが与えられており、ｎチャネル型トランジスタ２１２
の第１の端子（ここではソース）には電源電位ＶＳＳが与えられている。またｐチャネル
型トランジスタ２１１の第２の端子（ここではドレイン）とｎチャネル型トランジスタ２
１２の第２の端子（ここではドレイン）は互いに接続されており、これらの２つのトラン
ジスタの第２の端子の電位が、出力信号ＯＵＴの電位として後段の回路に供給される。
【００６４】
また、第１の容量素子２０３の第２の電極はｐチャネル型トランジスタ２１１のゲート
に接続されており、第２の容量素子２０４の第２の電極はｎチャネル型トランジスタ２１
２のゲートに接続されている。
【００６５】
なお、ＶＤＤ＞ＶＳＳであり、ＶH＞ＶLであり、ＶＤＤ＞ＶH、ＶL＞ＶＳＳとする。そ
して電源電位ＶHは、通常動作の際の入力信号の高電位側の電位に近く、できればそれ以
下となるように設定するのが望ましい。そうすることで、高電位側の電位が供給されたと
きに、ｐチャネル型トランジスタ２１１がオフしやすくなる。また電源電位ＶLは、通常
動作の際の入力信号の低電位側の電位に近く、できればそれ以上となるように設定するの
が望ましい。そうすることで、低電位側の電位が供給されたときに、ｎチャネル型トラン
ジスタ２１２がオフしやすくなる。本実施の形態では入力信号の高電位側の電位が電源電
位ＶHと等しく、入力信号の低電位側の電位が電源電位ＶLと等しいものと仮定する。また
ＶH−ＶL＞ＶTHn、ＶL−ＶH＜ＶTHpとなるようにする。
【００６６】
また、本実施の形態では、回路素子群２０２が有するｐチャネル型トランジスタ２１１
とｎチャネル型トランジスタ２１２の閾値電圧が０であると仮定してその動作について説
明をするが、実際の回路では閾値が０であるとは限らない。その場合、例えばｐチャネル
型トランジスタ２１１の閾値電圧をＶTHpとすると、ＶHは、通常動作の際の入力信号の高
電位側の電位よりも｜ＶTHp｜分以上高くなるように設定するのが望ましい。また例えば
ｎチャネル型トランジスタ２１２の閾値電圧をＶTHnとすると、ＶLは、通常動作の際の入
力信号の低電位側の電位よりも｜ＶTHn｜分以上低くなるように設定するのが望ましい。
そうすることで、ノーマリオンになるのを防ぎつつ、ｐチャネル型トランジスタ２１１や
ｎチャネル型トランジスタ２１２をオンさせるときに、｜ＶGS｜を最大限に大きくしてよ
り高いオン電流を得ることができる。
【００６７】
次に図３を用いて、図２に示したインバータの動作について説明する。本発明のデジタ
ル回路の動作は、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果
たす通常の動作とに区別される。
【００６８】
まず電位差を記憶する動作について、図３を用いて説明する。記憶するべき電位差は第
１の容量素子２０３と、第２の容量素子２０４とで異なる。第１の容量素子２０３では電
源電位ＶＤＤと高電位側電源電位ＶHとの電位差を記憶し、第２の容量素子２０４では電
源電位ＶＳＳと低電位側電源電位ＶLとの電位差を記憶する。
【００６９】
具体的には図３（Ａ）に示すようにスイッチ２０５をオフ、スイッチ２０６、２０７を
オンにして、第１の容量素子２０３の第１の電極に電源電位ＶHを与え、第２の電極に電
源電位ＶＤＤを与える。そして第１の容量素子２０３には、電源電位ＶHと電源電位ＶＤ
Ｄとによって電荷が蓄積される。
【００７０】
また、スイッチ２０８をオフ、スイッチ２０９、２１０をオンにして、第２の容量素子
２０４の第１の電極に電源電位ＶLを与え、第２の電極に電源電位ＶＳＳを与える。そし
て第２の容量素子２０４には、電源電位ＶLと電源電位ＶＳＳとによって電荷が蓄積され
る。
【００７１】
次に図３（Ｂ）に示すように、スイッチ２０５、２０６、２０７をオフにすることで、
蓄積された電荷が第１の容量素子２０３において保持され、電源電位ＶＤＤと電源電位Ｖ
Hとの間の電位差（Ｖｃ1と記する）が記憶される。また同様に、スイッチ２０８、２０９
、２１０をオフにすることで、蓄積された電荷が第２の容量素子２０４において保持され
、電源電位ＶＳＳと電源電位ＶLとの間の電位差（Ｖｃ2と記する）が記憶される。
【００７２】
次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて
行なわれる通常動作について説明する。
【００７３】
図４（Ａ）を用いて、入力信号ＩＮの電位が、高電位側（本実施の形態ではＶH）であ
る場合の動作について説明する。
【００７４】
通常の動作では、常にスイッチ２０６、２０７、２０９、２１０がオフし、スイッチ２
０５、２０８がオンしている。入力信号の電位ＶHは、スイッチ２０５、２０８を介して
第１の容量素子２０３の第１の電極と、第２の容量素子２０４の第１の電極に与えられる
。
【００７５】
第１の容量素子２０３と第２の容量素子２０４がそれぞれ有する２つの電極間の電位差
は、電荷保存の法則に従い、常に一定である。よって第１の容量素子２０３の第２の電極
の電位は、第１の電極に電位ＶHが与えられると、電位ＶHに電位差Ｖｃ1が加算された高
さに保たれる。ここで電位差Ｖｃ1＝電源電位ＶＤＤ−電源電位ＶHであるので、第１の容
量素子２０３の第２の電極の電位はＶＤＤとなる。第２の電極の電位ＶＤＤはｐチャネル
型トランジスタ２１１のゲートに与えられ、ｐチャネル型トランジスタ２１１はゲート電
圧が０となるのでオフになる。
【００７６】
一方、第２の容量素子２０４の第２の電極の電位は、第１の電極に電位ＶHが与えられ
ると、電位ＶHに電位差Ｖｃ2が加算された高さに保たれる。ここで電位差Ｖｃ2＝電源電
位ＶＳＳ−電源電位ＶLであるので、第２の容量素子２０４の第２の電極の電位はＶH＋Ｖ
ＳＳ−ＶLとなる。よってｎチャネル型トランジスタ２１２はゲート電圧がＶH−ＶLとな
り、ＶH−ＶL＞ＶTHnの場合はオンとなる。
【００７７】
よって、入力信号ＩＮの電位がＶHの場合、電源電位ＶＳＳが出力信号の電位として後
段の回路に与えられる。
【００７８】
次に図４（Ｂ）を用いて、入力信号ＩＮの電位が、低電位側（本実施の形態ではＶL）
である場合の動作について説明する。
【００７９】
上述したように通常の動作ではスイッチ２０６、２０７、２０９、２１０がオフし、ス
イッチ２０５、２０８がオンしている。入力信号の電位ＶLは、スイッチ２０５、２０８
を介して第１の容量素子２０３の第１の電極と、第２の容量素子２０４の第１の電極に与
えられる。
【００８０】
第１の容量素子２０３と第２の容量素子２０４がそれぞれ有する２つの電極間の電位差
は、電荷保存の法則に従い、常に一定である。よって第１の容量素子２０３の第２の電極
の電位は、第１の電極に電位ＶLが与えられると、電位ＶLに電位差Ｖｃ1が加算された高
さに保たれる。ここで電位差Ｖｃ1＝電源電位ＶＤＤ−電源電位ＶHであるので、第１の容
量素子２０３の第２の電極の電位はＶL＋ＶＤＤ−ＶHとなる。よってｐチャネル型トラン
ジスタ２１１はゲート電圧がＶL−ＶHとなり、ＶL−ＶH＜ＶTHpの場合はオンとなる。
【００８１】
一方、第２の容量素子２０４の第２の電極の電位は、第１の電極に電位ＶLが与えられ
ると、電位ＶLに電位差Ｖｃ2が加算された高さに保たれる。ここで電位差Ｖｃ2＝電源電
位ＶＳＳ−電源電位ＶLであるので、第２の容量素子２０４の第２の電極の電位はＶＳＳ
となる。第２の電極の電位ＶＳＳはｎチャネル型トランジスタ２１２のゲートに与えられ
、ｎチャネル型トランジスタ２１２はゲート電圧が０となるのでオフになる。
【００８２】
よって、入力信号ＩＮの電位がＶLの場合、電源電位ＶＤＤが出力信号の電位として後
段の回路に与えられる。
【００８３】
本発明は上記構成によって、入力信号の電位にかかわらず、電位差ＶC1とＶC2とを同時
に取得することができる。
【００８４】
なお本実施の形態では、スイッチ２０７または２１０によって容量素子の第２の電極へ
の電源電位ＶＳＳまたはＶＤＤの供給が制御されているが、本発明はこの構成に限定され
ない。スイッチ２０７によって電源電位ＶＤＤとは異なる電源電位ＶH’の、第１の容量
素子２０３の第２の電極への供給が制御されていても良い。また、スイッチ２１０によっ
て電源電位ＶＳＳとは異なる電源電位ＶL’の、第２の容量素子２０４の第２の電極への
供給が制御されていても良い。この場合、入力信号の高電位側の電位をＶH''、低電位側
の電位をＶL''とすると、ＶH''＋ＶL’−ＶL−ＶＳＳ＞ＶTHnとし、またＶL''＋ＶH’−
ＶH−ＶＤＤ＜ＶTHpとする。さらに、ＶL''＋ＶL’−ＶL−ＶＳＳ≦ＶTHnであることが望
ましく、またＶH''＋ＶH’−ＶH−ＶＤＤ≧ＶTHpであることが望ましい。
【００８５】
なお、スイッチ２０７または２１０によって第２の電極への電源電位ＶＳＳまたはＶＤ
Ｄの供給が制御されている場合、電源電位ＶＳＳまたはＶＤＤとは異なる電位ＶL’また
はＶH’を供給する場合に比べて、電源電位を供給するための配線数を抑えることができ
る。
【００８６】
（実施の形態２）
本実施の形態では、本発明のデジタル回路の１つであるインバータの、実施の形態１と
は異なる構成について説明する。
【００８７】
図５に本実施の形態のインバータの構成を示す。３０１は補正手段に相当し、３０２は
回路素子群である。
【００８８】
補正手段３０１は第１の容量素子３０３と、第２の容量素子３０４と、前記第１の容量
素子３０３への電源電位ＶＤＤの供給を制御するスイッチ３０５と、前記第２の容量素子
３０４への電源電位ＶＳＳの供給を制御するスイッチ３０６とを有している。
【００８９】
なお本実施の形態では、スイッチ３０５によって、第１の容量素子３０３が有する第２
の電極へ電源電位ＶＤＤが供給される形態を示しているが、本発明はこれに限定されない
。第１の容量素子３０３が有する第２の電極に供給される電位は電源電位ＶＤＤ以外の電
位であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにし
ても良い。また同様に、スイッチ３０６によって、第２の容量素子３０４が有する第２の
電極へ電源電位ＶＳＳが供給される形態を示しているが、本発明はこれに限定されない。
第２の容量素子３０４が有する第２の電極に供給される電位は電源電位ＶＳＳ以外の電位
であっても良く、入力信号の電位に合わせて、供給する電位を適宜調節できるようにして
も良い。
【００９０】
回路素子群３０２は、１つのｐチャネル型トランジスタ３１１と、１つのｎチャネル型
トランジスタ３１２とを有している。ｐチャネル型トランジスタ３１１の第１の端子（こ
こではソース）には電源電位ＶＤＤが与えられており、ｎチャネル型トランジスタ３１２
の第１の端子（ここではソース）には電源電位ＶＳＳが与えられている。またｐチャネル
型トランジスタ３１１の第２の端子（ここではドレイン）とｎチャネル型トランジスタ３
１２の第２の端子（ここではドレイン）は互いに接続されており、これら２つのトランジ
スタの第２の端子の電位が、出力信号ＯＵＴの電位として後段の回路に供給される。なお
、ＶＤＤ＞ＶＳＳである。また、ＶＳＳがｎチャネル型トランジスタ３１２とスイッチ３
０６に接続されている場合は、入力信号の高電位側の電位をＶH、低電位側の電位をＶLと
したときに、ＶH−ＶL＞ＶTHn、ＶL−ＶH＜ＶTHpとなるようにする。
【００９１】
また、第１の容量素子３０３の第２の電極はｐチャネル型トランジスタ３１１のゲート
に接続されており、第２の容量素子３０４の第２の電極はｎチャネル型トランジスタ３１
２のゲートに接続されている。
【００９２】
次に図６を用いて、図５に示したインバータの動作について説明する。図６に示したイ
ンバータの動作も、補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を
果たす通常の動作とに区別される。ただし本実施の形態のインバータは、各容量素子への
電源電位の供給は、第１の容量素子と第２の容量素子とで同時に行なうのではなく、順に
行なう。
【００９３】
まず、第１の容量素子３０３において電位差を記憶する動作について、図６（Ａ）を用
いて説明する。図６（Ａ）に示すように、スイッチ３０５をオン、スイッチ３０６をオフ
にして、第１の容量素子３０３の第１の電極に入力信号ＩＮの高電位側の電位ＶHを与え
る。上記構成によって第１の容量素子３０３には、入力信号ＩＮの電位ＶHと電源電位Ｖ
ＤＤとによって電荷が蓄積される。そして、スイッチ３０５をオフにし、第１の容量素子
３０３に蓄積された電荷が保持され、電源電位ＶＤＤと入力信号の高電位側の電位ＶHと
の間の電位差（Ｖｃ1と記する）が記憶される。
【００９４】
次に第２の容量素子３０４において電位差を記憶する動作について、図６（Ｂ）を用い
て説明する。図６（Ｂ）において、スイッチ３０５をオフ、スイッチ３０６をオンにして
、第２の容量素子３０４の第１の電極に入力信号ＩＮの低電位側の電位ＶLを与える。上
記構成によって第２の容量素子３０４には、入力信号ＩＮの電位ＶLと電源電位ＶＳＳと
によって電荷が蓄積される。そして、スイッチ３０６をオフにし、第２の容量素子３０４
に蓄積された電荷が保持され、電源電位ＶＳＳと入力信号の低電位側の電位ＶLとの間の
電位差（Ｖｃ2と記する）が記憶される。
【００９５】
なお、第１の容量素子３０３と第２の容量素子３０４への電荷の蓄積は、どちらを先に
行っても良い。
【００９６】
次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて
行なわれる通常動作について説明する。図６（Ｃ）に示すように、通常動作の場合は、ス
イッチ３０５、３０６を常にオフにしておく。
【００９７】
第１の容量素子３０３と第２の容量素子３０４がそれぞれ有する２つの電極間の電位差
は、電荷保存の法則に従い常に一定である。よって第１の容量素子３０３の第２の電極の
電位は、第１の電極に電位ＶHが与えられると、電位ＶHに電位差Ｖｃ1が加算された高さ
に保たれる。ここで電位差Ｖｃ1＝電源電位ＶＤＤ−入力信号の高電位側の電位ＶHである
ので、第１の容量素子３０３の第２の電極の電位はＶＤＤとなる。第２の電極の電位ＶＤ
Ｄはｐチャネル型トランジスタ３１１のゲートに与えられ、ｐチャネル型トランジスタ３
１１はゲート電圧が０となるのでオフになる。
【００９８】
一方、第２の容量素子３０４の第２の電極の電位は、第１の電極に電位ＶHが与えられ
ると、電位ＶHに電位差Ｖｃ2が加算された高さに保たれる。ここで電位差Ｖｃ2＝電源電
位ＶＳＳ−入力信号の低電位側の電位ＶLであるので、第２の容量素子３０４の第２の電
極の電位はＶH＋ＶＳＳ−ＶLとなる。よってｎチャネル型トランジスタ３１２はゲート電
圧がＶH−ＶLとなり、ＶH−ＶL＞ＶTHnであるのでオンとなる。
【００９９】
よって、入力信号ＩＮの電位がＶHの場合、電源電位ＶＳＳが出力信号の電位として後
段の回路に与えられる。
【０１００】
入力信号ＩＮの電位が低電位側の電位ＶLである場合、入力信号の電位ＶLは第１の容量
素子３０３の第１の電極と、第２の容量素子３０４の第１の電極に与えられる。
【０１０１】
第１の容量素子３０３と第２の容量素子３０４がそれぞれ有する２つの電極間の電位差
は、電荷保存の法則に従い常に一定である。よって第１の容量素子３０３の第２の電極の
電位は、第１の電極に電位ＶLが与えられると、電位ＶLに電位差Ｖｃ1が加算された高さ
に保たれる。ここで電位差Ｖｃ1＝電源電位ＶＤＤ−入力信号の高電位側の電位ＶHである
ので、第１の容量素子３０３の第２の電極の電位はＶL＋ＶＤＤ−ＶHとなる。よってｐチ
ャネル型トランジスタ３１１はゲート電圧がＶL−ＶHとなり、ＶL−ＶH＜ＶTHpであるの
でオンとなる。
【０１０２】
一方、第２の容量素子３０４の第２の電極の電位は、第１の電極に電位ＶLが与えられ
ると、電位ＶLに電位差Ｖｃ2が加算された高さに保たれる。ここで電位差Ｖｃ2＝電源電
位ＶＳＳ−入力信号の低電位側の電位ＶLであるので、第２の容量素子３０４の第２の電
極の電位はＶＳＳとなる。第２の電極の電位ＶＳＳはｎチャネル型トランジスタ３１２の
ゲートに与えられ、ｎチャネル型トランジスタ３１２はゲート電圧が０となるのでオフに
なる。
【０１０３】
よって、入力信号ＩＮの電位がＶLの場合、電源電位ＶＤＤが出力信号の電位として後
段の回路に与えられる。
【０１０４】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。また、図２に示したデジタル回路に比べて補正手段に用いるスイッチの
数を抑えることができ、より簡単な構成で本発明の効果を得ることができる。
【０１０５】
なお本実施の形態では、スイッチ３０５または３０６によって第２の電極への電源電位
ＶＳＳまたはＶＤＤの供給が制御されているが、本発明はこの構成に限定されない。スイ
ッチ３０５によって電源電位ＶＤＤとは異なる電源電位ＶH’の、第１の容量素子３０３
の第２の電極への供給が制御されていても良い。また、スイッチ３０６によって電源電位
ＶＳＳとは異なる電源電位ＶL’の、第２の容量素子３０４の第２の電極への供給が制御
されていても良い。この場合、ＶH＋ＶL’−ＶL−ＶＳＳ＞ＶTHnとし、またＶL＋ＶH’−
ＶH−ＶＤＤ＜ＶTHpとする。さらに、ＶL’−ＶＳＳ≦ＶTHnであることが望ましく、また
ＶH’−ＶＤＤ≧ＶTHpであることが望ましい。
【０１０６】
なお、スイッチ３０５または３０６によって第２の電極への電源電位ＶＳＳまたはＶＤ
Ｄの供給が制御されている場合、電源電位ＶＳＳまたはＶＤＤとは異なる電位ＶL’また
はＶH’を供給する場合に比べて、電源電位を供給するための配線数を抑えることができ
る。
【０１０７】
逆に、電源電位ＶＳＳまたはＶＤＤとは異なる電位ＶL’またはＶH’を供給する場合、
スイッチ３０５または３０６によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給
が制御されている場合に比べて、各容量素子において記憶される電位差を、ｐチャネル型
トランジスタ３１１、ｎチャネル型トランジスタ３１２の閾値に合わせて適宜設定するこ
とができる。本実施の形態では、回路素子群３０２が有するｐチャネル型トランジスタ３
１１とｎチャネル型トランジスタ３１２の閾値電圧が０であると仮定してその動作につい
て説明をしたが、実際の回路では閾値が０であるとは限らない。この場合、例えばｐチャ
ネル型トランジスタ３１１の閾値電圧をＶTHpとすると、ＶH’は、通常動作の際の入力信
号の高電位側の電位ＶHよりも｜ＶTHp｜分以上高くなるように設定するのが望ましい。ま
た例えばｎチャネル型トランジスタ３１２の閾値電圧をＶTHnとすると、ＶLは通常動作の
際の入力信号の低電位側の電位ＶLよりも｜ＶTHn｜分以上低くなるように設定するのが望
ましい。上記構成により、各トランジスタの閾値に合わせて入力信号を補正することがで
き、デジタル回路の動作をより確実なものにすることができる。
【０１０８】
（実施の形態３）
本実施の形態では、本発明のデジタル回路の１つであるＮＡＮＤの構成について説明す
る。
【０１０９】
図７に示す本実施の形態のＮＡＮＤは、第１の補正手段４０１と、第２の補正手段４０
２と、回路素子群４０３とを有している。
【０１１０】
第１の補正手段４０１は第１の容量素子４０４と、第２の容量素子４０５と、前記第１
の容量素子４０４への電源電位ＶＤＤの供給を制御するスイッチ４０６と、前記第２の容
量素子４０５への電源電位ＶＳＳの供給を制御するスイッチ４０７とを有している。
【０１１１】
また第２の補正手段４０２は第３の容量素子４１１と、第４の容量素子４１２と、前記
第３の容量素子４１１への電源電位ＶＤＤの供給を制御するスイッチ４１３と、前記第４
の容量素子４１２への電源電位ＶＳＳの供給を制御するスイッチ４１４とを有している。
【０１１２】
回路素子群４０３は、２つのｐチャネル型トランジスタ４２０、４２１と、２つのｎチ
ャネル型トランジスタ４２２、４２３とを有している。ｐチャネル型トランジスタ４２０
の第１の端子（ここではソース）と、ｐチャネル型トランジスタ４２１の第１の端子（こ
こではソース）には電源電位ＶＤＤが与えられている。そして、ｐチャネル型トランジス
タ４２０の第２の端子（ここではドレイン）と、ｐチャネル型トランジスタ４２１の第２
の端子（ここではドレイン）は互いに接続されている。また、ｎチャネル型トランジスタ
４２２の第１の端子（ここではソース）には電源電位ＶＳＳが与えられている。また、ｎ
チャネル型トランジスタ４２２の第２の端子（ここではドレイン）にはｎチャネル型トラ
ンジスタ４２３の第１の端子（ここではソース）が接続されている。そしてｎチャネル型
トランジスタ４２３の第２の端子（ここではドレイン）は、ｐチャネル型トランジスタ４
２０、４２１の第２の端子に接続されている。なお、ｎチャネル型トランジスタ４２３の
第２の端子とｐチャネル型トランジスタ４２０、４２１の第２の端子の電位が、出力信号
ＯＵＴの電位として後段の回路に与えられる。
【０１１３】
第１の容量素子４０４の第２の電極は、ｐチャネル型トランジスタ４２０のゲートに接
続されている。第２の容量素子４０５の第２の電極は、ｎチャネル型トランジスタ４２２
のゲートに接続されている。第３の容量素子４１１の第２の電極は、ｐチャネル型トラン
ジスタ４２１のゲートに接続されている。第４の容量素子４１２の第２の電極は、ｎチャ
ネル型トランジスタ４２３のゲートに接続されている。
【０１１４】
第１の容量素子４０４の第１の電極と、第２の容量素子４０５の第１の電極に、入力信
号ＩＮ1の電位が入力される。また、第３の容量素子４１１の第１の電極と、第４の容量
素子４１２の第１の電極に、入力信号ＩＮ2の電位が入力される。
【０１１５】
なお、ＶＤＤ＞ＶＳＳである。また入力信号の高電位側の電位をＶH、低電位側の電位
をＶLとし、ｐチャネル型トランジスタ４２０、４２１の閾値電圧をＶTHpとし、ｎチャネ
ル型トランジスタ４２２、４２３の閾値電圧をＶTHnとしたときに、ＶH−ＶL＞ＶTHn、Ｖ
L−ＶH＜ＶTHpとなるようにする。
【０１１６】
図７に示したＮＡＮＤの動作も、補正するべき電位差を記憶する動作と、デジタル回路
の本来の機能を果たす通常の動作とに区別される。ただし本実施の形態のＮＡＮＤは、各
容量素子への電源電位の供給は、第１の容量素子４０４と第２の容量素子４０５とで同時
に行なうのではなく順に行ない、また第３の容量素子４１１と第４の容量素子４１２とで
同時に行なうのではなく順に行なう。
【０１１７】
第１の容量素子４０４において電位差を記憶する際、スイッチ４０６をオン、スイッチ
４０７をオフにして、第１の容量素子４０４の第１の電極に入力信号ＩＮ1の高電位側の
電位ＶHを与える。そして電荷が十分蓄積された後、スイッチ４０６をオフにし、第１の
容量素子４０４に蓄積された電荷を保持する。また、第２の容量素子４０５において電位
差を記憶する際、スイッチ４０７をオン、スイッチ４０６をオフにして、第２の容量素子
４０５の第１の電極に入力信号ＩＮ1の低電位側の電位ＶLを与える。そして電荷が十分蓄
積された後、スイッチ４０７をオフにし、第２の容量素子４０５に蓄積された電荷を保持
する。
【０１１８】
第３の容量素子４１１において電位差を記憶する際、スイッチ４１３をオン、スイッチ
４１４をオフにして、第３の容量素子４１１の第１の電極に入力信号ＩＮ2の高電位側の
電位ＶHを与える。そして電荷が十分蓄積された後、スイッチ４１３をオフにし、第３の
容量素子４１１に蓄積された電荷を保持する。また、第４の容量素子４１２において電位
差を記憶する際、スイッチ４１４をオン、スイッチ４１３をオフにして、第４の容量素子
４１２の第１の電極に入力信号ＩＮ2の低電位側の電位ＶLを与える。そして電荷が十分蓄
積された後、スイッチ４１４をオフにし、第４の容量素子４１２に蓄積された電荷を保持
する。
【０１１９】
そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれ
る。通常動作の際は、スイッチ４０６、４０７、４１３、４１４を常にオフにしておく。
【０１２０】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
【０１２１】
なお本実施の形態では、スイッチ４０６、４０７、４１３、４１４によって第２の電極
への電源電位ＶＳＳまたはＶＤＤの供給が制御されているが、本発明はこの構成に限定さ
れない。スイッチ４０６によって電源電位ＶＤＤとは異なる電源電位ＶH1’の、第１の容
量素子４０４の第２の電極への供給が制御されていても良い。また、スイッチ４０７によ
って電源電位ＶＳＳとは異なる電源電位ＶL1’の、第２の容量素子４０５の第２の電極へ
の供給が制御されていても良い。この場合、ＶH＋ＶL1’−ＶL−ＶＳＳ＞ＶTHnとし、ま
たＶL＋ＶH1’−ＶH−ＶＤＤ＜ＶTHpとする。さらに、ＶL1’−ＶＳＳ≦ＶTHnであること
が望ましく、またＶH1’−ＶＤＤ≧ＶTHpであることが望ましい。
【０１２２】
また、スイッチ４１３によって電源電位ＶＤＤとは異なる電源電位ＶH2’の、第３の容
量素子４１１の第２の電極への供給が制御されていても良い。また、スイッチ４１４によ
って電源電位ＶＳＳとは異なる電源電位ＶL2’の、第４の容量素子４１２の第２の電極へ
の供給が制御されていても良い。この場合、ＶH＋ＶL2’−ＶL−ＶＳＳ＞ＶTHnとし、ま
たＶL＋ＶH2’−ＶH−ＶＤＤ＜ＶTHpとする。さらに、ＶL2’−ＶＳＳ≦ＶTHnであること
が望ましく、またＶH2’−ＶＤＤ≧ＶTHpであることが望ましい。
【０１２３】
なお、スイッチ４０６、４０７、４１３、４１４によって第２の電極への電源電位ＶＳ
ＳまたはＶＤＤの供給が制御されている場合、電源電位ＶＳＳまたはＶＤＤとは異なる電
位を供給する場合に比べて、電源電位を供給するための配線数を抑えることができる。
【０１２４】
逆に、電源電位ＶＳＳまたはＶＤＤとは異なる電位を供給する場合、スイッチ４０６、
４０７、４１３、４１４によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制
御されている場合に比べて、各容量素子において記憶される電位差を、各トランジスタ４
２０〜４２３の閾値に合わせて適宜設定することができる。例えばｐチャネル型トランジ
スタ４２０、４２１の閾値電圧をＶTHpとすると、ＶH1’またはＶH2’は、通常動作の際
の入力信号の高電位側の電位ＶHよりも｜ＶTHp｜分以上高くなるように設定するのが望ま
しい。また例えばｎチャネル型トランジスタ４２１、４２３の閾値電圧をＶTHnとすると
、ＶL1’またはＶL2’は通常動作の際の入力信号の低電位側の電位ＶLよりも｜ＶTHn｜分
以上低くなるように設定するのが望ましい。上記構成により、各トランジスタの閾値に合
わせて入力信号を補正することができ、デジタル回路の動作をより確実なものにすること
ができる。
【０１２５】
なお本実施の形態では、図５と同様に図１（Ｃ）に示す第２の構成を用いた場合につい
て示したが、図４と同様に図１（Ｂ）に示す第１の構成を用いることもできる。
【０１２６】
また、本実施の形態ではＮＡＮＤの場合を示したが、ＮＯＲやトランスミッションゲー
トなど様々な論理回路にも同様に適用することができる。
【０１２７】
（実施の形態４）
本実施の形態では、本発明のデジタル回路の１つであるクロックドインバータの構成に
ついて説明する。
【０１２８】
図８（Ａ）に示す本実施の形態のクロックドインバータは、補正手段５０１と、回路素
子群５０２とを有している。
【０１２９】
補正手段５０１は第１の容量素子５０３と、第２の容量素子５０４と、前記第１の容量
素子５０３への電源電位ＶＤＤの供給を制御するスイッチ５０５と、前記第２の容量素子
５０４への電源電位ＶＳＳの供給を制御するスイッチ５０６とを有している。
【０１３０】
回路素子群５０２は、２つのｐチャネル型トランジスタ５２０、５２１と、２つのｎチ
ャネル型トランジスタ５２２、５２３とを有している。ｐチャネル型トランジスタ５２０
の第１の端子（ここではソース）には電源電位ＶＤＤが与えられている。そして、ｐチャ
ネル型トランジスタ５２０の第２の端子（ここではドレイン）と、ｐチャネル型トランジ
スタ５２１の第１の端子（ここではソース）は互いに接続されている。また、ｎチャネル
型トランジスタ５２３の第１の端子（ここではソース）には電源電位ＶＳＳが与えられて
いる。また、ｎチャネル型トランジスタ５２３の第２の端子（ここではドレイン）にはｎ
チャネル型トランジスタ５２２の第１の端子（ここではソース）が接続されている。そし
てｎチャネル型トランジスタ５２２の第２の端子（ここではドレイン）は、ｐチャネル型
トランジスタ５２１の第２の端子（ここではドレイン）に接続されている。なお、ｎチャ
ネル型トランジスタ５２２の第２の端子とｐチャネル型トランジスタ５２１の第２の端子
の電位が、出力信号ＯＵＴの電位として後段の回路に与えられる。
【０１３１】
第１の容量素子５０３の第２の電極は、ｐチャネル型トランジスタ５２０のゲートに接
続されている。第２の容量素子５０４の第２の電極は、ｎチャネル型トランジスタ５２３
のゲートに接続されている。
【０１３２】
第１の容量素子５０３の第１の電極と、第２の容量素子５０４の第１の電極に、入力信
号ＩＮの電位が入力される。そして、ｐチャネル型トランジスタ５２１のゲートにクロッ
ク信号ＣＫが、またｎチャネル型トランジスタ５２２のゲートには、クロック信号の極性
が反転した信号に相当する反転クロック信号ＣＫｂが入力される。
【０１３３】
なお、ＶＤＤ＞ＶＳＳである。また入力信号の高電位側の電位をＶH、低電位側の電位
をＶLとし、ｐチャネル型トランジスタ５２０の閾値電圧をＶTHpとし、ｎチャネル型トラ
ンジスタ５２３の閾値電圧をＶTHnとしたときに、ＶH−ＶL＞ＶTHn、ＶL−ＶH＜ＶTHpと
なるようにする。
【０１３４】
図８（Ａ）に示したクロックドインバータの動作も、実施の形態１〜３と同様に、補正
するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区
別される。ただし本実施の形態のクロックドインバータは、各容量素子への電源電位の供
給は、第１の容量素子５０３と第２の容量素子５０４とで同時に行なうのではなく順に行
なう。
【０１３５】
第１の容量素子５０３において電位差を記憶する際、スイッチ５０５をオン、スイッチ
５０６をオフにして、第１の容量素子５０３の第１の電極に入力信号ＩＮの高電位側の電
位ＶHを与える。そして電荷が十分蓄積された後、スイッチ５０５をオフにし、第１の容
量素子５０３に蓄積された電荷を保持する。また、第２の容量素子５０４において電位差
を記憶する際、スイッチ５０６をオン、スイッチ５０５をオフにして、第２の容量素子５
０４の第１の電極に入力信号ＩＮの低電位側の電位ＶLを与える。そして電荷が十分蓄積
された後、スイッチ５０６をオフにし、第２の容量素子５０４に蓄積された電荷を保持す
る。
【０１３６】
そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれ
る。通常動作の際は、スイッチ５０５、５０６を常にオフにしておく。
【０１３７】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
【０１３８】
なお、ｐチャネル型トランジスタ５２１とｐチャネル型トランジスタ５２０の接続は必
ずしも図８（Ａ）に示した構成に限定されない。例えば、ｐチャネル型トランジスタ５２
１によって、ｐチャネル型トランジスタ５２０のソースへの、電源電位ＶＤＤの供給が制
御されるように接続されていても良い。
【０１３９】
同様に、ｎチャネル型トランジスタ５２２とｎチャネル型トランジスタ５２３の接続は
必ずしも図８（Ａ）に示した構成に限定されない。例えば、ｎチャネル型トランジスタ５
２２によって、ｎチャネル型トランジスタ５２３のソースへの、電源電位ＶＳＳの供給が
制御されるように接続されていても良い。
【０１４０】
次に、図８（Ａ）とは異なる構成のクロックドインバータについて説明する。図８（Ｂ
）に示す本実施の形態のクロックドインバータは、補正手段５０１と、回路素子群５０２
の接続構成が、図８（Ａ）に示すクロックドインバータとは異なっている。
【０１４１】
具体的には、第１の容量素子５０３の第１の電極にクロック信号ＣＫが、また第２の容
量素子５０４の第１の電極にクロック信号の極性が反転した信号に相当する反転クロック
信号ＣＫｂが入力される。そして、ｐチャネル型トランジスタ５４１のゲートと、ｎチャ
ネル型トランジスタ５４２のゲートには、入力信号ＩＮの電位が入力される。
【０１４２】
そして、図８（Ａ）の場合と同様に、その動作は、補正するべき電位差を記憶する動作
と、デジタル回路の本来の機能を果たす通常の動作とに区別される。ただし本実施の形態
のクロックドインバータは、各容量素子への電源電位の供給は、順に行っても良いし、同
時に行っても良い。
【０１４３】
第１の容量素子５０３において電位差を記憶する際、スイッチ５０５をオン、スイッチ
５０６をオフにして、第１の容量素子５０３の第１の電極にクロック信号ＣＫの高電位側
の電位ＶHを与える。そして電荷が十分蓄積された後、スイッチ５０５をオフにし、第１
の容量素子５０３に蓄積された電荷を保持する。また、第２の容量素子５０４において電
位差を記憶する際、スイッチ５０６をオン、スイッチ５０５をオフにして、第２の容量素
子５０４の第１の電極に反転クロック信号ＣＫｂの低電位側ＶLの電位を与える。そして
電荷が十分蓄積された後、スイッチ５０６をオフにし、第２の容量素子５０４に蓄積され
た電荷を保持する。
【０１４４】
そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれ
る。通常動作の際は、スイッチ５０５、５０６を常にオフにしておく。
【０１４５】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
【０１４６】
なお本実施の形態では、スイッチ５０５、５０６によって第２の電極への電源電位ＶＳ
ＳまたはＶＤＤの供給が制御されているが、本発明はこの構成に限定されない。スイッチ
５０５によって電源電位ＶＤＤとは異なる電源電位ＶH’の、第１の容量素子５０３の第
２の電極への供給が制御されていても良い。また、スイッチ５０６によって電源電位ＶＳ
Ｓとは異なる電源電位ＶL’の、第２の容量素子５０４の第２の電極への供給が制御され
ていても良い。この場合、ＶH＋ＶL’−ＶL−ＶＳＳ＞ＶTHnとし、またＶL＋ＶH’−ＶH
−ＶＤＤ＜ＶTHpとする。さらに、ＶL’−ＶＳＳ≦ＶTHnであることが望ましく、またＶH
’−ＶＤＤ≧ＶTHpであることが望ましい。
【０１４７】
なお、スイッチ５０５、５０６によって第２の電極への電源電位ＶＳＳまたはＶＤＤの
供給が制御されている場合、電源電位ＶＳＳまたはＶＤＤとは異なる電位を供給する場合
に比べて、電源電位を供給するための配線数を抑えることができる。
【０１４８】
逆に、電源電位ＶＳＳまたはＶＤＤとは異なる電位を供給する場合、スイッチ５０５、
５０６によって第２の電極への電源電位ＶＳＳまたはＶＤＤの供給が制御されている場合
に比べて、各容量素子において記憶される電位差を、各トランジスタ５４０、５４３の閾
値に合わせて適宜設定することができる。例えばｐチャネル型トランジスタ５４０の閾値
電圧をＶTHpとすると、ＶH’は通常動作の際の入力信号の高電位側の電位ＶHよりも｜ＶT
Hp｜分以上高くなるように設定するのが望ましい。また例えばｎチャネル型トランジスタ
５４３の閾値電圧をＶTHnとすると、ＶL’は通常動作の際の入力信号の低電位側の電位Ｖ
Lよりも｜ＶTHn｜分以上低くなるように設定するのが望ましい。上記構成により、各トラ
ンジスタの閾値に合わせて入力信号を補正することができ、デジタル回路の動作をより確
実なものにすることができる。
【０１４９】
なお、図８（Ａ）と図８（Ｂ）とを組み合わせても良い。
【０１５０】
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結
晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体
基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイ
ポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他
のトランジスタを適用することができる。また、トランジスタが配置されている基板の種
類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板などに配置することが出来る。
【０１５１】
本発明のデジタル回路において用いられるトランジスタは、単結晶シリコンを用いて形
成されたトランジスタであっても良いし、ＳＯＩを用いたトランジスタであっても良いし
、多結晶シリコン、セミアモルファスシリコン（微結晶シリコン）、アモルファスシリコ
ンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタで
あっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。
【０１５２】
なお本実施の形態では、図５と同様に図１（Ｃ）に示す第２の構成を用いた場合につい
て示したが、図４と同様に図１（Ｂ）に示す第１の構成を用いることもできる。
【０１５３】
（実施の形態５）
本実施の形態では、図２に示した本発明のインバータにおいて、第１の容量素子２０３
が有する第２の電極に供給される電位を、電源電位ＶＤＤ以外の電位とし、また、第２の
容量素子２０４が有する第２の電極に供給される電位を、電源電位ＶＳＳ以外の電位とす
る形態について説明する。
【０１５４】
図１６（Ａ）に、本実施の形態のインバータの構成を示す。図２において既に示したも
のには同じ符号を付す。図１６（Ａ）では、第１の容量素子２０３にｐチャネル型トラン
ジスタ２１１の閾値電圧分の電荷が蓄積されるように、また第２の容量素子２０４にｎチ
ャネル型トランジスタ２１２の閾値電圧分の電荷が蓄積されるように、各電源電圧の値を
最適化する。本実施の形態では、スイッチ２０６によって第１の容量素子２０３の第１の
電極に供給される電位をＶＤＤ、またスイッチ２０７によって第１の容量素子２０３の第
２の電極に供給される電位をＶＤＤ−｜ＶTHp｜とする。また、スイッチ２０９によって
第２の容量素子２０４の第１の電極に供給される電位をＶＳＳ、またスイッチ２１０によ
って第２の容量素子２０４の第２の電極に供給される電位をＶＳＳ＋｜ＶTHn｜とする。
【０１５５】
図１６（Ｂ）〜図１６（Ｄ）を用いて、図１６（Ａ）に示したインバータの動作につい
て説明する。
【０１５６】
まず、第１の容量素子２０３と、第２の容量素子２０４において、電荷の蓄積を行なう
。本実施の形態では、第１の容量素子２０３の第２電極の電位と、ｐチャネル型トランジ
スタ２１１のソースの電位を個別に制御でき、また第２の容量素子２０４の第２電極の電
位と、ｎチャネル型トランジスタ２１２のソースの電位を個別に制御できる。よって、第
１の容量素子２０３と第２の容量素子２０４における電荷の蓄積を並行して行なうことが
できる。
【０１５７】
ます図１６（Ｂ）に示すように、スイッチ２０６、２０７、２０９、２１０をオンに、
スイッチ２０５、２０８をオフすることで、第１の容量素子２０３にｐチャネル型トラン
ジスタ２１１の閾値電圧を記憶し、第２の容量素子２０４にｎチャネル型トランジスタ２
１２の閾値電圧を記憶する。そして、スイッチ２０６、２０７、２０９、２１０をオフに
することで、蓄積された電荷が第１の容量素子２０３及び第２の容量素子２０４において
保持される。
【０１５８】
次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて
行なわれる通常動作について説明する。
【０１５９】
図１６（Ｃ）を用いて、入力信号ＩＮの電位が、電源電位ＶＤＤと同じ場合について説
明する。通常の動作では、常にスイッチ２０６、２０７、２０９、２１０がオフし、スイ
ッチ２０５、２０８がオンしている。入力信号の電位は、スイッチ２０５、２０８を介し
て第１の容量素子２０３の第１の電極と、第２の容量素子２０４の第１の電極に与えられ
る。
【０１６０】
第１の容量素子２０３には閾値電圧−｜ＶTHp｜が保持されているので、第１の容量素
子２０３の第２の電極の電位は、ＶＤＤ−｜ＶTHp｜となる。よって、ｐチャネル型トラ
ンジスタ２１１は、そのゲート電圧ＶGSp＝−｜ＶTHp｜となるため、オフする。
【０１６１】
一方、第２の容量素子２０４には閾値電圧｜ＶTHn｜が保持されているので、第２の容
量素子２０４の第２の電極の電位は、ＶＤＤ＋｜ＶTHn｜となる。よって、ｎチャネル型
トランジスタ２１２は、そのゲート電圧ＶGSn＝ＶＤＤ−ＶＳＳ＋｜ＶTHn｜＞｜ＶTHn｜
となるので、オンする。
【０１６２】
よって、入力信号ＩＮの電位がＶＤＤの場合、電源電位ＶＳＳが出力信号の電位として
後段の回路に与えられる。
【０１６３】
図１６（Ｄ）を用いて、入力信号ＩＮの電位が、電源電位ＶＳＳと同じ場合について説
明する。図１６（Ｃ）の場合と同様に、通常の動作ではスイッチ２０６、２０７、２０９
、２１０がオフし、スイッチ２０５、２０８がオンしている。入力信号の電位は、スイッ
チ２０５、２０８を介して第１の容量素子２０３の第１の電極と、第２の容量素子２０４
の第１の電極に与えられる。
【０１６４】
第１の容量素子２０３には閾値電圧−｜ＶTHp｜が保持されているので、第１の容量素
子２０３の第２の電極の電位は、ＶＳＳ−｜ＶTHp｜となる。よって、ｐチャネル型トラ
ンジスタ２１１は、そのゲート電圧ＶGSp＝ＶＳＳ−ＶＤＤ−｜ＶTHp｜＜−｜ＶTHp｜と
なるため、オンする。
【０１６５】
一方、第２の容量素子２０４には閾値電圧｜ＶTHn｜が保持されているので、第２の容
量素子２０４の第２の電極の電位は、ＶＳＳ＋｜ＶTHn｜となる。よって、ｎチャネル型
トランジスタ２１２は、そのゲート電圧ＶGSn＝｜ＶTHn｜となるので、オフする。
【０１６６】
よって、入力信号ＩＮの電位がＶＳＳの場合、電源電位ＶＤＤが出力信号の電位として
後段の回路に与えられる。
【０１６７】
本実施の形態では、電源電位がトランジスタのしきい値電圧の絶対値に対して十分大き
くない場合でもトランジスタの動作速度を向上させることができ、よって、デジタル回路
の消費電力を低減させることができる。
【０１６８】
（実施の形態６）
本実施の形態では、図５に示した本発明のインバータにおいて、第１の容量素子３０３
が有する第２の電極に供給される電位を、電源電位ＶＤＤ以外の電位とし、また、第２の
容量素子３０４が有する第２の電極に供給される電位を、電源電位ＶＳＳ以外の電位とす
る形態について説明する。
【０１６９】
図１７（Ａ）に、本実施の形態のインバータの構成を示す。図５において既に示したも
のには同じ符号を付す。図１７（Ａ）では、第１の容量素子３０３にｐチャネル型トラン
ジスタ３１１の閾値電圧分の電荷が蓄積されるように、また第２の容量素子３０４にｎチ
ャネル型トランジスタ３１２の閾値電圧分の電荷が蓄積されるように、各電源電圧の値を
最適化する。本実施の形態では、スイッチ３０５によって第１の容量素子３０３の第２の
電極に供給される電位をＶＤＤ−｜ＶTHp｜とする。また、スイッチ３０６によって第２
の容量素子３０４の第２の電極に供給される電位をＶＳＳ＋｜ＶTHn｜とする。
【０１７０】
図１７（Ｂ）〜図１７（Ｄ）を用いて、図１７（Ａ）に示したインバータの動作につい
て説明する。
【０１７１】
まず、第１の容量素子３０３と、第２の容量素子３０４において、電荷の蓄積を行なう
。
【０１７２】
まず図１７（Ｂ）に示すように、スイッチ３０５をオンに、スイッチ３０６をオフする
。そして入力信号としてＶＤＤを入力することで、第１の容量素子３０３にｐチャネル型
トランジスタ３１１の閾値電圧を記憶する。そしてスイッチ３０５をオフにすることで、
蓄積された電荷が第１の容量素子３０３において保持される。
【０１７３】
次に図１７（Ｃ）に示すように、スイッチ３０６をオンに、スイッチ３０５をオフする
。そして入力信号としてＶＳＳを入力することで、第２の容量素子３０４にｎチャネル型
トランジスタ３１２の閾値電圧を記憶する。そしてスイッチ３０６をオフにすることで、
蓄積された電荷が第２の容量素子３０４において保持される。
【０１７４】
次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて
行なわれる通常動作について説明する。
【０１７５】
図１７（Ｄ）を用いて、入力信号ＩＮの電位が、電源電位ＶＤＤと同じ場合について説
明する。通常の動作では、常にスイッチ３０５、３０６はオフしている。入力信号の電位
は、第１の容量素子３０３の第１の電極と、第２の容量素子３０４の第１の電極に与えら
れる。
【０１７６】
第１の容量素子３０３には閾値電圧−｜ＶTHp｜が保持されているので、第１の容量素
子３０３の第２の電極の電位は、ＶＤＤ−｜ＶTHp｜となる。よって、ｐチャネル型トラ
ンジスタ３１１は、そのゲート電圧ＶGSp＝−｜ＶTHp｜となるため、オフする。
【０１７７】
一方、第２の容量素子３０４には閾値電圧｜ＶTHn｜が保持されているので、第２の容
量素子３０４の第２の電極の電位は、ＶＤＤ＋｜ＶTHn｜となる。よって、ｎチャネル型
トランジスタ３１２は、そのゲート電圧ＶGSn＝ＶＤＤ−ＶＳＳ＋｜ＶTHn｜＞｜ＶTHn｜
となるので、オンする。
【０１７８】
よって、入力信号ＩＮの電位がＶＤＤの場合、電源電位ＶＳＳが出力信号の電位として
後段の回路に与えられる。
【０１７９】
次に、入力信号ＩＮの電位が、電源電位ＶＳＳと同じ場合について説明する。図１７（
Ｃ）の場合と同様に、通常の動作ではスイッチ３０５、３０６がオフしている。入力信号
の電位は、第１の容量素子３０３の第１の電極と、第２の容量素子３０４の第１の電極に
与えられる。
【０１８０】
第１の容量素子３０３には閾値電圧−｜ＶTHp｜が保持されているので、第１の容量素
子３０３の第２の電極の電位は、ＶＳＳ−｜ＶTHp｜となる。よって、ｐチャネル型トラ
ンジスタ３１１は、そのゲート電圧ＶGSp＝ＶＳＳ−ＶＤＤ−｜ＶTHp｜＜−｜ＶTHp｜と
なるため、オンする。
【０１８１】
一方、第２の容量素子３０４には閾値電圧｜ＶTHn｜が保持されているので、第２の容
量素子３０４の第２の電極の電位は、ＶＳＳ＋｜ＶTHn｜となる。よって、ｎチャネル型
トランジスタ３１２は、そのゲート電圧ＶGSn＝｜ＶTHn｜となるので、オフする。
【０１８２】
よって、入力信号ＩＮの電位がＶＳＳの場合、電源電位ＶＤＤが出力信号の電位として
後段の回路に与えられる。
【０１８３】
本実施の形態では、電源電位がトランジスタのしきい値電圧の絶対値に対して十分大き
くない場合でもトランジスタの動作速度を向上させることができ、よって、デジタル回路
の消費電力を低減させることができる。
【０１８４】
以下、本発明の実施例について説明する。    
【実施例１】
【０１８５】
本実施例では、半導体表示装置の信号線駆動回路に、本発明のクロックドインバータを
用いた場合の、クロックドインバータの構成とその駆動について説明する。
【０１８６】
図９（Ａ）に本実施例で用いられるクロックドインバータの回路図を示す。図９（Ａ）
に示すクロックドインバータは、図８（Ａ）に示したクロックドインバータのスイッチに
、トランジスタを用いたものに相当する。
【０１８７】
なお本実施の形態では、図５と同様に図１（Ｃ）に示す第２の構成を用いた場合につい
て示したが、図４と同様に図１（Ｂ）に示す第１の構成を用いることもできる。
【０１８８】
図９（Ａ）に示すクロックドインバータは、第１の容量素子６０１と、第２の容量素子
６０２と、ｐチャネル型トランジスタ６０３、６０７、６０８と、ｎチャネル型トランジ
スタ６０４、６０９、６１０を有している。
【０１８９】
第１の容量素子６０１の第１の電極と第２の容量素子６０２の第１の電極は互いに接続
されており、入力信号ＩＮの電位が与えられる。第１の容量素子６０１の第２の電極はｐ
チャネル型トランジスタ６０７のゲートに接続されている。また、第２の容量素子６０２
の第２の電極はｎチャネル型トランジスタ６１０のゲートに接続されている。
【０１９０】
ｐチャネル型トランジスタ６０３の第１の端子には電源電位ＶＤＤが与えられており、
第２の端子は第１の容量素子６０１の第２の電極に接続されている。ｎチャネル型トラン
ジスタ６０４の第１の端子には電源電位ＶＳＳが与えられており、第２の端子は第２の容
量素子６０２の第２の電極に接続されている。
【０１９１】
ｐチャネル型トランジスタ６０７の第１の端子（ここではソース）には電源電位ＶＤＤ
が与えられている。そして、ｐチャネル型トランジスタ６０７の第２の端子（ここではド
レイン）と、ｐチャネル型トランジスタ６０８の第１の端子（ここではソース）は互いに
接続されている。また、ｎチャネル型トランジスタ６１０の第１の端子（ここではソース
）には電源電位ＶＳＳが与えられている。また、ｎチャネル型トランジスタ６１０の第２
の端子（ここではドレイン）にはｎチャネル型トランジスタ６０９の第１の端子（ここで
はソース）が接続されている。そしてｎチャネル型トランジスタ６０９の第２の端子（こ
こではドレイン）は、ｐチャネル型トランジスタ６０８の第２の端子（ここではドレイン
）に接続されている。なお、ｎチャネル型トランジスタ６０９の第２の端子とｐチャネル
型トランジスタ６０８の第２の端子の電位が、出力信号ＯＵＴの電位として後段の回路に
与えられる。
【０１９２】
図９（Ｂ）に、第２の容量素子６０２に電荷を蓄積する期間と、第１の容量素子６０１
に電荷を蓄積する期間と、通常動作する期間の、入力信号ＩＮの電位と、ｐチャネル型ト
ランジスタ６０３のゲートの電位と、ｎチャネル型トランジスタ６０４のゲートの電位の
タイミングチャートを示す。
【０１９３】
図９（Ｂ）に示すように、第２の容量素子６０２への電荷蓄積期間において、ｐチャネ
ル型トランジスタ６０３は、電源電位ＶＤＤに閾値電圧を加算した電位より高い電位がゲ
ートに与えられ、オフとなる。また、ｎチャネル型トランジスタ６０４は、電源電位ＶＳ
Ｓに閾値電圧を加算した電位より高い電位がゲートに与えられ、オンとなる。そして入力
信号ＩＮの電位は低電圧側の電位ＶLに保たれる。
【０１９４】
そして、第２の容量素子６０２に十分電荷が蓄積されたら、ｎチャネル型トランジスタ
６０４のゲートに、電源電位ＶＳＳから閾値電圧分より低い電位が与えられてオフとなり
、第２の容量素子６０２に電荷が保持された状態になる。
【０１９５】
次に第１の容量素子６０１への電荷蓄積期間において、ｐチャネル型トランジスタ６０
３は、電源電位ＶＤＤに閾値電圧を加算した電位より低い電位がゲートに与えられ、オン
となる。また、ｎチャネル型トランジスタ６０４は、電源電位ＶＳＳに閾値電圧を加算し
た電位より低い電位がゲートに与えられ、オフとなる。そして入力信号ＩＮの電位は高電
圧側の電位ＶHに保たれる。
【０１９６】
そして、第２の容量素子６０２に十分電荷が蓄積されたら、ｐチャネル型トランジスタ
６０４のゲートに、電源電位ＶＳＳに閾値電圧を加算した電位より高い電位が与えられて
オフとなり、第２の容量素子６０２に電荷が保持された状態になる。
【０１９７】
なお図９（Ｂ）では、第２の容量素子６０２への電荷の蓄積を、第１の容量素子６０１
への電荷の蓄積より先に行なっているが、逆であってもよい。すなわち、第１の容量素子
６０１への電荷の蓄積を行なった後、第２の容量素子６０２への電荷の蓄積を行なうよう
にしても良い。
【０１９８】
そして、通常動作期間においては、ｐチャネル型トランジスタ６０３は、電源電位ＶＤ
Ｄに閾値電圧を加算した電位より高い電位がゲートに与えられ、オフとなる。またｎチャ
ネル型トランジスタ６０４は、電源電位ＶＳＳに閾値電圧を加算した電位より低い電位が
ゲートに与えられ、オフとなる。
【０１９９】
図１０に、本実施例のクロックドインバータを用いた信号線駆動回路の構成を示す。本
実施例の信号線駆動回路は、シフトレジスタ１００１と、ラッチＡ１００２と、ラッチＢ
１００３とを有する。ラッチＡ１００２とラッチＢ１００３は、複数段のラッチを有して
おり、本実施例のクロックドインバータは各ラッチに用いられている。
【０２００】
具体的には図１０に示すように、本実施例のラッチＡ１００２が有する各段のラッチは
、本実施例のクロックドインバータ１００４、通常のクロックドインバータ１００５と、
２つのインバータ１００６、１００７とを有している。
【０２０１】
通常のクロックドインバータ１００５と、２つのインバータ１００６、１００７には電
源と同じ振幅の信号が入力されるとする。従って、通常の回路を用いれば良い。しかし、
ビデオ信号、つまりクロックドインバータ１００４の入力信号には振幅の小さな信号が入
力されるとする。従って、図８、図９に示したような、本発明の回路を用いる必要がある
。
【０２０２】
本実施例のクロックドインバータの場合、ビデオ信号が入力信号ＩＮに相当し、シフト
レジスタから供給されるタイミング信号と、その極性を反転させた信号とが、一方はｐチ
ャネル型トランジスタ６０８のゲートに入力され、他方はｎチャネル型トランジスタ６０
９のゲートに入力される。電荷の蓄積を行なう期間は、ラッチＡが動作していない期間に
設ければ良い。例えば、帰線期間や時間階調のときの点灯期間（ドライバが動いていない
期間）などに設ければ良い。
【０２０３】
あるいは、シフトレジスタ１００１から出力される信号（サンプリングパルス）を用い
て、電荷の蓄積を行なうタイミングを制御しても良い。つまり、数列分前のサンプリング
パルスを用いて、電荷の蓄積を行っても良い。
【０２０４】
図１１に、クロックドインバータ１００４、１００５の上面図を示す。クロックドイン
バータ１００４と１００５は構成がほぼ同一であるため、クロックドインバータ１００４
を例に挙げ、その構成について説明する。なお、図９（Ａ）において既に示したものにつ
いては、同じ符号を付す。
【０２０５】
１１０１は入力信号ＩＮが入力される配線であり、１１０２は出力信号ＯＵＴが出力さ
れる配線である。また１１０３はｎチャネル型トランジスタ６０９のゲートに与えられる
電位が供給される配線であり、１１０４はｐチャネル型トランジスタ６０８のゲートに与
えられる電位が供給される配線である。１１０５はｎチャネル型トランジスタ６０４のゲ
ートに与えられる電位が供給される配線であり、１１０６はｐチャネル型トランジスタ６
０３のゲートに与えられる電位が供給される配線である。
【０２０６】
また、１１２０は電源電位ＶＳＳが供給されている配線であり、１１２１は電源電位Ｖ
ＤＤが供給されている配線である。
【０２０７】
図１１のＡ−Ａ’における断面図を図１２（Ａ）に、Ｂ−Ｂ’における断面図を図１２
（Ｂ）に示す。
【０２０８】
配線１２００と配線１２０１は共に配線１１０６に接続されており、配線１２００は配
線１２２０を介してｐチャネル型トランジスタ６０３の第２の端子に接続されている。
【０２０９】
クロックドインバータ１００４が有するｐチャネル型トランジスタ６０８は、チャネル
形成領域１２０７と、第１の端子または第２の端子に相当する不純物領域１２０６、１２
０８と、ゲートに相当するゲート電極１２０２と、チャネル形成領域１２０７とゲート電
極１２０２間に設けられたゲート絶縁膜１２２４を有している。
【０２１０】
クロックドインバータ１００４が有するｐチャネル型トランジスタ６０７は、チャネル
形成領域１２０９と、第１の端子または第２の端子に相当する不純物領域１２０８、１２
１０と、ゲートに相当するゲート電極１２０３と、チャネル形成領域１２０９とゲート電
極１２０３間に設けられたゲート絶縁膜１２２４を有している。
【０２１１】
クロックドインバータ１００５が有するｐチャネル型トランジスタ６０７は、チャネル
形成領域１２１１と、第１の端子または第２の端子に相当する不純物領域１２１０、１２
１２と、ゲートに相当するゲート電極１２０４と、チャネル形成領域１２１１とゲート電
極１２０４間に設けられたゲート絶縁膜１２２４を有している。
【０２１２】
クロックドインバータ１００５が有するｐチャネル型トランジスタ６０８は、チャネル
形成領域１２１３と、第１の端子または第２の端子に相当する不純物領域１２１２、１２
１４と、ゲートに相当するゲート電極１２０５と、チャネル形成領域１２１３とゲート電
極１２０５間に設けられたゲート絶縁膜１２２４を有している。
【０２１３】
なお、クロックドインバータ１００４が有するｐチャネル型トランジスタ６０８と、ク
ロックドインバータ１００４が有するｐチャネル型トランジスタ６０７は、不純物領域１
２０８を共有している。不純物領域１２０８は、クロックドインバータ１００４が有する
ｐチャネル型トランジスタ６０８においてはソースに、クロックドインバータ１００４が
有するｐチャネル型トランジスタ６０７においてはドレインに相当する。
【０２１４】
また、クロックドインバータ１００５が有するｐチャネル型トランジスタ６０８と、ク
ロックドインバータ１００５が有するｐチャネル型トランジスタ６０７は、不純物領域１
２１２を共有している。不純物領域１２１２は、クロックドインバータ１００５が有する
ｐチャネル型トランジスタ６０８においてはソースに、クロックドインバータ１００５が
有するｐチャネル型トランジスタ６０７においてはドレインに相当する。
【０２１５】
また、クロックドインバータ１００４が有するｐチャネル型トランジスタ６０７と、ク
ロックドインバータ１００５が有するｐチャネル型トランジスタ６０７は、不純物領域１
２１０を共有している。不純物領域１２１０は、両トランジスタにおいてソースに相当す
る。
【０２１６】
不純物領域１２０６に配線１２１５が接続されている。また不純物領域１２１４に、配
線１２１７が接続されている。配線１２１５は、クロックドインバータ１００４が有する
ｎチャネル型トランジスタ６０９のドレインに接続されている。
【０２１７】
クロックドインバータ１００４が有するｐチャネル型トランジスタ６０７のゲート電極
１２０３は、配線１２２１を介してｐチャネル型トランジスタ６０３の第２の端子に接続
されている。
【０２１８】
配線１２２３は、第１の容量素子６０１の半導体膜１２２６が有する不純物領域１２２
５に接続されている。半導体膜１２２６とゲート電極１２０３とがゲート絶縁膜１２２４
を間に挟んで重なることで形成される容量素子と、ゲート電極１２０３と配線１２２３と
が層間絶縁膜１２３０を間に挟んで重なることで形成される容量素子とが、共に第１の容
量素子６０１に相当する。
【０２１９】
このように容量素子をＭＯＳ容量として形成している。ただし、ＭＯＳ容量は一方の電
極と他方の電極とで、電位の上下関係によっては容量値が非常に小さくなってしまう。従
って、容量素子を２つ並列に配置し、その極性や電極の向きなどを逆にすることにより、
電位の上下関係に関係なく容量素子として動作させている。
【０２２０】
なお容量素子は大きく形成している。なぜなら、入力信号ＩＮの電圧を印加しても容量
素子６０１とトランジスタ６０７のゲート容量とにより電圧分圧されるからである。例え
ば、容量素子６０１とトランジスタ６０７のゲート容量とが同じ大きさなら、入力信号Ｉ
Ｎの振幅のうち、半分しかトランジスタ６０７のゲートに加わらない。よって、容量素子
６０１は大きくする必要がある。基準としてはトランジスタ６０７のゲート容量の５倍の
大きさで容量素子６０１を形成するのが望ましい。なお、容量素子６０２と、トランジス
タ６１０の関係についても同様である。
【０２２１】
なお本発明のデジタル回路の１つであるクロックドインバータは、図１１に示す構成に
限定されない。例えば、シフトレジスタ１００１が有するフリップフロップ回路を構成し
ているクロックドインバータに用いられていても良い。
この場合も、入力信号に振幅が小さい信号が入力される部分に本発明を適用すれば良い。
従って、シフトレジスタではクロック信号やその反転信号の振幅が小さいため、図８（Ａ
）のクロックドインバータを用いれば良い。この場合、入力されるビデオ信号の帰線期間
においてシフトレジスタは動作していないので、該期間において電荷の蓄積を行なえば良
い。
【０２２２】
なお本発明のデジタル回路の１つであるクロックドインバータは、図１１に示す構成に
限定されない。    
【実施例２】
【０２２３】
本発明のデジタル回路を駆動回路に用いたあらゆる半導体装置は、本発明の範疇に含ま
れる。図１５に本発明の半導体装置の１つである半導体表示装置の外観図を示す。図１５
に示す半導体表示装置は、複数の画素が設けられた画素部１５０３と、画素を選択する走
査線駆動回路１５０１と、前記選択された画素にビデオ信号を供給する信号線駆動回路１
５０２とを有する。そして画素部１５０３、信号線駆動回路１５０２または走査線駆動回
路１５０１の駆動に用いられる各種信号及び電源電位は、ＦＰＣ１５０４を介して供給さ
れる。
【０２２４】
本発明の半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各
画素に備えた発光装置、ＤＭＤ（Digital Micromirror Device）、ＰＤＰ（Plasma Displ
ay Panel）、ＦＥＤ（Field Emission
Display）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置が
含まれる。
【０２２５】
また本発明の範疇に含まれる半導体装置には、半導体表示装置の他に、加算器、ＡＬＵ
（Arithmetic Logic Unit）、カウンタ、乗算器、シフタ等を含む演算回路と、フリップ
フロップ、マルチポートＲＡＭ、ＦＩＦＯ（First In First Out）回路等を含む記憶回路
と、ＰＬＡ（Programmable Logic Array）等を含む制御回路とを、いずれか単数または複
数有する半導体集積回路がある。    
【実施例３】
【０２２６】
本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグ
ル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生
装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲー
ム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書
籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）
等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げら
れる。それら電子機器の具体例を図１８に示す。
【０２２７】
図１８（Ａ）は表示装置であり、筐体２００１、表示部２００２、スピーカー部２００
３等を含む。本発明の半導体装置は、表示部２００２に用いることができる。表示装置に
は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれ
る。本発明の半導体装置は、表示部２００２及びその他の信号処理回路に用いることがで
きる。なお表示装置に発光装置を用いる場合、発光素子が有する電極において外光が反射
することで、鏡面のように像を写してしまうのを防ぐために、偏光板を設けておいても良
い。
【０２２８】
図１８（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部
２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。
本発明の半導体装置を表示部２１０２またはその他の信号処理回路に用いることで、本発
明のデジタルスチルカメラが完成する。
【０２２９】
図１８（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２
、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウ
ス２２０６等を含む。本発明の半導体装置を表示部２２０３またはその他の信号処理回路
に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【０２３０】
図１８（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッ
チ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の半導体装置を
表示部２３０２またはその他の信号処理回路に用いることで、本発明のモバイルコンピュ
ータが完成する。
【０２３１】
図１８（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体
（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。
表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を
表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
本発明の半導体装置を表示部Ａ２４０３、Ｂ２４０４またはその他の信号処理回路に用い
ることで、本発明の画像再生装置が完成する。
【０２３２】
図１８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体
２５０１、表示部２５０２、アーム部２５０３を含む。本発明の半導体装置を表示部２５
０２またはその他の信号処理回路に用いることで、本発明のゴーグル型ディスプレイが完
成する。
【０２３３】
図１８（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、
外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０
７、音声入力部２６０８、操作キー２６０９等を含む。本発明の半導体装置を表示部２６
０２またはその他の信号処理回路に用いることで、本発明のビデオカメラが完成する。
【０２３４】
ここで図１８（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３
、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０
７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示
することで携帯電話の消費電流を抑えることができる。本発明の半導体装置を表示部２７
０３またはその他の信号処理回路に用いることで、本発明の携帯電話が完成する。
【０２３５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例１〜９に示したいずれの構成を用いても
良い。
【図１】
2010074860.tif 000003
【図２】
2010074860.tif 000004
【図３】
2010074860.tif 000005
【図４】
2010074860.tif 000006
【図５】
2010074860.tif 000007
【図６】
2010074860.tif 000008
【図７】
2010074860.tif 000009
【図８】
2010074860.tif 000010
【図９】
2010074860.tif 000011
【図１０】
2010074860.tif 000012
【図１１】
2010074860.tif 000013
【図１２】
2010074860.tif 000014
【図１３】
2010074860.tif 000015
【図１４】
2010074860.tif 000016
【図１５】
2010074860.tif 000017
【図１６】
2010074860.tif 000018
【図１７】
2010074860.tif 000019
【図１８】
2010074860.tif 000020
【手続補正書】
【提出日】平成22年1月26日(2010.1.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
容量素子と、スイッチと、配線とを有し、
前記容量素子の第１の電極は、入力端子に電気的に接続され、
前記配線は、前記スイッチを介して前記容量素子の第２の電極に電気的に接続され、
前記容量素子の第２の電極は、出力端子に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
容量素子と、スイッチと、トランジスタと、配線とを有し、
前記容量素子の第１の電極は、入力端子に電気的に接続され、
前記配線は、前記スイッチを介して前記容量素子の第２の電極に電気的に接続され、
前記トランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、
前記トランジスタのソース又はドレインの一方は、前記配線に電気的に接続され、
前記トランジスタのソース又はドレインの他方は、出力端子に電気的に接続されており、
前記容量素子の容量は、前記トランジスタのゲート容量より大きいことを特徴とする半導体装置。
【請求項３】
容量素子と、スイッチと、第１及び第２のトランジスタと、配線とを有し、
前記容量素子の第１の電極は、入力端子に電気的に接続され、
前記配線は、前記スイッチを介して前記容量素子の第２の電極に電気的に接続され、
前記第１のトランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記配線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続されており、
前記第２のトランジスタのゲートには、クロック信号が入力されることを特徴とする半導体装置。
【請求項４】
容量素子と、スイッチと、第１及び第２のトランジスタと、配線とを有し、
前記容量素子の第１の電極には、クロック信号が入力され、
前記配線は、前記スイッチを介して前記容量素子の第２の電極に電気的に接続され、
前記第１のトランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記配線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、入力端子に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、出力端子に電気的に接続されていることを特徴とする半導体装置。