(57)【要約】【課題】レーザアニール以外のアニールも行え、かつ、薄膜状態でのハンドリングを行わなくて済むようにする。【解決手段】ＭＯＳデバイス形成前に予めＦＳ層２ａやｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂを形成する。これにより、レーザアニール以外のアニールも行えるようにできる。また、ＭＯＳデバイス形成前にヒートシンク１０７を構成するヒートシンク基板３４を接合する。これにより、薄膜状態でのハンドリングを行わなくて済む。そして、ヒートシンク基板３４と共にＭＯＳデバイスが形成されたｎ型シリコン基板３０をダイシングカットすることで、ヒートシンク１０７と一体化された半導体チップ１０６を形成でき、ヒートシンク１０７と共に半導体チップ１０６を取り扱うことができるため、この後の工程でも薄膜状態でのハンドリングを行わなくて済むようにできる。【選択図】図６
2010141170.tif 000002
【特許請求の範囲】
【請求項１】
ダイオード形成領域に備えられる第１導電型層（１ｂ）およびＩＧＢＴ形成領域に形成される第２導電型のコレクタ層（１ａ）と、
前記第１導電型層（１ｂ）および前記コレクタ層（１ａ）の上に配置された第１導電型のドリフト層（２）と、
前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、
前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されたトレンチ（４）と、
前記ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第１導電型のエミッタ領域（５）と、
前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
前記ベース領域（３）および前記エミッタ領域（５）に電気的に接続された上部電極（１２）と、
前記コレクタ層（１ａ）の裏面側に形成された下部電極（１４）とを備え、
前記ＩＧＢＴ形成領域に備えられた前記コレクタ層（１ａ）、前記ドリフト層（２）、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）内に形成された前記ゲート電極（７）にてＩＧＢＴを構成すると共に、
前記ダイオード形成領域に備えられた前記第１導電型層（１ｂ）および前記ドリフト層（２）と、第２導電型の前記ベース領域とによるＰＮ接合にてダイオードを構成し、前記ＩＧＢＴと前記ダイオードとが一体化された半導体装置の製造方法であって、
主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、
前記半導体基板（３０）における裏面に対して、前記コレクタ層（１ａ）および前記第１導電型層（１ｂ）を形成する工程と、
前記半導体基板（３０）における前記コレクタ層（１ａ）および前記第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、
前記サポート基盤（３３）にて支持した状態で前記半導体基板（３０）の主表面側を薄膜化する工程と、
前記サポート基盤（３３）にて支持した状態で前記薄膜化した前記半導体基板（３０）の主表面に、前記ベース領域（３）、前記エミッタ領域（５）および前記トレンチ（４）、前記ゲート絶縁膜（６）、前記ゲート電極（７）および前記上部電極（１２）を形成する工程と、
複数のヒートシンク（１０７）が備えられたヒートシンク基板（３４）を用意し、該ヒートシンク基板（３４）における各ヒートシンク（１０７）を前記上部電極（１２）に対して接合することにより、前記半導体基板（３０）に前記ヒートシンク基板（３４）を貼り付ける工程と、
前記サポート基盤（３３）を前記半導体基板（３０）から分離したのち、前記複数のヒートシンク（１０７）をチップ単位に分ける工程と、
前記チップ単位に分けられた前記ヒートシンク（１０７）が備えられた状態で前記半導体基板（３０）をチップ単位にダイシングして半導体チップ（１０６）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
前記ヒートシンク基板（３４）を貼り付ける工程では、前記ヒートシンク基板（３４）として、前記複数のヒートシンク（１０７）が一体化されて板状とされたものを用い、
前記複数のヒートシンク（１０７）をチップ単位に分ける工程では、前記半導体基板（３０）をダイシングする際に、前記ヒートシンク基板（３４）を同時にダイシングすることによりチップ単位に分けることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ヒートシンク基板（３４）を貼り付ける工程では、前記ヒートシンク基板（３４）として、分割された状態の前記複数のヒートシンク（１０７）が板状の基台（３４ａ）に貼り付けられているものを用い、
前記複数のヒートシンク（１０７）をチップ単位に分ける工程では、前記基台（３４ａ）から前記複数のヒートシンク（１０７）を分離することによりチップ単位に分けることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ヒートシンク基板（３４）を貼り付ける工程では、前記基台（３４ａ）として、前記複数のヒートシンク（１０７）の配置場所と対応する位置に凹部（３４ｂ）が形成されているものを用いると共に、前記凹部（３４ｂ）内に各ヒートシンク（１０７）を配置することで前記ヒートシンク基板（３４）を構成し、
前記複数のヒートシンク（１０７）をチップ単位に分ける工程では、冷却処理を行うことで、前記基台（３４ａ）と前記複数のヒートシンク（１０７）との熱膨張係数差に基づいて前記基台（３４ａ）から前記複数のヒートシンク（１０７）を分離することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ヒートシンク基板（３４）を貼り付ける工程では、前記ヒートシンク基板（３４）として、分割された状態の前記複数のヒートシンク（１０７）が板状の基台（３４ａ）に貼り付けられているものを用い、
前記複数のヒートシンク（１０７）をチップ単位に分ける工程では、前記半導体基板（３０）をダイシングする際に、前記基台（３４ａ）を同時にダイシングすることによりチップ単位に分けることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ダイシングによって前記半導体チップ（１０６）を形成したのち、該ダイシングを行ったままの状態で前記ヒートシンク（１０７）および前記半導体基板（３０）を粘着テープ（３５）に貼り付け、その後、該粘着テープ（３５）をエクスパンドすることによって前記半導体チップ（１０６）同士の間の距離を広げる工程を含んでいることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（絶縁ゲート型電界効果トランジスタ）とフリーホイールダイオード（単にダイオードという）とが同チップ内に形成される半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、ＩＧＢＴとダイオードとを同チップに備えた半導体装置では、ダイオード形成領域にカソード層となるｎ+型層を形成し、ＩＧＢＴ形成領域にコレクタ層となるｐ+型層を形成する（例えば、特許文献１参照）。このような構造の半導体装置では、薄膜状態でハンドリングを行うと割れなどが生じることから、以下のような製造方法を用いて製造している。図１３および図１４は、従来のＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
【０００３】
図１３（ａ）に示すように、まず、２００μｍ以上で反りのないＦＺ基板等のｎ型半導体基板Ｊ１を用意し、このｎ型半導体基板Ｊ１の主表面上に酸化膜Ｊ２を形成したのち、酸化膜Ｊ２をパターニングして所望位置に開口パターンを形成する。この酸化膜Ｊ２に形成した開口パターンに、ｐ型不純物のイオン注入を行って外周領域のｐ型拡散層Ｊ３やｐ型ガードリング層Ｊ４を形成する。また、この開口パターンは以降のパターニングにおけるアライメントターゲットとなる。
【０００４】
次に、図１３（ｂ）に示すように、ｐ型ベース領域Ｊ５を形成したのち、ＩＧＢＴ形成領域にトレンチゲート構造Ｊ６を形成したり、ゲート配線Ｊ７やエミッタ電極Ｊ８などを形成することでＭＯＳデバイスを形成する。
【０００５】
そして、図１３（ｃ）に示すように、ｎ型半導体基板Ｊ１の主表面側（ＭＯＳデバイスを形成した側）に接着剤等を介してサポート基盤Ｊ１０を貼り付けた後、図１３（ｄ）に示すように、ｎ型半導体基板Ｊ１を裏面側から薄膜化することで所望厚さとする。このとき、ｎ型半導体基板Ｊ１が薄膜化されるが、サポート基盤Ｊ１０が貼り付けられているため、薄膜状態でハンドリングが行われることはない。また、このような薄膜化の手法として、例えばグラインドやウェットエッチングなどによる薄膜化が考えられるが、グラインドで行った場合には多量のパーティクルが発生することとなる。
【０００６】
続いて、図１４（ａ）に示すように、ｎ型半導体基板Ｊ１の裏面側からｎ型不純物をイオン注入する。その後、図１４（ｂ）に示すように、マスクを配置したのちそれをパターニングして所望位置を開口させ、開口部からｐ型不純物を注入する工程と、マスクを配置したのちそれをパターニングして所望位置を開口させ、開口部からｎ型不純物を注入する工程を行ったのち、アニールすることで、ＦＳ（フィールドストップ）層Ｊ１１に加え、ｐ++型コレクタ層Ｊ１２、ｎ++型カソード層（第１導電型層）Ｊ１３を形成する。
【０００７】
次に、図１４（ｃ）に示すように、ｐ++型コレクタ層Ｊ１２およびｎ++型カソード層Ｊ１３に接する裏面電極Ｊ１４を形成したのち、図１４（ｄ）に示すように、サポート基盤Ｊ１０を剥がす。これにより、ＩＧＢＴとダイオードとを同チップに備えた半導体装置が完成する。
【特許文献１】特開２００５−５７２３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような従来の製造方法によると、ｎ型半導体基板Ｊ１の主表面側にＭＯＳデバイスを形成してからＦＳ層Ｊ１１に加え、ｐ++型コレクタ層Ｊ１２、ｎ++型カソード層Ｊ１３を形成している。このため、これらを形成するためのｎ型不純物もしくはｐ型不純物のイオン注入後に行うアニールをレーザアニールによってしか行えなくなる。すなわち、ｎ型半導体基板Ｊ１の主表面側に保護膜や配線構造が備えられており、例えばポリイミドで構成される保護膜は３５０℃、Ａｌにて構成される配線構造は４９０℃、サポート基盤Ｊ１０の接着層は２００℃までしか高温に耐えられないため、基板全体が高温になるようなアニールは行えず、裏面のみ局所的に高温化できるレーザアニールしか選択できない。
【０００９】
そして、レーザアニールは、瞬間的なアニールのため、注入された不純物を活性化することはできるが、拡散することができないため、耐圧リークを起こし易い。特に、上述したようにｎ型半導体基板Ｊ１の裏面側からの薄膜化をグラインドで行う場合には、多量のパーティクルが発生し、これがイオン注入時に遮蔽する役割を果たしてしまい、ＦＳ層Ｊ１１、ｐ++型コレクタ層Ｊ１２、ｎ++型カソード層Ｊ１３の欠損を生じさせ、上記のような耐圧リークを発生させ易くする。
【００１０】
本発明は上記点に鑑みて、レーザアニール以外のアニールも行え、かつ、薄膜状態でのハンドリングを行わなくて済む半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、主表面および該主表面と反対側となる裏面を有する第１導電型の半導体基板（３０）を用意する工程と、半導体基板（３０）における裏面に対して、コレクタ層（１ａ）および第１導電型層（１ｂ）を形成する工程と、半導体基板（３０）におけるコレクタ層（１ａ）および第１導電型層（１ｂ）側にサポート基盤（３３）を接合する工程と、サポート基盤（３３）にて支持した状態で半導体基板（３０）の主表面側を薄膜化する工程と、サポート基盤（３３）にて支持した状態で薄膜化した半導体基板（３０）の主表面に、ベース領域（３）、エミッタ領域（５）、トレンチ（４）、ゲート絶縁膜（６）、ゲート電極（７）および上部電極（１２）を形成する工程と、複数のヒートシンク（１０７）が備えられたヒートシンク基板（３４）を用意し、該ヒートシンク基板（３４）における各ヒートシンク（１０７）を上部電極（１２）に対して接合することにより、半導体基板（３０）にヒートシンク基板（３４）を貼り付ける工程と、サポート基盤（３３）を半導体基板（３０）から分離したのち、複数のヒートシンク（１０７）をチップ単位に分ける工程と、チップ単位に分けられたヒートシンク（１０７）が備えられた状態で半導体基板（３０）をチップ単位にダイシングして半導体チップ（１０６）を形成する工程と、を含んでいることを特徴としている。
【００１２】
このような製造方法によれば、ＭＯＳデバイス形成前にＩＧＢＴ形成領域におけるコレクタ層（１ａ）およびダイオード形成領域における第１導電型層（１ｂ）を形成しているため、レーザアニール以外のアニールも行える。また、ＭＯＳデバイス形成前にサポート基盤（３３）を接合しているため、薄膜状態でのハンドリングを行わなくて済む。さらに、サポート基盤（３３）を取り除く前にヒートシンク基板（３４）を貼り付けているため、サポート基盤（３３）を取り除いても薄膜状態でのハンドリングを行わなくても済むようにできる。
【００１３】
例えば、請求項２に記載の発明のように、ヒートシンク基板（３４）を貼り付ける工程では、ヒートシンク基板（３４）として、複数のヒートシンク（１０７）が一体化されて板状とされたものを用い、複数のヒートシンク（１０７）をチップ単位に分ける工程において、半導体基板（３０）をダイシングする際に、ヒートシンク基板（３４）を同時にダイシングすることによりチップ単位に分けることができる。
【００１４】
また、請求項３に記載の発明のように、ヒートシンク基板（３４）を貼り付ける工程では、ヒートシンク基板（３４）として、分割された状態の複数のヒートシンク（１０７）が板状の基台（３４ａ）に貼り付けられているものを用い、複数のヒートシンク（１０７）をチップ単位に分ける工程において、基台（３４ａ）から複数のヒートシンク（１０７）を分離することによりチップ単位に分けるようにしても良い。
【００１５】
この場合、請求項４に記載したように、ヒートシンク基板（３４）を貼り付ける工程では、基台（３４ａ）として、複数のヒートシンク（１０７）の配置場所と対応する位置に凹部（３４ｂ）が形成されているものを用いると共に、凹部（３４ｂ）内に各ヒートシンク（１０７）を配置することでヒートシンク基板（３４）を構成し、複数のヒートシンク（１０７）をチップ単位に分ける工程において、冷却処理を行うことで、基台（３４ａ）と複数のヒートシンク（１０７）との熱膨張係数差に基づいて基台（３４ａ）から複数のヒートシンク（１０７）を分離することができる。
【００１６】
さらに、請求項５に記載の発明のように、ヒートシンク基板（３４）を貼り付ける工程では、ヒートシンク基板（３４）として、分割された状態の複数のヒートシンク（１０７）が板状の基台（３４ａ）に貼り付けられているものを用い、複数のヒートシンク（１０７）をチップ単位に分ける工程において、半導体基板（３０）をダイシングする際に、基台（３４ａ）を同時にダイシングすることによりチップ単位に分けることもできる。
【００１７】
請求項６に記載の発明では、ダイシングによって半導体チップ（１０６）を形成したのち、該ダイシングを行ったままの状態でヒートシンク（１０７）および半導体基板（３０）を粘着テープ（３５）に貼り付け、その後、該粘着テープ（３５）をエクスパンドすることによって半導体チップ（１０６）同士の間の距離を広げる工程を含んでいることを特徴としている。
【００１８】
このよう、粘着テープ（３５）のエクスパンドによって各半導体チップ（１０６）の間隔をほぼ均等に広げることができる。この間隔を確保した状態で各半導体チップ（１０６）をモールド樹脂（１１５）にて封止すれば、半導体チップ（１０６）の間隔拡大によってダイマウントの容易化が可能になると共に、半導体チップ（１０６）の絶縁耐圧を確保することが可能となる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、三相モータを駆動するインバータ回路のスイッチング素子としてＩＧＢＴとダイオードとが一体化された半導体素子が適用される場合を例に挙げて説明する。
【００２２】
図１は、本実施形態の半導体装置に備えられる半導体素子がスイッチング素子として適用されるインバータ回路の回路図である。
【００２３】
この図に示されるように、電源からの電圧Ｖｃｃが印加される電源ライン１００とＧＮＤに接続されるＧＮＤライン１０１との間に２つの半導体素子１０２が直列接続されて構成されるＵ相、Ｖ相、Ｗ相の３回路が備えられている。各半導体素子１０２は、ｎチャネルタイプのＩＧＢＴ１０３と、ＩＧＢＴ１０３のコレクタにカソードが接続されると共にエミッタにアノードが接続されたダイオード１０４を備えた構成とされている。そして、各相では、上側アームのＩＧＢＴ１０３のコレクタおよびダイオードのカソードが電源ライン１００に接続されると共に、下側アームのＩＧＢＴ１０３のエミッタおよびダイオード１０４のアノードがＧＮＤライン１０１に接続され、上側アームのＩＧＢＴ１０３のエミッタおよびダイオード１０４のアノードと下側アームのＩＧＢＴ１０３のコレクタとダイオード１０４のカソードが接続された接続形態とされ、下側アームと上側アームの間がそれぞれ三相モータ１０５に対して電気的に接続されている。
【００２４】
このような構成のインバータ回路における各相それぞれに備えられた２つの半導体素子１０２（例えば、図中に破線で示したようにＵ層の２つの半導体素子１０２）をモジュール化して１つの半導体装置が構成されている。
【００２５】
図２は、半導体素子１０２の構造例を示した断面図である。図３は、半導体素子１０２が形成された半導体チップ１０６の上面図である。また、図４は、半導体装置の詳細構造を示した図であり、（ａ）はレイアウト図、（ｂ）は（ａ）の上面図、（ｃ）は（ａ）の底面図、（ｄ）は（ａ）のＡ−Ａ’断面図、（ｅ）は（ａ）のＢ−Ｂ’断面図である。
【００２６】
図２に示すように、本実施形態の半導体装置には、ＩＧＢＴ１０３が備えられるセル領域とその外周を囲むように構成された外周領域が形成されている。ｐ++型コレクタ層１ａおよびｎ++型カソード層（第１導電型層）１ｂの表面に、高濃度のｎ型不純物層で構成されたＦＳ層（フィールドストップ層）２ａが備えられていると共に、このＦＳ層２ａの上にｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂやＦＳ層２ａよりも低不純物濃度で構成されたｎ-型ドリフト層２が備えられている。ＦＳ層２ａは、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、基板裏面側から注入されるホールの注入量を制御するために備えてある。
【００２７】
そして、セル領域において、ｎ-型ドリフト層２の表層部には、所定厚さのｐ型ベース領域３が形成されている。さらに、セル領域におけるＩＧＢＴ形成領域には、ｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するように複数個のトレンチ４が形成されており、このトレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、トレンチ４は複数個所定のピッチ（間隔）で形成されており、図１の奥行き方向（紙面垂直方向）において各トレンチ４が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ４が構成する環状構造は複数本ずつを１組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。
【００２８】
隣接するトレンチ４によってｐ型ベース領域３が複数に分割された状態となるが、少なくともその一部は、チャネル領域を構成するチャネルｐ層３ａとなり、このチャネルｐ層３ａの表層部に、ｎ+型エミッタ領域５が形成されている。なお、本実施形態では、分割された各ｐ型ベース領域３がチャネルｐ層３ａとなる場合を図示してあるが、そのうちの一部がｎ+型エミッタ領域５が形成されないフロート層とされても良い。
【００２９】
ｎ+型エミッタ領域５は、ｎ-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、トレンチ４の側面に接するように配置されている。より詳しくは、トレンチ４の長手方向に沿って棒状に延設され、トレンチ４の先端よりも内側で終端した構造とされている。
【００３０】
各トレンチ４内は、各トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜６と、このゲート絶縁膜６の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極７とにより埋め込まれている。
【００３１】
これらのうち、ゲート電極７は、図１とは別断面において互いに電気的に接続され、絶縁膜８上に形成されたドープトＰｏｌｙ−Ｓｉ層９に接続されている。そして、ドープトＰｏｌｙ−Ｓｉ層９上の層間絶縁膜１０にはコンタクトホール１０ａが形成されており、このコンタクトホール１０ａを通じてドープトＰｏｌｙ−Ｓｉ９とゲート電圧が印加されるゲート配線１１とが接続されることで、各ゲート電極７とゲート配線１１とが導通させられている。
【００３２】
さらに、ｎ+型エミッタ領域５およびチャネルｐ層３ａは、層間絶縁膜１０に形成されたコンタクトホール１０ｂを通じて上部電極１２と電気的に接続されており、上部電極１２とゲート配線１１とは保護膜１３などによって電気的に分離されている。そして、ｐ++型コレクタ層１ａの裏面側に下部電極１４が形成されることにより、ＩＧＢＴ１０３が構成されている。
【００３３】
また、セル領域におけるダイオード形成領域では、ｎ++型カソード層１ｂと対応する位置においてトレンチ４が形成されていないため、ｐ型ベース領域３をアノードとし、ｎ-型ドリフト層２、ｎ+型ＦＳ層２ａおよびｎ++型カソード層１ｂをカソードとしてＰＮ接合されたダイオード１０４が構成されている。このダイオード１０４におけるアノードとなるｐ型ベース領域３は、上部電極１２と電気的に接続されており、カソードの一部となるｎ++型カソード層１ｂは、下部電極１４と電気的に接続されている。
【００３４】
このため、ＩＧＢＴ１０３とダイオード１０４とは、エミッタとアノードとが電気的に接続されると共に、コレクタとカソードとが電気的に接続されることで、同一チップにおいて互いに並列接続された構造とされている。
【００３５】
一方、外周領域においては、ｎ-型ドリフト層２の表層部において、セル領域の外周を囲むようにｐ型ベース領域３よりも深くされたｐ型拡散層２０が形成されていると共に、更にｐ型拡散層２０の外周を囲むようにｐ型ガードリング層２１が多重リング構造として形成されている。各ｐ型ガードリング層２１は、層間絶縁膜１０に形成されたコンタクトホール１０ｃを通じて、各ｐ型ガードリング層２１と対応して配置された外周電極２２に対して電気的に接続されている。各外周電極２２は、互いに電気的に分離されており、ｐ型ガードリング層２１と同様に多重リング構造とされている。
【００３６】
以上のように、本実施形態にかかるＩＧＢＴ１０３とダイオード１０４とを一体化した半導体素子１０２が構成されている。
【００３７】
このように構成された半導体素子１０２は、図３に示すような半導体チップ１０６に形成されている。この図に示されるように、半導体チップ１０６には、複数のパッド１０６ａ〜１０６ｄが備えられている。パッド１０６ａは、半導体チップ１０６における広面積を占め、ＩＧＢＴ１０３のエミッタおよびダイオード１０４のアノードに電気的に接続される上部電極１２との接続用、パッド１０６ｂは、ＩＧＢＴ１０３のゲート配線１１に対するゲート電圧印加用、パッド１０６ｃは、エミッタケルビン用であるそして、図３中に破線にて示したように、半導体チップ１０６の裏面全面がパッド１０６ｄとされ、ＩＧＢＴ１０３のコレクタおよびダイオード１０４のカソードに電気的に接続される下部電極１４との接続用とされる。そして、これら各パッド１０６ａ〜１０６ｄに導体を電気的に接続することで、半導体素子１０２内の各部と外部との電気的な接続が図られている。
【００３８】
具体的には、上側アームの半導体チップ１０６は、図４（ａ）において紙面手前側が上部電極１２、紙面向こう側が下部電極１４を向けて配置され、図４（ｄ）において紙面右側が上部電極１２、左側が下部電極１４を向けて配置されている。
【００３９】
上側アームの半導体チップ１０６に関しては、上部電極１２に設けられたパッド１０６ａに対してヒートシンク１０７が接続されると共に、ヒートシンク１０７が三相モータ１０５に接続されるリード１０８に接続されている。また、下部電極１４に設けられたパッド１０６ｄに対してコレクタ用リード１０９が接続されている。さらに、ゲート配線１１に設けられたパッド１０６ｂがボンディングワイヤ１１０を介してゲート用リード１１１に接続されている。そして、図４（ｄ）の断面においてリード１０８が引き出されることにより三相モータ１０５との電気的な接続が行われ、図４（ｄ）、（ｅ）の断面においてコレクタ用リード１０９やゲート用リード１１１が引き出されることで下部電極１４に対して電源からの電圧Ｖｃｃが印加されると共にゲート配線１１を通じてゲート電圧が印加できる構造とされている。
【００４０】
一方、下側アームの半導体チップ１０６は、上側アームの半導体チップ１０６と表裏が逆に配置されている。すなわち、下側アームの半導体チップ１０６は、図４（ａ）において紙面手前側が下部電極１４、紙面向こう側が上部電極１２を向けて配置され、図４（ｄ）において紙面右側が下部電極１４、左側が上部電極１２を向けて配置されている。
【００４１】
下側アームの半導体チップ１０６に関しても、上側アームの半導体チップ１０６と同様に、上部電極１２に設けられたパッド１０６ａに対してヒートシンク１０７が接続されると共に、ヒートシンク１０７がＧＮＤライン１０１に接続されるエミッタ用リード１１２に接続されている。また、下部電極１４に設けられたパッド１０６ｄに対して三相モータ１０５に接続されるリード１０８が接続されている。さらに、ゲート配線１１に設けられたパッド１０６ｂがボンディングワイヤ１１３を介してゲート用リード１１４に接続されている。そして、図４（ｄ）の断面においてリード１０８が引き出されることにより三相モータ１０５との電気的な接続が行われ、図４（ｅ）の断面においてゲート用リード１１４が引き出されることでゲート配線１１を通じてゲート電圧が印加され、図４（ｄ）、（ｅ）とは別断面においてエミッタ用リード１１２が引き出されることで下部電極１４をＧＮＤに接続した構造とされている。
【００４２】
そして、このような構成において、コレクタ用リード１０９、リード１０８、エミッタ用リード１１２およびゲート用リード１１１、１１４の各引き出し部分が突き出し、かつ、半導体チップ１０６の厚み方向両側において放熱性を高めるためにコレクタ用リード１０９、リード１０８およびエミッタ用リード１１２の表面が露出するようにモールド樹脂１１５にて封止されることにより、モジュール化された半導体装置が構成されている。
【００４３】
続いて、本実施形態のＩＧＢＴとダイオードとを一体化した半導体装置の製造方法について説明する。図５、図６は、本実施形態の半導体装置の製造工程を示した断面図である。
【００４４】
〔図５（ａ）に示す工程〕
まず、２００μｍ以上で反りのないＦＺ基板等のｎ型シリコン基板３０を用意し、このｎ型シリコン基板３０の主表面とは反対側となる裏面にｎ型不純物をイオン注入すると共にアニール処理を行う。これにより、ｎ型シリコン基板３０の裏面にｎ+型ＦＳ層２ａが形成されると共に、ｎ型シリコン基板３０のうちＦＳ層２ａ以外の部分によってｎ-型ドリフト層２が構成される。
【００４５】
〔図５（ｂ）に示す工程〕
次に、ｎ型シリコン基板３０の裏面側、具体的にはＦＳ層２ａのうちアノード層形成予定領域が開口するマスクを用いてさらにｐ型不純物をイオン注入したのち、続けてカソード層形成予定領域が開口するマスクを用いてさらにｎ型不純物をイオン注入し、アニール処理を行うことでｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂを形成する。
【００４６】
〔図５（ｃ）に示す工程〕
ｎ型シリコン基板３０の裏面側、具体的にはｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂの表面にＰｏｌｙ−Ｓｉもしくはシリコン酸化膜（ＳｉＯ2）等で構成される接合用層３２を成膜する。
【００４７】
〔図５（ｄ）に示す工程〕
接合用層３２を介して、ｎ型シリコン基板３０の裏面側に例えば厚さ５００〜６００μｍ程度のＳｉ等で構成されるサポート基盤３３を接合する。なお、ここではサポート基盤３３を接合しているが、接合用層３２の表面にＳｉをＣＶＤ法にてデポジションすること、エピタキシャル成長させること、もしくは、他の材料で構成される支持基板を貼り付けること等によって、サポート基盤３３をｎ型シリコン基板３０の裏面側に配置するようにしても良い。
【００４８】
〔図５（ｅ）に示す工程〕
ｎ型シリコン基板３０を主表面側から研削もしくはエッチングして薄膜化する。これにより、ｎ-型ドリフト層２として適切な厚さにし、ｎ型シリコン基板３０にてｎ-型ドリフト層２を構成する。
【００４９】
〔図６（ａ）に示す工程〕
ｎ-型ドリフト層２の表層部に、ｐ型拡散層２０やｐ型ガードリング層２１を形成すると共に、ｐ型ベース領域３を形成する。また、ＩＧＢＴ形成領域やダイオード形成領域に、周知の手法により、トレンチ４、ｎ+型エミッタ領域５、ゲート絶縁膜６、ゲート電極７、絶縁膜８、ドープトＰｏｌｙ−Ｓｉ９、層間絶縁膜１０、ゲート配線１１、上部電極１２および保護膜１３を形成することで、ＭＯＳデバイスを形成する。また、外周領域にも、外周電極２２や保護膜１３を形成する。なお、本図では、ＭＯＳデバイスの構造を簡略化して記載してあるが、詳しくは図２の構造のものが複数形成された状態となっている。
【００５０】
〔図６（ｂ）に示す工程〕
ｎ型シリコン基板３０の主表面側、具体的には上部電極１２および保護膜１３の表面に複数のヒートシンク１０７が一体化されて板状とされたヒートシンク基板３４を貼る。ヒートシンク基板３４の裏面には、上部電極１２と対応する部分に凸部が形成されており、上部電極１２に電気的および物理的に接触させられる構造とされている。
【００５１】
〔図６（ｃ）に示す工程〕
ｎ型シリコン基板３０の裏面側において、サポート基盤３３および接合用層３２を取り除いてｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂを露出させる。このとき、ヒートシンク基板３４が貼り付けられているため、ＭＯＳデバイス等が形成されたｎ型シリコン基板３０を薄膜の状態のままハンドリングすることなく取り扱うことができる。
【００５２】
この工程に関しては、どのような手法で行っても良いが、例えば、サポート基盤３３および接合用層３２をグラインドまたはウェットエッチングによって除去する手法などを採用できる。ウェットエッチングの場合、接合用層３２をＰｏｌｙ−Ｓｉで構成しているのであれば、Ｐｏｌｙ−Ｓｉ面が出たら自動的にエッチングを止め、その後、Ｐｏｌｙ−ＳｉとＳｉＯ2とを選択エッチングすることで精度良く、サポート基盤３３および接合用層３２を除去することができる。また、サポート基盤３３および接合用層３２をスライスカット、スマートカット、エルトラン、レーザーリフトオフなどの手法で除去することもできる。
【００５３】
〔図６（ｄ）に示す工程〕
ｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂの表面に、下部電極１４を形成する。そして、最後に、ヒートシンク基板３４ごとＭＯＳデバイスが形成されたｎ型シリコン基板３０をダイシングカットすることにより、チップ単位に分割する。これにより、図４（ｄ）、（ｅ）における半導体チップ１０６上にヒートシンク１０７が接合された構造が完成する。なお、ヒートシンク基板３４のうち、上部電極１２と対応する箇所以外、具体的にはゲート配線１１の露出箇所（パッド１０６ｂ）と対応する部分を開口させておけばダイシングカットによってチップ単位に分割するだけで良いが、ゲート配線１１と対応する部分を開口させていない場合には、チップ単位に分割する前に、ゲート配線１１の露出箇所と対応する部分を露出させるためにヒートシンク基板３４を予めダイシングカットする工程を行っても良い。
【００５４】
この後の工程に関しては図示しないが、ゲート配線１１へのゲート電圧印加用のパッド１０６ｂとゲート用リード１１１とをボンディングワイヤ１１０にて接合する。また、上側アームの半導体素子１０２が形成された半導体チップ１０６の下部電極１４に対してコレクタ用リード１０９を接合する。また、上側アームの半導体素子１０２が形成された半導体チップ１０６の上部電極１２および下側アームの半導体素子１０２が形成された半導体チップ１０６の下部電極１４にリード１０８を接合する。さらに、下側アームの半導体素子１０２が形成された半導体チップ１０６の上部電極１２にエミッタ用リード１１２を接続する。そして、樹脂成形等を行ってモールド樹脂１１５にて封止することにより、本実施形態にかかる半導体装置が完成する。
【００５５】
このように、本実施形態で説明したＩＧＢＴとダイオードとを一体化した半導体装置の製造方法によれば、ＭＯＳデバイス形成前に予めＦＳ層２ａやｐ++型コレクタ層１ａおよびｎ++型カソード層１ｂを形成しているため、レーザアニール以外のアニールも行える。また、ＭＯＳデバイス形成前にヒートシンク１０７を構成するヒートシンク基板３４を接合しているため、薄膜状態でのハンドリングを行わなくて済む。そして、ヒートシンク基板３４と共にＭＯＳデバイスが形成されたｎ型シリコン基板３０をダイシングカットすることで、ヒートシンク１０７と一体化された半導体チップ１０６を形成でき、ヒートシンク１０７と共に半導体チップ１０６を取り扱うことができるため、この後の工程でも薄膜状態でのハンドリングを行わなくて済むようにできる。ダイシング後においても、例えば１０ｍｍ□前後のサイズで厚み０．０３〜０．２ｍｍ程度の半導体チップ１０６を厚み１ｍｍ程度のヒートシンク１０７で保持することになり、ハンドリングを容易に行うことができる。
【００５６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態に対して半導体装置の構成の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５７】
本実施形態では、Ｕ相、Ｖ相、Ｗ相すべてをモジュール化して一体とした半導体装置について説明する。図７は、本実施形態の半導体装置の詳細構造を示した図であり、（ａ）はレイアウト図、（ｂ）は（ａ）の上面図、（ｃ）は（ａ）の底面図、（ｄ）は（ａ）のＣ−Ｃ’断面図、（ｅ）は（ａ）のＤ−Ｄ’’断面図である。
【００５８】
図７（ａ）に示されるように上方と下方それぞれに３つずつ半導体チップ１０６が配置され、上方の３つが上側アームの３つの半導体チップ１０６、下方の３つが下側アームの３つの半導体チップ１０６とされている。そして、各半導体チップ１０６のうち上下に並んでいる２つを組として、Ｕ相からＷ相の各相が構成されている。
【００５９】
図７（ａ）〜（ｅ）に示されるように、Ｕ相からＷ相それぞれの上側アームおよび下側アームの半導体チップ１０６の配置は、第１実施形態（図４参照）と同様であるが、各相の上側アームの半導体チップ１０６の下部電極１４がそれぞれ共通のコレクタ用リード１０９に電気的に接続され、各相の下側アームの半導体チップ１０６の上部電極１２がそれぞれ共通のエミッタ用リード１１２に電気的に接続された構造とされている。このような構造により、Ｕ相からＷ相の３相を構成する６つの半導体素子１０２すべてをモジュール化して１つとした半導体装置が構成されている。その他の構造に関しては、第１実施形態と同様であり、また、各相の半導体チップ１０６と各種リードとの接続形態に関しても第１実施形態と同様である。
【００６０】
このように、各相を構成する６つの半導体チップ１０６すべてを一体化した半導体装置とすることもできる。
【００６１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態に対して半導体装置の構成の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６２】
図８は、本実施形態にかかる半導体装置に備えられる半導体素子１０２がスイッチング素子として適用されるインバータ回路の回路図である。また、図９は、本実施形態にかかる半導体装置の断面図であり、図４（ｄ）もしくは図７（ｄ）に相当する断面構造を示した図である。
【００６３】
図８に示されるように、各相の下側アームの３つの半導体素子１０２に備えられるＩＧＢＴ１０３がｐチャネルタイプで構成してある。このようなｐチャネルタイプのＩＧＢＴ１０３は、基本的には第１実施形態で説明した図２の各構成要素の導電型を逆転させたものとなる。すなわち、上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたが、本実施形態では、第１導電型をｐ型、第２導電型をｎ型とする構造、具体的には、ＩＧＢＴ形成領域では、ｎ++型コレクタ層と、その上のｐ+型のＦＳ層、ｐー型ドリフト層、ｎ型ベース領域、ｐ+型エミッタ領域が形成され、ダイオード形成領域では、ｐ++型アノード領域、ｐ+型のＦＳ層およびｐー型ドリフト層をアノード、ｎ型ベース領域をカソードとするＰＮ接合が形成されることになる。
【００６４】
このような半導体装置では、ｎチャネルタイプのＩＧＢＴ１０３のエミッタとｐチャネルタイプのＩＧＢＴ１０３のエミッタとが電気的に接続される構造とされる。そして、下側アームとされるＩＧＢＴ１０３に関しては、上側アームとされるＩＧＢＴ１０３と異なった構造とされるため、それぞれ全く別構成の半導体チップ１０６を製造することになる。このとき、下側アームとされるＩＧＢＴ１０３についても、基本構造は上側アームとされるＩＧＢＴ１０３と同じ構造となり、かつ、ｎチャネルタイプとｐチャネルタイプのＩＧＢＴ１０３の各エミッタ同士が接続される。このため、図９に示されるように、ｎチャネルタイプのエミッタと上部電極１２を介して接続されるヒートシンク１０７とｐチャネルタイプのエミッタと上部電極１２を介して接続されるヒートシンク１０７とが共に半導体チップ１０６に対して同じ向きとなるように配置され、双方のヒートシンク１０７が共に同じリード１０８に接合された構造となる。
【００６５】
このように、ｎチャネルタイプとｐチャネルタイプのＩＧＢＴ１０３を組み合わせて半導体装置を構成することもできる。そして、ｎチャネルタイプのＩＧＢＴ１０３が形成された半導体チップ１０６およびヒートシンク１０７の向きと、ｐチャネルタイプのＩＧＢＴ１０３が形成された半導体チップ１０６およびヒートシンク１０７とを合わせることができるため、これらの向きが逆になる場合と比べてゲートに繋がるボンディングワイヤ１１０、１１３の接続の容易化を図ることができる。
【００６６】
なお、ここでは、第１実施形態に対して下側アームのＩＧＢＴ１０３をｐチャネルタイプとする場合について説明したが、第２実施形態に対しても、同様に、下側アームのＩＧＢＴ１０３をｐチャネルタイプとしても良い。この場合にも、上記と同様の効果を得ることができる。
【００６７】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、第１実施形態に対して半導体装置の製造方法の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６８】
本実施形態では、第１実施形態の図５（ａ）〜（ｄ）および図６（ａ）の製造工程まで行った後、図６（ｂ）の製造工程で、ヒートシンク基板３４として第１実施形態と異なるものを用いる。
【００６９】
図１０は、本実施形態において用いるヒートシンク基板３４の正面図である。この図に示されるように、シリコン基板３４ａを基台として、シリコン基板３４ａに複数のヒートシンク１０７を配置することによりヒートシンク基板３４を構成している。シリコン基板３４ａには各セル（半導体チップ１０６）と対応したピッチで形成された複数の凹部３４ｂが形成されており、各凹部３４ｂ内にヒートシンク１０７が配置されることで、各セル（半導体チップ１０６）と対応した位置にヒートシンク１０７が配設されている。ヒートシンク１０７のシリコン基板３４ａへの貼り付けはどのようなもので行われていても構わないが、ヒートシンク１０７とシリコン基板３４ａとの間の熱膨張係数差による影響を少なくするために、凹部３４ｂ内に熱膨張吸収用のシリコン樹脂材料を塗布しておくと好ましい。
【００７０】
このようなヒートシンク基板３４を用意したのち、図１１に示すようにＭＯＳデバイス形成後のｎ型シリコン基板３０の表面側にヒートシンク１０７側を向けて配置し、各ヒートシンク１０７を各セルの上部電極１２にはんだ等の導体材料を介して接合する。このとき、はんだ付けにて接合する場合、例えば３００℃程度のリフロー処理がなされるため、ヒートシンク基板３４やｎ型シリコン基板３０等が熱膨張するが、ヒートシンク基板３４の基台もｎ型シリコン基板３０と同一材料とされ、熱膨張係数が同じになっているため、加熱によるヒートシンク１０７間のピッチのズレが生じないようにできる。
【００７１】
そして、接合後に例えば−４０℃の冷却処理を行うことによってシリコン基板３４ａからヒートシンク１０７を分離する。上述したようにシリコン樹脂材料をヒートシンク１０７と凹部３４ｂとの間に配置しておいた場合、３００℃での加熱時にヒートシンク１０７の構成材料（例えばＣｕ）の熱膨張を吸収させつつ、−４０℃での冷却時にヒートシンク１０７の構成材料の収縮により、容易にシリコン基板３４ａからヒートシンク１０７を分離することがで可能となる。
【００７２】
この後、必要に応じて低温時耐圧などの測定を行う。この段階では、まだｎ型シリコン基板３０をダイシングカットしていない。このため、複数の半導体素子１０２が形成されたウェハ状態のｎ型シリコン基板３０における各半導体素子１０２に対応した位置にヒートシンク１０７が形成された状態となっている。したがって、裏面側のｐ++型コレクタ層１ａに接続された下部電極１４を共通電位にし、各ヒートシンク１０７を通じて各エミッタ電位をプロービングすることで、低温時耐圧を測定することができる。
【００７３】
また、各ゲート電極７を制御できるプローブを半導体チップ１０６毎に設けておき、例えば共通のゲート電位を印加すれば、ＩＧＢＴのオン特性を測定することもできる。
【００７４】
最後に、ＭＯＳデバイスが形成されたｎ型シリコン基板３０をダイシングカットすることにより、チップ単位に分割する。これにより、図４（ｄ）、（ｅ）における半導体チップ１０６上にヒートシンク１０７が接合された構造が完成する。
【００７５】
この後は、第１実施形態と同様に、各種リードの接続工程やモールド樹脂１１５での封止工程等を行うことで、上記第１実施形態と同様の構造の半導体装置を製造することができる。以上のような製造方法を用いることによっても、第１実施形態と同様の効果を得ることができる。
【００７６】
また、本実施形態の製造方法においては、ヒートシンク１０７を元々分離した構造を用いている。このため、ヒートシンク基板３４が複数のヒートシンク１０７の一体化構造とされている場合のように、ダイシングカットにてヒートシンク基板３４を切断して各ヒートシンク１０７を絶縁分離する必要がないため、ヒートシンク基板３４の形状の簡略化が図れると共にダイシング時の残渣などの影響を受けないようにできる。
【００７７】
また、ヒートシンク１０７を分離した後のシリコン基板３４ａに関しては、改めてヒートシンク１０７を貼り直せば、再利用することができる。
【００７８】
なお、ここではヒートシンク１０７を例えばＣｕにて構成する場合を例に挙げて説明したが、Ｃｕの代わりに例えばＭｏ等のように基台の構成材料との熱膨張係数差が小さい材料を用いる場合には、シリコン基板３４ａと共にダイシングカットしても熱膨張係数の整合性を図ることができる。すなわち、Ｃｕは約１７ｐｐｍ／℃、Ｍｏは約５ｐｐｍ／℃、Ｓｉは３ｐｐｍ／℃である。このため、Ｃｕよりも熱膨張係数がＳｉに近いＭｏを用いることで、熱膨張係数差による歪みなどが低減されるため、シリコン基板３４ａと共にダイシングカットし、シリコン基板３４ａもヒートシンク１０７の一部として利用することもできる。シリコンの熱伝導率は高いため、このようにシリコン基板３４ａをヒートシンク１０７の一部として利用しても構わない。
【００７９】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第４実施形態で説明した製造方法を複数の半導体チップを一体化した半導体装置に適用する場合に関するものであり、その他に関しては第４実施形態と同様であるため、異なる部分についてのみ説明する。
【００８０】
本実施形態では、第１実施形態の図５（ａ）〜（ｄ）および図６（ａ）の製造工程まで行った後、さらに第４実施形態の図１１に示す工程を行うことで、図１２（ａ）に示すようにｎ型シリコン基板３０に形成された各セルの上部電極１２にヒートシンク１０７を接合した構造を作成する。つまり、シリコン基板３４ａに複数のヒートシンク１０７を配置したヒートシンク基板３４を用意したのち、各ヒートシンク１０７をｎ型シリコン基板３０に形成された各セルの上部電極１２に接合する。そして、シリコン基板３４ａからヒートシンク１０７を分離する。
【００８１】
次に、図１２（ｂ）に示すように、ｎ型シリコン基板３０をダイシングカットすることでチップ単位に分割する。このとき、各半導体チップ１０６の間の距離は、ダイシングカットによる分離幅分となる。そして、図１２（ｃ）に示すように、ダイシングカットを行ったままの状態で粘着テープ３５を貼り付けたのち、図１２（ｄ）に示すように、粘着テープ３５を引張って伸ばすエクスパンド処理を行う。これにより、各半導体チップ１０６の間隔がほぼ均等に広がる。この間隔を確保した状態で各半導体チップ１０６をモールド樹脂１１５にて封止すれば、半導体チップ１０６の間隔拡大によってダイマウントの容易化が可能になると共に、半導体チップ１０６の絶縁耐圧を確保することが可能となる。
【００８２】
具体的には、図１２（ｄ）の連続したＩＧＢＴが形成された半導体チップ１０６を３個、図７（ａ）の電圧Ｖｃｃが印加されるＶｃｃ端子とつながったリード１０９にその間隔で実装する。このように耐圧と実装のクリアランスを考慮して適切なエキスパンドを行えば形態の異なった実装構造が実現できる。耐圧が６００Ｖと１２００Ｖの異なる電気特性を有する装置にも共通形態でエキスパンド率を変えるだけで適用が可能である。
【００８３】
また、各相（Ｕ相、Ｖ相、Ｗ相）の各出力端子への実装についても同様である。Ｖｃｃ端子とつながったリード１０９の代わりに、図示しない外周でつながったリード１０８の上に図１２（ｄ）の連続してＩＧＢＴが形成された半導体チップ１０６を３個実装するのである。このようにして図１のインバータ回路が構成できる。
【００８４】
なお、このような粘着テープ３５に半導体チップ１０６を貼り付けた状態でエクスパンドするという工程は、第４実施形態に限るものではなく、上記第１〜第３実施形態に対しても適用することができる。
【００８５】
（他の実施形態）
上記各実施形態では、基本的に、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各部の導電型を反転させたｐチャネルタイプのＩＧＢＴを適用することもできる。その場合、ＩＧＢＴ形成領域では、ｎ++型コレクタ層となり、その上にｐ+型のＦＳ層、ｐー型ドリフト層、ｎ型ベース領域、ｐ+型エミッタ領域が形成され、ダイオード形成領域では、ｐ++型アノード領域、ｐ+型のＦＳ層およびｐー型ドリフト層をアノード、ｎ型ベース領域をカソードとするＰＮ接合が形成されることになる。
【００８６】
なお、本発明における第１導電型層とは、ダイオード形成領域における裏面側、すなわちｎチャネルタイプのＩＧＢＴと同チップで形成されるダイオードの場合にはｎ++型カソード層１ｂ、ｐチャネルタイプのＩＧＢＴと同チップで形成されるダイオードの場合にはｐ++型アノード領域のことを意味している。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態にかかる半導体装置に備えられる半導体素子１０２がスイッチング素子として適用されるインバータ回路の回路図である。
【図２】半導体素子１０２の構造例を示した断面図である。
【図３】半導体素子１０２が形成された半導体チップ１０６の上面図である。
【図４】半導体装置の詳細構造を示した図であり、（ａ）はレイアウト図、（ｂ）は（ａ）の上面図、（ｃ）は（ａ）の底面図、（ｄ）は（ａ）のＡ−Ａ’断面図、（ｅ）は（ａ）のＢ−Ｂ’断面図である。
【図５】第１実施形態にかかる半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】本発明の第２実施形態にかかる半導体装置の詳細構造を示した図であり、（ａ）はレイアウト図、（ｂ）は（ａ）の上面図、（ｃ）は（ａ）の底面図、（ｄ）は（ａ）のＣ−Ｃ’断面図、（ｅ）は（ａ）のＤ−Ｄ’’断面図である。
【図８】本発明の第３実施形態にかかる半導体装置に備えられる半導体素子がスイッチング素子として適用されるインバータ回路の回路図である。
【図９】図８に示す半導体装置の断面図である。
【図１０】本発明の第４実施形態において用いるヒートシンク基板３４の正面図である。
【図１１】図１０に示すヒートシンク基板３４を用いた半導体装置の製造工程を示す断面図である。
【図１２】本発明の第５実施形態にかかる半導体装置の製造工程を示す断面図である。
【図１３】従来のＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
【図１４】図１３に示すＩＧＢＴとダイオードとを一体化した半導体装置の製造工程を示す断面図である。
【符号の説明】
【００８８】
１ａ  ｐ++型コレクタ層
１ｂ  ｎ++型カソード層
２    ｎ-型ドリフト層
２ａ  ＦＳ層
３    ｐ型ベース領域
４    トレンチ
５    ｎ+型エミッタ領域
７    ゲート電極
１２  上部電極
１４  下部電極
３０  ｎ型シリコン基板
３２  接合用層
３３  サポート基盤
３４  ヒートシンク基板
３５  粘着テープ
１０２  半導体素子
１０３  ＩＧＢＴ
１０４  ダイオード
１０６  半導体チップ
１０７  ヒートシンク
【図１】
2010141170.tif 000003
【図２】
2010141170.tif 000004
【図３】
2010141170.tif 000005
【図４】
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【図５】
2010141170.tif 000007
【図６】
2010141170.tif 000008
【図７】
2010141170.tif 000009
【図８】
2010141170.tif 000010
【図９】
2010141170.tif 000011
【図１０】
2010141170.tif 000012
【図１１】
2010141170.tif 000013
【図１２】
2010141170.tif 000014
【図１３】
2010141170.tif 000015
【図１４】
2010141170.tif 000016