(57)【要約】【課題】ほとんど素子数を増やさないで、複数のＸＯＲ回路の故障を一括して正確に検出することが可能な半導体記憶装置、および、パリティビット発生回路の故障検出方法を提供することを目的とする。【解決手段】本発明に係る半導体記憶装置は、パリティビット発生回路を備える半導体記憶装置である。パリティビット発生回路は、複数のＸＯＲ回路がトーナメント状に接続してなる多段のＸＯＲ回路２２０〜２２６と、ＸＯＲ回路２２４〜２２６に切替信号を与えるＡＮＤ回路３０〜４１とを備える。２段目以降のＸＯＲ回路２２４〜２２６は、切替信号に応答して、ＮＡＮＤ回路またはＮＯＲ回路に切り替え可能に構成されている。【選択図】図１９
2010113741.tif 000002
【特許請求の範囲】
【請求項１】
パリティビット発生回路を備える半導体記憶装置であって、
前記パリティビット発生回路は、
複数のＸＯＲ回路がトーナメント状に接続してなる多段のＸＯＲ回路と、
前記ＸＯＲ回路に切替信号を与える切替回路とを備え、
２段目以降の前記ＸＯＲ回路は、前記切替信号に応答して、ＮＡＮＤ回路またはＮＯＲ回路に切り替え可能に構成されている、
半導体記憶装置。
【請求項２】
前記切替回路は、
前段の前記ＸＯＲ回路と後段の前記ＸＯＲ回路との間の信号経路に介挿され、当該信号経路を伝達する信号の論理を選択的に所定の論理に固定して前記切替信号として与える論理固定回路を含む、
請求項１に記載の半導体記憶装置。
【請求項３】
前記論理固定回路は、
前記信号経路に介挿された第１のトランジスタと、
前記信号経路と、前記所定の論理に対応した所定電位との間に介挿された第２のトランジスタとを含む、
請求項２に記載の半導体記憶装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体記憶装置が備える前記パリティビット発生回路の故障検出方法であって、
（ａ）故障を検出すべき段の後段以降の前記ＸＯＲ回路に、前記切替回路によって前記切替信号を与えて、当該後段以降のＸＯＲ回路が、１段ごとに交互に変えて配列されるＮＡＮＤ回路およびＮＯＲ回路に切り替わる工程と、
（ｂ）前記工程（ａ）の後、前記故障を検出すべき段の前記ＸＯＲ回路それぞれに、同一のテスト信号を入力する工程とを備える、
パリティビット発生回路の故障検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パリティビットを発生するパリティビット発生回路を備える半導体記憶装置、および、パリティビット発生回路の故障検出方法に関する発明である。
【背景技術】
【０００２】
近年、高信頼性が要求される記憶装置では、雑音によって発生するデータ誤りへの対策が必要になってきており、その対策としてＥＣＣ（Error Correcting Code）が利用されている。ＥＣＣは、記憶されたデータのエラー検出に加え、エラーを訂正して正しい値を復帰させるためのものである。メモリへのデータ書込み時には、まず、８ｂｉｔのデータに対して１ｂｉｔのパリティビットを発生させる。パリティビットの値は、例えば、８ｂｉｔの各ｂｉｔの値と、パリティビットの値との和が、常に奇数または偶数となるように付与される。それから、８ｂｉｔのデータをメモリに記憶させるとともに、パリティビットの値をパリティビット専用のメモリに記憶させる。
【０００３】
８ｂｉｔのデータをメモリから読み出すときには、読み出したデータに対して新たに発生させたパリティビットの値が、パリティビット専用のメモリに書込まれたパリティビットの値と同じか否か（奇数か偶数か）を判定する。書込み時のデータと同じ状態でないと判定した場合には、エラーを訂正する。このような動作を行うＥＣＣ回路には、高信頼性が要求されており、ＥＣＣ回路内のパリティビット発生回路の故障の有無を確かめるテストが重要となっている。なお、パリティビット発生回路の構成には、特許文献１に記載の発明のように、多段のＸＯＲ回路が用いられている。
【０００４】
【特許文献１】特開２００３−２２８９９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体記憶装置において、パリティビット発生回路の故障を確かめるためには、パリティビット発生回路を構成するＸＯＲ回路が故障していないかを一つずつ確かめる必要がある。そのため、ＸＯＲ回路の個数が多いときには、故障確認テストに時間がかかるという問題があった。
【０００６】
本発明は、上記のような問題点を解決するためになされたものであり、ほとんど素子数を増やさないで、複数のＸＯＲ回路の故障を一括して正確に検出することが可能な半導体記憶装置、および、パリティビット発生回路の故障検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施の形態に係る半導体記憶装置は、パリティビット発生回路を備える半導体記憶装置であって、前記パリティビット発生回路は、複数のＸＯＲ回路がトーナメント状に接続してなる多段のＸＯＲ回路と、前記ＸＯＲ回路に切替信号を与える切替回路とを備える。２段目以降の前記ＸＯＲ回路は、前記切替信号に応答して、ＮＡＮＤ回路またはＮＯＲ回路に切り替え可能に構成されている。
【発明の効果】
【０００８】
本発明の半導体記憶装置によれば、２段目以降のＸＯＲ回路は、切替信号に応答して、ＮＡＮＤ回路またはＮＯＲ回路に切替可能に構成されている。これにより、ほとんど素子数を増やさないで、複数のＸＯＲ回路の故障を一括して正確に検出することができる。
【発明を実施するための最良の形態】
【０００９】
＜実施の形態１＞
図１は、本実施の形態に係る半導体記憶装置の構成を示す図である。データ入出力バッファ１００は、外部データピン１０９と、内部データバス（入力バス１０１、および、出力バス１０８）との間に介在するインターフェース回路である。入力バス１０１は、データ入出力バッファ１００と、パリティビット発生回路１０２と、ライトドライバ１０４ａおよびセンスアンプ１０４ｂからなるライトドライバ−センスアンプ１０４と、エラー訂正回路１０７との間に接続されている。パリティビットバス１０３は、パリティビット専用のバスであり、パリティビット発生回路１０２と、ライトドライバ１０４ａおよびセンスアンプ１０４ｂと、エラー訂正回路１０７と、パリティビット読出し回路１１０とに接続されている。出力バス１０８は、データ入出力バッファ１００と、エラー訂正回路１０７と、パリティビット読出し回路１１０とに接続されている。
【００１０】
データ（書込みデータ）が、外部データピン１０９から入力バス１０１を介してメモリセル１０５に書込まれるときに、パリティビット発生回路１０２は、その書込みデータに基づいてパリティビットを発生する。メモリセル１０５に格納されたデータ（読出しデータ）が読み出されるときには、パリティビット発生回路１０２は、読出しデータに基づいてパリティビットを新たに発生させる。そして、パリティビット発生回路１０２は、読出し時に発生させた新しいパリティビットと、書込み時に発生させたパリティビットとを比較し、読出しデータが書き込み時と同じか否か（奇数か偶数か）に応じたチェックデータを出力する。
【００１１】
ライトドライバ１０４ａは、書込み動作時に、書込みデータをメモリセル１０５に書き込むとともに、その書込みデータのパリティビットをパリティビット用メモリセル１０６に書き込む。センスアンプ１０４ｂは、読出し動作時に、メモリセル１０５およびパリティビット用メモリセル１０６からの読出しデータを増幅する。ロウアドレスデコーダ１１２およびコラムアドレスレコーダ１１３は、メモリセル１０５の部分、および、パリティビット用メモリセル１０６の部分を指定する。
【００１２】
エラー訂正回路１０７は、パリティビット発生回路１０２からのチェックデータをもとに、読出しデータのエラーがある部分を検出し、正しい値を復帰させる。パリティビット読出し回路１１０は、パリティビット発生回路１０２のテストを行うときに、パリティビット発生回路１０２が発生したパリティビットを、エラー訂正回路１０７を介さずに、外部データピン１０９に出力する。ＥＣＣ回路１１１は、上述のパリティビット発生回路１０２と、パリティビットバス１０３と、エラー訂正回路１０７と、パリティビット読出し回路１１０とから構成される。
【００１３】
次に、本実施の形態に係る半導体記憶装置の書込み動作について図２を用いて説明する。なお、図２〜図４に係るデータバスおいて、データが送信されるバスを黒塗りして示す。外部データピン１０９に入力された書込みデータは、データ入出力バッファ１００および入力バス１０１を介して、パリティビット発生回路１０２およびライトドライバ１０４ａに入力される。パリティビット発生回路１０２は、書込みデータに基づいてパリティビットを発生し、そのパリティビットを、パリティビットバス１０３を介して、ライトドライバ１０４ａに転送する。ライトドライバ１０４ａは、ロウアドレスデコーダ１１２およびコラムアドレスレコーダ１１３で指定されたメモリセル１０５の部分に、入力バス１０１からの書込みデータを書き込む。また、ライトドライバ１０４ａは、ロウアドレスデコーダ１１２およびコラムアドレスレコーダ１１３で指定されたパリティビット用メモリセル１０６の部分に、パリティビットバス１０３からのパリティビットを書き込む。
【００１４】
次に、本実施の形態に係る半導体記憶装置の読出し動作について図３を用いて説明する。センスアンプ１０４ｂは、ロウアドレスデコーダ１１２およびコラムアドレスレコーダ１１３で指定されたメモリセル１０５の部分から、読出しデータを読み出す。センスアンプ１０４ｂは、入力バス１０１を介して、その読出しデータをパリティビット発生回路１０２、および、エラー訂正回路１０７に出力する。また、センスアンプ１０４ｂは、パリティビット用メモリセル１０６から、その読出しデータに対応するパリティビットを読み出す。センスアンプ１０４ｂは、読み出したパリティビットを、パリティビットバス１０３を介して、パリティビット発生回路１０２に出力する。
【００１５】
パリティビット発生回路１０２は、メモリセル１０５からの読出しデータに基づいて、新しいパリティビットを発生する。それから、パリティビット発生回路１０２は、新しいパリティビットと、パリティビット用メモリセル１０６からのパリティビットと比較し、読出しデータが書込み時と同じか否か（奇数か偶数か）に応じたチェックデータを出力する。パリティビット発生回路１０２からのチェックデータは、パリティビットバス１０３を介して、エラー訂正回路１０７に出力される。エラー訂正回路１０７は、メモリセル１０５からの読出しデータのデータバスのうち、エラーがあるデータバスを、チェックデータに基づいて特定し、エラー訂正する。訂正された読出しデータは、出力バス１０８およびデータ入出力バッファ１００を介して、外部データピン１０９に出力される。
【００１６】
次に、ＥＣＣ回路１１１内のパリティビット発生回路１０２の故障の有無を確かめるテスト時の動作を、図４を用いて説明する。このテストは、例えば、製品出荷前や、製造工程の途中において行われる。パリティビット発生回路１０２にセットすべきテスト信号を外部データピン１０９から入力すると、テスト信号は、入力バス１０１を介してパリティビット発生回路１０２にセットされる。
【００１７】
パリティビット発生回路１０２は、テスト信号に基づいてパリティビットを発生し、そのパリティビットを、パリティビットバス１０３を介して、パリティビット読出し回路１１０に出力する。パリティビット読出し回路１１０は、パリティビット発生回路１０２のテスト時に、パリティビットバス１０３からのパリティビットを、出力バス１０８に出力する。出力バス１０８に出力されたパリティビットは、データ入出力バッファ１００を介して外部データピン１０９に出力される。こうして出力されたパリティビットに基づいて、パリティビット発生回路１０２の故障の有無を検出する。
【００１８】
次に、図５を用いて、従来のパリティビット発生回路１０２のテストについて説明する。図５では、パリティビット発生回路１０２の構成が簡略化して示されている。パリティビット発生回路１０２は、複数のＸＯＲ回路１２０〜１２６がトーナメント状に接続してなる複数ステージ（多段）のＸＯＲ回路を備える。以下、図の左側から図の右側、つまり、入力側から出力側に、１ｓｔステージ（１段目），２ｎｄステージ（２段目），３ｒｄステージ（３段目）と記す。
【００１９】
図５では、１ｓｔステージのＸＯＲ回路１２０〜１２３のうち、ＸＯＲ回路１２０に注目してテストするために、テスト信号［０，１，０，０，０，０，０，０］が、パリティビット発生回路の入力端子Ｄ［７：０］に入力されている。つまり、テスト信号［０，１］がＸＯＲ回路１２０に入力されている。ＸＯＲ回路１２０に欠陥がなく正常な場合、ノードＮ［３：０］＝［１，０，０，０］となり、ノードＭ［１：０］＝［１，０］となるため、パリティビットＤＰ［０］の期待値は“１”となる。しかし、ＸＯＲ回路１２０のみに欠陥が存在し、図５の矢印先の値のように、Ｎ［３］＝０となった場合には、Ｍ［１］＝０となるため、パリティビットＤＰ［０］の期待値は“０”となる。この場合、正常時の期待値“１”と不一致となるため、ＸＯＲ回路１２０に欠陥があることを検出できる。
【００２０】
こうして、パリティビットＤＰ［０］に基づいて、テスト信号［０，１］に対するＸＯＲ回路１２０の故障を検出していた。しかし、ＸＯＲ回路１２０の故障の有無を検出するためには、テスト信号［０，１］だけでなく、テスト信号［０，０］，［１，０］，［１，１］をＸＯＲ回路１２０の入力端子Ｄ［７：６］に入力する必要がある。さらに、１個のＸＯＲ回路１２０の故障だけでなく、１ｓｔステージの他のＸＯＲ回路１２１〜１２３の故障も検出する必要もある。
【００２１】
図６は、１ｓｔステージのＸＯＲ回路１２０〜１２３のテスト信号を示す図である。１ｓｔステージの４個のＸＯＲ回路１２０〜１２３のいずれかに故障があるかないかを検出するためには、各回路に上述の４通りテスト信号［０，０］，［１，０］，［０，１］，［１，１］を入力する必要がある。そのため、図に示すような１６通りのテスト信号（ｐａｔ１〜ｐａｔ１６）を、入力端子Ｄ［７：０］に入力する必要がある。
【００２２】
同様に、２ｎｄステージの２個のＸＯＲ回路１２４，１２５のいずれかに故障があるかないかを検出するためには、図７に示すような８通りのテスト信号（ｐａｔ１〜ｐａｔ８）を、ノードＮ［３：０］に入力する必要がある。同様に、３ｒｄステージのＸＯＲ回路１２６に故障があるかないかを検出するためには、図８に示すような４通りのテスト信号（ｐａｔ１〜ｐａｔ４）を、ノードＭ［１：０］に入力する必要がある。このように、パリティビット発生回路が、３つのステージのＸＯＲ回路から構成されると、合計２８（＝１６＋８＋４）通りのテスト信号を入力する必要がある。しかしながら、パリティビット発生回路のＸＯＲ回路のステージ数が大きくなると、入力すべきテスト信号の数が増えるため、テスト時間が長くなるという問題があった。
【００２３】
そこで、発明者は、この問題を解決するために、複数個のＸＯＲ回路を一括してテストできないかについて考えた。図９，１０は、１ｓｔステージのＸＯＲ回路１２０〜１２３を一括してテストしたときの様子を示す図である。ここでは、パリティビット発生回路の入力端子Ｄ［７：０］に、テスト信号［０，１，０，１，０，１，０，１］を入力することにより、１ｓｔステージのＸＯＲ回路１２０〜１２３のいずれかが、テスト信号［０，１］に対して故障を有するか否かを一括してテストしている。なお、以下、テスト信号［０，１，０，１，０，１，０，１］について説明するが、テスト信号［１，０，１，０，１，０，１，０］の場合も同様である。
【００２４】
まず、全てのＸＯＲ回路１２０〜１２３に欠陥がなく正常な場合について調べた。この場合、図９に示すように、Ｎ［３：０］＝［１，１，１，１］となり、Ｍ［１：０］＝［０，０］となるため、パリティビットＤＰ［０］の期待値は“０”となる。次に、ＸＯＲ回路１２０のみに欠陥が存在し、図９の矢印先の値のように、Ｎ［３］＝０となる場合について調べた。この場合、Ｍ［１］＝１となり、パリティビットＤＰ［０］の期待値は“１”となり、正常時の期待値“０”と不一致となる。そのため、１ｓｔステージのＸＯＲ回路１２０〜１２３のいずれかに欠陥があることを検出することができる。
【００２５】
次に、ＸＯＲ回路１２０だけでなく、ＸＯＲ回路１２１にも欠陥が存在し、図１０の矢印先の値のように、Ｎ［３：２］＝［０，０］となる場合について調べた。この場合、Ｍ［１］＝０となり、パリティビットＤＰ［０］の期待値は“０”となり、正常時の期待値“０”と一致する。このように、ＸＯＲ回路１２０，１２１両方に欠陥がある場合には、欠陥があるにもかかわらず、正常時の期待値と一致するため、欠陥を検出することができない。これは、１ｓｔステージのＸＯＲ回路１２０〜１２３をテストする際、２ｎｄステージおよび３ｒｄステージのＸＯＲ回路のエラー判定がＸＯＲ論理で行われるからである。
【００２６】
以上のように、複数のＸＯＲ回路に欠陥が生じている場合に、一括テストを行うと、欠陥を検出できない場合があるということがわかった。それに対し、発明者は、複数のＸＯＲ回路の故障を一括して正確に検出することが可能な半導体記憶装置、および、パリティビット発生回路の故障検出方法を発明した。次に、本実施の形態に係る半導体記憶装置について説明する。
【００２７】
本実施の形態に係る半導体記憶装置は、パリティビット発生回路を備える。図１１〜図１４は、本実施の形態に係る半導体記憶装置が備えるパリティビット発生回路の構成および動作を簡単に説明するための概念図である。本実施の形態に係るパリティビット発生回路は、複数のＸＯＲ回路がトーナメント状に接続してなる多段のＸＯＲ回路２２０〜２２６を備える。
【００２８】
一括テスト時には、本実施の形態に係るＸＯＲ回路２２４，２２５は、ＮＡＮＤ回路に切り替り、本実施の形態に係るＸＯＲ回路２２６は、ＮＯＲ回路に切り替る。この状態で、パリティビット発生回路の入力端子Ｄ［７：０］に、テスト信号［０，１，０，１，０，１，０，１］を入力した。
【００２９】
図１１は、ＸＯＲ回路２２０のみに欠陥が存在するときに、一括テストを行ったときの様子を示す図である。ＸＯＲ回路２２０〜２２３に欠陥がなく正常な場合、Ｎ［３：０］＝［１，１，１，１］となり、Ｍ［１：０］＝［０，０］となるため、パリティビットＤＰ［０］の期待値は“１”となる。一方、ＸＯＲ回路２２０のみに欠陥が存在し、図１１の矢印先の値のように、Ｎ［３］＝０となった場合には、Ｍ［１］＝１となり、パリティビットＤＰ［０］の期待値は“０”となる。このように、故障がない時の期待値“１”に対して、故障があるときの期待値は“０”になるため、１ｓｔステージのＸＯＲ回路２２０〜２２３のいずれかに欠陥があることを検出することができる。
【００３０】
図１２は、ＸＯＲ回路２２０だけでなく、ＸＯＲ回路２２１にも欠陥が存在するときに、一括テストを行ったときの様子を示す図である。ＸＯＲ回路２２０，２２１の両方に欠陥が存在し、図１２の矢印先の値のように、Ｎ［３：２］＝［０，０］となった場合には、Ｍ［１］＝１となり、パリティビットＤＰ［０］の期待値は“０”となる。このように、故障がない時の期待値“１”に対して、故障があるときの期待値は“０”になるため、１ｓｔステージのＸＯＲ回路２２０〜２２３のいずれかに欠陥があることを検出することができる。
【００３１】
図１３は、３個のＸＯＲ回路２２０〜２２２全てに欠陥が存在するときに、一括テストを行ったときの様子を示す図である。３個のＸＯＲ回路２２０〜２２２全てに欠陥が存在し、図１３の矢印先の値のように、Ｎ［３：１］＝［０，０，０］となった場合には、Ｍ［１：０］＝［１，１］となり、パリティビットＤＰ［０］の期待値は“０”となる。このように、故障がない時の期待値“１”に対して、故障があるときの期待値は“０”になるため、１ｓｔステージのＸＯＲ回路２２０〜２２３のいずれかに欠陥があることを検出することができる。
【００３２】
図１４は、４個のＸＯＲ回路２２０〜２２３全てに欠陥が存在するときに、一括テストを行ったときの様子を示す図である。４個のＸＯＲ回路２２０〜２２３全てに欠陥が存在し、図１４の矢印先の値のように、Ｎ［３：０］＝［０，０，０，０］となった場合には、Ｍ［１：０］＝［１，１］となり、パリティビットＤＰ［０］の期待値は“０”となる。このように、故障がない時の期待値“１”に対して、故障があるときの期待値は“０”になるため、１ｓｔステージのＸＯＲ回路２２０〜２２３のいずれかに欠陥があることを検出することができる。
【００３３】
以上のように、２ｎｄステージのＸＯＲ回路２２４，２２５が、ＮＡＮＤ回路に切り替り、３ｒｄステージのＸＯＲ回路２２６が、ＮＯＲ回路に切り替る場合には、１ｓｔステージのＸＯＲ回路２２０〜２２３のいずれかに故障があることを正確に検出できた。次に、ＮＡＮＤ回路、および、ＮＯＲ回路に選択的に切り替え可能なＸＯＲ回路の構成について説明する。
【００３４】
図１５は、ＮＡＮＤ回路およびＮＯＲ回路に選択的に切り替え可能なＸＯＲ回路の具体的な構成を示す図である。図１６〜図１８は、図１５に係るＸＯＲ回路の動作を示す図である。図１５に係るＸＯＲ回路は、ＰＭＯＳトランジスタ１〜８と、ＮＭＯＳトランジスタ９〜１６とを備える。ノードＡ，Ｂ，ＺＡ，ＺＢは、入力端子であり、ノードＹ，ＺＹは、出力端子である。
【００３５】
まず、図１５に係るＸＯＲ回路が、ＸＯＲ回路として動作する場合について説明する。Ａ＝Ｂ＝０，ＺＡ＝ＺＢ＝１の場合、ＮＭＯＳトランジスタ９，１０がオンするためＹ＝０となり、ＰＭＯＳトランジスタ５，６がオンするためＺＹ＝１となる。Ａ＝１，Ｂ＝０，ＺＡ＝０，ＺＢ＝１の場合、ＰＭＯＳトランジスタ３，４がオンするためＹ＝１となり、ＮＭＯＳトランジスタ１５，１６がオンするためＺＹ＝０となる。Ａ＝０，Ｂ＝１，ＺＡ＝１，ＺＢ＝０の場合、ＰＭＯＳトランジスタ１，２がオンするためＹ＝１となり、ＮＭＯＳトランジスタ１３，１４がオンするためＺＹ＝０となる。また、Ａ＝１，Ｂ＝１，ＺＡ＝０，ＺＢ＝０の場合、ＮＭＯＳトランジスタ１１，１２がオンするためＹ＝０となり、ＰＭＯＳトランジスタ７，８がオンするためＺＹ＝１なる。
【００３６】
以上をまとめると、図１６のようになる。この図１６に示すように、ノードＡの反転をノードＺＡに入力し、かつ、ノードＢの反転をノードＺＢに入力した場合には、図１５に係るＸＯＲ回路は、ノードＡ，ＢのＸＯＲをノードＹに出力する。また、ＸＯＲ回路として動作する場合には、図１５に係るＸＯＲ回路は、ノードＹの反転を、ノードＺＹに出力する。
【００３７】
次に、図１５に係るＸＯＲ回路が、ＮＡＮＤ回路として動作する場合について説明する。ここでは、ＺＡ＝ＺＢ＝０である場合のノードＡ，ＢとノードＹ，ＺＹとの関係について説明する。Ａ＝Ｂ＝０とした場合、ＰＭＯＳトランジスタ１，２，３，４がオンするためＹ＝１となり、ＰＭＯＳトランジスタ７，８がオンするためＺＹ＝１となる。Ａ＝１，Ｂ＝０とした場合、ＰＭＯＳトランジスタ３，４がオンするためＹ＝１となり、ＰＭＯＳトランジスタ７，８がオンするためＺＹ＝１となる。Ａ＝０，Ｂ＝１とした場合、ＰＭＯＳトランジスタ１，２がオンするためＹ＝１となり、ＰＭＯＳトランジスタ７，８がオンするためＺＹ＝１となる。また、Ａ＝Ｂ＝１とした場合、ＮＭＯＳトランジスタ１１，１２がオンするためＹ＝０となり、ＰＭＯＳトランジスタ７，８がオンするためＺＹ＝１となる。
【００３８】
以上をまとめると、図１７のようになる。この図１７に示すように、ＺＡ＝ＺＢ＝０の条件下では、図１５に係るＸＯＲ回路は、ノードＡ，ＢのＮＡＮＤをノードＹに出力し、ノードＺＹには、ノードＡ，Ｂに関係なくＺＹ＝１を出力する。同様に、Ａ＝Ｂ＝０の条件下では、図１５に係るＸＯＲ回路は、ノードＺＡ，ＺＢのＮＡＮＤをノードＹに出力し、ノードＺＹには、ノードＺＡ，ＺＢに関係なくＺＹ＝１を出力する。このことを、図１７の下側に記す。
【００３９】
次に、図１５に係るＸＯＲ回路が、ＮＯＲ動作する場合について説明する。ここでは、ＺＡ＝ＺＢ＝１である場合のノードＡ，ＢとノードＹ，ＺＹとの関係について説明する。Ａ＝Ｂ＝０とした場合、ＰＭＯＳトランジスタ５，６がオンするためＺＹ＝１となり、ＮＭＯＳトランジスタ９，１０がオンするためＹ＝０となる。Ａ＝１，Ｂ＝０とした場合、ＮＭＯＳトランジスタ１５，１６がオンするためＺＹ＝０となり、ＮＭＯＳトランジスタ９，１０がオンするためＹ＝０となる。Ａ＝０，Ｂ＝１とした場合、ＮＭＯＳトランジスタ１３，１４がオンするためＺＹ＝０となり、ＮＭＯＳトランジスタ９，１０がオンするためＹ＝０となる。また、Ａ＝Ｂ＝１とした場合、ＮＭＯＳトランジスタ１３，１４，１５，１６がオンするためＺＹ＝０となり、ＮＭＯＳトランジスタ９，１０がオンするためＹ＝０となる。
【００４０】
以上をまとめると、図１８のようになる。この図１８に示すように、ＺＡ＝ＺＢ＝１の条件下では、図１５に係るＸＯＲ回路は、ノードＡ，ＢのＮＯＲをノードＺＹに出力し、ノードＹには、ノードＡ，Ｂに関係なくＹ＝０を出力する。同様に、Ａ＝Ｂ＝１の条件下では、図１５に係るＸＯＲ回路は、ノードＺＡ，ＺＢのＮＯＲをノードＺＹに出力し、ノードＹには、ノードＺＡ，ＺＢに関係なくＹ＝０を出力する。このことを、図１８の下側に記す。
【００４１】
以上のように、図１５に係る回路ＸＯＲ回路は、素子数をほとんど増やすことなくＮＡＮＤ回路およびＮＯＲ回路のいずれかに選択的に切り替えることができる。図１９は、図１５に係るＸＯＲ回路を用いた本実施の形態に係るパリティビット発生回路の構成の詳細を示す回路図であり、図２０は、図１９に係るパリティビット発生回路のテスト時の動作をまとめた図である。図１９に示すように、本実施の形態に係るパリティビット発生回路は、複数のＸＯＲ回路がトーナメント状に接続してなる多段のＸＯＲ回路２２０〜２２６と、切替回路とを備える。
【００４２】
本実施の形態に係るパリティビット発生回路が備える切替回路は、論理固定回路であるＡＮＤ回路３０〜４１を含んでおり、ＸＯＲ回路２２４〜２２６に切替信号を与える。ＡＮＤ回路３０〜３３は、前段のＸＯＲ回路２２０，２２１と後段のＸＯＲ回路２２４との間の信号経路に介挿され、当該信号経路を伝達する信号の論理を選択的に所定の論理（“Ｌ””）に固定して切替信号としてＸＯＲ回路２２４に与える。なお、他のＡＮＤ回路３４〜４１についても同様である。
【００４３】
本実施の形態では、ＸＯＲ回路２２０〜２２６それぞれに、図１５に係るＸＯＲ回路を用いる。本実施の形態では、入力端子ＺＤ［７：０］に、入力端子Ｄ［７：０］の論理反転が入力され、１ｓｔステージのＸＯＲ回路２２０〜２２３が、ＸＯＲ動作をしているものとする。ただし、１ｓｔステージのＸＯＲ回路２２０〜２２３は、これに限ったものではなく、ＮＡＮＤ回路およびＮＯＲ回路のいずれにも切替できないＸＯＲ回路を用いても良い。一方、２段目以降のＸＯＲ回路２２４〜２２６は、本実施の形態では、ＡＮＤ回路３０〜４１からの切替信号に応答して、ＮＡＮＤ回路またはＮＯＲ回路に切替可能に構成されている。次に、本実施の形態に係るパリティビット発生回路の通常時の動作、一括テスト時の動作それぞれについて説明する。
【００４４】
通常動作時には、Ｚ１ＡＬＦ信号、Ｚ１ＺＡＬＦ信号、Ｚ２ＡＬＦ信号、Ｚ２ＺＡＬＦ信号は、いずれも“Ｈ”となる。この場合、ＡＮＤ回路３０〜３３は、ＸＯＲ回路２２０，２２１のノードＹ，ＺＹの信号を、ＸＯＲ回路２２４のノードＡ，ＺＡ，Ｂ，ＺＢにそのまま出力する。一方、ＸＯＲ回路２２０，２２１は、上述したように、ＸＯＲ動作を行っている。そのため、ＸＯＲ回路２２０，２２１は、図１６に示すように、ノードＹの反転をノードＺＹに出力する。
【００４５】
その結果、ＸＯＲ回路２２４のノードＡおよびノードＺＡは互いに反転の関係となり、同回路のノードＢおよびノードＺＢも互いに反転の関係となる。そのため、図１６の条件より、ＸＯＲ回路２２４は、ノードＡ，ＢのＸＯＲをノードＹに出力するＸＯＲ動作を行うとともに、ノードＹの反転をノードＺＹに出力する。ＸＯＲ回路２２５も同様にＸＯＲ動作を行う。その結果、ＸＯＲ回路２２６のノードＡとノードＺＡは互いに反転の関係となり、同回路のノードＢとノードＺＢは互いに反転の関係となるため、ＸＯＲ回路２２６も、ＸＯＲ動作を行う。こうして、通常動作時には、全てのＸＯＲ回路２２０〜２２６がＸＯＲ動作を行う。
【００４６】
一方、一括テスト動作時には、Ｚ１ＡＬＦ信号、Ｚ１ＺＡＬＦ信号、Ｚ２ＡＬＦ信号、Ｚ２ＺＡＬＦ信号のいずれか一つが、“Ｌ”となる。まず、１ｓｔステージのＸＯＲ回路２２０〜２２３の一括テスト動作について説明する。この場合、Ｚ１ＡＬＦ信号、Ｚ１ＺＡＬＦ信号のいずれかが、“Ｌ”となる。
【００４７】
まず、Ｚ１ＡＬＦ信号のみが“Ｌ”である場合の動作について説明する。この場合、ＡＮＤ回路３０，３２は、ＸＯＲ回路２２０，２２１と、２ｎｄステージのＸＯＲ回路２２４との間の信号経路を伝達する信号の論理を、所定の論理（“Ｌ”）に固定して、切替信号として、ＸＯＲ回路２２４のノードＡ、Ｂに与える。一方、ＡＮＤ回路３１，３３は、ＸＯＲ回路２２０，２２１のノードＺＹの信号の論理を、２ｎｄステージのＸＯＲ回路２２４のノードＺＡ，ＺＢにそのまま与える。このことを、図２０の「Ｚ１ＡＬＦが“Ｌ”」の「２ｎｄ入力」に記す。
【００４８】
その結果、図１７の下段の条件より、２ｎｄステージのＸＯＲ回路２２４は、ノードＺＡ，ＺＢのＮＡＮＤをノードＹに出力し、ノードＺＹに“Ｈ”を出力する。同様に、２ｎｄステージのＸＯＲ回路２２５も、ノードＺＡ，ＺＢのＮＡＮＤをノードＹに出力し、ノードＺＹに“Ｈ”を出力する。このことを、図２０の「Ｚ１ＡＬＦが“Ｌ”」の「２ｎｄ出力」に記す。
【００４９】
次に３ｒｄステージのＸＯＲ回路２２６の動作について説明する。上述において、Ｚ１ＡＬＦ信号のみが“Ｌ”であるとしているため、Ｚ２ＡＬＦ信号、Ｚ２ＺＡＬＦ信号は“Ｈ”である。この場合、ＡＮＤ回路３８〜４１は、ＸＯＲ回路２２４，２２５のノードＹ，ＺＹの信号の論理を、ＸＯＲ回路２２６のノードＡ，ＺＡ，Ｂ，ＺＢにそのまま与える。そうすると、２ｎｄステージのＸＯＲ回路２２４，２２５のノードＹは、“Ｈ”であるため、３ｒｄステージのＸＯＲ回路２２６のノードＺＡおよびノードＺＢも“Ｈ”となる。このことを、図２０の「Ｚ１ＡＬＦが“Ｌ”」の「３ｒｄ入力」に記す。その結果、図１８の上段の条件により、３ｒｄステージのＸＯＲ回路２２６は、ノードＡ，ＢのＮＯＲをノードＺＹに出力する。このことを、図２０の「Ｚ１ＡＬＦが“Ｌ”」の「３ｒｄ出力」に記す。
【００５０】
こうして、本実施の形態では、故障を検出すべき段（１ｓｔステージ）の後段以降のＸＯＲ回路２２４〜２２６に、ＡＮＤ回路３０〜４１からなる切替回路によって切替信号を与える。これにより、後段以降のＸＯＲ回路２２４〜２２６が、１段ごとに交互に変えて配列されるＮＡＮＤ回路およびＮＯＲ回路に切り替わる。
【００５１】
その後、故障を検出すべき段（１ｓｔステージ）のＸＯＲ回路２２０〜２２３それぞれに、同一のテスト信号を入力する。ここで、入力端子Ｄ［１：０］、Ｄ［３：２］、Ｄ［５：４］、Ｄ［７：６］全てに［０，０］を入力したと仮定する。このことを、図２０の「Ｚ１ＡＬＦが“Ｌ”」の「テスト信号」に記す。そうすると、１ｓｔステージのＸＯＲ回路２２０〜２２３に故障がなければ、ノードＺＮ［３：０］に［１，１，１，１］を出力する。このことを、図２０の「Ｚ１ＡＬＦが“Ｌ”」の「正常なＸＯＲ出力」に記す。
【００５２】
こうして、ＸＯＲ回路２２４，２２５は、信号［１，１，１，１］が出力されるべきノードＺＮ［３：０］のＮＡＮＤを、ノードＭ［１：０］に出力する（２ｎｄ出力）。そして、ＸＯＲ回路２２６は、ノードＭ［１：０］のＮＯＲを、パリティビットＺＤＰ［０］に出力する（３ｒｄ出力）。この動作は、図１１〜図１４で説明した故障検出の動作と同じ動作である。そのため、Ｚ１ＡＬＦ信号のみが“Ｌ”である場合には、１ｓｔステージのＸＯＲ回路２２０〜２２３のいずれかが、テスト信号［０，０］に対して故障しているか否かを、パリティビットＺＤＰ［０］の値に基づいて正確に検出することができる。
【００５３】
なお、入力端子Ｄ［１：０］、Ｄ［３：２］、Ｄ［５：４］、Ｄ［７：６］全てに［１，１］を入力しても、１ｓｔステージのＸＯＲ回路２２０〜２２３に故障がなければ、上述と同様に、ノードＺＮ［３：０］に［１，１，１，１］を出力する。そのため、Ｚ１ＡＬＦ信号のみが“Ｌ”である場合には、１ｓｔステージのＸＯＲ回路２２０〜２２３のいずれかが、テスト信号［１，１］に対して故障しているか否かを、パリティビットＺＤＰ［０］に基づいて正確に検出することができる。このことを、図２０の「Ｚ１ＡＬＦが“Ｌ”」の「テスト信号」に記す。
【００５４】
次に、Ｚ１ＺＡＬＦ信号のみが“Ｌ”である場合の動作について説明する。この場合、ＡＮＤ回路３１，３３は、ＸＯＲ回路２２０，２２１と、２ｎｄステージのＸＯＲ回路２２４との間の信号経路を伝達する信号の論理を、所定の論理（“Ｌ”）に固定して、切替信号として、ＸＯＲ回路２２４のノードＺＡ，ＺＢに与える。一方、ＡＮＤ回路３０，３２は、ＸＯＲ回路２２０，２２１のノードＹの信号の論理を、２ｎｄステージのＸＯＲ回路２２４のノードＡ，Ｂにそのまま与える。このことを、図２０の「Ｚ１ＺＡＬＦが“Ｌ”」の「２ｎｄ入力」に記す。
【００５５】
ここで、図２０の「Ｚ１ＡＬＦが“Ｌ”」の「２ｎｄ入力」と、「Ｚ１ＺＡＬＦが“Ｌ”」の「２ｎｄ入力」との関係は、ＡとＺＡとを、ＢとＺＢとを、ＹとＺＹとを入れ替えた関係になっている。一方、図１７に示したＸＯＲ回路のＮＡＮＤ動作は、ＡとＺＡとを、ＢとＺＢとをそれぞれ入れ替えても同じ動作となる。同様に、図１８に示したＸＯＲ回路のＮＯＲ動作は、ＡとＺＡとを、ＢとＺＢとをそれぞれ入れ替えても同じ動作となる。
【００５６】
そのため、Ｚ１ＺＡＬＦ信号のみが“Ｌ”である場合の動作は、上述のＺ１ＡＬＦ信号のみが“Ｌ”であるときの動作において、ＡとＺＡとを、ＢとＺＢとをそれぞれ入れ替えた動作と同じとなる。このことを、図２０の「Ｚ１ＺＡＬＦが“Ｌ”」の「２ｎｄ出力」、「３ｒｄ入力」、「３ｒｄ出力」に記す。
【００５７】
こうして、本実施の形態では、故障を検出すべき段（１ｓｔステージ）の後段以降のＸＯＲ回路２２４〜２２６に、ＡＮＤ回路３０〜４１からなる切替回路によって切替信号を与える。これにより、後段以降のＸＯＲ回路２２４〜２２６が、１段ごとに交互に変えて配列されるＮＡＮＤ回路およびＮＯＲ回路に切り替わる。
【００５８】
その後、故障を検出すべき段（１ｓｔステージ）のＸＯＲ回路２２０〜２２３それぞれに、同一のテスト信号を入力する。ここで、入力端子Ｄ［１：０］、Ｄ［３：２］、Ｄ［５：４］、Ｄ［７：６］全てに［０，１］を入力したと仮定する。このことを、図２０の「Ｚ１ＺＡＬＦが“Ｌ”」の「テスト信号」に記す。そうすると、１ｓｔステージのＸＯＲ回路２２０〜２２３に故障がなければ、ノードＮ［３：０］に［１，１，１，１］を出力する。このことを、図２０の「Ｚ１ＺＡＬＦが“Ｌ”」の「正常なＸＯＲ出力」に記す。
【００５９】
こうして、ＸＯＲ回路２２４，２２５は、信号［１，１，１，１］が出力されるべきノードＮ［３：０］のＮＡＮＤを、ノードＭ［１：０］に出力する（２ｎｄ出力）。そして、ＸＯＲ回路２２６は、ノードＭ［１：０］のＮＯＲを、パリティビットＺＤＰ［０］に出力する（３ｒｄ出力）。この動作は、図１１〜図１４で説明した故障検出の動作と同じ動作である。そのため、Ｚ１ＺＡＬＦ信号のみが“Ｌ”である場合には、１ｓｔステージのＸＯＲ回路２２０〜２２３のいずれかが、テスト信号［０，１］に対して故障しているか否かを、パリティビットＺＤＰ［０］に基づいて正確に検出することができる。
【００６０】
なお、入力端子Ｄ［１：０］、Ｄ［３：２］、Ｄ［５：４］、Ｄ［７：６］全てに［１，０］を入力しても、１ｓｔステージのＸＯＲ回路２２０〜２２３に故障がなければ、上述と同様に、ノードＮ［３：０］に［１，１，１，１］を出力する。そのため、Ｚ１ＺＡＬＦ信号のみが“Ｌ”である場合には、１ｓｔステージのＸＯＲ回路２２０〜２２３のいずれかが、テスト信号［１，０］に対して故障しているか否かを、パリティビットＺＤＰ［０］に基づいて正確に検出することができる。このことを、図２０の「Ｚ１ＡＬＦが“Ｌ”」の「テスト信号」に記す。
【００６１】
こうして、本実施の形態に係るパリティビット発生回路では、図６に示した１６通りのテスト信号の代わりに、図２０に示すような４通りのテスト信号を入力するだけで、１ｓｔステージのＸＯＲ回路２２０〜２２３に故障があるなかいかを検出することができる。
【００６２】
次に、Ｚ２ＡＬＦ信号のみが“Ｌ”である場合の動作を説明する。この場合の３ｒｄステージのＸＯＲ回路２２６は、上述のＺ１ＡＬＦ信号のみが“Ｌ”である場合の２ｎｄステージのＸＯＲ回路２２４，２２５と同じ動作、つまり、ＮＡＮＤ動作を行う。このことを、図２０の「Ｚ２ＡＬＦが“Ｌ”」の「３ｒｄ入力」、「３ｒｄ出力」に記す。
【００６３】
その後、故障を検出すべき段（２ｎｄステージ）のＸＯＲ回路２２４，２２５それぞれに、同一のテスト信号を入力する。ここで、ノードＮ［１：０］、Ｎ［３：２］全てに［０，０］を入力したと仮定する。このことを、図２０の「Ｚ２ＡＬＦが“Ｌ”」の「テスト信号」に記す。そうすると、２ｎｄステージのＸＯＲ回路２２４，２２５に故障がなければ、ノードＺＭ［１：０］に［１，１］を出力する。このことを、図２０の「Ｚ２ＡＬＦが“Ｌ”」の「正常なＸＯＲ出力」に記す。
【００６４】
以上のように、ＸＯＲ回路２２６は、信号［１，１］が出力されるべきＸＯＲ回路２２４，２２５のノードＺＭ［１：０］のＮＡＮＤを、パリティビットＤＰ［０］に出力する。ＮＡＮＤ動作では、信号［１，１］が入力されたときの出力と、それ以外の信号［１，０］、［０，１］、［１，１］が入力されたときの出力とが異なる。そのため、Ｚ２ＡＬＦ信号のみが“Ｌ”である場合には、２ｎｄステージのＸＯＲ回路２２４，２２５のいずれかが、テスト信号［０，０］に対して故障しているか否かを、パリティビットＤＰ［０］に基づいて正確に検出することができる。
【００６５】
なお、ノードＺＮ［１：０］、ＺＮ［３：２］全てにテスト信号［１，１］を入力しても、２ｎｄステージのＸＯＲ回路２２４，２２５に故障がなければ、上述と同様に、ノードＺＭ［１：０］に［１，１］を出力する。そのため、Ｚ２ＡＬＦ信号のみが“Ｌ”である場合には、上述と同様に、２ｎｄステージのＸＯＲ回路２２４，２２５のいずれかが、テスト信号［１，１］に対して故障しているか否かを、パリティビットＤＰ［０］に基づいて正確に検出することができる。このことを、図２０の「Ｚ１ＡＬＦが“Ｌ”」の「テスト信号」に記す。
【００６６】
次に、Ｚ２ＺＡＬＦ信号のみが“Ｌ”である場合の動作を説明する。この場合の３ｒｄステージのＸＯＲ回路２２６は、上述のＺ１ＺＡＬＦ信号のみが“Ｌ”である場合の２ｎｄステージのＸＯＲ回路２２４，２２５と同じ動作、つまり、ＮＡＮＤ動作を行う。このことを、図２０の「Ｚ２ＺＡＬＦが“Ｌ”」の「３ｒｄ入力」、「３ｒｄ出力」に記す。
【００６７】
その後、故障を検出すべき段（２ｎｄステージ）のＸＯＲ回路２２４，２２５それぞれに、同一のテスト信号を入力する。ここで、ノードＮ［１：０］、Ｎ［３：２］全てに［０，１］を入力したと仮定する。このことを、図２０の「Ｚ２ＺＡＬＦが“Ｌ”」の「テスト信号」に記す。そうすると、２ｎｄステージのＸＯＲ回路２２４，２２５に故障がなければ、ノードＭ［１：０］に［１，１］を出力する。このことを、図２０の「Ｚ２ＺＡＬＦが“Ｌ”」の「正常なＸＯＲ出力」に記す。
【００６８】
以上のように、ＸＯＲ回路２２６は、信号［１，１］が出力されるべきＸＯＲ回路２２４，２２５のノードＭ［１：０］のＮＡＮＤを、パリティビットＤＰ［０］に出力する。ＮＡＮＤ動作では、信号［１，１］が入力されたときの出力と、それ以外の信号［１，０］、［０，１］、［１，１］が入力されたときの出力とが異なる。そのため、Ｚ２ＺＡＬＦ信号のみが“Ｌ”である場合には、２ｎｄステージのＸＯＲ回路２２４，２２５のいずれかが、テスト信号［０，１］に対して故障しているか否かを、パリティビットＤＰ［０］に基づいて正確に検出することができる。
【００６９】
なお、ノードＺＮ［１：０］、ＺＮ［３：２］全てにテスト信号［１，０］を入力しても、２ｎｄステージのＸＯＲ回路２２４，２２５に故障がなければ、上述と同様に、ノードＭ［１：０］に［１，１］を出力する。そのため、Ｚ２ＺＡＬＦ信号のみが“Ｌ”である場合には、上述と同様に、２ｎｄステージのＸＯＲ回路２２４，２２５のいずれかが、テスト信号［１，０］に対して故障しているか否かを、パリティビットＤＰ［０］に基づいて、一括して正確に検出することができる。このことを、図２０の「Ｚ２ＺＡＬＦが“Ｌ”」の「テスト信号」に記す。
【００７０】
こうして、本実施の形態に係るパリティビット発生回路では、図７に示した８通りのテスト信号を入力して行うテストと同等のテストを、図２０に示すような４通りのテスト信号を入力するだけで行うことができる。
【００７１】
以上のことをまとめると、本実施の形態に係る半導体記憶装置によれば、２段目以降のＸＯＲ回路２２４〜２２６は、切替信号に応答して、ＮＡＮＤ回路またはＮＯＲ回路に切替可能に構成されている。このように構成することにより、図２０で示したような４通りのテスト信号を各ステージのＸＯＲ回路に入力（つまり、合計１２通りのテスト信号を入力）するだけで、図６〜図８で示した合計２８通りのテストと同等のテストを行うことができる。こうして、複数のＸＯＲ回路の故障を一括して正確に検出できるため、パリティビット発生回路の故障検出にかかっていたテスト時間を低減することができる。また、各ＸＯＲ回路に用いた図１５に係るＸＯＲ回路の構成は、従来のＸＯＲ回路の構成とほとんど変わらないため、ほとんど素子数を増やさないで、上述の効果を得ることができる。
【００７２】
なお、本実施の形態では、３つのステージのＸＯＲ回路２２０〜２２６を備えるパリティビット発生回路について説明したが、これに限ったものではない。仮に、４つのステージ以上のＸＯＲ回路を備える構成であっても、故障を検出すべき段の後段以降のＸＯＲ回路が、１段ごとに交互に変えて配列されるＮＡＮＤ回路およびＮＯＲ回路に切り替わる構成であればよい。
【００７３】
例えば、パリティビット発生回路が、４つのステージのＸＯＲ回路を備える構成において、１ｓｔステージのＸＯＲ回路の故障を検出する場合には、２ｎｄステージ、４ｔｈステージのＸＯＲ回路をＮＡＮＤ回路に、３ｒｄステージのＸＯＲ回路をＮＯＲ回路に切り替えればよい。さらに、２ｎｄステージのＸＯＲ回路の故障を検出する場合には、３ｒｄステージをＮＡＮＤ回路に、４ｔｈステージをＮＯＲ回路に切り替えればよい。このようにすれば、従来では、１５（＝８＋４＋２＋１）個のＸＯＲ回路にそれぞれ４通り（合計６０通り）のテスト信号を入力しなければならないところ、４ステージそれぞれに４通り（合計１６通り）のテスト信号だけ入力するだけで足りる。このように、ステージの数が大きくなればなるほど、上述で得られる効果は大きくなる。
【００７４】
なお、本実施の形態では、切替信号を与えることにより、故障を検出すべき段の後段以降のＸＯＲ回路が、ＮＡＮＤ回路およびＮＯＲ回路に切り替わった。しかし、これに限ったものではなく、ＡＮＤ回路またはＯＲ回路に切り替る構成であっても、上述と同様の効果を得ることは可能である。しかしながら、ＡＮＤ回路やＯＲ回路は、ＮＡＮＤ回路やＮＯＲ回路よりも素子数を増やさなければならないため、以上に説明したように、ＮＡＮＤ回路やＮＯＲ回路に切り替え可能な構成であることが望ましい。
【００７５】
＜実施の形態２＞
図２１は、本実施の形態に係る半導体記憶装置が備えるパリティビット発生回路の構成の詳細を示す回路図である。本実施の形態に係るパリティビット発生回路は、実施の形態１に係るＡＮＤ回路３０〜４１の代わりに、ＮＭＯＳトランジスタ５０〜６５と、インバータ回路６６〜６９とを備える点が、実施の形態１と異なる。なお、本実施の形態に係る半導体記憶装置のうち、実施の形態１の半導体記憶装置と同じ構成については、同一の符号を付すものとする。
【００７６】
第１のトランジスタであるＮＭＯＳトランジスタ５１，５３と、第２のトランジスタであるＮＭＯＳトランジスタ５０とを含んでなる論理固定回路は、前段のＸＯＲ回路２２０，２２１と後段のＸＯＲ回路２２４との間の信号経路に介挿され、当該信号経路を伝達する信号の論理を選択的に所定の論理（“Ｌ”）に固定して切替信号としてＸＯＲ回路２２４に与える。第１のトランジスタであるＮＭＯＳトランジスタ５１，５３は、上述の信号経路に介挿される。第２のトランジスタであるＮＭＯＳトランジスタ５０は、上述の信号経路と、所定の論理（“Ｌ”）に対応した所定電位であるＧＮＤ電位との間に介挿される。
【００７７】
Ｚ１ＡＬＦ信号が“Ｈ”である場合には、ＮＭＯＳトランジスタ５１，５３はオンし、ＮＭＯＳトランジスタ５０はオフする。そのため、ＮＭＯＳトランジスタ５１，５３と、ＮＭＯＳトランジスタ５０とを含んでなる論理固定回路は、ＸＯＲ回路２２０，２２１のノードＹの信号を、ＸＯＲ回路２２４のノードＡ，Ｂにそのまま出力する。一方、Ｚ１ＡＬＦ信号が“Ｌ”である場合には、ＮＭＯＳトランジスタ５１，５３はオフし、ＮＭＯＳトランジスタ５０はオンする。そのため、上述の論理固定回路は、ＸＯＲ回路２２０，２２１とＸＯＲ回路２２４との間の信号経路を伝達する信号の論理を、所定の論理（“Ｌ”）に固定して、切替信号として２ｎｄステージのＸＯＲ回路２２４のノードＡ，Ｂに与える。
【００７８】
以上、ＮＭＯＳトランジスタ５０，５１，５３の構成、動作についてのみ説明したが、その他のＮＭＯＳトランジスタ５２，５４〜６５の構成、動作も同様である。その結果、ＮＭＯＳトランジスタ５０〜６５は、実施の形態１に係るＡＮＤ回路３０〜４１と同じ動作を行う。そのため、本実施の形態に係る半導体記憶装置によれば、実施の形態１に係る半導体記憶装置と同様の効果を得ることができる。さらに、本実施の形態では、実施の形態１に係るＡＮＤ回路３０〜４１の代わりに、これらよりも素子数が少ないＮＭＯＳトランジスタ５０〜６５と、インバータ回路６６〜６９とで構成した。そのため、本実施の形態に係る半導体記憶装置によれば、回路素子数を実施の形態１に係る半導体記憶装置よりもさらに減らすことができ、その結果、レイアウト面積を小さくすることができる。
【図面の簡単な説明】
【００７９】
【図１】実施の形態１に係る半導体記憶装置の構成を示すブロック図である。
【図２】実施の形態１に係る半導体記憶装置の動作を示すブロック図である。
【図３】実施の形態１に係る半導体記憶装置の動作を示すブロック図である。
【図４】実施の形態１に係る半導体記憶装置の動作を示すブロック図である。
【図５】従来のパリティビット発生回路のテストを示す図である。
【図６】従来のパリティビット発生回路のテストを示す図である。
【図７】従来のパリティビット発生回路のテストを示す図である。
【図８】従来のパリティビット発生回路のテストを示す図である。
【図９】本発明の前提となるパリティビット発生回路のテストを示す図である。
【図１０】本発明の前提となるパリティビット発生回路のテストを示す図である。
【図１１】実施の形態１に係るパリティビット発生回路のテストを示す概念図である。
【図１２】実施の形態１に係るパリティビット発生回路のテストを示す概念図である。
【図１３】実施の形態１に係るパリティビット発生回路のテストを示す概念図である。
【図１４】実施の形態１に係るパリティビット発生回路のテストを示す概念図である。
【図１５】実施の形態１に係るＸＯＲ回路の構成を示す回路図である。
【図１６】実施の形態１に係るＸＯＲ回路の動作を示す図である。
【図１７】実施の形態１に係るＸＯＲ回路の動作を示す図である。
【図１８】実施の形態１に係るＸＯＲ回路の動作を示す図である。
【図１９】実施の形態１に係るパリティビット発生回路の構成を示す図である。
【図２０】実施の形態１に係るパリティビット発生回路の動作を示す図である。
【図２１】実施の形態２に係るパリティビット発生回路の構成を示す図である。
【符号の説明】
【００８０】
１〜８  ＰＭＯＳトランジスタ、９〜１６，５０〜６５  ＮＭＯＳトランジスタ、３０〜４１  ＡＮＤ回路、６６〜６９  インバータ回路、１００  データ入出力バッファ、１０１  入力バス、１０２  パリティビット発生回路、１０３  パリティビットバス、１０４  ライトドライバ−センスアンプ、１０４ａ  ライトドライバ、１０４ｂ  センスアンプ、１０５  メモリセル、１０６  パリティビット用メモリセル、１０７  エラー訂正回路、１０８  出力バス、１０９  外部データピン、１１０  パリティビット読出し回路、１１１  ＥＣＣ回路、１１２  ロウアドレスデコーダ、１１３  コラムアドレスデコーダ、１２０〜１２６，２２０〜２２６  ＸＯＲ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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