(57)【要約】      （修正有）【課題】ガルバニックアイソレータを提供する。【解決手段】ガルバニックアイソレータは、対向する第１および第２の面を含む、略平面であって電気的絶縁性を有する基板を含み、この基板は、電気的絶縁性を有し低誘電損失である材料を含み、第１の面に送信コイルが配置され、第２の面に受信コイルが配置されている。送信回路が、送信コイルに作用的に接続されている。送信回路は、入力信号の立ち上がりエッジを検出する第１の検出器と、立ち上がりエッジの検出時に複数の第１のパルスを発生させる第１のパルス発生器と、入力信号の立ち下がりエッジを検出する第２の検出器と、立ち下がりエッジの検出時に複数の第２のパルスを発生させる第２のパルス発生器と、を含む。受信回路が、第２の受信コイルに作用的に接続されている。受信回路は、第１のパルスおよび第２のパルスに基づいて、入力信号とほぼ同様の信号を生成する。【選択図】図１
2010283817.tif 000002
【特許請求の範囲】
【請求項１】
対向する第１および第２の面を含む、略平面であって電気的絶縁性を有する基板であって、電気的絶縁性を有し低誘電損失である材料を含み、前記第１の面に送信コイルが配置され、前記第２の面に受信コイルが配置された前記基板と、
前記送信コイルに作用的に接続された送信回路であって、
入力信号の立ち上がりエッジを検出する第１の検出器と、
前記立ち上がりエッジの検出時に複数の第１のパルスを発生させる第１のパルス発生器と、
前記入力信号の立ち下がりエッジを検出する第２の検出器と、
前記立ち下がりエッジの検出時に複数の第２のパルスを発生させる第２のパルス発生器と、を備える前記送信回路と、
前記第２の受信コイルに作用的に接続された受信回路と、
を備え、
前記受信回路は、前記第１のパルスおよび前記第２のパルスに基づいて、前記入力信号とほぼ同様の信号を生成する、
ガルバニックアイソレータ。
【請求項２】
前記第１のパルスのうちの少なくとも１つのパルスと、前記第１のパルスのうちの少なくとも第２の１つのパルスとが重なり合う、請求項１に記載のガルバニックアイソレータ。
【請求項３】
前記第１のパルス発生器によって生成される電流は、前記第１のパルスが発生している間、ほぼ一定に保たれる、請求項１に記載のガルバニックアイソレータ。
【請求項４】
前記入力信号は、パルス長を有し、前記第１のパルスは、前記パルス長の半分より短い時間の間に発生する、請求項１に記載のガルバニックアイソレータ。
【請求項５】
前記第１のエッジ検出器は、前記第１のパルス発生器が前記第１のパルスを発生させる時間帯に前記第１のパルス発生器をイネーブルにする信号を発生させる、請求項１に記載のガルバニックアイソレータ。
【請求項６】
前記第１のパルス発生器は、直列に接続された複数の遅延回路を備え、前記遅延回路のうちの第１の１つの遅延回路が、前記遅延回路のうちの第２の１つの遅延回路をトリガする、請求項１に記載のガルバニックアイソレータ。
【請求項７】
前記遅延回路のうちの少なくとも１つが、直列に接続された２つのインバータを備える、請求項６に記載のガルバニックアイソレータ。
【請求項８】
前記第１のパルス発生器と前記送信コイルとの間に接続された少なくとも１つのドライバをさらに備える、請求項１に記載のガルバニックアイソレータ。
【請求項９】
前記少なくとも１つのドライバは、少なくとも１つの電流ミラーを備える、請求項８に記載のガルバニックアイソレータ。
【請求項１０】
複数のドライバをさらに備え、前記複数のドライバのそれぞれは、入力および出力を有し、前記複数のドライバの前記入力は、前記パルス発生器に接続され、前記複数のドライバの前記出力は、並列に接続され、前記送信コイルに接続されている、請求項１に記載のガルバニックアイソレータ。
【請求項１１】
前記送信コイルは、関連付けられたピーク送信周波数を有し、前記パルスのスペクトルは、前記ピーク送信周波数とほぼ一致している、請求項１に記載のガルバニックアイソレータ。
【請求項１２】
前記パルスの前記スペクトル成分は、前記送信コイルの送信帯域幅内に収まる、請求項１に記載のガルバニックアイソレータ。
【請求項１３】
前記送信コイルの構成は、前記受信コイルの構成とほぼ同様である、請求項１に記載のガルバニックアイソレータ。
【請求項１４】
前記送信コイルは、第１のバイアで接続された２つの金属層に配置され、前記第１のバイアは、関連付けられた第１のパッドおよび第２のパッドを有し、前記第１のパッドは、第１の金属層にあり、第２のパッドは、第２の金属層にあり、前記送信コイルの、前記第１の金属層に配置された部分は、前記送信コイルを含む、ほぼ２と３／８回の巻数のパターンを有する、請求項１に記載のガルバニックアイソレータ。
【請求項１５】
関連付けられた第３のパッドを有する第２のバイアと、
前記第１のパッドの円周と前記第３のパッドの円周との間に延びている相互接線セグメントである第１のセグメントであって、前記第１のパッドおよび前記第３のパッドが前記セグメントの同じ側に位置するように選択された前記第１のセグメントと、
ほぼ直線状のパターンの少なくとも一部分に沿って延びている第２のセグメントであって、前記ほぼ直線状のパターンは、他のパターンと比べて前記第１のセグメントの最も近くに位置している、前記第２のセグメントと、
をさらに備え、
前記第１のセグメントと前記第２のセグメントとの間の最短距離は、約３５μｍである、
請求項１４に記載のガルバニックアイソレータ。
【請求項１６】
第１のバイアおよび第２のバイアをさらに備え、
前記第１のバイアは関連付けられた第１のパッドを有し、前記第２のバイアは、関連付けられた第３のパッドを有し、前記ガルバニックアイソレータに垂直な方向から見て、前記第１のパッドの円周と前記第３のパッドの円周との間の最短距離は約３５μｍである、請求項１に記載のガルバニックアイソレータ。
【請求項１７】
前記送信コイルは、関連付けられたバイアパッドを有し、前記第１のパッドの直径は約１５０μｍである、請求項１に記載のガルバニックアイソレータ。
【請求項１８】
前記送信コイルは、関連付けられた少なくとも１つのパターンを有し、前記少なくとも１つのパターンの幅は約３５μｍである、請求項１に記載のガルバニックアイソレータ。
【請求項１９】
前記受信回路は、前記受信コイルから受信された信号の有効性を検査する素子を備える、請求項１に記載のガルバニックアイソレータ。
【請求項２０】
前記受信回路は、電圧クランプ回路に接続されている、請求項１に記載のガルバニックアイソレータ。
【請求項２１】
前記受信回路は、前記入力信号の前方エッジの送信と後方エッジの送信とを識別する装置を備える、請求項１に記載のガルバニックアイソレータ。
【請求項２２】
前記受信コイルは、増幅器と結合され、前記増幅器の入力にはＤＣバイアス電圧が印加され、前記ＤＣバイアス電圧は変動し、前記ＤＣバイアス電圧は、前記増幅器の出力においてＤＣ電圧を維持するように補正される、請求項１に記載のガルバニックアイソレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、２００８年３月３１日に出願された米国特許出願第１２／０５９，９７９号（件名「Ｇａｌｖａｎｉｃ  Ｉｓｏｌａｔｏｒｓ  ａｎｄ  Ｃｏｉｌ  Ｔｒａｎｓｄｕｃｅｒｓ」）の優先権および他の利益を主張するものであり、かつ、同出願の一部継続出願である。同出願は、２００６年８月２８日に出願された米国特許出願第１１／５１２，０３４号（件名「Ｉｍｐｒｏｖｅｄ  Ｇａｌｖａｎｉｃ  Ｉｓｏｌａｔｏｒ」、Ｆｏｕｑｕｅｔ  ｅｔ  ａｌ．）および２００７年５月１０日に出願された米国特許出願第１１／７４７，０９２号（件名「Ｍｉｎｉａｔｕｒｅ  Ｔｒａｎｓｆｏｒｍｅｒｓ  Ａｄａｐｔｅｄ  ｆｏｒ  Ｕｓｅ  ｉｎ  Ｇａｌｖａｎｉｃ  Ｉｓｏｌａｔｏｒｓ  ａｎｄ  ｔｈｅ  Ｌｉｋｅ」、Ｆｏｕｑｕｅｔ  ｅｔ  ａｌ．）の一部継続出願である。また、本出願は、本出願と同日に出願された米国特許出願第１２／０５９，７４７号（件名「Ｃｏｉｌ  Ｔｒａｎｓｄｕｃｅｒ  ｗｉｔｈ  Ｒｅｄｕｃｅｄ  Ａｒｃｉｎｇ  ａｎｄ  Ｉｍｐｒｏｖｅｄ  Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｂｒｅａｋｄｏｗｎ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ」、Ｆｏｕｑｕｅｔ  ｅｔ  ａｌ．）のすべてを引用することにより本明細書の一部をなすものとする。
【背景技術】
【０００２】
従来技術において知られている高電圧絶縁通信素子として、光素子、磁気素子、および容量素子がある。従来技術の光素子は、典型的には、ＬＥＤおよび対応するフォトダイオードを用いて高電圧絶縁を達成することにより、光信号の送受信を行い、通常、高い電力レベルを必要とし、複数の通信チャネルが必要な場合には、操作上および設計上の制約がある。
【０００３】
従来技術の磁気素子は、典型的には、対向する誘導結合コイルを用いて高電圧絶縁を達成し、通常、（特に、高いデータレートが必要な場合に）高い電力レベルを必要とし、典型的には少なくとも３つの別々の集積回路またはチップを用いることが必要であり、しばしば電磁干渉（「ＥＭＩ」）を受けやすい。
【０００４】
従来技術の容量素子は、複数の送受信電極対を用いて電圧絶縁を達成し、たとえば、第１の電極対を用いてデータの送受信を行い、第２の電極対を用いて送信信号のリフレッシュまたは維持を行う。そのような容量素子は、典型的には、高電圧ホールドオフ（または高電圧絶縁破壊）特性が貧弱である。
【０００５】
小型で高速のガルバニックアイソレータを設計するにあたっては、技術的難題がいくつもあり、たとえば、高電圧絶縁破壊特性および許容可能なデータ（または電力）転送レートを維持しながら、電磁干渉（ＥＭＩ）や大振幅の高速遷移、および他の形態の電気的ノイズにどのように対処するか、といった課題がある。
【０００６】
必要とされているのは高電圧絶縁通信素子であって、小型であり、消費電力が低減され、比較的高いデータレートでデータを伝送することが可能であり、高電圧絶縁破壊性能が向上し、より低コストで製造可能であり、または、他の、本明細書および添付図面を読了して理解すれば明らかになる利点を有する高電圧絶縁通信素子である。
【発明の概要】
【０００７】
本明細書ではガルバニックアイソレータを開示する。ガルバニックアイソレータの一実施形態が、対向する第１および第２の面を含む、略平面であって電気的絶縁性を有する基板を含み、この基板は、電気的絶縁性を有し低誘電損失である材料を含み、第１の面に送信コイルが配置され、第２の面に受信コイルが配置されている。送信回路が、送信コイルに作用的に接続されている。送信回路は、入力信号の立ち上がりエッジを検出する第１の検出器と、立ち上がりエッジの検出時に複数の第１のパルスを発生させる第１のパルス発生器と、入力信号の立ち下がりエッジを検出する第２の検出器と、立ち下がりエッジの検出時に複数の第２のパルスを発生させる第２のパルス発生器と、を含む。受信回路が、第２の受信コイルに作用的に接続されている。受信回路は、第１のパルスおよび第２のパルスに基づいて、入力信号とほぼ同様の信号を生成する。
【０００８】
以下の明細書、図面、および特許請求の範囲から、本発明の各種実施形態の様々な態様が明らかになる。
【図面の簡単な説明】
【０００９】
【図１】ガルバニックアイソレータの一実施形態を示す図である。
【図２】ガルバニックアイソレータの一実施形態を示す図である。
【図３】図１のアイソレータのコイル構成の一実施形態の上部平面図である。
【図４】図１のアイソレータのコイル構成の別の実施形態の斜視図である。
【図５】図４のコイル構成の平面図である。
【図６】図４のコイル構成のＳ２１特性のプロットである。
【図７】図３のコイル構成のＳ２１特性のプロットである。
【図８】電力変圧器およびデータ変圧器を含むガルバニックアイソレータの一実施形態のブロック図である。
【図９】ガルバニック・アイソレータ・パッケージの一実施形態を示す図である。
【図１０】ガルバニック・アイソレータ・パッケージの一実施形態を示す図である。
【図１１】ガルバニック・アイソレータ・パッケージの別の実施形態を示す図である。
【図１２】ガルバニック・アイソレータ・パッケージのさらに別の実施形態を示す図である。
【図１３】ガルバニックアイソレータ経由のデータ転送の一実施形態を示す概略図である。
【図１４】図１のガルバニックアイソレータに入力されるデータ信号の一実施形態を示す図である。
【図１５】図１３の正極性パルス発生器および負極性パルス発生器によって出力される信号の一実施形態を示すタイミング図である。
【図１６】図１３のエッジ検出器の一実施形態の概略図である。
【図１７】図１３のパルス発生器に使用される回路の概略図である。
【図１８】図１７の回路と送信コイルとの間に配置されるドライバの一実施形態の概略図である。
【図１９】コモンモード除去回路の一実施形態を示す図である。
【図２０Ａ】２段コモンモード増幅器の一実施形態の詳細図である。
【図２０Ｂ】電圧レベルを、ＰＭＯＳ出力素子のゲート駆動と、ＮＭＯＳ出力素子のゲート駆動とに分離するように構成された回路を示す図である。
【図２１】ガルバニックアイソレータ２０の一実施形態における、配置された回路の様々な部分で送信および受信されるパルス系列を示す図である。
【図２２】図２の受信回路２２の一実施形態のブロック図である。
【図２３】図２２の前置増幅器の一実施形態の概略図である。
【図２４】図２３の増幅器の一実施形態の概略図である。
【図２５】図２２の比較器の一実施形態の概略図である。
【図２６】図２５の遅延素子の一実施形態の概略図である。
【図２７】図２２の復号器の一実施形態の概略図である。
【００１０】
各図面は、必ずしも正確な縮尺ではない。特に断らない限り、全図面を通して、同様の参照符号は、同様の要素またはステップを指す。
【発明を実施するための形態】
【００１１】
以下では、ガルバニックアイソレータ、およびガルバニックアイソレータを用いて信号の送受信を行う回路の各種実施形態について十分な理解が得られるように、具体的な詳細を説明する。しかしながら、当業者であれば、本明細書、特許請求の範囲、および添付図面を読了して理解した時点で、本発明のいくつかの実施形態が、本明細書で説明されている具体的な詳細の一部に従わなくても実施可能であることを理解される。さらに、本発明が不明瞭にならないように、本発明で応用されているいくつかの周知の回路、材料、および方法については、本明細書では詳細な開示を行わない。
【００１２】
図面では、本発明のいくつかの、しかしすべてではない可能な実施形態を図示し、これらは、正確な縮尺ではない場合がある。
【００１３】
本明細書で用いている「水平（ｈｏｒｉｚｏｎｔａｌ）」という用語は、本発明の基板の、空間における実際の方向に関係なく、通常の意味での平面または表面に実質的に平行な面として定義している。「垂直（ｖｅｒｔｉｃａｌ）」という用語は、上記で定義した水平に対して実質的に垂直な方向を意味している。「上に（ｏｎ）」、「上方に（ａｂｏｖｅ）」、「下方に（ｂｅｌｏｗ）」、「底部（ｂｏｔｔｏｍ）」、「上部（ｔｏｐ）」、「側部（ｓｉｄｅ）」、「側壁（ｓｉｄｅｗａｌｌ）」、「より高い（ｈｉｇｈｅｒ）」、「より低い（ｌｏｗｅｒ）」、「より上に（ｕｐｐｅｒ）」、「上に（ｏｖｅｒ）」、「下に（ｕｎｄｅｒ）」などの用語は、上述の水平面を基準にして定義している。
【００１４】
図１および図２を参照すると、基板３３、コイルトランスデューサ３９、コイル２３、およびコイル２４が、高電圧絶縁のデータ信号転送素子または電力変圧素子を形成し、本明細書では、これをガルバニックアイソレータ２０と称する。場合に応じて、コイル２３を第１のコイルまたは送信コイルと称し、コイル２４を第２のコイルまたは受信コイルと称する。図２に示すように、送信コイル２３は、基板３３の少なくともいくつかの部分によって受信コイル２４と隔てられ、送信コイル２３および受信コイル２４は、それらの間に配置されたギャップすなわち誘電性障壁を越えて、電力信号およびデータ信号の少なくともいずれかを送信コイル２３から受信コイル２４に送信できるような相互関係を有して空間的に配置および構成され、この誘電性障壁は、電気的絶縁性を有し非金属であり非半導体である低誘電損失材料を含み、基板３３の少なくともいくつかの部分は、この誘電性障壁から形成されている。一実施形態では、そのような誘電性障壁はコイルトランスデューサ３９を含んでおり、コイルトランスデューサ３９は、基板３３と、基板３３の上下に配置された電気的絶縁層３４および３７とを含んでいる。入力回路すなわち送信回路２１は、第１のコイル（送信コイル）２３と作用的に接続され、出力回路すなわち受信回路２２は、第２のコイル（受信コイル）２４と作用的に接続されている。
【００１５】
コイルトランスデューサ３９およびその内部に配置された基板３３は、何種類かの非金属、非半導体、低誘電損失の材料のいくつかを含むことが可能であり、これについては後で詳述する。好ましい一実施形態では、コイルトランスデューサ３９および基板３３は、アイソレータ２０の入力側と出力側との間の数キロボルトの電位差に耐えることが可能であり、したがって、高電圧絶縁破壊性能特性を示す。
【００１６】
送信回路２１は、着信信号波形を、一次送信コイル２３の駆動に適した波形を有する信号に変換する。受信回路２２は、二次受信コイル２４から出た信号を、前記着信信号のような波形に戻すように構成されている。送信回路２１、受信回路２２、およびコイルトランスデューサ３９は、標準的な電子部品組立方法（たとえばプリント回路基板組立方法）に適合する形式でパッケージングされることが好ましい。いくつかの実施形態では、パッケージングは、ガルバニックアイソレータ２０の各種部品をリードフレームにマウントすることと、これらの部品をまとめてワイヤボンディングすることと、これらをモールド材料で囲むことにより、犠牲金属リードがリードフレームから分離されて標準的な集積回路リードとして形成された後に、すべてのものがまとめて固定されるようにすることと、を含む。磁気トランスデューサの場合、リードフレームの設計は、ガルバニックアイソレータ２０の性能低下を避けるために重要である。
【００１７】
図１および図２に示すように、ガルバニックアイソレータ２０は、送信回路２１および受信回路２２を含み、これらは、一実施形態では、基板３３の対向する上面および底面に配置されたコイル２３および２４を含んでいる。別の実施形態では、コイル２３および２４は、基板３３の同じ面に配置されている。
【００１８】
図１および図２に示した実施形態では、回路２１および２２は、層３４の上面にあるボンドパッド３７、３８、および４７に接続されている。代替として、送信回路２１および受信回路２２をリードフレームに取り付けて、コイル２３および２４に取り付けられたボンドパッドに、ワイヤボンドで接続することが可能である。他のパッケージングの実施形態も予期されている。一実施形態では、コイル２３および２４は、基板３３の面上に金属層をリソグラフィでパターニングすることによって作成されているが、コイル２３および２４を形成する方法としては他にも様々なものが予期され、たとえば、それらのコイルを別々の層または基板に配置して、それらの基板または層をまとめて積層する方法がある。代替として、電気的絶縁性を有し、非金属であり、非半導体であり、低誘電損失である層または基板を、コイル２３および２４の下に配置することも可能である。なお、好ましい実施形態では、送信回路２１および受信回路２２は、集積回路またはチップである。
【００１９】
基板３３および／またはコイルトランスデューサ３９は、電気的絶縁性を有し非金属であり非半導体であり低誘電損失である、適切な材料から形成される。一実施形態では、そのような好適な材料は、室温における誘電損失正接が約０．０５未満、または約０．０１未満、または約０．００１未満、または約０．０００１未満である。本発明の基板３３の形成に用いる材料が非半導体材料である場合でも、本願発明者らは、本明細書においてその材料に関連付けられる誘電損失正接の値を、本発明の新規な基板材料が既知の半導体材料と同等であるように定義する。誘電損失正接ならびにこれに関連する材料固有の損失および材料固有でない損失の詳細については、「Ｌｏｓｓ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  Ｓｉｌｉｃｏｎ  Ｓｕｂｓｔｒａｔｅ  ｗｉｔｈ  Ｄｉｆｆｅｒｅｎｔ  Ｒｅｓｉｓｔｉｖｉｔｉｅｓ」（Ｙａｎｇ  ｅｔ  ａｌ．，  ｐｐ．  １７７３−７６，  ｖｏｌ．  ４８，  Ｎｏ．  ９，  Ｓｅｐｔ  ２００６，  Ｍｉｃｒｏｗａｖｅ  ａｎｄ  Ｏｐｔｉｃａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｌｅｔｔｅｒｓ）で説明されている。Ｙａｎｇらは、誘電損失を、シリコンに固有の損失正接と基板の漏れ損失に関連する材料固有でない損失とに分割して、理論的かつ実験的に論じ、シリコンのドーピングレベルが増えるにつれて材料固有でない損失も増えることを実証している。
【００２０】
基板３３および／またはコイルトランスデューサ３９の形成に好適な材料の（限定されない）いくつかの例として、プリント回路基板材料としてのＦＲ４および他のプリント回路基板材料としてのガラスファイバ、ガラス、セラミック、ポリイミド、ポリイミド薄膜のうちの１つまたは複数、ポリマー、有機材料、有機充填剤（エポキシなど）と無機固体（ガラスなど）の結合体、フレックス回路材料としてのエポキシ、エポキシ樹脂、プリント回路基板材料としてのプラスチック、ＤＵＰＯＮＴ（商標）  ＫＡＰＴＯＮ（商標）、ＤＵＰＯＮＴ（商標）  ＰＹＲＡＬＵＸ  ＡＢ（商標）積層板、およびＲＯＧＥＲＳ（商標）材料としての、たとえば、ＰＴＦＥ（ポリテトラフルオロエチレン）とガラス、ＰＴＦＥとセラミック、ＰＴＦＥとガラスとセラミック、または熱硬化性プラスチックも挙げられる。基板３３を形成する材料として具体的に何を選択するかは、一般には、コスト、必要とされる電気的絶縁または電圧絶縁破壊保護の程度もしくは量、当面の具体的な用途、および他の要因もしくは要検討事項に応じて異なってくる。たとえば、高電圧を伴う用途には、ガラス基板やセラミック基板が好適。製造や加工のコストを抑える場合は、フレックス回路基板を用いてよい。
【００２１】
実施形態によっては、基板３３は、ガルバニックアイソレータ２０およびコイルトランスデューサ３９の設計対象となる比較的高い絶縁破壊電圧に耐えるだけの、上下の水平面間の十分な厚さを有し、しかるべき電気的絶縁特性を有する。たとえば、一実施形態では、送信コイル２３と受信コイル２４との間の絶縁破壊電圧が、約１分間にわたる印加時には、約２０００ボルトＲＭＳを超える。他の実施形態では、送信コイル２３と受信コイル２４との間の絶縁破壊電圧は、６分間または２４時間にわたる印加時には、約２０００ボルトＲＭＳを超える。他の実施形態では、コイルトランスデューサ３９、基板３３、およびガルバニックアイソレータ２０は、さらに高い絶縁破壊電圧に耐えることが可能であり、たとえば、約１分間、６分間、および／または２４時間にわたって、約２５００ボルトＲＭＳ、約３０００ボルトＲＭＳ、約４０００ボルトＲＭＳ、および約５０００ボルトＲＭＳに耐えることが可能である。
【００２２】
実施形態によっては、基板３３および／またはコイルトランスデューサ３９の上下の水平面間の厚さは、約０．５ミルから約１０ミル（約0.0127mmから約0.254mm）の範囲、または、約０．５ミルから約２５ミル（約0.0127mmから約0.635mm）の範囲である。一実施形態では、基板３３および／またはコイルトランスデューサ３９の厚さは、約１．５ミルを超える。別の実施形態では、基板３３および／またはコイルトランスデューサ３９は複数の層を含み、それらの層の少なくとも１つが低誘電損失材料を含む。図からわかるように、コイルトランスデューサ３９は、一般に、基板３３より厚い。たとえば、一実施形態では、コイルトランスデューサ３９の厚さは１９ミル（0.4826mm）であり、その内部に配置された基板３３の厚さは１０ミル（0.254mm）である。
【００２３】
さらに図１および図２を参照すると、コイル２３および２４のそれぞれは、外側端部および内側端部を有する。これらの端部のそれぞれは、それぞれに関連付けられた送信回路または受信回路のしかるべき端子に接続されている。一実施形態では、各コイルにおいて、第１の電気的接続が、第１のコイルをパターニングしている金属層がエッチングされた時点で、第１のコイルにより形成されている第１のパターンを用いて確立され、第２の電気的接続が、コイルトランスデューサ３９の外側表面にあるパターニングされた金属層を用いて、第１のコイルと確立されている。たとえば、送信コイル２３の内側端部２６への電気的接続は、電気的絶縁層３４の上面に配置されたパターン２５を通り、（送信コイル２３を形成している）下層導体２６への垂直バイア３５を通って確立されている。同様に、送信コイル２３の外側端部への電気的接続は、電気的絶縁層３４の内部に配置されたパターン２７を通り、上層ボンドパッド４７への垂直バイア３６を通って確立されている。送信コイル２３の外側端部への電気的接続はパターン２７を介して行われ、パターン２７は、送信コイル２３と同じ層からパターニングすることが可能である。パターン２７は、層３４を貫通して配置されたバイア３６により、回路２２と電気的に接続されている。回路２１は、パターン２９およびバイア３０によって、受信コイル２４の外側端部と電気的に接続されている。パターン２９は、受信コイル２４と同じ金属層でパターニングすることが可能である。受信コイル２４の内側端部は、電気的絶縁層３７の底面に配置されたパターン２８とバイア３１とによって、回路２１と電気的に接続されている。パターン２５および２８と、対策を講じなければパターン２５および２８と接触するおそれのある、何らかの外部導電体または導電面との間で電気的接触が確立されることを避けるために、金属の層の上方または下方に絶縁層を追加することが可能であり、パターン２５および２８を絶縁層に封入すること（絶縁層内部に配置すること）が可能である。
【００２４】
ガルバニックアイソレータ２０またはコイルトランスデューサ３９の製造にワイヤボンディング技術を導入しやすくするために、図１および図２に示した構造を簡略化すべく、単一基板３３に２つの異なる金属層を配置することが可能である。そのような実施形態では、基板３３の両面に配置されてパターニングされた２つの金属層からコイルトランスデューサ３９を構成することが可能である。たとえば、基板３３の上面に、送信コイル２３と、送信回路２１および受信回路２２が利用する各種の接続パッドとを設けるように、上面金属層をパターニングすることが可能である。また、底面金属層を用いて受信コイル２４を作成することが可能であり、受信コイル２４は、送信コイル２３の下層にあって、基板３３の底面において変圧器の第２のコイルを形成する。また、受信コイル２４と基板３３の上面に配置されたワイヤ・ボンド・パッドとを、垂直バイア経由で接続するためのパターンを、底面金属層をパターニングして設けることが可能である。これらによって、送信コイル２３と送信回路２１とをワイヤボンドで接続することが可能であり、受信コイル２４と受信回路２２とを、上面金属層からパターニングしたパターンとワイヤボンドとで接続することが可能である。好ましい実施形態では、ワイヤ・ボンド・パッドは、電気めっきされている。コイルトランスデューサ３９を、コイルトランスデューサ３９によって絶縁される外部回路のそれぞれと接続するための各種の接続パッドも、上部金属層からパターニングすることが可能である。
【００２５】
一実施形態では、図１および図２に示した構造は、従来のプリント回路基板製造ラインで製造することが可能である。その結果、コイルトランスデューサ３９の製造コストは、半導体製造ラインでシリコンからコイルトランスデューサを構成する場合より、格段に安くすることが可能である。また、シリコン基板は、既知の導電体または半導体であるが、本発明の基板およびコイルトランスデューサの低誘電損失特性を示さない。フレキシブル有機及び／又は無機基板または有機基板を用いてコイルトランスデューサ３９を具現化することは、特に好ましい。プリント回路基板または回路キャリアについては、当分野において知られているので、ここでの詳細な説明は不要である。しかしながら、本発明の基板３３およびコイルトランスデューサ３９をプリント回路基板材料から形成することが、シリコンベースの材料に対する優れた低コストの代替選択肢であることは強調しておきたい。プリント回路基板材料は、シリコンベースの材料より、低廉であり、扱いやすく、設計または製造の急な変更に対応しやすい。ここでの説明の目的に見合う程度にプリント回路基板の製造方法について説明すると、プリント回路基板は、エポキシ樹脂を含浸させたガラスファイバで形成した何らかのフレキシブル有機／無機基板に薄い金属層を堆積させ（または薄い金属層を接着させ）、従来のフォトリソグラフィ技術で、この金属層を複数の個別導体に変換することによって製造可能である。この薄い金属層の上に介在電気的絶縁層または被膜をかぶせた後、薄い金属層の上方にさらなる金属層を加えることが可能である。
【００２６】
フレックス回路技術を用いて、ガルバニックアイソレータ２０の基板３３および／またはコイルトランスデューサ３９を形成することも可能であり、この場合、基板３３および／またはコイルトランスデューサ３９は、ポリイミドのような有機材料から作る。このタイプの薄膜および積層板はＤＵＰＯＮＴ（商標）から市販され、ポリイミドから作られた、ＫＡＰＴＯＮ（商標）という基板材料を用いている。場合によっては、複数のポリイミド層を接着剤で積層させることにより、基板３３および／またはコイルトランスデューサ３９を形成することが可能である。このタイプの回路キャリアまたはプリント回路基板は、従来のシリコン半導体材料ベースのものに比べて著しく低廉であり、これを用いて、高い絶縁破壊電圧および他の望ましい高電圧絶縁特性を有する基板３３および／またはコイルトランスデューサ３９を実現することが可能である。一次コイル２３と二次コイル２４との間の信号損失を最小限にしなければならない用途では、基板３３および／またはコイルトランスデューサ３９は薄いほうが好ましい。たとえば、基板３３および／またはコイルトランスデューサ３９の一実施形態では、ＤＵＰＯＮＴ（商標）で製造されたＰＹＲＡＬＵＸ  ＡＰ（商標）積層板を用いて厚さ２ミル（0.0508mm）のＫＡＰＴＯＮ（商標）基板３３を形成し、この基板３３の上面および底面に導電性の銅層および銅パターンを追加する。
【００２７】
なお、コイル２３および２４は、いくつかの異なる構造的構成のいずれであってもよく、いずれであっても本発明の範囲に含まれる。たとえば、コイル２３および２４は、図１および図２に示した円形または楕円形の渦巻き形状であってよく、あるいは、他の様々な形状（たとえば、長方形、正方形、三角形、五角形、六角形、七角形、または八角形に巻かれた形状）で、水平面として配置されたり、水平面内で互いに挟み合うような導体として配置されたり、水平面内で１つまたは複数の曲がりくねった導体として配置されたり、他の様式で配置されたりしてよい。一方のコイルから放射された磁界が、対向する他方のコイルによって受信され、十分良好に検出されることが可能である限り、コイル２３および２４は任意の好適な構造的構成であってよい。
【００２８】
以下では、帯域幅が異なる、２種類のコイル構成を説明する。第１のコイル構成５０を、図３に示す。コイル構成５０は、送信コイル２３および受信コイル２４の両方を含んでいる。コイル構成５０は、２つの層にある送信コイル２３と、別の２つの層にある受信コイル２４とを表している。
【００２９】
コイル構成５０は楕円形の構成であり、基板内の異なる複数の層を占めることができる。図３の実施形態では、第１の層（第１の金属）の巻数は、１と３／８回である。第２の層の巻数は、７／８回である。第１の金属のパターンと第２の金属のパターンは、第１のバイアで接続され、第１のバイアと対応する第１のバイアパッド５１を図３に示した。第１のバイアと対応する第２のバイアパッドが、第１のバイアパッド５１と対向して配置されて得る。第２のバイアが、第３の金属と第４の金属とを接続し得る。第３のバイアパッド５７が、第２のバイアと対応している。図３によれば、送信コイル２３は、２つの層（金属）を占めている。受信コイル２４は、送信コイル２３と同じ構成を有し、第３の金属および第４の金属を占めている。上述のコイル２３とコイル２４との間の隔離は、したがって、第２の金属と第３の金属との間で行われることになる。
【００３０】
図３の実施形態では、バイアパッド径Ｐは約１５０μｍであり、パターン幅Ｔは約３５μｍである。このコイル構成の中央に開口部があり、開口部の（図３から見て）水平方向の長さＯＰＸは約７０μｍであり、垂直方向の長さＯＰＹは約３５μｍである。図３に示した長さＯＰＹは、ガルバニックアイソレータ２０に対してほぼ垂直な方向から見た長さである。しかしながら、長さＯＰＹは、異なる層の間にまたがっているため、実際の長さは３５μｍより長い。長さＯＰＸ／２は、２つのセグメントの間の距離である。第１のセグメントは、バイアパッド５１およびバイアパッド５７の両方がセグメントの同じ側に位置するように選択された、バイアパッド５１の円周とバイアパッド５７の円周との間に延びる相互接線セグメントである。第２のセグメントは、図示された最寄りのパターンの内側エッジである。長さＯＰＸは、この距離の２倍である。このコイル構成５０の帯域幅特性については、後で詳述する。一実施形態では、距離ＯＰＸ／２は、これらのセグメントの間の最短距離である。別の実施形態では、これらのセグメントのうちの第２のセグメントは、ほぼ直線状のパターンの少なくとも一部分に沿って延び、この、ほぼ直線状のパターンは、他のパターンと比べて第１のセグメントの最も近くに位置している。
【００３１】
第２のコイル構成５２を、図４および図５に示す。図４は斜視図であり、図５は平面図である。コイル構成５２の寸法は、コイル構成５０と同様であり、異なるのは、コイル構成５２の上部層における巻数が２と３／８回である点である。他の金属層の巻数も、相応に増えている。後で示すように、図２のアイソレータ２０に対して、コイルの数は、様々な帯域幅特性を与える。
【００３２】
コイル構成５０および５２のＳパラメータを、図６および図７のグラフに示す。第１のプロット５３（図７）は、第１のコイル構成５０のＳ２１特性を示している。プロット５３に示すように、送信のピークは周波数ｆ２において現れる。このピークは非常に広いので、このコイル送信は帯域幅が広い。第２のプロット５４（図６）は、コイル構成５２のＳ２１特性を示している。図示したように、ピークの周波数はより低いｆ１にあり、ピークの絶対値はより大きい。このピークも広いが、帯域幅はプロット５３より狭い。すなわち、コイルの巻数を増やすと、送信スループットの絶対値は増えるが、ピークの周波数は下がり、帯域幅は狭くなる。巻数を増やすことは、コイルの設計に不利になる場合がある。実施形態によっては、ガルバニックアイソレータ２０においてコイル構成５２が用いられる。
【００３３】
実施形態によっては、ガルバニックアイソレータ２０は、複数の変圧器を含むことが可能であり、その場合、基板（絶縁障壁）３３の一方の側にある電子部品および電気部品が、基板３３の反対側に配置されている電源によって給電される。次に図８を参照すると、ガルバニックアイソレータ２０は、電力部１５０およびデータ転送部１６０を含んでいる。データ転送部１６０は絶縁ギャップを含んでおり、この絶縁ギャップは、絶縁ギャップの送信側に配置された回路と、絶縁ギャップの受信側に配置された回路との間の過渡現象を抑え、かつ／または電圧シフトを行う。
【００３４】
ガルバニックアイソレータ２０は、２つの変圧器を利用している。変圧器１６２は、送信回路２１と受信回路２２との間のデータ転送に対して絶縁障壁を与える。変圧器１５３は、絶縁ギャップの送信側に配置された電源１５１から、絶縁ギャップの受信側に配置された電源１５５へ電力を転送することに用いる。
【００３５】
電源部１５０は、絶縁ギャップの両側にある回路に給電するように構成されたオプション電源１５１を含んでいる。インバータ１５２は、電源１５１によって供給されるＤＣ電力からＡＣ（又は振動性）電力信号を生成する。このＡＣ（又は振動性）電力信号は、電力変圧器１５３によって、絶縁ギャップの受信側に転送される。電力変圧器１５３の二次巻線の出力は、コンバータ１５４で整流されて、受信回路２２の給電用の絶縁された電源１５５に供給される。電源１５１および１５５から供給されるＤＣ電位は、個々のガルバニックアイソレータの設計および当面の用途に応じて、同じであってもなくてもよい。本発明の各種実施形態の一利点として、基板３３および／またはコイルトランスデューサ３９を越えて電力を安全かつ便利に供給することが可能であり、したがって、本発明は、医療用途や他の、電気的に絶縁された電力を供給することが困難または高コストであるような用途に好適である。電力変圧器１５３は、様々な出力電圧の生成を容易にするために電圧の昇圧または降圧を行うことが可能である。代替として、ガルバニックアイソレータ２０の外部にある電源から電力変圧器１５３に印加されたパルス列から、電力を抽出することも可能である。
【００３６】
ここまでで、ガルバニックアイソレータ２０、コイルトランスデューサ３９、および基板３３の各種実施形態が、高電圧絶縁データ転送装置、電力変圧器、またはこの両方として構成可能であることが理解された。さらに、本明細書で用いている「変圧器」または「トランスデューサ」という用語は、電気的絶縁材料から形成されたギャップすなわち誘電性障壁を越えて電力信号またはデータ信号（または、電力信号およびデータ信号）の送受信を行うことが可能な装置を意味することに注意されたい。
【００３７】
次に、図９および図１０は、ガルバニックアイソレータ２０の一実施形態の上面図および側面図をそれぞれ示し、ここでは、入力リードフレーム７１および出力リードフレーム７３が下層にあって、基板３３およびコイルトランスデューサ３９の一部分の下に延びている。入力リードフレーム７１および出力リードフレーム７３は、入力リードフレーム７１の導電部分と出力リードフレーム７３の導電部分とが、基板３３およびコイルトランスデューサ３９の下で、送信コイル２３または受信コイル２４の真下に位置する場所まで延びないように、コイルトランスデューサ３９と接続されていることが好ましい。
【００３８】
図９および図１０に示した実施形態では、入力リードフレーム７１および出力リードフレーム７３は、入力リードフレーム７１および出力リードフレーム７３がコイルトランスデューサ３９の下側と機械的に接続されるように、コイルトランスデューサ３９と接続されている。しかし、別の実施形態では、入力リードフレーム７１および出力リードフレーム７３は、たとえば、図１１に示すように、コイルトランスデューサ３９の対向する上面および底面にそれぞれ機械的に接続されている。
【００３９】
金属層がコイル２３および２４のそれぞれの水平面に近すぎると、コイル２３および２４で送信または感知される磁力線が乱れて、効率（スループットＳ２１）が低下する。さらに、入力リードフレーム７１および出力リードフレーム７３は、アークの発生によって送信回路２１と受信回路２２とが電気的に接続されてしまうことを防ぐために、十分離れていなければならない。したがって、リードフレーム７１および７３を設計するにあたっては、リードフレームの入力側が、コイルトランスデューサ３９の下で、ワイヤボンディングが容易であるようにリードフレームの上にボンドパッドが位置する程度まで延びて、コイル２３および２４の真下にかかるほどまでは延びないようにすることが望ましい。そこで、送信回路（集積回路）２１またはインバータ１５２を、コイルトランスデューサ３９の入力側のすぐ隣の、リードフレーム７１の入力側にマウントすることが可能であり、受信回路（集積回路）２２またはコンバータ１５４を、コイルトランスデューサ３９の出力側のすぐ隣の、リードフレーム７３の出力側にマウントすることが可能である。
【００４０】
さらに図９および図１０を参照すると、リードフレーム７１および７３とコイルトランスデューサ３９との間の電位差は、数ｋＶになる場合があること、ならびに、実施形態によっては、リードフレーム７１および７３をグラウンドまたはグラウンド近くに保持できることに注意されたい。集積回路２１および２２をリードフレーム７１および７３にマウントすることは、エポキシ６８および６９を用いることにより可能である。エポキシを通って不要な短絡が発生する可能性を減らすために、エポキシ６８および６９は、非導電性であることが好ましい。送信回路２１は、ワイヤボンド４１および４８によりコイルトランスデューサ３９の入力側にワイヤボンディングされることが好ましい。受信回路２２は、ワイヤボンド４２および４３によりコイルトランスデューサ３９の出力側にワイヤボンディングされることが好ましい。
【００４１】
上述のように、基板３３および／またはコイルトランスデューサ３９は、高電圧アークが発生しないよう、それぞれの上面と底面との間で十分な厚さを有するように作成されることが好ましい。本発明の基板３３および／またはコイルトランスデューサ３９の形成に用いる材料の一利点として、基板３３および／またはコイルトランスデューサ３９は、従来の半導体材料および製造プロセスを用いる商用用途で一般的に可能（またはコスト的に可能）な厚さより、かなり厚くできることが挙げられる。たとえば、基板３３および／またはコイルトランスデューサ３９の厚さは、約１ミルから約２５ミル（約0.0254mmから約0.635mm）、または約１．５ミルから約２５ミル（約0.0381mmから約0.635mm）、または約２ミルから約２５ミル（約0.0508mmから約0.635mm）の範囲であることが可能である。シリコンＩＣプロセスと互換であるポリイミドプロセスは、典型的にはシリコンＩＣプロセスよりかなり薄く、基板３３および／またはコイルトランスデューサ３９のいくつかの実施形態では耐えることが可能な高い電圧に近い電圧に耐えることができない。基板３３およびコイルトランスデューサ３９のいくつかの実施形態の特徴として、絶縁物厚（ＤＴＩ）値が高いことにより、様々な電気的アイソレータ用途において望ましい性能指標が得られ、関係する標準化団体から出されるほとんどの認可条件が容易に満たされる。逆に、基板３３および／またはコイルトランスデューサ３９は、非常に薄く（たとえば、０．５ミル（0.0127mm）以下に）作ることも可能であり、それでもなお、比較的高い電圧絶縁破壊性能特性を与えることが可能である。
【００４２】
さらに、本発明の基板３３および／またはコイルトランスデューサ３９は、いくつかの異なる製造プロセスおよび上述の、電気的絶縁性を有し非金属であり非半導体であり低誘電損失である材料のうちの、任意のものを用いて形成可能であることに注意されたい。これらのプロセスおよび材料は、電気的絶縁性材料を大量に処理することに適し、シリコンなどの半導体材料の処理に必要な、高コストで手の込んだ手順は不要である。さらに、本発明の基板３３およびコイルトランスデューサ３９は、これらの絶縁物厚が大きいこと（詳述済み）から、シリコンベースの素子に比べてすぐれた高電圧絶縁破壊性能特性を有する。本発明の基板３３およびコイルトランスデューサ３９は、（一般に厚さが１ミル（0.0254mm）未満に限られていた）シリコン基板を有する従来技術のガルバニックアイソレータに比べてかなり大きな絶縁物厚および厚さを有するため、基板３３は、実質的な機械的剛性および強度をコイルトランスデューサ３９およびガルバニックアイソレータ２０と分担するように構成可能である。従来技術の、比較的脆くて薄いシリコン基板と異なり、本発明の基板３３およびコイルトランスデューサ３９は、機械的にロバストかつ丈夫であり、リードフレームに直接マウントすることが可能であり、特に注意することなく扱うことが可能である。
【００４３】
さらに、理論的には、半導体材料から基板またはコイルトランスデューサを作成し、その両面に金属化層で導体を形成することが可能であるが、そのような構造は、半導体材料で形成された基板が一般に壊れやすいことから、実際には（仮にあったとしても）まれにしか見られない。結果として、半導体材料から形成された基板またはコイルトランスデューサは、典型的には、そのような基板の片側にしか金属化層または他の層を形成できないように扱われる。これに対し、本発明の基板３３および／またはコイルトランスデューサ３９においては、基板３３および／またはコイルトランスデューサ３９の両側に、コイルまたは他の部品を容易に形成またはマウントすることが可能であり、これは、基板３３および／またはコイルトランスデューサ３９を形成するための製造プロセスおよび使用材料の性質が本質的に異なるためである。
【００４４】
さらに図９および図１０を参照すると、ＳＯ−１６ワイドボディのようなパッケージの長寸法に沿って複数のチャネルを隣り合わせにして積み重ねることにより、すべてのチャネルが同じ入力リードフレームおよびグラウンドを共有し、すべてのチャネルが同じ出力リードフレームおよびグラウンドを共有するように、複数のチャネルを単一パッケージに収容することが可能である。
【００４５】
次に、図１１は、デュアル・ガルバニック・アイソレータ２０のためのフリップ・リード・フレーム配置を示す。集積回路２１および２２のそれぞれは、２つのチャネルを含んでいる。このように設計すると、図４および図５に示した単一チャネル構成とは異なり、２つのチャネルが得られる。リードフレーム７１および７３は、現在では一般に使用されている様々な光アイソレータ・リードフレームと同様に、フリップ（裏返し）が可能であるように設計されている。まず、集積回路２２ａ、２２ｂと、隣接するコイルトランスデューサ３９ａおよび３９ｂの端部とが、リードフレーム７３のそれぞれ対応する部分に取り付けられ、ワイヤボンディングされる。集積回路２１ａ、２１ｂは、リードフレーム７１に取り付けられる。次に、リードフレーム７３が図１１に示す位置に裏返され、コイルトランスデューサ３９ａおよび３９ｂの他方の端部がリードフレーム７１の対応する辺に取り付けられ、最後にまとめてワイヤボンディングされる。当業者であれば理解されるように、他にも様々な構成が可能である。たとえば、チャネルごとに送信回路チップ２１と受信回路チップ２２とが別々であるように、デュアルチャネル素子を構成することが可能である。
【００４６】
図１２は、やはり２つのチャネルを有するように構成された、本発明のパッケージの別の実施形態を示す。図１２に示した実施形態は、２つのコイルトランスデューサ３９ａおよび３９ｂ、デュアルチャネル送信ＩＣ  ２１ａ、２１ｂ、およびデュアルチャネル受信ＩＣ  ２２ａ、２２ｂを含むスモール・フォーマット・パッケージ設計である。
【００４７】
基板３３および／またはコイルトランスデューサ３９の内部高電圧絶縁破壊性能特性が良好であったとしても、アイソレータ２０内でアークが発生する可能性のあるパスをすべて除去またはブロックしない限り、そのような基板３３および／またはコイルトランスデューサ３９に基づくアイソレータ２０が、良好な高電圧絶縁破壊性能特性を示さない可能性がある。アークが発生する可能性を減らすために、厚いカバーレイをパッケージに用いることが好ましい。ガルバニックアイソレータ２０および／またはコイルトランスデューサ３９の層間、またはアイソレータ２０の各種部品とカバーレイとの間に隙間があってはならない。コイルトランスデューサ３９の異なる層の間の密着は、ダイ分割の間、層間剥離が起こらないように強いままでなければならない。コイルトランスデューサ３９の側面に沿ってバスバー間が導通するのを避けるためには、適切なワイヤ・ボンド・パッドのそばにバスバーを集めて電気めっきすることを推奨する。
【００４８】
光アイソレータの場合、ＬＥＤと、光検出器を収容するレシーバとの間の空間は、典型的には、光学的に透明な絶縁材料（シリコーンなど）で埋める。磁気誘導ガルバニックアイソレータの場合も、光学的に透明であることは必須ではないが、シリコーンを有利に用いることが可能である。シリコーンは、空気よりかなり良好な電気的絶縁体であり、また、他の様々な材料とよく密着するので、熱サイクル中のガルバニックアイソレータ２０および／またはコイルトランスデューサ３９の様々な部分の間の空気ギャップの形成を抑えるために有利に用いることが可能である。さらに、シリコーンは、低誘電損失特性を有するため、コイル２３および２４の動作を妨げない。したがって、好ましい一実施形態では、アイソレータ２０の電気的絶縁特性を強化するために、コイルトランスデューサ３９および／またはガルバニックアイソレータ２０の少なくとも複数の部分の周囲にシリコーンを据え付ける。このステップはコスト低減のために省略してもよいが、シリコーンを使用しない場合は、性能も損なわれる可能性がある。
【００４９】
ガルバニックアイソレータ２０および／またはコイルトランスデューサ３９は、オーバーモールドされることが好ましい。一実施形態では、リードフレーム７１、コイルトランスデューサ３９、およびリードフレーム７３を互いに接続し、ワイヤボンディングして、金型に入れる。溶融した、しかるべき電気的絶縁性モールド材料（エポキシなど）を金型に流し込んで、パッケージの少なくとも複数の部分を封入する。次に、このモールド材料を冷却して硬化させることにより、結果として得られたパッケージの構造剛性を実質的に強化することが可能である。モールド材料は、ガルバニックアイソレータ２０の電気的性能が低下しないような、適切な誘電率および低誘電損失を有することが好ましい。次に、リードがトリミングされ、曲げられる。
【００５０】
本明細書に記載し、図示したパッケージング例は、本発明のガルバニックアイソレータ２０をパッケージングするすべての可能性をカバーするものではなく、様々に異なる変形形態や並べ替えが予期されている。
【００５１】
本明細書で開示している、絶縁された信号転送のために構成されたガルバニックアイソレータ２０の各種実施形態は、ＡＣ（又は振動性）信号素子であり、これは、概して、着信信号の遷移に応答する形で微分器のように振る舞う。ガルバニックアイソレータ２０を介するデータ転送の効率を高めるために、データは、図１３のブロック図に概略的に示すように、変換される信号の形式をとる。簡単に言えば、インパルス型の信号ではなくパルス系列を、ガルバニックアイソレータ２０を介して送信する。これらのパルスは、インパルス型の信号より低周波のスペクトラムであるため、ガルバニックアイソレータ２０を介してのよりよい送信が可能になる。
【００５２】
信号またはデータは、入力２０２からエッジ検出器２００に入力される。なお、データは、データ転送技術において一般に使用されている論理１または論理０の状態を有するバイナリデータである。エッジ検出器２００は、正極性出力２０４および負極性出力２０６を有する。正極性出力２０４が活性化されるのは、入力信号が論理０から論理１に遷移したときである。この遷移は、前方エッジとも呼ばれる。負極性出力２０６が活性化されるのは、入力信号が論理１から論理０に遷移したときである。この遷移は、後方エッジとも呼ばれる。実施形態によっては、エッジ検出器２００は、２つの部品、すなわち、正極性エッジ検出器および負極性エッジ検出器を有するように示されている。なお、本明細書に記載の前方エッジおよび後方エッジは、例示として記載されている。実施形態によっては、前方エッジは論理１から論理０への遷移であり、後方エッジは論理０から論理１への遷移である場合がある。
【００５３】
正極性出力２０４は、正極性パルス発生器２１０に接続されている。同様に、負極性出力２０６は、負極性パルス発生器２１２に接続されている。一実施形態では、正極性出力２０４が活性化されると、正極性パルス発生器２１０が活性化される。同様に、負極性出力２０６が活性化されると、負極性パルス発生器２１２が活性化される。正極性パルス発生器２１０は、活性化されると、複数の正極性パルスを発生させる。具体的には、正極性パルス発生器２１０は、入力２０２においてデータ信号の前方エッジが検出されたときに、複数の正極性パルスを発生させる。負極性パルス発生器２１２は、活性化されると、複数の負極性パルスを発生させる。正極性パルス発生器２１０と同様に、負極性パルス発生器２１２は、入力２０２においてデータ信号の後方エッジが検出されたときに、複数の負極性パルスを発生させる。パルス発生器２１０、２１２は、パルス幅の半分より短い長さに相当する時間の間、活性状態であることが可能である。
【００５４】
正極性パルス発生器２１０および負極性パルス発生器２１２で発生させたパルスは、送信コイル２３の駆動に用いる。パルス発生器２１０、２１２と送信コイル２３との間にドライバを配置することが可能である。パルスは、コイル２３、２４と整合するスペクトル周波数から構成され、これによって、コイル２３、２４に転送されるエネルギーが大きくなる。たとえば、この整合により、送信コイル２３から反射されるエネルギーは少なくなる。従来のガルバニックアイソレータでは、インパルス関数やステップ関数のような、高周波成分を有する信号でコイルを駆動する。これらの高周波成分は、ガルバニックアイソレータで使用されているコイルにうまく転送されない。一方、正極性パルス発生器２１０および負極性パルス発生器２１２で発生させたパルスは、送信コイル２３と整合する低周波成分を有する。したがって、より多くのエネルギーを、送信コイル２３に、そして最終的には受信コイル２４に転送することが可能である。
【００５５】
受信回路２２は、受信コイル２４からデータを受信する。これは、受信コイル２４を駆動している信号の反転信号である。したがって、受信回路２２は、エッジ検出器２００によって前方エッジが検出されたことを示す複数の負極性パルスを受信する。また、受信回路２２は、エッジ検出器２００によって後方エッジが検出されたことを示す複数の正極性パルスを受信する。受信回路２２は、受信コイル２４から受信した信号に基づいて、入力２０２で受信された元のデータ信号を再構築する。
【００５６】
エッジ検出器２００の入力２０２に入力することが可能なデータ信号の例を、図１４に示す。図１３を合わせて参照すると、データ信号２１６が入力２０２において受信される。図１４のデータ信号２１６は単一バイナリパルスであり、例示のために用いている。入力２０２で受信される信号は、データのストリームであってよいことを理解されたい。データ信号２１６は、前方エッジ２１８および後方エッジ２２０を有する。データ信号の幅は、前方エッジ２１８と後方エッジ２２０との間の時間である。本明細書に記載の実施形態では、データ信号２１６の幅は１０ナノ秒である。
【００５７】
イラスト２２４は、エッジ検出器２００によるデータ信号２１６の検出に基づいて発生させたパルスを示している。この実施形態では、エッジ検出器２００は前方エッジ２１８を検出し、３．５ナノ秒の間、正極性出力２０４を活性状態にする。この活性状態は、パルス２２６で示されている。３．５ナノ秒後、正極性出力２０４は不活性化される。エッジ検出器２００が後方エッジ２２０を検出すると、負極性出力２０６がパルス２２８を発生させる。パルス２２８は、３．５ナノ秒の間、負極性出力２０６が活性状態であることを示している。
【００５８】
正極性パルス発生器２１０および負極性パルス発生器２１２の出力の一実施形態を、図１５に示す。本明細書に記載の実施形態では、正極性パルス発生器２１０および負極性パルス発生器２１２は、それぞれ、上述のパルスの３．５ナノ秒の継続時間の間に３つのパルスを発生させる。正極性パルス発生器２１０は、負極性パルス発生器２１２とほとんど同じである。正極性パルス発生器２１０は、それぞれが２．５ナノ秒の長さであって互いに重なり合っている３つのパルスを発生させる。パルス幅が２．５ナノ秒である第１のパルスを発生させると、図１５の信号２３０が得られる。０．５ナノ秒後に、パルス幅が２．５ナノ秒である第２のパルスを発生させると、信号２３２が得られる。なお、これらのパルスの振幅が異なるのは、図示の都合によるものである。実際には、これらの振幅は同じでよい。さらに最後の０．５ナノ秒が経過後に、パルス幅が２．５ナノ秒である第３のパルスを発生させると、信号２３４が得られる。図示したように、コイル２３を駆動する信号は、重なり合う３つのパルスから構成される。重なり合う３つのパルスを用いているのは、単に例示のためであって、重なり合うパルスは３つより多くても少なくてもよいことを理解されたい。
【００５９】
図１５に示すように、送信コイル２３を駆動する電流は、９ｍＡで一定である。ただし、他の値の電流も使用可能である。第１のパルス２３０の振幅は、９ｍＡである。２つのパルス２３２の振幅は、それぞれ４．５ｍＡであり、合成電流が９ｍＡになる。３つのパルス２３４の振幅は、それぞれ３ｍＡであり、合成電流が９ｍＡになる。
【００６０】
図１４および図１３を参照すると、送信コイル２３は受信コイル２４に電流を誘導し、この電流が、後で詳述するように、受信回路２２によって検出される。次に、受信回路２２は、入力２０２で受信されたデータ信号を再生成する。たとえば、受信回路２２は、データ信号２１６の前方エッジ２１８を示す３つのパルスを検出することが可能である。次に、受信回路２２は、論理１を出力することが可能である。受信回路２２がデータ信号２１６の後方エッジ２２０を示す３つのパルスを受信すると、受信回路２２は論理０を出力することが可能である。このように、受信回路２２の出力は、入力２０２におけるデータ信号と同じである。なお、送信コイル２３を通過する電流は、３ｍＡのままであることが可能である。これは、送信コイル２３に入力される複数の短いパルスに対して、コイルの誘導特性が、電流を一定に維持するように働くためである。
【００６１】
ガルバニックアイソレータ２０の実施形態を説明してきたが、以下では、個々の部品についてさらに詳細に説明する。
【００６２】
エッジ検出器２００の各部品を構成する回路２５０の一実施形態を、図１６に示す。入力２０２は、インバータ２５２と遅延回路２５４とに分岐している。インバータ２５２の出力に接続されている回路は、データ信号２１６の前方エッジ２１８を検出し、正極性出力２０４を発生させる。遅延回路２５４の出力に接続されている回路は、データ信号２１６の後方エッジ２１６を検出し、負極性出力２０６を出力する。遅延回路２５４は、インバータ２５２と同等の信号遅延を発生させて、上部回路と下部回路との間のタイミングを合わせている。なお、上部回路および下部回路は、それぞれ独立したエッジ検出器と見なすことが可能である。
【００６３】
上部回路を参照すると、入力２０２で受信された前方エッジ（正極性遷移）によって、インバータ２５２から負極性遷移が出力される。インバータ２５２の出力は、フリップフロップ２５６のクロック入力に接続されている。フリップフロップ２５６は、エッジトリガＤフリップフロップであってよい。フリップフロップ２５６がトリガされると、出力Ｑは、Ｈ（ハイ）または論理１レベルに遷移し、フリップフロップ２５６がリセットされるまでこの状態が保たれる。フリップフロップ２５６の反転出力ＱＢは、遅延素子２５８に接続されている。遅延素子２５８は、反転出力ＱＢの立ち下がり遷移によってトリガされる。遅延素子２５８の出力Ｑは、入力Ｉｄｌｙに基づく時間を経て遷移する。この遅延は、２．５ナノ秒であってよく、これは、パルス発生器で発生させたパルスの継続時間に相当する。この遅延を経て出力Ｑが遷移すると、リセットが、ＮＡＮＤゲート２６０経由でフリップフロップ２５６に送信される。ＮＡＮＤゲート２６０の一入力は、マスタリセットと結合されている。フリップフロップ２５６がリセットされると、正極性出力２０４は論理０状態に戻り、これによって、図１３の正極性パルス発生器２１０が不活性化される。下部回路は上部回路と同様に動作するが、インバータ２５２がないため、入力２０２で受信された後方エッジでトリガされる。
【００６４】
ここまで、エッジ検出器２００について説明した。次に、パルス発生器２１０、２１２について説明する。パルス発生器２１０、２１２で使用可能な回路２７０、２７２の一実施形態を、図１７に示す。回路２７０は正極性パルスを発生させ、回路２７２は負極性パルスを発生させる。ここでは、回路２７０について詳細に説明する。回路２７２の動作は、回路２７０とほとんど同じである。一言で言うと、パルス発生回路２７０は複数の遅延素子から構成され、これらは、図１７の実施形態では、直列に接続された複数のインバータである。
【００６５】
エッジ検出器２００の出力２０４は、回路２７０の入力２７６に接続されている。エッジ検出器２００の出力２０６は、回路２７２の入力２７８に接続されている。入力２７６は、２つのセクションに分割されている。第１のセクションをフィード２８０と称し、第２のセクションをリターン２８２と称する。フィード２８０は送信コイル２３を駆動し、リターン２８２はリターンパスを与える。
【００６６】
フィード２８０およびリターン２８２は、それぞれ４つの遅延段を有し、これらをそれぞれ第１の遅延２８４、第２の遅延２８６、第３の遅延２８８、および第４の遅延２９０と称する。各遅延は、送信コイル２３を駆動するドライバに接続されている端子（出力）を有する。後で詳述するように、各出力対は、送信コイル２３のドライバに接続されている。たとえば、出力Ｐ１およびＮ１は、後述のように、送信コイル２３を駆動する電流パスを与えるように動作する。なお、回路２７０では、第２の遅延と第３の遅延とが同時に発生するように３つの遅延が作られている。他の実施形態では、回路２７０は、３つの遅延を、どの遅延も同時には発生しないように有することが可能である。ここでの３つの遅延は、例示として用いたものである。他の実施形態で用いる遅延は、３つより多くても少なくてもよい。
【００６７】
フィード２８０は、フィード２８０に追加インバータがあること以外は、リターン２８２と同じである。この追加インバータの代わりに、リターン２８２は遅延素子２８４を有し、遅延素子２８４の遅延量はインバータとほぼ同じである。遅延素子２８４は、対応する出力同士に、同時に反対の論理レベルでトリガさせるように動作する。たとえば、入力２７６の状態が変化すると、出力Ｐ１および出力Ｎ１の状態は、同時に、反対の論理レベルで変化する。同じことがすべての出力に当てはまる。このように、出力ｏｕｔ  Ｐｘは駆動を与え、出力ｏｕｔ  Ｎｘはリターンパスを与える。
【００６８】
送信コイルの引き込み電流は、非常に大きくなる場合がある。そこで、パルス発生器２１０、２１２と送信コイル２３との間にドライバを配置することが可能である。ドライバ３００の一実施形態を、図１８の概略図に示す。ドライバ３００は、送信コイル２３を駆動するために、後述のように、複数のブリッジにおいて電流ミラーを用いている。引き込み可能な電流量は、バイアス電流Ｉｂで設定される。
【００６９】
送信コイル２３は、出力ｔｘｐおよびｔｘｎのそれぞれに接続されている。送信コイル２３の第１のリードが出力ｔｘｐのそれぞれに接続され、送信コイル２３の第２のリードが出力ｔｘｎのそれぞれに接続されている。したがって、出力ｔｘｐ同士は並列に接続され、出力ｔｘｎ同士は並列に接続されている。ブリッジは、送信コイル２３を通る電流の方向を制御することにより、送信コイル２３で発生するパルスの極性を決定する。
【００７０】
ドライバ３００は、複数のブリッジを有し、それぞれを第１のブリッジ３０２、第２のブリッジ３０４、第３のブリッジ３０６、第４のブリッジ３０８と称する。なお、図１７の回路２７０、２７２の出力は、ドライバ３００内の各ゲートの入力である。ここでは、第１のブリッジ３０２を参照する。残りのブリッジはこれと同様である。図１３のエッジ検出器２００による前方エッジの検出時には、出力Ｐ１は論理１に遷移し、出力Ｎ１は論理０に遷移する。出力Ｐ１、Ｎ１は、ゲート３１０およびゲート３１２をオンにし、これによって、これらのゲートは電流を通すことが可能になる。ゲート３１４および３１６はオフであり、電流を通さない。第１のブリッジ３０２の各ゲートの状態に基づいて、電流が送信コイル２３のｔｘｐリードからｔｘｎリードに流れる。第１のブリッジ３０２は、送信コイル２３に所定電流（約３ｍＡであってよい）を供給する。回路２１０内の残りの遅延が活性化されるにつれ、ドライバ３００内の残りのブリッジがオンになり、送信コイル２３に電流を供給する。送信コイルを駆動するパルスの構成により、第２のブリッジ３０４および第３のブリッジ３０６が供給する電流は、第１のブリッジ３０２および第４のブリッジ３０８が供給する電流の半分である。回路２１０が活性化されるたびに、電流が出力ｔｘｐから送信コイル２３に流れ、出力ｔｘｎに戻る。したがって、電流が送信コイル２３を流れる方向は一定である。
【００７１】
なお、回路３００に冗長性を持たせるために、第２のブリッジ３０４および第３のブリッジ３０６は同時に動作する。実施形態によっては、３つのブリッジを設けて、どのブリッジも同時には動作しないようにすることが可能である。
【００７２】
図１３のエッジ検出器２００が後方エッジを検出する場合には、前述と同様の処理が当てはまる。異なるのは、電流がｔｘｎ端子から送信コイル２３を通って流れ、ｔｘｐ端子を経由して戻る点である。第１のブリッジに関して具体的に説明すると、ゲート３１０およびゲート３１２はオフになるため、電流を流すことはできない。ゲート３１４およびゲート３１６はオンになり、電流を流すことが可能である。電流が送信コイル２３を流れる方向は、ｔｘｎ端子から流れ、ｔｘｐ端子を経由して戻る方向であり、これは上述の電流の流れと逆である。したがって、エッジ検出器２００が前方エッジを検出すると、電流は送信コイル２３内を第１の方向に流れる。エッジ検出器２００が後方エッジを検出すると、電流は送信コイル２３内を（第１の方向とは反対の）第２の方向に流れる。受信回路２１は、この異なる電流方向に基づいて、アイソレータ２０経由で送信されたものが前方エッジか後方エッジかを判定することが可能である。
【００７３】
絶縁回路は、ガルバニックアイソレータ２０および／またはコイルトランスデューサ３９の様々な部分が、（たとえば、ＤＣ電圧差、電源線の電圧差、またはグラウンドの電位差などに起因して）発生しうる、非常に様々な電位において動作することを可能にする。上述のように、ガルバニックアイソレータ２０およびコイルトランスデューサ３９のコイル２３とコイル２４との間には高電圧絶縁が必要であり、これは、上述の材料を用いて基板３３を形成することにより、達成可能である。コモンモード信号に関する一難題として、送信回路２１のグラウンドと受信回路２２のグラウンドとの間で発生する高速遷移がある。基板３３の両側に配置されたパターン同士の間（そして、特にコイル２３とコイル２４との間）には、固有の容量が存在する。この固有容量には、ガルバニックアイソレータ／変圧器２０の一次側と二次側との容量結合が含まれる。
【００７４】
送信コイル２３と受信コイル２４との間の容量が約１ｐＦであるとする。送信回路２１と受信回路２２との間で１ｋＶのコモンモード過渡現象が５０ｋＶ／μｓの勾配で発生した場合、結果として流れる電流は次のとおりである。
Ｉ＝Ｃ＊ｄＶ／ｄｔ＝１ｐＦ＊５０ｋＶ／μｓｅｃ＝５０ｍＡ  （式１）
【００７５】
この電流が流れる継続時間は次のとおりである。
ｔ＝Ｖｓｔｅｐ／（ｄＶ／ｄｔ）＝１ｋＶ／（５０ｋＶ／μｓｅｃ）＝２０ｎｓ  （式２）
【００７６】
ガルバニックアイソレータ２０のコモンモード設計は、適正な信号送信性能特性を維持しながら、そのような短時間の、そのような振幅の過渡信号を吸収するように構成することが好ましい。コイルトランスデューサ３９を通る磁気結合と、送信コイル２３と受信コイル２４の間隔との間には、トレードオフが必要である。結果として、ガルバニックアイソレータ２０のコモンモード除去（ＣＭＲ）の設計は、特に難題となる。
【００７７】
送信回路出力および受信回路入力がシステムの動作電源レール内に納まるように、送信回路出力および受信回路入力のコモンモード電圧を維持するためには、送信回路と受信回路との間のグラウンド電位差の変化に起因するコモンモード電流が流れる方向に応じて、コモンモード電流を吸収または供給しなければならない。コモンモード電流の補償は、発生した大量のコモンモード電流を扱うことが可能な出力を有するコモンモード増幅器により達成可能である。
【００７８】
そのようなＣＭＲ補償回路の一実施形態を、図１９に示す。ここでは、送信回路出力および受信回路入力のコモンモード電圧は、コモンモード増幅器ｏｐｍＡＢによって駆動される抵抗分割ネットワークによって確立される。図１９に示した実施形態では、増幅器ｏｐｍＡＢは、抵抗分割ネットワークのセンタタップをコモンモード基準電圧ｖｃｍまで駆動することによって単位利得帰還を与えるように構成されている。システムを正常に動作させるためには、ｖｃｍは、動作電源範囲内で設定することが好ましい。理想的には、ｖｃｍは、信号が送信回路および受信回路の両方で最適にスイングするように、動作電源範囲の中点に設定しなければならない。コモンモード電流の振幅は（アイソレータチャネル全体にわたる結合容量に応じて）数十ミリアンペアの範囲であってよいため、コモン・モード・イベント時の抵抗の両端の電圧降下によって送信回路出力および受信回路入力が動作電源範囲を超えることがまったくないように、抵抗Ｒ１、Ｒ２は、低インピーダンス（たとえば、１０オーム以下）であることが好ましい（しかしながら、抵抗がより高いインピーダンス（たとえば、約１００オーム以下、または約２５０オーム以下）を有する場合も予期されている）。送信回路または受信回路のいずれかにおける信号のスイングが、動作電源範囲を超えることを許容されている場合、このチャネルを越えて送信されるデータは破損する。さらに、２つの抵抗の間に何らかの不一致があって、それが異常な差動信号に変換されることがないように、これらの抵抗はよく一致していなければならない。コモンモード増幅器の出力段は、典型的には、指定された量までのコモンモード電流を扱うように設計されているので、コモンモード電流の大きさが設計上の指定を超えた場合にアイソレータ２０をさらに保護するために、送信回路出力および受信回路入力にＥＳＤダイオードを配置することが可能である。
【００７９】
図２０Ａは、図１９に示した２段ＡＢ級コモンモード増幅器ｏｐｍＡＢの一実施形態を詳細に示す。増幅器ｏｐｍＡＢは、送信回路２１および受信回路２２の両方と作用的に接続されたコモンモード電流補償増幅器である。コモン・モード・イベント時に増幅器ｏｐｍＡＢがシンクまたはソースするコモンモード電流は、信号レベルを正または負の電源値まで容易に駆動することが可能であり、結果として、絶縁チャネルを通るデータ信号が失われる。
【００８０】
図２０Ａをさらに参照すると、この増幅器構成の左側に、バイアス電流ｉｂとして参照されているバイアスシステムがある。このバイアス電流は、アイソレータ２０の別の部分で発生する。バイアス電圧は、図２０Ａの左側で発生する。一実施形態では、増幅器ｏｐｍＡＢの入力はＮＭＯＳ素子の対であり、これらは、この入力対の右側にある折り返しカスコード構造を駆動する。このような構成により、出力段に接続されている高いインピーダンスレベルにおいて高い利得を達成する。たとえば、同様の回路トポロジが詳細に説明されている、Ｐａｕｌ  Ｒ．  Ｇｒａｙ  ａｎｄ  Ｒｏｂｅｒｔ  Ｇ．  Ｍｅｙｅｒ  ″Ａｎａｌｙｓｉｓ  ａｎｄ  Ｄｅｓｉｇｎ  ｏｆ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ″，  ２ｎｄ  ｅｄｉｔｉｏｎ，  Ｊｏｈｎ  Ｗｉｌｅｙ  ａｎｄ  Ｓｏｎｓ，  Ｎｅｗ  Ｙｏｒｋ，  １９８４の７５２〜７５６ページも参照されたい。
【００８１】
図２０Ｂは、電圧レベルを、ＰＭＯＳ出力素子ＰＭ４のゲート駆動と、ＮＭＯＳ出力素子ＮＭ３のゲート駆動とに分離するように構成された回路を示す。図２０Ｂに示した回路は、大出力素子を、それらのフル電流ソーシング（または電流シンキング）能力より小さい零入力電流レベルでバイアスする（すなわち、ＡＢ級動作を達成する）ことを可能にする。ｐｇａｔｅ信号とｎｇａｔｅ信号との間の電圧差は、ＰＭ１２素子およびＮＭ１３素子によって制御される。より多くの電流をソースまたはシンクすることを必要とする負荷が増幅器の出力にある場合は、ｎｇａｔｅ値がｖｎより高くなるか、ｐｇａｔｅ値がｖｐより低くなるため、ＰＭ１２またはＮＭ１３のいずれかがオフになることが可能である。オンのままの素子は、初段カスコード構造を適正な動作領域内に保ち、電流需要が大きくない出力素子を、少なくとも最小限の零入力電流レベルでオンに保つ。ＰＭ１２素子およびＮＭ１３素子も、特殊なＡＣ信号特性を有する。ゲートバイアスレベルｖｎおよびｖｐは、キャパシタによってグラウンドにバイパスされる。これら２つの素子は、追加共通ゲート段として動作して、第２段（すなわち、出力素子）の入力において初段の利得をさらに持ち上げる。この回路構成のさらなる特徴として、初段回路の基本的な単極型のロールオフは維持される。これらのインタフェース素子は、ＡＢ級出力段のクロスオーバ特性を制御する手段を提供し、出力素子を駆動する信号に最小限の遅延および位相シフトを与える点で独特である。結果として、増幅器全体をＡＣ信号に関して安定させることが容易になり、増幅器回路は、最高で数メガヘルツの中間周波数領域の利得を大幅に高めている。
【００８２】
図２０Ｂをさらに参照すると、増幅器のコモンモード出力は、コモンモード過渡現象時には、非常に大きな電流をシンクまたはソースすることが可能でなければならない。コモンモード過渡現象のこれまでの説明では、急激な過渡現象に対して非常に高速に応答すること、および信号の中点を１．２５ボルト付近（または、本発明の一実施形態によれば、動作範囲の中点）に保持することの必要性を強調している。増幅器の性能は、出力素子の適切な設計および選択によっても高めることが可能である。コストを抑えるためには、必要な素子を、本質的にデジタルであって多少のアナログ機能の追加がある集積回路プロセスで製造することが好ましい。ＢｉＣＭＯＳプロセスやＣＭＯＳプロセスのように、複数種類の素子特性を有する特殊なプロセスが必要であると、マスキングレベルの数（したがって、製造コスト）が、過大なレベルにはね上がる可能性がある。そのような特殊なプロセスは、低コストの用途に使用できるように最適に十分に廉価である基本的な絶縁部分の製造には不向きである。本明細書のいくつかの図面に示した出力素子回路は、低コストのＣＭＯＳ製造プロセスで製造可能でありながら、入念な設計で必要な性能特性を達成できる素子を用いるように選択されている。
【００８３】
図２０Ｂをさらに参照すると、必要な高速応答性能特性を達成するために、アイソレータ２０は、その帯域幅を広げるべく、Ｇｍが大きくなければならない。高速過渡現象に対して高速で応答することは、過渡現象のすべてまたはほとんどを抑圧できるように（時間遅延に関して）非常に短い帰還パスを用いることにより、達成可能であることがわかっている。従来のＣＭＯＳプロセスの場合の出力素子の素子能力は、出力から出力ＮＭＯＳ素子またはＰＭＯＳ素子のゲートに戻る帰還素子がキャパシタであれば、この目的を達成するには十分である。この非常に短い帰還パスは、コモンモード電圧の補正に関して最高で約２ＧＨｚの周波数応答を与える。出力において感知された高速過渡現象に対する補正応答を、増幅器回路の初段を通る帰還パスを用いて達成する試みは、それによってもたらされる時間遅延が過大であるためにうまくいかないことがわかっている。したがって、好ましい一実施形態では、出力段は、出力素子ＰＭ４およびＮＭ３におけるローカル帰還を用いて高速過渡現象の抑圧を達成する。ドレイン−ゲート間キャパシタＣ０およびＣ１は、そのような高速応答パスを与える。キャパシタＣ０およびＣ１はまた、増幅器の全体周波数応答を安定させるように働く。この増幅器構成の利得帯域幅が２ＭＨｚ前後になるように、キャパシタＣ０およびＣ１の選択には、いくらかの柔軟性がある。図２０Ｂに示した演算増幅器の設計の別の態様は、出力素子ＰＭ４およびＮＭ３の周囲のローカル帰還回路であり、これは過渡現象を制御する。同時に、増幅器の全体応答も、初段カスコード構成によって比較的容易に安定化される。
【００８４】
ガルバニックアイソレータ２０およびコイルトランスデューサ３９を経由してデータ信号を送信する場合には、様々なタイプの符号化方式を用いることが可能である。たとえば、２つのパルスの系列を用いてユーザ波形の立ち上がり遷移を表すことが可能であり、１つのパルスで立ち下がり遷移を表すことが可能である（たとえば、「ｉＣｏｕｐｌｅｒ  Ｐｒｏｄｕｃｔｓ  ｗｉｔｈ  ｉｓｏＰｏｗｅｒ  Ｔｅｃｈｎｏｌｏｇｙ：  Ｓｉｇｎａｌ  ａｎｄ  Ｐｏｗｅｒ  Ｔｒａｎｓｆｅｒ  Ａｃｒｏｓｓ  Ｉｓｏｌａｔｉｏｎ  Ｂａｒｒｉｅｒ  Ｕｓｉｎｇ  Ｍｉｃｒｏｔｒａｎｓｆｏｒｍｅｒｓ」（Ｂａｏｘｉｎｇ  Ｃｈｅｎ著、ＡＤＩ  Ｉｎｃ．刊）を参照されたい）。本明細書に記載の実施形態は、アイソレータ２０およびコイルトランスデューサ３９の設計および動作の基本的な物理的性質のいくつかの態様を用いて、比較的シンプルであり、高いデータレートで動作可能な符号化方式を提供している。入力過渡現象は、入力信号の立ち上がり遷移または立ち下がり遷移に対応する極性を有する単一パルスに変換される。入力過渡現象に対応するパルスが１つだけなので、最大送信周波数は、個々の送信パルスのサイズによって限定され、送信用として複数の同極性パルスを生成することに要する追加時間によっては限定されない。絶縁チャネルの変圧器の微分動作は、入力パルスの系列に対して複数のパルス出力を生成する。受信回路２２の一実施形態によれば、このパルス系列は、データ保全性の検証のために検査されることも可能である。
【００８５】
１つの可能なパルス系列を、図２１に示す。絶縁チャネルを通る情報転送に用いられるパルスの系列は、入力信号の遷移によって開始され、送信回路において、送信コイル２３を駆動する電流パルスに変換され、コイルトランスデューサ３９を通過し、受信コイル２４において、図示されたように微分される。出力電圧のピークは、受信回路２２によって感知され、読み取られ、出力パルス系列の構築に使用される。入力波形を再構築するために、比較器出力を復号器に通して処理する。復号器は、正極性または負極性の出力として比較器に入力されたパルス対の各系列の第２のパルスの立ち上がりエッジで、立ち上がりエッジまたは立ち下がりエッジを生成する。
【００８６】
コイルトランスデューサ３９の出力を、図２１に「コイルの電圧出力」として示した。コイルトランスデューサ３９の性質により、一次側の入力電流パルス（図２１の「入力データ」）は、二次側出力において、パルスの系列に変換される。図２１は、「コイルの電圧出力」信号が、パルス対の形で発生することを示している。負極性パルスのすぐ後に正極性パルスが続く（または、正極性パルスのすぐ後に負極性パルスが続く。これは、コイルトランスデューサ３９の巻線および構成の形式によって決まる）。一実施形態では、そのようなパルス対の第２のパルスは、受信回路２２によって、ノイズではなくデータパルスとして検出されるべく、第１のパルスが発生してから短時間（たとえば、約１０ナノ秒、または同様の時間）の間に発生しなければならない。言い換えると、パルス対の第２のパルスが、そのようなパルス対のうちの第１のパルスの後の所定の時間窓の中で発生しない場合、その所定の時間窓から外れて発生した単独パルスは、有効なデータパルスを表さず、阻止または無視される。
【００８７】
さらに、図２１の「コイルの電圧出力」信号を引き続き参照すると、一実施形態では、受信回路２２で検出されたパルスの正確さについての追加検査を行うことが可能である。マイナス（−）パルス、プラス（＋）パルスと続いた後は、プラス（＋）パルス、マイナス（−）パルスと続かなければならない（一方、そして、コイルトランスデューサ３９の巻線および構成の形式に応じて、プラス（＋）パルスの後にはマイナス（−）パルスが続かなければならず、この後には、マイナス（−）パルス、プラス（＋）パルスと続かなければならない）。そのような系列が受信回路２２によって検出されない場合、そのような系列ではない信号が感知されても、それらは有効なデータを表していないため、復号器を通ることができない。
【００８８】
ここまでで、本発明の新規な送信回路および受信回路は、誘電性障壁を越えてデータ信号を転送するように構成された、従来技術のガルバニックアイソレータにはない、いくつかの利点を提供することが理解されよう。そのような利点の１つは、送信回路２１および受信回路２２で用いているシグナリング方式が、そのような素子で用いられる従来技術のシグナリング方法に比べて、非常にシンプルであり、ロバストであり、すぐれたＣＭＲ性能を示すことである。受信回路２２は、過大な電流を扱うことと、ノイズ信号の中から真のデータ信号を識別することとが可能である。そのような性能特性が両方とも必要になるのは、干渉ノイズパルスの存在下で高いＣＭＲ性能を達成しなければならない場合である。比較例として、２００５年３月１７日に出願された米国特許公開第２００５／０，０５７，２７７号（Ｃｈｅｎ  ｅｔ  ａｌ．、件名「Ｓｉｇｎａｌ  Ｉｓｏｌａｔｏｒｓ  Ｕｓｉｎｇ  Ｍｉｃｒｏ−Ｔｒａｎｓｆｏｒｍｅｒｓ」）、および２００５年１２月８日に出願された米国特許公開第２００５／０，２７２，３７８号（Ｄｕｐｕｉｓ、件名「Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｉｓｏｌａｔｏｒ」）で説明されている比較的複雑なデータ信号転送方式を参照されたい。上述のＣｈｅｎおよびＤｕｐｕｉｓの文献では、本明細書に記載のものよりかなり複雑なデータ符号化方式および復号方式が採用されていることが理解されよう。
【００８９】
図２を参照すると、受信回路２２は、アイソレータ２０を越えて送信された差動信号を監視することと、送信回路２１に入力された入力信号に最低限の遅延を与えたものを出力として生成することと、を行うように構成可能である。受信回路２２の出力は、送信回路２１の入力信号を遅延させたものであるが、信号の保全性が保たれるように、入力信号のパルス幅は維持しなければならない。受信回路の入力のコモンモード電圧は、送信回路のコモンモード信号に関して上述したコモンモード方式により設定可能である。
【００９０】
受信回路２２の一実施形態のブロック図を、図２２に示す。図２２の実施形態では、受信回路２２は、クランプ回路３２０（コモン・モード・ホールド回路と呼ばれることもある）、完全差動前置増幅器３３２、完全差動高速比較器３３４、および受信信号を再構築する復号段３３６を有する。受信回路２２は、ガルバニックアイソレータ２０に供給された入力信号を正確に再生する。受信回路２２の各部品については、後で詳述する。
【００９１】
受信コイル２４は、受信回路２２の２つの端子Ｔ１およびＴ２に接続されている。抵抗Ｒ１およびＲ２は、端子Ｔ１と端子Ｔ２との間に直列に接続されている。クランプ回路３２０は、差動増幅器３３８と２つの抵抗Ｒ１およびＲ２とを含んでいる。抵抗Ｒ１およびＲ２の値は、それぞれ約２５オームであってよい。増幅器３３８の出力と、抵抗Ｒ１、Ｒ１とは、ノードＮ１において互いに接続されている。抵抗Ｒ１およびＲ２は、増幅器３３８との組み合わせで、ノードＮ１における電圧を、あらかじめ選択されている電圧に保つ。たとえば、２．５ボルト系では、ノードＮ１を約１．２５ボルトに保つ。
【００９２】
図２２の前置増幅器３３２の回路３４０の一実施形態を、図２３に示す。一言で言うと、回路３４０の本実施形態は、高性能Ｃｈｅｒｒｙ  Ｈｏｏｐｅｒ［Ｃｈｒｉｓ  Ｄ．  Ｈｏｌｄｅｎｒｉｅｄ，  Ｍｉｃｈａｅｌ  Ｗ．  Ｌｙｎｃｈ，  ａｎｄ  Ｊａｍｅｓ  Ｗ．  Ｈａｓｌｅｔｔ，  ″Ｍｏｄｉｆｉｅｄ  ＣＭＯＳ  Ｃｈｅｒｒｙ−Ｈｏｏｐｅｒ  Ａｍｐｌｉｆｉｅｒｓ  ｗｉｔｈ  Ｓｏｕｒｃｅ  Ｆｏｌｌｏｗｅｒ  Ｆｅｅｄｂａｃｋ  ｉｎ  ０．３５  ｕｍ  ｔｅｃｈｎｏｌｏｇｙ″，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ２９ｔｈ  Ｅｕｒｏｐｅａｎ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐｐ．  ５５３−５５６，  ２００３］回路トポロジを含んで、約１ＧＨｚの帯域幅で約６の利得を与える。
【００９３】
前置増幅器３３２は、高速信号性能に最適化されている。前置増幅器３３２は、後続の比較器３３４（図２２）の分解能に対する要求が比較的緩やかになるように、着信信号にいくらかの利得を与える。回路３４０の帯域幅が高いことにより、受信コイル２４で発生した狭い出力パルスは、最小限の減衰で通過することが可能である。送信回路２１に関して上述したように、送信コイル２３を駆動する複数の重なり合う電流パルスは、送信パルスのエネルギーを、単一電流パルスを用いる場合より長い時間にわたって広げる。これらの重なり合うパルスは、受信回路２２の帯域幅の最適化を可能にする。高いデータ・レート・スループットを達成するためには、前置増幅器３３２の帯域幅は、前置増幅器３３２を通って送信される信号の帯域幅より高くなければならない。なお、帯域幅が高すぎると、不要な電力が無駄に消費され、システムにノイズが入り込む。この帯域幅も、プロセス性能および実装コストによって制限される物理要因である。したがって、本明細書に記載の実施形態における前置増幅器３３２の帯域幅は、システムがその必要なデータ・ボー・レートを達成するのにちょうど十分な程度になるように設計することが可能である。
【００９４】
さらに、受信コイル２４からの残留コモンモード信号が前置増幅器３３２内に問題を引き起こす可能性は、Ｃｈｅｒｒｙ  Ｈｏｏｐｅｒ増幅器の第２の入力セットを駆動する低周波オフセット補正増幅器によって大幅に低減される。このオフセット補正機構はさらに、後続の比較器にＤＣ平衡入力を与える。
【００９５】
受信コイル２４からの端子Ｔ１およびＴ２は、Ｃｈｅｒｒｙ  Ｈｏｏｐｅｒ増幅器３４２の入力に接続されている。なお、ここでは、Ｃｈｅｒｒｙ  Ｈｏｏｐｅｒ以外の増幅器も使用可能である。端子Ｔ１およびＴ２は、増幅器３４２に差動入力を供給する。低周波積分器３４６が、増幅器３４２に帰還を与える。低周波積分器３４６は、一言で言うと、容量性帰還を有する差動増幅器３４８を含んでいる。低周波積分器３４６の出力は、上述のオフセット補正を増幅器３４２に与える。
【００９６】
図２４は、図２３の増幅器３４２の一実施形態の概略図である。増幅器３４２は、Ｃｈｅｒｒｙ  Ｈｏｏｐｅｒ利得段にＮＭＯＳ設計を用いている。複数の固有閾値素子、およびこれらの素子の比較的高い利得Ｇｍのよりよいマッチングのために、Ｎ個の素子が使用されている。このような結合は、図２３に示した低周波帰還増幅器とともに使用された場合に、よりよい高周波コモンモード除去を与える。増幅器３４２は、後続の比較回路のために最適化された一定の出力コモン・モード・レートを与えながら、かなり大きなコモンモード入力レンジを許容する。
【００９７】
図２５は、図２２の比較器３３４の一実施形態の概略図である。図２５に示した実施形態では、比較器３３４は、差動出力利得が約８０である電流ミラー負荷構造を有する完全差動設計である。この完全差動設計は、良好なコモンモード除去を実現する。このことは、通常動作時のノイズ除去のためだけでなく、コモン・モード・イベント時にコモンモード過渡現象が差動信号に変換されて受信回路の動作を乱すことがないようにするためにも重要である。
【００９８】
電流ミラー出力構造は、後続のインバータ段からの追加帰還を有することにより、ヒステリシスを有する比較器動作に正帰還を与える。比較器の閾値は、ノイズレベルから適度に離れるように、約８０ｍＶに設定されている。約３０ｍＶのヒステリシス窓が、システムのノイズ耐性をさらに高めている。比較器の後には、別のインバータ段による追加利得がある。比較器の後続の復号回路への入力としては、小さい、制御される幅の均一なパルスが望ましい。この固定のパルス幅は、１．５ナノ秒の遅延を有する、制御される遅延素子３５０、３５２と、第１のインバータ段に戻る帰還線とを用いて、１．５ナノ秒後にパルスをオフにすることによって達成されている。
【００９９】
前述の事項に基づいて、比較器３３４の入力＋および入力−は、図２４の増幅器３４２の出力＋および出力−と結合されている。入力電圧が８０ｍＶ（または比較器３３４の設計によって設定されている他の値）を超えると、各出力ＣＰおよびＣＮにおいてパルスが発生する。ヒステリシスが用いられ、この実施形態では３０ｍＶである。出力パルスは、遅延回路３５０、３５２をトリガし、これにより、あらかじめ選択されている時間を経て、出力ＣＰおよびＣＮがリセットされる。図２５の実施形態では、あらかじめ選択されている時間は、約１．５ナノ秒である。したがって、比較器３３４で生成される最大パルス幅は、１．５ナノ秒である。
【０１００】
図２６は、図２５の制御される遅延素子３５０、３５２の一方の一実施形態の概略図である。遅延素子３５０は、最初のインバータ段３６０を有し、それに続いて、バイアス電流で制御されるインバータ３６２をノードＸ１とノードＸ２との間に有する。この、電流で制御されるインバータ３６２の中央の２つの素子は、通常インバータ段として動作し、過渡時に使用される電流の量は、上部および下部の電流源素子３６４、３６６で制御されている。
【０１０１】
キャパシタＣ０が、ＶＳＡとノードＸ２との間に接続されている。ノードＸ１からノードＸ２に至るタイミングは、主に、ノードＢＢ１に入るバイアス電流の値と、ノードＸ２に接続されたキャパシタＣ０の値との組み合わせによって制御される。２つの後続インバータ段３７０が、ノードＸ２に対する出力負荷効果を低減する。インバータ段３７０にある４素子の列は、ノードＸ２に接続された２つの中央素子を含んでおり、この２つの中央素子のゲートがノードＸ３に接続されている回路は、非リトリガ防止回路である。遅延生成シーケンスが開始されると、これらの素子は、後続のイベントが開始可能になるタイミングより前に、遅延時間を強制終了する。この機構は、実質的には、非常に高速の、繰り返される入力パルスを阻止するフィルタである。温度、プロセス、および電源電圧の変動が、インバータ列の遅延値が大きく変動する原因になりうる。これらの遅延素子は、立ち上がり入力エッジと立ち下がり入力エッジとで遅延が対称になるように設計されている。
【０１０２】
バイアス電流は、温度補償機構として用いられる。温度が上昇するにつれて、遅延素子３５０の固有遅延は、素子のＴＣのために上昇する。遅延素子３５０の外部で与えられるバイアス電流は、温度が上昇しても遅延が一定であるように、正のＴＣで設計されている。また、バイアス電流とノードＸ２のキャパシタＣ０との組み合わせによる遅延の決定も、プロセス変動の影響の受けやすさを低減する。電源電圧の変動は、主に、遅延素子と送信回路および受信回路のコアとの、内部安定化電源の電圧に対する動作によって低減される。
【０１０３】
遅延素子３５０には、二次側電源変動除去が組み込まれている。遅延素子のこの実施形態は、アイソレータ２０の送信回路チップおよび受信回路チップの両方で用いられている。
【０１０４】
図２７は、図２２の復号器３３６の一実施形態の概略図である。復号器３３６は、比較器からの入力を受信し、これらの入力に基づいて、アイソレータ２０の最初のデータ信号入力を再構築する。復号器３３６は、比較器３３４からの入力ＣＰおよびＣＮを受信する。上述のように、前置増幅器３３２および比較器３３４は、立ち下がりパルスとこれに続く立ち上がりパルスの対（またはその逆の系列）を複数の短いパルスに変換する。ここに記載した実施形態では、これらのパルスは長さが約１．５ナノ秒であり、２種類の系列のいずれかを表すパルス対の間には特徴的な間隔がある。
【０１０５】
比較器３３４からは２つの出力ＣＰおよびＣＮがある。出力ＣＰは受信された正極性パルスを表し、出力ＣＮは受信された負極性パルスを表す。復号器３３６は、どのパルス対がアイソレータ２０に対する有効な入力正極性遷移を表していて、どのパルス対が有効な入力負極性遷移を表しているかを判定する必要がある。無効な検出結果は、復号器３３６によって破棄する必要がある。
【０１０６】
所与のパルス対が遷移の有効な表現かどうかを判定するための情報は、タイミングに含まれている。２つのパルスが有効なパルス対であるためには、いくつかの条件を満たさなければならない。最初のパルスと後続のパルスとの間の時間は、あらかじめ選択されている値Ｔ１より短くなければならない。Ｔ１より長い場合は、第１のエッジの検出が誤りであったか、パルスの第２のエッジが検出されなかったことになる。送信回路２１および受信回路２２の両方で同じタイプの制御される遅延構造を用いているため、このタイミング要件は、かなり正確に実装可能である。
【０１０７】
有効なパルス対に関する別のテストでは、パルスが交番するかどうかを判定する。たとえば、ＣＰの後にはＣＮが続かなければならない（または、その逆でなければならない）。パルス対が受信されない場合は、エラーが発生している。実施形態によっては、復号器３３６は、無効な交番系列を観察し、適正な対が受信されるまでそれらを無視する。
【０１０８】
回路３８０の実施形態は、４列の論理素子および制御される遅延素子に分割されている。第１の列および第２の列は、有効なパルス対系列がないかどうか検査する。第１の列に関しては、インバータ３８４に続く第１のフリップフロップ３８２のクロックとしてＣＰパルスを用いる。第１のフリップフロップ３８２は、Ｄフリップフロップであってよい。フリップフロップ３８２のＤ入力ＡＲＭ＿Ｐ２は、第１のフリップフロップが活性化されるような、しかるべきレベルにある。この活性化によって、フリップフロップのＱ出力には正極性の遷移が発生し、ＱＢ出力には負極性の遷移が発生する。このＱＢ出力は、制御される遅延素子３８６をトリガする。継続時間Ｔ１（＝６ナノ秒）の間、制御される遅延素子３８６からの出力はない。Ｔ１が発生した後、ＱＢで負極性の遷移が発生し、これはＮＡＮＤゲート３８８を通って帰還され、第１のフリップフロップ３８２をリセットする。Ｔ１継続時間の間、第１のフリップフロップ３８２のＱ出力は、第２のフリップフロップ３９０のＤ入力をイネーブルにする状態にある。時間Ｔ１の間に比較器３３４からＣＮパルスが発生した場合、第２のフリップフロップ３９０も状態が変化する（すなわち、Ｑ出力は、正極性の遷移を行う）。ＮＡＮＤゲート３９２が、有効なパルス対が受信されたことを示す立ち下がりパルスを発生させる。
【０１０９】
ＮＡＮＤゲート３９２で発生したパルスは、出力に直接向かうのではなく、パルスが交番しているかどうかの判定のために、回路３８０の第４の列に向かう。回路３８０の第３および第４の列の最初の３つのゲートは、どのタイプのパルス対が次に必要かを追跡する状態ＲＳフリップフロップである。第１のゲート３９６Ａ（第３の列）および３９６Ｂ（第４の列）は、最初の電源投入時のみ活性状態にある。この目的は、電源投入時にシステムを既知の状態に置くことにより、復号器３３６が後続の入力に対して適正に動作するようにすることである。第４の列の第３の論理ゲート３９４は、ゲート３９４Ｂとその真上に示されているゲート３９４Ａとから構成されるアーム状態フリップフロップの半分である。このフリップフロップ３９４は、パルス系列の交番のテストのセットアップを行う。第１の列の回路によって発生したＰ１＿ＯＵＴパルスは、ＡＲＭ＿Ｎ１が活性状態になるようにＲＳアーム・フリップフロップ３９４の状態を変化させる。期待される次のパルス対は、ＣＮパルスとそれに続くＣＰパルスである。ＡＲＭ＿Ｎ１信号は、第４の列のいくつかのさらなる回路を通過して、後述のようにＡＲＭ＿Ｎ２として現れる。この信号は、ＣＮパルスとこれに続くＣＰパルスとの組み合わせが第２の列によってただちに検出されるよう、第２の列の回路を作動可能にするために用いられる。
【０１１０】
アーム・フリップ・フロップ３９４Ａ、Ｂの状態が変化すると同時に、ＡＲＭ＿Ｐ１信号は第１の列の最後のインバータ３９６に向かい、インバータ３９６は復号器に対してＯＵＴ１信号を発生させる。この場合、出力は正極性の遷移である。
【０１１１】
第２の列の回路は、ＣＮパルスとこれに続くＣＰパルスの対の系列に対して、第１の列の回路と類似の動作を行う。有効なＣＮパルスとＣＰパルスの対が第２の列の回路を通過すると、アーム状態フリップフロップの状態が変化し、これによってＡＲＭ＿Ｐ１信号の正極性遷移が起こり、これによってＯＵＴ１の負極性遷移が起こる。したがって、ＯＵＴ１の正極性遷移とこれに続く負極性遷移は、どれが所望の結果であるかのユーザ入力に従う。第２の出力ＯＵＴ２は、ＯＵＴ１の逆であり、オプション出力として提供されている。
【０１１２】
第３および第４の列の残りの回路のＤフリップフロップ、遅延素子、およびゲートは、ＣＰパルスとＣＮパルスの対が繰り返される場合、またはＣＮパルスとＣＰパルスの対が繰り返される場合に対する抑止回路である。例示のために、有効なＣＰに続いてＣＮが発生している。結果として、ＡＲＭ＿Ｎ１は活性状態にあり、ＣＮパルスとこれに続くＣＰパルスが、次に発生することが期待される。しかし、そうはならず、ＣＰパルスとこれに続くＣＮパルスが発生する。ＡＲＭ＿Ｐ１信号は不活性状態にあるため、ＣＦパルスは、第１の列の回路に対しては何もしない。しかしながら、この系列の後ろ半分は、第２の列の回路を活性化するＣＮパルスである。この状況では、システムが最大信号速度近くで動作していると、復号器３３６において混乱を引き起こす可能性が少しある。あいまいさをなくす一方法は、ＣＰパルスが再度発生したときに、これを用いて、これがＣＰパルスとＣＮパルスの対であるとすれば次に発生する後続のＣＮパルスを抑止することである。第２の列に実際に接続されるアーム信号は、第４の列の回路からのＡＲＭ＿Ｎ２信号である。ＡＲＭ＿Ｎ１信号は、Ｄフリップフロップを活性化させ、これによって、２．５ナノ秒の遅延素子３９８がトリガされ、これとＮＡＮＤゲート４００との組み合わせによって、継続時間Ｔ０（＝２．５ナノ秒）のＡＲＭ＿ＮＱ信号が生成され、ＡＲＭ＿ＮＱ信号は、ＣＰパルスとＣＮパルスの対のＣＮパルスが存在する場合に、ＡＲＭ＿Ｎ２信号が活性状態になることを抑止する。この抑止回路は、第４の列の後ろの部分にある。ＣＮパルスとＣＰパルスの対が繰り返される場合に対しては、同様の抑止回路が第３の列にある。
【０１１３】
変圧器は、チャネルを越えてＡＣ（又は振動性）信号情報を送信するだけなので、送信中のデータ信号に遷移がない場合にＤＣレベルが正確であるように、ＤＣリフレッシュ回路をシステムに含めることが好ましい。一実施形態では、ＤＣリフレッシュ回路は、ウォッチドッグタイマを含んでいる。ウォッチドッグタイマは、送信回路２１内に配置され、入力信号の遷移を監視するように構成されている。ある所定の（またはプログラムされた）タイムアウトまたは時間の後に信号遷移が発生しない場合、ウォッチドッグ回路は、内部「キープアライブ」パルスを開始して、出力のＤＣ状態が維持されるようにチャネルを活性状態に保つ。一方、受信回路入力における信号遷移を監視するために、ウォッチドッグ回路を受信回路２２に含めることも可能である。ある所定の（またはプログラムされた）タイムアウトまたは時間（これは送信回路のウォッチドッグのタイムアウトより長いのが普通である）の後に信号遷移が発生しない場合、受信回路のウォッチドッグ回路は、出力をデフォルト状態に設定する。一実施形態では、「キープアライブ」パルスは、ダブルエッジ符号化方式を用いている。たとえば、ハイレベルに対するリフレッシュは、１から０、次いで０から１である。ローレベルに対するリフレッシュは、０から１、次いで１から０である。内部「キープアライブ」パルスは、外部入力信号と同じチャネルを通って進むため、別個のリフレッシュチャネルは不要である。そのような「キープアライブ」パルスは、最後には受信回路２２でフィルタリングされて、最終出力に現れないようにすることが可能である。
【０１１４】
なお、本明細書で用いている「垂直（ｖｅｒｔｉｃａｌ）」および「水平（ｈｏｒｉｚｏｎｔａｌ）」という用語は、キャパシタ平面を上層または下層のグラウンドプレーン基板６０と関係づける際の、キャパシタ平面の相対的な向きを表すものとする。したがって、本発明の教示に従って作成された素子が、実際には、単一平面に配置された、複数の共面のデジタルデータ通信電極を有し、この単一平面が、垂直方向を向いていて、しかし、グラウンドプレーン基板と平行またはほぼ平行であるとしても、そのような素子は、本発明の範囲に含まれる。
【０１１５】
また、本発明の一実施形態によれば、第１の基板が設けられ、その上に第１のコイル２３および第２のコイル２４が、介在誘電性障壁または第２の基板を間に挟んで配置されている。したがって、そのような実施形態では、第１の基板は、送信コイル２３および受信コイル２４の両方の下に位置し、これらのコイルおよび第２の基板は、第１の基板の上に作成される。
【０１１６】
さらに、本明細書に記載の各種部品、素子、およびシステムを作成する方法（および、作成した方法）も、本発明の範囲に含まれている。
【０１１７】
上述の各実施形態は、本発明の実施例と見なされるべきであり、本発明の範囲を限定するものと見なされるべきではない。詳細説明および添付図面を精査することにより、本発明の前述の各実施形態の他に、本発明の他の実施形態が存在することを理解される。したがって、本明細書では明示的に説明されていない、本発明の前述の各実施形態の様々な組み合わせ、並べ替え、変形、および修正であっても、本発明の範囲に含まれる。
【図１】
2010283817.tif 000003
【図２】
2010283817.tif 000004
【図３】
2010283817.tif 000005
【図４】
2010283817.tif 000006
【図５】
2010283817.tif 000007
【図６】
2010283817.tif 000008
【図７】
2010283817.tif 000009
【図８】
2010283817.tif 000010
【図９】
2010283817.tif 000011
【図１０】
2010283817.tif 000012
【図１１】
2010283817.tif 000013
【図１２】
2010283817.tif 000014
【図１３】
2010283817.tif 000015
【図１４】
2010283817.tif 000016
【図１５】
2010283817.tif 000017
【図１６】
2010283817.tif 000018
【図１７】
2010283817.tif 000019
【図１８】
2010283817.tif 000020
【図１９】
2010283817.tif 000021
【図２０Ａ】
2010283817.tif 000022
【図２０Ｂ】
2010283817.tif 000023
【図２１】
2010283817.tif 000024
【図２２】
2010283817.tif 000025
【図２３】
2010283817.tif 000026
【図２４】
2010283817.tif 000027
【図２５】
2010283817.tif 000028
【図２６】
2010283817.tif 000029
【図２７】
2010283817.tif 000030
【外国語明細書】
2010283817.tif 000031
2010283817.tif 000032
2010283817.tif 000033
2010283817.tif 000034
2010283817.tif 000035
2010283817.tif 000036
2010283817.tif 000037
2010283817.tif 000038
2010283817.tif 000039
2010283817.tif 000040
2010283817.tif 000041
2010283817.tif 000042
2010283817.tif 000043
2010283817.tif 000044
2010283817.tif 000045
2010283817.tif 000046
2010283817.tif 000047
2010283817.tif 000048
2010283817.tif 000049
2010283817.tif 000050
2010283817.tif 000051
2010283817.tif 000052
2010283817.tif 000053
2010283817.tif 000054
2010283817.tif 000055
2010283817.tif 000056
2010283817.tif 000057
2010283817.tif 000058
2010283817.tif 000059
2010283817.tif 000060
2010283817.tif 000061
2010283817.tif 000062
2010283817.tif 000063
2010283817.tif 000064
2010283817.tif 000065
2010283817.tif 000066
2010283817.tif 000067
2010283817.tif 000068
2010283817.tif 000069
2010283817.tif 000070
2010283817.tif 000071
2010283817.tif 000072
2010283817.tif 000073
2010283817.tif 000074
2010283817.tif 000075
2010283817.tif 000076
2010283817.tif 000077
2010283817.tif 000078
2010283817.tif 000079
2010283817.tif 000080
2010283817.tif 000081
2010283817.tif 000082
2010283817.tif 000083
2010283817.tif 000084
2010283817.tif 000085
2010283817.tif 000086
2010283817.tif 000087
2010283817.tif 000088
2010283817.tif 000089
2010283817.tif 000090
2010283817.tif 000091
2010283817.tif 000092
2010283817.tif 000093
2010283817.tif 000094
2010283817.tif 000095
2010283817.tif 000096
2010283817.tif 000097
2010283817.tif 000098
2010283817.tif 000099
2010283817.tif 000100
2010283817.tif 000101
2010283817.tif 000102
2010283817.tif 000103
2010283817.tif 000104
2010283817.tif 000105
2010283817.tif 000106
2010283817.tif 000107
2010283817.tif 000108
2010283817.tif 000109