(57)【要約】【課題】クロック信号の立ち下がりを調節して望ましいデューティ・サイクルを達成するデューティ・サイクル補正（ＤＣＣ）回路を提供する。【解決手段】幾つかの例では、ＤＣＣ回路は、入力クロック信号の立ち下がりに応答してパルスを発生し、そのパルスを制御電圧に基づいて遅延し、遅延したパルスに基づいて入力クロック信号の立ち下がりを調節して出力クロック信号を生成し、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧を調節する。ＤＣＣ回路は、望ましいデューティ・サイクルを達成するためにクロック・サイクルの立ち下がりを調節するので、クロック信号の立ち上がりを調節する既存のＰＬＬ制御ループへ、その動作に干渉することなく組み込むことができる。【選択図】図２
2010283808.tif 000002
【特許請求の範囲】
【請求項１】
デューティ・サイクル補正（ＤＣＣ）回路デバイスであって、
入力クロック信号（５０）の立ち下がりに応答してパルス（５４）を発生するように構成されるパルス発生器（４２）と、
制御電圧（５６）に基づいて前記パルス（５４）を遅延するように構成される電圧制御遅延回路（４４）と、
遅延された前記パルス（５８）に基づいて前記入力クロック信号（５０）の前記立ち下がりを調節して出力クロック信号（５２）を生成するように構成されるエッジ調節回路（４６）と、
前記出力クロック信号（５２）のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて前記制御電圧（５６）を調節するように構成されるフィードバック回路パス（４８）と
を備えるデバイス。
【請求項２】
請求項１に記載のデバイスであって、前記エッジ調節回路（４６）は、非同期制御入力（９２）を有するシーケンシャル回路エレメント（６８）を備え、前記シーケンシャル回路エレメント（６８）は、遅延された前記パルス（８６）が前記非同期制御入力（９２）を活性化するときに、前記出力クロック信号（７８）をローの論理電圧にリセットするように構成される、デバイス。
【請求項３】
請求項１に記載のデバイスであって、前記エッジ調節回路（４６）は、非同期リセット入力とクロッキング入力とを有する正エッジ・トリガ・Ｄフリップフロップ（１１２）を備え、前記非同期リセット入力は、遅延された前記パルスと結合され、前記クロッキング入力は、前記入力クロック信号と前記入力クロック信号の遅延されたものとの少なくとも１つに結合される、デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、クロック信号の管理に関連し、より詳細には、クロック信号のデューティ・サイクル補正回路に関連する。
【背景技術】
【０００２】
アメリカ合衆国政府は、ＮＡＳＡジョンソン・スペース・センタにより与えられた契約第ＮＮＪ０６ＴＡ２５Ｃ号に従った本発明における特定の権利を得ている。
【０００３】
フェーズ・ロック・ループ（ＰＬＬ）は、集積回路のクロック生成および分配システムでよく用いられる。一般に、ＰＬＬは、基準信号の位相と整合する位相を有する出力信号を生成する。ＰＬＬは、典型的には、制御ループとして実施され、その出力信号がＰＬＬを制御するための負のフィードバック信号として使用される。ＰＬＬは位相検出器を含み、位相検出器は、基準クロック信号とフィードバック・クロック信号とを比較して、基準クロック信号とフィードバック・クロック信号との位相のアライメントが取られているか否を判定する。
【０００４】
多くのＰＬＬにおいて、位相検出器は、両方の信号の立ち上がりを検出して、この判定を行う。同様に、ＰＬＬ内の制御ループは、一般に、フェーズ・ロックを達成するために出力クロック信号の立ち上がりのみを動かす。同時に、多くの既存のデューティ・サイクル補正（ＤＣＣ、duty cycle correction）回路は、クロック信号に対しての望ましいデューティ・サイクルを達成するために、クロック信号の立ち上がりと立ち下がりとの両方を調節する。ＰＬＬおよびＤＣＣ制御ループの双方とも出力クロック信号の立ち上がりを調節するので、ＤＣＣをＰＬＬの制御ループ内に組み込むとＰＬＬの動作に干渉し得る。
【発明の概要】
【０００５】
一般に、本開示は、クロック信号の立ち下がりを調節するように構成される、従って、クロック信号のデューティ・サイクルを調節する、デューティ・サイクル補正（ＤＣＣ）回路に関する。ＤＣＣは、入力クロック信号の立ち下がりに応答してパルスを生成する。フィードバック回路網は、出力クロック信号のデューティ・サイクルと、望ましいデューティ・サイクルとを比較し、パルスを遅延させるために用いられる制御信号を生成する。エッジ（縁）調節回路は、遅延されたパルスにおける遅延量に基づいて、入力クロック信号の立ち下がりを調節する。ＤＣＣ回路は、望ましいデューティ・サイクルを達成するためにクロック・サイクルの立ち下がりを調節するので、このＤＣＣ回路は、クロック信号の立ち上がりを調節する既存のＰＬＬの制御ループの動作に干渉することなく、ＰＬＬの制御ループへ組み込むことができる。
【０００６】
本開示における一例は、入力クロック信号の立ち下がりに応答してパルスを生成するように構成されるパルス発生器を含むデューティ・サイクル補正回路デバイスに関する。このデバイスは、制御電圧に基づいてパルスを遅延するように構成される電圧制御遅延回路を更に含む。このデバイスは、出力クロック信号を生成するために、遅延されたパルスに基づいて、入力クロック信号の立ち下がりを調節するように構成されるエッジ調節回路を更に含む。このデバイスは、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧を調節するように構成されるフィードバック回路パス（path、経路）を更に含む。
【０００７】
本開示における別の例は、入力クロック信号の立ち下がりに応答してパルスを生成することを含む方法に関する。この方法は、制御電圧に基づいてパルスを遅延することを更に含む。この方法は、出力クロック信号を生成するために、遅延されたパルスに基づいて入力クロック信号の立ち下がりを調節することを更に含む。この方法は、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧を調節することを更に含む。
【０００８】
本開示における別の例はクロック・シンセサイザ・システムに関し、クロック・シンセサイザ・システムは、基準クロック信号とフィードバック・クロック信号とに基づいて中間クロック信号を生成するように構成されるフェーズ・ロック・ループ・フォワード回路パスを含む。このシステムは、出力クロック信号を生成するために、中間クロック信号の立ち下がりを調節するように構成されるデューティ・サイクル補正回路を更に含む。このシステムは、出力クロック信号を、フィードバック・クロック信号として、フェーズ・ロックト（phase-locked、フェーズ・ロックされた）・ループ・フォワード回路パスへ適用するように構成されるフィードバック回路パスを更に含む。
【０００９】
本開示における別の例は、基準クロック信号とフィードバック・クロック信号とに基づいて中間クロック信号を生成することを含む方法に関する。この方法は、出力クロック信号を生成するために、中間クロック信号の立ち下がりを調節することを更に含む。この方法は、出力クロック信号をフィードバック・クロック信号としてフェーズ・ロックト・ループ・フォワード回路パスへ適用することを更に含む。
【図面の簡単な説明】
【００１０】
【図１】図１は、本開示に従った例示のクロック・シンセサイザ・システムを示すブロック図である。
【図２】図２は、本開示に従った例示のデューティ・サイクル補正（ＤＣＣ）回路デバイスを示すブロック図である。
【図３】図３は、本開示に従った別の例示のＤＣＣ回路デバイスを示すブロック図である。
【図４】図４は、本開示に従った別の例示のＤＣＣ回路デバイスを示す概略図である。
【図５】図５は、図４の例示のＤＣＣ内の幾つかの信号のタイミングを示すタイミング図である。
【図６】図６は、本開示のＤＣＣ回路の任意のもので使用される電圧制御遅延エレメントを示す概略図である。
【図７】図７は、本開示に従った、クロック信号のデューティ・サイクルを調節するための例示の方法を示すフロー図である。
【図８】図８は、位相がアライメントされデューティ・サイクルが補正されたクロック信号を生成するための例示の方法を示すフロー図である。
【図９】図９は、位相がアライメントされデューティ・サイクルが補正されたクロック信号を生成するための例示の方法を示すフロー図である。
【発明を実施するための形態】
【００１１】
一般に、本開示は、クロック信号の立ち下がりを調節するように構成されたデューティ・サイクル補正（ＤＣＣ）回路に関する。ここで用いられるように、クロック信号の立ち下がりとは、クロック信号内でのハイの論理値からローの論理値への遷移である。ＤＣＣは、入力クロック信号の立ち下がりに応答してパルスを生成する。フィードバック回路網は、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとを比較し、パルスを遅延するために使用される制御信号を生成する。エッジ調節回路は、調節されたパルスにおける遅延量に基づいて入力クロック信号の立ち下がりを調節する。ＤＣＣ回路は、望ましいデューティ・サイクルを達成するためにクロック・サイクルの立ち下がりを調節するので、クロック信号の立ち上がりを調節する既存のＰＬＬの制御ループの動作に干渉することなく、ＰＬＬの制御ループへ組み込むことができる。
【００１２】
図１は、本開示に従った例示のクロック・シンセサイザ・システム１０を示すブロック図である。クロック・シンセサイザ・システム１０は出力クロック信号を生成する。この出力クロック信号は、位相が基準クロック信号とアライメント（整合）されており、基準クロックの周波数の倍数の周波数を有する。クロック・シンセサイザ・システム１０は、フェーズ・ロック・ループ（ＰＬＬ）・フォワード回路パス１２、デューティ・サイクル補正（ＤＣＣ）回路１４、周波数分割器１６、基準クロック信号１８、出力クロック信号２０、および信号ノード２２、２４を含む。
【００１３】
ＰＬＬフォワード回路パス１２は、基準クロック信号１８と位相がアライメントされた位相調節信号（位相調節された信号）２４を生成するように構成される。ＰＬＬフォワード回路パス１２はフィードバック信号２２を受信し、このフィードバック信号２２は、位相調節信号２４の位相および／または周波数を制御するために用いられる。一般に、ＰＬＬフォワード回路パス１２は、基準クロック信号１８とフィードバック・クロック信号２２との間の位相差を求め、位相調節信号２４の周波数を調節して、フィードバック信号２２の結果的な位相および周波数が、基準クロック信号１８の位相および周波数と一致するように、またはそれらと固定の関係を有するようにする。１つの例では、ＰＬＬフォワード回路パス１２は、基準クロック信号１８の立ち上がりとフィードバック・クロック信号２２の立ち上がりとの時間差を測定することにより、位相差を求める。
【００１４】
ＰＬＬフォワード回路パス１２は、アナログまたはデジタルのＰＬＬ制御ループのフォワード回路パスで一般に見られる任意のコンポーネントを含むことができる。ここで用いられるように、フォワード回路パスとは、ＰＬＬ制御ループのフィードバック・パスの一部ではない、ＰＬＬ制御ループの全てまたは一部である。１つの例では、ＰＬＬフォワード回路パス１２は、位相検出器、ループ・フィルタ、および電圧制御発振器（ＶＣＯ）を含み得る。位相検出器は、フィードバック信号２２の位相および／または周波数を基準クロック信号１８に対して比較し、これらの信号間の位相差に基づいてエラー信号を生成する。ループ・フィルタは、エラー信号をフィルタリングして、エラー信号から高次の周波数成分を除去し、フィルタリングされたエラー信号を生成する。ＶＣＯは、フィルタリングされたエラー信号により決定される周波数を有する出力クロック信号を生成する。
【００１５】
上述のＰＬＬフォワード回路パス１２は、単なる例示のＰＬＬフォワード回路パスである。ＰＬＬ機能を実現することが可能な任意のフォワード回路パスを、図１のクロック・シンセサイザ・システム１０においてＰＬＬフォワード回路パス１２に使用でき得ることを、理解すべきである。ＰＬＬフォワード回路パス１２は、本開示の範囲から出ることなく、上述のコンポーネントとは異なるコンポーネント、および／または同じ又は異なる順に配されたコンポーネントを含み得る。例えば、ＰＬＬフォワード回路パス１２は、デジタル位相検出器、カウンタ、およびデジタル制御される発振器を含み得る。別の例として、ＰＬＬフォワード回路パス１２は、ループ・フィルタ無しで実施され得る。何れにしても、ＰＬＬフォワード回路パス１２は、制御ループに含まれるフィードバックを除いたＰＬＬ制御ループの全てまたは一部の機能を提供するコンポーネントを含む。
【００１６】
ＤＣＣ回路１４は、出力クロック信号２０を生成するために位相調節信号２４のデューティ・サイクルを調節するように構成される。ＤＣＣ回路１４の定常状態の出力は、望ましいデューティ・サイクルと実質的に整合するデューティ・サイクルを有する。本開示に従うと、ＤＣＣ回路１４は、望ましいデューティ・サイクルを達成するために、位相調節信号２４の立ち下がりのタイミングを調節する。ＤＣＣ回路１４は望ましいデューティ・サイクルを達成するために出力クロック信号の立ち下がりを調節するので、ＤＣＣ回路１４は、クロック信号の立ち上がりを調節する既存のＰＬＬ制御ループへ、その動作に干渉することなく組み込むことができる。
【００１７】
１つの例では、ＤＣＣ回路１４は、入力クロック信号の立ち下がりに応答してパルスを生成し、制御電圧に基づいてパルスを遅延し、遅延したパルスに基づいて入力クロック信号の立ち下がりを調節して出力クロック信号を生成し、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの差に基づいて制御電圧を調節する。このようにして、ＤＣＣ回路１４は、望ましいデューティ・サイクルを達成するために出力クロック信号２０の立ち下がりを制御する制御ループを提供する。
【００１８】
幾つかの例では、ＤＣＣ回路１４は、非同期リセット入力をもつシーケンシャル回路エレメントを含み得、その入力でパルスを受信した時に、出力クロック信号２０を強制的にローの論理値にする。幾つかの場合、シーケンシャル回路エレメントはまた、入来する位相調節クロック信号２４から立ち上がりを受信したときに、出力クロック信号２０を強制的にハイの論理値にする。すなわち、ＤＣＣ回路１４のシーケンシャル回路エレメントは、出力クロック信号２０の立ち上がりを妨害および／または調節することなく、入来するクロック信号２４のデューティ・サイクルを調節する。
【００１９】
更なる幾つかの例では、ＤＣＣ回路１４は、フィードバック・ループを制御するために予め存在する外部クロックや発振器の使用を必要としないアナログ・フィードバック・ループを含み得る。そのような例では、アナログ・フィードバック・ループは、回路を構築した後に、望ましいデューティ・サイクルを調節するために使用できる基準電圧入力を使用することができる。アナログ・フィードバック・ループ内で基準電圧を使用することにより、デジタル・フィードバック・ループやステート（状態）・マシンとは異なり、幾つかの例では、望ましいデューティ・サイクルをより正確にプログラムおよび／または調節することができる。
【００２０】
更に別の例では、ＤＣＣ回路１４は、パルスの遅延の調節にカレント−スターブド・インバータ（current-starved inverter、電流渇望インバータ）を用いる電圧制御遅延ユニットを含むことができる。そのような例では、制御電圧は、幾つかの場合において、高電圧電源及び低電圧電源の双方からカレント−スターブド・インバータへ流れる電流を調節する。
【００２１】
更に別の例では、ＤＣＣ回路１４は、出力クロック信号２０の立ち下がりを制御するために使用されるパルスを生成するために、入来するクロック信号の立ち下がりを捕捉する。入来するクロック信号の立ち上がりではなく、立ち下がりに基づいてパルスを生成することにより、よりコンパクトな遅延回路を実現できる。なぜなら、遅延パラメータの動作範囲が有効に低減されるからである。更に、パルスが、入来するクロック信号の立ち下がりに基づく場合、パルスに対して要求される遅延の全体量を低減することができ、クロック・シンセサイザ制御ループのより安定した動作が可能とされる。
【００２２】
周波数分割器１６は、クロック信号２０に基づいて、周波数分割された出力クロック信号２２を生成するように構成される。周波数分割器１６は、予め設定した又はプログラムされたファクタにより周波数を低減する。周波数分割器された出力クロック信号は、フィードバック・パスに沿ってＰＬＬフォワード回路パス１２へ印加され得る。周波数分割器１６は、プログラマブルの整数Ｎを受信するように構成される。この整数Ｎは、周波数分割の除数として用いられる。１つの例では、周波数分割器１６は、モジュロＮカウンタとして実施される。モジュロＮカウンタは、そのカウントを、出力クロック・サイクル２０の各周期について１だけ増加させることができる。モジュロＮカウンタは、フィードバック・クロック信号２２を生成するが、このフィードバック・クロック信号２２の周期は、モジュロＮカウンタがＮ状態の全てをサイクル（一巡り）するために必要な時間に従って定められる。このようにして、周波数分割器１６は、出力クロック信号２０の周波数を分割してフィードバック・クロック信号２２を生成する。上記ではデジタル・カウンタに関して説明したが、周波数分割器１６は、当該技術で知られている他のアナログ技術やデジタル技術を用いて実現できることを認識すべきである。
【００２３】
クロック・シンセサイザ・システム１０の動作の間、ＰＬＬフォワード回路パス１２は、基準クロック信号１８とフィードバック・クロック信号２２とを受信する。ＰＬＬフォワード回路パス１２は、基準クロック信号１８とフィードバック信号２０との間の位相差に基づいて位相調節信号２４を生成する。ＰＬＬフォワード回路パス１２は、信号１８、２０の立ち上がりを用いて位相差を求める。この位相差に基づいて、ＰＬＬフォワード回路パス１２は、位相調節信号２４の立ち上がりを調節し、固定量の位相遅延（すなわち、フェーズ・ロック）を達成する。位相調節信号２４は、ＤＣＣ回路１４へ供給される。
【００２４】
ＤＣＣ回路１４は、位相調節信号２４のデューティ・サイクルを調節するが、このとき、出力クロック信号２０のデューティ・サイクルが、望ましいデューティ・サイクルと実質的に等しくなるようにする。特に、ＤＣＣ回路１４は、位相調節信号２４の立ち上がりを変化させることなく、位相調節信号２４の立ち下がりを調節することにより、デューティ・サイクルを調節する。周波数分割器１６は、出力信号２０の周波数を、プログラマブルのファクタＮにより低減する。周波数分割器されたクロック信号１６は、フィードバック信号２２としてＰＬＬフォワード回路パス１２へ印加される。ＰＬＬフォワード回路パス１２は、基準クロック信号１８とフィードバック・クロック信号２０との周波数および位相の双方を整合させようと試みるので、位相調節信号２４を調節して、ＰＬＬフォワード回路パス１２は、位相調節信号２４の周波数が基準クロック信号１８の周波数のＮ倍であるようにする。このようにして、クロック・シンセサイザ・システム１０は、基準クロック信号の周波数の倍数の周波数を有し、フェーズ・ロックされデューティ・サイクルが補正された出力信号を提供する。
【００２５】
図１の例示のクロック・シンセサイザ・システム１０は周波数分割器を含むものとして示されているが、本開示の技術を用いるクロック・シンセサイザの他の例では、周波数分割器を用いない場合もあることを理解すべきである。そのような場合、本開示の技術は、ＰＬＬとＤＣＣとを組み合わせた制御ループを提供することができ、周波数をステップ・アップしない（上げない）。
【００２６】
図２は、本開示に従った例示のデューティ・サイクル補正（ＤＣＣ）回路４０デバイスを示すブロック図である。ＤＣＣ回路４０は、入力クロック信号の立ち下がりを調節して、望ましいデューティ・サイクルと実質的に等しいデューティ・サイクルを有する出力クロック信号を生成するように構成される。幾つかの例では、図２のＤＣＣ回路４０は、図１のＤＣＣ回路１４を形成するために用いられる。ＤＣＣ回路４０は、パルス発生器４２、電圧制御遅延ユニット４４、エッジ（縁）調節回路４６、フィードバック・パス４８、入力クロック信号５０、出力クロック信号５２、および信号ノード５４、５６、５８を含む。
【００２７】
パルス発生器４２は、入力クロック信号の立ち下がりに応答してパルスを生成するように構成される。パルス発生器４２は、当該技術で知られた組み合わせロジック、シーケンシャル・ロジック、および／またはアナログ回路を用いて実現される。幾つかの例では、ＤＣＣ回路４０は、出力クロック信号２０の立ち下がりを制御するために用いられるパルス信号５４を生成するために、入来するクロック信号の立ち下がりを捕捉する。入来するクロック信号の立ち上がりではなく立ち下がりに基づいてパルスを生成することにより、よりコンパクトな遅延回路を実現できる。なぜなら、遅延パラメータの動作範囲が有効に低減されるからである。
【００２８】
電圧制御遅延ユニット４４は、パルス発生器４２により生成されたパルス信号５４を受信し、制御電圧５６に基づいてパルス信号５４を遅延するように構成される。幾つかの例では、電圧制御遅延ユニット４４は、電圧−電流（voltage-to-current）変換器と、それに続く１又は複数のカレント−スターブド・インバータとを含み得る。幾つかの場合において、高電圧電源及び低電圧電源の双方に対する供給電流は、制御電圧に基づいて調節される。
【００２９】
何れにしても、電圧制御遅延ユニット４４は、パルス信号５４に対応する遅延されたパルス信号５８を生成する。遅延量は、制御電圧５６により制御される。パルス信号５４は入力クロック信号５０の立ち下がりに基づくので、立ち上がりに基づく場合とは異なり、望ましいデューティ・サイクルを達成するために必要な遅延の全体量が低減され、それにより、クロック・シンセサイザの制御ループのより安定した動作が可能となる。
【００３０】
エッジ調節回路４６は、出力クロック信号５２を生成するために、遅延されたパルス信号５８に基づいて入力クロック信号５０の立ち下がりを調節するように構成される。幾つかの例では、エッジ調節回路４６は、１または複数のシーケンシャル回路エレメントを含む。シーケンシャル回路エレメントは、パルス信号５８内でパルスが検出された時に、出力クロック信号５２を強制的にローの論理値にするように構成される。幾つかの例では、シーケンシャル回路エレメントはまた、入来するクロック信号５０内で立ち上がりが検出されたときに、出力信号５２を強制的にハイの論理値にする。すなわち、シーケンシャル回路エレメントは、出力クロック信号２０の立ち上がりを妨害および／または調節することなく、入来するクロック信号２４のデューティ・サイクルを調節する。他の例では、エッジ調節回路４６は、別のタイプの組み合わせ回路および／またはアナログ回路を用いて実現される。
【００３１】
フィードバック・パス４８は、出力クロック信号５２のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧信号５６を調節するように構成される。望ましいデューティ・サイクルは、フィードバック・パス４８へハードワイヤで結合されるか又はプログラムされる。幾つかの例では、基準電圧入力が、望まれるデューティ・サイクルを制御する。
【００３２】
幾つかの例では、フィードバック・パス４８は、出力クロックのデューティ・サイクルに実質的に比例する第１の電圧を生成することにより、出力クロック信号５２のデューティ・サイクルを測定する回路を含む。フィードバック・パス４８は、第１の電圧と、望ましいデューティ・サイクルを表す基準電圧とを比較し、測定されたデューティ・サイクルと基準電圧との間の差に実質的に比例する制御電圧を出力する。更に別の例では、フィードバック・パス４８は、アナログ・フィードバック・パスとして実施され、これは、フィードバック・ループを制御するために予め存在する外部クロックや発振器を使用する必要がない。
【００３３】
ＤＣＣ回路４０の動作中、パルス発生器４２は、入力クロック信号５０を受信し、入力クロック信号５０の立ち下がりに応答してパルス信号５４を発生する。電圧制御遅延ユニット４４は、制御電圧５４に基づいてパルスを遅延し、遅延されたパルス信号として遅延パルス信号（遅延されたパルス信号）５８を出力する。制御電圧５４は、遅延ユニット４４によりパルス信号５４へ適用される遅延量を制御する。１つの例では、制御電圧５６が増加すると、遅延ユニット４４により作られる遅延量が減少する。同様に、制御電圧５６が減少すると、遅延ユニット４４により作られる遅延量が増加する。
【００３４】
エッジ調節回路４６は、入力クロック信号５０と遅延パルス信号５８とを受信し、遅延パルス信号５８に基づいて入力クロック信号５０の立ち下がりを調節して出力クロック信号５２を生成する。エッジ調節回路４６は、入力クロック信号５０の立ち上がりを検出すると、出力クロック信号５２を強制的にハイの論理値にする。エッジ調節回路４６は、遅延パルス信号５８上でパルスを検出すると、出力クロック信号５２を強制的にローの論理値にする。
【００３５】
フィードバック回路パス４８は、出力クロック信号５２のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧５６を調節する。言い換えると、フィードバック回路パス４８は、出力クロック信号５２のデューティ・サイクルを測定し（決定し）、その測定されたデューティ・サイクルと望ましいデューティ・サイクルとを比較し、測定されたデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧５６を調節する。このようにして、ＤＣＣ回路４０は、出力クロック信号５２が実質的に望ましいデューティ・サイクルにあるように調節する。
【００３６】
幾つかの例では、固定遅延ユニットを、入力クロック信号５０とエッジ調節回路４６との間に配置することができる。そのような例では、固定遅延ユニットは、入力クロック信号５０を固定量だけ遅延するように構成される。そのような例では、遅延されたクロック信号は、入力クロック信号５０の代わりにエッジ調節回路４６へ供給される。
【００３７】
電圧制御遅延ユニット４４に関して説明したが、幾つかの例では、電圧制御遅延ユニット４４を電流制御遅延ユニットに代えられ、フィードバック・パス２２を、遅延機能を制御するための制御電流信号を生成するように構成でき得ることを、理解すべきである。
【００３８】
図３は、本開示に従った別の例のＤＣＣ回路６０デバイスを示すブロック図である。ＤＣＣ回路６０は、幾つかの例では、図１のＤＣＣ回路１４を形成するため、および図２のＤＣＣ回路４０を形成するために使用できる。ＤＣＣ回路６０は、入力クロック信号５０の立ち下がりを調節して、望ましいデューティ・サイクルと実質的に等しいデューティ・サイクルを有する出力クロック信号を生成するように構成される。ＤＣＣ回路６０は、固定遅延ユニット６２、パルス発生器６４、電圧制御遅延ユニット６６、シーケンシャル回路エレメント６８、ローパス・フィルタ７０、デューティ・サイクル・コントローラ７２、入力クロック信号７４、入力基準電圧７６、出力クロック信号７８、および信号ノード８０、８２、８４、８６、８８を含む。
【００３９】
ＤＣＣ回路６０は、図２のＤＣＣ回路４０に関して先に述べたコンポーネントと類似の幾つかのコンポーネントを含む。例えば、パルス発生器６４と電圧制御遅延ユニット６６とは、それぞれ、図２と関連して説明したパルス発生器４２と電圧制御遅延ユニット４４とに対応し、同じ又は類似のコンポーネントを用いて構成することができる。幾つかの例では、ローパス・フィルタ７０とデューティ・サイクル・コントローラ７２とは、図２のＤＣＣ回路４０のフィードバック・パス４８を形成するために使用され得る。更に別の例では、シーケンシャル回路エレメント６８は、図２のＤＣＣ回路４０のエッジ調節回路４６を形成するために使用され得る。
【００４０】
固定遅延ユニット６２は、入力クロック信号７４を固定の遅延量だけ遅延して、遅延された入力クロック信号８０を作るように構成される。固定の遅延量を入力クロック信号７４の立ち上がりに適用することにより、「負の遅延」を入力クロック信号７４の立ち下がりに適用するのと同じ効果を提供する。これにより、デューティ・サイクル補正回路６０は、入力クロック信号７４に対して出力クロック信号７８のデューティ・サイクルを効果的に低減することが可能となる。言い換えると、入力クロック信号７４の立ち上がりを固定の遅延量だけ遅延することにより、デューティ・サイクル補正回路６０は、入力クロック信号７４のデューティ・サイクルより小さい望ましいデューティ・サイクルをもつ出力クロック７８を生成することができる。
【００４１】
可変量の遅延が適用される入力クロック信号７４の立ち下がりではなく、入力クロック信号７４の立ち上がりが固定の遅延量だけ遅延されることに留意されたい。すなわち、固定遅延ユニット６２を用いる例では、入力クロック信号７４の立ち下がりが調節され（すなわち、遅延量が調節され）、入力クロック信号７４の立ち上がりは調節されない（すなわち、遅延量が調節されない）。
【００４２】
パルス発生器６４は、入力クロック信号７４の立ち下がりに応答してパルス信号８２を発生するように構成される。電圧制御遅延ユニット６６は、デューティ・サイクル・コントローラ７２からの制御電圧８４に基づいてパルス信号８２を遅延し、遅延されたパルス信号８６を発生するように構成される。
【００４３】
シーケンシャル回路エレメント６８は、遅延されたパルス信号８６に基づいて、遅延されたクロック信号（遅延クロック信号）８０の立ち下がりを調節して、出力クロック信号７８を生成するように構成される。シーケンシャル回路エレメント６８は、ＤＣＣ回路４０（図２）のエッジ調節回路４６と類似のエッジ調節回路として動作することができる。シーケンシャル回路エレメント６８は、クロッキング（clocking）入力９０と、非同期入力９２と、出力９４とを含む。クロッキング入力９０は、遅延クロック信号８０を受信し、非同期入力９２は、遅延されたパルス信号（遅延パルス信号）８６を受信する。クロッキング入力９０が、遅延クロック信号８０内で正の遷移（例えば、ロー論理値からハイ論理値への移行）を検出すると、シーケンシャル回路エレメント８６は、出力クロック信号７８を強制的にハイの論理値にする。非同期入力９２がパルス信号８６内でパルスを検出すると、シーケンシャル回路エレメント６８は、出力クロック信号７８を強制的にローの論理値にする。ここで用いるように、非同期入力とは、クロッキング入力９０から独立してトリガ又は活性化される入力のことである。従って、パルス信号８６上で発生する何れのパルスもシーケンシャル回路エレメント６８を活性化してローの論理値へ遷移させる。図３には示していないが、シーケンシャル回路エレメント６８は他の同期入力および／または非同期入力を含み得る。
【００４４】
ローパス・フィルタ７０は、出力クロック信号７８のデューティ・サイクルに実質的に比例する電圧信号８８を発生するように構成される。１つの例では、ローパス・フィルタ７０は、ＲＣフィルタなどのような、アナログの一次の単極のローパス・フィルタとして実現される。他の例では、ローパス・フィルタ７０は、高次のフィルタを用いて実現される。幾つかの例では、デジタルのローパス・フィルタ７０を、ローパス・フィルタ７０に変えて用いることができる。いずれにしても、ローパス・フィルタ７０は、出力クロック信号７８から高周波数成分を除去し、事実上は出力クロック信号７８の平均値である電圧信号８８を生成する。この平均値は、出力クロック７８のデューティ・サイクルに比例する。
【００４５】
デューティ・サイクル・コントローラ７２は、制御電圧信号８４を調節するように構成され、制御電圧信号８４が、電圧信号８８と入力基準電圧７６との間の差に実質的に比例するようにする。幾つかの例では、デューティ・サイクル・コントローラ７２は、演算増幅器を含むことができ、この演算増幅器は電圧信号８４と基準電圧７６とを比較し、その比較結果に基づいて制御信号８４を調節する。
【００４６】
ＤＣＣ回路６０の動作中、入力クロック信号は、固定遅延ユニット６２およびパルス発生器６４へ供給される。固定遅延ユニット６２は、固定の遅延量だけクロック信号７４を遅延し、結果として得られる遅延されたクロック信号８０をシーケンシャル回路エレメント６２のクロッキング入力９０へ供給する。パルス発生器６４は、クロック信号７４のそれぞれの立ち下がりに対してパルス信号８２内にパルスを発生させる。電圧制御遅延ユニット６６は、制御電圧８４により制御される可変の遅延量だけパルス信号８２を遅延する。遅延されたパルス信号（遅延パルス信号）８６は、シーケンシャル回路エレメント６８の非同期入力９２へ供給される。シーケンシャル回路エレメント６８は、遅延パルス信号８６に基づいて遅延クロック信号８０の立ち下がりを調節して、出力クロック信号７８を発生する。
【００４７】
ローパス・フィルタ７０は、出力クロック信号７８のデューティ・サイクルと実質的に比例する電圧信号８８を発生する。デューティ・サイクル・コントローラ７２は、電圧信号８８と基準電圧信号とを比較し、比較結果に基づいて制御電圧８４を調節して、出力クロック信号７８が望ましいデューティ・サイクルに調整されるようにする。
【００４８】
図４は、本開示に従った別の例示のＤＣＣ回路１００デバイスを示す概略図である。ＤＣＣ回路１００は、入力クロック信号の立ち下がりを調節して、望ましいデューティ・サイクルと実質的に等しいデューティ・サイクルを有する出力クロック信号を発生するように構成される。ＤＣＣ回路１００は、固定遅延ユニット１０２、インバータ１０４、１０６、ＡＮＤゲート１０８、電圧制御遅延１１０、フリップフロップ１１２、バッファ１１４、１１６、１１８、１２０、インバータ１２２、抵抗１２４、コンデンサ１２６、演算増幅器１２８、入力クロック信号１３０、ハイ論理電圧供給源１３２、およびクロック出力１３４、１３６を含む。
【００４９】
ＤＣＣ回路１００は、図３のＤＣＣ回路６０と関連して既に説明したコンポーネントと類似の幾つかのコンポーネントを含む。例えば、電圧制御遅延１１０と固定遅延ユニット１０２とは、それぞれ、図３と関連して説明した電圧制御遅延ユニット６６と固定遅延ユニット６２とに対応し、同じ又は類似のコンポーネントを用いて構築でき得る。幾つかの例では、インバータ１０４、１０６とＡＮＤゲート１０８とは、図３のパルス発生器６４を形成するために用いられ得る。更に別の例では、フリップフロップ１１２とハイ論理電圧供給源１３２とは、図３のシーケンシャル回路エレメント６８を形成するために用いられ得る。更に別の例では、抵抗１２４とコンデンサ１２６とは、図３のローパス・フィルタ７０を形成するために用いられ得る。更に別の例では、演算増幅器１２８は、図３のデューティ・サイクル・コントローラ７２を形成するために用いられ得る。
【００５０】
パルス発生器は、インバータ１０４、１０６とＡＮＤゲート１０８とを含むものとして定義できる。インバータ１０４は、入力クロック信号１３０の極性を反転する。インバータ１０６は、極性の反転されたクロック信号の反転されたものを生成する。ＡＮＤゲート１０８は、極性の反転されたクロック信号と、極性の反転されたクロック信号が反転された信号とを受信し、これらの信号へ論理ＡＮＤ関数を適用する。インバータ１０６は僅かな遅延を発生するので、極性の反転されたクロック信号を反転したものは、インバータ１０４により発生された極性の反転されたクロック信号に対して僅かに遅延されている。これにより、ＡＮＤゲート１０８は、インバータ１０６によりもたらされる遅延と実質的に等しいパルス幅を有するハイ論理電圧パルスを発生する。
【００５１】
入来するクロック信号の立ち上がりではなく立ち下がりに基づいてパルスを生成することにより、よりコンパクトな遅延回路を実現することができる。なぜなら、遅延パラメータの動作範囲が有効に低減されるからである。更に、パルスが、入来するクロック信号の立ち下がりに基づく場合、パルス信号に対して必要とされる遅延の全体量を低減することができ、それにより、クロック・シンセサイザの制御ループのより安定した動作が可能とされる。
【００５２】
エッジ調節回路は、フリップフロップ１１２とハイ論理電圧供給源１３２とを含むものとして定義できる。フリップフロップ１１２は、正エッジ・トリガ型のＤフリップフロップ（positive edge-triggered D-flip-flop）であり得、これはクロック入力（ＣＫ）、非同期リセット入力（Ｒ）、データ入力（Ｄ）、非反転出力（Ｑ）、および反転出力（Ｑ−（Ｑバー））を有する。クロック入力は、遅延されたクロック信号の立ち上がりを検出し、非反転出力を強制的にハイの論理値にし、反転出力を強制的にローの論理値にする。非同期リセット入力は、遅延されたパルス信号のパルスを検出し、非反転出力を強制的にローの論理値にし、反転出力を強制的にハイの論理値にする。
【００５３】
図４に示すフリップフロップ１１２は単なる例示であり、本開示の範囲から離れることなく、他のタイプのシーケンシャル回路エレメントをフリップフロップ１１２に代えて用いられ得ることを理解されたい。例えば、ＪＫ、ＳＲ、またはＤラッチおよび／またはフリップフロップを、フリップフロップ１１２を実現するために使用することができる。幾つかの例では、フリップフロップ１１２に対するトリガ又はクロッキングは、エッジ−トリガ・クロッキング（edge-triggered clocking）やパルス−トリガ・クロッキング（pulse-triggered clocking）として実現できる。
【００５４】
ローパス・フィルタは、抵抗１２４とコンデンサ１２６とを含むものとして定義できる。ローパス・フィルタは、Ｄフリップフロップの反転出力の反転されたものを受信する。抵抗値およびキャパシタンス値は、演算増幅器１２８の非反転入力での接地に対する電圧が出力クロック信号１３４、１３６のデューティ・サイクルに比例するように選択される。
【００５５】
デューティ・サイクル・コントローラは、演算増幅器１２８を含むものとして定義される。演算増幅器１２８は、飽和範囲（saturation range）ではなく線形範囲で動作し、ローパス・フィルタにより発生された電圧と基準電圧との間の差に実質的に比例する信号を発生する。少量のコモン・モード（common mode）電圧もまた、演算増幅器１２８の出力に現れるが、差分モード（differential mode）成分である主な信号成分は、入力信号間の差に実質的に比例する。このようにして、演算増幅器１２８は、第１の電圧と基準電圧との間の差に実質的に比例する出力電圧信号を発生する。デジタル・フィードバック・ループやステート・マシンではなく、アナログ・フィードバック・ループ内で基準電圧を用いることにより、望ましいデューティ・サイクルをより正確にプログラムおよび／または調節できる。
【００５６】
クロック入力１３０は、固定遅延ユニット１０２とインバータ１０４の入力とへ結合される。インバータ１０４の出力は、インバータ１０６の入力と、ＡＮＤ（アンド）ゲート１０８の１つの入力とに結合される。ＡＮＤゲート１０８の出力は電圧制御遅延ユニット１１０へ結合される。固定遅延ユニット１０２の出力は、Ｄフリップフロップ１１２のクロック入力へ結合される。電圧制御遅延ユニット１１０の出力は、Ｄフリップフロップ１１２の非同期リセット入力へ結合される。ハイの論理値に対応する高電圧源１３２は、Ｄフリップフロップ１１２のデータ入力へ結合される。Ｄフリップフロップ１１２の非反転出力は、バッファ１１４の入力へ結合される。バッファ１１４の出力は、バッファ１１８の入力へ結合される。
【００５７】
バッファ１１８の出力は、非反転のクロック出力１３４を構成する。Ｄフリップフロップ１１２の反転出力は、バッファ１１６の入力へ結合される。バッファ１１６の出力は、バッファ１２０の入力とインバータ１２２の入力とへ結合される。バッファ１２０の出力は、反転されたクロック出力１３６を構成する。インバータ１２２の出力は、抵抗１２４の第１端子へ結合される。抵抗１２４の第２端子は、コンデンサ１２６の第１端子へ結合される。コンデンサ１２６の第２端子は、接地電圧へ結合される。コンデンサ１２６の第１端子は、演算増幅器１２８の非反転入力へ結合される。基準電圧１３８は、演算増幅器１２８の反転入力へ結合される。演算増幅器１２８の出力は、電圧制御遅延ユニット１１０の制御電圧入力へ結合される。
【００５８】
図５は、図４の例示のＤＣＣ回路１００内の幾つかの信号のタイミングを示すタイミング図１４０である。タイミング図１４０は、入力クロック信号１４２、固定遅延クロック信号１４４、パルス信号１４６、遅延されたパルス信号１４８、および出力信号１５０を含む。
【００５９】
入力クロック信号１４２は、ＤＣＣ回路１００の入力１３０での信号に対応する。固定遅延クロック信号１４４は、ＤＣＣ回路１００の固定遅延ユニット１０２の出力での信号に対応する。パルス信号１４６は、ＤＣＣ回路１００のパルス発生器のＡＮＤゲート１０８の出力での信号に対応する。遅延パルス信号１４８は、ＤＣＣ回路１００の電圧制御遅延ユニット１１０の出力での信号に対応する。出力信号１５０は、ＤＣＣ回路１００の出力端子１３４での信号に対応する。
【００６０】
図５に示すように、入力クロック信号１４２は、実質的に周期的なクロック信号であり、修正されていないデューティ・サイクルを有し得る。固定遅延ユニット１０２は、入力クロック信号１４２に対して固定遅延を有する固定遅延クロック信号１４４を発生する。パルス発生器はパルス信号１４６を発生し、この信号は、入力クロック信号１４２のそれぞれの立ち下がりに対してのパルスを有する。電圧制御遅延ユニット１１０は、遅延されたパルス信号１４８を発生する。最後に、Ｄフリップフロップ１１２は、固定遅延クロック信号１４４の立ち下がりを調節して、補正されたデューティ・サイクルを有する出力クロック信号１５０を発生する。
【００６１】
図６は、本開示におけるＤＣＣ回路の何れかで使用するための電圧制御遅延エレメント１６０を示す概略図である。電圧制御遅延エレメント１６０は、電圧−電流変換器（voltage-to-current converter）１６２、１以上のカレント・スターブド・インバータ１６４、制御電圧入力信号、入力信号１６８、および出力信号１７０を含む。１つの例では、入力信号１６８はパルス発生器の出力へ結合される。
【００６２】
電圧制御遅延エレメント１６０はまた、回路レッグ（leg、足部）１７６、１７８、１８０、および１８２を含む。レッグ１７６は、トランジスタ１８４、１８６と、抵抗２０８とを含む。トランジスタ１８６は、制御電圧入力１６６に基づいて、レッグ１７６を通って流れる電流の量を調節する。制御電圧信号１６６の接地に対して電圧が増加すると、レッグ１７６を通る電流が増加する。制御電圧信号１６６の接地に対して電圧が減少すると、レッグ１７６を通る電流が減少する。トランジスタ１８４は、複数の電流ミラーに対しての入力トランジスタとして働く。抵抗２０８は、回路を適正に動作させるために、レッグ１７６を通って流れることのできる電流の量を制限する。
【００６３】
レッグ１７８は、トランジスタ１８８、１９０を含む。第１の電流ミラーは、トランジスタ１８４および１８８により形成される。第１の電流ミラーは、レッグ１７６を通過する電流に実質的に比例する、レッグ１７８をを通る電流を生成する。トランジスタ１９０は、複数の電流ミラーに対する入力トランジスタとして働く。
【００６４】
レッグ１８０は、トランジスタ１９２、１９４、１９６、１９８を含む。トランジスタ１９４、１９６は、インバータ回路を形成するためのスイッチとして動作する。トランジスタ１９２は、トランジスタ１９４がターンオンされたときにノード２１０が充電するレートを制御する。トランジスタ１９８は、トランジスタ１９６がターンオンされたときにノード２１０が放電するレートを制御する。
【００６５】
第２の電流ミラーはトランジスタ１８４、１９２により形成され、第３の電流ミラーはトランジスタ１９０、１９８により形成される。第２の電流ミラーは、トランジスタ１９２のドレイン端子で、レッグ１７６を通る電流と実質的に比例する電流を生成する。第３の電流ミラーは、トランジスタ１９８のドレイン端子で、レッグ１７８を通る電流と実質的に比例する電流を生成する。レッグ１７８を通る電流はレッグ１７６を通る電流と実質的に比例するので、第３の電流ミラーにより生成される電流もまた、レッグ１７６を通る電流と実質的に比例する。
【００６６】
レッグ１８２は、トランジスタ２００、２０２、２０４、２０６を含む。トランジスタ２００、２０４は、インバータ回路を形成するためのスイッチとして動作する。トランジスタ２００は、トランジスタ２０２がターンオンされたときにノード１７０が充電するレートを制御する。トランジスタ２０６は、トランジスタ２０４がターンオンされたときにノード１７０が放電するレートを制御する。
【００６７】
第４の電流ミラーはトランジスタ１８４、２００により形成され、第５の電流ミラーはトランジスタ１９０、２０６により形成される。第４の電流ミラーは、トランジスタ２００のドレイン端子で、レッグ１７６を通る電流と実質的に比例する電流を生成する。第５の電流ミラーは、トランジスタ２０６のドレイン端子で、レッグ１７８を通る電流と実質的に比例する電流を生成する。レッグ１７８を通る電流はレッグ１７６を通る電流と実質的に比例するので、第５の電流ミラーにより生成される電流もまた、レッグ１７６を通る電流と実質的に比例する。
【００６８】
５つの電流ミラーの全てのものの出力電流が、レッグ１７６を通る電流と実質的に比例するので、５つの電流ミラーの全てのものの出力電流は互いに実質的に比例する。比例の度合い（すなわち、比例定数（proportionality constant））は、トランジスタの大きさの比率により決定される。
【００６９】
電圧−電流変換器１６２は、制御電圧入力信号１６６を、制御電圧信号１６６の電圧に比例するレッグ１７６における電流量へと変換するように構成される。レッグ１７６における電流量は、レッグ１７８へ、およびカレント・スターブド・インバータ１６４へミラーされる。カレント・スターブド・インバータ１６４は、電流信号に基づいて入力信号を遅延するように構成される。レッグ１８０、１８２へミラーされる電流の量は、ノード２１０および１７０が充電および放電するレートを決定する。制御電圧１６６が増加すると、レッグ１８０、１８２を通る電流も増加する。これにより、カレント・スターブド・インバータ１６４の充電／放電のレートが増加し、それにより、入力信号１６８と出力信号１７０との間の遅延の量が減少する。同様に、制御電圧１６６が減少すると、レッグ１８０、１８２を通る電流も減少する。これにより、カレント・スターブド・インバータ１６４の充電／放電のレートが減少し、それにより、入力信号１６８と出力信号１７０との間の遅延の量が増加する。
【００７０】
トランジスタ１８６、１９０、１９６、１９８、２０４、２０６は、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタで実現でき、トランジスタ１８４、１８８、１９２、１９４、２００、２０２は、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタで実現できる。しかしながら、ｎｐｎ型バイポーラ接合トランジスタ（ｎｐｎ−ＢＪＴ）およびｐｎｐ型バイポーラ接合トランジスタ（ｐｎｐ−ＢＪＴ）を、１以上のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタに代えて用いることもできることに留意されたい。そのような場合、本開示においてＭＯＳトランジスタのゲート端子について言及する場合、本開示はまたＢＪＴのベース端子を言及しているものと理解される。同様に、本開示においてＭＯＳトランジスタのソース端子またはドレイン端子について言及する場合、本開示はまたＢＪＴのエミッタ端子またはコレクタ端子を、それぞれ、言及しているものと理解される。
【００７１】
図７は、本開示に従ってクロック信号のデューティ・サイクルを調節するための例示的方法を示すフロー図である。ここでは図２のＤＣＣ回路４０に関して説明しているが、図７に示す技術は、図１ないし図４のデバイスまたはシステムにおいて実施できる。パルス発生器４２は、入力クロック信号の立ち下がりに応答してパルスを発生する（２２０）。電圧制御遅延ユニット４４は、制御電圧に基づいてパルスを遅延する（２２２）。エッジ調節回路４６は、遅延されたパルスに基づいて入力クロック信号の立ち下がりを調節して、出力クロック信号を生成する（２２４）。フィードバック経路４８は、出力クロック信号のデューティ・サイクルと望ましいデューティ・サイクルとの間の差に基づいて制御電圧を調節する（２２６）。
【００７２】
図８は、位相がアライメントされデューティ・サイクルが補正されたクロック信号を生成するための例示的な方法を示すフロー図である。一例として、図８に示される技術は、図１と関連して説明したクロック・シンセサイザ・システム１０において実施され得る。ＰＬＬフォワード回路パス１２は、基準クロック信号およびフィードバック・クロック信号に基づいて中間クロック信号を発生する（２３０）。デューティ・サイクル補正回路１４は、中間クロック信号の立ち下がりを調節して、出力クロック信号を生成する（２３２）。フィードバック・パスは、出力クロック信号を、フィードバック・クロック信号として、フェーズロックされたループのフォワード回路パスへ印加する（２３４）。
【００７３】
図９は、位相がアライメントされデューティ・サイクルが補正されたクロック信号を生成するための例示的な方法を示すフロー図である。一例として、図８に示された技術は、図１と関連して説明したクロック・シンセサイザ・システム１０において実施され得る。ＰＬＬフォワード回路パス１２は、基準クロック信号およびフィードバック・クロック信号に基づいて中間クロック信号を発生する（２４０）。デューティ・サイクル補正回路１４は、中間クロック信号の立ち下がりを調節して出力クロック信号を生成する（２４２）。周波数分割器１６は、出力クロック信号に基づいて、周波数分割された出力クロック信号を生成する（２４４）。フィードバック・パス２２は、周波数分割された出力クロック信号を、フィードバック・クロック信号として、フェーズロックされたループのフォワード回路パスへ印加する（２４６）。
【００７４】
本開示において説明した回路のコンポーネントは、個別のコンポーネントとして、また、１以上の集積デバイスとして、また、それらの任意の組み合わせとして、実現することができる。本開示において説明した回路のコンポーネントは、例えばＣＭＯＳ処理技術を含む広汎な処理技術のうちの任意のものを用いて、作ることができる。更に、ここで説明した回路は、遠隔通信の応用、一般的コンピューティングの応用、クロックの生成および分配のシステムを用いる任意の応用を含む様々な応用において用いることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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