(57)【要約】【課題】容量素子下層のコンタクトプラグの酸化を防止しつつ、メモリセルサイズを縮小できるようにする。【解決手段】半導体装置は、半導体基板１０１の上に形成された層間絶縁膜１０６及び１０９と、層間絶縁膜１０６及び１０９を貫通し、前記半導体基板１０１と接続する第１のコンタクトプラグ１１０と、層間絶縁膜１０６及び１０９の上に第１のコンタクトプラグ１１０を覆うように形成された絶縁性水素バリア膜１１１と、絶縁性水素バリア膜１１１を貫通し、第１のコンタクトプラグ１１０と接続する第２のコンタクトプラグ１１２と、絶縁性水素バリア膜１１１の上に第２のコンタクトプラグ１１２と接続され且つ第２のコンタクトプラグ１１２を覆うように、形成された酸素バリア膜１１３と、酸素バリア膜１１３の上に形成された容量素子１１７とを備えている。第２のコンタクトプラグ１１２は、その径が第１のコンタクトプラグ１１０の径よりも小さい。【選択図】図１
2010141143.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記半導体基板と接続する第１のコンタクトプラグと、
前記層間絶縁膜の上に前記第１のコンタクトプラグを覆うように形成された絶縁性水素バリア膜と、
前記絶縁性水素バリア膜を貫通し、前記第１のコンタクトプラグと接続する第２のコンタクトプラグと、
前記絶縁性水素バリア膜の上に、前記第２のコンタクトプラグと接続され且つ前記第２のコンタクトプラグを覆うように形成された酸素バリア膜と、
前記酸素バリア膜の上に形成された容量素子とを備え、
前記第２のコンタクトプラグは、その径が前記第１のコンタクトプラグの径よりも小さいことを特徴とする半導体装置。
【請求項２】
前記絶縁性水素バリア膜は、前記層間絶縁膜よりも薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記半導体基板の接続する第１のコンタクトプラグと、
前記第１の層間絶縁膜の上に前記第１のコンタクトプラグと接続するように形成された導電膜と、
前記第１の層間絶縁膜の上に前記導電膜を覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記導電膜と接続する第２のコンタクトプラグと、
前記第２の層間絶縁膜の上に、前記第２のコンタクトプラグと接続され且つ前記第２のコンタクトプラグを覆うように形成された酸素バリア膜と、
前記酸素バリア膜の上に形成された容量素子とを備え、
前記第２のコンタクトプラグは、その径が前記第１のコンタクトプラグの径よりも小さいことを特徴とする半導体装置。
【請求項４】
半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記半導体基板と接続する第１のコンタクトプラグと、
前記第１の層間絶縁膜の上に前記第１のコンタクトプラグと接続するように形成された導電膜と、
前記第１の層間絶縁膜の上に前記導電膜を覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記導電膜と接続する第２のコンタクトプラグと、
前記第２の層間絶縁膜の上に、前記第２のコンタクトプラグと接続され且つ前記第２のコンタクトプラグを覆うように形成された酸素バリア膜と、
前記酸素バリア膜の上に形成された容量素子とを備え、
前記第１のコンタクトプラグは、前記酸素バリア膜における面内の中心位置と異なる位置に設けられ、前記第２のコンタクトプラグは、前記酸素バリア膜における面内の中心位置に設けられていることを特徴とする半導体装置。
【請求項５】
前記第２のコンタクトプラグは、その径が前記第１のコンタクトプラグの径よりも小さいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の層間絶縁膜における前記導電膜の上側部分の膜厚は、前記第１の層間絶縁膜における前記半導体基板の上側部分の膜厚よりも薄いことを特徴とする請求項３又は４に記載の半導体装置。
【請求項７】
前記第２の層間絶縁膜は、絶縁性水素バリア膜であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項８】
前記第２の層間絶縁膜は、前記導電膜と同一の層において前記導電膜を除く部分に形成された酸化シリコンからなる絶縁膜と、前記導電膜と前記絶縁膜とを覆うように形成された絶縁性水素バリア膜とからなることを特徴とする請求項３又は４に記載の半導体装置。
【請求項９】
前記絶縁性水素バリア膜は、チタンアルミオキサイド又は窒化シリコン膜からなることを特徴とする請求項１、７及び８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記第２のコンタクトプラグのアスペクト比の値は、１以下であることを特徴とする請求項１、３及び５のうちのいずれか１項に記載の半導体装置。
【請求項１１】
前記導電膜は、前記容量素子よりも下層に配置されるビット線と同一の膜により形成されていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項１２】
前記容量素子は、下部電極、該下部電極の上に形成された容量絶縁膜及び該容量絶縁膜の上に形成された上部電極からなることを特徴とする請求項１、３及び４のうちいずれか１項に記載の半導体装置。
【請求項１３】
前記容量絶縁膜は、強誘電体からなることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
半導体基板の上に層間絶縁膜を形成する工程（ａ）と、
前記層間絶縁膜を貫通し、前記半導体基板と接続する第１のコンタクトプラグを形成する工程（ｂ）と、
前記層間絶縁膜の上に前記第１のコンタクトプラグを覆うように絶縁性水素バリア膜を形成する工程（ｃ）と、
前記絶縁性水素バリア膜を貫通し、前記第１のコンタクトプラグと接続する第２のコンタクトプラグを形成する工程（ｄ）と、
前記絶縁性水素バリア膜の上に、前記第２のコンタクトプラグと接続し且つ前記第２のコンタクトプラグを覆うように酸素バリア膜を形成する工程（ｅ）と、
前記酸素バリア膜の上に、下層より順に下部電極、容量絶縁膜及び上部電極を形成して、前記下部電極、容量絶縁膜及び上部電極から容量素子を形成する工程（ｆ）とを備え、
前記工程（ｄ）において、前記第２のコンタクトプラグの径を前記第１のコンタクトプラグの径よりも小さく形成することを特徴とする半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）において、前記絶縁性水素バリア膜は、前記層間絶縁膜よりも薄く形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、
前記第１の層間絶縁膜を貫通し、前記半導体基板と接続する第１のコンタクトプラグを形成する工程（ｂ）と、
前記第１の層間絶縁膜の上に、前記第１のコンタクトプラグと接続し且つ前記第１のコンタクトプラグを覆うように導電膜を形成する工程（ｃ）と、
前記第１の層間絶縁膜の上に前記導電膜を覆うように第２の層間絶縁膜を形成する工程（ｄ）と、
前記第２の層間絶縁膜を貫通し、前記導電膜と接続する第２のコンタクトプラグを形成する工程（ｅ）と、
前記第２の層間絶縁膜の上に、前記第２のコンタクトプラグと接続し且つ前記第２のコンタクトプラグを覆うように酸素バリア膜を形成する工程（ｆ）と、
前記酸素バリア膜の上に、下層より順に下部電極、容量絶縁膜及び上部電極を形成して、前記下部電極、容量絶縁膜及び上部電極から容量素子を形成する工程（ｇ）とを備え、
前記工程（ｅ）において、前記第２のコンタクトプラグの径を前記第１のコンタクトプラグの径よりも小さく形成することを特徴とする半導体装置の製造方法。
【請求項１７】
前記工程（ｄ）において、第２の層間絶縁膜における前記導電膜の上側部分の膜厚は、前記第１の層間絶縁膜における前記半導体基板の上側部分の膜厚よりも薄く形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｄ）は、
前記導電膜の上に酸化シリコンからなる絶縁膜を成膜した後、化学機械研磨法を用いて前記導電膜が露出するまで前記絶縁膜を研磨して前記絶縁膜を平坦化する工程と、
前記導電膜を含む前記絶縁膜の上に、絶縁性水素バリア膜を形成する工程とを含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｃ）において、前記導電膜と共に、前記容量素子よりも下層に配置されるビット線を形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項２０】
半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、
前記第１の層間絶縁膜を貫通し、前記半導体基板と接続する第１のコンタクトプラグを形成する工程（ｂ）と、
前記第１の層間絶縁膜の上に、前記第１のコンタクトプラグと接続し且つ前記第１のコンタクトプラグを覆うように導電膜を形成する工程（ｃ）と、
前記第１の層間絶縁膜の上に前記導電膜を覆うように第２の層間絶縁膜を形成する工程（ｄ）と、
前記第２の層間絶縁膜を貫通し、前記導電膜と接続する第２のコンタクトプラグを形成する工程（ｅ）と、
前記第２の層間絶縁膜の上に、前記第２のコンタクトプラグと接続し且つ前記第２のコンタクトプラグを覆うように酸素バリア膜を形成する工程（ｆ）と、
前記酸素バリア膜の上に、下層より順に下部電極、容量絶縁膜及び上部電極を形成して、前記下部電極、容量絶縁膜及び上部電極から容量素子を形成する工程（ｇ）とを備え、
前記工程（ｆ）において、前記第１のコンタクトプラグが前記酸素バリア膜における面内の中心位置と異なる位置に配置され且つ前記第２のコンタクトプラグが前記酸素バリア膜における面内の中心位置に配置されるように、前記酸素バリア膜を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
前記工程（ｅ）において、前記第２のコンタクトプラグの径は、前記第１のコンタクトプラグの径よりも小さく形成することを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記工程（ｄ）において、第２の層間絶縁膜における前記導電膜の上側部分の膜厚は、前記第１の層間絶縁膜における前記半導体基板の上側部分の膜厚よりも薄く形成することを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２３】
前記工程（ｄ）は、
前記導電膜の上に酸化シリコンからなる絶縁膜を成膜した後、化学機械研磨法を用いて前記導電膜が露出するまで前記絶縁膜を研磨して前記絶縁膜を平坦化する工程と、
前記導電膜を含む前記絶縁膜の上に、絶縁性水素バリア膜を形成する工程とを含むことを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２４】
前記工程（ｃ）において、前記導電膜と共に、前記容量素子よりも下層に配置されるビット線を形成することを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２５】
前記第２の層間絶縁膜は絶縁性水素バリア膜により形成することを特徴とする請求項１６又は２０に記載の半導体装置の製造方法。
【請求項２６】
前記絶縁性水素バリア膜は、チタンアルミオキサイド又は窒化シリコン膜であることを特徴とする請求項１４、１８、２３及び２５のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２７】
前記第２のコンタクトプラグのアスペクト比の値は１以下であることを特徴とする請求項１４、１６及び２０のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、コンタクトプラグの上に容量素子を有するスタック型構造の誘電体メモリ素子を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）装置又は強誘電体不揮発性メモリ（Ferroelectric Random Access Memory：ＦｅＲＡＭ)装置においては、容量絶縁膜である誘電体膜の特性を発現させるために、成膜後に高温の酸素雰囲気において熱処理をする必要があるが、コンタクトプラグの上に容量素子を有するスタック型構造の容量素子においては、この熱処理時にコンタクトプラグが酸化して、高抵抗化するという問題がある。
【０００３】
これに対して、従来、コンタクトプラグと容量素子の下部電極との間に酸素の透過を防止する酸素バリア膜を配置し、コンタクトプラグが酸化されることを防止する方法が用いられている。更に、酸素バリア性の向上及び膜剥がれの防止を目的に、酸素バリア膜として種々の膜又はそれらの積層膜がこれまでに検討されてきている。
【０００４】
従来、図１２に示すような酸素バリア性の向上と膜剥がれの防止との両立が可能な構造が、例えば特許文献１に提示されている。
【０００５】
図１２（ａ）は従来の半導体装置の模式的な構成断面を示している。
【０００６】
図１２（ａ）において、半導体基板４０１に形成されたシャロウトレンチ分離（Shallow Trench Isolation : ＳＴＩ）領域４０２によって区画された素子の形成領域には、それぞれゲート絶縁膜４０３を介在させたゲート電極４０４と半導体基板４０１におけるゲート電極４０４の両側方の領域に形成された不純物拡散層４０５とからなるトランジスタが形成されている。
【０００７】
半導体基板４０１の上には、トランジスタを覆うように第１の層間絶縁膜４０６が形成されている。第１の層間絶縁膜の膜厚は０．５μｍである。
【０００８】
第１の層間絶縁膜４０６には、第１の層間絶縁膜４０６を貫通し不純物拡散層４０５と接続される第１のコンタクトプラグ４０７が形成されている。
【０００９】
第１の層間絶縁膜４０６の上には、第１のコンタクトプラグ４０７と接続する導電膜４０８が選択的に形成されている。導電膜４０８の膜厚は０．１μｍである。
【００１０】
導電膜４０８を含む第１の層間絶縁膜４０６の上には、第２の層間絶縁膜４０９が形成されている。第２の層間絶縁膜４０９における導電膜４０８の上側部分の膜厚は０．３μｍである。
【００１１】
また、第２の層間絶縁膜４０９には、第２の層間絶縁膜４０９を貫通し、導電膜４０８と接続される第２のコンタクトプラグ４１０が形成されている。
【００１２】
第２の層間絶縁膜４０９上における第２のコンタクトプラグ４１０とその周辺部分を覆うように、酸素バリア膜４１１が形成されている。酸素バリア膜４１１は、下層から順次形成されたチタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）及びチタン（Ｔｉ）により構成されている。
【００１３】
酸素バリア膜４１１の上には、下部電極４１２、強誘電体膜４１３及び上部電極４１４からなる強誘電体容量素子４１５が形成されている。また、強誘電体容量素子４１５を含む第２の層間絶縁膜４０９の上には、第３の層間絶縁膜４１６が形成されている。
【００１４】
前記のように、強誘電体膜４１３は成膜した状態においては良好な強誘電体特性を発現しないため、高温の酸素雰囲気において熱処理をする必要がある。従来の技術においては、酸素バリア膜４１１として、Ｔｉ／ＴｉＮ／Ｔｉの積層構造を用いることにより、熱処理時の酸素が破線の矢印で示した経路を通って第２のコンタクトプラグ４１０に到達して高抵抗化することを防止すると共に、酸素バリア膜４１１及び下部電極４１２の剥がれを防止している。
【特許文献１】特開２００２−２８０５２３号公報
【特許文献２】特開２０００−３４９２５２号公報
【特許文献３】特開２００２−１５１６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前記従来の半導体装置には図１２（ａ）〜（ｃ）に示す問題がある。
【００１６】
従来技術においては、前記の酸素バリア構造によって、強誘電体膜４１３を結晶化させるための前記熱処理時の酸素が破線の矢印の経路を通って第２のコンタクトプラグ４１０に到達することを防止しているが、図１２（ａ）の実線の矢印で示すように、強誘電体容量素子４１５と第３の層間絶縁膜４１６との界面を酸素が半導体基板４０１に向かって拡散した後、酸素バリア膜４１１における最下層のＴｉの側面から周囲を酸化しながら横方向に進行する。このＴｉの酸化が、第２のコンタクトプラグ４１０にまで進行すると、第２のコンタクトプラグ４１０の表面が酸化して高抵抗化する。
【００１７】
図１２（ａ）に示す、酸素バリア膜４１１における最下層のＴｉの側面から第２のコンタクトプラグ４１０までの距離Ｘとコンタクト歩留まりの関係を、図１２（ｃ）に示す。また、図１２（ｃ）では、酸素バリア膜の最下層がＴｉの場合と窒化チタンアルミニウム（ＴｉＡｌＮ）の場合とについてそれぞれ示している。
【００１８】
酸素バリア膜の最下層が従来例のＴｉの場合においては、距離Ｘが０．６０μｍよりも小さい場合にＴｉの側面からの酸化がコンタクトプラグに達し、高抵抗化が発生していることがわかる。また、酸素バリア膜の最下層がＴｉＡｌＮの場合においても、距離Ｘが０．３５μｍよりも小さい場合にＴｉＡｌＮの側面からの酸化がコンタクトプラグに達し、高抵抗化が発生していることがわかる。
【００１９】
そこで、歩留まりが高い強誘電体メモリ装置を作製するには、酸素バリア膜の最下層として従来例のＴｉを使用する場合には、距離Ｘを０．６０μｍ以上確保する必要がある。
【００２０】
図１２（ｂ）には、距離Ｘを０．６０μｍとした場合における従来の半導体装置の構造に対応する模式的な平面図と、各部の寸法を示す。距離Ｘは０．６０μｍ、酸素バリア膜の間隔は０．２４μｍ、第２のコンタクトプラグの寸法は０．２８μｍであることから、二点鎖線の枠で示したメモリセルサイズ（２トランジスタ−２容量素子型）は約５．９２μｍ２となる。
【００２１】
また、ゲート電極と第１のコンタクトプラグの間隔は０．１０μｍ以上必要であるが、図１２（ｂ）に示すメモリセルサイズでは、その間隔が０．１３μｍと大きく確保できている。つまり、メモリセルサイズは容量素子サイズで決定されていることになる。
【００２２】
そのため、メモリセルサイズを更に小さくするためには、距離Ｘを更に小さくする必要があるが、単純に縮小すると前記したようにコンタクト歩留まりが悪化してしまうという問題が発生する。
【００２３】
この問題を解決すべく、これまで種々の解決手法が検討されてきた。
【００２４】
例えば、酸素バリア膜の最下層のバリアメタル膜の側面に酸素透過防止膜となる窒化シリコンを形成する手法が、例えば特許文献２に提示されている。
【００２５】
しかし、この手法では、バリアメタル膜の側面に窒化シリコンを形成する際に、パターニングしたバリアメタル膜の上に窒化シリコンを成膜した後、化学機械研磨（Chemical Mechanical Polish：ＣＭＰ）法によりバリアメタル膜が露出するまで研磨する追加工程が必要である。このため、工程の増加によるコストアップ、ＣＭＰ時のパターン剥がれ及びスクラッチによる歩留りの悪化を招く。更に、下部電極によりバリアメタル膜の上面を完全に覆う必要があり、パターン合わせ時のずれを考慮してバリアメタル膜よりも下部電極を大きく形成しなければならず、セルサイズが大きくなる。
【００２６】
また、他の手法として、酸素バリア膜の最下層に酸化の進行が遅いＴｉＡｌＮを用いる方法が、例えば特許文献３に提示されている。
【００２７】
しかし、この手法では、図１２（ｃ）に示し、前記で説明したように、更にメモリセルサイズが小さくなりＴｉＡｌＮ膜端からコンタクトプラグまでの距離Ｘが０．３５μｍよりも小さくなると、酸素がコンタクトプラグに到達するため、Ｔｉを用いた場合と同様にコンタクトプラグが酸化する。
【００２８】
また、図１２（ａ）に示すような、図の中央の導電膜４０８を誘電体メモリの下置きビット線として用いる２トランジスタ−２容量素子型の誘電体メモリにおいて、図１２（ｂ）に示すように、ゲート電極とコンタクトプラグとのスペースは０．１０μｍ以上必要であり、ゲート電極の幅は０．３２μｍであるため、トランジスタの両側に設けられたコンタクトプラグ間の距離を０．５２μｍ以下にすることはできない。
【００２９】
この状態において、容量素子のサイズの縮小が更に進むと、メモリセルサイズは下地のトランジスタやコンタクトのレイアウトによって決定されるようになり、容量素子の中心から図の周縁部にずれた位置にコンタクトプラグを形成せざるを得なくなる。その場合、距離Ｘは図の周縁部に近い部分が最小となり、周縁部において側面からの酸化の進行が問題となる。
【００３０】
そこで、本発明は、前記従来の問題に鑑み、その目的は、容量素子の下層のコンタクトプラグの酸化を防止しつつ、メモリセルサイズの縮小が可能な半導体装置を得られるようにすることにある。
【課題を解決するための手段】
【００３１】
前記の目的を達成するために、本発明は、半導体装置をバリア膜側の第２のコンダクトプラグの径が、基板側の第１のコンダクトプラグの径よりも小さい構成とする。
【００３２】
具体的には、本発明の第１の半導体装置は、半導体基板の上に形成された層間絶縁膜と、該層間絶縁膜を貫通し、半導体基板と接続する第１のコンタクトプラグと、層間絶縁膜の上に第１のコンタクトプラグを覆うように形成された絶縁性水素バリア膜と、該絶縁性水素バリア膜を貫通し、第１のコンタクトプラグと接続する第２のコンタクトプラグと、絶縁性水素バリア膜の上に、第２のコンタクトプラグと接続され且つ該第２のコンタクトプラグを覆うように形成された酸素バリア膜と、該酸素バリア膜の上に形成された容量素子とを備え、第２のコンタクトプラグは、その径が第１のコンタクトプラグの径よりも小さいことを特徴とする。
【００３３】
本発明の第１の半導体装置によると、絶縁性水素バリア膜を貫通するように第２のコンタクトプラグが形成されており、コンタクトプラグを形成する際のＣＭＰ時の膜減り量及びエロージョン量を減らすことができるため、絶縁性水素バリア膜を薄く形成することができる。
【００３４】
これにより、第２のコンタクトプラグを第１のコンタクトプラグよりも容易に小さく形成できるので、酸素バリア膜の側面とコンタクトプラグとの距離を同一に保ったまま、メモリセルサイズを縮小することができる。
【００３５】
本発明の第１の半導体装置において、絶縁性水素バリア膜は、層間絶縁膜よりも薄いことが好ましい。
【００３６】
本発明の第２の半導体装置は、半導体基板の上に形成された第１の層間絶縁膜と、該第１の層間絶縁膜を貫通し、半導体基板と接続する第１のコンタクトプラグと、第１の層間絶縁膜の上に第１のコンタクトプラグと接続するように形成された導電膜と、第１の層間絶縁膜の上に導電膜を覆うように形成された第２の層間絶縁膜と、該第２の層間絶縁膜を貫通し、導電膜と接続する第２のコンタクトプラグと、第２の層間絶縁膜の上に、第２のコンタクトプラグと接続され且つ該第２のコンタクトプラグを覆うように形成された酸素バリア膜と、該酸素バリア膜の上に形成された容量素子とを備え、第２のコンタクトプラグの径が第１のコンタクトプラグの径よりも小さいことを特徴とする。
【００３７】
本発明の第２の半導体装置によると、第２のコンタクトプラグは、その径が第１のコンタクトプラグの径よりも小さいため、酸素バリア膜の側面とコンタクトプラグとの距離を同一に保ったまま、メモリセルサイズを縮小することができる。
【００３８】
本発明の第３の半導体装置は、半導体基板の上に形成された第１の層間絶縁膜と、該第１の層間絶縁膜を貫通し、半導体基板と接続する第１のコンタクトプラグと、第１の層間絶縁膜の上に第１のコンタクトプラグと接続するように形成された導電膜と、第１の層間絶縁膜の上に導電膜を覆うように形成された第２の層間絶縁膜と、該第２の層間絶縁膜を貫通し、導電膜と接続する第２のコンタクトプラグと、第２の層間絶縁膜の上に、第２のコンタクトプラグと接続され且つ該第２のコンタクトプラグを覆うように形成された酸素バリア膜と、該酸素バリア膜の上に形成された容量素子とを備え、第１のコンタクトプラグは、酸素バリア膜における面内の中心位置と異なる位置に設けられ、第２のコンタクトプラグは、酸素バリア膜における面内の中心位置に設けられていることを特徴とする。
【００３９】
本発明の第３の半導体装置によると、第１のコンタクトプラグを容量素子の中心位置と異なる位置に設けたとしても、第２のコンタクトプラグを酸素バリア膜の中心位置に設けることができるため、酸素バリア膜の側面とコンタクトプラグとの距離Ｘを大きく確保できる。このため、酸素バリア膜の側面とコンタクトプラグとの距離を同一に保ったまま、メモリセルサイズをより縮小することができる。
【００４０】
本発明の第３の半導体装置において、第２のコンタクトプラグは、その径が第１のコンタクトプラグの径よりも小さいことが好ましい。
【００４１】
本発明の第２の半導体装置及び第３の半導体装置において、第２の層間絶縁膜における導電膜の上側部分の膜厚は、第１の層間絶縁膜における半導体基板の上側部分の膜厚よりも薄いことが好ましい。
【００４２】
本発明の第２の半導体装置及び第３の半導体装置において、第２の層間絶縁膜は、絶縁性水素バリア膜であることが好ましい。
【００４３】
本発明の第２の半導体装置及び第３の半導体装置において、第２の層間絶縁膜は、導電膜と同一の層において導電膜を除く部分に形成された酸化シリコンからなる絶縁膜と、導電膜と酸化シリコンからなる絶縁膜とを覆うように形成された絶縁性水素バリア膜とからなることが好ましい。
【００４４】
本発明の第１の半導体装置、第２の半導体装置及び第３の半導体装置において、絶縁性水素バリア膜は、チタンアルミオキサイド又は窒化シリコン膜からなることが好ましい。
【００４５】
本発明の第１の半導体装置、第２の半導体装置及び第３の半導体装置において、第２のコンタクトプラグのアスペクト比の値は、１以下であることが好ましい。
【００４６】
本発明の第２の半導体装置及び第３の半導体装置において、導電膜は、容量素子よりも下層に配置されるビット線と同一の膜により形成されていることが好ましい。
【００４７】
本発明の第１の半導体装置、第２の半導体装置及び第３の半導体装置において、容量素子は、下部電極、該下部電極の上に形成された容量絶縁膜及び該容量絶縁膜の上に形成された上部電極からなることが好ましい。
【００４８】
本発明の第１の半導体装置、第２の半導体装置及び第３の半導体装置において、容量絶縁膜は、強誘電体からなることが好ましい。
【００４９】
本発明の第１の半導体装置の製造方法は、半導体基板の上に層間絶縁膜を形成する工程（ａ）と、層間絶縁膜を貫通し、半導体基板と接続する第１のコンタクトプラグを形成する工程（ｂ）と、層間絶縁膜の上に第１のコンタクトプラグを覆うように絶縁性水素バリア膜を形成する工程（ｃ）と、該絶縁性水素バリア膜を貫通し、第１のコンタクトプラグと接続する第２のコンタクトプラグを形成する工程（ｄ）と、絶縁性水素バリア膜の上に、第２のコンタクトプラグと接続し且つ該第２のコンタクトプラグを覆うように酸素バリア膜を形成する工程（ｅ）と、該酸素バリア膜の上に、下層より順に下部電極、容量絶縁膜及び上部電極を形成して、下部電極、容量絶縁膜及び上部電極から容量素子を形成する工程（ｆ）とを備え、工程（ｄ）において、第２のコンタクトプラグの径を第１のコンタクトプラグの径よりも小さく形成することを特徴とする。
【００５０】
本発明の第１の半導体装置の製造方法によると、絶縁性水素バリア膜に第２のコンタクトプラグが形成されており、コンタクトプラグを形成する際のＣＭＰ時の膜減り量やエロージョン量を減らすことができるため、絶縁性水素バリア膜を薄く形成することができる。これにより、第２のコンタクトプラグを第１のコンタクトプラグよりも容易に小さくでき、酸素バリアの側面とコンタクトプラグとの距離を同じに保ったまま、メモリセルサイズを縮小することができる。
【００５１】
本発明の第１の半導体装置の製造方法は、工程（ｃ）において、絶縁性水素バリア膜は、層間絶縁膜よりも薄く形成することが好ましい。
【００５２】
本発明の第２の半導体装置の製造方法は、半導体基板の上に、第１の層間絶縁膜を形成する工程（ａ）と、該第１の層間絶縁膜を貫通し、半導体基板と接続する第１のコンタクトプラグを形成する工程（ｂ）と、第１の層間絶縁膜の上に第１のコンタクトプラグと接続し且つ該第１のコンタクトプラグを覆うように導電膜を形成する工程（ｃ）と、第１の層間絶縁膜の上に導電膜を覆うように第２の層間絶縁膜を形成する工程（ｄ）と、該第２の層間絶縁膜を貫通し、導電膜と接続する第２のコンタクトプラグを形成する工程（ｅ）と、第２の層間絶縁膜の上に、第２のコンタクトプラグと接続し且つ該第２のコンタクトプラグを覆うように酸素バリア膜を形成する工程（ｆ）と、該酸素バリア膜の上に、下層より順に下部電極、容量絶縁膜及び上部電極を形成して、下部電極、容量絶縁膜及び上部電極から容量素子を形成する工程（ｇ）とを備え、工程（ｅ）において、第２のコンタクトプラグの径を第１のコンタクトプラグの径よりも小さく形成することを特徴とする。
【００５３】
本発明の第２の半導体装置の製造方法によると、第２のコンタクトプラグの径が第１のコンタクトプラグの径よりも小さいため、酸素バリア膜の側面とコンタクトプラグとの距離を同一に保ったまま、メモリセルサイズを縮小することができる。
【００５４】
本発明の第２の半導体装置の製造方法は、工程（ｄ）において、第２の層間絶縁膜における導電膜の上側部分の膜厚は、第１の層間絶縁膜における半導体基板の上側部分の膜厚よりも薄く形成することが好ましい。
【００５５】
本発明の第２の半導体装置の製造方法は、工程（ｄ）において、導電膜の上に酸化シリコンからなる絶縁膜を成膜した後、ＣＭＰ法を用いて導電膜が露出するまで酸化シリコンからなる絶縁膜を研磨して該絶縁膜を平坦化する工程と、導電膜を含む酸化シリコンからなる絶縁膜の上に、絶縁性水素バリア膜を形成する工程とを含むことが好ましい。
【００５６】
本発明の第２の半導体装置の製造方法は、工程（ｃ）において、導電膜と共に、容量素子より下層に配置されるビット線を形成することが好ましい。
【００５７】
本発明の第３の半導体装置の製造方法は、半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、該第１の層間絶縁膜を貫通し、半導体基板と接続する第１のコンタクトプラグを形成する工程（ｂ）と、第１の層間絶縁膜の上に、第１のコンタクトプラグと接続し且つ該第１のコンタクトプラグを覆うように導電膜を形成する工程（ｃ）と、第１の層間絶縁膜の上に導電膜を覆うように、第２の層間絶縁膜を形成する工程（ｄ）と、該第２の層間絶縁膜を貫通し、導電膜と接続する第２のコンタクトプラグを形成する工程（ｅ）と、第２の層間絶縁膜の上に、第２のコンタクトプラグと接続し且つ該第２のコンタクトプラグを覆うように酸素バリア膜を形成する工程（ｆ）と、該酸素バリア膜の上に、下層より順に下部電極、容量絶縁膜及び上部電極を形成して、下部電極、容量絶縁膜及び上部電極から容量素子を形成する工程（ｇ）とを備え、工程（ｆ）において、第１のコンタクトプラグが酸素バリア膜における面内の中心位置と異なる位置に配置され且つ第２のコンタクトプラグが酸素バリア膜における面内の中心位置に配置されるように、酸素バリア膜を形成することを特徴とする。
【００５８】
本発明の第３の半導体装置の製造方法によると、第１のコンタクトプラグを容量素子の中心位置と異なる位置に設けたとしても、第２のコンタクトプラグを酸素バリア膜の中心位置に設けることができるため、酸素バリア膜の側面とコンタクトプラグとの距離Ｘを大きく確保できる。このため、酸素バリア膜の側面とコンタクトプラグとの距離を同一に保ったまま、メモリセルサイズをより縮小することができる。
【００５９】
本発明の第３の半導体装置の製造方法は、工程（ｅ）において、第２のコンタクトプラグの径を第１のコンタクトプラグの径よりも小さく形成することが好ましい。
【００６０】
本発明の第３の半導体装置の製造方法は、工程（ｄ）において、第２の層間絶縁膜における導電膜の上側部分の膜厚は、第１の層間絶縁膜における半導体基板の上側部分の膜厚よりも薄く形成することが好ましい。
【００６１】
本発明の第３の半導体装置の製造方法は、工程（ｄ）において、導電膜の上に酸化シリコンからなる絶縁膜を成膜した後、ＣＭＰ法を用いて導電膜が露出するまで酸化シリコンからなる絶縁膜を研磨して該絶縁膜を平坦化する工程と、導電膜の上及び酸化シリコンからなる絶縁膜の上に、絶縁性水素バリア膜を形成する工程とを含むことが好ましい。
【００６２】
本発明の第３の半導体装置の製造方法は、工程（ｃ）において、導電膜と共に、容量素子よりも下層に配置されるビット線を形成することが好ましい。
【００６３】
本発明の第２及び第３の半導体装置の製造方法において、第２の層間絶縁膜は、絶縁性水素バリア膜により形成することが好ましい。
【００６４】
本発明の第１、第２及び第３の半導体装置の製造方法において、絶縁性水素バリア膜は、チタンアルミオキサイド又は窒化シリコン膜であることが好ましい。
【００６５】
本発明の第１、第２及び第３の半導体装置の製造方法において、第２のコンタクトプラグのアスペクト比の値が１以下であることが好ましい。
【発明の効果】
【００６６】
本発明に係る半導体装置及びその製造方法によると、コンタクトプラグ上に容量素子を有するスタック型構造の誘電体メモリにおいて、容量素子下層のコンタクトプラグの酸化を防止しつつ、メモリセルサイズの縮小が可能となる。
【発明を実施するための最良の形態】
【００６７】
以下、本発明の各実施形態について図面を参照しながら説明する。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について説明する。
【００６８】
図１（ａ）は本発明の第１の実施形態に係る半導体装置の断面構造を示している。
【００６９】
図１（ａ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０１には、各素子形成領域を区画するシャロウトレンチ分離（Shallow Trench Isolation：ＳＴＩ）領域１０２が形成されており、各素子の形成領域には、それぞれゲート絶縁膜１０３を介在させたゲート電極１０４と半導体基板１０１におけるゲート電極１０４の両側方の領域に形成されたソース領域又はドレイン領域として機能する不純物拡散層１０５とからなるトランジスタが形成されている。ゲート電極１０４の膜厚は、例えば０．２μｍである。
【００７０】
また、半導体基板１０１の上には、トランジスタを覆うように、膜厚が約０．５μｍの酸化シリコンからなる第１の層間絶縁膜１０６が形成されている。ここで、酸化シリコンには、ホウ素（Ｂ）及びリン（Ｐ）が添加されてなるいわゆるＢＰＳＧ(Boron-Phospho-Silicate Glass）や、高密度プラズマにより形成され、ホウ素やリンが添加されない、いわゆるＨＤＰ−ＮＳＧ（High Density Plasma-Non Silicate Glass）、又は酸化雰囲気にオゾン（Ｏ３）を用いたＯ３−ＮＳＧを用いるとよい。
【００７１】
第１の層間絶縁膜１０６におけるトランジスタの一方の不純物拡散層１０５の上には該不純物拡散層１０５と電気的に接続される第３のコンタクトプラグ１０７が形成されている。第３のコンタクトプラグ１０７には、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を用いるとよい。さらに、チタン（Ｔｉ）、ニッケル（Ｎｉ）若しくはコバルト（Ｃｏ）の珪化金属、又は銅（Ｃｕ）、さらにはドーピングされた多結晶シリコンを用いてもよい。
【００７２】
上面が平坦化された第１の層間絶縁膜１０６の上には、第３のコンタクトプラグ１０７と電気的に接続され、タングステン又は多結晶シリコンからなるビット配線１０８が選択的に形成されている。ビット配線１０８の膜厚は例えば１００ｎｍである。第１の層間絶縁膜１０６の上には、ビット配線１０８を覆うように第２の層間絶縁膜１０９が形成されている。第２の層間絶縁膜１０９は例えば酸化シリコンからなり、第２の層間絶縁膜１０９のビット配線１０８の上側部分の膜厚は例えば２００ｎｍである。
【００７３】
また、第２の層間絶縁膜１０９と第１の層間絶縁膜１０６との積層膜を貫通し、トランジスタの他方の拡散層と電気的に接続する第１のコンタクトプラグ１１０が形成されている。
【００７４】
第１のコンタクトプラグ１１０を含む第２の層間絶縁膜１０９の上には、膜厚が約０．２μｍの絶縁性水素バリア膜１１１が形成されている。ここで、絶縁性水素バリア膜には、スパッタ法により成膜されたチタンアルミオキサイド（ＴｉＡｌＯ）又はプラズマ化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法若しくは熱ＣＶＤ法により成膜された窒化シリコン膜（ＳｉＮ）を用いるとよい。
【００７５】
この絶縁性水素バリア膜により、容量素子の形成後に配線の形成工程等で発生する水素が容量素子の下方から浸入し、誘電体膜を還元して劣化させることを防止することができる。
【００７６】
絶縁性水素バリア膜１１１には、該絶縁性水素バリア膜１１１を貫通して第１のコンタクトプラグ１１０と電気的に接続された第２のコンタクトプラグ１１２が形成されている。なお、第２のコンタクトプラグ１１２には、前述の第３のコンタクトプラグ１０７又は第１のコンタクトプラグ１１０に用いた材料と同一の材料を用いるとよい。本実施形態においては、第２のコンタクトプラグ１１２の平面積は第１のコンタクトプラグ１１０の平面積よりも小さく、第１のコンタクトプラグ１１０と少なくとも接続されていることを特徴とする。
【００７７】
上面が平坦化された絶縁性水素バリア膜１１１の上には、第２のコンタクトプラグ１１２とそれぞれ電気的に接続され、且つ、第２のコンタクトプラグ１１２とその周辺部分を覆う酸素バリア膜１１３が形成されている。酸素バリア膜１１３は、Ｔｉ／ＴｉＮ／Ｔｉからなる積層膜である。最下層のＴｉは、第２のコンタクトプラグ１１２上での応力集中を緩和する役割を果たしている。また、ＴｉＮは第２のコンタクトプラグ１１２の材料が誘電体膜に拡散することを抑制する及び第２のコンタクトプラグ１１２に酸素が拡散することを防止するだけでなく、第２のコンタクトプラグ１１２上の領域における下部電極１１４の浮き上がりを抑制する役割を果たしている。また、最上層のＴｉは、下部電極１１４との密着性向上の役割を果たしている。また、酸素バリア膜１１３には、例えば窒化チタンアルミニウム（ＴｉＡｌＮ）、酸窒化チタンアルミニウム（ＴｉＡｌＯＮ）、窒化チタン（ＴｉＮ）、酸化イリジウム（ＩｒＯｘ）、イリジウム（Ｉｒ）、酸化ルテニウム（ＲｕＯｘ）、ルテニウム（Ｒｕ）又はチタン（Ｔｉ）を用いてもよい。また、これらのうちの少なくとも２つからなる積層構造を用いてもよい。ここで、酸化イリジウム及び酸化ルテニウムの一般式におけるｘは正の実数である。
【００７８】
酸素バリア膜１１３の上には、例えば貴金属膜又は該貴金属の導電性を有する酸化物、窒化物若しくは酸窒化物からなる下部電極１１４が形成されている。下部電極１１４には、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）又はこれらの導電性を有する酸化物、窒化物若しくは酸窒化物を用いるとよい。また、これらのうちの少なくとも２つからなる積層構造としてもよい。
【００７９】
下部電極１１４の上には、例えば膜厚が０．０７μｍの容量絶縁膜１１５が形成されている。容量絶縁膜１１５において、強誘電体であるチタン酸バリウムストロンチウム（ＢａｘＳｒ１−ｘＴｉＯ３)（但し、ｘは０≦ｘ≦１である。以下、ＢＳＴと呼ぶ。）系誘電体や、ジルコニウムチタン酸鉛（Ｐｂ（ＺｒｘＴｉ１−ｘ)Ｏ３）（但し、ｘは０≦ｘ≦１である。以下、ＰＺＴと呼ぶ。）若しくはジルコニウムチタン酸鉛ランタン（ＰｂｙＬａ１−ｙ（ＺｒｘＴｉ１−ｘ)Ｏ３）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。）等の鉛を含むペロブスカイト系誘電体、又はタンタル酸ストロンチウムビスマス（Ｓｒ１−ｙＢｉ２＋ｘＴａ２Ｏ９）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。以下、ＳＢＴと呼ぶ。）若しくはチタン酸ビスマスランタン（Ｂｉ４−ｘＬａｘＴｉ２Ｏ１２）（但し、ｘは０≦ｘ≦１である。）等のビスマスを含むペロブスカイト系誘電体を用いることにより、不揮発性メモリ装置を作製することができる。
【００８０】
また、強誘電体からなる容量絶縁膜１１５には、一般式がＡＢＯ３（但し、ＡとＢとは異なる元素である。）で表わされるペロブスカイト構造を有する化合物を用いることができる。
【００８１】
ここで、元素Ａは、例えば、鉛（Ｐｂ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、ランタン（Ｌａ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、マグネシウム（Ｍｇ）及びビスマス（Ｂｉ）からなる群より選択される少なくとも１つであり、元素Ｂは、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）及びモリブデン（Ｍｏ）からなる群より選択される少なくとも１つである。
【００８２】
また、容量絶縁膜１１５は、単層の強誘電体膜に限定されず、組成が異なる複数の強誘電体膜を用いてもよく、さらには、異なる組成を傾斜させる構成としてもよい。
【００８３】
また、容量絶縁膜１１５は、強誘電体には限定されず、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、五酸化ニオブ（Ｎｂ２Ｏ５）、五酸化タンタル（Ｔａ２Ｏ５）又は酸化アルミニウム（Ａｌ２Ｏ３）等を用いてもよい。
【００８４】
容量絶縁膜１１５の上には、上部電極１１６が形成されている。上部電極１１６には、例えば貴金属又は該貴金属の導電性を有する酸化物、窒化物若しくは酸窒化物を用いるとよい。また、具体的に、上部電極１１６には、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）又はこれらの導電性を有する酸化物、窒化物若しくは酸窒化物を用いるとよい。
【００８５】
絶縁性水素バリア膜１１１と容量素子１１７の上には、第３の層間絶縁膜１１８が形成されている。
【００８６】
以下に、上記の構造を有する半導体装置の製造方法について説明する。
【００８７】
図２（ａ）〜（ｆ）、図３（ａ）〜（ｆ）及び図４（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示している。
【００８８】
まず、図２（ａ）に示すように、半導体基板１０１の上部に、複数の素子形成領域を区画するＳＴＩ領域１０２を選択的に形成する。続いて、各素子の形成領域に、例えば酸化シリコン又は酸窒化シリコンからなる膜厚が約３ｎｍのゲート絶縁膜１０３と、多結晶シリコン、金属又は金属珪化物を含み膜厚が約２００ｎｍのゲート電極１０４とを順次形成する。続いて、ゲート電極１０４をマスクとして不純物イオンをイオン注入してソース領域又はドレイン領域である不純物拡散層１０５を形成することにより、トランジスタをそれぞれ形成する。
【００８９】
次に、図２（ｂ）に示すように、ＣＶＤ法により、膜厚が約１．０μｍのＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ３−ＮＳＧ等からなる絶縁膜を成膜し、その後、ＣＭＰ法を用いて、成膜した絶縁膜の表面を平坦化することにより、膜厚が０．５μｍの第１の層間絶縁膜１０６を形成する。
【００９０】
次に、図２（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１０６に各トランジスタの一方の不純物拡散層１０５を露出する第３のコンタクトホール１１９を形成する。第３のコンタクトホール１１９の径は０．２８μｍである。
【００９１】
次に、図２（ｄ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第１の層間絶縁膜１０６の上に、第３のコンタクトホール１１９が充填されるように、コンタクトプラグ形成膜（図示せず）を成膜する。コンタクトプラグ形成膜には、タングステン等の金属、窒化チタン等の窒化金属、珪化チタン等の珪化金属、銅、又は多結晶シリコンを用いるとよい。また、コンタクトプラグ形成膜を成膜する前に、第３のコンタクトホール１１９の内側に、例えば半導体基板１０１側から順次積層されたチタン及び窒化チタンの積層膜、又はタンタル及び窒化タンタルの積層膜からなる密着層を形成してもよい。この成膜されたコンタクトプラグ形成膜に対して、第１の層間絶縁膜１０６が露出するまでＣＭＰ処理を行うことにより、コンタクトプラグ形成膜からなり、各トランジスタの一方の不純物拡散層１０５と電気的に接続される第３のコンタクトプラグ１０７を形成する。
【００９２】
次に、図２（ｅ）に示すように、スパッタ法、ＣＶＤ法又は減圧ＣＶＤ（Low Pressure-ＣＶＤ：ＬＰ−ＣＶＤ）法により、第１の層間絶縁膜１０６の上に、例えばタングステン又は多結晶シリコンからなるビット配線形成膜１０８Ａを形成する。
【００９３】
次に、図２（ｆ）に示すように、リソグラフィ法及びエッチング法により、ビット配線形成膜１０８Ａが第３のコンタクトプラグ１０７と接続するようにパターニングをして、ビット配線形成膜１０８Ａからビット配線１０８を形成する。このとき、ビット配線１０８がタングステンからなる場合には、例えば塩素系ガス及びフッ素系ガスを混合したエッチングガスを用いるとよく、ビット配線１０８が多結晶シリコンからなる場合には、フッ素系ガスを用いるとよい。また、ビット配線１０８にタングステンを用いる場合には、タングステン膜を形成する前に、半導体基板１０１側から順次積層された例えばチタンと窒化チタンとの積層膜からなる密着層を形成してもよい。また、ビット配線１０８の膜厚は、例えば１００ｎｍである。
【００９４】
次に、図３（ａ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１０６の上に、各ビット配線１０８を覆うように、膜厚が約５００ｎｍのＢＰＳＧ等からなる第２の層間絶縁膜１０９を成膜する。その後、ＣＭＰ処理を行って、第２の層間絶縁膜１０９の表面を平坦化する。なお、第２の層間絶縁膜１０９におけるビット配線１０８の上側部分の膜厚は、例えば２００ｎｍである。
【００９５】
次に、図３（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１０６と第２の層間絶縁膜１０９との積層膜に各トランジスタの第３のコンタクトプラグ１０７と接続された不純物拡散層１０５と異なる他方の不純物拡散層１０５を露出する第１のコンタクトホール１２０を形成する。第１のコンタクトホール１２０の径は０．２８μｍである。
【００９６】
次に、図３（ｃ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第２の層間絶縁膜１０９の上に、第１のコンタクトホール１２０が充填されるように、コンタクトプラグ形成膜（図示せず）を成膜する。コンタクトプラグ形成膜には、前述したように、タングステン等の金属、窒化チタン等の窒化金属、珪化チタン等の珪化金属、銅又は多結晶シリコンを用いるとよい。また、コンタクトプラグ形成膜を成膜する前に、第１のコンタクトホール１２０内に、例えば半導体基板１０１側から順次積層されたチタン及び窒化チタンの積層膜、又はタンタル及び窒化タンタルの積層膜からなる密着層を形成してもよい。この成膜されたコンタクトプラグ形成膜に対して、第２の層間絶縁膜１０９が露出するまでＣＭＰ処理を行うことにより、コンタクトプラグ形成膜からなり、不純物拡散層１０５と電気的に接続される第１のコンタクトプラグ１１０を形成する。
【００９７】
次に、図３（ｄ）に示すように、第１のコンタクトプラグ１１０を含む第２の層間絶縁膜１０９の上に、膜厚が０．１５μｍの絶縁性水素バリア膜１１１を形成する。この絶縁性水素バリア膜は、スパッタ法によりＴｉＡｌＯを成膜するか又はプラズマＣＶＤ法若しくは熱ＣＶＤ法によりＳｉ３Ｎ４膜を成膜すればよい。
【００９８】
このように、容量素子の下側に絶縁性水素バリア膜を設けると、容量素子の形成後に配線の形成工程等で発生する水素が容量素子の下方から浸入し、誘電体膜を還元劣化させることを防止できる。
【００９９】
次に、図３（ｅ）に示すように、リソグラフィ法及びドライエッチング法により、絶縁性水素バリア膜１１１に、第１のコンタクトプラグ１１０の上面を露出する第２のコンタクトホール１２１を形成する。第２のコンタクトホールの径は、例えば０．１６μｍであり、図３（ｂ）で径０．２８μｍに形成した第１のコンタクトホール１２０よりも小さく、少なくとも第１のコンタクトプラグ１１０と接続するように形成する。更には、第１のコンタクトプラグ１１０の上面内に位置することが好ましい。
【０１００】
次に、図３（ｆ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、絶縁性水素バリア膜１１１の上に、第２のコンタクトホール１２１が充填されるように、第２のコンタクトプラグ形成膜１１２Ａを成膜する。ここで、第２のコンタクトプラグ形成膜１１２Ａは、第３のコンタクトプラグ１０７又は第１のコンタクトプラグ１１０と同一の材料でよい。また、コンタクトプラグ形成膜を成膜する前に、第２のコンタクトホール１２１の内側に、窒化チタン及びチタンの積層膜又は窒化タンタル及びタンタルの積層膜からなる密着層を形成してもよい。
【０１０１】
次に、図４（ａ）に示すように、第２のコンタクトプラグ形成膜１１２Ａに対して、下地膜である絶縁性水素バリア膜１１１が露出するまでＣＭＰ処理を行い、第２のコンタクトプラグ１１２を形成する。ここで、下地膜が酸化シリコン膜である場合（Ａ）と、絶縁性水素バリア膜である場合（Ｂ）との、ＣＭＰ後の形状を示す。酸化シリコン膜は比較のために例示している。また、コンタクトプラグを複数描画するために、これまでの図面に対して、倍率を縮小し、第１のコンタクトプラグ１１０と第２のコンタクトプラグ１１２以外は省略する。また、わかりやすいように、ＣＭＰを行う前の下地膜の表面を基準線（図中の二点鎖線）に揃えて描画する。
【０１０２】
下地膜が絶縁性水素バリア膜の場合には、下地膜が酸化シリコン膜の場合と比較して、膜減り量（Ｉ）やエロージョン量（II）が小さく、その結果、例えば酸化シリコン膜の場合は、膜厚が３００ｎｍ必要なのに対し、絶縁性水素バリア膜の場合には、１５０ｎｍと薄くすることができる。ＣＭＰでは、スラリ中に含まれる酸化剤により、膜を酸化させる化学的な作用と、研磨剤により物理的に酸化させた膜を除去する作用を併用しており、下地膜が絶縁性水素バリア膜の場合には、その緻密性と安定性により酸化しにくいため、酸化シリコンに比べて研磨レートが非常に遅くなり、このような差が発生する。また、研磨後にはウェハのパーティクル、スラリ又は他の汚染物質を除去する目的で、フッ化水素酸（ＨＦ）による洗浄が行われる。このとき、酸化シリコンはＨＦによりエッチングされるのに対し、絶縁性水素バリア膜はウェットエッチされないため、必要な膜厚差は更に大きくなる。
【０１０３】
次に、図４（ｂ）に示すように、例えば、スパッタ法、ＣＶＤ法又は有機金属気相堆積(Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、絶縁性水素バリア膜１１１の上の全面に、膜厚が２５０ｎｍで第２のコンタクトプラグ１１２の酸化を防止する酸素バリア形成膜１１３Ａを成膜する。酸素バリア膜１１３は、Ｔｉ／ＴｉＮ／Ｔｉの積層膜からなる。
【０１０４】
次に、スパッタ法により、酸素バリア形成膜１１３Ａの上に、白金若しくはイリジウム等の貴金属又は該貴金属の導電性を有する酸化物、窒化物若しくは酸窒化物からなり、膜厚が約１００ｎｍの下部電極形成膜１１４Ａを成膜する。
【０１０５】
次に、有機金属化合物堆積（Metal Organic Deposition：ＭＯＤ）法、スパッタ法又はＭＯＣＶＤ法等により、下部電極形成膜１１４Ａ上に、例えば強誘電体からなり、膜厚が７０ｎｍの容量絶縁膜形成膜１１５Ａを成膜する。容量絶縁膜形成膜１１５Ａには、ＢＳＴ、ＰＺＴ又はＳＢＴ等の強誘電体材料を用いるとよい。
【０１０６】
次に、スパッタ法により、下部電極形成膜１１４Ａの成膜条件と同等の成膜条件で、膜厚が６０ｎｍの上部電極形成膜１１６Ａを成膜する。
【０１０７】
次に、図４（ｃ）に示すように、リソグラフィ法と、塩素系ガス及びフッ素系ガスの混合ガスを用いたドライエッチング法とにより、酸素バリア形成膜１１３Ａ、下部電極形成膜１１４Ａ、容量絶縁膜形成膜１１５Ａ及び上部電極形成膜１１６Ａをパターニングし、それぞれ酸素バリア膜１１３、下部電極１１４、容量絶縁膜１１５及び上部電極１１６を形成する。これにより、下部電極１１４、容量絶縁膜１１５及び上部電極１１６からなる容量素子１１７が形成される。
【０１０８】
なお、この例では、酸素バリア膜１１３、下部電極１１４、容量絶縁膜１１５及び上部電極１１６を一度にエッチングしたが、酸素バリア膜１１３と下部電極１１４とをエッチングする工程と、容量絶縁膜１１５と上部電極１１６とをエッチングする工程とに分けても構わない。
【０１０９】
次に、図４（ｄ）に示すように、ＣＶＤ法により、絶縁性水素バリア膜１１１の上に、容量素子１１７を覆うように、ＢＰＳＧ等からなる第３の層間絶縁膜１１８を例えば１．０μｍの膜厚で成膜する。その後、ＣＭＰ法により、成膜した第３の層間絶縁膜１１８の表面を平坦化する。平坦化後の第３の層間絶縁膜１１８における容量素子１１７上の膜厚は１００ｎｍ〜３００ｎｍが望ましい。
【０１１０】
続いて、容量絶縁膜１１５を結晶化すると共に膜質を向上するために、高温で且つ酸素雰囲気下において熱処理を行う。なお、この熱処理は、炉を用いるアニールでも良く、急速加熱処理（Rapid Thermal Anneal：ＲＴＡ）であってもよい。加熱温度は６００℃以上且つ８５０℃以下であることが好ましい。
【０１１１】
以降、図示しないが、第３の層間絶縁膜１１８、絶縁性水素バリア膜１１１、第２の層間絶縁膜１０９及び第１の層間絶縁膜１０６からなる積層膜に、他の不純物拡散層１０５と接続するコンタクトプラグを形成し、その後、一般的なアルミニウム（Ａｌ）や銅（Ｃｕ）からなる配線を形成する。
【０１１２】
一般に、コンタクトプラグを形成する層間絶縁膜が厚い、つまりアスペクト比の値が大きい場合には、エッチングガスがホール内部に入りにくくなり、ホールの途中でエッチングが止まる、いわゆるエッチストップが発生しやすい。また、コンタクトホールが深い場合には、プラグ形成膜をホール内に十分に埋め込めず、導通不良が発生しやすい。しかし、本実施形態では、前述したように、第２のコンタクトプラグ１１２を形成する層間絶縁膜に、絶縁性水素バリア膜１１１を用いることにより、第２のコンタクトプラグ１１２を形成する層間絶縁膜を薄くすることができる。本実施形態では、第１のコンタクトプラグ１１０を形成する第１の層間絶縁膜１０６の膜厚は、０．８μｍであるのに対して、第２のコンタクトプラグ１１２を形成する絶縁性水素バリア膜１１１の膜厚は０．１５μｍである。その結果、第２のコンタクトプラグ１１２を第１のコンタクトプラグ１１０より小さく形成することができ、その分だけ、メモリセルサイズを小さくすることができる。
【０１１３】
図１（ｂ）には、本実施形態における平面図及び各部の寸法を示す。ここで、従来例に対して、第２のコンタクトプラグ１１２の径を第１のコンタクトプラグ１１０の径よりも小さく形成することによりメモリセルサイズを小さくすることができることを説明する。
【０１１４】
図１（ｂ）に示すように、第２のコンタクトプラグ１１２の径を０．１６μｍで形成した場合に、酸素バリア膜１１３の側面と第２のコンタクトプラグ１１２との必要な距離は、従来例と同一である。このため、コンタクトプラグを小さくした分だけメモリセルを小さくすることができる。本実施形態においては、メモリセルサイズは５．１２μｍ２であり、従来例に対して、その８６％程度に縮小することができる。
【０１１５】
また、第２のコンタクトプラグ１１２とゲート電極１０４との距離、第１のコンタクトプラグ１１０とゲート電極１０４との距離は０．１０μｍであり、容量素子のサイズが更に小さくなると、第２のコンタクトプラグ１１２は酸素バリア膜１１３の中心位置に設けることができなくなる。
【０１１６】
本実施形態において、絶縁性水素バリア膜１１１を第１の層間絶縁膜１０６と第２の層間絶縁膜１０９からなる積層膜に対して薄く形成することにより、第２のコンタクトプラグ１１２を小さく形成することができる。ここで、第２のコンタクトプラグ１１２のアスペクト比の値は１以下にすることが好ましい。このようにすることにより、第２のコンタクトプラグ１１２を容易に小さく形成することができる。本実施形態において、第２のコンタクトプラグ１１２の径は０．１６μｍであり、高さは０．１５μｍであり、アスペクト比の値は１以下である。このため、第２のコンタクトプラグ１１２を第１のコンタクトプラグ１１０よりも容易に小さく形成することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について説明する。
【０１１７】
図５（ａ）は本発明の第２の実施形態に係る半導体装置の断面構造を示している。
【０１１８】
図５（ａ）において、半導体基板１０１から第１の層間絶縁膜１０６までの層の構造は、第１の実施形態に係る半導体基板１０１から第１の層間絶縁膜１０６までの層の構造と同一であるため、繰り返しの説明は省略する。
【０１１９】
上面が平坦化された第１の層間絶縁膜１０６の上には、第１のコンタクトプラグ２０１と電気的に接続され、タングステン又は多結晶シリコンからなる第１の導電膜２０２Ｂ及び第２の導電膜２０２Ｃが選択的に形成されている。第１の層間絶縁膜１０６の上には、第１の導電膜２０２Ｂ及び第２の導電膜２０２Ｃを覆うように第２の層間絶縁膜２０３が形成されている。この第２の層間絶縁膜２０３は例えば酸化シリコンからなり、第１の導電膜２０２Ｂ及び第２の導電膜２０２Ｃの上側部分の膜厚は、例えば１５０ｎｍである。また、第２の層間絶縁膜２０３には、第１の導電膜２０２Ｂと電気的に接続される第２のコンタクトプラグ２０４が形成されている。ここで、第２のコンタクトプラグの径は第１のコンタクトプラグの径よりも小さい。
【０１２０】
また、上面が平坦化された第２の層間絶縁膜２０３の上には、第２のコンタクトプラグ２０４とそれぞれ電気的に接続され、且つ、第２の層間絶縁膜２０３上における第２のコンタクトプラグ２０４とその周辺部分を覆う複数の酸素バリア膜２０５が形成されている。酸素バリア膜２０５は、Ｔｉ／ＴｉＮ／Ｔｉの積層膜からなる。
【０１２１】
また、酸素バリア膜２０５上には、例えば貴金属膜又は該貴金属の導電性を有する酸化物、窒化物若しくは酸窒化物からなる下部電極２０６が形成されている。また、下部電極２０６の上には、例えば７０ｎｍの膜厚の容量絶縁膜２０７が形成されている。また、容量絶縁膜２０７上には、上部電極２０８が形成されている。また、第２の層間絶縁膜２０３の上には、容量素子２０９を埋めるように第３の層間絶縁膜２１０が形成されている。
【０１２２】
以下に、上記の構造を有する半導体装置の製造方法について説明する。
【０１２３】
図６（ａ）〜（ｅ）及び図７（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示している。
【０１２４】
本実施形態において、半導体基板１０１から第１のコンタクトプラグ２０１までの製造方法は、第１の実施形態における図２（ａ）〜（ｄ）までの工程と同じであるため、繰り返しの説明は省略する。
【０１２５】
まず、図６（ａ）に示すように、スパッタ法、ＣＶＤ法又はＬＰ−ＣＶＤにより、第１の層間絶縁膜１０６の上に、例えばタングステン又は多結晶シリコンからなる導電膜形成膜２０２Ａを形成する。
【０１２６】
次に、図６（ｂ）に示すように、リソグラフィ法及びエッチング法により、導電膜形成膜２０２Ａを第１のコンタクトプラグ２０１と接続されるようにパターニングをして、導電膜形成膜２０２Ａから第１の導電膜２０２Ｂ及び第２の導電膜２０２Ｃを形成する。第１の導電膜２０２Ｂ及び第２の導電膜２０２Ｃの膜厚は例えば１００ｎｍである。
【０１２７】
次に、図６（ｃ）に示すように、ＣＶＤ法により、層間絶縁膜１０６の上に、第１の導電膜２０２Ｂ及び第２の導電膜２０２Ｃを覆うように、膜厚が約５００ｎｍのＢＰＳＧ等からなる第２の層間絶縁膜２０３を成膜した後、ＣＭＰ処理を行なって、その表面を平坦化する。なお、第２の層間絶縁膜２０３における第１の導電膜２０２Ｂ及び第２の導電膜２０２Ｃの上側部分の膜厚は、例えば２００ｎｍである。ここで、第２の導電膜２０２Ｃはビット配線となり、第１の導電膜２０２Ｂは以降の工程で形成される第２のコンタクトプラグ２０４と第１のコンタクトプラグ２０１とを接続する接続部となる。
【０１２８】
次に、図６（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜２０３に、第１の導電膜２０２Ｂを露出する第２のコンタクトホール２１１を形成する。コンタクトホールの径は例えば０．１６μｍである。
【０１２９】
次に、図６（ｅ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第２の層間絶縁膜２０３の上に、第２のコンタクトホール２１１が充填されるように、コンタクトプラグ形成膜（図示せず）を成膜し、続いて、このコンタクトプラグ形成膜に対して、第２の層間絶縁膜２０３が露出するまでＣＭＰ処理を行うことにより、コンタクトプラグ形成膜からなり、第１の導電膜２０２Ｂと電気的に接続される第２のコンタクトプラグ２０４を形成する。
【０１３０】
次に、図７（ａ）に示すように、例えば、スパッタ法、ＣＶＤ法又はＭＯＣＶＤ法により、第２の層間絶縁膜２０３上の全面に、膜厚が例えば２５０ｎｍで、第２のコンタクトプラグ２０４の酸化を防止する酸素バリア形成膜２０５Ａを成膜する。酸素バリア形成膜２０５Ａは、Ｔｉ／ＴｉＮ／Ｔｉの積層膜からなる。
【０１３１】
次に、スパッタ法により、酸素バリア形成膜２０５Ａの上に、白金若しくはイリジウム等の貴金属又は該貴金属の導電性を有する酸化物、窒化物若しくは酸窒化物からなり、膜厚が例えば約１００ｎｍの下部電極形成膜２０６Ａを成膜する。
【０１３２】
次に、ＭＯＤ法、スパッタ法又はＭＯＣＶＤ法等により、下部電極形成膜２０６Ａ上に、例えば強誘電体からなり、膜厚が例えば４０ｎｍの容量絶縁膜形成膜２０７Ａを成膜する。
【０１３３】
次に、スパッタ法により、下部電極形成膜２０６Ａの成膜条件と同等の成膜条件で、膜厚が例えば６０ｎｍの上部電極形成膜２０８Ａを成膜する。
【０１３４】
次に、図７（ｂ）に示すように、リソグラフィ法と、塩素系ガス及びフッ素系ガスの混合ガスを用いたドライエッチング法とにより、酸素バリア形成膜２０５Ａ、下部電極形成膜２０６Ａ、容量絶縁膜形成膜２０７Ａ及び上部電極形成膜２０８Ａをパターニングし、それぞれ酸素バリア膜２０５、下部電極２０６、容量絶縁膜２０７及び上部電極２０８を形成する。これにより、下部電極２０６、容量絶縁膜２０７及び上部電極２０８からなる容量素子２０９が形成される。
【０１３５】
なお、この例では、酸素バリア膜２０５、下部電極２０６、容量絶縁膜２０７及び上部電極２０８を一度にエッチングしたが、酸素バリア膜２０５と下部電極２０６とをエッチングする工程と、容量絶縁膜２０７と上部電極２０８とをエッチングする工程とに分けても構わない。
【０１３６】
次に、図７（ｃ）に示すように、ＣＶＤ法により、第２の層間絶縁膜２０３の上に、容量素子２０９を覆うように、ＢＰＳＧ等からなる、膜厚が例えば１．０μｍの第３の層間絶縁膜２１０を成膜する。その後、ＣＭＰ法により、成膜した第３の層間絶縁膜２１０の表面を平坦化する。平坦化後の第３の層間絶縁膜２１０における容量素子２０９の上側部分の膜厚は１００ｎｍ〜３００ｎｍが望ましい。
【０１３７】
続いて、容量絶縁膜２０７を結晶化すると共に膜質を向上するために、高温で且つ酸素雰囲気下において熱処理を行う。なお、この熱処理は、炉を用いるアニールでも良く又はＲＴＡであってもよい。加熱温度は６００℃以上且つ８５０℃以下であることが好ましい。
【０１３８】
以降、図示しないが、第３の層間絶縁膜２１０、第２の層間絶縁膜２０３及び第１の層間絶縁膜１０６からなる積層膜に、他の不純物拡散層１０５と接続するコンタクトプラグを形成し、一般的なＡｌやＣｕからなる配線を形成する。
【０１３９】
図５（ｂ）には、本実施形態における平面図及び各部の寸法を示す。ここで、従来例に対して、第２のコンタクトプラグ２０４の径を第１のコンタクトプラグ２０１の径よりも小さく形成することでメモリセルサイズを小さくできることを説明する。
【０１４０】
図５（ｂ）に示すように、第２のコンタクトプラグ２０４を０．１６μｍで形成した場合に、酸素バリア膜２０５の側面と第２のコンタクトプラグ２０４の必要距離は従来例と同一である。このため、コンタクトプラグを小さくした分だけメモリセルを小さくすることができる。本実施形態においては、メモリセルサイズは、５．１２μｍ２となり、従来例に対して、その８６％程度に縮小することができる。
【０１４１】
また、第２の層間絶縁膜２０３における第１の導電膜２０２Ｂ及び第２の導電膜２０２Ｃの上側部分の膜厚が、第１の層間絶縁膜１０６の膜厚よりも薄いことが好ましい。この場合、第２のコンタクトプラグ２０４を第１のコンタクトプラグ２０１よりも容易に小さく形成することができる。
【０１４２】
また、第２の層間絶縁膜２０３として絶縁性水素バリア膜を用いることが好ましい。この場合、コンタクトプラグを形成するＣＭＰ時の膜減り量やエロージョン量を減らすことができるため、絶縁性水素バリア膜を薄く形成することができる。これにより、第２のコンタクトプラグ２０４を第１のコンタクトプラグ２０１より容易に小さく形成することができる。
【０１４３】
また、第１の導電膜２０２Ｂ及び第２の導電膜２０２Ｃを形成する工程は、容量素子２０９の下層に配置されるビット配線（容量素子下置きビット線）と共に形成されることが好ましい。このビット配線は、容量素子の記憶データを読み出したり、書き換えたりする配線であり、容量素子の上に配置する容量素子上置きビット線、容量素子の下に配置する容量素子下置きビット線がある。特に、容量素子の下に配置する構造は、メモリセルの微細化に有効であり、このビット配線を上記した導電膜と兼ねることにより、追加工程が全くなく、低コストの半導体装置を作製することが可能となる。
（第２の実施形態に係る半導体装置の製造方法の変形例）
図８（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法の変形例を工程順に示している。
【０１４４】
この工程は、本発明の第２の実施形態に係る半導体装置の製造方法における図６（ｃ）に示す第２の層間絶縁膜を形成する工程に相当し、それ以外の工程については説明を省略する。
【０１４５】
まず、図８（ａ）に示すように、第１の導電膜２０２Ｂを覆うように、酸化シリコン膜２１２を形成し、第１の導電膜２０２ＢをストッパーとするＣＭＰにより、第１の導電膜２０２Ｂの上面と同一平面になるように酸化シリコン膜２１２を研磨する。
【０１４６】
次に、図８（ｂ）に示すように、第１の導電膜２０２Ｂと酸化シリコン膜２１２の上に、絶縁性水素バリア膜２１３を形成する。絶縁性水素バリア膜２１３の膜厚は例えば１００ｎｍである。
【０１４７】
次に、図８（ｃ）に示すように、リソグラフィ法とドライエッチ法により、絶縁性水素バリア膜２１３を貫通し、第１の導電膜２０２Ｂを底面とする第２のコンタクトホール２１１を形成する。第２のコンタクトホールの径は、例えば０．１４μｍである。
【０１４８】
次に、図８（ｄ）に示すように、第２のコンタクトホール２１１を埋め込むように絶縁性バリア膜２１３上に第２のコンタクトプラグ形成膜２０４Ａを成膜する。
【０１４９】
次に、図８（ｅ）に示すように、第２のコンタクトホール２１１以外の第２のコンタクトプラグ形成膜２０４Ａを除去し、第２のコンタクトプラグ２０４を形成する。
【０１５０】
この方法では、第２の層間絶縁膜として絶縁性水素バリア膜２１３を形成した場合に、第２の層間絶縁膜をＣＭＰ法で研磨して平坦化する製造方法と比較して、絶縁性水素バリア膜２１３を研磨しないため、絶縁性水素バリア膜２１３のばらつきが小さく、更に膜厚を薄く形成できるので、コンタクトプラグを更に小さく形成できる。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について説明する。
【０１５１】
図９（ａ）は本発明の第３の実施形態に係る半導体装置の断面構造を示している。
【０１５２】
図９（ａ）において、半導体基板から第１の層間絶縁膜までの層の構造は、第１の実施形態に係る半導体基板１０１から第１の層間絶縁膜１０６までの層の構造と同一であるため、繰り返しの説明は省略する。
【０１５３】
上面が平坦化された第１の層間絶縁膜１０６の上には、第１のコンタクトプラグ３０１と電気的に接続され、タングステン又は多結晶シリコンからなる第１の導電膜３０２Ｂ及び第２の導電膜３０２Ｃが選択的に形成されている。第１の層間絶縁膜１０６の上には、第１の導電膜３０２Ｂ及び第２の導電膜３０２Ｃを覆うように第２の層間絶縁膜３０３が形成されている。この第２の層間絶縁膜３０３は例えば酸化シリコンからなり、第１の導電膜３０２Ｂ及び第２の導電膜３０２Ｃの上側部分の膜厚は１５０ｎｍである。また、第２の層間絶縁膜３０３には、第１の導電膜３０２Ｂと電気的に接続される第２のコンタクトプラグ３０４が形成されている。
【０１５４】
また、上面が平坦化された第２の層間絶縁膜３０３の上には、第２のコンタクトプラグ３０４とそれぞれ電気的に接続され、且つ、第２の層間絶縁膜３０３上における第２のコンタクトプラグ３０４とその周辺部分を覆う複数の酸素バリア膜３０５が形成されている。この酸素バリア膜３０５は、例えば、下からチタンアルミナイトライド（ＴｉＡｌＮ）、イリジウム（Ｉｒ）及びイリジウムオキサイド（ＩｒＯｘ）からなる積層膜である。
【０１５５】
また、酸素バリア膜３０５上には、例えば貴金属又は該貴金属の導電性を有する酸化物、窒化物若しくは酸窒化物からなる下部電極３０６が形成されている。また、下部電極３０６の上には、例えば６０ｎｍの膜厚の容量絶縁膜３０７が形成されている。また、容量絶縁膜３０７上には、上部電極３０８が形成されている。また、第２の層間絶縁膜３０３の上には、容量素子３０９を埋めるように第３の層間絶縁膜３１０が形成されている。
【０１５６】
第３の実施形態において、第１のコンタクトプラグ３０１は、第１の導電膜３０２Ｂを介して第２のコンタクトプラグ３０４の中心位置からゲート電極１０４と反対側にずれて形成されている。
【０１５７】
以下に、上記の構造を有する半導体装置の製造方法について説明する。
【０１５８】
図１０（ａ）〜（ｄ）及び、図１１（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示している。
【０１５９】
本実施形態において、半導体基板１０１から第１のコンタクトプラグ１０７までの製造方法は、第１の実施形態における図２（ａ）〜（ｄ）までの工程と同じため、繰り返しの説明は省略する。
【０１６０】
まず、図１０（ａ）に示すように、スパッタ法、ＣＶＤ法又はＬＰ−ＣＶＤにより、第１の層間絶縁膜１０６の上に、例えばタングステン又は多結晶シリコンからなる導電膜形成膜３０２Ａを形成する。
【０１６１】
次に、図１０（ｂ）に示すように、リソグラフィ法及びエッチング法により、導電膜形成膜３０２Ａを第１のコンタクトプラグ３０１と接続されるようにパターニングして、導電膜形成膜３０２Ａから第１の導電膜３０２Ｂ及び第２の導電膜３０２Ｃを形成する。第１の導電膜３０２Ｂ及び第２の導電膜３０２Ｃの膜厚は例えば１００ｎｍである。ここで、第１の導電膜３０２Ｂの内側の端部はゲート電極１０４の端部とその上方で重なるように形成されている。
【０１６２】
次に、図１０（ｃ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１０６の上に、第１の導電膜３０２Ｂ及び第２の導電膜３０２Ｃを覆うように、膜厚が約５００ｎｍのＢＰＳＧ等からなる第２の層間絶縁膜３０３を成膜した後に、ＣＭＰ処理を行って、その表面を平坦化する。なお、第２の層間絶縁膜３０３における第１の導電膜３０２Ｂ及び第２の導電膜３０２Ｃの上側部分の膜厚は、例えば１５０ｎｍである。ここで、第２の導電膜３０２Ｃはビット配線となり、第１の導電膜３０２Ｂは以降の工程で形成される第２のコンタクトプラグ３０５と第１のコンタクトプラグ３０１とを接続する接続部となる。
【０１６３】
次に、図１０（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜３０３に、第１の導電膜３０２Ｂにおける第２の導電膜３０２Ｃ側の端部を露出する第２のコンタクトホール３１１を形成する。第２のコンタクトホールの径は例えば０．１６μｍである。
【０１６４】
次に、図１１（ａ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第２の層間絶縁膜３０３の上に、第２のコンタクトホール３１１が充填されるように、コンタクトプラグ形成膜（図示せず）を成膜し、続いて、このコンタクトプラグ形成膜に対して、第２の層間絶縁膜３０３が露出するまでＣＭＰ処理を行って、コンタクトプラグ形成膜からなり、第１の導電膜３０２Ｂと電気的に接続される第２のコンタクトプラグ３０４を形成する。
【０１６５】
次に、図１１（ｂ）に示すように、例えば、スパッタ法、ＣＶＤ法又はＭＯＣＶＤ法により、第２の層間絶縁膜３０３上の全面に、第２のコンタクトプラグ３０４の酸化を防止するために、例えば膜厚が２５０ｎｍの酸素バリア形成膜３０５Ａを成膜する。この酸素バリア形成膜３０５Ａは、例えば、下からチタンアルミナイトライド（ＴｉＡｌＮ）、イリジウム（Ｉｒ）及びイリジウムオキサイド（ＩｒＯｘ）からなる積層膜である。
【０１６６】
次に、スパッタ法により、酸素バリア形成膜３０６Ａの上に、白金若しくはイリジウム等の貴金属又は該貴金属導電性を有する酸化物、窒化物若しくは酸窒化物からなり、膜厚が約１００ｎｍの下部電極形成膜３０６Ａを成膜する。
【０１６７】
次に、ＭＯＤ法、スパッタ法又はＭＯＣＶＤ法等により、下部電極形成膜３０６Ａ上に、例えば強誘電体からなり、例えば膜厚が４０ｎｍの容量絶縁膜形成膜３０７Ａを成膜する。
【０１６８】
次に、スパッタ法により、下部電極形成膜３０６Ａの成膜条件と同等の成膜条件で、例えば膜厚が６０ｎｍの上部電極形成膜３０８Ａを成膜する。
【０１６９】
次に、図１１（ｃ）に示すように、リソグラフィ法と、塩素系ガス及びフッ素系ガスの混合ガスを用いたドライエッチング法とにより、酸素バリア形成膜３０５Ａ、下部電極形成膜３０６Ａ、容量絶縁膜形成膜３０７Ａ及び上部電極形成膜３０８Ａをパターニングし、それぞれ酸素バリア膜３０５、下部電極３０６、容量絶縁膜３０７及び上部電極３０８を形成する。これにより、下部電極３０６、容量絶縁膜３０７及び上部電極３０８からなる容量素子３０９が形成される。
【０１７０】
なお、この例では、酸素バリア膜３０５、下部電極３０６、容量絶縁膜３０７及び上部電極３０８を一度にエッチングしたが、酸素バリア膜３０５と下部電極３０６とをエッチングする工程と、容量絶縁膜３０７と上部電極３０８とをエッチングする工程とに分けても構わない。
【０１７１】
次に、図１１（ｄ）に示すように、ＣＶＤ法により、第２の層間絶縁膜３０３の上に、容量素子３０９を覆うように、ＢＰＳＧ等からなる、膜厚が例えば１．０μｍの第３の層間絶縁膜３１０を成膜する。その後、ＣＭＰ法により、成膜した第３の層間絶縁膜３１０の表面を平坦化する。平坦化後の第３の層間絶縁膜３１０における容量素子の上側部分の膜厚は１００ｎｍ〜３００ｎｍが望ましい。
【０１７２】
続いて、容量絶縁膜３０７を結晶化すると共に膜質を向上するために、高温で且つ酸素雰囲気下において熱処理を行う。なお、この熱処理は、炉を用いるアニールでもよく又はＲＴＡであってもよい。加熱温度は６００℃以上且つ８５０℃以下であることが好ましい。
【０１７３】
以降、図示しないが、第３の層間絶縁膜３１０、第２の層間絶縁膜３０３及び第１の層間絶縁膜１０６の積層膜からなる、他の不純物拡散層１０５と接続するコンタクトプラグを形成し、一般的なＡｌやＣｕからなる配線を形成する。
【０１７４】
本実施形態では、第１のコンタクトプラグ３０１を容量素子３０９の中心位置と異なる位置に設けている場合においても、第２のコンタクトプラグ３０４を酸素バリア膜３０５の中央に設けることができるため、酸素バリア膜３０５の側面と第２のコンタクトプラグ３０４との距離Ｘを大きく確保することができる。
【０１７５】
図９（ｂ）には、本実施形態における平面図及び各部の寸法を示す。ここで、第３の実施形態においては、容量素子３０９のサイズが小さいため、第１のコンタクトプラグ３０１が酸素バリア膜３０５の中央からずれた位置に配置される。従来例のように、第２のコンタクトプラグ３０４を第１のコンタクトプラグ３０１の真上に配置した場合、酸素バリア膜３０５の側面とコンタクトプラグとの距離がある方向で小さくなり、コンタクト歩留りが悪化しない距離をこの箇所で確保することができない。これに対して、本実施形態では、第１の導電膜３０２Ｂを第１のコンタクトプラグ３０１と第２のコンタクトプラグ３０４との間に介在させることにより、容量素子３０９のサイズを小さい状態に維持するために第１のコンタクトプラグ３０１を酸素バリア膜３０５の中央からずれた位置に配置しても、酸素バリア膜３０５の中心位置に第２のコンタクトプラグ３０４を設けることができるため、酸素バリア膜３０５の側面と第２のコンタクトプラグ３０４との距離を大きくすることができる。
【０１７６】
本実施形態では、酸素バリア膜３０５の最下層にＴｉＡｌＮを用いているため、距離Ｘを０．３５μｍまで減少しても問題はない。また、酸素バリア膜３０５間のスペースは０．２４μｍ、第２のコンタクトプラグ３０４の径は０．１６μｍであり、メモリセルサイズは２．４２μｍ２となり、従来例に対して、その４１％程度に縮小することができる。
【０１７７】
また、第２の層間絶縁膜における導電膜上の膜厚が、第１の層間絶縁膜の膜厚よりも薄いことが好ましい。この場合、第２のコンタクトプラグ３０４を第１のコンタクトプラグ３０１よりも容易に小さく形成することができる。
【０１７８】
また、第２の層間絶縁膜３０３に絶縁性水素バリア膜を用いることが好ましい。この場合、第２のコンタクトプラグ３０４を形成するＣＭＰ時の膜減り量やエロージョン量を減らすことができるため、絶縁性水素バリア膜を薄く形成することができる。これにより、第２のコンタクトプラグを第１のコンタクトプラグよりも容易に小さくできる。
【０１７９】
また、第１の導電膜３０２Ｂ及び第２の導電膜３０２Ｃを形成する工程は、容量素子の下層に配置されるビット配線（容量素子下置きビット線）と共に形成されることが好ましい。これにより、追加工程が全くなく、低コストの半導体装置を作製することが可能となる。
【産業上の利用可能性】
【０１８０】
本発明に係る半導体装置及びその製造方法は、容量素子下層のコンタクトプラグの酸化を防止しつつ、メモリセルサイズの縮小が可能であり、特にコンタクトプラグの上に容量素子を有するスタック型構造の誘電体メモリ素子を含む半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１８１】
【図１】（ａ）は本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。（ｂ）は本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。
【図２】（ａ）〜（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）は本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。（ｂ）は本発明の第２の実施形態に係る半導体装置の構造を示す平面図である。
【図６】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図９】（ａ）は本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。（ｂ）は本発明の第３の実施形態に係る半導体装置の構造を示す平面図である。
【図１０】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】（ａ）は従来の半導体装置の構造を示す断面図である。（ｂ）は従来の半導体装置の構造を示す平面図である。（ｃ）は酸素バリア膜とコンタクトプラグのオーバーラップと、コンタクト歩留りの関係を示す図である。
【符号の説明】
【０１８２】
１０１    半導体基板
１０２    シャロウトレンチ分離領域
１０３    ゲート絶縁膜
１０４    ゲート電極
１０５    不純物拡散層
１０６    第１の層間絶縁膜
１０７    第３のコンタクトプラグ
１０８Ａ  ビット配線形成膜
１０８    ビット配線
１０９    第２の層間絶縁膜
１１０    第１のコンタクトプラグ
１１１    絶縁性水素バリア膜
１１２Ａ  第２のコンタクトプラグ形成膜
１１２    第２のコンタクトプラグ
１１３Ａ  酸素バリア形成膜
１１３    酸素バリア膜
１１４Ａ  下部電極形成膜
１１４    下部電極
１１５Ａ  容量絶縁膜形成膜
１１５    容量絶縁膜
１１６Ａ  上部電極形成膜
１１６    上部電極
１１７    容量素子
１１８    第３の層間絶縁膜
１１９    第３のコンタクトホール
１２０    第１のコンタクトホール
１２１    第２のコンタクトホール
２０１    第１のコンタクトプラグ
２０２Ａ  導電膜形成膜
２０２Ｂ  第１の導電膜
２０２Ｃ  第２の導電膜
２０３    第２の層間絶縁膜
２０４Ａ  第２のコンタクトプラグ形成膜
２０４    第２のコンタクトプラグ
２０５Ａ  酸素バリア形成膜
２０５    酸素バリア膜
２０６Ａ  下部電極形成膜
２０６    下部電極
２０７Ａ  容量絶縁膜形成膜
２０７    容量絶縁膜
２０８Ａ  上部電極形成膜
２０８    上部電極膜
２０９    容量素子
２１０    第３の層間絶縁膜
２１１    第２のコンタクトホール
２１２    酸化シリコン膜
２１３    絶縁性水素バリア膜
３０１    第１のコンタクトプラグ
３０２Ａ  導電膜形成膜
３０２Ｂ  第１の導電膜
３０２Ｃ  第２の導電膜
３０３    第２の層間絶縁膜
３０４    第２のコンタクトプラグ
３０５Ａ  酸素バリア形成膜
３０５    酸素バリア膜
３０６Ａ  下部電極形成膜
３０６    下部電極
３０７Ａ  容量絶縁膜形成膜
３０７    容量絶縁膜
３０８Ａ  上部電極形成膜
３０８    上部電極
３０９    容量素子
３１０    第３の層間絶縁膜
３１１    第２のコンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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