(57)【要約】【課題】変換エラーの発生状況に応じてチョッパ型コンパレータの待機時間を自動的に調整して、Ａ／Ｄ変換精度を向上させ得るＡ／Ｄ変換器を提供する。【解決手段】複数のチョッパ型コンパレータと、制御信号発生回路と、出力コードを出力するエンコーダとを備えたＡ／Ｄ変換器において、出力コード（Ｄ０〜Ｄ２）に基づいてチョッパ型コンパレータ１の変換エラーを検出し、当該変換エラーが存在しないとき第一の選択信号ＳＥＬを生成し、当該変換エラーが存在するとき第二の選択信号ＳＥＬを生成する出力コード監視回路１２と、制御信号発生回路１１に備えられ、第一の選択信号ＳＥＬに基づいて待機時間を段階的に短縮し、第二の選択信号ＳＥＬに基づいて待機時間を前段階に戻す待機時間調整回路を備えた。【選択図】図１
2010130560.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧と比較電圧とを比較する複数のコンパレータと、
前記コンパレータのサンプリング時間と、比較時間と、待機時間とを制御する制御信号を生成する制御信号発生回路と、
前記コンパレータの出力信号をデジタル信号に変換した出力コードを出力するエンコーダと
を備えたＡ／Ｄ変換器において、
前記出力コードに基づいて前記コンパレータの変換エラーを検出し、当該変換エラーが存在しないとき第一の選択信号を生成し、当該変換エラーが存在するとき第二の選択信号を生成する出力コード監視回路と、
前記制御信号発生回路に備えられ、前記第一の選択信号に基づいて前記待機時間を段階的に短縮し、前記第二の選択信号に基づいて前記待機時間を前段階に戻す待機時間調整回路と
を備えたことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記出力コード監視回路は、前記エンコーダからクロック信号に同期して連続して出力される複数サイクルの出力信号の平均値を算出する平均値算出部と、
連続して算出される前記平均値を比較し、前記平均値が等しいとき前記第一の選択信号を出力し、前記平均値が等しくないとき前記第二の選択信号を出力する選択信号生成部と
を備えたことを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
前記平均値算出部は、
前記クロック信号に基づいて前記出力コードを積算する積算器と、
前記クロック信号を分周した分周信号を生成する分周器と、
前記分周信号に基づいて前記積算器から出力される積算値を前記分周信号の分周比で除算する除算器と
を備え、
前記選択信号生成部は、
前記分周信号に基づいて前記除算器から出力される平均値を格納するレジスタと、
前記除算器から出力される平均値と前記レジスタに格納されている平均値とを比較して前記第一の選択信号若しくは第二の選択信号を出力する比較器及びデコーダと
を備えたことを特徴とする請求項２記載のＡ／Ｄ変換器。
【請求項４】
前記出力コード監視回路は、
前記エンコーダから出力されるエラーコードをカウントするカウンターと、
前記カウンターのカウント値の変化を検出して前記第一の選択信号若しくは第二の選択信号を出力する選択信号生成部と
を備えたことを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項５】
前記待機時間調整回路は、
前記第一及び第二の選択信号に基づいて前記待機時間を設定するための調整信号を生成する待機時間調整回路と、
前記調整信号とクロック信号に基づいて前記待機時間を延長若しくは短縮する論理回路と
を備えたことを特徴とする請求項１乃至４のいずれか１項に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、チョッパ型コンパレータを使用したＡ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
図１０は、アナログ入力信号ＶＩＮをｎビット（図１０においては３ビット）のデジタル信号Ｄ０〜Ｄｎ−１に変換する並列型Ａ／Ｄ変換器の一例を示す。
２ｎ−１個のコンパレータ１には入力信号ＶＩＮと比較電圧Ｖｒｅｆ１〜Ｖｒｅｆ７がそれぞれ入力される。比較電圧Ｖｒｅｆ１〜Ｖｒｅｆ７は、高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬとの電位差を２ｎ個の抵抗Ｒで分圧した電圧である。
【０００３】
各コンパレータ１は入力信号ＶＩＮと比較電圧Ｖｒｅｆ１〜Ｖｒｅｆ７とをそれぞれ比較し、その比較結果を出力信号ＯＵＴ１〜ＯＵＴ７としてそれぞれエンコーダ２に出力する。前記出力信号ＯＵＴ１〜ＯＵＴ７は、Ｈレベル若しくはＬレベルのサーモメータコードとして出力される。
【０００４】
前記エンコーダ２は、制御信号発生回路３から出力される制御信号ＥＣに基づいてコンパレータ１から出力されるサーモメータコードをデジタル２進信号に変換して、３ビットの出力信号Ｄ０〜Ｄ２を出力する。また、前記コンパレータ１は、クロック信号ＣＬＫに基づいて前記制御信号発生回路３から出力される制御信号φ，φバーに基づいて制御される。
【０００５】
図１１は、コンパレータ１の一例を示す。このコンパレータ１は、チョッパ型コンパレータで構成され、比較電圧Ｖｒｅｆと入力信号ＶＩＮがそれぞれスイッチ回路ＳＷ１，ＳＷ２を介して容量Ｃの一方のノードａに供給される。
【０００６】
また、容量Ｃの他方のノードｂはインバータ回路４の入力端子に接続され、そのインバータ回路４の入出力端子はスイッチ回路ＳＷ３を介して接続されている。そして、インバータ回路４から出力信号ＯＵＴが出力される。
【０００７】
スイッチ回路ＳＷ１，ＳＷ３は制御信号φで開閉制御され、スイッチ回路ＳＷ２は制御信号φの逆相信号である制御信号φバーで制御される。そして、スイッチ回路ＳＷ１〜ＳＷ３は、各制御信号φ，φバーがＨレベルとなるとき導通状態となる。
【０００８】
このようなコンパレータ１の動作を図１２に従って説明すると、まず制御信号φがＨレベル、制御信号φバーがＬレベルとなって、スイッチ回路ＳＷ１，ＳＷ３が導通状態となるとともに、スイッチ回路ＳＷ２が不導通状態となる。
【０００９】
すると、ノードａが入力信号ＶＩＮレベルとなり、ノードｂはインバータ回路４のしきい値レベルとなるように容量Ｃが充電される。この動作が入力信号ＶＩＮをサンプリングするサンプリング動作である。
【００１０】
次いで、制御信号φがＬレベル、制御信号φバーがＨレベルとなって、スイッチ回路ＳＷ１，ＳＷ３が不導通状態となるとともに、スイッチ回路ＳＷ２が導通状態となる。
すると、ノードａは比較電圧Ｖｒｅｆレベルとなり、その比較電圧Ｖｒｅｆが入力信号ＶＩＮより高い場合にはノードｂの電位が上昇してしきい値より高くなるため、出力信号ＯＵＴがＬレベルとなる。また、比較電圧Ｖｒｅｆが入力信号ＶＩＮより低い場合にはノードｂの電位がしきい値より低くなって出力信号ＯＵＴがＨレベルとなる。この動作が入力信号ＶＩＮと比較電圧Ｖｒｅｆとを比較する比較動作である。
【００１１】
従って、入力信号ＶＩＮが比較電圧Ｖｒｅｆより高くなると、インバータ回路４からＨレベルの出力信号ＯＵＴが出力され、入力信号ＶＩＮが比較電圧Ｖｒｅｆより低くなると、インバータ回路４からＬレベルの出力信号ＯＵＴが出力される。
【００１２】
上記のようなサンプリング動作を行うとき、スイッチ回路ＳＷ１，ＳＷ３とスイッチ回路ＳＷ２が同時にオンすると、インバータ回路４の出力信号ＯＵＴがしきい値レベルとなり、正しい比較結果を出力できない。また、比較動作を行うとき、スイッチ回路ＳＷ１，ＳＷ３とスイッチ回路ＳＷ２が同時にオンすると、入力信号ＶＩＮと比較電圧Ｖｒｅｆが短絡される状態となり、容量Ｃに充電したサンプリング電圧を保持することができない。この結果、サーモメータコードに０と１の境界部分が複数生じる（バブルの発生）等の判定不良が生じ、Ａ／Ｄ変換動作の精度を劣化させてしまう。
【００１３】
そこで、図１２に示すように、制御信号φ，φバーは一方の立上りに先立って他方を立ち下げるように制御する必要があり、この結果サンプリング動作と比較動作との間に制御信号φ，φバーがともにＬレベルとなる待機時間ｔｗが確保されている。
【００１４】
この待機時間ｔｗは、制御信号発生回路３やスイッチ回路ＳＷ１〜ＳＷ３の製造ばらつき、周囲温度、電源電圧の変動等、あらゆる条件において判定不良を生じないように、十分なマージンを確保するように設計される。
【特許文献１】特開平５−３２７５０６号公報
【特許文献２】特許３７５６６３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記のようなチョッパ型コンパレータにおいて、クロック信号ＣＬＫの周波数を維持しながら、待機時間ｔｗのマージンを十分に確保しようとすると、サンプリング時間ｔｓあるいは比較時間ｔｃが減少する。
【００１６】
すると、サンプリング動作時に入力信号ＶＩＮを確実にサンプリングできなかったり、比較動作時に入力信号ＶＩＮと比較電圧Ｖｒｅｆとを正確に比較することができないことがあり、Ａ／Ｄ変換精度が低下する。
【００１７】
一方、製造されたＡ／Ｄ変換器の実使用動作時には、設定された待機時間ｔｗより短い待機時間でも正常に動作することもあり、このような場合にはサンプリング時間ｔｓあるいは比較時間ｔｃを無用に短くすることがＡ／Ｄ変換精度の高精度化の妨げとなる。
【００１８】
特許文献１には、チョッパ型コンパレータの制御信号のノンオーバーラップ期間（待機時間）を調整可能とするためのノンオーバーラップ信号発生回路が開示されている。しかし、ノンオーバーラップ期間はディレイ回路により設定される固定値であり、チョッパ型コンパレータを使用したＡ／Ｄ変換器の動作に応じてノンオーバーラップ期間を自動的に調整する機能は開示されていない。
【００１９】
特許文献２には、並列型Ａ／Ｄ変換器のコンパレータから出力されるサーモメータコードにバブルが発生したとき、エラー信号を生成するエラー信号生成回路が開示されている。本発明ではこのエラー信号を使用して待機時間を調整する実施形態を開示する。
【００２０】
この発明の目的は、変換エラーの発生状況に応じてチョッパ型コンパレータの待機時間を自動的に調整して、Ａ／Ｄ変換精度を向上させ得るＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的は、アナログ入力電圧と比較電圧とを比較する複数のコンパレータと、前記コンパレータのサンプリング時間と、比較時間と、待機時間とを制御する制御信号を生成する制御信号発生回路と、前記コンパレータの出力信号をデジタル信号に変換した出力コードを出力するエンコーダとを備えたＡ／Ｄ変換器において、前記出力コードに基づいて前記コンパレータの変換エラーを検出し、当該変換エラーが存在しないとき第一の選択信号を生成し、当該変換エラーが存在するとき第二の選択信号を生成する出力コード監視回路と、前記制御信号発生回路に備えられ、前記第一の選択信号に基づいて前記待機時間を段階的に短縮し、前記第二の選択信号に基づいて前記待機時間を前段階に戻す待機時間調整回路とを備えたＡ／Ｄ変換器により達成される。
【発明の効果】
【００２２】
開示されたＡ／Ｄ変換器では、変換エラーの発生状況に応じてチョッパ型コンパレータの待機時間を自動的に調整して、Ａ／Ｄ変換精度を向上させ得るＡ／Ｄ変換器を提供することができる。
【発明を実施するための最良の形態】
【００２３】
（第一の実施形態）
以下、この発明を具体化した一実施形態を図面に従って説明する。図１に示す全並列型Ａ／Ｄ変換器は、入力信号(アナログ入力電圧)ＶＩＮを３ビットのデジタル出力信号（出力コード）Ｄ０〜Ｄ２に変換するものである。前記従来例と同一構成部分は、同一符号を付して説明する。
【００２４】
７個のコンパレータ１には入力信号ＶＩＮと比較電圧Ｖｒｅｆ１〜Ｖｒｅｆ７がそれぞれ入力される。比較電圧Ｖｒｅｆ１〜Ｖｒｅｆ７は、高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬとの電位差を８個の抵抗Ｒで分圧した電圧である。
【００２５】
各コンパレータ１は入力信号ＶＩＮと比較電圧Ｖｒｅｆ１〜Ｖｒｅｆ７とをそれぞれ比較し、その比較結果を出力信号ＯＵＴ１〜ＯＵＴ７としてそれぞれエンコーダ２に出力する。前記出力信号ＯＵＴ１〜ＯＵＴ７は、Ｈレベル若しくはＬレベルのサーモメータコードとして出力される。
【００２６】
前記エンコーダ２は、制御信号発生回路１１から出力される制御信号ＥＣに基づいて各コンパレータ１から出力されるサーモメータコードを３ビットのデジタル出力信号Ｄ０〜Ｄ２に変換して出力する。また、前記コンパレータ１は、クロック信号ＣＬＫに基づいて前記制御信号発生回路１１から出力される制御信号φ，φバーに基づいて制御される。
【００２７】
前記エンコーダ２の出力信号Ｄ０〜Ｄ２は、外部回路に出力されるとともに、出力コード監視回路１２に出力される。出力コード監視回路１２は、エンコーダ２の出力信号Ｄ０〜Ｄ２に基づいて、選択信号ＳＥＬを前記制御信号発生回路１１に出力する。そして、制御信号発生回路１１は選択信号ＳＥＬに基づいて前記制御信号φ，φバーの立上り及び立下りのタイミングを制御して、各コンパレータ１の待機時間を調整可能となっている。
【００２８】
図２は、前記出力コード監視回路１２の具体的構成を示す。分周器１３及び積算器（平均値算出部）１４にはクロック信号ＣＬＫが入力される。分周器１３は、クロック信号ＣＬＫを分周し、その分周信号ＣＬＫＮを出力する。この実施の形態では、図５に示すように、クロック信号ＣＬＫを４分周している。
【００２９】
積算器１４には、前記エンコーダ２の出力信号Ｄ０〜Ｄ２が入力される。この出力信号Ｄ０〜Ｄ２は、前記制御信号ＥＣに基づいてクロック信号ＣＬＫに同期して順次切り替わる信号である。
【００３０】
そして、図５に示すように、積算器１４はクロック信号ＣＬＫが立上る毎に出力信号Ｄ０〜Ｄ２を取り込んで積算する。図５において、Ｄ［１］，Ｄ［２］・・・は、クロック信号ＣＬＫが切り替わる毎にエンコーダ２から出力される各３ビットの出力信号Ｄ０〜Ｄ２を示す。積算器１４は、クロック信号ＣＬＫが立上る毎に積算処理を行い、その積算値は０、Ｄ［１］，Ｄ［１］＋Ｄ［２］，Ｄ［１］＋Ｄ［２］＋Ｄ［３］と順次変化する。
【００３１】
前記積算器１４には、前記分周器１３から出力される分周信号ＣＬＫＮが入力される。そして、積算器１４は分周信号ＣＬＫＮの立上りに基づいて積算値Ｘをレジスタ１５に出力するとともに、その積算値を０にリセットする。
【００３２】
前記レジスタ１５には、前記分周信号ＣＬＫＮが入力される。そして、レジスタ１５は分周信号の立上りに基づいて入力されている積算値Ｘを格納するとともに、格納した積算値Ｘ１を除算器（平均値算出部）１６に出力する。
【００３３】
前記除算器１６には、前記分周信号ＣＬＫＮが入力される。そして、除算器１６は分周信号ＣＬＫＮが立ち上がる毎にレジスタ１５から出力されている積算値Ｘ１を除算し、その除算値をレジスタ１７と比較器及びデコーダ（選択信号生成部）１８に出力する。ここでは、積算器１４でエンコーダ２の出力信号Ｄ０〜Ｄ２を３回積算しているので、除算器１６は積算値Ｘ１を３で除算している。すなわち、除算器１６はエンコーダ２から連続して出力される出力信号Ｄ［１］〜Ｄ［３］の平均値Ｙを算出している。
【００３４】
前記レジスタ１７には、前記分周信号ＣＬＫＮが入力される。そして、レジスタ１７は分周信号ＣＬＫＮの立上りに基づいて前記平均値Ｙを格納し、格納した平均値をＹｐとして前記比較器及びデコーダ１８に出力する。従って、平均値Ｙｐは平均値Ｙに対し分周信号ＣＬＫＮの１周期前の平均値となる。
【００３５】
前記比較器及びデコーダ１８には前記分周信号ＣＬＫＮが入力される。そして、比較器及びデコーダ１８は、分周信号ＣＬＫＮの立上り毎に平均値Ｙｐ，Ｙを比較し、その比較結果に基づいて生成した選択信号ＳＥＬを出力する。また、比較器及びデコーダ１８は、初期状態ではあらかじめ設定された選択信号ＳＥＬ［０］を出力する。
【００３６】
図３は、前記制御信号発生回路１１の具体的構成を示す。前記クロック信号ＣＬＫはインバータ回路１９ａ，１９ｂを介してクロック信号ＸＸＣＬＫとしてＮＯＲ回路（論理回路）２０ａに入力される。また、前記クロック信号ＣＬＫは、インバータ回路１９ｃを介してクロック信号ＸＣＬＫとしてＮＯＲ回路（論理回路）２０ｂに入力される。図６に示すように、前記クロック信号ＸＸＣＬＫとクロック信号ＸＣＬＫは相補信号となる。
【００３７】
また、前記クロック信号ＸＸＣＬＫと前記選択信号ＳＥＬは待機時間調整回路２１に入力される。前記待機時間調整回路２１は、前記クロック信号ＸＸＣＬＫと前記選択信号ＳＥＬに基づいて、図６に示す調整信号Ｗを生成して前記ＮＯＲ回路２０ａ，２０ｂに出力する。そして、前記ＮＯＲ回路２０ａ，２０ｂから前記制御信号φ，φバーが出力される。
【００３８】
前記調整信号Ｗは、前記クロック信号ＸＸＣＬＫの立上り及び立ち下がりに同期して立ち上がる信号であり、そのＨレベルの時間幅が前記選択信号ＳＥＬに基づいて調整される信号となる。
【００３９】
図４は、前記待機時間調整回路２１の具体的構成を示す。前記クロック信号ＸＸＣＬＫは直列に接続された多数段の遅延バッファ回路２２の初段に入力される。また、前記クロック信号ＸＸＣＬＫはＡＮＤ回路２３に入力される。前記各遅延バッファ回路２２の出力端子は、それぞれスイッチ回路２４ａ〜２４ｃを介して前記ＡＮＤ回路２３の共通の入力端子に接続される。
【００４０】
前記スイッチ回路２４ａ〜２４ｃは制御ロジック２５によりいずれか一つのスイッチ回路が導通状態となるように開閉制御される。スイッチ回路２４ａが導通状態となると、図７に示すように、調整信号Ｗ１の立上りは前記クロック信号ＸＸＣＬＫの立上りから遅延バッファ回路２２の１段分で遅延する。
【００４１】
同様に、スイッチ回路２４ｂが導通状態となると、調整信号Ｗ２の立上りは前記クロック信号ＸＸＣＬＫの立上りから遅延バッファ回路２２の２段分で遅延し、スイッチ回路２４ｃが導通状態となると、調整信号Ｗ３の立上りは前記クロック信号ＸＸＣＬＫの立上りから遅延バッファ回路２２の３段分で遅延する。また、調整信号Ｗ１〜Ｗ３の立下りは、前記クロック信号ＸＸＣＬＫの立下りと同期する。
【００４２】
前記制御ロジック２５は前記選択信号ＳＥＬに基づいてスイッチ回路２４ａ〜２４ｃを開閉制御する。前記選択信号ＳＥＬは前記比較器及びデコーダ１８から出力されるが、比較器及びデコーダ１８では、待機時間の調整動作時に前記平均値Ｙと同Ｙｐが一致するとき、前記調整信号ＷのＨレベルの時間幅を短くするように、すなわち、導通させるスイッチ回路をスイッチ回路２４ａから同２４ｃに向かって移行させる選択信号ＳＥＬを出力する。
【００４３】
そして、図６に示すように、前記調整信号ＷのＨレベルの時間幅により、前記制御信号φ，φバーがともにＬレベルとなる待機時間ｔｗが設定される。
上記のような出力コード監視回路１２を備えたＡ／Ｄ変換器では、各コンパレータ１の待機時間を最適に調整可能であり、その調整動作を次に説明する。
【００４４】
図１に示すＡ／Ｄ変換器では、その実使用に先立って各コンパレータ１の制御信号φ，φバーによる待機時間を調整する調整動作を行う。調整動作時には出力コード監視回路１２を起動した状態で待機時間設定用の入力信号ＶＩＮを入力する。この入力信号ＶＩＮは、出力コード監視回路１２の除算器１６から出力される平均値Ｙが一定となるような電圧レベルであれば、直流及び交流のいずれでもよい。
【００４５】
出力コード監視回路１２は、その起動により選択信号ＳＥＬの初期値ＳＥＬ［０］を制御信号発生回路１１に出力する。この初期値は、図６に示す待機時間ｔｗが最大となる時間、すなわち待機時間調整回路２１の調整信号ＷのＨレベルの時間幅が最大となる値に設定され、待機時間調整回路２１のスイッチ回路２４ａのみが導通状態となる値である。
【００４６】
この状態で待機時間設定用の入力信号ＶＩＮが入力され、図８に示すように、最大の待機時間ｔｗｍが確保された制御信号φ，φバーが各コンパレータ１に供給されて、各コンパレータ１からサーモメータコードとなる出力信号ＯＵＴ１〜ＯＵＴ７がエンコーダ２に出力される。エンコーダ２では各コンパレータ１の出力信号ＯＵＴ１〜ＯＵＴ７を制御信号ＥＣに基づいてデジタル出力信号Ｄ０〜Ｄ２に変換し、そのデジタル出力信号Ｄ０〜Ｄ２をクロック信号ＣＬＫの立上り毎に出力コード監視回路１２に出力する。
【００４７】
出力コード監視回路１２では、クロック信号ＣＬＫの立上り毎に入力されるエンコーダ２のデジタル出力信号Ｄ０〜Ｄ２を出力信号Ｄ［１］〜Ｄ［３］として積算器１４で積算する。そして、その積算値Ｘ１を分周信号ＣＬＫＮの立上り毎に除算器１６で除算して、出力信号Ｄ［１］〜Ｄ［３］の平均値Ｙを順次算出する。
【００４８】
比較器及びデコーダ１８では、平均値Ｙと分周信号ＣＬＫＮの前サイクルでの平均値Ｙｐとを比較し、Ｙ＝Ｙｐであれば、コンパレータ１で待機時間ｔｗｍに十分なマージンが確保されてその比較動作が安定して行われていると判断して、その待機時間ｔｗｍを短縮するような選択信号ＳＥＬ［１］を出力する。
【００４９】
すると、制御信号発生回路１１の待機時間調整回路２１では、スイッチ回路２４ｂのみが導通状態となり、調整信号ＷのＨレベルの時間幅が短くなり、図８に示すように、制御信号φ，φバーの待機時間ｔｗが短くなる。
【００５０】
この状態で、各コンパレータ１では同様な入力信号ＶＩＮが入力され、各コンパレータ１から出力信号ＯＵＴ１〜ＯＵＴ７がエンコーダ２に出力される。エンコーダ２では各コンパレータ１の出力信号ＯＵＴ１〜ＯＵＴ７をデジタル出力信号Ｄ０〜Ｄ２に変換し、そのデジタル出力信号Ｄ０〜Ｄ２をクロック信号ＣＬＫの立上り毎に出力コード監視回路１２に出力する。
【００５１】
出力コード監視回路１２では、クロック信号ＣＬＫの立上り毎に入力されるエンコーダ２のデジタル出力信号Ｄ０〜Ｄ２を出力信号Ｄ［１］〜Ｄ［３］として積算器１４で積算する。そして、その積算値Ｘ１を分周信号ＣＬＫＮの立上り毎に除算器１６で除算して、出力信号Ｄ［１］〜Ｄ［３］の平均値Ｙを順次算出する。
【００５２】
比較器及びデコーダ１８では、平均値Ｙと分周信号ＣＬＫＮの前サイクルでの平均値Ｙｐとを比較し、Ｙ＝Ｙｐであれば、コンパレータ１で待機時間ｔｗに十分なマージンが確保されてその比較動作が安定して行われていると判断して、その待機時間ｔｗをさらに短縮するように選択信号ＳＥＬを切り替え、上記と同様な動作を繰り返す。
【００５３】
一方、Ｙ≠Ｙｐであると、平均値Ｙを求めた出力信号Ｄ［１］〜Ｄ［３］で待機時間ｔｗのマージン不足によりバブル等のエラーが含まれていると判定し、選択信号ＳＥＬを前サイクルの値(前段階)に戻して、待機時間の調整動作を終了する。
【００５４】
待機時間の調整動作が終了した後は、出力コード監視回路１２は固定された選択信号ＳＥＬを出力し続け、制御信号発生回路１１は固定された待機時間で制御信号φ，φバーを各コンパレータ１に出力する。各コンパレータ１では供給された制御信号φ，φバーで任意の入力信号ＶＩＮの比較動作を行って出力信号ＯＵＴ１〜ＯＵＴ７を出力し、エンコーダ２はその出力信号ＯＵＴ１〜ＯＵＴ７をデジタル出力信号Ｄ０〜Ｄ２に変換して、外部回路に出力する。
【００５５】
上記のような全並列型Ａ／Ｄ変換器では、次に示す作用効果を得ることができる。
（１）各コンパレータ１のサンプリング動作と比較動作との間の待機時間ｔｗを最適な時間に自動的に調整することができる。
（２）待機時間ｔｗを、各コンパレータ１で変換エラーが発生しない範囲で最短の時間に自動的に調整することができる。
（３）出力コード監視回路１２から出力される選択信号ＳＥＬに基づいて、制御信号発生回路１１で待機時間ｔｗを調整することができる。
（４）出力コード監視回路１２では、複数のクロックサイクルで連続して出力されるデジタル出力信号Ｄ０〜Ｄ２の平均値を算出し、連続して算出される２つの平均値での差の有無を判定することにより、コンパレータ１での変換エラーの発生を検出することができる。
（５）出力コード監視回路１２では、連続して算出される２つの平均値に差がないとき、待機時間ｔｗを短縮するような選択信号ＳＥＬを生成して出力することができる。
（６）出力コード監視回路１２では、連続して算出される２つの平均値に差があるとき、前サイクルで算出した平均値に対応する待機時間ｔｗを設定するための選択信号ＳＥＬを出力することができる。
（７）出力コード監視回路１２は、複数サイクルのデジタル出力信号Ｄ０〜Ｄ２を積算器１４で積算し、前記積算器１４の積算値Ｘを除算器１６で除算して平均値Ｙを算出し、比較器及びデコーダ１８で複数サイクルの平均値を比較して選択信号ＳＥＬを生成することができる。
（８）制御信号発生回路１１では、選択信号ＳＥＬにより待機時間ｔｗを調整した制御信号φ，φバーを生成することができる。
（９）制御信号発生回路１１の待機時間調整回路２１では、選択信号ＳＥＬにより直列に接続される遅延バッファ回路２２の段数を調整して、待機時間ｔｗを調整するための調整信号Ｗを生成することができる。
（第二の実施形態）
図９は、第二の実施形態を示す。この実施形態は、前記出力コード監視回路１２の別例を示すものであり、この実施形態の出力コード監視回路１２ａは、図１に示す前記エンコーダ２から出力されるエラーコード（出力コード）ＥＲＲが入力される。このエラーコードＥＲＲは、コンパレータ１の出力信号ＯＵＴ１〜ＯＵＴ７にバブルが発生しているとき、エンコーダ２に設けられているエラー信号生成回路から出力される。エラー信号生成回路は、特許文献２に具体的構成が開示されている。
【００５６】
図９に示す出力コード監視回路１２ａは、エラーコードＥＲＲがカウンター２６に入力される。エラーコードＥＲＲは、コンパレータ１の出力信号ＯＵＴ１〜ＯＵＴ７にバブルが検出されていた場合にＨレベルとなる信号である。
【００５７】
前記カウンター２６にはクロック信号ＣＬＫが入力され、カウンター２６はそのエラー信号ＥＲＲをクロック信号ＣＬＫの立上り毎にカウントする。前記クロック信号ＣＬＫは分周器２７で分周され、その分周信号ＣＬＫＮがカウンター２６に入力される。そして、カウンター２６は分周信号ＣＬＫＮが立ち上がる毎にカウント値Ｃをレジスタ２８に出力するとともに、当該カウント値を０にリセットする。
【００５８】
前記レジスタ２８には前記分周信号ＣＬＫＮが入力される。そして、レジスタ２８は分周信号ＣＬＫＮが立ち上がる毎にその前記カウント値Ｃを取り込み、レジスタ２９と第一の実施形態と同様な比較器及びデコーダ１８に出力する。
【００５９】
前記レジスタ２９には前記分周信号ＣＬＫＮが入力される。そして、レジスタ２９は分周信号ＣＬＫＮが立ち上がる毎にカウント値Ｃを取り込んで、前記比較器及びデコーダ１８にカウント値Ｃｐとして出力する。
【００６０】
従って、レジスタ２９から比較器及びデコーダ１８に入力されるカウント値Ｃｐは、レジスタ２８から比較器及びデコーダ１８に入力されるカウント値Ｃに対し、分周信号ＣＬＫＮの１サイクル前のカウント値となる。
【００６１】
比較器及びデコーダ１８は、分周信号ＣＬＫＮが立ち上がる毎にカウント値Ｃ，Ｃｐを比較し、その比較結果に基づいて選択信号ＳＥＬを調整する。その動作は、第一の実施形態と同様である。また、前記出力コード監視回路１２ａ以外の構成は、前記第一の実施形態と同様である。
【００６２】
次に、上記のような出力コード監視回路１２ａを備えたＡ／Ｄ変換器での待機時間調整動作を説明する。
調整動作時には出力コード監視回路１２ａを起動した状態で第一の実施形態と同様な待機時間設定用の入力信号ＶＩＮを入力する。出力コード監視回路１２ａは、その起動により選択信号ＳＥＬの初期値を制御信号発生回路１１に出力する。この初期値も第一の実施形態と同様である。
【００６３】
この状態で待機時間設定用の入力信号ＶＩＮが入力され、最大の待機時間ｔｗが確保された制御信号φ，φバーが各コンパレータ１に供給されて、各コンパレータ１からサーモメータコードとなる出力信号ＯＵＴ１〜ＯＵＴ７がエンコーダ２に出力される。エンコーダ２では各コンパレータ１の出力信号ＯＵＴ１〜ＯＵＴ７を制御信号ＥＣに基づいてデジタル出力信号Ｄ０〜Ｄ２に変換し、そのデジタル出力信号Ｄ０〜Ｄ２をクロック信号ＣＬＫの立上り毎に外部回路に出力する。
【００６４】
出力コード監視回路１２ａでは、クロック信号ＣＬＫのエンコーダ２から出力されるエラー信号ＥＲＲをクロック信号ＣＬＫの立上り毎にチェックし、エラー信号ＥＲＲがＨレベルであるとき、すなわちコンパレータ１の出力信号ＯＵＴ１〜ＯＵＴ７にバブルが発生している場合にカウンター２６のカウント値を「１」カウントアップする。
【００６５】
カウンター２６のカウント値Ｃは分周信号ＣＬＫＮが立ち上がる毎にレジスタ２８に格納され、カウンター２６のカウント値が０にリセットされて新たなカウント動作が開始される。レジスタ２８に格納されたカウント値Ｃは、レジスタ２９と比較器及びデコーダ１８に出力され、レジスタ２９では分周信号ＣＬＫＮが立ち上がる毎にカウント値Ｃを取り込んで比較器及びデコーダ１８にカウント値Ｃｐとして出力する。
【００６６】
比較器及びデコーダ１８では、カウント値Ｃと分周信号ＣＬＫＮの前サイクルでのカウント値Ｃｐとを比較し、Ｃ≦Ｃｐであれば、コンパレータ１で待機時間ｔｗに十分なマージンが確保されてその比較動作が安定して行われていると判断して、その待機時間ｔｗを短縮するように選択信号ＳＥＬを切り替える。
【００６７】
一方、Ｃ＞Ｃｐであると、待機時間ｔｗのマージン不足によりバブル等のエラーが増大したと判定し、選択信号ＳＥＬを前サイクルの値に戻して、待機時間の調整動作を終了する。
【００６８】
待機時間の調整動作が終了した後は、出力コード監視回路１２は固定された選択信号ＳＥＬを出力し続け、制御信号発生回路１１は固定された待機時間で制御信号φ，φバーを各コンパレータ１に出力する。各コンパレータ１では供給された制御信号φ，φバーで任意の入力信号ＶＩＮの比較動作を行って出力信号ＯＵＴ１〜ＯＵＴ７を出力し、エンコーダ２はその出力信号ＯＵＴ１〜ＯＵＴ７をデジタル出力信号Ｄ０〜Ｄ２に変換して、外部回路に出力する。
【００６９】
上記のような出力コード監視回路１２ａを備えた全並列型Ａ／Ｄ変換器では、前記第一の実施形態で得られた作用効果（１）〜（３）と同様な作用効果を得ることができる。また、出力コード監視回路１２ａでは、エンコーダ２の出力信号Ｄ０〜Ｄ２の平均値の比較に代えて、エラー信号ＥＲＲのカウント値を比較するので、第一の実施形態に比して、出力コード監視回路１２ａを簡略化することができる。
【００７０】
上記実施の形態は、以下に示す態様で実施することもできる。
・待機時間調整回路２１で遅延バッファ回路２２の１段あたりの遅延時間を小さくし、その遅延バッファ回路２２を多数段直列に接続し、その遅延バッファ回路２２の接続段数を選択することにより、待機時間の調整ステップをさらに細かくすることができる。
・以上に述べたコンパレータは、サンプリング時間と比較時間とのオーバーラップが許容されないコンパレータに適用してもよく、例えばチョッパ型コンパレータとしてもよい。
・上記実施形態の構成を直並列型のＡ／Ｄ変換器に応用することもできる。
（付記１）
アナログ入力電圧と比較電圧とを比較する複数のチョッパ型コンパレータと、
前記チョッパ型コンパレータのサンプリング時間と、比較時間と、待機時間とを制御する制御信号を生成する制御信号発生回路と、
前記チョッパ型コンパレータの出力信号をデジタル信号に変換した出力コードを出力するエンコーダと
を備えたＡ／Ｄ変換器において、
前記出力コードに基づいて前記チョッパ型コンパレータの変換エラーを検出し、当該変換エラーが存在しないとき前記待機時間を短くする第一の選択信号と、当該変換エラーが存在するとき前記待機時間を短くしない第二の選択信号を生成する出力コード監視回路と、
前記制御信号発生回路に備えられ、前記第一の選択信号に基づいて前記待機時間を短縮し、前記第二の選択信号に基づいて前記待機時間を維持する待機時間調整回路と
を備えたことを特徴とするＡ／Ｄ変換器。
（付記２）
前記出力コード監視回路は、前記エンコーダからクロック信号に同期して連続して出力される複数サイクルの出力信号の平均値を算出する平均値算出部と、
連続して算出される前記平均値を比較し、前記平均値が等しいとき前記第一の選択信号を出力し、前記平均値が等しくないとき前記第二の選択信号を出力する選択信号生成部と
を備えたことを特徴とする付記１記載のＡ／Ｄ変換器。
（付記３）
前記平均値算出部は、
前記クロック信号に基づいて前記出力コードを積算する積算器と、
前記クロック信号を分周した分周信号を生成する分周器と、
前記分周信号に基づいて前記積算器から出力される積算値を前記分周信号の分周比で除算する除算器と
を備え、
前記選択信号生成部は、
前記分周信号に基づいて前記除算器から出力される平均値を格納するレジスタと、
前記除算器から出力される平均値と前記レジスタに格納されている平均値とを比較して前記第一の選択信号若しくは第二の選択信号を出力する比較器及びデコーダと
を備えたことを特徴とする付記２記載のＡ／Ｄ変換器。
（付記４）
前記出力コード監視回路は、
前記エンコーダから出力されるエラーコードをカウントするカウンターと、
前記カウンターのカウント値の変化を検出して前記第一の選択信号若しくは第二の選択信号を出力する選択信号生成部と
を備えたことを特徴とする付記１記載のＡ／Ｄ変換器。
（付記５）
前記待機時間調整回路は、
前記第一及び第二の選択信号に基づいて前記待機時間を設定するための調整信号を生成する待機時間調整回路と、
前記調整信号と前記クロック信号に基づいて前記待機時間を延長若しくは短縮する論理回路と
を備えたことを特徴とする付記１乃至４のいずれか１項に記載のＡ／Ｄ変換器。
（付記６）
前記待機時間調整回路は、
直列に接続され、初段にクロック信号が入力される複数段の遅延バッファ回路と、
前記各遅延バッファ回路の出力端子に接続されるスイッチ回路と、
前記第一及び第二の選択信号に基づいて前記スイッチ回路のいずれか一つを導通させる制御ロジックと、
前記クロック信号と前記スイッチ回路を介して出力される遅延クロック信号とに基づいて前記調整信号を生成する論理回路と
を備えたことを特徴とする付記５記載のＡ／Ｄ変換器。
【図面の簡単な説明】
【００７１】
【図１】第一の実施形態の全並列型Ａ／Ｄ変換器を示すブロック図である。
【図２】第一の実施形態の出力コード監視回路を示すブロック図である。
【図３】制御信号発生回路を示す回路図である。
【図４】待機時間調整回路を示す回路図である。
【図５】出力コード監視回路の動作を示すタイミング波形図である。
【図６】制御信号調整回路の動作を示すタイミング波形図である。
【図７】待機時間調整回路の動作を示すタイミング波形図である。
【図８】チョッパ型コンパレータの比較動作を示す説明図である。
【図９】第二の実施形態の出力コード監視回路を示すブロック図である。
【図１０】従来の全並列型Ａ／Ｄ変換器を示すブロック図である。
【図１１】チョッパ型コンパレータを示す回路図である。
【図１２】チョッパ型コンパレータの動作を示すタイミング波形図である。
【符号の説明】
【００７２】
１        コンパレータ
２        エンコーダ
１１      制御信号発生回路
１２，１２ａ        出力コード監視回路
１３        分周器
１４        平均値算出部（積算器）
１６        平均値算出部（除算器）
１８        選択信号生成部（比較器及びデコーダ）
２１        待機時間調整回路
ＣＬＫ      クロック信号
ＳＥＬ      選択信号
Ｄ０〜Ｄ２，ＥＲＲ      出力コード（デジタル出力信号、エラー信号）
ｔｗ        待機時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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