(57)【要約】【課題】精度良くサンプリングパルスの位相を遅延することにより、様々なケーブル長に対しても最適な画像を得られる内視鏡装置を提供する。【解決手段】CDS部４２と、タイミングジェネレータ４３と、A/D部４６と、画像処理回路４７と、を有する内視鏡装置１において、タイミングジェネレータ４３は、パルス生成用クロック信号を基に、CDS処理のためのタイミング信号を生成するパルス生成回路５７と、パルス生成用クロック信号又はパルス生成回路５７にて生成されたタイミング信号の位相を、第１の量だけ位相シフトさせる第１の位相シフト回路５５と、パルス生成用クロック信号又はパルス生成回路５７にて生成されたタイミング信号の位相を、第１の量とは異なる第２の量だけ位相シフトさせる第２の位相シフト回路５８とを有して、パルス生成回路５７と、第１の位相シフト回路５５と、第２の位相シフト回路５８が直列に接続される。【選択図】図３
2010046220.tif 000002
【特許請求の範囲】
【請求項１】
内視鏡先端部に配置された対物レンズより取り込んだ被写体像を撮像する撮像手段で得られた信号を相関２重サンプリング処理する相関２重サンプリング手段と、
前記相関２重サンプリング手段に前記相関２重サンプリング処理のためのタイミング信号を供給するタイミング発生手段と、
前記相関２重サンプリング手段においてサンプルホールドされた信号をアナログデジタル変換するA/D変換手段と、
前記A/D変換手段の出力を信号処理する映像信号処理手段と、を有し、
前記タイミング発生手段は、
パルス生成用クロック信号を基に、前記相関２重サンプリング処理のための前記タイミング信号を生成するパルス生成回路と、  
前記パルス生成用クロック信号もしくは前記パルス生成回路にて生成された前記タイミング信号の位相を、第１の量だけ位相シフトさせる第１の位相シフト回路と、
前記パルス生成用クロック信号もしくは前記パルス生成回路にて生成された前記タイミング信号の位相を、前記第１の量とは異なる第２の量だけ位相シフトさせる第２の位相シフト回路と、
を有して、前記パルス生成回路と、前記第１の位相シフト回路と、前記第２の位相シフト回路が直列に接続されることを特徴とする内視鏡装置。
【請求項２】
前記パルス生成回路、前記第１の位相シフト回路及び前記第２の位相シフト回路は、前記相関２重サンプリング処理におけるサンプルホールドプリチャージレベルとサンプルホールドデータレベルの２つのタイミング信号を発生させるために、前記２つのタイミング信号毎に設けられていることを特徴とする請求項１に記載の内視鏡装置。
【請求項３】
前記第１の量は、前記第２の量よりも小さく、
前記第１の位相シフト回路は、バッファ又は遅延線により前記位相シフトを実現するように構成されていることを特徴とする請求項１又は２に記載の内視鏡装置。
【請求項４】
前記第２の位相シフト回路は、シフトレジスタにより前記位相シフトを実現するように構成されていることを特徴とする請求項３に記載の内視鏡装置。
【請求項５】
前記タイミング発生手段において、前記第１の位相シフト回路が前記パルス生成用クロック信号の位相を前記第１の量だけシフトし、前記パルス生成回路が前記第１の位相シフト回路において位相シフトされた前記タイミング信号を生成し、第２の位相シフト回路が前記パルス生成手段において生成された前記タイミング信号の位相を前記第２の量だけシフトさせることを特徴とする請求項１から４のいずれか１つに記載の内視鏡装置。
【請求項６】
前記第１の量と前記第２の量のデータは、前記内視鏡の挿入部の長さに応じて予め設定されたデータとして、記憶されていることを特徴とする請求項１から５のいずれか１つに記載の内視鏡装置。
【請求項７】
前記予め設定されたデータは、テーブルデータとして記憶部に記憶されていることを特徴とする請求項６に記載の内視鏡装置。
【請求項８】
前記予め設定されたデータは、外部から設定されて記憶されることを特徴とする請求項６又は７に記載の内視鏡装置。
【請求項９】
前記タイミング発生手段は、前記第１の位相シフト回路と前記第２の位相シフト回路のそれぞれの前記第１の量と前記第２の量を決定する位相シフト量決定手段を有し、
該位相シフト量決定手段は、前記第１の量が最小となるように前記第１の量と前記第２の量を決定することを特徴とする請求項１から５のいずれか１つに記載の内視鏡装置。
【請求項１０】
前記タイミング発生手段は、
前記撮像手段を駆動するためのリセットゲートパルス信号を生成するリセットゲートパルス生成回路と、
前記パルス生成用クロック信号もしくは前記リセットゲートパルス生成回路にて生成された前記リセットゲートパルス信号の位相を、第３の量だけ位相シフトさせる第３の位相シフト回路と、
前記パルス生成用クロック信号もしくは前記リセットゲートパルス生成回路にて生成された前記リセットゲートパルス信号の位相を、前記第３の量とは異なる第４の量だけ位相シフトさせる第４の位相シフト回路と、
をさらに有し、
前記リセットゲートパルス生成回路と、前記第３の位相シフト回路と、前記第４の位相シフト回路が直列に接続されることを特徴とする請求項１から９のいずれか１つに記載の内視鏡装置。
【請求項１１】
前記タイミング発生手段は、
前記A/D変換手段のA/Dタイミング信号を生成するためのA/Dパルス生成回路と、
該A/Dパルス生成回路にて生成された前記A/Dタイミング信号の位相を第５の量だけ位相シフトさせる第５の位相シフト回路と、
をさらに有することを特徴とする請求項１から１０のいずれか１つに記載に内視鏡装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内視鏡装置に関し、特に、相関２重サンプリング処理を行う内視鏡装置に関する。
【背景技術】
【０００２】
従来より、医療分野では、体腔内に細長の挿入部を挿入することにより、体腔内臓器等を観察したり、必要に応じて処置具チャンネル内に挿通した処置具を用いて患部に対して各種治療あるいは処置のできる内視鏡が広く利用されている。また、工業用分野においても、ボイラ、タービン、エンジン、化学プラント等の内部の傷、腐食等の観察、検査等にエ業用内視鏡が広く用いられている。
【０００３】
上述の内視鏡装置、すなわち観察部位の映像を表示する映像装置に用いられる内視鏡には、挿入部の先端部に光学像を画像信号に光電変換するCCD等の撮像素子を配設した電子内視鏡（以下、内視鏡と略記する）がある。  
この内視鏡は、光源装置から供給される照明光によって照らされた観察部位の観察像を撮像素子の撮像面に結像させ、この撮像素子で光電変換した観察像の画像信号を外部装置であるカメラコントロールユニット（以下ＣＣＵと略記する）の信号処理部に伝達して映像信号を生成し、モニタの画面上に内視鏡画像を表示させて、ユーザが観察部位を観察できる構成になっている。
【０００４】
このような内視鏡装置は、例えば、先端部に設けられた観察部位を撮像する固体撮像素子、及び観察部位を照明する光源を有する撮像部と、電源及び信号処理部を有する制御部とから構成されている。制御部と撮像部とは、複数の電線からなるケーブルで接続されており、このケーブルを介して、制御部から撮像部に対する電力供給と、撮像部を制御する制御信号及び撮像部からの映像信号等の送受信が行われる。
【０００５】
工業用途では、ユーザの要求が幅広く、例えば、１ｍ〜３０ｍの挿入部の長さに対応できるような内視鏡装置が要求される場合がある。撮像部と制御部とが最大３０ｍのケーブルで接続される事になる場合、結果として、撮像部からの出力信号が制御部側の信号処理タイミングとずれてしまい、最適な画像処理が出来ないという問題があった。このような問題を解決する内視鏡装置が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−２３１０６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
その提案に係る内視鏡装置では、撮像部からの出力信号を相関２重サンプリング処理するためのサンプリングパルスの位相を、撮像部からの信号の遅延量に合わせて遅延させるようにずらすことにより、最適な画像を得るように画像処理が行われる。従来、その遅延回路として、遅延素子としてのバッファ回路が多段で設けられて、信号遅延が行われる。その提案の内視鏡装置では、例えば１ｍのような比較的短いケーブル長に対応させる場合には、撮像部からの遅延量が少ないので精度良く遅延させることが可能である。
【０００７】
しかし、３０ｍのような長いケーブルにも対応可能な遅延量を実現するためには、必要な遅延量が大きくなるため、バッファ回路を多段で構成する必要がある。その結果、バッファ回路におけるバッファ回路のバラツキが加算され、トータルの遅延量のバラツキが大きくなり精度良く遅延させることが出来ないという問題がある。精度のよい遅延が得られなければ、結果として、画像ノイズ増加、感度低下、色再現悪化、等の不具合が発生してしまう。
【０００８】
本発明は、このような事情を鑑みてなされたものであり、精度良くサンプリングパルスの位相を遅延することにより、様々なケーブル長に対しても最適な画像を得られる内視鏡装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、内視鏡先端部に配置された対物レンズより取り込んだ被写体像を撮像する撮像手段で得られた信号を相関２重サンプリング処理する相関２重サンプリング手段と、前記相関２重サンプリング手段に前記相関２重サンプリング処理のためのタイミング信号を供給するタイミング発生手段と、前記相関２重サンプリング手段においてサンプルホールドされた信号をアナログデジタル変換するA/D変換手段と、該A/D変換手段の出力を信号処理する映像信号処理手段と、を有し、前記タイミング発生手段は、パルス生成用クロック信号を基に、前記相関２重サンプリング処理のための前記タイミング信号を生成するパルス生成回路と、前記パルス生成用クロック信号もしくは前記パルス生成回路にて生成された前記タイミング信号の位相を、第１の量だけ位相シフトさせる第１の位相シフト回路と、前記パルス生成用クロック信号もしくは前記パルス生成回路にて生成された前記タイミング信号の位相を、前記第１の量とは異なる第２の量だけ位相シフトさせる第２の位相シフト回路と、を有し、前記パルス生成回路と、前記第１の位相シフト回路と、前記第２の位相シフト回路が直列に接続される内視鏡装置が提供される。
【発明の効果】
【００１０】
本発明によれば、精度良くサンプリングパルスの位相を遅延することにより、様々なケーブル長に対しても最適な画像を得られる内視鏡装置を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面を用いて説明する。
【００１２】
（第１の実施の形態）
（全体構成）
図１は、本発明の第１の実施の形態に係る内視鏡装置の全体構成を示すブロック図である。  
内視鏡装置１は、細長の挿入部１１と、本体部１２と、液晶表示装置（LCD）等の表示装置１３、各種操作のためのリモコン１４とを含んで構成されている。また、本体部１２には記録媒体１５が取り付け可能となっており、記録媒体１５に静止画及び動画の記録が可能となっている。
【００１３】
挿入部１１の先端部には、LED２１、対物レンズ２２及びCCD２３が設けられている。挿入部１１の先端部に配置された照明装置としてのLED２１により照明された被写体の像は、同じ挿入部１１の先端部に配置された対物レンズ２２の結像位置に配置された、固体撮像素子としての電荷結合素子（以下、CCDと略記）２３の撮像面上に結像され、被写体の像の撮像が行われる。
【００１４】
本体部１２は、CCDドライバ３１、画像処理部３２、システム制御部３３、画像記録部３４、LED駆動部３５を含む。  
撮像手段としてのCCD２３は、細長の複合同軸ケーブルにより接続された、本体部１２のCCD駆動部としてのCCDドライバ３１を介して画像処理部３２に接続される。画像処理部３２にて、CCD２３を駆動するための各種パルスが生成されてCCDドライバ３１に供給される。CCDドライバ３１では、細長の複合同軸ケーブルにて各種CCD駆動パルスが減衰することを考慮して、供給された各種パルスが増幅されてCCD２３に出力される。CCD２３は、画像処理部３２にて生成された各種CCD駆動パルスのタイミングに基づいて光電変換する。CCD２３にて、光電変換されたCCD２３の出力信号は細長の複合同軸ケーブルを介して、画像処理部３２まで伝送される。
【００１５】
一方で、画像処理部３２は、システム制御部３３と通信を行っている。システム制御部３３は、リモコン１４からの入力信号である、ズーム設定、フリーズ設定、輪郭補正設定、ガンマ補正設定、輝度設定等の信号を受け取り、それぞれに対応した指示を画像処理部３２に対して出力する。その指示に従って画像処理部３２は、CCD２３からの出力信号に対して各種画像処理を行い、映像出力信号を画像記録部３４に出力する。
【００１６】
挿入部１１の先端部に配置された照明用のLED２１は、挿入部１１を通る細長の信号ケーブルによりLED駆動部３５と接続されている。また、LED駆動部３５は、システム制御部３３と接続されており、LED駆動部３５は、システム制御部３３からのLED点灯制御信号に基づいてLED２１の点灯／消灯の駆動制御を行う。さらに、システム制御部３３は、リモコン１４と接続されており、リモコン１４上のLED制御用のスイッチの操作に応じた制御信号をリモコン１４から受け取り、その制御信号に応じてLED駆動部３５を制御する。
【００１７】
また、画像処理部３２より出力された映像信号は、画像記録部３４に出力される。画像記録部３４は、記録媒体１５が取り付けられている場合、入力された映像信号に係る画像を、静止画及び動画として記録媒体１５に記録することが可能である。その場合、システム制御部３３がリモコン１４からの入力信号に基づき、画像記録部３４に対して記録のための指示信号を出力する。また、画像記録部３４より出力された映像信号は、表示部であるLCD１３に出力され、内視鏡画像が表示される。また、画像記録部３４は、外部出力としての映像出力端子へも、映像信号を出力している。
【００１８】
（画像処理部）
次に、画像処理部３２の構成について説明する。  
図２は、画像処理部３２の構成を説明するためのブロック図である。画像処理部３２は、プリアンプ４１、CDS４２、タイミングジェネレータ（以下、TGと略す）４３、プログラマブル・ゲイン・アンプ（PGA）４４、CPU４５、アナログデジタル変換器であるA/D部４６、画像処理回路４７、RAM４８及びROM４９を含んで構成されている。
【００１９】
CCD２３から出力された出力信号は、プリアンプ４１に入力される。プリアンプ４１は、細長の複合同軸ケーブルを伝送することにより減衰した減衰分を補うために、CCD２３の出力信号を増幅する。プリアンプ４１より出力されたCCD２３の出力信号は、CDS部４２に入力される。CDS部４２は、CCD２３の出力信号に対して、TG４３より供給されるタイミング信号のタイミングに基づいて、相関２重サンプリング処理を行ってノイズ除去を行う。相関２重サンプリング手段としてのCDS部４２より出力されたサンプルホールドされたCCD２３の出力信号は、プログラマブル・ゲイン・アンプ（PGA）に入力され、CPU４５からの制御信号に基づく増幅率にて信号増幅されて、A/D部４６に出力される。A/D変換手段としてのA/D部４６は、TG４３より供給されるAD変換のタイミング信号であるADCLK信号のタイミングに基づいて、A/D変換を行い、CCD２３の出力信号のデジタル信号を画像処理回路４７に出力する。画像処理回路４７は、CPU４５からの制御信号による指示に応じて各種画像処理を施して画像記録部３４に映像信号を出力する映像信号処理手段である。CPU４５は、システム制御部３３からの画像処理に関する指示に応じて、画像処理回路４７を制御している。画像処理回路４７は、各種処理の中でも特に電子ズームを実現するために、フレームメモリとしてのRAM４８に対して、画像データの書き込み及び読み出しも行っている。なお、CPU４５は、ROM４９に記憶されたプログラムを読み出して、所定の処理を実行している。
【００２０】
TG４３は、CPU４５からのCCD駆動パルス設定、及び画像処理回路４７より供給される同期信号に基づいて、CCD２３を駆動するためのリセットゲートパルス信号を含むCCD駆動パルスを生成する。TG４３より出力されたCCD駆動パルスは、CCDドライバ３１に出力され、上述したように信号増幅されてCCD３１に供給される。
【００２１】
また、TG４３は、CDS部４２に、相関２重サンプリング処理のための、後述するSHP（サンプルホールドプリチャージレベル）及びSHD（サンプルホールドデータレベル）の各パルス信号を、タイミング信号として出力するタイミング発生手段である。
【００２２】
（タイミングジェネレータ（TG））
次に、タイミング発生手段としてのTG４３の構成について説明する。  
図３は、TG４３の構成を示すブロック図である。TG４３は、カウンタ回路５１、パルス生成回路５２、シリアルインターフェース回路（シリアルI/F）５３、レジスタ５４、SHP用遅延素子位相シフト回路５５、SHP用位相シフトテーブル部５６、SHP用パルス生成回路５７、SHP用シフトレジスタ位相シフト回路５８、SHD用遅延素子位相シフト回路５９、SHD用位相シフトテーブル部６０、SHD用パルス生成回路６１、及びSHD用シフトレジスタ位相シフト回路６２を含む。SHP用遅延素子位相シフト回路５５、SHP用位相シフトテーブル部５６、SHP用パルス生成回路５７、及びSHP用シフトレジスタ位相シフト回路５８が、SHP用位相シフト回路を構成する。SHD用遅延素子位相シフト回路５９、SHD用位相シフトテーブル部６０、SHD用パルス生成回路６１、及びSHD用シフトレジスタ位相シフト回路６２が、SHD用位相シフト回路を構成する。
【００２３】
画像処理回路４７より出力される各種同期信号、ここではHD（水平同期）/VD（垂直同期）/FD（フィールド同期）信号がカウンタ回路５１に入力される。カウンタ回路５１は、各同期信号のカウント値及び各同期信号をパルス生成回路５２に出力する。
【００２４】
さらに、画像処理回路４７からのパルス生成用クロック信号CLK_INが、パルス生成回路５２に入力されている。パルス生成回路５２は、入力されたパルス生成用クロック信号CLK_IN、同期信号HD/VD/FD、及び同期信号カウント値、を基づく各種CCD駆動パルス信号とAD用クロック信号ADCLKを生成し、それぞれCCDドライバ３１とA/D部４６に出力している。各種CCD駆動パルス信号は、H1/H2,RG,XV1〜XSG1/VSG2,XSUBである。
【００２５】
なお、以下、CDS処理におけるSHP（サンプルホールドプリチャージレベル）及びSHD（サンプルホールドデータレベル）の各パルス信号を位相シフトさせる位相シフト回路の動作について説明するが、両者の回路は、同じ回路構成のためSHPパルス信号用の位相シフト回路を主として説明する。
【００２６】
画像処理回路４７より出力されるパルス生成用クロック信号CLK_INは、SHP用遅延素子位相シフト回路５５に入力される。SHP用遅延素子位相シフト回路５５は、SHP用位相シフトテーブル部５６からの制御信号DCS_SHPに基づいて、遅延素子を利用してパルス生成用クロック信号CLK_INの位相を、後述する小さい量だけ位相シフトさせた遅延SHPクロック信号CLK_DLY_SHPを生成し、SHP用パルス生成回路５７に出力する位相シフト回路である。制御信号DCS_SHP は、遅延素子による位相シフトのためのSHP用の制御信号である。SHP用遅延素子位相シフト回路５５の構成については、後述する。
【００２７】
SHP用パルス生成回路５７は、遅延SHPクロック信号CLK_DLY_SHPを基準として、相関２重サンプリング処理のためのタイミング信号であるSHPパルス信号のSHP遅延１パルス信号SHP_DLY1を生成して、SHP用シフトレジスタ位相シフト回路５８に出力している。
【００２８】
SHP用シフトレジスタ位相シフト回路５８は、SHP用遅延素子位相シフト回路５５から出力された遅延SHPクロック信号CLK_DLY_SHPを基準にし、かつSHP用位相シフトテーブル部５６からの制御信号SCS_SHPに基づいて、SHP遅延１パルス信号SHP_DLY1の位相を、シフトレジスタにより、さらに大きな量だけ位相シフトさせて、SHP遅延2パルス信号SHP_DLY2を生成し、CDS部４２に出力する位相シフト回路である。制御信号SCS_SHPは、シフトレジスタによる位相シフトのためのSHP用の制御信号である。
【００２９】
SHP用遅延素子位相シフト回路５５における位相シフトされる量は、SHP用シフトレジスタ位相シフト回路５８において位相シフトされる量とは異なっており、小さい。  
CDS部４２では、このSHP遅延2パルス信号SHP_DLY2を基準にしてCDS処理を行っている。
【００３０】
また、CPU４５は、位相シフト量のデータを、シリアルインターフェース回路５３を介して３線シリアルにてレジスタ５４に伝送して設定する。SHP用位相シフトテーブル部５６には、レジスタ５４に設定された位相シフト量が入力される。レジスタ５４に設定される位相シフト量は、内視鏡の挿入部の長さに応じた値である。SHP用位相シフトテーブル部５６は、入力された位相シフト量に応じて予め設定されたデータを出力する。その出力されるデータは、その入力された位相シフト量に対して、遅延素子位相シフト量とシフトレジスタ位相シフト量の組み合わせの中で、遅延素子による位相シフト量が最小となるデータである制御信号DCS_SHPとSCS_SHPである。
【００３１】
遅延素子による位相シフト量が最小となるデータが設定されて出力するようにしたのは、遅延素子の位相シフト量のバラツキが大きく、シフトレジスタの位相シフト量のバラツキが小さいという特性を利用して、最もバラツキが小さくなるような遅延設定を実現するためである。
【００３２】
なお、ここでは、SHP用位相シフトテーブル部５６は、位相シフト量に対して、遅延素子位相シフト量とシフトレジスタ位相シフト量の組み合わせのデータを保持するテーブルであり、入力された位相シフト量に対してその組み合わせのデータを出力する回路であるが、SHP用位相シフトテーブル部５６は、組み合わせのデータの演算処理を行う回路でもよい。すなわち、SHP用位相シフトテーブル部５６に代えて、入力された位相シフト量に対して、遅延素子位相シフト量とシフトレジスタ位相シフト量の組み合わせを、遅延素子による位相シフト量が最小となるように、演算して出力する回路を用いてもよい。すなわち、その演算回路は、遅延素子位相シフト量とシフトレジスタ位相シフト量の決定する位相シフト量決定手段を構成する。
【００３３】
さらに、なお、外部のCPU４５が、位相シフト量に対して、遅延素子位相シフト量とシフトレジスタ位相シフト量の組み合わせデータを、遅延素子位相シフト量が最小となるように演算し、各位相シフト回路に出力するようにして、SHP用位相シフトテーブル部５６を省略してもよい。
【００３４】
以上のように、SHP用位相シフトテーブル部５６は、レジスタ５４に設定された位相シフト量に対して、遅延素子位相シフト量とシフトレジスタ位相シフト量の組み合わせの中で、遅延素子位相シフト量が最小となるように各遅延量を決定して、SHP用遅延素子位相シフト回路５５及びSHP用シフトレジスタ位相シフト回路５８を制御している。
【００３５】
なお、SHD用遅延素子位相シフト回路５９、SHD用位相シフトテーブル部６０、SHD用パルス生成回路６１、及びSHD用シフトレジスタ位相シフト回路６２は、上述したSHPパルス信号用の位相シフト回路と、全く同じ動作あるいは処理を独立して行っているので、説明は省略する。
【００３６】
SHPパルス信号用の位相シフト回路とSHDパルス信号用の位相シフト回路を個別に設けているのは、内視鏡では、CCD出力信号を長距離伝送するによりCCD出力信号の波形が歪んでしまうので、SHPとSHDの各位相シフト量を独立に調整しないと最適な画像が得られない場合があるという理由からである。従って、SHD用位相シフトテーブル部６０のデータの内容は、SHP用位相シフトテーブル部５６の内容と同じでない場合がある。
【００３７】
次に、SHP用遅延素子位相シフト回路５５の構成について説明する。図４は、SHP用遅延素子位相シフト回路５５の構成例を示す回路図である。なお、SHD用遅延素子位相シフト回路５９の構成も同様である。  
図４のSHP用遅延素子位相シフト回路５５は、遅延素子として複数のバッファ７１を用いてパルス生成用クロック信号CLK_INの微小な量の位相シフトを実現する。複数のバッファ７１は、直列に接続されており、その各接続ポイントからの出力が、セレクタ７２に並列に入力されている。複数の接続ポイントの出力信号は、各接続ポイントまでに直列に接続されたバッファの数が異なっているので、互いに位相が異なった信号となる。セレクタ７２は、SHP用位相シフトテーブル部５６から出力される制御信号DCS_SHPに基づいて、並列に入力された互いに位相の異なる複数の信号のうち１つを選択して、遅延SHPクロック信号CLK_DLY_SHPとして、SHP用パルス生成回路５７に出力する。
【００３８】
なお、SHP用遅延素子位相シフト回路５５は、パルス生成用クロック信号CLK_INの微小な量の位相シフトを実現するので、バッファ７１の数は多くない。そのため、回路規模も小さくでき、かつトータルの誤差も小さい。
【００３９】
図５は、SHP用遅延素子位相シフト回路５５の他の構成例を示す回路図である。図５のSHP用遅延素子位相シフト回路５５Aは、基本的な構成は図４の回路と同等で、遅延素子が遅延線７３に置き換わった例である。動作は図４と全く同じであるので、説明は省略する。
【００４０】
なお、遅延素子は、上記したバッファや遅延線の他にも、コイル、基板上の配線、フィルタ等を利用してもよく、あるいは、種々の素子の組み合わせでもよく、同じ効果を得ることができる。
【００４１】
次に、SHP用シフトレジスタ位相シフト回路について説明する。  
図６は、SHP用シフトレジスタ位相シフト回路５８の構成例を示すブロック図である。なお、SHD用シフトレジスタ位相シフト回路６２の構成も、図６と全く同等である。
【００４２】
SHP用シフトレジスタ位相シフト回路５８は、４つのフリップフロップ回路（以下、FFと略す）８１，８２，８３，８４と、シフトレジスタ８５と、セレクタ８６と、HIGHあるいはLOWの信号を生成して出力するH/L信号生成回路８７とを含む。
【００４３】
SHP用シフトレジスタ位相シフト回路５８は、SHP用パルス生成回路５７において生成され微小位相シフトしたSHP遅延１パルス信号SHP_DLY1の位相を、SHP用遅延素子位相シフト回路５５において生成され微小位相シフトした遅延SHPクロック信号CLK_DLY_SHPを基準に、制御信号SCS_SHPに基づいて、シフトレジスタ８５によって、位相シフトする。
【００４４】
SHP遅延１パルス信号SHP_DLY1は、FF８１を経由して入力され、FF82とシフトレジスタ８５に入力される。シフトレジスタ８５は、SHP用位相シフトテーブル部５６からのシフトレジスタ位相シフト用の制御信号SCS_SHPにより指定される位相シフト量に応じた位相シフトを実施して、位相シフトしたSHP遅延１パルス信号SHP_DLY1を、FF８３を経由してセレクタ８６に出力する。
【００４５】
シフトレジスタ８５は、複数のシフトレジスタを有し、制御信号SCS_SHPに基づいて、シフトする位相量が制御される。シフトレジスタ８５は、制御信号SCS_SHPにより指定された位相シフト量だけSHP遅延１パルス信号SHP_DLY1を位相シフトする。
【００４６】
セレクタ８６には、FF８２を経由したSHP遅延１パルス信号SHP_DLY1と、FF８３を経由した、シフトレジスタ８５により位相シフトされたSHP遅延１パルス信号SHP_DLY1とが入力される。セレクタ８６は、入力された２つの信号の内の一つを選択して、FF８４を経由して、選択した信号を、SHP遅延2パルス信号SHP_DLY2として、CDS部４２に出力する。
【００４７】
また、セレクタ８６には、H/L信号生成回路８７からのHIGH又はLOWの信号が入力されている。セレクタ８６は、LOW信号が入力されているときは、FF８２からのSHP遅延１パルス信号SHP_DLY1を選択し、HIGH信号が入力されているときは、FF８３からの位相シフトされたSHP遅延１パルス信号SHP_DLY1を選択し、選択した信号を出力する。
【００４８】
H/L信号生成回路８７は、制御信号SCS_SHPの示す位相シフト量が０(ゼロ)のときは、LOW信号を生成し、制御信号SCS_SHPの示す位相シフト量が０(ゼロ)以外のときは、HIGH信号を生成する。すなわち、セレクタ８６は、位相シフト量が０の時にはFF８２の出力を選択し、位相シフト量が０以外の時にはFF８３の出力を選択するように制御されている。
【００４９】
なお、FF８２と８３は、位相シフト量が０の時と、０以外の時とで、出力タイミングを一致させるために挿入されている。さらになお、FF８１と８４は、SHP用シフトレジスタ位相シフト回路５８の入力および出力のタイミングが、外部回路とタイミングが合うようにするために挿入されている。
【００５０】
なお、図３から図６に示したTG４３は、再構成可能なハードウェア、例えばFPGA(Field Programmable Gate Array)を用いて実現することが可能である。
【００５１】
また、各パルス信号の遅延素子位相シフト回路５５，５９、シフトレジスタ位相シフト回路５８，６２は、パルス生成回路５７，６１の後段に、直列に配置するようにしてもよく、かつその配置順序はいずれが先でも後でもよい。
【００５２】
次に、上述した回路構成における各信号の状態を説明する。以下、SHPパルス信号についてのみ説明し、SHDパルス信号については説明を省く。  
図７は、位相シフト無しの場合のタイミングチャートである。図７は、例えば、内視鏡装置１の挿入部１１が長い場合に位相シフトが無い、すなわち位相シフト量が０（ゼロ）、とするときのタイミングチャートである。
【００５３】
挿入部１１が位相シフトをする必要のあるものであるか否かは、予め挿入部１１の長さ、あるいはID等の識別情報により、CPU４５は決定することができる。内視鏡装置１の挿入部１１の長さに応じて、CPU４５は、位相シフト量を決定し、レジスタ５４に設定する。なお、挿入部１１が着脱可能な場合は、取り付けられた挿入部に設けられたID信号記憶部に記憶されたIDを読み出して、CPU４５は、シフト量を決定する。
【００５４】
レジスタ５４に設定されたシフト量が０（ゼロ）であるので、SHP用遅延素子位相シフト回路５５における位相シフトは無く、パルス生成用クロック信号CLK_INと遅延SHPクロック信号CLK_DLY_SHPは同位相となっている。SHP用パルス生成回路５７は、この遅延SHPクロック信号CLK_DLY_SHPを基準に、SHP遅延１パルス信号SHP_DLY1を生成するが、位相シフト量が０なので、SHP用シフトレジスタ位相シフト回路５８における位相シフトもない。その結果、SHP遅延１パルス信号SHP_DLY1と同位相のSHP遅延2パルス信号SHP_DLY2が、CDS４２に出力される。この時、各種CCD駆動パルス、及びADCLK信号と同じように、パルス生成用クロック信号CLK_INの位相を基準にして、サンプルホールドプリチャージレベルのパルス信号であるSHP遅延2パルス信号SHP_DLY2が生成されることとなる。
【００５５】
図８は、位相シフト有りの場合のタイミングチャートである。CPU４５は、挿入部１１の長さから位相シフトが必要な場合、位相シフトすべきシフト量を決定し、レジスタ５４に決定したシフト量データを設定する。
【００５６】
画像処理回路４７から入力されるパルス生成用クロック信号CLK_INに対して、SHP用遅延素子位相シフト回路５５は、微小量の位相シフトを施し、遅延SHPクロック信号CLK_DLY_SHPを生成する。この遅延SHPクロック信号CLK_DLY_SHPは、SHP用パルス生成回路５７に入力され、入力クロック信号の位相を基準にして、SHP遅延１パルス信号SHP_DLY1が生成される。
【００５７】
このSHP遅延１パルス信号SHP_DLY1は、位相シフト無し時のSHP遅延2パルス信号SHP_DLY2(0)と比較して、微小量DSだけ位相シフトしたパルス信号となる。このSHP遅延１パルス信号SHP_DLY1は、さらに、SHP用シフトレジスタ位相シフト回路５８において大幅に位相シフトされる。この大幅なシフト量SSの位相シフトは、シフトレジスタによりなされるものであり、大きなシフトが精度よく行える。シフト量DSとSSを加算したシフト量TSの位相シフトが実現される。その結果、最終的に全体としてシフト量TSのSHP遅延2パルス信号SHP_DLY2が、サンプルホールドプリチャージレベルのパルス信号としてCDS部４２に出力される。
【００５８】
図８に示す例では遅延SHPクロック信号CLK_DLY_SHPは、３クロック分位相シフトしている。この時、各種CCD駆動パルス及びADCLK信号は、パルス生成用クロック信号CLK_INの位相を基準としているのに対して、SHP遅延2パルス信号SHP_DLY2は、トータルでシフト量TSだけ位相シフトした信号となっている。
【００５９】
以上のように、この例では、目標とする位相シフト量TSが、遅延SHPクロック信号CLK_DLY_SHPの３クロック分＋α（＝DS）としているので、SHP用位相シフトテーブル部５６が上記のようにシフト制御を行っている。目標となる位相シフト量が変わった時には、SHP用位相シフトテーブル部５６が、SHP用遅延素子位相シフト回路５５とSHP用シフトレジスタ位相シフト回路５８を、目標の位相シフト量に応じて、制御して最適な位相シフト量を実現する。このとき、位相シフト量のバラツキが大きいSHP用遅延素子位相シフト回路５５での位相シフト量が最小となるように制御されることにより、全体として精度の良い位相シフトが実現されている。
【００６０】
図９から図１１は、上述した位相シフトをした場合のCDS部４２における相関２重サンプリングのタイミングを説明するための図である。
【００６１】
図９は、例えば３０ｍ等の挿入部１１が長い場合のタイミングを示す図である。この時のサンプルホールドプリチャージレベルのパルス信号SHP_DLY2及びサンプルホールドデータレベルのパルス信号SHD_DLY2は、それぞれ、CCD２３の出力信号CCD_OUTのフィードスルー期間及び信号期間の信号レベルをサンプルホールドするために、点線で示すタイミングで、適切に出力されている。よって、この場合は適切な画像を得ることが出来る。
【００６２】
図１０は、例えば１ｍ等の挿入部１１が短い場合のタイミングを示す図である。この場合、CCD２３の出力信号CCD_OUTの波形は、矢印Aで示す方向に遅れる。その結果、図９に示すタイミングと比較して、CCDの出力信号CCD_OUTに対する各タイミング信号の遅延量が少ない。その結果、図１０にあるようにCCD２３の出力信号CCD_OUTの位相が、最適なタイミング位置のサンプルホールドプリチャージレベルのパルス信号SHP_DLY2及びサンプルホールドデータレベルのパルス信号SHD_DLY2に対してずれてしまう。従って、パルス信号SHP_DLY2及びSHD_DLY2は、それぞれCCD２３の出力信号CCD_OUTの最適なサンプリング位置でサンプルホールド出来ないので、正常な画像が得られない。
【００６３】
図１１は、図１０の場合におけるCCD２３の出力信号CCD_OUTのタイミングに合わせて、パルス信号SHP_DLY2及びSHD_DLY2を適切に位相シフトさせた場合のタイミングを示す図である。図１１では、サンプルホールドプリチャージレベルのパルス信号SHP_DLY2及びサンプルホールドデータレベルのパルス信号SHD_DLY2は、それぞれ適切な量だけ位相シフトされて、CCD２３の出力信号CCD_OUTのフィードスルー期間及び信号期間の信号レベルにおいて適切にサンプルホールドが行われ、最適な画像を得ることが出来る。
【００６４】
以上のように、本実施の形態によれば、精度良くサンプリングパルスの位相を遅延することにより、様々なケーブル長に対しても最適な画像を得られる内視鏡装置を実現することができる。
【００６５】
（第２の実施の形態）
（全体構成）
本発明の第２の実施の形態に係る内視鏡装置は、RGパルス信号及びADCLK信号に対しても位相シフトを行うようにした点が、上述した第１の実施の形態の内視鏡装置とは異なる。本実施の形態の内視鏡装置の構成は、第１の実施の形態の内視鏡装置と略同じであるため、第１の実施の形態の内視鏡装置と同じ構成要素については同じ符号を用いて説明は省略し、異なる点のみを説明する。
【００６６】
図１２は、本発明の第２の実施の形態に係る内視鏡装置の画像処理部３２のTG４３Aの構成を示すブロック図である。図１２は、図３の構成に、RG遅延素子位相シフト回路６３と、RG用位相シフトテーブル６４と、RG用パルス生成回路６５と、RG用シフトレジスタ位相シフト回路６６と、ADCLK用シフトレジスタ位相シフト回路６７とが、追加されている。
【００６７】
CDS処理におけるリセット期間のリセットゲートパルス信号（以下、RG信号という）は、CCDドライバ３１へ出力される。RG遅延素子位相シフト回路６３と、RG用位相シフトテーブル６４と、RG用パルス生成回路６５と、RG用シフトレジスタ位相シフト回路６６が、RG用位相シフト回路を構成し、RG信号の位相シフトを行う。
【００６８】
RG遅延素子位相シフト回路６３と、RG用位相シフトテーブル６４と、RG用パルス生成回路６５と、RG用シフトレジスタ位相シフト回路６６は、それぞれ、第１の実施の形態におけるSHP及びSHDの各パルス信号を位相シフトさせる位相シフト回路と同じ構成である。具体的には、RG遅延素子位相シフト回路６３の構成は、SHP用遅延素子位相シフト回路５５及びSHD用遅延素子位相シフト回路５９と同じである。RG用位相シフトテーブル６４の構成は、記憶されているデータは異なるが、SHP用シフトテーブル部５６及びSHD用位相シフトテーブル部６４と同じである。RG用パルス生成回路６５の構成は、SHP用パルス生成回路５７及びSHD用パルス生成回路６１と同じである。RG用シフトレジスタ位相シフト回路６６の構成は、SHP用シフトレジスタ位相シフト回路５８及びSHD用シフトレジスタ位相シフト回路６２と同じである。
【００６９】
RG用位相シフト回路が、上述したSHP用位相シフト回路及びSHD用位相シフト回路と全く同じ動作をしてRG信号の位相シフトを実現して、リセット期間のRG信号RG_DLY2を、最終的にCCDドライバ３１に出力している。
【００７０】
このときのRG用の位相シフト量は、ケーブル自体の個体特性によって決定される。そこで、内視鏡装置１の挿入部１１あるいはケーブル自体が、その位相シフト量データを保持するか、あるいはその位相シフト量に応じたIDデータを保持する記憶部を有し、挿入部１１の変更、又はケーブルの変更もしくは取り替え時に、CPU４５がその記憶部に記憶されたデータを読み出すことによって、挿入部１１等の個々の位相シフト量のデータをレジスタ５４に設定することができる。
【００７１】
以上のように、本実施の形態によれば、同じケーブル長であってもケーブル特性のバラツキによりCCD２３の出力信号CCD_OUTが変化してしまい、最適なCCD２３の出力信号波形を得ることが出来ず、ノイズが増えてしまうという問題を解決するために、このRG用位相シフト回路により、位相を調整して最適なCCD２３の出力信号波形を得ることにより、第１の実施の形態に示す構成よりもさらに画質を向上することが可能となる。
【００７２】
さらに、本実施の形態では、第１の実施の形態に対して、ADCLK用位相シフト回路としてのADCLK用シフトレジスタ位相シフト回路６７が追加されている。ADCLK用シフトレジスタ位相シフト回路６７には、A/Dパルス生成回路５２からのA/Dタイミング信号であるADCLK信号が入力される。このADCLK用位相シフト回路を構成するADCLK用シフトレジスタ位相シフト回路６７は、SHP用シフトレジスタ位相シフト回路５８，SHD用シフトレジスタ位相シフト回路６２及びRG用シフトレジスタ位相シフト回路６６と全く同じの動作をして、ADCLK信号に対して設定された量の位相シフトを実現して、位相シフトされたADCLK信号であるADCLK_DLY信号を最終的にA/D部４６に出力している。
【００７３】
A/D部４６では、CDS部４２においてサンプルホールドされた各信号を、ADCLK_DLY信号のタイミングに基づいてA/D変換することになる。  
精度のよいA/D変換を行うためには、A/D部４６におけるA/D変換のサンプリングは、信号レベルが安定しているときに行わなければならないが、ケーブル長の違いにより、その信号レベルの安定している期間が異なる。そこで、内視鏡装置１の挿入部１１あるいはケーブル自体が、そのケーブル長データを保持するか、あるいはそのケーブル長に応じたIDデータを保持する記憶部を有し、挿入部１１の変更、又はケーブルの変更もしくは取り替え時に、CPU４５がその記憶部に記憶されたデータを読み出すことによって、挿入部１１等の個々のケーブル長に対応するシフト量データをレジスタ５４に設定することができる。設定されたデータは、ADCLK用シフトレジスタ位相シフト回路６７に設定される。
【００７４】
以上のように、本実施に形態によれば、ADCLK用位相シフト回路は、信号レベルが確実に安定しているタイミングでA/D変換しないと最適な画像が得られないという問題を解決するために、ADCLK信号の位相調整を行い、最適なA/D変換タイミングを実現することにより、第１の実施の形態に示す構成よりもさらに画質を向上することが可能となる。
【００７５】
なお、ここで、ADCLK用位相シフト回路では、遅延素子による位相シフト回路が省略されている。これは、CDS部４２において、サンプルホールドされた信号のレベルが安定したタイミングが比較的長いため、遅延素子による微妙な位相シフトは必要ないからである。このような構成にすることによって、ADCLK信号の必要な位相シフトを最小限の回路構成で実現することが出来る。
【００７６】
図１３は、本実施の形態におけるADCLK信号の位相シフトのタイミングの例を示すタイミングチャートである。  
画像処理部４７から入力されたパルス生成用クロック信号CLK_INを基準として、パルス生成回路５２がADCLK信号を生成する。このADCLK信号は、パルス生成用クロック信号CLK_INの位相に同期されたクロックとして生成される。このADCLK信号に対して、ADCLK用シフトレジスタ位相シフト回路６７において位相シフトされたADCLK_DLY信号が最終的にA/D部４６に出力される。図１３に示す例では、ADCLK信号の位相を、パルス生成用クロック信号CLK_INの７クロック分だけ位相シフトさせて出力した場合の図となっている。ADCLK用位相シフト回路６７は、SHP用及びSHD用位相シフト回路とは異なり、遅延素子による位相シフト回路が存在しないので、シフトレジスタによる位相シフト量がトータルの位相シフト量ADTSに等しくなる。
【００７７】
以上のように、本実施の形態によれば、RG信号とADCLK信号とに対して、位相シフトを行うようにしたので、第１の実施の形態に示す構成よりもさらに画質を向上することが可能となる。
【００７８】
なお、RG信号とADCLK信号の両方に対して位相シフトを行わなくても、いずれか一方のみに位相シフトを行っても、第１の実施の形態に示す構成よりもさらに画質を向上することができる。
【００７９】
以上のように、撮像手段を内視鏡先端部に配置した内視鏡装置において、撮像部出力信号の遅延量に応じて、相関２重サンプリングパルスの位相を精度良く遅延させることが出来るので、最適な画像処理を実現することが出来る。また、必要な遅延量によらず一定の回路規模にすることが出来るので、大きな遅延量が必要なケーブルを使用する場合には回路規模を小さくすることが出来る。  
従って、上述した２つの実施の形態に係る内視鏡装置によれば、精度良くサンプリングパルスの位相を遅延することにより、様々なケーブル長に対して、最適な画像を得られるように信号処理が可能な内視鏡装置を実現することができる。
【００８０】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施の形態に係る内視鏡装置の全体構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る画像処理部の構成を説明するためのブロック図である。
【図３】本発明の第１の実施の形態に係るタイミングジェネレータ（TG）の構成を示すブロック図である。
【図４】本発明の第１の実施の形態に係るSHP用遅延素子位相シフト回路の構成例を示す回路図である。
【図５】本発明の第１の実施の形態に係るSHP用遅延素子位相シフト回路の他の構成例を示す回路図である。
【図６】本発明の第１の実施の形態に係るSHP用シフトレジスタ位相シフト回路の構成例を示すブロック図である。
【図７】本発明の第１の実施の形態に係る、位相シフト無しの場合のタイミングチャートである。
【図８】本発明の第１の実施の形態に係る、位相シフト有りの場合のタイミングチャートである。
【図９】本発明の第１の実施の形態に係る、例えば３０ｍ等の挿入部が長い場合のタイミングを示す図である。
【図１０】本発明の第１の実施の形態に係る、例えば１ｍ等の挿入部が短い場合のタイミングを示す図である。
【図１１】図１０の場合におけるCCDの出力信号CCD_OUTのタイミングに合わせて、パルス信号SHP_DLY2及びSHD_DLY2を適切に位相シフトさせた場合のタイミングを示す図である。
【図１２】本発明の第２の実施の形態に係る内視鏡装置の画像処理部のタイミングジェネレータ（TG）の構成を示すブロック図である。
【図１３】本発明の第２の実施の形態におけるADCLK信号の位相シフトのタイミングの例を示すタイミングチャートである。
【符号の説明】
【００８２】
１  内視鏡装置、１１  挿入部、１２  本体部、１３  表示部、１４  リモコン、１５記録媒体、２１LED  ２２  対物レンズ、２３  CCD、３１  CCDドライバ、３２  画像処理部、３３  システム制御部、３４  画像記録部、３５  LED駆動部、４１  プリアンプ、４２  CDS部  ４３  タイミングジェネレータ、４４  PGA部、４５  CPU、４６  A/D部、４７  画像処理回路、４８  RAM、５１  カウンタ回路、５２  パルス生成回路、５３  シリアルI/F、５４  レジスタ、５５、５５A  SHP用遅延素子位相シフト回路、  ５６  SHP用位相シフトテーブル部、５７  SHP用パルス生成回路、５８  SHP用シフトレジスタ位相シフト回路、５９  SHD用遅延素子位相シフト回路、  ６０  SHD用位相シフトテーブル部、６１  SHD用パルス生成回路、６２  SHD用シフトレジスタ位相シフト回路、６３  RG用遅延素子位相シフト回路、６４  RG用位相シフトテーブル部、６５  RG用パルス生成回路、６６  RG用シフトレジスタ位相シフト回路、６７  ADCLK用シフトレジスタ位相シフト回路、７１  バッファ、７２  セレクタ、７３  遅延線、８１  、８２，８３，８４  FF、８５  シフトレジスタ、８６  セレクタ、８７  H/L信号生成回路
【図１】
2010046220.tif 000003
【図２】
2010046220.tif 000004
【図３】
2010046220.tif 000005
【図４】
2010046220.tif 000006
【図５】
2010046220.tif 000007
【図６】
2010046220.tif 000008
【図７】
2010046220.tif 000009
【図８】
2010046220.tif 000010
【図９】
2010046220.tif 000011
【図１０】
2010046220.tif 000012
【図１１】
2010046220.tif 000013
【図１２】
2010046220.tif 000014
【図１３】
2010046220.tif 000015