(57)【要約】 【課題】半導体基板上に設けられるＮｉＰｔＳｉ電極の熱安定性を向上させる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体基板と、この半導体基板中のチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成され、ＮｉおよびＰｔを主成分とする金属半導体化合物層からなるソース／ドレイン電極とを備え、金属半導体化合物層と半導体基板との界面において、金属半導体化合物層の単一の結晶粒と半導体基板との境界部の最大Ｐｔ濃度が、界面の平均Ｐｔ濃度よりも高いことを特徴とする半導体装置および半導体装置の製造方法。【選択図】図１
2010141051.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中のチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域の両側に形成され、ＮｉおよびＰｔを主成分とする金属半導体化合物層からなるソース／ドレイン電極とを備え、
前記金属半導体化合物層と前記半導体基板との界面において、前記金属半導体化合物層の単一の結晶粒と前記半導体基板との境界部の最大Ｐｔ濃度が、前記界面の平均Ｐｔ濃度よりも高いことを特徴とする半導体装置。
【請求項２】
前記界面にＡｓ不純物層が形成され、前記界面近傍にＡｓ濃度のピークを有し、前記ピークの裾部のＡｓ濃度が前記金属半導体層側で前記半導体基板側よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記半導体基板上にＮｉからなる第１の金属膜を堆積し、
前記第１の金属膜上にＮｉおよびＰｔを主成分とする第２の金属膜を堆積し、
熱処理により、前記第１および第２の金属膜を前記半導体基板と反応させて、前記ゲート電極の両側に金属半導体化合物層を形成することを特徴とする半導体装置の製造方法。
【請求項４】
ｎ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記半導体基板上にＮｉおよびＰｔを主成分とする金属膜を堆積し、
第１の熱処理により、前記金属膜を前記半導体基板と反応させて、前記ゲート電極の両側に金属半導体化合物層を形成し、
前記金属半導体化合物層にＡｓを導入し、前記Ａｓを前記金属半導体化合物層と前記半導体基板との界面に拡散させることを特徴とする半導体装置の製造方法。
【請求項５】
イオン注入により前記金属半導体化合物層にＡｓを導入した後、前記Ａｓを第２の熱処理により前記界面に拡散させることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記金属半導体化合物層上にＡｓを含有する固相膜を堆積し、第２の熱処理により、前記固相膜から前記金属半導体化合物層に前記Ａｓを導入し、かつ、前記Ａｓを前記界面に拡散させることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上の、ＮｉおよびＰｔを主成分とする金属半導体化合物層と、
前記金属半導体化合物層上の金属電極とを備え、
前記金属半導体化合物層と前記半導体基板との界面において、前記金属半導体化合物層の単一の結晶粒と前記半導体基板との境界部の最大Ｐｔ濃度が、前記界面の平均Ｐｔ濃度よりも高いことを特徴とする半導体装置。
【請求項８】
半導体基板上にＮｉからなる第１の金属膜を堆積し、
前記第１の金属膜上にＮｉおよびＰｔを主成分とする第２の金属膜を堆積し、
熱処理により、前記第１および第２の金属膜を前記半導体基板と反応させて、金属半導体化合物層を形成し、
前記金属半導体化合物層上に金属電極を形成することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上にＮｉおよびＰｔを主成分とする金属膜を堆積し、
第１の熱処理により、前記金属膜を前記半導体基板と反応させて、金属半導体化合物層を形成し、
前記金属半導体化合物層にＡｓを導入し、前記Ａｓを前記金属半導体化合物層と前記半導体基板との界面に拡散させ、
前記金属半導体化合物層上に金属電極を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に金属半導体化合物層が形成される半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
集積回路の高機能化には、その構成素子であるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化が必要である。これまで、素子性能の向上は、比例縮小則（スケーリング）によって進められてきた。
【０００３】
ＭＩＳＦＥＴのチャネル長が微細化により短くなるに従って、チャネルの抵抗は減少していく。したがって、チャネル以外の部分、すなわちソース／ドレイン電極における抵抗、いわゆる寄生抵抗が素子性能を大きく左右するようになる。
【０００４】
この寄生抵抗の中で大きな割合を占めるのがソース／ドレイン電極と半導体基板との界面抵抗（Ｒｃ）である。したがって、ＭＩＳＦＥＴの性能向上のためには、界面抵抗（Ｒｃ）の低減が重要な課題となる。
【０００５】
ソース／ドレイン電極の材料としてはニッケルモノシリサイド（以下、ニッケルシリサイドあるいはＮｉＳｉとも表記）等の金属半導体化合物がよく用いられる。そして、ＮｉＳｉは比抵抗が低く、シリサイド化反応において消費するＳｉの量が少ないため、極薄電極材料として有効な材料である。
【０００６】
もっとも、ＮｉＳｉでは余剰Ｎｉ原子のチャネル部への異常拡散が起こりやすい。このようなＮｉの異常拡散が生ずると、ジャンクションリークが増大し、例えば、ＬＳＩの待機電流が増大するという問題が生ずる。また、プロセス条件によっては高い抵抗率のニッケルダイシリサイド（ＮｉＳｉ２）が生じてしまうという問題もある。
【０００７】
これに対し、ＮｉにＰｔ（白金）を混ぜたニッケルシリサイド（以下、ニッケルプラチナシリサイドまたはＮｉＰｔＳｉとも表記）は熱安定性と低界面抵抗を併せ持つという優れた特性から、現状で最も有望な電極材料である。従来、ＮｉＰｔＳｉのソース／ドレイン電極を形成する際、基板のＳｉに不純物（ドーパント）をイオン注入して活性化したのち、ＮｉおよびＰｔをスパッタ堆積し、最後に熱処理によってシリサイド化を行う方法が用いられて生きた。この方法は、不純物前打ちプロセス（ＩＢＳ：Ｉｍｐｌａｎｔａｔｉｏｎ  Ｂｅｆｏｒｅ  Ｓｉｌｉｃｉｄａｔｉｏｎ）とも称される。
【０００８】
また、金属シリサイド層とＳｉ基板との界面抵抗（Ｒｃ）の低抵抗化を実現する手法として、金属シリサイド形成前にイオン注入によって形成された不純物層を、金属シリサイド形成の際に金属シリサイド層とＳｉ基板の界面に偏析させ、この界面に高濃度の不純物偏析層を形成する技術、いわゆる不純物偏析プロセスがある。さらには、ｐ型ＭＩＳＦＥＴに関しては、不純物のイオン注入をシリサイド化の後に行う方法、いわゆる不純物後打ちプロセス（ＩＡＳ：Ｉｍｐｌａｎｔａｔｉｏｎ  Ａｆｔｅｒ  Ｓｉｌｉｃｉｄａｔｉｏｎ）が提案されている（非特許文献１）。
【非特許文献１】Ｔ．Ｙａｍａｕｃｈｉ  ｅｔ  ａｌ．，  “Ｎｏｖｅｌ  ｄｏｐｉｎｇ  ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ａ  １ｎｍ  ＮｉＳｉ／Ｓｉ  ｊｕｎｃｔｉｏｎ  ｗｉｔｈ  ｄｉｐｏｌｅｓ  ｃｏｍｆｏｒｔｉｎｇ  Ｓｃｈｏｔｔｋｙ  （ＤＣＳ）  ｂａｒｒｉｅｒ”  ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，  ２００７，  ｐｐ．９６３−９６６
【発明の開示】
【発明が解決しようとする課題】
【０００９】
発明者らは、ＮｉＰｔＳｉ／Ｓｉ接合において、Ｐｔの効果を最大限に引き出すためには、界面にＰｔの高濃度層が形成されていることが望ましいことに着目した。
【００１０】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、半導体基板上に設けられるＮｉＰｔＳｉ電極の熱安定性を向上させる半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の態様の半導体装置は、半導体基板と、前記半導体基板中のチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル領域の両側に形成され、ＮｉおよびＰｔを主成分とする金属半導体化合物層からなるソース／ドレイン電極とを備え、前記金属半導体化合物層と前記半導体基板との界面において、前記金属半導体化合物層の単一の結晶粒と前記半導体基板との境界部の最大Ｐｔ濃度が、前記界面の平均Ｐｔ濃度よりも高いことを特徴とする。
【００１２】
第１の態様の半導体装置において、前記界面にＡｓ不純物層が形成され、前記界面近傍にＡｓ濃度のピークを有し、前記ピークの裾部のＡｓ濃度が前記金属半導体層側で前記半導体基板側よりも高いことが望ましい。
【００１３】
本発明の第２の態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上にＮｉからなる第１の金属膜を堆積し、前記第１の金属膜上にＮｉおよびＰｔを主成分とする第２の金属膜を堆積し、熱処理により、前記第１および第２の金属膜を前記半導体基板と反応させて、前記ゲート電極の両側に金属半導体化合物層を形成することを特徴とする。
【００１４】
本発明の第３の態様の半導体装置の製造方法は、ｎ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板上にＮｉおよびＰｔを主成分とする金属膜を堆積し、第１の熱処理により、前記金属膜を前記半導体基板と反応させて、前記ゲート電極の両側に金属半導体化合物層を形成し、前記金属半導体化合物層にＡｓを導入し、前記Ａｓを前記金属半導体化合物層と前記半導体基板との界面に拡散させることを特徴とする。
【００１５】
第３の態様の半導体装置の製造方法において、イオン注入により前記金属半導体化合物層にＡｓを導入した後、前記Ａｓを第２の熱処理により前記界面に拡散させることが望ましい。
【００１６】
第３の態様の半導体装置の製造方法において、前記金属半導体化合物層上にＡｓを含有する固相膜を堆積し、第２の熱処理により、前記固相膜から前記金属半導体化合物層に前記Ａｓを導入し、かつ、前記Ａｓを前記界面に拡散させることが望ましい。
【００１７】
本発明の第４の態様の半導体装置は、半導体基板と、前記半導体基板上の、ＮｉおよびＰｔを主成分とする金属半導体化合物層と、前記金属半導体化合物層上の金属電極とを備え、前記金属半導体化合物層と前記半導体基板との界面において、前記金属半導体化合物層の単一の結晶粒と前記半導体基板との境界部の最大Ｐｔ濃度が、前記界面の平均Ｐｔ濃度よりも高いことを特徴とする。
【００１８】
本発明の第５の態様の半導体装置の製造方法は、半導体基板上にＮｉからなる第１の金属膜を堆積し、前記第１の金属膜上にＮｉおよびＰｔを主成分とする第２の金属膜を堆積し、熱処理により、前記第１および第２の金属膜を前記半導体基板と反応させて、金属半導体化合物層を形成し、前記金属半導体化合物層上に金属電極を形成することを特徴とする。
【００１９】
本発明の第６の態様の半導体装置の製造方法は、半導体基板上にＮｉおよびＰｔを主成分とする金属膜を堆積し、第１の熱処理により、前記金属膜を前記半導体基板と反応させて、金属半導体化合物層を形成し、前記金属半導体化合物層にＡｓを導入し、前記Ａｓを前記界面に拡散させ、前記金属半導体化合物層上に金属電極を形成することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、半導体基板上に設けられるＮｉＰｔＳｉ電極の熱安定性を向上させる半導体装置および半導体装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態の半導体装置の製造方法および半導体装置について、図面を参照しつつ説明する。なお、本明細書中、「飛程」とは、イオン注入プロセスにおけるＰｒｏｊｅｃｔｅｄ  Ｒａｎｇｅ（Ｒｐ）と同義である。
【００２２】
まず、最初に、ＮｉＰｔＳｉ／Ｓｉ接合について発明者らが得た知見について説明する。図２は標準的なＮｉＰｔＳｉ層の作成方法によりＳｉ基板上に形成された、ＮｉＰｔＳｉ／Ｓｉの深さ方向元素プロファイルである。ここで、標準的な作成方法とは、Ｓｉ基板上にＮｉＰｔＳｉ層を形成する前に、ＡｓをＳｉ基板にイオン注入で導入するいわゆる不純物前打ちプロセスである。
【００２３】
図２は、ＮｉＰｔＳｉ／Ｓｉ界面の不純物分布をアトムプローブによって分析した結果である。横軸には、シリサイド層表面からの深さ、縦軸にはＰｔの原子濃度（％）を示す。また、界面位置の確認のため、Ｎｉ、Ｓｉの分布も同時に示している。
【００２４】
図２より、Ｐｔ濃度が最も高いのが、ＮｉＰｔＳｉ層の表面近傍であることがわかる。また、ＮｉＰｔＳｉ層の中央付近、さらにＮｉＰｔＳｉ層とＳｉ基板との界面にＰｔ濃度のピークがあるのがわかる。表面の最も高いＰｔ濃度ピークと、ＮｉＰｔＳｉ層中央付近のピークのために、界面までＰｔが十分到達していないことがわかる。
【００２５】
ここで、ＮｉＰｔＳｉ層とＳｉ基板の界面にＰｔが存在することの意義を説明する。背景技術にて記載したように、Ｐｔを含むＮｉＳｉは、Ｐｔを含まないＮｉＳｉに比べて熱安定性が向上する。この基本原理を探るため、発明者らは第一原理計算により検証を行い、原理の解明に至った。計算方法としては、局所密度汎関数近似を超えたところで、なおかつスピン分極も考慮したＳＰ−ＧＧＡ（Ｓｐｉｎ−Ｐｏｌａｒｉｚｅｄ  Ｇｅｎｅｒａｌｉｚｅｄ  Ｇｒａｄｉｅｎｔ  Ａｐｐｒｏｘｉｍａｔｉｏｎ）の手法を採用した。
【００２６】
図３は、第一原理計算によるＮｉＳｉ／Ｓｉでの界面Ｐｔ挙動を説明する図である。図３（ａ）が計算で用いた層構造を示す図、図３（ｂ）が図３（ａ）構造に対応する各格子位置におけるＰｔの全エネルギー差を示す図である。
【００２７】
この結果によると、ＮｉＳｉ中にＰｔが含まれた場合、ＰｔはＮｉと置換してＰｔＳｉとなることが最もエネルギー的に有利であることが導かれた。また、ＮｉＳｉ／Ｓｉ界面でのＰｔ原子の挙動解析より、ＰｔはＳｉ界面に安定点があることも導かれた。以上より、ＮｉＰｔＳｉ／Ｓｉ構造では、ＰｔＳｉがＳｉとの界面に安定して形成されることが第一原理的に導かれた。
【００２８】
次に、界面にＰｔＳｉが存在した場合になぜＮｉＳｉの熱安定性が実現できるのかにつて、ＰｔＳｉ／ＳｉとＮｉＳｉ／Ｓｉの２つのモデルを用いて検討した。図４は、第一原理計算によるＰｔＳｉの熱安定性を説明する図である。図４（ａ）は、Ｓｉ置換位置にＮｉがある場合の全エネルギー差を示す図である。図４（ｂ）は、図４（ａ）から求めたＮｉの反応速度である。
【００２９】
図４（ａ）から、ＰｔＳｉがＮｉＳｉよりも界面にＮｉを吸着しやすいことが導かれる。また、図４（ｂ）からは、半導体装置の製造プロセス上、現実的なアニール温度範囲である３５０℃から５５０℃までの間で、ＮｉがＰｔＳｉにおいてＮｉＳｉより脱離しにくく、界面の熱安定性に優れていることを示している。
【００３０】
以上より、ＮｉＰｔＳｉ／Ｓｉの界面ではＰｔＳｉが形成され、界面ＰｔＳｉの恩恵によりＮｉ脱離に関係した熱安定性が向上すると結論付けられる。すなわち、Ｎｉ脱離抑制により、ＰＮ接合ジャンクションリークの増加が抑制される。また、余剰Ｎｉが面方位に無関係に引き起こしてしまうＮｉＳｉ２による界面急峻性の劣化を抑制することができるのである。
【００３１】
このように、原理的には、ＮｉＰｔＳｉ／Ｓｉの界面にＰｔＳｉが形成され、シリサイド層の熱安定性が向上するはずである。しかし、図２に示したように現実には、界面でのＰｔＳｉ形成が妨げられる要因があり、界面において十分にＰｔの濃度をあげることができていない。
【００３２】
そこで、まず、Ｐｔのシリサイド中での拡散に関する可能性を探るため、第一原理計算により拡散バリアの計算を行った。図５は、第一原理計算によるシリサイド中の原子拡散バリアを説明する図である。図に示すように、ＮｉＳｉ中の格子間位置をＰｔが移動する際のエネルギーバリアが１．８ｅＶ程度であることがわかる。一方、ＰｔＳｉ中のＮｉは２．６ｅＶ以上のバリアがあることがわかる。以上より、理論的には、ＮｉＳｉ中をＰｔは比較的容易に移動できるはずであることが分かる。
【００３３】
図６は、ＮｉＳｉ膜中のＰｔ拡散の実験結果を示す図である。ＮｉＳｉ上にＰｔを堆積した後に４５０℃、３０秒アニールしてＰｔの深さ方向の濃度を分析した。この結果から、理論通りにＰｔがＮｉＳｉ膜中を界面にむけて移動していることがわかる。
【００３４】
アニール温度を変えてＰｔの移動量を増加させた結果から、拡散エネルギーを実験的に導出すると１．６ｅＶとなり上記の計算結果と良い対応が得られた。このことはＰｔ偏析の過程ではＮｉＳｉのバルク中、言い換えると、結晶粒内を拡散する過程が支配的であることを意味している。
【００３５】
このように、原理的には、ＰｔはＮｉＳｉ中を動きやすく、ＮｉＰｔＳｉ／Ｓｉの界面にＰｔＳｉが形成されやすいはずである。しかし、現実には、界面でのＰｔＳｉ形成が妨げられている。以下、上記知見を基礎に、発明者らが完成させた本発明の実施の形態について具体的に説明する。
【００３６】
（第１の実施の形態）
本実施の形態の半導体装置の製造方法は、ｎ型ＭＩＳＦＥＴを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を形成し、半導体基板上にＮｉおよびＰｔを主成分とする金属膜を堆積し、第１の熱処理により、この金属膜を半導体基板と反応させて、ゲート電極の両側に金属半導体化合物層を形成し、この金属半導体化合物層にＡｓを導入し、導入したＡｓを金属半導体化合物層と半導体基板との界面に拡散させることを特徴とする。なお、本実施の形態の半導体装置はｎ型ＭＩＳＦＥＴである。
【００３７】
以下、半導体基板としてＳｉ基板、金属半導体化合物層としてＮｉＰｔＳｉ層を例に説明する。なお、本明細書中、ＮｉおよびＰｔを主成分とする金属膜とは、金属膜中のＮｉ、Ｐｔそれぞれの原子割合が他の成分よりも多い金属膜である。以下、ＮｉおよびＰｔを主成分とする金属膜をＮｉＰｔ膜とも記述する。
【００３８】
また、ここではイオン注入によりＡｓをＮｉＰｔＳｉ層に導入し、第２の熱処理によりＡｓを界面に拡散させる場合について説明する。
【００３９】
図１は、本実施の形態の半導体装置の製造方法の概略図である。高濃度不純物層を形成する前のＳｉ基板上にシリサイド層としてＮｉＰｔＳｉ層を形成する。ＮｉＰｔＳｉ層の形成は、例えば、ＮｉＰｔ膜のスパッタ堆積と、アニールにより行われる。
【００４０】
次に、イオン注入によりＡｓをＮｉＰｔＳｉ層に導入する（ＩＡＳ）。シリサイド化の過程において不純物が含まれていないため、Ｐｔと不純物の相互作用を除外した反応が起きる。これによりＡｓの場合では、前打ちよりも後打ちにて界面Ｐｔ濃度が高くなり、特にＳｉ基板との界面で、Ｐｔ高濃度化が実現できる。したがって、ＮｉＰｔＳｉ層の熱安定性が向上する。
【００４１】
また、ＮｉＰｔＳｉ層形成後にイオン注入とアニールを行うことで界面へのＡｓ不純物偏析を生じさせる。以上により極浅接合で、かつ、界面抵抗の低い接合が得られる。
【００４２】
図７〜図１１は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【００４３】
まず、例えば、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板１０に、Ｓｉ酸化膜からなる素子分離領域１２（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を形成する。
【００４４】
次に、Ｓｉ基板１０上に、例えば、Ｓｉ酸化膜で形成される、ゲート絶縁膜１４をＥＯＴ（Ｅｆｆｅｃｔｉｖｅ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）にして１ｎｍ程度形成する。そして、ゲート絶縁膜１４上に、ゲート電極１６となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１４およびゲート電極１６をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００４５】
次に、シリコン窒化膜をＬＰ−ＣＶＤ法によって例えば、約８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１６の側面部にのみ残す。これにより、側壁絶縁膜１８を形成する。以上により、図７に示す構造が形成される。
【００４６】
次に、図８に示すように、例えば、スパッタ法により、厚さ１０ｎｍ程度のＮｉＰｔ膜２０をＳｉ基板１０上に形成する。すなわち、ｎ型ＭＩＳＦＥＴのソースおよびドレイン領域にＮｉＰｔ膜が接するよう堆積する。
【００４７】
そして、その後、図９に示すように、第１の熱処理として、例えば、ＲＴＡにより、５００℃、３０秒程度のアニールを行い、ＮｉＰｔ膜２０をＳｉ基板１０と反応させてシリサイド化して、厚さ２０ｎｍ程度のＮｉＰｔＳｉ層２２を形成する。この時、ゲート電極１６もシリサイド化され、いわゆるＦＵＳＩ構造となる。その後、薬液により未反応の余剰のＮｉＰｔ膜２０を剥離する。このＮｉＰｔＳｉ層２２がｎ型ＭＩＳＦＴのソース／ドレイン電極となる。
【００４８】
次に、図１０に示すようにＡｓをイオン注入する。このＡｓは、ＮｉＰｔＳｉ層２２中に導入されることになる。Ａｓのイオン注入量は、例えば、１×１０１５〜１×１０１６ｃｍ−２である。
【００４９】
その後、図１１に示すように第２の熱処理として、例えば、ＲＴＡにより、５５０℃、３０秒程度のアニールを行う。このアニールにより、ＡｓをＮｉＰｔＳｉ層２２／Ｓｉ基板１０界面に偏析させて、Ａｓ偏析層２４が形成される。
【００５０】
この第２の熱処理の温度は、３５０℃以上５５０℃以下であることが望ましい。この範囲を下回ると、Ａｓ偏析層２４の濃度が十分高くならない恐れがあるからである。また、この温度を上回ると、ＮｉＰｔＳｉ層２２のＮｉがＳｉ基板１０中に異常拡散することにより、ジャンクションリークが増大する恐れがあるからである。
【００５１】
なお、Ａｓイオン注入の条件は、イオン注入直後の飛程（Ｒｐ）がＮｉＰｔＳｉ層中に入るように設定されることが望ましい。これによって、Ａｓを効果的に偏析させ、Ａｓ偏析層２４の不純物濃度を一層高くするとともに、Ａｓ偏析層２４をより浅く形成することが可能となるからである。
【００５２】
本実施の形態の半導体装置は、上述の半導体装置の製造方法により製造され、図１１のようにＳｉ基板１０と、Ｓｉ基板１０中のチャネル領域２９と、チャネル領域２９上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１６と、チャネル領域２９の両側に形成され、ＮｉＰｔＳｉ層２２からなるソース／ドレイン電極とを備えるｎ型ＭＩＳＦＥＴである。
【００５３】
そして、ＮｉＰｔＳｉ層２２とＳｉ基板１０との界面において、ＮｉＰｔＳｉ層２２の単一の結晶粒とＳｉ基板１０との境界部の最大Ｐｔ濃度が、この界面の平均Ｐｔ濃度よりも高いことを特徴とする。このため、ＮｉＰｔＳｉ層の熱安定性が向上する。
【００５４】
また、ＮｉＰｔＳｉ層２２とＳｉ基板１０との界面にＡｓ不純物層としてＡｓ偏析層２４が形成され、界面近傍にＡｓ濃度のピークを有し、このピークの裾部のＡｓ濃度がＮｉＰｔＳｉ層２２側でＳｉ基板側よりも高いことを特徴とする。Ａｓ偏析層２４のＡｓ濃度は、例えば、８×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３である。後に詳述するように、このピークの裾部のＡｓ分布により、ＮｉＰｔＳｉ層２２の熱安定性がさらに向上する。
【００５５】
なお、ここではソース／ドレインの不純物層としてＡｓ偏析層２４のみがある場合について記載する。しかしながら、例えば、Ａｓ偏析層２４よりも低濃度のエクステンション拡散層を備えていてもかまわない。エクステンション拡散層を備えることで、ＭＩＳＦＥＴの特性最適化、具体的には、ショートチャネル効果と動作電流との最適化等が容易になるという効果が得られる。
【００５６】
ＮｉＰｔＳｉ層２２とＳｉ基板１０との界面に存在するＰｔは、熱安定性を高める観点からは、ＮｉＰｔＳｉ層２２等の結晶粒内に存在することが必要である。しかしながら、結晶粒内に取り込まれなかったＰｔがＮｉＰｔＳｉ層２２の粒界等に存在していても構わない。
【００５７】
図１２は、本実施の形態と従来技術の製造方法で形成されたＮｉＰｔＳｉ／Ｓｉ界面付近のＰｔ濃度の分布を示す図である。図１２は、界面のＮｉＰｔＳｉ層の単一の結晶粒とＳｉ基板との境界部を評価した結果である。図１２（ａ）が本実施の形態の不純物後打ちプロセス、図１２（ｂ）が従来技術の不純物前打ちプロセスによる。
【００５８】
ここでは、堆積するＮｉＰｔ膜中のＰｔ原子濃度を５％とし、シリサイド化の熱処理を５００℃、３０秒、Ａｓのイオン注入量は１×１０１５ｃｍ−２としている。また、不純物後打ちプロセスのシリサイド後の熱処理は、５５０℃、３０秒としている。
【００５９】
なお、図１２は、アトムプローブによって分析した結果である。本明細書において、ＮｉＰｔＳｉ／Ｓｉの界面位置と原子濃度は、アトムプローブ分析に基づき以下のように定義される。すなわち、Ｓｉ濃度が、バルクのＳｉ基板の濃度の７５％となる領域を界面とする。これはＰｒｏｘｉｇｒａｍと呼ばれる。その界面に対し法線ベクトルを描いて元素量を積分し、原子濃度とする。
【００６０】
図１２では、この定義に基づき１次元化した濃度分布と界面位置が示されている。図１２より明らかなように、従来技術では界面のＮｉＰｔＳｉ層の単一の結晶粒とＳｉ基板との境界部のＰｔ濃度の最大値が約２．２％であるのに対し、本実施の形態では約４．０％と高くなっている。
【００６１】
図１３は、図１２と同じ試料につき、ＮｉＰｔＳｉ／Ｓｉの界面のＰｔ濃度を比較した図である。図１３（ａ）がＰｔ濃度の測定結果を示す図、図１３（ｂ）が測定箇所の説明図である。図１２と同様、測定はアトムプローブにより行っている。測定はＮｉＰｔＳｉ／Ｓｉの界面を含む直径約１００ｎｍ、高さ約２０ｎｍの円筒領域を対象とする。図１３（ａ）には界面平均、境界部Ａ、境界部ＢのＰｔ濃度を示す。ここで、界面平均とは先の円筒領域全体のＰｔ濃度を平均化した値である。図１３（ｂ）の細線破線の横長矩形が円筒領域全体に相当する部分の断面を模式的に示す。また、境界部Ａとは、先の円筒領域内において直径約２０ｎｍの円筒領域でＮｉＰｔＳｉ層の結晶粒界部とＳｉ基板の境界のＰｔ濃度を算出する場合に、最大Ｐｔ濃度を示す円筒領域を示している。図１３（ｂ）に境界部Ａに相当する部分の断面を太線破線の矩形で模式的に示す。また、境界部Ｂとは、先の円筒領域内において直径約２０ｎｍの円筒領域でＮｉＰｔＳｉ層の単一の結晶粒とＳｉ基板の境界のＰｔ濃度を算出する場合に、最大Ｐｔ濃度を示す円筒領域を示している。図１３（ｂ）に境界部Ｂに相当する部分の断面を太線破線の矩形で模式的に示す。
【００６２】
図１３から明らかなように、従来技術の前打ちでは境界部ＢのＰｔ濃度が、界面平均のＰｔ濃度と等しい。これに対し、本実施の形態の後打ちでは、境界部ＢのＰｔ濃度が、界面の平均Ｐｔ濃度よりも高くなっている。
【００６３】
ここで、境界部Ｂの領域の高濃度のＰｔは主に、ＮｉＰｔＳｉ層の結晶粒内またはＮｉＰｔＳｉ層の結晶粒とＳｉ基板に挟まれた領域に存在するシリサイド微結晶粒内に存在している。また、境界部Ａにおいて境界部ＢよりもＰｔ濃度が高くなるのは、ＮｉＰｔＳｉ層の結晶粒界部とＳｉ基板に挟まれた領域の粒界に存在する、結晶粒に取り込まれていないＰｔとで構成されているためである。ＮｉＰｔＳｉ層の熱安定性に寄与するのはあくまで結晶粒内に存在するＰｔである。したがって、本実施の形態のように、界面に存在する結晶粒内のＰｔ濃度が高くなることで、熱安定性が向上する。さらに、結晶粒内のＰｔ濃度が、界面の平均Ｐｔ濃度よりも高くなるということは、添加したＰｔが効率よく結晶粒内に取り込まれ熱安定性に寄与することになる。この点からも本実施の形態のＰｔ濃度分布は好ましい。
【００６４】
本実施の形態の製造方法において、界面のＰｔ濃度が高くなる理由は、ＮｉＰｔＳｉ形成過程における不純物の影響を排除することによると考えられる。すなわち、シリサイド化の前にＡｓがＳｉ基板中に存在すると、シリサイド化の過程でＰｔとＡｓは電荷移動によって、相互作用を与え、Ｐｔの移動が妨げられる。ｎ型不純物層上のＮｉＰｔＳｉでは、界面のＰｔ濃度がｐ型不純物層上に比べて高くならないという問題も、この現象に起因すると考えられる。
【００６５】
本実施の形態においては、不純物は、ＮｉＰｔＳｉ形成後に後打ちされるのでＰｔとＡｓの相互作用は極力除外されている。その結果、図１２、図１３にすでに示したように、本実施の形態の不純物後打ちプロセスではＰｔの界面での濃度が高くなる。特に、界面の結晶粒内でＰｔ濃度が高まるのである。
【００６６】
図１４は、本実施の形態の半導体装置のＮｉＰｔＳｉ／Ｓｉ界面の電圧−電流特性を測定した結果を示す図である。図中には比較のため、不純物後打ちプロセスのＮｉＳｉ／Ｓｉ界面の測定結果も示してある。本実施の形態のＮｉＰｔＳｉ／Ｓｉの試料の作成条件は、図１２、図１３の場合と同様である。
【００６７】
図１４より、ＮｉＰｔＳｉ／Ｓｉにて高い電流が得られていることがわかる。ここでサンプルの電流経路からすると、ＮｉＰｔＳｉ、ＮｉＳｉ自体の抵抗も電圧電流特性に含まれている。したがって、全体としての抵抗は界面抵抗だけでなくシリサイド膜自体の成分も含んでいるといえる。
【００６８】
特に、順方向特性でもＮｉＰｔＳｉ／Ｓｉの抵抗が低いことから、ＮｉＰｔＳｉは膜自体の抵抗がＮｉＳｉよりも低いことを示している。ＮｉＳｉは熱処理によってＮｉＳｉ２などが形成されてしまい、高抵抗になっているといえる。
【００６９】
すなわち、この結果からもＮｉＰｔＳｉの熱安定性が示されていることになる。なお、それぞれのサンプルはＡｓイオン注入後のアニールが５５０℃の場合を示している。条件検討の際に、４５０℃の場合と、５００℃の場合のものも準備したが、アニール温度が５５０℃のものが最も高い電流が得られた。
【００７０】
ただし、シリサイド膜厚とイオン注入された不純物濃度によって、アニール温度の最適条件が異なることもわかっている。また、アニール温度のみならず、アニール時間にも依存することがわかっている。これらの条件を最適化することにより、所望の構造と特性を得ることが可能である。
【００７１】
図１５は、本実施の形態のＮｉＰｔＳｉ／Ｓｉ界面でのＡｓ不純物分布を示す図である。本実施の形態の試料の作成条件は、図１２、図１３の場合と同様である。図１５は、アトムプローブによる分析結果である。横軸には、シリサイド層／Ｓｉ基板界面からの深さ、縦軸にはＡｓの原子濃度（％）を示す。
【００７２】
図から明らかなように、Ａｓが界面付近にパイルアップしている。また、アトムプローブ分析のＰｒｏｘｉｇｒａｍは界面粗さによる分布広がりを除外して評価しており、図から不純物が界面の深さ方向に対し±１ｎｍ以下の領域にＡｓ濃度のピークを有することが分かる。また、このピークの半値幅が界面に対し±１ｎｍ以下の範囲にある。さらに、ピークの裾部のＡｓ濃度がシリサイド側(図１５中横軸で−６〜−１ｎｍの範囲)でＳｉ基板側(図１５中横軸で１〜６ｎｍの範囲)よりも高い。
【００７３】
ただし、図１５では原理検証のための試料のため、Ａｓイオン注入量を１×１０１５ｃｍ−２と低くしていたのでＡｓ濃度は全体としてそれほど高くない。ここで堆積したＮｉＰｔ膜中のＰｔ濃度は５％であり、それほど高いとはいえない。それにも関わらず、ＰｔをＮｉＳｉに添加することによるＡｓ偏析効果は明瞭に現れている。
【００７４】
このように、本実施の形態のＮｉＰｔＳｉ層へのＡｓ後打ちプロセスでは、イオン注入後の熱処理により不純物が界面まで拡散し、界面のＳｉ側において安定点に自己整合的に収まり、極浅で高濃度のＡｓ偏析層が形成される。
【００７５】
以下、この原理を説明する。第一原理計算で、ＰｔＳｉ／ＳｉとＮｉＳｉ／Ｓｉの両者に対し、不純物のＡｓあるいはＢを置換位置に入れ込んだ構造での全エネルギー計算を行った。
【００７６】
図１６は、第一原理計算による界面不純物挙動を説明する図である。図１６は計算結果であり、縦軸にエネルギー、横軸にサイトの深さ方向位置を示している。エネルギーの基準をＳｉバルクにとっている。
【００７７】
Ａｓ、Ｂのいずれの場合も界面のＳｉ側にエネルギーの極小がある。またシリサイド中では、ＰｔＳｉの方が、ＮｉＳｉよりも不純物にとってのエネルギーが高くなっていることが見て取れる。この結果より、特にＡｓの場合、界面にＰｔＳｉが形成されると、不純物を界面に偏析させる上で、不純物後打ちが有効であることが導かれる。
【００７８】
ここで、その理由を説明する。図１７は、本実施の形態の不純物後打ちプロセスの原理を説明する図である。図１７によると、ＰｔＳｉはＮｉＳｉよりも不純物にとってポテンシャルエネルギーが高く感じられるので、不純物移動の際にはＰｔＳｉが拡散バリアとして振舞われる。
【００７９】
従来型の、いわゆる雪かき効果によるＡｓ偏析では、シリサイド化の過程で、特にＮｉ２ＳｉやＰｔ２Ｓｉの段階で不純物がシリサイド膜中に取り込まれてしまう。その後でモノシリサイド化するので、シリサイド膜に取り込まれたＡｓはＰｔＳｉの障壁のためにＳｉ側へ移動できなくなる。
【００８０】
一方、すでにシリサイド構造、すなわちＮｉＳｉ／ＰｔＳｉ／Ｓｉが形成されている場合では、この構造に対して不純物の後打ちを行うと、不純物はシリサイド中の格子間位置に導入される。このため、熱処理によりＡｓはＰｔＳｉの障壁を容易に超えることができ、Ｓｉ側の安定位置に自然に収まることになる。従って、不純物後打ちによって、ＮｉＰｔＳｉではＡｓ濃度が高くなるというのは理論的に導かれる帰結といえる。さらに、シリサイド内部からのＡｓの界面方向への拡散が促進されていることにより、ピークの裾部のＡｓ濃度がＮｉＰｔＳｉ層側でＳｉ基板側よりも高くなる。
【００８１】
このように、本実施の形態によれば、Ａｓを不純物として用いた場合に、ＮｉＰｔＳｉ層／Ｓｉ基板界面付近の不純物濃度を高くでき、この結果ショットキー障壁高さ（ＳＢＨ）を実効的に低下させることができる。さらに、ピークの裾部のＡｓ濃度がＮｉＰｔＳｉ層側でＳｉ基板側よりも高くなる。このようにＡｓが高濃度にＮｉＰｔＳｉ層側に存在することで、ＮｉＰｔＳｉ層内のＳｉと未結合のＰｔがＡｓと結合し安定する。そして、Ｓｉ基板側へのＰｔの脱離を防止する。このため、ＮｉＰｔＳｉ層のＰｔ濃度が維持される。その結果、ＮｉＰｔＳｉ層のＮｉ拡散抑制効果が高まる。特に、Ａｓのイオン注入による後打ちで、ＮｉＰｔＳｉ層が一部アモルファス化してしまい、Ｓｉと未結合のＰｔが多くなる場合にこの効果は顕著である。したがって、ＮｉＰｔＳｉ層の熱安定性がさらに向上する。以上のように、このプロセスが、ｎ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化実現および熱安定性向上のために極めて有効といえる。
【００８２】
なお、Ｎｉ膜に含有するＰｔ量は、原子濃度で、５％以上１０％以下であることが望ましい。なぜなら、この範囲を下回ると、Ｎｉの異常拡散の抑制効果が低下し始めるからである。また、この範囲を上回ると、高価なＰｔの使用による製造コストの増大が懸念されるからである。
【００８３】
また、本実施の形態によれば、ＮｉＰｔＳｉの膜中の平均Ｐｔ濃度よりも界面でのＰｔ濃度が高まる。したがって、元々のＮｉ膜に含有させるＰｔ濃度が１０％であったとしても界面のＰｔ濃度はそれよりも高まることになり、Ｐｔの特性を十分活用することが可能となる。
【００８４】
以上のように、本実施の形態の半導体装置の製造方法によれば、熱安定性に優れ、低抵抗なソース／ドレイン電極と、極浅の不純物層を有するｎ型ＭＩＳＦＥＴが実現される。そして、本実施の形態の半導体装置であるｎ型ＭＩＳＦＥＴは、熱安定性にすぐれ、寄生抵抗が低減され極浅の不純物層を有することで高いトランジスタ特性を実現する。
【００８５】
（第２の実施の形態）
本実施の形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、半導体基板上にＮｉからなる第１の金属膜を堆積し、第１の金属膜上にＮｉおよびＰｔを主成分とする第２の金属膜を堆積し、熱処理により、第１および第２の金属膜を半導体基板と反応させて、ゲート電極の両側に金属半導体化合物層を形成することを特徴とする。なお、本実施の形態の半導体装置はｎ型ＭＩＳＦＥＴである。
【００８６】
以下、半導体基板としてＳｉ基板、金属半導体化合物層としてＮｉＰｔＳｉ層を例に説明する。また、ここではＮｉＰｔＳｉ層形成後に、イオン注入によりＡｓをＮｉＰｔＳｉ層に導入し、その後の熱処理により界面に拡散させる場合について説明する。本実施の形態の半導体装置の製造方法は、第１の実施の形態において、シリサイド形成のために堆積する金属膜が、ＮｉとＮｉＰｔの積層膜となる点が異なっている。なお、第１の実施の形態と重複する内容については記載を省略する。
【００８７】
図１８は、本実施の形態の半導体装置の製造方法を示す工程断面図である。本実施の形態の半導体装置の製造方法について、第１の実施の形態と異なる点を中心に説明する。
【００８８】
第１の実施の形態の図７と同様に、ゲート電極１６の側面部に側壁絶縁膜１８を有する構造を形成する。その後、図１８に示すように、例えば、スパッタ法により、厚さ３ｎｍ程度のＮｉ膜２６をＳｉ基板１０上に形成する。次に、厚さ７ｎｍ程度のＮｉＰｔ膜２８をＮｉ膜２６上に形成する。すなわち、ｎ型ＭＩＳＦＥＴのソース／ドレイン領域にＮｉとＮｉＰｔの積層膜が接するよう堆積する。
【００８９】
その後、第１の実施の形態と同様に、熱処理によりＮｉＰｔＳｉ層２２を形成した後、Ａｓのイオン注入と、熱処理によるＡｓの拡散でＡｓ偏析層２４を形成する。このようにして、図１１に示すと同様なｎ型ＭＩＳＦＥＴが形成される。
【００９０】
もっとも、本実施の形態によれば、堆積する金属膜をＮｉとＮｉＰｔの積層膜とすることにより、ＮｉＰｔＳｉ層２２のＳｉ基板１０との界面におけるＰｔ濃度を、さらに高くすることが可能となる。したがって、ＮｉＰｔＳｉ層２２の熱安定性がさらに向上する。
【００９１】
界面のＰｔ濃度が第１の実施の形態に比較して高くなる理由を以下に説明する。第１の実施の形態のＮｉＰｔＳｉ層の形成では、ＮｉＰｔ膜をＳｉ基板上に堆積した後、熱処理によってシリサイド化し、ＮｉＰｔＳｉ層を作る。
【００９２】
ここで反応過程を時系列で考えると、Ｐｔ２ＳｉとＮｉ２Ｓｉは生成温度が２００℃程度でほぼ等しく、最初の反応でＳｉとＮｉおよびＰｔがそれぞれシリサイド化してしまう。ただし、この時点ではモノシリサイドではなくダイプラチナシリサイドあるいはダイニッケルシリサイドである。
【００９３】
次に、熱処理温度および時間が増加すると、モノシリサイドが形成されることになるが、ＰｔＳｉの生成温度が３００℃とＮｉＳｉよりも低いので先にＰｔＳｉが形成されることになる。このＰｔＳｉは一度形成されると、凝集エネルギーの高さのため、結合は容易に崩すことが困難であり、膜中の特定の場所にとどまったままとなる。
【００９４】
この反応初期に形成されたＰｔＳｉが、図２においてＮｉＰｔＳｉ層の中央付近に存在するＰｔ濃度ピークに対応する。したがって、ＰｔＳｉの界面での高濃度化を妨げる根本原因はＰｔの初期反応であるといえる。
【００９５】
先に記載したように、基本的にＰｔはＮｉＳｉ中を動きやすく、かつ、界面に安定に存在しうる。したがって、ＮｉＰｔＳｉ層中央部のＰｔ濃度を抑制し、界面のＰｔ濃度を上げるためには、Ｐｔの初期反応を抑制し、Ｐｔの固定化を防ぐことが重要である。
【００９６】
図１９は、本実施の形態の製造方法のＮｉ／ＮｉＰｔ積層膜堆積法を説明する図である。図に示すように、下層のＮｉ膜を先に反応させてＮｉ２Ｓｉを形成し、界面におけるＰｔ２Ｓｉの生成を抑制する。その後、ＮｉＰｔ膜中からＰｔが界面側に拡散して、ＰｔＳｉを形成する。
【００９７】
このように、Ｎｉ膜を先に堆積することにより、Ｐｔの初期反応を抑制し、Ｐｔの固定化が防止される。したがって、ＮｉＰｔＳｉ層とＳｉ基板との界面のＰｔ濃度を一層高くすることが可能となる。
【００９８】
なお、ここではｎ型ＭＩＳＦＥＴを例に説明したが、例えば、不純物をＡｓからＢにかえてｐ型ＭＩＳＦＥＴにこの技術を適用することも有用である。特に、ｐ型ＭＩＳＦＥＴでは、ＮｉＰｔＳｉ層とＳｉ基板との界面のＰｔ濃度を高くすることで、正孔に対するショットキー障壁高さが低くなるため一層の接触抵抗低減効果が得られるという利点がある。
【００９９】
（第３の実施の形態）
本実施の形態の半導体装置の製造方法は、第２の実施の形態の製造方法を、不純物後打ちプロセスではなく、不純物前打ちプロセスに適用する形態である。
【０１００】
以下、半導体基板としてＳｉ基板、金属半導体化合物層としてＮｉＰｔＳｉ層を例に説明する。ここではＮｉＰｔＳｉ層を形成するための金属膜堆積前に、イオン注入によりＡｓ不純物を導入する。
【０１０１】
図２０〜２２は、本実施の形態の半導体装置の製造方法を示す工程断面図である。本実施の形態の半導体装置の製造方法について、第１、第２の実施の形態と異なる点を中心に説明する。
【０１０２】
第１の実施の形態の図７と同様に、ゲート電極１６の側面部に側壁絶縁膜１８を有する構造を形成する。次に、図２０に示すように、Ａｓをイオン注入し、活性化熱処理を加え、ｎ型不純物層３０をチャネル領域の両側に形成する。
【０１０３】
その後、図２１に示すように、例えば、スパッタ法により、厚さ３ｎｍ程度のＮｉ膜２６をＳｉ基板１０上に形成する。次に、厚さ７ｎｍ程度のＮｉＰｔ膜２８をＮｉ膜２６上に形成する。すなわち、ｎ型ＭＩＳＦＥＴのソース／ドレイン領域にＮｉとＮｉＰｔの積層膜が接するよう堆積する。
【０１０４】
その後、第１の実施の形態と同様に、熱処理によりＮｉＰｔＳｉ層２２を形成する。この時、いわゆる雪かき効果により、Ａｓ偏析層２４が形成される。このようにして、図２２に示すｎ型ＭＩＳＦＥＴが形成される。
【０１０５】
本実施の形態によれば、第１の実施の形態で説明した、Ａｓを後打ちすることによる界面のＰｔ濃度向上効果は得られない。しかしながら、従来のＮｉ膜を介在させないプロセスと比較すれば、ＮｉＰｔＳｉ層とＳｉ基板との界面のＰｔ濃度を高くすることが可能である。したがって、ＮｉＰｔＳｉ層の熱安定性が向上する。よって、熱安定性に優れたｎ型ＭＩＳＦＥＴを実現することが可能となる。
【０１０６】
また、ｐ型ＭＩＳＦＥＴにこの技術を適用することが有用である点については、第２の実施の形態と同様である。
【０１０７】
（第４の実施の形態）
本実施の形態の半導体装置の製造方法は、第１の実施の形態の製造方法が、Ａｓを金属半導体化合物層中にイオン注入で導入するのに対し、Ａｓを金属半導体化合物層中に固相拡散により導入する点で異なっている。以下、半導体基板としてＳｉ基板、金属半導体化合物層としてＮｉＰｔＳｉ層、Ａｓを含有する固相膜として、Ａｓを含有するＳｉ酸化物であるＡｓＳＧ膜（Ａｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を例に説明する。以下、第１の実施の形態と重複する内容については記載を省略する。
【０１０８】
本実施の形態ではＮｉＰｔＳｉ層形成後に、ＮｉＰｔＳｉ層上にＡｓＳＧ膜を堆積し、第２の熱処理により、ＡｓＳＧ膜からＮｉＰｔＳｉ層にＡｓを導入し、かつ、ＡｓをＮｉＰｔＳｉ層とＳｉ基板の界面に拡散させることを特徴とする。
【０１０９】
図２３、図２４は、本実施の形態の半導体装置の製造方法を示す工程断面図である。本実施の形態の半導体装置の製造方法について、第１の実施の形態と異なる点を中心に説明する。
【０１１０】
図９に示すように、ＮｉＰｔ膜２０をＳｉ基板１０と反応させてシリサイド化して、厚さ２０ｎｍ程度のＮｉＰｔＳｉ層２２を形成するまでは第１の実施の形態と同様である。次に、図２３に示すように、ＡｓＳＧ膜３２を堆積する。
【０１１１】
ＡｓＳＧ膜３２の形成は、例えば、適当な溶媒にＡｓＳＧを溶解させたものを半導体上に塗布し、その後スピンコートにより膜厚を制御する。その後、熱処理により溶媒を揮発させＡｓＳＧ膜３２とする。
【０１１２】
次に、図２４に示すように、第２の熱処理として、例えば、１００℃以上５５０℃以下の熱処理を行う。この熱処理により、ＡｓＳＧ膜３２からＡｓをＮｉＰｔＳｉ層２２の結晶粒内あるいは結晶粒界を通して拡散させる。そして、ＡｓをＮｉＰｔＳｉ層２２／Ｓｉ基板１０界面に偏析させて、Ａｓ偏析層２４が形成される。
【０１１３】
なお、この第２の熱処理の処理温度に関しては、シリサイド化を行う第１の熱処理の処理温度よりも低温であることが望ましい。ＮｉＰｔＳｉ層２２の表面側の組成変化により電極自体の抵抗が増大するのを抑制するためである。
【０１１４】
ここで、ＮｉＰｔＳｉ層上にＡｓＳＧ膜を堆積させた後、熱処理によりＡｓ元素をＮｉＰｔＳｉ膜中に拡散させる際、ＮｉＰｔＳｉ層の結晶性の違いにより、Ａｓが不均一に拡散する可能性がある。例えば、Ｓｉ（１００）基板上のＮｉＰｔＳｉ膜は一般に多結晶であるため、結晶粒界が存在する。Ａｓ元素の拡散はこの結晶粒界で優先的に起きてしまうことが考えられる。
【０１１５】
しかし、ＮｉＰｔＳｉ膜ではＰｔ濃度に依存して結晶粒の大きさを変化させることが可能であり、むしろ粒界での拡散を増長させることでＮｉＰｔＳｉ／Ｓｉ界面でのＡｓ濃度を高めることも可能である。従って、本実施の形態の製造方法でも、基本的には第１の実施の形態の不純物後打ちプロセスと同様の効果が発生する。
【０１１６】
さらに、本実施の形態によれば、ＮｉＰｔＳｉ層２２中にＡｓを導入する際に、イオン注入のように、ＮｉＰｔＳｉ層２２をアモルファス化する恐れがない。したがって、アモルファス化したＮｉＰｔＳｉ層２２が再シリサイド化する際に、Ａｓが結晶中に取り込まれる恐れもない。よって、界面へのＡｓの偏析が促進されるという利点もある。
【０１１７】
なお、ここではＡｓＳＧ膜を固相膜の例として選んだが、他の半導体系材料あるいはその酸化物でも構わない。不純物としてＡｓを含みつつ、さらにＮｉＰｔＳｉ層中へＡｓ以外が拡散しない材料を選択することが重要である。
【０１１８】
（第５の実施の形態）
本実施の形態の半導体装置は、第１の実施の形態のｎ型ＭＩＳＦＥＴと、さらにｐ型ＭＩＳＦＥＴを備えるＣＭＩＳ構造の半導体装置の製造方法および半導体装置である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【０１１９】
次に、本実施の形態の半導体装置の製造方法について説明する。図２５〜図３０は本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０１２０】
まず、ｐ型のＳｉ基板１０に、素子分離領域１２を形成する。この素子分離領域１２は、ｎ型ＭＩＳＦＥＴが形成される第１の半導体領域５０と、ｐ型ＭＩＳＦＥＴが形成される第２の半導体領域６０との境界部に形成される。その後、ｐ型ウェル５２およびｎ型ウェル６２を不純物のイオン注入により形成する。
【０１２１】
そして、半導体領域５０、６０上にゲート絶縁膜１４を形成する。さらに、ゲート絶縁膜１４上に、ゲート電極１６となるポリシリコン膜を堆積する。そして、リソグラフィー技術およびＲＩＥ等のエッチング技術により、ゲート絶縁膜１４およびゲート電極１６をパターン形成する。
【０１２２】
次に、シリコン窒化膜を堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１６の側面部にのみ残す。これにより、側壁絶縁膜１８を形成する。以上のようにして、図２５に示す構造が形成される。
【０１２３】
次に、図２６に示すように、ＮｉＰｔ膜２０をＳｉ基板１０上に形成する。すなわち、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのソース／ドレイン領域にＮｉＰｔ膜２０が接するよう堆積する。
【０１２４】
そして、その後、図２７に示すように、第１の熱処理を行い、ＮｉＰｔ膜２０をＳｉ基板１０と反応させてシリサイド化して、ＮｉＰｔＳｉ層２２を形成する。この時、ゲート電極１６もシリサイド化されいわゆるＦＵＳＩ構造となる。その後、薬液により未反応の余剰のＮｉＰｔ膜２０を剥離する。このＮｉＰｔＳｉ層２２がｎ型ＭＩＳＦＴおよびｐ型ＭＩＳＦＴのソース／ドレイン電極となる。
【０１２５】
次に、図２８に示すように、ゲート電極１６、側壁絶縁膜１８およびレジスト（図示せず）をマスクに、Ｂを、イオン注入により第２の半導体領域６０のＮｉＰｔＳｉ層２２中に選択的に導入する。
【０１２６】
次に、図２９に示すように、ゲート電極１６、側壁絶縁膜１８およびレジスト（図示せず）をマスクに、Ａｓを、イオン注入により第１の半導体領域５０のＮｉＰｔＳｉ層２２中に選択的に導入する。
【０１２７】
その後、図３０に示すように第２の熱処理として、例えば、ＲＴＡにより、５５０℃、３０秒程度のアニールを行う。このアニールにより、Ｂ不純物およびＡｓ不純物をＮｉＰｔＳｉ層２２／Ｓｉ基板１０界面に偏析させて、Ｂ偏析層３４およびＡｓ偏析層２４が形成される。このようにして、ＣＭＩＳ構造の半導体装置が形成される。
【０１２８】
なお、本実施の形態の半導体装置の製造方法によれば、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの双方について、熱安定性に優れ、低抵抗なソース／ドレイン電極と、極浅の不純物層を有するＣＭＩＳ構造の半導体装置が実現される。そして、本実施の形態のＣＭＩＳ構造の半導体装置においては、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの双方について熱安定性にすぐれ、寄生抵抗が低減され極浅の不純物層を有することで高いトランジスタ特性が実現される。
【０１２９】
特に、ｐ型ＭＩＳＦＥＴについては、ＮｉＰｔＳｉ層とＳｉ基板との界面のＰｔ濃度があがることによるショットキー障壁高さの低下による界面抵抗の低抵抗化が実現できる。
【０１３０】
なお、ｐ型ＭＩＳＦＥＴに、イオン注入によりＢを導入する際、ＢＦ２をイオン注入しても構わない。ＢＦ２のイオン注入によれば、Ｂに比べ飛程（Ｒｐ）を小さくすることが可能である。すなわち、Ｂの場合と同じ加速電圧でも、イオン注入された際の分布ピークがシリサイド中に収まりやすくなり、Ｂの場合に比べてイオン注入条件の最適化が容易になる。また、より薄いシリサイド層へのＢ導入が容易になるという効果が得られる。
【０１３１】
（第６の実施の形態）
本実施の形態は、ＣＭＩＳ構造の半導体装置の製造方法および半導体装置において、ｐ型ＭＩＳＦＥＴに導入する不純物をＢではなく、Ｍｇとすること以外は第５の実施の形態と同様である。
【０１３２】
本実施の形態によれば、第５の実施の形態に比較して、一層ｐ型ＭＩＳＦＥＴの界面抵抗を低減することが可能となる。
【０１３３】
本実施の形態によれば、Ｂの代わりにＭｇによる不純物偏析層が形成される。Ｍｇの不純物偏析層は、ｐ型ＭＩＳＦＥＴのＮｉＰｔＳｉ層／Ｓｉ基板界面のショットキー障壁高さを低減させ、界面抵抗を低くする上で極めて有効である。これは、Ｂの場合以上に、Ｍｇを不純物とする不純物偏析層とした場合に、界面での電気双極子（ダイポール）の影響が強くなり、ショットキー障壁高さが低下するからである。
【０１３４】
なお、本実施の形態において、Ｍｇ単独でなく、Ｂとあわせて不純物偏析層を形成しても良い。ＭｇのＳｉに対する固溶限がＢに比べて低いため、Ｍｇ単独で不純物偏析層を形成した場合には、不純物濃度の不足によりショットキー障壁高さが十分に下がらない恐れがあるためである。
【０１３５】
また、ＭｇにかえてＣａやＢａを適用してもＭｇと同様の効果が得られる。
【０１３６】
（第７の実施の形態）
本実施の形態の半導体装置の製造方法および半導体装置は、半導体装置を構成するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴが、Ｆｉｎ型ＭＩＳＦＥＴであること以外は第５の実施の形態と同様である。したがって、第５の実施の形態と重複する内容については記述を省略する。
【０１３７】
図３１は、本実施の形態の半導体装置の斜視図である。図３１に示すように、本実施の形態の半導体装置は、例えば、シリコンの半導体基板上に、Ｆｉｎ型のｎ型ＭＩＳＦＥＴ７０と、Ｆｉｎ型のｐ型ＭＩＳＦＥＴ８０を有している。
【０１３８】
ｎ型ＭＩＳＦＥＴ７０は、第１のチャネル領域７２の両側に、ＮｉＰｔＳｉ層２２からなるソース／ドレイン電極と、ＮｉＰｔＳｉ層２２と基板との間に形成されたＡｓ偏析層２４を有している。
【０１３９】
また、ｐ型ＭＩＳＦＥＴ８０は、第２のチャネル領域８２の両側に、ＮｉＰｔＳｉ層２２からなるソース／ドレイン電極と、ＮｉＰｔＳｉ層２２と基板との間に形成されたＢ偏析層３４を有している。
【０１４０】
そして、ｎ型ＭＩＳＦＥＴ７０、ｐ型ＭＩＳＦＥＴ８０のチャネル領域７２、８２は、Ｓｉ基板１０に垂直なＦｉｎ形状をしており、相対する２つの主面を有している。そして、この２つの主面上に、それぞれ、ゲート絶縁膜（図示せず）が形成されている。そのゲート絶縁膜上に、ゲート電極１６が形成されている。このように、第７の実施の形態のＭＩＳＦＥＴは、いわゆるダブルゲート構造を有するＦｉｎ型ＭＩＳＦＥＴである。
【０１４１】
本実施の形態の半導体装置の製造方法においては、公知のＦｉｎ型ＭＩＳＦＥＴの製造方法が適用される。そして、その中で、第５の実施の形態と同様の方法により、ＮｉＰｔＳｉ層２２、Ｂ偏析層３４、およびＡｓ偏析層２４が形成される。
【０１４２】
Ｆｉｎ型ＭＩＳＦＥＴは、ゲートの支配力が非常に強いため、ドレイン電界によるソース端でのバリア低下（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）を抑えることができ、短チャネル効果に強いという特徴を持っている。よって、本実施の形態の半導体装置の製造方法および半導体装置によれば、第５の実施の形態の効果に加え、短チャネル効果を抑制するという効果を得ることが可能となる。
【０１４３】
（第８の実施の形態）
本実施の形態の半導体装置の製造方法は、半導体基板上にＮｉおよびＰｔを主成分とする金属膜を堆積し、第１の熱処理により、金属膜を半導体基板と反応させて、金属半導体化合物層を形成し、金属半導体化合物層にＡｓを導入し、Ａｓを金属半導体化合物層と半導体基板との界面に拡散させ、金属半導体化合物層上に金属電極を形成することを特徴とする。
【０１４４】
本実施の形態は、第１の実施の形態を、配線層から半導体基板または半導体基板中に形成された不純物層への導通をとるための金属のコンタクト電極構造に応用する形態である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【０１４５】
以下、半導体基板としてＳｉ基板、金属半導体化合物層としてＮｉＰｔＳｉ層を例に説明する。また、ここではイオン注入によりＡｓをＮｉＰｔＳｉ層に導入し、Ａｓを第２の熱処理により界面に拡散させる場合について説明する。
【０１４６】
図３２〜図３６は、本実施の形態の半導体装置の製造方法を示す工程断面図である。まず、図３２に示すように、ｐ型のＳｉ基板１０に、Ｓｉ酸化膜からなる素子分離領域１２を形成する。次に、例えば、スパッタ法により、厚さ１０ｎｍ程度のＮｉＰｔ膜２０をＳｉ基板１０上に堆積する。
【０１４７】
その後、図３３に示すように、第１の熱処理として、例えば、ＲＴＡにより、５００℃、３０秒程度のアニールを行い、ＮｉＰｔ膜２０をＳｉ基板１０と反応させてシリサイド化して、厚さ２０ｎｍ程度のＮｉＰｔＳｉ層２２を形成する。その後、薬液により未反応の余剰のＮｉＰｔ膜２０を剥離する。
【０１４８】
次に、図３４に示すようにＡｓをイオン注入する。このＡｓは、ＮｉＰｔＳｉ層２２中に導入される。
【０１４９】
その後、図３５に示すように第２の熱処理として、例えば、ＲＴＡにより、５５０℃、３０秒程度のアニールを行う。このアニールにより、ＡｓをＮｉＰｔＳｉ層２２／Ｓｉ基板１０の界面に偏析させて、Ａｓ偏析層２４が形成される。
【０１５０】
次に、図３６に示すように、Ｓｉ基板１０上に、例えば、ＣＶＤ法によりＳｉ酸化物の層間絶縁膜９０を堆積する。その後、公知のリソグラフィー法および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、コンタクトホールを開孔する。
【０１５１】
その後、コンタクトホール内に、例えば、ＣＶＤ法により、ＴｉＮのバリアメタルとＷのからなるコンタクト電極９２を形成する。その後、コンタクト電極９２上に、例えばＣｕの配線層９４を形成する。
【０１５２】
図３６に示す本実施の形態の半導体装置は、Ｓｉ基板１０と、Ｓｉ基板１０上の、ＮｉＰｔＳｉ層２０と、このＮｉＰｔＳｉ層２０上のコンタクト電極９２とを備えている。そして、第１の実施の形態と同様に、ＮｉＰｔＳｉ層２０とＳｉ基板１０との界面から深さ方向で１ｎｍ以内の金属半導体化合物層内の領域において、この領域の結晶粒内のＰｔ濃度が、この領域の平均Ｐｔ濃度よりも高くなっている。
【０１５３】
本実施の形態の半導体装置の製造方法によれば、ＮｉＰｔＳｉ層２０とＳｉ基板１０との界面のＰｔ濃度の高い熱安定性に優れたコンタクト電極構造が実現される。また、ＮｉＰｔＳｉ層２０とＳｉ基板１０との界面のＡｓ濃度の高い低抵抗なコンタクト電極構造が実現可能となる。そして、本実施の形態の半導体装置であるコンタクト電極構造は、高い熱安定性と、低抵抗なコンタクト特性を備える。
【０１５４】
なお、ここではＡｓ偏析層２４以外にはｎ型不純物層を有しないコンタクト構造を例に説明した。コンタクト電極９２とＳｉ基板１０間のジャンクションリーク等を抑制する観点からは、Ａｓ偏析層２４より低濃度のｎ型不純物層を有することが望ましい。しかし、コンタクト抵抗低減の観点からは必ずしも、低濃度のｎ型不純物層は必須ではない。
【０１５５】
また、ここではｐ型のＳｉ基板上のｎ型不純物層に配線層から電気的導通をとるコンタクト電極構造について説明した。しかし、ｐ型のＳｉ基板をｎ型のＳｉ基板にかえたコンタクト電極構造、すなわち、ｎ型のＳｉ基板自体に電気的導通をとるコンタクト電極構造にもこの実施の形態を応用することが可能である。
【０１５６】
また、ＮｉＰｔＳｉ層２０にＡｓにかえて、Ｂ等のｐ型不純物を導入してＢ偏析層を形成することにより、ｎ型のＳｉ基板上のｐ型不純物層、あるいは、ｐ型のＳｉ基板上のｐ型不純物層に配線層から電気的導通をとるコンタクト電極構造にもこの実施の形態を応用することが可能である。
【０１５７】
（第９の実施の形態）
本実施の形態は第２の実施の形態を、配線層から半導体基板または半導体基板中に形成された不純物層への導通をとるための金属のコンタクト電極構造に応用する形態である。すなわち、本実施の形態は、第８の実施の形態に対して、シリサイド形成のために堆積する金属膜がＮｉとＮｉＰｔの積層膜となる点が異なっている。以下、第２および第８の実施の形態と重複する内容については記載を省略する。
【０１５８】
図３７は、本実施の形態の半導体装置の製造方法を示す工程断面図である。本実施の形態の半導体装置の製造方法について、第８の実施の形態と異なる点を中心に説明する。
【０１５９】
第８の実施の形態の同様に、ｐ型のＳｉ基板１０に、Ｓｉ酸化膜からなる素子分離領域１２を形成する。その後、図３７に示すように、例えば、スパッタ法により、厚さ３ｎｍ程度のＮｉ膜２６をＳｉ基板１０上に形成する。厚さ７ｎｍ程度のＮｉＰｔ膜２８をＮｉ膜２６上に形成する。
【０１６０】
その後は、第８の実施の形態と同様に、熱処理によりＮｉＰｔＳｉ層２２を形成した後、Ａｓのイオン注入と熱処理によるＡｓの拡散でＡｓ偏析層を形成する。このようにして、図３６に示すと同様なコンタクト電極構造が形成される。
【０１６１】
本実施の形態によれば、堆積する金属膜をＮｉとＮｉＰｔの積層膜とすることにより、ＮｉＰｔＳｉ層２２のＳｉ基板１０との界面におけるＰｔ濃度を、第８の実施の形態よりも、さらに高くすることが可能となる。したがって、ＮｉＰｔＳｉ層２２の熱安定性がさらに向上する。したがって、第８の実施の形態の効果に加えて、さらに熱安定性の向上したコンタクト電極構造の実現が可能となる。
【０１６２】
（第１０の実施の形態）
本実施の形態の半導体装置の製造方法は、第３の実施の形態を、配線層から半導体基板または半導体基板中に形成された不純物層への導通をとるための金属のコンタクト電極構造に応用する形態である。すなわち、本実施の形態は、第８の実施の形態に対して、不純物後打ちプロセスではなく、不純物前打ちプロセスで不純物をＮｉＰｔＳｉ層に導入する点が異なっている。以下、第３および第８の実施の形態と重複する内容については記載を省略する。
【０１６３】
本実施の形態によれば、Ａｓを後打ちすることによる界面のＰｔ濃度向上効果は得られない。しかしながら、従来のＮｉ膜を介在させないプロセスと比較すれば、ＮｉＰｔＳｉ層とＳｉ基板との界面のＰｔ濃度を高くすることが可能である。したがって、ＮｉＰｔＳｉ層の熱安定性が向上するコンタクト電極構造の実現が可能となる。
【０１６４】
（第１１の実施の形態）
本実施の形態の半導体装置の製造方法は、第４の実施の形態を、配線層から半導体基板または半導体基板中に形成された不純物層への導通をとるための金属のコンタクト電極構造に応用する形態である。すなわち、本実施の形態は、第８の実施の形態に対して、Ａｓをイオン注入で導入するのではなく、Ａｓを固相拡散により導入する点で異なっている。以下、第４および第８の実施の形態と重複する内容については記載を省略する。
【０１６５】
本実施の形態によれば、第８の実施の形態の効果に加えて、ＮｉＰｔＳｉ層２２中にＡｓを導入する際に、イオン注入のように、ＮｉＰｔＳｉ層２２をアモルファス化する恐れがない。したがって、アモルファス化したＮｉＰｔＳｉ層２２が再シリサイド化する際に、Ａｓを結晶中に取り込まれる恐れもない。よって、界面へのＡｓの偏析が促進され、さらに低抵抗なコンタクト構造が実現可能となる。  
【０１６６】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置の製造方法、半導体装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置の製造方法、半導体装置等に関わる要素を適宜選択して用いることができる。
【０１６７】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法、半導体装置は、本発明の範囲に包含される。
【０１６８】
例えば、半導体基板については、Ｓｉ基板を例に説明したが、必ずしもＳｉ基板に限られことはなく、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）基板を適用することも可能である。
【０１６９】
また、Ｓｉ基板についても（１００）面方位を有する基板を例に説明した。しかし、（１００）に限らず、（１１０）、（１１１）等、その他の面方位を有するＳｉ基板を適用することが可能である。
【０１７０】
また、例えば、ゲート絶縁膜については、Ｓｉ酸化膜を例に説明した。しかし、Ｓｉ酸化膜にかえてｈｉｇｈ−ｋ絶縁膜を適用することで、ＭＩＳＦＥＴの性能が向上するため望ましい。ｈｉｇｈ−ｋ絶縁膜としては、例えば、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ等の希土類元素の酸化物、シリケート、窒化シリケート、あるいはこれらの混合物、積層物を適用することが可能である。
【０１７１】
また、例えば、ゲート電極については、ソース／ドレイン電極と同様にＮｉＰｔＳｉで形成される、いわゆるＦＵＳＩ（ＦＵｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）構造を例に説明した。もっとも、ゲート電極がＦＵＳＩ構造であることが必須ではなく、例えば、ポリシリコンと金属シリサイドとの積層構造であっても構わない。また、例えば、金属と金属シリサイドとの積層構造であっても構わない。あるいは、ゲート電極全体が金属で形成されるメタルゲート構造であっても構わない。この場合、金属材料としては、例えば、Ｔｉ、Ｔａ、Ｗの単体金属、あるいは、これらの金属の窒化物、炭化物等が適用可能である。また、例えば、Ｔｉ、Ｔａ、Ｗの単体金属、あるいは、これらの金属の窒化物、炭化物等と、ＷＮ等のバリアメタルと、ＮｉＳｉやＮｉＰｔＳｉ等のシリサイドの３層からなるような積層構造のゲート電極であっても構わない。
【０１７２】
また、上記の各実施の形態の要素を適宜、他の実施の形態に適用することも可能である。
【０１７３】
本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【０１７４】
【図１】第１の実施の形態の半導体装置の製造方法の概略図である。
【図２】ＮｉＰｔＳｉ／Ｓｉ界面の不純物分布を分析した結果を示す図である。
【図３】第一原理計算によるＮｉＳｉ／Ｓｉでの界面Ｐｔ挙動を説明する図である。
【図４】第一原理計算によるＰｔＳｉの熱安定性を説明する図である。
【図５】第一原理計算によるシリサイド中の原子拡散バリアを説明する図である。
【図６】ＮｉＳｉ膜中のＰｔ拡散の実験結果を示す図である。
【図７】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図８】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図９】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１０】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１１】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１２】本実施の形態と従来技術の製造方法で形成されたＮｉＰｔＳｉ／Ｓｉ界面付近のＮｉＰｔＳｉ結晶粒のＰｔ濃度の分布を示す図である。
【図１３】ＮｉＰｔＳｉ／Ｓｉ界面付近のＰｔ濃度を比較した図である。
【図１４】第１の実施の形態の半導体装置のＮｉＰｔＳｉ／Ｓｉ界面の電圧−電流特性を測定した結果を示す図である。
【図１５】第１の実施の形態のＮｉＰｔＳｉ／Ｓｉ界面でのＡｓ不純物分布を示す図である。
【図１６】第一原理計算による界面不純物挙動を説明する図である。
【図１７】第１の実施の形態の不純物後打ちプロセスの原理を説明する図である。
【図１８】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１９】第２の実施の形態の半導体装置の製造方法のＮｉ／ＮｉＰｔ積層膜堆積法を説明する図である。
【図２０】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２１】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２２】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２３】第４の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２４】第４の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２５】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２６】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２７】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２８】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２９】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３０】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３１】第７の実施の形態の半導体装置の斜視図。
【図３２】第８の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３３】第８の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３４】第８の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３５】第８の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３６】第８の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３７】第９の実施の形態の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【０１７５】
１０      Ｓｉ基板
１２      素子分離領域
１４      ゲート絶縁膜
１６      ゲート電極
１８      側壁絶縁膜
２０      ＮｉＰｔ膜
２２      ＮｉＰｔＳｉ層
２４      Ａｓ偏析層
２６      Ｎｉ膜
２８      ＮｉＰｔ膜
２９      チャネル領域
３０      ｎ型不純物層
３２      ＡｓＳＧ膜
３４      Ｂ偏析層
５０      第１の半導体領域
５２      ｐ型ウェル
６０      第２の半導体領域
６２      ｎ型ウェル
７０      ｎ型ＭＩＳＦＥＴ
７２      チャネル領域
８０      ｐ型ＭＩＳＦＥＴ
８２      チャネル領域
９０      層間絶縁膜
９２      コンタクト電極
９４      配線層
【図１】
2010141051.tif 000003
【図２】
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【図３】
2010141051.tif 000005
【図４】
2010141051.tif 000006
【図５】
2010141051.tif 000007
【図６】
2010141051.tif 000008
【図７】
2010141051.tif 000009
【図８】
2010141051.tif 000010
【図９】
2010141051.tif 000011
【図１０】
2010141051.tif 000012
【図１１】
2010141051.tif 000013
【図１２】
2010141051.tif 000014
【図１３】
2010141051.tif 000015
【図１４】
2010141051.tif 000016
【図１５】
2010141051.tif 000017
【図１６】
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【図１７】
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【図１８】
2010141051.tif 000020
【図１９】
2010141051.tif 000021
【図２０】
2010141051.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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