(57)【要約】【課題】入力電圧と出力電圧がオペアンプを用いたボルテージフォロワのように同じ電圧であるようなボルテージフォロワ回路を提供すること。【解決手段】ＭＯＳトランジスタ１のドレイン１Ｄは正の電源端子１１に接続され、ゲート１Ｇは入力端子６に接続され、ソース１ＳはＭＯＳトランジスタ２のドレイン２Ｄと接続される。ゲート２Ｇはバイアス端子８に接続される。ＭＯＳトランジスタ４のソース４ＳとＭＯＳトランジスタ５のドレイン５Ｄは、端子１３に接続され、ソース５Ｓは負の電源端子１２に接続され、ＭＯＳトランジスタ５のゲート５Ｇはバイアス端子１０に接続される。ＭＯＳトランジスタ４のゲート４Ｇとドレイン４Ｄは共通接続され、ＭＯＳトランジスタ３のドレイン３Ｄは出力端子７に接続される。ＭＯＳトランジスタ３のゲート３Ｇはバイアス端子９に接続され、ソース３Ｓは正の電源端子１１に接続される。【選択図】図１
2010130555.tif 000002
【特許請求の範囲】
【請求項１】
ソースフォロワ回路とドレインフォロワ回路とを備えたボルテージフォロワ回路であって、
前記ソースフォロワ回路は、ゲートに入力信号を供給した第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタのソースに接続された電流源とから構成され、前記第１のＭＯＳトランジスタのソース端子を出力端子とし、
前記ドレインフォロワ回路は、前記ソースフォロワ回路からの出力信号を入力するソースを有し、ゲートとドレインを共通接続した出力端子から出力信号を出力する第２のＭＯＳトランジスタと、該第２のＭＯＳトランジスタの前記ソースに接続された第１の電流源と、前記第２のＭＯＳトランジスタの前記ドレインに接続された第２の電流源とからなることを特徴とするボルテージフォロワ回路。
【請求項２】
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは、同じ極性を有することを特徴とする請求項１に記載のボルテージフォロワ回路。
【請求項３】
前記電流源と前記第１の電流源は、１つの電流源で共用されることを特徴とする請求項１又は２に記載のボルテージフォロワ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージフォロワ回路に関し、より詳細には、オペアンプを用いたボルテージフォロワのように入力電圧と出力電圧が同じで、かつ低インピーダンス出力するようなボルテージフォロワに関する。
【背景技術】
【０００２】
一般に、アナログ回路において、低インピ−ダンスの負荷を駆動する場合、通常バッファ回路と呼ばれているソースフォロワやオペアンプを用いたボルテージフォロワを負荷の手前に入れることが多い。
【０００３】
図３は、従来のボルテージフォロワ回路を説明するための回路図で、図中符号４１は非反転入力端子４２、反転入力端子４３、出力端子４４を有した演算増幅器（以下、オペアンプという）で、この出力端子４４を反転入力端子４３に接続した端子をボルテージフォロワの出力端子４６に接続し、また、非反転入力端子４２をボルテージフォロワの入力端子４５に接続している。このボルテージフォロワ回路は、入力電圧と出力電圧が等しく、かつ入力インピーダンスが高くかつ出力インピーダンスが低く、バッファ回路としてしばしば用いられている。
【０００４】
このような従来のボルテージフォロワ回路を開示する特許文献としては、例えば、特許文献１に記載のものがある。この特許文献１に記載のものは、オペアンプを用いたボルテージフォロワ回路に関するもので、内部に位相補償コンデンサを有するオペアンプ及びそれを用いたボルテージフォロワ回路の例を示しており、オペアンプはその出力が入力に直接帰還されることによりボルテージフォロワ回路として機能するようになっている。
【０００５】
また、特許文献２に記載のものは、回路の高速動作性及び小型化の要求を満足しつつ、大きな電圧振幅範囲の出力を得ることが可能なボルテージフォロワ回路に関するもので、ボルテージフォロワ回路中の差動増幅回路及びエミッタフォロワ回路をＮＰＮトランジスタで構成し、エミッタフォロワのトランジスタのエミッタ出力を、電圧源回路により、そのベース・エミッタ間電圧だけレベルシフトして、差動増幅回路の負入力端子に戻し、これにより、大きな出力電圧振幅範囲を有するボルテージフォロワ回路である。
【０００６】
【特許文献１】特開２０００−９１８５７号公報
【特許文献２】特開平８−３３０８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のバッファ回路では、ソースフォロワは入力電圧と出力電圧が異なる値になるという問題があり、また、オペアンプを用いたボルテージフォロワの場合、消費電流が大きく、また、帰還回路を用いているので回路が不安定にならないよう設計の際、配慮が必要になる等の問題があった。
【０００８】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ソースフォロワ回路と同様に帰還回路も持たず、しかも、入力電圧と出力電圧がオペアンプを用いたボルテージフォロワのように同じ電圧であるようなボルテージフォロワ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ソースフォロワ回路（１４，３４）とドレインフォロワ回路（１５，３５）とを備えたボルテージフォロワ回路であって、前記ソースフォロワ回路（１４，３４）は、ゲート（１Ｇ，２２Ｇ）に入力信号（Ｖｉｎ）を供給した第１のＭＯＳトランジスタ（１，２２）と、該第１のＭＯＳトランジスタ（１，２２）のソース（１Ｓ，２２Ｓ）に接続された電流源（２，２１）とから構成され、前記第１のＭＯＳトランジスタ（１，２２）のソース端子を出力端子とし、前記ドレインフォロワ回路（１５，３５）は、前記ソースフォロワ回路（１４，３４）からの出力信号を入力するソース（４Ｓ，２４Ｓ）を有し、ゲート（４Ｇ，２４Ｇ）とドレイン（４Ｄ，２４Ｄ）を共通接続した出力端子（７，２７）から出力信号（Ｖｏｕｔ）を出力する第２のＭＯＳトランジスタ（４，２４）と、該第２のＭＯＳトランジスタ（４，２４）の前記ソース（４Ｓ，２４Ｓ）に接続された第１の電流源（５，２３）と、前記第２のＭＯＳトランジスタ（４，２４）の前記ドレイン（４Ｄ，２４Ｄ）に接続された第２の電流源（３，２５）とからなることを特徴とする。（図１及び２，実施例１及び２）
【００１０】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは、同じ極性を有することを特徴とする。
【００１１】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記電流源（２，２１）と前記第１の電流源（５，２３）は、１つの電流源で共用されることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、帰還回路がないので消費電流を小さく抑えるとともに、回路が安定で、かつ入力電圧と出力電圧がオペアンプを用いたボルテージフォロワのように同じ電圧であるようなボルテージフォロワ回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施例について説明する。  
【００１４】
＜実施例１＞
図１は、本発明に係るボルテージフォロワ回路の実施例１を説明するための回路図である。この実施例１におけるボルテージフォロワ回路は、ＭＯＳトランジスタ１乃至５と、入力端子６と、出力端子７と、バイアス端子８，９，１０と、正及び負の電源端子１１，１２とを備えている。ＭＯＳトランジスタ１，２、４，５はＮＭＯＳトランジスタで、ＭＯＳトランジスタ３はＰＭＯＳトランジスタである。
【００１５】
ＭＯＳトランジスタ１のドレイン１Ｄは正の電源端子１１に接続され、ゲート１Ｇは入力端子６に接続され、ソース１ＳはＭＯＳトランジスタ２のドレイン２Ｄと接続されている。また、ＭＯＳトランジスタ２のゲート２Ｇはバイアス端子８に接続されている。
【００１６】
一方、ＭＯＳトランジスタ４のソース４ＳとＭＯＳトランジスタ５のドレイン５Ｄは、端子１３に接続されている。また、ＭＯＳトランジスタ５のソース５Ｓは負の電源端子１２に接続され、ゲート５Ｇはバイアス端子１０に接続されている。また、ＭＯＳトランジスタ４のゲート４Ｇとドレイン４Ｄは共通接続され、ＭＯＳトランジスタ３のドレイン３Ｄとともに出力端子７に接続されている。また、ＭＯＳトランジスタ３のゲート３Ｇはバイアス端子９に接続され、ソース３Ｓは正の電源端子１１に接続されている。
【００１７】
ここでＭＯＳトランジスタ１，２とそれに接続する端子を含めた回路は、ソースフォロワ回路１４と通常称されていて、そのソースフォロワ回路１４の入力は入力端子６から供給され、端子１３に出力される。ＭＯＳトランジスタ３，４，５とそれに接続する端子を含めた回路をドレインフォロワ回路１５と称することにする。ドレインフォロワ回路と称しているのは、図１の回路ブロック１５にも示しているように、ＭＯＳトランジスタ４のドレイン端子７に現れる電圧を出力しているからである。そのドレインフォロワ回路１５の入力は端子１３から供給され、出力は出力端子７に発生する。
【００１８】
つまり、本発明のボルテージフォロワ回路は、ソースフォロワ回路１４とドレインフォロワ回路１５とを備えている。ソースフォロワ回路１４は、ゲート１Ｇに入力信号Ｖｉｎを供給した第１のＭＯＳトランジスタ１と、この第１のＭＯＳトランジスタ１のソース１Ｓに接続された電流源２とから構成され、第１のＭＯＳトランジスタ１のソース端子を出力端子としている。
【００１９】
また、ドレインフォロワ回路１５は、ソースフォロワ回路１４からの出力信号を入力するソース４Ｓを有し、ゲート４Ｇとドレイン４Ｄを共通接続した出力端子７から出力信号Ｖｏｕｔを出力する第２のＭＯＳトランジスタ４と、この第２のＭＯＳトランジスタ４のソース４Ｓに接続された第１の電流源５と、第２のＭＯＳトランジスタ４のドレイン４Ｄに接続された第２の電流源３とから構成されている。
【００２０】
次に、図１に示した実施例１のボルテージフォロワの動作について説明する。  
ＭＯＳトランジスタ２，３，５は、電流源回路として動作し、その電流値はそれぞれのゲート端子８，９，１０に供給するバイアス電圧に依存するが、通常、ＭＯＳトランジスタ３と５に流れる２つの電流値は、同じ値Ｉ２になるように設定し、ＭＯＳトランジスタ２に流れる電流値はＩ１とする。入力端子６には入力信号電圧Ｖｉｎが供給され、ソースフォロワ回路１４の出力になる端子１３の電圧Ｖ１３と入力信号電圧Ｖｉｎの関係は、以下の（１）式によって表すことができる。  
Ｉ１＝（Ｗ１／２Ｌ１）μｎＣｏｘｎ（Ｖｉｎ−Ｖ１３−Ｖｔｈｎ）2 
・・・（１）
【００２１】
ここで、Ｉ１はＭＯＳトランジスタ１のソース・ドレイン間に流れる電流、Ｗ１、Ｌ１、μｎ、Ｃｏｘｎ、Ｖｔｈｎは、それぞれＮＭＯＳトランジスタ１のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。上述した（１）式を変形して、以下の（２）式のように書き直すことができる。  
Ｖ１３＝Ｖｉｎ−Ｖｔｈｎ−√｛Ｉ１／（Ｗ１／２Ｌ１）μｎＣｏｘｎ｝
・・・（２）
【００２２】
ドレインフォロワ回路１５の入力になる端子１３の電圧Ｖ１３と出力端子７に現れる出力信号電圧Ｖｏｕｔの関係は、以下の（３）式によって表すことができる。  
Ｉ２＝（Ｗ４／２Ｌ４）μｎＣｏｘｎ（Ｖｏｕｔ−Ｖ１３−Ｖｔｈｎ）2 
・・・（３）
【００２３】
ここで、Ｉ２はＭＯＳトランジスタ４のソース・ドレイン間に流れる電流、Ｗ４、Ｌ４、μｎ、Ｃｏｘｎ、Ｖｔｈｎは、それぞれＮＭＯＳトランジスタ４のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧であり、これらＮＭＯＳトランジスタ４の素子性能を表すパラメータμｎ、Ｃｏｘｎ、Ｖｔｈｎは同じウエハ上で形成しているＮＭＯＳトランジスタ１と同じ値になる。上述した（３）式を変形して、以下の（４）式のように書き直すことができる。  
Ｖｏｕｔ＝Ｖ１３＋Ｖｔｈｎ＋√｛Ｉ２／（Ｗ４／２Ｌ４）μｎＣｏｘｎ｝
・・・（４）
【００２４】
上述した（２）式と（４）式より、ボルテージフォロワ回路の入力端子６に与えられる入力電圧Ｖｉｎと出力端子７に現れる出力電圧Ｖｏｕｔの関係は、以下の（５）式によって表すことができる。  
Ｖｏｕｔ＝Ｖｉｎ＋√｛Ｉ２／（Ｗ４／２Ｌ４）μｎＣｏｘｎ｝
−√｛Ｉ１／（Ｗ１／２Ｌ１）μｎＣｏｘｎ｝・・・（５）
【００２５】
ここで、ＮＭＯＳトランジスタ１，４のサイズを表すパラメータ（Ｗ１／Ｌ１）と（Ｗ４／Ｌ４）が同じ値であり、かつ、それぞれのＮＭＯＳトランジスタに流れる電流Ｉ１とＩ４が同じであれば、上述した（５）式は、以下の（６）式のように書き換えることができる。  
Ｖｏｕｔ＝Ｖｉｎ                                        ・・・（６）
【００２６】
すなわち、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎにいつも同じであり、ボルテージフォロワ回路と称することができる。このボルテージフォロワ回路は、上述した（２）式に示すように、ソースフォロワ回路で出力信号が一旦、負の電源側にシフトするが、後段のドレインフォロワ回路で、上述した（４）式に示すように、正の電源電圧側にシフトして、元の方向に信号レベルを戻していることになる。この際、ＮＭＯＳトランシスタ１，４のサイズと電流を同じにすることで、入力信号と出力信号の電圧レベルを完全に同じにしている。なお、上述した（５）式からもわかるように、サイズと電流を同じにしなくても、以下の（７）式に示すように、それらサイズと電流の比を同じにしてもやはり出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが同じ値にできる。  
Ｉ２／Ｉ１＝（Ｗ４／Ｌ４）／（Ｗ１／Ｌ１）              ・・・（７）
【００２７】
入力信号は、ゲートに供給するため非常に高い入力インピーダンスを有しており、また、出力はソースフォロワ回路の後段にドレインフォロワ回路を入れており、ドレインフォロワ回路の出力インピーダンスはソースフォロワ回路１４と比較してＭＯＳトランジスタ４の分だけ高くなる。この値は、ＭＯＳトランジスタ１及び４に流れる電流、及びこれらのＭＯＳトランジスタ１，４のサイズが同じであるなら、図１に示したボルテージフォロワの出力インピーダンスは、ソースフォロワ１４と比較して２倍だけ大きくなるだけであり、普通に低インピーダンス負荷を駆動するのに特に支障はないが、もし一層出力インピーダンスを下げる必要があるなら、ソースフォロワ１４とドレインフォロワ１５に流れる電流とＭＯＳトランジスタ１及び４のサイズを大きくすることで出力インピーダンスを下げることができる。
【００２８】
なお、図１においてソースフォロワ１４の電流源２とドレインフォロワ１５の第１の電流源５は、同じ接続関係を有しているので別の１つの電流源５０に置換えても構わない。この場合、電流源５０の電流値Ｉ５０は電流源２の電流値Ｉ１と電流源５の電流値Ｉ２の和とすればよい。
【００２９】
また、図１に示したボルテージフォロワ回路において、ソースフォロワ回路１４とドレインフォロワ回路１５を置換えても入力電圧と出力電圧が同じになることは、上述した（２）式及び（４）式から容易に導くことができる。この場合、入力インピーダンスは低くなるが、出力インピーダンスはソースフォロワと完全に同じ性能となる。
【００３０】
さて、上述した（１）式乃至（４）式において、ＮＭＯＳトランジスタ２２及び２４の閾値電圧Ｖｔｈｎは、いつも一定であるとしてきたが、閾値電圧Ｖｔｈｎが一定にするための条件について、図４を用いて説明する。
【００３１】
図４は、図１中に示したＮＭＯＳトランジスタ１，２，４，５の端子を表す記号を４端子を用いてより詳細に記載した図である。ＮＭＯＳトランジタ２は、ソース端子２Ｓ，ゲート端子２Ｇ、ドレイン端子２Ｄとバルク端子（ウエル端子とも称する）２Ｂの４つの端子を有している。一般に、ＮＭＯＳトランジスタを用いて回路を記述する場合、回路を簡略するためバルク端子の接続関係をしばしば省略することが多い。例えば、図１，図２におけるＮＭＯＳのバルク端子２Ｂは、ソース端子２Ｓに接続しているとしている。このような場合、閾値電圧Ｖｔｈｎはいつも一定になる。然しながら、近年よく使われるＭＯＳトランジスタプロセスでは、Ｐ型基板のシリコンウエハが用いられており、ＮＭＯＳトランジスタのウエルの電圧であるバルク電圧（正しくはウエル電圧）はウエルがＰ型であるため、Ｐ型基板の電圧に必然的に等しくなってしまう。通常、Ｐ型基板の電圧は負の電源電圧に固定するため、ＮＭＯＳトランジスタのウエルの電圧（＝バルク電圧）も負の電源電圧に固定される。従って、ＮＭＯＳトランジスタのバルク電圧（＝ウエル電圧）をソース電圧に等しくさせるために、ＮＭＯＳトランジスタの素子構造において、ＮＭＯＳトランジスタのＰ型ウエルの外側にＮ型のディ−プウエルと呼ばれる領域を形成する。このようにすると、ＮＭＯＳトランジスタのＰウエルはＰ型基板と隔離できるので、Ｐウエルの電圧を基板と関係なく自由に設定できるので、ソース端子とバルク端子（ウエル端子とも称する）を共通接続することができる。こうして上述した（１）式乃至（４）式におけるＶｔｈｎを一定にすることができる。
【００３２】
ところが、ディープウエル構造とするためには、余分な不純物拡散工程を必要とするためＭＯＳ製造プロセスは複雑になり、ウエハ価格は高価になるので、安価なＭＯＳ製造プロセスとしてディープウエル構造を持たないＮＭＯＳトランジスタも頻繁に使用されている。ディープウエルを持たないＮＭＯＳトランジスタにおいて、バルク端子は通常負電源端子に接続する。このような場合は、ソース端子とバルク端子電圧の差が一定ではないため、ＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎは、（８）式に示すようにソース電圧に依存する。  
Ｖｔｈｎ＝Ｖｔｈｏ＋γ{√（２ΦF＋Ｖｓｂ）−√（２ΦF）}  ・・・（８）
【００３３】
ここで、Ｖｓｂはソース端子電圧とバルク端子電圧の電圧差、Ｖｔｈｏはソース端子電圧とバルク端子電圧が等しい場合（Ｖｓｂ＝０に相当する）の閾値電圧Ｖｔｈｎ、γは基板バイアス効果係数と呼ばれる係数、ΦFはフェルミポテンシャルと呼ばれる係数である。
【００３４】
ここで、ディープウエルプロセスにおいては、ＮＭＯＳトランジスタのソース端子とバルク端子を接続できるのでＶｓｂ＝０とすることができるが、そうでない場合について説明する。
【００３５】
図１に示したソースフォロワ１４において、入力端子６に入力する電圧が変化するとソースフォロワの出力端子１３の電圧も同時に変化するので、Ｖｓｂは一定とすることができない。上述した（８）式より閾値電圧が一定でないので、上述した（２）式及び（４）式におけるＶｔｈｎは一定でない。このため、（２）式からわかるように、ソースフォロワの出力電圧Ｖ１３と入力電圧Ｖｉｎの差は一定ではなくなる。このため、ソースフォロワ１４の出力電圧Ｖ１３は、入力電圧Ｖｉｎに対して歪を生ずることになり、また、利得も１でなくなるという問題がある。
【００３６】
ところが、ＮＭＯＳトランジスタ１と４のソース電圧が等しいので、Ｖｓｂも等しく、結果としてＮＭＯＳトランジスタ１，４の閾値電圧は、入力電圧Ｖｉｎに関係なくいつも等しい。従って、図１に示した回路では、上述した（２）式に従って、出力電圧Ｖ１３はＶｔｈが一定とした時と比較してずれていても、ドレインフォロワ回路における（４）式によって出力電圧Ｖｏｕｔは入力信号電圧Ｖｉｎと完全に等しくなる。（出力電圧が入力電圧に従うことになる、すなわち、本来のボルテージフォロワの意味と一致している）このため、出力信号は歪もなくまた利得も正確に１となるという理想的なボルテージフォロワ特性をもたらす。
【００３７】
従って、図１に示したボルテージフォロワ回路は、ソースフォロワ回路１４にドレインフォロワ回路１５を追加することで、ソースフォロワ回路１４で発生した歪特性と利得特性の劣化を回復させる働きがあるため、ディープウエル素子構造を持たない安価なプロセスにおいてソースフォロワ回路にドレインフォロワ回路を追加して性能を大幅に向上させる効果がある。
【００３８】
また、ドレインフォロワ回路１５の目的は、ソースフォロワ回路１４でシフトした電圧レベルを元に戻すことにあるので、ソースフォロワ回路１４とドレインフォロワ回路１５の間に適当な回路を入れても構わない。このような時でも、ディープウエル素子構造を持たないプロセスにおいて、ドレインフォオワ回路がソースフォロワで損なった歪と利得の劣化を回復できる。
【００３９】
＜実施例２＞
図２は、本発明に係るボルテージフォロワ回路の実施例２を説明するための回路図である。この図２に示したボルテージフォロワ回路と、図１に示したボルテージフォロワ回路の違いは、図１に示したソースフォロワ回路１４のＮＭＯＳトランジスタが、ＰＭＯＳトランジスタに置き換わり、図１に示したドレインフォロワ回路１５の電流源に挟まれたＮＭＯＳトランジスタ４が、ＰＭＯＳトランジスタ２４に置き換わっていることを除いてその他は同じである。
【００４０】
つまり、本発明の実施例２に係るボルテージフォロワ回路は、ソースフォロワ回路３４とドレインフォロワ回路３５とを備えている。ソースフォロワ回路３４は、ゲート２２Ｇに入力信号Ｖｉｎを供給した第１のＭＯＳトランジスタ２２と、この第１のＭＯＳトランジスタ２２のソース２２Ｓに接続された電流源２１とから構成され、第１のＭＯＳトランジスタ２２のソース端子を出力端子としている。
【００４１】
ドレインフォロワ回路３５は、ソースフォロワ回路３４からの出力信号を入力するソース２４Ｓを有し、ゲート２４Ｇとドレイン２４Ｄを共通接続した出力端子２７から出力信号Ｖｏｕｔを出力する第２のＭＯＳトランジスタ２４と、この第２のＭＯＳトランジスタ２４のソース２４Ｓに接続された第１の電流源２３と、第２のＭＯＳトランジスタ２４のドレイン２４Ｄに接続された第２の電流源２５とから構成されている。
【００４２】
以下に、実施例２に係るボルテージフォロワ回路の説明は、実施例１に係るボルテージフォロワ回路と共通する所が多いので動作説明について一部簡略化して説明する。
【００４３】
ＭＯＳトランジスタ２１，２３，２５は、電流源回路として動作し、その電流値はそれぞれのゲート端子２８，２９，３０に供給するバイアス電圧に依存するが、通常、ＭＯＳトランジスタ２３と２５に流れる２つの電流値は、同じ値Ｉ４になるように設定し、ＭＯＳトランジスタ２１に流れる電流値はＩ３とする。入力端子２６には入力信号電圧Ｖｉｎが供給され、ソースフォロワ回路３４の出力になる端子３３の電圧Ｖ３３と入力信号電圧Ｖｉｎの関係は、以下の（９）式によって表すことができる。  
Ｉ３＝（Ｗ３／２Ｌ３）μｐＣｏｘｐ（Ｖｉｎ−Ｖ３３−Ｖｔｈｐ）2 
・・・（９）
【００４４】
ここで、Ｉ３はＭＯＳトランジスタ２２のソース・ドレイン間に流れる電流、Ｗ３、Ｌ３、μｐ、Ｃｏｘｐ、Ｖｔｈｐは、それぞれＰＭＯＳトランジスタ２２のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。上述した（９）式を変形して、以下の（１０）式のように書き直すことができる。  
Ｖ３３＝Ｖｉｎ−Ｖｔｈｐ＋√｛Ｉ３／（Ｗ３／２Ｌ３）μｐＣｏｘｐ｝
・・・（１０）
【００４５】
ドレインフォロワ回路３５の入力になる端子３３の電圧Ｖ３３と出力端子２７に現れる出力信号電圧Ｖｏｕｔの関係は、以下の（１１）式によって表すことができる。  
Ｉ４＝（Ｗ４／２Ｌ４）μｐＣｏｘｐ（Ｖｏｕｔ−Ｖ１３−Ｖｔｈｐ）2 
・・・（１１）
【００４６】
ここで、Ｉ４はＭＯＳトランジスタ２４のソース・ドレイン間に流れる電流、Ｗ４、Ｌ４、μｐ、Ｃｏｘｐ、Ｖｔｈｐは、それぞれＰＭＯＳトランジスタ２４のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧であり、これらＰＭＯＳトランジスタ２４の素子性能を表すパラメータμｐ、Ｃｏｘｐ、Ｖｔｈｐは、同じウエハ上で形成しているＰＭＯＳトランジスタ２２と同じ値になる。上述した（１１）式を変形して、以下の（１２）式のように書き直すことができる。  
Ｖｏｕｔ＝Ｖ３３＋Ｖｔｈｐ−√｛Ｉ４／（Ｗ４／２Ｌ４）μｐＣｏｘｐ｝
・・・（１２）
【００４７】
上述した（１０）式と（１２）式より、ボルテージフォロワ回路の入力端子２６に与えられる入力電圧Ｖｉｎと出力端子２７に現れる出力電圧Ｖｏｕｔの関係は、以下の（１３）式によって表すことができる。  
Ｖｏｕｔ＝Ｖｉｎ＋√｛Ｉ３／（Ｗ３／２Ｌ３）μｐＣｏｘｐ｝
−√｛Ｉ４／（Ｗ４／２Ｌ４）μｐＣｏｘｐ｝・・・（１３）
【００４８】
ここで、ＰＭＯＳトランジスタ２２，２４のサイズを表すパラメータ（Ｗ３／Ｌ３）と（Ｗ４／Ｌ４）が同じ値であり、かつ、それぞれのＰＭＯＳトランジスタに流れる電流Ｉ３とＩ４が同じであれば、上述した（１３）式は、以下の（１４）式のように書き換えることができる。  
Ｖｏｕｔ＝Ｖｉｎ                                        ・・・（１４）
【００４９】
すなわち、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎにいつも同じであり、ボルテージフォロワ回路と称することができる。このボルテージフォロワ回路は、上述した（１０）式に示すように、ソースフォロワ回路で出力信号が一旦、正の電源側にシフトするが、後段のドレインフォロワ回路で（１２）式に示すように、負の電源電圧側にシフトして、元の方向に信号レベルを戻していることになる。この際、ＰＭＯＳトランシスタ２２，２４のサイズと電流を同じにすることで、入力信号と出力信号の電圧レベルを完全に同じにしている。なお、上述した（１３）式からもわかるように、サイズと電流を同じにしなくても、以下の（１５）式に示すように、それらサイズと電流の比を同じにしてもやはり出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが同じ値にできる。  
Ｉ４／Ｉ３＝（Ｗ４／Ｌ４）／（Ｗ３／Ｌ３）              ・・・（１５）
【００５０】
なお、図２においてソースフォロワ３４の電流源２１とドレインフォロワ３５の第１の電流源２３は、同じ接続関係を有しているので別のひとつの電流源６０に置換えても構わない。この場合、電流源６０の電流値Ｉ６０は電流源２１の電流値Ｉ３と電流源２３の電流値Ｉ４の和とすればよい。
【００５１】
図２に示したボルテージフォロワ回路において、ソースフォロワ回路３４とドレインフォロワ回路３５を置換えても入力電圧と出力電圧が同じになることは、上述した（１０）式及び（１２）式から容易に導くことができる。この場合、入力インピーダンスは低くなるが、出力インピーダンスはソースフォロワと完全に同じ性能となる。
【００５２】
なお、ＰＭＯＳトランジスタのウエル（＝バルク）はＮ型であるので、バルク電圧はソース端子電圧と等しくすることが可能である。しかし、稀にＮ型基板のシリコンウエハを用いる場合で、かつ、ＰＭＯＳトランジスタに対してディ−プＰウエル構造を持たない場合は、ウエル電圧は正の電源電圧に固定されるので、図１で説明した場合と同じ理由でソースフォロワ３４において歪と利得劣化を生ずる。しかし、ドレインフォロワ３５に信号を通過させることで、出力端子２７の出力電圧Ｖｏｕｔは歪と利得劣化を回復することができる。
【産業上の利用可能性】
【００５３】
本発明のボルテージフォロワは、オペアンプを用いたボルテージフォロワのように入力電圧と出力電圧が同じであり、かつ帰還回路のない安定な回路で消費電流を小さく抑えるバッファとして広く利用できる。
【図面の簡単な説明】
【００５４】
【図１】本発明に係るボルテージフォロワ回路の実施例１を説明するための回路図である。
【図２】本発明に係るボルテージフォロワ回路の実施例２を説明するための回路図である。
【図３】従来のボルテージフォロワ回路を説明するための回路図である。
【図４】４端子を用いた時のＮＭＯＳトランジスタの記号を表す図である。
【符号の説明】
【００５５】
１，２，３，４，５，２１，２２，２３，２４，２５  ＭＯＳトランジスタ
６，２６  入力端子
７，２７  出力端子
８，９，１０，２８，２９，３０  バイアス端子
１２，３２  負電源端子
１１，３１  正電源端子
【図１】
2010130555.tif 000003
【図２】
2010130555.tif 000004
【図３】
2010130555.tif 000005
【図４】
2010130555.tif 000006