(57)【要約】【課題】  通常動作時および電源投入時に電源端子間に電流を流すことなく、半導体集積回路内の素子を過電圧パルスから保護することができる半導体集積回路を提供する。【解決手段】  電源端子２＿１を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージが印加されると、Ｐチャネル型ＭＯＳトランジスタ４２がオフ状態になるとともに、キャパシタ１２と抵抗素子１３の接続点の電位が上昇してインバータ１５から‘Ｈ’レベルの検出信号ＶＡが出力されて、オン状態のＰチャネル型トランジスタ４１を介してＮチャネル型ＭＯＳトランジスタ４３のゲートに‘Ｈ’レベルの検出信号ＶＡが伝達されてＮチャネル型ＭＯＳトランジスタ４３がオン状態となって、電源端子１＿１から電源端子２＿１への電流経路が形成されて、電源端子１＿１に印加されたＥＳＤサージによるサージ電流がＮチャネル型ＭＯＳトランジスタ４３を経由して電源端子２＿１に向けて流れる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
第１高電位側端子と第１低電位側端子との間に第１の電源が接続されて該第１の電源から電力の供給を受けるとともに、第２高電位側端子と第２低電位側端子との間に第２の電源が接続されて該第２の電源から電力の供給を受けて動作する半導体集積回路であって、
前記第１高電位側端子に入力されてきた過電圧パルスを検出して第１の検出信号を出力する第１検出回路と、前記第１検出回路からの前記第１の検出信号の出力を受けて該第１高電位側端子と前記第１低電位側端子との間を短絡する第１短絡回路と、を有する第１保護回路、
前記第２高電位側端子に入力されてきた過電圧パルスを検出して第２の検出信号を出力する第２検出回路と、前記第２検出回路からの前記第２の検出信号の出力を受けて前記第２高電位側端子と前記第２低電位側端子との間を短絡する第２短絡回路とを有する第２保護回路、および、
前記第１検出回路からの前記第１検出信号および前記第２検出回路からの第２の検出信号のうちの一方の検出信号が出力された場合に第３の検出信号を出力する第３検出回路と、前記第３検出回路からの前記第３の検出信号を受けて第１高電位側端子と第２高電位側端子との間を短絡する第３短絡回路とを有する第３保護回路を備えたことを特徴とする半導体集積回路。
【請求項２】
前記第３検出回路が、
前記第２高電位側端子にゲートが接続され、ドレインに前記第１の検出信号が供給される第１Ｐチャネル型ＭＯＳトランジスタと、
前記第１高電位側端子にゲートが接続され、ドレインに前記第２の検出信号が供給されるとともに、ソースが前記第１のＰチャネル型ＭＯＳトランジスタのソースに接続されて前記第３の検出信号の出力ノードとなる第２Ｐチャネル型ＭＯＳトランジスタとを有し、
前記第３短絡回路は、ゲートが前記第１Ｐチャネル型ＭＯＳトランジスタのソースおよび前記第２Ｐチャネル型ＭＯＳトランジスタのソースに接続されるとともに、前記第１高電位側端子および前記第２高電位側端子にドレインおよびソースがそれぞれ接続されたＮチャネル型ＭＯＳトランジスタを有するものであることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる電源から電力の供給を受けて動作する半導体集積回路であって、内部回路を過電圧パルスから保護する保護回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路を搬送する時などに人体や搬送機器に静電気が帯電して、それが半導体集積回路内に流れることによりＥＳＤ（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）イベントが発生する場合がある。半導体集積回路がＥＳＤイベントの発生を受けた場合、その半導体集積回路内の素子が損傷を受ける可能性がある。そこで、従来より、半導体集積回路にＥＳＤ保護回路を備え、このＥＳＤ保護回路でＥＳＤによる電荷を放電することにより、その半導体集積回路内の素子を保護するということが行なわれている。また、半導体集積回路の中には、異なる電源からの電力の供給を受けて動作する半導体集積回路が知られている。このような半導体集積回路には、複数のＥＳＤ保護回路が備えられている。
【０００３】
図１は、従来の、異なる２つの電源からの電力の供給を受けて動作する、３つのＥＳＤ保護回路を備えた半導体集積回路の構成を示す図である。
【０００４】
図１に示す半導体集積回路１００には、高電位ＶＤＤＡの電圧が印加される電源端子１＿１と低電位ＶＳＳＡの電圧が印加される接地端子１＿２が備えられている。これら電源端子１＿１と接地端子１＿２との間には、例えば３．３Ｖの電源が接続される。また、半導体集積回路１００には、高電位ＶＤＤＢの電圧が印加される電源端子２＿１と低電位ＶＳＳＢの電圧が印加される接地端子２＿２も備えられている。これら電源端子２＿１と接地端子２＿２との間には、例えば１．２Ｖの電源が接続される。
【０００５】
また、半導体集積回路１００には、電源端子１＿１と接地端子１＿２との間にＥＳＤ保護回路１０が備えられている。さらに、接地端子１＿２と接地端子２＿２との間にＥＳＤ保護回路２０が備えられている。また、電源端子２＿１と接地端子２＿２との間にＥＳＤ保護回路３０が備えられている。
【０００６】
さらに、半導体集積回路１００には、電源端子１＿１と接地端子１＿２との間の内部回路の例として、Ｐチャネル型ＭＯＳトランジスタ５１とＮチャネル型ＭＯＳトランジスタ５２から構成されたインバータ５０、また、電源端子２＿１と接地端子２＿２との間の内部回路の例として、Ｐチャネル型ＭＯＳトランジスタ６１とＮチャネル型ＭＯＳトランジスタ６２からなるインバータ６０が示されている。インバータ５０の出力側は、インバータ６０の入力側に接続されている。
【０００７】
ここで、電源端子２＿１を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージ（ＶＥＳＤ）が印加された場合、このＥＳＤサージによるサージ電流ＩＥＳＤは、ＥＳＤ保護回路１０→接地端子１＿２→ＥＳＤ保護回路２０→接地端子２＿２→ＥＳＤ保護回路３０→電源端子２＿１の経路で流れることになるが、電源端子１＿１に印加されたＶＥＳＤは、Ｐチャネル型ＭＯＳトランジスタ５１を介して、Ｐチャネル型ＭＯＳトランジスタ６１のゲートにも印加され、従って半導体集積回路１００内の素子の保護に欠けるという問題がある。
【０００８】
そこで、電源端子間に発生する電圧を小さく抑えることのできる技術が、例えば特許文献１に提案されている。
【０００９】
図２は、特許文献１に提案された半導体集積回路の構成を示す図である。
【００１０】
図２に示す半導体集積回路２００には、２つの電源端子２０１，２０２と入力端子２０３が備えられている。
【００１１】
また、この半導体集積回路２００には、電源端子２０１と入力端子２０３との間に接続された保護回路（ダイオード）２０４と、ゲートおよびドレインが電源端子２０１に接続されるとともにソースが電源端子２０２に接続された寄生ＭＯＳＦＥＴ２０５が備えられている。
【００１２】
さらに、半導体集積回路２００には、電源端子２０２とグラウンドとの間に配備されたＭＯＳＦＥＴ２０６，２０７で構成された初段回路が備えられている。これらＭＯＳＦＥＴ２０６，２０７のゲートは入力端子２０３に接続されている。
【００１３】
ここで、電源端子２０２を基準電位（０Ｖ）にして電源端子２０１にＥＳＤサージが印加された場合、このＥＳＤサージにより寄生ＭＯＳＦＥＴ２０５のゲートが充電されて寄生ＭＯＳＦＥＴ２０５がオンする。これにより、電源端子２０１に印加されたＥＳＤサージによるサージ電流が、寄生ＭＯＳＦＥＴ２０５→電源端子２０２の経路で流れるため、ＭＯＳＦＥＴ２０６のゲートに印加される電圧はゲート酸化膜の耐圧を越えることはなく、従って半導体集積回路２００内の素子をＥＳＤサージ等の過電圧パルスから保護することができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平６−８５１７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、特許文献１に提案された技術では、２つの電源端子２０１，２０２に互いに異なる電位を有する電源が接続された場合、通常動作時に寄生ＭＯＳＦＥＴ２０５がオンしてしまうという問題が発生する。例えば、電源端子２０１に３．３Ｖの電源が接続されるとともに、電源端子２０２に１．２Ｖの電源が接続された場合、寄生ＭＯＳＦＥＴ２０５はゲートとドレインが接続された構成であるため、この寄生ＭＯＳＦＥＴ２０５がオンして電源端子２０１から電源端子２０２に向けて常に一定の電流が流れてしまうという問題が発生する。また、電源投入時において、電源端子２０１に接続された電源が最初に投入された場合は、電源端子２０１から寄生ＭＯＳＦＥＴ２０５を経由して電源端子２０２に向けて定常電流が流れてしまうという問題も発生する。
【００１６】
本発明は、上記事情に鑑み、通常動作時および電源投入時に異なる電源端子間で電流を発生させずに、半導体集積回路内の素子を過電圧パルスから保護することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成する本発明の半導体集積回路は、第１高電位側端子と第１低電位側端子との間に第１の電源が接続されてその第１の電源から電力の供給を受けるとともに、第２高電位側端子と第２低電位側端子との間に第２の電源が接続されてその第２の電源から電力の供給を受けて動作する半導体集積回路であって、
上記第１高電位側端子に入力されてきた過電圧パルスを検出して第１の検出信号を出力する第１検出回路と、上記第１検出回路からの上記第１の検出信号の出力を受けてその第１高電位側端子と上記第１低電位側端子との間を短絡する第１短絡回路と、を有する第１保護回路、
上記第２高電位側端子に入力されてきた過電圧パルスを検出して第２の検出信号を出力する第２検出回路と、上記第２検出回路からの上記第２の検出信号の出力を受けて上記第２高電位側端子と上記第２低電位側端子との間を短絡する第２短絡回路とを有する第２保護回路、および、
上記第１検出回路からの上記第１検出信号および上記第２検出回路からの第２の検出信号のうちの一方の検出信号が出力された場合に第３の検出信号を出力する第３検出回路と、上記第３検出回路からの上記第３の検出信号を受けて第１高電位側端子と第２高電位側端子との間を短絡する第３短絡回路とを有する第３保護回路を備えたことを特徴とする。
【００１８】
本発明の半導体集積回路は、第２高電位側端子を基準電位（例えば０Ｖ）にして第１高電位側端子に過電圧パルスが入力されると、第１検出回路から第１の検出信号が出力され、これにより第３検出回路から第３の検出信号が出力されて第３短絡回路で第１高電位側端子と第２高電位側端子との間が短絡される。また、第１高電位端子を基準電位にして第２高電位側端子に過電圧パルスが入力されると、第２検出回路から第２の検出信号が出力され、これにより第３検出回路から第３の検出信号が出力されて第３短絡回路で第２高電位側端子と第１高電位側端子との間が短絡される。
【００１９】
このように、本発明の半導体集積回路では、第１高電位側端子から第２高電位側端子への過電圧パルスによる電流、もしくは第２高電位側端子から第１高電位側端子への過電圧パルスによる電流は、第３短絡回路を経由して流れるため、他方の高電位側端子に接続されたトランジスタのゲート酸化膜の耐圧を越えてしまうというような恐れはなく、半導体集積回路内の素子を過電圧パルスから保護することができる。また、第１高電位側端子から第２高電位側端子へ、もしくは第２高電位側端子から第１高電位側端子への過電圧パルスの入力が行なわれた場合にのみ、第３短絡回路で第１高電位側端子と第２高電位側端子との間が短絡される。従って、通常動作時および電源投入時に、第１高電位側端子と第２高電位側端子との間で電流が流れることはない。
【００２０】
ここで、上記第３検出回路が、
上記第２高電位側端子にゲートが接続され、ドレインに上記第１の検出信号が供給される第１Ｐチャネル型ＭＯＳトランジスタと、
上記第１高電位側端子にゲートが接続され、ドレインに上記第２の検出信号が供給されるとともに、ソースが上記第１のＰチャネル型ＭＯＳトランジスタのソースに接続されて上記第３の検出信号の出力ノードとなる第２Ｐチャネル型ＭＯＳトランジスタとを有し、
上記第３短絡回路は、ゲートが上記第１Ｐチャネル型ＭＯＳトランジスタのソースおよび上記第２Ｐチャネル型ＭＯＳトランジスタのソースに接続されるとともに、上記第１高電位側端子および上記第２高電位側端子にドレインおよびソースがそれぞれ接続されたＮチャネル型ＭＯＳトランジスタを有するものであることが好ましい。
【００２１】
このようにすると、第１の検出信号が出力された場合には、第１Ｐチャネル型ＭＯＳトランジスタで第３の検出信号を出力してＮチャネル型ＭＯＳトランジスタを短絡することができる。また、第２の検出信号が出力された場合には、第２Ｐチャネル型ＭＯＳトランジスタで第３の検出信号を出力してＮチャネル型ＭＯＳトランジスタを短絡することができる。従って、簡単な構成で第３検出回路を実現することができる。
【発明の効果】
【００２２】
本発明によれば、通常動作時および電源投入時に異なる電源端子間で電流を発生させることなく、半導体集積回路内の素子を過電圧パルスから保護することができる半導体集積回路が提供される。
【図面の簡単な説明】
【００２３】
【図１】従来の、異なる２つの電源からの電力の供給を受けて動作する、３つのＥＳＤ保護回路を備えた半導体集積回路の構成を示す図である。
【図２】特許文献１に提案された半導体集積回路の構成を示す図である。
【図３】本発明の第１実施形態の半導体集積回路の構成を示す図である。
【図４】図３に示す半導体集積回路の詳細な構成を示す図である。
【図５】本発明の第２実施形態の半導体集積回路の構成を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態を説明する。
【００２５】
図３は、本発明の第１実施形態の半導体集積回路の構成を示す図である。
【００２６】
図３に示す半導体集積回路１には、高電位ＶＤＤＡの電圧が印加される電源端子１＿１（本発明にいう第１高電位側端子の一例に相当）と低電位ＶＳＳＡの電圧が印加される接地端子１＿２（本発明にいう第１低電位側端子の一例に相当）が備えられている。これら電源端子１＿１と接地端子１＿２との間には、例えば３．３Ｖの電源（本発明にいう第１の電源の一例に相当）が接続される。
【００２７】
また、半導体集積回路１には、高電位ＶＤＤＢの電圧が印加される電源端子２＿１（本発明にいう第２高電位側端子の一例に相当）と低電位ＶＳＳＢの電圧が印加される接地端子２＿２（本発明にいう第２低電位側端子の一例に相当）が備えられている。これら電源端子２＿１と接地端子２＿２との間には、例えば１．２Ｖの電源（本発明にいう第２の電源の一例に相当）が接続される。
【００２８】
さらに、半導体集積回路１には、電源端子１＿１と接地端子１＿２との間にＥＳＤ保護回路１０が、接地端子１＿２と接地端子２＿２との間にＥＳＤ保護回路２０が、電源端子２＿１と接地端子２＿２との間にＥＳＤ保護回路３０が、電源端子１＿１と電源端子２＿１との間にＥＳＤ保護回路４０が備えられている。ここで、ＥＳＤ保護回路１０，３０が、本発明の第１，第２保護回路の一例に相当する。また、ＥＳＤ保護回路４０が、本発明の第３保護回路の一例に相当する。
【００２９】
また、半導体集積回路１には、電源端子１＿１と接地端子１＿２との間に内部回路としてＰチャネル型ＭＯＳトランジスタ５１とＮチャネル型ＭＯＳトランジスタ５２から構成されたインバータ５０が示されている。また、電源端子２＿１と接地端子２＿２との間に内部回路としてＰチャネル型ＭＯＳトランジスタ６１とＮチャネル型ＭＯＳトランジスタ６２から構成されたインバータ６０が示されている。インバータ５０の出力側は、インバータ６０の入力側に接続されている。
【００３０】
図４は、図３に示す半導体集積回路の詳細な構成を示す図である。
【００３１】
図４には、図３に示す半導体集積回路１に備えられたＥＳＤ保護回路１０，２０，３０，４０の回路構成が示されている。尚、この図４では、図面を簡略化するために保護対象となる内部回路のインバータ５０，６０は図示を省略している。
【００３２】
ＥＳＤ保護回路１０には、カソードが電源端子１＿１に接続されるとともにアノードが接地端子１＿２に接続されたダイオード１１が備えられている。また、ＥＳＤ保護回路１０には、電源端子１＿１と接地端子１＿２との間に直列に接続されたキャパシタ１２および抵抗素子１３と、キャパシタ１２と抵抗素子１３との接続点に入力側が接続されたインバータ１４と、そのインバータ１４の出力側に入力側が接続されたインバータ１５と、そのインバータ１５の出力側にゲートが接続されるとともにドレインが電源端子１＿１に接続されソースが接地端子１＿２に接続されたＮチャネル型ＭＯＳトランジスタ１６とが備えられている。ここで、キャパシタ１２と抵抗素子１３とインバータ１４，１５とから、本発明の第１検出回路の一例が構成されている。また、Ｎチャネル型ＭＯＳトランジスタ１６が、本発明にいう第１短絡回路の一例に相当する。
【００３３】
このＥＳＤ保護回路１０において、ＥＳＤイベントとして、接地端子１＿２を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージが印加されると、キャパシタ１２と抵抗素子１３の接続点の電位が上昇して、インバータ１４の入力側が‘Ｈ’レベルとなり、インバータ１４から‘Ｌ’レベルが出力される。この‘Ｌ’レベルがインバータ１５の入力側に伝達されて、インバータ１５から‘Ｈ’レベルの検出信号ＶＡ（本発明にいう第１の検出信号の一例に相当）が出力される。この‘Ｈ’レベルの検出信号ＶＡは、Ｎチャネル型ＭＯＳトランジスタ１６のゲートに入力される。従って、Ｎチャネル型ＭＯＳトランジスタ１６がオン状態になり、これによりＥＳＤイベントによるサージ電流が接地端子１＿２に向けて流れることにより、電源端子１＿１と接地端子１＿２との間に高電圧が印加されることが防止される。さらに、キャパシタ１２の容量値Ｃと抵抗素子１３の抵抗値Ｒからなる時定数ＣＲにより定まる時間経過後、インバータ１４の入力側が‘Ｌ’レベルとなり、従って検出信号ＶＡが‘Ｈ’レベルから‘Ｌ’レベルに変化して、Ｎチャネル型ＭＯＳトランジスタ１６はオン状態からオフ状態となる。
【００３４】
また、ＥＳＤ保護回路１０において、ＥＳＤイベントとして、電源端子１＿１を基準電位（０Ｖ）にして接地端子１＿２にＥＳＤサージが印加された場合は、このＥＳＤサージによる電荷はダイオード１１を経由して電源端子１＿１に向けて流れることとなる。従って、接地端子１＿２と電源端子１＿１との間に高電圧が印加されることが防止される。
【００３５】
ＥＳＤ保護回路２０には、アノードが接地端子１＿２に接続されるとともにカソードが接地端子２＿２に接続されたダイオード２１と、カソードが接地端子１＿２に接続されるとともにアノードが接地端子２＿２に接続されたダイオード２２が備えられている。ダイオード２１は、接地端子１＿２側からのＥＳＤサージによる電荷を、接地端子２＿２側に流すための保護素子である。また、ダイオード２２は、接地端子２＿２側からのＥＳＤサージによる電荷を、接地端子１＿２側に流すための保護素子である。
【００３６】
ＥＳＤ保護回路３０は、ＥＳＤ保護回路１０と同様の構成となっており、カソードが電源端子２＿１に接続されるとともにアノードが接地端子２＿２に接続されたダイオード３１が備えられている。また、ＥＳＤ保護回路３０には、電源端子２＿１と接地端子２＿２との間に直列に接続されたキャパシタ３２および抵抗素子３３と、キャパシタ３２と抵抗素子３３との接続点に入力側が接続されたインバータ３４と、そのインバータ３４の出力側に入力側が接続されたインバータ３５と、そのインバータ３５の出力側にゲートが接続されるとともにドレインが電源端子２＿１に接続されソースが接地端子２＿２に接続されたＮチャネル型ＭＯＳトランジスタ３６とが備えられている。ここで、キャパシタ３２と抵抗素子３３とインバータ３４，３５とから、本発明の第２検出回路の一例が構成されている。また、Ｎチャネル型ＭＯＳトランジスタ３６が、本発明にいう第２短絡回路の一例に相当する。
【００３７】
このＥＳＤ保護回路３０において、ＥＳＤイベントとして、接地端子２＿２を基準電位（０Ｖ）にして電源端子２＿１に、また、電源端子２＿１を基準電位（０Ｖ）にして接地端子２＿２にＥＳＤサージが印加されると、前述のＥＳＤ保護回路１０と同様のメカニズムにより、電源端子２＿１と接地端子２＿２との間に高電圧が印加されることが防止される。
【００３８】
ＥＳＤ保護回路４０には、ゲートが電源端子２＿１に、ドレインがＥＳＤ保護回路１０のインバータ１５の出力側に接続されたＰチャネル型ＭＯＳトランジスタ４１と、ゲートが電源端子１＿１に、ドレンがＥＳＤ保護回路３０のインバータ３５の出力側に接続されたＰチャネル型ＭＯＳトランジスタ４２と、ドレインが電源端子１＿１に、ソースが電源端子２＿１に、ゲートがＰチャネル型ＭＯＳトランジスタ４１，４２のソースに接続されたＮチャネル型ＭＯＳトランジスタ４３とが備えられている。ここで、Ｐチャネル型ＭＯＳトランジスタ４１，４２が、本発明の第３検出回路の一例を構成している。また、Ｎチャネル型ＭＯＳトランジスタ４３が、本発明にいう第３短絡回路の一例に相当する。
【００３９】
次に、このように構成された半導体集積回路１において、電源端子２＿１を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージが印加された場合の第１のケースと、電源端子１＿１を基準電位（０Ｖ）にして電源端子２＿１にＥＳＤサージが印加された場合の第２のケースとについて説明する。
【００４０】
（第１のケース）電源端子２＿１を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージが印加されると、Ｐチャネル型ＭＯＳトランジスタ４２のゲートが‘Ｈ’レベルになり、Ｐチャネル型ＭＯＳトランジスタ４２はオフ状態となる。
【００４１】
また、ＥＳＤ保護回路１０を構成するキャパシタ１２と抵抗素子１３の接続点の電位が上昇して、前述のとおり、インバータ１５から‘Ｈ’レベルの検出信号ＶＡが出力される。この‘Ｈ’レベルの検出信号ＶＡは、Ｐチャネル型ＭＯＳトランジスタ４１のドレインに印加される。ここで、Ｐチャネル型ＭＯＳトランジスタ４１のゲートは、基準電位（０Ｖ）にある電源端子２＿１に接続されているため、Ｐチャネル型ＭＯＳトランジスタ４１がオン状態になり、Ｎチャネル型ＭＯＳトランジスタ４３のゲートには、‘Ｈ’レベルの検出信号ＶＡが伝達される。即ち、Ｎチャネル型ＭＯＳトランジスタ４３のゲートには、Ｐチャネル型ＭＯＳトランジスタ４１からの‘Ｈ’レベルの検出信号ＶＣ（本発明の第３の検出信号に相当）が伝達され、Ｎチャネル型ＭＯＳトランジスタ４３はオン状態となる。
【００４２】
従って、電源端子１＿１から電源端子２＿１への電流経路が形成されることとなり、電源端子１＿１に印加されたＥＳＤサージによるサージ電流がＮチャネル型ＭＯＳトランジスタ４３を経由して基準電位（０Ｖ）にある電源端子２＿１に向けて流れる。このようにして、半導体集積回路１内の素子が保護される。
【００４３】
（第２のケース）電源端子１＿１を基準電位（０Ｖ）にして電源端子２＿１にＥＳＤサージが印加される。すると、Ｐチャネル型ＭＯＳトランジスタ４１のゲートが‘Ｈ’レベルになり、Ｐチャネル型ＭＯＳトランジスタ４１はオフ状態になる。
【００４４】
また、ＥＳＤ保護回路３０を構成するキャパシタ３２と抵抗素子３３の接続点の電位が上昇して、インバータ３５から‘Ｈ’レベルの検出信号ＶＢが出力される。ここで、Ｐチャネル型ＭＯＳトランジスタ４２のゲートは、基準電位（０Ｖ）にある電源端子１＿１に接続されているため、Ｐチャネル型ＭＯＳトランジスタ４２がオン状態となり、Ｎチャネル型ＭＯＳトランジスタ４３のゲートには、Ｐチャネル型ＭＯＳトランジスタ４２を介して‘Ｈ’レベルの検出信号ＶＣが伝達され、Ｎチャネル型ＭＯＳトランジスタ４３はオン状態となる。
【００４５】
従って、電源端子２＿１から電源端子１＿１への電流経路が形成されることとなり、電源端子２＿１に印加されたＥＳＤサージによるサージ電流がＮチャネル型ＭＯＳトランジスタ４３を経由して基準電位（０Ｖ）にある電源端子１＿１に向けて流れる。このようにして、電源端子１＿１を基準電位（０Ｖ）にして電源端子２＿１にＥＳＤサージが印加された場合も、半導体集積回路１内の素子が保護される。
【００４６】
次に、半導体集積回路１における通常の動作について説明する。通常の動作においては、例えば、電源端子１＿１に３．３Ｖの電圧が印加されるとともに、電源端子２＿１に１．２Ｖの電圧が印加されるというように、電源端子１＿１と電源端子２＿１とに異なる電位の電圧が印加される場合であっても、Ｐチャネル型ＭＯＳトランジスタ４１，４２のゲートには、それぞれ、３．３Ｖ，１．２Ｖが印加され、かつ、検出信号ＶＡ，ＶＢが０Ｖであるため、Ｐチャネル型ＭＯＳトランジスタ４１，４２はオフ状態であり、Ｎチャネル型ＭＯＳトランジスタ４３のゲート電位が上昇することはない。従って、Ｎチャネル型ＭＯＳトランジスタ４３がオンして、電源端子１＿１から電源端子２＿１に向けてあるいは電源端子２＿１から電源端子１＿１に向けて常に一定の電流が流れるというようなことはない。
【００４７】
さらに、半導体集積回路１における電源投入時においても、電源端子１＿１と接地端子１＿２との間に３．３Ｖの電源が接続されるとともに、電源端子２＿１と接地端子２＿２との間に１．２Ｖの電源が接続された状態において、どちらの電源が先に投入されても、ＥＳＤ保護回路１０および３０のキャパシタと抵抗素子の接続点における電位は、電源投入時間よりも小さく設定されたこれら素子による時定数により‘Ｌ’レベルに維持される。従って、Ｎチャネル型ＭＯＳトランジスタ４３のゲート電位が上昇することはなく、電源端子１＿１と電源端子２＿１間で電流が流れることはない。
【００４８】
図５は、本発明の第２実施形態の半導体集積回路の構成を示す図である。
【００４９】
尚、図４に示す半導体集積回路１の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００５０】
図５に示す半導体集積回路２には、図４に示すＥＳＤ保護回路４０がＥＳＤ保護回路７０に置き換えられている。このＥＳＤ保護回路７０には、Ｎチャネル型ＭＯＳトランジスタ４３のゲートと接地端子１＿２との間に配備された抵抗素子７１が備えられている。
【００５１】
この半導体集積回路２では、図４に示す半導体集積回路１と同様に、電源端子２＿１を基準電位（０Ｖ）にして電源端子１＿１にＥＳＤサージが印加された場合や、電源端子１＿１を基準電位（０Ｖ）にして電源端子２＿１にＥＳＤサージが印加された場合に、半導体集積回路２内の素子が保護されるとともに、通常動作時および電源投入時には抵抗素子７１を経由してＮチャネル型ＭＯＳトランジスタ４３のゲートに蓄積されている電荷が接地端子１＿２に逃げるため、通常動作時および電源投入時に、より確実にＮチャネル型ＭＯＳトランジスタ４３をオフ状態に維持させることができる。
【００５２】
尚、ここでは、Ｎチャネル型ＭＯＳトランジスタ４３のゲートと接地端子１＿２との間に抵抗素子７１を配備した例で説明したが、Ｎチャネル型ＭＯＳトランジスタ４３のゲートと接地端子２＿２との間に抵抗素子７１を配備してもよい。
【００５３】
尚、上述した実施形態では、第１高電位側端子に供給される通常の電圧として３．３Ｖの電圧の例と、第２高電位側端子に供給される通常の電圧として１．２Ｖの電圧の例とを説明したが、本発明にいう、第１の電源および第２の電源は、通常電圧として上記電圧を出力するものに限られず、互いに異なる電圧であれば、上記電圧と異なる電圧を出力するものであってもよい。
【符号の説明】
【００５４】
１，２，１００，２００  半導体集積回路
１＿１，２＿１，２０１，２０２  電源端子
１＿２，２＿２  接地端子
１０，２０，３０，４０，７０  ＥＳＤ保護回路
１１，２１，２２，３１  ダイオード
１２，３２  キャパシタ
１３，３３，７１  抵抗素子
１４，１５，３４，３５，５０，６０  インバータ
１６，３６，４３，５２，６２  Ｎチャネル型ＭＯＳトランジスタ
４１，４２，５１，６１  Ｐチャネル型ＭＯＳトランジスタ
２０３  入力端子
２０４  保護回路（ダイオード）
２０５  寄生ＭＯＳＦＥＴ
２０６，２０７  ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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