(57)【要約】【課題】Ａ／Ｄ変換器に割り当てられる少なくとも１つのアナログ入力ポートに複数の検出素子を接続する。【解決手段】本発明の電子回路（１）は、Ａ／Ｄ変換器（２２）、前記Ａ／Ｄ変換器のアナログ入力に割り当てられる第１ポート（２００）及びその他の外部インタフェースに割り当てられる複数の第２ポート（２０１〜２０４）を備える半導体装置（２）を有する。また、前記電子回路は、前記第１ポートに一端が共通接続され、他端がそれぞれ別々の前記第２ポートに接続される検出素子（Ｔｈ１〜Ｔｈ４）を有する。所望の第２ポートの出力動作の選択で、前記第２ポートに接続される検出素子と、前記検出素子に直列接続される電流負荷（１０）とに電流が流れ、前記検出素子と前記電流負荷との間の分圧電圧が前記第１ポートを介してＡ／Ｄ変換器へのアナログ入力として入力される。【選択図】図２
2010130597.tif 000002
【特許請求の範囲】
【請求項１】
中央処理装置、Ａ／Ｄ変換器、前記Ａ／Ｄ変換器のアナログ入力に割り当てられる第１ポート、及び前記Ａ／Ｄ変換器のアナログ入力以外の外部インタフェースに割り当てられる複数の第２ポートを有する半導体装置と、
前記半導体装置の外部から前記第１ポートに結合される電流負荷と、
前記半導体装置の外部から前記第１ポートに一端が共通接続され、他端がそれぞれ別々の前記第２ポートに接続される複数の検出素子と、を有し、
前記Ａ／Ｄ変換器は、前記中央処理装置が選択した第２ポートの出力動作に基づいて前記電流負荷と一つの検出素子に電流が流れることにより前記第１ポートに形成される分圧電圧をアナログ入力とする、電子回路。
【請求項２】
前記第１ポートは、前記検出素子の一端に共通接続される外部端子と前記Ａ／Ｄ変換器との間にアナログ入力スイッチと、前記外部端子と内部バスとの間に出力バッファとを有し、
前記アナログ入力スイッチの入力動作と前記出力バッファの出力動作は、前記中央処理装置によってプログラマブルに選択される請求項１記載の電子回路。
【請求項３】
前記第２ポートは、前記検出素子の他端に接続される外部端子と内部バスとの間に出力バッファを有し、前記出力バッファの出力動作は前記中央処理装置によってプログラマブルに選択される請求項１記載の電子回路。
【請求項４】
前記検出素子は、サーミスタである請求項１記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器を備える半導体装置を搭載する電子回路に関し、特に、Ａ／Ｄ変換器に割り当てられる入力ポートに関する。
【背景技術】
【０００２】
Ａ／Ｄ変換器を内蔵するマイクロコンピュータは、外部とインタフェースする入出力ポートを備えている。その入出力ポートの入出力機能は、中央処理装置によってプログラマブルに制御される。入出力ポートには、入出力可能な汎用ポート、出力専用の出力ポートや入力専用の入力ポート等があり、入力ポートには、例えば、Ａ／Ｄ変換器のアナログ入力に割り当てられるアナログ入力ポートがある。このようなＡ／Ｄ変換器を内蔵するマイクロコンピュータは、例えば、特許文献１に記載されている。
【０００３】
アナログ入力ポートには、センサ等の検出素子、例えば、サーミスタが接続され、具体的には、直列接続される負荷抵抗とサーミスタに電流が流れることによって形成される分圧電圧が入力される。そして、アナログ入力ポートは、入力された分圧電圧をＡ／Ｄ変換器へのアナログ入力としてＡ／Ｄ変換器に入力する。
【０００４】
【特許文献１】特開平１０−６８７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、Ａ／Ｄ変換器を内蔵する半導体装置を搭載する電子回路について、Ａ／Ｄ変換器へのアナログ入力に割り当てられるアナログ入力ポートと複数の検出素子との接続について検討した。それによれば、アナログ入力ポートごとにそれぞれ検出素子を接続する構成とすれば、接続される検出素子の数はアナログ入力ポートの数に制限されてしまう。
【０００６】
本発明の目的は、Ａ／Ｄ変換器に割り当てられる少なくとも１つのアナログ入力ポートに複数の検出素子を接続することができる電子回路を提供することである。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本発明の電子回路は、Ａ／Ｄ変換器、前記Ａ／Ｄ変換器のアナログ入力に割り当てられる第１ポート及びその他の外部インタフェースに割り当てられる複数の第２ポートを備える半導体装置を有する。また、前記電子回路は、前記第１ポートに一端が共通接続され、他端がそれぞれ別々の前記第２ポートに接続される検出素子を有する。所望の第２ポートの出力動作の選択で、前記第２ポートに接続される検出素子と、前記検出素子に直列接続される電流負荷とに電流が流れ、前記検出素子と前記電流負荷との間の分圧電圧が前記第１ポートを介してＡ／Ｄ変換器へのアナログ入力として入力される。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、Ａ／Ｄ変換器に割り当てられる少なくとも１つのアナログ入力ポートに複数の検出素子を接続することができる。
【発明を実施するための最良の形態】
【００１２】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態に係る電子回路（１）は、中央処理装置（２１）、Ａ／Ｄ変換器（２２）、前記Ａ／Ｄ変換器のアナログ入力に割り当てられる第１ポート（２００）、及び前記Ａ／Ｄ変換器のアナログ入力以外の外部インタフェースに割り当てられる複数の第２ポート（２１１〜２１４）を備える半導体装置（２）を有する。また、前記電子回路は、前記半導体装置の外部から前記第１ポートに結合される電流負荷（１０）と、前記半導体装置の外部から前記第１ポートに一端が共通接続され、他端がそれぞれ別々の前記第２ポートに接続される複数の検出素子（Ｔｈ１〜Ｔｈ４）とを有する。前記Ａ／Ｄ変換器は、中央処理装置が選択した第２ポートの出力動作に基づいて前記第２ポートに接続される検出素子と前記検出素子に直列接続される電流負荷とに電流が流れることにより前記第１ポートに形成される分圧電圧をアナログ入力とする。これにより、前記中央処理装置が第２ポートの選択と選択した第２ポートの出力動作をプログラマブルに選択することによって複数の検出素子の中から１つの検出素子を特定できるため、少なくとも１つの前記第１ポートに複数の検出素子を共通に接続することができる。また、１つの電流負荷抵抗を複数の検出素子に共通接続することができるため、部品点数を削減することができる。
【００１３】
第１ポートの具体的な形態として、前記第１ポートは、前記検出素子の一端に共通接続される外部端子（２１０）と前記Ａ／Ｄ変換器との間にアナログ入力スイッチ（２３０）と、前記外部端子と内部バスとの間に出力バッファ（２４０）とを有する。前記アナログ入力スイッチの入力動作と前記出力バッファの出力動作は前記中央処理装置によってプログラマブルに選択される。
【００１４】
第２ポートの具体的な形態として、前記第２ポートは、前記検出素子の他端に接続される外部端子（２１１〜２１４）と内部バスとの間に出力バッファを有する。前記出力バッファの出力動作は、前記中央処理装置によってプログラマブルに選択される。これにより、Ａ／Ｄ変換器のアナログ入力に割り当てられないポートでも、出力動作が可能なポート、例えば、テスト端子を含むポートや汎用ポート等を第２ポートとして使用することができる。
【００１５】
前記検出素子の具体的な形態として、前記検出素子は、サーミスタ（Ｔｈ１〜Ｔｈ４）である。
【００１６】
２．実施の形態の詳細
実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
図１は、Ａ／Ｄ変換器（Ａ／Ｄ）２２を搭載する半導体装置２のブロック図である。前記半導体装置２は、プログラムを実行する中央処理装置（ＣＰＵ）２１を有し、内部バスＢＵＳを介して、前記プログラムが格納されるＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）２３及び前記中央処理装置２１のワーク領域とされるＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）２４が接続される。また、前記中央処理装置２１には、前記内部バスＢＵＳを介して、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器２２及び外部とインタフェースするポート（ＰＯＲＴ）２０が接続される。前記Ａ／Ｄ変換器２２には、外部から供給されるアナログ信号が前記ポート２０を介して前記Ａ／Ｄ変換器２２に入力される。
【００１８】
図２は、４つのサーミスタＴＨ１〜Ｔｈ４が１つのアナログ入力ポート２００に接続される電子回路１の説明図である。前記電子回路１は、電流値を調整する負荷回路１０、温度の違いによって電気抵抗値が変化する４つのサーミスタＴｈ１〜Ｔｈ４及び前記半導体装置２を有する。前記負荷回路１０は、一端が電圧ＶＤＤの電源端子に接続され、他端が前記半導体装置２に接続される。
【００１９】
前記半導体装置２の前記ポート２０は様々なポートを有し、図２には前記Ａ／Ｄ変換器２２へのアナログ入力を行う１つのアナログ入力ポート２００及び４つの汎用ポート２０１〜２０４を代表的に示した。前記アナログ入力ポート２００は、アナログ入力の接続を行う入力端子２１０と、前記入力端子２１０と前記Ａ／Ｄ変換器２２との間に入力されたアナログ信号をＡ／Ｄ変換器２２に入力するためのアナログ入力スイッチ２３０と、前記入力端子２１０と前記内部バスＢＵＳとの間に出力バッファ２４０とを有する。前記入力端子２１０には、前記負荷回路１０が接続され、また、前記４つのサーミスタＴｈ１〜Ｔｈ４のそれぞれの一端が共通に接続される。前記アナログ入力スイッチ２３０の出力機能又は前記出力バッファの出力機能は、前記中央処理装置２１によって選択される。
【００２０】
前記汎用ポート２０１〜２０４は、外部との接続を行う外部端子２１１〜２１４と、前記外部端子２１１〜２１４と前記内部バスＢＵＳとの間に入力バッファ２４１〜２４４と、前記入力バッファ２４１〜２４４とは別に前記外部端子２１１〜２１４と前記内部バスＢＵＳとの間に出力バッファとを有する。前記外部端子２１１〜２１４には、前記サーミスタＴｈ１〜Ｔｈ４の他端がそれぞれ別々に接続される。前記入力バッファの入力機能と前記出力バッファの出力機能は、前記中央処理装置によって選択される。
【００２１】
前記出力バッファは、Ｐチャンネル型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とＮチャンネル型ＭＯＳＦＥＴから構成されるＣＭＯＳ出力回路である。前記ＣＭＯＳ出力回路は、電圧ＶＤＤ’の電源側にＰチャンネル型ＭＯＳＦＥＴのソースが接続され、前記Ｐチャンネル型ＭＯＳＦＥＴのドレインにはＮチャンネル型ＭＯＳＦＥＴのドレインが接続され、前記Ｎチャンネル型ＭＯＳＦＥＴのドレインはグランドＧＮＤとされる。また、前記Ｐチャンネル型ＭＯＳＦＥＴのドレインとＮチャンネル型ＭＯＳＦＥＴのドレインには、前記外部端子２１１〜２１４がそれぞれ接続される。
【００２２】
前記Ｐチャンネル型ＭＯＳＦＥＴの出力は、供給されるローレベル信号によって前記Ｐチャンネル型ＭＯＳＦＥＴのゲートがオンとされ、供給されるローレベル信号によって前記Ｎチャンネル型ＭＯＳＦＥＴのゲートがオフとされる。これによって、前記Ｐチャンネル型ＭＯＳＦＥＴの出力は、前記外部端子に電流を供給することとなる。
【００２３】
また、前記Ｎチャンネル型ＭＯＳＦＥＴの出力は、供給されるハイレベル信号によって前記Ｐチャンネル型ＭＯＳＦＥＴのゲートがオフとされ、供給されるハイレベル信号によって前記Ｎチャンネル型ＭＯＳＦＥＴのゲートがオンとされる。これによって、前記外部端子に接続されるサーミスタの電流を引き込むこととなる。
【００２４】
前記Ｐチャンネル型ＭＯＳＦＥＴ及び前記Ｎチャンネル型ＭＯＳＦＥＴの出力を行わないときは、供給されるハイレベル信号によって前記Ｐチャンネル型ＭＯＳＦＥＴのゲートをオフとし、供給されるローレベル信号によって前記Ｎチャンネル型ＭＯＳＦＥＴのゲートをオフとする。これによって、前記ＣＭＯＳ出力回路はハイインピーダンスとされる。
【００２５】
次に、所望の１つのサーミスタによる温度検出について説明する。前記中央処理装置２１は、前記汎用ポート２０１〜２０４の前記入力バッファ２４１〜２４４をディスイネーブル、出力バッファをイネーブルとして、前記汎用ポート２０１〜２０４の出力機能に切り換える。前記中央処理装置２１は、前記所望のサーミスタに接続されるＣＭＯＳ出力回路のＰチャンネル型ＭＯＳＦＥＴのゲートをオフに制御し、Ｎチャンネル型ＭＯＳＦＥＴのゲートをオンに制御する。また、前記中央処理装置２１は、その他のサーミスタに接続するＣＭＯＳ出力回路のＰチャンネル型ＭＯＳＦＥＴのゲート及び前記Ｎチャンネル型ＭＯＳＦＥＴのゲートを共にオフとし、前記ＣＭＯＳ出力回路をハイインピーダンスにする。これによって、前記電圧ＶＤＤの電源端子と前記Ｎチャンネル型ＭＯＳＦＥＴのソースのグランドＧＮＤとの間で、負荷回路１０と前記所望のサーミスタを介して、電流の流れが形成される。そして、前記中央処理装置２１は、前記アナログ入力ポート２００の前記出力バッファ２４０をディスイネーブル、前記アナログ入力スイッチ２３０をイネーブルに制御して、前記アナログ入力ポートの入力機能に切り換える。これによって、前記所望のサーミスタの分圧電圧は前記Ａ／Ｄ変換器２２に入力される。なお、電圧ＶＤＤの電源端子から直列に接続された負荷抵抗１０を介して前記汎用ポート２０１〜２０４に入力される電流が最大許容電流値を超えないように前記負荷抵抗１０の抵抗値を調整することが必要とされる。
【００２６】
前記汎用ポート２０１〜２０４に対する入力又は出力機能の割当て、出力機能が選択されときの出力データ値、出力動作又は高出力インピーダンス状態の制御は、特に図示はしないが、各ポートに設けられた機能選択レジスタ、データレジスタ、出力イネーブルレジスタの設定によって決まる。夫々のレジスタに対する書き込みは例えば中央処理装置、あるいは中央処理装置の指示に従ってアクセス動作の制御を行う回路モジュールによってプログラマブルに行われる。アナログポートに対する機能選択も同様である。アナログポートは図２に限定されず、少なくともアナログ入力が選択可能にされえたポート、若しくは少なくともＡ／Ｄ変換器のアナログ入力に割当て可能なポートであれば良い。
【００２７】
以上より、複数のサーミスタを用いた温度検出を、１つのアナログ入力ポートと複数の汎用ポートを用いて実現することができる。
【００２８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００２９】
上記説明では４つのサーミスタＴｈ１〜Ｔｈ４について説明したが、本発明の電子回路は、それ以上の数のサーミスタを１つの前記アナログ入力ポート２００に共通に接続しても、所望のサーミスタによる温度検出を行うことができる。
【００３０】
また、上記説明ではサーミスタについて説明したが、本発明の電子回路は、検出対象が温度に限定されず、検出対象の状態に応じて抵抗値が変化する別のセンサを用いた検出処理にも適用することができる。
【００３１】
第２ポートの出力回路はＣＭＯＳ型に限定されず、ｎチャンネルＭＯＳによるオープンドレイン型であってもよい。
【図面の簡単な説明】
【００３２】
【図１】Ａ／Ｄ変換器を搭載する半導体装置のブロック図である。
【図２】４つのサーミスタが１つのアナログ入力ポートに接続される電子回路の説明図である。
【符号の説明】
【００３３】
１  電子回路
２  半導体装置
１０  負荷回路
２０  ポート
２１  中央処理装置
２２  Ａ／Ｄ変換器
２３  ＲＯＭ
２４  ＲＡＭ
２００  アナログ入力ポート
２０１〜２０４  汎用ポート
２１０  入力端子
２１１〜２１４  外部端子
２３０  アナログ入力スイッチ
２４０  出力バッファ
２４１〜２４４  入力バッファ
Ｔｈ１〜Ｔｈ４  サーミスタ
【図１】
2010130597.tif 000003
【図２】
2010130597.tif 000004