(57)【要約】【課題】光によるＴＦＴのオフ電流の増加を抑制する。【解決手段】基板１０ａに設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上にゲート電極１１ａａに重なるように島状に設けられた半導体層１３ａと、半導体層１３ａ上にゲート電極１１ａａにそれぞれ重なるように設けられたソース電極１４ａａ及びドレイン電極１４ｂａとを備えた薄膜トランジスタ５ａが画素Ｇ毎に設けられた薄膜トランジスタ基板２０であって、半導体層１３ａの周端は、ゲート電極１１ａａの周端よりも平面視で内側に位置している。【選択図】図２
2010283011.tif 000002
【特許請求の範囲】
【請求項１】
基板に設けられたゲート電極と、
上記ゲート電極を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に上記ゲート電極に重なるように島状に設けられた半導体層と、
上記半導体層上に上記ゲート電極にそれぞれ重なるように設けられたソース電極及びドレイン電極とを備えた薄膜トランジスタが画素毎に設けられた薄膜トランジスタ基板であって、
上記半導体層の周端は、上記ゲート電極の周端よりも平面視で内側に位置していることを特徴とする薄膜トランジスタ基板。
【請求項２】
請求項１に記載された薄膜トランジスタ基板において、
互いに平行に延びるように設けられた複数のゲート線を有し、
上記各ゲート線は、上記各画素毎に互いに線幅が異なる幅狭部及び幅広部を有し、
上記ゲート電極は、上記幅広部であることを特徴とする薄膜トランジスタ基板。
【請求項３】
請求項１又は２に記載された薄膜トランジスタ基板において、
上記ドレイン電極は、平面視で上記半導体層の中央部に設けられていると共に、
上記ソース電極は、上記ドレイン電極の周囲に設けられていることを特徴とする薄膜トランジスタ基板。
【請求項４】
請求項１乃至３の何れか１つに記載された薄膜トランジスタ基板において、
上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線を有し、
上記各ソース線は、上記各画素毎に側方に突出した突出部を有し、
上記ソース電極は、上記突出部を含んでいることを特徴とする薄膜トランジスタ基板。
【請求項５】
請求項３に記載された薄膜トランジスタ基板において、
上記ソース電極は、上記ドレイン電極を囲むようにリング状に設けられていることを特徴とする薄膜トランジスタ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板に関し、特に、液晶表示パネルを構成する薄膜トランジスタ基板に関するものである。
【背景技術】
【０００２】
液晶表示パネルは、例えば、スイッチング素子として、薄膜トランジスタ（以下、「ＴＦＴ」と称する）などが設けられたＴＦＴ基板と、ＴＦＴ基板に対向して配置され、カラーフィルター（以下、「ＣＦ」と称する）などが設けられたＣＦ基板と、ＴＦＴ基板及びＣＦ基板の間に設けられた液晶層とを備え、液晶層の配向状態をその印加電圧に応じて変えることにより、外部に設けられたバックライトから入射する光の透過率を調整して、画像を表示するように構成されている。
【０００３】
ＴＦＴを構成する半導体層では、例えば、バックライトからの光が入射すると、光励起により、オフ状態でリーク電流が発生するので、ＴＦＴのオフ電流が増加してしまう。そうなると、液晶表示パネルの表示品位が低下してしまうので、ＴＦＴ基板では、ＴＦＴの半導体層を十分に遮光する必要がある。
【０００４】
例えば、特許文献１には、ＴＦＴのチャネル層の上層に層間絶縁膜を介して遮光用金属層が設けられたアクティブマトリクス基板が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１８６４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１０は、従来のＴＦＴ１０５の平面図であり、図１１は、図１０中のXI−XI線に沿ったＴＦＴ１０５の断面図である。
【０００７】
ＴＦＴ１０５は、図１０及び図１１に示すように、ガラス基板１１０上に設けられたゲート線の一部であるゲート電極１１１と、ゲート電極１１１を覆うように設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２を介してゲート電極１１１を覆うように島状に設けられた半導体層１１３と、半導体層１１３上に設けられ、ゲート電極に重なると共に互いに対峙するように配置されたソース電極１１４ａ及びドレイン電極１１４ｂとを備えている。
【０００８】
このＴＦＴ１０５では、図１１に示すように、例えば、特許文献１に開示されたアクティブマトリクス基板と同様に、半導体層１１３の端部がゲート電極１１１から露出しているので、バックライトからの光Ｐがゲート電極１１１の周囲から半導体層１１３に入射することにより、半導体層１１３で光電流が発生し、ＴＦＴ１０５のオフ電流が増加するおそれがある。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、光によるＴＦＴのオフ電流の増加を抑制することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、半導体層の周端がゲート電極の周端よりも平面視で内側に位置するようにしたものである。
【００１１】
具体的に本発明に係る薄膜トランジスタ基板は、基板に設けられたゲート電極と、上記ゲート電極を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に上記ゲート電極に重なるように島状に設けられた半導体層と、上記半導体層上に上記ゲート電極にそれぞれ重なるように設けられたソース電極及びドレイン電極とを備えた薄膜トランジスタが画素毎に設けられた薄膜トランジスタ基板であって、上記半導体層の周端は、上記ゲート電極の周端よりも平面視で内側に位置していることを特徴とする。
【００１２】
上記の構成によれば、半導体層の周端がゲート電極の周端よりも平面視で内側に位置しているので、半導体層がゲート電極から露出していない。これにより、例えば、基板の下方に設けられたバックライトからの光が半導体層に入射することが抑制され、半導体層における光電流の発生が抑制されるので、光によるＴＦＴのオフ電流の増加が抑制される。
【００１３】
互いに平行に延びるように設けられた複数のゲート線を有し、上記各ゲート線は、上記各画素毎に互いに線幅が異なる幅狭部及び幅広部を有し、上記ゲート電極は、上記幅広部であってもよい。
【００１４】
上記の構成によれば、ゲート電極がゲート線の幅広部であるので、薄膜トランジスタが平面視でゲート線の幅広部の内側に形成されることになる。そして、ゲート線の薄膜トランジスタを構成する部分以外が幅狭部になるので、ゲート線を全体に幅広に形成する場合よりも画素の開口率を向上させることが可能になる。
【００１５】
上記ドレイン電極は、平面視で上記半導体層の中央部に設けられていると共に、上記ソース電極は、上記ドレイン電極の周囲に設けられていてもよい。
【００１６】
上記の構成によれば、ドレイン電極が半導体層の中央部に設けられていると共に、ソース電極がドレイン電極の周囲に設けられているので、ソース電極がドレイン電極の周囲に配置された薄膜トランジスタが具体的に構成される。
【００１７】
上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線を有し、上記各ソース線は、上記各画素毎に側方に突出した突出部を有し、上記ソース電極は、上記突出部を含んでいてもよい。
【００１８】
上記の構成によれば、ソース電極がソース線の突出部を含んでいるので、ソース電極として機能する部分が増え、半導体層のチャネル幅が大きく設計される。
【００１９】
上記ソース電極は、上記ドレイン電極を囲むようにリング状に設けられていてもよい。
【００２０】
上記の構成によれば、ドレイン電極が平面視で半導体層の中央部に設けられていると共に、ソース電極がドレイン電極を囲むようにリング状に設けられているので、半導体層のチャネル幅が半導体層におけるソース電極及びドレイン電極の中間位置に沿って枠状に規定される。これにより、半導体層のチャネル幅が大きく設計されるので、ドレイン電流の大きな薄膜トランジスタが具体的に構成される。
【発明の効果】
【００２１】
本発明によれば、半導体層の周端がゲート電極の周端よりも平面視で内側に位置しているので、光によるＴＦＴのオフ電流の増加を抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】実施形態１に係るＴＦＴ基板２０の平面図である。
【図２】図１中のII−II線に沿ったＴＦＴ基板２０及びそれを備えた液晶表示パネル５０の断面図である。
【図３】ＴＦＴ基板２０を構成するＴＦＴ５ａに対する光の入射を模式的に示した断面図である。
【図４】ＴＦＴ５ａの変形例であるＴＦＴ５ｂの平面図である。
【図５】ＴＦＴ５ａの変形例であるＴＦＴ５ｃの平面図である。
【図６】実施形態２に係るＴＦＴ基板を構成するＴＦＴ５ｄの平面図である。
【図７】ＴＦＴ５ｄの変形例であるＴＦＴ５ｅの平面図である。
【図８】ＴＦＴ５ｄの変形例であるＴＦＴ５ｆの平面図である。
【図９】実施形態３に係るＴＦＴ基板を構成するＴＦＴ５ｇの平面図である。
【図１０】従来のＴＦＴ１０５の平面図である。
【図１１】図１０中のXI−XI線に沿ったＴＦＴ１０５の断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００２４】
《発明の実施形態１》
図１〜図５は、本発明に係る薄膜トランジスタ基板の実施形態１を示している。
【００２５】
具体的に、図１は、本実施形態のＴＦＴ基板２０の平面図であり、図２は、図１中のII−II線に沿ったＴＦＴ基板２０及びそれを備えた液晶表示パネル５０の断面図である。
【００２６】
液晶表示パネル５０は、図２に示すように、互いに対向して配置されたＴＦＴ基板２０及びＣＦ基板３０と、ＴＦＴ基板２０及びＣＦ基板３０の間に設けられた液晶層４０と、ＴＦＴ基板２０及びＣＦ基板３０を互いに接着すると共にＴＦＴ基板２０及びＣＦ基板３０の間に液晶層４０を封入するためのシール材（不図示）とを備えている。
【００２７】
ＴＦＴ基板２０は、図１及び図２に示すように、ガラス基板などの絶縁基板１０ａと、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数のゲート線１１ａａと、各ゲート線１１ａａの間に互いに平行に延びるように設けられた複数の容量線１１ｂと、各ゲート線１１ａａ及び各容量線１１ｂと直交する方向に互いに平行に延びるように設けられた複数のソース線１４ａａと、各ゲート線１１ａａ及び各ソース線１４ａａの交差部毎、すなわち、各画素Ｇ毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた層間絶縁膜１５と、層間絶縁膜１５上にマトリクス状に設けられた複数の画素電極１６と、各画素電極１６を覆うように設けられた配向膜（不図示）とを備えている。
【００２８】
ゲート線１１ａａは、各画素Ｇ毎に互いに線幅が異なる幅狭部Ｂａ（例えば、幅１６μｍ）及び幅広部Ｂｂ（例えば、幅２１μｍ）を有している。なお、各画素Ｇのサイズは、例えば、縦４５０μｍ×横１５０μｍである。
【００２９】
ＴＦＴ５ａは、図１及び図２に示すように、各ゲート線１１ａａの幅広部（Ｂｂ）であるゲート電極Ｂｂと、ゲート電極Ｂｂを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上にゲート電極Ｂｂに重なるように島状に設けられた半導体層１３ａと、半導体層１３ａ上にゲート電極Ｂｂにそれぞれ重なるように設けられたソース電極（１４ａａ）及びドレイン電極１４ｂａとを備えている。ここで、半導体層１３ａは、上面にチャネル領域（不図示）が規定された下層の真性アモルファスシリコン層（不図示）と、その上層に設けられたｎ＋アモルファスシリコン層（不図示）とを備え、図１に示すように、その周端がゲート電極Ｂｂの周端よりも平面視で内側に位置している。これにより、半導体層１３ａがゲート電極Ｂｂから露出しなくなるので、図３に示すように、基板の下方に設けられたバックライトからの光Ｐが半導体層１３ａに入射することを抑制することができ、半導体層１３ａにおける光電流の発生を抑制することができる。なお、図３は、ＴＦＴ５ａに対する光の入射を模式的に示した断面図である。また、ドレイン電極１４ｂａは、図１及び図２に示すように、平面視で半導体層１３ａの中央部に正方形状に設けられ、層間絶縁膜１５に形成されたコンタクトホール（不図示）を介して画素電極１６に接続されている。さらに、ソース電極（１４ａａ）は、図１及び図２に示すように、各ソース線１４ａａの一部と、各ソース線１４ａａの各画素Ｇ毎に側方に突出した突出部Ｊとにより構成され、ドレイン電極１４ｂａを囲むようにリング状に設けられている。そして、ＴＦＴ５ａでは、図１に示すように、チャネル幅Ｗが半導体層１３ａにおけるソース電極（１４ａａ）及びドレイン電極１４ｂａの中間位置に沿って枠状に規定され、チャネル長Ｌが半導体層１３ａにおけるソース電極（１４ａａ）及びドレイン電極１４ｂａの間隔により規定されている。
【００３０】
ＣＦ基板３０は、図２に示すように、ガラス基板などの絶縁基板１０ｂと、絶縁基板１０ｂ上に枠状に且つその枠内に格子状に設けられたブラックマトリクス２１ａと、ブラックマトリクス２１ａの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などからなるカラーフィルター層２１ｂと、ブラックマトリクス２１ａ及びカラーフィルター層２１ｂを覆うように設けられた共通電極２２と、共通電極２２を覆うように設けられた配向膜（不図示）とを備えている。
【００３１】
液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
【００３２】
上記構成の液晶表示パネル５０は、ＴＦＴ基板２０上の各画素電極１６と対向基板３０上の共通電極２２との間に配置する液晶層４０に各画素Ｇ毎に所定の電圧を印加して、液晶層４０の配向状態を変えることにより、各画素Ｇ毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。
【００３３】
次に、本実施形態の液晶表示パネル５０を製造する方法について説明する。ここで、本実施形態の製造方法は、ＴＦＴ基板作製工程、ＣＦ基板作製工程及び液晶注入工程を備える。
【００３４】
＜ＴＦＴ基板作製工程＞
まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３５０Å程度）、アルミニウム膜（厚さ３６００Å程度）及びチタン膜（厚さ１０００Å程度）などを順に成膜し、その後、フォトリソグラフィを用いてパターニングして、ゲート電極Ｂｂを有するゲート線１１ａａ、及び容量線１１ｂを形成する。
【００３５】
続いて、ゲート線１１ａａ及び容量線１１ｂが形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば、窒化シリコン膜（厚さ４１００Å程度）などを成膜して、ゲート絶縁膜１２を形成する。
【００３６】
さらに、ゲート絶縁膜１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜（厚さ２０５０Å程度）、及びリンがドープされたｎ＋アモルファスシリコン膜（厚さ５５０Å程度）を連続して成膜し、その後、フォトリソグラフィを用いてゲート電極Ｂｂ上に島状にパターニングして、半導体層１３ａを形成する。
【００３７】
そして、半導体層１３ａが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３５０Å程度）及びアルミニウム膜（厚さ３６００Å程度）などを順に成膜し、その後、フォトリソグラフィを用いてパターニングして、ソース電極を有するソース線１４ａａ、及びドレイン電極１４ｂａを形成する。
【００３８】
続いて、ソース電極（１４ａａ）及びドレイン電極１４ｂａをマスクとして半導体層１３ａのｎ＋アモルファスシリコン層をエッチングすることにより、チャネル部をパターニングして、ＴＦＴ５ａを形成する。
【００３９】
さらに、ＴＦＴ５ａが形成された基板全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜などの無機絶縁膜（厚さ２６５０Å程度）を成膜した後に、スピンコート法により、例えば、アクリル系の感光性樹脂などを厚さ３．６μｍ程度に塗布する。その後、塗布された感光性樹脂をフォトマスクを介して露光及び現像することにより、ドレイン電極１４ｂａ上にコンタクトホールを有する有機絶縁膜を形成した後に、その有機絶縁膜から露出する無機絶縁膜をエッチングしてコンタクトホールを形成することにより、層間絶縁膜１５を形成する。
【００４０】
そして、層間絶縁膜１５上の基板全体に、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜（厚さ１３００Å程度）を成膜し、その後、フォトリソグラフィを用いてパターニングして、画素電極１６を形成する。
【００４１】
最後に、画素電極１６が形成された基板全体に、印刷法によりポリイミド樹脂を塗布し、その後、ラビング処理を行って、配向膜を厚さ１０００Å程度に形成する。
【００４２】
以上のようにして、ＴＦＴ基板２０を作製することができる。
【００４３】
＜ＣＦ基板作製工程＞
まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法により、例えば、カーボンなどの微粒子が分散されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ブラックマトリクス２１ａを厚さ２．０μｍ程度に形成する。
【００４４】
続いて、ブラックマトリクス２１ａが形成された基板上に、例えば、赤、緑又は青に着色されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することによりパターニングして、選択した色の着色層（例えば、赤色層）を厚さ２．０μｍ程度に形成する。さらに、他の２色についても同様な工程を繰り返して、他の２色の着色層（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成して、カラーフィルター層２１ｂを形成する。
【００４５】
さらに、カラーフィルター層２１ｂが形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ１０００Å程度）を成膜して、共通電極２２を形成する。
【００４６】
その後、共通電極２２が形成された基板全体に、印刷法によりポリイミド系樹脂を塗布し、その後、ラビング処理を行って、配向膜を厚さ１０００Å程度に形成する。
【００４７】
以上のようにして、ＣＦ基板３０を作製することができる。
【００４８】
＜液晶注入工程＞
まず、例えば、上記ＣＦ基板作製工程で作製されたＣＦ基板３０に、熱硬化性樹脂からなるシール材を液晶注入口を有する枠状パターンにスクリーン印刷法により形成すると共に、上記ＴＦＴ基板作製工程で作製されたＴＦＴ基板２０に、樹脂製の球状のスペーサーを散布する。
【００４９】
続いて、ＴＦＴ基板２０及び対向基板３０を貼り合わせた後に、基板間のシール材を硬化させることにより、空セルを形成する。
【００５０】
さらに、上記空セルのＴＦＴ基板２０及び対向基板３０の基板間に、ディップ法により液晶材料を注入して、液晶層４０を形成した後に、液晶注入口を封止する。
【００５１】
以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
【００５２】
以上説明したように、本実施形態のＴＦＴ基板２０によれば、半導体層１３ａの周端がゲート電極Ｂｂの周端よりも平面視で内側に位置しているので、半導体層１３ａがゲート電極Ｂｂから露出していない。これにより、ＴＦＴ基板２０の下方に設けられたバックライトからの光Ｐが半導体層１３ａに入射することを抑制することができ、半導体層１３ａにおける光電流の発生を抑制することができるので、光によるＴＦＴのオフ電流の増加を抑制することができる。
【００５３】
また、本実施形態のＴＦＴ基板２０によれば、ゲート電極Ｂｂがゲート線１４ａａの幅広部であるので、ＴＦＴ５ａが平面視でゲート線１４ａａの幅広部の内側に形成されることになる。そして、ゲート線１４ａａのＴＦＴ５ａを構成する部分以外が幅狭部Ｂａになるので、ゲート線１１ａｃを全体に幅広に形成する場合（図５参照）よりも画素Ｇの開口率を向上させることができる。ここで、図５は、ＴＦＴ基板２０を構成するＴＦＴ５ａの変形例であるＴＦＴ５ｃの平面である。なお、ＴＦＴ５ｃは、ＴＦＴ基板作製工程において、ゲート線１１ａａなどを形成する際のパターン形状を変更することなどにより、形成することができる。
【００５４】
また、本実施形態のＴＦＴ基板２０によれば、ソース電極（１４ａａ）が、ソース線１４ａａの突出部Ｊを含み、ドレイン電極１４ｂａを囲むようにリング状に設けられているので、ソース電極として機能する部分が増え、半導体層１３ａのチャネル幅Ｗを大きく設計することができ、ＴＦＴ５ａのドレイン電流を大きくすることができる。
【００５５】
また、本実施形態では、ゲート線１４ａａを片側の側方に突出させることにより、幅広部（Ｂｂ）を形成する構成を例示したが、図４に示すように、ゲート線１４ａａを両側の側方に突出させることにより、幅広部（Ｂｂ）を形成してもよい。ここで、図４は、ＴＦＴ基板２０を構成するＴＦＴ５ａの変形例であるＴＦＴ５ｂの平面である。なお、ＴＦＴ５ｂは、ＴＦＴ基板作製工程において、ゲート線１１ａａなどを形成する際のパターン形状を変更することなどにより、形成することができる。
【００５６】
《発明の実施形態２》
図６〜図８は、本発明に係る薄膜トランジスタ基板の実施形態２を示している。具体的に図６は、本実施形態のＴＦＴ基板を構成するＴＦＴ５ｄの平面図であり、図７は、ＴＦＴ５ｄの変形例であるＴＦＴ５ｅの平面図であり、図８は、ＴＦＴ５ｄの変形例であるＴＦＴ５ｆの平面図である。なお、以下の各実施形態において、図１〜図５と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００５７】
上記実施形態１では、ソース線１４ａａがコ字状（Ｕ字状）の突出部Ｊを有していたが、本実施形態では、ソース線１４ａｂ〜ａｄが他の形状の突出部を有している。
【００５８】
ＴＦＴ５ｄでは、図６に示すように、ソース線１４ａｂが各画素毎に一対のＬ字状の突出部Ｊを有している。
【００５９】
ＴＦＴ５ｅでは、図７に示すように、ソース線１４ａｃが各画素毎に一対の線状の突出部Ｊを有している。
【００６０】
ＴＦＴ５ｆでは、図８に示すように、ソース線１４ａｄが各画素毎に１つのＬ字状の突出部Ｊを有している。
【００６１】
ここで、ＴＦＴ５ｄ〜５ｆは、上記実施形態１のＴＦＴ基板作製工程において、ゲート線１１ａａなどを形成する際のパターン形状を変更すると共に、ソース線１４ａａなどを形成する際のパターン形状を変更することなどにより、形成することができる。
【００６２】
本実施形態のＴＦＴ基板によれば、上記実施形態１と同様に、半導体層１３ａの周端がゲート電極Ｂｂの周端よりも平面視で内側に位置しているので、光によるＴＦＴのオフ電流の増加を抑制することができる。
【００６３】
《発明の実施形態３》
図９は、本実施形態のＴＦＴ基板を構成するＴＦＴ５ｇの平面図である。
【００６４】
上記実施形態１及び２では、ＴＦＴ５ａ〜５ｆがゲート線１４ａａ〜１４ａｆの幅広部に形成されていたが、本実施形態では、幅狭のゲート線１１ａｄ上にＴＦＴ５ｇが形成されている。
【００６５】
ＴＦＴ５ｇでは、図９に示すように、ゲート電極が、幅狭（例えば、幅１６μｍ）のゲート線１１ａｄの一部であり、半導体層１３ｂが、縦長の長方形状に設けられ、ソース電極が、ソース線１４ａｅの一部と、そのＬ字状の突出部Ｊとにより構成され、ドレイン電極１４ｂｂが、縦長の長方形状に設けられている。なお、ＴＦＴ５ｇは、上記実施形態１のＴＦＴ基板作製工程において、ゲート線１１ａａなどを形成する際のパターン形状を変更すると共に、ソース線１４ａａなどを形成する際のパターン形状を変更することなどにより、形成することができる。
【００６６】
本実施形態のＴＦＴ基板によれば、上記実施形態１と同様に、半導体層１３ｂの周端がゲート電極の周端よりも平面視で内側に位置しているので、光によるＴＦＴのオフ電流の増加を抑制することができる。
【００６７】
上記各実施形態では、ドレイン電極の周囲にソース電極を配置させる構成を例示したが、本発明は、ソース電極の周囲にドレイン電極を配置させる構成にも適用することができる。
【産業上の利用可能性】
【００６８】
以上説明したように、本発明は、光によるＴＦＴのオフ電流の増加を抑制することができるので、液晶表示パネルを構成するＴＦＴ基板について有用である。
【符号の説明】
【００６９】
Ｂａ          幅狭部
Ｂｂ          幅広部，ゲート電極
Ｇ            画素
Ｊ            突出部
５ａ〜５ｇ    ＴＦＴ
１０ａ        ガラス基板
１１ａａ〜１１ａｄ      ゲート線
１２          ゲート絶縁膜
１３ａ，１３ｂ          半導体層
１４ａａ〜１４ａｅ      ソース電極，ソース線
１４ｂａ，１４ｂｂ      ドレイン電極
２０          ＴＦＴ基板
【図１】
2010283011.tif 000003
【図２】
2010283011.tif 000004
【図３】
2010283011.tif 000005
【図４】
2010283011.tif 000006
【図５】
2010283011.tif 000007
【図６】
2010283011.tif 000008
【図７】
2010283011.tif 000009
【図８】
2010283011.tif 000010
【図９】
2010283011.tif 000011
【図１０】
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【図１１】
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