(57)【要約】【課題】高速サンプリング装置を用いた目標検出装置および方法を提供する。【解決手段】目標検出の装置および方法であって、警備および監視の用途における目標検出の精度および速度を、論理回路を用いて向上させる装置および方法である。論理素子として、市販のフィールドプログラマブル・ゲート・アレイを用いることが可能である。一実施形態では、フィールドプログラマブル・ゲート・アレイのマルチギガビット・トランスファー（ＭＧＴ）ポートが、外部クロックにロックされる。ＭＧＴポートを外部クロックに結合すると、装置をオーバーサンプリング・モードで使用しなくても、受信信号をサンプリングするレートを高めることができる。これにより、フィールドプログラマブル・ゲート・アレイが、実際の転送レートの少なくとも８倍の速度でサンプリングすることが可能になり、これによって、目標検出の速度および精度が向上する。【選択図】図１
2010091560.tif 000002
【特許請求の範囲】
【請求項１】
目標の位置を検出する高速直列サンプラ装置であって、
ａ）信号を送信する送信機と、
ｂ）少なくとも１つの目標から反射された受信エコーを検出する受信機を有するプログラマブル論理回路と、を備え、前記プログラマブル論理回路が、外部クロックに基づいて前記受信エコーをサンプリングして、サンプリングされた受信エコーを生成し、前記サンプリングされた受信エコーの遷移が目標の位置を示す、装置。
【請求項２】
前記プログラマブル論理回路が、フィールドプログラマブル・ゲート・アレイを備える、請求項１に記載の装置。
【請求項３】
前記フィールドプログラマブル・ゲート・アレイが、さらに、前記外部クロックにロックされたマルチギガビット・トランスファー・ポートを備える、請求項２に記載の装置。
【請求項４】
前記信号が、無線周波数信号である、請求項１に記載の装置。
【請求項５】
前記信号が、光信号である、請求項１に記載の装置。
【請求項６】
前記プログラマブル論理回路が、前記サンプリングされたエコーの前記遷移に基づいて、前記送信機から前記目標までの距離を算出する、請求項１に記載の装置。
【請求項７】
前記プログラマブル論理回路が、前記受信エコーのパルス幅を用いて、前記受信エコーの強度および雑音を算出する、請求項１に記載の装置。
【請求項８】
前記プログラマブル論理回路が、前記受信エコーの開始パルスを用いて、前記送信機から前記目標までの距離を算出する、請求項１に記載の装置。
【請求項９】
前記受信エコーの分解能が、０．１６ｎｓ以下である、請求項１に記載の装置。
【請求項１０】
監視時に目標の位置を検出する装置であって、
ａ）目標の位置に関する情報を要求する信号をブロードキャストする送信機と、
ｂ）
ｉ）前記目標から反射されたエコー信号を検出する受信機と、
ｉｉ）外部クロックに基づくレートで前記エコー信号をオーバーサンプリングするサンプラと、を有するプログラマブル論理回路と、
ｃ）オーバーサンプリングされた信号を前記サンプラから受け取り、前記オーバーサンプリングされた信号を復号し、目標が検出されない場合はロー信号を出力し、前記目標が検出された場合はハイ信号を出力する復号器と、を備える装置。
【請求項１１】
前記プログラマブル論理回路が、フィールドプログラマブル・ゲート・アレイを備える、請求項１０に記載の装置。
【請求項１２】
前記フィールドプログラマブル・ゲート・アレイが、さらに、前記外部クロックにロックされたマルチギガビット・トランスファー・ポートを備える、請求項１１に記載の装置。
【請求項１３】
前記復号器からの出力の、前記ロー信号から前記ハイ信号への遷移によって、前記送信機から前記目標までの距離が算出される、請求項１０に記載の装置。
【請求項１４】
エコー信号の分解能が、０．１６ｎｓ以下である、請求項１０に記載の装置。
【請求項１５】
目標を検出する方法であって、
ａ）前記目標に向けて信号を送信するステップと、
ｂ）前記目標から反射された受信信号を検出するステップと、
ｃ）外部クロックに基づいて、フィールドプログラマブル・ゲート・アレイを用いて前記受信信号をサンプリングするステップと、
ｄ）前記サンプリングされた受信信号の遷移を特定して目標を検出するステップと、を含む方法。
【請求項１６】
前記受信信号が、フィールドプログラマブル・ゲート・アレイによって検出される、請求項１５に記載の方法。
【請求項１７】
前記フィールドプログラマブル・ゲート・アレイのマルチギガビット・トランスファー・ポートを前記外部クロックに結合するステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記フィールドプログラマブル・ゲート・アレイを通常モードで動作させるために用いられる、ハードウェアの少なくとも一部分をバイパスするステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記サンプリングされた受信信号の開始パルスに基づいて、前記送信機から前記目標までの距離を算出するステップをさらに含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、目標検出の装置、システム、および方法に関する。特に、本発明は、警備および監視の用途における目標検出の精度および速度を、プログラマブル論理回路を用いて向上させることに関する。
【背景技術】
【０００２】
目標検出の方法および装置としては、送信信号が、はね返った反射（エコー）信号を解析するものが一般に知られている。このような装置は、典型的には、一連のアナログ信号パルス（無線周波数の電磁信号パルスまたは光信号パルスなど）を、所定のパルス幅または信号時間長で送信する。そして、受信機が、目標から反射された（はね返った）戻りエコー信号を検出する。受信されたアナログ信号は、典型的には、アナログ回路によってデジタル信号に変換され、その後、外部でデジタイズされる。この新たなデジタル信号が解析されて、検出された目標の、雑音、距離、位置などの様々な特性が算出される。このような装置は、目標検出を秘密裏に遂行しなければならない軍事監視あるいはその他の警備用途において、特に有用になりうる。
【０００３】
送信機から目標までの距離が必要な場合は、まず、目標である可能性のあるものに向けて、一連のアナログ信号パルス（レーザ信号など）が送信される。目標が存在した場合は、その目標が、それら一連のアナログ信号パルスを反射する。反射されたアナログ信号パルスは、サンプリング機能を実行するアナログ論理回路によって、論理信号のストリームに変換される。これらの論理信号がサンプリングされてデジタル信号に変換されれば、エコー信号が反射されて受信機に戻るまでに要した時間を算出することにより、検出された目標の距離を測定することが可能になる。この時間は、パルス伝播時間とも呼ばれている。レーザ計測器を用いた場合、検出された反射放射線の強度は、受信機によって、連続的に電圧に変換される。この受信電圧の時間曲線は、後方散乱曲線とも呼ばれる受信アナログ信号を表す。
【０００４】
後方散乱曲線が、各種しきい値より上にあるか下にあるかは、１つ以上の比較器を含んでよい、しきい値回路を用いて決定される。後方散乱曲線が上にあるという結果を論理「１」として評価し、下にあるという結果を論理「０」として評価することが可能である。したがって、送信された放射線パルスを反射した目標に対応する信号パルスが原因で、受信アナログ信号が一時的にしきい値より上になった場合、しきい値回路は、「１」の論理パルスを発生させる。この種の多数のアナログ信号パルスが、結果として、それぞれに対応する多数のデジタル論理パルスをもたらす。
【０００５】
通常は、測定開始時刻を規定する開始パルスが、（たとえば、その論理信号パルスの立ち上がりエッジに基づく）伝搬時間測定の基準時点として動作する。このプロセスにおいて、その論理信号パルスの立ち上がりエッジは、受信アナログ信号が、しきい値をまたいだ時点であって、「イベント」（すなわち、目標検出）と呼ばれている。そして、（アナログ）信号パルスの起点となった目標からの距離を、光の速度と、論理開始パルスおよび論理信号パルスの立ち上がりエッジ間の時間差とを用いて計算することが可能である。
【０００６】
典型的には、論理信号パルスの立ち下がりエッジも、パルス幅の情報を得るためのイベントとして、測定される。したがって、論理回路内でのサンプラの時間測定の実行速度は、決定的に重要である。多くの場合、目標検出装置には、フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）が使用される。ＦＰＧＡメーカの１つが、カリフォルニア州サンノゼのザイリンクス社（Xilinx Inc.(SanJose, CA）)であり、同社は、Xilinx（登録商標）  Virtex-4型ＦＰＧＡを製造している。図４は、Virtex-4  ＦＰＧＡの受信機ドメインの先行技術の模式図である。図５は、Virtex-4  ＦＰＧＡデジタル受信機の動作の、先行技術の例である。
【０００７】
測定感度、測定精度、および測定速度に対する要求が高まっている。装置および方法の改良が望まれている一方で、量産機の製造コストを、許容できる程度に抑えることも求められている。したがって、目標検出の精度および速度を向上させ、かつ、製造コストを最適化する装置および方法が必要とされている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、目標検出の精度および速度を向上させる監視装置および方法を提供する。好ましくは、本技術は、既存の低コスト論理回路を用いて、目標から反射された信号のサンプリング速度を高める。
【課題を解決するための手段】
【０００９】
本発明は、目標の位置を検出する高速直列サンプラ装置を提供する。本装置は、無線周波数信号または光信号などの信号を送信する送信機を備える。本装置は、さらに、少なくとも１つの目標から反射された受信エコーを検出する受信機を有するプログラマブル論理回路を備える。このプログラマブル論理回路は、外部クロックに基づいて受信信号をサンプリングして、サンプリングされたエコーを作成する。このサンプリングされた受信信号の遷移が、目標の位置を示す。
【００１０】
一実施形態では、プログラマブル論理回路は、Virtex-4型のようなフィールドプログラマブル・ゲート・アレイを備える。本発明によれば、フィールドプログラマブル・ゲート・アレイの、マルチギガビット・トランスファー・ポート（Multigigabit Transfer Port）（ＭＧＴポート（MGT port））とも呼ばれているロケット入出力（Rocket Input or Output）ポート（ロケットＩ／Ｏ（Rocket I/O）ポート）は、外部クロックにロックする。本装置は、プログラマブル論理回路を用いることにより、サンプリングされたエコーの遷移に基づいて、送信機から目標までの距離を算出することが可能である。本装置はさらに、受信信号のパルス幅を用いて受信エコーの強度および雑音を算出するように構成されることも可能である。さらに、本装置のプログラマブル論理回路は、受信エコーの開始パルスを用いて、送信機から目標までの距離を算出することが可能である。本装置は、入力または受信エコーについて、０．１６ｎｓ以下の分解能を達成することが可能である。
【００１１】
本発明はさらに、監視時に目標の位置を検出する装置を提供する。本装置は、目標の位置に関する情報を要求する信号をブロードキャストする送信機と、プログラマブル論理回路とを備える。プログラマブル論理回路は、目標から反射されたエコー信号を検出する受信機と、外部クロックに基づくレートでエコー信号をオーバーサンプリングするサンプラと、復号器と、を含むことが可能である。復号器は、オーバーサンプリングされた信号をサンプラから受け取り、このオーバーサンプリングされた信号を復号し、目標が検出されない場合はロー信号を出力し、目標が検出された場合はハイ信号を出力する。目標の位置は、時間に対する、ロー信号からハイ信号への遷移によって決定されることが可能である。
【００１２】
本装置は、プログラマブル論理回路がフィールドプログラマブル・ゲート・アレイを含むように特徴づけられてよい。このフィールドプログラマブル・ゲート・アレイは、外部クロックにロックされたＭＧＴポートを備える。本装置は、復号器からの出力の、ロー信号からハイ信号への遷移に基づいて、送信機から目標までの距離を算出することが可能である。同様に、入力または受信エコーについて、０．１６ｎｓ以下の分解能を達成することが可能である。
【００１３】
本発明は、さらに、目標検出の方法を提供する。本方法は、目標に向けて信号を送信するステップと、目標から反射された受信信号を検出するステップと、外部クロックに基づいて受信信号をサンプリングするステップと、サンプリングされた受信信号の遷移を特定して目標を検出するステップと、を含む。受信信号は、フィールドプログラマブル・ゲート・アレイによって検出可能である。本方法は、さらに、フィールドプログラマブル・ゲート・アレイのマルチギガビット・トランスファー・ポートを前記外部クロックに結合するステップを含むことが可能である。本発明の方法および装置は、ともに、フィールドプログラマブル・ゲート・アレイを通常モードで動作させるために用いられる、ハードウェアの一部分（少なくとも１つ以上の構成要素）をバイパスすることが可能である。本方法は、さらに、サンプリングされた受信信号の開始パルスに基づいて、送信機から目標までの距離を算出するステップを含むことが可能である。
【００１４】
本発明の以上および他の態様および利点は、以下の、好ましい実施形態の説明を図面と併せて参照することにより、より容易に明らかになるであろう。
【００１５】
本発明が関係するであろう当業者が、必要以上の実験を行わなくても、本発明の方法および装置を作成および使用する方法を容易に理解できるように、本明細書では、以下において、本発明の好ましい実施形態を、以下に示す特定の図面を参照しながら詳細に説明する。
【図面の簡単な説明】
【００１６】
【図１】本発明の高速直列サンプラ装置のブロック図である。
【図２】例示的なVirtex-4  ＦＰＧＡを用いて実装された、本発明の高速直列サンプラのブロック図である。
【図３】本発明の方法と、既知のデジタル信号処理による直列サンプリング方法とをそれぞれ用いて得られた信号分布の比較を示すグラフである。
【図４】Virtex-4  ＦＰＧＡの受信機ドメインの先行技術の模式図である。
【図５】Virtex-4  ＦＰＧＡデジタル受信機の動作の、先行技術の例である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施形態を説明する。添付図面において、類似の参照符号は、同一または同様の要素または機能を表す。本発明は、目標から反射された受信信号を解析することによる目標検出、距離測定などに関する。受信信号は、アナログ回路に読み込まれる。このアナログ回路が、サンプリングおよびしきい値計算によってアナログ・データをデジタル・データに変換して、イベントが発生したかどうかを判断する。イベントは、受信信号の変化、言い換えると、目標が存在するかしないかに対応する。本発明によれば、プログラマブル論理回路を用いて、受信デジタイズ信号がサンプリングされ、それらの値が、各種の必要な特性を求めるために解析されることが可能なデジタル論理単位として保存される。受信（エコー）信号は、論理回路装置の少なくとも１個のクロック・パルスに対応する時間窓でサンプリングされる。
【００１８】
本発明の一実施形態によれば、フィールドプログラマブル・ゲート・アレイ（「ＦＰＧＡ」）のような、自由にプログラム可能な論理回路が、論理回路として採用される。ＦＰＧＡ素子は、標準的な論理回路モジュールとして入手可能であり、一般に、他のプログラマブル論理回路（汎用的なアレイ論理素子または複雑なプログラマブル論理素子など）よりコストが低い。本発明によって提供される装置および方法には、任意の好適なＦＰＧＡを適応させることが可能である。一実施形態では、Virtex-4  ＦＰＧＡを用いるが、任意の既知のＦＰＧＡを用いてよい。
【００１９】
本発明による図１に示されるように、ＦＰＧＡ  １００は、いくつかの基本構成要素、すなわち、デジタル受信機１０２、復号器１０４、リング・バッファ１０６、クロック補正モジュール１０８、デスクランブラ・モジュール１３２、カンマ検出アライメント・モジュール１２８、１０ベース・モジュール１３０、およびファブリック・インタフェース１３４を有する物理符号化副層（ＰＣＳ）１２６からなる。ＦＰＧＡ  １００はさらに、デジタル・クロック・マネージャ（ＤＣＭ）基準クロック１２４、位相ロック・ループ（ＰＬＬ）１１０、ＭＧＴポート１１２、および直列入力並列出力ポート（ＳＩＰＯ）１１４を有する物理媒体接続部（ＰＭＡ）１２０からなる。さらに、外部基準クロック１１８が供給される。
【００２０】
ＦＰＧＡ  １００に埋め込まれた受信機１０２は、ロックされたサンプリング・クロックでも、ロックされていないサンプリング・クロックでも動作可能である。ＦＰＧＡ  １００は、ロックされていないサンプリング・クロックを用いて、受信機１０２で生成されたデータ信号サンプルの遷移エッジを検出し、検出されたエッジから、関連データの復元に用いるサンプリング点を決定することが可能である。
【００２１】
ＦＰＧＡ  １００の受信機１０２は、２つのモードで動作可能である。第１のモードは、データ・レートが高いオーバーサンプリング・モードであり、第２のモードは、データ・レートが第１のモードより低いモードである。第２のモードのデータ・レートは、受信機１０２の定格動作データ・レート範囲の下限を下回ってもよいが、第１のモードのデータ・レートは、定格動作データ・レート範囲内にある。受信機１０２は、第１のモードでは、ロックされたサンプリング・クロックで動作し、第２のモードでは、ロックされていないサンプリング・クロックで動作する。ＦＰＧＡ  １００の通常動作では、ロックされたサンプリング・クロックは、復元された送信クロックにロックされてよい。
【００２２】
図５は、ＦＰＧＡ  １００のデジタル受信機１０２の通常動作の一例を示す。ＦＰＧＡ  １００は、１．２５Ｇｂ／ｓ以下のレートの着信データをオーバーサンプリングするデジタル受信機１０２を備える。上限の１．２５Ｇｂ／ｓは、電圧制御発振器（ＶＣＯ）の周波数である５ＧＨｚを（オーバーサンプリング率である）８で割ったものの２倍によって設定されている（すなわち、２×５ＧＨｚ／８＝１．２５Ｇｂ／ｓ）。最大で１．２５Ｇｂ／ｓの着信データ・レートまで受信可能であるが、一般的なデータ・レートは０．６２２Ｇｂ／ｓである。通常の非オーバーサンプリング・モードの場合、最大データ・レートは、６．５Ｇｂ／ｓに制限される。
【００２３】
図５に示されるように、０．６２２Ｇｂ／ｓで動作するＦＰＧＡ  １００は、デジタル受信機１０２および結果として得られるクロックを用いる。直並列変換器／ＳＩＰＯ  １１４が、ライン・レートの８倍で動作して、オーバーサンプラが１ビットのデータに対して８個のサンプルを取り込むことを可能にする。次にデジタル受信機１０２は、並列ＳＩＰＯクロックの８分の１のクロックに同期した並列データを送出する。
【００２４】
図１および図２は、Virtex-4  ＦＰＧＡを用いた、本発明の高速直列サンプラ装置のブロック図を示している。一実施形態では、ＭＧＴポート１１２は、図３に示されるように、供給される外部クロック１１８にロックされている。ＭＧＴポート１１２を外部クロックに結合すると、装置をオーバーサンプリング・モードで使用しなくても、受信信号をサンプリングするレートを高めることができる。結果として、データ転送レートに無関係のレートであって、ＦＰＧＡ  １００を約６．１２５Ｇｂ／ｓの速度で動作させることが可能なレートで、データをサンプリングおよび処理することが可能になる。サンプリングをより高速にすることの利点は、入力信号の分解能を０．１６ｎｓまで細かくできることである。これに対し、他の方法では、ＦＰＧＡ  １００のコア周波数の約２倍より高くすることができない。すなわち、最大で１．２５ｎｓまでである。さらに、この構成では、サンプリング・レートがより高いことから、エンド・ユーザが、時間的に互いに近接する２つの受信信号を解析することが可能になる。
【００２５】
図１に示されるように、データは、ＳＩＰＯ  １１４およびＰＬＬ  １１０で構成されたＰＭＡ  １２０のアナログ・フロント・エンドから、内部ＰＬＬ  １１０がそのデータをサンプリングするためにセットアップされたレートで、直接入ってくる。したがって、この構成では、供給される外部クロック１１８の選択肢が、ＦＰＧＡ  １００の内部のクロック・モジュールがＭＧＴ周波数と外部インタフェースとを乗算したり、ＭＧＴ周波数を外部インタフェースで除算したりできるようにするために、動作させることが必要な周波数の倍数である周波数のクロックに限定される。データ復元（ＣＤＲ）の内部をバイパスすることは、ＦＰＧＡ  １００の内部の様々なクロック・レジスタおよびファンクション・レジスタをセットアップすることを含む。これらのレジスタは、特に、ＲＸＣＬＫ０＿ＦＯＲＣＥ＿ＰＭＡＣＬＫ、ＲＸＰＭＡＣＬＫＳＥＬ、ＲＸＲＥＣＣＬＫ１＿ＵＳＥ＿ＳＹＮＣ、ＲＸＤＡＴＡ＿ＳＥＬ、ＤＩＧＲＸ＿ＳＹＮＣ＿ＭＯＤＥ、ＥＮＡＢＬＥ＿ＤＣＤＲ、およびＲＸＣＬＫＭＯＤＥを含む。
【００２６】
ＦＰＧＡ  １００をオーバーサンプリング・モードの最大周波数（１．２５ＧＨｚ超）で動作させる場合、ＦＰＧＡ  １００は、着信データ・ストリーム（この場合は反射信号入力ストリーム）から内部クロックを導出するように設計される。より高速にするためには、ＭＧＴポート１１２を、外部クロック１１８にロックさせる。これにより、ＭＧＴポート１１２は、実質的にオーバーサンプリング・モードに入る。このクロック操作は、ＭＧＴポート１１２の並列インタフェース・クロックを入力ブロックから導出することを必然的に伴う。したがって、本発明の別の利点は、すべてのクロックの位相がそろい、ＭＧＴポート１１２を通常モードで動作させるために設計された内部ＭＧＴハードウェアのほとんどをバイパスすることが可能なことである。このバイパスされるハードウェアは、図１に示されるように、たとえば、カンマ検出アライメント１２８、リング・バッファ１０６、内部クロック補正１０８などである。このハードウェアをバイパスすることにより、サンプリングされたロー・データがアクセス可能になり、より一層高い分解能の入力信号が、ＭＧＴポート１１２を通して得られる。
【００２７】
図３は、水平方向の時間軸と垂直方向のデジタル信号軸とを有するグラフである。図３は、本発明の高速直列サンプリング方法と、デジタル信号処理による直列サンプリング方法とをそれぞれ用いて得られた信号分布の比較を示している。このグラフには、４つのピーク（１４０、１５０、１６０、および１７０）がある。破線で示された２つのピーク１４０、１５０は、高いサンプリング・レートに対応しており、この高いレートによって、２つのピーク１４０、１５０の間に幅があるために、格段に小さい時間窓「ｔ」でユーザが受信信号データを観察することが可能になる。実線で示された第３および第４のピーク１６０、１７０は、ロックされていないクロックを用いてサンプリングされた受信信号を表している。ピーク１６０、１７０では、オーバーサンプリングによるオーバーラップが発生している。結果として、データ・サンプルの読み取りと処理との間に、より長い時間が必要になり、そのため、イベントの観察および解析に時間がかかるようになる。
【００２８】
対象となる発明を好ましい実施形態に関して記載してきたが、当業者は、添付の特許請求項で規定される本発明の趣旨または範囲を逸脱することなく、好ましい実施形態に変更または修正を施すことが可能であることを容易に理解するであろう。
【符号の説明】
【００２９】
１００  ＦＰＧＡ
１０２  デジタル受信機
１０４  復号器
１０６  リング・バッファ
１０８  クロック補正モジュール
１１０  位相ロック・ループ（ＰＬＬ）
１１２  ＭＧＴポート
１１４  直列入力並列出力ポート（ＳＩＰＯ）
１１８  外部基準クロック
１２０  物理媒体接続部（ＰＭＡ）
１２４  デジタル・クロック・マネージャ（ＤＣＭ）基準クロック
１２６  物理符号化副層（ＰＣＳ）
１２８  カンマ検出アライメント・モジュール
１３０  １０ベース・モジュール
１３２  デスクランブラ・モジュール
１３４  ファブリック・インタフェース
１４０  ピーク
１５０  ピーク
１６０  ピーク
１７０  ピーク
【図１】
2010091560.tif 000003
【図２】
2010091560.tif 000004
【図３】
2010091560.tif 000005
【図４】
2010091560.tif 000006
【図５】
2010091560.tif 000007