(57)【要約】【課題】  復号化器への入力のための信号配線の数を極端に大きくせず、かつ復号化器への入力速度が極端に低速化しないように調整された誤り訂正復号装置、または、復号化器からの出力のための信号配線の数を極端に大きくせず、かつ復号化器の出力速度が極端に低速化しないように調整された誤り訂正復号装置を提供する。【解決手段】  復号化器５は、Ｎ個の入力データを並列に復号処理して、Ｋ個の復号データを生成する。Ｓ／Ｐ変換器６は、直列に入力されるＮ個の入力データを複数回に分けて第１の配線Ｌ１〜Ｌ６４を通じて復号化器５に出力する。Ｐ／Ｓ変換器７は、復号化器５からＫ個の復号データを複数回に分けて第２の配線Ｒ１〜Ｒ６０を通じて受けて、Ｋ個の復号化データを直列で外部に出力する。【選択図】図１
2010130193.tif 000002
【特許請求の範囲】
【請求項１】
符号長Ｎの単位で復号を行なう誤り訂正復号装置であって、
Ｎ個の入力データを並列に復号処理する復号化器と、
直列に入力されるＮ個の入力データを複数回に分けて前記復号化器に出力する直並列変換回路と、
前記直並列変換回路と前記復号化器とを接続し、それぞれが１個の入力データを伝送するＢ１本（Ｂ１は２以上Ｎ未満の自然数である）の第１の配線とを備えた、誤り訂正復号装置。
【請求項２】
前記直並列変換回路は、
前記Ｎ個の入力データを記憶する第１の記憶部を備え、
前記第１の記憶部は、格納されたＮ個の入力データを複数回に分けて前記第１の配線を通じて前記復号化器へ出力する、請求項１記載の誤り訂正復号装置。
【請求項３】
前記第１の記憶部は、Ｂ１個の１入力１出力のデュアルポートメモリを含み、
前記直並列変換回路は、さらに、
直列に入力されるＮ個の入力データを前記Ｂ１個のデュアルポートメモリのうちのいずれへ格納するかを切り替えるスイッチを備え、
前記Ｂ１個のデュアルポートメモリと前記Ｂ１個の第１の配線とは１対１で接続される、請求項２記載の誤り訂正復号装置。
【請求項４】
前記第１の記憶部は、Ｂ１個の１入力１出力のデュアルポートメモリを含み、
各デュアルポートメモリは、直列に入力されるＮ個の入力データを重複して記憶し、
前記Ｂ１個のデュアルポートメモリと、前記Ｂ１個の第１の配線とは１対１で接続され、
各デュアルポートメモリは、Ｎ個の入力データのうちの互いに異なるデータを出力する、請求項２記載の誤り訂正復号装置。
【請求項５】
Ｂ１は、Ｎの公約数である、請求項１〜４のいずれか１項に記載の誤り訂正復号装置。
【請求項６】
復号長Ｋの単位で復号を行なう誤り訂正復号装置であって、
入力データを並列に復号処理して、Ｋ個の復号データを生成する復号化器と、
前記復号化器からＫ個の復号データを複数回に分けて受けて、Ｋ個の復号化データを直列で外部に出力する並直列変換回路と、
前記復号化器と前記並直列変換回路とを接続するＢ２本（Ｂ２は２以上Ｋ未満の自然数である）の第２の配線とを備えた、誤り訂正復号装置。
【請求項７】
前記並直列変換回路は、
前記Ｋ個の復号データを記憶する第２の記憶部を備え、
前記第２の記憶部は、前記復号化器からＫ個の復号データを複数回に分けて前記第２の配線を通じて受ける、請求項６記載の誤り訂正復号装置。
【請求項８】
前記第２の記憶部は、Ｂ２個の１入力１出力のデュアルポートメモリを含み、
前記並直列変換回路は、さらに、
前記Ｂ２個のデュアルポートメモリのうちのいずれから出力するかを切り替える第２のスイッチを備え、
前記Ｂ２個のデュアルポートメモリと前記Ｂ２個の第２の配線とは１対１で接続される、請求項６記載の誤り訂正復号装置。
【請求項９】
Ｂ２は、Ｋの公約数である、請求項６〜８のいずれか１項に記載の誤り訂正復号装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正復号装置に関し、特に低密度パリティ検査符号を復号する誤り訂正復号装置に関する。
【背景技術】
【０００２】
信号の通信システムを構築する場合には、高速通信、低消費電力、高通信品質（低ビット誤り率）等が要求される。受信符号の誤りを検出して訂正する誤り訂正技術は、これらの要求を満たす１つの技術として、無線、有線および記録システム等において幅広く利用されている。
【０００３】
近年、この誤り訂正技術の１つとして、低密度パリティ検査（ＬＤＰＣ：Low-Density Parity-Check）符号と、sum-product復号法とが注目されている。このＬＤＰＣ符号を利用する復号操作は、Chung等の非特許文献１において議論されている。この非特許文献１においては、符号化率１／２のイレギュラーＬＤＰＣ符号を利用して白色ガウス通信路のシャノン（Shannon）限界まで０．０４ｄＢという復号特性が得られることが示されている。イレギュラーＬＤＰＣ符号は、パリティ検査行列の行重み（行において１が立つ数）および列重み（列において１が立つ数）が、一定ではない符号を示す。行重みおよび列重みが各行および各列において一定のＬＤＰＣ符号は、レギュラーＬＤＰＣ符号と呼ばれる。
【０００４】
この非特許文献１においては、ＬＤＰＣ符号をsum-product復号法に従って復号する数学的なアルゴリズムが示されているものの、その膨大な計算を具体的に行なう回路構成については何ら示していない。
【０００５】
Yeo等の非特許文献２は、ＬＤＰＣ符号の復号装置の回路構成について検討している。この非特許文献２においては、受信系列に基づいて情報シンボルの事後確率として、トレリスに基づくＭＡＰ（最大事後確率）アルゴリズム、すなわちＢＣＪＲアルゴリズムを示している。このトレリスにおいて前方向および後方向の繰返しを各状態について計算し、これらの前方向および後方向の繰返し値に基づいて、事後確率を求めている。この計算式において、加算／比較／選択／加算装置を用いて計算する。またＬＤＰＣ符号に対しても、sum-product復号法に基づき、検査行列を生成し、異なるチェックノードからの値を利用して、推定値を算出するように回路を構成している。
【０００６】
また、非特許文献３においては、ＬＤＰＣ符号とsum-product復号法を解説し、また対数領域でのmin-sum復号法が解説されている。この非特許文献３においては、加算、最小、正負の判定および正負の符号の乗算という４種類の基本演算のみでギャラガー（Gallager）のｆ関数に従う処理を実装することができることが示されている。
【０００７】
上述の非特許文献２および３においては、パリティ検査行列を生成して１次推定語を算出するために、sum-product法に従ってギャラガー（Gallager）のｆ関数を用いて外部値対数比αを更新し、次いで、この外部値対数比に基づいてシンボルの事前値対数比βを算出する処理が行なわれる。このため、ギャラガー関数の演算に長時間を有し、また回路規模も増大する。
【０００８】
上述の非特許文献３においては、sum-product復号法の簡略した手法であるmin-sum復号法を利用することにより、短時間で実装時の回路構成を簡略化することができることを示している。
【０００９】
さらに、min-sum復号法の具体的な実装方法が、たとえば特許文献１および２に開示されている。これらの文献では、復号化器が符号長の単位で入力データを並列処理して、復号データを出力する構成が開示されている。
【特許文献１】特開２００７−３２３５１５号公報
【特許文献２】特開２００７−３３５９９２号公報
【非特許文献１】S. Y. Chung et al.,“On the Design of Low-Density Parity-Check Codes within 0.0045dB of the Shannon Limit”IEEE COMUNICATIONS LETTERS, VOL.5, No.2, Feb. 2001, pp.58-60
【非特許文献２】E. Yeo et al.,“VLSI Architectures for Iterative Decoders inMagnetic Recording Channels”IEEE Trans. Magnetics, Vol,37, No.2, March 2001, pp.748-755
【非特許文献３】和田山正、「低密度パリティ検査符号とその復号法について」、信学技報、ＭＲ２００１−８３、２００１年１２月
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、このような符号長の単位で入力データを並列処理する復号化器へ入力データを入力させるために、シリアルの入力データを符号長分のパラレルデータに変換してから、符号長分の信号配線を通じて復号化器へ出力する構成が考えられる。しかしながら、この構成では、符号長が長い場合には、信号配線の数が膨大となる。
【００１１】
一方、１本の信号配線を通じてシリアルに符号長分の入力データを復号化器へ入力する構成も考えられる。しかしながら、この構成では、復号化器への入力に要する時間が長くなる。
【００１２】
また、同様に、復号化器から外部へ復号データを出力するために、シリアルに復号長分の復号データを出力する構成が考えられる。しかしながら、この構成では、復号化器からの出力に要する時間がかかる。
【００１３】
一方、復号化器が、復号長分の復号データをパラレルで出力してから、復号長分の信号配線を通じて外部へ出力し、外部で復号長分のパラレルデータをシリアルデータに変換する構成が考えられる。しかしながら、この構成では、復号長が長い場合には、信号配線の数が膨大となる。
【００１４】
それゆえに、本発明の目的は、復号化器への入力のための信号配線の数を極端に大きくせず、かつ復号化器への入力速度が極端に低速化しないように調整された誤り訂正復号装置、または、復号化器から出力するための信号配線の数を極端に大きくせず、かつ復号化器の出力速度が極端に低速化しないように調整された誤り訂正復号装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明の第１の局面に係る誤り訂正復号装置は、符号長Ｎの単位で復号を行なう誤り訂正復号装置であって、Ｎ個の入力データを並列に復号処理する復号化器と、直列に入力されるＮ個の入力データを複数回に分けて復号化器に出力する直並列変換回路と、直並列変換回路と復号化器とを接続し、それぞれが１個の入力データを伝送するＢ１本（Ｂ１は２以上Ｎ未満の自然数である）の第１の配線とを備える。
【００１６】
好ましくは、直並列変換回路は、Ｎ個の入力データを記憶する第１の記憶部を備え、第１の記憶部は、格納されたＮ個の入力データを複数回に分けて第１の配線を通じて復号化器へ出力する。
【００１７】
好ましくは、第１の記憶部は、Ｂ１個の１入力１出力のデュアルポートメモリを含み、直並列変換回路は、さらに、直列に入力されるＮ個の入力データをＢ１個のデュアルポートメモリのうちのいずれへ格納するかを切り替えるスイッチを備え、Ｂ１個のデュアルポートメモリとＢ１個の第１の配線とは１対１で接続される。
【００１８】
好ましくは、第１の記憶部は、Ｂ１個の１入力１出力のデュアルポートメモリを含み、各デュアルポートメモリは、直列に入力されるＮ個の入力データを重複して記憶し、Ｂ１個のデュアルポートメモリと、Ｂ１個の第１の配線とは１対１で接続され、各デュアルポートメモリは、Ｎ個の入力データのうちの互いに異なるデータを出力する。
【００１９】
好ましくは、Ｂ１は、Ｎの公約数である。
本発明の第１の局面に係る誤り訂正復号装置は、復号長Ｋの単位で復号を行なう誤り訂正復号装置であって、入力データを並列に復号処理して、Ｋ個の復号データを生成する復号化器と、復号化器からＫ個の復号データを複数回に分けて受けて、Ｋ個の復号化データを直列で外部に出力する並直列変換回路と、復号化器と並直列変換回路とを接続するＢ２本（Ｂ２は２以上Ｋ未満の自然数である）の第２の配線とを備える。
【００２０】
好ましくは、並直列変換回路は、Ｋ個の復号データを記憶する第２の記憶部を備え、第２の記憶部は、復号化器からＫ個の復号データを複数回に分けて第２の配線を通じて受ける。
【００２１】
好ましくは、第２の記憶部は、Ｂ２個の１入力１出力のデュアルポートメモリを含み、並直列変換回路は、さらに、Ｂ２個のデュアルポートメモリのうちのいずれから出力するかを切り替える第２のスイッチを備え、Ｂ２個のデュアルポートメモリとＢ２個の第２の配線とは１対１で接続される。
【００２２】
好ましくは、Ｂ２は、Ｋの公約数である。
【発明の効果】
【００２３】
本発明のある局面によれば、復号化器への入力のための信号配線の数を極端に大きくせず、かつ復号化器への入力速度が極端に低速化しないように調整された誤り訂正復号装置を実現できる。
【００２４】
また、本発明の別の局面によれば、復号化器から出力するための信号配線の数を極端に大きくせず、かつ復号化器の出力速度が極端に低速化しないように調整された誤り訂正復号装置を実現できる。
【発明を実施するための最良の形態】
【００２５】
［第１の実施形態］
図１は、本発明の実施形態の誤り訂正復号装置を用いる通信システムの構成の一例を示す図である。
【００２６】
図１において、通信システムは、送信側において、送信情報に誤り訂正用の冗長ビットを付加して送信符号を生成する符号化器１と、この符号化器１からの（Ｋ＋Ｍ）（＝Ｎ）ビットの符号を所定の方式に従って変調して通信路３へ出力する変調器２とを含む。
【００２７】
符号化器１は、Ｋビットの情報ビットに対し、パリティ計算用の冗長ビットＭビットを付加して、（Ｋ＋Ｍ）（＝Ｎ）ビットのＬＤＰＣ符号（低密度パリティ検査符号）を生成する。パリティ検査行列Ｈにおいては、行が冗長ビットに対応し、列が符号ビットに対応する。ここで、Ｎが符号長に対応する。
【００２８】
変調器２は、この通信路３の構成に応じて、振幅変調、位相変調、コード変調、周波数変調または直行周波数分割多重変調などの変調を行なう。たとえば、通信路３が、光ファイバの場合、変調器２においては、レーザダイオードの輝度を送信情報ビット値に応じて変更させることにより、光の強度変調（一種の振幅変調）を行なっている。たとえば、送信データビットが“０”の場合には、このレーザダイオードの発光強度を強くして“＋１”として送信し、また送信データビットが“１”の場合、レーザダイオードの発光強度を弱くして、“−１”に変換して送信する。
【００２９】
受信部においては、通信路３を通じて送信された変調信号に復調処理を施して、（Ｋ＋Ｍ）ビットのデジタル符号を復調する復調器４と、この復調器４からの（Ｋ＋Ｍ）ビットの符号にパリティ検査行列演算処理を施して元のＫビットの情報を再生する誤り訂正復号装置１００が設けられる。
【００３０】
復調器４は、この通信路３における送信形態に応じて復調処理を行なう。たとえば、振幅変調、位相変調、コード変調、周波数変調および直行周波数分割多重変調等の場合、復調器４において、振幅復調、位相復調、コード復調、および周波数復調等の処理が行なわれる。復調器４は、通信路３から与えられた信号を復調する復調回路４ａと、この復調回路４ａにより生成されたアナログ復調信号をデジタル信号に変換するＡ／Ｄ変換器４ｂとを含む。一般に、Ａ／Ｄ変換器４ｂの出力データＸnは、Ｌ値（Ｌ≧２）のデータである。
【００３１】
図２は、通信路３が光ファイバの場合の変調器２および復調器４の出力データの対応関係を一覧にして示す図である。図２において、上述のように、通信路３が光ファイバの場合、変調器２においては、送信データが“０”のときには、送信用のレーザダイオード（発光ダイオード）の発光強度を強くし、“１”を出力し、また送信データビットが“１”のときには、この発光強度を弱くしてビット“−１”を送信する。
【００３２】
この通信路３における伝送損失等により、復調器４に伝達される光強度は、最も強い強度から最も弱い強度までの間のアナログ的な強度分布を有する。復調器４においては、この入力された光信号を量子化処理（アナログ／デジタル変換）を行なって、この受光レベルを検出する。図２においては、８段階に受光レベルが量子化された場合の受信信号強度を示す。すなわち、受光レベルがデータ“７”のときには、発光強度がかなり強く、受光レベルが“０”のときには、光強度がかなり弱い状態である。各受光レベルは、符号付きデータに対応づけられ、復調器４から出力される。この復調器４の出力は、受光レベルが“７”のときにはデータ“３”が出力され、受光レベルが“０”のときには、データ“−４”が出力される。したがってこの復調器４からは、１ビットの受信信号に対し、多値量子化された信号が出力される。なお、この図２においては、復調器４において、８レベルに量子化された３ビットのデータが生成されている。
【００３３】
誤り訂正復号装置１００は、符号長Ｎ、復号長Ｋの単位で復号を行なうものであって、Ｓ／Ｐ変換器６と、復号化器５と、Ｐ／Ｓ変換器７と、Ｓ／Ｐ変換器６と復号化器５とを接続する第１の信号配線Ｌ１〜Ｌ６４と、復号化器５とＰ／Ｓ変換器７とを接続する第２の信号配線Ｒ１〜Ｒ６０とを備える。
【００３４】
Ｓ／Ｐ変換器６は、Ａ／Ｄ変換器４ｂからシリアルに出力されるＮ個の受信情報（各々は、３ビットのデータである）Ｘnを複数回に分けてパラレルデータに変換して、第１の信号配線Ｌ１〜Ｌ６４を通じて復号化器５へ出力する。
【００３５】
第１の信号配線Ｌ１〜Ｌ６４は、各々が、１個の受信情報（各々は、３ビットのデータである）を伝送する。
【００３６】
復号化器５は、Ｓ／Ｐ変換器６から送られるＮ個の受信情報Ｘnを受けて、min-sum復号法に従ってＬＤＰＣパリティ検査行列を適用して、元のＫビットの情報を復元する。復号化器５は、Ｎ個の受信情報Ｘnを並列に復号処理を行なって、Ｋビットからなる復号語を生成する。
【００３７】
第２の信号配線Ｒ１〜Ｒ６０は、各々が、復号語の１ビットを伝送する。
Ｐ／Ｓ変換器７は、復号化器５からＫビットの復号語を複数回に分けて、第２の信号配線Ｒ１〜Ｒ６０を通じてパラレルで受けて、復号語のＫビットをシリアルに出力する。
【００３８】
図３は、本発明の実施形態の復号化器の構成を表わす図である。図３では、符号長Ｎが１０２４で、情報ビット長Ｋが９６０で、パリティ検査行列Ｈの各列において「１」が立つ数である列重みが３のパリティ検査行列を用いる場合の構成を表わしている。
【００３９】
図３を参照して、復号化器５は、Ｓ／Ｐ変換器６から出力されるデータを保存する第１のレジスタ８と、第１のレジスタ８内のＮ個のデータの対数尤度比を算出する尤度算出器１０−１〜１０−Ｎと、パリティ検査行列の行についての処理を行なう行処理部３４と、パリティ検査行列の列についての処理を行なう列処理部３５と、尤度算出器１０−１〜１０−Ｎからの対数尤度比λnと行処理部３４の出力ビット（外部値対数比）αmnとに従って復号語を生成する復号語生成部１４と、生成された復号語を保存する第２のレジスタ９とを含む。
【００４０】
（第１のレジスタ）
第１のレジスタ８は、第１の信号配線Ｌ１〜Ｌ６４を介してＳ／Ｐ変換器６と接続する。第１のレジスタ８は、Ｓ／Ｐ変換器６からＮ個の受信情報Ｘnを複数回に分けて、第１の信号配線Ｌ１〜Ｌ６４を通じて受けて、Ｎ個の受信情報Ｘnを保存する。
【００４１】
（尤度算出器）
尤度算出器１０−１〜１０−Ｎは、受信信号のノイズ情報と独立に、対数尤度比λnを生成する。通常、ノイズ情報を考慮した場合、この対数尤度比λnは、Ｘn／（２×σ2）で与えられる。ここで、σは、ノイズの分散を示す。しかしながら、本発明の実施形態においては、この尤度算出器１０−１〜１０−Ｎは、バッファ回路または定数乗算回路で形成され、対数尤度比λnは、Ｘn×ｆで与えられる。ここで、fは非ゼロの正の数である。このノイズ情報を利用せずに、対数尤度比を算出することにより、回路構成が簡略化され、また計算処理も簡略化される。min-sum復号方法においては、検査行列の処理において、最小値を利用して演算を行なうため、信号処理において線形性が維持される。このため、ノイズ情報に従って出力データを正規化するなどの処理は不要である。
【００４２】
（行処理部および列処理部）
行処理部３４は、式（１）に従って、パリティ検査行列Ｈの行の各要素についての行処理を行ない、外部値対数比αmnを更新する。
【００４３】
列処理部３５は、式（２）に従って、パリティ検査行列Ｈの列の各要素についての列処理を行ない、事前値対数比βmnを更新する。
【００４４】
【数１】
2010130193.tif 000003
【００４５】
ここで、上式（１）および（２）それぞれにおいて、ｎ′∈Ａ（ｍ）＼ｎおよびｍ′∈Ｂ（ｎ）＼ｍは、自身を除く要素を意味する。外部値対数比αmnについては、ｎ′≠ｎであり、事前値対数比βmnについては、ｍ′≠ｍである。また、αおよびβの行列内の位置を示す添え字“ｍｎ”は、通常は下付文字で示されるが、本明細書においては、読みやすさのために、「横並びの文字」で示す。
【００４６】
また、関数ｓｉｇｎ（ｘ）は、次式（３）で定義される。
【００４７】
【数２】
2010130193.tif 000004
【００４８】
また、集合Ａ（ｍ）およびＢ（ｎ）は、２元Ｍ・Ｎ行列Ｈ＝［Ｈｍｎ］を復号対象のＬＤＰＣ符号の検査行列とした場合、集合［１，Ｎ］＝｛１，２，…，Ｎ｝の部分集合である。
【００４９】
Ａ（ｍ）＝｛ｎ：Ｈｍｎ＝１｝
Ｂ（ｎ）＝｛ｍ：Ｈｍｎ＝１｝
次に、行処理部３４および列処理部３５の具体的な構成について説明する。
【００５０】
行処理部３４は、第１ブロック行処理部１８と、第２ブロック行処理部１９と、第３ブロック行処理部２０と、第１ブロック行処理部１８に対応して配置される第１の加算部（β＋λ）１５と、第２ブロック行処理部１９に対応して配置される第２の加算部（β＋λ）１６と、第３ブロック行処理部２０に対応して配置される第３の加算部（β＋λ）１７とを備える。
【００５１】
第１ブロック行処理部１８は、パリティ検査行列Ｈの第１ブロックに対応するＮ列分の（β＋λ）の最新値を記憶する第１ブロック（β＋λ）記憶部２７と、第１行処理部２８−１と、第２行処理部２８−２とを含む。
【００５２】
第２ブロック行処理部１９は、パリティ検査行列Ｈの第２ブロックに対応するＮ列分の（β＋λ）の最新値を記憶する第２ブロック（β＋λ）記憶部３０と、第３行処理部２８−３と、第４行処理部２８−４とを含む。
【００５３】
第３ブロック行処理部１９は、パリティ検査行列Ｈの第３ブロックに対応するＮ列分の（β＋λ）の最新値を記憶する第３ブロック（β＋λ）記憶部３３と、第５行処理部２８−５と、第６行処理部２８−６とを含む。
【００５４】
列処理部３５は、パリティ検査行列Ｈの第１ブロックに対応するＮ列分の（β）の最新値を記憶する第１ブロック（β）記憶部２４と、パリティ検査行列Ｈの第２ブロックに対応するＮ列分の（β）の最新値を記憶する第２ブロック（β）記憶部２５と、パリティ検査行列Ｈの第３ブロックに対応するＮ列分の（β）の最新値を記憶する第３ブロック（β）記憶部２６と、第１ブロック（β）記憶部２４に対応して配置される第１の加算部（β）２１と、第２ブロック（β）記憶部２５に対応して配置される第２の加算部（β）２２と、第３ブロック（β）記憶部２６に対応して配置される第３の加算部（β）２３とを備える。
【００５５】
第１の加算部（β＋λ）１５、第２の加算部（β＋λ）１６、第３の加算部（β＋λ）１７、第１の加算部（β）２１、第２の加算部（β）２２、および第３の加算部（β）２３は、それぞれＮ個の列に対応してＮ個の加算器を有し、各加算器は、対応する列についての加算を行なう。
【００５６】
これら行処理部３４および列処理部３５の各要素の動作は、たとえば、特開２００７−３２５０１１号公報に詳しく記載されている。
【００５７】
（第ｍ行処理部）
図４は、図３における第ｍ行（ｍ＝１〜６）処理部の構成を示す図である。
【００５８】
図４を参照して、第ｍ行処理部２８−ｍは、ビット分離部３６と、符号計算部３７と、絶対値計算部３８と、符号乗算部３９とを備える。
【００５９】
ビット分離部３６は、Ｓ個の信号｛（λn′＋βmn′）：ｎ′はＨｍｎ′＝１を満たす、Ｓ個の異なる数である｝を受けて、その絶対値を表わす複数ビットと、符号を表わすビット（つまり、最上位ビット）とを分離して、絶対値ビットからなる絶対値を絶対値絶対値計算部３８へ出力し、符号ビットからなる符号を符号計算部３７へ出力する。ここで、Ｓは行重みである。
【００６０】
符号計算部３７は、Ｓ個の信号｛sgn（λn′＋βmn′）：ｎ′はＨｍｎ′＝１を満たす、Ｓ個の異なる数である｝に基づいて、式（１）の符号部分（これをＳmnとする）の計算を行なう。
【００６１】
絶対値計算部３８は、Ｓ個の信号｛｜λn′＋βmn′｜：ｎ′はＨｍｎ′＝１を満たす、Ｓ個の異なる数である｝に基づいて、式（１）の絶対値部分（これをＲmnとする）の計算を行なう。
【００６２】
符号乗算部３９は、符号計算部３７から出力されるＳmnを符号ビットとし、絶対値計算部３８から出力されるＲmnを絶対値ビットとした、外部値対数比αmnを出力する。
【００６３】
（復号語生成部）
復号語生成部１４は、加算器２９と、ＭＳＢ抽出部３１と、復号語決定部３２とを含む。
【００６４】
加算器２９は、式（４）に従って、対数尤度比λnと、外部値対数比αmnとを加算して、推定受信信号Ｑnを算出する。
【００６５】
【数３】
2010130193.tif 000005
【００６６】
ＭＳＢ抽出部３１は、次式（５）に従って、推定受信信号Ｑnの最上位ビットを１次推定符号Ｃnとして抽出する。
【００６７】
【数４】
2010130193.tif 000006
【００６８】
復号語決定部３２は、乗算器および加算器を含み、式（６）にしたがって、一次推定符号語（Ｃ1,Ｃ2,…,ＣN)が符号語を構成しているか、つまり復号語として適切であるかを検査する。復号語決定部３２は、式（６）が成立する場合、つまりシンドロームが“０”となる場合には、行処理部３４および列処理部３５に対して繰返し演算を終了させ、符号語（Ｃ1,Ｃ2,…,Ｃk)を復号語として出力する。また、復号語決定部３２は、行処理および列処理の演算の繰返し回数が所定値を超えたときにも、行処理部３４および列処理部３５に対して繰返し演算を終了させ、符号語（Ｃ1,Ｃ2,…,Ｃk)を復号語として第２のレジスタ９へ出力する。ここで、Ｋは復号長に対応する。
【００６９】
（Ｃ1,Ｃ2,…,ＣN)・Ｈt＝０ … (6)
（第２のレジスタ）
第２のレジスタ９は、復号語生成部１４で生成されたＫビットの復号語を保存する。
【００７０】
第２のレジスタ９は、第２の信号配線Ｒ１〜Ｒ６０を介してＰ／Ｓ変換器７と接続する。第２のレジスタ９は、第２の信号配線Ｒ１〜Ｒ６０を通じて、Ｋビットの復号語を複数回に分けてＰ／Ｓ変換器７へ出力する。
【００７１】
（誤り訂正復号装置の動作）
図５は、本発明の実施形態の誤り訂正復号装置の動作手順を表わすフローチャートである。
【００７２】
図５を参照して、まず、Ｓ／Ｐ変換器６は、Ａ／Ｄ変換器４ｂからシリアルに出力されるＮ個の受信情報（各々は、３ビットのデータである）Ｘnを複数回に分けてパラレルデータに変換して、第１の信号配線Ｌ１〜Ｌ６４を通じて復号化器５へ出力する（ステップＳ０）。
【００７３】
次に、復号化器５は、初期動作として、ループ回数および事前値対数比βmnの初期設定を行なう。このループ回数は、列処理および行処理の繰返し演算回数を示す。このループ回数においては、最大値が予め定められる。事前値対数比βmnは、“０”に初期設定される（ステップＳ１）。
【００７４】
次に、尤度算出器１０−ｎ（ｎ＝１〜Ｎ）は、それぞれ受信情報Ｘnの対数尤度比λnを算出する（ステップＳ２）。
【００７５】
次に、行処理部３４は、式（１）に従って、パリティ検査行列Ｈの行の各要素についての行処理を行ない、外部値対数比αmnを更新する（ステップＳ３）。
【００７６】
次に、列処理部３５は、式（２）に従って、パリティ検査行列Ｈの列の各要素についての列処理を行ない、事前値対数比βmnを更新する（ステップＳ４）。
【００７７】
次に、復号語生成部１４は、対数尤度比λnと、外部値対数比αmnとを用いて、式（４）に従って、推定受信信号Ｑnを算出する（ステップＳ５）。
【００７８】
次に、復号語生成部１４は、式（５）に従って、推定受信信号Ｑnから一時推定符号Ｃnを算出する（ステップＳ６）。
【００７９】
次に、復号語生成部１４は、式（６）にしたがって、一次推定符号語（Ｃ1,Ｃ2,…,ＣN)が符号語を構成しているか、つまり復号語として適切であるかをパリティ検査する。
【００８０】
復号語生成部１４は、式（６）が成立する場合、つまりシンドロームが“０”となる場合には（ステップＳ７でＹＥＳ）、行処理部３４および列処理３５に対して繰返し演算を終了させ、符号語（Ｃ1,Ｃ2,…,Ｃk)を復号語Ｃ（＝（Ｃ1,Ｃ2,…,Ｃk)）として出力する（ステップＳ１０）。
【００８１】
また、復号語生成部１４は、式（６）が成立しない場合（ステップＳ７でＮＯ）、ループ回数が最大値に達したときには（ステップＳ８でＹＥＳ）、行処理部３４および列処理部３５に対して繰返し演算を終了させ、符号語（Ｃ1,Ｃ2,…,Ｃk)を復号語Ｃ（＝（Ｃ1,Ｃ2,…,Ｃk)）として出力する（ステップＳ１０）。
【００８２】
次に、Ｐ／Ｓ変換器７は、復号化器５からＫビットの復号語を複数回に分けて、第２の信号配線Ｒ１〜Ｒ６０を通じてパラレルで受けて、復号語のＫビットをシリアルに出力する（ステップＳ１１）。
【００８３】
一方、復号語生成部１４は、式（６）が成立しない場合（ステップＳ７でＮＯ）で、かつループ回数が最大値に達しないときには（ステップＳ８でＮＯ）、ループ回数を１だけインクリメントして（ステップＳ９）、ステップＳ３に戻って処理を繰り返す。
【００８４】
（Ｓ／Ｐ変換器）
図６は、本発明の第１の実施形態における、Ｓ／Ｐ変換器６と復号化器５内の第１のレジスタ８との間のデータの転送を説明するための図である。
【００８５】
図６を参照して、Ｓ／Ｐ変換器６は、第１のスイッチＳＷＡと、第１の記憶部１１０とを含む。第１の記憶部１１０は、６４個のデュアルポートメモリＤＰＡ１〜ＤＰＡ６４を含む。
【００８６】
各デュアルポートメモリＤＰＡ１〜ＤＰＡ６４は、３×１６ビットの容量を有し、３ビットのデータを６４個格納する。各デュアルポートメモリＤＰＡ１〜ＤＰＡ６４は、第１の信号配線Ｌ１〜Ｌ６４と１対１で接続する。
【００８７】
まず、Ａ／Ｄ変換器４ｂからデュアルポートメモリＤＰＡ１〜ＤＰＡ６４へのデータの転送について説明する。
【００８８】
第１のスイッチＳＷ１は、Ａ／Ｄ変換器４ｂから出力される各３ビットのシリアルデータを６４個を単位として、格納先を切り替える。すなわち、第１のスイッチＳＷＡは、Ａ／Ｄ変換器４ｂから出力される第１番目〜第１６番目のデータをデュアルポートメモリＤＰＡ１に順次出力する。次に、第１のスイッチＳＷＡは、Ａ／Ｄ変換器４ｂから出力される第１７番目〜第３２番目のデータをデュアルポートメモリＤＰＡ２に順次出力する。第１のスイッチＳＷＡは、以下同様にして、最後にＡ／Ｄ変換器４ｂから出力される第１００９番目〜第１０２４番目のデータをデュアルポートメモリＤＰＡ６４に順次出力する。
【００８９】
以上の結果、デュアルポートメモリＤＰＡ１には、先頭から順番に第１番目〜第１６番目のデータが格納される。デュアルポートメモリＤＰＡ２には、先頭から順番に第１７番目〜第３２番目のデータが格納される。以下、同様に、デュアルポートメモリＤＰＡ６４には、先頭から順番に第１００９番目〜第１０２４番目のデータが格納される。
【００９０】
次に、デュアルポートメモリＤＰＡ１〜ＤＰＡ６４から第１のレジスタ８へのデータの転送について説明する。
【００９１】
デュアルポートメモリＤＰＡ１〜ＤＰＡ６４から第１のレジスタ８へは、第１の信号配線Ｌ１〜Ｌ６４を通じて、１回に６４個のデータが転送される。
【００９２】
第１回目には、各デュアルポートメモリＤＰＡ１〜ＤＰＡ６４の先頭位置に格納されているデータがパラレルで第１の信号配線Ｌ１〜Ｌ６４を通じて第１のレジスタ８に出力される。具体的には、デュアルポートメモリＤＰＡ１の先頭位置に格納されている第１番目のデータが第１の信号配線Ｌ１を通じて、第１のレジスタ８の第１番目の格納位置へ送られる。デュアルポートメモリＤＰＡ２の先頭位置に格納されている第１７番目のデータが第１の信号配線Ｌ２を通じて、第１のレジスタ８の第１７番目の格納位置へ送られる。以下、同様にして、デュアルポートメモリＤＰＡ６４の先頭位置に格納されている第１００９番目のデータが第１の信号配線Ｌ６４を通じて、第１のレジスタ８の第１００９番目の格納位置へ送られる。
【００９３】
第２回目には、各デュアルポートメモリＤＰＡ１〜ＤＰＡ６４の先頭から第２番目の位置に格納されているデータがパラレルで第１の信号配線Ｌ１〜Ｌ６４を通じて第１のレジスタ８に出力される。具体的には、デュアルポートメモリＤＰＡ１の先頭から第２番目の位置に格納されている第２番目のデータが第１の信号配線Ｌ１を通じて、第１のレジスタ８の第２番目の格納位置へ送られる。デュアルポートメモリＤＰＡ２の先頭から第２番目の位置に格納されている第１８番目のデータが第１の信号配線Ｌ２を通じて、第１のレジスタ８の第１８番目の格納位置へ送られる。以下、同様にして、デュアルポートメモリＤＰＡ６４の先頭から第２番目の位置に格納されている第１０１０番目のデータが第１の信号配線Ｌ６４を通じて、第１のレジスタ８の第１０１０番目の格納位置へ送られる。
【００９４】
以下、同様にして、デュアルポートメモリＤＰＡ１〜ＤＰＡ６４に格納されている１０２４個のデータが、６４個ずつ１６回に分割して第１のレジスタ８に送られる。
【００９５】
（Ｐ／Ｓ変換器）
図７は、本発明の第１の実施形態における、復号化器５内の第２のレジスタ９とＰ／Ｓ変換器７との間のデータの転送を説明するための図である。
【００９６】
図７を参照して、Ｐ／Ｓ変換器７は、第２の記憶部１２０と、第２のスイッチＳＷＢとを含む。第２の記憶部１２０は、６０個のデュアルポートメモリＤＰＢ１〜ＤＰＢ６０を含む。
【００９７】
各デュアルポートメモリＤＰＢ１〜ＤＰＢ６０は、１×１６ビットの容量を有し、１ビットのデータを１６個格納する。デュアルポートメモリＤＰＢ１〜ＤＰＢ６０は、第２の信号配線Ｒ１〜Ｒ６０と１対１で接続する。
【００９８】
まず、第２のレジスタ９からデュアルポートメモリＤＰＢ１〜ＤＰＢ６０へのデータの転送について説明する。
【００９９】
第２のレジスタ９からデュアルポートメモリＤＰＢ１〜ＤＰＢ６０へは、第２の信号配線Ｒ１〜Ｒ６０を通じて、１回に６０個のデータが転送される。
【０１００】
第１回目には、第２のレジスタ９に格納されている第１番目のデータが第２の信号配線Ｒ１を通じてデュアルポートメモリＤＰＢ１の先頭の格納位置へ出力される。同時に、第２のレジスタ９に格納されている第１７番目のデータが第２の信号配線Ｒ２を通じてデュアルポートメモリＤＰＢ２の先頭の格納位置へ出力される。以下、同様にして、同時に、第２のレジスタ９に格納されている第９４５番目のデータが第２の信号配線Ｒ６０を通じてデュアルポートメモリＤＰＢ６０の先頭の格納位置へ出力される。
【０１０１】
第２回目には、第２のレジスタ９に格納されている第２番目のデータが第２の信号配線Ｒ１を通じてデュアルポートメモリＤＰＢ１の先頭から第２番目の格納位置へ出力される。同時に、第２のレジスタ９に格納されている第１８番目のデータが第２の信号配線Ｒ２を通じてデュアルポートメモリＤＰＢ２の先頭から第２番目の格納位置へ出力される。以下、同様にして、同時に、第２のレジスタ９に格納されている第９４６番目のデータが第２の信号配線Ｒ６０を通じてデュアルポートメモリＤＰＢ６０の先頭から第２番目の格納位置へ出力される。
【０１０２】
以下、同様にして、第２のレジスタ９に格納されている９６０個のデータが、６０個ずつ１６回に分割してデュアルポートメモリＤＰＢ１〜ＤＰＢ６０に送られる。
【０１０３】
次に、デュアルポートメモリＤＰＢ１〜ＤＰＢ６０から外部へのデータの転送について説明する。
【０１０４】
第２のスイッチＳＷＢは、デュアルポートメモリＤＰＢ１〜ＤＰＢ６０のうちのいずれを出力するかを１６個ごとに切り替える。すなわち、まず、第２のスイッチＳＷＢは、入力元をデュアルポートメモリＤＰＢ１に切り替えて、デュアルポートメモリＤＰＢ１に格納されている第１番目〜第１６番目のデータを順次出力する。次に、第２のスイッチＳＷＢは、入力元をデュアルポートメモリＤＰＢ２に切り替えて、デュアルポートメモリＤＰＢ２に格納されている第１７番目〜第３２番目のデータを順次出力する。以下、同様にして、最後に、第２のスイッチＳＷＢは、入力元をデュアルポートメモリＤＰＢ６０に切り替えて、デュアルポートメモリＤＰＢ６０に格納されている第９４５番目〜第９６０番目のデータを順次出力する。
【０１０５】
以上のように、本発明の実施形態の誤り訂正復号装置によれば、符号長１０２４に対して、Ｓ／Ｐ変換器から復号化器への信号配線の数を６４本とし、Ｓ／Ｐ変換器から復号化器へ１６回に分けて、各回に６４個のデータをパラレルに転送するので、１０２４個のデータをすべてシリアルに転送するよりも信号配線の数は増えるが高速に転送でき、１０２４個のデータをすべてパラレルに転送するよりも、転送速度は遅くなるが信号配線の数を減らすことができる。
【０１０６】
同様に、本発明の実施形態の誤り訂正復号装置によれば、復号長９６０に対して、復号化器からＰ／Ｓ変換器へのための信号配線の数を６０本とし、復号化器からＰ／Ｓ変換器へ１６回に分けて、各回に６０個のデータをパラレルに転送するので、９６０個のデータをすべてシリアルに転送するよりも信号配線の数は増えるが高速に転送でき、９６０個のデータをすべてパラレルに転送するよりも、転送速度は遅くなるが信号配線の数を減らすことができる。
【０１０７】
以上のような構成によって、信号配線の数を減らす要求と転送速度を高速化する要求とが調和の取れた妥当な構成を実現できる。
【０１０８】
［第２の実施形態］
（Ｓ／Ｐ変換器）
図８は、本発明の第２の実施形態における、Ｓ／Ｐ変換器６ａと復号化器５内の第１のレジスタ８との間のデータの転送を説明するための図である。
【０１０９】
図８を参照して、Ｓ／Ｐ変換器６ａは、第１のスイッチＳＷＡと、第１の記憶部１１０とを含む。第１の記憶部１１０は、６４個のデュアルポートメモリＤＰＡ１〜ＤＰＡ６４を含む。
【０１１０】
各デュアルポートメモリＤＰＡ１〜ＤＰＡ６４は、３×１６ビットの容量を有し、３ビットのデータを６４個格納する。各デュアルポートメモリＤＰＡ１〜ＤＰＡ６４は、第１の信号配線Ｌ１〜Ｌ６４と１対１で接続する。
【０１１１】
まず、Ａ／Ｄ変換器４ｂからデュアルポートメモリＤＰＡ１〜ＤＰＡ６４へのデータの転送について説明する。
【０１１２】
第１のスイッチＳＷ１は、Ａ／Ｄ変換器４ｂから出力される各３ビットのシリアルデータを１個ずつ格納先を切り替える。すなわち、第１のスイッチＳＷＡは、Ａ／Ｄ変換器４ｂから出力される第１番目のデータをデュアルポートメモリＤＰＡ１の先頭位置に出力する。次に、第１のスイッチＳＷＡは、Ａ／Ｄ変換器４ｂから出力される第２番目のデータをデュアルポートメモリＤＰＡ２の先頭位置に出力する。第１のスイッチＳＷＡは、以下同様にして、Ａ／Ｄ変換器４ｂから出力される第６４番目のデータをデュアルポートメモリＤＰＡ６４の先頭位置に出力する。
【０１１３】
さらに、第１のスイッチＳＷＡは、Ａ／Ｄ変換器４ｂから出力される第６５番目のデータをデュアルポートメモリＤＰＡ１の先頭から第２番目の位置に出力する。次に、第１のスイッチＳＷＡは、Ａ／Ｄ変換器４ｂから出力される第６６番目のデータをデュアルポートメモリＤＰＡ２の先頭から第２番目の位置に出力する。第１のスイッチＳＷＡは、以下同様にして、Ａ／Ｄ変換器４ｂから出力される第１２８番目のデータをデュアルポートメモリＤＰＡ６４の先頭から第２番目の位置に出力する。
【０１１４】
以上の処理を繰り返すことによって、デュアルポートメモリＤＰＡ１には、先頭から順番に第１、第６５、・・・、第９６１番目のデータが格納される。デュアルポートメモリＤＰＡ２には、先頭から順番に第２、第６６、・・・、第９６２番目のデータが格納される。以下、同様に、デュアルポートメモリＤＰＡ６４には、先頭から順番に第６４、第１２８、・・・、第１０２４番目のデータが格納される。
【０１１５】
次に、デュアルポートメモリＤＰＡ１〜ＤＰＡ６４から第１のレジスタ８へのデータの転送について説明する。
【０１１６】
デュアルポートメモリＤＰＡ１〜ＤＰＡ６４から第１のレジスタ８へは、第１の信号配線Ｌ１〜Ｌ６４を通じて、１回に６４個のデータが転送される。
データの転送について説明する。
【０１１７】
第１回目には、各デュアルポートメモリＤＰＡ１〜ＤＰＡ６４の先頭位置に格納されているデータがパラレルで第１の信号配線Ｌ１〜Ｌ６４を通じて第１のレジスタ８に出力される。具体的には、デュアルポートメモリＤＰＡ１の先頭位置に格納されている第１番目のデータが第１の信号配線Ｌ１を通じて、第１のレジスタ８の第１番目の格納位置へ送られる。同時に、デュアルポートメモリＤＰＡ２の先頭位置に格納されている第２番目のデータが第１の信号配線Ｌ２を通じて、第１のレジスタ８の第２番目の格納位置へ送られる。以下、同様にして、同時に、デュアルポートメモリＤＰＡ６４の先頭位置に格納されている第６４番目のデータが第１の信号配線Ｌ６４を通じて、第１のレジスタ８の第６４番目の格納位置へ送られる。
【０１１８】
第２回目には、各デュアルポートメモリＤＰＡ１〜ＤＰＡ６４の先頭から第２番目の位置に格納されているデータがパラレルで第１の信号配線Ｌ１〜Ｌ６４を通じて第１のレジスタ８に出力される。具体的には、デュアルポートメモリＤＰＡ１の先頭から第２番目の位置に格納されている第６５番目のデータが第１の信号配線Ｌ１を通じて、第１のレジスタ８の第６５番目の格納位置へ送られる。同時に、デュアルポートメモリＤＰＡ２の先頭から第２番目の位置に格納されている第６６番目のデータが第１の信号配線Ｌ２を通じて、第１のレジスタ８の第６６番目の格納位置へ送られる。以下、同様にして、同時にデュアルポートメモリＤＰＡ６４の先頭から第２番目の位置に格納されている第１２８番目のデータが第１の信号配線Ｌ６４を通じて、第１のレジスタ８の第１２８番目の格納位置へ送られる。
【０１１９】
以下、同様にして、デュアルポートメモリＤＰＡ１〜ＤＰＡ６４に格納されている１０２４個のデータが、６４個ずつ１６回に分割して第１のレジスタ８に送られる。
【０１２０】
（Ｐ／Ｓ変換器）
図９は、本発明の第２の実施形態における、復号化器５内の第２のレジスタ９とＰ／Ｓ変換器７ａとの間のデータの転送を説明するための図である。
【０１２１】
図７を参照して、Ｐ／Ｓ変換器７ａは、第２の記憶部１２０と、第２のスイッチＳＷＢとを含む。第２の記憶部１２０は、６０個のデュアルポートメモリＤＰＢ１〜ＤＰＢ６０を含む。
【０１２２】
各デュアルポートメモリＤＰＢ１〜ＤＰＢ６０は、１×１６ビットの容量を有し、１ビットのデータを１６個格納する。各デュアルポートメモリＤＰＢ１〜ＤＰＢ６０は、第２の信号配線Ｒ１〜Ｒ６０と１対１で接続する。
【０１２３】
まず、第２のレジスタ９からデュアルポートメモリＤＰＢ１〜ＤＰＢ６０へのデータの転送について説明する。
【０１２４】
第２のレジスタ９からデュアルポートメモリＤＰＢ１〜ＤＰＢ６０へは、第２の信号配線Ｒ１〜Ｒ６０を通じて、１回に６０個のデータが転送される。
【０１２５】
第１回目には、第２のレジスタ９に格納されている第１番目のデータが第２の信号配線Ｒ１を通じてデュアルポートメモリＤＰＢ１の先頭の格納位置へ出力される。同時に、第２のレジスタ９に格納されている第２番目のデータが第２の信号配線Ｒ２を通じてデュアルポートメモリＤＰＢ２の先頭の格納位置へ出力される。以下、同様にして、同時に、第２のレジスタ９に格納されている第６０番目のデータが第２の信号配線Ｒ６０を通じてデュアルポートメモリＤＰＢ６０の先頭の格納位置へ出力される。
【０１２６】
第２回目には、第２のレジスタ９に格納されている第６１番目のデータが第２の信号配線Ｒ１を通じてデュアルポートメモリＤＰＢ１の先頭から第２番目の格納位置へ出力される。同時に、第２のレジスタ９に格納されている第６２番目のデータが第２の信号配線Ｒ２を通じてデュアルポートメモリＤＰＢ２の先頭から第２番目の格納位置へ出力される。以下、同様にして、同時に、第２のレジスタ９に格納されている第１２０番目のデータが第２の信号配線Ｒ６０を通じてデュアルポートメモリＤＰＢ６０の先頭から第２番目の格納位置へ出力される。
【０１２７】
以下、同様にして、第２のレジスタ９に格納されている９６０個のデータが、６０個ずつ１６回に分割してデュアルポートメモリＤＰＢ１〜ＤＰＢ６０に送られる。
【０１２８】
次に、デュアルポートメモリＤＰＢ１〜ＤＰＢ６０から外部へのデータの転送について説明する。
【０１２９】
第２のスイッチＳＷＢは、デュアルポートメモリＤＰＢ１〜ＤＰＢ６０のうちのいずれを出力するかを１個ごとに切り替える。すなわち、まず、第２のスイッチＳＷＢは、入力元をデュアルポートメモリＤＰＢ１に切り替えて、デュアルポートメモリＤＰＢ１の先頭位置に格納されている第１番目のデータを出力する。次に、第２のスイッチＳＷＢは、入力元をデュアルポートメモリＤＰＢ２に切り替えて、デュアルポートメモリＤＰＢ２の先頭位置に格納されている第２番目のデータを出力する。以下、同様にして、第２のスイッチＳＷＢは、入力元をデュアルポートメモリＤＰＢ６０に切り替えて、デュアルポートメモリＤＰＢ６０の先頭位置に格納されている第６０番目のデータを出力する。
【０１３０】
さらに、第２のスイッチＳＷＢは、入力元をデュアルポートメモリＤＰＢ１に切り替えて、デュアルポートメモリＤＰＢ１の先頭から第２番目の位置に格納されている第６１番目のデータを出力する。次に、第２のスイッチＳＷＢは、入力元をデュアルポートメモリＤＰＢ２に切り替えて、デュアルポートメモリＤＰＢ２の先頭から第２番目の位置に格納されている第６２番目のデータを出力する。以下、同様にして、第２のスイッチＳＷＢは、入力元をデュアルポートメモリＤＰＢ６０に切り替えて、デュアルポートメモリＤＰＢ６０の先頭から第２番目の位置に格納されている第１２０番目のデータを出力する
以上の処理を繰り返すことによって、デュアルポートメモリＤＰＢ１〜ＤＰＢ６０に格納されている第１〜第１０２４番目までのデータが順次シリアルに出力される。
【０１３１】
以上のように、本発明の実施形態でも、第１の実施形態と同様に、信号配線の数を減らす要求と転送速度を高速化する要求とが調和の取れた妥当な構成を実現できる。
【０１３２】
［第３の実施形態］
（Ｓ／Ｐ変換器）
図１０は、本発明の第３の実施形態における、Ｓ／Ｐ変換器６ｂと、復号化器５内の第１のレジスタ８との間のデータの転送を説明するための図である。
【０１３３】
図１０を参照して、Ｓ／Ｐ変換器６ｂは、第１の記憶部１３０を含む。第１の記憶部１３０は、６４個のデュアルポートメモリＤＰＣ１〜ＤＰＣ６４を含む。
【０１３４】
各デュアルポートメモリＤＰＣ１〜ＤＰＣ６４は、３×１０２４ビットの容量を有し、３ビットのデータを１０２４個格納する。各デュアルポートメモリＤＰＣ１〜ＤＰＣ６４において、指定されたアドレスからデータが読み出される。各デュアルポートメモリＤＰＣ１〜ＤＰＣ６４は、第１の信号配線Ｌ１〜Ｌ６４と１対１で接続する。
【０１３５】
まず、Ａ／Ｄ変換器４ｂからデュアルポートメモリＤＰＣ１〜ＤＰＣ６４へのデータの転送について説明する。
【０１３６】
まず、Ａ／Ｄ変換器４ｂから出力される第１番目のデータは、デュアルポートメモリＤＰＣ１〜ＤＰＣ６４の先頭位置に出力される。次に、Ａ／Ｄ変換器４ｂから出力される第２番目のデータは、デュアルポートメモリＤＰＣ１〜ＤＰＣ６４の先頭から第２番目の位置に出力される。以下同様にして、最後にＡ／Ｄ変換器４ｂから出力される第１０２４番目のデータは、デュアルポートメモリＤＰＣ１〜ＤＰＣ６４の先頭から第１０２４番目の位置に出力される。
【０１３７】
以上の結果、デュアルポートメモリＤＰＣ１〜ＤＰＣ６４には、先頭から順番に第１番目〜第１０２４番目のデータが重複して格納される。
【０１３８】
次に、デュアルポートメモリＤＰＣ１〜ＤＰＣ６４から第１のレジスタ８へのデータの転送について説明する。
【０１３９】
デュアルポートメモリＤＰＣ１〜ＤＰＣ６４から第１のレジスタ８へは、第１の信号配線Ｌ１〜Ｌ６４を通じて、１回に互いに異なる６４個のデータがパラレルに転送される。
【０１４０】
第１回目には、デュアルポートメモリＤＰＣ１の先頭位置がアドレス指定されて、そこに格納されている第１番目のデータが第１の信号配線Ｌ１を通じて、第１のレジスタ８の第１番目の格納位置へ送られる。同時に、デュアルポートメモリＤＰＣ２の先頭から第２番目の位置がアドレス指定されて、そこに格納されている第２番目のデータが第１の信号配線Ｌ２を通じて、第１のレジスタ８の第２番目の格納位置へ送られる。以下、同様にして、同時に、デュアルポートメモリＤＰＣ６４の先頭から第６４番目の位置がアドレス指定されて、そこに格納されている第６４番目のデータが第１の信号配線Ｌ６４を通じて、第１のレジスタ８の第６４番目の格納位置へ送られる。
【０１４１】
第２回目には、デュアルポートメモリＤＰＣ１の先頭から第６５番目の位置がアドレス指定されて、そこに格納されている第６５番目のデータが第１の信号配線Ｌ１を通じて、第１のレジスタ８の第６５番目の格納位置へ送られる。同時に、デュアルポートメモリＤＰＣ２の先頭から第６６番目の位置がアドレス指定されて、そこに格納されている第６６番目のデータが第１の信号配線Ｌ２を通じて、第１のレジスタ８の第６６番目の格納位置へ送られる。以下、同様にして、同時に、デュアルポートメモリＤＰＣ６４の先頭から第１２８番目の位置に格納されている第１２８番目の位置がアドレス指定されて、そこに格納されている第１２８番目のデータが第１の信号配線Ｌ６４を通じて、第１のレジスタ８の第１２８番目の格納位置へ送られる。
【０１４２】
以下、同様にして、デュアルポートメモリＤＰＣ１〜ＤＰＣ６４に格納されている互いに異なる１０２４個のデータが、６４個ずつ１６回に分割して第１のレジスタ８に送られる。
【０１４３】
以上のように、本発明の実施形態でも、第１の実施形態と同様に、信号配線の数を減らす要求と転送速度を高速化する要求とが調和の取れた妥当な構成を実現できる。また、第１のスイッチＳＷＡを不要とすることで、第１のスイッチＳＷＡの高速動作に関する技術的要件を回避することができる。
【０１４４】
（変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば以下の変形例を含む。
【０１４５】
（１）  信号配線の数と転送回数
本発明の実施形態では、Ｓ／Ｐ変換器と復号化器との間を６４本の第１の信号配線で接続した。そして、Ｓ／Ｐ変換器から復号化器へは、符号長１０２４に対応する１０２４個のデータを１６回に分けて、各回６４個のパラレルデータを転送することしたが、これに限定するものではない。たとえば、符号長がＮの場合に、第１の信号配線の数をＮの公約数Ｂ１とし、Ｎ／Ｂ１（回）に分けてデータを転送することとしてもよい。ここで、Ｂ１は２以上Ｎ未満の自然数である。このような第１の信号配線の数を符号長の公約数にすることになり、各回の処理内容が共通化され、処理アルゴリズムが簡易となる。
【０１４６】
あるいは、第１の信号配線の数をＮの公約数でない数とし、最後の回のデータ転送は、第１の信号配線の一部のみを用いて行なうこととしてもよい。
【０１４７】
同様に、本発明の実施形態では、復号化器とＰ／Ｓ変換器との間を６０本の第２の信号配線で接続した。そして、復号化器からＰ／Ｓ変換器へは、復号長９６０に対応する９６０個のデータを１６回に分けて、各回６０個のパラレルデータを転送することしたが、これに限定するものではない。たとえば、復号長がＫの場合に、第２の信号配線の数をＫの公約数Ｂ２とし、Ｋ／Ｂ２（回）に分けてデータを転送することとしてもよい。ここで、Ｂ２は２以上Ｋ未満の自然数である。このような第２の信号配線の数を復号長の公約数にすることになり、各回の処理内容が共通化され、処理アルゴリズムが簡易となる。
【０１４８】
あるいは、第２の信号配線の数をＫの公約数でない数とし、最後の回のデータ転送は、第２の信号配線の一部のみを用いて行なうこととしてもよい。
【０１４９】
（２）  第１の記憶部、第２の記憶部
本発明の第１および第２の実施形態では、第１の記憶部は、６４通りの出力先を切り替える第１のスイッチＳＷＡと、６４個の１入力１出力デュアルポートメモリＤＰＡ１〜ＤＰＡ６４を備えることしたが、これに限定するものではない。たとえば、３２通りの出力先を切り替える第３のスイッチＳＷＣと、３２個の２入力２出力のメモリＤＰＤ１〜ＤＰＤ３２を備えることしてもよい。
【０１５０】
また、本発明の第１および第２の実施形態では、第２の記憶部は、６０通りの出力先を切り替える第２のスイッチＳＷＢと、６０個の１入力１出力デュアルポートメモリＤＰＢ１〜ＤＰＢ６０を備えることしたが、これに限定するものではない。たとえば、３０通りの入力先を切り替える第４のスイッチＳＷＤと、３０個の２入力２出力のメモリＤＰＥ１〜ＤＰＥ３０を備えることしてもよい。
【０１５１】
（３）  尤度算出器
本発明の実施形態では、Ｓ／Ｐ変換器の後段にＮ個の尤度算出器を設けたが、これに限定するものではない。Ｓ／Ｐ変換器の前段に１個の尤度算出器を設けることとしてもよい。
【０１５２】
（４）  復号化器への各入力データおよび各出力データのビット数
本発明の実施形態では、復号化器へは、各々が３ビットのデータ（多値データ）を入力させ、復号化器からは、各々が１ビットのデータ（２値データ）を出力させることとしたが、これに限定するものではない。
【０１５３】
たとえば、復号器へ、各々が１ビットのデータ（２値データ）を入力される場合には、第１の信号配線の各々が１ビットのデータを転送することとすればよい。同様に、復号化器から、各々が３ビットのデータ（多値データ）を出力される場合には、第２の信号配線の各々が３ビットのデータを転送することとすればよい。
【０１５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１５５】
【図１】本発明の実施形態の誤り訂正復号装置を用いる通信システムの構成の一例を示す図である。
【図２】通信路が光ファイバの場合の変調器および復調器の出力データの対応関係を一覧にして示す図である。
【図３】本発明の実施形態の復号化器の構成を表わす図である。
【図４】図３における第ｍ行（ｍ＝１〜６）処理部の構成を示す図である。
【図５】本発明の実施形態の誤り訂正復号装置の動作手順を表わすフローチャートである。
【図６】本発明の第１の実施形態における、Ｓ／Ｐ変換器と復号化器内の第１のレジスタとの間のデータの転送を説明するための図である。
【図７】本発明の第１の実施形態における、復号化器内の第２のレジスタとＰ／Ｓ変換器との間のデータの転送を説明するための図である。
【図８】本発明の第２の実施形態における、Ｓ／Ｐ変換器と復号化器内の第１のレジスタとの間のデータの転送を説明するための図である。
【図９】本発明の第２の実施形態における、復号化器内の第２のレジスタとＰ／Ｓ変換器との間のデータの転送を説明するための図である。
【図１０】本発明の第３の実施形態における、Ｓ／Ｐ変換器と復号化器内の第１のレジスタとの間のデータの転送を説明するための図である。
【符号の説明】
【０１５６】
１  符号化器、２  変調器、３  通信路、４  復調器、４ａ  復調回路、４ｂ  Ａ／Ｄ変換器、５  復号化器、６，６ａ，６ｂ  Ｓ／Ｐ変換器、７，７ａ  Ｐ／Ｓ変換器、１５，１６，１７，２１，２２，２３，２９  加算器、１０−１〜１０−Ｎ  尤度算出器、１４  復号語生成部、２４  第１ブロック（β）記憶部、２５  第２ブロック（β）記憶部、２６  第３ブロック（β）記憶部、２７  第１ブロック（β＋λ）記憶部、３０  第２ブロック（β＋λ）記憶部、３３  第３ブロック（β＋λ）記憶部、２８−１  第１行処理部、２８−２  第２行処理部、２８−３  第３行処理部、２８−４  第４行処理部、２８−５  第５行処理部、２８−６  第６行処理部、２８−ｍ  第ｍ行処理部、３１  ＭＳＢ抽出部、３２  復号語決定部、３４  行処理部、３５  列処理部、３６  ビット分離部、３７  符号計算部、３８  絶対値計算部、３９  符号乗算部、１００  誤り訂正復号装置、１１０，１３０  第１の記憶部、１２０  第２の記憶部、ＤＰＡ１〜ＤＰＡ６４，ＤＰＢ１〜ＤＰＢ６０，ＤＰＣ１〜ＤＰＣ６４  デュアルポートメモリ、ＳＷＡ  第１のスイッチ、ＳＷＢ  第２のスイッチ、Ｌ１〜Ｌ６４  第１の信号配線、Ｒ１〜Ｒ６０  第２の信号配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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