(57)【要約】【課題】静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供する。【解決手段】アノード端子３００とカソード端子４００からなる一対の接続端子と、一対の接続端子間に接続されたユニポーラ動作する還流ダイオード１００と、一対の接続端子間に還流ダイオード１００と並列接続され、少なくともキャパシタ２１０と抵抗２２０を含む半導体スナバ回路２００と備え、半導体スナバ回路２００のキャパシタ２１０と抵抗２２０の値が可変である。【選択図】図１
2010205845.tif 000002
【特許請求の範囲】
【請求項１】
一対の接続端子と、
前記一対の接続端子間に接続されたユニポーラ動作する還流ダイオードと、
前記一対の接続端子間に前記還流ダイオードと並列接続され、少なくともキャパシタと抵抗を含む半導体スナバ回路と
を備え、前記半導体スナバ回路の前記キャパシタと前記抵抗の値が可変であることを特徴とする半導体装置。
【請求項２】
前記一対の接続端子の一方と接続可能な前記半導体スナバ回路の表面電極の面積が可変であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体スナバ回路が、前記一対の接続端子の一方と接続可能な複数の表面電極を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数の表面電極のうち２個以上を接続するように、前記複数の表面電極上に配置された結合表面電極を更に備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記キャパシタが前記表面電極に沿って配置された膜厚の異なる複数の誘電領域を含み、前記複数の表面電極が前記複数の誘電領域の上方にそれぞれ配置されていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記キャパシタが前記表面電極に沿って配置された互いに誘電率の異なる誘電体からなる複数の誘電領域を含み、前記複数の表面電極が前記複数の誘電領域の上方にそれぞれ配置されていることを特徴とする請求項３乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記抵抗が前記表面電極に沿って配置された膜厚の異なる複数の基板領域を含み、前記複数の表面電極が前記複数の基板領域の上方にそれぞれ配置されていることを特徴とする請求項３乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記抵抗が前記表面電極に沿って配置された抵抗率の異なる複数の基板領域を含み、前記複数の表面電極が前記複数の基板領域の上方にそれぞれ配置されていることを特徴とする請求項３乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記複数の基板領域上に前記複数の基板領域と異なる導電型の半導体領域が配置され、前記複数の表面電極が前記半導体領域の上方にそれぞれ配置され、前記キャパシタが、前記複数の基板領域と前記半導体領域間に形成される空乏層による容量を含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記キャパシタが、前記複数の基板領域と前記複数の表面電極間に形成される空乏層による容量を含むことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記還流ダイオードに並列接続されたスイッチング素子を更に備えることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記半導体スナバ回路が、前記還流ダイオードと同一チップ上に配置されていることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記半導体スナバ回路が、前記スイッチング素子と同一チップ上に配置されていることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記スナバ回路が、キャパシタと抵抗とを直列接続した構成であることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
請求項１乃至１４のいずれか１項に記載の半導体装置を備えることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、還流ダイオードを有する半導体装置及び電力変換装置に関する。
【背景技術】
【０００２】
逆バイアス時に発生する還流ダイオードの発振現象（リンギング）を抑制するために、所定の容量値のキャパシタを還流ダイオードと並列に接続する半導体装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８１４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記に提案された半導体装置によって振動現象における振幅の大きさを抑制できるが、振動現象の収束時間を短縮することはできない。このため、還流ダイオードの振動現象によって電圧・電流に生じるノイズが与える周辺回路への悪影響を抑制することができない。また、スナバ回路の容量値や抵抗値が固定であるため、スナバ回路と並列に接続される還流ダイオードの仕様に応じて、静電容量や抵抗の値が異なる複数のスナバ回路を用意する必要がある。
【０００５】
上記課題を鑑み、本発明の目的は、静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明は、一対の接続端子と、一対の接続端子間に接続されたユニポーラ動作する還流ダイオードと、一対の接続端子間に還流ダイオードと並列接続され、少なくともキャパシタと抵抗を含む半導体スナバ回路とを備え、半導体スナバ回路のキャパシタと抵抗の値が可変である。
【発明の効果】
【０００７】
本発明によれば、半導体スナバ回路の静電容量と抵抗の値が可変であるので、静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な回路図である。
【図２】本発明の第１の実施形態に係る半導体装置の実装形態例を示す模式図である。
【図３】本発明の第１の実施形態に係る半導体装置の他の構成を示す模式的な回路図である。
【図４】本発明の第１の実施形態に係る還流ダイオードの構成を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体スナバ回路の構成を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置を用いた電力変換装置の回路図である。
【図８】本発明の第１の実施形態に係る半導体装置を用いた他の電力変換装置の回路図である。
【図９】本発明の第１の実施形態に係る半導体装置の他の実装形態例を示す模式図である。
【図１０】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図１１】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図１２】本発明の第１の実施形態に係る半導体スナバ回路の結合表面電極の構成例を示す上面図である。
【図１３】本発明の第１の実施形態に係る半導体スナバ回路の結合表面電極の他の構成例を示す上面図である。
【図１４】本発明の第１の実施形態に係る半導体スナバ回路の結合表面電極を形成する方法例を示す模式図である。
【図１５】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図１６】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図１７】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図１８】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図１９】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図２０】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図２１】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図２２】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図２３】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図２４】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図２５】本発明の第１の実施形態に係る半導体スナバ回路の他の構成を示す断面図である。
【図２６】振動現象の減衰波形のシミュレーション結果を示すグラフである。
【図２７】静電容量比と振動現象収束時間比及び過渡損失の増加代との関係を示すグラフである。
【図２８】本発明の第２の実施形態に係る半導体装置の構成を示す模式的な回路図である。
【図２９】本発明の第２の実施形態に係る半導体装置の実装形態の例を示す模式図である。
【図３０】本発明の第２の実施形態に係るスイッチング素子の構造を示す断面図である。
【図３１】本発明の第２の実施形態に係る半導体装置を用いた電力変換装置の回路図である。
【図３２】本発明の第２の実施形態に係る半導体装置を用いた他の電力変換装置の回路図である。
【図３３】本発明の第３の実施形態に係る還流ダイオードの構成を示す断面図である。
【図３４】本発明の第３の実施形態に係るスイッチング素子の構成を示す断面図である。
【図３５】本発明の第３の実施形態に係るスイッチング素子の他の構成を示す断面図である。
【図３６】本発明の第３の実施形態に係るスイッチング素子の他の構成を示す断面図である。
【図３７】本発明の第３の実施形態に係る還流ダイオードの他の構成を示す断面図である。
【図３８】本発明の第４の実施形態に係る半導体装置の実装形態の例を示す模式図である。
【図３９】本発明の第４の実施形態に係る半導体チップの構成を示す断面図である。
【図４０】本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。
【図４１】本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。
【図４２】本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。
【図４３】本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。
【図４４】本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。
【図４５】本発明の第４の実施形態に係る半導体チップの他の構成を示す断面図である。
【図４６】本発明の第５の実施形態に係る半導体装置の実装形態の例を示す模式図である。
【図４７】本発明の第５の実施形態に係る半導体チップの構成を示す断面図である。
【図４８】本発明の第５の実施形態に係る半導体チップの他の構成を示す断面図である。
【図４９】本発明の第５の実施形態に係る半導体チップの他の構成を示す断面図である。
【図５０】本発明の第５の実施形態に係る半導体チップの他の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の第１乃至第５の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
又、以下に示す第１乃至第５の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１０は、図１に示すように、アノード端子３００とカソード端子４００からなる一対の接続端子と、アノード端子３００とカソード端子４００間に接続されたユニポーラ動作する還流ダイオード１００と、アノード端子３００とカソード端子４００間に還流ダイオード１００と並列接続され、少なくともキャパシタ２１０と抵抗２２０を含む半導体スナバ回路２００を備える半導体装置１０である。後述するように、半導体スナバ回路２００のキャパシタ２１０と抵抗２２０の値は可変である。
【００１２】
なお、還流ダイオード１００は、例えば、ＰＮ接合ダイオードの構造であっても、導通時にＰ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、このようなユニポーラ動作と同等の特性を有するダイオードについても、本発明で説明されるユニポーラ動作するダイオードに含まれるものとする。
【００１３】
第１の実施形態では、一例として、還流ダイオード１００と半導体スナバ回路２００を異なる半導体チップとして形成した場合について説明する。なお、還流ダイオード１００はユニポーラ動作と同等の動作をする還流ダイオードを含む。
【００１４】
図１では、半導体スナバ回路２００をキャパシタ２１０と抵抗２２０とを直列接続したいわゆるＲＣスナバ回路として構成した例を示しているが、キャパシタ２１０と抵抗２２０は少なくとも直列接続していれば、複数の部分に分割されて形成されていてもよいし、例えば交互に形成されていてもよい。
【００１５】
図２は、還流ダイオード１００（例えば炭化珪素ショットキーバリアダイオード）と半導体スナバ回路２００（例えばシリコン半導体ＲＣスナバ回路）からなる半導体装置１０の具体的な実装形態の例である。図２では、半導体装置１０が実装される半導体パッケージの一例として、絶縁基板５００上に、例えば銅やアルミニウム等の金属材料からなるアノード側の金属膜３１０とカソード側の金属膜４１０が形成されたセラミック基板を用いた場合を示している。絶縁基板５００は、例えばセラミック等で形成された絶縁性を有する基板であり、且つ支持体としての機能を有する。
【００１６】
上記セラミック基板上に、還流ダイオード１００の配置された半導体チップ（図中、符号１００で示す。）と半導体スナバ回路２００が配置された半導体チップ（図中、符号２００で示す。）が配置される。ここで、還流ダイオード１００のカソード端子と半導体スナバ回路２００のカソード端子４００に接続する端子が、例えば半田やろう材等の接合材料を介して、金属膜４１０に接して配置される。そして、還流ダイオード１００のアノード端子と半導体スナバ回路２００のアノード端子３００に接続する表面電極１３は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線３２０、３３０を介して、金属膜３１０に接続される。図２に示しように、金属膜４１０はカソード端子４００に接続し、金属膜３１０はアノード端子３００に接続している。
【００１７】
図２に示した半導体装置１０の実装形態例では、アノード端子３００に接続可能な表面電極１３が半導体スナバ回路２００にあらかじめ３個形成され、そのうち２個の表面電極１３が金属配線３３０を介して金属膜３１０に接続されている例を示している。ただし、表面電極１３の個数は複数であればよく、そのうちの少なくとも１個が金属膜３１０に接続されていればよい。
【００１８】
なお、図１では、還流ダイオード１００のアノード端子が接続するアノード端子３００にキャパシタ２１０が接続され、還流ダイオード１００のカソード端子が接続するカソード端子４００に抵抗２２０が接続する例を示しているが、図３に示すように、アノード端子３００に抵抗２２０が接続し、カソード端子４００にキャパシタ２１０が接続してもよい。
【００１９】
第１の実施形態では、半導体スナバ回路２００が、例えばシリコンを半導体基体材料とし、且つ、アノード端子３００に接続する電極とカソード端子４００に接続する電極とが互いに対面するように形成された、いわゆる縦型の半導体チップである場合について説明する。また、還流ダイオード１００が、例えば炭化珪素を半導体基体材料としたショットキーバリアダイオードの場合について説明する。このショットキーバリアダイオードについても、アノード端子３００に接続する電極とカソード端子４００に接続する電極とが互いに対面するように形成された、いわゆる縦型のショットキーバリアダイオードを一例として説明する。
【００２０】
図４及び図５に、還流ダイオード１００及び半導体スナバ回路２００を構成する半導体チップの断面構造図の一例をそれぞれ示す。
【００２１】
図４に示すように、還流ダイオード１００は、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域１上にＮ-型のドリフト領域２が形成された基板材料で構成されている。基板領域１には、例えば抵抗率が数ｍΩｃｍ〜数十ｍΩｃｍ、厚さが数十μｍ〜数百μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが上記範囲外となってもよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り小さいことが好ましい。ドリフト領域２は、例えばＮ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが０．１μｍ〜数十μｍである。なお、ドリフト領域２についても、素子構造や所要の耐圧により、不純物密度や厚みが上記範囲外となってもよい。
【００２２】
第１の実施形態では、例えば不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのドリフト領域２を採用した場合を説明する。ただし、耐圧は６００Ｖクラスに限定されるものではない。なお、第１の実施形態では、半導体基体が基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさが上記の一例によらない基板領域１のみで形成された基板を使用してもよいし、多層の基板を使用してもよい。また、第１の実施形態においては、基板材料が炭化珪素材料である例を示すが、シリコン等の他の半導体材料であってもよい。
【００２３】
図４に示すように、ドリフト領域２の基板領域１との接合面に対向する主面上に表面電極３が形成され、表面電極３に対向し、且つ基板領域１と接して裏面電極４が形成されている。表面電極３は、ドリフト領域２との間でショットキー障壁を形成する金属材料を少なくとも含む単層若しくは多層の金属材料から構成されている。ショットキー障壁を形成する金属材料は、例えば、チタン、ニッケル、モリブデン、金、白金等である。また、表面電極３はアノード端子３００として外部電極と接続するため、表面電極３の最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いた多層構造としてもよい。一方、裏面電極４は、基板領域１とオーミック接続する電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４はカソード端子４００として外部電極と接続する。このように、図４に示す還流ダイオード１００は、表面電極３がアノード端子、裏面電極４がカソード端子であるダイオードとして機能する。
【００２４】
図５は、半導体スナバ回路２００の断面構造図の一例である。例えばシリコンのＮ-型である基板領域１１上に、例えばシリコン酸化膜等の誘電材料からなる誘電領域１２が形成されている。図５に示した構成では、基板領域１１は抵抗２２０として機能し、誘電領域１２はキャパシタ２１０として機能する。抵抗２２０に必要な抵抗値の大きさに応じて、基板領域１１の抵抗率や厚みを設定する。例えば抵抗率が数ｍΩｃｍ〜数百Ωｃｍ、厚さが数十〜数百μｍ程度の基板を用いる。少なくとも還流ダイオード１００に含まれる抵抗値よりも大きくなるように、例えば、抵抗率が１００Ωｃｍで厚さが３００μｍの基板を用いる。なお、図５では、基板領域１１が単一の抵抗率を有するように形成された場合を例示しているが、基板領域１１が抵抗率の異なる複数の部分から構成されていてもよい。また、図５では基板領域１１の導電型をＮ型としているが、Ｐ型でももちろんよい。
【００２５】
キャパシタ２１０に必要な耐圧及び必要な静電容量の大きさに応じて、誘電領域１２の厚みや面積が決定される。耐圧については、誘電領域１２の破壊防止のため、還流ダイオード１００よりも高いことが好ましい。また、静電容量については、還流ダイオード１００の遮断状態時（高電圧印加時）に生じる空乏層の静電容量に対して、１００分の１程度〜１００倍ぐらいの範囲で選ぶことができる。十分なスナバ機能を発揮し、且つ損失の増加を極力抑えるために必要なチップ面積を考慮すると、後述する計算結果で示すように、概ね１０分の１程度〜１０倍程度であることが好ましい。
【００２６】
第１の実施形態においては、例えば還流ダイオード１００よりも耐圧が高くなるように誘電領域１２の厚みは例えば１μｍとし、キャパシタ２１０の静電容量が還流ダイオード１００の遮断状態時に形成される空乏層容量と同程度である場合について説明する。なお、誘電領域１２は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつキャパシタ２１０として機能する誘電材料であればどのような材料でもよいが、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。
【００２７】
このような材料を用いた場合には、誘電領域１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。例えば、一般的なシリコン酸化膜の物性値を、絶縁破壊電界が１×１０９Ｖ／ｍ、比誘電率が３．９とした場合、シリン酸化膜の厚みが１μｍの場合に１ｃｍ２当たりの静電容量は約３．４ｎＦ程度である。これに対して、シリコン酸化膜の代わりに窒化シリコン（Ｓｉ3Ｎ４）膜を用いた場合、絶縁破壊電界が１×１０９Ｖ／ｍ、比誘電率が７．５とすると、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４膜を用いた場合の１ｃｍ２当たりの静電容量は６．６ｎＦ程度である。
【００２８】
上記のように、誘電領域１２にＳｉ3Ｎ４膜を用いた場合は、シリコン酸化膜を用いた場合に比べて静電容量が約２倍程度大きくなり、誘電領域１２の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウェハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と比較するとＳｉ３Ｎ４膜の値は２倍程度である。更に、誘電領域１２の材料がＢａＴｉＯ３のような強誘電体であれば、この値がシリコン酸化膜の約１３倍となり、誘電領域１２の面積をより小さくできる。また、誘電領域１２は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いてもよい。例えば、図６に示すようにＳｉ３Ｎ４膜をシリコン酸化膜で挟んだＯＮＯ構造では、Ｓｉ３Ｎ４膜でのリーク電流をシリコン酸化膜により最小限にすることができる。
【００２９】
第１の実施形態においては、後述するように、還流ダイオード１００に例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、静電容量が小さく小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ回路２００を並列接続することで、容易に且つ効果的に振動現象を抑制できる。即ち、バイポーラ動作するダイオードの振動低減用にスナバ回路として従来から用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗等の外付けのディスクリート部品を配線する手法を用いる必要がない。また、効果的にスナバ機能を発揮する設計式として、キャパシタ２１０の静電容量値をＣ、抵抗２２０の抵抗値をＲ、振動現象の周波数をｆとして、Ｃ＝１／（２πｆＲ）の関係式が一般的に知られている。第１の実施形態においては、上記の関係式を満たすように、小静電容量の半導体スナバ回路２００を用いてキャパシタ２１０と抵抗２２０を容易に設定することができる。
【００３０】
図５及び図６に示すように、誘電領域１２上に複数の表面電極１３が形成され、表面電極１３に対向し、且つ基板領域１１と接して裏面電極１４が形成されている。表面電極１３は、アノード端子３００として外部電極と接続するため例えば金属材料で形成されており、最表面にアルミニウム、銅、金、ニッケル、銀等の金属材料を用いた単層構造若しくは多層構造である。同様に、裏面電極１４についても、カソード端子４００として外部電極と接続するため例えば金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀等の金属材料を用いた単層構造若しくは多層構造である。このように、図５及び図６に示す半導体スナバ回路２００は、表面電極１３が図４に示す還流ダイオード１００のアノード端子に接続し、裏面電極１４が図４に示す還流ダイオード１００のカソード端子に接続して、半導体ＲＣスナバ回路として機能する。
【００３１】
半導体スナバ回路２００には、複数の表面電極１３があらかじめ形成してあり、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０の静電容量値及び抵抗２２０の抵抗値に応じて、配線工程の段階でアノード端子３００に接続する表面電極１３の個数を決定する。図５及び図６においては、３個形成した表面電極１３のうち、中央と右側の２個をアノード端子３００に接続した場合を示している。
【００３２】
上記のように、アノード端子３００に接続可能な表面電極１３を複数備える構成にすることによって、１種類の半導体スナバ回路２００の配置された半導体チップ（スナバチップ）を用いて、静電容量値や抵抗値が可変である半導体スナバ回路２００を実現できる。つまり、１種類のスナバチップによって、種々の特性の還流ダイオード１００に適応可能な半導体スナバ回路２００を提供することができる。また、複数の表面電極１３を備える構成にすることによって、半導体スナバ回路２００を製造するためのマスクやプロセスの一部を、静電容量値や抵抗値の異なる半導体スナバ回路２００で共通化することができ、製造コストの削減が可能になる。また、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【００３３】
次に、第１の実施形態に係る半導体装置１０の動作について説明する。半導体装置１０は、例えば図７や図８に示す電力エネルギーの変換手段の１つとして一般的に使用されるコンバータ（図７）やインバータ（図８）等の電力変換装置において、例えば４００Ｖの電源電圧（+Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する受動素子として使用される。半導体装置１０の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと変化する。電力変換装置においては、電流を還流する受動素子に対しても、スイッチング素子と同様に、低損失で且つ誤動作等が起こりにくい安定動作が求められる。第１の実施形態においては、図７のコンバータ回路を一例として動作を説明する。なお、図７中のスイッチング素子Ｓは、例えばＩＧＢＴで構成されている。
【００３４】
スイッチング素子Ｓがオンし、スイッチング素子Ｓに電流が流れている状態においては、受動素子である半導体装置１０は逆バイアス状態となり遮断状態になる。図４に示した還流ダイオード１００（ここでは、ショットキーバリアダイオード）では、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加されるため、表面電極３とのショットキー接合部から伸びた空乏層がドリフト領域２中に生じて、遮断状態が維持される。また、図５に示した半導体スナバ回路２００では、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になっており、遮断状態を維持する。このように、遮断状態においては、受動素子がショットキーバリアダイオードのみで構成されている場合と同様に動作する。
【００３５】
次に、スイッチング素子Ｓがオフすると、スイッチング素子Ｓがオフ状態に移行するのに連動して、半導体装置１０は順バイアス状態となって導通状態に移行する。図４に示した還流ダイオード１００のドリフト領域２中に広がっていた空乏層は後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、裏面電極４側からドリフト領域２中に供給される電子による電子電流のみでほぼ構成されており、ユニポーラ動作をする。また、図５に示した半導体スナバ回路２００においては、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷が放電され、過渡電流が流れる。
【００３６】
しかしながら第１の実施形態に係る半導体装置１０では、誘電領域１２の静電容量が、還流ダイオード１００の遮断時に形成される空乏容量と同程度であって非常に小さい。このため、放電によって流れる過渡電流の大きさは、半導体スナバ回路２００と並列接続する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路２００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態となり定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。
【００３７】
還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されている場合、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗をより低く形成することができ、導通損失を低減することができる。このように、第１の実施形態では、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている場合と同様の効果を奏する。
【００３８】
次に、スイッチング素子Ｓがターンオンすると、スイッチング素子Ｓがオン状態に移行するのに連動して、半導体装置１０は逆バイアス状態となり遮断状態に移行する。ショットキーバリアダイオードである還流ダイオード１００において、裏面電極４側からドリフト領域２中に供給されていた電子による電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中に表面電極３とのショットキー接合部から伸びた空乏層が広がり、還流ダイオード１００は遮断状態に移行する。
【００３９】
導通状態から遮断状態に移行する際に、還流ダイオード１００の内部に蓄積されていた過剰キャリアが消滅する過程において過渡的に発生する電流が逆回復電流である。この逆回復電流は、半導体装置１０及びスイッチング素子Ｓに過渡電流として流れ、半導体装置１０及びスイッチング素子Ｓそれぞれにおいて損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオード１００に発生する逆回復電流は極力小さいほうがよい。
【００４０】
還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成した場合、一般的なシリコンで形成されたＰＮ接合ダイオードに比べると、この逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【００４１】
この逆回復損失の違いは、以下のように両者の遮断・導通のメカニズムの違いで説明することができる。
【００４２】
一般的なシリコンで形成されたＰＮ接合ダイオードは、順バイアス導通時に少数キャリア注入によるドリフト領域の伝導度変調効果がある。このため、導通損失を極力低減しつつ耐圧を確保するために、ドリフト領域の厚みを小さく、且つ不純物濃度を低く形成するのが一般的である。そして、例えば耐圧が６００ＶクラスのＰＮ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度を１０14ｃｍ-3程度とした場合は、厚みが５０μｍ程度で比較的ドリフト領域の厚い基板を使用する必要がある。導通時には、バイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数百Ａ／ｃｍ2程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台になる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
【００４３】
一方、ショットキーバリアダイオードでは、導通時に流れる電流が多数キャリアである電子のみで構成される。このため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアのみの量である。つまり、例えば耐圧を６００Ｖクラスとして不純物密度が１０16ｃｍ-3、厚みが５μｍのドリフト領域が全域空乏化した場合にも、上記ＰＮ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となり、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、還流ダイオード１００をユニポーラ動作する素子で形成することにより、逆回復電流は大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている場合と同様の効果を奏する。
【００４４】
更に、第１の実施形態に係る半導体装置１０は、受動素子がショットキーバリアダイオードのみで構成されている場合には本質的に解決できなかった、受動素子がユニポーラ動作する場合に生じる逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
【００４５】
この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、逆回復動作時に還流ダイオードに生じる逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）との相互作用によってサージ電圧が生じ、このサージ電圧の発生を起点として生じることが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作等を引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、更には振動している電流をいち早く減衰し振動を収束させる機構が必要となる。
【００４６】
しかしながら、ユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間ｔをほとんど制御できない。このため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる。
【００４７】
１つの理由は、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアが、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、且つ、少数キャリアがほとんど存在しないため、ＰＮ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合に、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生する。つまり、過渡損失の低減と振動現象の抑制にはトレードオフの関係がある。
【００４８】
他の１つの理由は、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、ショットキーバリアダイオード内部の抵抗はドリフト領域の厚み及び不純物濃度に準じた抵抗で変わらない点である。上述したように、ＰＮ接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域が高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。これに対して、ショットキーバリアダイオードは、それ自体の抵抗成分は導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。更に、半導体材料として炭化珪素等のワイドギャップ半導体を用いることにより、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすい。このため、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係がある。
【００４９】
これに対して、第１の実施形態に係る半導体装置１０においては、還流ダイオード１００と半導体スナバ回路２００を並列接続する簡便な構成により、過渡損失及び導通損失を低減しつつ、振動現象を抑制することができる。
【００５０】
即ち、半導体装置１０においては、還流ダイオード１００において順バイアス電流が減少してゼロになると、逆バイアス電圧による空乏層がドリフト領域２中に形成され、過剰キャリアで構成される逆回復電流が流れ始める。この逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ回路２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、半導体スナバ回路２００中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の大きさと基板領域１１の抵抗成分の大きさで決まり、自由に設計することができる。この並列接続された半導体スナバ回路２００の効果は３つある。
【００５１】
第１の効果は、半導体スナバ回路２００は電圧の過渡変動がないと動作しないため、スイッチング素子Ｓのスイッチング速度には影響を与えず、スイッチング速度に依存する損失を従来と同様に低く抑えることができる点である。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。第２の効果は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ回路２００のキャパシタ成分及び抵抗成分が作用し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できる点である。第３の効果は、半導体スナバ回路２００に流れた電流が基板領域１１の抵抗成分により電力消費されるため、寄生インダクタンスＬｓで生じたエネルギーが吸収され、振動現象が素早く収束される点である。
【００５２】
このように、第１の実施形態に係る半導体装置１０は、還流ダイオード１００が有する過渡損失及び導通損失を低減する性能を有すると同時に、半導体スナバ回路２００を用いることでユニポーラ動作に本質的な振動現象を解消できる。
ＲＣスナバ構成は一般的に知られた回路であるが、スナバ回路を半導体基体上に形成した半導体スナバ回路２００は、ユニポーラ動作若しくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。
【００５３】
従来、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるＰＮ接合ダイオードについては、電力容量の制限で半導体チップ上にスナバ回路を形成することは事実上困難であり、このため、ディスクリート部品であるフィルムコンデンサ等からなるキャパシタとメタルクラッド抵抗等からなる抵抗を、電力変換装置の半導体パッケージの内側若しくは外側のメイン電流が流れる経路に配置する必要があった。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、還流ダイオードに流れる逆回復電流と同程度の過渡電流が流れる静電容量を持つキャパシタが必要であること、及び、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。
【００５４】
上述したように、ＰＮ接合ダイオードは、還流する電流の大きさによって逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて１００倍の逆回復電流が発生する。還流ダイオードに流れる電流密度が更に大きくなったり、耐圧クラスが大きくなったりするほど、導通時に注入される過剰キャリアは増大し、逆回復電流も大きくなる。そのため、還流ダイオードがＰＮ接合ダイオードである場合、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、ユニポーラ動作する還流ダイオードと比べて単純に計算してキャパシタの面積を１００倍にする必要がある。また、抵抗に関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果として１００倍のチップサイズが必要となる。このため、電力変換装置におけるスナバ回路を半導体チップで形成することは事実上困難であった。
【００５５】
第１の実施形態では、還流ダイオード１００に流れる過渡電流が、高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を静電容量の小さい半導体スナバ回路２００で形成する点が従来技術と異なる。更に、第１の実施形態で説明した構成により、過渡損失と導通損失を低減する機能と振動現象を抑制する機能の点で、従来技術にはない以下の新たな効果を奏する。
【００５６】
１つの効果は、ユニポーラ動作をする還流ダイオード１００に所定の静電容量値及び抵抗値をもつ半導体スナバ回路２００を並列接続すると、その還流ダイオード１００が動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されている。このため、還流動作時に流れていた電流の大きさによらず、毎回ほぼ一定の逆回復電流が流れる。また同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、且つ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
【００５７】
他の１つの効果は、スナバ回路を半導体スナバ回路２００で形成することで、図２に示すように還流ダイオード１００の直近に低インダクタンスで半導体スナバ回路２００を実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、還流ダイオード１００に半導体スナバ回路２００を並列接続する際に生じる寄生インダクタンスが小さいほど、半導体スナバ回路２００に過渡電流が流れやすく、このため還流ダイオード１００に流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなること、及び、半導体スナバ回路２００中のキャパシタ２１０に印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さくなり、キャパシタ２１０の耐圧範囲でスイッチング時間を速くできることによる。このことから、第１の実施形態においては、ディスクリート部品のキャパシタや抵抗を用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度を適切に緩和し振動現象を抑制することができる。
【００５８】
また、半導体スナバ回路２００を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えばディスクリート部品のキャパシタと抵抗を用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらディスクリート部品を経由して還流ダイオード１００に戻る経路を通る。その際に抵抗により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ回路２００で形成した場合には、還流ダイオード１００の直近に半導体スナバ回路２００を実装することにより、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【００５９】
更に、スナバ回路を半導体スナバ回路２００で形成することにより、還流ダイオード１００と同様の実装工程を用いて電力変換装置を構成することができる。このため、簡便で且つ容易に振動現象を抑制きるとともに、ディスクリート部品を使用したスナバ回路に比べて必要な体積も大幅に低減できる。
【００６０】
また、半導体スナバ回路２００の抵抗成分を半導体基体で形成し図２に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が可能である。
【００６１】
所定の耐圧を得る場合に、還流ダイオード１００にワイドバンドギャップ半導体素子を採用して空乏層の厚みを小さくするほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できる。その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、且つ振動エネルギーが消費されないため、振動現象がより顕著になる。例えば、還流ダイオード１００としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物濃度や厚みの制限により、炭化珪素材料に比べて還流ダイオード１００自体に大きな抵抗成分を有し、還流ダイオード１００自体で振動エネルギーを消費し減衰しやすい。一方、還流ダイオード１００を炭化珪素等のワイドバンドギャップ半導体で構成することにより、より顕著に導通損失の低減と振動現象の緩和を両立することができる。つまり、第１の実施形態で一例としてあげたように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。
【００６２】
なお、還流ダイオード１００の半導体材料を炭化珪素とする場合以外でも、還流ダイオード１００に窒化ガリウムやダイヤモンド等のワイドギャップ半導体を用いても同様の効果を得ることができる。
【００６３】
また、実装形態の一例として図２に示したセラミック基板を用いた半導体パッケージ以外にも、例えば図９に示すように、モールド樹脂５１０で覆われた金属基材４２０を支持基材及びカソード端子とし、アノード端子３００とカソード端子４００を有する所謂モールドパッケージ型の実装形態を用いてもよいし、他の実装形態を用いてもよい。図９に示した例では、半導体スナバ回路２００に表面電極１３があらかじめ３個形成されており、そのうち２個が金属配線３３０を介してアノード側の金属膜３４０に接続されている。
【００６４】
第１の実施形態においては、還流ダイオード１００と半導体スナバ回路２００がそれぞれ１チップずつの場合を示しているが、還流ダイオード１００と半導体スナバ回路２００の一方若しくは両方が複数のチップで構成されていてもよい。また、図２及び図９では、カソード端子側の裏面電極４や裏面電極１４を半田等により実装し、アノード端子側は金属配線３２０、３３０で配線する例を示したが、カソード端子及びアノード端子の両方を半田等により実装する方式としてもよい。カソード端子及びアノード端子の両方を半田等により実装することで冷却性能が向上する。このため、還流ダイオード１００の放熱性及び半導体スナバ回路２００の抵抗２２０の放熱性が増し、より高密度に実装することができる。
【００６５】
以上では、半導体スナバ回路２００の構造の一例として図５を参照して説明したが、図１０〜図２１に示す構成の半導体スナバ回路２００を用いることもできる。
【００６６】
図１０に示した構成例では、面積が互いに異なる複数の表面電極１３があらかじめ形成してあり、配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて、アノード端子３００に接続する表面電極１３の個数及び場所が決定される。図１０に示した構成例は、３個形成した表面電極１３のうち、図面の左側と右側の２個がアノード端子３００に接続された場合を示している。図１０に示した構成にすることにより、図４に示した構成例に比べて、アノード端子３００に接続される表面電極１３の総面積を細かく設定できる。その他の構成に関しては、図５に示した構成例と同様であるので説明を省略する。
【００６７】
図１１に示した構成例では、複数の表面電極１３があらかじめ形成してあり、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて、複数の表面電極１３の少なくともいくつかを表面電極１３上に配置された結合表面電極１００１により接続する。結合表面電極１００１はアノード端子３００に接続される。図１１は、３個形成した表面電極１３のうち、中央と右側の２個を結合表面電極１００１で接続した場合について示す。図１１に示した構成にすることにより、表面電極１３間の領域もキャパシタ２１０の一部として利用することができるため、アノード端子３００に接続される表面電極１３と結合表面電極１００１の総面積を細かく設定することができる。  その他の構成に関しては、図５に示した構成例と同様であるので説明を省略する。
【００６８】
図１２は半導体スナバ回路２００の上面図であり、結合表面電極１００１の構成例を示している。図１２に示した例では、表面電極１３が縦３×横３の合計９個形成され、そのうちの８個が結合表面電極１００１によって接続されている。図１２に示した構成例は、例えば、半導体スナバ回路２００上の全面に結合表面電極１００１とフォトレジスト膜を形成し、フォトリソグラフィ技術を用いて所望の形状にパターニングしたフォトレジスト膜をマスク材とするエッチングによって、結合表面電極１００１をパターニングして得られる。したがって、フォトレジスト膜のマスクパターンを変更するだけで、キャパシタ２１０と抵抗２２０の値を所定の範囲内で任意に設定することができる。
【００６９】
図１３は半導体スナバ回路２００の上面図であり、結合表面電極１００１の他の形成例を示している。図１３に示した例では、図１２と同様に表面電極１３が縦３×横３の合計９個形成され、そのうちの８個の表面電極１３が３個の結合表面電極１００１によって接続されている。図１２との違いは、同一形状の複数の結合表面電極１００１を使って、表面電極１３間を接続している点である。図１３に示した構成例では、フォトレジスト膜のマスクパターンを１つ用意しておけば、ステッパ等の露光装置の露光プログラムを変更するだけで、接続する表面電極１３の個数を任意に選択できる。このため、図１２に示した構成例に比べて、マスクコストを増大させることなく汎用性を向上させることができる。
【００７０】
図１４は、結合表面電極１００１を形成する他の方法を示している。図１４では、結合表面電極１００１を成膜する際に、蒸着用メタルマスク１００２を用いて、結合表面電極１００１をパターニングしている。このような工程を用いることにより、フォトリソグラフィ技術を用いる必要なく、プロセスコストを低減することができる。
【００７１】
図１５に示した構成例は、表面電極１３に沿って配置された膜厚の異なる複数の誘電領域により誘電領域１２が形成され、各誘電領域上にそれぞれ表面電極１３が形成された例である。図１５に示すように、誘電領域１２の膜厚は表面電極１３に沿って変化する。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて、アノード端子３００に接続する表面電極１３の個数及び場所が決定される。図１５は、３個形成した表面電極１３のうち、中央と右側の２個をアノード端子３００に接続した例を示している。図１５に示した構成にすることにより、図５に示した構成例に比べて、キャパシタ２１０の静電容量を広い範囲で設定することができる。その他の構成に関しては、図５に示した構成例と同様であるので説明を省略する。
【００７２】
図１６に示した構成例は、誘電領域１２が、表面電極１３に沿って配置された誘電率の異なる複数の誘電体からなる複数の誘電領域１２１〜誘電領域１２３からなる例を示す。誘電領域１２１〜誘電領域１２３上に表面電極１３がそれぞれ形成されている。図１６に示した例では、左側の表面電極１３下の誘電領域１２１がＴｉＢａＯ3膜からなり、中央の表面電極１３下の誘電領域１２２がＳｉＯ2膜からなり、右側の表面電極１３下の誘電領域１２３がＳｉ3Ｎ4膜からなる。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて、アノード端子３００に接続する表面電極１３の個数及び場所が決定される。図１６は、３個の表面電極１３のうち、中央と右側の２個をアノード端子３００に接続した例を示している。図１６に示した構成にすることにより、図５に示した構成例に比べて、キャパシタ２１０の静電容量を広い範囲で設定することができる。その他の構成に関しては、図５に示した構成例と同様であるので説明を省略する。
【００７３】
図１７に示した構成例では、表面電極１３に沿って配置された膜厚が異なる複数の基板領域により基板領域１１が形成され、各基板領域の上方にそれぞれ表面電極１３が形成されている。図１７に示すように、基板領域１１の膜厚は表面電極１３に沿って変化する。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて、アノード端子３００に接続する表面電極１３の個数及び場所が決定される。図１７に示した構成例では、図面の右側の表面電極１３下方で基板領域１１が最も厚く、抵抗２２０の値が大きい。左側の表面電極１３下方で基板領域１１が最も薄く、抵抗２２０の値が小さい。図１７は、３個の表面電極１３のうち、中央と右側の２個をアノード端子３００に接続した例を示している。図１７に示した構成にすることにより、図５に示した構成例に比べて、抵抗２２０の値を広い範囲で設定することができる。  その他の構成に関しては、図５に示して構成例と同様であるので説明を省略する。
【００７４】
図１８に示した構成例は、基板領域１１が、不純物濃度が異なり、抵抗率が異なる複数の基板領域１１１〜基板領域１１３からなる例を示す。図１８に示すように、表面電極１３に沿って基板領域１１１〜基板領域１１３は配置されている。例えば、基板領域１１において、図面左側の基板領域１１１の抵抗率を０．１Ωｃｍ、中央の基板領域１１２の抵抗率を０．２Ωｃｍ、右側の基板領域１１３の抵抗率を０．３Ωｃｍ等にする。基板領域１１１〜基板領域１１３の上方にそれぞれ表面電極１３が形成されている。配線工程の段階で、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて、アノード端子３００に接続する表面電極１３の個数及び場所が決定される。図１８は、３個の表面電極１３のうち、中央と右側の２個をアノード端子３００に接続した例を示している。図１８に示した構成にすることにより、図５に示した構成例に比べて、抵抗２２０の値を広い範囲で設定することができる。その他の構成に関しては、図５に示して構成例と同様であるので説明を省略する。
【００７５】
また、第１の実施形態の説明においては、半導体スナバ回路２００の構造の一例として、キャパシタ２１０を誘電体により形成し、抵抗２２０を基板領域により形成する場合について説明したが、キャパシタ２１０及び抵抗２２０を他の方法で形成してよいことはもちろんである。
【００７６】
図１９は、図５で示したシリコン酸化膜からなる誘電領域１２として、基板領域１１と異なる導電型つまりＰ型の反対導電型領域１５を形成した場合を示している。図５に示した構成の場合は、還流ダイオード１００が逆回復動作する際に印加される電圧を、誘電領域１２によるキャパシタ２１０に充電することで振動現象を抑制する。これに対し、図１９に示した構成では、不純物濃度の異なる複数の基板領域１１１〜基板領域１１３を有するＮ型の基板領域１１と、Ｐ型の反対導電型領域１５との間に形成される空乏層をキャパシタ２１０として使用する。
【００７７】
図１９に示した構成例では、基板領域１１が不純物濃度の異なる基板領域１１１〜基板領域１１３を有し、基板領域１１１〜基板領域１１３で形成される空乏層の厚みが異なる。このため、キャパシタ２１０の静電容量も基板領域１１１〜基板領域１１３で異なる。空乏層をキャパシタ２１０として用いる利点は、シリコン酸化膜等の誘電領域１２に比べると、過渡電流による劣化が比較的少ない点である。つまり、長期信頼性の点で有利である。
【００７８】
また、基板領域１１に空乏層を形成する他の構成として、例えば図２０に示すように、不純物濃度の異なる基板領域１１１〜基板領域１１３を有する基板領域１１上に、基板領域１１とショットキー接合を形成する金属材料からなる表面電極１３を形成する方法も採用可能である。表面電極１３と基板領域１１１〜基板領域１１３間でそれぞれ形成される空乏層の厚みは互いに異なるため、空乏層による静電容量も異なる。ショットキー接合以外にも、ヘテロ接合等の逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。
【００７９】
なお、図１９及び図２０に示した構成では、順バイアス時に順方向電流が流れることが懸念される。しかし、図１９及び図２０に示した基板領域１１の抵抗値は還流ダイオード１００のドリフト領域２の抵抗に比べて大きいため、電流の大部分は低抵抗の還流ダイオード１００に流れる。このため、順バイアス時の導通損失にはほとんど影響しない。
【００８０】
図２１及び図２２に示すように、複数の領域を直列若しくは並列に形成してキャパシタ２１０を構成してもよい。図２１は、図５に示した誘電領域１２によるキャパシタと、図１９に示した反対導電型領域１５を形成することで得られる空乏層を利用したキャパシタとを直列に接続して、キャパシタ２１０を構成した例を示す。図２２は、誘電領域１２によるキャパシタと、図２０に示した空乏層によるキャパシタとを並列に接続して、キャパシタ２１０を構成した例を示す。いずれにしても、キャパシタ２１０と抵抗２２０とを直列接続するように形成されていれば、どのような領域でキャパシタ２１０を構成してもよい。
【００８１】
図２３は、図５に示した構成では基板領域１１からなる抵抗２２０を、基板領域１１以外で形成した例を示している。図２３に示して構成例では、図５で用いた基板領域１１の代わりに、Ｎ+型の低抵抗基板で構成された低抵抗基板領域１６を形成する。そして、抵抗２２０として、例えば多結晶シリコンからなり、異なる抵抗率を持つ複数の抵抗領域１７を誘電領域１２上に形成する。多結晶シリコンからなる抵抗領域１７は、厚み及び不純物濃度を変えることで抵抗値を自由に設定できる点が利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を選択しても第１の実施形態に係る半導体スナバ回路２００を形成できる。このため、材料選択等の自由度をあげることが可能となる。
【００８２】
更に、図２３に示した３個ある抵抗領域１７の抵抗率を互いに異なる抵抗率にすることにより、抵抗２２０の値を広い範囲で任意に設定することができる。なお、抵抗領域１７は多結晶シリコン以外でも、どのような材料を用いてもよいが、抵抗領域１７をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなおよく、抵抗領域１７の製造プロセスを更に容易にできる。例えば、逆回復時に還流ダイオード１００の両端にサージ電圧として１００Ｖが印加された場合、半導体スナバ回路２００においてはキャパシタ２１０に過渡電流が流れるため、概ね抵抗２２０の両端に、サージ電圧と同等の１００Ｖが印加される。このとき、抵抗２２０に、その材料に応じた絶縁破壊電界と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。シリコンの場合、１００Ｖの破壊耐圧を持たせるためには、シリコンの絶縁破壊電界が約０．３ＭＶ／ｃｍであるので、３μｍ程度の厚さが必要になる。シリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を抵抗領域に用いると、ポリ炭化珪素の絶縁破壊電界は約３．６ＭＶ／ｃｍであるので、厚みをシリコンの場合の１／１０程度に削減することができる。そのため、抵抗領域製造時の堆積時間を短縮でき、プロセスを容易にすることができる。また、炭化珪素はシリコンよりも熱伝導率が３倍程度よいため、抵抗領域１７の放熱性をよくする効果もある。
【００８３】
図２４は、図２３に示した互いに異なる抵抗率を持つ複数の抵抗領域１７と、図５に示した基板領域１１とを直列に接続して、抵抗２２０を構成した例を示している。このように、抵抗２２０についても、キャパシタ２１０と直列接続するように形成されていれば、どのような領域で構成しても良い。
【００８４】
以上に説明したように、図１０〜図２４に示した構成例においては、複数の表面電極１３をあらかじめ形成しておくことで、必要なキャパシタ２１０及び抵抗２２０の値に応じて、配線工程時に還流ダイオード１００のアノード端子に接続する表面電極１３の個数や配置を選択できる。これにより、さまざまな仕様の還流ダイオード１００に適応可能な半導体スナバ回路２００を提供することができる。また、複数の表面電極１３を形成することで、半導体スナバ回路２００を製造するためのマスクやプロセスの一部を、静電容量値や抵抗値の異なる半導体スナバ回路２００で共通化することができ、コストを削減できる。更に、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【００８５】
図５に示して構成例では、複数の表面電極１３を形成し、還流ダイオード１００のアノード端子に接続する表面電極１３の個数を配線時に選択する場合について示した。一方、図２５に示す構成例では、表面電極１３の面積を変えることで、キャパシタ２１０及び抵抗２２０の値を変更することができる。したがって、ある一定の面積を持つ基板領域１１および誘電領域１２をあらかじめ作成しておけば、表面電極１３の面積を変えるだけで、さまざまな仕様の還流ダイオード１００に適応可能な半導体スナバ回路２００を提供することができる。図２５に示した構成にすることによって、基板領域１１及び誘電領域１２を形成するプロセスにおいて、共通のマスク、共通のプロセスを用いることができ、コストの削減が可能になる。図２５に示した構成では、誘電領域１２上の一部にのみ表面電極１３が形成されている。つまり、並列接続された還流ダイオード１００に応じて、電流・電圧の振動現象を抑制するのに必要なキャパシタ２１０及び抵抗２２０が形成されることを示している。
【００８６】
図２５に示した構成例において、表面電極１３をパターニングする方法としては、図１１〜図２４において結合表面電極１００１を形成した場合と同様に、専用のフォトリソグラフィ用マスクを用いる方法、所定のパターンのフォトリソグラフィ用マスクを用いて露光装置のプログラムを変更することで任意のパターンを形成する方法、蒸着用メタルマスクを用いてパターニングする方法等を用いることができる。
【００８７】
図２６及び図２７は、スナバ回路に用いるキャパシタの静電容量Ｃの大きさと、振動現象の抑制効果との関係、及びキャパシタに流れる過渡電流による損失の増加代との関係について、回路シミュレータを用いて計算した例である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓ、還流ダイオードの静電容量成分Ｃ０、及び、還流ダイオードに並列接続されたスナバ回路のキャパシタの静電容量Ｃと抵抗の抵抗値Ｒで構成された簡単な回路で計算できる。本計算では、一例として、効果回路中の寄生インダクタンスＬｓ＝９９ｎＨ、抵抗値Ｒ＝４０Ωに固定して、容量比Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加代の変化を計算した。なお、還流ダイオードの静電容量成分Ｃ０は１５０ｐＦとした。
【００８８】
図２６は、容量比Ｃ／Ｃ０が０．００４倍〜４０倍までの振動現象の波形を示す。図２６に示すように、容量比Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。特に、容量比Ｃ/Ｃ０が０．１倍前後から振動現象の減衰効果が顕著になっている。一方、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。
【００８９】
図２７の左側の軸は、スナバ回路がない場合において電圧若しくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示す。図２７の右側の軸は、還流ダイオードに流れる過度電流により発生する損失をＥ０、スナバ回路のキャパシタに流れる過度電流により発生する損失をＥとした場合の、過度損失の増加代Ｅ／Ｅ０を示す。過渡動作時にはキャパシタの静電容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタの静電容量Ｃは極力小さいことが好ましい。上記のように、半導体スナバ回路２００に含まれるキャパシタ２１０の静電容量の大きさを、還流ダイオード１００の遮断状態におけるキャパシタ成分の静電容量の大きさに比べて、1／１０倍以上１０倍以下の範囲で選択することにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。
【００９０】
上記から、半導体スナバ回路２００のキャパシタ２１０の静電容量値は、還流ダイオード１００の遮断状態におけるキャパシタ成分の静電容量の大きさに比べて、1／１０倍以上１０倍以下の範囲で選択することが好ましい。これにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第１の実施形態で説明したどの構成例においても得ることができる。
【００９１】
以上に説明したように、第１の実施形態に係る半導体装置１０では、半導体スナバ回路２００がアノード端子３００に接続可能な表面電極１３を複数備える。或いは、アノード端子３００に接続する半導体スナバ回路２００の表面電極１３の面積を可変にできる。その結果、キャパシタ２１０の静電容量値と抵抗２２０の抵抗値を所望の値に設定することが可能である。つまり、半導体スナバ回路２００の静電容量値や抵抗値を可変にすることによって、還流ダイオード１００の仕様に応じてキャパシタ２１０と抵抗２２０の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置を提供できる。
【００９２】
また、以上の説明では、キャパシタ２１０のアノード端子３００に接続する表面電極が複数個あったり、面積を可変にしたりする例を示したが、カソード端子４００に接続する表面電極を複数にしたり、面積を可変にしたりしてもよいことはもちろんである。また、複数にする表面電極や面積を可変にする表面電極は、キャパシタ２１０の電極であってもよいし、抵抗２２０の電極であってもよい。
【００９３】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について説明するが、第１の実施の形態と同様部分の説明は省略し、異なる特徴ついて説明する。
【００９４】
図２８に示すように、第２の実施形態に係る半導体装置１０Ａは、第１の実施形態で説明したユニポーラ動作若しくはユニポーラ動作と同等の動作をする還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含む半導体スナバ回路２００に加え、還流ダイオード１００及び半導体スナバ回路２００に並列接続するスイッチング素子６００を更に備える。図２８に示した例では、半導体スナバ回路２００はキャパシタ２１０と抵抗２２０を直列接続したＲＣスナバ回路である。図２８に示すように、エミッタ端子３０１に、スイッチング素子６００のエミッタ端子、還流ダイオード１００のアノード端子、及び半導体スナバ回路２００の抵抗２２０が接続する。コレクタ端子４０１に、スイッチング素子６００のコレクタ端子、還流ダイオード１００のカソード端子、及び半導体スナバ回路２００のキャパシタ２１０が接続する。
【００９５】
第２の実施形態では、一例として、還流ダイオード１００、半導体スナバ回路２００、及びスイッチング素子６００を、それぞれ異なる半導体チップに形成した場合について説明する。また、半導体スナバ回路２００の構成及び還流ダイオード１００の構成が、第１の実施形態で説明した構成と同様である場合について説明する。スイッチング素子６００については、例えばシリコンを半導体基体材料としたＩＧＢＴを使用した場合について、特にスイッチング素子６００がエミッタ端子とコレクタ端子が互いに対面する電極で形成された、いわゆる縦型のＩＧＢＴである場合を例示的に説明する。
【００９６】
図２９は、図２８に示した還流ダイオード１００（例えば炭化珪素ショットキーバリアダイオード）、半導体スナバ回路２００（例えばシリコン半導体ＲＣスナバ）、及びスイッチング素子６００（例えばシリコンＩＧＢＴ）からなる半導体装置１０Ａについて、具体的な実装例を示した図である。図２９に示したように、半導体装置１０Ａを、図２に示した例と同様にセラミック基板を用いた半導体パッケージに実装することができる。
【００９７】
図２９に示すように、カソード側の金属膜４１０上に、還流ダイオード１００が配置された半導体チップ（還流ダイオードチップ、図中に符号１００で示す。）、半導体スナバ回路２００が配置された半導体チップ（スナバチップ、図中に符号２００で示す。）、及びスイッチング素子６００が配置された半導体チップ（スイッチング素子チップ、図中に符号６００で示す。）が配置されている。還流ダイオードチップ、スナバチップ及びスイッチング素子チップそれぞれのコレクタ端子４０１に接続される端子は、例えば半田やろう材等の接合材料を介して金属膜４１０に接するように配置されている。そして、還流ダイオードチップ、スナバチップ及びスイッチング素子チップそれぞれのエミッタ端子３０１に接続される端子は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線３２０、３３０、３５０を介して、アノード側の金属膜３１０に接続される。また、スイッチング素子６００のゲート端子が、金属配線７１０を介してゲート側の金属膜７００に接続されている。
【００９８】
図２９は、半導体スナバ回路２００に表面電極１３があらかじめ３個形成してあり、そのうち２個が金属配線３３０を介してアノード側の金属膜３４０に接続されている例を示している。しかし、表面電極１３の個数は３個以外であっても複数であればよく、そのうち少なくとも１個以上がアノード側の金属膜３４０に接続されていればよい。
【００９９】
スイッチング素子６００、還流ダイオード１００及び半導体スナバ回路２００をそれぞれ構成するスイッチング素子チップ、還流ダイオードチップ及びスナバチップの断面構造の一例を示したのが、それぞれ図３０、図４及び図５に示す断面構造図である。
【０１００】
図３０は、スイッチング素子６００が一般的なＩＧＢＴである場合を示している。例えばシリコンを材料としたＰ+型の基板領域２１上に、Ｎ型のバッファ領域２２及びＮ-型のドリフト領域２３が積層された基板材料を用いた場合を説明する。基板領域２１は、例えば抵抗率が数ｍΩｃｍ〜数１０ｍΩｃｍ、厚さが数〜数百μｍ程度である。ドリフト領域２３は、例えばＮ型の不純物密度が１０13ｃｍ-3〜１０16ｃｍ-3、厚みが数十〜数百μｍである。
【０１０１】
なお、素子構造や所要の耐圧により、抵抗率や不純物密度、及び厚みが上記範囲外となってもよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗率及び厚みを小さくすることが好ましい。第２の実施形態では、例えば不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのドリフト領域２３を用いた場合で説明する。
【０１０２】
バッファ領域２２はドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。図３０には、基板領域２１を支持基材とする例を示したが、バッファ領域２２やドリフト領域２３を支持基材としてもよい。バッファ領域２２は、基板領域と２１とドリフト領域２３とがパンチスルーしない構造であれば、特になくてもよい。
【０１０３】
図３０に示すように、ドリフト領域２３中の表層部の一部にＰ型のウェル領域２４が形成され、ウェル領域２４中の表層部の一部にＮ+型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部上に、例えばシリコン酸化膜からなるゲート絶縁膜２６が形成され、ゲート絶縁膜２６上に例えばＮ型の多結晶シリコンからなるゲート電極２７が配設されている。更に、ゲート絶縁膜２６に形成された開口部においてエミッタ領域２５及びウェル領域２４と接して例えばアルミニウム材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７が接触しないように、例えばシリコン酸化膜からなる層間絶縁膜２９がエミッタ電極２８とゲート電極２７間に形成されている。また、基板領域２１とオーミック接続するようにコレクタ電極３０が形成されている。図３０に示したスイッチング素子６００に用いられるＩＧＢＴは、ゲート電極２７が半導体基体平面上に形成された所謂プレーナ型である。
【０１０４】
図２９に示した還流ダイオードチップの断面構造図として図４に例示した還流ダイオード（ここではショットキーバリアダイオード）の構成は、第１の実施形態において説明したものと同様であるため、重複した説明を省略する。
【０１０５】
図２９に示したスナバチップの断面構造図として図５に例示した半導体スナバ回路２００については、基本的な構成は第１の実施形態と同様であるものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子６００を考慮して、キャパシタ２１０と抵抗２２０の構造を決定することが好ましい。ただし後述するように、還流ダイオード１００に逆回復電流が流れる場合においては、スイッチング素子６００は必ず遮断状態にある。このため、半導体スナバ回路２００のキャパシタ２１０及び抵抗２２０は、第１の実施形態で説明した場合と同じように、還流ダイオード１００とスイッチング素子の遮断時の空乏容量に応じて設定することができる。
【０１０６】
基板領域１１については、抵抗２２０に必要な抵抗値の大きさに応じて、基板の抵抗率や厚みを設定する。例えば抵抗率が数ｍΩｃｍ〜数百Ωｃｍ、厚さが数十μｍ〜数百μｍ程度の基板を用いて、基板領域１１を設定する。また、キャパシタ２１０の静電容量についても、必要な耐圧を最低限満たし、且つ必要な静電容量が得られるように、誘電領域１２の厚みや面積を設定する。遮断状態時（高電圧印加時）に還流ダイオード１００及びスイッチング素子６００がそれぞれ充電される空乏容量の和に対して、１００分の１程度〜１００倍ぐらいの範囲でキャパシタ２１０の静電容量を選ぶことができる。しかし、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲でキャパシタ２１０の静電容量を選ぶことが好ましい。第２の実施形態の説明においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように、例えばキャパシタ２１０の厚みを１μｍとし、キャパシタ２１０の静電容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度であるとする。
【０１０７】
スイッチング素子６００が並列に接続された第２の実施形態においても、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、静電容量が小さく小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ回路２００を並列接続することで、容易にかつ効果的に振動現象を抑制できる。つまり、バイポーラ動作するダイオードの振動低減用のスナバ回路として従来から用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗等外付けのディスクリート部品を配線する手法を用いる必要がない。また、既に述べたように、効果的にスナバ機能を発揮する設計式としてＣ＝１／（２πｆＲ）が一般的に知られているが、第２の実施形態においても、上記設計式を満たすように、静電容量の小さい半導体スナバ回路２００を用いたキャパシタ２１０と抵抗２２０を容易に設定することができる。
【０１０８】
次に、第２の実施形態に係る半導体装置１０Ａの動作について説明する。
【０１０９】
半導体装置１０Ａは、電力エネルギーの変換手段の１つとして一般的な図３１に示すような３相交流モータを動かす所謂インバータや、図３２に示すような所謂Ｈブリッジ等の電力変換装置に用いることができる。例えば図３１に示すインバータにおいては、例えば４００Ｖの電源電圧（+Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子Ｅと受動素子Ｂからなる半導体装置１０Ａと、下アームを形成する並列接続されたスイッチング素子Ｇと受動素子Ｆからなる半導体装置１０Ａとを、逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相インバータを構成する。
【０１１０】
図３１に示した半導体装置１０Ａは、上アーム若しくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここで、図３１に示した３相のうちの１相の動作を参照して半導体装置１０Ａの動作を説明することとし、特に、下アームのスイッチング素子Ｇがスイッチング動作をし、上アームのスイッチング素子Ｅと受動素子Ｂとが還流動作をする場合について説明する。
【０１１１】
スイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。また、導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいて、還流ダイオード１００及び半導体スナバ回路２００は遮断状態を維持する。
【０１１２】
即ち、還流ダイオード１００であるショットキーバリアダイオード（図４）の両端に、スイッチング素子Ｇのオン電圧程度と低いものの、逆バイアス電圧が印加されるため、還流ダイオード１００は遮断状態である。図５に示した半導体スナバ回路２００は、キャパシタ２１０として機能する誘電領域１２は電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では、遮断状態である。
また、上アームのスイッチング素子Ｅと受動素子Ｂも、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。これは、図３０に示すスイッチング素子６００であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるために、ウェル領域２４とのＰＮ接合部から伸びた空乏層がドリフト領域２３中に形成され、遮断状態が維持されるためである。また、図４に示した還流ダイオード１００であるショットキーバリアダイオードについては、表面電極３と裏面電極４間に逆バイアス電圧が印加されるため、表面電極３とのショットキー接合部から伸びた空乏層がドリフト領域２中に生じ、遮断状態が維持される。図５に示した半導体スナバ回路２００も、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
【０１１３】
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様に動作する。
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。
【０１１４】
図３１に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際に、電圧上昇と電流遮断の位相がずれる。このため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。
【０１１５】
一方、ターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆに印加される電圧は、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化する。このため、その電圧変化の速度に応じた過渡電流が、還流ダイオード１００及び半導体スナバ回路２００に流れる。即ち、図４に示した還流ダイオード１００においては、電圧上昇に伴って表面電極３側からドリフト領域２中に空乏層が広がる際に、電子が裏面電極４側に過渡電流として流れる。図５に示した半導体スナバ回路２００においては、キャパシタ２１０として働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。このとき、半導体スナバ回路２００の誘電領域１２におけるキャパシタの充電作用によって、スイッチング素子Ｇのコレクタ−エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生が抑制される。つまり、図３１に示したモータ用インバータ回路においては、スイッチング素子６００を還流ダイオード１００及び半導体スナバ回路２００と並列接続することにより、スイッチング素子６００がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧が低減され、より安定した動作を実現することができる。
【０１１６】
スイッチング素子６００の電圧上昇後、電流は所定の速度で遮断される。このとき、第２の実施形態で一例として挙げたＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度が制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作する。そして、スイッチング素子６００の電流が遮断された後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
【０１１７】
一方、上アームの受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。即ち、図４に示した還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中に裏面電極４側から供給される電子電流のみでほぼ構成されており、還流ダイオード１００はユニポーラ動作をする。
【０１１８】
また、図５に示す半導体スナバ回路２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷が放電され、過渡電流が流れる。しかしながら第２の実施形態では、誘電領域１２の静電容量が、還流ダイオード１００及びスイッチング素子６００の遮断時に形成される空乏容量と同程度であり、非常に小さい。このため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。
【０１１９】
また、スイッチング素子Ｅについても、コレクタ−エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御され、更に基板領域２１とバッファ領域２２間のＰＮ接合が逆バイアス状態となるため、オフ状態を維持する。ただし、コレクタ−エミッタ間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域２３中に生じていた空乏層の静電容量変化に伴うキャパシタの放電による過渡電流は流れる。しかし、半導体スナバ回路２００と同様に、この過渡電流はスイッチング素子Ｅに並列接続された還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ回路２００及びスイッチング素子６００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。
【０１２０】
第２の実施形態において、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されている場合、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗を低く形成することができる。このため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【０１２１】
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。図３１に示したモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれる。このため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。
【０１２２】
このとき、スイッチング素子Ｇに並列に接続されている受動素子Ｆに過渡電流が流れる。これは、スイッチング素子Ｇに電流が流れてコレクタ−エミッタ間の電圧が低下するのに伴って、受動素子Ｆに印加される電圧が電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化し、この電圧変化の速度に応じた過渡電流が還流ダイオード１００及び半導体スナバ回路２００に流れるためである。このとき、図４に示した還流ダイオード１００においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層が表面電極３側に徐々に狭まり、裏面電極４側からドリフト領域２に電子が過渡電流として流れる。また、図５に示した半導体スナバ回路２００においては、キャパシタ容量として働く誘電領域１２が印加電圧の減少と共に放電されるため、過渡電流が流れる。
【０１２３】
半導体スナバ回路２００に流れるこの過渡電流は、並列接続されたスイッチング素子６００に流れるターンオン電流と比べると、動作にほとんど影響がない大きさである。下アームの半導体スナバ回路２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。
【０１２４】
一方、上アームのスイッチング素子Ｅと並列接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図４に示すショットキーバリアダイオードにおいては、裏面電極４側からドリフト領域２中に供給される電子による電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、更には、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中に表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
【０１２５】
この導通状態から遮断状態に移行する際に、還流ダイオード１００の素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ｂ及び下アームのスイッチング素子Ｇに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
【０１２６】
第２の実施形態に係る半導体装置１０Ａにおいて、還流ダイオード１００に炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードを用いた場合、一般的なシリコンで形成されたＰＮ接合ダイオードに比べると、この逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【０１２７】
更に、半導体装置１０Ａは、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作に起因する逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。即ち半導体装置１０Ａにおいては、還流ダイオード１００の順バイアス電流が減少してゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。この逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子６００、及び半導体スナバ回路２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ回路２００中にも相応の過渡電流が流れ始める。この半導体スナバ回路２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の大きさと基板領域１１の抵抗成分の大きさで決まり、自由に設計することができる。
【０１２８】
半導体スナバ回路２００の効果は、第１の実施形態で説明したように３つある。即ち、（１）還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる；（２）還流ダイオード１００が逆回復動作に入ったときにサージ電圧そのものを低減できる；（３）寄生インダクタンスＬｓで生じたエネルギーが吸収され、振動現象を素早く収束することができる。
【０１２９】
このように、第２の実施形態に係る半導体装置１０Ａにおいては、還流ダイオード１００が有する過渡損失並びに導通損失を低減する性能を有すると同時に、半導体スナバ回路２００を用いることでユニポーラ動作に特有の振動現象を解決することができる。
本発明の第２の実施形態においては、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が、高々ドリフト領域２及び２３に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を静電容量の小さい半導体スナバ回路２００で形成しているところが従来技術と異なる点である。
【０１３０】
更に、第２の実施形態で説明した構成によっても、第１の実施形態と同様に、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない以下の新たな効果を奏する。
【０１３１】
１つの効果は、ユニポーラ動作をする還流ダイオード１００及びスイッチング素子６００に所定の静電容量及び抵抗を有する半導体スナバ回路２００を並列接続することにより、還流ダイオード１００が動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード１００及びスイッチング素子６００に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎回ほぼ一定の逆回復電流が流れる。また同様の理由で、還流ダイオード１００は温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れる。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
【０１３２】
もう１つの効果は、スナバ回路を半導体スナバ回路２００で形成することで、図２９に示すように還流ダイオード１００及びスイッチング素子６００の直近に低インダクタンスで半導体スナバ回路２００を実装することができ、更に過渡損失を低減し且つ振動現象を抑制できる点である。これは、既に述べたように、寄生インダクタンスが小さいほどスナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度を緩和しやすいこと、及び、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。従って、第２の実施形態においても、従来のディスクリート部品であるキャパシタや抵抗を用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度を適切に緩和し振動現象を抑制することができる。
【０１３３】
また、既に述べたように、スナバ回路を還流ダイオードの直近に実装することにより、不要なノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。
【０１３４】
更に、スナバ回路を半導体スナバ回路２００で形成することで、還流ダイオード１００及びスイッチング素子６００と同様の実装工程を用いて電力変換装置を構成することができる。このため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
【０１３５】
また、第１の実施形態と同様に、半導体スナバ回路２００の抵抗成分を半導体基体で形成して図２に示すような半導体パッケージに直接実装することができる。このため、高い放熱性を得られる。その結果、外付けの抵抗等を使用する場合に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
【０１３６】
更に、第１の実施形態で例示したように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。既に説明しように、還流ダイオード１００を炭化珪素等のワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。還流ダイオード１００の半導体材料に、炭化珪素以外の窒化ガリウムやダイヤモンド等のワイドギャップ半導体を用いても、同様の効果を得ることができる。
【０１３７】
実装形態についても、第１の実施形態と同様に、図８に対応するモールドパッケージ型の実装形態を用いてもよいし、他の実装形態を用いてもよい。また、第２の実施形態では、還流ダイオードチップ、スナバチップ及びスイッチング素子チップがそれぞれ１チップずつの場合を例示したが、いずれかのチップ或いはすべてのチップが複数個であってもよい。また、第１の実施形態で述べたように、コレクタ端子及びエミッタ端子の両面を半田等により実装する方式を採用してもよい。
【０１３８】
また、半導体スナバ回路２００の構造の一例として図５を参照して説明したが、第１の実施形態と同様に、図１０〜図２５に示した種々の構成によってキャパシタ２１０及び抵抗２２０を形成してもよい。
【０１３９】
以上に説明したように、第２の実施形態に係る半導体装置１０Ａによれば、アノード端子３００に接続する半導体スナバ回路２００の表面電極１３の個数や面積を可変にできることにより、キャパシタ２１０の静電容量値及抵抗２２０の抵抗値を所望の値に設定できる効果に加え、スイッチング素子６００を還流ダイオード１００及び半導体スナバ回路２００に並列接続することによる種々の効果を得ることができる。他は第１の実施形態と実質的に同様であり、重複した説明を省略する。
【０１４０】
第１の実施形態において図２０及び図２１を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量Ｃ、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０であるとき、容量比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時には、スナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Ｅが発生する。このため、キャパシタ２１０の静電容量の大きさは極力小さいことが好ましい。
【０１４１】
このことから、第２の実施形態で用いるスナバ回路のキャパシタ２１０の静電容量Ｃを、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の静電容量の総和に比べて、1０分の１倍以上１０倍以下の範囲で選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第２の実施形態で説明したどの構成例においても得ることができる。
【０１４２】
（第３の実施形態）
第３の実施形態においては、第２の実施形態で説明した還流ダイオード１００、半導体スナバ回路２００及びスイッチング素子６００が並列接続した構成において、還流ダイオード１００及びスイッチング素子６００がそれぞれショットキーバリアダイオード以外及びＩＧＢＴ以外の素子で構成された場合について説明する。図３３は図４に対応する還流ダイオード１００の断面構造の一例を示し、図３４は図３０に対応するスイッチング素子６００の断面構造の一例を示す。以下では、第１の実施形態若しくは第２の実施形態と同様の部分の説明は省略し、異なる特徴について説明する。
【０１４３】
図３３に示す還流ダイオード１００は、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域４１上にＮ-型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１は、例えば抵抗率が数ｍΩｃｍから数十ｍΩｃｍ、厚さが数十μｍ〜数百μｍ程度である。
【０１４４】
ドリフト領域４２は、例えばＮ型の不純物密度が１０15〜１０18ｃｍ-3、厚みが数〜数十μｍである。素子構造や所要の耐圧により、抵抗率や不純物密度及び厚みが上記範囲外となってももちろんよいが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗を小さくすること好ましい。第３の実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのドリフト領域４２を用いた場合を説明する。
【０１４５】
なお、図３３に示した構成例は、半導体基体が基板領域４１とドリフト領域４２の二層からなる基板について示したが、抵抗率の大きさが上記の一例によらない基板領域４１のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。また、一例として耐圧が６００Ｖクラスの場合を説明しているが、耐圧クラスはこれに限定されない。
【０１４６】
図３３に示したように、ドリフト領域４２の基板領域４１との接合面に対向する主面上に、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。ドリフト領域４２とヘテロ半導体領域４３との接合部には、バンドギャップが異なる材料である炭化珪素と多結晶シリコンによるヘテロ接合ダイオードが形成されており、その接合界面にエネルギー障壁が存在する。ヘテロ接合ダイオードでは、ヘテロ半導体領域４３の不純物密度を変えることによってヘテロ接合部のエネルギー障壁の高さを制御することができる。このため、必要な耐圧に応じて、最適な障壁高さを設定することができる。ここでは、一例としてヘテロ半導体領域４３が、Ｐ型不純物密度が１０19ｃｍ-3、厚みが０．５μｍであるとする。
【０１４７】
また、ヘテロ半導体領域４３上に表面電極４４が形成されている。表面電極４４はアノード端子３０２として外部電極の接続する。更に、基板領域４１とオーミック接続させた裏面電極４５が形成されている。裏面電極４５はカソード端子４０２として外部電極と接続する。
【０１４８】
上記のように、図３３に示す還流ダイオード１００は、表面電極４４をアノード端子、裏面電極４５をカソード端子とする縦型のヘテロ接合ダイオードとして機能する。
【０１４９】
一方、図３４は、スイッチング素子６００が炭化珪素からなるＭＯＳＦＥＴである例を示す。図３４において、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域５１上にＮ-型のドリフト領域５２を形成した基板材料が用いられている。基板領域５１は、例えば抵抗率が数ｍΩｃｍ〜数十ｍΩｃｍ、厚さが数μｍ〜数百μｍ程度である。
【０１５０】
ドリフト領域５２は、例えばＮ型の不純物密度が１０14ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数十μｍである。一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り小さいことが好ましい。例えば不純物密度が２×１０16ｃｍ-3、厚みが５μｍ、耐圧が６００Ｖクラスのドリフト領域５２が用いられる。第３の実施形態では、一例として基板領域５１を支持基材とした場合を説明するが、ドリフト領域５２を支持基材としても良い。
【０１５１】
ドリフト領域５２中の表層部の一部にＰ型のウェル領域５３が形成され、ウェル領域５３中の表層部の一部にＮ+型ソース領域５４が形成されている。ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接して、例えばシリコン酸化膜からなるゲート絶縁膜５５が形成され、例えばＮ型の多結晶シリコンからなるゲート電極５６がゲート絶縁膜５５上に配設されている。
【０１５２】
更に、ゲート絶縁膜５５に形成された開口部においてソース領域５４及びウェル領域５３に接して、例えばアルミニウム材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６とが接触しないように、例えばシリコン酸化膜からなる層間絶縁膜５８がソース電極５７とゲート電極５６間に形成されている。また、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、図３４に示したＭＯＳＦＥＴは、ゲート電極５６が半導体基体平面上に形成された所謂プレーナ型である。
【０１５３】
第３の実施形態の説明では、図３３に示した還流ダイオード１００と図３４に示したスイッチング素子６００とを、図５に示した半導体スナバ回路２００と共に並列接続して使用する場合を例示的に説明する。このとき、スナバ機能を効果的に発揮するために、還流ダイオード１００とスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮して、誘電領域１２によるキャパシタ、及び基板領域１１による抵抗を設定することが好ましい。第１の実施の形態及び第２の実施の形態と同様に、第３の実施形態においても、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように例えばキャパシタ２１０の厚みを１μｍとし、キャパシタ２１０の静電容量が還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度であるとする。
【０１５４】
第２の実施形態と同様に図３１に示したインバータの動作に対応させて、第３の実施形態の動作を以下に説明する。
図３１中のスイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。
【０１５５】
導通状態にあるスイッチング素子Ｇは、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２の実施形態で説明したＩＧＢＴに比べて、低オン抵抗で導通する。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２の厚みを小さく且つ不純物濃度大きくできるためである。このため、ＩＧＢＴのようなバイポーラ型の動作をしない場合にも、ドリフト領域５２の抵抗を低くすることができる。
【０１５６】
また、導通状態にあるスイッチング素子Ｇと並列に接続されている受動素子Ｆにおいて、還流ダイオード１００及び半導体スナバ回路２００は遮断状態を維持する。還流ダイオード１００であるヘテロ接合ダイオードが遮断状態を維持するのは、スイッチング素子Ｇのオン電圧程度と低いものの、逆バイアス電圧が還流ダイオード１００の両端に印加されるためである。また、半導体スナバ回路２００が遮断状態を維持するのは、キャパシタ２１０として機能する誘電領域１２は電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となるためである。
【０１５７】
一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が印加されているため、遮断状態を維持する。スイッチング素子６００であるＭＯＳＦＥＴが遮断状態を維持するのは、ソース端子３０２とドレイン端子４０２間に逆バイアス電圧が印加されるため、ウェル領域５３とのＰＮ接合部から伸びた空乏層がドリフト領域５２中に形成され遮断状態が維持されるためである。また、還流ダイオード１００であるヘテロ接合ダイオードが遮断状態を維持するのは、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層がドリフト領域４２中に生じるためである。半導体スナバ回路２００も、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
【０１５８】
このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アームの受動素子は第２の実施形態で構成されている従来技術と同様に動作する。
【０１５９】
次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。図３１に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれる。このため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。
【０１６０】
スイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ回路２００それぞれに過渡電流が流れる。これは、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れるためである。即ち、還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域４２中にヘテロ半導体領域４３側から空乏層が広がる際に、電子が裏面電極４５側に過渡電流として流れる。そして、半導体スナバ回路２００には、キャパシタ２１０の静電容量として働く誘電領域１２が印加電圧に応じて充電されるため、過渡電流が流れる。
【０１６１】
上記のように、半導体スナバ回路２００の誘電領域１２におけるキャパシタ容量の充電作用によって、スイッチング素子Ｇのコレクタ−エミッタ間に生じる過渡的な電圧上昇が緩和され、回路中に含まれる寄生インダクタンスによるサージ電圧の発生が抑制される。つまり、還流ダイオード１００及び半導体スナバ回路２００をスイッチング素子６００と並列接続することで、スイッチング素子６００自体がターンオフ動作する際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
【０１６２】
第３の実施形態で一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断される。これは、第２の実施形態で説明したＩＧＢＴとは異なり、導通時にＭＯＳＦＥＴがユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子６００が炭化珪素からなるＭＯＳＦＥＴであることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の速さによって、スイッチング素子６００自体のターンオフ時に振動現象が生じやすい。更に、オン抵抗が小さいため振動現象がなかなか減衰しないという問題が生じる。しかし、第３の実施形態においては、スイッチング素子６００と並列に半導体スナバ回路２００が配置されているため、効果的に振動現象を緩和することができる。
【０１６３】
つまり、スイッチング素子６００の電流が遮断された際に、回路中の寄生インダクタンスと共振して電流及び電圧に振動現象が始まるものの、半導体スナバ回路２００の誘電領域１２からなるキャパシタ２１０にも同等の電圧が印加され、相応の過渡電流が流れ始める。すると、キャパシタ２１０及び抵抗２２０によって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域１１の抵抗成分により寄生インダクタンスＬｓに生じたエネルギーを消費するため、振動現象を素早く収束できる。このことから、第３の実施形態のように、スイッチング素子６００がユニポーラ型で高速遮断性能を有している場合にも、振動現象を抑制することができる。
【０１６４】
また、スイッチング素子６００が導通損失のより小さいワイドギャップ半導体からなり、振動現象が減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰させることができる。このように、第３の実施形態においては、スイッチング素子６００においても導通損失と過渡損失を高い次元で両立できるような構成、即ち、スイッチング素子６００が、高速動作が可能なユニポーラ型のスイッチング素子であることや低オン抵抗が実現できるワイドバンドギャップ半導体である場合に、更に高い効果を引き出すことができる。
【０１６５】
スイッチング素子６００の電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
【０１６６】
一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。つまり、図３３に示した還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加され、還流ダイオード１００は導通状態となる。
【０１６７】
ヘテロ接合ダイオードにおいては、ヘテロ接合部からドリフト領域４２側及びヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、ドリフト領域４２中を裏面電極４５側から供給される電子電流のみで電流はほぼ構成されており、ユニポーラ動作をする。このとき、第２の実施形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極１３のショットキーメタル固有の仕事関数差で一義的に決まる為、所定の耐圧を得るために、ドリフト領域４２の不純物濃度や厚みが制限される。これに対し、第３の実施形態においては、ヘテロ接合ダイオードのヘテロ障壁の高さをヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
【０１６８】
また、図５に示した半導体スナバ回路２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、誘電領域１２に充電されていた電荷が過渡電流として放電される。第３の実施形態では、誘電領域１２のキャパシタ２１０としての静電容量が、還流ダイオード１００及びスイッチング素子６００に形成されていた空乏容量と同程度と小さい。このため、放電によって過渡電流は流れるものの、この過渡電流は並列接続する還流ダイオード１００に流れる順バイアス電流に比べるとほとんど動作に影響がない大きさである。半導体スナバ回路２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。
【０１６９】
受動素子Ｂに並列接続されているスイッチング素子Ｅについても、ドレイン−ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されること、及び、ウェル領域５３とドリフト領域５２間のＰＮ接合が順バイアス状態となるものの、内蔵電位が２〜３Ｖと大きいことから、オフ状態を維持する。ただし、ドレイン−ソース間の電圧状態が変化するため、スイッチング素子６００中のドリフト領域５２中に生じていた空乏層の容量変化に伴う放電による過渡電流は流れる。しかし、この過渡電流は、半導体スナバ回路２００と同様に、並列接続する還流ダイオード１００に流れる順バイアス電流に比べるとほとんど動作に影響がない大きさである。上アームの半導体スナバ回路２００及びスイッチング素子６００は、過渡電流が流れた後は定常状態に移行し電流は遮断され、還流ダイオード１００のみが導通状態となる。
【０１７０】
次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。既に説明したように、図３１に示したモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、比較的高い電圧が印加された状態でスイッチング素子Ｇに電流が流れ始める。
【０１７１】
スイッチング素子Ｇに電流が流れてドレイン−ソース間の電圧が低下するのに伴って、受動素子Ｆに印加される電圧が電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧に変化する。この電圧変化の速度に応じた過渡電流が、受動素子Ｆの還流ダイオード１００及び半導体スナバ回路２００に流れる。つまり、還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層がヘテロ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。半導体スナバ回路２００においては、キャパシタ２１０として働く誘電領域１２が印加電圧の減少と共に放電され、過渡電流が流れる。この過渡電流は、並列接続するスイッチング素子６００に流れるターンオン電流と比べるとほとんど動作に影響がない大きさである。下アームの半導体スナバ回路２００及び還流ダイオード１００は、過渡電流が流れた後は定常状態に移行し電流は遮断され、スイッチング素子６００のみが導通状態となる。
【０１７２】
一方、上アームの受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。つまり、ヘテロ接合ダイオードである還流ダイオード１００において、裏面電極４５側からドリフト領域４２中に供給されていた電子電流が順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、更にヘテロ接合部に逆バイアス電圧が印加されると、ヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層がドリフト領域４２中に生じ、還流ダイオード１００は遮断状態へと移行する。
【０１７３】
第３の実施形態において使用されるヘテロ接合ダイオードは、第１の実施形態及び第２の実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作する。このため、一般的なシリコンで形成されたＰＮ接合ダイオードに比べると逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【０１７４】
更に、第３の実施形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードと半導体スナバ回路２００とを組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。即ち、第３の実施形態においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加されて過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子６００及び半導体スナバ回路２００中の誘電領域１２からなるキャパシタにも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ回路２００中にも相応の過渡電流が流れ始める。放電による過渡電流が還流ダイオード１００及びスイッチング素子６００に流れる過渡電流とほぼ同等となるように、キャパシタ２１０の大きさは設定されている。このため、下アームのスイッチング素子Ｇのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。更に、半導体スナバ回路２００に流れる電流を基板領域１１の抵抗成分で消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００をヘテロ接合ダイオードにして導通損失が小さくなっても、第２の実施形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作に起因する振動現象を半導体スナバ回路２００により解決できる。
【０１７５】
以上のように、還流ダイオード１００に低オン抵抗を実現できるヘテロ接合ダイオードを使用することにより、更に高い効果を引き出すことができる。
【０１７６】
また、スイッチング素子６００もユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子６００がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
【０１７７】
スイッチング素子６００に、ＭＯＳＦＥＴ以外の、例えば図３５及び図３６に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
【０１７８】
図３５に示したスイッチング素子は、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域６１上にＮ-型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面上に例えばＮ型の多結晶シリコンからなるヘテロ半導体領域６３が形成された構造である。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、バンドギャップが異なる材料である炭化珪素と多結晶シリコンにより形成されるヘテロ接合であり、その接合界面にエネルギー障壁が存在する。ヘテロ半導体領域６３とドリフト領域６２上に例えばシリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が形成され、ゲート電極６５の上方に、ヘテロ半導体領域６３と接するソース電極６６が形成されている。ゲート電極６５とソース電極６６間には例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。また、基板領域６１に接してドレイン電極６８が形成されている。
【０１７９】
図３５に示したスイッチング素子６００の動作について説明する。図３５に示したスイッチング素子６００においても、ＭＯＳＦＥＴと同様に、ソース電極６６を接地しドレイン電極６８に正電位を印加して使用する。
【０１８０】
ゲート電極６５を接地電位若しくは負電位とした場合、スイッチング素子６００は遮断状態を保持する。ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面に、伝導電子に対するエネルギー障壁が形成されているためである。
【０１８１】
遮断状態から導通状態に移行させるためにゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３及びドリフト領域６２の表層部に、電子の蓄積層が形成される。このため、ヘテロ半導体領域６３及びドリフト領域６２の表層部は自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、スイッチング素子６００に電子電流が流れる。このとき、図３５に示したスイッチング素子６００の導通・遮断を制御する所謂チャネル部分の長さは、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要なチャネル長に比べて小さいため、より低抵抗で導通する。このため、半導体スナバ回路２００によって、導通損失と過渡損失を更に高いレベルで両立することができる。
【０１８２】
図３５に示したスイッチング素子６００において、導通状態から遮断状態に移行させるために再びゲート電極６５を接地すると、ヘテロ半導体領域６３とドリフト領域６２間のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、更にドリフト領域６２中にあった伝導電子が基板領域６１に流れて枯渇すると、ドリフト領域６２側にヘテロ接合部から空乏層が広がり、スイッチング素子は遮断状態となる。
【０１８３】
また、図３５に示したスイッチング素子６００においては、ソース電極６６を接地し、ドレイン電極６７に負電位が印加された逆方向導通（還流動作）も可能である。例えばソース電極６６及びゲート電極６５を接地し、ドレイン電極６７に所定の正電位を印加すると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失は小さい。なお、ゲート電極６５を接地にせずに制御電極として使用することも可能である。
図３５に示したスイッチング素子６００の構成は、ユニポーラ型の還流ダイオードとしても応用できるため、例えば、還流ダイオード１００を図３５に示した構成と同様の構成で実現することができる。即ち、図３５に示したスイッチング素子をスイッチング素子６００として使用する場合、スイッチング素子６００と還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００を１チップ化して、半導体パッケージを小型化することができる。これにより、配線等に生じる寄生インダクタンスが低減され、振動現象を更に低減することができる。配線長を短くすることには、振動電流によって配線から発せられる放射ノイズを低減させる効果もある。また、チップサイズの縮小によって製造コストが低減されると共に、還流ダイオード１００とスイッチング素子６００のキャパシタ容量の和が小さくなるため、半導体スナバ回路２００に必要なキャパシタ２１０の静電容量も小さくすることができる。つまり、小型の半導体スナバ回路２００により、低コストで振動現象を抑制することができる。
【０１８４】
以上、図３５においては、ヘテロ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプ等、どの材料でもかまわない。また、一例として、ドリフト領域６２としてＮ型の炭化珪素を用い、ヘテロ半導体領域６３としてＰ型の多結晶シリコンを用いて説明したが、ドリフト領域６２とヘテロ半導体領域６３を、Ｎ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、或いはＰ型の炭化珪素とＮ型の多結晶シリコンとする等、如何なる組み合わせを採用してもよい。
【０１８５】
次に、図３６に示した接合型ＦＥＴ（ＪＦＥＴ）と呼ばれる接合型のＦＥＴについて説明する。図３６に示したスイッチング素子は、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域７１上にＮ-型のドリフト領域７２が形成され、ドリフト領域７２の中にＰ型のゲート領域７３とＮ+型のソース領域７４が形成された構造である。ドリフト領域７２、ゲート領域７３及びソース領域７４上に層間絶縁膜７７が形成されている。層間絶縁膜７７の開口部において、ゲート領域７３はゲート電極７５に接続され、ソース領域７４はソース電極７６に接続されている。基板領域７１はドレイン電極７８に接している。
【０１８６】
図３６に示したＪＦＥＴは、ＭＯＳＦＥＴと同様にユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。更に、ＪＦＥＴではＭＯＳＦＥＴに必須のゲート絶縁膜が不要のため、例えば２００℃を超えるような高い温度でのオペレーションが比較的容易であり、信頼性の確保という観点で有利である。このことから、スイッチング素子６００にＪＦＥＴを用いることで、本発明の効果である使用温度領域によらず振動現象を抑制できる点をより強みとして活かすことができる。なお、高温用途においては、例えば図１９、図２０等に示したようにキャパシタ２１０としてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、半導体スナバ回路２００の信頼性を確保しつつ、効果を発揮することができる。
【０１８７】
上記のように、スイッチング素子６００についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合について説明したが、還流ダイオード１００についても、ユニポーラ動作若しくはユニポーラ動作と同等の動作をするダイオードであれば、これまで説明してきた本発明の効果と同様の効果を得ることができる。
【０１８８】
例えば、図３７に示すようなＰＮ接合ダイオードの構造であっても、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射等の方策によって、導通時にＰ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作をする。この場合、還流ダイオード１００がＰＮ接合ダイオードの構造であっても、本発明の効果が得られる。
【０１８９】
例えば、図３７に示すＰＮ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図３７に示す還流ダイオード１００は、例えばシリコンからなるＮ+型の基板領域８１上にＮ-型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１は、例えば抵抗率が数ｍΩｃｍ〜数十ｍΩｃｍ、厚さが数十μｍ〜数百μｍ程度である。ドリフト領域８２は、例えばＮ型の不純物密度が１０13ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数百μｍである。ここでは、不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのドリフト領域８２であるとする。図３７は、半導体基体が基板領域８１とドリフト領域８２の二層からなる基板の場合について示しているが、抵抗率の大きさは上記の一例によらない基板領域８１のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。また、一例として耐圧が６００Ｖクラスの場合について説明するが、耐圧クラスはこれに限定されない。
【０１９０】
図３７に示すように、ドリフト領域８２の基板領域８１との接合面に対向する主面上にＰ型の反対導電型領域８３及び表面電極８４が積層され、基板領域８１と接して裏面電極８５が形成されている。なお、図３７に示した還流ダイオードはＰＮ接合のみで形成されているが、例えば一部がショットキーダイオードとして働くように構成されていてもよいし、他の構成含んでいてもよい。
【０１９１】
図３７に示したＰＮ接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。例えば、ドリフト領域８２にイオン照射する等して、反対導電型領域８３に近い領域と基板領域８１に近い領域とでドリフト領域８２中の少数キャリアのライフタイムが異なるように制御する。これにより、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
【０１９２】
しかしながら、少数キャリアのライフタイムを制御したＰＮ接合ダイオードにおいては、電流の大きさによらず少数キャリアのライフタイムが短くなる。このため、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ＰＮ接合ダイオードがほとんどユニポーラ動作と同じ動作をする。この場合は、図３７に示したダイオードに流れる過渡電流は、図４等を参照して説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流である。このため、半導体スナバ回路２００が無い状態だと振動現象が生じる。しかし、還流ダイオード１００に半導体スナバ回路２００を並列接続することで、低電流時においての振動現象を緩和することができる。
【０１９３】
したがって、ソフトリカバリダイオードである還流ダイオード１００と半導体スナバ回路２００との組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として第３の実施形態の効果を説明したが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば炭化珪素からなるＰＮ接合ダイオード等の、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってＰ型領域を形成した場合等ような少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でＰＮ接合ダイオードを逆回復動作させる場合に、本発明の効果を得ることができる。
【０１９４】
このように、少なくともユニポーラ動作と同等の動作を一部でも行う還流ダイオード１００であれば、逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。
【０１９５】
なお、図３７に示した還流ダイオード１００は、第１の実施形態で説明したスイッチング素子６００が還流ダイオード１００に並列接続されていない場合でも、同様の効果を発揮する。このため、還流ダイオード１００と半導体スナバ回路２００のみを並列接続としてもよい。
【０１９６】
更に、第３に実施形態においては、還流ダイオード１００とスイッチング素子６００の素子の組み合わせが第２の実施形態で説明した組み合わせと異なる場合について説明したが、還流ダイオード１００とスイッチング素子６００の素子は、第１〜第３の実施形態で説明したどの素子を用いて組み合わせてもよい。即ち、例えば還流ダイオード１００に第２の実施形態で説明したショットキーバリアダイオードを用い、スイッチング素子６００に第３に実施形態で説明したＭＯＳＦＥＴを用いた組み合わせでもよい。また、還流ダイオード１００とスイッチング素子６００を同一チップ上に形成していてもよい。
【０１９７】
以上に説明したように、第３の実施形態においても、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が、高々ドリフト領域に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ回路２００で形成しているところが従来技術と異なる点である。他は第１〜第２の実施形態と実質的に同様であり、重複した説明を省略する。
【０１９８】
また、第１の実施形態において図２６及び図２７を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量Ｃ、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０であるとき、容量比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時にはスナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Ｅが発生するため、キャパシタの静電容量Ｃは極力小さいことが好ましい。
【０１９９】
したがって、第３の実施形態で用いる半導体スナバ回路２００のキャパシタ２１０の静電容量は、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で選択する。これにより、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第３の実施形態で説明したどの構成例においても得ることができる。
【０２００】
（第４の実施形態）
第４の実施形態は、還流ダイオード１００と半導体スナバ回路２００が同一チップ上に形成された場合について例示する。
【０２０１】
図３８は、図２に対応する半導体チップの実装図の一例である。図３９は図３８の実装図に用いられている半導体チップの断面構造図の一例であり、還流ダイオード１００と半導体スナバ回路２００とが形成された半導体チップの断面構造を示している。以下では、第１の実施形態と同様の部分の説明は省略し、異なる特徴について詳しく説明する。
【０２０２】
図３８に示すように、還流ダイオード１００と半導体スナバ回路２００を含むスナバ内蔵還流ダイオード８００が配置されたチップ（スナバ内蔵還流ダイオードチップ、図中に符号８００で表示）が、絶縁基板５００上の金属膜４１０上に配置されている。スナバ内蔵還流ダイオードチップのカソード端子は、例えば半田やろう材等の接合材料を介して、カソード側の金属膜４１０に接している。スナバ内蔵還流ダイオードチップのアノード端子は、例えばアルミニウムワイヤやアルミニウムリボン等の金属配線３２０を介して、アノード側の金属膜３１０に接続されている。図３８では図示を省略したが、半導体スナバ回路２００の表面電極１３は複数形成されており、複数の表面電極１３のうち少なくとも一部が金属配線３２０を介して金属膜３１０に接続されている。
【０２０３】
図３９に、スナバ内蔵還流ダイオードチップの断面構造を示す。図３９に示したように、スナバ内蔵還流ダイオード８００は、図３９中の右側破線の右側に形成される還流ダイオード１００の部分と、図３９中の左側破線の左側に形成される半導体スナバ回路２００の部分で構成されている。
【０２０４】
還流ダイオード１００の部分は、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域１上にＮ-型のドリフト領域２が形成された基板材料で構成されている。基板領域１は、例えば抵抗率が数ｍΩｃｍ〜数十ｍΩｃｍ、厚さが数十〜数百μｍ程度である。ドリフト領域２は、例えばＮ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数十μｍである。図３９に示した構成例では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのドリフト領域２を用いることができる。ただし、耐圧クラスは６００Ｖクラスに限定されない。なお、第４の実施形態においても、半導体基体が基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさが上記の一例にはよらない基板領域１のみで形成された基板を使用してもかまわないし、多層の基板を使用してもかまわない。
【０２０５】
図３９中の右側破線の右側に形成される還流ダイオード１００の部分では、ドリフト領域２の基板領域１との接合面に対向する主面上に表面電極３が形成され、表面電極３に対向し、且つ基板領域１と接して裏面電極４が形成されている。表面電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層若しくは多層の金属材料からなる。表面電極３はアノード端子３００として外部電極と接続する。一方、裏面電極４は基板領域１とオーミック接続するような電極材料からなる。裏面電極４はカソード端子４００として外部電極と接続する。このように、図３９に示した還流ダイオード１００は、表面電極３をアノード端子、裏面電極４をカソード端子とするダイオードとして機能する。
【０２０６】
更に、図３９に示すように、還流ダイオード１００が形成される領域を除いて、ドリフト領域２と表面電極３間に、例えばシリコン酸化膜からなるフィールド絶縁膜５が形成されている。フィールド絶縁膜５は、還流ダイオード１００を半導体チップとして製造する際に、例えばチップ外周部のショットキー接合部における電界集中を緩和するために一般的に用いられるフィールド絶縁膜である。図３９においては、フィールド絶縁膜５の端部形状の一例として、表面電極３と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてもよい。
【０２０７】
また、フィールド絶縁膜５が形成される外周端部の構成として、例えば図４０に示すように、表面電極３とフィールド絶縁膜５とが接する部分の直下のドリフト領域２中に、Ｐ型の電界緩和領域７を形成してもよい。更に、図４０に示した構成に加えて、電界緩和領域７の外周を囲むように、１本若しくは複数のガードリングを形成してもよい。
【０２０８】
次に、図３９中の左側破線の左側に形成される半導体スナバ回路２００の部分について説明する。還流ダイオード１００の外周端部の電界緩和に用いられているフィールド絶縁膜５の所定領域上に、例えば多結晶シリコンからなる複数の抵抗領域６が形成されている。そして、各抵抗領域６上に表面電極１３がそれぞれ形成される。複数の表面電極１３の少なくとも一部が還流ダイオード１００のアノード端子が接続するアノード端子３００に接続される。アノード端子３００に接続される表面電極１３の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて決定される。
【０２０９】
第４の実施形態に係る半導体スナバ回路２００では、抵抗領域６が抵抗２２０として機能し、フィールド絶縁膜５がキャパシタ２１０として機能する。必要な抵抗値の大きさに応じて、抵抗領域６の不純物濃度や厚みを設定することができる。また、フィールド絶縁膜５についても、必要な耐圧並びに必要なキャパシタ２１０の静電容量の大きさに応じて、厚みや面積を設定することができる。
【０２１０】
耐圧については、半導体スナバ回路２００の機能としてだけではなく、還流ダイオード１００の電界緩和という機能を満たすために、フィールド絶縁膜５の破壊防止のため、還流ダイオード１００で形成されるショットキーバリアダイオードよりも耐圧が高いことが好ましい。また、キャパシタ２１０の静電容量は、還流ダイオード１００が遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍程度の範囲で選ぶことができる。ただし、十分なスナバ機能を発揮し、且つ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果に示すように、概ね１０分の１程度から１０倍程度の範囲が好ましい。
【０２１１】
第４の実施形態においては、還流ダイオード１００のショットキーバリアダイオードよりも耐圧が高くなるように例えば厚みを１μｍとし、キャパシタ２１０の静電容量が還流ダイオード１００の遮断状態時に形成される空乏容量と同程度にした場合について説明する。なお、フィールド絶縁膜５は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でも良く、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、更によい。そのような材料をフィールド絶縁膜５に用いた場合には、誘電領域１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。
【０２１２】
例えば、第１の実施形態で説明したように、厚みが１μｍの場合に１ｃｍ２当たりの静電容量が約３．４ｎＦ程度になるシリコン酸化膜に対し、シリコン酸化膜の代わりにＳｉ3Ｎ４膜を用いた場合、厚みが１μｍで同等の耐圧を確保することができ、Ｓｉ3Ｎ４膜を用いた場合の１ｃｍ２当たりの静電容量は６．６ｎＦ程度である。つまり、フィールド絶縁膜５にＳｉ3Ｎ４膜を用いると静電容量が約２倍程度大きくなり、誘電領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって、面積効率が向上し、ウェハコストを低減することができる。
【０２１３】
また、抵抗領域の抵抗の大きさは、既に説明したように、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが好ましい。
【０２１４】
このように、同一チップ上に還流ダイオード１００と半導体スナバ回路２００が形成された場合にも、第１の実施形態で説明した動作及び効果を得ることができる。
【０２１５】
図３９に示した第４の実施形態においては、還流ダイオード１００と半導体スナバ回路２００が支持基体としての基板領域１及びドリフト領域２を共用し、且つ電極材として裏面電極４を共用している。表面電極３と表面電極１３は同一材料を使用できる。更に、還流ダイオード１００の電解緩和機能として働くフィールド絶縁膜５は、キャパシタ２１０として機能する。これら共用する部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、還流ダイオード１００と半導体スナバ回路２００を１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。
【０２１６】
更に、第４の実施形態をＬ負荷回路に用いた場合には、還流ダイオード１００と半導体スナバ回路２００とを１チップ化した新たな効果を奏する。既に説明したように、還流ダイオード１００が遮断時及び導通時には半導体スナバ回路２００は動作せずに過渡時のみ動作をし、還流ダイオード１００の空乏容量及び半導体スナバ回路２００のキャパシタ２１０に起因して発生する過渡電流を消費するために抵抗２２０で発熱する。一方、還流ダイオード１００においては、ターンオン及びターンオフの過渡動作時において、電流と電圧の位相ずれの影響であまり発熱しない。したがって、還流ダイオード１００が最も発熱するのが定常の導通時となる。つまり、還流ダイオード１００と半導体スナバ回路２００とで、一連の動作中で発熱するタイミングが異なる。例えば還流ダイオード１００の部分が導通時に発熱している際には半導体スナバ回路２００の部分は遮断状態にあり発熱していない。このため、１チップ化した場合にチップ全体としての温度上昇を、別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、還流ダイオード１００の導通性能も向上することができる。
【０２１７】
以上のように、第４の実施形態では、振動現象を抑制し過渡性能を向上する効果と導通性能が共に向上すると同時に、小型化及び低コスト化を実現できる。
【０２１８】
図３９、図４０では、還流ダイオード１００がショットキーバリアダイオードの場合を説明したが、例えば第３の実施の形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。還流ダイオード１００がヘテロ接合ダイオードの場合における、図３９に対応する断面図を図４１に示す。
【０２１９】
図４１に示すように、基板領域４１、ドリフト領域４２、ヘテロ半導体領域４３、表面電極４４及び裏面電極４５からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜４６が形成されている。フィールド絶縁膜４６は、還流ダイオード１００が形成される領域を除いて、ドリフト領域４２とヘテロ半導体領域４３の間に形成されている。フィールド絶縁膜４６の所定領域上に、例えば多結晶シリコンからなる複数の抵抗領域４７が複数形成されている。そして、抵抗領域４７上にそれぞれ表面電極１３が形成され、複数の表面電極１３の一部がアノード端子３００に接続される。なお、図４０に示したようにＰ型の電界緩和領域が形成されていてもよいし、電界緩和領域の外周を囲むようにガードリングが形成されていてもよい。
【０２２０】
図４１に示したスナバ内蔵還流ダイオード８００により、第３の実施形態で説明した還流ダイオード１００やスイッチング素子６００を種々の素子で実現できる効果と共に、第４の実施形態で説明したスナバ回路と還流ダイオードを１チップ化することによる効果を実現することができる。更に、図４１に示したスナバ内蔵還流ダイオード８００の特徴として、抵抗領域４７を還流ダイオード１００のヘテロ半導体領域４３と同一材料で形成している点にある。このように構成することによって、還流ダイオード１００としてヘテロ接合ダイオードを用いた場合の効果に加え、製造工程を更に簡略化し、低コストで実現することができる。
【０２２１】
他にも図４２〜図４５に示すような構成で、還流ダイオード１００と半導体スナバ回路２００とを１チップ化することができる。
【０２２２】
図４２に示した構成は、半導体スナバ回路２００の抵抗２２０を低濃度ドリフト領域８で構成している点が図３９に示した構成と異なる。図４２に示した構成は、例えば基板領域１と低濃度ドリフト領域８を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域２を形成することで容易に実現できる。図４２に示した構成にすることによって、還流ダイオード１００と半導体スナバ回路２００を１チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。
【０２２３】
図４３に示した構成は、還流ダイオード１００としてショットキーバリアダイオードの代わりに図３７に示したユニポーラ動作と同等の動作を有するＰＮ接合ダイオードを構成した点が、図３９に示した構成と異なる。図４３に示した構成を採用しても、１チップ化が容易に実現でき、振動現象を更に抑制し過渡性能を向上する効果と導通性能がともに向上すると同時に、小型化且つ低コスト化を実現できる。
【０２２４】
図４４に示した構成は、半導体スナバ回路２００の抵抗２２０を低濃度ドリフト領域８８で構成している点が、図４３に示した構成と異なる。図４４に示した構成は、例えば基板領域８１と低濃度ドリフト領域８８を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域８２を形成することで容易に実現できる。図４４に示した構成にすることによって、還流ダイオード１００と半導体スナバ回路２００を１チップ化する場合においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。
【０２２５】
図４５に示した構成は、半導体スナバ回路２００のキャパシタ２１０の一部を反対導電型領域８９と低濃度ドリフト領域８８との間に形成されるＰＮ接合で構成している点が、図４４に示した構成と異なる。図４５に示した構成は、例えば基板領域８１と低濃度ドリフト領域８８を積層した半導体材料を用いて、不純物導入と不純物の活性化によってドリフト領域８２を形成し、不純物導入と不純物の活性化によって還流ダイオード１００として働く反対導電型領域８３と半導体スナバ回路２００として働く反対導電型領域８９とを同時に形成することで、容易に実現できる。図４５に示した構成にすることによって、還流ダイオード１００と半導体スナバ回路２００とを同一プロセスで形成できるため、製造工程を簡略化でき製造コストを低減することができる。
【０２２６】
また、図４５に示した構成においても、半導体基板を抵抗成分として使用することもでき、振動現象で生じる熱エネルギーが半導体基板を通して放熱されるため、抵抗部分の高密度化が可能となる。なお、図４５に示した構成では、半導体スナバ回路２００のキャパシタ２１０が、反対導電型領域８９と低濃度ドリフト領域８８との間に形成されるＰＮ接合の空乏容量とフィールド絶縁膜８６による容量とが直列に接続した容量である場合を例示しているが、ＰＮ接合容量のみの構成としてもよい。
【０２２７】
以上、還流ダイオード１００と半導体スナバ回路２００とを１チップ化した場合の構成を複数例示したが、上記で例示した以外にも、還流ダイオード１００と半導体スナバ回路２００の素子の組み合わせを替えて、１チップ化してももちろんよい。
【０２２８】
また、第４の実施形態においては、第１の実施形態に対応する還流ダイオード１００と半導体スナバ回路２００のみが並列接続している場合を例示したが、第２の実施形態及び第３の実施形態で示したような、スイッチング素子６００が並列接続される回路においても同様に本発明の効果を奏することができる。いずれにしても、少なくとも還流ダイオード１００と半導体スナバ回路２００とを１チップ化することで、振動現象を抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型で且つ低コストで実現することができる。
【０２２９】
また、第１の実施形態で図２６と図２７を参照して説明したのと同様に、容量比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡電流による損失Ｅの発生を考慮して、キャパシタの静電容量は極力小さいことが好ましい。つまり、第４の実施形態で用いる半導体スナバ回路２００のキャパシタ２１０を、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1／１０倍以上１０倍以下の範囲で選択することによって、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第４の実施形態で説明したどの構成例においても得ることができる。
【０２３０】
以上に説明したように、第４の実施形態においては、還流ダイオード１００と１チップされた半導体スナバ回路２００の表面電極１３の個数や面積を可変にできることにより、配線工程時にキャパシタ２１０の静電容量値及抵抗２２０の抵抗値を所望の値に設定できる。これにより、さまざまな還流ダイオード１００に適応可能な半導体スナバ回路２００を提供することができる。このような構成にすることによって、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【０２３１】
（第５の実施形態）
第５の実施形態においては、図２８に示した第２の実施形態の回路において、スイッチング素子６００と半導体スナバ回路２００が同一チップ上に形成された場合について例示する。
【０２３２】
図４６は、図２９に対応する半導体チップの実装図の一例である。図４７は図４６の実装図に用いられている半導体チップの断面構造図の一例であり、スイッチング素子６００と半導体スナバ回路２００の構造断面を示す。以下では、第２の実施形態と同様の部分の説明は省略し、異なる特徴ついて詳しく説明する。
【０２３３】
図４６に示すように、スイッチング素子６００と半導体スナバ回路２００を含むスナバ内蔵スイッチング素子９００が形成されたチップ（スナバ内蔵スイッチング素子チップ、図中に符号９００で示す）が絶縁基板５００に形成された金属膜４１０上に配置されている。スナバ内蔵スイッチング素子チップのコレクタ端子、及び還流ダイオード１００のカソード端子が、例えば半田やろう材等の接合材料を介してカソード側の金属膜４１０に接している。スナバ内蔵スイッチング素子チップのエミッタ端子、及び還流ダイオード１００のアノード端子が、例えばアルミニウムワイヤやアルミニウミリボン等の金属配線３５０を介して、アノード側の金属膜３１０に接続される。図４６では図示を省略したが、半導体スナバ回路２００の表面電極１３は複数形成してあり、複数の表面電極１３のうち少なくとも一部が金属配線３５０を介して金属膜３１０に接続されている。
【０２３４】
スナバ内蔵スイッチング素子チップの断面構造を図４７に示す。図４７に示すように、スナバ内蔵スイッチング素子９００は、図４７中の右側破線の右側に形成されるスイッチング素子６００の部分と、図４７中の左側破線の左側に形成される半導体スナバ回路２００の部分で構成されている。
【０２３５】
図４７に示したスイッチング素子６００の部分は、一例として一般的なＩＧＢＴで構成されている。例えばシリコンを材料としたＰ+型の基板領域２１上に、Ｎ型のバッファ領域２２とＮ-型のドリフト領域２３とを積層した基板材料でスイッチング素子６００は構成されている。ドリフト領域２３中の表層部の一部にＰ型のウェル領域２４形成され、ウェル領域２４中の表層部の一部にＮ+型エミッタ領域２５が形成されている。ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部上に、例えばシリコン酸化膜からなるゲート絶縁膜２６が配置され、ゲート絶縁膜２６上に例えばＮ型の多結晶シリコンからなるゲート電極２７が配設されている。ゲート絶縁膜２６に形成された開口部においてエミッタ領域２５及びウェル領域２４に接して、例えばアルミニウムからなるエミッタ電極２８が形成されている。また、基板領域２１にオーミック接続させてコレクタ電極３０が形成されている。このように、図４７に示したＩＧＢＴは、ゲート電極２７が半導体基体平面上に形成された所謂プレーナ型である。
【０２３６】
更に、図４７に示すように、スイッチング素子６００が形成される領域の外周部において、ドリフト領域２３及びウェル領域２４上に、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。既に述べたように、フィールド絶縁膜３１はチップ外周部のＰＮ接合部における電界集中を緩和するために用いられる。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域２４の外周を囲むように、ガードリングが形成されていてもよい。
【０２３７】
次に、図４７中の左側破線の左側に形成される半導体スナバ回路２００の部分について説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子６００のゲート絶縁膜２６や層間絶縁膜（図示せず）等を形成する際に形成される絶縁膜３２を介して、多結晶シリコンからなる複数の抵抗領域３３が形成されている。なお、図４７において絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に抵抗領域３３が形成されていてもよい。複数の抵抗領域３３上にそれぞれ表面電極１３が形成されている。複数の表面電極１３の少なくとも一部がスイッチング素子６００のエミッタ端子が接続するエミッタ端子３０１に接続される。エミッタ端子３０１に接続される表面電極１３の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて決定される。
【０２３８】
図４７に示した半導体スナバ回路２００は、抵抗領域３３が抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２がキャパシタ２１０として機能する。抵抗２２０に必要な抵抗値の大きさに応じて、抵抗領域３３の不純物濃度や厚みを設定することができる。フィールド絶縁膜３１についても、キャパシタ２１０に必要な耐圧並びに必要な静電容量の大きさに応じて、厚みや面積を設定することができる。耐圧については、半導体スナバ回路２００の機能としてだけではなく、スイッチング素子６００の電界緩和という機能を果たすフィールド絶縁膜３１の破壊防止のため、スイッチング素子６００の耐圧よりも高くなるように設定することが好ましい。
【０２３９】
また、キャパシタ２１０の静電容量については、半導体スナバ回路２００と並列に接続される還流ダイオード１００が遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができる。しかし、既に述べたように、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、キャパシタ２１０の静電容量は還流ダイオード１００に充電される空乏容量の概ね１０分の１程度から１０倍程度の範囲が好ましい。
【０２４０】
図４７に示した半導体スナバ回路２００では、スイッチング素子６００の耐圧よりも高くなるようにキャパシタ２１０の厚みを１μｍ程度とし、キャパシタ２１０の静電容量がスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏容量の和と同程度となるように形成される。なお、フィールド絶縁膜３１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、且つ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でもよい。また、抵抗領域３３の抵抗の大きさは、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが好ましい。
【０２４１】
上記のようにように、１チップにスイッチング素子６００と半導体スナバ回路２００が形成された場合にも、第１の実施形態で説明した動作及び効果を実現できる。
【０２４２】
図４７に示した構成において、スイッチング素子６００と半導体スナバ回路２００が、支持基体としての基板領域２１及びバッファ領域２２及びドリフト領域２３を共用し、且つコレクタ電極３０を共用している。エミッタ電極２８と表面電極１３は、同一材料を使用できる。また、スイッチング素子６００の電界緩和機能として働くフィールド絶縁膜３１もキャパシタ２１０として機能する。更に、スイッチング素子６００のゲート電極２７として働く多結晶シリコン膜を、抵抗２２０である抵抗領域３３と同様に形成することができる。つまり、これらの部分については、同一プロセスで形成することができ、製造プロセスを簡易化することができる。
【０２４３】
更に、半導体スナバ回路２００とスイッチング素子６００を１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。
【０２４４】
更に、図４７に示した構成を例えば図３１に示したインバータ回路に適用した場合には、スイッチング素子６００と半導体スナバ回路２００とを１チップ化した新たな効果を生むことができる。即ち、第２の実施形態及び第３の実施形態で説明したように、還流ダイオード１００が逆回復動作をする場合においては、半導体スナバ回路２００は振動現象を緩和するべく、還流ダイオード１００、スイッチング素子６００の空乏容量及び半導体スナバ回路２００のキャパシタ２１０に起因して発生する過渡電流を消費し、抵抗２２０で発熱する。一方、還流ダイオード１００が逆回復動作をする場合においては、還流ダイオード１００に並列接続されているスイッチング素子６００は導通状態にないため、ほとんど発熱していない。このように、逆回復時に半導体スナバ回路２００が発熱している場合にはスイッチング素子６００の部分は遮断状態にあり発熱していない。このため、スイッチング素子６００と半導体スナバ回路２００を１チップ化することによって、チップ全体としての温度上昇を、別チップの場合と比べて低く抑えることができる。つまり、スイッチング素子６００と半導体スナバ回路２００を１チップ化することによって、発熱による抵抗領域３３の高集積化が期待できる。
【０２４５】
以上のように、第５の実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型化且つ低コスト化を実現できる。
【０２４６】
図４７に示した構成例では、スイッチング素子６００がＩＧＢＴの場合を説明したが、例えば第２の実施形態および第３の実施形態で説明したさまざまなスイッチング素子６００を半導体スナバ回路２００と１チップ化することは、スイッチング素子６００がＩＧＢＴである場合と同様に容易に実現できる。図４８〜図５０にその例を示す。
【０２４７】
図４８は、図４７に示したＩＧＢＴを用いる代わりに、スイッチング素子６００としてＭＯＳＦＥＴを用いた場合を示している。なお、図４８に示したＭＯＳＦＥＴは、例えば炭化珪素半導体基体からなる。例えばＮ+型である基板領域５１上にＮ-型のドリフト領域５２が形成された基板材料を用いる。ドリフト領域５２中の表層部の一部にＰ型のウェル領域５３が形成され、ウェル領域５３中の表層部の一部にＮ+型ソース領域５４が形成されている。ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接して、例えばシリコン酸化膜からなるゲート絶縁膜５５が形成され、ゲート絶縁膜５５上に例えばＮ型の多結晶シリコンからなるゲート電極５６が配設されている。更に、ゲート絶縁膜５５に形成された開口部においてソース領域５４及びウェル領域５３と接するソース電極５７が形成されている。基板領域５１にオーミック接続させてドレイン電極５９が形成されている。
【０２４８】
更に、図４８に示すように、スイッチング素子６００の形成される領域の外周部に、ドリフト領域５２及びウェル領域５３の表層部に接して、例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。
【０２４９】
次に、図４８中の左側破線の左側に形成される半導体スナバ回路２００について説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子６００のゲート絶縁膜５５を形成する際に形成される絶縁膜３２や層間絶縁膜（図示せず）等を介して、多結晶シリコンからなる複数の抵抗領域３３が形成されている。なお、図４８には絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に抵抗領域３３が形成されていてもよい。
【０２５０】
複数の抵抗領域３３上にそれぞれ表面電極１３が形成されている。複数の表面電極１３の少なくとも一部がスイッチング素子６００のソース端子が接続するソース端子３０２に接続される。ソース端子３０２に接続される表面電極１３の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて決定される。
【０２５１】
図４８に示した半導体スナバ回路２００は、抵抗領域３３が抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２がキャパシタ２１０として機能する。抵抗２２０に必要な抵抗値の大きさに応じて、抵抗領域３３の不純物濃度や厚みを設定することができる。
【０２５２】
図４８に示した構成によって、第３の実施形態で説明した還流ダイオード１００やスイッチング素子６００を種々の素子で実現できる効果と、第５の実施形態で説明した半導体スナバ回路２００とスイッチング素子６００を１チップ化したことにより効果を実現することができる。更に、図４８に示した構成の特徴としては、抵抗領域３３をスイッチング素子６００のゲート電極５６と同一材料で形成している点が挙げられる。図４８に示した構成にすることによって、スイッチング素子６００としてＭＯＳＦＥＴを用いた場合の効果に加え、製造工程を更に簡略化し、低コスト化を実現することができる。
図４９は、図４７に示したＩＧＢＴを用いる代わりに、スイッチング素子６００として図３５に示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。
【０２５３】
先ず、図４９中の右側破線の右側に形成されるスイッチング素子６００について説明する。例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域６１上にＮ-型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面上に、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。そして、ヘテロ半導体領域６３の開口部でドリフト領域６２と接して、ヘテロ半導体領域６３上に例えばシリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が形成され、ヘテロ半導体領域６３に接してソース電極６６が配置されている。基板領域１にはドレイン電極６８が接続されている。更に、スイッチング素子６００が形成される領域の周辺部において、ドリフト領域６２の表層部と接してシリコン酸化膜等からなるフィールド絶縁膜３１が形成されている。
【０２５４】
次に、図４９中の左側破線の左側に形成される半導体スナバ回路２００について説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、多結晶シリコンからなる複数の抵抗領域３３が形成されている。複数の抵抗領域３３上にそれぞれ表面電極１３が形成されている。複数の表面電極１３の少なくとも一部がスイッチング素子６００のソース端子が接続するソース端子３０２に接続される。ソース端子３０２に接続される表面電極１３の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて決定される。
【０２５５】
図４９に示した半導体スナバ回路２００は、抵抗領域３３が抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２がキャパシタ２１０として機能する。抵抗２２０に必要な抵抗値の大きさに応じて、抵抗領域３３の不純物濃度や厚みを設定することができる。
【０２５６】
図４９に示した構成によっても、第３の実施形態で説明した還流ダイオード１００やスイッチング素子６００を種々の素子で実現できる効果と、第５の実施形態で説明した半導体スナバ回路２００とスイッチング素子６００を１チップ化したことによる効果を実現することができる。更に、図４９に示した構成の特徴としては、抵抗領域３３をスイッチング素子６００のヘテロ半導体領域６３と同一材料で形成している点も挙げられる。また、図４７、図４８に示したスイッチング素子６００の場合と同じように、抵抗領域３３をスイッチング素子６００のゲート電極６５と同一材料で形成することもできる。
【０２５７】
図５０は、図４７に示したＩＧＢＴを用いる代わりに、スイッチング素子６００として図３６に示したＪＦＥＴを用いた場合を示している。図５０に示すスイッチング素子６００では、例えば炭化珪素のポリタイプが４ＨタイプのＮ+型である基板領域７１上にＮ-型のドリフト領域７２が形成されている。ドリフト領域７２中の表層部にＮ+型のソース領域７３とＰ型のゲート領域７４が形成されている。ゲート領域７４はゲート電極７５に接続され、ソース領域７３はソース電極７６に接続されている。基板領域７１はドレイン電極７８に接続されている。更に、スイッチング素子６００の外周部に、ドリフト領域７２の表層部に接して例えばシリコン酸化膜からなるフィールド絶縁膜３１が形成されている。
【０２５８】
次に、図５０中の左側破線の左側に形成される半導体スナバ回路２００について説明する。スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、例えばスイッチング素子６００の絶縁膜７７を形成する際に形成される絶縁膜３２や層間絶縁膜（図示せず）等を介して、多結晶シリコンからなる複数の抵抗領域３３が形成されている。なお、図５０では絶縁膜３２が形成された場合について例示しているが、絶縁膜３２を介さずフィールド絶縁膜３１上に複数の抵抗領域３３が形成されていてもよい。
【０２５９】
複数の抵抗領域３３上にそれぞれ表面電極１３が形成されている。複数の表面電極１３の少なくとも一部がスイッチング素子６００のソース端子が接続するソース端子３０２に接続される。ソース端子３０２に接続される表面電極１３の個数は、電流・電圧の振動現象を抑制するために必要なキャパシタ２１０及び抵抗２２０の値に応じて決定される。
【０２６０】
図５０に示した半導体スナバ回路２００は、抵抗領域３３が抵抗２２０として機能し、フィールド絶縁膜３１及び絶縁膜３２がキャパシタ２１０として機能する。抵抗２２０に必要な抵抗値の大きさに応じて、抵抗領域３３の不純物濃度や厚みを変えることができる。
【０２６１】
図５０に示した構成によって、第３の実施形態で説明した還流ダイオード１００やスイッチング素子６００を種々の素子で実現できる効果と、第５の実施形態で説明した半導体スナバ回路２００とスイッチング素子６００を１チップ化したことにより効果を実現することができる。このような構成することによって、製造工程をさらに簡略化し、低コストで実現することができる。
【０２６２】
また、第５の実施形態において、第３の実施形態で説明したのと同様に、スイッチング素子６００に採用する構成がユニポーラ型の還流ダイオードとしても使用できる場合には、還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００と半導体スナバ回路２００とを１チップ化して、半導体パッケージを小型化することができる。これにより、配線等に生じる寄生インダクタンスを更に低減することができ、半導体スナバ回路２００によって振動現象を更に低減することができる。
【０２６３】
また、還流ダイオード１００、スイッチング素子６００及び半導体スナバ回路２００を１チップ化することにより配線長がより短くなって、振動電流により配線から発せられる放射ノイズを更に低減させる効果もある。更に、チップサイズの縮小によって製造コストが低減される。また、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ回路２００のキャパシタ２１０に必要な静電容量も小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。
【０２６４】
以上、スイッチング素子６００と半導体スナバ回路２００を１チップ化する一例を説明してきたが、１チップ化する際に、半導体スナバ回路２００の抵抗２２０として、例えば多結晶シリコンからなる抵抗領域３３以外にも、半導体基体中の基板領域やドリフト領域を用いてもよい。また、半導体スナバ回路２００のキャパシタ２１０として、例えばシリコン酸化膜からなるフィールド絶縁膜３１以外にも、ＰＮ接合やヘテロ接合等の逆バイアス時に空乏層を形成する構成を採用し、この空乏層容量をキャパシタ２１０として用いてもよい。また、例えばショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スイッチング素子６００中に還流ダイオード１００を内蔵する構成とし、半導体スナバ回路２００と共に１チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象を更に抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。
【０２６５】
第１の実施形態において図２０及び図２１を参照して説明したのと同様に、スナバ回路に用いるキャパシタの静電容量Ｃ、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ容量成分の総和Ｃ０であるとき、容量比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時には、スナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Ｅが発生する。このため、キャパシタ２１０の静電容量の大きさは極力小さいことが好ましい。
【０２６６】
このことから、第５の実施形態で用いるスナバ回路のキャパシタ２１０の静電容量Ｃは、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の容量の総和に比べて、1０分の１倍以上１０倍以下の範囲で選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第５の実施形態で説明したどの構成例においても得ることができる。
【０２６７】
以上に説明したように、第５の実施形態においては、スイッチング素子６００と１チップされた半導体スナバ回路２００の表面電極１３の個数や面積を可変にできることにより、配線工程時にキャパシタ２１０の静電容量値及抵抗２２０の抵抗値を所望の値に設定できる。これにより、さまざまなスイッチング素子６００に適応可能な半導体スナバ回路２００を提供することができる。このような構成にすることによって、回路構成が変更になった場合においても、配線を変更するだけで、安定的に電流・電圧の振動現象を抑制することができる。
【０２６８】
（その他の実施形態）
上記のように、本発明は第１乃至第５の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【０２６９】
半導体スナバ回路２００は、少なくとも還流ダイオード１００と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
【０２７０】
また、第１乃至第５の実施形態において、還流ダイオード１００、スイッチング素子６００、半導体スナバ回路２００の材料として、シリコン材料、炭化珪素材料等を一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、スイッチング素子６００及び還流ダイオード１００のドリフト領域としてＮ型の場合で説明してきたが、Ｐ型で構成されていてももちろんよい。
【０２７１】
また、第１乃至第５の実施形態に係る半導体装置を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータ等を例として説明したが、図３２に示すような一般にＨブリッジと呼ばれる電力変換装置に用いてもよい。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧の電圧を変えて出力するＤＣ／ＤＣコンバータ等のように、あらゆるタイプの電力変換装置に適用することができる。そして、第１乃至第５の実施形態に係る半導体装置を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、更には、低温及び高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
【０２７２】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【０２７３】
本発明の半導体装置は、還流ダイオードを有する半導体装置及び電力変換装置を製造する製造業を含む電子機器産業に利用可能である。
【符号の説明】
【０２７４】
１、１１、２１、４１、５１、６１、７１、８１…基板領域
２、２３、４２、５２、６２、７２、８２…ドリフト領域
３、１３、４４、８４…表面電極
４、１４、４５、８５…裏面電極
５、３１、４６、８６…フィールド絶縁膜
６、１７、３３、４７…抵抗領域
７…電界緩和領域
８、８８…低濃度ドリフト領域
１０、１０Ａ…半導体装置
１２…誘電領域
１５、８３、８９…反対導電型領域
１６…低抵抗基板領域
２２…バッファ領域
２４…ウェル領域
４３、６３…ヘテロ半導体領域
１００…還流ダイオード
２００…半導体スナバ回路
２１０…キャパシタ
２２０…抵抗
５００…絶縁基板
６００…スイッチング素子
８００…スナバ内蔵還流ダイオード
９００…スナバ内蔵スイッチング素子
１００１…結合表面電極
【図１】
2010205845.tif 000003
【図２】
2010205845.tif 000004
【図３】
2010205845.tif 000005
【図４】
2010205845.tif 000006
【図５】
2010205845.tif 000007
【図６】
2010205845.tif 000008
【図７】
2010205845.tif 000009
【図８】
2010205845.tif 000010
【図９】
2010205845.tif 000011
【図１０】
2010205845.tif 000012
【図１１】
2010205845.tif 000013
【図１２】
2010205845.tif 000014
【図１３】
2010205845.tif 000015
【図１４】
2010205845.tif 000016
【図１５】
2010205845.tif 000017
【図１６】
2010205845.tif 000018
【図１７】
2010205845.tif 000019
【図１８】
2010205845.tif 000020
【図１９】
2010205845.tif 000021
【図２０】
2010205845.tif 000022
【図２１】
2010205845.tif 000023
【図２２】
2010205845.tif 000024
【図２３】
2010205845.tif 000025
【図２４】
2010205845.tif 000026
【図２５】
2010205845.tif 000027
【図２６】
2010205845.tif 000028
【図２７】
2010205845.tif 000029
【図２８】
2010205845.tif 000030
【図２９】
2010205845.tif 000031
【図３０】
2010205845.tif 000032
【図３１】
2010205845.tif 000033
【図３２】
2010205845.tif 000034
【図３３】
2010205845.tif 000035
【図３４】
2010205845.tif 000036
【図３５】
2010205845.tif 000037
【図３６】
2010205845.tif 000038
【図３７】
2010205845.tif 000039
【図３８】
2010205845.tif 000040
【図３９】
2010205845.tif 000041
【図４０】
2010205845.tif 000042
【図４１】
2010205845.tif 000043
【図４２】
2010205845.tif 000044
【図４３】
2010205845.tif 000045
【図４４】
2010205845.tif 000046
【図４５】
2010205845.tif 000047
【図４６】
2010205845.tif 000048
【図４７】
2010205845.tif 000049
【図４８】
2010205845.tif 000050
【図４９】
2010205845.tif 000051
【図５０】
2010205845.tif 000052