(57)【要約】【課題】回路規模を大きくすることなく、広い範囲のクロック周波数を再生することが可能なクロック再生回路を提供する。【解決手段】クロック信号を生成するクロック信号生成回路１１と、入力データ信号とクロック信号との位相比較出力信号を出力する第１及び第２の位相比較器１３，１４と、位相比較出力信号に基づいて入力データ信号とクロック信号との周波数差信号を出力する周波数比較器１５とを備える。クロック信号生成回路１１は奇数個の論理反転回路を直列につないで位相の異なる２種のクロック信号を出力し、それぞれを別々の位相比較器１３，１４に入力して位相を比較して位相比較出力信号を出力し、周波数比較器１５は第１及び第２の位相比較器１３，１４における各位相比較出力信に基づいて周波数を比較する。【選択図】図１
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【特許請求の範囲】
【請求項１】
論理反転回路を直列に連結してなり、入力データ信号の周波数と等しい周波数からなるクロック信号を生成するクロック信号生成部と、
上記クロック信号生成部において生成されたクロック信号を入力し、上記入力データ信号と該クロック信号との位相を比較して位相比較出力信号を出力する位相比較部と、
上記位相比較部から出力された位相比較出力信号に基づいて、上記入力データ信号と上記クロック信号との周波数を比較して周波数差信号を出力する周波数比較部と、
上記周波数比較部から出力された周波数差信号に応じた出力電流を出力するチャージポンプと、
上記チャージポンプから出力された出力電流を出力電圧に変換するループフィルタとを備え、
上記クロック信号生成部は、奇数個の論理反転回路を直列に連結することによって、第１の位相のクロック信号と該第１の位相の角度よりも大きい角度を有する第２の位相のクロック信号の、異なる２種類のクロック信号を生成し、
上記位相比較部は、上記第１の位相のクロック信号を入力する第１の位相比較部と、上記第２の位相のクロック信号を入力する第２の位相比較部とを備え、各位相比較部において上記入力データ信号と各位相のクロック信号との位相を比較して位相比較出力信号を出力し、
上記周波数比較部は、上記第１の位相比較部及び上記第２の位相比較部から出力された各位相比較出力信号に基づいて、上記入力データ信号と上記クロック信号との周波数を比較するクロック再生回路。
【請求項２】
上記クロック信号生成部は、上記論理反転回路をリング状に連結してなるリングオシレータ回路である請求項１記載のクロック再生回路。
【請求項３】
上記第１の位相比較部及び上記第２の位相比較部から出力される上記位相比較出力信号は、上記入力データ信号の位相に対して上記クロック信号の位相が遅れていることを示す位相Ｕｐ信号、又は上記入力データ信号の位相に対して上記クロック信号の位相が進んでいることを示す位相Ｄｏｗｎ信号である請求項１又は２記載のクロック再生回路。
【請求項４】
上記周波数比較器は、上記第１の位相比較部及び上記第２の位相比較部から出力される各位相比較出力信号に基づき、第１の位相比較部から出力される位相比較出力信号が第２の位相比較部から出力される位相比較出力信号よりも早く変化する場合には、上記入力データ信号の周波数に対して上記クロック信号の周波数が高いと判断し、第１の位相比較部から出力される位相比較出力信号が第２の位相比較部から出力される位相比較出力信号よりも遅く変化する場合には、上記入力データ信号の周波数に対して上記クロック信号の周波数が低いと判断する請求項１乃至３の何れか１項記載のクロック再生回路。
【請求項５】
上記第１の位相は０度であり、上記第２の位相は６０度である請求項１乃至４の何れか１項記載のクロック再生回路。
【請求項６】
論理反転回路を直列に連結してなるクロック信号生成部により、入力データ信号の周波数と等しい周波数からなるクロック信号を生成するクロック信号生成工程と、
上記クロック信号生成工程にて出力されたクロック信号を入力し、上記入力データ信号と該クロック信号との位相を比較して位相比較出力信号を出力する位相比較工程と、
上記位相比較工程にて出力された位相比較出力信号に基づいて、上記入力データ信号と上記クロック信号との周波数を比較して周波数差信号を出力する周波数比較工程と、
上記周波数比較工程にて出力された周波数差信号に応じた出力電流を出力した後、該出力電流を出力電圧に変換し、上記クロック信号の生成を制御する電圧制御工程とを有し、
上記クロック信号生成部は、奇数個の論理反転回路を直列に連結してなり、上記クロック信号生成工程では、該クロック信号生成部から第１の位相のクロック信号と該第１の位相の角度よりも大きい角度を有する第２の位相のクロック信号の、異なる２種類のクロック信号を生成し、
上記位相比較工程では、第１の位相比較部に上記第１の位相のクロック信号を入力し、第２の位相比較部に上記第２の位相のクロック信号を入力し、各位相比較部において上記入力データ信号と各位相のクロック信号との位相を比較して位相比較出力信号を出力し、
上記周波数比較工程では、上記第１の位相比較部及び上記第２の位相比較部から出力される各位相比較出力信号に基づいて、上記入力データ信号と上記クロック信号との周波数を比較するクロック再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データ信号から同期クロックを抽出して再生するクロック再生回路に関し、特に高い周波数を含む広い周波数帯域に亘るデータ信号に対して、２種類のクロック信号を用いてクロックを再生するクロック再生回路及びクロック再生方法に関する。
【背景技術】
【０００２】
従来、入力データ信号から同期クロックを抽出して再生するクロック再生回路として、位相比較器を用いて位相制御を行う回路が主に用いられてきた。しかしながら、この位相比較器だけを用いたクロック再生回路では、クロック再生が可能なクロック周波数の範囲が非常に狭くなってしまうという問題があった。
【０００３】
特に、近年においては、携帯電話などの移動体通信機器に加え、パーソナルコンピュータやその周辺装置、テレビジョン等の家電品に至るまで無線通信機能が装備されつつあり、また無線通信による大容量データの高速転送の要求も高まっており、このような高速通信が可能な次世代の無線通信技術として、データを極めて広い周波数帯域に拡散して送受信を行う無線通信方式等が注目されている。このように、高速の無線通信機能等が広く整備されてきている近年では、広い周波数帯域においても効率的にクロックの再生を行うことができるクロック再生回路が求められている。
【０００４】
このような実情において、広い周波数帯域のクロック周波数の再生を可能にするために、周波数比較器をさらに備えるものが用いられている。
【０００５】
図１２に、位相比較器と周波数比較器とを利用した従来のクロック再生回路２００のブロック図の一例を示す。この図１２に示されるように、従来のクロック再生回路２００においては、入力端子２０１を介して入力された入力データ信号からクロックを再生する際に、例えば０度、４５度、９０度、１３５度などの４つの異なる位相のリファレンスクロック信号を用いる。そして、それぞれのリファレンスクロック信号を２種類ずつ位相比較器２０２，２０３に入力し、その出力信号を周波数比較器２０４に入力することによってデータクロック再生を行うというものである（例えば、非特許文献１参照。）。
【０００６】
【非特許文献１】B.Razzavi, “A 10-Gb/s CMOS Clock and Data Recovery Circuit With a Half-Rate Binary Phase/Frequency Detector ”IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.38,NO.1,JANUARY 2003
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のクロック再生回路では、可変周波数範囲を全てカバーできるような広い範囲のクロック周波数を再生することはできるものの、上述のように４種類の位相のリファレンスクロックを用意することが必要となっていた。そして、この４種類のリファレンスクロック信号を生成するためには、例えば図１３に示すようなＬＣ発信器を４つ用いることによって生成する必要があった。
【０００８】
この図１３に示されるように、４種類のリファレンスクロック信号を生成する場合には、非常に大きな回路が必要となり、このＬＣ発信器が必要となる場合には８個のインダクタが必要となっていた。インダクタを用いるようにすると、それだけで回路規模は非常に大きくなってしまい、８個ものインダクタを用いた場合には回路規模はとても大きくなり実用性を著しく欠くものとなっていた。
【０００９】
また、広い周波数帯域の中で数ＧＨｚから数１０ＧＨｚといった高い信号の周波数になると、正確に４相の周波数を生成することはレイアウト設計を含めてとても困難であった。さらに、高周波数信号においては、位相誤差（ジッタ）の発生が顕著になり、その高周波信号を含む広い周波数帯域において適切に動作するクロック再生回路を設計・製造することは、非常に困難であった。
【００１０】
そこで、本発明は、このような実情に鑑みて提案されたものであり、回路規模を大きくすることなく、広い範囲のクロック周波数を再生することが可能なクロック再生回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決するため、本発明におけるクロック再生回路は、論理反転回路を直列に連結してなり、入力データ信号の周波数と等しい周波数からなるクロック信号を生成するクロック信号生成部と、上記クロック信号生成部において生成されたクロック信号を入力し、上記入力データ信号と該クロック信号との位相を比較して位相比較出力信号を出力する位相比較部と、上記位相比較部から出力された位相比較出力信号に基づいて、上記入力データ信号と上記クロック信号との周波数を比較して周波数差信号を出力する周波数比較部と、上記周波数比較部から出力された周波数差信号に応じた出力電流を出力するチャージポンプと、上記チャージポンプから出力された出力電流を出力電圧に変換するループフィルタとを備え、上記クロック信号生成部は、奇数個の論理反転回路を直列に連結することによって、第１の位相のクロック信号と該第１の位相の角度よりも大きい角度を有する第２の位相のクロック信号の、異なる２種類のクロック信号を生成し、上記位相比較部は、上記第１の位相のクロック信号を入力する第１の位相比較部と、上記第２の位相のクロック信号を入力する第２の位相比較部とを備え、各位相比較部において上記入力データ信号と各位相のクロック信号との位相を比較して位相比較出力信号を出力し、上記周波数比較部は、上記第１の位相比較部及び上記第２の位相比較部から出力された各位相比較出力信号に基づいて、上記入力データ信号と上記クロック信号との周波数を比較する。
【００１２】
また、上述した課題を解決するため、本発明におけるクロック再生方法は、論理反転回路を直列に連結してなるクロック信号生成部により、入力データ信号の周波数と等しい周波数からなるクロック信号を生成するクロック信号生成工程と、上記クロック信号生成工程にて出力されたクロック信号を入力し、上記入力データ信号と該クロック信号との位相を比較して位相比較出力信号を出力する位相比較工程と、上記位相比較工程にて出力された位相比較出力信号に基づいて、上記入力データ信号と上記クロック信号との周波数を比較して周波数差信号を出力する周波数比較工程と、上記周波数比較工程にて出力された周波数差信号に応じた出力電流を出力した後、該出力電流を出力電圧に変換し、上記クロック信号の生成を制御する電圧制御工程とを有し、上記クロック信号生成部は、奇数個の論理反転回路を直列に連結してなり、上記クロック信号生成工程では、該クロック信号生成部から第１の位相のクロック信号と該第１の位相の角度よりも大きい角度を有する第２の位相のクロック信号の、異なる２種類のクロック信号を生成し、上記位相比較工程では、第１の位相比較部に上記第１の位相のクロック信号を入力し、第２の位相比較部に上記第２の位相のクロック信号を入力し、各位相比較部において上記入力データ信号と各位相のクロック信号との位相を比較して位相比較出力信号を出力し、上記周波数比較工程では、上記第１の位相比較部及び上記第２の位相比較部から出力される各位相比較出力信号に基づいて、上記入力データ信号と上記クロック信号との周波数を比較する。
【発明の効果】
【００１３】
本発明に係るクロック再生回路及びクロック再生方法によれば、回路規模を大きくすることなく、可変周波数範囲をすべてカバーするクロック再生回路を構成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を適用した具体的な実施の形態について、図面を参照にして詳細に説明する。
【００１５】
まず、本実施の形態に係るクロック再生回路の構成、及び全体のクロック再生処理の流れについて説明し、次にこのクロック再生回路を構成する位相比較器及び周波数比較器の処理動作について説明をしていく。
【００１６】
図１は、本発明の一実施形態を示す、データを表す信号からクロック信号を再生するためのクロック再生回路１０のブロック図である。この図１に示されるように、このクロック再生回路１０は、２種類の位相のクロック信号を生成して出力するクロック信号生成回路１１と、入力端子１２を介して入力された入力データ信号とクロック信号生成回路１１から出力されたクロック信号との位相を比較して位相比較出力信号を出力する第１の位相比較器１３及び第２の位相比較器１４の２つの位相比較器と、第１の位相比較器１３及び第２の位相比較器１４からの位相比較出力信号を入力して周波数を比較する周波数比較器１５と、チャージポンプ１６と、ループフィルタ１７とから構成されている。
【００１７】
このように、本実施の形態に係るクロック再生回路１０は、２種類の異なる位相のクロック信号を生成して出力するクロック信号生成回路１１を備えるとともに、第１の位相比較器１３及び第２の位相比較器１４の２つの位相比較器を備えている。そして、各位相比較器１３，１４に対して、２種類の異なる位相のクロック信号が１位相ずつそれぞれ入力されると、各位相比較器１３，１４において、入力データ信号とクロック信号との位相が比較され、２つの位相比較器１３，１４のどちらの位相比較出力信号の出力（ＰＤ出力）が先に現れるか（先に変化するか）を判断することによって、入力データ信号に同期したクロック信号を生成するようにしている。以下、具体的に各構成について詳細に説明していく。
【００１８】
クロック信号生成回路１１は、例えばリングオシレータ回路等からなり、奇数個の論理反転回路を直列に連結して複数種類の位相のリファレンスクロック信号を生成する。具体的に、リングオシレータ回路で構成する場合には、論理反転回路である奇数個のインバータをリング状に直列に接続することによってクロック信号を生成する。このようにしてリングオシレータ回路によって構成させた場合には、インダクタを必要しないことから、小さな面積で回路を構成することができる。
【００１９】
図２は、クロック信号生成回路１１をリングオシレータ回路によって構成した場合のブロック図である。この図２に示すように、信号が論理反転回路であるインバータのリングを１周して元に戻ると反転するという性質を利用して、例えば３個のインバータ１０１，１０２，１０３でリングオシレータ回路を構成する。このようにしてリングオシレータ回路を構成すると、各インバータ１０１，１０２，１０３から角度の異なる３位相のクロック信号が出力されることとなる。例えば、この図２に示されるように、０度と６０度と１２０度の３種類の位相のクロック信号（ＣＬＫ０、ＣＬＫ６０、ＣＬＫ１２０）が出力される。
【００２０】
そして、リングオシレータ回路等から構成されるクロック信号生成回路１１は、この生成した３種類の位相のクロック信号（ＣＬＫ０、ＣＬＫ６０、ＣＬＫ１２０）のうち、第１の位相と第２の位相のクロック信号を取り出し、別々の位相比較器１３，１４に出力する。例えば、第１の位相としての０度の位相のクロック信号（ＣＬＫ０）を第１の位相比較器１３に、第１の位相の角度よりも大きい角度である第２の位相としての６０度の位相のクロック信号（ＣＬＫ６０）を第２の位相比較器１４に、それぞれ出力する。
【００２１】
本実施の形態に係るクロック再生回路１０は、このように奇数個のインバータ１０１，１０２，１０３でリングオシレータ回路等からなるクロック信号生成回路１１を構成し、各インバータ１０１，１０２，１０３からの出力を取り出すことにより、容易に複数の位相のクロック信号を生成することができる。そして、その生成した複数種類の位相のクロック信号のそれぞれを、後述する別々の位相比較器に入力することにより、可変周波数範囲をすべてカバーするクロック信号を再生することができる。
【００２２】
なお、クロック信号生成回路１１は、リングオシレータ回路に限られるものではなく、上述したような奇数個の論理反転回路を直列に連結して、複数種類の位相を生成させることができるものであればよい。また、このクロック信号生成回路１１において生成する位相は、図２に示すような０度、６０度、１２０度の３種類の位相に限られるものではなく、連結する論理反転回路の数に応じて種々の位相のクロック信号を生成することができる。なお、以下では、説明の便宜のため、クロック信号生成回路１１を、３個のインバータを直列に連結してなるリングオシレータ回路によって構成したものとし（以下、「リングオシレータ回路１１」という。）、０度と６０度の２種類の位相のクロック信号を生成するものを具体例として説明を続ける。
【００２３】
第１の位相比較器１３及び第２の位相比較器１４は、入力端子１２を介して入力された入力データ信号と、リングオシレータ回路１１から出力されたクロック信号との位相を比較して位相比較出力信号を出力する。具体的に、この位相比較出力信号は、入力データ信号とクロック信号との位相を比較することによって出力される、位相が遅れていることを示す（位相を進めるための）位相Ｕｐ信号、又は位相が進んでいることを示す（位相を遅らせるための）位相Ｄｏｗｎ信号である。このように、クロック再生回路１０では、２種類の異なる位相からなるクロック信号がそれぞれ入力された各位相比較器１３，１４から、それぞれ位相Ｕｐ信号又は位相Ｄｏｗｎ信号からなる位相比較出力信号を出力する。
【００２４】
本実施の形態に係るクロック再生回路１０は、上述のように第１の位相比較器１３及び第２の位相比較器１４の２つの位相比較器を備えるようにし、この２つの位相比較器１３，１４のうちの第１の位相比較器１３に、第１の位相、例えば０度の位相のクロック信号を入力し、第２の位相比較器１４に、第１の位相の角度よりも大きい角度を有する第２の位相、例えば６０度の位相のクロック信号を入力する。そして、第１の位相比較器１３及び第２の位相比較器１４から出力された位相Ｕｐ信号又は位相Ｄｏｗｎ信号（位相比較出力信号）に基づいて、後段の周波数比較器１５において入力データ信号と生成したクロック信号との周波数を比較する。すなわち、本実施の形態に係るクロック再生回路１０は、第１の位相比較器１３及び第２の位相比較器１４からの、位相の遅れ又は進み状態を示す位相比較出力信号に基づいて、クロック信号の周波数が入力データ信号の周波数に対して高いか、もしくは低いかを判断する。この第１の位相比較器１３及び第２の位相比較器１４におけるさらに詳細な構成及び動作については、また後述する。
【００２５】
周波数比較器１５は、上述のように、第１の位相比較器１３及び第２の位相比較器１４から出力される位相比較出力信号に基づき、クロック信号と入力データ信号の周波数を比較して、その周波数差に基づいて周波数を高くするための周波数Ｕｐ信号又は周波数を低くするための周波数Ｄｏｗｎ信号を出力する。この周波数比較器１５からの比較出力は、チャージポンプ１６及びループフィルタ１７を経て、再びリングオシレータ回路１１に対して、その周波数を制御するための制御電圧として供給される。
【００２６】
このように、周波数比較器１５では、２種類の位相のクロック信号に基づく第１の位相比較器１３及び第２の位相比較器１４から出力された位相比較出力信号に基づき、その各位相比較出力信号を入力することによって、入力データ信号とクロック信号との周波数の高低を判断する。そして、その周波数差に基づいて周波数を高くするための周波数Ｕｐ信号又は周波数を低くするための周波数Ｄｏｗｎ信号を出力して、入力データ信号に対してクロック信号を同期させる。
【００２７】
チャージポンプ１６は、周波数比較器１５から出力された周波数Ｕｐ信号又は周波数Ｄｏｗｎ信号に応じて、チャージ電流又はディスチャージ電流を発生し、ループフィルタ１７に出力する。
【００２８】
ループフィルタ１７は、チャージポンプ１６からのチャージ電流又はディスチャージ電流に応じて、出力信号のレベルを制御し、この信号の高周波成分を減衰させて低周波成分のみを再びリングオシレータ回路１１に出力する。リングオシレータ回路１１では、チャージポンプ１６及びループフィルタ１７を介して出力された周波数制御信号に応じて発信周波数を変化させる。
【００２９】
このように、本実施の形態に係るクロック再生回路１０は、ＰＬＬ（Phase Locked Loop）回路で構成されている。
【００３０】
次に、第１の位相比較器１３及び第２の位相比較器１４の具体的な構成及び動作、並びに各位相比較器１３，１４から出力される、位相の遅れ又は進み状態を示す位相比較出力信号（ＰＤ出力）に基づく周波数比較器１５の動作について説明する。
【００３１】
図３及び図４は、本実施の形態に係るクロック再生回路１０における第１の位相比較器１３のブロック図である。
【００３２】
この第１の位相比較器１３には、入力データ信号（図３のＥＤＧＥ＿ＤＴ）と、リングオシレータ回路１１から出力されたクロック信号ＣＬＫとが入力される。なお、以下の説明において、この図３に示す第１の位相比較器１３には、リングオシレータ回路１１から出力された０度の位相のクロック信号ＣＬＫ０が入力される例について具体的に説明する。また、上述したように、本実施の形態に係るクロック再生回路１０には、第１の位相比較器１３のほかに第２の位相比較器１４が備えられているので、その第２の位相比較器１４には、リングオシレータ回路１１から出力された６０度の位相のクロック信号ＣＬＫ６０が入力されるものとして説明を続ける。
【００３３】
この図３に示すように、第１の位相比較器１３は、２段のラッチ回路２１，２２によってＤＡＴＡ＿Ｂを出力し、また４段のラッチ回路２１，２２，２３，２４によってＤＡＴＡ＿Ａを出力する。また一方で、この位相比較器１３は、ＥＤＧＥ＿ＤＴとＣＬＫ０とが入力されることにより、３段のラッチ回路２５，２６，２７によってＤＡＴＡ＿Ｔを出力する。
【００３４】
具体的に説明すると、第１の位相比較器１３においては、ＣＬＫ０を反転することによって得られるＣＬＫ０＿Ｎをさらに反転することによって得られるＣＬＫ０＿Ｐと、入力データ信号ＥＤＧＥ＿ＤＴとがラッチ回路２１に入力されてラッチされ、このラッチ回路２１の出力としてＦＦ１１＿Ｄを得る。
【００３５】
この出力データであるＦＦ１１＿Ｄは、ＣＬＫ０を反転することによって得られるＣＬＫ０＿Ｎと共に、ラッチ回路２２に入力されてラッチされ、このラッチ回路２２の出力としてＤＡＴＡ＿Ｂを得る。
【００３６】
また、出力されたＤＡＴＡ＿Ｂは、ＣＬＫ０＿Ｎを反転することによって得られるＣＬＫ＿Ｐと共に、入力信号としてラッチ回路２３に入力されてラッチされ、このラッチ回路２３の出力としてＦＦ１３＿Ｄを得る。
【００３７】
そして、この出力信号であるＦＦ１３＿Ｄは、ＣＬＫ０を反転することによって得られるＣＬＫ０＿Ｎと共に、ラッチ回路２４に入力されてラッチされ、このラッチ回路２４の出力としてＤＡＴＡ＿Ａを得る。
【００３８】
このようにして、入力データ信号ＥＤＧＥ＿ＤＴと０度の位相を有するクロック信号ＣＬＫ０とを入力することにより、第１の位相比較器１３からＤＡＴＡ＿Ｂと、ＤＡＴＡ＿Ａとが１クロックずれたタイミングでラッチされて出力される。
【００３９】
一方で、入力データ信号ＥＤＧＥ＿ＤＴは、ＣＬＫ０を反転することによって得られるＣＬＫ０＿Ｎと共に、ラッチ回路２５に入力されてラッチされ、このラッチ回路２５の出力としてＦＦ２１＿Ｄを得る。
【００４０】
この出力データであるＦＦ２１＿Ｄは、ＣＬＫ０＿Ｎをさらに反転することによって得られるＣＬＫ０＿Ｐと共に、ラッチ回路２６に入力されてラッチされ、このラッチ回路２６の出力としてＦＦ２２＿Ｄを得る。
【００４１】
そして、この出力信号であるＦＦ２２＿Ｄは、ＣＬＫ０を反転することによって得られるＣＬＫ０＿Ｎと共に、ラッチ回路２７に入力されてラッチされ、このラッチ回路２７の出力としてＤＡＴＡ＿Ｔを得る。
【００４２】
このようにして、第１の位相比較器１３では、入力データ信号ＥＤＧＥ＿ＤＴと０度の位相を有するクロック信号ＣＬＫ０とを入力することにより、ＤＡＴＡ＿Ｂと、ＤＡＴＡ＿Ａとを出力するとともに、さらにＤＡＴＡ＿Ｔを出力する。また、このＤＡＴＡ＿Ｔは、ネガティブエッジでラッチされるため、ＤＡＴＡ＿Ｂ及びＤＡＴＡ＿Ａと比べて半クロックずれたタイミングでラッチされて出力される。このようにして、出力されたＤＡＴＡ＿Ｂ及びＤＡＴＡ＿Ａ、そしてＤＡＴＡ＿Ｔのタイミングでラッチされた信号から、後述するように入力データ信号に対するクロック信号の位相の遅れ又は進みを判断する。
【００４３】
ここで、図５に、上述した回路構成を有する第１の位相比較器１３における各データのレベル遷移についてのタイミングチャートを示す。この図５のタイミングチャートに示すように、各出力信号は時間ｔの推移と共に、その信号レベルがＨレベル（“１”）からＬレベル（“０”）へと遷移する。より具体的に、まずＤＡＴＡ＿Ｂ及びＤＡＴＡ＿Ａのレベル遷移について、図３に示した第１の位相比較器１３の回路構成も含め、図５のタイミングチャートを参照して説明する。
【００４４】
入力されたＥＤＧＥ＿ＤＴは時刻ｔ４まではＨレベルを維持しているため、ＣＬＫ０＿Ｐの立ち上がりでも、そのままＨレベルを維持する。したがって、ＥＤＧＥ＿ＤＴとＣＬＫ０＿Ｐとをラッチ回路２１にてラッチすることによって出力されるＦＦ１１＿ＤもＨレベルが維持される。
【００４５】
そして、その時刻ｔ４においてＥＤＧＥ＿ＤＴがＨレベルからＬレベルに遷移すると、時刻ｔ１１におけるＣＬＫ０＿Ｐの立ち上がりにより、ラッチ回路２１から出力されるＦＦ１１＿Ｄが時刻ｔ１２においてＨレベルからＬレベルに遷移する。なお、時刻ｔ１１と時刻ｔ１２との時間間隔は回路動作の遅延分（インバータの反転遅延時間等）を示すものである。以下、時刻ｔ１４と時刻ｔ１６との時間間隔、時刻ｔ２２と時刻ｔ２３との時間間隔、時刻ｔ２５と時刻ｔ２６との時間間隔も同様に、回路動作の遅延分を示すものである。
【００４６】
時刻ｔ１２においてＦＦ１１＿ＤがＨレベルからＬレベルに遷移すると、ＦＦ１１＿ＤとＣＬＫ０＿Ｎとをラッチ回路２２にてラッチすることによって出力されるＤＡＴＡ＿Ｂが、時刻ｔ１４におけるＣＬＫ０＿Ｎの立ち上がりにより、時刻ｔ１６においてＨレベルからＬレベルに遷移する。
【００４７】
時刻ｔ１６においてＤＡＴＡ＿ＢがＨレベルからＬレベルに遷移すると、ＤＡＴＡ＿ＢとＣＬＫ０＿Ｐとをラッチ回路２３にてラッチすることによって出力されるＦＦ１３＿Ｄが、時刻ｔ２２におけるＣＬＫ０＿Ｐの立ち上がりにより、時刻ｔ２３においてＨレベルからＬレベルに遷移する。
【００４８】
そして、時刻ｔ２２においてＦＦ１３＿ＤがＨレベルからＬレベルに遷移すると、ＦＦ１３＿ＤとＣＬＫ０＿Ｎとをラッチ回路２４にてラッチすることによって出力されるＤＡＴＡ＿Ａが、時刻ｔ２５におけるＣＬＫ０＿Ｎの立ち上がりにより、時刻ｔ２６においてＨレベルからＬレベルに遷移する。
【００４９】
このように、時刻ｔの遷移と共に、ＣＬＫ＿Ｐ又はＣＬＫ＿Ｎの立ち上がりに基づいて、各出力データ（ＤＡＴＡ＿Ｂ及びＤＡＴＡ＿Ａ）のレベルが遷移していく。
【００５０】
一方、ＤＡＴＡ＿Ｔのレベル遷移についても同様に説明すると、入力されたＥＤＧＥ＿ＤＴが時刻ｔ４においてＨレベルからＬレベルに遷移すると、ＥＤＧＥ＿ＤＴとＣＬＫ０＿Ｎとをラッチ回路２５にてラッチすることによって出力されるＦＦ２１＿Ｄが、時刻ｔ６におけるＣＬＫ０＿Ｎの立ち上がりにより、時刻ｔ８においてＨレベルからＬレベルに遷移する。なお、時刻ｔ６と時刻ｔ８との時間間隔も回路動作の遅延分（インバータの反転遅延時間等）を示すものである。以下、時刻ｔ１１と時刻ｔ１２との時間間隔、時刻ｔ１４と時刻ｔ１６との時間間隔も同様である。
【００５１】
時刻ｔ８においてＦＦ２１＿ＤがＨレベルからＬレベルに遷移すると、ＦＦ２１＿ＤとＣＬＫ０＿Ｐとをラッチ回路２６にてラッチすることによって出力されるＦＦ２２＿Ｄが、時刻ｔ１１におけるＣＬＫ０＿Ｐの立ち上がりにより、時刻ｔ１２においてＨレベルからＬレベルに遷移する。
【００５２】
そして、時刻ｔ１２においてＦＦ２２＿ＤがＨレベルからＬレベルに遷移すると、ＦＦ２２＿ＤとＣＬＫ０＿Ｎとをラッチ回路２７にてラッチすることによって出力されるＤＡＴＡ＿Ｔが、時刻ｔ１４おけるＣＬＫ０＿Ｎの立ち上がりにより、時刻ｔ１６においてＨレベルからＬレベルに遷移する。
【００５３】
このように、時刻ｔの遷移と共に、ＣＬＫ＿Ｐ又はＣＬＫ＿Ｎの立ち上がりに基づいて、出力データ（ＤＡＴＡ＿Ｔ）のレベルが遷移していく。
【００５４】
次に、上述したようにＤＡＴＡ＿Ｂ、ＤＡＴＡ＿Ａ、及びＤＡＴＡ＿Ｔが出力されると、各出力信号は図４に示す論理回路に入力される。具体的には、ＤＡＴＡ＿ＡとＤＡＴＡ＿ＴとがＥＸ−ＯＲゲート（排他的論理ゲート）３１に入力され、ＤＡＴＡ＿ＢとＤＡＴＡ＿ＴとがＥＸ−ＯＲゲート３２に入力される。そして、各ＥＸ−ＯＲゲート３１,３２から出力された信号が、それぞれＮＡＮＤゲート（否定論理積ゲート）３３，３４に入力され、これにより、入力データ信号に対するクロック信号の進み又は遅れ状態を示す位相比較出力信号である、位相Ｕｐ信号又は位相Ｄｏｗｎ信号が出力される。
【００５５】
ここで、図６に、上述した論理回路に入力した各データ（ＤＡＴＡ＿Ｂ、ＤＡＴＡ＿Ａ、及びＤＡＴＡ＿Ｔ）のレベル遷移に伴うタイミングチャートを示す。この図６のタイミングチャートに示すように、各データが時間ｔの推移と共に上述のようにしてレベルが遷移すると、ＥＸ−ＯＲゲート３１，３２及びインバータ（ＩＮＶ）３５，３６の出力信号のレベルがそれぞれ遷移するとともに、この論理回路から出力される位相Ｕｐ信号及び位相Ｄｏｗｎ信号のレベルがそれぞれ遷移していく。なお、この図６に示すタイミングチャートの時刻ｔは、図５に示すタイミングチャートの時刻ｔに対応する。
【００５６】
具体的に、図４に示す論理回路も含め、図６に示すタイミングチャートを参照して説明する。
【００５７】
時刻ｔ１６までは、ＥＸ−ＯＲゲート３１に入力されるＤＡＴＡ＿ＡとＤＡＴＡ＿Ｔとは互いにＨレベルを維持しているため、そのＥＸ−ＯＲゲート３１の出力信号はＬレベルを維持している。
【００５８】
そして、時刻ｔ１６になると、上述したようにＤＡＴＡ＿ＴがＨレベルからＬレベルに遷移し、一方でＤＡＴＡ＿ＡはＨレベルの状態が維持されたままであるので、このＤＡＴＡ＿ＡとＤＡＴＡ＿Ｔとが入力されたＥＸ−ＯＲゲート３１から出力される信号は、時刻ｔ１７においてＬレベルからＨレベルに遷移する。
【００５９】
このＥＸ−ＯＲゲート３１から出力される信号は、ＩＮＶ３６の入力信号となる。ＥＸ−ＯＲゲート３１から出力される信号は、時刻ｔ１７においてＬレベルからＨレベル遷移しているので、その出力データがＩＮＶ３６を通過すると、時刻ｔ１８においてＨレベルからＬレベルに遷移する。
【００６０】
また、ＤＡＴＡ＿ＢとＤＡＴＡ＿Ｔとが入力されるＥＸ−ＯＲゲート３２においては、時刻ｔ１６において、ＤＡＴＡ＿ＢとＤＡＴＡ＿Ｔとが互いにＨレベルからＬレベルに遷移するものの、時刻ｔ１６の前後においてそのレベル状態は互いに同じであるので、ＥＸ−ＯＲゲート３２の出力はＬレベルに維持される。
【００６１】
このＥＸ−ＯＲゲート３２から出力される信号は、ＩＮＶ３５の入力データとなる。ＥＸ−ＯＲゲート３２の出力が通過するＩＮＶ３５においては、ＥＸ−ＯＲゲート３２の出力がＬレベルを維持されているため、そのＩＮＶ３５から出力される信号はＨレベルを維持する。
【００６２】
そして、このようにしてＥＸ−ＯＲゲート３１，３２からの出力信号と、ＩＮＶ３５，３６からの出力信号は、図４の論理回路の示すようにＮＡＮＤゲート３３，３４に入力される。すなわち、ＥＸ−ＯＲゲート３１の出力信号とＩＮＶ３５の出力信号とがＮＡＮＤゲート３３に入力され、ＥＸ−ＯＲゲート３２の出力信号とＩＮＶ３６の出力信号とがＮＡＮＤゲート３４に入力される。
【００６３】
ＮＡＮＤゲート３３から出力された信号は、位相が遅れていることを示す（位相を進めるための）位相差出力信号（ＰＤ（Phase Detector）出力）である位相Ｕｐ信号（ＰＤ＿Ｕｐ）となる。また、ＮＡＮＤゲート３４から出力されたデータは、位相が進んでいることを示す（位相を遅らせるための）位相比較出力信号である位相Ｄｏｗｎ信号（ＰＤ＿Ｄｏｗｎ）となる。
【００６４】
具体的には、上述したようにＥＸ−ＯＲゲート３１の出力信号とＩＮＶ３５の出力信号とがＮＡＮＤゲート３３に入力されることにより、時刻ｔ２０においてＰＤ＿Ｕｐ出力がＨレベルからＬレベルに遷移する。また、このＰＤ＿Ｕｐ出力は、時刻ｔ２９においてＬレベルからＨレベルに遷移する。
【００６５】
一方、ＥＸ−ＯＲゲート３２の出力信号とＩＮＶ３６の出力信号とがＮＡＮＤゲート３４を通過して出力されるＰＤ＿Ｄｏｗｎ出力は、Ｈレベルの状態を維持する。
【００６６】
以上のように、本実施の形態に係るクロック再生回路１０では、第１の位相比較器１３において、ＤＡＴＡ＿Ｂ、ＤＡＴＡ＿Ａ、及びＤＡＴＡ＿Ｔの３つのデータが出力され、これらのデータに基づいて論理回路を経たのちに、位相の遅れ又は進み状態を示す位相比較出力信号である位相Ｕｐ信号又は位相Ｄｏｗｎ信号が出力される。
【００６７】
上述したように、このクロック再生回路１０においては、上述した回路構成を有してＰＤ＿Ｕｐ信号及びＰＤ＿Ｄｏｗｎ信号を出力する、もう一つの位相比較器である第２の位相比較器１４を備えている。この第１の位相比較器１３及び第２の位相比較器１４のそれぞれには、入力データ信号とともに、２種類の異なる位相のクロック信号が１種類ずつ入力される。具体的には、例えば図１に示されるように、入力データ信号と０度の位相のクロック信号とが入力される第１の位相比較器１３と、入力データ信号と６０度の位相のクロック信号とが入力される第２の位相比較器１４とから構成されている。
【００６８】
そして、入力データ信号と共に６０度の位相のクロック信号ＣＬＫ６０が入力された第２の位相比較器１４においても、上述した０度の位相のクロック信号ＣＬＫ０が入力される第１の位相比較器１３についての動作説明と同様に、入力データ信号の位相と６０度の位相を有するクロック信号ＣＬＫ６０の位相とが、上述した回路構成を有する第２の位相比較器１４において比較され、位相比較出力信号が出力される。なお、第２の位相比較器１４におけるＤＡＴＡ＿Ｂ、ＤＡＴＡ＿Ａ、及びＤＡＴＡ＿Ｔの３つのデータの出力、及びＰＤ＿Ｕｐ信号及びＰＤ＿Ｄｏｗｎ信号の出力に関しては、第１の位相比較器１３と同様にして出力されることから、説明は省略する。
【００６９】
このようにして第１の位相比較器１３及び第２の位相比較器１４において、入力データ信号ＥＤＧＥ＿ＤＴとクロック信号ＣＬＫとの位相が比較されると、位相Ｕｐ信号がＨレベル（この場合、Ｄｏｗｎ信号がＬレベル）に、又は位相Ｕｐ信号がＬレベル（この場合、ＤＯＷＮ信号がＨレベル）に遷移する。本実施の形態に係るクロック再生回路１０では、この第１の位相比較器１３及び第２の位相比較器１４において検出された位相Ｕｐ信号及び位相Ｄｏｗｎ信号の位相比較出力信号（ＰＤ出力）に基づいて、後段の周波数比較器１５において入力データ信号の周波数に対してクロック信号の周波数が高いか、もしくは低いかを判断する。
【００７０】
すなわち、０度の位相のクロック信号ＣＬＫ０が入力された第１の位相比較器１３におけるＰＤ出力と、６０度の位相のクロック信号ＣＬＫ６０が入力された第２の位相比較器１４におけるＰＤ出力とにおいて、入力データ信号の周波数に対してクロック信号の周波数が高い場合には、ＣＬＫ０のＰＤ出力が先に変化する。一方で、入力データ信号の周波数に対してクロック信号の周波数が低い場合には、ＣＬＫ６０のＰＤ出力が先に変化する。このＰＤ出力のずれは、具体的には、０度と６０度のクロック信号をそれぞれ１種類ずつ第１の位相比較器１３又は第２の位相比較器１４に対して入力して位相差を検出してＰＤ出力を行った場合、２周期分以上のずれが生じることとなる。
【００７１】
これは、再生したクロック信号の周波数が入力データ信号の周波数に対して高い場合には、位相差が増える方向に進むことから、ＣＬＫ０のＰＤ出力がＣＬＫ６０のＰＤ出力よりも早く変化し、逆にクロック信号の周波数が入力データ信号の周波数に対して低い場合には、位相差が減る方向に進むことから、ＣＬＫ０のＰＤ出力がＣＬＫ５０のＰＤ出力よりも遅く変化することになるからである。このように、本実施の形態に係るクロック再生回路１０においては、２種類の位相からなるクロック信号（例えばＣＬＫ０及びＣＬＫ６０）の、周波数比較器１５に対するＰＤ出力の先後を判断することにより、入力データ信号の周波数に対してクロック信号の周波数が高いか低いかを判断している。
【００７２】
図７は、図３及び図４に示した回路を用いて、入力データ信号ＥＤＧＥ＿ＤＴとクロック信号ＣＬＫ０とを入力して検出した第１の位相比較器１３、及び入力データ信号ＥＤＧＥ＿ＤＴとクロック信号ＣＬＫ６０とを入力して検出した第２の位相比較器１４におけるＰＤ出力の現れ方を説明するためのタイミングチャートである。この図７に示すタイミングチャートの場合においては、ＣＬＫ０のＰＤ出力がＣＬＫ６０のＰＤ出力よりも先に変化している。このことから、入力データ信号ＥＤＧＥ＿ＤＴの周波数に対してクロックＣＬＫの周波数が高いと判断することができる。
【００７３】
なお、この図７のタイミングチャートのＣＬＫ０における各データのレベル遷移において、時刻ｔ５におけるＤＡＴＡ＿ＢのＨレベルからＬレベルへの遷移、ＤＡＴＡ＿ＴのＨレベルからＬレベルへの遷移、及びＤＡＴＡ＿ＡのＨレベルの維持は、それぞれＣＬＫ０の時刻ｔ３、時刻ｔ２、及び時刻ｔ１におけるレベル遷移に基づくものである。また、時刻ｔ８におけるＤＡＴＡ＿ＢのＬレベルからＨレベルへの遷移、ＤＡＴＡ＿ＴのＬレベルの維持、及びＤＡＴＡ＿ＡのＨレベルからＬレベルの遷移は、それぞれＣＬＫ０の時刻ｔ６、時刻ｔ４、及び時刻ｔ３におけるレベル遷移に基づくものである。
【００７４】
また、この図７のタイミングチャートのＣＬＫ６０における各データのレベル遷移において、時刻ｔ１１おけるＤＡＴＡ＿ＢのＨレベルからＬレベルへの遷移、ＤＡＴＡ＿ＴのＨレベルからＬレベルへの遷移、及びＤＡＴＡ＿ＡのＨレベルの維持は、それぞれＣＬＫ６０の時刻ｔ９、時刻ｔ８、及び時刻ｔ７におけるレベル遷移に基づくものである。また、時刻ｔ１３におけるＤＡＴＡ＿ＢのＬレベルからＨレベルへの遷移、ＤＡＴＡ＿ＴのＬレベルの維持、及びＤＡＴＡ＿ＡのＨレベルからＬレベルの遷移は、それぞれＣＬＫ６０の時刻ｔ１２、時刻ｔ１０、及び時刻ｔ９におけるレベル遷移に基づくものである。
【００７５】
なお、この図７のタイミングチャートにおける時刻は、図５及び６のタイミングチャートにおける時刻とは対応するものではない。
【００７６】
本実施の形態に係るクロック再生回路１０では、このようにして２種類の異なる位相を有するクロック信号と入力データ信号との位相を２つの位相比較器、すなわち第１の位相比較器１３及び第２の位相比較器１４において検出し、第１の位相比較器１３及び第２の位相比較器１４から出力される位相比較出力信号（ＰＤ出力）を後段の周波数比較器１５に入力することによって、第１の位相比較器１３と第２の位相比較器１４のＰＤ出力の変化の先後を判断する。これにより、周波数比較器１５において、入力データ信号の周波数に対してクロック信号の周波数が高いか低いかを、容易かつ的確に判断することができる。
【００７７】
上述のようにして第１の位相比較器１３及び第２の位相比較器１４において、入力データ信号とクロック信号との位相が比較され、各位相比較器１３，１４から位相比較出力信号が出力されると（ＰＤ出力）、このＰＤ出力が周波数比較器１５に入力される。そして、周波数比較器１５へ入力される各位相比較器１３，１４からのＰＤ出力の変化の先後に基づき、入力データ信号の周波数に対してクロック信号の周波数が高いか低いかを判断する。このようにして、周波数比較器１５において、ＰＤ出力の変換の先後を判断すると、この周波数比較器１５では、その結果に基づいて入力データ信号とクロック信号の周波数の大きさを比較する。そして、周波数比較器１５では、その周波数差に基づいて周波数を高くするための周波数Ｕｐ信号、又は周波数を低くするための周波数Ｄｏｗｎ信号を出力する。
【００７８】
すなわち、この周波数比較器１５において検出された、入力データ信号とクロック信号の周波数の大きさに基づく周波数差により、入力データ信号の周波数に対してクロック信号の周波数が高い場合には、クロック信号の周波数を低くするための周波数Ｄｏｗｎ信号を出力し、低い場合にはクロック信号の周波数を高くするための周波数Ｕｐ信号を出力する。
【００７９】
図８に周波数比較器１５のブロック図の一例を示す。本実施の形態における周波数比較器１５は、上述した第１の位相比較器１３及び第２の位相比較器１４から出力された、それぞれの位相Ｕｐ信号及び位相Ｄｏｗｎ信号、すなわちＰＤ出力をＳＥＤＦＦ回路４１，４２に入力する。
【００８０】
具体的には、第１の位相比較器１３から出力された位相Ｕｐ信号及び位相Ｄｏｗｎ信号は、それぞれＳＥＤＦＦ回路４１に入力され、また第２の位相比較器１４から出力された位相Ｕｐ信号及び位相Ｄｏｗｎ信号は、それぞれＳＥＤＦＦ回路４２に入力される。
【００８１】
ここで、この周波数比較器１５におけるＳＥＤＦＦ回路４１，４２について説明する。図９は、このＳＥＤＦＦ回路４１，４２のブロック図の一例である。第１の位相比較器１３及び第２の位相比較器１４から出力されて、このＳＥＤＦＦ回路４１，４２に入力される位相Ｕｐ信号及び位相Ｄｏｗｎ信号としては、（位相Ｕｐ信号，位相Ｄｏｗｎ信号）＝（１，１）、（１，０）、（０，１）、（０，０）の４種類が存在する。そして、このＳＥＤＦＦ回路４１，４２は、第１の位相比較器１３及び第２の位相比較器１４からの出力される、この４種類の信号のうち、（１，０）、（０，１）の出力（すなわち、位相Ｕｐ信号又は位相Ｄｏｗｎ信号のどちらか一方）のみを周波数比較器１５における後段のラッチ回路４３，４４に出力するようにしている。具体的には、第１の位相比較器１３及び第２の位相比較器１４からの（１，０）又は（０，１）の出力を後段のラッチ回路４３，４４に出力する一方で、第１の位相比較器１３及び第２の位相比較器１４から、（１，１）又は（０，０）の出力があった場合には、これらの出力は周波数比較器１５における後段のラッチ回路４３，４４には出力せずに、この（１，１）又は（０，０）の出力があった時間的前の、（１，０）又は（０，１）の出力を後段のラッチ回路４３，４４に出力し続ける。そして、（１，１）又は（０，０）の出力の後に、（０，１）又は（１，０）の出力があった場合には、これら（０，１）又は（１，０）の出力を後段のラッチ回路４３，４４に出力するようにしている。
【００８２】
このように、ＳＥＤＦＦ回路４１，４２では、周波数比較器１５を構成するラッチ回路４３，４４に信号が入力される前段階で、第１の位相比較器１３及び第２の位相比較器１４からのＰＤ出力のうちの（１，０）又は（０，１）の出力のみを、後段の周波数比較器１５に出力するようにしている。これにより、確実に位相Ｕｐ信号又は位相Ｄｏｗｎ信号のみを周波数比較器１５に出力することが可能となる。そして、この第１の位相比較器１３及び第２の位相比較器１４からのＰＤ出力に基づいて周波数比較器１５においてクロック信号の周波数と入力データ信号の周波数を比較し、その周波数差に基づいて周波数を高くするための周波数Ｕｐ信号又は周波数を低くするための周波数Ｄｏｗｎ信号を出力することによって、入力データ信号に対してクロック信号を的確に同期させることができる。
【００８３】
図８に示す周波数比較器１５において、第１の位相比較器１３からのＰＤ出力がＳＥＤＦＦ回路４１に入力されると、そのＳＥＤＦＦ回路４１からの出力信号はフリップフロップ回路等からなるラッチ回路４３のＤ（データ）入力となるとともに、もう一方のラッチ回路４４のＤ入力となる。
【００８４】
また一方で、第２の位相比較器１４からのＰＤ出力がＳＥＤＦＦ回路４２に入力されると、そのＳＥＤＦＦ回路４２からの出力信号は、上述したラッチ回路４３のＣＫ（クロック）入力となるとともに、もう一方のラッチ回路４４のＣＫ入力となる。
【００８５】
さらに、この第２の位相比較器１４からＳＥＤＦＦ回路４２を介して出力された信号は、ラッチ回路４３及びラッチ回路４４のそれぞれの後段にあるＡＮＤゲート４５，４６のそれぞれの入力信号となる。またさらに、この第２の位相比較器１４からＳＥＤＦＦ回路４２を介して出力された信号は、ＡＮＤゲート４５，４６のそれぞれの後段にあるＥＸ−ＯＲゲート４７，４８のそれぞれの入力信号となる。
【００８６】
説明をラッチ回路４３及びラッチ回路４４に戻す。上述したように、ラッチ回路４３，４４のそれぞれにＤ入力及びＣＫ入力の信号がラッチされると、ラッチ回路４３のＱ出力は後段のＡＮＤゲート４５に入力され、ラッチ回路４４のＱ出力は後段のＡＮＤゲート４６に入力される。また、このＡＮＤゲート４５，４６には、上述したように第２の位相比較器１４からＳＥＤＦＦ回路４２を介して出力された信号が、それぞれ入力される。
【００８７】
そして、ＡＮＤゲート４５，４６にそれぞれ信号が入力されると、ＡＮＤゲート４５，４６からのそれぞれの出力は、後段のＥＸ−ＯＲゲート４７，４８にそれぞれ入力される。また、上述したように、このＥＸ−ＯＲゲート４７，４８には、上述したように第２の位相比較器１４からＳＥＤＦＦ回路４２を介して出力された信号が、それぞれ入力される。
【００８８】
このようにして、ＥＸ−ＯＲゲート４７，４８に信号が入力されると、入力データ信号の周波数に対してクロック信号の周波数が低い場合には、ＥＸ−ＯＲゲート４７からクロック信号の周波数を高くするための周波数Ｕｐ信号が出力され、入力データ信号の周波数に対してクロック信号の周波数が高い場合には、ＥＸ−ＯＲゲート４８からクロック信号の周波数を低くするための周波数Ｄｏｗｎ信号が出力される。
【００８９】
このようにして周波数比較器１５においては、２つの位相比較器１３，１４からの位相Ｕｐ信号及び位相Ｄｏｗｎ信号に基づき、入力データ信号の周波数とクロック信号との周波数の高低を判断して、入力データ信号の周波数に同期するように、周波数Ｕｐ信号又は周波数Ｄｏｗｎ信号を出力する。そして、この周波数比較器１５から出力された周波数Ｕｐ信号又は周波数Ｄｏｗｎ信号は、チャージポンプ１６に入力される。チャージポンプ１６に入力された周波数Ｕｐ信号又は周波数Ｄｏｗｎ信号は、図１に示されるように、ループフィルタ１７を経てリングオシレータ回路１１に帰還し、入力データ信号の周波数に同期するように周波数が制御され、発信周波数の変化したクロック信号が生成されるようになる。
【００９０】
図１０は、第１の位相比較器１３及び第２の位相比較器１４と、周波数比較器１５との関係を示すタイミングチャートである。
【００９１】
図１０（ａ）においては、０度の位相のクロック信号ＣＬＫ０を入力した第１の位相比較器１３のＰＤ出力が、６０度の位相のクロック信号ＣＬＫ６０を入力した第２の位相比較器１４のＰＤ出力よりも早く変化していることがわかる。したがって、この２つの位相比較器１３，１４のＰＤ出力が周波数比較器１５に入力されることにより、第１の位相比較器１３からのＰＤ出力が第２の位相比較器１４からのＰＤ出力よりも早く入力されることから、入力データ信号の周波数に対してクロック信号の周波数が高いものと判断される。そして、周波数比較器１５は、そのＰＤ出力の変化の先後の結果に基づいて、クロック信号を低くするための周波数Ｄｏｗｎ信号を出力する。
【００９２】
一方、図１０（ｂ）においては、０度の位相のクロック信号ＣＬＫ０を入力した第１の位相比較器１３のＰＤ出力が、６０度の位相のクロック信号ＣＬＫ６０を入力した第２位相比較器１４のＰＤ出力よりも遅く変化していることがわかる。したがって、この２つの位相比較器１３，１４のＰＤ出力が、周波数比較器１５に入力されることにより、第１の位相比較器１３からのＰＤ出力が第２の位相比較器１４からのＰＤ出力よりも遅く入力されることから、入力データ信号の周波数に対してクロック信号の周波数が低いものと判断される。そして、周波数比較器１５は、そのＰＤ出力の変化の先後の結果に基づいて、クロック信号の周波数を高くするための周波数Ｕｐ信号を出力する。
【００９３】
このように、本実施の形態に係るクロック再生回路１０においては、まず２種類の異なる位相からなるクロック信号を、それぞれ別々に第１の位相比較器１３又は第２の位相比較器１４に入力する。次に、その第１の位相比較器１３及び第２の位相比較器１４において、入力データ信号に対する各位相のクロック信号の位相を比較し、各位相比較器１３，１４から位相比較出力信号を出力（ＰＤ出力）する。そして、その各位相比較器１３，１４からＰＤ出力を後段の周波数比較器１５に入力し、第１の位相比較器１３又は第２の位相比較器１４のどちらのＰＤ出力が先に変化するかによって、クロック信号の周波数が入力データ信号の周波数に対して高いか低いかを判断している。
【００９４】
このようなクロック再生回路１０によれば、従来のように多くのインダクタを用いて回路を構成してクロック再生を行わなくとも、２種類の位相からなるクロック信号を生成し、各位相のクロック信号のＰＤ出力変化の先後を判断することによって、従来と同等の精度で、かつ小さな回路規模で、入力データ信号の周波数と等しい周波数からなるクロック信号を再生することができる。
【００９５】
また、ミリ波等の高い周波数からなりレベル遷移の速い入力データに対しても、的確に入力データ信号に同期したクロック信号を再生することが可能となる。
【００９６】
ここで、図１１は、上述した本実施の形態に係るクロック再生回路１０を用いて、シミュレーションを行った結果を示すグラフである。このグラフは、時間（ｓ）に対するリングオシレータ回路により生成されたクロック信号の周波数（ＧＨｚ）の関係を示すものである。このシミュレーションにおいては、送信側から３ＧＨｚで疑似乱数データ信号を生成し、それをクロック再生回路のリファレンスデータとして入力する。また、リングオシレータの自走周波数の上限値である３．６ＧＨｚをクロック信号として入力し、リファレンスデータとそのクロック信号とを用いてクロック再生を行った。
【００９７】
図１１におけるこのシミュレーション結果から、リングオシレータ回路のクロック周波数は約１．８ｕｓ程度で３ＧＨｚへと収束していることが判る。したがって、上述したクロック再生回路が、回路規模を大きくしなくとも、正常に入力データ信号に同調したクロック信号を再生することができることが判る。
【００９８】
以上説明したように、本実施の形態に係るクロック再生回路１０は、リングオシレータ回路等のクロック信号生成回路１１を備え、例えばこのリングオシレータ回路１１から異なる３種類の位相のクロック信号を生成し、そのうちの２種類のクロック信号を第１の位相比較器１３及び第２の位相比較器１４に出力するようにしている。このように、奇数個のインバータをリング状に接続することによって構成されるクロック信号生成回路１１を用いるようにしているので、インダクタを必要とせず、従来と比較して小さい面積で回路を構成することができる。また、インバータのリングを信号が１周して元に戻ると信号が反転する性質を利用し、上述のように例えば３個のインバータ１０１，１０２，１０３でリングオシレータ回路１１を構成し、各インバータ１０１，１０２，１０３からの出力を取り出すことにより、容易に複数の位相のクロック信号を生成することが可能となる。そして、そのうちの２相のクロック信号（例えば、０度と６０度の位相の信号）を取り出してリファレンスクロック信号として用いることにより、可変周波数範囲をすべてカバーすることができるクロック再生を可能にしている。
【００９９】
また、本実施の形態に係るクロック再生回路１０は、第１の位相比較器１３及び第２の位相比較器１４の２つの位相比較器を備えており、リングオシレータ回路等のクロック信号生成回路１１から生成された２種類の位相のクロック信号を、それぞれ別々の位相比較器１３，１４に入力する。そして、各位相比較器１３，１４において、それぞれの位相のクロック信号と入力データ信号との位相を比較して、各位相比較器１３，１４から位相比較出力信号を後段の周波数比較器１５に出力して、どちらの位相比較器からの位相比較出力信号が先に入力されるか（先に変化するか）によって、入力データ信号の周波数に対してクロック信号の周波数が高いか低いかを判断し、その結果に基づいてクロック信号を低くするための周波数Ｄｏｗｎ信号又は高くするための周波数Ｕｐ信号を出力するようにしている。
【０１００】
このように、各位相比較器１３，１４から出力される位相比較出力信号（ＰＤ出力）に基づき、どちらのＰＤ出力が先に変化するかを判断することによって、入力データ信号とクロック信号のどちらの周波数が高いか低いかについて、ミリ波等の高い周波数を有する入力データ信号に対しても、容易にかつ的確に判断することができる。また、このように、２種類の位相をクロック信号に基づき、２つの位相比較器を用いることによって、従来のような大きな回路規模でクロックを生成させなくとも、従来と同等の精度で、かつ広い周波数帯域に対して適切に、入力データ信号の周波数に同期した周波数のクロック信号を再生することができる。
【０１０１】
なお、本明細書において、記載された順序に従って、時系列的に行われる処理は勿論、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１０２】
その他、本発明はこれらの実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変更や修正を加えることが可能である。
【図面の簡単な説明】
【０１０３】
【図１】本実施の形態に係るクロック再生回路のブロック図である。
【図２】本実施の形態に係るクロック再生回路を構成するクロック信号生成回路をリングオシレータによって構成した場合のブロック図である。
【図３】本実施の形態に係るクロック再生回路を構成する位相比較器のブロック図である。
【図４】本実施の形態に係るクロック再生回路を構成する位相比較器のブロック図である。
【図５】位相比較器における各データのレベル遷移についてのタイミングチャートである。
【図６】位相比較器における各データのレベル遷移についてのタイミングチャートである。
【図７】入力データ信号ＥＤＧＥ＿ＤＴとクロック信号ＣＬＫ０とを入力して検出した位相比較器、及び入力データ信号ＥＤＧＥ＿ＤＴとクロック信号ＣＬＫ６０とを入力して検出した位相比較器におけるＰＤ出力の現れ方を説明するためのタイミングチャートである。
【図８】本実施の形態に係るクロック再生回路を構成する周波数比較器のブロック図の一例である。
【図９】ＳＥＤＦＦ回路のブロック図の一例である。
【図１０】２つの位相比較器と周波数比較器との関係を示すタイミングチャートである。
【図１１】本実施の形態に係るクロック再生回路を用いてシミュレーションを行った結果を示すグラフである。
【図１２】従来のクロック再生回路のブロック図である。
【図１３】従来のクロック再生回路を構成するクロック信号生成回路のブロック図である。
【符号の説明】
【０１０４】
１０  クロック再生回路、１１  クロック信号生成回路，リングオシレータ回路、１２  入力端子、１３  第１の位相比較器、１４  第２の位相比較器、１５  周波数比較器、１６  チャージポンプ、１７  ループフィルタ、２１〜２８  ラッチ回路、３１，３２  ＥＸ−ＯＲゲート、３３，３４  ＮＡＮＤゲート、３５，３６  インバータ（ＩＮＶ）、４１，４２  ＳＥＤＦＦ回路、４３，４４  ラッチ回路、４５，４６  ＡＮＤゲート、４７，４８  ＥＸ−ＯＲゲート、１０１，１０２，１０３  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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