(57)【要約】【課題】ＧＩＤＬによる誤書き込みを防止することができる不揮発性半導体記憶装置とその書き込み方法を提供する。【解決手段】ビット線を選択する両端の選択トランジスタＱｓ１，Ｑｓ２の間に直列に接続されてなる各メモリセルトランジスタに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイ１０と、上記メモリセルアレイ１０からのデータの書き込みを制御する制御回路１１とを備えた不揮発性半導体記憶装置において、制御回路１１は、両端の選択トランジスタＱｓ１，Ｑｓ２からそれぞれ隣接する少なくとも複数の第１のメモリセルトランジスタＱ０，Ｑ１，Ｑ３２，Ｑ３３に対して二値を記録する一方、上記第１のメモリセルトランジスタ以外の複数の第２のトランジスタＱ２〜Ｑ３１に対して三値以上の多値を記録するように制御する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ビット線を選択する両端の選択トランジスタの間に直列に接続されてなる各メモリセルトランジスタに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイからのデータの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、上記両端の選択トランジスタからそれぞれ隣接する少なくとも複数の第１のメモリセルトランジスタに対して二値を記録する一方、上記第１のメモリセルトランジスタ以外の複数の第２のトランジスタに対して三値以上の多値を記録するように制御することを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記制御回路は、上記両端の選択トランジスタからそれぞれ隣接する２個の第１のメモリセルトランジスタに対して二値を記録することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記制御回路は、上記二値で記録された複数の第１のメモリセルトランジスタに記録するデータの各ページにおいてデータを所定数に分割して書き込むことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
上記制御回路は、上記二値で記録された複数の第１のメモリセルトランジスタに対するプログラム／ベリファイ電圧を、上記多値記録の複数の記録データのうち最大のしきい値レベルを有する記録データのベリファイ電圧よりも低い電圧に設定したことを特徴とする請求項１乃至３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
上記制御回路は、上記二値で記録された複数の第１のメモリセルトランジスタに対するプログラム／ベリファイ電圧を、上記多値記録の複数の記録データのうち最大のしきい値レベルよりも低いしきい値レベルを有する記録データのベリファイ電圧よりも低い電圧に設定したことを特徴とする請求項１乃至３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
ビット線を選択する両端の選択トランジスタの間に直列に接続されてなる各メモリセルトランジスタに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイからのデータの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置の書き込み方法において、
上記両端の選択トランジスタからそれぞれ隣接する少なくとも複数の第１のメモリセルトランジスタに対して二値を記録する一方、上記第１のメモリセルトランジスタ以外の複数の第２のトランジスタに対して三値以上の多値を記録するように制御する制御ステップを含むことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項７】
上記制御ステップは、上記両端の選択トランジスタからそれぞれ隣接する２個の第１のメモリセルトランジスタに対して二値を記録することを特徴とする請求項６記載の不揮発性半導体記憶装置の書き込み方法。
【請求項８】
上記制御ステップは、上記二値で記録された複数の第１のメモリセルトランジスタに記録するデータの各ページにおいてデータを所定数に分割して書き込むことを特徴とする請求項６又は７記載の不揮発性半導体記憶装置の書き込み方法。
【請求項９】
上記制御ステップは、上記二値で記録された複数の第１のメモリセルトランジスタに対するプログラム／ベリファイ電圧を、上記多値記録の複数の記録データのうち最大のしきい値レベルを有する記録データのベリファイ電圧よりも低い電圧に設定したことを特徴とする請求項６乃至８のうちのいずれか１つに記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１０】
上記制御ステップは、上記二値で記録された複数の第１のメモリセルトランジスタに対するプログラム／ベリファイ電圧を、上記多値記録の複数の記録データのうち最大のしきい値レベルよりも低いしきい値レベルを有する記録データのベリファイ電圧よりも低い電圧に設定したことを特徴とする請求項６乃至８のうちのいずれか１つに記載の不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその書き込み方法に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、非特許文献１−４参照。）。
【０００３】
一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と読み出ししきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。
【０００４】
例えば、特許文献５では、誤書き込み率の低減を図った半導体記憶装置を提供するために、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、前記ダミーセルはメモリセルの消去状態より高いしきい値電圧状態に設定される。
【０００５】
【特許文献１】特開平９−１４７５８２号公報。
【特許文献２】特開２０００−２８５６９２号公報。
【特許文献３】特開２００３−３４６４８５号公報。
【特許文献４】特開２００１−０２８５７５号公報。
【特許文献５】特開２００８−０８４４７１号公報。
【特許文献６】特開２００７−２２６８９７号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図４は従来例に係るメモリセルアレイ１０の１本のビット線における記録方法を示す回路図である。図４から明らかなように、従来例では、両端の選択トランジスタＱｓ１，Ｑｓ２からそれぞれ隣接する各１つのメモリセルトランジスタＱ０，Ｑ３３をダミートランジスタとし、他のメモリセルトランジスタＱ１〜Ｑ３２に対して例えば四値のマルチレベルセル（ＭＬＣ）として多値を記録している。
【０００７】
図４の従来例において、２個のダミーのトランジスタのワード線を挿入しているが、それに隣接するワード線ＷＬ０やＷＬ３１では、ＧＩＤＬ（Gate-Induced-Drain Leakage)による誤書き込みが発生する可能性がある。ここで、ＧＩＤＬとは、例えば特許文献６の図７に記載されているように、特に、ドレインとゲートに逆方向のバイアスが印加された場合において問題となる現象であり、すなわち、ゲートに比較的大きなマイナスの電圧を印加したときに、電界集中が大きくなり、最大電界も増加し、この場合、リーク電流が増大し、高電界効果によりホットキャリアが発生する。
【０００８】
図４において、データの書き込み時、ビット線選択制御電圧ＶＳＧＤは１．５Ｖに設定され、ビット線選択制御電圧ＶＳＧＳは０Ｖに設定される。しきい値電圧Ｖｔｈを有する選択メモリセルがプログラム禁止であれば、ビット線に正の電位（ＶＢＬ≧ＶＳＧＤ−Ｖｔｈ）を与え、ＮＡＮＤストリング内のソース／ドレイン間Ｄ及びチャンネルをフローティング状態にする。このフローティング電位が十分高いと制御電圧ＶＳＧＳ又はＶＳＧＤのビット線選択トランジスタの拡散層エッジでサーフェースブレークダウンを起こし、ホットエレクトロンが各ビット線選択トランジスタから１本目又は２本目のワード線ＷＬに繋がるメモリセルに注入されてしまう。従来例のワード線ＷＬの１本目のメモリセルはダミーとしているため、ホットエレクトロンが多少注入されても問題無いが、２本目は多値レベルセル（ＭＬＣ）で動作させるメモリセルであり、上述の問題点があった。
【０００９】
本発明の目的は以上の問題点を解決し、ＧＩＤＬによる誤書き込みを防止することができる不揮発性半導体記憶装置とその書き込み方法を提供することにある。
【課題を解決するための手段】
【００１０】
第１の発明に係る不揮発性半導体記憶装置は、ビット線を選択する両端の選択トランジスタの間に直列に接続されてなる各メモリセルトランジスタに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイからのデータの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、上記両端の選択トランジスタからそれぞれ隣接する少なくとも複数の第１のメモリセルトランジスタに対して二値を記録する一方、上記第１のメモリセルトランジスタ以外の複数の第２のトランジスタに対して三値以上の多値を記録するように制御することを特徴とする。
【００１１】
上記不揮発性半導体記憶装置において、上記制御回路は、上記両端の選択トランジスタからそれぞれ隣接する２個の第１のメモリセルトランジスタに対して二値を記録することを特徴とする。
【００１２】
また、上記不揮発性半導体記憶装置において、上記制御回路は、上記二値で記録された複数の第１のメモリセルトランジスタに記録するデータの各ページにおいてデータを所定数に分割して書き込むことを特徴とする。
【００１３】
さらに、上記不揮発性半導体記憶装置において、上記制御回路は、上記二値で記録された複数の第１のメモリセルトランジスタに対するプログラム／ベリファイ電圧を、上記多値記録の複数の記録データのうち最大のしきい値レベルを有する記録データのベリファイ電圧よりも低い電圧に設定したことを特徴とする。
【００１４】
またさらに、上記不揮発性半導体記憶装置において、上記制御回路は、上記二値で記録された複数の第１のメモリセルトランジスタに対するプログラム／ベリファイ電圧を、上記多値記録の複数の記録データのうち最大のしきい値レベルよりも低いしきい値レベルを有する記録データのベリファイ電圧よりも低い電圧に設定したことを特徴とする。
【００１５】
第２の発明に係る不揮発性半導体記憶装置の書き込み方法は、ビット線を選択する両端の選択トランジスタの間に直列に接続されてなる各メモリセルトランジスタに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリセルアレイと、上記メモリセルアレイからのデータの書き込みを制御する制御回路とを備えた不揮発性半導体記憶装置の書き込み方法において、
上記両端の選択トランジスタからそれぞれ隣接する少なくとも複数の第１のメモリセルトランジスタに対して二値を記録する一方、上記第１のメモリセルトランジスタ以外の複数の第２のトランジスタに対して三値以上の多値を記録するように制御するステップを含むことを特徴とする。
【００１６】
上記不揮発性半導体記憶装置の書き込み方法において、上記制御ステップは、上記両端の選択トランジスタからそれぞれ隣接する２個の第１のメモリセルトランジスタに対して二値を記録することを特徴とする。
【００１７】
また、上記不揮発性半導体記憶装置の書き込み方法において、上記制御ステップは、上記二値で記録された複数の第１のメモリセルトランジスタに記録するデータの各ページにおいてデータを所定数に分割して書き込むことを特徴とする。
【００１８】
さらに、上記不揮発性半導体記憶装置の書き込み方法において、上記制御ステップは、上記二値で記録された複数の第１のメモリセルトランジスタに対するプログラム／ベリファイ電圧を、上記多値記録の複数の記録データのうち最大のしきい値レベルを有する記録データのベリファイ電圧よりも低い電圧に設定したことを特徴とする。
【００１９】
またさらに、上記不揮発性半導体記憶装置の書き込み方法において、上記制御ステップは、上記二値で記録された複数の第１のメモリセルトランジスタに対するプログラム／ベリファイ電圧を、上記多値記録の複数の記録データのうち最大のしきい値レベルよりも低いしきい値レベルを有する記録データのベリファイ電圧よりも低い電圧に設定したことを特徴とする。
【発明の効果】
【００２０】
従って、本発明に係る不揮発性半導体記憶装置とその書き込み方法によれば、両端の選択トランジスタからそれぞれ隣接する少なくとも複数の第１のメモリセルトランジスタに対して二値を記録する一方、上記第１のメモリセルトランジスタ以外の複数の第２のトランジスタに対して三値以上の多値を記録するように制御するので、ダミートランジスタを用いる従来例に比較して記憶容量を確保しつつ、ＧＩＤＬの効果が従来例に比較して緩和され、ＧＩＤＬによる誤書き込みを防止することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２２】
図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。
【００２３】
図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。
【００２４】
メモリセルアレイ１０は、図２に示すように、例えば３４個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ３３を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣ０〜ＭＣ３３の制御ゲートはそれぞれ共通にワード線ＷＬ０〜ＷＬ３３に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬ０〜ＷＬ３３と平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。ここで、１本のワード線（ＷＬ０〜ＷＬ３３のうちの１本）により選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。
【００２５】
図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５２との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ０〜ＷＬ３３及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【００２６】
入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ線５２を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５２から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５２からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。
【００２７】
ここで、ページバッファ１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。
【００２８】
次いで、本発明に係る、ＧＩＤＬによる誤書き込みを防止することができる不揮発性半導体記憶装置の書き込み方法について図３を参照して以下に説明する。図３は実施形態に係るメモリセルアレイ１０の１本のビット線における記録方法を示す回路図である。
【００２９】
図３の実施形態では、選択ゲートトランジスタＳＧ１，ＳＧ２にそれぞれ隣接する、少なくとも両端で２個ずつ二値記録（ＳＬＣ）のメモリセルトランジスタＱ０，Ｑ１，Ｑ３２，Ｑ３３を設けたことを特徴としている。このように構成することで、ＧＩＤＬが緩和され、誤書き込みのマージンを大きくすることができると考えられる。
【００３０】
すなわち、本発明に係る実施形態では、ビット線選択トランジスタＱｓ１，Ｑｓ２からそれぞれ隣接する（最近傍に位置する）１本目と２本目のワード線ＷＬに繋がるメモリセルトランジスタＱ０，Ｑ１，Ｑ３２，Ｑ３３を１ビットの二値レベルセル（ＳＬＣ）とすることで、従来例における問題点を緩和できる。なぜなら、ＭＬＣのメモリセルトランジスタＱ２〜Ｑ３１ではある状態（例えば四値”１１”、”０１”、”１０”、”００”）を示すしきい値電圧（Ｖｔｈ）分布幅は１Ｖ程度に抑える必要があり、プログラム禁止時の余分なホットエレクトロンの注入は厳しく抑える必要がある。しかしながら、ＳＬＣのメモリセルトランジスタＱ０，Ｑ１，Ｑ３２，Ｑ３３では”１”と”０”の２つの状態を示すしきい値電圧Ｖｔ分布幅を２Ｖ以上持つことができるため、多少余分なホットエレクトロンが注入されても、誤書き込みは防げる余裕がある。また、二値の場合は２つのしきい値分布の間を大きく取ることができるので、多少のホットエレクトロンの注入がありその間隔が狭まっても大丈夫なような読出し電圧及びプログラム／ベリファイ電圧を設定することができる。
【００３１】
以上詳述したように、本発明の実施形態に係る不揮発性半導体記憶装置とその書き込み方法によれば、両端の選択トランジスタＱｓ１，Ｑｓ２からそれぞれ隣接する２個のメモリセルトランジスタＱ０，Ｑ１，Ｑ３２，Ｑ３３に対してＳＬＣとして記録する一方、それ以外のメモリセルトランジスタＱ２〜Ｑ３１に対してＭＬＣとして記録するように制御するので、ダミートランジスタを用いる従来例に比較して記憶容量を確保しつつ、ＧＩＤＬの効果が従来例に比較して緩和され、ＧＩＤＬによる誤書き込みを防止することができる。
【００３２】
第１の変形例．
図５は第１の変形例に係るページ内分割書き込みの方法を示す図である。以上の実施形態においては、ＳＬＣ記録のメモリセルのページ内の分割書き込みを許していないが、図５のごとく分割書き込みをするようにしてもよい。すなわち、制御回路１１は、図５に示すように、ＳＬＣで記録されたメモリセルトランジスタＱ０，Ｑ１，Ｑ３２，Ｑ３３に記録するデータの各ページにおいてデータを所定数に分割して書き込んでもよい。図５では、１ページの記録領域（アドレス０〜１０２３）において例えば２５６個のアドレス毎に異なるデータの書き込みを行う。具体的には、例えばメモリセルトランジスタＱ３３のＳＬＣ領域をデータの管理領域にした場合、後から追加でデータを書き込むことが便利な場合が多く、例えばメモリセルトランジスタＱ３３のページデータ領域において、例えばパラメータの変更や使用しているかどうかのフラグ、もしくはカウンタ値などを記憶してもよい。
【００３３】
第２の変形例．
図６は第２の変形例に係るＳＬＣメモリセルのしきい値電圧Ｖｔｈの設定方法を示す図である。ここで、図６（ａ）はＭＬＣ記録の場合のしきい値分布及びプログラム／ベリファイ電圧Ｖｐｖ１，Ｖｐｖ２，Ｖｐｖ３を示している。図６（ｂ）においては、ＳＬＣ記録する場合に、ＳＬＣの高位データ（記録データ０）のプログラム／ベリファイ電圧Ｖｐｖを、ＭＬＣ記録の中央の記録データ１０（最大レベルの記録データよりも低いしきい値電圧レベルの記録データであればよい。）のプログラム／ベリファイ電圧Ｖｐｖ２以下に設定している。また、図６（ｃ）においては、ＳＬＣ記録する場合に、ＳＬＣの高位データ（記録データ０）のプログラム／ベリファイ電圧Ｖｐｖを、ＭＬＣ記録の最大しきい値レベルの記録データ００のプログラム／ベリファイ電圧Ｖｐｖ３以下に設定している。
【００３４】
ＳＬＣ記録のメモリセルトランジスタＱ０，Ｑ１，Ｑ３２，Ｑ３３におけるしきい値電圧Ｖｔｈの設定において、通常は読出し電圧Ｒ１＝０Ｖ、プログラム／ベリファイ電圧Ｖｐｖ＝０．５〜１．０Ｖの間に設定されるが、上述のように、これに自由度があるので、Ｒ１＝０．５〜１．０Ｖ、Ｖｐｖ＝１．０〜２．０Ｖに設定することができるため、ＳＬＣ記録のメモリセルトランジスタＱ０，Ｑ１，Ｑ３２，Ｑ３３のプログラム／ベリファイ電圧ＶｐｖをＭＬＣ記録の最大のしきい値電圧レベルより下に設定すれば、ＭＬＣ記録よりも信頼性があがり、上記第１の変形例の用途に使用することができるという特有の効果を奏する。
【００３５】
その他の変形例．
以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。
【００３６】
以上の実施形態では、ＭＬＣを四値レベルセルとしているが、本発明はこれに限らず、三値以上のＭＬＣであってもよい。
【００３７】
また、以上の実施形態では、ビット線を選択する両端のビット線選択トランジスタからそれぞれ隣接する２個のメモリセルトランジスタをＳＬＣで記録しているが、両端のビット線選択トランジスタからそれぞれ隣接する３個以上のメモリセルトランジスタをＳＬＣで記録してもよい。
【産業上の利用可能性】
【００３８】
以上詳述したように、本発明に係る不揮発性半導体記憶装置とその書き込み方法によれば、両端の選択トランジスタからそれぞれ隣接する少なくとも複数の第１のメモリセルトランジスタに対して二値を記録する一方、上記第１のメモリセルトランジスタ以外の複数の第２のトランジスタに対して三値以上の多値を記録するように制御するので、ダミートランジスタを用いる従来例に比較して記憶容量を確保しつつ、ＧＩＤＬの効果が従来例に比較して緩和され、ＧＩＤＬによる誤書き込みを防止することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図２】図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図３】実施形態に係るメモリセルアレイ１０の１本のビット線における記録方法を示す回路図である。
【図４】従来例に係るメモリセルアレイ１０の１本のビット線における記録方法を示す回路図である。
【図５】第１の変形例に係るページ内分割書き込みの方法を示す図である。
【図６】第２の変形例に係るＳＬＣメモリセルのしきい値電圧Ｖｔｈの設定方法を示す図である。
【符号の説明】
【００４０】
１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４，１４Ａ…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
Ｌ１，Ｌ２…ラッチ、
Ｑ０〜Ｑ３３…メモリセルトランジスタ、
Ｑｓ１，Ｑｓ２…ビット線選択トランジスタ、
ＷＬ０〜ＷＬ３３…ワード線。
【図１】
2010134992.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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