(57)【要約】【課題】特定メモリに接続する多重プロセッサを含むメモリアクセス装置を提供する。【解決手段】本発明の実施形態によるメモリアクセス装置は、第１及び第２プロセッサと、前記第１及び第２プロセッサの各々に連結された第１及び第２トランザクションコントローラと、前記第１及び第２トランザクションコントローラの各々が連結されたメモリアクセススイッチと、前記メモリアクセススイッチに連結され、メモリ装置を制御するメモリコントローラと、を含み、前記第１及び第２プロセッサが前記メモリ装置を同時にアクセスする場合に、前記第１プロセッサが前記メモリ装置をアクセスする間に前記第２プロセッサは、前記第２トランザクションコントローラにアドレス又はデータを格納する。  従って、本発明は、特定メモリを同時にアクセスする複数のプロセッサが待機時間の間に他の作業をすることができるようにする。【選択図】図１
2010134928.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２プロセッサと、
前記第１及び第２プロセッサの各々に連結された第１及び第２トランザクションコントローラと、
前記第１及び第２トランザクションコントローラの各々が連結されたメモリアクセススイッチと、
前記メモリアクセススイッチに連結され、メモリ装置を制御するメモリコントローラと、を含み、
前記第１及び第２プロセッサが前記メモリ装置を同時にアクセスする場合に、前記第１プロセッサが前記メモリ装置をアクセスする間に前記第２プロセッサは、前記第２トランザクションコントローラにアドレス又はデータを格納することを特徴とするメモリアクセス装置。
【請求項２】
前記メモリアクセススイッチは、
前記第１及び第２プロセッサが前記メモリ装置をアクセスするスケジュール情報を格納する帯域幅制御スケジュラを含み、
前記帯域幅制御スケジュラは、
前記第１及び第２トランザクションコントローラに前記格納されたスケジュール情報を伝送することを特徴とする請求項１に記載のメモリアクセス装置。
【請求項３】
前記格納されたスケジュールは、外部から使用者によって伝送されることを特徴とする請求項２に記載のメモリアクセス装置。
【請求項４】
前記メモリアクセススイッチは、バスマトリックスを含むことを特徴とする請求項１に記載のメモリアクセス装置。
【請求項５】
前記第１トランザクションコントローラは、
前記データを臨時に格納するデータバッファと、
前記データバッファに格納されたデータに対応するアドレスを格納するアドレステーブルと、
前記アドレステーブルに格納されたアドレスと前記第１プロセッサによって要請されたアドレスを比較してその結果を出力するアドレス比較器と、
前記アドレス比較器から前記比較結果が受信されて、その結果によって前記第１プロセッサと前記メモリアクセススイッチを連結するストリームコントローラと、を含むことを特徴とする請求項１に記載のメモリアクセス装置。
【請求項６】
前記ストリームコントローラは、
前記比較結果、前記第１プロセッサによって要請されたアドレスが前記アドレステーブルに含まれた場合に前記データバッファから前記アドレスに対応するデータを前記第１プロセッサに出力することを特徴とする請求項５に記載のメモリアクセス装置。
【請求項７】
前記ストリームコントローラは、
前記比較結果、前記第１プロセッサによって要請されたアドレスが前記アドレステーブルに含まれない場合に前記メモリ装置から前記アドレスに対応するデータを前記第１プロセッサに出力することを特徴とする請求項５に記載のメモリアクセス装置。
【請求項８】
前記第２トランザクションコントローラは、
前記データを臨時に格納するデータバッファと、
前記データバッファに格納されたデータに対応するアドレスを格納するアドレステーブルと、
前記アドレステーブルに格納されたアドレスと前記第２プロセッサによって要請されたアドレスを比較してその結果を出力するアドレス比較器と、
前記アドレス比較器から前記比較結果が受信されて、その結果によって前記第２プロセッサと前記メモリアクセススイッチを連結するストリームコントローラと、を含むことを特徴とする請求項１に記載のメモリアクセス装置。
【請求項９】
前記ストリームコントローラは、
前記比較結果、前記第２プロセッサによって要請されたアドレスが前記アドレステーブルに含まれた場合に前記データバッファから前記アドレスに対応するデータを前記第２プロセッサに出力することを特徴とする請求項８に記載のメモリアクセス装置。
【請求項１０】
前記ストリームコントローラは、
前記比較結果、前記第２プロセッサによって要請されたアドレスが前記アドレステーブルに含まれない場合に前記メモリ装置から前記アドレスに対応するデータを前記第２プロセッサに出力することを特徴とする請求項８に記載のメモリアクセス装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアクセス装置に関し、より詳細には、特定メモリに接続する多重プロセッサを含むメモリアクセス装置に関する。
【背景技術】
【０００２】
エンベデッドシステム（Ｅｍｂｅｄｄｅｄ  Ｓｙｓｔｅｍ）は、プロセッサ（Ｐｒｏｃｅｓｓｏｒ）と、プロセッサによってアクセスされるデータを格納するメモリ装置と、を含む。このようなメモリ装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置が使われる。一般的にエンベデッドシステムは、ＤＲＡＭ装置をシステムメモリに使用する。
【０００３】
エンベデッドシステムで、プロセッサは、プロセッサバス（Ｐｒｏｃｅｓｓｏｒ  ｂｕｓ）とメモリコントローラ（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ）を通じてシステムメモリと通信する。プロセッサは、メモリアクセス要請を発生する。メモリアクセス要請は、読み出し又は書き込み命令にようなメモリ命令と、どの位置からデータ、或いは命令語を読み出すか、或いはどの位置にデータ又は命令語が書き込まれるかを指示するアドレスと、を含む。
【０００４】
メモリコントローラは、行（ｒｏｗ）及び列（ｃｏｌｕｍｎ）アドレスのみではなく、適切な命令信号を生成する。メモリコントローラは、アドレス及び命令信号をシステムバスを通じてシステムメモリに印加する。システムメモリは、前記命令及びアドレスに対応するデータをシステムバスを通じてプロセッサに伝送する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許公開第２０００−００１１２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、特定メモリを同時にアクセスする複数のプロセッサを効率的に管理する装置を提供することにある。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明の実施形態によるメモリアクセス装置は、第１及び第２プロセッサと、前記第１及び第２プロセッサの各々に連結された第１及び第２トランザクションコントローラと、前記第１及び第２トランザクションコントローラの各々が連結されたメモリアクセススイッチと、前記メモリアクセススイッチに連結され、メモリ装置を制御するメモリコントローラと、を含む。
【０００８】
前記第１及び第２プロセッサが前記メモリ装置を同時にアクセスする場合に、前記第１プロセッサが前記メモリ装置をアクセスする間に前記第２プロセッサは、前記第２トランザクションコントローラにアドレス又はデータを格納する。
【０００９】
本発明の実施形態として、前記メモリアクセススイッチは、前記第１及び第２プロセッサが前記メモリ装置をアクセスするスケジュールを格納する帯域幅制御スケジュラを含む。
【００１０】
前記帯域幅制御スケジュラは、前記第１及び第２トランザクションコントローラに前記格納されたスケジュールを伝送する。
【００１１】
本発明の他の実施形態として、前記格納されたスケジュールは、外部から使用者によって伝送される。
【００１２】
本発明の他の実施形態として、前記メモリアクセススイッチは、バスマトリックスを含む。
【００１３】
本発明の他の実施形態として、前記第１及び第２トランザクションコントローラの各々は、前記データを臨時に格納するデータバッファと、前記データバッファに格納されたデータに対応するアドレスを格納するアドレステーブルと、前記アドレステーブルに格納されたアドレスと前記第１又は第２プロセッサによって要請されたアドレスを比較してその結果を出力するアドレス比較器と、前記アドレス比較器から前記比較結果が受信されて、その結果によって前記第１又は第２プロセッサと前記メモリアクセススイッチを連結するストリームコントローラと、を含む。
【００１４】
本発明の他の実施形態として、前記ストリームコントローラは、前記比較結果、前記第１又は第２プロセッサによって要請されたアドレスが前記アドレステーブルに含まれた場合に、前記データバッファから前記アドレスに対応するデータを前記第１又は第２プロセッサに出力する。
【００１５】
本発明の他の実施形態として、前記ストリームコントローラは、前記比較結果、前記第１又は第２プロセッサによって要請されたアドレスが前記アドレステーブルに含まれない場合に、前記メモリ装置から前記アドレスに対応するデータを前記第１又は第２プロセッサに出力する。
【００１６】
本発明の他の実施形態として、前記第２プロセッサが前記メモリ装置をアクセスする間に、前記第１プロセッサは、他の作業を実行する。
【発明の効果】
【００１７】
本発明は、複数のプロセッサが複数のメモリのうち、一つのメモリを同時にアクセスする場合に適用される。複数のプロセッサの各々は、トランザクションコントローラを含む。前記の各々のトランザクションコントローラは、前記複数のプロセッサが前記一つのメモリをアクセスしようとする待機時間の間に他の作業をすることができるように前記複数のプロセッサが伝送したデータ又はアドレスを格納する。
【００１８】
従って、複数のプロセッサのうち、一つのプロセッサが前記一つのメモリに対するアクセスする間に、他のプロセッサは、他の作業を実行することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態によるメモリアクセス装置を示したブロック図である。
【図２】図１に示された第１トランザクションコントローラ及びメモリアクセススイッチを詳細に示したブロック図である。
【図３】本発明の第１実施形態による動作を示したタイミング図である。
【図４】本発明の第２実施形態による動作を示したタイミング図である。
【図５】本発明の第２実施形態によるメモリアクセス装置を示したブロック図である。
【発明を実施するための形態】
【００２０】
以下、本発明が属する技術分野で通常の知識を有した者が本発明の技術的な思想を容易に実施することができるように本発明の実施形態を添付された図面を参照して説明する。
【００２１】
図１は、本発明の実施形態によるメモリアクセス装置を示したブロック図である。
【００２２】
図１を参照すると、本発明の実施形態によるメモリアクセス装置１０は、第１プロセッサ１１と、第１トランザクションコントローラ１２（Ｔｒａｎｓａｃｔｉｏｎ  Ｃｏｎｔｒｏｌｌｅｒ）と、メモリアクセススイッチ１３（Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｓｗｉｔｃｈ）と、メモリコントローラ１４と、メモリ装置１５と、第２プロセッサ１６と、第２トランザクションコントローラ１７と、第３プロセッサ１８と、第３トランザクションコントローラ１９と、を含む。
【００２３】
第１プロセッサ１１は、第１トランザクションコントローラ１２を通じてメモリアクセススイッチ１３に連結される。第１トランザクションコントローラ１２は、第１プロセッサ１１がアクセスしようとするアドレス及びこれに対応するデータを臨時に格納する。即ち、第１トランザクションコントローラ１２は、第１プロセッサ１１のバッファ又はキャッシュ（Ｃａｃｈｅ）メモリのような役割を実行する。第１トランザクションコントローラ１２は、図２で詳細に説明される。
【００２４】
メモリアクセススイッチ１３は、アドレスとデータを伝送するシステムバス（Ｓｙｓｔｅｍ  Ｂｕｓ）に動作する。又、メモリアクセススイッチ１３は、ＡＭＢＡ３（ＡＲＭＴＭ）のＡＸＩ（Ａｄｖａｎｃｅｄ  Ｅｘｅｔｅｎｄｅｄ  Ｉｎｔｅｒｆａｃｅ）インタコネクタ（Ｉｎｔｅｒｃｏｎｎｅｃｔ）のようなバスマトリックス（Ｂｕｓ  Ｍａｔｒｉｘ）に動作する。ＡＸＩインタコネクタは、複数のチャンネルを有するバスマトリックス構造を有する。ＡＸＩインタコネクタは、複数のマルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ）と複数のデマルチプレクサ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ）を利用して。複数のバスマスタと複数のバススレーブを同時に連結することができる。複数のバスマスタは、ＡＸＩインタコネクタを利用して同時に互いに異なるバススレーブをアクセスすることができる。
【００２５】
メモリアクセススイッチ１３は、第１乃至第３トランザクションコントローラ１２、１７、１９と、メモリコントローラ１４を相互連結する。本発明の実施形態によるメモリアクセススイッチ１３は、図２で詳細に説明される。
【００２６】
メモリコントローラ１４は、メモリ装置１５に格納されたデータを読出する、或いは新しいデータを格納するように制御する。第１プロセッサ１１は、メモリアクセススイッチ１３に連結されたメモリコントローラ１４を通じてメモリ装置１５をアクセスする。メモリコントローラ１４は、メモリ装置１５に格納されたデータをメモリアクセススイッチ１３を通じて第１プロセッサ１１に伝送する。
【００２７】
第２プロセッサ１６は、第２トランザクションコントローラ１７を通じてメモリアクセススイッチ１３に連結される。第２トランザクションコントローラ１７は、第２プロセッサ１６がアクセスしようとするアドレス及びこれに対応するデータを臨時に格納する。
【００２８】
第３プロセッサ１８は、第３トランザクションコントローラ１９を通じてメモリアクセススイッチ１３に連結される。第３トランザクションコントローラ１９は、第３プロセッサ１８がアクセスしようとするアドレス及びこれに対応するデータを臨時に格納する。第２及び第３トランザクションコントローラ１７、１９は、第１トランザクションコントローラ１２と同一の構成を含む。第１乃至第３トランザクションコントローラ１２、１７、１９の動作は、図４で詳細に説明される。
【００２９】
図２は、図１に示された第１トランザクションコントローラ及びメモリアクセススイッチを詳細に示したブロック図である。
【００３０】
図１及び図２を参照すると、本発明の実施形態によるメモリアクセススイッチ１３は、帯域幅制御スケジュラ１３１（Ｂａｎｄｗｉｄｔｈ  Ｃｏｎｔｒｏｌ  Ｓｃｈｅｄｕｌｅｒ）と、マトリックススイッチバス１３２（Ｍａｔｒｉｘ  Ｓｗｉｔｃｈ  Ｂｕｓ）と、を含む。
【００３１】
本発明の実施形態による帯域幅制御スケジュラ１３１は、システム１０の外部から使用者（Ｕｓｅｒ）によってプログラム情報が受信される。前記プログラム情報は、第１乃至第３プロセッサ１１、１６、１８がメモリ装置１５をアクセスするスケジュール（Ｓｃｈｅｄｕｌｅ）情報を含む。使用者は、第１乃至第３プロセッサ１１、１６、１８が実行されるプログラムをコンパイルして、前記第１乃至第３プロセッサ１１、１６、１８のスケジュール情報を抽出する。抽出されたスケジュール情報は、帯域幅制御スケジュラ１３１にプログラム情報として入力される。
【００３２】
マトリックススイッチバス１３２は、複数のマスタブロックの各々が複数のスレーブブロックを同時にアクセスすることができるようにする。
【００３３】
本発明の実施形態による第１トランザクションコントローラ１２は、バスインタフェース１２１と、アドレス比較部１２２と、ストリーム制御部１２３と、アドレステーブル１２４と、アドレスバッファ１２５と、データバッファ１２６と、を含む。
【００３４】
バスインタフェース１２１は、第１プロセッサ１１とマトリックススイッチバス１３２との間のインタフェースを提供する。アドレス比較部１２２は、アドレステーブル１２４に格納されたアドレスと第１プロセッサ１１で要請されたアドレスを比較してその結果をストリーム制御部１２３に伝送する。
【００３５】
ストリーム制御部１２３は、帯域幅制御スケジュラ１３１から第１プロセッサ１１がメモリ装置１５をアクセスするスケジュールに関する情報が受信される。従って、ストリーム制御部１２３は、入力されたスケジュール情報によって、予めに第１プロセッサ１１がメモリ装置１５をアクセスする時間を割り当てることができる。
【００３６】
又、ストリーム制御部１２３は、マトリックススイッチバス１３２に第１プロセッサ１１を連結する。アドレステーブル１２４は、アドレスバッファ１２５に格納されたアドレス情報を格納し、前記格納されたアドレスをアドレス比較部１２２に提供する。
【００３７】
アドレスバッファ１２５は、メモリ装置１５から読出されるデータに対応するアドレスを臨時に格納する。データバッファ１２６は、メモリ装置１５に格納されるデータを臨時に格納する。
【００３８】
例えば、第１プロセッサ１１が任意のアドレスをメモリコントローラ１４に要請した場合、アドレス比較部１２２は、第１プロセッサ１１によって要請されたアドレスがアドレステーブル１２４に格納されたアドレスを比較して、その結果をストリーム制御部１２３に伝送する。
【００３９】
もし、ヒット（ＨＩＴ）（第１プロセッサ１１によって要請されたアドレスがアドレステーブル１２４にある場合）であると、ストリーム制御部１２３は、前記アドレスに対応するデータをデータバッファ１２６から読出して第１プロセッサ１１に伝送する。
【００４０】
もし、ミス（ＭＩＳＳ）（第１プロセッサ１１によって要請されたアドレスがアドレステーブル１２４にない場合）であると、ストリーム制御部１２３は、前記アドレスをメモリコントローラ１４に伝送する。メモリコントローラ１４は、前記アドレスに対応するデータをメモリアクセススイッチ１３を通じて第１プロセッサ１１に伝送する。
【００４１】
図２には、第１トランザクションコントローラに対して示されたが、第２及び第３トランザクションコントローラも図２に示された第１トランザクションコントローラと同一の構成を含む。本発明の実施形態による第１乃至第３トランザクションコントローラの動作は、図４で詳細に説明される。
【００４２】
図３は、本発明の第１実施形態による動作を示したタイミング図である。
【００４３】
図３に示されたタイミング図は、第１乃至第３プロセッサが第１乃至第３トランザクションコントローラに連結されなく、直接にメモリアクセススイッチに連結されたことを仮定する。又は、図３に示されたタイミング図は、第１乃至第３プロセッサに連結された第１乃至第３トランザクションコントローラが動作しなく、単純にバイパス（Ｂｙｐａｓｓ）させる場合を仮定する。
【００４４】
図１乃至図３を参照すると、第１乃至第３プロセッサ１１、１６、１８の各々がメモリ装置１５を同時にアクセスすることを仮定する。
【００４５】
０で、ｔ１時間の間、第１プロセッサ１１は、Ｂｌｏｃｋ  Ｄａｔａ１１データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第２及び第３プロセッサ１６、１８は、メモリ装置１５をアクセスするために待機状態を維持する。
【００４６】
ｔ１で、ｔ２時間の間、第２プロセッサ１６は、Ｂｌｏｃｋ  Ｄａｔａ２１データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第３プロセッサ１８は、メモリ装置１５をアクセスするために待機状態を維持し、第１プロセッサ１１は、他の作業をする。
【００４７】
ｔ２で、ｔ３時間の間、第３プロセッサ１８は、Ｂｌｏｃｋ  Ｄａｔａ３１データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第１及び第２プロセッサ１１、１６は、他の作業をする。
【００４８】
ｔ３で、ｔ４時間の間、第１プロセッサ１１は、Ｂｌｏｃｋ  Ｄａｔａ１２データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第２及び第３プロセッサ１６、１８は、メモリ装置１５をアクセスするために待機状態を維持する。
【００４９】
ｔ４で、ｔ５時間の間、第２プロセッサ１６は、Ｂｌｏｃｋ  Ｄａｔａ２２データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第３プロセッサ１８は、メモリ装置１５をアクセスするために待機状態を維持し、第１プロセッサ１１は、他の作業をする。
【００５０】
ｔ５で、ｔ６時間の間、第３プロセッサ１８は、Ｂｌｏｃｋ  Ｄａｔａ３２データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第１及び第２プロセッサ１１、１６は、他の作業をする。
【００５１】
図４は、本発明の第２実施形態による動作を示したタイミング図である。
【００５２】
図４に示されたタイミング図は、第１乃至第３プロセッサが第１乃至第３トランザクションコントローラを通じてメモリアクセススイッチに連結されたことを仮定する。
【００５３】
図１乃至図４を参照すると、第１乃至第３プロセッサ１１、１６、１８の各々がメモリ装置１５を同時にアクセスすることを仮定する。
【００５４】
０で、ｔ１時間の間、第１プロセッサ１１は、Ｂｌｏｃｋ  Ｄａｔａ１１データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第２プロセッサ１６は、Ｂｌｏｃｋ  Ｄａｔａ２１データを第２トランザクションコントローラ１７に格納し、第３プロセッサ１８は、Ｂｌｏｃｋ  Ｄａｔａ３１データを第３トランザクションコントローラ１９に格納する。
【００５５】
ｔ１で、ｔ２時間の間、第２トランザクションコントローラ１７は、Ｂｌｏｃｋ  Ｄａｔａ２１データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第１乃至第３プロセッサ１１、１６、１８は、他の作業をする。
【００５６】
ｔ２で、ｔ３時間の間、第３トランザクションコントローラ１９は、Ｂｌｏｃｋ  Ｄａｔａ３１データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第１乃至第３プロセッサ１１、１６、１８は、他の作業をし、第１プロセッサ１１は、Ｂｌｏｃｋ  Ｄａｔａ１２データを第１トランザクションコントローラ１２に格納する。そして、第２プロセッサ１６は、Ｂｌｏｃｋ  Ｄａｔａ２２データを第２トランザクションコントローラ１７に格納し、第３プロセッサ１８は、Ｂｌｏｃｋ  Ｄａｔａ３２データを第３トランザクションコントローラ１９に格納する。
【００５７】
ｔ３で、ｔ４時間の間、第１トランザクションコントローラ１２は、Ｂｌｏｃｋ  Ｄａｔａ１２データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第１乃至第３プロセッサ１１、１６、１８は、他の作業をする。
【００５８】
ｔ４で、ｔ５時間の間、第２トランザクションコントローラ１７は、Ｂｌｏｃｋ  Ｄａｔａ２２データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第１乃至第３プロセッサ１１、１６、１８は、他の作業をする。
【００５９】
ｔ５で、ｔ６時間の間、第３トランザクションコントローラ１９は、Ｂｌｏｃｋ  Ｄａｔａ３２データをメモリアクセススイッチ１３を通じてメモリ装置１５に格納する。この際、第１乃至第３プロセッサ１１、１６、１８は、他の作業をする。
【００６０】
本発明は、複数のプロセッサが複数のメモリのうち、一つのメモリを同時にアクセスする場合に適用される。複数のプロセッサの各々は、トランザクションコントローラを含む。前記の各々のトランザクションコントローラは、前記複数のプロセッサが前記一つのメモリをアクセスしようとする待機時間の間に他の作業をすることができるように前記複数のプロセッサが伝送したデータ又はアドレスを格納する。
【００６１】
従って、複数のプロセッサのうち、一つのプロセッサが前記一つのメモリに対するアクセスする間に、他のプロセッサは、他の作業を実行することができる。
【００６２】
図５は、本発明の第２実施形態によるシステムを示したブロック図である。
【００６３】
図５に示されたメモリアクセス装置１００は、第２及び第３メモリ装置１５２、１５３を除いては、図１に示されたメモリアクセス装置１０と同一である。従って、重複される説明は省略する。
【００６４】
図５を参照すると、本発明のまた他の実施形態によるメモリアクセス装置１００は、第１プロセッサ１１０と、第１トランザクションコントローラ１２０と、メモリアクセススイッチ１３０と、第１乃至第３メモリコントローラ１４１〜１４３と、第１及び第３メモリ装置１５１〜１５３と、第２プロセッサ１６０と、第２トランザクションコントローラ１７０と、第３プロセッサ１８０と、第３トランザクションコントローラ１９０と、を含む。
【００６５】
図５に示されたメモリアクセス装置１００は、第１乃至第３プロセッサ１１０、１６０、１８０が第１メモリ装置１５１を同時にアクセスする場合と、第１乃至第３プロセッサ１１０、１６０、１８０が第２メモリ装置１５２を同時にアクセスする場合と、第１乃至第３プロセッサ１１０、１６０、１８０が第３メモリ装置１５３を同時にアクセスする場合に適用されることができる。
【００６６】
本発明の第２実施形態によるメモリアクセス装置は、第１乃至第３プロセッサが同時に特定メモリをアクセスする場合に適用される。本発明の実施形態によるメモリアクセス装置は、三つのプロセッサと三つのメモリ装置を例示したが、これより多くのプロセッサとより多くのメモリ装置を含むことができる。
【００６７】
本発明の実施形態による複数のプロセッサの各々は、トランザクションコントローラを含む。前記の各々のトランザクションコントローラは、前記複数のプロセッサが前記一つのメモリをアクセスしようとする待機時間の間に他の作業をすることができるように前記複数のプロセッサが伝送したデータ又はアドレスを格納する。
【００６８】
図５に示されたメモリアクセス装置１００は、図１に示されたメモリアクセス装置１０と、第２及び第３メモリコントローラ１４２〜１４３と、第２及び第３メモリ装置１５１〜１５２を除いて同一である。従って、図３に示されたタイミング図と、図４に示されたタイミング図は、本発明の第２実施形態によるメモリアクセス装置１００に適用される。
【００６９】
複数のプロセッサのうち、一つのプロセッサが前記一つのメモリに対するアクセスする間に、他のプロセッサは、他の作業を実行することができる。
【００７０】
以上の図面と明細書で、最適な実施形態が開示された。ここで特定な用語が使われたが、これは但し本発明を説明するための目的に使われたことで、意味限定、或いは特許請求範囲に記載された本発明の範囲を制限するために使われたことではない。従って、本技術分野の通常の知識を有した者であると、これから多様な変形及び均等な他実施形態が可能であることを理解するはずである。従って、本発明の技術的な保護範囲は、添付された特許請求範囲の技術的な思想によって決められるべきである。
【符号の説明】
【００７１】
１０      メモリアクセス装置
１１      第１プロセッサ
１２      第１トランザクションコントローラ
１３      メモリアクセススイッチ
１４      メモリコントローラ
１５      メモリ装置
１６      第２プロセッサ
１７      第２トランザクションコントローラ
１８      第３プロセッサ
１９      第３トランザクションコントローラ
１２１      バスインタフェース
１２２      アドレス比較部
１２３      ストリーム制御部
１２４      アドレステーブル
１２５      アドレスバッファ
１２６      データバッファ
１３１      帯域幅制御スケジュラ
１３２      マトリックススイッチバス
【図１】
2010134928.tif 000003
【図２】
2010134928.tif 000004
【図３】
2010134928.tif 000005
【図４】
2010134928.tif 000006
【図５】
2010134928.tif 000007