(57)【要約】【課題】エッチング処理時に発生した金属元素などによるウエハの裏面の汚染を抑えることができる不揮発性記憶装置の製造方法を提供する。【解決手段】シリコンウエハ１の上面上に整流層２１と抵抗変化層２３を形成する層形成工程と、第１の方向に延在する複数の第１の配線１１と第１の方向と交差する第２の方向に延在する複数の第２の配線３１との各交差位置で整流層２１と抵抗変化層２３を備えてなる柱状構造のメモリセルが二次元に配列されてメモリセルアレイを形成するように、ドライエッチング法を用いて整流層２１と抵抗変化層２３のエッチングを行うエッチング工程と、を含み、層形成工程では、シリコンウエハ１の下面と側面が被覆されるようにシリコン膜１０１をさらに形成し、エッチング工程の後に、シリコンウエハ１の下面と側面に形成されたシリコン膜１０１を除去するシリコン膜除去工程を含む。【選択図】図３−２
2010283156.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハの第１の主面上に整流層と不揮発性記憶層を形成する層形成工程と、
第１の方向に延在する複数の第１の配線と前記第１の方向と交差する第２の方向に延在する複数の第２の配線との各交差位置で前記整流層と前記不揮発性記憶層を備えてなる柱状構造のメモリセルが二次元に配列されてメモリセルアレイを形成するように、ドライエッチング法を用いて前記整流層と前記不揮発性記憶層のエッチングを行うエッチング工程と、
を含む不揮発性記憶装置の製造方法において、
前記層形成工程では、前記半導体ウエハの第１の主面上と、前記第１の主面に対向する第２の主面と側面が被覆されるようにシリコン膜をさらに形成し、
前記エッチング工程の後に、前記半導体ウエハの前記第２の主面と側面に形成された前記シリコン膜を除去するシリコン膜除去工程を含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項２】
前記層形成工程では、前記シリコン膜と接する金属材料からなるキャップ膜をさらに形成し、
前記エッチング工程では、前記整流層、前記不揮発性記憶層、前記キャップ膜および前記シリコン膜のエッチングを行うことを特徴とする請求項１に記載の不揮発性記憶装置の製造方法。
【請求項３】
前記層形成工程では、前記整流層、前記不揮発性記憶層、金属材料からなるキャップ膜および前記シリコン膜をこの順に形成し、
前記エッチング工程では、前記シリコン膜上にマスクを形成した後に前記整流層、前記不揮発性記憶層、前記キャップ膜および前記シリコン膜のエッチングを行うことを特徴とする請求項１に記載の不揮発性記憶装置の製造方法。
【請求項４】
前記層形成工程で、前記シリコン膜として、Ｎ型またはＰ型の不純物が導入されたシリコン膜が形成され、
前記エッチング工程では、前記シリコン膜を接地電位にして反応性イオンエッチングを行うことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置の製造方法。
【請求項５】
前記層形成工程では、前記シリコン膜をＬＰＣＶＤ法によって形成することを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive  Random  Access  Memory）が注目されている。このようなＲｅＲＡＭは、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のビット線と、第１の方向に垂直な第２の方向に並行して延在するワード線との交差部に、アレイ状に配列して構成される（たとえば、非特許文献１参照）。この抵抗変化素子としては、たとえば、電圧値と印加時間の制御によって、高抵抗状態と低抵抗状態とを切り換えることができるＮｉＯなどの金属酸化物を挙げることができる。
【０００３】
このようなＲｅＲＡＭは、第１の方向に並行して延在する複数の第１の配線と、第１の方向に垂直な第２の方向に並行して延在する第２の配線との交差部に、ダイオード層と絶縁層とが直列に接続された柱状構造を有する従来のField-Programmable  ROMと同様の方法で形成することができる（たとえば、非特許文献２参照）。たとえば、整流素子の基となるダイオード材、抵抗変化素子の基となる抵抗変化材および電極の基となるメタル材を順に堆積した後、メタル材上に塗布したレジストが所望のパターンとなるようにフォトリソグラフィ技術で露光、現像を行ってマスクを形成し、反応性イオンエッチング（Reactive  Ion  Etching、以下、ＲＩＥという）法による異方性エッチングによってメタル材、抵抗変化材およびダイオード材をエッチングすることによって形成される。
【０００４】
しかし、このようなＲＩＥ法によるエッチング工程では、エッチングされた金属元素などのコンタミネーションがチャンバ内に飛散し、ウエハの裏面やベベル部に付着し、基板搬送装置が汚染されてしまい、これによって二次的に他のウエハなども汚染されてしまうなどの問題点があった。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Myoung-Jae  Lee;  Youngsoo  Park;  Bo-Soo  Kang;  Seung-Eon  Ahn;  Changbum  Lee;  Kihwan  Kim;  Wenxu  Xianyu;  Stefanovich,  G.;  Jung-Hyun  Lee;  Seok-Jae  Chung;  Yeon-Hee  Kim;  Chang-Soo  Lee;  Jong-Bong  Park;  In-Kyeong  Yoo,  "2-stack  1D-1R  Cross-point  Structure  with  Oxide  Diodes  as  Switch  Elements  for  High  Density  Resistance  RAM  Applications,",  IEEE,  pp.771-774,  2007
【非特許文献２】S.B.  Herner,  A.  Bandyopadhyay,  S.V.  Dunton,  V.  Eckert,  J.  Gu,  K.J.  Hsia,  S.  Hu,  C.  Jahn,  D.  Kidwell,  M.  Konevecki,  M.  Mahajani,  K.  Park,  C.  Petti,  S.R.  Radigan,  U.  Raghuram,  J.  Vienna,  M.A.  Vyvoda,  "Vertical  p-i-n  polysilicon  diode  with  antifuse  for  stackable  field-programmable  ROM",  Electron  Device  Letters,  IEEE,  vol.25,  no.5,  pp.  271-273,  May  2004
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、エッチング処理時に発生した金属元素などによるウエハの裏面の汚染を抑えることができる不揮発性記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、半導体ウエハの第１の主面上に整流層と不揮発性記憶層を形成する層形成工程と、第１の方向に延在する複数の第１の配線と前記第１の方向と交差する第２の方向に延在する複数の第２の配線との各交差位置で前記整流層と前記不揮発性記憶層を備えてなる柱状構造のメモリセルが二次元に配列されてメモリセルアレイを形成するように、ドライエッチング法を用いて前記整流層と前記不揮発性記憶層のエッチングを行うエッチング工程と、を含む不揮発性記憶装置の製造方法において、前記層形成工程では、前記半導体ウエハの第１の主面上と、前記第１の主面に対向する第２の主面と側面が被覆されるようにシリコン膜をさらに形成し、前記エッチング工程の後に、前記半導体ウエハの前記第２の主面と側面に形成された前記シリコン膜を除去するシリコン膜除去工程を含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、エッチング処理時に発生した金属元素などによるウエハの裏面の汚染を抑えることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。
【図２】図２は、本発明の実施の形態による不揮発性記憶装置の構造の一例を模式的に示す断面図である。
【図３−１】図３−１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図４−１】図４−１は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４−２】図４−２は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置の製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１１】
（第１の実施の形態）
図１は、本発明の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す図である。この図において、紙面の左右方向をＸ方向とし、紙面内のＸ方向に垂直な方向をＹ方向とする。Ｘ方向（行方向）に並行して延在するワード線ＷＬｉ（ｉ＝ｎ，ｎ＋１，・・・）と、ワード線ＷＬｉとは異なる高さにＹ方向（列方向）に並行して延在するビット線ＢＬｊ（ｊ＝ｎ−１，ｎ，ｎ＋１，ｎ＋２，・・・）とが、互いに交差して配設され、これらの各交差部に抵抗変化素子ＶＲと整流素子Ｄとが直列に接続された抵抗変化型メモリセル２６が配置される。この例では、抵抗変化素子ＶＲは一端がビット線ＢＬｊに接続され、他端が整流素子Ｄを介してワード線ＷＬｉに接続されている。
【００１２】
図２は、本発明の実施の形態による不揮発性記憶装置の構造の一例を模式的に示す断面図である。この図は、たとえば図１のＸ方向に沿ったあるワード線ＷＬｉ上の断面の一部の様子を示している。また、以下では、ビット線ＢＬｊは、第１の配線１１に対応し、ワード線ＷＬｉは、第２の配線３１に対応している。第１の層間絶縁膜１０にはＹ方向に延在する第１の配線１１（ビット線ＢＬｊ）が所定の間隔で複数並行して形成され、第１の層間絶縁膜１０上に第２の層間絶縁膜２０を介して形成される図示しない第３の層間絶縁膜には、第１の配線１１とは直交するＸ方向に延在する第２の配線３１（ワード線ＷＬｉ）が形成されている。そして、第２の層間絶縁膜２０内の各第１の配線１１の第２の配線３１と交差する領域には、整流素子Ｄである整流層２１、バリアメタル層２２、抵抗変化素子ＶＲであり、不揮発性記憶層である抵抗変化層２３、バリアメタル層２４およびキャップ膜２５が順に積層した抵抗変化型メモリセル２６が挟持されて形成される。
【００１３】
整流層２１は、整流作用を有する材料からなり、第１の配線１１上に形成される。整流層２１として、ＰＩＮ構造を有するシリコンを例示することができ、たとえば第１の配線１１側から厚さ約２０ｎｍのＮ型ポリシリコン膜２１Ｎ、厚さ約１１０ｎｍのＩ型ポリシリコン膜２１Ｉ、厚さ約２０ｎｍのＰ型ポリシリコン膜２１Ｐを順に積層させたポリシリコン膜や、厚さ約２０ｎｍのＰ型ポリシリコン膜２１Ｐ、厚さ約１１０ｎｍのＩ型ポリシリコン膜２１Ｉ、厚さ約２０ｎｍのＮ型ポリシリコン膜２１Ｎを順に積層させたポリシリコン膜を用いることができる。
【００１４】
バリアメタル層２２は、整流層２１と抵抗変化層２３との間の密着性を高めるために設けられる導電性材料からなる層であり、たとえば、ＴｉＮ膜によって構成される。
【００１５】
抵抗変化層２３は、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物によって構成される。この金属酸化物には、酸素欠損が導入されており、局所的に電気的な伝導経路であるリークパスが形成されている。このような金属酸化物の状態を、擬似破壊状態という。ここでの金属酸化物として、遷移金属元素または希土類元素の酸化物、またはこれらの元素のうち２種類以上の元素を含む酸化物などを用いることができる。たとえば、ハフニウム酸化物（ＨｆＯ）、チタン酸化物（ＴｉＯ）、マンガン酸化物（ＭｎＯ）、鉄酸化物（ＦｅＯ）、コバルト酸化物（ＣｏＯ）、ニッケル酸化物（ＮｉＯ）、銅酸化物（ＣｕＯ）、ランタン化合物（ＬａＯ）、プラセオジウム酸化物（ＰｒＯ）、Ｎｂをドープしたチタン酸ストロンチウム（Ｎｂ−ＳｒＴｉＯ3）などを例示することができる。ここでは、抵抗変化層２３として厚さ５〜２０ｎｍのＮｉＯ膜を用いるものとする。この整流層２１と抵抗変化層２３とで抵抗変化型メモリセル２６が構成される。
【００１６】
バリアメタル層２４は、抵抗変化層２３とキャップ膜２５との間の密着性を高めるために設けられる導電性材料からなる層であり、たとえばＴｉＮ膜によって構成される。
【００１７】
キャップ膜２５は、抵抗変化型メモリセル２６と上層の第２の配線３１とを接続するために、プロセス上導入される導電性材料からなる膜である。ここでは、キャップ膜２５として、Ｗ膜を用いるものとする。
【００１８】
つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。図３−１〜図３−３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。
【００１９】
まず、図３−１（ａ）に示されるように、半導体基板としてのシリコンウエハ１に図示しないＣＭＯＳ（Complementary  Metal-Oxide  Semiconductor）などの素子や第１の配線と第１の層間絶縁膜を含む下地膜２を形成する。この下地膜２の形成においては、ＬＰＣＶＤ（Low  Pressure  Chemical  Vapor  Deposition）法が使用されるので、成膜中に成膜材料がシリコンウエハ１の上面だけでなく下面まで回りこみ、シリコンウエハ１の全面に下地膜２が形成される。なお、この明細書では、シリコンウエハ１の抵抗変化型メモリセル２６が形成される側の主面を上面といい、この上面に対向する主面を下面というものとする。ついで、下地膜２上に多結晶シリコン膜からなる整流層２１、ＴｉＮ膜からなるバリアメタル層２２、ＮｉＯ膜などの金属酸化物からなる抵抗変化層２３、およびＴｉＮ膜からなるバリアメタル層２４を順に形成する。このとき、整流層２１と抵抗変化層２３はＬＰＣＶＤ法によって形成されるため、これらの層はシリコンウエハ１の下面に回り込んで形成される。一方、バリアメタル層２２，２４はスパッタ法で形成されるので、シリコンウエハ１の下面に回り込まず、上面側にのみ形成される。
【００２０】
ついで、図３−１（ｂ）に示されるように、裏面洗浄を行って、シリコンウエハ１の裏面および側面に付着した整流層２１を構成する多結晶シリコン膜をリフトオフする。これによって、抵抗変化層２３成膜時のシリコンウエハ１の下面（裏面）とベベル部の汚染が除去される。
【００２１】
その後、図３−１（ｃ）に示されるように、バリアメタル層２４上に、スパッタ法などの成膜法によってタングステンからなるキャップ膜２５を形成し、さらにＬＰＣＶＤ法によって多結晶またはアモルファスのシリコン膜１０１を形成する。このシリコン膜１０１は、後のエッチング時に飛散し、シリコンウエハ１の下面などに付着したコンタミネーションを裏面洗浄で除去するためにシリコンウエハ１の側面と裏面全体に設けられることが望ましいので、ＬＰＣＶＤ法によって形成される。また、後のエッチング工程での特にキャップ膜２５のエッチング開始時に異常放電を生じさせないようにするためには、このシリコン膜１０１はＮ型またはＰ型の不純物が拡散され、導電性を有することが望ましい。さらに、このシリコン膜１０１の形成時に、キャップ膜２５の上部の一部とシリコン膜１０１の下部とがシリサイド化し、キャップ膜２５とシリコン膜１０１との間で高い密着性が得られる。
【００２２】
なお、図３−１（ｂ）で行った裏面洗浄によるリフトオフ処理は、キャップ膜２５形成後でシリコン膜１０１の成膜前に行ってもよい。
【００２３】
ついで、図３−２（ａ）に示されるように、シリコン膜１０１上に有機膜１１１を塗布し、反射防止膜としてシリコン酸化膜からなるＳＯＧ（Spin  On  Glass）膜１１２を形成する。ここでは、有機膜１１１とＳＯＧ膜１１２の厚さを、これらをマスクとして整流層２１、バリアメタル層２２、抵抗変化層２３、バリアメタル層２４、キャップ膜２５およびシリコン膜１０１を後のエッチング工程でエッチングすることができる厚さに設定している。さらに、図３−２（ｂ）に示されるように、ＳＯＧ膜１１２上にレジストを塗布した後、リソグラフィ法を用いて抵抗変化型メモリセル２６のパターンにパターニングしたレジストマスク１１３を形成する。なお、シリコン膜１０１はその上に形成される有機膜１１１を含むマスク材と密着性がよく、結果的に、キャップ膜２５とマスク材との間にシリコン膜１０１を挿入することで、両者の間の密着性を高め、マスク材の剥離を抑制することができる。また、シリコン膜１０１と有機膜１１１の間にさらにＳｉＯ2などからなるハードマスク膜を介在させてもよく、この場合にもマスク材との密着性は十分でマスク材の剥離が問題となることはない。
【００２４】
その後、図３−２（ｃ）に示されるように、レジストマスク１１３をマスクとしてＲＩＥ法などのドライエッチング法によってエッチングを行う。具体的には、レジストマスク１１３をマスクとして、まずＳＯＧ膜１１２をエッチングしてパターンを転写し、ついでこのパターニングされたＳＯＧ膜１１２をマスクとして有機膜１１１をエッチングしてパターンを転写する。そして、このパターニングされた有機膜１１１をマスクとしてシリコン膜１０１、キャップ膜２５、バリアメタル層２４、抵抗変化層２３、バリアメタル層２２、整流層２１および必要に応じて下地膜２の一部をエッチングする。これによって、図示しない第１の配線上に柱状構造の抵抗変化型メモリセル２６が形成される。なお、ここで、抵抗変化型メモリセル２６形成位置においてシリコン膜１０１が完全に除去されるまでエッチングを行ってもよいし、後にＣＭＰ（Chemical  Mechanical  Polishing）処理でキャップ膜２５上の膜を除去するので、完全に除去されない状態で残してもよい。すなわち、この図の例では、シリコン膜１０１上の有機膜１１１が残った状態でエッチングが終了した状態を示しているが、シリコン膜１０１にパターンが転写された後、たとえば有機膜１１１をアッシングなどによって除去した上で、キャップ膜２５以下の下層をエッチングしてもよい。この場合、たとえば整流層２１のエッチング時に、シリコンウエハ１の上面側でシリコン膜１０１が消失する可能性があるが、少なくともキャップ膜２５のエッチング処理時にはエッチングマスクとしてのシリコン膜１０１がキャップ膜２５上に存在することになるため、エッチング工程における異常放電の発生を抑制する点でも、特に支障はない。
【００２５】
ここで、キャップ膜２５と接するシリコン膜１０１が導電性を有する場合には、このエッチング処理時において、シリコンウエハ１が載置される下部電極を通じてシリコンウエハ１の下面まで回りこんで形成されているシリコン膜１０１を接地電位とすることで、キャップ膜２５の特にエッチング初期時にＲＩＥにおけるプラズマ中のイオンによるキャップ膜２５のチャージアップを回避して、異常放電の発生を抑制することができる。また、エッチング時にシリコンウエハ１の下面側に飛散した金属などはシリコン膜１０１上に付着する。
【００２６】
ついで、図３−３（ａ）に示されるように、裏面洗浄装置を用いて、シリコンウエハ１の裏面洗浄を行って、シリコンウエハ１の下面と側面に形成されたシリコン膜１０１をリフトオフすることで剥離する。このとき、抵抗変化型メモリセル２６を形成するためのエッチング時に飛散した金属やダストなどのコンタミネーションはシリコン膜１０１上に付着しているので、シリコン膜１０１の剥離によって、コンタミネーションは除去される。
【００２７】
その後、図３−３（ｂ）に示されるように、ＣＶＤ法または塗布法などによって、抵抗変化型メモリセル２６間を埋めるようにシリコン酸化膜などからなる第２の層間絶縁膜２０を形成する。そして、キャップ膜２５が露出するまでＣＭＰ法によって、第２の層間絶縁膜２０の上面を除去し、平坦化させる。
【００２８】
ついで、図３−３（ｃ）に示されるように、ＣＶＤ法または塗布法などによって、第２の層間絶縁膜２０上にシリコン酸化膜などからなる第３の層間絶縁膜３０を形成する。その後、第３の層間絶縁膜３０上にレジストを塗布し、第２の配線３１の形状にパターニングを行ってレジストマスクを形成し、このレジストマスクを用いてＲＩＥ法などのエッチング法によって、第３の層間絶縁膜３０に第２の配線用溝３２を形成する。そして、この第２の配線用溝３２にダマシン法などの方法でＷなどの導電性材料を埋め込み、上面を平坦化することによって、第２の配線３１が形成される。以上によって、不揮発性記憶装置が製造される。
【００２９】
この第１の実施の形態によれば、抵抗変化層２３の形成後に、ＬＰＣＶＤ法によってシリコンウエハ１の上面のみならず側面および下面にも多結晶またはアモルファスのシリコン膜１０１を形成し、抵抗変化型メモリセル２６を形成するためのエッチング後に、裏面洗浄によってシリコンウエハ１の下面および側面のシリコン膜１０１を除去した。これによって、エッチング時に飛散し、下面や側面に付着した金属やエッチング処理後にシリコンウエハ１の下面側に付着したダストなどのコンタミネーションを、シリコン膜１０１とともに除去できる。その結果、後の工程で要求されるコンタミネーションの濃度以下となる正常なシリコンウエハ１の下面を提供することができる。また、シリコン膜１０１をキャップ膜２５と抵抗変化型メモリセル２６を形成するためのマスク材との間に形成したので、キャップ膜２５とマスク材との間の密着性を高めることができるという効果も有する。
【００３０】
さらに、シリコン膜１０１にＰ型またはＮ型の不純物を導入して導電性を持たせ、ＲＩＥ法によるエッチング処理中に、シリコン膜１０１を接地電位にすることで、異常放電の発生を抑えることができるという効果も有する。
【００３１】
（第２の実施の形態）
図４−１〜図４−２は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。半導体基板としてのシリコンウエハ１上に下地膜２、整流層２１、バリアメタル層２２、抵抗変化層２３およびバリアメタル層２４を順に形成し、裏面洗浄するまでは、第１の実施の形態の図３−１（ａ）〜（ｂ）と同様である。
【００３２】
ついで、図４−１（ａ）に示されるように、バリアメタル層２４上に、ＬＰＣＶＤ法によって多結晶またはアモルファスのシリコン膜１０１を形成する。このシリコン膜１０１は、後のエッチング時に飛散し、シリコンウエハ１の下面などに付着したコンタミネーションを裏面洗浄で除去するためにシリコンウエハ１の側面と裏面全体に設けられることが望ましいので、ＬＰＣＶＤ法によって形成される。また、このシリコン膜１０１は、最終的に抵抗変化型メモリセル２６内に残されるので、デバイス特性を低下させることなく、かつ後のエッチング工程で異常放電を生じさせないようにするために、Ｎ型またはＰ型の不純物が拡散された導電性を有するものが用いられる。その後、シリコン膜１０１上にスパッタ法などの成膜法によってタングステンからなるキャップ膜２５を形成する。
【００３３】
その後、図４−１（ｂ）に示されるように、キャップ膜２５上に有機膜１１１を塗布し、反射防止膜としてシリコン酸化膜からなるＳＯＧ膜１１２を形成する。さらに、ＳＯＧ膜１１２上にレジストを塗布した後、リソグラフィ法を用いて抵抗変化型メモリセル２６のパターンにパターニングしたレジストマスク１１３を形成する。ここでも、有機膜１１１とＳＯＧ膜１１２の厚さを、これらをマスクとして整流層２１、バリアメタル層２２、抵抗変化層２３、バリアメタル層２４、シリコン膜１０１およびキャップ膜２５を後のエッチング工程でエッチングすることができる厚さに設定している。
【００３４】
ついで、図４−１（ｃ）に示されるように、レジストマスク１１３をマスクとしてＲＩＥ法などのドライエッチング法によってエッチングを行う。具体的には、レジストマスク１１３をマスクとして、まずＳＯＧ膜１１２をエッチングしてパターンを転写し、ついでこのパターニングされたＳＯＧ膜１１２をマスクとして有機膜１１１をエッチングしてパターンを転写する。そして、このパターニングされた有機膜１１１をマスクとしてキャップ膜２５、シリコン膜１０１、バリアメタル層、抵抗変化層２３、バリアメタル層および整流層２１と、必要に応じて下地膜２の一部をエッチングする。これによって、図示しない第１の配線上に柱状構造の抵抗変化型メモリセル２６が形成される。
【００３５】
なお、ここで、キャップ膜２５と接するシリコン膜１０１が導電性を有しているので、第１の実施の形態と同様に、このエッチング処理時において、シリコンウエハ１の下面（裏面）まで回りこんで形成されているシリコン膜１０１を接地電位とすることで、キャップ層２５のエッチング時の異常放電の発生を抑制することができる。また、エッチング時にシリコンウエハ１の下面側に飛散した金属などはシリコン膜１０１上に付着する。
【００３６】
ついで、図４−２（ａ）に示されるように、裏面洗浄装置を用いて、シリコンウエハ１の裏面洗浄を行って、シリコンウエハ１の下面と側面に形成されたシリコン膜１０１をリフトオフすることで剥離する。このとき、抵抗変化型メモリセル２６を形成するためのエッチング時に飛散した金属やダストなどのコンタミネーションはシリコン膜１０１上に付着しているので、シリコン膜１０１の剥離によって、コンタミネーションは除去される。
【００３７】
その後、図４−２（ｂ）に示されるように、ＣＶＤ法または塗布法などによって、抵抗変化型メモリセル２６間を埋めるようにシリコン酸化膜などからなる第２の層間絶縁膜２０を形成する。そして、キャップ膜２５が露出するまでＣＭＰ法によって、第２の層間絶縁膜２０の上面を除去し、平坦化させる。
【００３８】
ついで、図４−２（ｃ）に示されるように、ＣＶＤ法または塗布法などによって、第２の層間絶縁膜２０上にシリコン酸化膜などからなる第３の層間絶縁膜３０を形成する。その後、第３の層間絶縁膜３０上にレジストを塗布し、第２の配線３１の形状にパターニングを行ってレジストマスクを形成し、このレジストマスクを用いてＲＩＥ法などのエッチング法によって、第３の層間絶縁膜３０に第２の配線用溝３２を形成する。そして、この第２の配線用溝３２にダマシン法などの方法でＷなどの導電性材料を埋め込み、上面を平坦化することによって、第２の配線３１が形成される。以上によって、不揮発性記憶装置が製造される。
【００３９】
この第２の実施の形態によれば、抵抗変化層２３とキャップ膜２５の間に、Ｎ型またはＰ型の不純物を導入したシリコン膜１０１を設け、エッチング後にこのシリコン膜１０１を裏面洗浄によって除去するようにしたので、第１の実施の形態と同様に、後の工程で要求されるコンタミネーションの濃度以下となる正常なシリコンウエハ１の下面を提供することができ、かつＲＩＥによるエッチング処理中に異常放電の発生を抑えることができるという効果を得ることができる。
【００４０】
なお、上述した説明では、抵抗変化型メモリを例に挙げて説明したが、これに限られず、相変化素子を有する相変化型メモリやanti-fuseを使用するField-Programmable  ROMなどの不揮発性記憶装置の製造方法に対して、本発明を適用することができる。また、直交する第１の配線と第２の配線の間に挟持されるメモリセルの形成に当たり、まず第１の配線と同方向に延在するライン状にメモリセルの各層をエッチングし、ついで第２の配線と同方向に延在するライン状にメモリセルの各層をエッチングすることで第１、第２の配線の交差位置に柱状構造のメモリセルを形成する不揮発性記憶装置の製造方法や、さらには複数不揮発性記憶セルを重ねて形成する不揮発性記憶装置の製造方法に対しても、本発明を適用することができる。
【符号の説明】
【００４１】
１…シリコンウエハ、２…下地膜、１０…第１の層間絶縁膜、１１…第１の配線、２０…第２の層間絶縁膜、２１…整流層、２１Ｉ…Ｉ型ポリシリコン膜、２１Ｎ…Ｎ型ポリシリコン膜、２１Ｐ…Ｐ型ポリシリコン膜、２２，２４…バリアメタル層、２３…抵抗変化層、２５…キャップ膜、２６…抵抗変化型メモリセル、３０…第３の層間絶縁膜、３１…第２の配線、３２…第２の配線用溝、１０１…シリコン膜、１１１…有機膜、１１２…ＳＯＧ膜、１１３…レジストマスク。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４−１】
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【図４−２】
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