(57)【要約】【課題】簡易かつ精度良くデューティ比を調整することができるクロック分配素子及びレイアウト設計方法を提供すること。【解決手段】本発明に係るレイアウト設計方法は、クロックツリー回路のレイアウト設計方法であって、クロックツリー回路上に第１のクロック分配素子を配置し、前記第１のクロック分配素子が配置された前記クロックツリー回路に配線し、配線された前記クロックツリー回路についてタイミング検証し、前記タイミング検証の結果に基づいて、前記第１のクロック分配素子を、当該第１のクロック分配素子と入力負荷容量が略等しく遅延値が異なる前記第２のクロック分配素子へ置換するものである。【選択図】図１
2010283019.tif 000002
【特許請求の範囲】
【請求項１】
クロックツリー回路のレイアウト設計方法であって、
クロックツリー回路上に第１のクロック分配素子を配置し、
前記第１のクロック分配素子が配置された前記クロックツリー回路に配線し、
配線された前記クロックツリー回路についてタイミング検証し、
前記タイミング検証の結果に基づいて、前記第１のクロック分配素子を、当該第１のクロック分配素子と入力負荷容量が略等しく遅延値が異なる前記第２のクロック分配素子へ置換するレイアウト設計方法。
【請求項２】
さらに、前記第２のクロック分配素子へ置換された前記クロックツリー回路についてタイミング検証することを特徴とする請求項１に記載のレイアウト設計方法。
【請求項３】
前記第１のクロック分配素子は、予め用意された複数のクロック分配素子のうち、略中間の遅延値を有することを特徴とする請求項１又は２に記載のレイアウト設計方法。
【請求項４】
前記第１のクロック分配素子は、立ち上がり時間と立ち下がり時間とが略同一であることを特徴とする請求項３に記載のレイアウト設計方法。
【請求項５】
前記置換の際、前記タイミング検証の結果から算出されたパルス幅と所望のパルス幅とを比較し、両者の差に基づいて前記第２のクロック分配素子を選択することを特徴とする請求項１〜４のいずれか一項に記載のレイアウト設計方法。
【請求項６】
前記第１及び第２のクロック分配素子はいずれも、
直列接続されたＮ個（Ｎは２以上の自然数）の第１導電型のトランジスタと、
前記Ｎ個の第１導電型のトランジスタに直列接続されたＭ個（Ｍは１以上の自然数）の第２導電型のトランジスタと、を有するインバータ回路を備え、
前記第１のクロック分配素子と前記第２のクロック分配素子とは、制御端子に入力信号が入力される１対の前記第１導電型及び第２導電型のトランジスタの組み合わせが異なることを特徴とする請求項１〜５のいずれか一項に記載のレイアウト設計方法。
【請求項７】
略中間の遅延値となる前記組み合わせにおいて、立ち上がり時間と立ち下がり時間とが略同一になるように、前記第１導電型及び第２導電型のトランジスタのサイズが決定されることを特徴とする請求項６に記載のレイアウト設計方法。
【請求項８】
直列接続されたＮ個（Ｎは２以上の自然数）の第１導電型のトランジスタと、
前記Ｎ個の第１導電型のトランジスタに直列接続されたＭ個（Ｍは１以上の自然数）の第２導電型のトランジスタと、を有する第１インバータ回路を備え、
制御端子に入力信号が入力される１対の前記第１導電型及び第２導電型のトランジスタの組み合わせにより、遅延値が調整されるクロック分配素子。
【請求項９】
前記第１インバータ回路に直列接続される第２のインバータを更に備えることを特徴とする、請求項８に記載のクロック分配素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック分配素子及びそれを用いたレイアウト設計方法に関する。
【背景技術】
【０００２】
近年のＬＳＩ（Large Scale Integration）のレイアウト設計では、高機能化のための動作周波数の高速化に伴い、信号のデューティ比の精度が求められるようになってきた。特に、信号の立ち上がり、立ち下がりの両エッジを使用するシステムでは、信号のデューティ比が５０％から離れるに従い、例えばフリップフロップ等のセットアップ時間やホールド時間を確保することが困難になってくる。さらに、高周波の信号では、立ち上がり立ち下がり波形の遅延の影響でパルス幅を確保できない問題が発生する。従って、このようなシステムでは、出力信号のデューティ比を調整する機能が望まれている。
【０００３】
図８は、特許文献１の図６である。図８に示すように、特許文献１では、相互に特性が異なる複数のデューティ調整用セル１３を準備し、任意のデューティ調整用セル１３をクロックツリー回路の最前段に挿入して、当該クロックツリー回路からの出力信号のデューティ比を調整している。具体的には、相互に特性が異なるデューティ調整用セル１３を例えば６種類準備する。そして、所望のデューティ比に応じて、何れかのデューティ調整用セル１３を選択し、そのデューティ調整用セル１３をクロックツリー回路の最前段に挿入して、当該クロックツリー回路のデューティ比を調整するようにする。
【０００４】
図９は、特許文献１の図７であって、デューティ調整用セル１３の回路図である。図９に示すように、デューティ調整用セル１３を２個のトランジスタで駆動する場合、１個のトランジスタで駆動する場合よりもスイッチング動作が速いため、配線Ｃ１、Ｃ２をカットすることにより、立ち上がり（ｒｉｓｅ）と立ち下がり（ｆａｌｌ）の遅延差を生じさせることが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２６９１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、デューティ比を調整するため、図９のデューティ調整用セル１３の配線Ｃ１を切断すると、ＰチャネルＭＯＳトランジスタの入力ゲート容量が切断前に比べて約半分になる。すなわち、デューティ調整用セル１３の入力端子Ａの入力ゲート容量が減少するため、デューティ調整用セル１３の前段のセルの立ち上がりと立ち下がりの遅延値が変動する。
【０００７】
つまり、図８のクロックツリー回路からの出力信号のデューティ比を精度良く調整するには、図９に示したデューティ調整用セル１３の前段のセルの立ち上がり、立ち下がり波形の遅延変動も考慮する必要がある。従って、デューティ比の調整が困難になるという問題があった。
【課題を解決するための手段】
【０００８】
本発明に係るレイアウト設計方法は、
クロックツリー回路のレイアウト設計方法であって、
クロックツリー回路上に第１のクロック分配素子を配置し、
前記第１のクロック分配素子が配置された前記クロックツリー回路に配線し、
配線された前記クロックツリー回路についてタイミング検証し、
前記タイミング検証の結果に基づいて、前記第１のクロック分配素子を、当該第１のクロック分配素子と入力負荷容量が略等しく遅延値が異なる前記第２のクロック分配素子へ置換するものである。
【０００９】
本発明に係るクロック分配素子は、
直列接続されたＮ個（Ｎは２以上の自然数）の第１導電型のトランジスタと、
前記Ｎ個の第１導電型のトランジスタに直列接続されたＭ個（Ｍは１以上の自然数）の第２導電型のトランジスタと、を有する第１インバータ回路を備え、
制御端子に入力信号が入力される１対の前記第１導電型及び第２導電型のトランジスタの組み合わせにより、遅延値が調整されるものである。
【００１０】
遅延値が異なる複数のクロック分配素子の入力負荷容量が略等しいため、簡易かつ精度良くデューティ比を調整することができる。
【発明の効果】
【００１１】
本発明によれば、簡易かつ精度良くデューティ比を調整することができるクロック分配素子及びレイアウト設計方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係るレイアウト設計のフローチャートである。
【図２Ａ】実施の形態１に係るデューティ調整ブロック（タイプＡ）の回路図である。
【図２Ｂ】実施の形態１に係るデューティ調整ブロック（タイプＢ）の回路図である。
【図２Ｃ】実施の形態１に係るデューティ調整ブロック（タイプＣ）の回路図である。
【図２Ｄ】実施の形態１に係るデューティ調整ブロック（タイプＤ）の回路図である。
【図２Ｅ】実施の形態１に係るデューティ調整ブロック（タイプＥ）の回路図である。
【図３】実施の形態１に係るデューティ調整ブロックのタイミングチャートである。
【図４Ａ】実施の形態１に係るデューティ調整方法を適用したクロックツリー回路の回路図である。
【図４Ｂ】実施の形態１に係るデューティ調整方法を適用したクロックツリー回路の回路図である。
【図５Ａ】図４Ａのブロック５の端子６で観測されたタイミング波形である。
【図５Ｂ】図４Ｂのブロック５の端子６で観測されたタイミング波形である。
【図６Ａ】実施の形態２に係るデューティ調整ブロック（タイプＡ）の回路図である。
【図６Ｂ】実施の形態２に係るデューティ調整ブロック（タイプＢ）の回路図である。
【図６Ｃ】実施の形態２に係るデューティ調整ブロック（タイプＣ）の回路図である。
【図６Ｄ】実施の形態２に係るデューティ調整ブロック（タイプＤ）の回路図である。
【図６Ｅ】実施の形態２に係るデューティ調整ブロック（タイプＥ）の回路図である。
【図７】実施の形態２に係るデューティ調整ブロックのタイミングチャートである。
【図８】特許文献１の図６である。
【図９】特許文献１の図７である。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１４】
（実施の形態１）
図１は、実施の形態１に係るレイアウト設計のフローチャートである。
まず、クロックツリー回路において、高精度なデューティ比が要求されるブロックを有するクリティカルパス上に、あらかじめ用意された複数種類のデューティ調整ブロックの中で遅延特性がほぼ中間の値を持つデューティ調整ブロックを挿入する（ステップＳ１）。なお、上記複数種類のデューティ調整ブロックの詳細については、図２Ａ〜２Ｅを用いて後述する。
【００１５】
次に、ステップＳ１でデューティ調整ブロックが挿入されたクロックツリー回路の配置処理を行う（ステップＳ２）。次に、デューティ調整ブロックを配置したクロックツリー回路の配線処理を行う（ステップＳ３）。そして、クロックツリー回路を配置配線した結果からクリティカルパスの遅延計算を行う（ステップＳ４）。次に、遅延計算を基にクリティカルパスのタイミング検証を行う（ステップＳ５）。次に、ステップＳ１で挿入したブロックの入力端子を観測ポイントとしてパルス幅を計算する（ステップＳ６）。
【００１６】
次に、パルス幅が要求値を満足するかどうか判断する（ステップＳ７）。満足する場合（ステップＳ７ＹＥＳ）、処理を完了する。一方、満足しない場合（ステップＳ７ＮＯ）、要求されるパルス幅の差分の値に適するデューティ調整ブロックを事前に用意された複数種類のデューティ調整ブロックの中から選択し、置換する（ステップＳ８）。なお、デューティ比の調整箇所が複数ある場合、ステップＳ１、Ｓ６、Ｓ７、Ｓ８を複数箇所分行うことにより対応する。
【００１７】
図２Ａ〜２Ｅは、本発明の第１の実施の形態に係るデューティ調整ブロックの回路図である。図２Ａ〜２Ｅのデューティ調整ブロックは、クロック分配バッファであって、クロック分配素子の一例である。まず、図２Ａのデューティ調整ブロックは、入力端子ＩＮを入力とし、中間ノードＴＭを出力とした前段の第１インバータと、中間ノードＴＭを入力とし、出力端子ＯＵＴを出力とした後段の第２インバータとからなるバッファ回路である（以下このブロックをタイプＡと呼ぶ）。
【００１８】
第１インバータは、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１〜Ｎ５から構成されている。入力端子ＩＮは、ＰチャネルＭＯＳトランジスタＰ１のゲートとＮチャネルＭＯＳトランジスタＮ１のゲートに接続されている。入力端子ＩＮに接続されていないＮチャネルＭＯＳトランジスタＮ２〜Ｎ５のゲートは電源Ｖｄｄに接続されている。そのため、ＮチャネルＭＯＳトランジスタＮ２〜Ｎ５は、常にオン状態である。
【００１９】
ＰチャネルＭＯＳトランジスタＰ１のソースは電源Ｖｄｄに接続され、ドレインはＮチャネルＭＯＳトランジスタＮ１のドレインに接続されている。ＰチャネルＭＯＳトランジスタＰ１のドレインと、ＮチャネルＭＯＳトランジスタＮ１のドレインとの間のノードが第１インバータの出力ノードすなわち中間ノードＴＭとなる。
【００２０】
ＮチャネルＭＯＳトランジスタＮ１〜Ｎ５は直列に接続されている。具体的には、ＮチャネルＭＯＳトランジスタＮ１のソースはＮチャネルＭＯＳトランジスタＮ２のドレインに接続されている。ＮチャネルＭＯＳトランジスタＮ２のソースはＮチャネルＭＯＳトランジスタＮ３のドレインに接続されている。ＮチャネルＭＯＳトランジスタＮ３のソースはＮチャネルＭＯＳトランジスタＮ４のドレインに接続されている。ＮチャネルＭＯＳトランジスタＮ４のソースはＮチャネルＭＯＳトランジスタＮ５のドレインに接続されている。そして、ＮチャネルＭＯＳトランジスタＮ５のソースがグランドＧＮＤに接続されている。
【００２１】
第２のインバータは、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ６とから構成される。中間ノードＴＭは、ＰチャネルＭＯＳトランジスタＰ２のゲートとＮチャネルＭＯＳトランジスタＮ６のゲートに接続されている。ＰチャネルＭＯＳトランジスタＰ２のソースは電源Ｖｄｄに接続され、ドレインはＮチャネルＭＯＳトランジスタＮ６のドレインに接続されている。ＰチャネルＭＯＳトランジスタＰ２のドレインと、ＮチャネルＭＯＳトランジスタＮ６のドレインとの間のノードが、第２インバータの出力ノードとなり出力端子ＯＵＴに接続されている。ＮチャネルＭＯＳトランジスタＮ６のソースはグランドＧＮＤに接続されている。
【００２２】
タイプＡでは、第１のインバータにおける能動化したＮチャネルＭＯＳトランジスタＮ１のドレインと中間ノードＴＭとの間のＮチャネルＭＯＳトランジスタの個数は０個である。
【００２３】
次に、図２Ｂのデューティ調整ブロックでは、入力端子ＩＮがＮチャネルＭＯＳトランジスタＮ２のゲートに接続され、ＮチャネルＭＯＳトランジスタＮ２が能動化する。ＮチャネルＭＯＳトランジスタＮ１のゲートは電源Ｖｄｄに接続され、ＮチャネルＭＯＳトランジスタＮ１が直列抵抗素子として機能する（以下このブロックをタイプＢと呼ぶ）。その他の構成はタイプＡと同様である。
【００２４】
次に、図２Ｃのデューティ調整ブロックでは、入力端子ＩＮがＮチャネルＭＯＳトランジスタＮ３のゲートに接続され、ＮチャネルＭＯＳトランジスタＮ３が能動化する。２個のＮチャネルＭＯＳトランジスタＮ１、Ｎ２が直列抵抗素子として機能する（以下このブロックをタイプＣと呼ぶ）。その他の構成はタイプＡと同様である。
【００２５】
次に、図２Ｄのデューティ調整ブロックでは、入力端子ＩＮがＮチャネルＭＯＳトランジスタＮ４のゲートに接続され、ＮチャネルＭＯＳトランジスタＮ４が能動化する。３個のＮチャネルＭＯＳトランジスタＮ１〜Ｎ３が直列抵抗素子として機能する（以下このブロックをタイプＤと呼ぶ）。その他の構成はタイプＡと同様である。
【００２６】
次に、図２Ｅのデューティ調整ブロックでは、入力端子ＩＮがＮチャネルＭＯＳトランジスタＮ５のゲートに接続され、ＮチャネルＭＯＳトランジスタＮ５が能動化する。４個のＮチャネルＭＯＳトランジスタＮ１〜Ｎ４が直列抵抗素子として機能する（以下このブロックをタイプＥと呼ぶ）。その他の構成はタイプＡと同様である。
【００２７】
以上、タイプＡ〜Ｅについて説明したとおり、第１のインバータにおける能動化したＮチャネルＭＯＳトランジスタＮ１のドレインと中間ノードＴＭとの間のＮチャネルＭＯＳトランジスタすなわち直列抵抗素子の個数を０個から４個まで変化させる。このようなデューティ調整ブロックを使用することにより、５通りの立ち上り遅延を生成することができる。
【００２８】
なお、第１インバータを構成するＰチャネルＭＯＳトランジスタＰ１のサイズとＮチャネルＭＯＳトランジスタＮ１〜Ｎ５のサイズとは、タイプＣにおいて立ち上がり時間と立ち下がり時間とが等しくなるように決定されている。このタイプＣを図１のステップＳ１で最初に挿入するのが好ましい。これにより、遅延調整量をプラス側にもマイナス側にも均等に調整することができる。
【００２９】
図３は、図２Ａ〜２Ｅに示されたデューティ調整ブロックのタイミングチャートである。入力波形は周期Ｔで、パルス幅がＰｗで、デューティ比が（Ｐｗ／Ｔ×１００）パーセントの波形である。
【００３０】
タイプＡ出力波形は、タイプＡのブロックの入力端子ＩＮに入力波形が入力された時の出力端子ＯＵＴの波形である。立ち上がり遅延がｔｐｄＨＡとなる。
タイプＢ出力波形はタイプＢのブロックの入力端子ＩＮに入力波形が入力された時の出力端子ＯＵＴの波形である。立ち上がり遅延がｔｐｄＨＢとなる。
タイプＣ出力波形はタイプＣのブロックの入力端子ＩＮに入力波形が入力された時の出力端子ＯＵＴの波形である。立ち上がり遅延がｔｐｄＨＣとなる。
タイプＤ出力波形はタイプＤのブロックの入力端子ＩＮに入力波形が入力された時の出力端子ＯＵＴの波形である。立ち上がり遅延がｔｐｄＨＤとなる。
タイプＥ出力波形はタイプＥのブロックの入力端子ＩＮに入力波形が入力された時の出力端子ＯＵＴの波形である。立ち上がり遅延がｔｐｄＨＥとなる。
【００３１】
図３に示すように、立ち上がり遅延は、ｔｐｄＨＡ＜ｔｐｄＨＢ＜ｔｐｄＨＣ＜ｔｐｄＨＤ＜ｔｐｄＨＥの関係になる。すなわち、立ち上がり遅延は、タイプＡ〜Ｅいずれも互いに異なった特性を示す。一方、立ち下がり遅延（不図示）は、タイプＡ〜Ｅいずれも同じ特性を示す。
【００３２】
図４Ａ、４Ｂは、クロックツリー回路において高精度なデューティ比が要求されるブロックを有するクリティカルパスの回路図である。図５Ａ、５Ｂは、図４Ａ、４Ｂの回路動作を説明するためのタイミングチャートである。
【００３３】
図４Ａは、ブロック１の出力と、高精度なデューティ比が要求されるブロック５の入力端子６との間に、タイプＣのデューティ調整ブロック３が挿入されたクリティカルパスである。ブロック１とデューティ調整ブロック３とは、ブロック１の配線２を介して接続されている。また、デューティ調整ブロック３とブロック５の入力端子６とは、デューティ調整ブロック３の配線４を介して接続されている。
【００３４】
図５Ａは、図４Ａのブロック５の端子６で観測されたタイミング波形を示している。Ｐｗ１はパルス幅である。ここで、ブロック５の端子６において要求されるパルス幅が、図５Ｂに示すパルス幅Ｐｗ２だとすると、要求パルス幅Ｐｗ２と観測パルス幅Ｐｗ１とのパルス幅の差分の遅延がΔｔｐｄである。
【００３５】
そこで、図４Ａにおけるデューティ調整ブロック３に対してΔｔｐｄだけ特性の異なるデューティ調整ブロックを、あらかじめ用意されたデューティ調整ブロックの中から選択する。例えば、図４Ｂに示すように、図４ＡにおけるタイプＣのデューティ調整ブロック３をタイプＥのデューティ調整ブロック７に置換する。
【００３６】
図５Ｂは図４Ｂのブロック５の端子６で観測されたタイミング波形を示している。タイプＥのデューティ調整ブロック７は、タイプＣのデューティ調整ブロック３に対して、立ち上がりがΔｔｐｄだけ異なる特性を持っている。そのため、図５Ａのパルス幅Ｐｗ１に対して、図５Ｂのパルス幅Ｐｗ２となり、所望のデューティ比を実現することができる。
【００３７】
本実施の形態では、あらかじめデューティ調整ブロックを挿入したクロックツリー回路で配置配線までしておき、デューティ比の調整はデューティ調整ブロックの置き換えだけで実現する。そのため、タイプＡ〜Ｅのデューティ調整ブロックを互いに置換しても、前段のブロック１と後段のブロック５とを接続する配線２、４と、デューティ調整ブロック自身の入力容量とが変わらない。すなわち、ブロック１の遅延、配線２、４の遅延の変動がない。従って、デューティ調整ブロック３をデューティ調整ブロック７に置換することにより、デューティ調整ブロック自身の特性の差分がブロック５の端子６の観測ポイントのパルス幅に反映される。よって、簡易かつ精度良くデューティ比を調整することができる。
【００３８】
（実施の形態２）
次に、図６Ａ〜６Ｅを参照して本発明の第２の実施の形態について説明する。図６Ａ〜６Ｅは実施の形態２に係るデューティ調整ブロックの回路図である。図６Ａ〜６Ｅのデューティ調整ブロックは、クロック分配バッファであって、クロック分配素子の一例である。
図６Ａ〜６Ｅのデューティ調整ブロックは、図２Ａ〜２Ｅの第１インバータに４個のＰチャネルＭＯＳトランジスタが付加されている。すなわち、５個のＰチャネルＭＯＳトランジスタと、５個のＮチャネルＭＯＳトランジスタとがカスケード接続されたデューティ調整ブロックである。
【００３９】
能動化したＮチャネルＭＯＳトランジスタのドレインと中間ノードＴＭとの間のＮチャネルＭＯＳトランジスタすなわち直列抵抗素子の個数を０個から４個まで変化させることができる。また、能動化したＰチャネルＭＯＳトランジスタのドレイン側から中間ノードＴＭまでのＰチャネルＭＯＳトランジスタすなわち直列抵抗素子の個数を０個から４個まで変化させることができる。従って、Ｎチャネル側は立ち上がり遅延を５段階で調整することができ、Ｐチャネル側は立ち下がり遅延を５段階で調整することができる。すなわち、５×５＝２５段階で遅延を調整することができる。従って、実施の形態１よりも、幅広くかつ細かくデューティ比を調整することができる。
【００４０】
図６Ａのデューティ調整ブロックでは、入力端子ＩＮがＮチャネルＭＯＳトランジスタＮ１のゲートと、ＰチャネルＭＯＳトランジスタＰ１のゲートとに接続され、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１が能動化する。直列抵抗素子として機能するＮチャネルＭＯＳトランジスタの数は０個、直列抵抗素子として機能したＰチャネルＭＯＳトランジスタの数は４個の構成である（以下このブロックをタイプＡ２と呼ぶ）。
【００４１】
図６Ｂのデューティ調整ブロックでは、入力端子ＩＮがＮチャネルＭＯＳトランジスタＮ２のゲートと、ＰチャネルＭＯＳトランジスタＰ２のゲートとに接続され、ＰチャネルＭＯＳトランジスタＰ２、ＮチャネルＭＯＳトランジスタＮ２が能動化する。直列抵抗素子として機能するＮチャネルＭＯＳトランジスタの数は１個、直列抵抗素子として機能したＰチャネルＭＯＳトランジスタの数は３個の構成である（以下このブロックをタイプＢ２と呼ぶ）。
【００４２】
図６Ｃのデューティ調整ブロックでは、入力端子ＩＮがＮチャネルＭＯＳトランジスタＮ３のゲートと、ＰチャネルＭＯＳトランジスタＰ３のゲートとに接続され、ＰチャネルＭＯＳトランジスタＰ３、ＮチャネルＭＯＳトランジスタＮ３が能動化する。直列抵抗素子として機能するＮチャネルＭＯＳトランジスタの数は２個、直列抵抗素子として機能したＰチャネルＭＯＳトランジスタの数は２個の構成である（以下このブロックをタイプＣ２と呼ぶ）。
【００４３】
図６Ｄのデューティ調整ブロックでは、入力端子ＩＮがＮチャネルＭＯＳトランジスタＮ４のゲートと、ＰチャネルＭＯＳトランジスタＰ４のゲートとに接続され、ＰチャネルＭＯＳトランジスタＰ４、ＮチャネルＭＯＳトランジスタＮ４が能動化する。直列抵抗素子として機能するＮチャネルＭＯＳトランジスタの数は３個、直列抵抗素子として機能するＰチャネルＭＯＳトランジスタの数は１個の構成である（以下このブロックをタイプＤ２と呼ぶ）。
【００４４】
図６Ｅのデューティ調整ブロックでは、入力端子ＩＮがＮチャネルＭＯＳトランジスタＮ５のゲートと、ＰチャネルＭＯＳトランジスタＰ５のゲートとに接続され、ＰチャネルＭＯＳトランジスタＰ５、ＮチャネルＭＯＳトランジスタＮ５が能動化する。直列抵抗素子として機能するＮチャネルＭＯＳトランジスタの数は４個、直列抵抗素子として機能するＰチャネルＭＯＳトランジスタの数は０個の構成である（以下このブロックをタイプＥ２と呼ぶ）。
【００４５】
図７は、図６Ａ〜６Ｅに示されたデューティ調整ブロックのタイミングチャートである。入力波形は周期Ｔで、パルス幅がＰｗで、デューティ比が（Ｐｗ／Ｔ×１００）パーセントの波形である。
【００４６】
タイプＡ２出力はタイプＡ２のブロックの入力端子ＩＮに入力波形を入力された時のタイプＡ２のブロックの出力端子ＯＵＴの波形である。立ち上がり遅延がｔｐｄＨＡ２となり、立ち下がり遅延がｔｐｄＬＡ２となる。
タイプＢ２出力はタイプＢ２のブロックの入力端子ＩＮに入力波形を入力された時のタイプＢ２のブロックの出力端子ＯＵＴの波形である。立ち上がり遅延がｔｐｄＨＢ２となり、立ち下がり遅延がｔｐｄＬＢ２となる。
タイプＣ２出力はタイプＣ２のブロックの入力端子ＩＮに入力波形を入力された時のタイプＣ２のブロックの出力端子ＯＵＴの波形である。立ち上がり遅延がｔｐｄＨＣ２となり、立ち下がり遅延がｔｐｄＬＣ２となる。
タイプＤ２出力はタイプＤ２のブロックの入力端子ＩＮに入力波形を入力された時のタイプＤ２のブロックの出力端子ＯＵＴの波形である。立ち上がり遅延がｔｐｄＨＤ２となり、立ち下がり遅延がｔｐｄＬＤ２となる。
タイプＥ２出力はタイプＥ２のブロックの入力端子ＩＮに入力波形を入力された時のタイプＥ２のブロックの出力端子ＯＵＴの波形である。立ち上がり遅延がｔｐｄＨＥ２となり、立ち下がり遅延がｔｐｄＬＥ２となる。
【００４７】
図７に示すように、立ち上がり遅延はｔｐｄＨＡ２＜ｔｐｄＨＢ２＜ｔｐｄＨＣ２＜ｔｐｄＨＤ２＜ｔｐｄＨＥ２の関係になる。一方、立ち下がり遅延はｔｐｄＬＡ２＞ｔｐｄＬＢ２＞ｔｐｄＬＣ２＞ｔｐｄＬＤ２＞ｔｐｄＬＥ２の関係になる。
【００４８】
入力波形のＨｉのパルス幅をＰｗの時に、
タイプＡ２出力のＨｉのパルス幅ＰｗＡ２は、
ＰｗＡ２＝Ｐｗ−ｔｐｄＨＡ２＋ｔｐｄＬＡ２と表すことができる。
タイプＢ２出力のＨｉのパルス幅ＰｗＢ２は、
ＰｗＢ２＝Ｐｗ−ｔｐｄＨＢ２＋ｔｐｄＬＢ２と表すことができる。
タイプＣ２出力のＨｉのパルス幅ＰｗＣ２は、
ＰｗＣ２＝Ｐｗ−ｔｐｄＨＣ２＋ｔｐｄＬＣ２と表すことができる。
タイプＤ２出力のＨｉのパルス幅ＰｗＤ２は、
ＰｗＤ２＝Ｐｗ−ｔｐｄＨＤ２＋ｔｐｄＬＤ２と表すことができる。
タイプＥ２出力のＨｉのパルス幅ＰｗＥ２は、
ＰｗＥ２＝Ｐｗ−ｔｐｄＨＥ２＋ｔｐｄＬＥ２と表すことができる。
ここで、ＰｗＡ２＞ＰｗＢ２＞ＰｗＣ２＞ＰｗＤ２＞ＰｗＥ２となる。
【００４９】
この５種類のデューティ調整ブロックの中でパルス幅がほぼ中間値を有するタイプＣ２のブロックを最初に配置するデューティ調整ブロックとして、図１のフローに従い設計を行う。
【００５０】
ここで、図６Ａ〜６Ｅの５種類のデューティ調整ブロックで説明したが、上述の通り、能動化したＮチャネルＭＯＳトランジスタのドレインと中間ノードＴＭとの間のＮチャネルＭＯＳトランジスタの個数と、能動化したＰチャネルＭＯＳトランジスタのドレイン側から中間ノードＴＭまでのＰチャネルＭＯＳトランジスタの個数をそれぞれ０個から４個まで変化させることができる。従って、５×５＝２５種類のデューティ調整ブロックを用意してもよい。
【００５１】
以上説明したとおり、本発明の実施の形態では、ｐ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタから能動化するトランジスタをそれぞれ１個選び、他のトランジスタはＭＯＳトランジスタの直列抵抗素子としてゲートをクランプする。ここで、能動化されたＰチャネルＭＯＳトランジスタのドレインに接続されるＰチャネルＭＯＳトランジスタからなる直列抵抗素子の数と、能動化されたＮチャネルＭＯＳトランジスタのドレインに接続されるＮチャネルＭＯＳトランジスタからなる直列抵抗素子の数との組み合わせを変えることで、立ち上がり遅延と立ち下がり遅延を変えることができる。具体的には、入力容量が同じであって、ｐ×ｎ通りのパルス幅を持つ半導体集積回路（デューティ調整ブロック）を、前段のブロックの遅延の影響を受けずに置換することができる。よって、簡易かつ精度良くデューティ比を調整することができる。
【００５２】
また、パルス幅を調整するための半導体集積回路（デューティ調整ブロック）がすべて同じサイズで構成されているため、デューティ調整ブロックの置換のみで対応できる。すなわち、デューティ調整のためのレイアウト修正が不要である。
【符号の説明】
【００５３】
Ｐ１〜Ｐ６  ＰチャネルＭＯＳトランジスタ
Ｎ１〜Ｎ６  ＮチャネルＭＯＳトランジスタ
ＩＮ  入力端子
ＯＵＴ  出力端子
ＴＭ  中間ノード
１、５  ブロック
２、４  配線
３、７  デューティ調整ブロック
６  端子
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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【図８】
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【図９】
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