(57)【要約】【課題】ＦＦＳモードの液晶表示装置において、保持容量を増加させることなく液晶に印加される電界強度を維持又は増加させ、液晶駆動電圧の低電圧化、及びこれにともなう信号線ドライバー回路の発熱防止、高フレームレート化を実現する。【解決手段】液晶の誘電率よりも誘電率の小さい絶縁層をコモン電極と複数のスリットが設けられている画素電極との間に設け、画素電極のスリット下の絶縁層の厚さを画素電極の透明導電層下の絶縁層の厚さよりも薄くなるように絶縁層をエッチングする。これにより、スリット下の絶縁層には凹部が形成され、液晶に印加される電界強度が増加し、より低電圧駆動が可能となる。また、絶縁層を一様に薄くするものではないため、保持容量の増加は少ない。【選択図】図３
2010230744.tif 000002
【特許請求の範囲】
【請求項１】
対向する基板間に液晶を挟持し一方の該基板上に画素部がマトリックス状に複数形成されてなる液晶表示装置であって、
スリットを複数備え透明導電層からなる画素電極と、
該画素電極と平面視で重なり合うように形成されてなり該画素電極との間に生じるフリンジ電界によって該液晶の配向を制御するコモン電極と、
該コモン電極の上に形成され該スリットの下の厚さが該画素電極の該透明導電層の下の厚さよりも薄く該液晶の誘電率よりも小さい誘電率を備える絶縁層と、
該画素電極に接続された薄膜トランジスタと
を該画素部に備えることを特徴とする液晶表示装置。
【請求項２】
前記液晶の誘電率異方性が正であって、該液晶の誘電率が該液晶の液晶分子の長軸方向の誘電率であることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記液晶表示装置はノーマルブラックモードの液晶表示装置であることを特徴とする請求項１又は請求項２記載の液晶表示装置。
【請求項４】
前記絶縁層の前記スリットの下の厚さが前記透明導電層の下の厚さよりも薄くなるような凹部が該絶縁層に形成されてなることを特徴とする請求項１ないし請求項３のいずれかに記載の液晶表示装置。
【請求項５】
前記画素電極の平面形状が、櫛歯状、階段状、梯子状又はマルチドメイン構造をなすことを特徴とする請求項１ないし請求項４のいずれかに記載の液晶表示装置。
【請求項６】
前記絶縁層は前記薄膜トランジスタのゲート絶縁膜と該ゲート絶縁膜及び該薄膜トランジスタの上に形成されたパッシベーション層とを含む積層構造を備え、前記コモン電極は該ゲート絶縁膜の下に形成されていることを特徴とする請求項１ないし請求項５のいずれかに記載の液晶表示装置。
【請求項７】
前記絶縁層は前記薄膜トランジスタの上に形成されたパッシベーション層を含み、前記コモン電極は該パッシベーション層の下であって該薄膜トランジスタのゲート絶縁膜の上に形成されていることを特徴とする請求項１ないし請求項５のいずれかに記載の液晶表示装置。
【請求項８】
前記薄膜トランジスタの半導体層はＩｎ、Ｇａ及びＺｎを含む透明酸化物半導体からなり、前記コモン電極が紫外線の照射により高導電率化されたＩｎ、Ｇａ及びＺｎを含む透明酸化物からなることを特徴とする請求項７記載の液晶表示装置。
【請求項９】
対向する基板間に液晶を挟持する液晶表示装置の製造方法であって、
画素電極との間に生じるフリンジ電界によって該液晶の配向を制御するコモン電極を一方の該基板上に形成する第１工程と、
該液晶の誘電率よりも小さい誘電率を備える絶縁層を該コモン電極の上に形成する第２工程と、
スリットを複数備え透明導電層からなる画素電極を該コモン電極と平面視で重なり合うように該絶縁層の上に形成する第３工程と、
該絶縁層の該スリットの下の厚さが該透明導電層の下の厚さよりも薄くなるように該絶縁層にエッチングを施す第４工程と
を含むことを特徴とする液晶表示装置の製造方法。
【請求項１０】
対向する基板間に液晶を挟持する液晶表示装置の製造方法であって、
第１金属層からなる薄膜トランジスタのゲート電極を一方の該基板上に形成する第１工程と、
該ゲート電極の上に第１絶縁層を形成する第２工程と、
画素電極との間に生じるフリンジ電界によって該液晶の配向を制御するコモン電極を該第１絶縁層の上に形成する第３工程と、
該第１絶縁層の上にアモルファスシリコン半導体からなる該薄膜トランジスタの半導体層及び低抵抗半導体層を順に形成する第４工程と、
該低抵抗半導体層の上に第２金属層からなるソース電極及びドレイン電極を形成する第５工程と、
該第２金属層、該低抵抗半導体層及び該コモン電極の上に該液晶の誘電率よりも小さい誘電率を備える第２絶縁層を形成する第６工程と、
該ソース電極と導通しスリットを複数備え透明導電層からなる該画素電極を該コモン電極と平面視で重なり合うように該第２絶縁層の上に形成する第７工程と、
該第２絶縁層の該スリットの下の厚さが該透明導電層の下の厚さよりも薄くなるように該第２絶縁層にエッチングを施す第８工程と
を含むことを特徴とする液晶表示装置の製造方法。
【請求項１１】
対向する基板間に液晶を挟持する液晶表示装置の製造方法であって、
第１金属層からなる薄膜トランジスタのゲート電極を一方の該基板上に形成する第１工程と、
該ゲート電極の上に第１絶縁層を形成する第２工程と、
画素電極との間に生じるフリンジ電界によって該液晶の配向を制御するコモン電極と該薄膜トランジスタの半導体層とをＩｎ、Ｇａ及びＺｎを含む透明酸化物半導体を材料として該第１絶縁層の上に形成する第３工程と、
該半導体層のソース領域、ドレイン領域及びコモン電極に紫外線を照射することにより高導電率化する第４工程と、
該ソース領域及び該ドレイン領域の上に第２金属層からなるソース電極及びドレイン電極をそれぞれ形成する第５工程と、
該第２金属層、該半導体層及び該コモン電極の上に該液晶の誘電率よりも小さい誘電率を備える第２絶縁層を形成する第６工程と、
該ソース電極と導通しスリットを複数備え透明導電層からなる該画素電極を該コモン電極と平面視で重なり合うように該第２絶縁層の上に形成する第７工程と、
該第２絶縁層の該スリットの下の厚さが該透明導電層の下の厚さよりも薄くなるように該第２絶縁層にエッチングを施す第８工程と
を含むことを特徴とする液晶表示装置の製造方法。
【請求項１２】
前記エッチングは、前記スリットを備える前記画素電極をマスクとして行うこと特徴とする請求項９ないし請求項１１のいずれかに記載の液晶表示装置の製造方法。
【請求項１３】
前記エッチングは、６フッ化イオウ、塩素、又はテトラフルオロカーボンのいずれかを含むガスを用いたドライエッチングによってなされること特徴とする請求項９ないし請求項１２のいずれかに記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置及びその製造方法に関し、特に、ＦＦＳ（Fringe Field Switching）モードで動作するアクティブマトリックス型の液晶表示装置の画素部の構造に関する。
【背景技術】
【０００２】
近年、表示装置の一つとしてアクティブマトリックス型の液晶表示装置が広く利用されている。そして、液晶の動作モードについても、いわゆるＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モードのように２枚の基板によって挟持された液晶層に対して垂直方向（縦方向）に発生させたいわゆる縦電界によって液晶分子の配向を制御する方式だけでなく、ＩＰＳ（In-Plane  Switching）モードのように、液晶層に対して平行な方向（横方向）に発生させたいわゆる横電界によって液晶分子の配向を制御する方式が実用化されるようになってきた。さらに、最近では、ＦＦＳモードの液晶表示装置が提案されている。ＦＦＳモードは、一般にＩＰＳモードよりもより低電圧で駆動することができ、同一基板上の異なる層に形成した画素電極とコモン電極との間に発生させたフリンジ電界（斜め電界とも呼ばれる）によって液晶分子の配向を制御する方式である。そして、このＦＦＳモードは、視野角、透過率に特に優れるため、テレビ受像機等の大型液晶表示装置に十分利用できることが知られている（特許文献１等）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２３５７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＦＦＳモードで動作する液晶表示装置においては、液晶の駆動電圧、即ち画素電極とコモン電極との間に印加すべき電圧がＩＰＳモードほどではないが、ＴＮモードに比べて高い。そのため消費電力も多くなり、その結果、高いフレームレート（フレーム周波数）で駆動する場合には液晶を駆動するドライバー回路等の駆動装置、特に、画像信号を供給する信号線ドライバー回路の発熱の問題が生じる。フレームレートは、ある画素に書込みを行った後再度書込みがなされるまでに時間の逆数であり、従来は６０Ｈｚが一般的であるが、より高いフレームレートで駆動することにより、表示画面のちらつきを防止するとともに動画表示性能を改善して液晶表示装置の表示品質をより向上させることが期待されている。
【０００５】
液晶の駆動電圧を低下させる手段としては、画素電極とコモン電極の間のパッシベーション層等の絶縁層の厚さを一様に薄くすることが考えられる。しかし、画素電極とコモン電極との間の絶縁層を単純に一様に薄くしても画素電極とコモン電極との間に形成される保持容量（蓄積容量）Ｃｓが著しく増大してしまうため、このような手段は画像信号の画素電極への書込時間を確保して画像信号の電圧に応じた電荷を十分に画素電極に充電するという観点からは不利であり、高フレームレートのもとではいわゆる選択期間が短くなりとりわけ困難が生じる。従って、高フレームレートでの書込み動作を確実にするためには、保持容量の著しい増加が生じるような手段は好ましくない。
【０００６】
また、低消費電力化のために液晶の印加電圧を単純に低下させても、液晶が所定の速度で駆動され表示素子として十分な光変調機能を果たすためには、液晶には一定の強さの電界が印加される必要がある。従って、単に印加電圧を低下させるだけではなく、液晶に印加される電界強度を維持又は増加させるような手段が必要とされる。
【０００７】
信号線ドライバー回路等の駆動装置の発熱を防止し、書込み速度を向上するという両者を実現する技術としては、薄膜トランジスタ及び画素を千鳥配置するとともに列毎反転駆動をするという手段も考えられる（特開２００７−４７６６４）。しかし、この方法は、ゲート電極を構成する層と信号線を構成する層との合わせズレにより、ゲート・ソース間容量Ｃｇｓのばらつきが千鳥状に発生し画質上問題となる場合があり、ソース電極等のパターン形状にもよるが、特にθ方向に合わせズレが生じたときに問題となりやすい。
【０００８】
本発明は、以上の点に鑑みてなされたものであり、液晶に印加される電界強度を維持又は増加させつつ、液晶の駆動電圧を低下させることができる液晶表示装置を提供することを目的とする。また、本発明は、駆動電圧の低下により、信号線ドライバー回路等の駆動装置の発熱を低減し、より低消費電力の液晶表示装置を提供することを目的とする。さらに、保持容量の増加を抑えることにより、フレームレートを高速化しても書込み動作を確実に行うことができる、より表示品質の高い液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明にかかる液晶表示装置は、対向する基板間に液晶を挟持し一方の該基板上に画素部がマトリックス状に複数形成されてなる液晶表示装置であって、スリットを複数備え透明導電層からなる画素電極と、該画素電極と平面視で重なり合うように形成されてなり該画素電極との間に生じるフリンジ電界によって該液晶の配向を制御するコモン電極と、該コモン電極の上に形成され該スリットの下の厚さが該画素電極の該透明導電層の下の厚さよりも薄く該液晶の誘電率よりも小さい誘電率を備える絶縁層と、該画素電極に接続された薄膜トランジスタとを該画素部に備えることを特徴とする。
【００１０】
本発明は、かかる構成をとることにより、コモン電極の上に絶縁層が形成されており、その上にスリットを備え透明導電層からなる画素電極がコモン電極と平面視で重なり合うように形成される。そして、層を異にする画素電極とコモン電極との間に生じるフリンジ電界によって液晶の配向が制御されるＦＦＳモードの液晶表示装置が構成される。そして、スリットの下の絶縁層の厚さが画素電極の透明導電層の下の絶縁層の厚さよりも薄くなるように形成されているため、スリット下にも液晶が入り込み、スリット下の絶縁層の表面は液晶と絶縁層との界面となり、また、画素電極から液晶層及び絶縁層を経由してコモン電極に至るまでの電極間においては、絶縁層の厚さを薄くした分（寸法ｄ２）だけ液晶層の厚さが厚くなる。そして、絶縁層の誘電率よりも誘電率が高い液晶を用いているため、このような構造においては、画素電極とコモン電極との間に印加される電圧Ｖが同じ場合に、画素電極と液晶と絶縁層界面との間に印加される電界強度、即ち液晶層に印加される電界強度は、スリット下の絶縁層を薄くしない（ｄ２＝０）構造のものと比べて増加する。
【００１１】
言い換えれば、液晶層を同じ電界強度で配向制御を行うのであれば、液晶の駆動電圧Ｖ、即ち画素電極とコモン電極との間に印加される電圧Ｖを低下させても液晶分子の配向を十分に制御することができ、液晶の駆動電圧は低くてもよいことになり、その結果、液晶の駆動電圧の低電圧化及び低消費電力化を実現することができる。また、スリット下の絶縁層を薄くしても、保持容量Ｃｓは画素電極の透明導電層とコモン電極と間に液晶層を経由することなく直接に形成される容量Ｃｉ２によってそのほとんどが構成されており、しかも透明導電層下の絶縁層の厚さを変更するものではないから容量Ｃｉ２が増加しない。そのため、スリット下の絶縁層を薄くすることによる保持容量Ｃｓの増加は少ない。従って、本発明によれば、液晶に印加される電界強度を維持又は増加させつつ、液晶の駆動電圧を低下させることができる液晶表示装置を提供することができる。また、駆動電圧の低下により、信号線ドライバー回路等の駆動装置の発熱を低減し、より低消費電力の液晶表示装置を提供することができる。さらに、保持容量の増加を抑えることができるため、書込み動作を確実に行うことができフレームレートの高速化が可能となり、より表示品質が向上した液晶表示装置を提供することができる。
【００１２】
本発明にかかる液晶表示装置は、前記液晶の誘電率異方性が正であって、該液晶の誘電率が該液晶の液晶分子の長軸方向の誘電率であることを特徴とする。本発明は、かかる構成をとることにより、誘電率異方性が正であるような液晶においては、液晶分子は駆動電圧印加時に液晶分子の長軸方向が液晶層内に生じた電界及び電気力線と平行となるように配列させられる。そのため、液晶に電圧を印加した状態における液晶の誘電率は液晶分子の長軸方向の誘電率ε≠が支配的になる。従って、液晶分子の長軸方向の誘電率ε≠が絶縁層の誘電率よりも大きい液晶材料を用いることにより、より低い駆動電圧であっても液晶に印加される電界強度を維持又は増加し、液晶を十分に駆動することができる。
【００１３】
本発明にかかる液晶表示装置は、前記液晶表示装置はノーマルブラックモードの液晶表示装置であることを特徴とする。ＦＦＳモードの液晶表示装置の場合には、液晶に電界が印加されていないとき（ノーマル時）に黒表示（暗表示）となり、電界が印加されているときに白表示（明表示）となるノーマルブラックモードで動作するような構造のものが一般的に使用される。本発明は、かかる構成をとることにより、液晶の駆動電圧を低電圧化しても液晶の電界強度は低下しないため、ノーマルブラックモードの液晶表装置であっても十分な白表示を行うことができ、表示品質を向上させることができる。
【００１４】
また、ノーマルブラックモードで動作するＦＦＳモードの液晶表示装置において、誘電率異方性Δε＝ε≠−ε⊥が正であるような液晶（ポジ型液晶）を用いることにより、電界印加時に液晶分子の長軸が電界方向、即ち電気力線と平行になるように配列する。従って、ノーマルブラックモードで動作するＦＦＳモードの液晶表示装置において液晶にフリンジ電界が印加され白表示をしている状態においては、その液晶の誘電率、特に、液晶分子の長軸に平行な方向の誘電率ε≠が液晶分子の長軸に直角な方向の誘電率ε⊥よりも大きければ、液晶分子はその長軸方向をフリンジ電界と平行になるように配列させられる。換言すれば、信号線ドライバー回路は、このような白表示に必要とされる強さの電界を生じさせる必要があるため、本発明によれば、駆動電圧を低下させても液晶の電界強度は低下することはなく十分な白表示を行うことができ、しかも信号線ドライバー回路の発熱を抑制することができる。
【００１５】
本発明にかかる液晶表示装置は、前記絶縁層の前記スリットの下の厚さが前記透明導電層の下の厚さよりも薄くなるような凹部が該絶縁層に形成されてなることを特徴とする。
【００１６】
本発明は、かかる構成をとることにより、スリット下の絶縁層に凹部が形成されることになり、凹部の底部にまで液晶が入り込む。従って、上記効果を奏するとともに、凹部の深さや数、形状、寸法等を制御することにより液晶に印加される電界強度や低電圧化の程度を制御することができる。
【００１７】
本発明にかかる液晶表示装置は、前記画素電極の平面形状が、櫛歯状、階段状、梯子状又はマルチドメイン構造をなすことを特徴とする。本発明は、かかる構成をとることにより、前記効果を奏するだけでなく、フリンジ電界を効率的に発生させ液晶分子をむらなく配向させることができる。また、マルチドメイン構造の電極形状をもつことによって、一つの画素部内での色変化を抑えることができる。
【００１８】
本発明にかかる液晶表示装置は、前記絶縁層は前記薄膜トランジスタのゲート絶縁膜と該ゲート絶縁膜及び該薄膜トランジスタの上に形成されたパッシベーション層とを含む積層構造を備え、前記コモン電極は該ゲート絶縁膜の下に形成されていることを特徴とする。本発明は、かかる構成をとることにより、コモン電極と画素電極の透明導電層との間の絶縁層の厚さを確保することができ両電極間の距離が短くなることはない。従って、コモン電極と画素電極の透明導電層との間の絶縁層の厚さを一様に薄くする必要がなく、保持容量の増加を抑えつつ液晶に印加される電界強度を維持又は増加させ、駆動電圧の低電圧化等の上記効果を奏することができる。
【００１９】
本発明にかかる液晶表示装置は、前記絶縁層は前記薄膜トランジスタの上に形成されたパッシベーション層を含み、前記コモン電極は該パッシベーション層の下であって該薄膜トランジスタのゲート絶縁膜の上に形成されていることを特徴とする。本発明は、かかる構成をとることにより、コモン電極と画素電極の透明導電層との間の絶縁層の厚さは一様にゲート絶縁膜の厚さ分だけ薄くなるため、それだけでその分だけ保持容量も液晶に印加される電界強度も相対的に増加する。しかし、駆動電圧の低減が望まれる場合には、このような構成によっても画素電極の透明導電層下の絶縁層の厚さよりもスリット下の絶縁層の厚さを薄くすることにより、さらに液晶に印加される電界強度を維持又は増加させて駆動電圧の低電圧化及び低消費電力化を行うことができる。また、パッシベーション層の誘電率が液晶の誘電率よりも小さければ足り、ゲート絶縁膜の誘電率にかかわらないため、絶縁材料や液晶材料の選択の幅を広げることができる。
【００２０】
本発明にかかる液晶表示装置は、前記薄膜トランジスタの半導体層はＩｎ、Ｇａ及びＺｎを含む透明酸化物半導体からなり、前記コモン電極が紫外線の照射により高導電率化されたＩｎ、Ｇａ及びＺｎを含む透明酸化物からなることを特徴とする。本発明は、かかる構成をとることにより、透明であるだけでなく移動度も比較的高い透明酸化物半導体を用いて薄膜トランジスタ及びコモン電極を形成することができる。特に、Ｉｎ、Ｇａ及びＺｎを含む透明酸化物（以下、「ＩＧＺＯ」という）からなる半導体の場合には、成膜時に酸素分圧等の条件を調整することにより導電率を高めることができ、また、成膜後においてもＩＧＺＯに紫外線照射等を行うことにより導電材料並みに導電率を高めることが可能であり、移動度も向上するため、薄膜トランジスタの駆動能力を向上させることができ、また、薄膜トランジスタの半導体層とコモン電極とを同一材料及び同一工程で形成できる。従って、コモン電極の形成のみを目的とした製造工程は不要となり、製造工程の合理化に寄与する。
【００２１】
本発明にかかる液晶表示装置の製造方法は、対向する基板間に液晶を挟持する液晶表示装置の製造方法であって、画素電極との間に生じるフリンジ電界によって該液晶の配向を制御するコモン電極を一方の該基板上に形成する第１工程と、該液晶の誘電率よりも小さい誘電率を備える絶縁層を該コモン電極の上に形成する第２工程と、スリットを複数備え透明導電層からなる画素電極を該コモン電極と平面視で重なり合うように該絶縁層の上に形成する第３工程と、該絶縁層の該スリットの下の厚さが該透明導電層の下の厚さよりも薄くなるように該絶縁層にエッチングを施す第４工程とを含むことを特徴とする。
【００２２】
本発明は、かかる構成をとることにより、スリット下の絶縁層にはエッチングにより凹部が形成される。そして、上記作用効果を奏する液晶表示装置を製造することができる。
【００２３】
本発明にかかる液晶表示装置の製造方法は、対向する基板間に液晶を挟持する液晶表示装置の製造方法であって、第１金属層からなる薄膜トランジスタのゲート電極を一方の該基板上に形成する第１工程と、該ゲート電極の上に第１絶縁層を形成する第２工程と、画素電極との間に生じるフリンジ電界によって該液晶の配向を制御するコモン電極を該第１絶縁層の上に形成する第３工程と、該第１絶縁層の上にアモルファスシリコン半導体からなる該薄膜トランジスタの半導体層及び低抵抗半導体層を順に形成する第４工程と、該低抵抗半導体層の上に第２金属層からなるソース電極及びドレイン電極を形成する第５工程と、該第２金属層、該低抵抗半導体層及び該コモン電極の上に該液晶の誘電率よりも小さい誘電率を備える第２絶縁層を形成する第６工程と、該ソース電極と導通しスリットを複数備え透明導電層からなる該画素電極を該コモン電極と平面視で重なり合うように該第２絶縁層の上に形成する第７工程と、該第２絶縁層の該スリットの下の厚さが該透明導電層の下の厚さよりも薄くなるように該第２絶縁層にエッチングを施す第８工程とを含むことを特徴とする。
【００２４】
本発明は、かかる構成をとることにより、アモルファスシリコン半導体を半導体層とする薄膜トランジスタをスイッチング素子とし、第１絶縁層であるゲート絶縁膜と第２絶縁層であるパッシベーション層との間にコモン電極を形成した液晶表示装置を製造することができる。そして、エッチングによりスリットの下の第２絶縁層に凹部が形成される。第２絶縁層の誘電率が液晶の誘電率よりも小さければ足り、第１絶縁層の誘電率にかかわらない。
【００２５】
本発明にかかる液晶表示装置の製造方法は、対向する基板間に液晶を挟持する液晶表示装置の製造方法であって、第１金属層からなる薄膜トランジスタのゲート電極を一方の該基板上に形成する第１工程と、該ゲート電極の上に第１絶縁層を形成する第２工程と、画素電極との間に生じるフリンジ電界によって該液晶の配向を制御するコモン電極と該薄膜トランジスタの半導体層とをＩｎ、Ｇａ及びＺｎを含む透明酸化物半導体を材料として該第１絶縁層の上に形成する第３工程と、該半導体層のソース領域、ドレイン領域及びコモン電極に紫外線を照射することにより高導電率化する第４工程と、該ソース領域及び該ドレイン領域の上に第２金属層からなるソース電極及びドレイン電極をそれぞれ形成する第５工程と、該第２金属層、該半導体層及び該コモン電極の上に該液晶の誘電率よりも小さい誘電率を備える第２絶縁層を形成する第６工程と、該ソース電極と導通しスリットを複数備え透明導電層からなる該画素電極を該コモン電極と平面視で重なり合うように該第２絶縁層の上に形成する第７工程と、該第２絶縁層の該スリットの下の厚さが該透明導電層の下の厚さよりも薄くなるように該第２絶縁層にエッチングを施す第８工程とを含むことを特徴とする。
【００２６】
本発明は、かかる構成をとることにより、第１絶縁層であるゲート絶縁膜と第２絶縁層であるパッシベーション層との間にコモン電極を形成するとともに、コモン電極と薄膜トランジスタの半導体層の両方を透明で移動度も比較的高い透明酸化物半導体で形成した液晶表示装置を製造することができる。特に、透明酸化物半導体にＩＧＺＯを用いた場合には、成膜時に酸素分圧等の条件を調整することにより導電率を高めることができ、また、成膜後においてもＩＧＺＯに紫外線照射等を行うことにより導電材料並みに導電率を高めることが可能であり、移動度も向上するため、薄膜トランジスタの駆動能力を向上させることができ、また、薄膜トランジスタの半導体層とコモン電極とを同一材料及び同一工程で形成できる。また、コモン電極に紫外線を照射する工程を備えるため、コモン電極の導電率は導電材料に近い値にまで向上し、電極として十分使用可能となる。従って、コモン電極の形成のみを目的とした製造工程は不要となり、製造工程の合理化に寄与する。そして、エッチングによりスリットの下の絶縁層を薄くすることができ、これにより第２絶縁層に凹部が形成される。従って、透明酸化物半導体を用いた液晶表示装置においても駆動電圧の低下等の効果を奏する。また、第２絶縁層の誘電率が液晶の誘電率よりも小さければ足り、第１絶縁層の誘電率にかかわらない。
【００２７】
本発明にかかる液晶表示装置の製造方法は、前記エッチングは、前記スリットを備える前記画素電極をマスクとして行うこと特徴とする。本発明は、かかる構成をとることにより、スリットを備える画素電極を形成した後にエッチングによりスリット下の絶縁層を薄くして凹部を形成することができる。そして、画素電極自体を、即ち透明導電層からなる電極部をマスクとしてこのようなエッチングを行うため、凹部はスリットに対して自己整合的に形成される。従って、スリットと凹部とが平面的にずれて形成されてしまうというような不都合が生じない。また、凹部形成用のマスクも不要である。
【００２８】
本発明にかかる液晶表示装置の製造方法は、前記エッチングは、６フッ化イオウ、塩素、又はテトラフルオロカーボンのいずれかを含むガスを用いたドライエッチングによってなされること特徴とする。本発明は、かかる構成をとることにより、ウェットエッチングのように画素電極もエッチングしてしまうという不都合がないため、スリット下の絶縁層のエッチング条件が緩和され精度良くエッチングすることができる。
【発明の効果】
【００２９】
本発明は、かかる構成をとることにより、液晶に印加される電界強度を維持又は増加させつつ、液晶の駆動電圧を低下させることができる液晶表示装置を提供することができる。また、本発明は、駆動電圧の低下により、信号線ドライバー回路等の駆動装置の発熱を低減し、より低消費電力の液晶表示装置を提供することができる。さらに、保持容量の増加を抑えることにより、フレームレートを高速化しても書込み動作を確実に行うことができ、より表示品質の高い液晶表示装置を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】一実施の形態である液晶表示装置の模式的な構成図である。
【図２】本発明の実施の形態である画素部の概略の構成図である。
【図３】本発明の実施の形態である画素部の概略の断面構成図である。
【図４】本発明の画素電極のスリット近傍の断面構造と作用を説明するための図である。
【図５】本発明の実施の形態である画素部の概略の構成図である。
【図６】本発明の実施の形態である画素部の概略の構成図である。
【発明を実施するための形態】
【００３１】
以下、図面を参照しながら本発明の実施の形態を説明する。なお、本発明においては、薄膜トランジスタの半導体層の画素電極に接続される側をソースと呼び、信号線が接続される側をドレインと呼ぶことにするが、前者をドレインと呼び、後者をソースと呼ぶ場合であっても本発明と同様の作用、効果を奏する。
【００３２】
［全体構成］
本実施の形態にかかるアクティブマトリックス型の液晶表示装置は、セル・アレイ基板と対向基板との間に液晶を挟持した液晶パネルを含んで構成される。図１は、本発明にかかるアクティブマトリックス型の液晶表示装置の液晶パネル部の模式的な構成図である。図１（ａ）は、セル・アレイ基板１０１の模式的な平面図であり、図１（ｂ）は、画素部１０及びその周辺の各部材の機能を説明するための等価回路図である。セル・アレイ基板１０１には、Ｘ（行）方向に延び走査線外部端子７４と画素部１０内の薄膜トランジスタのゲート電極とに接続された複数本の走査線７２が形成されている。走査線７２を介して、薄膜トランジスタを選択的にスイッチングするための信号である走査信号が薄膜トランジスタに供給される。なお、複数本の走査線７２に対応する複数の走査線外部端子７４がセル・アレイ基板１０１の端部近くにＹ方向に沿って設けられている。走査線外部端子７４は、図示しないＡＣＦ（異方性導電体）等を介して走査線ドライバー回路等の走査線駆動装置７０の図示しない所定の端子に接続される。
【００３３】
また、セル・アレイ基板１０１には、Ｙ（列）方向に延び信号線外部端子８４と画素部１０内の薄膜トランジスタのドレイン電極とに接続された複数本の信号線８２が形成されている。信号線８２を介して、走査信号によって選択された薄膜トランジスタに画像信号が供給される。なお、複数本の信号線８２に対応する複数の信号線外部端子８４がセル・アレイ基板１０１の端部近くにＸ方向に沿って設けられている。信号線外部端子８４は、図示しないＡＣＦ等を介して信号線ドライバー回路等の信号線駆動装置８０の図示しない所定の端子に接続される。なお、上記走査線駆動装置７０や信号線駆動装置８０は、セル・アレイ基板１０１上に配設されていてもよい。そして、走査線７２と信号線８２の各交差に対応して、走査線７２と信号線８２とによって区画された領域に画素部１０がマトリックス状に配列されている。なお、参照番号１０ｂ、１０ｃ及び１０ｄは、画素部１０ａ（注目画素部ともいう）に隣接する隣接画素部を示している。また、図１（ａ）ではコモン配線の図示を省略している。
【００３４】
［画素部］
次に、図１（ｂ）、図２及び図３を参照しながら、スイッチング素子としてボトムゲート型薄膜トランジスタを用いたＦＦＳモードの画素部及びその周辺部の構成を説明する。図２は、本実施の形態にかかる画素部１０及びその周辺を含む概略の平面図であり、図３は、図２のＡ−Ａ’線における矢視方向の概略の断面構成図である。なお、本明細書において説明に用いる各図面では、説明の便宜上、縮尺又は縦横比等を適宜変更している。また、図２においては、わかりやすく描くためにゲート絶縁膜１３、低抵抗半導体層２４ｓ、２４ｄ、及びパッシベーション層１９を取り除いて記載し、また、見る層を適宜変更しており、後述の図５においても同様である。また、図３の断面図では、画素電極３２に備えられたスリット３２ａ、電極部３２ｂ及びパッシベーション層１９に形成された凹部１９ａの図示を適宜省略しており、後述の図６においても同様である。
【００３５】
図１（ｂ）、図２及び図３に示す一つの画素部１０は、薄膜トランジスタ２０、画素電極３２及びコモン電極３４を含んで構成される。薄膜トランジスタ２０は、走査線７２と信号線８２との交差部の近傍に設けられる。薄膜トランジスタ２０は、基板１１上に形成された走査線７２上の一部の領域であるゲート電極１２と、ゲート電極１２の上に第１絶縁層であるゲート絶縁膜１３を介して形成された半導体からなる半導体層１４ａと、半導体層１４ａの上に形成された低抵抗半導体層２４ｓ及び２４ｄと、低抵抗半導体層２４ｓ及び２４ｄの上の層にそれぞれ形成されたソース電極２５及びドレイン電極２６とを含んで構成される。
【００３６】
走査線７２のうちの薄膜トランジスタの半導体層１４ａと平面視で重なり合う領域がおおむね、薄膜トランジスタ２０のゲート電極１２として機能し、これにより、ゲート電極１２は走査線７２と導通していることになる。また、ドレイン電極２６は、信号線８２から枝状に分岐して低抵抗半導体層２４ｄを介して半導体層１４ａの一部であるドレイン領域１６と導通している。ソース電極２５は、低抵抗半導体層２４ｓを介して半導体層１４ａの一部であるソース領域１５と導通するとともに、コンタクトホール２３を介して透明導電層から形成された透明な画素電極３２と導通している。薄膜トランジスタ２０のチャネル領域１７は、ソース領域１５とドレイン領域１６との間に挟まれるように形成されている。なお、図２に示すように、走査線７２ａ、信号線８２ａ、コモン配線３５は画素部１０ａにかかる配線であり、隣接画素部１０ｃにかかる走査線である隣接走査線７２ｃは、走査線７２ａの延びる方向に沿って形成されている。隣接画素部１０ｂにかかる信号線である隣接信号線８２ｂは、信号線８２ａの延びる方向に沿って形成されている。
【００３７】
次に、画素電極３２について説明する。画素電極３２は、ゲート電極１２、ドレイン電極２６、走査線７２及び信号線８２と平面視で重なり合わないような形状と大きさを備え、画素部１０の内側におさまるように平板状に成形されている。画素電極３２には開口であるスリット３２ａが複数備えられており、そのため、画素電極３２は梯子状の外形形状をなすように成形されており、画素電極３２は透明導電層からなるこのような梯子状の電極部３２ｂを含んで構成される。
【００３８】
本実施の形態における画素電極３２は、マルチドメイン構造となっている。画素電極３２には、ほぼ走査線の延びる方向に沿った方向を長辺とする細長い平行四辺形形状の開口である複数のスリット３２ａが、信号線の延びる方向に沿った方向に所定の間隔をもって設けられている。画素電極３２は、平行に形成された複数の細長い平行四辺形のスリット３２ａが、上半分と下半分で左側では接近し、右側では離れるように対向させて配置することで、おおむね梯子状をなしている。そして、画素電極３２は、「＜」記号に似た形状をもつ幅の細い複数の板を走査線の延びる方向に沿った方向に所定の間隔をもって並べ、これらの板の端部が矩形の枠に連絡したような形状をなしている。
【００３９】
本実施の形態においては、画素電極３２に設けられているスリット３２ａは、画素電極３２のうちの走査線７２ａと近接する側にあるほぼ半分の領域（図２上において画素電極３２の下半分の領域）においては、スリット３２ａの信号線８２ｂ側の端部と走査線７２ａとの距離が信号線８２ａ側の端部と走査線７２ａとの距離よりも短い位置に設けられている。これにより、スリット３２ａは走査線の延びる方向に対して同図上において右下に傾いて形成されている。一方、画素電極３２のうちの隣接する画素部１０ｃにかかる走査線７２ｃと近接する側にあるほぼ半分の領域（同図上において画素電極３２の上半分の領域）では、スリット３２ａの信号線８２ｂ側の端部と走査線７２ａとの距離が信号線８２ａ側の端部と走査線７２ａとの距離よりも長い位置に設けている。これにより、スリット３２ａは走査線の延びる方向に対して同図上において右上に傾いて形成されている。なお、スリット３２ａの傾きの方向は、このような方向に限定されるものではなく、下半分の領域では右上に傾き上半分の領域では右下に傾いているような、即ち同図上において左右を逆にしたようなものでもよい。スリット３２ａの傾きの方向がこのような場合であっても同様の効果を奏する。なお、スリット３２ａの短辺は、すべて信号線８２の延びる方向に沿った方向に形成されている。
【００４０】
また、スリット３２ａの傾きを異にする上記２つの領域の境界近くにおいては、スリット３２ａは、上記上半分及び下半分のそれぞれの領域から境界近くにまで形成されている。そして、上半分の領域から延びたスリット３２ａの先端と下半分の領域から延びたスリット３２ａの先端とは、互い違いに境界近くにまで延びている。境界近くのスリットの先端位置をこのような位置に設けることにより、境界付近においてフリンジ電界が形成されない領域を少なくすることができ、表示品質が向上する。
【００４１】
画素電極の平面形状は、これに限られず、櫛歯状、階段状又は梯子状でもよい。このような形状をとることにより、フリンジ電界を効率的に発生させ液晶分子をむらなく配向させることができるが、このようなマルチドメイン構造の電極形状をもつことによって、一つの画素部内での色変化を抑えることができる。なお、櫛歯状の画素電極の場合には、スリットは閉じた開口ではなく、一端が開いた開口となる。
【００４２】
次に、コモン電極３４について説明する。コモン電極３４は、各画素部にパターニング形成された透明電極であり、ＦＦＳモード液晶表示装置では画素電極３２が形成される基板１１と同一の基板に形成される。コモン電極３４は、ゲート電極１２、ドレイン電極２６、走査線７２及び信号線８２と平面視で重なり合わないような形状と大きさを備え、画素部１０の内側におさまるように平板状にゲート絶縁膜１３の下に成形されている。コモン電極３４の少なくとも一部と画素電極３２の少なくとも一部は、平面視で重なり合う（オーバーラップする）ように形成されている。
【００４３】
次に、パッシベーション層１９について説明する。コモン電極３４と画素電極３２との間には、ゲート絶縁膜１３及びこれに積層されたパッシベーション層１９とが挟まれている。そして、本実施の形態においては、このようにしてパッシベーション層１９とゲート絶縁膜１３とが積層された一の絶縁層が構成される。
【００４４】
パッシベーション層１９の厚さは、画素電極３２のスリット３２ａが開口されている領域（スリット下の領域）とスリット３２ａが開口されていない領域（画素電極の透明導電層下の領域）とでは異なる。即ち、スリット３２ａ下のパッシベーション層１９の厚さが、画素電極３２の透明導電層下のパッシベーション層１９の厚さよりも薄くなるような構造となっている。このような構造は、例えば、パッシベーション層１９の画素電極側の面に、スリット３２ａの平面的形状及び寸法とほぼ同様な形状及び寸法をもつ凹部１９ａを、スリット３２ａ毎に、個々のスリット３２ａと平面視で重なる位置に形成した構造であるともいえる。パッシベーション層１９の厚さをこのようにすることにより、後述のように、液晶９９に印加される電界強度が増加し、液晶の駆動電圧をより低電圧化することができる。
【００４５】
次にコモン配線（共通電極線ともいう）３５について説明する。コモン配線３５は、各画素部内のコモン電極３４に共通に接続されており、所定の電圧のコモン信号を各コモン電極３４に供給する。コモン配線３５は、その延びる方向に並ぶ複数の画素部１０内を通過するように設けられており、通過する複数の画素部にあるそれぞれのコモン電極３４と接続し導通している。また、例えば、コモン配線３５は、平面視で隣接走査線７２ｃの近くを延び、コモン電極３４の上に形成されている。コモン配線３５と画素電極３２とはゲート絶縁膜１３及びパッシベーション層１９からなる絶縁層によって絶縁されている。
【００４６】
コンタクトホール２３は、パッシベーション層１９を貫通し第２金属層からなるソース電極２５に到達するものであり、これにより、透明導電層からなる画素電極３２とソース電極２５とを電気的に接続をすることができる。なお、図１（ｂ）に示す参照番号２７は画素電極３２とコモン電極３４との間に形成された保持容量Ｃｓであり、参照番号３８及び３９は、それぞれゲート・ソース間寄生容量Ｃｇｓ及びゲート・ドレイン間寄生容量Ｃｇｄである。
【００４７】
このような画素部１０を備える液晶表示装置１００の動作は次のとおりである。走査線駆動装置７０は、液晶表示装置１００に入力される図示しない画像信号の同期信号その他の情報に基づいて、信号線８２からの画像信号を書き込むべき画素部１０を行単位で選択する走査信号を出力する。信号線駆動装置８０は、同じく画像信号の輝度情報等に基づいて、走査信号に同期して動作し、走査期間に選択された画素部１０に画像信号を供給する。そして、選択された画素部１０内にある薄膜トランジスタ２０を介して、信号線駆動装置からの画像信号に応じた電圧が画素電極３２に印加される。これによって、層を異にする画素電極３２とコモン電極３４とからなる一対の電極の間にフリンジ電界が生じ、このフリンジ電界によって液晶９９の分子の向き（液晶分子の配向）が制御される。そして、この配向変化を利用することにより液晶を透過する光を変調することで画像等の表示作用が行われる。このようにしてＦＦＳモードで動作する液晶表示装置が構成される。
【００４８】
次に、画素部及びその周辺について、より詳細に説明する。セル・アレイ基板１０１の基板１１としては、絶縁性と透明性を備えるガラス基板又は石英基板等のほか、プラスチック系の基板を使用することができる。コモン電極３４は、透明導電層をパターニングすることにより形成される。透明導電層の材質は、特に限定されないが、多結晶化（ポリ化）したＩＴＯ（インジウムスズ酸化物：Indium Tin Oxide）等を使用することができる。その膜厚は、２０から１００ｎｍ程度が望ましく、５０ｎｍ程度がより望ましい。
【００４９】
走査線７２、ゲート電極１２及びコモン配線３５は、第１金属層をパターニングすることにより形成される。第１金属層は、例えば、ＡｌＮｄ、Ａｌ、又はＭｏの単層膜、あるいはＡｌＮｄ、Ａｌ、Ｍｏ、及びＣｕから選択された任意の要素を組み合わせて形成された積層膜でもよい。本実施の形態におけるコモン配線３５のように、ＩＴＯからなる透明導電層であるコモン電極３４と接続されるような場合には、第１金属層を積層構造とすることが望ましい。例えば、Ｍｏ−ＡｌＮｄ−Ｍｏというような、ＡｌＮｄ金属層をＭｏの層でサンドイッチ状に構成した積層金属層を用いることが望ましい。このような材質や構造をとることにより、Ｍｏ層がＡｌＮｄ層のカバーメタルとして機能し、ＩＴＯとＡｌＮｄとが直接に接することによるＡｌＮｄとＩＴＯとの界面における酸化膜の生成を回避し、良好な電気的接続をとることができる。なお、ＡｌＮｄは、Ａｌに２％程度のＮｄを含有させたものが望ましい。第１金属層の厚さは２００ｎｍから４００ｎｍが望ましい。
【００５０】
第１絶縁層であるゲート絶縁膜１３は、その材質としてＳｉＮｘを用いることが望ましいが、このほかにも酸化シリコン系や窒化シリコン系のＳｉＯｘ 又はＳｉＯｘＮｙの単層膜、あるいはこれらを組み合わせた積層膜を使用することもでき、膜厚を薄く形成できる場合には液体性の酸化シリコンを用いることも可能である。これにより、絶縁性と透明性のある層を形成することができる。ゲート絶縁膜１３は、第１金属層から形成されたゲート電極１２を含む走査線７２、コモン電極３４及びコモン配線３５を覆うように設けられている。ゲート絶縁膜１３の膜厚は、１００ｎｍから５００ｎｍが望ましく、３００ｎｍ程度がより望ましい。
【００５１】
次に、半導体層について説明する。半導体層１４をパターニングすることによって形成された薄膜トランジスタ２０の半導体層１４ａは、その材質として、アモルファスシリコン（以下、「ａ−Ｓｉ」という）を使用することができる。その膜厚は、５０ｎｍから３００ｎｍが望ましい。また、低抵抗半導体層２４ｓ及び２４ｄは、いわゆるｎ＋半導体層であり、例えば、リン（Ｐ）がドープされたアモルファスシリコンを用いることができる。その膜厚は、１０ｎｍから５０ｎｍである。
【００５２】
ソース電極２５、ドレイン電極２６及び信号線８２は、第２金属層をパターニングすることにより形成される。第２金属層の材質又は構造は特に限定されず、ＡｌやＭｏの単層膜でもよいが、その上層や下層にＩＴＯ等の透明導電層が形成される可能性のあるときは、第１金属層と同様、例えばＭｏ−Ａｌ−Ｍｏのような３層構造の金属層を用いることにより、ＩＴＯ等がＭｏを介してＡｌと接続されるような構造にすることが望ましい。第２金属層の厚さは２００ｎｍから４００ｎｍが望ましい。
【００５３】
第２絶縁層であるパッシベーション層１９は、絶縁性と透明性とを備えるＳｉＮｘ等の窒化シリコンを用いて形成される。パッシベーション層１９は、第２金属層から形成されたソース電極２５及びドレイン電極２６を含む薄膜トランジスタ２０、信号線８２及びコモン電極３４上のゲート絶縁膜１３等を覆うように形成されている。このように、パッシベーション層１９は、薄膜トランジスタ２０等が形成されているセル・アレイ基板の表面を保護する保護膜としての役割を果たす絶縁層である。パッシベーション層１９の厚さの詳細については後述するが、２００ｎｍから５００ｎｍが望ましい。画素電極３２は、透明導電層をパターニングして形成される。その材質としては、後述するパッシベーション層１９のエッチングに対して、パッシベーション層との選択性が高いことが望まれることから、例えば、ＩＴＯが用いられる。透明導電層の成膜後、パターニングをすることにより、透明導電層からなりスリット３２ａを備える画素電極３２が形成される。画素電極３２の厚さは２０ｎｍから１５０ｎｍが望ましく、５０ｎｍ程度とするのがより望ましい。
【００５４】
［パッシベーション層］
次に、図４を用いて、パッシベーション層１９の構造、特に、スリット３２ａ、パッシベーション層１９及び凹部１９ａの関係について説明する。同図は、本実施の形態にかかる液晶表示装置のスリット３２ａ付近のパッシベーション層１９と凹部１９ａの構造及び作用を説明するための図であり、同図（ａ）は、本実施の形態にかかる液晶表示装置のスリット３２ａの周辺の概略の断面構造を示す図であり、同図（ｂ）は、電気的作用を説明するための等価回路図である。
【００５５】
同図（ａ）に示すように、本実施の形態にかかる液晶表示装置は、セル・アレイ基板１０１と対向基板１０２とがセルギャップｇの間隔をもって液晶９９を挟持するような構成をなしており、凹部１９ａの近傍のセル・アレイ基板１０１は、基板１１とその上に順に積層されたコモン電極３４、ゲート絶縁膜１３、パッシベーション層１９、画素電極３２及び図示しない配向膜とを含む断面構造を備えている。また、対向基板１０２は、図示しないカラーフィルタや配向膜等を備えている。なお、同図（ａ）においては本明細書で用いるほかの図面と同様に、セル・アレイ基板１０１及び対向基板１０２のいずれについても偏光板等のその他の光学部材等の記載を省略している。
【００５６】
画素電極３２は、その厚さはｄ１であり、幅寸法Ｌ２のスリット３２ａを複数備え、スリット３２ａ同士の間の幅、即ち画素電極の透明導電層からなる部分の幅はＬ１である。Ｌ１及びＬ２の寸法は、特に限定されるものではないが、一般的に４ないし６μｍである。パッシベーション層１９の厚さは、画素電極３２の透明導電層が形成されている領域の下においてはｄ２＋ｄ３であり、画素電極３２の透明導電層が形成されていない領域の下においてはｄ３であり、少なくともスリット３２ａ下においてはその厚さはｄ３である。つまり、画素電極３２の透明導電層が形成されていない領域の下においては、パッシベーション層の厚さがｄ２だけ薄くなっている。このような構造をとることにより、スリット３２ａが図２に示すような閉じた開口をなす場合には、開口されている部分のパッシベーション層１９には、深さｄ２をもつ凹部１９ａが、スリット３２ａと平面視で重なるように設けられていることになる。凹部１９ａの深さｄ２とは、パッシベーション面１９ｐから凹部１９ａの底部１９ｂまでの距離である。また、凹部１９ａの深さｄ２は、画素電極３２の透明導電層下の絶縁層（パッシベーション層１９及びゲート絶縁膜１３）の厚さとスリット３２ａ下の絶縁層（パッシベーション層１９及びゲート絶縁膜１３）の厚さとの差でもある。凹部１９ａの深さｄ２については、液晶の駆動電圧、液晶に必要な電界強度、絶縁層全体の厚さ、絶縁層の下に形成されている金属層又は半導体層との絶縁性、保持容量等を考慮して適宜選択することができる。
【００５７】
なお、パッシベーション面１９ｐとは、パッシベーション層１９と画素電極３２との界面である１９ｄを延長した面であり、パッシベーション層１９に凹部１９ａが形成されていなければパッシベーション層１９の表面をなす面である。また、底部１９ｂは、図示しない配向膜を度外視すれば、おおむね、液晶９９とパッシベーション層１９との界面となる。なお、本明細書においては、画素電極３２の透明導電層の下の絶縁層とは、本発明の作用及び効果を奏するような画素電極３２の透明導電層の下の絶縁層をいい、例えばゲート絶縁膜１３のうちコンタクトホール２３の下に位置するようなゲート絶縁膜の部分を含まない。
【００５８】
凹部１９ａは、その底部１９ｂと側壁１９ｃとを含んで構成される。底部１９ｂの形状はスリット３２ａの形状とおおむね相似し、底部１９ｂの面積はスリット３２ａの面積と同程度又はやや狭い程度とすることが望ましい。凹部の底部１９ｂは、おおむね平面状とすることが望ましい。凹部１９ａは、少なくともスリット３２ａの内周と凹部１９ａの側壁１９ｃの上端部１９ｅとがほぼ一致するように形成されている。なお、画素電極３２の形状が櫛歯型形状をなしている場合には、スリット３２ａは一端が開いたものとなり閉じた開口とはならないが、この場合にも画素電極の透明導電層下では厚くスリット下では薄いパッシベーション層を形成することは可能であり、凹部１９ａも形成されることになる。
【００５９】
側壁１９ｃの基板１１に対する角度は、特に限定されないが、基板１１に対して即ちパッシベーション層１９に対して略垂直に、又は同図に示すように凹部１９ａの内側に向けてやや傾斜するように形成することが望ましい。ゲート絶縁膜１３の膜厚はｄ４であるから、画素電極３２の透明導電層下、即ち凹部１９ａが形成されていない領域下では、画素電極３２とコモン電極３４との間の絶縁層の厚さｄｉは、ｄｉ＝ｄ２＋ｄ３＋ｄ４となる。また、スリット下即ち凹部１９ａが形成されている領域下での絶縁層の厚さはｄ３＋ｄ４、即ちｄｉ−ｄ２となる。このような構造をもつ液晶表示装置において、このような凹部１９ａの存在により、液晶９９は凹部１９ａ内にも入り込み、凹部１９ａの形状や寸法、特に凹部の深さｄ２を適切にすることにより、液晶９９に印加される電界強度が増加し、液晶の駆動電圧をより低電圧化することができる。以下、この点について説明する。
【００６０】
画素電極３２にコモン電極３４よりも高い電圧Ｖを印可すると、画素電極３２からは、同図（ａ）に示すように、液晶９９を経由しさらに絶縁層（パッシベーション層１９及びゲート絶縁膜１３）を経由してコモン電極３４に向かう電気力線９８が生じる。このため、このような電気力線の経路においては、画素電極３２とコモン電極３４との間は、液晶９９による容量ＣＬＣと絶縁層による容量Ｃｉ１とが凹部１９ａの底部１９ｂにおいて直列に接続されたような回路としてモデル化することができる。また、画素電極３２から液晶９９を経由せずに絶縁層（パッシベーション層１９及びゲート絶縁膜１３）を経由して直接にコモン電極３４へ向かう電気力線（図示せず）も生じ、このような電気力線の経路においては画素電極３２とコモン電極３４との間に容量Ｃｉ２が構成されるため、結局、画素電極３２とコモン電極３４との間を回路的にモデル化すれば同図（ｂ）のような等価回路となる。
【００６１】
次に、同図（ｂ）を参照して、液晶９９に印加される電界強度ＥＬＣと深さｄ２との関係を説明する。ここで、パッシベーション層１９及びゲート絶縁膜１３はいずれも同一材質（例えば、ＳｉＮｘ）で形成し、その誘電率をεｉとする。また、液晶の誘電率をεＬＣとする。なお、ＣＬＣ、Ｃｉ１及びＣｉ２の電極面積はいずれもＳとし、画素電極３２の厚さｄ１は他の層と比べて薄いためｄ１＝０として説明する。また、ＣＬＣにかかる電圧、即ち液晶９９にかかる電圧をＶＬＣとし、Ｃｉ１にかかる電圧をＶｉとする。
【００６２】
このような条件下において、ＣＬＣは、その電極は画素電極３２及び底部１９ｂであるから、電極間隔をｄＬＣ＋ｄ２とすることにより、
ＣＬＣ＝εＬＣ・Ｓ／（ｄＬＣ＋ｄ２）
となる。ここで、ｄＬＣは、本モデルにおいて、画素電極３２からパッシベーション面１９ｐに至るまでの画素電極とパッシベーション面との間の平均的な又は実効的な距離である。ｄＬＣは、対向基板１０２の近傍にまで張り出した電気力線９８ａについては、フリンジ電界は電極間だけでなく電極の上にも生じるからセルギャップｇの寸法に加えて電極幅Ｌ１及びＬ２の寸法の影響をも考慮すれば、少なくともセルギャップｇの２倍以上になると考えられる。また、凹部１９ａの側壁の上端部１９ｅ近傍から発した電気力線９８ｃについてであればｄＬＣはゼロに近くなるであろうし、電気力線９８ｂについてであればこれらの中間的な値となると考えられる。そのため、ｄＬＣは電気力線の液晶層内での空間的に分布に応じた平均的な又は実効的な距離と考えることができる。そして、パッシベーション面１９ｐから底部１９ｂまでの距離はｄ２であるから、結局、画素電極３２と底部１９ｂとの間の電極間距離はｄＬＣ＋ｄ２と考えることができる。
【００６３】
Ｃｉ１については、その電極は底部１９ｂ及びコモン電極３４であるから、電極間隔はｄｉ−ｄ２であり、
Ｃｉ１＝εｉ・Ｓ／（ｄｉ−ｄ２）
となる。
【００６４】
なお、容量Ｃｉ２は、
Ｃｉ２＝εｉ・Ｓ／ｄｉ
となる。
【００６５】
直列接続されたＣＬＣとＣｉ１との合成容量Ｃｔは、
１／Ｃｔ＝（１／ＣＬＣ）＋（１／Ｃｉ１）  
であるから、
１／Ｃｔ＝（ｄＬＣ＋ｄ２）／（εＬＣ・Ｓ）＋（ｄｉ−ｄ２）／（εｉ・Ｓ）
＝ｄＬＣ／（εＬＣ・Ｓ）＋ｄｉ／（εｉ・Ｓ）
＋（１／εＬＣ−１／εｉ）・ｄ２／Ｓ
となる。ＣＬＣにかかる電圧、即ち液晶９９にかかる電圧をＶＬＣとすると、
ＶＬＣ＝Ｃｉ１・Ｖ／（ＣＬＣ＋Ｃｉ１）
であるから、液晶層に印加される電界強度ＥＬＣと凹部の深さｄ２との関係は、
ＥＬＣ＝ＶＬＣ／（ｄＬＣ＋ｄ２）
＝Ｖ／（（１−εＬＣ／εｉ）・ｄ２＋ｄＬＣ＋（εＬＣ・ｄｉ／εｉ）
≡Ｖ／（α・ｄ２＋β）
となる。但し、
α＝１−εＬＣ／εｉ
β＝ｄＬＣ＋（εＬＣ・ｄｉ／εｉ）＝正の定数
従って、εＬＣ＞εｉの場合には、α＜０となるため、凹部の深さｄ２の増加に従って液晶に印加される電界ＥＬＣも強くなる。従って、ｄ２を大きくすることにより、同じ電圧Ｖ＝Ｖ０で液晶を駆動しても液晶にかる電界は強くなり、換言すれば、同じ電界強度であれば画素電極とコモン電極との間に印可する電圧ＶをＶ０よりも低い電圧Ｖ１に低下させることができる。従って、本発明によれば、低電圧駆動が可能となる。なお、電圧ＶをＶ０からＶ１に低下させたうえで、さらにｄ２を大きくすることにより、液晶に印加される電界強度をＶ０からＶ１に低電圧化した以上に増加させることも可能である。
【００６６】
液晶の誘電率εＬＣは、液晶の誘電異方性により、液晶分子の長軸に平行な方向の誘電率ε≠と、液晶分子の長軸に直角な方向の誘電率ε⊥とによって表わされる。ε≠及びε⊥の値は液晶材料によって異なるが、いずれの誘電率も絶縁層の誘電率εｉよりも大きければ本発明の効果を奏する。また、ε⊥が絶縁層の誘電率εｉよりも小さい場合であっても、本発明が液晶の駆動電圧の低減を課題の一つとしていることから、液晶に電圧が印加されている状態における誘電率が重要となるため、本発明における液晶の誘電率εＬＣとは、ε≠に相当すると考えるのが妥当であり、従って、ε≠は絶縁層の誘電率εｉよりも高いことが望ましい。即ち、液晶分子は、誘電率異方性が正であるような液晶においては、駆動電圧印加時に液晶分子の長軸方向が液晶層内に生じた電界及び電気力線と平行となるように配列させられる。そのため、液晶の誘電率は液晶分子の長軸方向の誘電率ε≠が支配的になる。従って、液晶分子の長軸方向の誘電率ε≠が絶縁層の誘電率よりも大きい液晶材料を用いることにより、より低い駆動電圧であっても液晶に印加される電界強度を維持又は増加し、液晶を十分に駆動することができる。
【００６７】
本発明は、特に限定するものではないが、ノーマルブラックモードの液晶表示装置にも適する。例えば、ＦＦＳモードの液晶表示装置の場合には、ＩＰＳモード又はＶＡモードと同様に、液晶に電界が印加されていないとき（ノーマル時）に黒表示（暗表示）となり、電界が印加されているときに白表示（明表示）をするノーマルブラックモードで動作するような構造のものが一般的に使用される。本発明によれば液晶の駆動電圧を低電圧化しても液晶の電界強度は低下しないため、ノーマルブラックモードの液晶表装置であっても十分な白表示を行うことができ、表示品質を向上させることができる。
【００６８】
また、ＦＦＳモードの液晶表示装置においては、ＩＰＳモードの液晶表示装置と同様にポジ型の液晶を用いることが一般的である。ポジ型液晶とは、誘電率異方性Δε＝ε≠−ε⊥が正であるような液晶であり、このようなポジ型液晶に所定の強さの電界を印加すると、液晶分子の長軸が電界方向と即ち電気力線と平行になるように配列する。従って、ノーマルブラックモードで動作しポジ型液晶を用いたＦＦＳモードの液晶表示装置では、液晶にフリンジ電界が印加され白表示をしている状態においては液晶分子はその長軸方向をフリンジ電界と平行になるように配列させられる。そして、信号線ドライバーは、このような白表示に必要とされる強さの電界を生じさせる必要があるため、本発明によれば、駆動電圧を低下させても液晶の電界強度は低下することはなく十分な白表示を行うことができ、しかも信号線ドライバー回路の発熱を抑制することができる。
【００６９】
なお、εＬＣ＞εｉの場合には、Ｃｔもｄ２とともに増加するが、一般に保持容量ＣｓのほとんどはＣｉ２の寄与によるものであるため、スリット３２ａ下の絶縁層の厚さを画素電極３２の透明導電層下の絶縁層の厚さよりも薄く形成しても、保持容量Ｃｓの増加は少なく、保持容量の増加をほとんど抑えることができる。なお、保持容量Ｃｓが増加する場合には、走査線７２が供給する走査信号の電圧を高く設定することにより高フレームレート化を実現することも可能である。
【００７０】
本発明は、かかる構成をとることにより、コモン電極３４の上に絶縁層が形成されており、その上にスリット３２ａを備え透明導電層からなる画素電極３２がコモン電極３４と平面視で重なり合うように形成される。そして、層を異にする画素電極３２とコモン電極３４との間に生じるフリンジ電界によって液晶の配向が制御されるＦＦＳモードの液晶表示装置が構成される。そして、スリット３２ａの下の絶縁層（パッシベーション層１９及びゲート絶縁膜１３）の厚さが画素電極３２の透明導電層の下の絶縁層の厚さよりも薄くなるように形成されているため、スリット下にも液晶が入り込み、スリット下の絶縁層の表面は液晶と絶縁層との界面１９ｂとなり、また、画素電極３２から液晶層９９及び絶縁層を経由してコモン電極３４に至るまでの電極間においては、絶縁層の厚さを薄くした分（寸法ｄ２）だけ液晶層の厚さが厚くなる。
【００７１】
そして、絶縁層の誘電率よりも誘電率が高い液晶を用いているため、このような構造においては、画素電極３２とコモン電極３４との間に印加される電圧Ｖが同じ場合に、画素電極３２と液晶と絶縁層界面１９ｂとの間に印加される電界強度、即ち液晶層に印加される電界強度は、スリット下の絶縁層を薄くしない（ｄ２＝０）構造のものと比べて増加する。言い換えれば、液晶層を同じ電界強度で配向制御を行うのであれば、液晶の駆動電圧Ｖ、即ち画素電極とコモン電極との間に印加される電圧Ｖを低下させても液晶分子の配向を十分に制御することができ、液晶の駆動電圧は低くてもよいことになり、その結果、液晶の駆動電圧の低電圧化及び低消費電力化を実現することができる。
【００７２】
また、スリット下の絶縁層を薄くしても、保持容量Ｃｓは画素電極３２の透明導電層とコモン電極３４と間に液晶層を経由することなく直接に形成される容量Ｃｉ２によってそのほとんどが構成されており、しかも透明導電層下の絶縁層の厚さを変更するものではないから容量Ｃｉ２が増加しない。そのため、スリット下の絶縁層を薄くすることによる保持容量Ｃｓの増加は少ない。従って、本発明によれば、液晶に印加される電界強度を維持又は増加させつつ、液晶の駆動電圧を低下させることができる液晶表示装置を提供することができる。また、駆動電圧の低下により、信号線ドライバー回路等の駆動装置の発熱を低減し、より低消費電力の液晶表示装置を提供することができる。さらに、保持容量の増加を抑えることができるため、書込み動作を確実に行うことができフレームレートの高速化が可能となり、より表示品質が向上した液晶表示装置を提供することができる。
【００７３】
［製造方法］
次に、図２及び図３を参照して、本実施の形態にかかる液晶表示装置の製造方法を工程順に説明する。まず、セル・アレイ基板１０１となる基板１１の上に、透明導電層を成膜し、これをパターニングしてコモン電極３４を形成する（第１ステップ（第１ＰＥＰ（Photo  Engraving  Process）））。透明導電層の材質は、特に限定されないが、ＩＴＯを用いることができる。ＩＴＯの場合には、スパッタリング法によってアモルファスのＩＴＯ層を成膜し、コモン電極３４としてパターニングした後、ゲート電極等となる第１金属層を形成する前に、アニール処理を施すことによって多結晶化（ポリ化）することが望ましい。このようなアニール処理を施すことにより、ＩＴＯの結晶化を促進することができ導電率が向上する。
【００７４】
次に、第１金属層を成膜し、これをパターニングし、少なくとも、ゲート電極１２を含む走査線７２、コモン配線３５等のパターンを形成する（第２ステップ（第２ＰＥＰ））。第１金属層の形成方法は、特に限定されないが、スパッタリング方式を使用してもよい。次に、ゲート絶縁膜１３、半導体層１４及び低抵抗半導体層２４を、このような順序でもって、ＣＶＤ法により、真空を破らずに原料ガスを適宜変更して連続して一括して成膜する。これにより、第１金属層で形成されたゲート電極１２やコモン配線３５等のパターンはゲート絶縁膜１３により覆われるとともに（第３ステップ）、ゲート絶縁膜１３の上に半導体層１４（第４ステップ）、低抵抗半導体層２４（第５ステップ）が積層される。低抵抗半導体層２４形成後、薄膜トランジスタの半導体層をパターニングするためのマスクを用いて半導体層１４と低抵抗半導体層２４とを一括してエッチングを施す。これにより、薄膜トランジスタ２０の半導体層１４ａと、半導体層１４ａとほぼ同一寸法及び同一形状の低抵抗半導体層とが積層された島状構造物が形成される（第３ＰＥＰ）。
【００７５】
次に、第２金属層をスパッタリング法等により成膜し、第２金属層の上に所定の形状でレジストを施した後、第２金属層をエッチングしてソース電極２５、ドレイン電極２６及び信号線８２等を形成する。そして、同じレジストを利用してさらにエッチングすることによりｎ＋アモルファスシリコンからなる低抵抗半導体層２４をエッチングする。これにより、半導体層１４ａ上の低抵抗半導体層のうち、ソース電極２５及びドレイン電極２６と平面視で重なり合わない領域の低抵抗半導体層が除去され、チャネル領域１７上の低抵抗半導体層も除去される（第６ステップ（第４ＰＥＰ））。このように、ソース電極２５及びドレイン電極２６と半導体層１４ａとの間に残った低抵抗半導体層２４ｓ及び２４ｄを介することにより、ソース電極２５及びドレイン電極２６と半導体層１４ａとは、それぞれオーミックで良好な電気的導通をとることができる。
【００７６】
次に、窒化シリコン等を用いてＣＶＤ法によりパッシベーション層１９を形成する。これにより薄膜トランジスタ２０、第２金属層及びコモン電極３４上のゲート絶縁膜１３等はパッシベーション層１９によって覆われることになる。そして、これをエッチングによりパターニングを行い、その一部を除去することによりコンタクトホール２３を形成する（第７ステップ（第５ＰＥＰ））。
【００７７】
次に、ＩＴＯ等の透明導電層をスパッタリング法により成膜した後、蓚酸等を用いてこれをパターニングすることにより、複数のスリット３２ａを備えアモルファスのＩＴＯからなる透明導電層である画素電極３２を形成する（第８ステップ（第６ＰＥＰ））。次に、このようなスリット３２ａの下のパッシベーション層１９をエッチングする。エッチングはウェットエッチングでも可能であるが、ドライエッチングによることが望ましい。ドライエッチングを用いることにより、ウェットエッチングのように画素電極もエッチングしてしまうという不都合がないため、スリット下の絶縁層のエッチング条件が緩和され精度良くエッチングすることができる。そして、エッチングは、スリット３２ａを備える画素電極３２そのものをマスクとして行う。ドライエッチングのエッチングガスとしては、例えば、ＳＦ６（６フッ化イオウ）、Ｃｌ２（塩素）、又はＣＦ４（テトラフルオロカーボン）ガスのいずれかを含み、これにＮ２（窒素）又はＯ２（酸素）を混合させたガスを用いることができる。
【００７８】
これにより、スリット３２ａの下のパッシベーション層１９がエッチングされて薄くなり、パッシベーション層１９の画素電極側の面に凹部１９ａが形成される。そして、このような方法でパッシベーション層１９をエッチングすることにより、凹部１９ａはスリット３２ａに対して自己整合的に形成されるため、スリット３２ａと凹部１９ａとが平面的にずれてしまうというような不都合が生じない。また、凹部１９ａ形成用のマスクも不要である。
【００７９】
以上の工程を経ることにより、画素電極３２、コモン電極３４及びボトムゲート型の薄膜トランジスタ２０を含む画素部１０、及び走査線、信号線、コモン配線等の各種配線を基板１１上に備えるセル・アレイ基板１０１を形成することができる。
【００８０】
次に、このようなセル・アレイ基板１０１とカラーフィルタ等を設けた対向基板１０２とに配向処理等を行い、その後、両基板をシール材で貼り合わせる（第９ステップ）。シール材は、例えば光硬化型のアクリル樹脂のような、紫外線硬化型のシール材を用いる。次に、このようにしてシールされた液晶基板の間に液晶を注入し、駆動回路や偏光板、バックライト等の光学部材などを取り付けることにより液晶表示装置１００が完成する（第１０ステップ）。
【００８１】
［変形例１］
本発明は、画素電極３２とコモン電極３４との間の積層構造が他の態様を備える液晶表示装置にも適用することが可能であり、このような場合の実施の形態を一変形例として図面に基づいて説明する。図５は、本変形例にかかる画素部１０及びその周辺を含む概略の平面図であり、図６は、図５のＢ−Ｂ’線における矢視方向の概略の断面構成図である。本変形例においては、コモン電極、絶縁層、コモン配線の積層構造や材質等いくつかの点で相違するに過ぎないため、このような相違点を中心に説明するとともに、前記実施の形態で説明した構成要素と同一又は相当するものには同一符号を付し、その詳細な説明を省略する。図５及び図６はそれぞれ図２及び図３に対応する。
【００８２】
本変形例においては、コモン電極３４ｓは、図６に示すとおり、基板１１とゲート絶縁膜１３との間ではなく、ゲート絶縁膜１３とパッシベーション層１９ｓとの間に形成されている。また、コモン配線３５ｓは、第２金属層をパターニングすることにより、コモン電極３４ｓの上であって、図５に示すとおり、隣接信号線８２ｂの近くを信号線８２に沿った方向に延びて形成されている。コモン配線３５ｓは、平面視で、隣接信号線８２ｂと画素部１０ａの画素電極３２との間に形成されている。また、図６に示すとおり、コモン配線３５ｓは、コモン電極３４ｓの端部のうちの、隣接信号線８２ｂが延びる方向に沿った端部であって、かつ、隣接信号線８２ｂに近い端部の上に形成されている。コモン電極３４ｓの次に形成される第２金属層をコモン配線３５ｓの材料として使用することができるため、コンタクトホール等を形成することなく、コモン配線３５ｓとコモン電極３４ｓとが平面視で重なり合う領域において両者を接続し導通させることができる。
【００８３】
本変形例におけるパッシベーション層１９ｓは、図２及び図３で示した構造のパッシベーション層１９と比べて、その材質は同じでもよいが、その厚さを異にする。即ち、本変形例でのパッシベーション層１９ｓの画素電極３２の透明導電層下の厚さｄｓは、前述の実施の形態におけるパッシベーション層１９の厚さ（ｄ２＋ｄ３）とゲート絶縁膜１３の厚さ（ｄ４）とを加えた厚さになるように形成されている（図６及び図４参照）。従って、本変形例における画素電極３２の透明導電層とコモン電極３４ｓとの間の絶縁層の厚さｄｓは、ｄｓ＝ｄ２＋ｄ３＋ｄ４であり、図２及び図３で示した実施の形態での厚さｄｉと同じである。また、凹部１９ａの構造は前述の実施の形態で説明したとおりである。
【００８４】
本変形例にかかる液晶表示装置の製造方法は、まず、基板１１上に第１金属層からなるゲート電極１２、走査線７２を形成し、その上にゲート絶縁膜１３を形成する。次に、ＩＴＯからなるコモン電極３４ｓをゲート絶縁膜１３上に成膜しパターニングする。次に、ａ−Ｓｉからなる半導体層１４及びｎ＋のａ−Ｓｉからなる低抵抗半導体層２４を成膜しこの２層を一括エッチングする。次に、第２金属層からなるソース電極２５、ドレイン電極２６、信号線８２及びコモン配線３５ｓを形成する。次に、液晶９９の誘電率よりも小さい誘電率を備え第２絶縁層であるパッシベーション層１９ｓを形成した後、スリット３２ａを備えた画素電極３２をコモン電極３４ｓと平面視で重なり合うように第２絶縁層の上に形成し、その後、画素電極３２をマスクとしてパッシベーション層１９ｓに対してドライエッチングを施す。これにより、パッシベーション層１９ｓの厚さは、画素電極３２のスリット下の厚さが画素電極３２の透明導電層下の厚さよりも薄くなり、凹部１９ａが形成される。これにより、セル・アレイ基板１０１が形成される。これ以降の工程は前述のとおりである。
【００８５】
このように、本変形例においては、コモン電極３４ｓは、ゲート絶縁膜１３とパッシベーション層１９ｓとの間に、即ち、コモン電極３４ｓはパッシベーション層１９ｓの下であってゲート絶縁膜１３の上に形成されている。画素電極３２とコモン電極３４ｓとの間の絶縁層はパッシベーション層１９ｓのみとなり、スリット下の絶縁層の厚さは画素電極の透明導電層下の絶縁層の厚さよりも薄くなり、また、画素電極３２の透明導電層とコモン電極３４ｓとの間のパッシベーション層１９ｓの厚さｄｓを図２及び図３にかかる前述の実施の形態で説明した液晶表示装置の場合のｄｉと同じにしてあるため、画素電極３２の透明導電層とコモン電極３４ｓとこれらの間の絶縁層（即ちパッシベーション層１９ｓ）によって構成される容量Ｃｉ２が著しく増加するような不具合は生じない。そのため、保持容量Ｃｓ２７の増加は少ない。従って、保持容量Ｃｓ２７の増加を抑えつつ、駆動電圧の低下等の図２及び図３にかかる前述の実施の形態で説明した液晶表示装置と同様の効果を奏することができる。また、パッシベーション層１９ｓの誘電率が液晶の誘電率よりも小さければ足り、ゲート絶縁膜１３の誘電率にかかわらないため、絶縁層（パッシベーション層１９ｓ）の材料や液晶材料の選択の幅を広げることができる。
【００８６】
なお、本変形例においてパッシベーション層１９ｓの厚さをゲート絶縁膜の厚さ分だけ厚くしない場合には、スリット下の絶縁層の厚さだけでなく画素電極３２の透明導電層下の絶縁層の厚さもゲート絶縁層の厚さだけ薄くなるため、電圧Ｖが同じであれば画素電極３２とコモン電極３４ｓとの間の液晶層内の電界も強くなり、同じ電界強度を得るのであれば駆動電圧Ｖを低下できることは言うまでもない。このような場合においても、スリット下の絶縁層の厚さを画素電極の透明導電層下の絶縁層の厚さよりも薄くして凹部を形成することにより液晶層に印加される電界をさらに強めることができ、このような凹部を形成しない場合に比べて低電圧駆動及び低消費電化をすることができることに変わりはない。そして、このような場合には、保持容量Ｃｓの増加を許容できる限り、高フレームレート化も実現することができる。また、保持容量Ｃｓが増加する場合には、画素電極３２とコモン電極３４ｓとの間に印加される電圧を低くしたうえで、走査線７２が供給する走査信号の電圧を高く設定することにより高フレームレート化を実現することも可能である。このようにすることにより、信号線ドライバー回路の発熱も抑えることができる。
【００８７】
［変形例２］
次に、コモン電極及び薄膜トランジスタの半導体層として、ＩｎＧａＺｎＯ４のようなＩｎ、Ｇａ及びＺｎを含む透明酸化物半導体（ＩＧＺＯ）を用いた例を他の変形例として図５及び図６を援用して説明する。ＩＧＺＯ等の透明酸化物半導体は、コモン電極３４ｓ及び薄膜トランジスタ２０の半導体層１４ａの材料として使用することができる。透明酸化物半導体としては、ＩＧＺＯのほかに、例えば、ＭｇＩｎ２Ｏ４、ＺｎＧａ２Ｏ４、Ｉｎ２Ｏ３、ＺｎＯなどを用いることもできる。このような透明酸化物半導体は、透明であるだけでなく、移動度も比較的高いため半導電性の材料としても使用できる。特に、ＩＧＺＯの場合には、ＩｎＧａＺｎＯ４のインゴットをスパッタリング法によって成膜することにより、成膜された薄膜（層）は透明なアモルファスＩＧＺＯ半導体層となり、酸素分圧等の成膜条件を調整することにより導電率を高めることができ、また、成膜後においてもＩＧＺＯに紫外線照射等を行うことにより導電材料並みに導電率を高めることも可能であるため、コモン電極３２ｓとして使用できる。
【００８８】
従って、半導体層１４ａの材質をａ−Ｓｉに代えてＩＧＺＯとし、また、コモン電極３４ｓをＩＴＯに代えてＩＧＺＯで形成しこれに適切な紫外線照射を施すことにより導電率の高いコモン電極３４ｓを形成することも可能である。このように半導体層１４ａ及びコモン電極３４ｓの両方をＩＧＺＯを用いて形成することにより、半導体層１４ａとコモン電極３４ｓとは同一のＰＥＰで、即ち同一の成膜及びエッチング工程で同時に形成することができるため、製造工程を簡素化することができる。そして、コモン電極３４ｓは、ゲート絶縁膜１３の上に形成され、コモン配線３５ｓは第２金属層を用いてソース電極２５、ドレイン電極２６及び信号線８２と同一のＰＥＰで形成することができる。パッシベーション層の厚さや凹部については変形例１と同様である。
【００８９】
図６を援用して製造方法について説明する。まず、第１金属層からなる走査線及び薄膜トランジスタ２０のゲート電極１２を基板１１上に形成し、ゲート電極１２の上に第１絶縁層であるゲート絶縁膜１３を形成し、次に画素電極３２との間に生じるフリンジ電界によって液晶９９の配向を制御するコモン電極３４ｓと薄膜トランジスタ２０の半導体層１４ａとをＩＧＺＯを材料として第１絶縁層の上に形成する。次に、コモン電極３４ｓに紫外線を照射することによりコモン電極３４ｓを高導電率化し、その後、半導体層１４ａの上に第２金属層からなるソース電極２５及びドレイン電極２６を、また、コモン電極３４ｓの上にコモン配線３５ｓを形成し、さらに、第２金属層、半導体層１４ａ及びコモン電極３４ｓ及びコモン配線３５ｓの上に液晶９９の誘電率よりも小さい誘電率を備える第２絶縁層であるパッシベーション層１９ｓを形成する。そして、ソース電極２５と導通し、透明導電層からなり、スリット３２ａを複数備える画素電極３２を、コモン電極３４ｓと平面視で重なり合うように第２絶縁層の上に形成し、第２絶縁層のスリット３２ａの下の厚さが画素電極３２の透明導電層の下の厚さよりも薄くなるように第２絶縁層にドライエッチングを施す。これにより、セル・アレイ基板１０１が形成される。これ以降の工程は前述のとおりである。
【００９０】
なお、本変形例においては、変形例１とは異なり、図６における低抵抗層半導体層２４ｓ及び２４ｄを形成しない。即ち、半導体層１４ａにＩＧＺＯを用いるため、コモン電極３４ｓへの紫外線照射工程において、半導体層１４ａのうちソース電極２５の下のソース領域１５及びドレイン電極２６の下のドレイン領域１６にも同時に紫外線を照射することにより、これらの領域の導電率を向上させることができる。従って、本変形例においては、ａ−Ｓｉを用いた薄膜トランジスタの形成に必要とされた低抵抗半導体層２４ｓ及び２４ｄに相当する層を別途形成する必要がない。
【００９１】
このように、本変形例においては、変形例１と同様に、コモン電極３４ｓがゲート絶縁膜１３とパッシベーション層１９ｓとの間に形成される。画素電極３２とコモン電極３４ｓとの間の絶縁層はパッシベーション層１９ｓのみとなり、スリット下の絶縁層の厚さは画素電極３２の透明導電層下の絶縁層の厚さよりも薄くなり、また、画素電極３２の透明導電層とコモン電極３４ｓとの間のパッシベーション層１９ｓの厚さｄｓを図２及び図３にかかる前述の実施の形態で説明した液晶表示装置の場合と同じｄｉとしているため、画素電極３２の透明導電層とコモン電極３４ｓとこれらの間の絶縁層（即ちパッシベーション層１９ｓ）によって構成される容量Ｃｉ２が著しく増加するような不具合は生じない。そのため、保持容量Ｃｓ２７の増加は少ない。従って、保持容量Ｃｓ２７の増加を抑えつつ、駆動電圧の低下等の図２及び図３にかかる前述の実施の形態で説明した液晶表示装置と同様の効果を奏することができる。また、本変形例においてパッシベーション層１９ｓの厚さをゲート絶縁膜１３の厚さ分だけ厚くしない場合については、変形例１で説明したのと同様である。
【００９２】
なお、図１ないし図６は本実施の形態を説明するために、本実施の形態に関連する主要な部材や部材間の関係を簡略化して記載したに過ぎないものである。ここまでの説明で言及した以外にも、薄膜トランジスタや液晶表示装置を構成するには多くの部材が使われる。しかしそれらは当業者には周知であるので、ここでは詳しく言及しない。また、本実施の形態で説明した液晶表示装置はあくまで一例に過ぎず、それら以外の液晶表示装置であっても、当業者が任意に選択することができる範囲においては本発明の範囲に含まれる。
【００９３】
図面に示した特定の実施の形態をもって説明してきたが、本発明は図面に示した実施の形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができることはいうまでもないことである。
【符号の説明】
【００９４】
１０…画素部
１１…基板
１２…ゲート電極
１３…第１絶縁層（ゲート絶縁膜）
１４ａ…薄膜トランジスタの半導体層
１９、１９ｓ…パッシベーション層（第２絶縁層）
１９ａ…凹部
１９ｂ…凹部の底部（液晶と絶縁層との界面）
２０…薄膜トランジスタ
２４、２４ｓ、２４ｄ…低抵抗半導体層
２５…ソース電極
２６…ドレイン電極
２７…保持容量Ｃｓ
３２…画素電極
３２ａ…スリット
３４、３４ｓ…コモン電極（対向電極）
７２、７２ａ、７２ｃ…走査線
８２、８２ａ、８２ｂ…信号線
９９…液晶
１００…液晶表示装置
１０１…セル・アレイ基板
１０２…対向基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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