(57)【要約】【課題】成膜過程においてアノードの温度上昇を抑制し、パーティクルを抑制することが可能なスパッタリング装置を提供する。【解決手段】スパッタリング装置１０は、真空槽１、真空槽内に配されたターゲット２、ターゲットに負電圧を印加する第一電源１１、真空槽内にあってターゲットに対向して配された基板台３、真空槽内にあってターゲットと基板台との間に位置する空間Ｓを取り囲むように配されるアノード４、及びアノードに正電位を印加する第二電源１２、を少なくとも備える。アノードは、空間のうち、ターゲット側の近傍に位置する第一電極５、基板台側の近傍に位置する第二電極６、及び第一電極と第二電極との間に位置する第三電極７からなる分割構造を成す。そして、第二電源は、アノードに対して印加する正電位を制御できるように構成されている。【選択図】図１
2010090445.tif 000002
【特許請求の範囲】
【請求項１】
真空槽、前記真空槽内に配されたターゲット、前記ターゲットに負電圧を印加する第一電源、前記真空槽内にあって前記ターゲットに対向して配された基板台、前記真空槽内にあって前記ターゲットと前記基板台との間に位置する空間を取り囲むように配されるアノード、及び、前記アノードに正電位を印加する第二電源、を少なくとも備えたスパッタリング装置であって、
前記アノードは、前記空間のうち、前記ターゲット側の近傍に位置する第一電極、前記基板台側の近傍に位置する第二電極、及び、前記第一電極と前記第二電極との間に位置する第三電極、からなる分割構造を成し、
前記第二電源は、前記アノードに対して印加する正電位を制御できるように構成されていることを特徴とするスパッタリング装置。
【請求項２】
前記第二電源は、前記アノードを構成する前記第三電極に対して正電位を印加することを特徴とする請求項１に記載のスパッタリング装置。
【請求項３】
前記アノードを構成する前記第二電極に対して正電位を印加する第三電源を、さらに備えたことを特徴とする請求項１又は２に記載のスパッタリング装置。
【請求項４】
真空槽、前記真空槽内に配されたターゲット、前記ターゲットに負電圧を印加する第一電源、前記真空槽内にあって前記ターゲットに対向して配された基板台、前記真空槽内にあって前記ターゲットと前記基板台との間に位置する空間を取り囲むように配されるアノード、及び、前記アノードに正電位を印加する第二電源、を少なくとも備え、前記アノードは、前記空間のうち、前記ターゲット側の近傍に位置する第一電極、前記基板台側の近傍に位置する第二電極、及び、前記第一電極と前記第二電極との間に位置する第三電極、からなる分割構造を成し、前記第二電源は、前記アノードに対して印加する正電位を制御できるように構成されて成るスパッタリング装置を用いた成膜方法であって、
前記第一電源により前記ターゲットに対して印加される電圧の絶対値をＶ１、及び、前記第二電源により前記アノードに対して印加される電圧の絶対値をＶ２、と定義した際に、Ｖ１がＶ２より大きい設定条件において、前記基板台に載置した基板上に硬質膜を形成することを特徴とする成膜方法。
【請求項５】
前記Ｖ２が、＋２Ｖ〜＋２０Ｖであることを特徴とする請求項４に記載の成膜方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜形成装置の一種のスパッタリング装置と、このスパッタリング装置を用いた成膜方法に係り、詳しくは、スパッタリング装置を用いて薄膜を形成する際に、真空槽内の露出面に堆積する薄膜の剥がれや割れによって生じるパーティクルの発生を抑制する技術に関するものである。
【背景技術】
【０００２】
スパッタリング装置は、対象物の表面に薄膜を作成する装置として産業の各分野で盛んに使用されている。特に、ＬＳＩを始めとする各種電子デバイスの製造では、各種導電膜や絶縁膜の作成にスパッタリング装置は多用されている。
【０００３】
スパッタリング装置において、通常ターゲットのスパッタカソードに対して、アースシールド、防着板がアノードとなる。その構成を図７に示す。図７は、従来のスパッタリング装置の構成例であり、その主要部を示す概略図である。
このスパッタリング装置５０は、真空槽５１を有しており、その真空槽５１の内部空間にあって、上方の位置には、ターゲット５２が配置されている。また、真空槽５１の内部空間にあって、下方の位置には、（たとえば、真空槽５１の壁面と絶縁した状態で）基板台５３が取り付けられている。基板台５３の内部には図示しない吸着機能を有する電極が配置されており、真空槽５１内を真空排気し、基板台５３上に基板５８を載置し、吸着電極に電圧を印加すると、基板５８は基板台５３表面に静電吸着されるようになっている。
【０００４】
また、ターゲット５２にはスパッタ電源６１が接続されており、真空槽５１は接地電位に接続されている。真空槽５１内部を真空排気し、基板台５３上に基板５８を静電吸着した後、真空槽５１内にスパッタリングガス（たとえば、混合ガス（アルゴンガス＋窒素ガス））を導入し、スパッタ電源６１を起動してターゲットに負電圧を印加することにより、ターゲット５２表面近傍にプラズマが発生する。このプラズマ中に生じた電離したＡｒ＋  イオンがターゲット５２に入射すると、ターゲット５２表面からターゲット５２を構成する物質がスパッタリング粒子となって飛び出す。
【０００５】
このスパッタリング装置５０では、ターゲット５２の周囲を囲うようにアースシールド５５が設置されると共に、ターゲット５２と基板台５３との間に位置する空間を取り囲むように、基板台５３側に下部シールド５６、ターゲット５２側に上部シールド５７がそれぞれ配されている。このアースシールド５５、下部シールド５６、及び上部シールド５７はアノードを構成し、何れも真空槽５１と同じ電位である接地電位に置かれている。
【０００６】
一方、基板台５３には、バイアス電源５９によって高周波パワーが印加されており、基板５８はセルフバイアスによって負電位に置かれている。従って、プラズマ中の電子はアノードに引きつけられ、ターゲット５２から飛び出した正電荷を有するスパッタリング粒子は、基板５８に引きつけられる。このためスパッタリング粒子は、アノードを構成するアースシールド５５、下部シールド５６、及び上部シールド５７の内側の空間ｓを飛行し、基板５８の表面に到達し、基板５８表面に薄膜が形成される。
そして、基板５８表面に所定膜厚の薄膜が形成された後、基板５８を冷却し、その後、真空槽５１外に処理済の基板５８を搬出し、未処理の基板５８を真空槽５１内に搬入するとで、薄膜形成作業を繰り返し行うことができる。
【０００７】
このような従来のスパッタリング装置５０では、成膜の際、ターゲット５２から放出されるスパッタ粒子は、基板５８の表面のみならず、真空槽５１内の露出面にも堆積することが避けられない。この露出面への薄膜の堆積が重なると、内部応力や自重によって薄膜の剥離や割れといった、所謂パーティクルが発生する。剥離した薄膜は、ある程度の大きさの微粒子となって真空槽５１内を浮遊する。この微粒子が基板５８に付着すると、作成される薄膜に微小な突起が形成される等の形状あるいは構造欠陥を生じさせる場合がある。
【０００８】
しかしながら、上述したスパッタリング装置５０では、図８に矢印で示すように、スパッタ電源６１を起動してターゲット５２に負電圧を印加すると、スパッタ電源６１から流れる電流が、ターゲット５２の直近にあるアノードであるアースシールド５５に殆ど流れることになる。そうすると、アースシールド５５は、電流が流れることにより温度上昇が激しくなり、３００℃〜４００℃の高温になる。そして、成膜が終了すると、アースシールド５５の温度が急激に低下する。
【０００９】
ところが、ステンレスやＴｉ（チタン）、Ａｌ（アルミニウム）等の金属からなるアースシールド５５は、この成膜過程における温度上昇や温度低下によって膨張、収縮を繰り返す。ゆえに、アースシールド５５に成膜された薄膜は剥がれ易く、また、硬い薄膜（硬質膜）である場合、薄膜の割れを起こしたりすることになる。その結果、従来のスパッタリング装置５０では、パーティクルが大量発生するという問題があった。
【００１０】
また、図９に示すように、防着板を構成する上部シールドに正電圧を印加することで、基板表面に形成される薄膜のステップカバレッジを改善するように構成したスパッタリング装置も提案されている。図９は、従来のスパッタリング装置の他の構成例であり、その主要部を示す概略図である。
このスパッタリング装置７０は、上述したスパッタリング装置５０とは、アノードを構成するアースシールド５５と下部シールド５６が、真空槽５１と同じ電位である接地電位に置かれている点、及び上部シールド５７には、正電圧を印加する制御電源６２が接続されている点で異なる以外は、同様の構成を有している（たとえば、特許文献１参照）。
【００１１】
ところが、上述したスパッタリング装置７０では、制御電源６２によって上部シールド５７に対して正電圧を印加した場合、図１０に矢印で示すように、スパッタ電源６１から流れる電流が、殆ど上部シールド５７に流れてしまうことがある。そうすると、上部シールド５７は、電流が流れることにより温度上昇が激しく高温になる。そして、成膜が終了すると、上部シールド５７の温度が急激に低下する。したがって、この成膜過程における温度上昇や温度低下によって膨張、収縮を繰り返し、上部シールド５７に成膜された薄膜は剥がれ易く、また、硬い薄膜（硬質膜）である場合、薄膜の割れを起こしたりすることになる。その結果、スパッタリング装置７０の場合もまた、パーティクルが大量発生するものであった。
このように最近の半導体製造向けスパッタリング装置では、パーティクル発生の制御が非常に重要になっているが、現在までのところパーティクルを抑制することが可能な有効な手段は提案されていない。
【特許文献１】特開２００２−８０９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記事情に鑑みてなされたものであり、成膜過程においてアノードの温度上昇を抑制し、パーティクルの発生を抑制することが可能なスパッタリング装置を提供することを目的とする。
また、本発明は、アノードに起因したパーティクル発生を抑制し、硬い薄膜（硬質膜）であっても大量生産することが可能な成膜方法を提供することを他の目的とする。
【課題を解決するための手段】
【００１３】
本発明の請求項１に係るスパッタリング装置は、真空槽、前記真空槽内に配されたターゲット、前記ターゲットに負電圧を印加する第一電源、前記真空槽内にあって前記ターゲットに対向して配された基板台、前記真空槽内にあって前記ターゲットと前記基板台との間に位置する空間を取り囲むように配されるアノード、及び、前記アノードに正電位を印加する第二電源、を少なくとも備えたスパッタリング装置であって、前記アノードは、前記空間のうち、前記ターゲット側の近傍に位置する第一電極、前記基板台側の近傍に位置する第二電極、及び、前記第一電極と前記第二電極との間に位置する第三電極、からなる分割構造を成し、前記第二電源は、前記アノードに対して印加する正電位を制御できるように構成されていることを特徴とする。
【００１４】
また、本発明の請求項２に係るスパッタリング装置は、請求項１に記載のスパッタリング装置において、前記第二電源が、前記アノードを構成する前記第三電極に対して正電位を印加することを特徴とする。
【００１５】
また、本発明の請求項３に係るスパッタリング装置は、請求項１又は２に記載のスパッタリング装置において、前記アノードを構成する前記第二電極に対して正電位を印加する第三電源を、さらに備えたことを特徴とする。
【００１６】
また、本発明の請求項４に係る成膜方法は、真空槽、前記真空槽内に配されたターゲット、前記ターゲットに負電圧を印加する第一電源、前記真空槽内にあって前記ターゲットに対向して配された基板台、前記真空槽内にあって前記ターゲットと前記基板台との間に位置する空間を取り囲むように配されるアノード、及び、前記アノードに正電位を印加する第二電源、を少なくとも備え、前記アノードは、前記空間のうち、前記ターゲット側の近傍に位置する第一電極、前記基板台側の近傍に位置する第二電極、及び、前記第一電極と前記第二電極との間に位置する第三電極、からなる分割構造を成し、前記第二電源は、前記アノードに対して印加する正電位を制御できるように構成されて成るスパッタリング装置を用いた成膜方法であって、前記第一電源により前記ターゲットに対して印加される電圧の絶対値をＶ１、及び、前記第二電源により前記アノードに対して印加される電圧の絶対値をＶ２、と定義した際に、Ｖ１がＶ２より大きい設定条件において、前記基板台に載置した基板上に硬質膜を形成することを特徴とする。
【００１７】
また、本発明の請求項５に係る成膜方法は、請求項４に記載の成膜方法において、前記Ｖ２が、＋２Ｖ〜＋２０Ｖであることを特徴とする。
【発明の効果】
【００１８】
本発明のスパッタリング装置によれば、アノードが、ターゲット側の近傍に位置する第一電極と、基板台側の近傍に位置する第二電極と、第一電極と第二電極との間に位置する第三電極とからなる分割構造を成し、アノードに対して印加する正電位を制御できるように構成され第二電源を備えている。ゆえに、第一電源から流れる電流が、分割構造を成すアノードによって分配することができ、特定の部位だけを必要以上に高温となることを抑制することができる。
したがって、成膜過程においてアノードの温度上昇を抑制し、パーティクル発生を抑制することが可能なスパッタリング装置を提供することができる。
【００１９】
また、本発明の成膜方法では、第一電源によりターゲットに対して印加される電圧の絶対値をＶ１、及び第二電源によりアノードに対して印加される電圧の絶対値をＶ２と定義した際に、Ｖ１がＶ２より大きい設定条件において、基板台に載置した基板上に硬質膜を形成する。ゆえに、パーティクルの発生を抑制し、真空槽内部のクリーニングする機会を頻繁に設けることなく、連続して長時間の成膜が可能となる。
したがって、本発明に係る成膜方法は、アノードに起因したパーティクル発生を抑制し、硬い薄膜（硬質膜）であっても大量生産することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の一実施の形態について説明する。
図１は、本実施の形態に係る第一スパッタリング装置の構造を示す概略図である。
本実施の形態に係るスパッタリング装置１０は、真空槽１と、ターゲット２と、基板台３と、アノード４と、を少なくとも具備する。
【００２１】
真空槽１は、気密な真空容器であり、電気的には接地電位に接続されている。ここで、接地電位に接続されているとは、グラウンド電位状態もしくはアースした状態をいう。また、図示しないが、真空槽１の底壁には排気口が形成されており、この排気口には真空ポンプが接続されている。この真空ポンプを起動し、排気口から真空槽１内部を真空排気するようになっている。
【００２２】
ターゲット２は、基板８の表面に作成しようとする薄膜の材料で形成されており、本実施の形態においては、たとえばＴｉ（チタン）とすることができる。このターゲット２は、真空槽１の内部空間にあって、上方の位置（天井側の内側）に配置され、真空槽１の外部に設けられた第一電源１１に接続されている。
また、第一電源１１は、所謂スパッタ電源であり、スパッタリングの際にターゲット２に対して負電圧を印加するようになっている。
【００２３】
基板台３は、真空槽１の内部空間にあって、下方の位置に、たとえば真空槽１の壁面とは電気的に絶縁した状態で、ターゲット２に対向して配置されている。すなわち、基板台３の表面は真空槽１内に露出しており、ターゲット２に平行に対向するように配置されている。
この基板台３は、真空槽１の外部に設けられバイアス電源９に接続され、高周波パワーが印加されるようになっている。したがって、基板８はセルフバイアスによって負電位に置かれる。
また、基板台３の内部には図示しない吸着機能を有する電極が配置されており、基板台３上に基板８を載置して吸着電極に電圧を印加すると、基板８が基板台３表面に静電吸着されるようになっている。この場合、バイアス電極９に静電吸着用の電圧を印加する構成が採用できる。さらに、基板台３の内部には、ヒータ（不図示）が配置されている。
【００２４】
アノード４は、真空槽１の内部空間にあってターゲット２と基板台３との間に位置する空間Ｓを取り囲むように配されている。このアノード４は、ターゲット２側の近傍に位置する第一電極５と、基板台３側の近傍に位置する第二電極６と、第一電極５と第二電極６との間に位置する第三電極７とからなる分割構造を成している。ここで、分割構造を成しているとは、所謂電気的にフローティングな状態いい、他の電極と電気的に切り離された状態をいう。
【００２５】
また、アノード４は、真空槽１の外部に設けられた第二電源１２に接続されている。この第二電源１２は、スパッタリングの際にアノード４に対して正電位を印加するようになっており、このアノード４に対して印加する正電位を制御できるように構成されている。
【００２６】
第一電極５は、ターゲット２の周囲を囲うように設置された、所謂、アースシールドであり、この第一電極５は接地されている。
第一電極５は、ターゲット２以外の部品がスパッタリングされることを防止する役割を果たすと共に、ターゲットの外周部における放電を防止してプラズマを安定して発生させるように設けられている。ターゲット２の周囲に第一電極５を設けると、第一電源１１を介してターゲット２に負電圧を印加してプラズマを発生させた場合、ターゲット２から第一電極５へと電流が流れる。
【００２７】
第二電極６は、基板台３の周囲を囲うように設置された防着板（下部シールド）であり、本実施の形態において、真空槽１と同じ電位である接地電位に置かれている。
【００２８】
第三電極７は、上述したように第一電極５と第二電極６との間に位置して設置された防着板（上部シールド）であり、本実施の形態において、真空槽１の外部に設けられた第二電源１２に接続され、スパッタリングの際に正電位が印加されるようになっている。
【００２９】
次に、このスパッタリング装置１０を用いて基板８表面に薄膜を形成する工程を説明する。
まず、真空槽１内を真空排気し、その内部が所定圧力になった後、真空槽１内に基板８を搬入し、基板台３上に載置する。
次いで、基板台３の内部に配置した吸着電極に電圧を印加すると、基板８は基板台３表面に静電吸着される。その際、基板台３内部のヒータに通電して発熱させ、基板８を昇温させる。
【００３０】
そして、基板８が所定温度に昇温したところで、真空槽１内に、たとえばＡｒ（アルゴン）ガスとＨ２  （窒素）ガスとを混合したスパッタリングガスを導入し、第一電源１１とバイアス電源９を起動し、ターゲット２に負電圧を、基板台３に高周波パワーを、それぞれ印加する。これにより、ターゲット２表面近傍にスパッタリングガスのプラズマが発生し、ターゲット２表面がスパッタリングされる。
【００３１】
このプラズマ中に生じた電離したＡｒ＋  イオンがターゲット２に入射すると、ターゲット２表面からターゲット２を構成する物質がスパッタリング粒子となって飛び出す。スパッタリング粒子は正電荷を有しているので、ターゲット２から飛び出したスパッタリング粒子は、負電位に置かれた基板８に引きつけられ、アノード４の内側の空間Ｓを飛行して多量のスパッタリング粒子が基板８表面に垂直に入射する。これにより、基板８表面には薄膜が形成される。
【００３２】
本実施の形態においてターゲット２は、たとえばＴｉ（チタン）で構成されており、ターゲット２表面からはＴｉ粒子がスパッタリング粒子となって飛び出し、ターゲット２の表面近傍には、電子とスパッタリング粒子のプラズマが形成される。この状態でスパッタリングガスの導入を停止すると、プラズマ中のスパッタリング粒子によってターゲット２がスパッタリングされる。
【００３３】
すなわち、第一電源１１によりターゲット２に対して印加される電圧の絶対値をＶ１、及び第二電源１２によりアノード４に対して印加される電圧の絶対値をＶ２と定義した際に、Ｖ１がＶ２より大きい設定条件において、基板台３に載置した基板８上に硬質膜、たとえば窒化チタン（ＴｉＮ）膜を形成する。
【００３４】
また、スパッタリングを開始する際に、第二電源１２を起動し、アノード４を構成する第三電極７に正電圧を印加しておくと、プラズマ中の電子は、第一電極５だけでなく、第三電極７にも引きつけられる。
【００３５】
以上のように本実施の形態においては、第三電極７部分をフローティング構造にして、第二電源１２を接続するので、第二電源１２によって第三電極７に正電圧を印加し、適切な電位をかけると、第一電源１１から流れ出た電流が第一電極５と第三電極７とに分配され、第一電極５が必要以上に高温となることを抑制することができる。
したがって、アノードに対して印加する正電位を制御し、アノードの電流値を制御して各電極への電流値を分配することで、各電極の温度上昇を最小にすることができるので、第一電極５や第三電極７の表面にパーティクルが発生するのを抑制することができる。
【００３６】
そして、このようにターゲット２のスパッタリングを行い、基板８表面に所定膜厚の硬質の薄膜(ここではＴｉＮ薄膜)が形成された後、第一電源１１、バイアス電源９、及び第二電源１２を停止させ、スパッタリングを終了させ、基板台３内部のヒータへの通電を終了させると共に、基板８を冷却する。
その後、基板８の温度が所定温度まで低下したら、処理済の基板８を真空槽１外部に搬出し、未処理の基板８を搬入し、上記と同じ工程によってスパッタリングを行う。
【００３７】
＜第２の実施の形態＞
また、本発明では、図５に示すように、複数のアノードに対して正電位を個々に印加する構成のスパッタリング装置２０とすることもできる。
図５は、本実施の形態に係る第二スパッタリング装置の構造を示す概略図である。
以下、本発明の第２の実施の形態について説明する。なお、本実施の形態においては、上記第１の実施の形態と同様の構成部分の説明は省略し、特に説明しない限り同じであるものとする。
図５に示すように、本実施の形態に係るスパッタリング装置２０は、真空槽１と、ターゲット２と、基板台３と、アノード４と、を具備すると共に、第二電極６に対して正電位を印加する第三電源１３をさらに備える。
【００３８】
すなわち、アノード４は、ターゲット２側の近傍に位置する第一電極５と、基板台３側の近傍に位置する第二電極６と、第一電極５と第二電極６との間に位置する第三電極７とからなる分割構造を成しており、第三電極７は、真空槽１の外部に設けられた第二電源１２に接続されていると共に、第二電極６が、真空槽１の外部に設けられた第三電源１３に接続されている。なお、第一電極５は、接地電位に置かれている。
【００３９】
以上のように本実施の形態においては、第三電極７部分をフローティング構造にして、第二電源１２を接続すると共に、第二電極６部分もフローティング構造にして、第三電源１３に接続する。ゆえに、第二電源１２によって第三電極７に正電圧を印加し、適切な電位をかけると共に、第三電源１３によって第二電極６に正電圧を印加し、適切な電位をかけると、第一電源１１から流れ出た電流が、第一電極５と第二電極６と第三電極７とに分配され、第一電極５が必要以上に高温となることを抑制することができる。
したがって、アノードに対して印加する正電位を制御し、アノードの電流値を制御して各電極への電流値を分配することで、各電極の温度上昇を最小にすることができるので、第一電極５や第二電極６、及び第三電極７の表面にパーティクルが発生するのを抑制することができる。
【実施例】
【００４０】
次に、第二電源のアノードに対する正電位の印加の制御により、どの程度パーティクルの発生が抑制されたかを確認するため、上述した第一スパッタリング装置を用いて第三電極に対して印加する電圧値を変えて、基板上に硬質膜（＝ＴｉＮ膜）が３０ｎｍ成膜された時のパーティクル径が０．２μｍ以上のパーティクル量と処理（成膜）した基板枚数とをそれぞれ測定した。この際、第三電極に対して印加する第二電源の電圧は、表２に示すとおり０Ｖ、５０Ｖ、及び１０Ｖの各電圧値とした。成膜基板枚数と、このときのパーティクル量は表１に示すとおりである。
【００４１】
また、この際の成膜実験は、いずれの電圧値の場合も以下の条件により行われた。
ターゲットがＴｉ、第一電源の印加パワーが１８ｋＷ、バイアス電源の印加パワーが１３．５６ＭＨｚ，７５０Ｗ、導入ガスがＡｒ（アルゴン）ガス８ｓｃｃｍとＮ２  （窒素）ガス４０ｓｃｃｍの混合ガス、基板温度が２５０℃とした。
そして、その結果を図３に示す。図３は、第二電源により印加される電圧を変更して［ＧＮＤ（０Ｖ）、１０Ｖ、５０Ｖ］、成膜した基板枚数（「成膜基板枚数」とも呼ぶ）とパーティクル量との関係を示す図である。
【００４２】
【表１】
2010090445.tif 000003
【００４３】
表１及び図３から分かるように、第三電極に対して印加する電圧値が０の場合、第一電源から流れ出た電流が殆ど第一電極に流れるため、第一電極の温度が異常上昇してデポジション膜が割れを発生して７５枚成膜したところでパーティクル量が増加した。このパーティクル量の増加は、第一電極に大きなスパッタ電流が流れることにより、第一電極に付着した硬質膜（＝ＴｉＮ膜）が第一電極の温度変動により膜割れを起こし、パーティクルを発生したものである。
また、第三電極に対して印加する電圧値が＋５０Ｖの場合、第一電源から流れ出た電流が殆ど第三電極に流れるため、第三電極の温度が異常上昇してデポジション膜が割れを発生して２００枚成膜したところでパーティクル量が増加した。このパーティクル量の増加は、第三電極に大きなスパッタ電流が流れることにより、第三電極に付着した硬質膜（＝ＴｉＮ膜）が第三電極の温度変動により膜割れを起こし、パーティクルを発生したものである。
ところが、第三電極に対して印加する電圧値を＋１０Ｖに制御した場合、第一電源から流れ出た電流が第一電極と第三電極に分配して流れるため、第一電極と第三電極の温度上昇が抑制され、４００枚成膜したがパーティクル量が抑制された。
【００４４】
これより、第三電極に対して正電位を印加し、この印加する正電位を適切に制御することで、第一電源からアノードに流れるスパッタ電流は第一電極と第三電極とに分配して流れ、各電極の温度変動が小さく付着した硬質膜（＝ＴｉＮ膜）の膜割れを引き起こさず、パーティクルの発生が抑制されることが分かる。
【００４５】
また、第二電源によるアノードに対する正電位の印加により、第一電源からアノードに流れる電流がどのように変化したかを確認するため、第二電源によって第三電極に正電圧を印加し、上述した第一スパッタリング装置を用いて第一電源及び第二電源のＶＩ特性を測定した。この際、アノードに対して印加する第二電源の電圧は、表１に示すとおり０Ｖ〜１００Ｖまで可変した各電圧値とした。このときの第一電源の電圧値と電流値、及び第二電源の電流値は表２に示すとおりである。
そして、その結果を図４に示す。図４は、第二電源の電圧制御による、第一電源の電圧と電流、及び第二電源の電流のＶＩ特性を示す図である。
【００４６】
【表２】
2010090445.tif 000004
【００４７】
表２及び図４から分かるように、第三電極に対して印加する第二電源の電圧値が０（すなわち接地電位）の場合、第三電極には６．０Ａの電流が流れる。したがって、第一電極には、第一電源の電流値である３５．５Ａとの差の２９．５Ａが流れる。一方、第三電極に対して印加する電圧値を＋１０Ｖにした場合、第三電極には２３．５Ａの電流が流れる。したがって、第一電極には第一電源の電流値である３５．９Ａとの差の１２．４Ａが流れる。ところが、第三電極に対して印加する第二電源の電圧値が＋３０Ｖの場合、第三電極には３７．６Ａの電流が流れる。したがって、第一電極には電流が殆ど流れない状態となる。
【００４８】
これより、第三電極に対して正電位を印加し、この印加する正電位を適切に制御することで、第一電源からアノードに流れる電流は第一電極と第三電極に分配して流れることが分かる。しかも、第三電極に対して印加する第二電源の電圧値は、＋２Ｖ〜＋２０Ｖに制御されると望ましいことが分かる。
【００４９】
なお、本実施の形態では、第二電源の電圧制御によってアノードに流れる電流を分配するものとしたが、本発明はこれに限定せず、第二電源の電流制御によってアノードに流れる電流を分配するものとしても良い。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る第一スパッタリング装置の構造を示す概略図。
【図２】図１の第一スパッタリング装置により制御された電流の流れを示す概略図。
【図３】基板枚数とパーティクル量との関係を示す図。
【図４】第二電源の電圧と第一電源の電流及び電圧並びに第二電源の電流との関係を示す図。
【図５】本発明に係る第二スパッタリング装置の構造を示す概略図。
【図６】図５の第二スパッタリング装置により制御された電流の流れを示す概略図。
【図７】従来のスパッタリング装置の構成例であり、その主要部を示す概略図。
【図８】図７のスパッタリング装置による電流の流れを示す概略図。
【図９】従来のスパッタリング装置の他の構成例であり、その主要部を示す概略図。
【図１０】図９のスパッタリング装置による電流の流れを示す概略図。
【符号の説明】
【００５１】
Ｓ  空間、１  真空槽、２  ターゲット、３  基板台、４  アノード、５  第一電極（アースシールド）、６  第二電極（下部シールド）、７  第三電極（上部シールド）、８  基板、９  バイアス電源、１０，２０  スパッタリング装置、１１  第一電源、１２  第二電源、１３  第三電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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