(57)【要約】【課題】外部から供給される電源の電圧に幅がある場合であっても、小さな面積で、リップルノイズを低減する電源電圧生成回路及び半導体装置を提供する。【解決手段】第１の内部電源電圧を生成する第１のチャージポンプ回路と、第１の内部電源電圧よりも電圧値が大きい第２の内部電源電圧を生成する第２のチャージポンプ回路と、を備え、少なくとも第２のチャージポンプ回路の出力側である２次側の充電端子に第１のチャージポンプ回路の出力端子が接続され、第２のチャージポンプ回路の出力電圧は、第１の内部電源電圧の値から所定電圧値が加算された電圧値を出力する。【選択図】図１
2010283992.tif 000002
【特許請求の範囲】
【請求項１】
第１の内部電源電圧を生成する第１のチャージポンプ回路と、
電圧値が前記第１の内部電源電圧よりも絶対値で大きい第２の内部電源電圧を生成する第２のチャージポンプ回路と、を備え、
前記第２のチャージポンプ回路の出力側である２次側の出力端子を予備充電する充電端子に前記第１のチャージポンプ回路の出力側である２次側の出力端子が接続され、前記第２のチャージポンプ回路の前記２次側の出力端子は、前記充電端子に与えられた前記第１の内部電源電圧の値から所定電圧値が加算された電圧値を出力する、ことを特徴とする電源電圧生成回路。
【請求項２】
前記第１及び第２のチャージポンプ回路は、それぞれ、
昇圧される容量素子と、
前記チャージポンプ回路の入力側であり１次側である前記容量素子の一端に接続された第１のスイッチ回路と、
前記チャージポンプ回路の出力側であり２次側である前記容量素子の他端に接続された第２のスイッチ回路と、を含み、
前記第１のスイッチ回路は、第１の端子と第２の端子とを、制御信号に対応して交互に切り換え、前記一端に前記第１の端子に与えられる電圧と第２の端子に与えられる電圧を交互に印加し、
前記第２のスイッチ回路は、第３の端子と前記チャージポンプ回路の２次側である前記出力端子とを、前記第１のスイッチ回路のスイッチング動作に連動して交互に切り換え、前記第３の端子に与えられた電圧に前記一端の電圧の遷移量に関連した電圧が加算された電圧値を前記出力端子に出力し、
前記第２のチャージポンプ回路の前記第３の端子は前記充電端子に接続され、前記第１の内部電源電圧が前記第２のチャージポンプ回路の前記第３の端子に供給される、ことを特徴とする請求項１記載の電源電圧生成回路。
【請求項３】
前記第２のチャージポンプ回路の第１の端子には、前記第１の内部電源電圧が供給されることを特徴とする請求項２記載の電源電圧生成回路。
【請求項４】
前記電源電圧生成回路には、電圧値が所定の幅で変動し前記第１の内部電源電圧よりも絶対値で小さい外部から供給される外部電源電圧と、前記外部電源電圧よりも絶対値で小さい低電源電圧が供給され、
前記第１のチャージポンプ回路の前記第１の端子と第３の端子、前記第２チャージポンプ回路の前記第１の端子には、それぞれ前記外部電源電圧が供給され、
前記第１及び第２のチャージポンプ回路における各々の前記第２の端子には前記低電源電圧が供給される、ことを特徴とする請求項２記載の電源電圧生成回路。
【請求項５】
前記電源電圧生成回路には、前記第１の内部電源電圧よりも絶対値で小さい第３の電源電圧と前記第３の電源電圧よりも絶対値で小さい第４の電源電圧が供給され、
前記第１のチャージポンプ回路の前記第１の端子と第３の端子には、それぞれ前記第３の電源電圧が供給され、
前記第１及び第２のチャージポンプ回路における各々の前記第２の端子には前記第４の電源電圧が供給される、ことを特徴とする請求項２記載の電源電圧生成回路。
【請求項６】
前記電源電圧生成回路には、Ｎ個（Ｎ≧２の整数）の負荷回路が接続され、
一つの前記負荷回路は、動作状態を示す第１と第２の状態と非動作状態の第３の状態とのいずれか一つの状態、を有し、
前記第１のチャージポンプ回路は、前記第１のチャージポンプ回路の出力端子から前記第１の状態の負荷回路に前記第１の内部電源電圧を供給し、
前記第２のチャージポンプ回路は、前記第２のチャージポンプ回路の出力端子から前記第２の状態の負荷回路に前記第２の内部電源電圧を供給し、
前記Ｎ個の負荷回路のうち前記第２の状態の負荷回路の総数をＹ個（但し、Ｙ≧１の整数）としたとき、
前記第１のチャージポンプ回路は、少なくとも前記第２の状態に必要な前記Ｙ個分に相当する電荷量ｑ２′×Ｙを、前記充電端子を介して前記第２のチャージポンプ回路へ供給する、ことを特徴とする請求項１乃至５いずれか１項記載の電源電圧生成回路。
【請求項７】
前記電源電圧生成回路には、Ｎ個（Ｎ≧２の整数）の負荷回路が接続され、
一つの前記負荷回路は、動作状態を示す第１と第２の状態と非動作状態の第３の状態とのいずれか一つの状態、を有し、
前記第１のチャージポンプ回路は、前記第１のチャージポンプ回路の出力端子から前記第１の状態の負荷回路に前記第１の内部電源電圧を供給し、
前記第２のチャージポンプ回路は、前記第２のチャージポンプ回路の出力端子から前記第２の状態の負荷回路に前記第２の内部電源電圧を供給し、
前記Ｎ個の負荷回路のうち前記第２の状態と前記第３の状態の負荷回路の総数を［Ｙ＋Ｚ］個（但し、［Ｙ＋Ｚ］≧１の整数）としたとき、
前記第１のチャージポンプ回路は、前記第１の状態に必要な前記［Ｙ＋Ｚ］個分に相当する電荷量ｑ１′×［Ｙ＋Ｚ］を、前記充電端子を介して前記第２のチャージポンプ回路へ供給する、ことを特徴とする請求項１記載の電源電圧生成回路。
【請求項８】
前記電源電圧生成回路には、Ｎ個（Ｎ≧２の整数）の負荷回路が接続され、
一つの前記負荷回路は、動作状態を示す第１と第２の状態と非動作状態の第３の状態とのいずれか一つの状態、を有し、
前記第１の状態の第１消費負荷ｐ１′は、前記第２の状態の第２消費負荷ｐ２′よりも大きく、前記電源電圧生成回路の最大消費負荷Ｐは、Ｎ×ｐ１′であり、
前記第１のチャージポンプ回路は、前記第１の状態のＮ個の負荷回路に対応する消費負荷を供給する第１の能力を備え、前記第１のチャージポンプ回路の出力端子から前記第１の状態の負荷回路に前記第１の内部電源電圧を供給し、
前記第２のチャージポンプ回路は、前記第２の状態のＮ個の負荷回路に対応する消費負荷を供給する第２の能力を備え、前記第２のチャージポンプ回路の出力端子から前記第２の状態の負荷回路に前記第２の内部電源電圧を供給し、
前記第１のチャージポンプ回路は、前記第１消費負荷ｐ１′と前記第２消費負荷ｐ２′との差分の消費負荷を、前記充電端子を介して前記第２のチャージポンプ回路へ供給する、ことを特徴とする請求項１記載の電源電圧生成回路。
【請求項９】
第１の内部電源電圧を生成する第１のチャージポンプ回路と、電圧値が前記第１の内部電源電圧よりも絶対値で大きい第２の内部電源電圧を生成する第２のチャージポンプ回路と、を含む電源電圧生成回路と、
前記電源電圧生成回路から電流が供給されるＮ個（Ｎ≧２の整数）の負荷回路と、を備え、
前記電源電圧生成回路は、前記第２のチャージポンプ回路の出力側である２次側の出力端子を予備充電する充電端子に前記第１のチャージポンプ回路の出力側である２次側の出力端子が接続され、前記第２のチャージポンプ回路の前記２次側の出力端子は、前記充電端子に与えられた前記第１の内部電源電圧の値から所定電圧値が加算された電圧値を出力し、
前記一つの前記負荷回路は、動作状態を示す第１と第２の状態と非動作状態の第３の状態とのいずれか一つの状態、を有し、
前記第１のチャージポンプ回路は、前記第１のチャージポンプ回路の出力端子から前記第１の状態の負荷回路に前記第１の内部電源電圧を供給し、
前記第２のチャージポンプ回路は、前記第２のチャージポンプ回路の出力端子から前記第２の状態の負荷回路に前記第２の内部電源電圧を供給し、
前記Ｎ個の負荷回路のうち前記第２の状態の負荷回路の総数をＹ個（但し、Ｙ≧１の整数）としたとき、前記第１のチャージポンプ回路は、少なくとも前記第２の状態に必要な前記Ｙ個分に相当する電荷量ｑ２′×Ｙを、前記充電端子を介して前記第２のチャージポンプ回路へ供給する、ことを特徴とする半導体装置。
【請求項１０】
前記第１及び第２のチャージポンプ回路の各々の出力端子と前記Ｎ個の各々の負荷回路との間に設けられ、前記Ｎ個の負荷回路に対してそれぞれ選択的に第１負荷電流又は第２負荷電流を流す負荷電流スイッチ回路とをさらに備えていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１及び第２のチャージポンプ回路は、それぞれ、
昇圧される容量素子と、
前記チャージポンプ回路の入力側であり１次側である前記容量素子の一端に接続された第１のスイッチ回路と、
前記チャージポンプ回路の出力側であり２次側である前記容量素子の他端に接続された第２のスイッチ回路と、を含み、
前記第１のスイッチ回路は、第１の端子と第２の端子とを、制御信号に対応して交互に切り換え、前記一端に前記第１の端子に与えられる電圧と第２の端子に与えられる電圧を交互に印加し、
前記第２のスイッチ回路は、第３の端子と前記チャージポンプ回路の２次側である前記出力端子とを、前記第１のスイッチ回路のスイッチング動作に連動して交互に切り換え、前記第３の端子に与えられた電圧に前記一端の電圧の遷移量に関連した電圧が加算された電圧値を前記出力端子に出力し、
前記第２のチャージポンプ回路の前記第３の端子は前記充電端子に接続され、前記第１の内部電源電圧が前記第２のチャージポンプ回路の前記第３の端子に供給される、ことを特徴とする請求項９又は１０記載の半導体装置。
【請求項１２】
前記第２のチャージポンプ回路の第１の端子には、前記第１の内部電源電圧が供給されることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
第１の内部電源電圧を生成する第１のチャージポンプ回路と、電圧値が前記第１の内部電源電圧よりも絶対値で大きい第２の内部電源電圧を生成する第２のチャージポンプ回路と、を含む電源電圧生成回路と、
第１のプログラム電流を流すことによって第１の記憶状態に設定され、前記第１のプログラム電流よりも電流値の絶対値が大きい第２のプログラム電流を流すことによって第２の記憶状態に設定される記憶素子と、
同時に最大Ｎ個（Ｎ≧２の整数）の前記記憶素子を各々任意に第１の記憶状態、又は第２の記憶状態に書き込むプログラム回路と、を備え、
前記電源電圧生成回路は、前記第２のチャージポンプ回路の出力側である２次側の出力端子を予備充電する充電端子に前記第１のチャージポンプ回路の出力側である２次側の出力端子が接続され、前記第２のチャージポンプ回路の前記２次側の出力端子は、前記充電端子に与えられた前記第１の内部電源電圧の値から所定電圧値が加算された電圧値を出力し、
前記プログラム回路は、前記第１のプログラム電流に必要な電荷を前記第１のチャージポンプ回路の出力端子から前記記憶素子へ供給し、前記第２のプログラム電流に必要な電荷を前記充電端子を介して前記第２のチャージポンプ回路の出力端子から前記記憶素子へ供給する、ことを特徴とする半導体装置。
【請求項１４】
前記プログラム回路は、Ｎ個の前記記憶素子にそれぞれ対応した第１のプログラムスイッチ回路と、第２のプログラムスイッチ回路と、前記第１のプログラムスイッチ回路が導通したときに前記第１のプログラム電流を対応する前記記憶素子に流す第１の定電流回路と、前記第２のプログラムスイッチ回路が導通したときに前記第２のプログラム電流を対応する前記記憶素子に流す第２の定電流回路と、を備えたことを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記記憶素子が、相変化素子、電流により抵抗値が可変となる可変抵抗素子、電流によりオン抵抗が可変となるトランジスタのいずれかであることを特徴とする請求項１３又は１４記載の半導体装置。
【請求項１６】
前記記憶素子が、相変化素子であり、前記第１のプログラムスイッチ回路が導通したときに、前記対応する記憶素子を結晶状態に設定し、前記第２のプログラムスイッチ回路が導通したときに、前記対応する記憶素子をアモルファス状態に設定することを特徴とする請求項１４記載の半導体装置。
【請求項１７】
前記第１及び第２のチャージポンプ回路は、それぞれ、
昇圧される容量素子と、
前記チャージポンプ回路の入力側であり１次側である前記容量素子の一端に接続された第１のスイッチ回路と、
前記チャージポンプ回路の出力側であり２次側である前記容量素子の他端に接続された第２のスイッチ回路と、を含み、
前記第１のスイッチ回路は、第１の端子と第２の端子とを、制御信号に対応して交互に切り換え、前記一端に前記第１の端子に与えられる電圧と第２の端子に与えられる電圧を交互に印加し、
前記第２のスイッチ回路は、第３の端子と前記チャージポンプ回路の２次側である前記出力端子とを、前記第１のスイッチ回路のスイッチング動作に連動して交互に切り換え、前記第３の端子に与えられた電圧に前記一端の電圧の遷移量に関連した電圧が加算された電圧値を前記出力端子に出力し、
前記第２のチャージポンプ回路の前記第３の端子は前記充電端子に接続され、前記第１の内部電源電圧が前記第２のチャージポンプ回路の前記第３の端子に供給される、ことを特徴とする請求項１３乃至１６いずれか１項記載の半導体装置。
【請求項１８】
前記第２のチャージポンプ回路の第１の端子には、前記第１の内部電源電圧が供給されることを特徴とする請求項１７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電源電圧生成回路及び内部電源電圧生成回路を備えた半導体装置に関する。特に、複数の電源電圧を生成する内部電源電圧生成回路及びその複数の内部電源電圧を使用する負荷回路を備えた半導体装置に関する。更に、記憶素子の情報を設定する為に記憶素子に電流を流すのに必要な複数の内部電源生成回路並びにその複数の内部電源電圧の出力を記憶素子に伝達する回路を備えた半導体装置及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置においては、外部から供給される外部電源からその電圧よりも高い内部電源電圧を生成する必要がある場合がある。例えば、不揮発性半導体記憶装置であり、電流を流して記憶情報を記憶させる可変抵抗メモリセルの一つである相変化メモリは、データの書き込みに高電圧と多くの電流が必要なため、半導体装置内部にチャージポンプ回路を設け、外部から与えられた外部電源電圧を昇圧して、その昇圧電圧を書き込み回路に用いることが行われている。相変化メモリでは、相変化素子にセットパルスもしくはリセットパルスを与えて各々対応する電流を流し、その発熱の温度プロファイルによりそれぞれ相変化素子をアモルファス状態、又は結晶状態に設定することにより、相変化素子は各々対応するデータを記憶する。アモルファス状態に設定する方が、結晶状態に設定するより、短い時間に大電流（多くの電流）を流す必要がある。一方、結晶状態に設定する方が、アモルファス状態に設定するより、電流を長い時間流す必要がある。
【０００３】
特許文献１の図６には、相変化メモリの書き込み（プログラム）パルス発生器に電源を供給するチャージポンプ回路が記載されている。
【０００４】
特許文献２には、常時動作する補助ポンプと、相変化メモリへのプログラム時のみ動作するメインポンプを用いることにより、プログラム時になってからチャージポンプを起動させる従来技術に対して、プログラム動作の立ち上がりを速くする相変化メモリが記載されている。
【０００５】
特許文献３は、相変化メモリに関するものではないが、複数のチャージポンプ回路を直列に接続したスイッチング電源装置において、出力電圧のリップルノイズを低減するために、直列接続されたチャージポンプ回路の同期制御を行うことが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１６５９６４号公報
【特許文献２】特開２００７−０８７５６８号公報
【特許文献３】特開２００７−０７４７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明により与えられる。上記特許文献１や特許文献２では、相変化素子をアモルファス状態に設定するリセットパルスと、結晶状態に設定するセットパルスを発生するパルス発生器の電源が共通である。リセットパルスの方が高電圧を必要とするので、それより低い電圧しか必要としないセットパルスは、リセットパルスに合わせてチャージポンプ回路で昇圧した電圧を降圧して相変化素子に与えるため、無駄な電力を消費することになる。
【０００８】
また、セットパルスの電源生成回路とリセットパルスの電源生成回路とを分離してそれぞれ昇圧したとしても、各々の電源生成回路が入力する初期電圧としての外部電源には、問題がある。即ち、外部から与えられるデバイス仕様上許容すべき電源電圧の上限と下限には幅がある。外部から与えられる電源電圧が下限である場合を考慮してチャージポンプ回路で昇圧を行うと、電源電圧が上限になると、昇圧電圧が高くなりすぎ、無駄な電力を消費することになる。
【０００９】
更に、以下の分析は本発明により与えられる。高い昇圧電圧を必要とするリセットパルスのために、例えば１段目のチャージポンプの２次（出力）側出力を２段目のチャージポンプの１次（入力）側にのみに接続する形態である複数段のチャージポンプを直列に接続する場合、リップルノイズが大きくなる。このノイズは、前記電流値に大きく依存する温度プロファイルにより情報を確定させる可変抵抗型のメモリセル（本願においては相変化メモリセル）の書き込み精度に大きく依存する。
【００１０】
更に、以下の分析は本発明により与えられる。複数の記憶素子（Ｎ個の記憶素子）に各々異なる電流を流して対応する情報を記憶する。Ｎ個の記憶素子が、すべて情報“１”（第１の状態）を記憶するために流す総セット電流値（総負荷電流値）のために、セットパルス用の電源生成回路は、その総セット電流よりも大きな供給能力を確保しなければならない。更に、Ｎ個の記憶素子が、すべて情報“０”（第２の状態）を記憶するために流す総リセット電流値（総負荷電流値）のために、リセットパルス用の電源生成回路は、その総リセット電流よりも大きな供給能力を確保しなければならない。よって、それぞれの電源回路の回路面積は、非常に大きなサイズとなる。
【課題を解決するための手段】
【００１１】
本発明の１つの側面による電源電圧生成回路は、第１の内部電源電圧を生成する第１のチャージポンプ回路と、電圧値が前記第１の内部電源電圧よりも絶対値で大きい第２の内部電源電圧を生成する第２のチャージポンプ回路と、を備え、前記第２のチャージポンプ回路の出力側である２次側の出力端子を予備充電する充電端子に前記第１のチャージポンプ回路の出力側である２次側の出力端子が接続され、前記第２のチャージポンプ回路の前記２次側の出力端子は、前記充電端子に与えられた前記第１の内部電源電圧の値から所定電圧値が加算された電圧値を出力する。
【００１２】
また、本発明の他の側面による半導体装置は、第１の内部電源電圧を生成する第１のチャージポンプ回路と、電圧値が前記第１の内部電源電圧よりも絶対値で大きい第２の内部電源電圧を生成する第２のチャージポンプ回路と、を含む電源電圧生成回路と、前記電源電圧生成回路から電流が供給されるＮ個（Ｎ≧２の整数）の負荷回路と、を備え、前記電源電圧生成回路は、前記第２のチャージポンプ回路の出力側である２次側の出力端子を予備充電する充電端子に前記第１のチャージポンプ回路の出力側である２次側の出力端子が接続され、前記第２のチャージポンプ回路の前記２次側の出力端子は、前記充電端子に与えられた前記第１の内部電源電圧の値から所定電圧値が加算された電圧値を出力し、前記一つの前記負荷回路は、動作状態を示す第１と第２の状態と非動作状態の第３の状態とのいずれか一つの状態、を有し、前記第１のチャージポンプ回路は、前記第１のチャージポンプ回路の出力端子から前記第１の状態の負荷回路に前記第１の内部電源電圧を供給し、前記第２のチャージポンプ回路は、前記第２のチャージポンプ回路の出力端子から前記第２の状態の負荷回路に前記第２の内部電源電圧を供給し、前記Ｎ個の負荷回路のうち前記第２の状態の負荷回路の総数をＹ個（但し、Ｙ≧１の整数）としたとき、前記第１のチャージポンプ回路は、少なくとも前記第２の状態に必要な前記Ｙ個分に相当する電荷量ｑ２′×Ｙを、前記充電端子を介して前記第２のチャージポンプ回路へ供給する。
【００１３】
本発明のさらに他の側面による半導体装置は、第１の内部電源電圧を生成する第１のチャージポンプ回路と、電圧値が前記第１の内部電源電圧よりも絶対値で大きい第２の内部電源電圧を生成する第２のチャージポンプ回路と、を含む電源電圧生成回路と、第１のプログラム電流を流すことによって第１の記憶状態に設定され、前記第１のプログラム電流よりも電流値の絶対値が大きい第２のプログラム電流を流すことによって第２の記憶状態に設定される記憶素子と、同時に最大Ｎ個（Ｎ≧２の整数）の前記記憶素子を各々任意に第１の記憶状態、又は第２の記憶状態に書き込むプログラム回路と、を備え、前記電源電圧生成回路は、前記第２のチャージポンプ回路の出力側である２次側の出力端子を予備充電する充電端子に前記第１のチャージポンプ回路の出力側である２次側の出力端子が接続され、前記第２のチャージポンプ回路の前記２次側の出力端子は、前記充電端子に与えられた前記第１の内部電源電圧の値から所定電圧値が加算された電圧値を出力し、前記プログラム回路は、前記第１のプログラム電流に必要な電荷を前記第１のチャージポンプ回路の出力端子から前記記憶素子へ供給し、前記第２のプログラム電流に必要な電荷を前記充電端子を介して前記第２のチャージポンプ回路の出力端子から前記記憶素子へ供給する。
【発明の効果】
【００１４】
本発明によれば、外部から供給される電源電圧の上限と下限に幅があっても、第１、第２の電源電圧を必要な電圧まで昇圧し、それ以上の電圧に昇圧しない。したがって、消費電力を無駄に消費しない。さらに、第１の電源電圧を後段のチャージポンプの２次側の充電端子に用いて第２の電源電圧を生成しているので、第２の電源電圧はリップルを低減した安定した電圧が得られる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施例による電源電圧生成回路全体のブロック図である。
【図２】本発明の一実施例における第１のチャージポンプ回路（ＶＰＳジェネレータ）のブロック図である。
【図３】本発明の一実施例における制御回路の主要部ブロック図である。
【図４】本発明の一実施例における第２のチャージポンプ回路（ＶＰＰジェネレータ）のブロック図である。
【図５】相変化メモリのブロック図である。
【図６】相変化メモリのプログラムパルスの波形図である。
【図７】本発明の一実施例におけるＶＰＳ電源及びＶＰＰ電源の設定電圧を示す図である。
【図８】比較例の電源電圧生成回路全体のブロック図である。
【図９】比較例のＶＰＰジェネレータ（チャージポンプ回路）のブロック図である。
【図１０】比較例のＶＰＰジェネレータにおける昇圧容量の出力側ノードの動作波形図である。
【図１１】比較例におけるＶＰＰ電源の電圧と電流の波形図１である（外部から供給される電源電圧が低く電流供給能力が小さい場合）。
【図１２】比較例におけるＶＰＰ電源の電圧と電流の波形図２である（外部から供給される電源電圧が高く電流供給能力が大きい場合）。
【図１３】本発明の一実施例と比較例のＶＰＰ電流供給能力の電源電圧依存性を示すグラフである。
【図１４】本発明の他の実施例による電源電圧生成回路全体のブロック図である。
【図１５】本発明の他の実施例における第２のチャージポンプ回路（ＶＰＰジェネレータ）のブロック図である。
【図１６】本発明の他の実施例によるＶＰＰ電流供給能力の電源電圧依存性を示すグラフである。
【発明を実施するための形態】
【００１６】
本発明の課題を解決する技術思想の代表的な一例は、必要に応じて図面を参照して以下に示させる。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１７】
代表的な技術思想の一つ（第１技術思想）を説明する。本発明による電源電圧生成回路は、２段目のチャージポンプ回路の２次側の充電端子（例えば図４、図１５の充電端子５１）に１段目のチャージポンプ回路の出力電圧を適用する。この構成により２次側端子の昇圧電圧（ΔＶ）が外部から供給される電源電圧の変動を直接的に受けないので、第２段目のチャージポンプ回路の出力端子におけるリップルノイズを低減することができる。１段目のチャージポンプ回路の出力端子に平滑容量素子が付随されることにより、その効果は更に増す。
【００１８】
その他の代表的な技術思想の一つ（第２技術思想）を説明する。本発明による電源電圧生成回路または半導体装置は、電源電圧生成回路から電流が供給されるＮ個の負荷回路を備えており、それらの負荷回路は、各々の負荷回路の状態（第１の状態と第２の状態）に対応してパルス状の電流波形で第１の負荷電流（ｉ１′）と第２の負荷電流（ｉ２′）を流す。パルス電流期間において第２の負荷電流値は、第１の負荷電流値よりも大きい。［ｉ２′＞ｉ１′］他方、第１の状態である負荷回路が消費する総電荷量（ｑ１′）を示す第１の消費負荷値ｐ１′（パルス電流値×パルス期間）は、第２の状態である負荷回路が消費する総電荷量（ｑ２′）を示す第２の消費負荷値ｐ２′よりも大きい。［ｑ１′＞ｑ２′＝ｐ１′＞ｐ２′］これは、第１の状態が第２の状態よりも長い時間電流を流す場合（第１の状態のパルス電流期間が第２の状態パルス電流期間よりも長い場合）において、第１の消費負荷値＞第２の消費負荷値の関係が存在する場合があるからである。第１のチャージポンプの能力（第１能力）は、Ｎ個の負荷回路のすべてが第１の状態であるときの総消費負荷値Ｐ１（＝負荷回路一つあたりの第１の消費負荷×Ｎ個）と同じか、それを上回る能力を備える。第２のチャージポンプの能力（第２能力）は、Ｎ個の負荷回路のすべてが第２の状態であるときの総消費負荷値Ｐ２（＝負荷回路一つあたりの第２の消費負荷×Ｎ個）と同じか、それを上回る能力を備える。よって、第１のチャージポンプの能力（第１能力）は、第２のチャージポンプの能力（第２能力）よりも大きい。［Ｐ１＞Ｐ２］一つの負荷回路が、第１負荷電流と第２負荷電流を同時に流すことはない。言い換えれば、Ｎ個（Ｎ≧２の整数）の負荷回路のうちＸ個（Ｘ≧０の整数）の負荷回路が第１の状態、Ｙ個（Ｙ≧０の整数）の負荷回路が第２の状態を示す場合がある。また、Ｎ個の負荷回路のうち少なくとも一つの負荷回路が第１の状態でも第２の状態のいずれにも属さない（＝負荷電流を流さない）場合がある。第１の負荷電流は１段目のチャージポンプ回路の出力端子ＶＰＳから供給する。第２の負荷電流は１段目のチャージポンプ回路が出力する出力電圧よりも絶対値の電圧が大きい（高い）電圧を生成する２段目のチャージポンプ回路の出力端子ＶＰＰから供給する。よって、第２技術思想では、１段目のチャージポンプ回路が本来備える第１能力の値のうち少なくとも一部の能力の値を、２段目のチャージポンプ回路が本来備えるべき第２能力の一部または全部とすることができる。前記一部の能力は、少なくとも前述の幾つかの条件において、実現できる。例えば、すべての負荷回路が第２の状態（Ｘ＝０、Ｙ＝Ｎ）を示す時、第１能力のすべてを第２能力の一部または全部とすることが出来る。すべての負荷回路がそれぞれ第１と第２の状態のいずれか（Ｘ≧１、Ｙ≧１、但しＮ＝Ｘ＋Ｙ）を示す時、第１能力の一部を第２能力の一部または全部にすることができる。これは、ＸとＹの比率（Ｘ：Ｙ）と第１の消費負荷値と第２の消費負荷値の比率（ｐ１′：ｐ２′）と、両者の関係で決定される。すべての負荷回路のうち一部の負荷回路（α）が動作せず一部の負荷回路のみが動作する場合において、前記動作する一部の負荷回路���すべてが第２の状態（Ｘ＝０、Ｙ＝Ｎ−α）を示す時、前記動作しない一部の負荷回路（第３の状態）の数に相当する第１能力の一部（ｐ１′×α）を第２能力の一部または全部にすることができる。つまり、１段目のチャージポンプ回路は、２段目のチャージポンプ回路に対してアシスト機能を備える。これらのことから、２段目のチャージポンプ回路は１段目のチャージポンプ回路で昇圧された第１の内部電源を使って昇圧動作を行うことができるので、２段目のチャージポンプ回路の昇圧用の容量を縮小でき、回路面積を抑制することが出来る。
【００１９】
本発明の別の半導体装置は、最大Ｎ個の記憶素子（負荷回路）を並列に各々任意に第１の記憶状態（第１の状態）、又は第２の記憶状態（第２の状態）に書き込むプログラム回路を備えている。この半導体装置に第１の技術思想若しくは第２の技術思想、または第１と第２の技術思想を適用することにより、リップルノイズが少なく、２段目のチャージポンプ回路の回路面積を抑制することが出来る。以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、実施例１の電源電圧生成回路１００全体のブロック図である。図１は相変化メモリのセットプログラムパルス及びリセットプログラムパルスの電源電圧生成回路として特に好適な回路であるが、図１の電源電圧生成回路１００の用途は、それに限定されることなく、一般的な電源電圧生成回路として用いることができる。図１において、第１のチャージポンプ回路（ＶＰＳジェネレータ）は、外部電源端子ＶＤＤに接続され、外部電源電圧ＶＤＤから第１の電源電圧ＶＰＳを生成する。第１のチャージポンプ回路１には、第１の制御回路２からチャージポンプ動作用のクロックが供給され、そのクロックに基づいて、第１の電源電圧ＶＰＳを生成する。
【００２１】
第１の制御回路２は、第１の電源電圧ＶＰＳの電圧値に基づいて、第１の電源電圧ＶＰＳが一定電圧を保つように第１のチャージポンプ回路１に与えるチャージポンプ用クロックの生成と停止を制御する。すなわち、第１の電源電圧ＶＰＳが必要な電圧にまで昇圧している場合には、第１の制御回路２は、チャージポンプ用クロックの供給を停止するので、第１のチャージポンプ回路もチャージポンプ動作を停止することになる。また、第１の電源電圧ＶＰＳには、第１の電源電圧が安定するように平滑容量６が接地９との間に設けられている。なお、ここでは、平滑容量６は接地９との間に設けられているが、第１の電源電圧ＶＰＳに設ける平滑容量は例えば、外部電源端子ＶＤＤ等安定した電位に接続すればよく、平滑容量の接続先を接地９以外に接続してもよい。
【００２２】
第２のチャージポンプ回路（ＶＰＰジェネレータ）は、第１の電源電圧ＶＰＳと、外部電源端子ＶＤＤから電圧ＶＤＤ、が供給され、第２の電源電圧ＶＰＰを出力するチャージポンプ回路である。第２のチャージポンプ回路３には、第２の制御回路４からチャージポンプ動作用のクロックが供給され、そのクロックに基づいて、第２の電源電圧ＶＰＰを生成する。
【００２３】
第２の制御回路４は、第２の電源電圧ＶＰＰの電圧値に基づいて、第２の電源電圧ＶＰＰが一定電圧を保つように第２のチャージポンプ回路３に与えるチャージポンプ用クロックの生成と停止を制御する。すなわち、第２の電源電圧ＶＰＰが必要な電圧にまで昇圧している場合には、第２の制御回路４は、チャージポンプ用クロックの供給を停止するので、第２のチャージポンプ回路もチャージポンプ動作を停止することになる。また、第２の電源電圧ＶＰＰには、第１の電源電圧ＶＰＳと同様に平滑容量７が接続されている。
【００２４】
図２は、第１のチャージポンプ回路（ＶＰＳジェネレータ）１のブロック図である。図２において、クロック入力端子Ｃ１には、第１の制御回路２からクロック信号が供給される。また、クロック入力端子Ｃ１ＨとＣ１ＨＢには、クロック入力端子Ｃ１と同相と逆相のクロック信号で高電圧に昇圧されたクロック信号が第１の制御回路２から供給される。第１のチャージポンプ回路１は、４つのスイッチングトランジスタ１１、１２、１３、１４と昇圧用の容量１６を含んで構成される。スイッチングトランジスタ１１はＮＭＯＳトランジスタで構成され、ソースが接地９に、ドレインが容量１６の一端に、ゲートがクロック入力端子Ｃ１に接続される。また、スイッチングトランジスタ１２はＰＭＯＳトランジスタで構成され、ソースが外部電源端子５に、ドレインが容量１６の一端に、ゲートがクロック入力端子Ｃ１に接続される。このスイッチングトランジスタ１１と１２は、クロック入力端子Ｃ１を入力端子として出力端子を容量１６の一端に接続され、電源が外部電源端子であるＶＤＤ端子に接続されたＣＭＯＳインバータと同一の構成となる。また、容量１６の他端は、ＮＭＯＳトランジスタであるスイッチングトランジスタ１３、１４のドレインソースの一方に接続される。スイッチングトランジスタ１３、１４のドレインソースの他方は、それぞれ充電端子５１と、電圧出力端子５２とに接続される。充電端子５１は外部電源ＶＤＤに接続され、電圧出力端子５２からは、第１の電源電圧ＶＰＳが出力される。また、スイッチングトランジスタ１３と１４のゲートには、それぞれ、高電圧に昇圧されたクロック入力端子Ｃ１と同相と逆相のクロック信号で高電圧に昇圧されたクロック信号が供給される。この第１のチャージポンプ回路１は、クロック信号が与えられると、電圧出力端子５２から出力される第１の電源電圧ＶＰＳを外部供給電圧ＶＤＤの２倍まで昇圧することができる。なお、図２では、スイッチングトランジスタ１３、１４はいずれもＮＭＯＳトランジスタで構成しているが、バックゲートを例えば第１の電源電圧ＶＰＳに接続したＰＭＯＳトランジスタによっても構成できる。その場合は、ゲートに与えるクロックの位相を反転する。要は、スイッチングトランジスタ１１、１２、１３、１４をスイッチと考えれば、スイッチ１１と１３を導通させて、スイッチ１２と１４を遮断させる状態と、スイッチ１１と１３とを遮断して、スイッチ１２と１４を導通させる状態とを交互に繰り返せば、電源ＶＰＳは電源ＶＤＤの２倍の電圧まで昇圧できる。
【００２５】
図３は、第１の制御回路２及び第２の制御回路４における主要部のブロック図である。図３の制御回路は、電源電圧入力端子２３に接続される電源電圧を判定する電圧比較回路２１と電圧比較回路２１によって発振の動作と停止が制御される発振回路（リングオシレータ回路）２２を含んで構成される。電圧比較回路２１は、電源電圧入力端子２３の電圧を分圧する抵抗２８、２９と、分圧されたノードＤ１の電位を比較電圧入力端子２４の電位と比較するコンパレータ３０により構成される。コンパレータ３０は、ノードＤ１の電位が比較電圧入力端子２４の電圧より低い場合には、ハイレベルを出力し、ノードＤ１の電位が比較電圧入力端子２４の電圧より高い場合には、ローレベルを出力する。なお、比較電圧入力端子２４は、半導体装置の内部に設けられる基準電圧源に接続してもよい。
【００２６】
発振回路（リングオシレータ回路）２２は、奇数段の縦続接続された反転回路により構成され、最終段の反転回路が初段の入力に接続されている。具体的には、偶数段のインバータ２６とインバータ２６とコンパレータとコンパレータ３０の出力信号を入力とするＮＡＮＤ回路により構成されている。上記構成により、コンパレータ３０がハイレベルを出力すると発振し、ローレベルを出力すると発振は停止する。また、発振回路（リングオシレータ回路）２２が生成するクロック信号は、クロック出力端子２５より外部に出力する。上記構成により、図３の制御回路は、電源電圧入力端子の電圧を抵抗２８、２９で分圧するノードＤ１の電圧を比較電圧の入力端子２４の電圧と比較し、電源電圧入力端子の電圧が基準電圧（抵抗２８、２９と比較電圧入力端子の電圧で決まる電圧）以下であるときに、クロックをクロック出力端子２５から出力し、電源電圧入力端子の電圧が基準電圧を超えているときは、クロックの出力を停止する制御回路として機能する。
【００２７】
なお、電源電圧入力端子２３は、第１の制御回路２では、第１の電源電圧ＶＰＳに接続され、第２の制御回路４では、第２の電源電圧ＶＰＰに接続される。また、クロック出力端子２５は、第１の制御回路２では、第１のチャージポンプ回路１に接続され、第２の制御回路４では、第２のチャージポンプ回路３に接続される。
【００２８】
図４は、第２のチャージポンプ回路（ＶＰＰジェネレータ）３のブロック図である。第２のチャージポンプ回路３の基本的な構成は、図２に示す第１のチャージポンプ回路１と同一である。ただし、第１のチャージポンプ回路１では、充電端子５１を外部電源ＶＤＤに接続していたのに対して、第２のチャージポンプ回路では、充電端子５１を第１のチャージポンプ回路１の電圧出力端子５２に接続し、第１の電源電圧ＶＰＳを供給するようにしている。充電端子５１を外部電源ＶＤＤではなく、第１のチャージポンプ回路が出力する第１の電源電圧ＶＰＳに接続することにより、電圧出力端子５２から第１のチャージポンプ回路よりさらに高い電圧を出力することができる。また、充電端子５１から供給される第１の電源電圧ＶＰＳは、第１の制御回路２により一定の電圧になるように制御されているので、電圧出力端子５２から出力する第２の電源電圧ＶＰＰのリップルを少なくすることができ、より安定した電圧が得られる。その理由については、後で詳しく説明する。
【００２９】
図５は、実施例１の電源電圧生成回路１００を使用した相変化メモリのブロック図である。図５の相変化メモリは、電源に電源電圧生成回路１００が生成した第１の電源電圧ＶＰＳ及び第２の電源電圧ＶＰＰを使用している他は、相変化メモリの一般的な構成である。なお、図５では、外部からライトするデータを相変化メモリセルにプログラムする動作に関係のある回路のみを示しており、メモリセルからデータをセンスする回路等は省略している。図５において、入出力バッファ回路３３は、外部からライトデータを入力し、メモリセルからリードしたデータを外部へ出力する。
【００３０】
メモリセルアレイ３２は、複数のビット線４４と、ビット線４４と交差する方向に配線された複数のワード線４５と、複数のビット線４４と複数のワード線４５との交点にそれぞれ対応して設けられた複数のメモリセル４１を含んで構成される。各メモリセル４１は、相変化素子（ＧＳＴ）４２と、セルトランジスタ４３とを含んで構成される。セルトランジスタ４３のゲートは対応するワード線４５に接続され、ソースは接地に、ドレインは相変化素子４２の一端に接続され、相変化素子の他端は、対応するビット線４４に接続される。相変化素子４２は、例えば、ＧＳＴ（Ｇａ−Ｓｂ−Ｔｅ：ゲルマニウムアンチモンテルル）であり、プログラム時に相変化素子４２を流れる電流による発熱の温度プロファイルにより、相変化素子４２をアモルファス状態又は結晶状態に設定することができる。また、相変化素子４２の抵抗値はアモルファス状態より結晶状態の方が小さくなる。従って、メモリセルに記憶されるデータに基づいて、メモリセル４１の相変化素子４２をアモルファス状態又は結晶状態に設定し、メモリセルに記憶させたデータを読み出す際には、相変化素子４２の抵抗値をセンスすることによりデータを読み出すことができる。
【００３１】
プログラム回路３１は、入出力バッファ回路３３から入力されたライトデータに基づいて、対応する（ワード線４５が選択された）メモリセル４１をアモルファス状態、又は結晶状態にプログラムする回路である。プログラム回路３１は、入出力バッファ回路から入力したライトデータがハイレベルであるときに対応するメモリセル４１の相変化素子４２を結晶状態にセットするセットプログラム回路（ＮＡＮＤ回路３８、セット用の電流源回路３４、セット電流スイッチトランジスタ３６）と、ライトデータがローレベルであるときに対応するメモリセル４１の相変化素子４２をアモルファス状態にリセットするリセットプログラム回路（ＮＡＮＤ回路３９、リセット用の電流源回路３５、リセット電流スイッチトランジスタ３７）とを含んで構成される。プログラム回路３１は、複数設けられており、それぞれ異なるビット線に接続されている。従って、複数のワード線から１本のワード線が選択されると、複数のプログラム回路３１からそれぞれ対応するビット線４４と選択されたワード線４５に接続されている各々のメモリセルに同時に書き込む（各々のメモリセルが、リセットからセットへ、もしくはセットからリセットへ同時にプログラムされる）ことができる。各メモリセルをアモルファス状態にリセットするか、結晶状態にセットするかは、ライトデータに依存する。従って、同時に書き込む全てのメモリセルをリセットする場合も考えられれば、全てのメモリセルをセットする場合も考えられる。ただし、同時に書き込むメモリセルの最大数はあらかじめ決まっている。そのメモリセル数をＮ個とする。更にベリファイ動作を含む場合、同時に書き込まれるリセットセルとセットセルの各々の数は変化する。ただし、最大数Ｎ個を超えることはない。
【００３２】
セットプログラム回路は、入出力バッファ回路３３のライトデータ信号Ｄとセットプログラムタイミング信号ＷＳＥＴとを入力し、出力がセット電流スイッチトランジスタ３６に接続されたＮＡＮＤ回路３８、第１の電源ＶＰＳからあらかじめ決められたセットプログラム電流ＩＳＥＴを流すセット用の電流源回路３４と、ＮＡＮＤ回路３８の出力がローレベルのとき、電流源回路３４を対応するビット線４４に接続し、ビット線４４にセットプログラム電流を流すセット電流スイッチトランジスタ３６を備えている。
【００３３】
また、リセットプログラム回路は、入出力バッファ回路３３のライトデータ信号Ｄの反転信号（インバータ４０の出力信号）とリセットプログラムタイミング信号ＷＲＥＳＥＴとを入力し、出力がリセット電流スイッチトランジスタ３７に接続されたＮＡＮＤ回路３９、第２の電源ＶＰＰからあらかじめ決められたリセットプログラム電流ＩＲＥＳＥＴを流すリセット用の電流源回路３５と、ＮＡＮＤ回路３９の出力がローレベルのとき、電流源回路３５を対応するビット線４４に接続し、ビット線４４にリセットプログラム電流を流すリセット電流スイッチトランジスタ３７を備えている。
【００３４】
なお、図５では、ビット線４４の１本毎にプログラム回路３１が設けられているが、プログラム回路３１とメモリセルアレイ３２との間にカラムセレクタ回路を設け、複数のビット線に対して共通に１つのプログラム回路３１を設け、複数のビット線のうち、どのビット線のメモリセルに対してプログラムを行うかをカラムセレクタ回路により選択してもよい。
【００３５】
図６は、図５におけるプログラムパルスの電圧と電流の波形図である。図６において、タイミングＴＷ＿Ａでライトコマンド＿Ａによるライトサイクル（ＴＷＲＩＴＥ）の実行がスタートし、メモリセルに対するリセットプログラム動作が開始される。タイミングＴＰ＿Ａで図５のリセットプログラムタイミング信号ＷＲＥＳＥＴがハイレベルになることによりリセット電流スイッチトランジスタ３７が導通し、リセットプログラム電流ＩＲＥＳＥＴがプログラム回路３１から対応するビット線４４と対応するメモリセルの相変化素子４２とセルトランジスタ４３を介して接地へ流れる。リセットプログラム電流ＩＲＥＳＥＴが流れることにより、対応するビット線４４の電位は、第１の電圧ＶＰＳ以上の電圧に上昇する。次にタイミングＴＲ＿Ａになると、リセットプログラムタイミング信号ＷＲＥＳＥＴはローレベルに立ち下がり、リセット電流スイッチトランジスタ３７は導通状態から非導通状態に変化する。すると、リセットプログラム電流ＩＲＥＳＥＴは流れなくなり、リセットプログラム電流ＩＲＥＳＥＴが流れなくなったことにより、ビット線の電圧も０Ｖに戻る。このリセットプログラム電流が流れるタイミングは、リセットプログラムタイミング信号ＷＲＥＳＥＴにより決まるＴＲＥＳＥＴの期間である。
【００３６】
なお、ＴＷＲＩＴＥ（ライトサイクル）毎に入力されるライトコマンドにおいて、毎回全てのライトデータがリセットの場合もあり得る。これがＶＰＰの消費電流が最大になる条件である。その場合ＶＰＰの最大消費電流は、以下の（１）式で表される。
【００３７】
ＶＰＰの最大消費電流＝ＩＲＥＳＥＴ×Ｎ×ＴＲＥＳＥＴ／ＴＷＲＩＴＥ      （１）式
【００３８】
ＶＰＰジェネレータは、このＶＰＰ最大消費電流よりも大きなＶＰＰ電流供給能力に設定する必要がある。
【００３９】
次に、タイミングＴＷ＿Ｂでライトコマンド＿Ｂによるライトサイクル（ＴＷＲＩＴＥ）の実行がスタートし、メモリセルに対するセットプログラム動作が開始される。タイミングＴＰ＿Ｂで図５のセットプログラムタイミング信号ＷＳＥＴがハイレベルになることによりセット電流スイッチトランジスタ３６が導通し、セットプログラム電流ＩＳＥＴがプログラム回路３１から対応するビット線４４と対応するメモリセルの相変化素子４２とセルトランジスタ４３を介して接地へ流れる。セットプログラム電流ＩＳＥＴが流れることにより、対応するビット線４４の電位は、外部供給電源ＶＤＤの電圧ばらつきの最低値であるＶ１以上の電圧に上昇する。次にタイミングＴＳ＿Ｂになると、セットプログラムタイミング信号ＷＳＥＴはローレベルに立ち下がり、セット電流スイッチトランジスタ３６は導通状態から非導通状態に変化する。すると、セットプログラム電流ＩＳＥＴは流れなくなり、セットプログラム電流ＩＳＥＴが流れなくなったことにより、ビット線の電圧も０Ｖに戻る。このセットプログラム電流が流れるタイミングは、セットプログラムタイミング信号ＷＳＥＴにより決まるＴＳＥＴの期間である。
【００４０】
ＴＷＲＩＴＥごとに入力されるライトコマンドにおいて、毎回全てのライトデータがセットの場合もあり得る。これがＶＰＳの消費電流が最大になる条件である。その場合ＶＰＳの最大消費電流は、以下の（２）式で表される。
【００４１】
ＶＰＳの最大消費電流＝ＩＳＥＴ×Ｎ×ＴＳＥＴ／ＴＷＲＩＴＥ      （２）式
【００４２】
ＶＰＳジェネレータは、このＶＰＳ最大消費電流よりも大きなＶＰＳ電流供給能力に設定する。従って、ライトデータがセット及びリセットで混在している場合は、アレイでのＶＰＳ消費電流を考えると、ＶＰＳ電流供給能力に余裕が生じる。
【００４３】
なお、上述したように、リセット時とセット時では、プログラム電流がプログラム回路３１からビット線を介してメモリセル４１へ流れる動作は基本的に同一である。しかし、リセット時とセット時では、プログラム電流の大きさと、電流が流れる期間（時間）の長さが異なる。メモリセル４１の相変化素子４２をアモルファス状態に設定するリセットプログラム電流は、結晶状態に設定するセットプログラム電流より大きい。しかし、電流が流れる期間は、リセットプログラム電流が流れる期間よりセットプログラム電流が流れる期間が長い。この電流の大きさと電流の流す期間の違いによって、電流の流すときのメモリセルの発熱量が異なるのでメモリセル４１の相変化素子４２に与える温度プロファイルも異なって来る。この温度プロファイルの違いにより、相変化素子４２をアモルファス状態又は結晶状態に設定することができる。
【００４４】
また、発明者らの実験において、ＩＲＥＳＥＴは、ＩＳＥＴの約２倍程度の電流値が最適であり、またＴＳＥＴはＴＲＥＳＥＴの３倍から６倍の期間にするのが最適であるという結果が得られている。従ってＶＰＳの最大消費電流（（２）式）は、ＶＰＰの最大消費電流（（１）式）の１．５倍から３倍である。そのためＶＰＳ電流供給能力は、ＶＰＰ電流供給能力の１．５倍から３倍に設定される。
【００４５】
ここで、ＶＰＳ＝２×ＶＤＤ、ＶＰＰ＝３×ＶＤＤとすると、実施例１の図４のＶＰＰジェネレータ３において、クロック入力端子Ｃ２に方形波が１サイクル入力された場合、電圧出力端子５２からＶＰＰへ電流が供給されるが、そのＶＰＰへの供給電流値をＩ１とした場合、充電端子５１に接続しているＶＰＳからはＩ１の電流値を消費する。これはチャージポンプ動作において、Ｃ２がローレベル期間に容量１６からＶＰＰに出力した電荷と同じ量の電荷を、Ｃ２がハイレベル期間に容量１６にＶＰＳからスイッチングトランジスタ１３を通して充電しなおすためである。
【００４６】
従って、（２）式を超えるようにＶＰＳ電流供給能力が設定されていて、さらに（２）式が（１）式よりも大きければ（通常は１．５倍から３倍である）、ＶＰＰジェネレータ３でＶＰＳからの電流を消費しても、ＶＰＳの電流供給能力が不足することはない。
【００４７】
なお、図６に示すとおり、ビット線にセット電流ＩＳＥＴを流すとビット線の電圧は、外部供給電源ＶＤＤの仕様上の電圧範囲の最低値であるＶ１以上の電圧に上昇する。従って、メモリセル４１のセット電流ＩＳＥＴは、外部供給電圧ＶＤＤより電圧の高い第１の電圧電源ＶＰＳから流す必要がある。同様に、ビット線にリセット電流ＩＲＥＳＥＴを流すとビット線の電圧は、第１の電源電圧ＶＰＳ以上の電圧に上昇する。従って、メモリセル４１のセット電流ＩＲＥＳＥＴは、第１の電源電圧ＶＰＳよりさらに電圧の高い第２の電圧電源ＶＰＰから流す必要がある。さらに、第１の電源電圧ＶＰＳは、第２の電源電圧ＶＰＰより低く、セット電流ＩＳＥＴを流すために必要な電圧までしか昇圧していないので、昇圧してからその昇圧電圧をまた降圧する無駄な消費電力を最小限に抑えることができる。キャパシタを利用したチャージポンプ方式の昇圧では、ＤＣ−ＤＣコンバータの効率（８０パーセント程度）に比較して効率（昇圧させるのに必要な１次側に流す電流に対応した消費電力と２次側電流に対応した消費電力との比率）が低く（２０〜３０パーセント）、昇圧された電圧を降圧することは消費電力の無駄を示すからである。
【００４８】
図７は、一実施例におけるＶＰＳ電源及びＶＰＰ電源の設定電圧を示す図である。図７の横軸は、外部供給電源ＶＤＤの電圧値である。相変化メモリの仕様上、外部供給電源ＶＤＤは電圧Ｖ１以上Ｖ２以下の電圧範囲で動作を保証する必要があるものとする。図７の縦軸は、ＶＤＤ、ＶＰＰ、ＶＰＳの電圧と、チャージポンプ回路をＶＤＤの２倍及び３倍電圧に昇圧可能な回路とした場合に、昇圧可能な上限の電圧を示す。
【００４９】
ＶＰＳ、ＶＰＰの電圧値は、メモリセル４１やビット線の抵抗による電圧上昇を考慮した上、それぞれメモリセルを結晶状態、アモルファス状態に設定するために必要な電流ＩＳＥＴ、ＩＲＥＳＥＴを流すために最低限必要な電圧により決まる。このＶＰＳ、ＶＰＰの電圧レベルは、外部供給電源ＶＤＤの電圧がＶ１以上、かつ、Ｖ２以下で得られる必要がある。この観点から、第１の電源電圧ＶＰＳの昇圧には、外部供給電圧ＶＤＤの２倍電圧を昇圧するチャージポンプ回路が必要であり、第２の電源電圧の昇圧には、外部供給電圧ＶＤＤの３倍電圧を昇圧するチャージポンプ回路が必要であることがわかる。
【００５０】
ここで、比較例として、実施例１のＶＰＰジェネレータ３を第１の電源電圧ＶＰＳを用いないで、ＶＰＰジェネレータを外部供給電源ＶＤＤから直接３倍電圧を得るチャージポンプ回路を考える。その比較例全体のブロック図を図８に示す。図８を実施例１の図１と比較すると、比較例のＶＰＰジェネレータ１０３には、ＶＰＳジェネレータＶＰＳで昇圧した電圧が供給されておらず、外部供給電圧ＶＤＤのみが供給されている。
【００５１】
外部供給電圧ＶＤＤから３倍電圧を得るＶＰＰジェネレータ１０３の一例を図９に示す。図９のＶＰＰジェネレータ１０３は、電源として外部供給電圧ＶＤＤが供給される。また、第２の制御回路４から供給されるＶＤＤ系のクロック信号がＣ２端子に供給される。また、Ｃ２Ｈ端子には、Ｃ２端子に供給されるクロック信号と同相でＶＰＰ以上の高電圧に昇圧されたクロック信号が供給される。さらに、Ｃ２ＨＢ端子には、Ｃ２Ｈ端子に供給されるクロック信号とは逆相でＶＰＰ以上の高電圧に昇圧されたクロック信号が供給される。このＣ２端子、Ｃ２Ｈ端子、Ｃ２ＨＢ端子から供給されるクロック信号により、スイッチングトランジスタ１１１〜１１５、１１８、１１９をスイッチさせ、昇圧用容量１１６、１１９によりチャージポンプ動作を行うことによりＶＰＰ端子に最大で外部供給電圧ＶＤＤの３倍の電圧まで昇圧した電圧を出力する。スイッチングトランジスタ１１２と１１４はＰＭＯＳトランジスタであり、それ以外のスイッチングトランジスタ１１１、１１３、１１５、１１８、１１９はＮＭＯＳトランジスタである。
【００５２】
次に、図９のチャージポンプ回路の動作について説明する。説明を簡単にするため、ＶＰＰは無負荷であり、スイッチングトランジスタの貫通電流や負荷容量もないものと仮定し、容量は１１６と１１７だけ考える。クロック端子Ｃ２、Ｃ２Ｈがハイレベルで、Ｃ２ＨＢがローレベルであるときは、スイッチングトランジスタ１１１、１１３、１１５、１１８が導通し、その他のスイッチングトランジスタ１１２、１１４、１１９が非導通となる。このとき、ノードＮ０、Ｎ１、Ｎ３、Ｎ２の電圧は、それぞれ、接地、ＶＤＤ、接地、ＶＤＤとなる。
【００５３】
次に、クロック端子Ｃ２、Ｃ２Ｈがローレベルで、Ｃ２ＨＢがハイレベルであるときは、スイッチングトランジスタ１１２、１１４、１１９が導通し、その他のスイッチングトランジスタ１１１、１１３、１１５、１１８が非導通となる。このとき、ノードＮ０の電圧は接地からＶＤＤに変化するので、容量１１６によって、ノードＮ１の電圧もＶＤＤからＶＤＤの２倍の電圧に押し上げられる。また、スイッチングトランジスタ１１４が導通するので、ノードＮ３の電圧は接地からＶＤＤの２倍の電圧に引き上げられる。ノードＮ３の電圧がＶＤＤの２倍の電圧に上昇すると、ノードＮ２は、ＶＤＤからＶＤＤの３倍の電圧に上昇し、スイッチングトランジスタ１１９を介してＶＰＰ電位が最大でＶＤＤの３倍の電圧まで上昇する。この様にしてＶＰＰジェネレータ１０３は最大で外部供給電圧ＶＤＤの３倍の電圧まで昇圧した電圧を供給することができる。すなわち、このＶＰＰジェネレータ１０３は、クロック端子Ｃ２がハイレベルのとき、容量１１６、１１７を並列に充電し、クロック端子Ｃ２がローレベルのときに、容量１１６の入力側ノード電位ＶＤＤを基準にしてその充電した容量１１６、１１７を直列につなぎかえることにより、外部供給電圧ＶＤＤの３倍の電圧を得て、その電圧をＶＰＰから出力する。クロック端子Ｃ２、Ｃ２Ｈ、Ｃ２ＨＢから与えられるクロック信号に同期して容量１１６、１１７への充電と放電を繰り返し、第２の電源ＶＰＰへ外部電圧ＶＤＤの３倍の電圧を供給するチャージポンプ回路として機能する。
【００５４】
図１０は、比較例のＶＰＰジェネレータ１０３における昇圧容量の出力側ノードＮ２の動作波形図である。図１０では、外部電源端子であるＶＤＤ端子から供給される電圧が最大値Ｖ２を取る場合の波形を実線で、最小値Ｖ１を取る場合の波形を破線で示す。
【００５５】
図１０において、タイミングＴ１において、図示しないクロック端子Ｃ２の論理レベルがハイレベルからローレベルに立ち下がると、スイッチングトランジスタ１１２、１１４、１１９が導通するので、ノードＮ２には、外部電源端子ＶＤＤの３倍の電圧が生じる。しかし、ＶＰＰ端子に平滑容量等の負荷が接続されている場合は、ノードＮ２の電荷は、スイッチングトランジスタ１１９を介してＶＰＰ端子へ放電され、ノードＮ２の電位はＶＰＰと同電位まで低下する。タイミングＴ２になると、図示しないクロック端子Ｃ２の論理レベルがローレベルからハイレベルに立ち上がり、スイッチングトランジスタ１１４、１１９が非導通となり、スイッチングトランジスタ１１５、１１８が導通する。スイッチングトランジスタ１１５が導通することによりノードＮ３がＶＤＤ以上の電位から接地レベルまで低下するため、ノードＮ２の電位もＶＤＤ以下に低下するが、スイッチングトランジスタ１１８が導通するので、ＶＤＤ電位まで充電される。次のタイミングＴ３からＴ５までの動作は、タイミングＴ１からＴ３までの動作の繰り返しである。
【００５６】
ＶＤＤ＝Ｖ１の時、ノードＮ２はタイミングＴ１、Ｔ３の直前はＶ１レベルである。タイミングＴ１、Ｔ３の直後はＶ１の２倍のスイングレベルで上昇し約Ｖ１の３倍の電圧となる。Ｔ１からＴ２の期間にこのＶ１の３倍レベルの電圧からＶＰＰに電荷が供給される。従って、図８のＶＰＰジェネレータ１０３のＶＤＤ＝Ｖ１の時の電流供給能力ＰＳ（Ｖ１）は、第２の制御回路４から供給されるクロック信号の周期をＴＣＹＣ、容量１１６の容量値をＣＰ１、容量１１７の容量値をＣＰ２とすると、（３）式で表される。
【００５７】
ＰＳ（Ｖ１）＝｛１／（１／ＣＰ１＋１／ＣＰ２）｝×｛Ｖ１×３−ＶＰＰ｝／ＴＣＹＣ      （３）式
【００５８】
同様にＶＤＤ＝Ｖ２の時の電流供給能力は、（４）式で表される。
ＰＳ（Ｖ２）＝｛１／（１／ＣＰ１＋１／ＣＰ２）｝×｛Ｖ２×３−ＶＰＰ｝／ＴＣＹＣ      （４）式
【００５９】
（３）式と（４）式からわかるように、図１０のＴ１〜Ｔ２、及びＴ３〜Ｔ４のＶＰＰ端子へ電荷を放電する期間、図８のＶＰＰジェネレータ１０３の実効的な昇圧用容量値は容量１１６と容量１１７の直列容量値、すなわち１／（１／ＣＰ１＋１／ＣＰ２）となっている。ＣＰ１＝ＣＰ２と仮定すると、実効的な昇圧用容量値はＣＰ１の０．５倍となる。
【００６０】
一方、実施例１のＶＰＰジェネレータ回路の実効的昇圧用容量は、容量を直列に接続していないので、図４の容量１６の容量値の１倍である。従って比較例の容量（図９の容量１１６と容量１１７の合計）の大きさに対し、実施例１の容量（図４の容量１４）の大きさはほぼ１／４にすることができる。このため実施例１のＶＰＰジェネレータ回路のレイアウト面積は比較例と比べ大幅に小さくできる。
【００６１】
また、上記（３）式と（４）式、または、図１０から理解できるように、ＶＰＰジェネレータ１０３のＶＤＤ＝Ｖ１の時の電流供給能力と、ＶＤＤ＝Ｖ２の時の電流供給能力との比率は、△Ｖ１Ａと△Ｖ２Ａの比率に比例する。なお、△Ｖ１Ａ＝Ｖ１×３−ＶＰＰ、△Ｖ２Ａ＝Ｖ２×３−ＶＰＰである。
【００６２】
すなわち、比較例のように、ＶＰＳよりさらに高い電圧を生成するＶＰＰジェネレータを外部から供給される電圧に幅のあるＶＤＤから直接生成すると、仕様上のＶＤＤの低い側と高い側で大きな電流供給能力の差が発生する。
【００６３】
図１１と図１２は、ＶＰＰジェネレータ１０３の電流供給能力が小さい場合と大きい場合のＶＰＰの電圧波形及びＶＰＰとＶＤＤの電流波形図である。図１１又は図１２において、タイミングｔ０より前のタイミングでは、第２の制御回路４はＶＰＰジェネレータ１０３へのクロックの供給を停止している。したがって、ＶＰＰの電圧は徐々に低下している。タイミングｔ０では、ＶＰＰの電圧は、第２の制御回路４の電圧比較回路２１の閾値以下に低下する。すると、電圧比較回路２１がＶＰＰ電圧の低下を検出して発振回路（リングオシレータ）２２が発振を開始し、クロックをＶＰＰジェネレータ１０３に供給する。ただし、ＶＰＰの電圧が設定値より低下してからクロック（方形波）がＶＰＰジェネレータに供給されるまでには、電圧比較回路等の応答時間が必要であり、ＶＰＰジェネレータ１０３が昇圧動作を開始するのは、タイミングｔ１である。ＶＰＰジェネレータ１０３が昇圧を開始するとＶＰＰの電位は徐々に上昇し、タイミングｔ２では、再びＶＰＰ設定値を越える。すると、第２の制御回路４の応答時間を経た後、タイミングｔ３で第２の制御回路４は発振を停止し、ＶＰＰジェネレータ１０３も昇圧動作を停止する。すると徐々にＶＰＰの電圧は低下し、タイミングｔ４では、ＶＰＰの電圧はＶＰＰの設定値以下にまで低下する。その後、タイミングｔ４から後の動作はタイミングｔ０からタイミングｔ４までの動作の繰り返しである。なお、タイミングｔ１〜ｔ３及びタイミングｔ５〜ｔ７の期間には、ＶＰＰジェネレータ１０３に第２の制御回路４からクロック（方形波）が供給され、昇圧動作を行うので、ＶＤＤから一定の消費電流が流れ、ＶＰＰに一定の電流を供給する。一方、タイミングｔ１以前、タイミングｔ３〜ｔ５、タイミングｔ７以降は、第２の制御回路４からクロックが供給されないので、ＶＰＰジェネレータ１０３は、ＶＤＤから動作電流が流れずに、ＶＰＰへ電流の供給も行わない。
【００６４】
図１１及び図１２において、タイミングｔ３において、チャージポンプ動作によりＶＰＰの電圧がＶＰＰの設定値を越えた後、第２の制御回路４が応答してクロックの供給を停止し、ＶＰＰジェネレータ１０３が昇圧動作を停止するときのＶＰＰの最高電圧値とＶＰＰ設定電圧の電位差を△ＶＰＰとし、ＶＰＰ端子に接続する平滑容量７の容量値をＣＶＰＰとすると、以下の（５）式が成立する。
【００６５】
△ＶＰＰ＝［ＶＰＰジェネレータの電流供給能力］×［制御回路応答時間］／ＣＶＰＰ      （５）式
【００６６】
（５）式及び、図１１、図１２より、ＶＰＰジェネレータの電流供給能力が大きいとＶＰＰ変動レベルが大きくなる。このＶＰＰ変動はリップルノイズと言われるもので、ＶＰＰ電圧を用いる回路に悪影響をあたえる。例えば、図５、図６で説明した相変化メモリの電源として用いた場合には、ＩＲＥＳＥＴ電流が変動し、メモリセルのプログラムが正しく行えない等の不具合が発生する恐れもある。
【００６７】
さらに、図１１と図１２のＶＤＤからの消費電流の波形を比べると理解できるように、ＶＰＰジェネレータの電流供給能力が必要以上に大きいと、短い時間に大電流をＶＤＤから消費する（図１２）。この場合、ＶＤＤ、ＶＳＳ（接地）配線の抵抗やインダクタンスなどによって、大きなＶＤＤ、ＶＳＳの電源ノイズを発生させる。その電源ノイズはチップ内全ての回路、及び場合によっては、このチップを使ったシステムに悪影響を与え問題となる。従って、外部電源端子ＶＤＤに高い電圧が供給される場合でもＶＰＰジェネレータ回路の電流供給能力がなるべく増大しない回路方式が望ましい。
【００６８】
実施例１のＶＰＰジェネレータ３は、ＶＰＳジェネレータ１により外部供給電圧ＶＤＤの電圧に依存しない電源電圧ＶＰＳを生成し、その安定したＶＰＳ電圧を用いてＶＰＰ電圧を生成している。したがって、比較例のＶＰＰジェネレータ１０３よりさらに安定したリップルノイズの載りにくい電源電圧が生成できる。
【００６９】
図１３に実施例１のＶＰＰジェネレータ３と比較例のＶＰＰジェネレータ１０３とを比較したＶＰＰジェネレータの電流供給能力の外部電源電圧ＶＤＤに対する依存性を示すグラフを示す。ＶＰＰジェネレータは、外部電源電圧ＶＤＤの電圧値が仕様の下限値Ｖ１であった場合でも、ＶＰＰの最大消費電流以上の電流を供給する電流供給能力が必要である。したがって、実施例１のＶＰＰジェネレータ３も比較例のＶＰＰジェネレータ１０３もＶＤＤがＶ１のときでも、ＶＰＰの最大消費電流以上の電流を供給できるように設定されている。比較例１のＶＰＰジェネレータ１０３は、ＶＤＤのみから昇圧しているので、電流供給能力はＶＤＤの電圧に大きく依存する。一方、実施例１のＶＰＰジェネレータ３は、第１の電源電圧ＶＰＳを用いて電源電圧を生成しているので、比較例より電流供給能力のＶＤＤ依存性は少ない。
【実施例２】
【００７０】
図１４は、実施例２の電源電圧生成回路全体を示すブロック図である。実施例２は、実施例１とは第２のチャージポンプ回路（ＶＰＰジェネレータ）の構成が異なっている。実施例２のＶＰＰジェネレータ５３には、外部電源端子ＶＤＤから電源が供給されておらず、ＶＰＰジェネレータ５３には、第１のチャージポンプ回路（ＶＰＳジェネレータ）の生成したＶＰＳ電源のみが供給されている。
【００７１】
図１５は、実施例２の第２のチャージポンプ回路（ＶＰＰジェネレータ）５３のブロック図である。実施例１のＶＰＰジェネレータ３では、スイッチングトランジスタ１２のソースは、ＶＤＤ端子に接続されていたのに対し、実施例２のＶＰＰジェネレータ５３では、スイッチングトランジスタ１２のソースは、ＶＰＳに接続されている。その他の構成は、実施例１のＶＰＰジェネレータとその構成が同一である。
【００７２】
ここで、ＶＰＳ＝２×ＶＤＤ、ＶＰＰ＝３×ＶＤＤとすると、実施例２の図１５のＶＰＰジェネレータ５３において、クロック入力端子Ｃ２（またはＣ２Ｈ）に方形波が１サイクル入力された場合、電圧出力端子５２からＶＰＰへ電流が供給されるが、そのＶＰＰへの供給電流値をＩ１とした場合、ＶＰＳからはＩ１の２倍の電流値を消費する。これはチャージポンプ動作において、Ｃ２がローレベル期間に容量１６からＶＰＰに出力する電荷はスイッチングトランジスタ１２を通してＶＰＳから流れ、またそれと同じ量の電荷をＣ２がハイレベル期間に容量１６にＶＰＳからスイッチングトランジスタ１３を通して充電しなおすためである。
【００７３】
従って、（２）式を超えるようにＶＰＳ電流供給能力が設定されていて、さらに（２）式が（１）式の２倍よりも大きい場合は、ＶＰＰジェネレータ３でＶＰＳからの電流を消費しても、ＶＰＳの電流供給能力が不足することはない。
【００７４】
もし（２）式が（１）式の２倍よりも小さい場合は、ＶＰＳの電流供給能力は（２）式ではなく、（１）式の２倍以上に設定すればよい。
【００７５】
この実施例２においても、昇圧用の容量１６は１つであり、図９の比較例のように昇圧用容量を直列接続（図９の１１６と１１７）していないので、容量の大きさはほぼ１／４にすることができる。このため実施例２においても、ＶＰＰジェネレータ回路のレイアウト面積を比較例と比べ大幅に小さくできる。特に、図５で説明した相変化メモリの場合、メモリセルに書き込む「０」と「１」のデータにより、プログラム回路３１毎にＶＰＳからプログラム電流を供給するかＶＰＰからプログラム電流を切り換える必要がある。Ｎビット同時書き込みの場合、データ「０」を書き込むビットが多い場合は、ＶＰＰの負荷電流が多いが、そのとき「１」を書き込むビットは少なくなり、ＶＰＳの負荷電流は小さい。これにより、ＶＰＳ供給電流をＶＰＰジェネレータ用にまわすことができる。従って、比較例に比べてＶＰＳジェネレータの昇圧用容量を大きくする必要はなく、ＶＰＰジェネレータの面積が小さくできる分だけ全体のレイアウト面積を小さくできる。
【００７６】
図１６に実施例２のＶＰＰジェネレータ５３のＶＰＰ電流供給能力のＶＤＤ依存性を示す。実施例２では、チャージポンプ回路の電源にＶＤＤを用いてないので、ＶＰＰ電流供給能力のＶＤＤ依存性はない。したがって、比較例１のようにＶＰＰ電流供給能力過剰によるリップル電源ノイズが乗ることは少ない。また、実施例１と比較してもさらに、安定したリップルノイズの載りにくいＶＰＰ電源電圧が得られる。
【００７７】
なお、実施例の第２技術思想の説明において述べた、第１の負荷電流（ｉ１′）と第２の負荷電流（ｉ２′）との大小の関係、第１の状態である負荷回路が消費する総電荷量（ｑ１′）を示す第１の消費負荷値ｐ１′と第２の状態である負荷回路が消費する総電荷量（ｑ２′）を示す第２の消費負荷値ｐ２′との大小の関係、第１のチャージポンプの能力（第１能力）は、第２のチャージポンプの能力（第２能力）との大小の関係は、これに限られない。例えば、ｉ１′＞ｉ２′であり且つｐ１′＞ｐ２′の関係であっても良い。また、Ｐ２＞Ｐ１の関係であっても良い。
【００７８】
なお、実施例の説明では、主に電源電圧生成回路が相変化メモリのセットプログラムパルス、リセットプログラムパルスの電源の生成に用いられる例を中心に説明した。しかし、本発明の電源電圧生成回路は、他の用途にも用いることができる。特に、外部から与えられる電源電圧の範囲外の電源電圧を生成する回路として用いることができる。
【００７９】
例えば、実施形態では相変化素子である記憶素子を開示したが、本願の基本的技術思想はこれに限られず、電流によって所定の情報を書き込む記憶素子であれば良い。例えば、抵抗変化型のＲｅ−ＲＡＭ等がある。更に、セットとリセットと情報１と０の対応関係、またそれらと第１の状態と第２の状態との対応関係は、それぞれ逆であっても良い。更に、チャージポンプの詳細な形式は、多様な回路方式があることは言うまでもなく、本願の請求項の範囲で様々なチャージポンプ回路が実現できる。更に、チャージポンプを制御する制御回路の詳細な回路形式は、問わない。
【００８０】
請求項が開示する半導体装置は、所謂受動部品としての単体のメモリ記憶機能を備えた半導体装置に限られない。例えば、能動部品としての半導体装置内に含まれる記憶機能部に本願を適用した製品も含まれる。例えば、ＣＰＵ，ＭＰＵ，ＤＳＰ、ロジック製品等の半導体装置全般に適用できることは言うまでもない。更に、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。更に、本願の請求項が搭載されたメモリシステムにも有用であり、またメモリシステムに限定されず半導体装置を搭載したシステム全般に有用であることは言うまでもない。
【００８１】
また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。一部にバイポーラ型トランジスタを含んでも良い。
【００８２】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００８３】
また、本願は記憶情報によって抵抗値が異なる不揮発性記憶装置に限られず、記憶部に流す電流（所定時間当たりの電流量または電流を流す時間、つまり総電流量）によって情報を記憶するトランジスタのオン抵抗（導通抵抗）が変化する不揮発性記憶装置においても、有用である。
【００８４】
また、本願は正の電圧を生成するチャージポンプによって構成される正電源生成回路を開示したが、負の電圧を生成するチャージポンプによって構成される負電源電圧生成回路にも適用できる。この場合、例えば、情報を記憶する記憶部は、負電圧源と接地電圧源との間に流れる電流によって、各々の情報値が記憶される。チャージポンプ回路内のトランジスタや記憶部周辺のトランジスタ等は、必要により第１導電型と第２導電型を逆転させればよい。当該事業者であれば、容易に本願請求項を実現できる。
【００８５】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８６】
１：第１のチャージポンプ回路（ＶＰＳジェネレータ）
２：第１の制御回路
３、５３：第２のチャージポンプ回路（ＶＰＰジェネレータ）
４：第２の制御回路
５：外部電源端子（ＶＤＤ端子）
６、７：平滑容量
９：接地
１１、１３、１４、１１１、１１３、１１５、１１８、１１９：スイッチングトランジスタ（ＮＭＯＳトランジスタ）
１２、１１２、１１４：スイッチングトランジスタ（ＰＭＯＳトランジスタ）
１６、１１６、１１７：容量
２１：電圧比較回路
２２：発振回路（リングオシレータ回路）
２３：電源電圧入力端子
２４：比較電圧入力端子
２５：クロック出力端子
２６、４０：インバータ
２７、３８、３９：ＮＡＮＤ回路
２８、２９：抵抗
３０：コンパレータ
３１：プログラム回路
３２：メモリセルアレイ
３３：入出力バッファ回路
３４、３５：電流源回路
３６：セット電流スイッチトランジスタ
３７：リセット電流スイッチトランジスタ
４１：メモリセル
４２：相変化素子（ＧＳＴ：Ｇａ−Ｓｂ−Ｔｅ：ゲルマニウムアンチモンテルル）
４３：セルトランジスタ
４４：ビット線
４５：ワード線
５１：充電端子
５２：電圧出力端子
１００：電源電圧生成回路
１０３：ＶＰＰジェネレータ
Ｃ１、Ｃ２：クロック入力端子
Ｃ１Ｈ：クロック入力端子（Ｃ１端子から入力されるクロック信号と同相でＶＰＳ以上に昇圧されたクロック信号が入力される端子）
Ｃ１ＨＢ：クロック入力端子（Ｃ１端子から入力されるクロック信号と逆相でＶＰＳ以上に昇圧されたクロック信号が入力される端子）
Ｃ２Ｈ：クロック入力端子（Ｃ２端子から入力されるクロック信号と同相でＶＰＳ以上に昇圧されたクロック信号が入力される端子）
Ｃ２ＨＢ：クロック入力端子（Ｃ２端子から入力されるクロック信号と逆相でＶＰＰ以上に昇圧されたクロック信号が入力される端子）
ＣＶＰＰ：平滑容量７の容量値
Ｄ１、Ｎ０〜Ｎ３：ノード
ＴＣＹＣ：チャージポンプ回路に供給されるクロック信号の周期
Ｖ１：ＶＤＤ端子から供給される電源電圧ＶＤＤの最小値
Ｖ２：ＶＤＤ端子から供給される電源電圧ＶＤＤの最大値
ＶＤＤ：第３の電源電圧（外部電源端子であるＶＤＤ端子から供給される外部供給電圧）
ＶＰＰ：第２の電源電圧（第２のチャージポンプ回路の電圧出力端子であるＶＰＰ端子の電圧）
ＶＰＳ：第１の電源電圧（第１のチャージポンプ回路の電圧出力端子であるＶＰＳ端子の電圧）
ＷＲＥＳＥＴ：リセットプログラムタイミング信号
ＷＳＥＴ：セットプログラムタイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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