(57)【要約】【課題】本発明は、入力信号のデューティ比や周波数、温度、電源電圧、プロセスによらず、出力信号のデューティ比を補正することが出来るデューティ補正回路、及びデューティ補正方法を提供することを課題とする。【解決手段】コモンモード比較回路１３からのフィードバック信号により、レベルシフト回路１１はレベルを補正する。またコモンモード比較回路１５からのフィードバック信号により、ＴｒＴｆ制御回路１２は、信号のエッジの角度を補正する。【選択図】図１
2010130293.tif 000002
【特許請求の範囲】
【請求項１】
任意のデューティ比を持つ相補的な差動入力信号を入力とし、当該差動入力信号のレベルを制御するレベルシフト部と、
前記レベルシフト部の出力信号を入力とし、当該レベルシフト部の出力信号のエッジの角度を制御するＴｒＴｆ制御部と、
前記ＴｒＴｆ制御部の出力信号を入力とし、当該ＴｒＴｆ制御部の出力信号の波形整形を行う波形整形部と、
前記ＴｒＴｆ制御部の出力信号のコモンモードを抽出・比較する第１のコモンモード比較部と、
前記波形整形部の出力信号のコモンモードを抽出・比較する第２のコモンモード比較部と、
を備え、
前記レベルシフト部は、前記第１のコモンモード比較部の出力に基づいて前記レベルの制御を行い、前記ＴｒＴｆ制御部は、前記第２のコモンモード比較部の出力に基づいて前記エッジの角度の制御を行うことを特徴とするデューティ補正回路。
【請求項２】
前記レベルシフト部は、２組の差動増幅回路を並列に設けた構成であることを特徴とする請求項１に記載のデューティ補正回路。
【請求項３】
前記２組の差動増幅回路のうち、一方の差動増幅回路は、他方の差動増幅回路と同一の回路若しくはサイズダウンした回路であることを特徴とする請求項２に記載のデューティ補正回路。
【請求項４】
前記２組の差動増幅回路のうち、一方の差動増幅回路は、Ｕｐ／Ｄｏｗｎカウンタ、グレイコード変換器、及びＤ／Ａコンバータで構成されることを特徴とする請求項２に記載のデューティ補正回路。
【請求項５】
前記２組の差動増幅回路のうち、少なくとも一方はＬＶＤＳ型の差動増幅回路であることを特徴とする請求項２に記載のデューティ補正回路。
【請求項６】
前記ＴｒＴｆ制御部は、前記レベルシフト部の出力信号に加える静電容量の大きさを前記第２のコモンモード比較部の出力に基づいて変更することにより、前記エッジの角度の制御を行うことを特徴とする請求項１に記載のデューティ補正回路。
【請求項７】
前記ＴｒＴｆ制御部は、前記レベルシフト部の出力信号の信号線に接続した可変容量コンデンサを備え、前記第２のコモンモード比較部の出力に基づいて前記可変容量コンデンサの静電容量を変更することを特徴とする請求項６に記載のデューティ補正回路。
【請求項８】
前記ＴｒＴｆ制御部は、前記レベルシフト部の出力信号の信号線に接続した複数のコンデンサと、当該複数のコンデンサそれぞれに対応して設けられ当該複数のコンデンサそれぞれと前記信号線との接続を切替える複数のスイッチングトランジスタと、を備え、前記第２のコモンモード比較部の出力に基づいて前記す一珍トランジスタの切り替えを行うことを特徴とする請求項６に記載のデューティ補正回路。
【請求項９】
請求項１のデューティ補正回路を複数カスケード接続して構成されるデューティ補正回路。
【請求項１０】
任意のデューティ比を持つ相補的な差動入力信号のデューティ比の補正を行うデューティ補正方法であって、
差動入力信号のコモンモードを制御し、
前記コモンモードの制御をされた信号のエッジの角度を制御し、
前記エッジの角度を制御された信号の波形整形を行い、
前記エッジの角度を制御された信号のオフセット値を抽出・比較し、
前記波形整形された信号のオフセット値を抽出・比較し、
前記コモンモードの制御は、前記エッジの角度を制御された信号から前記抽出されたオフセット値の比較結果に基づいて行い、
前記エッジの角度の制御は、前記波形整形された信号から前記抽出されたオフセット値の比較結果に基づいて行うことを特徴とするデューティ補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩチップ内の複数の回路ブロック間の伝送や、あるいはＬＳＩチップ間の伝送に用いられる基準信号のデューティ比を補正する技術に関する。
【背景技術】
【０００２】
ＳＲＡＭ、ＤＲＡＭ、プロセッサ、スイッチ用ＬＳＩなど、コンピュータ等の情報処理機器を構成する部品は、年々作動周波数が上がる等性能は大きく向上してきた。
これに伴いこれらの部品内あるいは要素の間の信号伝送速度を向上（ｂｉｔ  ｐｅｒ  ｓｅｃで測定される伝送容量の増加および伝送遅延の減少）させていかなければ、システムの性能を向上できないという事態になっている。例えばＳＲＡＭやＤＲＡＭ等のメモリとプロセッサの間の速度差のギャップが大きくなる傾向にあり、これがサーバ等の情報処理機器の性能向上の妨げとなっている。
【０００３】
またサーバ以外の情報処理機器においても、通信基幹向け装置等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。また送受信する情報量の増加に伴い、システム、基板あるいはチップ上のＩ／Ｏチャネル数は増加していく。
【０００４】
通常デジタル回路では、クロック信号等の基準信号に同期させて、装置内外の伝送を行う。そしてデジタル回路を設計する際、広範囲な転送速度のデータを送受信する場合や、あるいは複数の伝送線路からのデータを送受信する仕様の場合には、通常、それぞれで求められる基準クロックの精度の中から最も厳しい条件を満足するように回路設計を行う。
【０００５】
一般的に、ＣＭＯＳプロセスの微細化が進むと、トランジスタ素子や抵抗素子の相対ばらつきが増大する。そして素子のばらつきの影響を比較的受けやすい、小振幅高速クロック信号の伝送では、わずかな素子特性の変動により、クロック信号のデューティ比がひずんでしまう。そしてクロック信号にデューティ比のひずみが生じると、データ送受信に対するタイミングマージンを削ることになるため、エラーレートの悪化を引き起こす。
【０００６】
また、システムやチップ等を設計する際も、最悪のデューティ比の条件で行うことになるので、必要以上に消費電力を要するものとなってしまう。
特に１０ＧＨｚ程度で動作する小振幅クロック伝送を行う場合には、ＣＭＯＳ  ６５ｎｍ世代のデバイスでは、小振幅差動増幅回路に限定される。また、その際、クロック信号に対して自動フィードバックをもつデューティ補正回路が用いられるのが一般的である。
【０００７】
図１４は、一般的なデューティ補正回路の例を示すブロック図である。
同図のデューティ補正回路１００は、レベルシフト回路１０１、ＴｒＴｆ制御回路１０２、コモンモード比較回路１０３及び波形整形回路１０４からなる。
【０００８】
デューティ補正回路１００では、レベルシフト回路１０１に信号ＩＮＰと、信号ＩＮＰの位相を１８０度ずらした信号ＩＮＮ１０２が入力される。レベルシフト回路１０１では、入力されたこれらの信号をＤＣ成分であるオフセットをずらしてコモンモードを合わせる。このとき後述するコモンモード比較回路１０３からの出力を考慮して信号ＩＮＰと信号ＩＮＮのコモンモードを合わせる。ＴｒＴｆ制御回路１０２は、レベルシフト回路１０１の２つの出力信号のエッジの角度を調整してデューティ比を制御する。このＴｒＴｆ制御回路１０２から出力される差動信号は、波形整形回路に入力され振幅が補正される。またＴｒＴｆ制御回路１０２から出力される差動信号は、コモンモード比較回路１０３に入力される。コモンモード比較回路１０３では、ＴｒＴｆ制御回路１０２によってコモンモードがずれた差動信号を比較し、結果をレベルシフト回路１０１にフィードバック出力する。
【０００９】
特許文献１には、デューティサイクル修正回路からの出力をデューティサイクル検出回路、比較器、カウンタ、Ｄ／Ａコンバータを介してフードバックすることにより、デューティ比を補正するデューティサイクル補正回路が開示されている。
【００１０】
また特許文献２には、正確に９０度位相シフトした２つの信号を生成するため、出力信号のオフセットを取り出して、これをフィードバックして減算するデューティサイクル補正部が開示されている。
【００１１】
更に特許文献３には、デューティ比を５０％に保つため、デューティ補正の結果をレベルシフトにフィードバックするレベル変換回路が開示されている。
また非特許文献１には、電圧発生器の出力をフィードバックしてデューティ比を５０％にする技術が開示されている。
【特許文献１】米国第７０１５７３９号明細書
【特許文献２】米国第５９４５８５７号明細書
【特許文献３】特開２００７−３９２９９２４号公報
【非特許文献１】Digital Systems Engineering, William J. Dally著、ISBN o-521-59292-5、P606-607
【発明の開示】
【発明が解決しようとする課題】
【００１２】
デューティ補正回路１００は、出力信号のデューティ比を改善することが出来るが。デューティ比の補正の効果が、入力信号のＴｒ、Ｔｆの大きさに依存するという問題がある。例えば、Ｔｒ、Ｔｆが大きい場合は、デューティ補正回路１００に入力してもデューティ比はほとんど補正されない。この場合入力信号のＴｒＴｆを制御して傾きを小さくするとデューティ補正回路１００によるデューティ比の補正は有効となるが、入力信号のＴｒ、Ｔｆは、入力信号の周波数、電源電圧、温度、プロセス条件等に依存するため、これらが変化したときに出力信号のデューティ比も変わってしまう。
【００１３】
上記問題点に鑑み、本発明は、入力信号のデューティ比や周波数、温度、電源電圧、プロセスによらず、出力信号のデューティ比を補正することが出来るデューティ補正回路、及びデューティ補正方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明のデューティ補正回路は、任意のデューティ比を持つ相補的な差動入力信号を入力とし、当該差動入力信号のレベルを制御するレベルシフト部と、前記レベルシフト部の出力信号を入力とし、当該レベルシフト部の出力信号のエッジの角度を制御するＴｒＴｆ制御部と、前記ＴｒＴｆ制御部の出力信号を入力とし、当該ＴｒＴｆ制御部の出力信号の波形整形を行う波形整形部と、前記ＴｒＴｆ制御部の出力信号のコモンモードを抽出・比較する第１のコモンモード比較部と、前記波形整形部の出力信号のコモンモードを抽出・比較する第２のコモンモード比較部と、を備え、前記レベルシフト部は、前記第１のコモンモード比較部の出力に基づいて前記レベルの制御を行い、前記ＴｒＴｆ制御部は、前記第２のコモンモード比較部の出力に基づいて前記エッジの角度の制御を行うことを特徴とする。
【００１５】
また本発明のデューティ補正方法は、任意のデューティ比を持つ相補的な差動入力信号のデューティ比の補正を行うデューティ補正方法であって、差動入力信号のコモンモード
を制御し、前記コモンモードの制御をされた信号のエッジの角度を制御し、前記エッジの角度を制御された信号の波形整形を行い、前記エッジの角度を制御された信号のオフセット値を抽出・比較し、前記波形整形された信号のオフセット値を抽出・比較し、前記コモンモードの制御は、前記エッジの角度を制御された信号から前記抽出されたオフセット値の比較結果に基づいて行い、前記エッジの角度の制御は、前記波形整形された信号から前記抽出されたオフセット値の比較結果に基づいて行うことを特徴とする。
【発明の効果】
【００１６】
本デューティ補正回路によれば、入力信号の周波数やデューティ比、温度、電源電圧、プロセスによらず、出力信号のデューティ比を補正することができる。
【発明を実施するための最良の形態】
【００１７】
以下に図面を参照しながら本発明の一実施形態について説明する。
図１は本実施形態におけるデューティ補正回路１０の原理を示すブロック図である。
図１のデューティ補正回路１０では、図１４のデューティ補正回路１００と同様、レベルシフト回路１１、ＴｒＴｆ制御回路１２、及びコモンモード比較回路１３を備え、デューティ比の補正を行う信号ＩＮＰ及びＩＮＮをレベルシフト回路１１でオフセット値を変更し、ＴｒＴｆ制御回路１２によって、レベルシフト回路１１の出力信号のエッジの角度を変更して、デューティ比を５０％に補正する。またこのときコモンモード比較回路１３がＴｒＴｆ制御回路１２から出力される差動信号からオフセットを抽出・比較し、その結果をレベルシフト回路１１にフィードバックすることによって、レベルシフト回路１１はフィードバックのかかったオフセット値の変更を行う。以下このレベルシフト回路１１−＞ＴｒＴｆ制御回路１２−＞コモンモード比較回路１３−＞レベルシフト回路１１のフィードバックループをループ１という。
【００１８】
本実施形態のデューティ補正回路１は、このループ１の構成の他に、波形整形回路１４の出力信号からオフセットを抽出・比較し、これをＴｒＴｆ制御回路１２にフィードバックするループ２の構成を備えている。
【００１９】
従来のデューティ補正回路１００と同様の、回路内部の差動信号のコモンモードを一致させるようフィードバックするループ（ループ１）の他に、出力信号ＯＵＴＰ、ＯＵＴＮのコモンモードが一致するよう入力信号のＴｒＴｆを調整するループ（ループ２）を備える。これにより本実施形態のデューティ補正回路１は、ループ１でＴｒＴｆ制御回路１２の出力信号Ｎ１Ｐ及びＮ２Ｐのコモンモードを検出し、これらが一致するようにフィードバックをかけることでＮ１Ｐ／Ｎ１Ｎでのデューティ比をある程度補正する。そして本実施形態のデューティ補正回路１では、さらにループ２で、波形整形回路ＯＵＴＰ、ＯＵＴＮのコモンモードが一致するようにＴｒＴｆ制御回路１２にフィードバックすることで、出力信号ＯＵＴＰ、ＯＵＴＮのデューティ比を５０％にする。
【００２０】
これにより、本実施形態のデューティ補正回路１では、入力信号の周波数、電源電圧、温度、プロセス条件等によって変化する入力信号ＩＮＰ、ＩＮＮのＴｒ、Ｔｆに依存することなく、出力信号ＯＵＴＰ、ＯＵＴＮのデューティ比を５０％にすることが出来る。
【００２１】
図２は、本実施形態のデューティ補正回路１のループ１の動作を説明する図である。
同図（ａ）は、入力信号のＩＮＰ、ＩＮＮを表しており、２つの信号はデューティ比が５０％からずれている。したがってこれらの信号のコモンモードはずれている。この信号がデューティ補正回路１に入力されると、レベルシフト回路１１及びＴｒＴｆ制御回路１２によってコモンモードが一致するようにオフセット値の変更（レベルシフト）がなされ、同図（ｂ）のようにコモンモードが一致した信号Ｎ１Ｐ、Ｎ１Ｎに補正される。そしてループ１のフィードバック補正のみで波形整形回路で波形整形を行って出力信号ＯＵＴＰ、ＯＵＴＮを求めると、元の信号の周波数、デューティ比、温度、電源電圧、プロセス等の条件によって、同図（ｃ）に示すようにコモンモードがずれる。
【００２２】
図３は、本実施形態のデューティ補正回路１のループ１のフィードバック補正だけを行った場合のデューティ補正と、ループ１とループ２の両方によるフィードバック補正を行った場合のデューティ補正を示す図である。
【００２３】
同図（ａ）は、ループ１によるフィードバック補正のみの場合、同図（ｂ）はループ１とループ２の２つのフィードバック補正による場合のＴｒＴｆ制御回路１２から出力される差動信号Ｎ１Ｐ、Ｎ１Ｎ、及び波形整形回路１４の出力信号ＯＵＴＰ、ＯＵＴＮを示している。
【００２４】
同図（ａ）に示すループ１だけのフィードバックの場合、ループ１が安定した後もデューティ比が５０％に補正しきれていない場合、波形整形回路１４による波形整形後の信号ＯＵＴＰとＯＵＴＮのコモンモードは一致しない。
【００２５】
それに対して同図（ｂ）に示すループ１とループ２の２つのフィードバック補正を行った場合、ループ２で波形整形回路１４によって波形整形後の信号ＯＵＴＰとＯＵＴＮのコモンモードをコモンモード比較回路１５によって比較する。そして比較結果をＴｒＴｆ制御回路１２にフィードバックすることにより、デューティ補正が最適化され、デューティ補正回路１の出力ＯＵＴＰとＯＵＴＮのデューティ比は５０％に補正される。
【００２６】
次に図１のデューティ補正回路１の各構成要素の詳細について説明する。
図４は、コモンモード比較回路１３及び１５の構成例を示す図である。
図４（ａ）のコモンモード比較回路は、コンパレータ２１の２つの入力にそれぞれローパスフィルタ（ＬＰＦ）２２及び２３を設けた構成となっている。
【００２７】
各ローパスフィルタ２２及び２３の入力には、ＴｒＴｆ制御回路１２から出力されるＮ１ＰとＮ１Ｎ、若しくは波形整形回路１４から出力されるＯＵＴＰとＯＵＴＮが入力され、コンパレータ２１からの出力はレベルシフト回路１１、若しくはＴｒＴｆ制御回路１２にフィードバック入力される。
【００２８】
なお同図のコンパレータ２１は互いに反転した２つの出力となっており、‘＋’の方の入力が‘−’の方の入力より大きいときは‘１’及び‘０’を、‘−’の方の入力が‘＋’の方法の入力より大きいときは‘０‘及び‘１’を出力する。
【００２９】
また図４（ｂ）のコモンモード比較回路は、ローパスフィルタ２２及び２３をコンパレータ２１に直列に接続した抵抗器Ｒ１及びＲ２と、この抵抗器Ｒ１及びＲ２とコンパレータ２１との中点をグランドに設置したバイパスコンデンサＣ１及びＣ２によって構成した例である。この構成により、コンパレータ２１には入力信号から抽出されたＤＣ成分（コモンモード）が入力され、コンパレータ２１によってその大きさが比較される。
【００３０】
次にレベルシフト回路１１について説明する。
図５は、レベルシフト回路１１の第１の構成例を示す図である。
図５のレベルシフト回路１１の構成は、差動増幅回路とその差動増幅回路を同じ構成（トランジスタや抵抗器をスケールダウンしたものも含む）の差動増幅器を並列に接続した構成を有する。
【００３１】
同図のレベルシフト回路１１は、グランドに接続された電流源Ｉ１と直列に接続されたＮＭＯＳトランジスタＴｒ１１及び抵抗器Ｒ１１、電源Ｉ１と直列に接続されＮＭＯＳト
ランジスタＴｒ１１及び抵抗器Ｒ１１と並列に設けられたＮＭＯＳトランジスタＴｒ１２及び抵抗器Ｒ１２、グランドに接続された電流源Ｉ２と直列に接続されたＮＭＯＳトランジスタＴｒ１３及び抵抗器Ｒ１３、電源Ｉ２と直列に接続されＮＭＯＳトランジスタＴｒ１３及び抵抗器Ｒ１３と並列に設けられたＮＭＯＳトランジスタＴｒ１４及び抵抗器Ｒ１４から成る。そして入力信号ＩＮＰ及びＩＮＮはＮＭＯＳトランジスタＴｒ１３及びＴｒ１４のゲートに入力され、コモンモード比較回路１３の出力Ｎ２Ｐ及びＮ２ＮはＮＭＯＳトランジスタＴｒ１１及びＴｒ１２のゲートに入力される。そして抵抗器Ｒ１１とＮＭＯＳトランジスタＴｒ１１の中点と抵抗器Ｒ１４とＮＭＯＳトランジスタＴｒ１４の中点の接続点、及び抵抗器Ｒ１２とＮＭＯＳトランジスタＴｒ１２の中点と抵抗器Ｒ１３とＮＭＯＳトランジスタＴｒ１３の中点の接続点をレベルシフト回路１１の出力とする。
【００３２】
このような構成において、図５のレベルシフト回路１１は、トランジスタＴｒ１１と抵抗器Ｒ１１の中点と、トランジスタＴｒ４と抵抗器Ｒ１４の中点が接続されて出力となっているので、信号ＩＮＰが信号Ｎ２Ｐによってオフセットが制御されてレベルシフトされたものが出力信号となる。同様にトランジスタＴｒ１２と抵抗器Ｒ１２の中点と、トランジスタＴｒ３と抵抗器Ｒ１３の中点が接続されて出力となっているので、信号ＩＮＮが信号Ｎ２Ｎによってオフセットが制御されてレベルシフトされたものが出力信号となる。
【００３３】
図６は、レベルシフト回路１１の第２の構成例を示す図である。
同図のレベルシフト回路１１は、コモンモード比較回路１３からの出力のうちのＮ２Ｐを入力とし、Ｎ２Ｐが‘１’のときＵｐ、‘０’のときＤｏｗｎするＵｐ／Ｄｏｗｎカウンタ３１を設け、この値をＤ／Ａコンバータ（ＤＡＣ）３３、３４で電流値に変換する構成である。そしてこのＤ／Ａコンバータ３３、３４に並列に、デューティ補正を行う信号ＩＮＰ、ＩＮＮが入力されるＮＭＯＳトランジスタＴｒ２１、Ｔｒ２２、それらと直列に接続される抵抗器Ｒ２１、Ｒ２２、及び電流源Ｉ２１によって構成される差動増幅回路を設けて構成される。
【００３４】
この構成では、フィードバック補正がデジタルデータとして処理される。
なお図６の構成では、Ｕｐ／Ｄｏｗｎカウンタ３１とＤ／Ａコンバータ３３、３４の間にグレイコード変換器３２が設けてあるが、これはＵｐ／Ｄｏｗｎカウンタから出力される２進数データをグレイコードに変換することにより、１ビットずつ変化するようにするためである。
【００３５】
この図６のレベルシフト回路１１では、コモンモード比較回路１３からのフィードバック信号をＵｐ／Ｄｏｗｎカウンタ３１でカウントし、その値をグレイコード変換器３２で変換後２つのＤ／Ａコンバータ３３、３４によって入力信号のＩＮＰ及びＩＮＮのオフセットを変更する信号を生成する。このグレイコード変換器３２で変換後２つのＤ／Ａコンバータ３３、３４の出力に入力信号のＩＮＰ及びＩＮＮのオフセットを合わせることによりレベルシフト回路１１は入力信号のＩＮＰ及びＩＮＮのレベルを制御する。
【００３６】
図７は、レベルシフト回路１１の第３の構成例を示す図である。
この第３の構成例は、２つの差動増幅回路の抵抗器を共有することにより、構成部品数を減少させるものである。
【００３７】
同図において、ＮＭＯＳトランジスタＴｒ３１、Ｔｒ３２、及び電流源Ｉ３１で構成される差動増幅回路と、ＮＭＯＳトランジスタＴｒ３３、Ｔｒ３４、及び電流源Ｉ３２で構成される差動増幅回路が、抵抗器Ｒ３１及びＲ３２を共用する構成となっている。
【００３８】
また図８に示すレベルシフト回路１１の第４の構成例では、２つの差動増幅回路で抵抗器Ｒ４１及びＲ４２を共有すると共に、デューティ補正を行う信号ＩＮＰ及びＩＮＮが入
力されるランジスタＴｒ４３及びＴｒ４４をＰＭＯＳトランジスタにし、コモンモード比較回路１３からのフィードバック信号Ｎ２Ｐ及びＮ２Ｎが入力されるトランジスタＴｒ４３及びＴｒ４４はＮＭＯＳトランジスタにする構成とする。この構成の場合電流源Ｉ４１がＰＭＯＳトランジスタＴｒ４１及びＴｒ４２のプルアップ側に設けられ、また電流原Ｉ４２がＮＭＯＳトランジスタＴｒ４３及びＴｒ４４のグランド側に設けられる。
【００３９】
この図７及び図８の第３及び第４の実施形態のレベルシフト回路１１の動作は、基本的に図５の第１の実施形態のレベルシフト回路１１と同じなので、動作説明は省略する。
この図７及び図８の第３及び第４の実施形態の構成では、図５の第１の実施形態に比して部品点数を減らすことが出来、構成の簡素化、安価化を実現することが出来る。
【００４０】
図９は、レベルシフト回路１１の第５の構成例を示す図である。
同図の構成は、デューティ補正を行う信号ＩＮＰ及びＩＮＮが入力される側の差動増幅回路をＬＶＤＳ型にしたものである。
【００４１】
同図において、信号ＩＮＰが入力されるトランジスタとしてＰＭＯＳトランジスタＴｒ５１とＮＭＯＳトランジスタＴｒ５３、信号ＩＮＮが入力されるトランジスタとしてＰＭＯＳトランジスタＴｒ５２とＮＭＯＳトランジスタＴｒ５４、及び電源としてＰＭＯＳトランジスタ用の電流源Ｉ５１及びＮＭＯＳトランジスタ用の電流源Ｉ５２が設けられている。また同図の構成では、コモンモード比較回路１３からのフィードバック信号Ｎ２Ｐ及びＮ２Ｎが入力されるトランジスタは、ＮＭＯＳトランジスタＴｒ５６及びＴｒ５７のみであり、それにＮＭＯＳトランジスタ用電流源５３が設けられて差動増幅回路が構成されている。
【００４２】
また図１０に示すレベルシフト回路１１の第６の構成例では、デューティ補正を行う信号ＩＮＰ及びＩＮＮを入力とする差動増幅回路側のみならず、コモンモード比較回路１３からのフィードバック信号Ｎ２Ｐ及びＮ２Ｎを入力とする差動増幅回路側もＬＶＤＳ型としたものである。
【００４３】
図１０のレベルシフト回路１１の構成では、入力信号ＩＮＰが入力されるトランジスタとしてＰＭＯＳトランジスタＴｒ６１とＮＭＯＳトランジスタＴｒ６３、信号ＩＮＮが入力されるトランジスタとしてＰＭＯＳトランジスタＴｒ６２とＮＭＯＳトランジスタＴｒ６４、及び電源としてＰＭＯＳトランジスタ用の電流源Ｉ６１及びＮＭＯＳトランジスタ用の電流源Ｉ６２が設けられている。またフィードバック信号Ｎ２Ｐが入力されるトランジスタとしてＰＭＯＳトランジスタＴｒ６６とＮＭＯＳトランジスタＴｒ６８、フィードバック信号ＩＮＮが入力されるトランジスタとしてＰＭＯＳトランジスタＴｒ６５とＮＭＯＳトランジスタＴｒ６７、及び電源としてＰＭＯＳトランジスタ用の電流源Ｉ６３及びＮＭＯＳトランジスタ用の電流源Ｉ６４が設けられている。
【００４４】
図９及び図１０に示した第４及び第５の実施形態の構成のレベルシフト回路１１では、ＬＶＤＳ型とした部分が電圧駆動となるのみで、基本的動作は図５の第１の実施形態のレベルシフト回路１１と同じなので説明は省略する。
【００４５】
この図９及び図１０に示した第４及び第５の実施形態の構成のレベルシフト回路１１では、流れる電流を少なくでき、図５の構成等に比して消費電力を押さえることが出来る。
次にＴｒＴｆ制御回路１２の構成について説明する。
【００４６】
図１１はＴｒＴｆ制御回路１２の構成例を示す図である。
同図（ａ）は、ＴｒＴｆ制御回路１２の第１の実施形態の構成を示すものである。
同図（ａ）の構成では、ＴｒＴｆ制御回路１２では、入力信号ＩＮＰ及びＩＮＮの信号
線とグランドとの間にそれぞれ可変容量コンデンサＣ７１及びＣ７２を備える構成となっている。これらの可変容量コンデンサＣ７１及びＣ７２の静電容量は、コモンモード比較回路１５からのループ２のフィードバック信号Ｎ３Ｐをチャージポンプ７１で増幅して生成した制御電圧に基づいて可変となる。これにより信号ＩＮＰ及びＩＮＮに加わる静電容量が変化し、信号ＩＮＰ及びＩＮＮのエッジの角度を変更することが出来、ＴｒＴｆの制御を行うことが出来る。
【００４７】
また同図（ｂ）は、ＴｒＴｆ制御回路１２の第１の実施形態の構成を示すものである。
同図（ｂ）の構成は、信号ＩＮＰの信号線と信号ＩＮＮの信号線の間に可変容量コンデンサＣ７３を設ける構成である。
【００４８】
この構成においても、可変容量コンデンサＣ７３の静電容量は、コモンモード比較回路１５からのループ２のフィードバック信号Ｎ３Ｐをチャージポンプ７２で増幅して生成した制御電圧に基づいて変化し、信号ＩＮＰとＩＮＮの波形の傾きを制御する。
【００４９】
また同図（ｃ）はＴｒＴｆ制御回路１２の第３の実施形態の構成を示すものである。
同図（ｃ）に示す第３の実施形態のＴｒＴｆ制御回路１２は、信号ＩＮＰの信号線とグランドとの間にスイッチングトランジスタＴｒ７１−１〜Ｔｒ７１−ｎを介してコンデンサＣ７４−１〜Ｃ７４−ｎが、また信号ＩＮＮの信号線とグランドとの間にスイッチングトランジスタＴｒ７２−１〜Ｔｒ７２−ｎを介してコンデンサＣ７５−１〜Ｃ７５−ｎが設けられている。スイッチングトランジスタＴｒ７１−１〜Ｔｒ７１−ｎ及びＴｒ７２−１〜７２−ｎのゲートには、コモンモード比較回路１５からのループ２のフィードバック信号Ｎ３Ｐから生成された制御理論信号が接続されている。これによりループ２のフィードバック信号Ｎ３Ｐに基づいて信号ＩＮＰの信号線と信号ＩＮＮの信号線に接続されるコンデンサＣ７４及びＣ７５の数が切り替わり、信号ＩＮＰ及びＩＮＮのエッジの角度が制御される。
【００５０】
次に波形整形回路１４の構成について説明する。
図１２は、波形整形回路１４の構成例を示す図である。同図（ａ）は第１の実施形態、同図（ｂ）は第２の実施形態の構成例を示している。
波形整形回路１４は、入力される信号Ｎ１ＰとＮ１Ｎの振幅を合わせるよう整形するものなので、差動増幅回路の構成を有している。
【００５１】
同図（ａ）の第１の実施形態の構成では、電流源Ｉ８１、ＮＭＯＳトランジスタＴｒ８１、及び抵抗器Ｒ８１が直列に接続され、また電流源Ｉ８１には、ＮＭＯＳトランジスタＴｒ８１及び抵抗器Ｒ８１と並列に、ＮＭＯＳトランジスタＴｒ８２、及び抵抗器Ｒ８２が直列に接続される構成となっている。
【００５２】
また同図（ｂ）の第２の実施形態の構成では、同図（ａ）の第１の実施形態と同様、電流源Ｉ８２にＮＭＯＳトランジスタＴｒ８３及び抵抗器Ｒ８３が直列に接続されると共に、ＮＭＯＳトランジスタＴｒ８４、及び抵抗器Ｒ８４が直列に接続され、それらがＮＭＯＳトランジスタＴｒ８２及び抵抗器Ｒ８と並列にとなるように設けられる構成となっている。また同図（ｂ）の構成では、抵抗器Ｒ８３と抵抗器Ｒ８４の間に抵抗器Ｒ８５が設けられている。
【００５３】
この図１２（ｂ）の構成は、図１２（ａ）の構成に比して、ゲインを押さえて信号の帯域を上げたいときに用いる。
この図１２（ａ）、図１２（ｂ）の構成の波形整形回路１４によれば、出力信号のＤＣ振幅を制限することで、ＤＣ振幅を超える波形部分を取り除くことが出来る。
【００５４】
このように本実施形態のデューティ補正回路１によれば、ループ１で入力信号のコモンモードを制御するだけでなく、ループ２で入力信号のエッジの角度を制御できる。したがって入力信号の周波数やデューティ比、温度、電源電圧、プロセス等によらないデューティ補正を行うことが出来る。
なお本実施形態のデューティ補正回路１を複数カスケード接続して、より精度の高いデューティ補正を行うデューティ補正回路を実現することも出来る。
【００５５】
図１３は本実施形態のデューティ補正回路を２つカスケート接続した場合の例を示す図である。
同図の例では、本実施形態のデューティ補正回路９１ａと９１ｂがカスケード結合して、デューティ補正の効果を高めている。
【００５６】
同図の例では、まず前段のデューティ補正回路９１ａによって、入力信号ＩＮＰ及びＩＮＮのデューティ補正を行う。そしてデューティ補正回路９１ａの出力をデューティ補正回路９１ｂの入力として更にデューティ補正を行う。
このように本実施形態のデューティ補正回路を複数カスケード接続することによって、より精度の高いデューティ補正を実現することが出来る。
【００５７】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
任意のデューティ比を持つ相補的な差動入力信号を入力とし、当該差動入力信号のレベルを制御するレベルシフト部と、
前記レベルシフト部の出力信号を入力とし、当該レベルシフト部の出力信号のエッジの角度を制御するＴｒＴｆ制御部と、
前記ＴｒＴｆ制御部の出力信号を入力とし、当該ＴｒＴｆ制御部の出力信号の波形整形を行う波形整形部と、
前記ＴｒＴｆ制御部の出力信号のコモンモードを抽出・比較する第１のコモンモード比較部と、
前記波形整形部の出力信号のコモンモードを抽出・比較する第２のコモンモード比較部と、
を備え、
前記レベルシフト部は、前記第１のコモンモード比較部の出力に基づいて前記レベルの制御を行い、前記ＴｒＴｆ制御部は、前記第２のコモンモード比較部の出力に基づいて前記エッジの角度の制御を行うことを特徴とするデューティ補正回路。
（付記２）
前記レベルシフト部は、２組の差動増幅回路を並列に設けた構成であることを特徴とする付記１に記載のデューティ補正回路。
（付記３）
前記２組の差動増幅回路のうち、一方の差動増幅回路は、他方の差動増幅回路と同一の回路若しくはサイズダウンした回路であることを特徴とする付記２に記載のデューティ補正回路。
（付記４）
前記２組の差動増幅回路は、１組の抵抗器を共有する構成であることを特徴とする付記２に記載のデューティ補正回路。
（付記５）
前記２組の差動増幅回路のうち、一方の差動増幅回路は、Ｕｐ／Ｄｏｗｎカウンタ、グレイコード変換器、及びＤ／Ａコンバータで構成されることを特徴とする付記２に記載のデューティ補正回路。
（付記５）
前記２組の差動増幅回路のうち、一方の差動増幅回路は、ＰＭＯＳトランジスタによる
差動増幅回路で、もう一方の差動増幅回路は、ＰＭＯＳトランジスタによる差動増幅回路であることを特徴とする付記２に記載のデューティ補正回路。
（付記６）
前記２組の差動増幅回路のうち、少なくとも一方はＬＶＤＳ型の差動増幅回路であることを特徴とする付記２に記載のデューティ補正回路。
（付記７）
前記第１のコモンモード比較部及び前記第２のコモンモード比較部は、コンパレータの入力部分にローパスフィルタを設けた構成であることを特徴とする付記１に記載のデューティ補正回路。
（付記８）
前記ＴｒＴｆ制御部は、前記レベルシフト部の出力信号に加える静電容量の大きさを前記第２のコモンモード比較部の出力に基づいて変更することにより、前記エッジの角度の制御を行うことを特徴とする付記１に記載のデューティ補正回路。
（付記９）
前記ＴｒＴｆ制御部は、前記レベルシフト部の出力信号の信号線に接続した可変容量コンデンサを備え、前記第２のコモンモード比較部の出力に基づいて前記可変容量コンデンサの静電容量を変更することを特徴とする付記８に記載のデューティ補正回路。
（付記１０）
前記ＴｒＴｆ制御部は、前記レベルシフト部の出力信号の信号線に接続した複数のコンデンサと、当該複数のコンデンサそれぞれに対応して設けられ当該複数のコンデンサそれぞれと前記信号線との接続を切替える複数のスイッチングトランジスタと、を備え、前記第２のコモンモード比較部の出力に基づいて前記す一珍トランジスタの切り替えを行うことを特徴とする付記８に記載のデューティ補正回路。
（付記１１）
前記波形整形部は、差動増幅回路として構成されることを特徴とする付記１に記載のデューティ補正回路。
（付記１２）
請求項１のデューティ補正回路を複数カスケード接続して構成されるデューティ補正回路。
（付記１３）
任意のデューティ比を持つ相補的な差動入力信号のデューティ比の補正を行うデューティ補正方法であって、
差動入力信号のコモンモードを制御し、
前記コモンモードの制御をされた信号のエッジの角度を制御し、
前記エッジの角度を制御された信号の波形整形を行い、
前記エッジの角度を制御された信号のコモンモードを抽出・比較し、
前記波形整形された信号のコモンモードを抽出・比較し、
前記コモンモードの制御は、前記エッジの角度を制御された信号から前記抽出されたコモンモードの比較結果に基づいて行い、
前記エッジの角度の制御は、前記波形整形された信号から前記抽出されたオフセット値の比較結果に基づいて行うことを特徴とするデューティ補正方法。
【図面の簡単な説明】
【００５８】
【図１】本実施形態におけるデューティ補正回路の原理を示すブロック図である。
【図２】本実施形態のデューティ補正回路のループ１の動作を説明する図である。
【図３】ループ１のフィードバック補正だけを行った場合のデューティ補正と、ループ１とループ２の両方によるフィードバック補正を行った場合のデューティ補正を示す図である。
【図４】コモンモード比較回路の構成例を示す図である。
【図５】レベルシフト回路の第１の構成例を示す図である。
【図６】レベルシフト回路の第２の構成例を示す図である。
【図７】レベルシフト回路の第３の構成例を示す図である。
【図８】レベルシフト回路の第４の構成例を示す図である。
【図９】レベルシフト回路の第５の構成例を示す図である。
【図１０】レベルシフト回路の第６の構成例を示す図である。
【図１１】ＴｒＴｆ制御回路の構成例を示す図である。
【図１２】波形整形回路の構成例を示す図である。
【図１３】本実施形態のデューティ補正回路を２つカスケート接続した場合の例を示す図である。
【図１４】一般的なデューティ補正回路の例を示すブロック図である。
【符号の説明】
【００５９】
１、１００  デューティ補正回路
１１、１０１  レベルシフト回路
１２、１０２  ＴｒＴｆ制御回路
１３、１５、１０３  コモンモード比較回路
１４、１０４  波形整形回路
２１          コンパレータ
２２、２３    ローパスフィルタ
３１          Ｕｐ／Ｄｏｗｎカウンタ
３２          グレイコード変換器
３３、３４    Ｄ／Ａコンバータ
７１、７２    チャージポンプ
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図２】
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【図３】
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