(57)【要約】【課題】放熱効果の向上を図り得る半導体装置を提供することを課題とする。【解決手段】本発明に係る半導体装置は、第１の面と当該第１の面と反対の第２の面とを有するシリコンインターポーザと；前記シリコンインターポーザの第１の面側に搭載された複数の半導体チップとを備える。前記シリコンインターポーザには、前記第１及び第２の面に渡る複数の貫通孔が設けられている。そして、前記貫通孔には、ペルチェ素子を構成するＮ型半導体及びＰ型半導体が各々形成されていることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の面と当該第１の面と反対の第２の面とを有するシリコンインターポーザと；
前記シリコンインターポーザの第１の面側に搭載された複数の半導体チップとを備え、
前記シリコンインターポーザには、前記第１及び第２の面に渡る複数の貫通孔が設けられ、
前記貫通孔には、ペルチェ素子を構成するＮ型半導体及びＰ型半導体が各々形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体チップと前記Ｎ型半導体及びＰ型半導体との間に配置された第１の導体層と；
前記シリコンインターポーザの前記第２の面に形成され、前記Ｎ型半導体及びＰ型半導体と導通する外部電極とを更に備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｎ型半導体及びＰ型半導体と前記外部電極との間に形成された第２の導体層を更に備えたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体チップを封止する封止樹脂層を更に備え、
前記封止樹脂には、前記第１の導体層と導通する貫通電極が形成され、
前記貫通電極が外部端子を介して実装基板に導通し、
前記第２の導体層が外部に対して露出することを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記半導体チップの発熱部が吸熱作用を生じる再配線層によって被覆され、
前記再配線層は、前記第１の導体層に導通していることを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造に関するものである。特に、実装密度の高い半導体装置の放熱性向上に寄与する半導体装置の構造に関する。
【背景技術】
【０００２】
一つのデバイスにおける放熱対策に関しては、特許文献１に開示されており、ペルチェ素子をデバイス内に組み込むことで、冷却と放熱を行うことができる。一方で、機器の小型化、高機能化に伴い、様々な形態の実装が採用されている。一例として、ＭＣＰ(マルチ・チップ・パッケージ)がある。ＭＣＰにおける放熱対策に関しては、特許文献２に開示されており、積層された複数のＩＣチップの下側にペルチェ素子を含むクーラーチップを配置している。
【０００３】
ここで、ペルチェ素子を用いた冷却原理（ペルチェ効果）について簡単に説明する。二つの異種金属または半導体を電気的に直列に接合して電流を流すと、その接合部分にジュール熱以外の吸熱及び発熱が発生する。このような現象がペルチェ効果である。ペルチェ素子はペルチェ効果を利用したモジュールであり、Ｎ型半導体とＰ型半導体を金属などの導体を介して直列に接続し、この直列構造に所定の電流を流すと、その電流の方向に応じて吸熱や放熱が生じる熱電変換素子である。例えば、導体A→N型半導体→導体B→P型半導体→導体Cの方向に電流を流すと、導体Bで吸熱現象が生じ、導体A及び導体Cでは放熱現象が生じる。
【０００４】
ところで、複数のＩＣチップを積層したパッケージに比べて、平面的に複数のＩＣチップを一つのモジュールに実装する場合、Ｓｉ−ＩＰ（シリコンインターポーザ）が使用される。Ｓｉ−ＩＰは微細配線加工が可能となり、モジュールの更なる高機能化及び高密度化につながる。Ｓｉ−ＩＰを使用したモジュールでは、放熱の促進が必要とされており、放熱効率の向上が求められている。
【特許文献１】特開２００６−０３２４５３号公報
【特許文献２】特開２００４−２２８４８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記のような状況に鑑みてなされたものであり、放熱効果の向上を図り得る半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る半導体装置は、第１の面と当該第１の面と反対の第２の面とを有するシリコンインターポーザと；前記シリコンインターポーザの第１の面側に搭載された複数の半導体チップとを備える。前記シリコンインターポーザには、前記第１及び第２の面に渡る複数の貫通孔が設けられている。そして、前記貫通孔には、ペルチェ素子を構成するＮ型半導体及びＰ型半導体が各々形成されていることを特徴とする。
【発明の効果】
【０００７】
上記のような構成の本発明によれば、Ｓｉ−ＩＰ内部にＮ型半導体及びＰ型半導体を貫通させることで、Ｓｉ−ＩＰ上に搭載された半導体チップの発熱部から実装基板までの熱伝導距離が短縮されることになる。熱伝導距離が短くなることにより、熱抵抗が小さくなり、その結果、放熱効果が向上することになる。
【０００８】
また、Ｓｉ−ＩＰの下部に形成された放熱作用の生じる導体から、接続導体（例えば、はんだ）を介して、実装基板へと熱伝導が行われる構造とすることが好ましい。この場合、モジュールの放熱経路内では、ペルチェ構造を構成している導体や接続導体を介して熱伝導が行われるため、高い放熱効果が維持されることになる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明が適用可能な半導体装置を示す斜視図である。
【図２】図２は、本発明の第１実施例に係る半導体装置の構造を示す断面図である。
【図３】図３は、図２に示された半導体装置の一部（破線で囲まれた部分）の構造を示す断面図である。
【図４】図４は、図３の概略平面図である。
【図５】図５は、図３の概略裏面図である。
【図６】図６（Ａ）−（Ｄ）は、図２及び図３に示す半導体装置に使用されるシリコンインターポーザの製造工程を示す断面図である。
【図７】図７（Ｅ）、（Ｆ）は、図２及び図３に示す半導体装置に使用されるシリコンインターポーザの製造工程を示す断面図である。
【図８】図８（Ｇ）、（Ｈ）は、図２及び図３に示す半導体装置に使用されるシリコンインターポーザの製造工程を示す断面図である。
【図９】図９は、本発明の第２実施例に係る半導体装置の構造を示す断面図である。
【図１０】図１０は、本発明の第３実施例に係る半導体装置の構造を示す断面図である。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明が適用可能な半導体装置１０を示す斜視図である。図１において、シリコンインターポーザ１２上に半導体チップとして３個のＤＲＡＭと１個のＳｏＣ(System on a Chip)が搭載されている。本発明は、このように、シリコンインターポーザ上に平面的に複数の半導体チップを搭載した半導体装置に適したものである。半導体デバイスの発熱部分（集積回路形成面）を再配線層等の導体で被覆することにより本発明の効果はより顕著となる。
【００１１】
図２は、本発明の第１実施例に係る半導体装置１００の構造を示す断面図である。図３は、図２に示された半導体装置１００の一部（破線で囲まれた部分）の構造を詳細に示す断面図である。図４は図３の概略平面図であり、図５は図３の概略裏面図である。
【００１２】
本実施例の半導体装置１００は、実装基板１０２に搭載されるシリコンインターポーザ１０６と；シリコンインターポーザ１０６に搭載された複数の半導体チップ１０４とを備えている。シリコンインターポーザ１０６には、Ｎ型半導体１１２Ｎ及びＰ型半導体１１２Ｐが各々形成された貫通孔が設けられている。そして、Ｎ型半導体１１２Ｎ及びＰ型半導体１１２Ｐを利用してペルチェ素子が構成されている。
【００１３】
図２において、シリコンインターポーザ１０６には、複数の貫通電極１１８が形成されている。貫通電極１１８は、アルミパッド１１４及び外部端子（はんだ）１１５を介して実装基板１０２に電気的に接続可能となっている。シリコンインターポーザ１０６には、また、ペルチェ素子を構成するＮ型半導体１１２Ｎ及びＰ型半導体１１２Ｐが厚さ方向に貫通した状態で設けられている。これらのＮ型半導体１１２Ｎ及びＰ型半導体１１２Ｐについても、アルミパッド１１４及び、外部端子１１５介して実装基板１０２に電気的に接続可能となっている。Ｎ型半導体１１２Ｎとしては、アンチモン・テルル（Ｓｂ２Ｔｅ３）を使用することができ、Ｐ型半導体１１２Ｐとしては、ビスマス・テルル（Ｂｉ２Ｔｅ３）を使用することができる。Ｎ型半導体１１２Ｎ及びＰ型半導体１１２Ｐは、スパッタリング法や蒸着法により形成することができる。また、スキージ法により穴埋めし、焼結等で形成することも可能である。
【００１４】
シリコンインターポーザ１０６の上面（実装基板１０２と反対側の面）には、再配線層のような第１導体層１１６が形成されている。第１導体層１１６の上には、半導体チップ１０４が搭載され、ボンディングワイヤ１１０によって配線層と電気的に接続されている。半導体チップ１０４は封止樹脂１０８によって覆われている。
【００１５】
図２において、電流の流れる方向は、外部電極１１５→Ｎ型半導体１１２Ｎ→第１導体層１１６→Ｐ型半導体１１２Ｐ→第２導体層１３４→Ｎ型半導体１１２Ｎ→第１導体層１１６→Ｐ型半導体１１２Ｐ→外部電極１１５となり、外部電源によって閉回路を形成している。
【００１６】
一方、熱の流れるルート（冷却ルート）に関し、集積回路１０４で発生した熱は、第１導体層１１６、Ｐ型半導体１１２Ｐ及びＮ型半導体１１２Ｎに達する。その後、第２導体層１３４へ熱伝導し、第２導体層１３４で放熱現象が起こる。第２導体層１３４で生じている放熱現象は、主に外部電極１１５を経由する実装基板１０２への熱伝導である。
【００１７】
図３は、図２の構造の一部をより詳しく示したものである。図３において、外部端子１１５とシリコンインターポーザ１０６との間には、ペルチェ素子の放熱部として機能する第２導体層１３４が形成されている。この第２導体層１３４と上述したアルミパッド１１４との間には、バリアメタル１３２が形成されている。シリコンインターポーザ１０６の表面は保護膜１２０によって覆われている。外部電極１１５としてはんだを用いる場合には、所謂「はんだ走り」を防止するために、ソルダーレジストを塗布してもよい。第２導体層１３４と外部電極１１５との間にはＵＢＭ（Ｎｉ−Ａｕ層）膜１３５が形成されている。
【００１８】
図３において、シリコンインターポーザ１０６に埋め込まれたＮ型半導体１１２Ｎ及びＰ型半導体１１２Ｐと第１導体層１１６との間には、保護膜（窒化膜）１４４によって覆われた導体（アルミニウム）パッド１３８が形成されている。半導体チップ１０４はサーマルインターフェースマテリアル１３０によって第１導体層１１６と接続されている。シリコンインターポーザ１０６の上面には、また、ボンディングワイヤ１１０の端部が接続される、ボンディングパッド１４２が形成されている。なお、図３において、符号１０４ａは、半導体チップの集積回路形成面（発熱部分）を示す。
【００１９】
本実施例の構造は、特に、部品が多ピン、狭ピッチ等の制約によってＷ−ＣＳＰ化できない場合に有効である。本実施例において、半導体チップ１０４の動作に係る電源系、信号系の配線は、シリコンインターポーザ１０６上で、ペルチェ素子動作電源とは分離されている。ペルチェ素子の動作には公知の通り、直流電源が割り当てられる。
【００２０】
図３において、電流の流れる方向は、外部電極１１５→第２導体層１３４→Ｎ型半導体１１２Ｎ→第１導体層１１６→Ｐ型半導体１１２Ｐ→第２導体層１３４→外部電極１１５となり、外部電源によって閉回路を形成している。
【００２１】
一方、熱の流れるルート（冷却ルート）に関し、集積回路１０４で発生した熱は、サーマルグリース１３０を経由して第１導体層１１６、Ｐ型半導体１１２Ｐ及びＮ型半導体１１２Ｎに達する。その後、第２導体層１３４へ熱伝導し、第２導体層１３４で放熱現象が起こる。第２導体層１３４で生じている放熱現象は、主に外部電極１１５を経由する実装基板１０２への熱伝導である。
【００２２】
上述した本発明の第１の実施例によれば、柱状電極を形成する必要が無く、さらに、半導体チップ１０４から実装基板１０２まで、シリコンインターポーザ１０６を介して最短距離で接続可能なため、高い放熱効果を期待できる。また、シリコンインターポーザ１０６に形成された貫通孔にＰ型、Ｎ型半導体を形成し、両端から電極をとる構造（ペルチェ素子内蔵Ｓｉ−ＩＰ）である為、縦方向に熱伝導の制御が可能となる。ここで、「熱伝導の制御」とは、半導体チップ１０４の温度を温度センサ等で計測、モニタリングし、その結果に基づいて制御回路にてペルチェ素子にかかる電圧のコントロールを行うことである。例えば、半導体チップ１０４の温度が高ければ、ペルチェ素子にかかる電圧を上げ、冷却効果を高める。一方、半導体チップ１０４の温度が低ければ、ペルチェ素子にかかる電圧を下げ、温度が下がり過ぎないように制御する。
【００２３】
図６（Ａ）−（Ｄ）、図７（Ｅ）、（Ｆ）、図８（Ｇ），（Ｈ）は、図３に示す半導体装置に使用されるシリコンインターポーザ１０６の製造工程を示す断面図である。先ず、フォトリソグラフィ工程、ドライ又はウェットエッチング工程などを用いてシリコンウェハ１６０に貫通孔を形成する。次に、（Ｂ）図に示すように、金型を用いて上述した貫通孔内部に金属粉体を射出成形する。この時、金属粉体にバインダを混合してもよい。次に、焼結によりＮ型半導体１１２Ｎ及びＰ型半導体１１２Ｐを貫通孔の内部に順次形成する。その後、Ｎ型半導体１１２Ｎ及びＰ型半導体１１２Ｐの表面を平坦化し所望の厚さとする。
【００２４】
次に、スパッタ法により窒化チタン層、アルミニウム層、窒化チタン層からなる厚さ１−２ｕｍの積層膜（TiN/Al/TiN）をシリコンインターポーザ１６０上に形成する。その後、フォトリソグラフィ法及びエッチング法により、図６（Ｂ）に示すように、Ｐ型半導体１１２Ｐ及びＮ型半導体１１２Ｎの両端部に接続されるアルミパッド１１４，１３８を形成する。
【００２５】
次に、プラズマＣＶＤ法により保護膜（SiN）１２０を１−２ｕｍの厚さでシリコンインターポーザ１６０上に形成し、フォトリソグラフィ法及びエッチング法により、図６（Ｃ）に示すように、アルミパッド１１４，１３８を露出する。
【００２６】
続いて、スピンコート法により絶縁膜（ポリイミド）１４４を保護膜１２０上に４−５ｕｍの厚さで形成し、フォトリソグラフィ法及びエッチング法により、図６（Ｄ）に示すように、アルミパッド１１４，１３８を露出する。
【００２７】
次に、スパッタ法により、図７（Ｅ）に示すように、アルミパッド１１４，１３８に接続されるバリアメタル層（シリコンインターポーザ１６０側から順にTi、Cu）１３２，１３６を絶縁膜１４４上に形成する。ここで、Ti層、Cu層の厚さは、０．４−０．５ｕｍ程度とする。
【００２８】
続いて、フォトリソグラフィ法によりパターニングしたレジスト膜（図示せず）をバリアメタル上に形成する。その後、電解めっき法により、図７（Ｆ）に示すように、P型半導体１１２Ｐ及びN型半導体１１２Ｎを電気的に接続される導体層（Cu）１１６，１３４を４−５ｕｍの厚さで形成する。
【００２９】
第１導体層１１６を形成後、レジスト除去せず、シリコンインターポーザ１６０の下側の第２導体層１３４上に、図８（Ｇ）に示すようにＵＢＭ（Under Bump Metal）膜１３５を電解めっき法により形成する。ここで、ＵＢＭ膜１３５は、厚さ５−７ｕｍのNi、Auから形成することができる。
【００３０】
次に、レジスト除去した後、エッチング法により、図８（Ｈ）に示すように、バリアメタル１３５を部分的に除去する。次に、スクリーン印刷法により、外部端子１１５形成部のＵＢＭ膜１３５を露出するように、絶縁膜１４４上及び第２導体層１３４上にソルダーレジスト１５０を形成する。その後、スクリーン印刷法とリフロー法により、露出したＵＢＭ膜１３５上に外部端子１１５を形成する。ここで、外部端子（はんだ）１１５の高さは、例えば０．５ｍｍピッチの場合、ＬＧＡでは１００ｕｍ程度、ＢＧＡの場合３００ｕｍ程度とする。
【００３１】
図９は、本発明の第２実施例に係る半導体装置２００の構造を示す断面図である。本実施例の構造についても、上述した第１実施例と同様に、部品が多ピン、狭ピッチ等の制約によってＷ−ＣＳＰ化できない場合に有効である。
【００３２】
本実施例の半導体装置２００は、実装基板２０２に搭載されるシリコンインターポーザ２０６と；シリコンインターポーザ２０６に搭載された複数の半導体チップ２０４とを備えている。シリコンインターポーザ２０６には、貫通孔が設けられており、その貫通孔にはＮ型半導体２１２Ｎ及びＰ型半導体２１２Ｐが各々形成（充填）されている。そして、Ｎ型半導体２１２Ｎ及びＰ型半導体２１２Ｐを利用してペルチェ素子が構成されている。
【００３３】
図９において、シリコンインターポーザ２０６には、複数の貫通電極２１８が形成されている。貫通電極２１８は、放熱効果を奏する第２導体層２４２に接続されている。シリコンインターポーザ２０６には、また、ペルチェ素子を構成するＮ型半導体２１２Ｎ及びＰ型半導体２１２Ｐが厚さ方向に貫通した状態で設けられている。これらのＮ型半導体２１２Ｎ及びＰ型半導体２１２Ｐの両端には、第１導体層２１６，２４２が接続されている。
【００３４】
Ｎ型半導体２１２Ｎとしては、アンチモン・テルル（Ｓｂ２Ｔｅ３）を使用することができ、Ｐ型半導体２１２Ｐとしては、ビスマス・テルル（Ｂｉ２Ｔｅ３）を使用することができる。Ｎ型半導体２１２Ｎ及びＰ型半導体２１２Ｐは、スパッタリング法や蒸着法により形成することができる。また、スキージ法により穴埋めし、焼結等で形成することも可能である。
【００３５】
本実施例においては、半導体チップ２０４の動作に係る電源系、信号系の配線は、ワイヤボンディングによりシリコンインターポーザ２０６上に接続され、ペルチェ素子動作電源とは分離されている。Ｎ型半導体２１２Ｎ及びＰ型半導体２１２Ｐが接続される導体層（吸熱部、第１導体層）２１６は、熱伝導性の良い接着剤により接続されている。シリコンインターポーザ２０６上（図の下側）には、柱状電極２４０が複数形成され、樹脂封止（２０８）された構造を採用している。また、ペルチェ素子の動作には公知の通り、直流電源が割り当てられている。柱状電極２４０は、はんだ（外部端子）２１５を介して実装基板２０２に接続される。
【００３６】
半導体チップ２０４は、ボンディングワイヤ２１０によって配線層２１６と電気的に接続されている。また、半導体チップ２０４は封止樹脂２０８によって覆われている。
【００３７】
図９において、電流の流れる方向は、外部電極２１５→柱状電極２４０→貫通電極２１８→第２導体層２４２→Ｎ型半導体２１２Ｎ→第１導体層２１６→Ｐ型半導体２１２Ｐ→第２導体層２４２→貫通電極２１８→柱状電極２４０→外部電極２１５となり、外部電源によって閉回路を形成している。
【００３８】
一方、熱の流れるルート（冷却ルート）に関し、集積回路２０４で発生した熱は、第１導体層２１６、Ｐ型半導体２１２Ｐ及びＮ型半導体２１２Ｎに達する。その後、第２導体層２４２へ熱伝導し、第２導体層２４２で放熱現象が起こる。第２導体層２４２で生じている放熱現象は、第２導体層２４２の表面から外気への熱伝達と、貫通電極２１８と柱状電極２４０及び外部電極２１５を経由する実装基板２０２への熱伝導である。
【００３９】
本実施例によれば、上述した第１実施例に比べて放熱作用を奏する導体層の露出面積が拡大し、更に放熱効率が向上することになる。なお、本実施例においても上述した第１実施例と同様の方法（図７）によってシリコンインターポーザ２０６を製造することができる。なお、図９において、シリコンインターポーザ２０６のチップ非実装面（上面）は、例えば、放熱フィン等を設置して、放熱効率を上げる構造としてもよい。
【００４０】
図１０は、本発明の第３実施例に係る半導体装置の構造を示す断面図である。なお、図１０は図３に対応する拡大断面図であるが、実際には、図２や図９のように複数の半導体チップ（３０４）がシリコンインターポーザ（３０６）上に搭載されている。
【００４１】
本実施例の特徴は、半導体チップの発熱部（集積回路形成面）３０４ａが第１導体層３１６で被覆されていることにある。被覆された第１導体層３１６上の柱状電極３５０は外部電極３５２を介して、Ｎ型半導体３１２Ｎ及びＰ型半導体３１２Ｐにそれぞれ接続されている。
【００４２】
本実施例においては、半導体チップ３０４の動作に係る電源系、信号系の配線は、シリコンインターポーザ３０６上でペルチェ素子動作電源とは分離されている。ペルチェ素子の動作には公知の通り、直流電源が割り当てられている。
【００４３】
図１０において、シリコンインターポーザ３０６には、ペルチェ素子を構成するＮ型半導体３１２Ｎ及びＰ型半導体３１２Ｐが厚さ方向に貫通した状態で設けられている。これらのＮ型半導体３１２Ｎ及びＰ型半導体３１２Ｐの半導体チップ３０４側の端部には、アルミパッド３２４及び外部電極３５２が形成され、柱状電極３５０を介して第１導体層３１６が形成されている。実装基板３０２側の端部には、第２導体層３３４が形成されている。また、第２導体層３３４及びバリアメタル３３２は、外部電極３１５形成部を除いて、ソルダーレジストで被覆されている。
【００４４】
上述した第１及び第２実施例と同様に、Ｎ型半導体３１２Ｎとしては、アンチモン・テルル（Ｓｂ２Ｔｅ３）を使用することができ、Ｐ型半導体３１２Ｐとしては、ビスマス・テルル（Ｂｉ２Ｔｅ３）を使用することができる。Ｎ型半導体３１２Ｎ及びＰ型半導体３１２Ｐは、スパッタリング法や蒸着法により形成することができる。また、スキージ法により穴埋めし、焼結等で形成することも可能である。
【００４５】
第２導体層３３４は、ＵＢＭ（Ｎｉ−Ａｕ層）膜３３５と外部電極３１５を介して実装基板３０２に接続される。上述したように、半導体チップ３０４の発熱部（集積回路形成面）３０４ａ上には第１導体層３１６が形成（被覆）されている。第１導体層３１６上には柱状電極３５０が形成され、外部電極３５２を介して、Ｎ型半導体３１２Ｎ及びＰ型半導体３１２Ｐにそれぞれ接続されている。なお、シリコンインターポーザ３０６の第１導体層３２４は、外部電極３５２を介して柱状電極３５０に接続されている。柱状電極は樹脂封止（３４４）されている。
【００４６】
図１０において、電流の流れる方向は、外部電極３１５→導体層３１４→Ｎ型半導体３１２Ｎ→第１導体層３１６→Ｐ型半導体３１２Ｐ→導体層３１４→外部電極３１５であり、外部電源によって閉回路を形成している。
【００４７】
一方、熱の流れるルート（冷却ルート）に関し、集積回路３０４で発生した熱は、第１導体層３１６、Ｐ型半導体３１２Ｐ及びＮ型半導体３１２Ｎを経由し、導体層３１４に達する。そして、導体層３１４で放熱現象が起こる。導体層３１４で生じる放熱現象は、主に外部電極３１５を経由する実装基板３０２への熱伝導である。
【００４８】
本実施例によれば、半導体チップ３０４の発熱部（集積回路形成面３０４ａ）をカバーする第１導体層３１６と、Ｎ型半導体３１２Ｎ及びＰ型半導体３１２Ｐを含むペルチェ素子と、実装基板３０２の直流電源系が閉回路を形成し、ペルチェ効果が発動して効果的な放熱が可能となる。なお、半導体チップ３０４の集積回路形成面３０４ａを再配線するための再配線層（図示せず）とペルチェ素子構造の第１導体層３１６とは、同一レベルの層に形成され、同一工程で形成可能であるが、これらの層間に電気的な接続は存在しない。
【００４９】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
【符号の説明】
【００５０】
１２，１０６，２０６，３０６：シリコンインターポーザ、
１４，１０４，２０４，３０４：半導体チップ、
１００，２００，３００：半導体装置。
１０２，２０２，３０２：実装基板
１０４ａ，２０４ａ，３０４ａ：集積回路形成面
１１２Ｎ，２１２Ｎ，３１２Ｎ：Ｎ型半導体
１１２Ｐ，２１２Ｐ，３１２Ｐ：Ｐ型半導体
１１６，２１６，３１６：第１導体層
１３４，２４２，３３４：第２導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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