(57)【要約】【課題】ＤＣ利得の小さい誤差増幅回路を用いても出力電圧を高精度に設定することができると共に位相補償用のコンデンサの容量を小さくすることができ、半導体チップを小さくすることができる電源回路及びその動作制御方法を得る。【解決手段】補正回路７によって、抵抗Ｒａにバイアス電流ΔＩが流れるように抵抗Ｒａ及びＲｂからなる分圧回路にバイアス電流ΔＩを供給することにより、該分圧回路の分圧比を誤差増幅回路３からの誤差電圧Ｖｅに応じて補正して、誤差増幅回路３の入力オフセット電圧ΔＶｆｂによって変動した出力電圧Ｖｏｕｔを補正するようにした。【選択図】図１
2010142060.tif 000002
【特許請求の範囲】
【請求項１】
入力端子から入力された入力電圧を所定の電圧に変換して出力端子から出力電圧として出力する電源回路において、
制御電極に入力された制御信号に応じた動作を行って、前記出力電圧の制御を行う出力トランジスタと、
所定の基準電圧と、複数の抵抗からなる分圧回路で前記出力電圧を分圧して生成した帰還電圧との電圧差を増幅して出力する誤差増幅回路を有し、該誤差増幅回路から出力される誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力トランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記誤差増幅回路からの誤差電圧に応じて前記分圧回路の分圧比を変えて前記帰還電圧の補正を行う補正回路を備えることを特徴とする電源回路。
【請求項２】
前記補正回路は、前記分圧回路を構成する所定の抵抗に、前記誤差電圧に応じて生成したバイアス電流を供給して前記分圧回路の分圧比を変えることを特徴とする請求項１記載の電源回路。
【請求項３】
前記補正回路は、前記分圧回路と前記誤差増幅回路の入力端との接続部に、シンク電流をなす前記バイアス電流を供給することを特徴とする請求項２記載の電源回路。
【請求項４】
前記補正回路は、前記誤差電圧と前記基準電圧との電圧差に応じた前記バイアス電流を生成することを特徴とする請求項３記載の電源回路。
【請求項５】
前記補正回路は、前記誤差電圧と前記基準電圧との電圧差を電流に変換する第１抵抗を備え、該第１抵抗は、前記出力電圧と前記誤差増幅回路の前記入力端との間に接続された抵抗の合成抵抗である前記分圧回路の第１合成抵抗と、前記誤差増幅回路の前記入力端と負側電源電圧との間に接続された抵抗の合成抵抗である前記分圧回路の第２合成抵抗とが並列に接続されたときの合成抵抗値に、前記誤差増幅回路のＤＣ利得を乗算して得られる抵抗値をなすことを特徴とする請求項４記載の電源回路。
【請求項６】
前記分圧回路は、前記誤差増幅回路の所定の入力端と負側電源電圧との間に、複数の抵抗が直列に接続されてなる直列回路を備え、前記補正回路は、該直列回路を構成する、一端が前記負側電源電圧に接続された第２抵抗に対して、前記バイアス電流を供給することを特徴とする請求項２記載の電源回路。
【請求項７】
前記補正回路は、前記誤差電圧と前記基準電圧との電圧差に応じた前記バイアス電流を生成することを特徴とする請求項６記載の電源回路。
【請求項８】
前記補正回路は、前記誤差電圧と前記基準電圧との電圧差を電流に変換する第１抵抗を備え、該第１抵抗は、前記出力電圧と前記第２抵抗の他端との間に接続された抵抗の合成抵抗と前記第２抵抗とが並列に接続されたときの合成抵抗値に、前記誤差増幅回路のＤＣ利得を乗算して得られる抵抗値をなすことを特徴とする請求項７記載の電源回路。
【請求項９】
制御電極に入力された制御信号に応じた動作を行って、出力端子から出力する出力電圧の制御を行う出力トランジスタを備え、入力端子から入力された入力電圧を所定の電圧に変換して前記出力端子から出力する電源回路の動作制御方法において、
所定の基準電圧と前記出力電圧を分圧した帰還電圧との電圧差を増幅して出力する誤差増幅回路から出力された誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力トランジスタの動作制御を行い、
前記誤差増幅回路からの誤差電圧に応じて前記出力電圧を分圧する分圧比を変えて前記帰還電圧の補正を行うことを特徴とする電源回路の動作制御方法。
【請求項１０】
前記誤差電圧と前記基準電圧との電圧差に応じて前記分圧比を変え前記帰還電圧の補正を行うことを特徴とすることを特徴とする請求項９記載の電源回路の動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小型電子機器に用いる電源回路に関し、特に、位相補償に使用するコンデンサの容量を小さくすることができ、しかも出力電圧精度の高い電源回路に関する。
【背景技術】
【０００２】
所定の基準電圧と、出力電圧を帰還した帰還電圧との電圧差を増幅する誤差増幅回路を備えた定電圧電源回路では、該出力電圧の精度を高くするためには、該誤差増幅回路の利得を大きくする必要があった。しかし、前記誤差増幅回路の利得を大きくすると、該利得に比例して、位相補償に使用するコンデンサの容量が大きくなっていた。
小型電子機器に使用する電源回路の場合は、位相補償用コンデンサを、半導体装置に外付けにすると機器の小型化の妨げになることから、半導体装置内に内蔵することが望ましいが、大容量のコンデンサを半導体チップ内に形成するには大きな面積を必要とするため半導体チップのコストが増加する。このため、位相補償に使用するコンデンサの容量を小さくすることが求められていた。
【０００３】
位相補償に使用するコンデンサの容量を小さくするためには、前記誤差増幅回路の利得を小さくすればよいが、利得を小さくすると、該誤差増幅回路の差動入力に大きなオフセット電圧が発生し、出力電圧精度が低下する。誤差増幅回路の利得を確保した上で位相補償用コンデンサの容量を小さくする従来技術としては下記のような第１〜第３の各方法があった。
第１の方法では、位相補償にＭＯＳキャパシタを使用して、常に高いバイアスを加えることにより該ＭＯＳキャパシタのチップ面積を小さくしていた（例えば、特許文献１参照。）。
第２の方法では、位相補償回路のコンデンサ容量を、コンダクタンスアンプを使用して増幅することにより該コンデンサ容量を小さくしていた（例えば、特許文献２参照。）。
第３の方法では、容量増加回路を追加し、位相補償回路のコンデンサ容量を増幅して、コンデンサの容量を小さくしていた（例えば、特許文献３参照。）。
【特許文献１】特開２００７−１７４８５３号公報
【特許文献２】特開２００６−１０９４２１号公報
【特許文献３】特開２００３−５８２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前記第１の方法では、前記位相補償コンデンサを常に高電圧バイアスする必要があり、すべての回路に適用できるわけではなかった。また、前記第２及び第３の各方法では、小さいコンデンサ容量を増幅回路で増幅するため、位相補償を行う周波数帯域まで十分大きな利得を備えた広帯域の増幅回路が必要であった。このような増幅回路としては、コンダクタアンプ等の特殊な増幅回路が必要であった。
【０００５】
本発明は、このような問題を解決するためになされたものであり、ＤＣ利得の小さい誤差増幅回路を用いても出力電圧を高精度に設定することができると共に位相補償用のコンデンサの容量を小さくすることができ、半導体チップを小さくすることができる電源回路及びその動作制御方法を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る電源回路は、入力端子から入力された入力電圧を所定の電圧に変換して出力端子から出力電圧として出力する電源回路において、
制御電極に入力された制御信号に応じた動作を行って、前記出力電圧の制御を行う出力トランジスタと、
所定の基準電圧と、複数の抵抗からなる分圧回路で前記出力電圧を分圧して生成した帰還電圧との電圧差を増幅して出力する誤差増幅回路を有し、該誤差増幅回路から出力される誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力トランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記誤差増幅回路からの誤差電圧に応じて前記分圧回路の分圧比を変えて前記帰還電圧の補正を行う補正回路を備えるものである。
【０００７】
具体的には、前記補正回路は、前記分圧回路を構成する所定の抵抗に、前記誤差電圧に応じて生成したバイアス電流を供給して前記分圧回路の分圧比を変えるようにした。
【０００８】
また、前記補正回路は、前記分圧回路と前記誤差増幅回路の入力端との接続部に、シンク電流をなす前記バイアス電流を供給するようにした。
【０００９】
また、前記補正回路は、前記誤差電圧と前記基準電圧との電圧差に応じた前記バイアス電流を生成するようにした。
【００１０】
また、前記補正回路は、前記誤差電圧と前記基準電圧との電圧差を電流に変換する第１抵抗を備え、該第１抵抗は、前記出力電圧と前記誤差増幅回路の前記入力端との間に接続された抵抗の合成抵抗である前記分圧回路の第１合成抵抗と、前記誤差増幅回路の前記入力端と負側電源電圧との間に接続された抵抗の合成抵抗である前記分圧回路の第２合成抵抗とが並列に接続されたときの合成抵抗値に、前記誤差増幅回路のＤＣ利得を乗算して得られる抵抗値をなすようにした。
【００１１】
また、前記分圧回路は、前記誤差増幅回路の所定の入力端と負側電源電圧との間に、複数の抵抗が直列に接続されてなる直列回路を備え、前記補正回路は、該直列回路を構成する、一端が前記負側電源電圧に接続された第２抵抗に対して、前記バイアス電流を供給するようにした。
【００１２】
また、前記補正回路は、前記誤差電圧と前記基準電圧との電圧差に応じた前記バイアス電流を生成するようにした。
【００１３】
また、前記補正回路は、前記誤差電圧と前記基準電圧との電圧差を電流に変換する第１抵抗を備え、該第１抵抗は、前記出力電圧と前記第２抵抗の他端との間に接続された抵抗の合成抵抗と前記第２抵抗とが並列に接続されたときの合成抵抗値に、前記誤差増幅回路のＤＣ利得を乗算して得られる抵抗値をなすようにした。
【００１４】
また、この発明に係る電源回路の動作制御方法は、制御電極に入力された制御信号に応じた動作を行って、出力端子から出力する出力電圧の制御を行う出力トランジスタを備え、入力端子から入力された入力電圧を所定の電圧に変換して前記出力端子から出力する電源回路の動作制御方法において、
所定の基準電圧と前記出力電圧を分圧した帰還電圧との電圧差を増幅して出力する誤差増幅回路から出力された誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力トランジスタの動作制御を行い、
前記誤差増幅回路からの誤差電圧に応じて前記出力電圧を分圧する分圧比を変えて前記帰還電圧の補正を行うようにした。
【００１５】
具体的には、前記誤差電圧と前記基準電圧との電圧差に応じて前記分圧比を変え前記帰還電圧の補正を行うようにした。
【発明の効果】
【００１６】
本発明の電源回路及びその動作制御方法によれば、所定の基準電圧と前記出力電圧を分圧した帰還電圧との電圧差を増幅して出力する誤差増幅回路から出力された誤差電圧を基にして、前記出力電圧が前記所定の電圧で一定になるように前記出力トランジスタの動作制御を行い、前記誤差増幅回路からの誤差電圧に応じて前記出力電圧を分圧する分圧比を変えて前記帰還電圧の補正を行うようにしたことから、ＤＣ利得の小さい誤差増幅回路を使用しても出力電圧を高精度に設定することができる。また、ＤＣ利得の小さい誤差増幅回路を使用することができるため、位相補償用のコンデンサの容量を小さくすることができ、半導体チップを小さくすることができる。
【発明を実施するための最良の形態】
【００１７】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電源回路の回路例を示した図である。
図１において、電源回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に昇圧し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する非同期整流型の昇圧型スイッチングレギュレータをなしている。
電源回路１は、ＮＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、整流用のダイオードＤ１とを備えている。
【００１８】
更に、電源回路１は、ダイオードＤ２と、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧検出用の抵抗Ｒａ，Ｒｂと、インダクタＬ１と、出力コンデンサＣｏと、位相補償用の抵抗Ｒ１及びコンデンサＣ１と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、出力制御回路６と、補正回路７とを備えている。なお、図１では、スイッチングトランジスタＭ１が出力トランジスタを、抵抗Ｒａ及びＲｂは分圧回路をそれぞれなし、抵抗Ｒａは第１合成抵抗を、抵抗Ｒｂは第２合成抵抗をそれぞれなす。基準電圧発生回路２、抵抗Ｒａ，Ｒｂ，Ｒ１、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、出力制御回路６、補正回路７及びコンデンサＣ１は制御回路部をなす。また、電源回路１において、スイッチングトランジスタＭ１、ダイオードＤ１，Ｄ２、インダクタＬ１及び出力コンデンサＣｏを除く各回路は、半導体チップ１０内に形成されている。また、抵抗Ｒａ及びＲｂがそれぞれ１つの抵抗をなすようにしているが、抵抗Ｒａ及びＲｂの少なくとも１つが複数の抵抗からなるようにしてもよい。
【００１９】
出力電圧検出用の抵抗Ｒａ及びＲｂは、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成して出力し、誤差増幅回路３は、入力された帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧差を増幅して誤差電圧Ｖｅを生成し出力する。補正回路７は、誤差増幅回路３からの誤差電圧Ｖｅに応じて、帰還電圧Ｖｆｂを生成するための抵抗Ｒａと抵抗Ｒｂによる分圧比の補正を行い、該補正された分圧比で出力電圧Ｖｏｕｔが分圧されて帰還電圧Ｖｆｂが生成され、帰還電圧Ｖｆｂの補正が行われることによって出力電圧Ｖｏｕｔの補正が行われる。また、発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３からの誤差電圧Ｖｅと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力する。パルス信号Ｓｐｗは、出力制御回路６を介してスイッチングトランジスタＭ１のゲートに入力される。
【００２０】
入力端子ＩＮとスイッチングトランジスタＭ１のドレインとの間にはインダクタＬ１が接続され、スイッチングトランジスタＭ１のソースは接地電圧ＧＮＤに接続されている。また、インダクタＬ１とスイッチングトランジスタＭ１との接続部にはダイオードＤ１のアノードとダイオードＤ２のカソードがそれぞれ接続され、ダイオードＤ１のカソードは出力端子ＯＵＴに接続され、ダイオードＤ２のアノードは接地電圧ＧＮＤに接続されている。出力電圧Ｖｏｕｔと接地電圧ＧＮＤとの間には、出力コンデンサＣｏが接続されると共に、抵抗Ｒａ及びＲｂが直列に接続されている。誤差増幅回路３において、反転入力端には帰還電圧Ｖｆｂが、非反転入力端には基準電圧Ｖｒｅｆがそれぞれ入力され、出力端は、ＰＷＭコンパレータ５の非反転入力端に接続されている。
【００２１】
補正回路７には、誤差電圧Ｖｅと基準電圧Ｖｒｅｆがそれぞれ入力されており、補正回路７の出力端は抵抗Ｒａと抵抗Ｒｂとの接続部に接続されている。また、誤差増幅回路３の出力端と接地電圧ＧＮＤとの間には、抵抗Ｒ１及びコンデンサＣ１の直列回路が接続されている。ＰＷＭコンパレータ５の反転入力端には三角波信号ＴＷが入力され、ＰＷＭコンパレータ５から出力されたパルス信号Ｓｐｗは、出力制御回路６に入力される。出力制御回路６は、入力されたパルス信号Ｓｐｗに応じてスイッチングトランジスタＭ１のスイッチング制御を行う。なお、出力制御回路６には半導体チップ１０の入力端子を介して入力電圧Ｖｉｎが入力され、出力制御回路６の出力端は半導体チップ１０の出力端子を介してスイッチングトランジスタＭ１のゲートに接続されており、抵抗Ｒａ及びＲｂの直列回路には、半導体チップ１０の入力端子を介して出力電圧Ｖｏｕｔが入力されている。また、半導体チップ１０の接地端子は、半導体チップ１０の外部にある接地電圧ＧＮＤに接続されている。
【００２２】
次に、図２は、図１の補正回路７の回路例を示した図である。
図２において、補正回路７は、差動増幅回路１１、ＮＭＯＳトランジスタＭ１１，Ｍ１４，Ｍ１５、ＰＭＯＳトランジスタＭ１２，Ｍ１３、及び抵抗Ｒ１１で構成されている。なお、抵抗Ｒ１１は第１抵抗をなす。
ＮＭＯＳトランジスタＭ１１のソースと基準電圧Ｖｒｅｆとの間に抵抗Ｒ１１が接続され、ＮＭＯＳトランジスタＭ１１と抵抗Ｒ１１との接続部は差動増幅回路１１の反転入力端に接続されている。差動増幅回路１１の非反転入力端には誤差電圧Ｖｅが入力され、差動増幅回路１１の出力端はＮＭＯＳトランジスタＭ１１のゲートに接続されている。
【００２３】
ＰＭＯＳトランジスタＭ１２及びＭ１３はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ１２及びＭ１３において、各ソースはそれぞれ入力電圧Ｖｉｎに接続され、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ１２のドレインに接続されている。ＰＭＯＳトランジスタＭ１２のドレインは、ＮＭＯＳトランジスタＭ１１のドレインに接続されている。また、ＮＭＯＳトランジスタＭ１４及びＭ１５もカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ１４及びＭ１５において、各ソースはそれぞれ接地電圧ＧＮＤに接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ１４のドレインに接続されている。ＮＭＯＳトランジスタＭ１４のドレインは、ＰＭＯＳトランジスタＭ１３のドレインに接続され、ＮＭＯＳトランジスタＭ１５のドレインは、補正回路７の出力端をなし、抵抗Ｒａと抵抗Ｒｂの接続部に接続されている。
【００２４】
このような構成において、まず補正回路７がない場合の動作について説明する。
この場合、抵抗Ｒａと抵抗Ｒｂとの接続部からは出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｆｂが出力されている。誤差増幅回路３は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧差を増幅して誤差電圧Ｖｅを生成して出力し、ＰＷＭコンパレータ５は、三角波信号ＴＷの電圧と誤差電圧Ｖｅとの電圧比較を行い、三角波信号ＴＷの電圧が誤差電圧Ｖｅ未満である場合はハイレベルの信号Ｓｐｗを出力し、三角波信号ＴＷの電圧が誤差電圧Ｖｅを超えるとローレベルの信号Ｓｐｗを出力する。出力制御回路６は、ＰＷＭコンパレータ５の出力信号Ｓｐｗがハイレベルであるときはハイレベルの信号を、ローレベルであるときはローレベルの信号をそれぞれスイッチングトランジスタＭ１のゲートに出力する。
【００２５】
スイッチングトランジスタＭ１は、ゲートがハイレベルになるとオンして導通状態になり、入力端子ＩＮから、インダクタＬ１とスイッチングトランジスタＭ１を介して接地電圧ＧＮＤに電流が流れ、インダクタＬ１にエネルギーが蓄えられる。スイッチングトランジスタＭ１のゲートがローレベルになると、スイッチングトランジスタＭ１はオフして遮断状態になり、インダクタＬ１への電流を遮断する。すると、スイッチングトランジスタＭ１のドレイン電圧が、インダクタＬ１の逆起電力の影響で入力電圧Ｖｉｎよりも大きい電圧まで上昇する。該電圧がダイオードＤ１を介して出力端子ＯＵＴから出力されるため、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎを昇圧した電圧になる。
【００２６】
ここで、出力端子ＯＵＴから負荷２０に出力される出力電流（以下、この出力電流を負荷電流と呼ぶ。）が増加して出力電圧Ｖｏｕｔが低下すると、帰還電圧Ｖｆｂも低下するため、誤差電圧Ｖｅが上昇する。誤差電圧Ｖｅが大きくなると、三角波信号ＴＷの電圧が誤差電圧Ｖｅを超える時間が短くなるため、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗがハイレベルである時間が増加する。すなわち、スイッチングトランジスタＭ１のオン時間が長くなり、インダクタＬ１にエネルギーを蓄える時間が長くなることから、出力電圧Ｖｏｕｔは上昇する。
【００２７】
逆に、負荷電流が減少して出力電圧Ｖｏｕｔが上昇すると、帰還電圧Ｖｆｂも上昇するため、誤差電圧Ｖｅは低下する。誤差電圧Ｖｅが小さくなると、三角波信号ＴＷの電圧が誤差電圧Ｖｅを超える時間が長くなるため、ＰＷＭコンパレータ５から出力されるパルス信号Ｓｐｗのハイレベルの時間が短くなる。すなわちスイッチングトランジスタＭ１のオン時間が短くなり、インダクタＬ１にエネルギーを蓄える時間が短くなるため、出力電圧Ｖｏｕｔは低下する。このような動作を繰り返し行うことにより出力電圧Ｖｏｕｔは安定する。
【００２８】
しかし、負荷電流の増加に伴って帰還電圧Ｖｆｂが低下すると、誤差電圧Ｖｅが上昇して前記のように出力電圧Ｖｏｕｔを上昇させ、帰還電圧Ｖｆｂを元の電圧に戻すように動作するが、誤差増幅回路３の利得は有限であることから、帰還電圧Ｖｆｂが完全に元の電圧に戻らない。負荷電流が増える前と増えた後の帰還電圧Ｖｆｂの電圧差がオフセット電圧ΔＶｆｂとなって出力電圧精度を悪化させることになる。オフセット電圧ΔＶｆｂは誤差増幅回路３のＤＣ利得に反比例するため、誤差増幅回路３の利得が小さいほどオフセット電圧ΔＶｆｂは大きくなる。
【００２９】
例えば、誤差増幅回路３のＤＣ利得が１０００（６０ｄＢ）の場合と１００（４０ｄＢ）の場合について考察してみる。負荷電流の増加で帰還電圧Ｖｆｂが低下して誤差電圧Ｖｅが１Ｖ上昇したとすると、利得が１０００の誤差増幅回路３では帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧差には、１Ｖの１／１０００である１ｍＶのオフセット電圧ΔＶｆｂが発生する。これに対して、利得が１００の誤差増幅回路３では、１０倍の１０ｍＶのオフセット電圧ΔＶｆｂになる。抵抗Ｒａ及びＲｂの各抵抗値をｒａ及びｒｂとすると、オフセット電圧ΔＶｆｂは、抵抗Ｒａと抵抗Ｒｂの分圧比で（ｒａ＋ｒｂ）／ｒｂ倍に増幅されて出力電圧Ｖｏｕｔに反映される。位相補償用のコンデンサＣ１の容量を小さくするために誤差増幅回路３の利得を小さくすることから、前記のように誤差増幅回路３の差動入力部に大きなオフセット電圧ΔＶｆｂが発生し、出力電圧Ｖｏｕｔの精度を大きく低下させることになる。
【００３０】
このようなことから、電源回路１では、補正回路７を設けて、オフセット電圧ΔＶｆｂによる出力電圧Ｖｏｕｔの低下を補正している。
次に、図２を使用して補正回路７の動作についてもう少し詳細に説明する。
誤差増幅回路３からの誤差電圧Ｖｅは、負荷電流が０のときはほぼ基準電圧Ｖｒｅｆと同電圧になっており、負荷電流が増加して出力電圧Ｖｏｕｔが低下すると、誤差電圧Ｖｅが上昇する。補正回路７の差動増幅回路１１の非反転入力端には誤差電圧Ｖｅが入力されているため、差動増幅回路１１はＮＭＯＳトランジスタＭ１１のソース電圧が誤差電圧Ｖｅと等しくなるようにＮＭＯＳトランジスタＭ１１のゲート電圧を制御する。また、抵抗Ｒ１１の一端は基準電圧Ｖｒｅｆに接続されているため、抵抗Ｒ１１の両端の電圧は誤差電圧Ｖｅから基準電圧Ｖｒｅｆを引いた電圧になる。
【００３１】
抵抗Ｒ１１の両端の電圧差をΔＶｅとすると、ΔＶｅは下記（１）式のようになる。
ΔＶｅ＝Ｖｅ−Ｖｒｅｆ………………（１）
抵抗Ｒ１１に流れる電流は、電圧ΔＶｅに比例した電流であり、該電流をバイアス電流ΔＩとし、抵抗Ｒ１１の抵抗値をｒ１１とすると、バイアス電流ΔＩは、下記（２）式のようになる。
ΔＩ＝ΔＶｅ／ｒ１１＝（Ｖｅ−Ｖｒｅｆ）／ｒ１１………………（２）
【００３２】
バイアス電流ΔＩは、ＰＭＯＳトランジスタＭ１２とＭ１３で構成されたカレントミラー回路と、ＮＭＯＳトランジスタＭ１４とＭ１５で構成されたカレントミラー回路を介してシンク電流として出力される。バイアス電流ΔＩは、抵抗ＲａとＲｂの接続部に与えられるため、抵抗Ｒａに流れる電流に加算される。この結果、抵抗Ｒａにおける電圧降下が大きくなり出力電圧Ｖｏｕｔが上昇する。このようなことから、出力電圧Ｖｏｕｔが目標値になるようにバイアス電流ΔＩの電流値を制御すればよいことが分かる。
【００３３】
次に、出力電圧Ｖｏｕｔが目標値になるようなバイアス電流ΔＩの電流値を求める。出力電圧Ｖｏｕｔの目標値Ｖｏ０は、下記（３）式のようになる。
Ｖｏ０＝Ｖｒｅｆ×（ｒａ＋ｒｂ）／ｒｂ………………（３）
これに対して、誤差増幅回路３にオフセット電圧が発生した場合の出力電圧Ｖｏｕｔの電圧値Ｖｏ１は、下記（４）式のようになる。
Ｖｏ１＝Ｖｆｂ×（ｒａ＋ｒｂ）／ｒｂ………………（４）
【００３４】
誤差増幅回路３のＤＣ利得をＡとすると、帰還電圧Ｖｆｂは、下記（５）式のようになる。
Ｖｆｂ＝Ｖｒｅｆ−ΔＶｅ／Ａ………………（５）
前記（５）式のΔＶｅ／Ａが誤差増幅回路３の入力オフセット電圧ΔＶｆｂであることから、前記（５）式は下記（６）式のようになる。
Ｖｆｂ＝Ｖｒｅｆ−ΔＶｆｂ………………（６）
前記（６）式を前記（４）式に代入すると、電圧値Ｖｏ１は、下記（７）式のようになる。
Ｖｏ１＝（Ｖｒｅｆ−ΔＶｆｂ）（ｒａ＋ｒｂ）／ｒｂ………………（７）
【００３５】
誤差増幅回路３にオフセットがある場合の出力電圧Ｖｏｕｔの電圧値Ｖｏ１を、目標値Ｖｏ０にするためには、バイアス電流ΔＩと抵抗Ｒａの抵抗値ｒａとの乗算値が、前記（３）式と前記（７）式との差に等しくなるようにすればよい。このことから、下記（８）式が得られる。
ΔＩ×ｒａ＝Ｖｒｅｆ×（ｒａ＋ｒｂ）／ｒｂ−（Ｖｒｅｆ−ΔＶｆｂ）×（ｒａ＋ｒｂ）／ｒｂ………………（８）
【００３６】
前記（８）式の右辺を計算すると、下記（９）式のようになる。
ΔＩ×ｒａ＝ΔＶｆｂ×（ｒａ＋ｒｂ）／ｒｂ………………（９）
前記（９）式からバイアス電流ΔＩを求めると、下記（１０）式のようになる。
ΔＩ＝ΔＶｆｂ×（ｒａ＋ｒｂ）／（ｒａ×ｒｂ）………………（１０）
入力オフセット電圧ΔＶｆｂは前記のようにΔＶｅ／Ａであることから、前記（１０）式は下記（１１）式のようになる。
ΔＩ＝ΔＶｅ×（ｒａ＋ｒｂ）／（ｒａ×ｒｂ×Ａ）………………（１１）
【００３７】
補正回路７で生成されるバイアス電流ΔＩは、前記（２）式で示すようにΔＶｅ／ｒ１１であることから、前記（２）式を前記（１１）式に代入すると、下記（１２）式が得られる。
ΔＶｅ／ｒ１１＝ΔＶｅ×（ｒａ＋ｒｂ）／（Ａ×ｒａ×ｒｂ）……（１２）
前記（１２）式から抵抗値ｒ１１を求めると、下記（１３）式のようになる。
ｒ１１＝Ａ×ｒａ×ｒｂ／（ｒａ＋ｒｂ）………………（１３）
【００３８】
前記（１３）式のｒａ×ｒｂ／（ｒａ＋ｒｂ）は、抵抗Ｒａと抵抗Ｒｂを並列に接続したときの合成抵抗値であり、抵抗Ｒａ及びＲｂからなる分圧回路のインピーダンスである。すなわち、バイアス電流ΔＩは、誤差電圧Ｖｅと基準電圧Ｖｒｅｆとの電圧差ΔＶｅを、誤差増幅回路３のＤＣ利得Ａと抵抗Ｒａ及びＲｂのインピーダンスとを乗算した値で除算した電流にすればよいことが分かる。
【００３９】
このように、本第１の実施の形態におけるスイッチングレギュレータは、誤差増幅回路３の入力オフセット電圧ΔＶｆｂによって変動した出力電圧Ｖｏｕｔを抵抗Ｒａ及びＲｂからなる分圧回路にバイアス電流ΔＩを供給することによって補正するようにしたことから、ＤＣ利得の小さい誤差増幅回路３を使用しても出力電圧Ｖｏｕｔを高精度に設定することができ、しかも位相補償用のコンデンサＣ１の容量を小さくすることでき、半導体チップ面積を小さくすることができる。
【００４０】
第２の実施の形態．
前記第１の実施の形態において、抵抗Ｒｂと接地電圧ＧＮＤとの間に抵抗Ｒｃを追加し、補正回路７からのバイアス電流ΔＩが抵抗Ｒｃに流れるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図３は、本発明の第２の実施の形態における電源回路の回路例を示した図であり、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、抵抗Ｒｃを追加すると共にバイアス電流ΔＩが抵抗Ｒｃに流れるように補正回路７の回路構成を変えたことにあり、これに伴って、図１の補正回路７を補正回路７ａにし、図１の電源回路１を電源回路１ａにした。
【００４１】
図３において、電源回路１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に昇圧し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する非同期整流型の昇圧型スイッチングレギュレータをなしている。
電源回路１ａは、スイッチングトランジスタＭ１と、整流用のダイオードＤ１と、ダイオードＤ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒａ〜Ｒｃと、インダクタＬ１と、出力コンデンサＣｏと、位相補償用の抵抗Ｒ１及びコンデンサＣ１と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、出力制御回路６と、補正回路７ａとを備えている。
【００４２】
なお、図３では、抵抗Ｒｃが第２抵抗をなし、基準電圧発生回路２、抵抗Ｒａ〜Ｒｃ，Ｒ１、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、出力制御回路６、補正回路７ａ及びコンデンサＣ１は制御回路部をなす。また、電源回路１ａにおいて、スイッチングトランジスタＭ１、ダイオードＤ１，Ｄ２、インダクタＬ１及び出力コンデンサＣｏを除く各回路は、半導体チップ１０内に形成されている。また、抵抗Ｒａ〜Ｒｃがそれぞれ１つの抵抗をなしているが、抵抗Ｒａ〜Ｒｃの少なくとも１つが複数の抵抗からなるようにしてもよい。
【００４３】
出力電圧検出用の抵抗Ｒａ〜Ｒｃは、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成して出力し、補正回路７ａは、誤差増幅回路３からの誤差電圧Ｖｅに応じて、帰還電圧Ｖｆｂを生成するための抵抗Ｒａ〜Ｒｃによる分圧比の補正を行い、該補正された分圧比で出力電圧Ｖｏｕｔが分圧されて帰還電圧Ｖｆｂが生成され、帰還電圧Ｖｆｂの補正が行われる。
出力電圧Ｖｏｕｔと接地電圧ＧＮＤとの間には、抵抗Ｒａ〜Ｒｃが直列に接続され、抵抗Ｒａと抵抗Ｒｂとの接続部から誤差増幅回路３の反転入力端に帰還電圧Ｖｆｂが出力される。補正回路７ａには、誤差電圧Ｖｅと基準電圧Ｖｒｅｆがそれぞれ入力されており、補正回路７ａの出力端は抵抗Ｒｂと抵抗Ｒｃとの接続部に接続されている。なお、抵抗Ｒａ〜Ｒｃの直列回路には、半導体チップ１０の入力端子を介して出力電圧Ｖｏｕｔが入力されている。
【００４４】
次に、図４は、図３の補正回路７ａの回路例を示した図である。なお、図４では、図２と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図４における図２との相違点は、図２のＮＭＯＳトランジスタＭ１４及びＭ１５を削除して、ＰＭＯＳトランジスタＭ１３のドレイン電流をバイアス電流ΔＩとして抵抗Ｒｃに供給するようにしたことにある。
図４において、補正回路７ａは、差動増幅回路１１、ＮＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ１２，Ｍ１３、及び抵抗Ｒ１１で構成されている。なお、この場合も抵抗Ｒ１１は第２抵抗をなす。
【００４５】
このような構成において、補正回路７ａから出力されるバイアス電流ΔＩは抵抗Ｒｂと抵抗Ｒｃとの接続部Ｃに供給されるため、バイアス電流ΔＩによって接続部Ｃの電圧Ｖｃが電圧ΔＶｃだけ上昇する。抵抗Ｒｃの抵抗値をｒｃとすると、電圧ΔＶｃは、下記（１４）式のように示される。
ΔＶｃ＝ΔＩ×（ｒａ＋ｒｂ）×ｒｃ／（ｒａ＋ｒｂ＋ｒｃ）………（１４）
【００４６】
電圧ΔＶｃを誤差増幅回路３の入力オフセット電圧ΔＶｆｂと等しくなるようにすれば、出力電圧Ｖｏｕｔは目標値に等しくなる。すなわち、下記（１５）式のようになる。
ΔＩ×（ｒａ＋ｒｂ）×ｒｃ／（ｒａ＋ｒｂ＋ｒｃ）＝ΔＶｆｂ＝ΔＶｅ／Ａ＝（Ｖｅ−Ｖｒｅｆ）／Ａ………………（１５）
バイアス電流ΔＩは、前記（２）式から求めることができるため、前記（２）式を前記（１５）式に代入して抵抗Ｒ１１の抵抗値ｒ１１を求めると、下記（１６）式のようになる。
ｒ１１＝Ａ×（ｒａ＋ｒｂ）×ｒｃ／（ｒａ＋ｒｂ＋ｒｃ）…………（１６）
【００４７】
前記のように、抵抗Ｒｃの抵抗値ｒｃは、抵抗Ｒｂの抵抗値ｒｂよりも十分に小さい値であるため、（ｒａ＋ｒｂ）×ｒｃ／（ｒａ＋ｒｂ＋ｒｃ）≒ｒｃとなり、この関係を前記（１６）式に代入すると、下記（１７）式のようになる。
ｒ１１≒Ａ×ｒｃ………………（１７）
すなわち抵抗Ｒ１１の抵抗値ｒ１１は、抵抗Ｒｃの抵抗値ｒｃを誤差増幅回路３のＤＣ利得Ａ倍した値にすればよいことが分かる。
【００４８】
図５は、図３の補正回路７ａの他の回路例を示した図である。なお、図５では、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図５における図４との相違点は、図４の差動増幅回路１１を削除し、ＮＭＯＳトランジスタＭ１１のゲートに誤差電圧Ｖｅを直接入力するようにしたことと、基準電圧ＶｒｅｆをＮＭＯＳトランジスタＭ１６と抵抗Ｒ１２で構成したソースフォロア回路で受け、抵抗Ｒ１１の他端を該ソースフォロア回路の出力端に接続したことにある。なお、ＮＭＯＳトランジスタＭ１１もソースフォロア回路として動作している。
【００４９】
図５において、補正回路７ａは、ＮＭＯＳトランジスタＭ１１，Ｍ１６、ＰＭＯＳトランジスタＭ１２，Ｍ１３及び抵抗Ｒ１１，Ｒ１２で構成されている。
入力電圧Ｖｉｎと接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ１６と抵抗Ｒ１２が直列に接続されている。ＮＭＯＳトランジスタＭ１１のソースと、ＮＭＯＳトランジスタＭ１６及び抵抗Ｒ１２の接続部との間に抵抗Ｒ１１が接続され、ＮＭＯＳトランジスタＭ１１のゲートに誤差電圧Ｖｅが、ＮＭＯＳトランジスタＭ１６のゲートに基準電圧Ｖｒｅｆがそれぞれ入力されている。
ＮＭＯＳトランジスタＭ１１のソースと抵抗Ｒ１１との接続部の電圧Ｖｅ１は、下記（１８）式に示すように、誤差電圧ＶｅからＮＭＯＳトランジスタＭ１１のゲート−ソース間電圧Ｖｇｓ１１を引いた電圧になる。
Ｖｅ１＝Ｖｅ−Ｖｇｓ１１………………（１８）
【００５０】
また、ＮＭＯＳトランジスタＭ１６のソースと抵抗Ｒ１２との接続部の電圧Ｖｒｅｆ１は、下記（１９）式に示すように、基準電圧ＶｒｅｆからＮＭＯＳトランジスタＭ１６のゲート−ソース間電圧Ｖｇｓ１６を引いた電圧になる。
Ｖｒｅｆ１＝Ｖｒｅｆ−Ｖｇｓ１６………………（１９）
前記（１８）式と前記（１９）式との電圧差が抵抗Ｒ１１に印加されている電圧である。
ここで、ＮＭＯＳトランジスタＭ１１とＭ１６の各ゲート−ソース間電圧が等しいとすると、抵抗Ｒ１１の両端の電圧は（Ｖｅ−Ｖｒｅｆ）になる。すなわち、バイアス電流ΔＩは、ΔＩ＝（Ｖｅ−Ｖｒｅｆ）／ｒ１１になり、前記（２）式と同じになるため、抵抗Ｒ１１の抵抗値を図４の場合と同じ（Ａ×ｒｃ）にすることにより出力電圧Ｖｏｕｔを補正することができる。
【００５１】
図６は、図３の補正回路７ａの他の回路例を示した図である。なお、図６では、図５と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図６における図５との相違点は、図５のＮＭＯＳトランジスタＭ１６と抵抗Ｒ１２を削除して、抵抗Ｒ１１の他端を接地電圧ＧＮＤに接続したことにある。基準電圧発生回路２に例えば図７のような回路構成のものを使用した場合、基準電圧ＶｒｅｆはＮＭＯＳトランジスタＭ１１のゲート−ソース間電圧Ｖｇｓ１１にほぼ等しくなる。
【００５２】
ここで、図７の基準電圧発生回路２について説明する。
図７において、基準電圧発生回路２は、ディプレッション型ＮＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２で構成されている。ディプレッション型ＮＭＯＳトランジスタＭ２１において、ドレインは入力電圧Ｖｉｎに接続され、ゲートとソースは接続されて該接続部から基準電圧Ｖｒｅｆが出力される。ＮＭＯＳトランジスタＭ２２において、ソースは接地電圧ＧＮＤに接続され、ゲートとドレインは接続されて該接続部は、基準電圧Ｖｒｅｆを出力する出力端に接続されている。
【００５３】
ディプレッション型ＮＭＯＳトランジスタＭ２１のゲートは０バイアスされているため、ディプレッション型ＮＭＯＳトランジスタＭ２１のドレイン電流は、０バイアス時における所定の電流値となる。該ドレイン電流は、ＮＭＯＳトランジスタＭ２２のドレイン電流になることから、ＮＭＯＳトランジスタＭ２２のゲート電圧は、該ドレイン電流によって決定される所定の電圧になる。ＮＭＯＳトランジスタＭ２２のゲート電圧を基準電圧Ｖｒｅｆとして使用しているため、基準電圧ＶｒｅｆはＮＭＯＳトランジスタＭ２２のゲート−ソース間電圧に等しくなる。
【００５４】
ＮＭＯＳトランジスタＭ２２とＮＭＯＳトランジスタＭ１１の特性を合わせることにより、前記のように、基準電圧ＶｒｅｆとＮＭＯＳトランジスタＭ１１のゲート−ソース間電圧Ｖｇｓ１１をほぼ等しくすることができる。
このようなことから、Ｖｇｓ１１＝Ｖｒｅｆとして、この関係を前記（１８）式に代入すると、下記（２０）式のようになる。
Ｖｅ１＝Ｖｅ−Ｖｒｅｆ………………（２０）
【００５５】
すなわち、抵抗Ｒ１１の両端の電圧は（Ｖｅ−Ｖｒｅｆ）になるため、バイアス電流ΔＩは、ΔＩ＝（Ｖｅ−Ｖｒｅｆ）／ｒ１１になり、前記（２）式と同じになる。したがって、抵抗Ｒ１１の抵抗値を図４の場合と同様に（Ａ×ｒｃ）にすることにより、出力電圧Ｖｏｕｔを補正することができる。
このように、本第２の実施の形態における電源回路においても、前記第１の実施の形態と同様の効果を得ることができ、高精度な出力電圧Ｖｏｕｔを得ることができ、しかも位相補償用のコンデンサ容量が小さくすることができ、半導体チップを小さくすることができる。
【００５６】
なお、前記第１及び第２の各実施の形態では、昇圧型スイッチングレギュレータを例にして説明したが、これは一例であり、本発明はこれに限定するものではなく、降圧型スイッチングレギュレータ、反転型スイッチングレギュレータ及びシリーズレギュレータ等のリニアレギュレータにも適用することができる。
このように、本発明は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成し、帰還電圧Ｖｆｂを基に誤差増幅回路を使用して出力電圧Ｖｏｕｔが所定の電圧で一定になるように出力トランジスタの動作制御を行う構成の電源回路に対して適用することができる。
更に、本発明は、インダクタＬ１に流れたインダクタ電流を検出し、該検出したインダクタ電流を基に誤差増幅回路を使用して出力電圧Ｖｏｕｔが所定の電圧で一定になるように出力トランジスタの動作制御を行う構成の電流モード制御型スイッチングレギュレータにも適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態における電源回路の回路例を示した図である。
【図２】図１の補正回路７の回路例を示した図である。
【図３】本発明の第２の実施の形態における電源回路の回路例を示した図である。
【図４】図３の補正回路７ａの回路例を示した図である。
【図５】図３の補正回路７ａの他の回路例を示した図である。
【図６】図３の補正回路７ａの他の回路例を示した図である。
【図７】基準電圧発生回路２の回路例を示した図である。
【符号の説明】
【００５８】
１，１ａ  電源回路
２  基準電圧発生回路
３  誤差増幅回路
４  発振回路
５  ＰＷＭコンパレータ
６  出力制御回路
７，７ａ  補正回路
１０  半導体チップ
１１  差動増幅回路
２０  負荷
Ｍ１  出力トランジスタ
Ｍ１１，Ｍ１４〜Ｍ１６，Ｍ２２  ＮＭＯＳトランジスタ
Ｍ１２，Ｍ１３  ＰＭＯＳトランジスタ
Ｍ２１  ディプレッション型ＮＭＯＳトランジスタ
Ｄ１，Ｄ２  ダイオード
Ｌ１  インダクタ
Ｃｏ  出力コンデンサ
Ｃ１  コンデンサ
Ｒａ〜Ｒｃ，Ｒ１，Ｒ１１，Ｒ１２  抵抗
【図１】
2010142060.tif 000003
【図２】
2010142060.tif 000004
【図３】
2010142060.tif 000005
【図４】
2010142060.tif 000006
【図５】
2010142060.tif 000007
【図６】
2010142060.tif 000008
【図７】
2010142060.tif 000009