(57)【要約】【課題】IP変換に際して、不要データを含むことなく、プログレッシブ画像をバースト転送する。【解決手段】フレームバッファコントローラ９１は、フレームバッファメモリ９２から、プログレッシブ画像を構成する画像データ及び不要データを、ライン毎に、所定のデータサイズを有するブロックの単位で読み出し、PCI-eメモリコントローラ９３は、読み出されたブロックを構成する画像データのみを抽出し、ブロックの単位で、PCI-eメモリ９４に書き込む。なお、フレームバッファコントローラ９１は、ライン毎に、ブロックとして、画像データのみにより構成されるブロック、又は、画像データ及び不要データにより構成されるブロックを読み出す。本発明は、例えば、インタレース画像をプログレッシブ画像に変換するビデオカード等の画像処理装置に適用できる。【選択図】図３
2010283518.tif 000002
【特許請求の範囲】
【請求項１】
インタレース画像をプログレッシブ画像に変換する画像処理装置において、
前記プログレッシブ画像を構成するライン単位の画像データを、不要データが付加された状態で保持する第１の保持手段と、
前記プログレッシブ画像を構成する画像データを、所定のデータサイズを有するブロックの単位で保持する第２の保持手段と、
前記第１の保持手段から、前記プログレッシブ画像を構成する画像データ及び前記不要データを、前記ライン毎に、前記ブロックの単位で読み出す読み出し手段と、
読み出された前記ブロックを構成する前記画像データのみを抽出し、前記ブロックの単位で、前記第２の保持手段に書き込む第１の書き込み手段と
を含み、
前記読み出し手段は、前記ライン毎に、前記ブロックとして、前記画像データのみにより構成されるブロック、又は、前記画像データ及び前記不要データにより構成されるブロックを読み出す
画像処理装置。
【請求項２】
読み出された前記ブロックを構成するデータに対して、前記データは前記不要データであるか否かを示すデータ有効フラグを対応付ける対応付け手段をさらに含み、
前記第１の書き込み手段は、前記データ有効フラグに基づいて、前記ブロックを構成する前記画像データのみを抽出し、前記ブロックの単位で、前記第２の保持手段に書き込む
請求項１に記載の画像処理装置。
【請求項３】
読み出された前記ブロックに対して、前記ブロックに前記不要データが含まれるか否かを示すデータ有効フラグを対応付ける対応付け手段をさらに含み、
前記第１の書き込み手段は、前記データ有効フラグに基づいて、前記ブロックを構成する前記画像データのみを抽出し、前記ブロックの単位で、前記第２の保持手段に書き込む
請求項１に記載の画像処理装置。
【請求項４】
前記第１の書き込み手段は、抽出した前記画像データを所定のフォーマットにより変換し、前記ブロックの単位で、前記第２の保持手段に書き込む
請求項１に記載の画像処理装置。
【請求項５】
前記読み出し手段は、
前記第１の保持手段から、前記プログレッシブ画像を構成する画像データ及び前記不要データを、前記ライン毎に、バースト転送が可能なバースト転送サイズを有する前記ブロックの単位で読み出す
請求項１に記載の画像処理装置。
【請求項６】
前記第２の保持手段から、前記バースト転送サイズの前記ブロックを読み出してバースト転送する転送手段をさらに含む
請求項５に記載の画像処理装置。
【請求項７】
前記プログレッシブ画像のフレームに対応する奇数フィールド及び偶数フィールドの前記インタレース画像それぞれを構成するライン単位の画像データを、前記ブロックの単位で分割した場合に、前記ブロックのデータサイズに満たない余りブロックが生じるとき、前記ブロックのデータサイズから、前記余りブロックのデータサイズを差し引いて得られるデータサイズ分の前記不要データを、前記インタレース画像それぞれを構成するライン単位の画像データに付加する付加手段と、
前記不要データが付加された前記インタレース画像それぞれを構成するライン単位の画像データを、前記不要データが付加された前記プログレッシブ画像を構成するライン単位の画像データとして、前記第２の保持手段に書き込む第２の書き込み手段と
さらに含む請求項１に記載の画像処理装置。
【請求項８】
前記第１の書き込み手段は、前記第２の書き込み手段を兼ねる
請求項７に記載の画像処理装置。
【請求項９】
前記第１の保持手段は、前記第２の保持手段を兼ねる
請求項８に記載の画像処理装置。
【請求項１０】
インタレース画像をプログレッシブ画像に変換する画像処理装置の画像処理方法において、
前記画像処理装置は、
第１の保持手段と、
第２の保持手段と、
読み出し手段と、
第１の書き込み手段と
を含み、
前記読み出し手段が、前記プログレッシブ画像を構成するライン単位の画像データを、不要データが付加された状態で保持する前記第１の保持手段から、前記プログレッシブ画像を構成する画像データ及び前記不要データを、前記ライン毎に、前記ブロックの単位で読み出し、
前記第１の書き込み手段が、読み出された前記ブロックを構成する前記画像データのみを抽出し、前記ブロックの単位で、前記プログレッシブ画像を構成する画像データを、所定のデータサイズを有するブロックの単位で保持する前記第２の保持手段に書き込む
ステップを含み、
前記読み出し手段は、前記ライン毎に、前記ブロックとして、前記画像データのみにより構成されるブロック、又は、前記画像データ及び前記不要データにより構成されるブロックを読み出す
画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置及び画像処理方法に関し、特に、例えば、IP（interlace progressive）変換により得られるプログレッシブ画像を、実質的に必要ない不要データを含むことなく転送できるようにした画像処理装置及び画像処理方法に関する。
【背景技術】
【０００２】
従来、インタレース画像をプログレッシブ画像に変換するIP変換処理技術が存在する（例えば、特許文献１を参照）。
【０００３】
IP変換処理技術により、インタレース画像をプログレッシブ画像に変換する画像処理装置としては、例えば、パーソナルコンピュータにおいて、テレビジョン放送番組の画像等のインタレース画像をキャプチャして保存する際に、入力されたインタレース画像をプログレッシブ画像に変換するビデオカード（グラフィックカード）を挙げることができる。
【０００４】
従来のビデオカードでは、例えば、インタレース画像をパーソナルコンピュータに転送する際に、インタレース画像のフィールドとして、奇数フィールド及び偶数フィールドそれぞれを、ライン単位で交互に切り替えて転送することにより、対応するフレームのプログレッシブ画像を、パーソナルコンピュータに転送するようになされている。
【０００５】
しかしながら、この場合、ビデオカードは、奇数フィールド及び偶数フィールドそれぞれを、ライン単位で交互に切り替えて転送するために、高速なクロックにより動作する必要がある。
【０００６】
このため、ビデオカードが、FPGA(field programmable gate array)を用いた基板等により構成されている場合、ビデオカードを高速なクロックにより動作させることが難しいため、奇数フィールド及び偶数フィールドそれぞれを、ライン単位で切り替えて転送する方法は現実的ではない。
【０００７】
そこで、奇数フィールド及び偶数フィールドそれぞれを、ビデオカードに内蔵されたメモリ上で合成して、対応するフレームのプログレッシブ画像を生成した上で、パーソナルコンピュータに転送するビデオカードが存在する。
【０００８】
[従来の画像処理装置１の構成例]
図１は、入力されるインタレース画像を内蔵されたメモリ上で合成し、その結果得られるプログレッシブ画像をパーソナルコンピュータに転送するビデオカードとしての従来の画像処理装置１の構成例を示している。
【０００９】
この画像処理装置１は、パーソナルコンピュータ２と相互に接続されている。また、画像処理装置１は、SDI（serial digital interface）２１及び２２、フレームバッファコントローラ２３、フレームバッファメモリ２４、コーデック２５、PCI-e（peripheral components interconnect bus express）メモリコントローラ２６、PCI-eメモリ２７、並びにPCI-eインタフェース２８により構成される。
【００１０】
SDI２１は、SDI規格に準拠したインタフェースであり、図示せぬビデオスイッチャーやビデオ送出機等から供給されるインタレース画像を、フレームバッファコントローラ２３に供給する。
【００１１】
SDI２２は、フレームバッファコントローラ２３から供給されるインタレース画像又はプログレッシブ画像を、図示せぬモニタ等に出力する。
【００１２】
フレームバッファコントローラ２３は、SDI２１に接続されたビデオスイッチャーによる画像の切替えやSDI２１のコネクタの抜き差し等に起因して、SDI２１からのインタレース画像を構成する画像データの一部が欠落する等の乱れが生じているか否かを判定する。そして、フレームバッファコントローラ２３は、SDI２１からのインタレース画像に乱れが生じていないと判定した場合のみ、そのインタレース画像を、フレームバッファメモリ２４に供給して一時的に記憶させる。
【００１３】
また、フレームバッファコントローラ２３は、フレームバッファメモリ２４に記憶された、乱れが生じていないインタレース画像を読み出し、コーデック２５及びPCI-eメモリコントローラ２６に供給する。
【００１４】
これにより、例えば、乱れが生じたインタレース画像が、フレームバッファコントローラ２３からコーデック２５に供給されることを防止できる。このため、乱れが生じているインタレース画像がコーデック２５に供給されることに起因して、コーデック２５による、インタレース画像のエンコード処理を正常に行うことができなくなってしまい、そのエンコード処理が中断してしまうこと等を防止することが可能となる。
【００１５】
なお、フレームバッファコントローラ２３は、SDI２１からのインタレース画像に乱れが生じているか否かを判定し、その判定結果とともに、SDI２１からのインタレース画像を、フレームバッファメモリ２４に供給して一時的に記憶させるようにしてもよい。
【００１６】
この場合、フレームバッファコントローラ２３は、フレームバッファメモリ２４に記憶された判定結果に基づいて、乱れが生じていないインタレース画像のみを読み出し、コーデック２５及びPCI-eメモリコントローラ２６に供給する。
【００１７】
さらに、フレームバッファコントローラ２３は、コーデック２５からのインタレース画像、及びPCI-eメモリコントローラ２６からのインタレース画像を、SDI２２に供給する。
【００１８】
フレームバッファメモリ２４は、フレームバッファコントローラ２３からの、乱れが生じていないインタレース画像を一時的に記憶（保持）する。
【００１９】
コーデック２５は、フレームバッファコントローラ２３から供給されるインタレース画像をエンコードし、その結果得られる符号化データを、PCI-eメモリコントローラ２６に供給する。また、コーデック２５は、PCI-eメモリコントローラ２６から供給される符号化データをデコードし、その結果得られるインタレース画像を、フレームバッファコントローラ２３に供給する。
【００２０】
PCI-eメモリコントローラ２６は、コーデック２５からの符号化データを、PCI-eメモリ２７に供給して記憶させる。また、PCI-eメモリコントローラ２６は、PCI-eメモリ２７に記憶された符号化データを読み出し、コーデック２５に供給する。
【００２１】
さらに、PCI-eメモリコントローラ２６は、フレームバッファコントローラ２３から供給されるインタレース画像の奇数フィールド及び偶数フィールドそれぞれを合成して得られるフレームのプログレッシブ画像を、PCI-eメモリ２７の記憶領域に生成する。
【００２２】
すなわち、例えば、PCI-eメモリコントローラ２６は、フレームバッファコントローラ２３から供給される奇数フィールドのインタレース画像を構成するラインを、プログレッシブ画像を構成する複数のラインのうち、奇数番目のライン（奇数ライン）として、PCI-eメモリ２７の記憶領域に記憶させる。
【００２３】
また、PCI-eメモリコントローラ２６は、フレームバッファコントローラ２３から供給される偶数フィールドのインタレース画像を構成するラインを、プログレッシブ画像を構成する複数のラインのうち、偶数番目のライン（偶数ライン）として、PCI-eメモリ２７の記憶領域に記憶させる。
【００２４】
これにより、PCI-eメモリ２７の記憶領域には、対応するプログレッシブ画像が生成される。
【００２５】
また、PCI-eメモリコントローラ２６は、PCI-eメモリ２７の記憶領域に生成したプログレッシブ画像を構成する画像データを、１ライン毎に、ラインの先頭から終端に向かって、１回のバースト転送により転送することが可能なデータサイズを表すバースト転送サイズの単位で読み出し、転送ブロックとして、PCI-eインタフェース２８にバースト転送する。
【００２６】
ここで、バースト転送とは、バースト転送サイズの転送ブロック毎に、一括して転送することをいう。
【００２７】
なお、PCI-eメモリコントローラ２６が行うバースト転送については、図２を参照して後述する。
【００２８】
さらに、PCI-eメモリコントローラ２６は、PCI-eメモリ２７から、プログレッシブ画像として配置されている、２フィールド分のインタレース画像のうちの一方を読み出し、フレームバッファコントローラ２３に供給する。
【００２９】
また、PCI-eメモリコントローラ２６は、SDI２１からフレームバッファコントローラ２３に入力されるインタレース画像の入力速度に応じて、PCI-eメモリに記憶されたプログレッシブ画像を、過不足なくPCI-eインタフェース２８を介してパーソナルコンピュータ２に出力する必要がある。
【００３０】
したがって、PCI-eメモリコントローラ２６では、プログレッシブ画像を、単に、PCI-eインタフェース２８を介してパーソナルコンピュータ２に出力するためだけに必要とされるクロックよりも高速なクロックにより動作させるとともに、データの転送効率を向上させるために、バースト転送を採用している。
【００３１】
PCI-eメモリ２７は、PCI-eメモリコントローラ２６からの奇数フィールド及び偶数フィールドを、対応するフレームのプログレッシブ画像として記憶する。また、PCI-eメモリ２７は、PCI-eメモリコントローラ２６からの符号化データを記憶する。
【００３２】
PCI-eインタフェース２８は、PCI-eメモリコントローラ２６によってバースト転送されるプログレッシブ画像を、パーソナルコンピュータ２に出力する。
【００３３】
[PCI-eメモリコントローラ２６が行うバースト転送の説明]
次に、PCI-eメモリコントローラ２６が、PCI-eメモリ２７に記憶されたプログレッシブ画像をバースト転送する処理の詳細を説明する。
【００３４】
図２は、PCI-eメモリ２７の記憶領域に記憶されたプログレッシブ画像の一例を示している。
【００３５】
このプログレッシブ画像は、奇数フィールドを表す第１フィールドデータ、及び偶数フィールドを表す第２のフィールドデータにより構成される。
【００３６】
PCI-eメモリコントローラ２６は、PCI-eメモリ２７の記憶領域に生成したプログレッシブ画像を構成する画像データを、１ライン毎に、ラインの先頭から順にバースト転送サイズの単位で読み出し、転送ブロックとして、PCI-eインタフェース２８にバースト転送する。
【００３７】
ところで、例えば、図２において、第１フィールドデータ及び第２フィールドデータそれぞれの１ラインを構成する画像データのデータサイズはaX+Yビットであり、バースト転送サイズはXビットである。したがって、第１フィールドデータ及び第２フィールドデータそれぞれの１ラインを構成する画像データのデータサイズaX+Yは、バースト転送サイズXにより割り切れないデータサイズとなっている。
【００３８】
よって、１ラインを構成する画像データを、バースト転送サイズXの転送ブロック単位に分割した場合、ラインの終端に、バースト転送サイズ未満のデータサイズY(<X)の余りブロックが生じてしまうことになる。
【００３９】
PCI-eメモリコントローラ２６は、１ラインを構成する画像データのうち、a個のバースト転送サイズXの転送ブロックを、そのままバースト転送する。
【００４０】
また、PCI-eメモリコントローラ２６は、１ラインを構成する画像データのうち、バースト転送サイズ未満の余りブロックを、余りブロックとは無関係なデータであって、バースト転送サイズXから、余りブロックのデータサイズYを差し引いて得られるデータサイズX-Yを有するデータを表す不要データ５２とともに、バースト転送サイズの転送ブロックとしてバースト転送する。
【００４１】
なお、余りブロックを、データサイズX-Yを有する不要データ５２とともに、転送ブロックとしてバースト転送するのは、余りブロックのデータサイズYが、バースト転送するために必要なバースト転送サイズXに満たないことによる。
【００４２】
これにより、PCI-eメモリコントローラ２６からPCI-eインタフェース２８を介して、パーソナルコンピュータ２には、不要データ５２を含む転送ブロックが出力される。
【先行技術文献】
【特許文献】
【００４３】
【特許文献１】特開２００３−１７９８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００４４】
上述したように、パーソナルコンピュータ２には、不要データ５２を含む転送ブロックがバースト転送されることになり、パーソナルコンピュータ２は、転送ブロックを再構成して、プログレッシブ画像を取得するために、不要データ５２を含む転送ブロックから、不要データ５２を除去する処理が必要であった。
【００４５】
本発明は、このような状況に鑑みてなされたものであり、IP変換に際して、実質的に必要ない不要データを含むことなく、プログレッシブ画像をバースト転送できるようにするものである。
【課題を解決するための手段】
【００４６】
本発明の一側面の画像処理装置は、インタレース画像をプログレッシブ画像に変換する画像処理装置であって、前記プログレッシブ画像を構成するライン単位の画像データを、不要データが付加された状態で保持する第１の保持手段と、前記プログレッシブ画像を構成する画像データを、所定のデータサイズを有するブロックの単位で保持する第２の保持手段と、前記第１の保持手段から、前記プログレッシブ画像を構成する画像データ及び前記不要データを、前記ライン毎に、前記ブロックの単位で読み出す読み出し手段と、読み出された前記ブロックを構成する前記画像データのみを抽出し、前記ブロックの単位で、前記第２の保持手段に書き込む第１の書き込み手段とを含み、前記読み出し手段は、前記ライン毎に、前記ブロックとして、前記画像データのみにより構成されるブロック、又は、前記画像データ及び前記不要データにより構成されるブロックを読み出す。
【００４７】
読み出された前記ブロックを構成するデータに対して、前記データは前記不要データであるか否かを示すデータ有効フラグを対応付ける対応付け手段をさらに設けることができ、前記第１の書き込み手段では、前記データ有効フラグに基づいて、前記ブロックを構成する前記画像データのみを抽出し、前記ブロックの単位で、前記第２の保持手段に書き込むようにすることができる。
【００４８】
読み出された前記ブロックに対して、前記ブロックに前記不要データが含まれるか否かを示すデータ有効フラグを対応付ける対応付け手段をさらに設けることができ、前記第１の書き込み手段では、前記データ有効フラグに基づいて、前記ブロックを構成する前記画像データのみを抽出し、前記ブロックの単位で、前記第２の保持手段に書き込むようにすることができる。
【００４９】
前記第１の書き込み手段は、抽出した前記画像データを所定のフォーマットにより変換し、前記ブロックの単位で、前記第２の保持手段に書き込むようにすることができる。
【００５０】
前記読み出し手段では、前記第１の保持手段から、前記プログレッシブ画像を構成する画像データ及び前記不要データを、前記ライン毎に、バースト転送が可能なバースト転送サイズを有する前記ブロックの単位で読み出すようにすることができる。
【００５１】
前記第２の保持手段から、前記バースト転送サイズの前記ブロックを読み出してバースト転送する転送手段をさらに設けることができる。
【００５２】
前記プログレッシブ画像のフレームに対応する奇数フィールド及び偶数フィールドの前記インタレース画像それぞれを構成するライン単位の画像データを、前記ブロックの単位で分割した場合に、前記ブロックのデータサイズに満たない余りブロックが生じるとき、前記ブロックのデータサイズから、前記余りブロックのデータサイズを差し引いて得られるデータサイズ分の前記不要データを、前記インタレース画像それぞれを構成するライン単位の画像データに付加する付加手段と、前記不要データが付加された前記インタレース画像それぞれを構成するライン単位の画像データを、前記不要データが付加された前記プログレッシブ画像を構成するライン単位の画像データとして、前記第２の保持手段に書き込む第２の書き込み手段とさらに設けることができる。
【００５３】
前記第１の書き込み手段は、前記第２の書き込み手段を兼ねるようにすることができる。
【００５４】
前記第１の保持手段は、前記第２の保持手段を兼ねるようにすることができる。
【００５５】
本発明の一側面の画像処理方法は、インタレース画像をプログレッシブ画像に変換する画像処理装置の画像処理方法であって、前記画像処理装置は、第１の保持手段と、第２の保持手段と、読み出し手段と、第１の書き込み手段とを含み、前記読み出し手段が、前記プログレッシブ画像を構成するライン単位の画像データを、不要データが付加された状態で保持する前記第１の保持手段から、前記プログレッシブ画像を構成する画像データ及び前記不要データを、前記ライン毎に、前記ブロックの単位で読み出し、前記第１の書き込み手段が、読み出された前記ブロックを構成する前記画像データのみを抽出し、前記ブロックの単位で、前記プログレッシブ画像を構成する画像データを、所定のデータサイズを有するブロックの単位で保持する前記第２の保持手段に書き込むステップを含み、前記読み出し手段は、前記ライン毎に、前記ブロックとして、前記画像データのみにより構成されるブロック、又は、前記画像データ及び前記不要データにより構成されるブロックを読み出す。
【００５６】
本発明においては、前記第１の保持手段から、前記プログレッシブ画像を構成する画像データ及び前記不要データが、前記ライン毎に、前記ブロックの単位で読み出され、読み出された前記ブロックを構成する前記画像データのみが抽出されて、前記ブロックの単位で、前記第２の保持手段に書き込まれる。
【発明の効果】
【００５７】
本発明によれば、IP変換に際して、実質的に必要ない不要データを含むことなく、プログレッシブ画像をバースト転送することができる。
【図面の簡単な説明】
【００５８】
【図１】従来の画像処理装置の構成例を示すブロック図である。
【図２】PCI-eメモリに記憶されたプログレッシブ画像の一例を示す図である。
【図３】本実施の形態である画像処理装置の構成例を示すブロック図である。
【図４】フレームバッファコントローラの構成例を示すブロック図である。
【図５】DPXフォーマットの一例を示す図である。
【図６】１ライン分のインタレース画像の一例を示す図である。
【図７】転送ブロックの一例を示す図である。
【図８】PCI-eメモリコントローラの構成例を示すブロック図である。
【図９】PCI-eメモリコントローラが行う処理を説明するための図である。
【図１０】PCI-eメモリコントローラが行う処理を説明するための他の図である。
【図１１】書き込み処理を説明するためのフローチャートである。
【図１２】奇数ライン生成処理を説明するためのフローチャートである。
【図１３】偶数ライン生成処理を説明するためのフローチャートである。
【図１４】読み出し処理を説明するためのフローチャートである。
【図１５】不要データ除去処理を説明するためのフローチャートである。
【図１６】PCI-eメモリコントローラの他の構成例を示すブロック図である。
【図１７】コンピュータの構成例を示すブロック図である。
【発明を実施するための形態】
【００５９】
以下、発明を実施するための形態（以下、本実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．  本実施の形態（プログレッシブ画像から不要データを除去する例）
２．  変形例
【００６０】
＜１．本実施の形態＞
[画像処理装置７１の構成例]
図３は、本実施の形態である画像処理装置７１の構成例を示している。
【００６１】
この画像処理装置７１は、例えば、パーソナルコンピュータ２に接続されるビデオカード等に相当する。なお、画像処理装置７１は、図１の画像処理装置１と同様に構成される部分については同一の符号を付しているため、それらの説明は以下省略する。
【００６２】
すなわち、画像処理装置７１は、図１の画像処理装置１に備えられたフレームバッファコントローラ２３、フレームバッファメモリ２４、PCI-eメモリコントローラ２６、及びPCI-eメモリ２７それぞれに代えて、フレームバッファコントローラ９１、フレームバッファメモリ９２、PCI-eメモリコントローラ９３、及びPCI-eメモリ９４が設けられている他は、図１の画像処理装置１と同様に構成されている。
【００６３】
フレームバッファコントローラ９１には、SDI２１からインタレース画像が供給される。フレームバッファコントローラ９１は、SDI２１から供給されるインタレース画像の第１フィールドデータ及び第２フィールドデータに基づいて、対応するプログレッシブ画像を、フレームバッファメモリ９２の記憶領域に生成する。
【００６４】
また、フレームバッファコントローラ９１は、フレームバッファメモリ９２の記憶領域に生成したプログレッシブ画像を構成する画像データを、１ライン毎に、転送ブロックの単位で読み出す。
【００６５】
そして、フレームバッファコントローラ９１は、読み出した転送ブロックに、不要データが含まれるか否かを示すデータ有効フラグを対応付けて、PCI-eメモリコントローラ９３に供給する。
【００６６】
なお、データ有効フラグは、転送ブロックに不要データが含まれていない場合に真とされ、転送ブロックに不要データが含まれている場合に偽とされる。
【００６７】
フレームバッファメモリ９２は、フレームバッファコントローラ９１からの第１フィールドデータ及び第２フィールドデータを、対応するフレームのプログレッシブ画像として記憶する。
【００６８】
PCI-eメモリコントローラ９３は、フレームバッファコントローラ９１からの転送ブロックに対応付けられたデータ有効フラグに基づいて、その転送ブロックに不要データが含まれるか否か判定する。
【００６９】
そして、PCI-eメモリコントローラ９３は、フレームバッファコントローラ９１からの転送ブロックに対応付けられたデータ有効フラグに基づいて、その転送ブロックに不要データが含まれると判定した場合、転送ブロックを構成する画像データ及び不要データのうち、不要データを破棄（無視）するとともに、画像データを取得（抽出）する。
【００７０】
なお、PCI-eメモリコントローラ９３は、例えば、プログレッシブ画像を構成する１ラインのデータサイズ、及びバースト転送サイズ等に基づいて、転送ブロックを構成する不要データと画像データとを区別して、画像データのみを取得している。
【００７１】
また、PCI-eメモリコントローラ９３は、フレームバッファコントローラ９１からの転送ブロックに対応付けられたデータ有効フラグに基づいて、その転送ブロックに不要データが含まれないと判定した場合、その転送ブロックを構成する画像データを取得する。
【００７２】
さらに、PCI-eメモリコントローラ９３は、バースト転送サイズ分の画像データを取得した場合、バースト転送サイズ分の画像データを、バースト転送サイズの単位で（バースト転送サイズの転送ブロックとして）、PCI-eメモリ９４に供給して記憶させる。
【００７３】
また、PCI-eメモリコントローラ９３は、PCI-eメモリ９４から、バースト転送サイズの転送ブロックを読み出し、PCI-eインタフェース２８を介してパーソナルコンピュータ２にバースト転送する。
【００７４】
なお、PCI-eメモリコントローラ９３は、SDI２１からフレームバッファコントローラ９１に入力されるインタレース画像の入力速度に応じて、PCI-eメモリ９４に記憶されたプログレッシブ画像を、過不足なくPCI-eインタフェース２８を介してパーソナルコンピュータ２に出力する必要がある。
【００７５】
したがって、PCI-eメモリコントローラ９３では、プログレッシブ画像を、単に、PCI-eインタフェース２８を介してパーソナルコンピュータ２に出力するためだけに必要とされるクロックよりも高速なクロックにより動作させるとともに、データの転送効率を向上させるために、バースト転送を採用している。
【００７６】
PCI-eメモリ９４は、PCI-eメモリコントローラ９３から、バースト転送サイズで供給される画像データを、バースト転送サイズの転送ブロックとして記憶する。
【００７７】
[フレームバッファコントローラ９１の構成例]
次に、図４は、フレームバッファコントローラ９１の構成例を示している。
【００７８】
フレームバッファコントローラ９１は、主に、FIFO(first in first out)メモリ１１１aを内蔵する入力ポート１１１、監視部１１２、アービタメモリコントローラ１１３、FIFOメモリ１１４aを内蔵する出力ポート１１４、及びFIFOメモリ１１５aを内蔵する出力ポート１１５により構成される。
【００７９】
入力ポート１１１及び監視部１１２には、それぞれ、SDI２１から、同一のインタレース画像（第１フィールドデータや第２フィールドデータ）が入力（供給）される。
【００８０】
入力ポート１１１は、SDI２１からのインタレース画像を、SDI２１から供給された順序で、内蔵するFIFOメモリ１１１aに入力して記憶させる。
【００８１】
また、入力ポート１１１は、FIFOメモリ１１１aに入力して記憶させたインタレース画像を、入力した順序で、アービタメモリコントローラ１１３に出力させる。
【００８２】
監視部１１２は、SDI２１からのインタレース画像（FIFOメモリ１１１aからアービタメモリコントローラ１１３に入力されるものと同一のインタレース画像）に乱れが生じているか否かを判定し、その判定結果を、アービタメモリコントローラ１１３に供給する。
【００８３】
アービタメモリコントローラ１１３は、入力ポート１１１、出力ポート１１４及び１１５、並びにフレームバッファメモリ９２に対するデータの書き込みや読み出しを制御するアービタ機能を有する。
【００８４】
すなわち、例えば、アービタメモリコントローラ１１３は、FIFOメモリ１１１aからのインタレース画像に乱れが生じていないとの判定結果を、監視部１１２から得た場合、FIFOメモリ１１１aからのインタレース画像を、出力ポート１１４のFIFOメモリ１１４aに入力して記憶させるとともに、フレームバッファメモリ９２に供給して記憶させる。
【００８５】
また、アービタメモリコントローラ１１３は、フレームバッファメモリ９２に記憶されたプログレッシブ画像を、ライン毎に、バースト転送サイズ単位で、転送ブロックとして読み出す。
【００８６】
なお、アービタメモリコントローラ１１３は、FIFOメモリ１１１aからのインタレース画像を、監視部１１２からの判定結果に対応付けて、フレームバッファメモリ９２に供給して記憶させるようにしてもよい。
【００８７】
この場合、アービタメモリコントローラ１１３は、フレームバッファメモリ９２に記憶された判定結果に基づいて、乱れが生じていないインタレース画像に対応するプログレッシブ画像のみを、ライン毎に、バースト転送サイズ単位で、転送ブロックとして読み出すようにする。
【００８８】
そして、アービタメモリコントローラ１１３は、読み出した転送ブロックに、対応するデータ有効フラグを対応付け、その結果得られる、データ有効フラグが対応付けられた転送ブロックを、出力ポート１１５のFIFOメモリ１１５aに入力して記憶させる。
【００８９】
さらに、アービタメモリコントローラ１１３は、アービタ機能によりデータの書き込みや読み出しを行う他、フレームバッファメモリ９２に対するリフレッシュ動作等を行う。
【００９０】
出力ポート１１４は、FIFOメモリ１１４aに入力されて記憶されたインタレース画像を、入力された順序で読み出し、コーデック２５に出力する。
【００９１】
出力ポート１１５は、FIFOメモリ１１５aに入力されて記憶された転送ブロックを、FIFOメモリ１１５aに入力された順序で読み出し、順次、PCI-eメモリコントローラ９３に出力する。
【００９２】
[フレームバッファコントローラ９１が行う処理の説明]
次に、図５乃至図７を参照して、フレームバッファコントローラ９１が行う処理の詳細を説明する。
【００９３】
フレームバッファコントローラ９１において、アービタメモリコントローラ１１３は、SDI２１から入力ポート１１１及びFIFOメモリ１１１aを介して供給されるインタレース画像の第１フィールドデータ及び第２フィールドデータそれぞれを、例えば、パーソナルコンピュータ２においてファイル化が容易なDPX(digital picture exchange)フォーマット等の所定のフォーマットに変換する。
【００９４】
図５は、DPXフォーマットの一例であるDPX格納データのデータ構造を示している。
【００９５】
図５に示すDPX格納データは、例えば第１フィールドデータや第２フィールドデータを構成する画像データを表す３個の１０ビットデータと、制御データ"00"を表す２ビットデータにより構成される。
【００９６】
アービタメモリコントローラ１１３は、例えば、入力ポート１１１のFIFOメモリ１１１aからの第１フィールドデータや第２フィールドデータを、１ライン毎に、複数のDPX格納データに変換する。
【００９７】
次に、図６を参照して、アービタメモリコントローラ１１３が、第１フィールドデータにおける１ライン分を、複数のDPX格納データに変換する処理の詳細を説明する。なお、第２フィールドデータにおける１ライン分についても、第１フィールドデータの場合と同様に、複数のDPX格納データに変換されるため、第２フィールドデータにおける１ラインを、複数のDPX格納データに変換する処理の説明は、以下省略する。
【００９８】
図６は、アービタメモリコントローラ１１３により、複数のDPX格納データに変換される１ライン分の第１フィールドデータの一例を示している。
【００９９】
図６において、斜線により示される１ライン分の第１フィールドデータは、アービタメモリコントローラ１１３により複数のDPX格納データに変換されて、図６の最も大きな矩形により示されるプログレッシブ画像を構成する１番目のラインとして、フレームバッファメモリ９２に記憶される。
【０１００】
なお、第１フィールドデータは、そのY成分、Cb成分、及びCr成分が、Y:Cb:Cr=4:2:2の比でサンプリングされると仮定する。この場合、１ライン分のY成分、Cb成分、及びCr成分（を表すデータ）の個数は、それぞれ、Y成分を表すYデータが2048個、Cb成分を表すCbデータが1024個、及びCr成分を表すCrデータが1024個の合計4096個となる。
【０１０１】
また、１画素を表現するビット数を１０ビットとすれば、１ライン分の第１フィールドデータは、4096個の１０ビットデータにより表される。
【０１０２】
したがって、いまの場合、アービタメモリコントローラ１１３は、4096個の１０ビットデータを、DPXフォーマットにしたがって、複数のDPX格納データに変換することになる。
【０１０３】
次に、図７は、変換されたDPX格納データ、及びそのDPX格納データにより構成される転送ブロックの一例を示している。
【０１０４】
図７において、DPX格納データ５１1乃至５１1366は、アービタメモリコントローラ１１３により、4096個の１０ビットデータP1-1乃至P1-4096が、DPXフォーマットにしたがって変換されたDPX格納データの一例を示している。
【０１０５】
なお、１０ビットデータP1-1乃至P1-4096は、図６において斜線で示した１ライン分の第１フィールドデータにおける4096個の１０ビットデータを表す。
【０１０６】
上述したように、１０ビットデータP1-1乃至P1-4096は4096個であり、DPX格納データは、３個の１０ビットデータと、"00"を表す２ビットデータにより構成されるデータである。
【０１０７】
したがって、アービタメモリコントローラ１１３は、例えば、4096個の１０ビットデータP1-1乃至P1-4096のうち、4095個の１０ビットデータP1-1乃至P1-4095に基づいて、1365（=4095/3）個のDPX格納データ５１1乃至５１1365を生成する。
【０１０８】
また、アービタメモリコントローラ１１３は、4096個の１０ビットデータP1-1乃至P1-4096のうち、残りの１０ビットデータP1-4096に基づいて、１０ビットデータP1-4096、２０ビットの不要データ５２、及び"00"を表す２ビットデータにより構成されるDPX格納データ５１1366を生成する。
【０１０９】
そして、アービタメモリコントローラ１１３は、生成した1366個のDPX格納データ５１1乃至５１1366を、フレームバッファメモリ９２に供給して記憶させる。
【０１１０】
また、アービタメモリコントローラ１１３は、フレームバッファメモリ９２の記憶領域に記憶したDPX格納データ５１1乃至５１1366を、バースト転送サイズとして、例えば６４ビットの転送ブロック単位で読み出す。
【０１１１】
なお、バースト転送サイズは、フレームバッファメモリ９２の種類（例えば、シングルデータレートやダブルデータレート等）、フレームバッファメモリ９２を構成するメモリの個数、及びアービタメモリコントローラ１１３とフレームバッファメモリ９２とを接続するバスのバス幅（転送レート）等により、最適値が決定される。
【０１１２】
アービタメモリコントローラ１１３は、読み出した転送ブロックのうち、画像データ（例えば、１０ビットデータP1-1乃至P1-6）のみにより構成される転送ブロック（例えば、DPX格納データ５１1及び５１2により構成される転送ブロック）については、真に設定されたデータ有効フラグを対応付けて、出力ポート１１５のFIFOメモリ１１５aに入力する。
【０１１３】
また、アービタメモリコントローラ１１３は、読み出した転送ブロックのうち、画像データ（例えば、１０ビットデータP1-4093乃至P1-4096）と不要データ（例えば、不要データ５２）により構成される転送ブロック（例えば、DPX格納データ５１1365及び５１1366により構成される転送ブロック）については、偽に設定されたデータ有効フラグを対応付けて、出力ポート１１５のFIFOメモリ１１５aに入力する。
【０１１４】
なお、アービタメモリコントローラ１１３は、画像データのみにより構成される転送ブロック、及び画像データと不要データにより構成される転送ブロックが記憶されている、フレームバッファメモリ９２の記憶領域上の位置を、１ラインのデータサイズ、及びバースト転送サイズ等に基づいて特定することができるため、読み出した転送ブロックに、対応するデータ有効フラグを対応付けることができる。
【０１１５】
[PCI-eメモリコントローラ９３の構成例]
次に、図８は、PCI-eメモリコントローラ９３の構成例を示している。
【０１１６】
PCI-eメモリコントローラ９３は、RFIFOメモリ１３１an及びWFIFOメモリ１３１bnを内蔵する入出力ポート１３１n(nは１からNまでの自然数)、及びアービタメモリコントローラ１３２により構成される。
【０１１７】
入出力ポート１３１nには、例えば、フレームバッファコントローラ９１から、データ有効フラグが対応付けられた転送ブロックが供給される。
【０１１８】
入出力ポート１３１nは、フレームバッファコントローラ９１からの転送ブロックを、内蔵するWFIFOメモリ１３１bnに入力して記憶させる。
【０１１９】
そして、入出力ポート１３１nは、WFIFOメモリ１３１bnから、転送ブロックを入力した順序で読み出し、アービタメモリコントローラ１３２に出力させる。
【０１２０】
また、入出力ポート１３１nは、RFIFOメモリ１３１anに、アービタメモリコントローラ１３２から入力される転送ブロックを、入力された順序で読み出し、PCI-eインタフェース２８にバースト転送する。
【０１２１】
なお、RFIFOメモリ１３１an及びWFIFOメモリ１３１bnは、複数の転送ブロックを記憶することが可能なメモリ容量を有している。したがって、入出力ポート１３１nは、複数の転送ブロックを記憶することが可能なRFIFOメモリ１３１an及びWFIFOメモリ１３１bnを用いて、高速なクロックによりバースト転送を行うことが可能となる。
【０１２２】
アービタメモリコントローラ１３２は、入出力ポート１３１n及びPCI-eメモリ９４に対するデータの書き込みや読み出しを制御するアービタ機能を有する。
【０１２３】
すなわち、例えば、アービタメモリコントローラ１３２は、WFIFOメモリ１３１bnからの転送ブロックに対応付けられたデータ有効フラグが真である場合、その転送ブロックを構成する画像データを取得する。
【０１２４】
また、例えば、アービタメモリコントローラ１３２は、WFIFOメモリ１３１bnからの転送ブロックに対応付けられたデータ有効フラグが偽である場合、その転送ブロックを構成する画像データ及び不要データのうち、不要データを無視するとともに、画像データを取得する。
【０１２５】
なお、アービタメモリコントローラ１３２は、例えば、プログレッシブ画像を構成する１ラインのデータサイズ、及びバースト転送サイズ等に基づいて、転送ブロックを構成する不要データと画像データとを区別して、画像データのみを取得している。
【０１２６】
そして、アービタメモリコントローラ１３２は、バースト転送サイズ分の画像データを取得したことに対応して、バースト転送サイズ分の画像データを、バースト転送サイズの転送ブロックとして、PCI-eメモリ９４に供給し記憶させる。
【０１２７】
また、例えば、アービタメモリコントローラ１３２は、PCI-eメモリ９４に記憶された転送ブロックを読み出し、RFIFOメモリ１３１anに入力して記憶させる。
【０１２８】
さらに、アービタメモリコントローラ１３２は、アービタ機能によりデータの書き込みや読み出しを行う他、PCI-eメモリ９４に対するリフレッシュ動作等を行う。
【０１２９】
[PCI-eメモリコントローラ９３が行う処理の説明]
次に、図９及び図１０を参照して、PCI-eメモリコントローラ９３が行う処理の詳細を説明する。
【０１３０】
図９は、PCI-eメモリ９４の記憶領域に記憶されたプログレッシブ画像の一例を示している。
【０１３１】
PCI-eメモリコントローラ９３は、フレームバッファコントローラ９１から供給される転送ブロックのうち、データ有効フラグが真である転送ブロックを構成する画像データを取得する。
【０１３２】
また、PCI-eメモリコントローラ９３は、フレームバッファコントローラ９１から供給される転送ブロックのうち、データ有効フラグが偽である転送ブロックを構成する画像データ及び不要データのうち、不要データを無視するとともに、画像データを取得する。
【０１３３】
PCI-eメモリコントローラ９３は、バースト転送サイズ分の画像データを取得したことに対応して、取得したバースト転送サイズ分の画像データを、図９に示すように、バースト転送サイズの転送ブロックとして、PCI-eメモリ９４に供給して記憶させる。
【０１３４】
次に、図１０を参照して、PCI-eメモリコントローラ９３が、バースト転送サイズ分の画像データを取得したことに対応して、取得した画像データを、バースト転送サイズの転送ブロックの単位で、PCI-eメモリ９４に供給して記憶させる処理の詳細を説明する。
【０１３５】
図１０は、PCI-eメモリ９４に記憶された転送ブロック、及びその転送ブロックを構成するDPX格納データの一例を示している。
【０１３６】
なお、図１０において、１０ビットデータP1-1乃至P1-4096は、プログレッシブ画像を構成する複数のラインのうち、上から１番目のラインを構成する１０ビットデータそれぞれを表す。
【０１３７】
また、１０ビットデータP2-1乃至P2-4096は、プログレッシブ画像を構成する複数のラインのうち、上から２番目のラインを構成する１０ビットデータそれぞれを表す。
【０１３８】
アービタメモリコントローラ１３２には、フレームバッファコントローラ９１から入出力ポート１３１n及びWFIFOメモリ１３１bnを介して、データ有効フラグが対応付けられた転送ブロックが供給される。
【０１３９】
アービタメモリコントローラ１３２は、WFIFOメモリ１３１bnからの転送ブロックに対応付けられたデータ有効フラグに基づいて、転送ブロックに含まれる画像データを取得する。そして、アービタメモリコントローラ１３２は、バースト転送サイズ分の画像データ（バースト転送において一括して転送される画像データ）を取得したことに対応して、そのバースト転送サイズ分の画像データを、複数のDPX格納データに変換し、転送ブロックとして、PCI-eメモリ９４に供給して記憶させる。
【０１４０】
いまの場合、例えば、アービタメモリコントローラ１３２は、バースト転送サイズ分の画像データとして、１０ビットデータP1-1乃至P1-6を取得したことに対応して、取得した画像データを、DPX格納データ１５１1及び１５１2に変換し、転送ブロックとして、PCI-eメモリ９４に供給して記憶させる。
【０１４１】
PCI-eメモリコントローラ９３は、同様にして、１０ビットデータP1-7乃至P1-4092を、DPX格納データ１５１3乃至１５１1364に変換し、DPX格納データ１５１2n-1及び１５１2nの組合せ（nは2から682までの自然数）を、転送ブロックとして、PCI-eメモリ９４に供給して記憶させる。
【０１４２】
さらに、PCI-eメモリコントローラ９３は、取得したバースト転送サイズ分の１０ビットデータP1-4093乃至P1-4095を、DPX格納データ１５１1365に変換する。また、PCI-eメモリコントローラ９３は、取得したバースト転送サイズ分の１０ビットデータとして、１０ビットデータP1-4096と、１０ビットデータP2-1乃至P2-4096のうち、１０ビットデータP2-1及びP2-2とを、DPXフォーマットにしたがって、DPX格納データ１５１1366に変換する。
【０１４３】
そして、PCI-eメモリコントローラ９３は、DPX格納データ１５１1365及び１５１1366の組合せを、転送ブロックとしてPCI-eメモリ９４に供給して記憶させる。
【０１４４】
なお、PCI-eメモリコントローラ９３は、１０ビットデータP2-3乃至P2-4096、及びプログレッシブ画像を構成する複数のラインのうち、上から３番目以降のラインについても同様に、DPX格納データ１５１1367及び１５１1368等のDPX格納データに変換して、DPX格納データの組合せを、転送ブロックとしてPCI-eメモリ９４に供給して記憶させる。
【０１４５】
このようにして、PCI-eメモリコントローラ９３は、不要データ５２が含まれないDPX格納データを生成し、２個のDPX格納データの組合せを、バースト転送サイズの転送ブロックとして、PCI-eメモリ９４に供給して記憶させる。
【０１４６】
[書き込み処理の動作説明]
次に、フレームバッファコントローラ９１が、SDI２１からの第１フィールドデータ及び第２フィールドデータを、フレームバッファメモリ９２の記録領域に書き込むことにより、対応するフレームのプログレッシブ画像を生成する書き込み処理を説明する。
【０１４７】
図１１は、書き込み処理を説明するためのフローチャートである。
【０１４８】
ステップＳ１において、入力ポート１１１は、SDI２１から、インタレース画像のフィールドのうち、第１フィールドデータが入力されたか否かを判定する処理を、第１フィールドデータが入力されたと判定するまで繰り返す。
【０１４９】
そして、入力ポート１１１は、第１フィールドデータが入力されたと判定した場合、SDI２１からの第１フィールドデータを、内蔵するFIFOメモリ１１１aに入力して記憶させる。
【０１５０】
また、入力ポート１１１は、FIFOメモリ１１１aに入力して記憶させた第１フィールドデータを、入力した順序で、アービタメモリコントローラ１１３に出力して、処理はステップＳ２に進められる。
【０１５１】
ステップＳ２において、監視部１１２は、SDI２１からの第１フィールドデータ（FIFOメモリ１１１aからアービタメモリコントローラ１１３に入力されるものと同一の第１フィールドデータ）に乱れが生じているか否かを判定し、その判定結果を、アービタメモリコントローラ１１３に供給する。
【０１５２】
そして、ステップＳ３において、監視部１１２が、FIFOメモリ１１１aからアービタメモリコントローラ１１３に入力されるものと同一の第１フィールドデータに乱れが生じていないと判定した場合、処理はステップＳ４に進められる。
【０１５３】
ステップＳ４において、アービタメモリコントローラ１１３は、FIFOメモリ１１１aからの第１フィールドデータに乱れが生じていないとの判定結果を、監視部１１２から得たことに対応して、FIFOメモリ１１１aからの第１フィールドデータを、プログレッシブ画像を構成する複数のラインのうちの奇数ラインとして、フレームバッファメモリ９２に記憶させる奇数ライン生成処理を行う。
【０１５４】
なお、奇数ライン生成処理の詳細は、図１２のフローチャートを参照して後述する。
【０１５５】
ステップＳ５において、入力ポート１１１は、SDI２１から、インタレース画像のフィールドのうち、第２フィールドデータが入力されたか否かを判定する処理を、第２フィールドデータが入力されたと判定するまで繰り返す。
【０１５６】
そして、入力ポート１１１は、第２フィールドデータが入力されたと判定した場合、SDI２１からの第２フィールドデータを、内蔵するFIFOメモリ１１１aに入力して記憶させる。
【０１５７】
また、入力ポート１１１は、FIFOメモリ１１１aに入力して記憶させた第２フィールドデータを、入力した順序で、アービタメモリコントローラ１１３に出力して、処理はステップＳ６に進められる。
【０１５８】
ステップＳ６において、監視部１１２は、SDI２１からの第２フィールドデータ（FIFOメモリ１１１aからアービタメモリコントローラ１１３に入力されるものと同一の第２フィールドデータ）に乱れが生じているか否かを判定し、その判定結果を、アービタメモリコントローラ１１３に供給する。
【０１５９】
そして、ステップＳ７において、監視部１１２が、FIFOメモリ１１１aからアービタメモリコントローラ１１３に入力されるものと同一の第２フィールドデータに乱れが生じていないと判定した場合、処理はステップＳ８に進められる。
【０１６０】
ステップＳ８において、アービタメモリコントローラ１１３は、FIFOメモリ１１１aからの第２フィールドデータに乱れが生じていないとの判定結果を、監視部１１２から得たことに対応して、FIFOメモリ１１１aからの第２フィールドデータを、プログレッシブ画像を構成する複数のラインのうちの偶数ラインとして、フレームバッファメモリ９２に記憶させる偶数ライン生成処理を行う。
【０１６１】
なお、偶数ライン生成処理の詳細は、図１３のフローチャートを参照して後述する。
【０１６２】
ステップＳ９において、アービタメモリコントローラ１１３は、ステップＳ４の奇数ライン生成処理、及びステップＳ８の偶数ライン生成処理により、プログレッシブ画像が生成されたことに対応して、フレームバッファメモリ９２に記憶されたプログレッシブ画像に対する読み出しを許可するか否かを示す読み出しフラグを、読み出しを許可するものに設定する。
【０１６３】
なお、読み出しフラグが、読み出しを許可するものに設定されたことに対応して、書き込み処理により書き込まれたプログレッシブ画像を読み出す読み出し処理が開始される。読み出し処理の詳細は、図１４を参照して後述する。
【０１６４】
以上で書き込み処理は終了される。
【０１６５】
また、監視部１１２が、ステップＳ３において、第１フィールドデータに乱れが生じていると判定した場合、又は、ステップＳ７において、第２フィールドデータに乱れが生じていると判定した場合にも、書き込み処理は終了される。
【０１６６】
なお、監視部１１２が、ステップＳ３において、第１フィールドデータに乱れが生じていると判定した場合、又はステップＳ７において、第２のフィールドデータに乱れが生じていると判定した場合であっても、奇数ライン生成処理、及び偶数ライン生成処理を行い、ステップＳ９において、読み出しフラグを、読み出しを許可しないものに設定するようにしてもよい。
【０１６７】
[奇数ライン生成処理の動作説明]
次に、フレームバッファコントローラ９１が、第１フィールドデータのインタレース画像を構成するラインを、フレームバッファメモリ９２の記憶領域に、対応するプログレッシブ画像の奇数ラインとして記憶させる奇数ライン生成処理を説明する。
【０１６８】
図１２は、図１１のステップＳ４における奇数ライン生成処理を説明するためのフローチャートである。
【０１６９】
ステップＳ３１において、アービタメモリコントローラ１１３は、FIFOメモリ１１１aから入力される第１フィールドデータ（のインタレース画像）を構成する複数のラインを、上から順に、注目ラインに設定する。
【０１７０】
ステップＳ３２において、アービタメモリコントローラ１１３は、注目ラインを記憶させる、フレームバッファメモリ９２上の記憶領域の先頭アドレスを生成する。
【０１７１】
ステップＳ３３において、アービタメモリコントローラ１１３は、注目ラインを構成する画像データ（例えば、図７の１０ビットデータP1-1乃至P1-4096）を、複数のDPX格納データに変換し、バースト転送サイズ分の、DPX格納データの組合せを、転送ブロックとして、フレームバッファメモリ９２に記憶させる。
【０１７２】
すなわち、例えば、アービタメモリコントローラ１１３は、注目ラインを構成する画像データ（例えば、図７の１０ビットデータP1-1乃至P1-4096）を、バースト転送サイズ単位の転送ブロックを生成することが可能な６０ビットデータの単位（例えば、１０ビットデータP1-1乃至P1-6）で、FIFOメモリ１１１aから受信する。
【０１７３】
そして、ステップＳ３３において、アービタメモリコントローラ１１３は、受信した６０ビットデータ（例えば、１０ビットデータP1-1乃至P1-6）を、DPXフォーマットにしたがって、転送ブロックを構成するDPX格納データの組合せ（例えば、DPX格納データ５１1及び５１2）に変換する。
【０１７４】
また、ステップＳ３３において、アービタメモリコントローラ１１３は、注目ラインを構成する画像データ（例えば、図７の１０ビットデータP1-1乃至P1-4096）を、バースト転送サイズ単位に満たない単位で受信した場合、すなわち、注目ラインの終端部（例えば、１０ビットデータP1-4093乃至P1-4096）を、FIFOメモリ１１１aから受信した場合、注目ラインの終端部を不要データ５２とともに、DPXフォーマットにしたがって、転送ブロックを構成するDPX格納データの組合せ（例えば、DPX格納データ５１1365及び５１1366）に変換する。
【０１７５】
ステップＳ３３の処理の終了後、処理はステップＳ３４に進み、アービタメモリコントローラ１１３は、ステップＳ３２の処理で生成された注目ラインの先頭アドレスにより特定されるフレームバッファメモリ９２上の記憶領域に、ステップＳ３３の処理で得られたDPX格納データの組合せを、それぞれ転送ブロックとして記憶させる。
【０１７６】
ステップＳ３５において、アービタメモリコントローラ１１３は、注目ラインを、フレームバッファメモリ９２に記憶した回数に基づいて、第１フィールドデータを構成する複数のラインすべてを、フレームバッファメモリ９２に記憶したか否かを判定する。
【０１７７】
そして、ステップＳ３５において、アービタメモリコントローラ１１３は、まだ、第１フィールドデータを構成する複数のラインすべてを、フレームバッファメモリ９２に記憶していないと判定した場合、処理はステップＳ３１に戻る。
【０１７８】
そして、ステップＳ３１において、アービタメモリコントローラ１１３は、FIFOメモリ１１１aから入力される第１フィールドデータを構成する複数のラインのうち、現在の注目ラインの次に存在するラインを、注目ラインに設定し、処理はステップＳ３２に進められる。
【０１７９】
ステップＳ３２では、アービタメモリコントローラ１１３は、注目ラインを記憶させる、フレームバッファメモリ９２上の記憶領域の先頭アドレスとして、前回の注目ラインを記憶させた記憶領域（例えば、図２のライン１を記憶する記憶領域）から、プログレッシブ画像の偶数ラインが記憶される記憶領域（例えば、図２のライン２を記憶する記憶領域）分だけスキップした位置に存在する記憶領域（例えば、図２のライン３を記憶する記憶領域）の先頭アドレスを生成する。
【０１８０】
そして、ステップＳ３２の処理の終了後、処理はステップＳ３３に進められ、それ以降、同様の処理が行われる。
【０１８１】
また、ステップＳ３５において、アービタメモリコントローラ１１３は、第１フィールドデータを構成する複数のラインすべてを、プログレッシブ画像の奇数ラインとして、フレームバッファメモリ９２に記憶したと判定した場合、奇数ライン生成処理は終了され、処理は図１１のステップＳ４にリターンされる。
【０１８２】
[偶数ライン生成処理の動作説明]
次に、フレームバッファコントローラ９１が、第２フィールドデータのインタレース画像を構成するラインを、フレームバッファメモリ９２の記憶領域に、対応するプログレッシブ画像の偶数ラインとして記憶させる偶数ライン生成処理を説明する。
【０１８３】
図１３は、図１１のステップＳ８における偶数ライン生成処理を説明するためのフローチャートである。
【０１８４】
ステップＳ５１において、アービタメモリコントローラ１１３は、FIFOメモリ１１１aから入力される第２フィールドデータ（のインタレース画像）を構成する複数のラインを、上から順に、注目ラインに設定する。
【０１８５】
ステップＳ５２において、アービタメモリコントローラ１１３は、注目ラインを記憶させる、フレームバッファメモリ９２上の記憶領域の先頭アドレスを生成する。
【０１８６】
ステップＳ５３において、アービタメモリコントローラ１１３は、注目ラインを構成する画像データを、複数のDPX格納データに変換し、バースト転送サイズ分の、DPX格納データの組合せを、転送ブロックとして、フレームバッファメモリ９２に記憶させる。
【０１８７】
すなわち、例えば、アービタメモリコントローラ１１３は、注目ラインを構成する画像データを、バースト転送サイズ単位の転送ブロックを生成することが可能な６０ビットデータの単位で、FIFOメモリ１１１aから受信する。
【０１８８】
そして、ステップＳ５３において、アービタメモリコントローラ１１３は、受信した６０ビットデータを、DPXフォーマットにしたがって、転送ブロックを構成するDPX格納データの組合せに変換する。
【０１８９】
また、ステップＳ５３において、アービタメモリコントローラ１１３は、注目ラインを構成する画像データを、バースト転送サイズ単位に満たない単位で受信した場合、すなわち、注目ラインの終端部を、FIFOメモリ１１１aから受信した場合、注目ラインの終端部を不要データとともに、DPXフォーマットにしたがって、転送ブロックを構成するDPX格納データの組合せに変換する。
【０１９０】
ステップＳ５３の処理の終了後、処理はステップＳ５４に進み、アービタメモリコントローラ１１３は、ステップＳ５２の処理で生成された注目ラインの先頭アドレスにより特定されるフレームバッファメモリ９２上の記憶領域に、ステップＳ５３の処理で得られたDPX格納データの組合せを、それぞれ転送ブロックとして記憶させる。
【０１９１】
ステップＳ５５において、アービタメモリコントローラ１１３は、注目ラインを、フレームバッファメモリ９２に記憶した回数に基づいて、第２フィールドデータを構成する複数のラインすべてを、フレームバッファメモリ９２に記憶したか否かを判定する。
【０１９２】
そして、ステップＳ５５において、アービタメモリコントローラ１１３は、まだ、第２フィールドデータを構成する複数のラインすべてを、フレームバッファメモリ９２に記憶していないと判定した場合、処理はステップＳ５１に戻る。
【０１９３】
そして、ステップＳ５１において、アービタメモリコントローラ１１３は、FIFOメモリ１１１aから入力される第２フィールドデータを構成する複数のラインのうち、現在の注目ラインの次に存在するラインを、注目ラインに設定し、処理はステップＳ５２に進められる。
【０１９４】
ステップＳ５２では、アービタメモリコントローラ１１３は、注目ラインを記憶させる、フレームバッファメモリ９２上の記憶領域の先頭アドレスとして、前回の注目ラインを記憶させた記憶領域（例えば、図２のライン２を記憶する記憶領域）から、プログレッシブ画像の奇数ラインが記憶された記憶領域（例えば、図２のライン３を記憶する記憶領域）分だけスキップした位置に存在する記憶領域（例えば、図２のライン４を記憶する記憶領域）の先頭アドレスを生成する。
【０１９５】
そして、ステップＳ５２の処理の終了後、処理はステップＳ５３に進められ、それ以降、同様の処理が行われる。
【０１９６】
また、ステップＳ５５において、アービタメモリコントローラ１１３は、第２フィールドデータを構成する複数のラインすべてを、プログレッシブ画像の偶数ラインとして、フレームバッファメモリ９２に記憶したと判定した場合、偶数ライン生成処理は終了され、処理は図１１のステップＳ８にリターンされる。
【０１９７】
[読み出し処理の動作説明]
次に、フレームバッファコントローラ９１が、フレームバッファメモリ９２から、DPX格納データを転送ブロックの単位で読み出し、読み出した転送ブロックに、対応するデータ有効フラグを対応付けて、PCI-eメモリコントローラ９３に出力する読み出し処理を説明する。
【０１９８】
図１４は、読み出し処理を説明するためのフローチャートである。この読み出し処理は、例えば、書き込み処理におけるステップＳ９の処理により、読み出しフラグが、フレームバッファメモリ９２に記憶されたプログレッシブ画像の読み出しを許可するものに設定されたことに対応して開始される。
【０１９９】
ステップＳ７１において、アービタメモリコントローラ１１３は、書き込み処理により、フレームバッファメモリ９２の記憶領域に生成されたプログレッシブ画像を構成する複数のラインを、上から順に、注目ラインに設定する。
【０２００】
ステップＳ７２において、アービタメモリコントローラ１１３は、注目ラインが記憶された、フレームバッファメモリ９２の記憶領域上の先頭アドレスとして、奇数ライン生成処理のステップＳ３２や、偶数ライン生成処理のステップＳ５２で生成した先頭アドレスと同一の先頭アドレスを生成する。
【０２０１】
ステップＳ７３において、アービタメモリコントローラ１１３は、ステップＳ７２の処理により生成された先頭アドレス等に基づいて、注目ラインを構成するDPX格納データ（例えば、図７のDPX格納データ５１1乃至５１1366）を、注目ラインの先頭から順に、バースト転送サイズ（例えば、６４ビット）単位で読み出す。
【０２０２】
そして、アービタメモリコントローラ１１３は、読み出したDPX格納データ（例えば、図７のDPX格納データ５１1及び５１2の組合せにより構成される転送ブロック）を、注目データに設定する。
【０２０３】
ステップＳ７４において、アービタメモリコントローラ１１３は、注目データを読み出した回数に基づいて、注目データが、注目ラインの終端部に存在するものであるか否か、すなわち、注目データに不要データが含まれているか否かを判定する。
【０２０４】
そして、ステップＳ７４において、アービタメモリコントローラ１１３は、注目データに不要データが含まれていないと判定した場合、処理はステップＳ７５に進められる。
【０２０５】
ステップＳ７５では、アービタメモリコントローラ１１３は、真に設定されたデータ有効フラグを、注目データに対応付けて、処理はステップＳ７７に進められる。
【０２０６】
また、ステップＳ７４において、アービタメモリコントローラ１１３は、注目データに不要データが含まれていると判定した場合、処理はステップＳ７６に進められる。
【０２０７】
ステップＳ７６において、アービタメモリコントローラ１１３は、偽に設定されたデータ有効フラグを、注目データに対応付けて、処理はステップＳ７７に進められる。
【０２０８】
ステップＳ７７において、アービタメモリコントローラ１１３は、データ有効フラグが対応付けられている注目データを、出力ポート１１５のFIFOメモリ１１５aに入力して記憶させる。そして、出力ポート１１５は、アービタメモリコントローラ１１３により、FIFOメモリ１１５aに入力されて記憶された注目データを、入力された順序で読み出し、PCI-eメモリコントローラ９３に出力する。
【０２０９】
ステップＳ７８において、アービタメモリコントローラ１１３は、注目データを読み出した回数に基づいて、注目ラインを構成するDPX格納データすべてを読み出したか否かを判定する。
【０２１０】
そして、ステップＳ７８において、アービタメモリコントローラ１１３は、まだ、注目ラインを構成するDPX格納データすべてを読み出していないと判定した場合、処理はステップＳ７３に戻る。
【０２１１】
ステップＳ７３では、アービタメモリコントローラ１１３は、注目ラインを構成するDPX格納データのうち、まだ注目データとされていないDPX格納データ（の組合せ）を注目データに設定し、それ以降、同様の処理が繰り返される。
【０２１２】
また、ステップＳ７８において、アービタメモリコントローラ１１３は、注目ラインを構成するDPX格納データすべてを読み出したと判定した場合、処理はステップＳ７９に進められる。
【０２１３】
ステップＳ７９において、アービタメモリコントローラ１１３は、注目ラインを、フレームバッファメモリ９２から読み出した回数に基づいて、フレームバッファメモリ９２に記憶されているプログレッシブ画像を構成する複数のラインすべてを読み出したか否かを判定する。
【０２１４】
そして、ステップＳ７９において、アービタメモリコントローラ１１３は、まだ、フレームバッファメモリ９２に記憶されているプログレッシブ画像を構成する複数のラインすべてを読み出していないと判定した場合、処理はステップＳ７１に戻る。
【０２１５】
ステップＳ７１では、アービタメモリコントローラ１１３は、フレームバッファメモリ９２に記憶されているプログレッシブ画像を構成する複数のラインのうち、まだ注目ラインに設定されていないものを、注目ラインに設定し、処理はステップＳ７２に進められ、それ以降、同様の処理が繰り返される。
【０２１６】
また、ステップＳ７９において、アービタメモリコントローラ１１３は、注目ラインを、フレームバッファメモリ９２から読み出した回数に基づいて、フレームバッファメモリ９２に記憶されているプログレッシブ画像を構成する複数のラインすべてを読み出したと判定した場合、読み出し処理は終了される。
【０２１７】
以上説明したように、読み出し処理では、アービタメモリコントローラ１１３において、フレームバッファメモリ９２から読み出した転送ブロック（注目ブロック）に、その転送ブロックが不要データを含むものであるか否かを示すデータ有効フラグを対応付けてPCI-eメモリコントローラ９３に出力するようにした。
【０２１８】
したがって、PCI-eメモリコントローラ９３では、アービタメモリコントローラ１１３からの転送ブロックに対応付けられたデータ有効フラグに基づいて、不要データを含む転送ブロックと、不要データを含まない、画像データのみにより構成される転送ブロックを識別することができる。
【０２１９】
このため、PCI-eメモリコントローラ９３では、画像データのみにより構成される転送ブロックから、画像データを取得するとともに、不要データを含む転送ブロックについては、データ転送サイズや、プログレッシブ画像の１ラインのデータサイズ等に基づいて、その転送ブロックから画像データのみを取得することができる。
【０２２０】
したがって、PCI-eメモリコントローラ９３では、アービタメモリコントローラ１１３（フレームバッファコントローラ９１）からの転送ブロックから、画像データのみを取得し、バースト転送サイズ単位で、PCI-eメモリ９４に記憶させることができる。
【０２２１】
このため、PCI-eメモリコントローラ９３では、PCI-eメモリ９４から、画像データをバースト転送サイズ単位で読み出し、バースト転送サイズの転送ブロックとして、PCI-eインタフェース２８を介してパーソナルコンピュータ２に出力することができる。
【０２２２】
これにより、パーソナルコンピュータ２において、PCI-eインタフェース２８からの転送ブロックには、不要データが含まれないため、不要データを除去する必要がなくなり、パーソナルコンピュータ２のCPU(central processing unit)の負荷を軽減することが可能となる。
【０２２３】
[不要データ除去処理の動作説明]
【０２２４】
次に、PCI-eメモリコントローラ９３が、フレームバッファコントローラ９１から供給される、不要データを含むプログレッシブ画像から、不要データを除去したものを、PCI-eメモリ９４に記憶する不要データ除去処理を説明する。
【０２２５】
図１５は、不要データ除去処理を説明するためのフローチャートである。
【０２２６】
ステップＳ１０１において、アービタメモリコントローラ１３２は、フレームバッファコントローラ９１から入出力ポート１３１n及びWFIFO１３１bnを介して入力される転送ブロックに対応付けられたデータ有効フラグが真であるか否かを判定する。
【０２２７】
ステップＳ１０１において、アービタメモリコントローラ１３２は、データ有効フラグが真であると判定した場合、すなわち、データ有効フラグに対応付けられた転送ブロックに不要データは含まれていないと判定した場合、処理はステップＳ１０２に進められる。
【０２２８】
ステップＳ１０２において、アービタメモリコントローラ１３２は、WFIFO１３１bnからの転送ブロックを構成する画像データを取得して、処理はステップＳ１０５に進められる。
【０２２９】
また、ステップＳ１０１において、アービタメモリコントローラ１３２は、データ有効フラグが真でない（偽である）と判定した場合、すなわち、データ有効フラグに対応付けられた転送ブロックに不要データが含まれていると判定した場合、処理はステップＳ１０３に進められる。
【０２３０】
ステップＳ１０３において、アービタメモリコントローラ１３２は、バースト転送サイズや、プログレッシブ画像を構成するラインのデータサイズ等に基づいて、WFIFO１３１bnからの転送ブロックを構成する画像データ及び不要データを区別して、画像データのみを取得し、ステップＳ１０４において、不要データを破棄（無視）する。
【０２３１】
ステップＳ１０４の処理の終了後、処理はステップＳ１０５に進められ、アービタメモリコントローラ１３２は、バースト転送サイズ分の画像データを取得したか否かを判定する。
【０２３２】
ステップＳ１０５において、アービタメモリコントローラ１３２は、まだ、バースト転送サイズ分の画像データを取得していないと判定した場合、処理はステップＳ１０１に戻り、それ以降の処理が行われる。
【０２３３】
また、ステップＳ１０５において、アービタメモリコントローラ１３２は、バースト転送サイズ分の画像データを取得したと判定した場合、処理はステップＳ１０６に進められる。そして、アービタメモリコントローラ１３２は、取得したバースト転送サイズ分の画像データを、バースト転送サイズの転送ブロックとして、PCI-eメモリ９４に供給して記憶させる。
【０２３４】
ステップＳ１０７において、アービタメモリコントローラ１３２は、不要データを破棄した回数に基づいて、フレームバッファコントローラ９１から入出力ポート１３１n及びWFIFO１３１bnを介して入力される転送ブロックすべてを処理したか否かを判定する。
【０２３５】
そして、ステップＳ１０７において、アービタメモリコントローラ１３２は、まだ、転送ブロックすべてを処理していないと判定した場合、処理はステップＳ１０１に戻り、それ以降、同様の処理が行われる。
【０２３６】
また、ステップＳ１０７において、アービタメモリコントローラ１３２は、転送ブロックすべてを処理したと判定した場合、不要データ除去処理は終了される。
【０２３７】
以上説明したように、不要データ除去処理では、アービタメモリコントローラ１３２において、フレームバッファコントローラ９１から入出力ポート１３１n及びWFIFO１３１bnを介して入力される転送ブロックに対応付けられたデータ有効フラグに基づいて、転送ブロックに含まれる画像データのみを取得し、バースト転送サイズ単位でPCI-eメモリ９４に記憶させるようにした。
【０２３８】
このため、PCI-eメモリコントローラ９３では、PCI-eメモリ９４から、不要データを含まない、画像データのみにより構成される転送ブロックを読み出し、PCI-eインタフェース２８を介してパーソナルコンピュータ２にバースト転送することができる。
【０２３９】
また、本実施の形態において、インタレース画像をプログレッシブ画像に変換する従来の画像処理装置１に設けられているものと同様のPCI-eメモリコントローラ９３等のハードウェアリソースを用いて、上述した図１１乃至図１５を参照して説明した処理を行うことができる。
【０２４０】
したがって、本発明を実施するために新たな回路等を設ける必要がなく、製造コストを抑制することが可能となる。
【０２４１】
＜２．変形例＞
なお、本実施の形態では、フレームバッファコントローラ９１が、インタレース画像の第１フィールドデータ及び第２フィールドデータを、フレームバッファメモリ９２に記憶させることにより、不要データを含むプログレッシブ画像を生成し、PCI-eメモリコントローラ９３が、その不要データを含むプログレッシブ画像から不要データを除去したものを、PCI-eメモリ９４に記憶させるようにしたが、これに限定されない。
【０２４２】
すなわち、例えば、PCI-eメモリコントローラ９３が、インタレース画像の第１フィールドデータ及び第２フィールドデータに基づいて、不要データを含むプログレッシブ画像をPCI-eメモリ９４上の第１の記憶領域に生成し、不要データを含むプログレッシブ画像から不要データを除去したものを、PCI-eメモリ９４上の、第１の記憶領域とは異なる第２の記憶領域に記憶させるように構成することが可能である。
【０２４３】
[PCI-eメモリコントローラ１７１の構成例]
図１６は、不要データを含むプログレッシブ画像を生成し、生成した不要データを含むプログレッシブ画像から不要データを除去するPCI-eメモリコントローラ１７１及びPCI-eメモリ１７２を示している。
【０２４４】
PCI-eメモリコントローラ１７１は、図８の入出力ポート１３１nと同様に構成される入出力ポート１９１m(mは１から３までの自然数)、及びアービタメモリコントローラ１９２により構成される。
【０２４５】
なお、入出力ポート１９１1には、SDI２１から、第１フィールドデータ及び第２フィールドデータが供給される。
【０２４６】
アービタメモリコントローラ１９２は、矢印２１１により示されるように、入出力ポート１９１1及びWFIFOメモリ１９１b1から供給される第１フィールドデータ及び第２フィールドデータを、PCI-eメモリ１７２上の第１の記憶領域に書き込むことにより、対応するフレームのプログレッシブ画像を生成する。
【０２４７】
また、アービタメモリコントローラ１９２は、矢印２１２により示されるように、PCI-eメモリ１７２上の第１の記憶領域から、生成したプログレッシブ画像を転送ブロック単位で読み出し、読み出した転送ブロックにデータ有効フラグを対応付けた上で、RFIFOメモリ１９１a2及び入出力ポート１９１2を介して、入出力ポート１９１3に供給する。
【０２４８】
入出力ポート１９１3は、入出力ポート１９１2からの、データ有効フラグが対応付けられた転送ブロックを、WFIFOメモリ１９１b3を介してアービタメモリコントローラ１９２に供給する。
【０２４９】
さらに、アービタメモリコントローラ１９２は、矢印２１３により示されるように、WFIFOメモリ１９１b3から供給される転送ブロックのうち、真のデータ有効フラグに対応付けられている転送ブロックを構成する画像データを取得する。
【０２５０】
また、アービタメモリコントローラ１９２は、矢印２１３により示されるように、WFIFOメモリ１９１b3から供給される転送ブロックのうち、偽のデータ有効フラグに対応付けられている転送ブロックを構成する画像データ及び不要データのうち、不要データを破棄して、画像データのみを取得する。
【０２５１】
そして、アービタメモリコントローラ１９２は、バースト転送サイズ分の画像データを取得したことに対応して、バースト転送サイズ分の画像データを、転送ブロックとして、PCI-eメモリ１７２上の第２の記憶領域に記憶させる。
【０２５２】
これにより、PCI-eメモリ１７２上の第２の記憶領域には、不要データが除去されたプログレッシブ画像として、バースト転送サイズの転送ブロックが記憶される。
【０２５３】
本実施の形態では、フレームバッファコントローラ９１が、例えばビデオスイッチャーやビデオ送出機等からSDI２１を介して供給されるインタレース画像（第１フィールドデータ及び第２フィールドデータ）を合成して、フレームバッファメモリ９２の記憶領域に、プログレッシブ画像を生成するようにしたが、合成されるインタレース画像は、これに限定されない。
【０２５４】
すなわち、例えば、合成されるインタレース画像は、そのインタレース画像のうち、所定の領域を切り取ることにより得られる部分的なインタレース画像や、インタレース画像を拡大又は縮小して得られるインタレース画像を採用することが可能である。
【０２５５】
したがって、所定の領域の切り取り、拡大又は縮小する等の加工を施したインタレース画像から得られる、不要データが付加されたプログレッシブ画像に対しても、不要データを除去することが可能となる。
【０２５６】
本実施の形態では、奇数ライン生成処理、及び偶数ライン生成処理において、注目ラインを構成する画像データを、DPX格納データに変換し、バースト転送サイズ分のDPX格納データを、転送ブロックとして記憶させるようにしたがこれに限定されない。
【０２５７】
すなわち、例えば、奇数ライン生成処理、及び偶数ライン生成処理において、フレームバッファコントローラ９１が、注目ラインを構成する画像データを、バースト転送サイズ単位で、フレームバッファメモリ９２に記憶させるようにしてもよい。
【０２５８】
この場合、フレームバッファメモリ９２には、図２に示されたような、不要データを含むプログレッシブ画像を構成する転送ブロックとして、画像データのみにより構成される転送ブロック、及び画像データと不要データとにより構成される転送ブロックが記憶される。
【０２５９】
そして、読み出し処理において、フレームバッファコントローラ９１は、フレームバッファメモリ９２から転送ブロックを読出し、データ有効フラグを対応付けて、PCI-eメモリコントローラ９３に供給する。
【０２６０】
不要データ除去処理において、PCI-eメモリコントローラ９３は、フレームバッファコントローラ９１からの転送ブロックに対応付けられたデータ有効フラグに基づいて、対応する転送ブロックのうちの画像データのみを、バースト転送サイズ分だけ受信する毎に、不要データを含まない転送ブロックとして記憶させる。
【０２６１】
また、不要データ除去処理において、PCI-eメモリコントローラ９３は、フレームバッファコントローラ９１からの転送ブロックのうちの画像データのみを、バースト転送サイズ分だけ受信する毎に、不要データを含まない転送ブロックとして記憶させる他、フレームバッファコントローラ９１からの転送ブロックのうちの画像データのみを、DPXフォーマットにしたがって、複数のDPX格納データに変換し、変換された複数のDPX格納データを、バースト転送サイズ分毎に、不要データを含まない転送ブロックとして記憶させるようにしてもよい。
【０２６２】
本実施の形態では、フレームバッファコントローラ９１により、転送ブロック毎にデータ有効フラグが対応付けられるようにしたが、その他、例えば、転送ブロックを構成する最小単位のデータ毎に、不要データであるか否かを示すフラグとして、データ有効フラグを対応付けるように構成することが可能である。
【０２６３】
この場合、不要データ除去処理において、データ有効フラグのみに基づいて、転送ブロックを構成する最小単位のデータ毎に、その最小単位のデータが不要データであるか否かが判定される。
【０２６４】
したがって、例えば、偽のデータ有効フラグが対応付けられている（不要データを含む）転送ブロックにおいて、どこからどこまでのデータが不要データであるか否かを、プログレッシブ画像を構成するラインのデータサイズ、及び転送ブロックのデータサイズ等に基づいて判定する必要がなくなるため、不要データであるか否かを判定する処理に用いられる回路の規模を小さくすることが可能となる。
【０２６５】
次に、上述した一連の処理は、専用のハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、いわゆる組み込み型のコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のコンピュータなどに、記録媒体からインストールされる。
【０２６６】
[コンピュータの構成例]
図１７は、上述した一連の処理をプログラムにより実行するコンピュータの構成例を示している。
【０２６７】
CPU（central processing unit）２３１は、ROM（read only memory）２３２、または記憶部２３８に記憶されているプログラムに従って各種の処理を実行する。RAM（random access memory）２３３には、CPU２３１が実行するプログラムやデータなどが適宜記憶される。これらのCPU２３１、ROM２３２、およびRAM２３３は、バス２３４により相互に接続されている。
【０２６８】
CPU２３１にはまた、バス２３４を介して入出力インタフェース２３５が接続されている。入出力インタフェース２３５には、キーボード、マウス、マイクロホンなどよりなる入力部２３６、ディスプレイ、スピーカなどよりなる出力部２３７が接続されている。CPU２３１は、入力部２３６から入力される指令に対応して各種の処理を実行する。そして、CPU２３１は、処理の結果を出力部２３７に出力する。
【０２６９】
入出力インタフェース２３５に接続されている記憶部２３８は、例えばハードディスクからなり、CPU２３１が実行するプログラムや各種のデータを記憶する。通信部２３９は、インターネットやローカルエリアネットワークなどのネットワークを介して外部の装置と通信する。
【０２７０】
また、通信部２３９を介してプログラムを取得し、記憶部２３８に記憶してもよい。
【０２７１】
入出力インタフェース２３５に接続されているドライブ２４０は、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア２４１が装着されたとき、それらを駆動し、そこに記録されているプログラムやデータなどを取得する。取得されたプログラムやデータは、必要に応じて記憶部２３８に転送され、記憶される。
【０２７２】
コンピュータにインストールされ、コンピュータによって実行可能な状態とされるプログラムを記録する記録媒体は、図１７に示されるように、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(compact disc-read only memory),DVD(digital versatile disc)を含む）、光磁気ディスク（ＭＤ（mini-disc）を含む）、もしくは半導体メモリなどよりなるパッケージメディアであるリムーバブルメディア２４１、または、プログラムが一時的もしくは永続的に記録されるROM２３２や、記憶部２３８を構成するハードディスクなどにより構成される。記録媒体へのプログラムの記録は、必要に応じてルータ、モデムなどのインタフェースである通信部２３９を介して、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の通信媒体を利用して行われる。
【０２７３】
なお、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０２７４】
また、本実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０２７５】
７１  画像処理装置，  ９１  フレームバッファコントローラ，  ９２  フレームバッファメモリ，  ９３  PCI-eメモリコントローラ，  ９４  PCI-eメモリ，  １１１  入力ポート，  １１１a  FIFOメモリ，  １１２  監視部，  １１３  アービタメモリコントローラ，  １１４  出力ポート，  １１４a  FIFOメモリ,  １１５  出力ポート,  １１５a  FIFOメモリ，  １３１1乃至１３１N  入出力ポート，  １３１a1乃至１３１aN  RFIFOメモリ，  １３１b1乃至１３１bN  WFIFOメモリ，  １３２  アービタメモリコントローラ，  １７１  PCI-eメモリコントローラ，  １７２  PCI-eメモリ，  １９１1乃至１９１3  入出力ポート，  １９１a1乃至１９１a3  RFIFOメモリ，  １９１b1乃至１９１b3  WFIFOメモリ，  １９２  アービタメモリコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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