(57)【要約】【課題】デジタルカメラ等に使用されるＭＯＳ型撮像チップとＤＳＰチップの撮像装置に関するもので、高性能でローコストの撮像装置を提供する。【解決手段】撮像装置は、第１の設計ルールで設計された積層型撮像チップ２１０と、第２の設計ルールで設計されたＤＳＰチップ２１１とを備え、積層型撮像チップ２１０は、複数の積層型画素と、複数の積層型画素を駆動する駆動部とを備え、複数の積層型画素のそれぞれは、半導体基板上に形成された蓄積ダイオードとリセットトランジスタと読み出しトランジスタとを含む画素回路と、前記画素回路の上部に積層された光電変換膜とを備え、ＤＳＰチップ２１１は、積層型撮像チップからの信号を受け画像処理を行い、前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールである。【選択図】図１
2010283787.tif 000002
【特許請求の範囲】
【請求項１】
撮像装置であって、
第１の設計ルールで設計された積層型撮像チップと、
第２の設計ルールで設計された第１ＤＳＰチップと
を備え、
前記積層型撮像チップは、複数の積層型画素と、前記複数の積層型画素を駆動する駆動部とを備え、
前記複数の積層型画素のそれぞれは、半導体基板上に形成された蓄積ダイオードとリセットトランジスタと読み出しトランジスタとを含む画素回路と、前記画素回路の上部に積層された光電変換膜とを備え、
前記第１ＤＳＰチップは、前記積層型撮像チップからの信号を受け画像処理を行い、
前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールである撮像装置。
【請求項２】
前記積層型撮像チップのトランジスタは、ＮＭＯＳまたはＰＭＯＳのみで設計されている請求項１に記載の撮像装置。
【請求項３】
前記第１ＤＳＰチップは、リセット雑音を示すリセットレベルを各画素に対応させて一時蓄積するためのフレームメモリを有する請求項１または２に記載の撮像装置。
【請求項４】
前記積層型撮像チップは、画素毎に、前記リセット雑音を示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素レベル信号とを前記第１ＤＳＰチップに出力し、
前記第１ＤＳＰチップは、前記リセットレベル信号をフレームメモリに一時蓄積する
請求項３に記載の撮像装置。
【請求項５】
前記第１ＤＳＰチップは、フレームメモリに一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行う
請求項４に記載の撮像装置。
【請求項６】
前記積層型画素のサイズは１μｍ以下である請求項１から５の何れか１項に記載の撮像装置。
【請求項７】
前記第２の設計ルールにおける最小配線幅は、前記第１の設計ルールにおける最小配線幅の４分の１以下である請求項１から６の何れか１項に記載の撮像装置。
【請求項８】
前記撮像装置は、さらに、第２ＤＳＰチップを備え、
前記第１ＤＳＰチップと前記第２ＤＳＰチップの一方は、前記リセット雑音の除去に用いられ、
前記第１ＤＳＰチップと前記第２ＤＳＰチップの他方は、前記リセット雑音が除去された画像に対する画像処理に用いられる
請求項３に記載の撮像装置。
【請求項９】
前記撮像装置は、さらに、リセット雑音を示すリセットレベルを各画素に対応させて一時蓄積するためのフレームメモリチップを備える請求項１に記載の撮像装置。
【請求項１０】
前記積層型撮像チップは、画素毎に、前記リセット雑音を示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素信号とを前記フレームメモリチップに格納し、
前記第１ＤＳＰチップは、フレームメモリチップに一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行う
請求項９に記載の撮像装置。
【請求項１１】
前記積層型撮像チップのトランジスタは、ＮＭＯＳまたはＰＭＯＳのみで設計されている請求項８から１０の何れか１項に記載の撮像装置。
【請求項１２】
前記フレームメモリチップはＤＲＡＭである請求項９または１０に記載の撮像装置。
【請求項１３】
前記フレームメモリチップはＥＥＰＲＯＭである請求項９または１０に記載の撮像装置。
【請求項１４】
前記撮像装置は、さらに、第２ＤＳＰチップを備え、
前記第１ＤＳＰチップと前記第２ＤＳＰチップの一方は、リセット雑音の抑制に用いられ、
前記第１ＤＳＰチップと前記第２ＤＳＰチップの他方は、前記リセット雑音が除去された画像に対する画像処理に用いられる
請求項９に記載の撮像装置。
【請求項１５】
撮像装置であって、
第１の設計ルールで設計された撮像チップと、
第２の設計ルールで設計された第１ＤＳＰチップと
を備え、
前記撮像チップは、複数の画素と、前記複数の画素を駆動する駆動部とを備え、
前記複数の画素のそれぞれは、半導体基板上に形成されたフォトダイオードとリセットトランジスタと読み出しトランジスタとを含む画素回路を備え、
前記撮像チップは、前記画素回路を有する半導体チップ表面とは反対側の裏面から光を前記フォトダイオードに入射させる裏面照射型であり、
前記第１ＤＳＰチップは、前記積層型撮像チップからの信号を受け画像処理を行い、
前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールである撮像装置。
【請求項１６】
前記第１の設計ルールにおいて、前記画素回路の設計ルールの最小配線幅は駆動部の設計ルールの最小配線幅と同じである
請求項１または１５に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像チップとデジタル信号処理部（ＤＳＰ：Digital Signal Processor）を有する撮像装置に関し、特に、高性能で低コストの撮像装置に関する。
【背景技術】
【０００２】
近年、半導体機器の高性能化および小型化に伴い、複数の機能を１つのチップに集約する１チップ化が進められている。固体撮像装置の分野においても、デジタル信号処理技術とＣＭＯＳ微細化技術とが急激に進歩している。
【０００３】
特許文献１に示されるように、撮像面に照射された光信号を電気信号に変換し取り出す撮像素子と、高度の信号処理が可能なデジタル信号処理装置（ＤＳＰ）とを１枚のシリコン基板上に集積した１チップセンサが実現できるようになってきた。
【０００４】
図１６は従来の１チップセンサの構成を示すブロック図である。同図の１チップセンサ２０１は、光を電気信号に変化するセンサ部２０７、センサ部２０７を駆動する垂直走査回路２０６および水平走査回路２０８、タイミング発生回路２０３、センサ部２０７からの信号出力を増幅するゲイン制御アンプ２０４、その出力信号をデジタル信号に変換するアナログデジタル変換回路２０５およびデジタル信号処理回路２０２から構成される。
【０００５】
このように、ＭＯＳ型撮像デバイスの画素の微細化の要求とシリコン半導体の微細化技術が整合性よく進歩し、また信号処理による画質の向上、多機能化がシリコン半導体の微細化の進歩によるＤＳＰの急激な進歩により可能になった。これには、ＭＯＳ型センサとＤＳＰがともにシリコン半導体の微細化の進歩に歩調をあわせて進歩してきた背景がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２２４４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＭＯＳ型センサの画素の微細化の進歩がシリコン半導体の微細化にのみ頼ることができなくなってきた状況が生まれている。その大きな理由が入射する光のかかわる部分である。入射する光はシリコン半導体の微細化と無関係でその波長は微細化できない。課題は２つある。
【０００８】
そのひとつは画素の微細化により、光が入射する開口にかかわる。配線等の微細化により開口率を大きくとっても開口自身の絶対的な寸法が入射する光の波長に近づいてきている。開口の寸法が光の波長に近づいてくると、光が開口を通過しにくくなる。開口寸法による量子効率の劣化が起きてくる。すなわち、画素サイズが１μｍに近づいてくる、または１μｍ以下になってくると入射光の波長（青４５０ｎｍ、緑５５０ｎｍ、赤６５０ｎｍ）と同程度となり量子効率（または光電変換効率）の劣化が問題となってくる。
【０００９】
もうひとつは結晶シリコン半導体の光の吸収が画素の微細化と無関係であることによる。図１７はシリコンの光の吸収特性を示す図である。縦軸はシリコン半導体において光が入射する表面からの深さを表す。横軸はシリコン半導体表面での光の強度を１としたときの光の強度を示す。例えば、強度０．２は、２割の光が残存し、８割の光が吸収されることを意味する。波長４５０ｎｍの青の光は、２μｍの深さで強度がほぼ０に近くなり、ほぼ吸収されることがわかる。波長５５０ｎｍの緑の光の９割以上が吸収されるには、４μｍの深さが必要なことがわかる。波長６５０ｎｍの赤の光は６μｍの深さでも、強度が約０．１５あり、吸収されない光が相当量残ることがわかる。結晶シリコンの光吸収率が悪いのは結晶シリコンがバレンスバンドからコンダクションバンドへの電子の遷移が運動量の必要な間接遷移型であることによる。光は質量がないため運動量を持たないので間接遷移型の半導体では吸収率が悪くなる。
【００１０】
本発明は、撮像チップとＤＳＰ（Digital Signal Processor）を有する撮像装置に関し、撮像チップの量子化効率を劣化させずに高性能で低コストの撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明のひとつの形態における撮像装置は、撮像装置であって、第１の設計ルールで設計された積層型撮像チップと、第２の設計ルールで設計された第１ＤＳＰチップとを備え、前記積層型撮像チップは、複数の積層型画素と、前記複数の積層型画素を駆動する駆動部とを備え、前記複数の積層型画素のそれぞれは、半導体基板上に形成された蓄積ダイオードとリセットトランジスタと読み出しトランジスタとを含む画素回路と、前記画素回路の上部に積層された光電変換膜とを備え、前記第１ＤＳＰチップは、前記積層型撮像チップからの信号を受け画像処理を行い、前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールである。
【００１２】
この構成によれば、処理性能の確保と機能の充実から微細化が必須のＤＳＰチップと微細化よりも撮像性能が重視される撮像チップとが、それぞれに適した設計ルールで製造される。例えば、ＤＳＰチップには最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。撮像チップは、画素回路の上部に光電変換膜を有する開口率の大きい積層型なので量子効率を劣化させない。しかも、撮像チップには、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。このように、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。
【００１３】
好ましくは、前記積層型撮像チップのトランジスタは、ＮＭＯＳまたはＰＭＯＳのみで設計されていてもよい。
【００１４】
この構成によれば、撮像チップの製造プロセスで必要とされるマスク数の削減および工程数を削減できるので、製造コストを大幅に削減することができる。
【００１５】
好ましくは、前記第１ＤＳＰチップは、リセット雑音を示すリセットレベルを各画素に対応させて一時蓄積するためのフレームメモリを有していてもよい。
【００１６】
この構成によれば、フレームメモリが撮像チップではなくＤＳＰチップに搭載されるので、フレームメモリ搭載によるコストアップを最小限に押さえることができる。例えば、最先端の微細化技術が適用されるＤＳＰチップにフレームメモリを搭載するのは容易であり、ＤＳＰチップ内部にフレームメモリを搭載するので高速なメモリアクセスが可能であり、処理性能が向上する。
【００１７】
好ましくは、前記積層型撮像チップは、画素毎に、前記リセット雑音を示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素レベル信号とを前記第１ＤＳＰチップに出力し、前記第１ＤＳＰチップは、前記リセットレベル信号をフレームメモリに一時蓄積するようにしてもよい。
【００１８】
この構成によれば、撮像チップからＤＳＰチップにリセットレベル信号と画素レベル信号の両方が出力されるので、撮像チップの構成を単純化し低コストにすることができる。
【００１９】
好ましくは、前記第１ＤＳＰチップは、フレームメモリに一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行うようにしてもよい。
【００２０】
この構成によれば、リセットレベル信号と画素レベル信号を用いるノイズ抑制処理は、微細化技術が適用されたＤＳＰが行うので、信号処理性能を向上させることができる。
【００２１】
好ましくは、前記積層型画素のサイズは１μｍ以下であってもよい。
この構成によれば、画素サイズが光の波長に近い１μｍ以下であっても、量子効率の劣化を低減することができる。
【００２２】
好ましくは、前記第２の設計ルールにおける最小配線幅は、前記第１の設計ルールにおける最小配線幅の４分の１以下であってもよい。
【００２３】
この構成によれば、撮像チップにおける量子効率の劣化を防止し、かつ製造コストを大きく低減することができる。しかも、ＤＳＰチップの処理性能と撮像チップの撮像性能とをバランスよく確保することができる。
【００２４】
好ましくは、前記撮像装置は、さらに、第２ＤＳＰチップを備え、前記第１ＤＳＰチップと前記第２ＤＳＰチップの一方は、前記リセット雑音の除去に用いられ、前記第１ＤＳＰチップと前記第２ＤＳＰチップの他方は、前記リセット雑音が除去された画像に対する画像処理に用いられる構成としてもよい。
【００２５】
この構成によれば、ノイズ抑制処理と画像処理とを複数のＤＳＰに分散させることにより、設計の自由度が増し、撮像装置の要求性能と低コスト化の要求とに柔軟に対応することができる。
【００２６】
好ましくは、前記撮像装置は、さらに、リセット雑音を示すリセットレベルを各画素に対応させて一時蓄積するためのフレームメモリチップを備える構成としてもよい。
【００２７】
この構成によれば、フレームメモリチップを、撮像チップおよびＤＳＰチップの外付けにすることにより、フレームメモリチップとして汎用のメモリ素子を利用できるので、低コスト化に適している。
【００２８】
好ましくは、前記積層型撮像チップは、画素毎に、前記リセット雑音を示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素信号とを前記フレームメモリチップに格納し、前記第１ＤＳＰチップは、フレームメモリチップに一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行うようにしてもよい。ここで、前記フレームメモリチップはＤＲＡＭ（Dynamic Random Access Memory）であってもよい。また、前記フレームメモリチップはＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）であってもよい。
【００２９】
この構成によれば、リセットレベル信号と画素レベル信号を用いるノイズ抑制処理は、微細化技術が適用されたＤＳＰが行うので、信号処理性能を向上させることができる。
【００３０】
好ましくは、前記積層型撮像チップのトランジスタは、ＮＭＯＳまたはＰＭＯＳのみで設計されていてもよい。
【００３１】
この構成によれば、撮像チップの製造プロセスで必要とされるマスク数の削減および工程数を削減できるので、製造コストを大幅に削減することができる。
【００３２】
好ましくは、前記撮像装置は、さらに、第２ＤＳＰチップを備え、前記第１ＤＳＰチップと前記第２ＤＳＰチップの一方は、リセット雑音の抑制に用いられ、前記第１ＤＳＰチップと前記第２ＤＳＰチップの他方は、前記リセット雑音が除去された画像に対する画像処理に用いられるようにしてもよい。
【００３３】
この構成によれば、ノイズ抑制処理と画像処理とを複数のＤＳＰに分散させることにより、設計の自由度が増し、撮像装置の要求性能と低コスト化の要求とに柔軟に対応することができる。
【００３４】
また、上記課題を解決するために本発明の他のひとつの形態における撮像装置は、第１の設計ルールで設計された撮像チップと、第２の設計ルールで設計された第１ＤＳＰチップとを備え、前記撮像チップは、複数の画素と、前記複数の画素を駆動する駆動部とを備え、前記複数の画素のそれぞれは、半導体基板上に形成されたフォトダイオードとリセットトランジスタと読み出しトランジスタとを含む画素回路を備え、前記撮像チップは、前記画素回路を有する半導体チップ表面とは反対側の裏面から光を前記フォトダイオードに入射させる裏面照射型であり、前記第１ＤＳＰチップは、前記積層型撮像チップからの信号を受け画像処理を行い、前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールである。好ましくは、前記第１の設計ルールにおいて、前記画素回路の設計ルールの最小配線幅は駆動部の設計ルールの最小配線幅と同じであってもよい。
【００３５】
この構成によれば、撮像チップは、開口率の大きい裏面照射型なので量子効率を劣化させない。しかも、撮像チップには、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。これにより、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。また、ＤＳＰチップには例えば最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。
【発明の効果】
【００３６】
本発明によれば、画素サイズが１μｍ以下で高性能な撮像装置を提供できる。またこの撮像装置をシステムに組み込むことにより、システムとしての付加価値が飛躍的に増大する。このように特性と機能面から微細化が必須のＤＳＰチップと微細化よりも撮像性能重視の撮像チップを独立設計することで、ＤＳＰチップと撮像チップ双方の付加価値を高めるとともに、大幅なコストダウンを図れる撮像装置を実現できる。
【図面の簡単な説明】
【００３７】
【図１】実施の形態１における撮像装置に用いられるチップセットの構成を示すブロック図である。
【図２】実施の形態１における撮像チップの主要部の構成を示すブロック図である。
【図３Ａ】実施の形態１における撮像チップの画素部の構成を示す回路図である。
【図３Ｂ】実施の形態１における撮像チップの画素部の構成を示す断面図である。
【図４】実施の形態１におけるＤＳＰチップにおける処理の一例を示すフローチャート図である。
【図５】実施の形態２における撮像装置に用いられるチップセットの構成を示すブロック図である。
【図６】実施の形態２におけるＤＳＰチップにおける処理の一例を示すフローチャート図である。
【図７】実施の形態３における撮像装置に用いられるチップセットの構成を示すブロック図である。
【図８】実施の形態４における撮像装置に用いられるチップセットの構成を示すブロック図である。
【図９】実施の形態４における撮像装置に用いられるチップセットの変形例を示すブロック図である。
【図１０】実施の形態５における撮像装置に用いられるチップセットの構成を示すブロック図である。
【図１１】実施の形態５における撮像チップの画素部の構成を示す断面図である。
【図１２Ａ】各実施の形態における撮像装置の外観を示す図である。
【図１２Ｂ】各実施の形態における撮像装置の外観を示す図である。
【図１３】各実施の形態における撮像装置の主要部の構成を示すブロック図である。
【図１４】各実施の形態における撮像装置の主要部の変形例を示すブロック図である。
【図１５】各実施の形態における撮像装置の変形例を示す図である。
【図１６】従来技術における１チップセンサの構成を示すブロック図である。
【図１７】結晶シリコンの光吸収特性を示す図である。
【発明を実施するための形態】
【００３８】
（実施の形態１）
本実施の形態では、第１の設計ルールで設計された積層型撮像チップと、第２の設計ルールで設計された第１ＤＳＰチップとを備え、積層型撮像チップは画素回路の上部に光電変換膜を有し、第２の設計ルールが前記第１の設計ルールに比べより微細化された設計ルールである撮像装置について説明する。この撮像装置によれば、ＤＳＰチップには最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。撮像チップは、画素回路の上部に光電変換膜を有する開口率の大きい積層型なので量子効率を劣化させない。しかも、撮像チップには、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。このように、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。
【００３９】
以下、図面を参照しながら本発明の実施の形態１に係る撮像装置について説明する。
図１は、実施の形態１における撮像装置に用いられるチップセットの構成を示すブロック図である。この撮像装置は、同図のように、第１の設計ルールで設計された積層型撮像チップ２１０と、第２の設計ルールで設計されたＤＳＰチップ２１１とを備える。ここで、第２の設計ルールは、第１の設計ルールに比べより微細化された設計ルールである。一般に設計ルールとは、集積回路をウエハに製造するプロセス条件をいい、最小加工寸法を用いて表される。最小加工寸法は、ゲート配線等の配線の幅または配線の間隔である。
【００４０】
撮像チップ２１０は、複数の積層型画素を有するセンサ部３００と、複数の積層型画素を駆動する駆動部とを備える。同図では、駆動部は行選択回路３１１、列選択回路３１２およびＴＧ（タイミング発生回路）３２０に該当する。さらに撮像チップ２１０は、ＧＣＡ（ゲイン制御アンプ）３３０、ＡＤＣ（アナログ−デジタル変換回路）３４０を備える。
【００４１】
ＤＳＰチップ２１１は、撮像チップ２１０の動作を制御する各種の制御信号を供給し、撮像チップ２１０から信号線２１４を介して信号を受け画像処理を行う。各種の制御信号は、例えば、マスタークロックライン２１２を介して供給されるマスタークロック信号、電子シャッタ信号線２１３を介して供給される電子シャッタ信号等を含む。信号線２１４には、画素毎に、リセットトランジスタに起因するリセット雑音のレベルを示すリセットレベル信号と、光電変換により蓄積された信号レベルを示す画素レベル信号とが、撮像チップ２１０からＤＳＰチップ２１１に出力される。
【００４２】
図２は、実施の形態１における撮像チップの主要部の構成を示すブロック図である行選択回路３１１と、列選択回路３１２と、４つの積層型画素とを図示している。
【００４３】
行選択回路３１１は、行列状に配置された積層型画素のうち画素行を選択する走査を行う。行選択回路３１１は垂直走査回路とも呼ばれる。
【００４４】
列選択回路３１２は、行選択回路３１１により選択された画素行のうち列を選択する走査を行う。列選択回路３１２は水平走査回路とも呼ばれる。
【００４５】
同図では、便宜上４つの積層型画素のみを図示しているが、実際には数百万〜数千万の画素が行列状に配置されている。積層型画素の回路図および断面図の一例を図３Ａおよび図３Ｂに示す。
【００４６】
各積層型画素は、図３Ａの回路図、図３Ｂの断面図に示すように、リセットトランジスタ３０２、アンプトランジスタ３０３、アドレストランジスタ３０４、蓄積ダイオード３０５、画素電極３０６、光電変換膜３０７、透明電極３０８を含む。なお、３０２Ｇ、３０３Ｇ、３０４Ｇは、リセットトランジスタ３０２のゲート電極、アンプトランジスタ３０３のゲート電極、アドレストランジスタ３０４のゲート電極を示す。
【００４７】
光電変換膜３０７は、画素サイズに対して１００パーセントの開口率を有する。画素電極３０６は、画素サイズに対して１００パーセントより小さいが１００パーセントに近い面積を有する。
【００４８】
画素への入射光は透明電極３０８を通過し光電変換膜３０７で信号電荷に変換される。変換された信号電荷は画素電極３０６および蓄積ダイオード３０５に到達する。このとき、光電変換膜３０７から蓄積ダイオード３０５への信号電荷の転送は、透明電極３０８に印加される電圧によって制御される。
【００４９】
蓄積ダイオード３０５の電位は、リセットトランジスタ３０２によりリセットされる。アンプトランジスタ３０３は、リセット時の蓄積ダイオード３０５の信号電荷量を示すリセットレベルと、リセットから蓄積時間を経過した時の蓄積ダイオード３０５に蓄積された信号電荷量を示す画素信号レベルとを垂直信号線３１０に出力する。
【００５０】
以上のように構成された本実施の形態における撮像装置における撮像チップ２１０およびＤＳＰチップ２１１についてさらに説明する。
【００５１】
まず、撮像チップ２１０から説明する。上記構成によれば高性能で安価な撮像チップ２１０が実現できる。まず、開口率が１００％であるので量子効率が非常に高く感度が高い。次に光電変換膜の光吸収率が高く、光電変換膜が薄く形成できる。結晶シリコンでは感度を決める緑（Ｇ）の光を吸収させるために４μｍ程度またはそれ以上の深さが必要であったが、ａ−Ｓｉ等では０．３μｍ程度で光が吸収できる。これはａ−Ｓｉが直接遷移型であるからである。間接遷移の結晶Ｓｉの方が珍しいので、材料的には自由度はある。光電変換膜３０７が薄いことは、斜めの入射光に対して隣の画素にもれ込む光が小さいので、解像度が高い、混色に強い、斜め光によるチップ周辺で感度や解像度が劣化するシェーディングが小さい等のメリットもある。
【００５２】
撮像チップ２１０のメリットについて説明する。従来のＭＯＳ型センサを微細化すると次のような問題が発生するのでそれを抑えるため多くの製造工程を必要としている。まず緑（Ｇ）の量子効率を上げるためにフォトダイオードを４μｍ程度まで深くするがフォトダイオードの幅は１μｍ程度以内である。これは画素が微細化されるためで、２μｍ□程度の画素でもフォトダイオードの幅は１μｍ程度以下となる。すると、横が１μｍで深さが４μｍとなる。当然斜めの入射光に弱いので、入射する前に入射光をなるべくシリコン表面に垂直にするために、２重のマイクロレンズなどを使用する。
【００５３】
また４μｍのような深いフォトダイオードを形成すると隣接する画素のフォトダイオードとの分離のために分離用のイオン注入が必要である。しかし、深くすればイオン注入が横方向に分散し微細化が難しくなる。したがって、少しずつずらしてイオン注入を複数回行う。微細化すればするほどこのイオン注入の回数が増える。また深いイオン注入にはイオン注入を場所的にブロックするレジストが厚くなり、微細化に向かず、前述のずらした複数のイオン注入の回数がさらに増える。また４μｍより深いところで発生する電荷が隣接する画素にもれこまないようにするために、Ｎ型基板にｐ−ｗｅｌｌを形成した、Ｎ基板ｐ−ｗｅｌｌ構造が必要である。これも製造工程を増加させ、コストアップとなる。従来型のＭＯＳ型センサは画素の微細化をすればするほど１画素あたりのコストが劇的に増加することになる。
【００５４】
一方、撮像チップ２１０の積層型画素では、まず上部の光電変換膜３０７を除いたＳｉ基板上の画素回路は、ＮＭＯＳだけなので最小では４枚のマスクで製造できる。シリコン基板内部に光が入らないのでフォトダイオードを深く作る必要もなければ、それに伴うフォトダイオードの素子分離のためのイオン注入も必要がない。微細化したＣＭＯＳセンサが最低でも３０枚のマスクが必要なことを考えると劇的に少ない。具体的には、素子分離、ゲートＰｏｌｙＳｉ、コンタクト、配線の４枚のマスクで形成できる。
【００５５】
続いて光電変換膜３０７の形成は、蓄積ダイオード３０５と３０６を接続する画素電極コンタクト、画素電極３０６、光電変換膜３０７、透明電極３０８の４枚で合計８枚のマスクで形成できる。周辺回路も読み出し速度を問わなければ画素と同じＮＭＯＳで形成できる。実際は特性の改善、読み出し速度の改善等によりこれより数枚多くなると思われるが、劇的に少ないことは間違いない。図３Ｂの電源線３０９の上部にアンプトランジスタ３０３と蓄積ダイオード３０５をつなぐ配線があるが、これは平面的に迂回することができる。周辺回路をＣＭＯＳで形成するときも、ＰＭＯＳのゲート電極としてＰ型−ＰｏｌｙＳｉを用いず、ＮＭＯＳと同じＮ型−ＰｏｌｙＳｉを用いることにより２枚のマスク等が減らせるので、ＮＭＯＳの場合に比べ４枚程度のマスク追加で済む。
【００５６】
画素回路をＮＭＯＳで作るにせよ、ＣＭＯＳで作るにせよ、埋め込みフォトダイオードがないだけで１０枚以上のマスクが節約できる。これはシリコン基板内部で光電変換しないためである。
【００５７】
図１、図２において、各画素の信号（リセットレベルと信号レベルのそれぞれ）は、列方向に走査し行を選択する行選択回路３１１と行選択回路３１１により選択された行の１行分の信号を行方向に走査し読み出す列選択回路３１２により出力端子３１３より順次出力される。周辺の行選択回路３１１、列選択回路３１２をＮＭＯＳのみで形成すると劇的なコストダウンができる。上述のような簡易型のＣＭＯＳで構成することも可能でこの場合は列選択回路の部分にＡＤ変換部を搭載できる。
【００５８】
一方、ＤＳＰチップ２１１側には新たな機能が必要となる。
図３Ｂの画素回路の最大の課題であるリセット雑音を抑圧する必要がある。また、蓄積ダイオード３０５をリセットした時のリセット雑音を示すリセットレベルをまず読み出し、信号蓄積後の信号レベルを読みだし、その信号とリセット雑音を引くことをすればリセット雑音は抑圧できる。例えば、図４のフローのようにすればよい。図４において、ＤＳＰチップ２１１は、画素毎に（ループ１）、撮像チップ２１０からノイズレベルを取得（Ｓ４２）し、続けて信号レベルを取得し（Ｓ４３）、ノイズ抑制処理により画素値を決定する（Ｓ４４）。ノイズ抑制処理は、信号レベルからリセットレベルを引く処理でよい。ＤＳＰチップ２１１は、決定した画素値により画像を生成し、必要に応じて画像処理を施す。
【００５９】
また、２次元のエリアイメージセンサでは、次々に列のリセット雑音や信号を読み出すため、ある列のリセット雑音を読み出した後対応する同じ列の信号を読み出す前にほかの列のリセット雑音や信号が出力される。
【００６０】
したがって、最大１画面に対応する１フレーム分のリセット雑音を保持することが望ましい。撮像チップ２１０上でアナログで雑音を保持しておくことは不可能である。デジタル化したとしても撮像チップ２１０上にフレームメモリを搭載することはコストアップとなりなじまない。したがってＤＳＰチップ２１１にフレームメモリを搭載することになる。ＤＳＰチップ２１１は最先端の微細化技術で形成するのでフレームメモリ搭載の負担は少ない。
【００６１】
以上説明してきたように本実施形態における撮像装置によれば、処理性能の確保と機能の充実から微細化が必須のＤＳＰチップ２１１と微細化よりも撮像性能が重視される撮像チップ２１０とが、それぞれに適した設計ルールで製造される。例えば、ＤＳＰチップには最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。撮像チップ２１０は、画素回路の上部に光電変換膜を有する開口率の大きい積層型なので量子効率を劣化させない。しかも、撮像チップ２１０には、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。このように、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。
【００６２】
なお、前記第２の設計ルールは、前記第１の設計ルールに比べより微細化された設計ルールであればよいが、さらに好ましくは、前記第２の設計ルールにおける最小配線幅は、前記第１の設計ルールにおける最小配線幅の４分の１以下であればよい。こうすれば、撮像チップにおける量子効率の劣化を防止し、かつ製造コストを大きく低減することができる。しかも、ＤＳＰチップの処理性能と撮像チップの撮像性能とをバランスよく確保することができる。
【００６３】
（実施の形態２）
本実施の形態では、１ＤＳＰチップが、画素内のリセット雑音を示すリセットレベル信号を一時蓄積するためのフレームメモリを有する構成について説明する。
【００６４】
図５は、実施の形態２における撮像装置に用いられるチップセットの構成を示すブロック図である。同図は、図１と比較して、ＤＳＰチップ２１１の代わりにＤＳＰチップ２１１ａを備える点が異なる。ＤＳＰチップ２１１ａは、ＤＳＰチップ２１１と比べて、フレームメモリ２２、ノイズ抑制部２３、画像処理部２４を備える点が異なっている。以下、図１と同じ点は説明を省略し、異なる点を中心に説明する。
【００６５】
フレームメモリ２２は、１フレーム分のリセットレベルの信号を一時保持するメモリである。
【００６６】
ノイズ抑制部２３は、フレームメモリ２２に一時蓄積されたリセットレベル信号を用いて、画素信号に対してノイズ抑制処理を行い、各画素値を決定する。
【００６７】
画像処理部２４は、決定された画素値からなる画像を用いて、さらに、手ブレ補正、顔検出等の画像処理を行う。
【００６８】
図６は、実施の形態２におけるＤＳＰチップにおける処理の一例を示すフローチャート図である。ＤＳＰチップ２１１ａは、１フレーム中の画素毎に（ループ１）、撮像チップ２１０からリセットレベルを示す信号を取得し（Ｓ６１）、フレームメモリ２２に格納する（Ｓ６２）。さらに、ＤＳＰチップ２１１ａは、１フレーム中の画素毎に（ループ２）、撮像チップ２１０から画素の信号レベルを示す信号を取得し（Ｓ６６）、画素の信号レベルを示す信号に対して、フレームメモリ２２のリセットレベルを示す信号を用いてノイズ抑制処理を行う（Ｓ６７）。ノイズ抑制処理では、例えば、画素の信号レベルを示す信号と、対応するリセットレベルを示す信号との差分を求め、差分を画素値と決定する。ＤＳＰチップ２１１ａは、決定した画素値により画像を生成し、必要に応じて画像処理を施す（Ｓ６９）。
【００６９】
なお、図６では、ループ１の処理の完了後にループ２の処理が開始するが、ループ１の処理が完了する前にループ２の処理が開始してもよい。
【００７０】
最近はセンサの画素数が急激に増大しており、１フレーム分のメモリがあまりに大きくなる場合はＤＳＰ外部にフレームメモリ２２を設ける方が望ましい。リセットレベルの信号と画素信号レベルの信号とを用いるノイズ抑制処理は、高速で行われるため高速のＤＲＡＭをメモリに使うことが望ましいが、速度を少し遅くすれば安価なＥＥＰＲＯＭを使ってもよい。ＥＥＰＲＯＭの場合はＤＳＰの外部に設けることになる。混載が難しいためである。
【００７１】
リセットレベルの信号をＡＤ変換しフレームメモリに一時蓄積し、それに対応する信号が読み出されたときに対応するリセット雑音を読み出しそれを差し引く作業は、高速で行われるため処理自身は単純であるが、ＤＳＰの負荷は非常に重くなる。したがって半導体の最先端の微細高速技術が必要である。ＤＳＰはほかにも信号処理を並列で行っているため、１つのＤＳＰで処理が間に合わない場合は２つのＤＳＰを使う場合もありうる。ほかの信号処理とは、画像のエッジ部分を検出し強調しすっきりした画像にするような処理、レンズの焦点が合っているかを判定するためのデータを作る処理や、最近では顔を認識するような処理である。
【００７２】
一方、センサチップの方は、積層型ＭＯＳセンサにしたためにシリコン基板に光を入射させないので、開口率の制約がなくなる。積層型ではその必要がない。したがって、最先端の微細化技術を用いる必要がなく、コストダウンがさらに可能である。Ｓｉ基板内部でフォトダイオードに対応する蓄積ダイオードを大きくとる必要がなく配線以外の層も最先端の微細化技術は不要である。これは信号電荷を蓄積ダイオードの容量に蓄積するのではなく、主に光電変換膜の容量に蓄積するためである。
【００７３】
以上説明してきたように、本実施の形態における撮像装置によれば、フレームメモリ２２が撮像チップ２１０ではなくＤＳＰチップ２１１ａに搭載されるので、フレームメモリ２２の搭載によるコストアップを最小限に押さえることができる。例えば、最先端の微細化技術が適用されるＤＳＰチップ２１１ａにフレームメモリを搭載するのは容易であり、ＤＳＰチップ２１１ａ内部にフレームメモリ２２を搭載するので高速なメモリアクセスが可能であり、処理性能が向上する。
【００７４】
また、撮像チップ２１０からＤＳＰチップ２１１ａにリセットレベル信号と画素レベル信号の両方が出力されるので、撮像チップ２１０の構成を単純化し低コストにすることができる。
【００７５】
また、リセットレベル信号と画素レベル信号を用いるノイズ抑制処理は、微細化技術が適用されたＤＳＰが行うので、信号処理性能を向上させることができる。
【００７６】
また、撮像チップからリセット雑音と信号とを別々にＤＳＰに出力し、ＤＳＰで差分をとりノイズを抑圧する。非常にＤＳＰにとって負荷の重い信号処理と大きなメモリを必要とするので、センサチップとＤＳＰチップを分け、ＤＳＰには最先端の高速で微細トランジスタを用いた製造プロセスを適応することができる。
【００７７】
また、撮像チップ２１０は、従来の埋め込みフォトダイオードが必要でないため、画素電極３０６、光電変換膜３０７、透明電極３０８の製造工程を新たに導入しても製造工程を大幅に短縮できる。すなわち、微細の画素を持った高性能で安価な撮像装置を実現することができる。また、画素サイズが１μｍ以下で高性能な撮像装置を提供できる。またこの撮像装置をシステムに組み込むことにより、システムとしての付加価値が飛躍的に増大する。このように特性と機能面から微細化が必須のＤＳＰチップと微細化よりも撮像性能重視の撮像チップを独立設計することで、ＤＳＰチップと撮像チップ双方の付加価値を高めるとともに、大幅なコストダウンを図れる撮像装置を実現できる。
【００７８】
（実施の形態３）
本実施の形態では、フレームメモリをＤＳＰ内に備えるのではなく、撮像チップ２１０およびＤＳＰチップ２１１に外付けする構成について説明する。
【００７９】
図７は、実施の形態３における撮像装置に用いられるチップセットの構成を示すブロック図である。同図は、図５と比較して、ＤＳＰ内のフレームメモリ２２が削除された点と、外付けのフレームメモリ３２が追加された点とが異なっている。図７のＤＳＰチップ２１１ｂは、図５のＤＳＰチップ２１１ａとはフレームメモリが外付けてある点が異なっているだけであり、機能的には同じであるので、詳細な説明を省略する。
【００８０】
本実施形態の撮像装置は、フレームメモリ３２が外付けなので、撮像チップ２１０の画素数が多い場合に適している。つまり、大容量のフレームメモリ３２を必要とする場合に適している。また、フレームメモリチップとして汎用のメモリ素子を利用できるので、低コスト化で実現することができる。
【００８１】
なお、フレームメモリ３２は、高速な点でＳＤＲＡＭが望ましいが、ＥＥＰＲＯＭでもよい。
【００８２】
（実施の形態４）
本実施の形態では、撮像装置が１つの撮像チップと２つのＤＳＰチップを備える構成について説明する。
【００８３】
図８は、実施の形態４における撮像装置に用いられるチップセットの構成を示すブロック図である。同図は、図５と比較して、ＤＳＰチップ２１１ａの代わりにＤＳＰチップ２１１ｃ、２１１ｄを備える点が異なっている。以下、同じ点は説明を省略して異なる点を中心に説明する。
【００８４】
ＤＳＰチップ２１１ｃは、図５のＤＳＰチップ２１１ａの機能のうち、主にフレームメモリ３２およびノイズ抑制部２３の機能を有する。
【００８５】
ＤＳＰチップ２１１ｄは、図５のＤＳＰチップ２１１ａの機能のうち、主に画像処理部２４の機能を有する。
【００８６】
このように、ノイズ抑制処理と画像処理とを２つのＤＳＰに分散させることにより、設計の自由度が増し、撮像装置の要求性能と低コスト化の要求とに柔軟に対応することができる。
【００８７】
なお、図８のＤＳＰチップ２１１ｃ内のフレームメモリ３２を、外付けにしてもよい。この場合の構成を図９に示す。図９の構成は、大容量のフレームメモリ３２を必要とする場合に適している。
【００８８】
（実施の形態５）
本実施の形態では、図１の積層型画素を有する撮像チップ２１０の代わりに裏面照射型の撮像チップを用いた撮像装置について説明する。ＭＯＳ型センサで開口率の制約がないセンサに裏面照射型のＭＯＳセンサがある。
【００８９】
図１０は、実施の形態４における撮像装置に用いられるチップセットの構成を示すブロック図である。同図は、図１と比較して、撮像チップ２１０の代わりに撮像チップ４１０を備える点が異なる。撮像チップ４１０は、センサ部３００の代わりに裏面照射型のセンサ部４００を備える点が異なっている。以下、同じ点は説明を省略して異なる点を中心に説明する。
【００９０】
図１１は、裏面照射型のセンサ部４００の画素部の断面図を示す。
半導体基板５１上にフォトダイオード５２を構成し、フォトダイオードの信号電荷を信号蓄積部５４に読み出す転送トランジスタ５３を形成する。信号蓄積部５４で電圧変換された信号電圧はＦＤ配線５６をとおして増幅トランジスタ５５で増幅され垂直信号線５７で読み出される。入射光は半導体基板５１のトランジスタが形成される反対側の表面（裏面）から入射する。画素と画素の間はＳＴＩ素子分離５８で分離されている。この構造ではフォトダイオードに入射する光が配線等に邪魔されることがないため高性能のセンサが実現できる。
【００９１】
裏面照射型のセンサチップに使われる電源電圧はＤＳＰの電源電圧より小さい場合が多い。詳しく説明すると、最先端の微細トランジスタを用いるＤＳＰチップは、入出力系の３．３Ｖと高速系の１．２Ｖ  ａｎｄ／ｏｒ  １．８Ｖを用いる。しかし、センサの方は高速で動かさない場合は３．３Ｖだけで設計する。そうすると、１．２Ｖ  ａｎｄ／ｏｒ  １．８Ｖのトランジスタを作らないのでその分コストダウンになる。
【００９２】
フォトダイオード５２はｐｎｐの３層構造で埋め込みフォトダイオードと呼ばれている。このフォトダイオードは完全転送が可能であり、積層型で問題になったリセット雑音は前述のようにセンサチップ上で容易に抑圧できる。そのため積層型センサと組み合わせるＤＳＰのように信号から雑音を差し引くような単純だが負荷の重い処理ではない。
【００９３】
しかし、裏面照射型センサの場合、その構造から明らかなようにＳｉの吸収率が悪く、基板の厚さが４μｍ必要となると、画素のピッチまたはフォトダイオードの大きさがそれより極端に小さいため、斜めから入射する光が隣接画素の信号として誤って読み出される。そのため解像度の劣化や、斜め光の割合が多いチップ周辺の信号が劣化する等の問題が出てくる。
【００９４】
そのため、ＤＳＰチップ２１１で信号処理し劣化を抑圧する必要がある。解像度の劣化は空間周波数の高い信号をよりだして通常よりそのゲインを大きくする等の処理をするが、空間周波数の高い部分での雑音が増加しＳ／Ｎが劣化する。そのため雑音を抑圧する処理を行うが、近年のｗａｖｅｌｅｔ処理等の高度の処理を行うとＤＳＰチップ２１１の負荷は急激に増大する。チップ周辺の信号劣化は２次元での補正であり、これも負荷の係る処理である。具体的にはチップ周辺のゲインを上げることになるが、レンズが丸いため四角いセンサチップに対しリング状にゲインを変えることになる。そのため積層型センサと組み合わせるＤＳＰ並みに負荷の重い処理が必要となる。したがってこのＤＳＰチップ２１１も半導体の微細化の最先端の技術を使って作ることになる。
【００９５】
以上のように、本実施の形態における撮像チップは、開口率の大きい裏面照射型なので量子効率を劣化させない。しかも、撮像チップには、画素最先端の微細化技術を用いる必要がないので、大幅なコストダウンを図ることができる。これにより、撮像装置は、撮像チップの量子化効率を劣化させずに高性能で低コストにすることができる。また、ＤＳＰチップには例えば最先端の微細化技術を用いることにより、処理性能の確保と機能の充実を図ることができる。
【００９６】
（実施の形態６）
本実施の形態では、上記実施の形態１から５のチップセットを用いた撮像装置の具体例について説明する。
【００９７】
上記各実施の形態における撮像装置は、例えば、図１２Ａのようなデジタルスチルカメラ、図１２Ｂのようなデジタルムービーカメラである。
【００９８】
図１３は、図１２Ａ、図１２Ｂのようなカメラに、各実施形態のチップセットを適用した場合のシステム構成を示すブロック図である。
【００９９】
同図のカメラシステムでは、撮像チップ２１０、ＤＳＰチップ２１１の他に、カメラ全体を制御するマイクロコントローラ２３５と、そのプログラムを記憶するＥＥＰＲＯＭ２３６を備える。ＤＳＰチップ２１１は、ＴＶに接続するためのモニタ出力信号、デジタル出力信号を出力する機能をサポートする。
【０１００】
なお、図１３のＴＧ３２０、ＧＣＡ３３０、ＡＤＣ３４０の少なくとも１つは、撮像チップ２１０内ではなくＤＳＰチップ２１１内に備えられる構成としてもよい。ＴＧ３２０、ＧＣＡ３３０およびＡＤＣ３４０がＤＳＰチップ内に備えられる場合の構成を図１４に示す。
【０１０１】
この場合はＡＤＣ３４０はＤＳＰチップ２１１ｇに組み込まれている。すなわち撮像チップ２１０ａがアナログ出力の場合である。ＤＳＰチップ２１１ｇから撮像チップ２１０ａへはマスタークロックライン２１２からマスタークロックが、電子シャッタ信号線２１３からは電子シャッタ信号が、供給される。撮像チップ２１０ａからＤＳＰチップ２１１ｇへは、信号線２１４を通してアナログ信号が供給される。図１４にはＥＥＰＲＯＭ２３６に書き込まれた電子シャッタや自動絞りなどの機能をマイクロコントローラ２３５で読み取りＤＳＰチップ２１１ｇに情報を送り制御する画像ピックアップシステムの例を示している。
【０１０２】
このように本発明の撮像装置をカメラシステムに採用することで、デジタルスチルカメラ、監視カメラ、指紋認証などの画像ピックアップシステムの高画質化を実現することができる。
【０１０３】
なお、上記各実施形態においてＤＳＰの代わりにＣＰＵを用いてもよい。その一例を図１５に示す。図１５は、携帯電話のカメラ部分の主要部の構成である。撮像チップ６１は、上記実施形態で説明した積層型センサまたは裏面照射型のセンサである。ＡＤＣはセンサ側に搭載しているほうが望ましい。携帯電話の場合、撮像チップ６１から出力される信号の処理をＤＳＰという特殊なＬＳＩで処理しないで、携帯電話が持つＣＰＵ６２で処理する。このＣＰＵ６２は画像以外の高度の信号処理を行うため最先端の微細技術のトランジスタを用いる。
【産業上の利用可能性】
【０１０４】
本発明は、撮像チップとデジタル新号処理部（ＤＳＰ：Digital Signal Processor）を有する撮像装置に適しており、具体的には、デジタルスチルカメラ、ムービーカメラ、カメラ付き携帯電話機、監視カメラ等の分野に適している。
【符号の説明】
【０１０５】
２２、３２    フレームメモリ
２３    ノイズ抑制部
２４    画像処理部
５１    半導体基板
５２    フォトダイオード
５３    転送トランジスタ
５４    信号蓄積部
５５    増幅トランジスタ
５６    ＦＤ配線
５７    垂直信号線
５８    ＳＴＩ素子分離
６１    撮像チップ
６２    ＣＰＵ
２０１    チップセンサ
２０２    デジタル信号処理回路
２０３    タイミング発生回路
２０４    ゲイン制御アンプ
２０５    アナログデジタル変換回路
２０６    垂直走査回路
２０７    センサ部
２０８    水平走査回路
２１０    積層型撮像チップ
２１０ａ  撮像チップ
２１１、２１１ａ〜２１１ｇ    ＤＳＰチップ
２１２    マスタークロックライン
２１３    電子シャッタ信号線
２１４    信号線
２３５    マイクロコントローラ
２３６    ＥＥＰＲＯＭ
３００    センサ部
３０２    リセットトランジスタ
３０３    アンプトランジスタ
３０４    アドレストランジスタ
３０５    蓄積ダイオード
３０６    画素電極
３０７    光電変換膜
３０８    透明電極
３０９    電源線
３１０    垂直信号線
３１１    行選択回路
３１２    列選択回路
３１３    出力端子
３２０    ＴＧ
３３０    ＧＣＡ
３４０    ＡＤＣ
４００    センサ部
４１０    撮像チップ
【図１】
2010283787.tif 000003
【図２】
2010283787.tif 000004
【図３Ａ】
2010283787.tif 000005
【図３Ｂ】
2010283787.tif 000006
【図４】
2010283787.tif 000007
【図５】
2010283787.tif 000008
【図６】
2010283787.tif 000009
【図７】
2010283787.tif 000010
【図８】
2010283787.tif 000011
【図９】
2010283787.tif 000012
【図１０】
2010283787.tif 000013
【図１１】
2010283787.tif 000014
【図１２Ａ】
2010283787.tif 000015
【図１２Ｂ】
2010283787.tif 000016
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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