(57)【要約】【課題】  直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法に関し、多段直列接続電界効果型トランジスタの回路モデルパラメータの効率的な抽出手順を提供し、モデル化を実施可能にする。【解決手段】  多段直列接続電界効果型トランジスタの評価テスト用デバイスを用意し、複数のゲート電極に印加する電圧を制御して電気特性を評価し、パラメータ変数の基準値を孤立電界効果型トランジスタのモデル変数で設定し、さらに、パラメータ変数の微小変動分を加える形で回路モデルを作成し、次いで、評価した電気特性の多数のバイアス点とパラメータ変数の微小変動分の関係を、評価関数で評価し、評価関数を最小化することで微小変動分の変数の最適解を求め、最適解を多数の多段直列接続電界効果型トランジスタの評価テスト用デバイスについて求めてレイアウト変数の関数としてモデル化する。【選択図】          図１
2010141168.tif 000002
【特許請求の範囲】
【請求項１】
多段直列接続電界効果型トランジスタの回路モデルパラメータをフィッティングする際に、前記多段直列接続電界効果型トランジスタの評価テスト用デバイスを用意し、前記評価テスト用デバイスの複数のゲート電極に印加する電圧を制御して電気特性を評価する工程と、パラメータ変数の基準値を孤立電界効果型トランジスタのモデル変数で設定し、さらに、前記パラメータ変数の微小変動分を加える形で回路モデルを作成する工程と、前記評価した電気特性の多数のバイアス点と前記パラメータ変数の微小変動分の関係を、微小変動分を変数とした測定値と測定した電気特性との差分で表される評価関数で評価し、前記評価関数を最小化することで前記微小変動分の変数の最適解を求める工程と、前記最適解を多数の多段直列接続電界効果型トランジスタの評価テスト用デバイスについて求めてレイアウト変数の関数としてモデル化する工程とを有する多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
【請求項２】
前記評価関数を最小化する工程において、複数の電界効果型トランジスタの内の１つを除いた電界効果型トランジスタをパラメータを固定した状態で、前記除いた１つの電界効果型トランジスタのパラメータの変動値を動かしてその評価関数を最小化する工程を、順次残りの他の電界効果型トランジスタについて１つずつ繰り返す請求項１記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
【請求項３】
前記パラメータの変動値を最初に動かす電界効果型トランジスタが、ドレイン領域に最も近い電界効果型トランジスタであり、残りの他の電界効果型トランジスタについてもドレイン領域により近い電界効果型トランジスタから順次評価関数を最小化する工程を行う請求項２記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
【請求項４】
前記評価関数を最小化する工程において、サブスレッショルド特性を優先して評価関数を最小化する工程を行う請求項２記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
【請求項５】
前記評価関数を最小化する工程において、線型特性を優先して評価関数を最小化する工程を行う請求項２記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は直列電界効果型トランジスタのパラメータフィッティング方法に関するものであり、例えば、正確な回路モデルを作成するための回路モデルパラメータを適切にフィッティングするための手順に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化に伴い、回路特性を予めデバイスシミュレータを用いてＭＯＳＦＥＴ等のデバイスのレイアウトデータを用いてシミュレーションしている。このようなシミュレーションにはＳＰＩＣＥ等のシミュレータが用いられている。
【０００３】
しかし、デバイスの微細化に伴いレイアウトされたＭＯＳＦＥＴの形状・構造は、通常のＭＯＳＦＥＴのコンパクトモデルを作成するために用いられる標準的なＭＯＳＦＥＴの形状・構造とかなり異なったものになっている。例えば、隣接する活性領域が極端に近かったり、ゲート電極等の配線同士の間隔が狭かったり、或いは、活性領域やゲートの配置がクランク形状であったりする。
【０００４】
このようなＭＯＳＦＥＴの形状・構造の違いは、トランジスタ特性に影響するため、従来のシミュレータでは正確な回路特性のシミュレーションができないという問題があるので、その事情を図１０を参照して説明する。
【０００５】
図１０は、多段直列接続ＭＯＳＦＥＴの説明図であり、図１０（ａ）は、平面図、図１０（ｂ）は断面図、及び、図１０（ｃ）は単純等価回路図である。複数のＭＯＳＦＥＴを直列に多段接続（図は３段接続）した場合を以下で説明する。近年の集積回路では、層間膜材料からＭＯＳＦＥＴのチャネル領域に静水圧を与えて格子歪を発生させることにより、ＭＯＳＦＥＴ特性を向上させる方法が用いられている。この時、中間部のソース・ドレイン領域の間隔が狭いと歪の入り方が変化し、トランジスタ特性に影響を与えることになる。なお、図における符号２０〜２９は、それぞれ、活性領域、ウェル領域、素子分離領域、ゲート絶縁膜、ゲート電極、ソース領域、ドレイン領域、サイドウォール、層間絶縁膜、及び、コンタクトである。
【０００６】
また、注入イオンが設計通りに注入されなかったり、或いは、シリサイド化が不十分になり、寄生抵抗の入り方も複雑になるため、横方向のＩ−Ｖ特性も単体トランジスタを単純に直列した特性で表せなくなる。例えば、Ｉｏｎ，Ｉｏｆｆ，Ｖｔｈ，Ｇｍのような値を単体トランジスタと同様に評価することができない。
【０００７】
即ち、従来のシミュレーションでは、ＭＯＳＦＥＴのレイアウトデータを回路設計用にモデル化する際に、レイアウトを等価回路に置き換える操作が行われている。この時、多段に直列接続した構造は、図１０（ｃ）に示すように単体トランジスタの直列構造に置き換えられる。したがって、上述の歪、イオン注入量、シリサイド化の影響は全く反映されないシミュレーション結果となり、ゲート電極間が狭い場合の特性変動、或いは、トランジスタ同士が近接するための特性変動の効果を設計に取り込むことが困難であった（例えば、特許文献１或いは特許文献２参照）。
【０００８】
このようなデバイス特性のレイアウト依存性を把握して設計ツールに取り込んで設計に反映させようという動きがある。ＤＦＭ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｍａｎｕｆａｃｔｕａｒｉｎｇ）と呼ばれるものの一分野である。
【０００９】
このような動きの中で、個々のＭＯＳＦＥＴのシミュレーションのためのモデルとして、例えば、カリフォルニア大学バークレイ校で公開されているＢＳＩＭ（Ｂｅｒｋｅｌｅｙ  Ｓｈｏｒｔ−ｃｈａｎｎｅｌ  ＩＧＦＥＴ  Ｍｏｄｅｌ）が広く知られており、多数の改良バージョンが発表されている。
【００１０】
このＢＳＩＭにおいては、参照用のＭＯＳＦＥＴのモデルパラメータセットの内の一つ以上のパラメータを微小変動させ、モデルの結果を修正する機能を有している。
【００１１】
図１１に示すように、近年、ＢＳＩＭを用いたＭＯＳＦＥＴのモデリングと特性解析において、ソース・ドレイン領域の長さ（ＳＡ，ＳＢ）、隣接するＭＯＳＦＥＴと間隔（ＸＤＳ，ＸＤＤ）、ゲート電極間隔（ＧＧＳＤ，ＧＧＳＳ）、チャネル長（Ｌ）、チャネル幅（Ｗ）等のレイアウト変数をＢＳＩＭのインスタンスパラメータとして関数で対応付けることが提案されている（例えば、非特許文献１参照）。なお、図における符号３１，３２，３３，３４は、それぞれ対象活性領域、隣接活性領域、対象ゲート電極、及び、隣接ゲート電極である。
【００１２】
この場合、例えば、Ｖｔｈ０，Ｕｅｆｆは、
Ｖｔｈ０＝Ｖｔｈ０ｏｒｉｇｉｎａｌ＋ｆ（ＳＡ，ＳＢ，ＸＤＳ，ＸＤＤ，Ｌ）＋ｇ（ＳＡ，ＳＢ，ＧＧＳＳ，ＧＧＳＤ，Ｌ）
Ｕｅｆｆ＝ｈ（ＳＡ，ＳＢ，ＸＤＳ，ＸＤＤ，ＧＧＳＳ，ＧＧＳＤ）×Ｕｅｆｆ０
として対応付けられる。
【００１３】
これを実施するためには、以下の手法が想定される。
ａ．参照用ＭＯＳＦＥＴの評価用ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を用意し、その電気的特性が予め評価しておく。
ｂ．参照用ＭＯＳＦＥＴパターンを対象とした単体ＭＯＳＦＥＴの回路モデル（コンパクトモデル式とパラメータセット）を、上記ａの結果を対象に与えておく。
ｃ．参照用ＭＯＳＦＥＴのモデルパラメータセットの内の一つ以上のパラメータを微小変動させ、モデルの結果を修正する関数を用意し、適用する。
ｄ．何らかのパラメータをＭＯＳＦＥＴの設計レイアウトデータから抽出し、何らかの関数関係から上記ｃのモデルパラメータ変動分を与える機能を用意し、適用する。
【００１４】
ここで、例えば、ｃ．のステップで作成された関数がＢＳＩＭの機能に適用されるものであり、上に示したモデル式は、このｃ．ステップに適用されるものである。
【特許文献１】特開２０００−０２９９２１号公報
【特許文献２】特開２００１−２０２３９４号公報
【非特許文献１】２００７  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．２０７−２０５，２００７
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述の非特許文献１の提案においては、シミュレーションにレイアウト変数が反映されているが、多段直列接続ＭＯＳＦＥＴのモデル化については全く言及されていない。この多段直列接続ＭＯＳＦＥＴにおいては、中間のノードに対する電極が存在しないため、中間のノードの電圧を直接測定し、ＭＯＳＦＥＴのコンパクトモデルに反映することができず、精度の高いシミュレーションが困難であるという問題がある。
【００１６】
したがって、本発明は、多段直列接続電界効果型トランジスタの回路モデルパラメータの効率的な抽出手順を提供し、モデル化を実施可能にする。
【課題を解決するための手段】
【００１７】
本発明の一観点からは、多段直列接続電界効果型トランジスタの回路モデルパラメータをフィッティングする際に、前記多段直列接続電界効果型トランジスタの評価テスト用デバイスを用意し、前記評価テスト用デバイスの複数のゲート電極に印加する電圧を制御して電気特性を評価する工程と、パラメータ変数の基準値を孤立電界効果型トランジスタのモデル変数で設定し、さらに、前記パラメータ変数の微小変動分を加える形で回路モデルを作成する工程と、前記評価した電気特性の多数のバイアス点と前記パラメータ変数の微小変動分の関係を、評価関数（＝微小変動分を変数とした測定値−測定した電気特性）で評価し、前記評価関数を最小化することで前記微小変動分の変数の最適解を求める工程と、前記最適解を多数の多段直列接続電界効果型トランジスタの評価テスト用デバイスについて求めてレイアウト変数の関数としてモデル化する工程とを有する多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法が提供される。
【発明の効果】
【００１８】
開示の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法によれば、実際の多種多様なトランジスタ配置によるレイアウト状況を反映した正確なシミュレーションを手順良く行うことが可能となる。
【発明を実施するための最良の形態】
【００１９】
ここで、図１乃至図７を参照して本発明の実施の形態の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法を説明する。本発明は、
Ａ．参照用の孤立ＭＯＳＦＥＴの評価用ＴＥＧが用意されて、その電気的特性が予め評価されていること、
Ｂ．参照用の孤立ＭＯＳＦＥＴパターンを対象とした単体ＭＯＳＦＥＴの回路モデル（コンパクトモデル式とパラメータセット）が、上記ａの結果を対象に与えていること、
Ｃ．参照用の孤立ＭＯＳＦＥＴのモデルパラメータセットの内の一つ以上のパラメータを微小変動させ、モデルの結果を修正する機能を有していること、
Ｄ．何らかのパラメータをＭＯＳＦＥＴの設計レイアウトデータから抽出し、何らかの関数関係から上記ｃのモデルパラメータ変動分を与える機能を有していること、
を大前提にしており、ＣについてはＢＳＩＭの機能として既搭載されている。
【００２０】
このような前提を基にして、本発明は、
α．多段直列接続電界効果型トランジスタの評価テスト用デバイスを用意し、評価テスト用デバイスの複数のゲート電極に印加する電圧を制御して電気特性を評価しておく。
β．パラメータ変数の基準値を参照用の孤立電界効果型トランジスタのモデル変数で設定し、さらに、パラメータ変数の微小変動分のモデル変数を加える形で回路モデルを作成する。但し、この段階では、微小変動分のモデル変数の内容は未確定である。
γ．評価した電気特性の多数のバイアス点とパラメータ変数の微小変動分の関係を、評価関数（＝微小変動分を変数とした測定値−測定した電気特性）で評価し、この評価関数を最小化することで前記微小変動分のモデル変数の最適解を求める。
δ．求めた最適解を多数の多段直列接続電界効果型トランジスタの評価テスト用デバイスについて求めてレイアウト変数の関数としてモデル化する。
以上のα乃至δの工程を順次行って回路モデルパラメータのフィッティングするものである。
【００２１】
但し、このような手法では、モデルを高度化するのに伴って、必然的にパラメータが多くなりすぎるので、単純に、多数の測定データを用意し、戦略無しに「多変数の最小値問題」を解いて最適化するという訳にはいかない。即ち、実際に有利な手順を踏まないと、パラメータ抽出を効率的に行うことができないばかりではなく、局所的な極小値（ｌｏｃａｌ  ｍｉｎｉｍｕｍ）を最適値として誤認する虞がある。
【００２２】
そこで、評価関数を最小化する工程において、全ての電界効果型トランジスタのパラメータを一斉に変更した場合には、上述の効率或いは局所的な極小値の問題があるので、下記の（１）乃至（３）の順序で行う。
（１）複数の電界効果型トランジスタの内の１つを除いた電界効果型トランジスタをパラメータを固定した状態で、除いた１つの電界効果型トランジスタのパラメータの変動値を動かしてその評価関数を最小化する。
（２）次に、残りの他の電界効果型トランジスタの内の一つを除いて他の電界効果型トランジスタをパラメータを固定した状態で、除いた１つの電界効果型トランジスタのパラメータの変動値を動かしてその評価関数を最小化する。
（３）この工程を２つ以外の他の電界効果型トランジスタについて１つずつ繰り返す。  この（１）乃至（３）の工程を繰り返すことによって、矛盾の発生しない方法で、即ち、自己無撞着な方法で評価関数の最小化が可能になる。
【００２３】
但し、このような手順で評価関数の最小化を行っても、まだ、順番に関する任意性が大きいので、用意した多段直列接続電界効果型トランジスタの評価テスト用デバイスの複数のゲート電極に印加する電圧を制御して測定した電気特性を評価することにする。
【００２４】
図１は多段直列接続電界効果型トランジスタの評価テスト用デバイスの概念的説明図であり、図１（ａ）は評価テスト用デバイスの概念的平面図であり、４段直列接続ＭＯＳＦＥＴを評価テスト用デバイスとした場合を示している。また、図１（ｂ）はドレイン電極から２番目のゲート電極Ｇ３に電圧を変動させながら印加して掃引（ｓｗｅｅｐ）し、他のゲート電極Ｇ１，Ｇ２，Ｇ４には固定ゲートバイアスＶｇ＝Ｖｄを印加した状態を示している。なお、図面における符号１１，１２，１３，１４，１５は、それぞれ活性領域、ソース領域、ドレイン領域、ゲート電極、及び、コンタクトである。また、以下の説明ではＭＯＳＦＥＴをＴｒと略記する場合がある。
【００２５】
測定に際しては、変動電圧を印加するゲート電極を順次交替して行うものであり、また、ドレイン電極に印加する電圧Ｖｄとしては線形特性が得られる０．１Ｖと、通常の印加電圧である１．２Ｖの２つの場合について測定した。なお、Ｖｄ＝０．１Ｖの場合には、固定ゲートバイアスＶｇ＝１．２Ｖとした。但し、個々のＭＯＳＦＥＴの特性を測定するために、実験用として、回路設計に用いる実際の４段直列接続ＭＯＳＦＥＴでは存在しないコンタクトをＧ１−Ｇ２間、Ｇ２−Ｇ３間、Ｇ３−Ｇ４間に設けている。
【００２６】
図２は、Ｖｄ＝１．２Ｖとした場合のドレイン電流Ｉｄのゲート電圧Ｖｇ依存性を示すＩｄ−Ｖｇ特性曲線である。図における細線は個々のＭＯＳＦＥＴを単体で測定した場合のＩｄ−Ｖｇ特性曲線である。また、太線は４段直列接続ＭＯＳＦＥＴの両端の電流Ｉｄを測定対象以外のＭＯＳＦＥＴのゲート電極にＶｇ＝１．２Ｖを印加してｏｎ状態にして測定したＩｄ−Ｖｇ特性曲線である。なお、左側の縦軸はドレイン電流Ｉｄを対数目盛りで表示したものであり、右側の縦軸は同じドレイン電流Ｉｄを線形目盛りで示したものである。
【００２７】
対数目盛りの図から明らかなように、最もドレイン寄りのＭＯＳＦＥＴ（Ｇ４）ではＶｇが小さなサブスレッショルド領域のＩｄ−Ｖｇ特性曲線が、単体で測定したＩｄ−Ｖｇ特性曲線に完全に一致している。また、Ｖｇが大きい場合も、ソース側に固定抵抗が付加された状態と似た振る舞いをしている。したがって、他のＭＯＳＦＥＴＧ１〜Ｇ３のモデルパラメータの誤差または不備によって、最もドレイン寄りのＭＯＳＦＥＴ（Ｇ４）のモデルパラメータ抽出が影響を受けづらいことが分かる。
【００２８】
一方、他のＭＯＳＦＥＴＧ１〜Ｇ３ではソース側になるほど、単体で測定したＩｄ−Ｖｇ特性曲線との乖離が大きくなっている。これは、掃引しているＭＯＳＦＥＴ以外のＭＯＳＦＥＴが電圧変動とともにバイアス点が変わってしまい、自分以外の特性の影響が見えてしまうためである。したがって、これらのＭＯＳＦＥＴＧ１〜Ｇ３のモデルパラメータ抽出は、後回しにした方が望ましいことが分かる。
【００２９】
図３は、このような測定結果を踏まえたフィッティングのフローチャートであり、ここでは、説明を簡単にするために３段直列接続ＭＯＳＦＥＴの場合を例に説明するが、ソース側のＭＯＳＦＥＴから順にＴｒＡ，ＴｒＢ，ＴｒＣと表記する。まず、予め設定した初期値基準パラメータを設定する。例えば、この初期値には、単体の標準的な孤立ＭＯＳＦＥＴの値を用いても良い。或いは、直列多段接続ではない単体のＭＯＳＦＥＴではあるが、測定対象ゲートの近傍に隣接ゲートが配置されているような配置のＭＯＳＦＥＴを用いても良い。
【００３０】
このように予め設定した初期値基準パラメータを基にして、
ａ．ＴｒＡ，ＴｒＢのパラメータを固定し、一番ドレイン側のＴｒＣのパラメータを変化させてＴｒＣの特性を合わせ込む。次に、
ｂ．ＴｒＣ，ＴｒＡのパラメータを固定し、中間のＴｒＢのパラメータを変化させてＴｒＢの特性を合わせ込む。次に、
ｃ．ＴｒＢ，ＴｒＣのパラメータを固定し、一番ソース側のＴｒＡのパラメータを変化させてＴｒＡの特性を合わせ込む。
ｄ．ＴｒＡ，ＴｒＢ，ＴｒＣ全体の特性再現性が充分か否かを判定し、充分であればフィッティングを終了し、不充分の場合にはａ〜ｃの工程を繰り返す。
【００３１】
図４は、Ｖｄ＝０．１Ｖとした場合のドレイン電流Ｉｄのゲート電圧Ｖｇ依存性を示すＩｄ−Ｖｇ特性曲線である。図における細線は個々のＭＯＳＦＥＴを単体で測定した場合のＩｄ−Ｖｇ特性曲線である。また、太線は４段直列接続ＭＯＳＦＥＴの両端の電流Ｉｄを測定対象以外のＭＯＳＦＥＴのゲート電極にＶｇ＝１．２Ｖを印加してｏｎ状態にして測定したＩｄ−Ｖｇ特性曲線である。なお、左側の縦軸はドレイン電流Ｉｄを対数目盛りで表示したものであり、右側の縦軸は同じドレイン電流Ｉｄを線形目盛りで示したものである。
【００３２】
対数目盛りの図から明らかなように、ＭＯＳＦＥＴＧ１〜Ｇ４ともに、Ｖｇが小さなサブスレッショルド領域のＩｄ−Ｖｇ特性曲線が、単体で測定したＩｄ−Ｖｇ特性曲線に完全に一致している。また、Ｖｇが大きい場合も、ソース側又はドレイン側に固定抵抗が付加された状態と似た振る舞いをしている。したがって、掃引しているＭＯＳＦＥＴのモデルパラメータ抽出が他の３つのＭＯＳＦＥＴのモデルパラメータの誤差または不備によって影響を受けづらいことが分かる。
【００３３】
サブスレッショルド特性は、多段直列接続ＭＯＳＦＥＴの場合でも、自分以外のＭＯＳＦＥＴをｏｎ状態にしておきさえすれば、自分以外からの影響が小さくなる。その上、Ｖｔｈやサブスレッショルドスイング（Ｓ値：Ｓ  ｆａｃｔｏｒ）などはＴｒ特性を決める上で極めて重要なパラメータであるので、パラメータフィッティングの初期の段階で行っておけば全体のパラメータフィッティングにおいて極めて有利になる。
【００３４】
図５は、このような測定結果を踏まえてサブスレッショルド領域の特性の合わせ込みを優先するフィッティングのフローチャートであり、ここでも、説明を簡単にするために３段直列接続ＭＯＳＦＥＴの場合を例に説明する。まず、予め設定した初期値基準パラメータを基にして、
ａ．トランジスタ特性の内、１つのＴｒをサブスレッショルド領域とし、その他のＴｒをオン状態にした状態でサブスレッショルド領域のＴｒの特性を合わせ込む。次に、
ｂ．他の１つのＴｒをサブスレッショルド領域とし、その他のＴｒをオン状態にした状態でサブスレッショルド領域のＴｒの特性を合わせ込む。次に、
ｃ．残りの１つのＴｒをサブスレッショルド領域とし、その他のＴｒをオン状態にした状態でサブスレッショルド領域のＴｒの特性を合わせ込む。次に、
ｄ．他のトランジスタ特性を合わせ込む。
ｅ．ＴｒＡ，ＴｒＢ，ＴｒＣ全体の特性再現性が充分か否かを判定し、充分であればフィッティングを終了し、不充分の場合にはａ〜ｄの工程を繰り返す。
【００３５】
なお、工程ｄにおける他のトランジスタ特性を合わせ込む場合には、図３に示したように、ドレイン寄りのＴｒＣから順に特性の合わせ込みを行うことが望ましい。
【００３６】
このＶｄ＝０．１Ｖの電圧印加では線形特性しかカバーできないため、他の印加電圧も別個にパラメータ抽出する必要がある。しかし、閾値電圧Ｖｔｈなどのフィッティングの基本となるパラメータを初期に合わせ込むことができるので、このような線形領域において最初にフィッティングしておくことが望ましいことが分かる。
【００３７】
Ｖｄが小さな線形特性は多段直列接続ＭＯＳＦＥＴの場合でも、自分以外のＭＯＳＦＥＴをｏｎ状態にしておきさえすれば、自分以外からの影響は変動量の小さい寄生抵抗分として大体扱うことができる。そのため、自分以外のＴｒの特性誤差の影響を受けにくく、フィッティングの誤差を小さくすることができる。したがって、パラメータフィッティングの初期の段階で行っておけば全体のパラメータフィッティングにおいて有利になる。
【００３８】
図６は、このような事情を踏まえて線形領域の特性の合わせ込みを優先するフィッティングのフローチャートであり、ここでも、説明を簡単にするために３段直列接続ＭＯＳＦＥＴの場合を例に説明する。まず、予め設定した初期値基準パラメータを基にして、
ａ．トランジスタ特性の内、１つのＴｒのゲート電圧Ｖｇを掃引し、その他のＴｒをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、掃引したＴｒの線形領域の特性を合わせ込む。次に、
ｂ．他の１つのＴｒのゲート電圧Ｖｇを掃引し、その他のＴｒをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、掃引したＴｒの線形領域の特性を合わせ込む。次に、
ｃ．残りの１つのＴｒのゲート電圧Ｖｇを掃引し、その他のＴｒをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、掃引したＴｒの線形領域の特性を合わせ込む。次に、
ｄ．他のトランジスタ特性を合わせ込む。
ｅ．ＴｒＡ，ＴｒＢ，ＴｒＣ全体の特性再現性が充分か否かを判定し、充分であればフィッティングを終了し、不充分の場合にはａ〜ｄの工程を繰り返す。
【００３９】
なお、工程ｄにおける他のトランジスタ特性を合わせ込においては、まず、図５に示したように、サブスレッショルド領域の特性の合わせ込みを優先して行い、次いで、図３に示したように、他のトランジスタ特性についてドレイン寄りのＴｒＣから順に特性の合わせ込みを行うことが望ましい。
【００４０】
図７は、図４の右軸を拡大するとともに、４段直列接続ＭＯＳＦＥＴの特性のみを表示したものである。なお、左軸は図４と同じである。Ｖｄ＝０．１Ｖの線形領域においても、一番ソース寄りのＭＯＳＦＥＴＧ１の方が他のＭＯＳＦＥＴＧ２〜Ｇ４の抵抗値が変動する影響を受け、Ｇｍ（＝∂Ｉｄ／∂Ｖｇ）が大きいかのよう見かけ上見えてしまっている。しがたって、Ｖｄが小さい領域においてもドレイン寄りのＭＯＳＦＥＴから順に、したがって、Ｇ４→Ｇ３→Ｇ２→Ｇ１の順に合わせ込みを行うことが望ましい。
【００４１】
即ち、上記の図６に示したフローチャートにおいても、最初に掃引するＴｒを最もドレイン寄りのＴｒＣとし、次いで、ＴｒＢを掃引し、最後に、ＴｒＡを掃引するようにすることが望ましい。
【００４２】
また、図２及び図４の結果を合わせて考察すると、線形領域の特性の合わせ込みを優先する場合にも、線形領域におけるサブスレッショルド領域の特性の合わせ込みを優先することが望ましことが分かる。また、線形領域以外のサブスレッショルド領域の特性の合わせ込みにおいても、ドレイン寄りのＭＯＳＦＥＴから順に合わせ込みを行うことが望ましい。
【００４３】
このように、本発明においては、ＴＥＧの測定結果に基づいて、効率的なフィッティングを行う手順を決めているので、多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティングを実際の多種多様なトランジスタ配置によるレイアウト状況を反映して精度良く迅速に行うことが可能となる。なお、フィッティングにおける具体的な数学的手法は公知の手法を用いている。
【実施例１】
【００４４】
以上を前提にして、次に、図８を参照して本発明の実施例１の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法を説明する。なお、ここでも説明を簡単にするために、３段接続ＭＯＳＦＥＴで説明する。図８は、本発明の実施例１の回路モデルパラメータのフィッティング方法のフローチャートである。
【００４５】
まず、予め設定した初期値基準パラメータを基にして、
ａ．合わせ込み工程１：トランジスタ特性の内、最もドレイン寄りのＴｒＣのゲート電圧Ｖｇを掃引し、ＴｒＡ，ＴｒＢをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＣの線形領域のサブスレッショルド領域のＴｒの特性を合わせ込む。次に、
ｂ．合わせ込み工程２：中間のＴｒＢのゲート電圧Ｖｇを掃引し、ＴｒＣ，ＴｒＡをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＢの線形領域のサブスレッショルド領域のＴｒの特性を合わせ込む。次に、
ｃ．合わせ込み工程３：最もソース寄りのＴｒＡのゲート電圧Ｖｇを掃引し、ＴｒＢ，ＴｒＣをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＡの線形領域のサブスレッショルド領域のＴｒの特性を合わせ込む。次に、
ｄ．合わせ込み工程４：最もドレイン寄りのＴｒＣのゲート電圧Ｖｇを掃引し、ＴｒＡ，ＴｒＢをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＣの線形領域の全体のＴｒの特性を合わせ込む。次に、
ｅ．合わせ込み工程５：中間のＴｒＢのゲート電圧Ｖｇを掃引し、ＴｒＣ，ＴｒＡをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＢの線形領域の全体のＴｒの特性を合わせ込む。次に、
ｆ．合わせ込み工程６：最もソース寄りのＴｒＡのゲート電圧Ｖｇを掃引し、ＴｒＢ，ＴｒＣをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＡの線形領域の全体の特性を合わせ込む。次に、
ｇ．合わせ込み工程７：トランジスタ特性の内、最もドレイン寄りのＴｒＣをサブスレッショルド領域とし、ＴｒＡ，ＴｒＢをオン状態にした状態でＴｒＣのサブスレッショルド領域のＶｄ依存性を含む特性を合わせ込む。次に、
ｈ．合わせ込み工程８：中間のＴｒＢをサブスレッショルド領域とし、ＴｒＣ，ＴｒＡをオン状態にした状態でＴｒＢのサブスレッショルド領域のＶｄ依存性を含む特性を合わせ込む。次に、
ｉ．合わせ込み工程９：最もソース寄りのＴｒＡをサブスレッショルド領域とし、ＴｒＢ，ＴｒＣをオン状態にした状態でＴｒＡのサブスレッショルド領域のＶｄ依存性を含む特性を合わせ込む。次に、
ｊ．合わせ込み工程１０：最もドレイン寄りのＴｒＣのゲート電圧Ｖｇを掃引し、ＴｒＡ，ＴｒＢをオン状態にし、ＴｒＣのＶｄ依存性、Ｖｇ依存性を含む全ての特性を合わせ込む。次に、
ｋ．合わせ込み工程１１：中間のＴｒＢのゲート電圧Ｖｇを掃引し、ＴｒＣ，ＴｒＡをオン状態にし、ＴｒＢのＶｄ依存性、Ｖｇ依存性を含む全ての特性を合わせ込む。次に、
ｌ．合わせ込み工程１０：最もソース寄りのＴｒＡのゲート電圧Ｖｇを掃引し、ＴｒＢ，ＴｒＣをオン状態にし、ＴｒＡのＶｄ依存性、Ｖｇ依存性を含む全ての特性を合わせ込む。次に、
ｍ．ＴｒＡ，ＴｒＢ，ＴｒＣ全体の特性再現性が充分か否かを判定し、充分であればフィッティングを終了し、不充分の場合にはａ〜ｌの工程を繰り返す。
【００４６】
このように、本発明の実施例１においては、多段直列接続ＭＯＳＦＥＴの全て特性を精度良く再現するためのフィッティング工程において、フィッティングが最も効率的になる順序でフィッティングしているので、迅速なフィッティングが可能になる。
【００４７】
また、フィッティングに際しては、多段直列接続ＭＯＳＦＥＴの評価テスト用デバイスを用意し、評価テスト用デバイスの複数のゲート電極に印加する電圧を制御して電気特性を予め評価しているので、実際の多種多様なトランジスタ配置によるレイアウト状況を反映した精度の高いシミュレーションが可能になる。
【実施例２】
【００４８】
次に、図９を参照して本発明の実施例２の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法を説明する。なお、ここでも説明を簡単にするために、３段接続ＭＯＳＦＥＴで説明する。図９は、本発明の実施例２の回路モデルパラメータのフィッティング方法のフローチャートである。
【００４９】
基本的工程は、上記の実施例１と全く同様であり、まず、予め設定した初期値基準パラメータを基にして、
ａ．合わせ込み工程１：トランジスタ特性の内、最もドレイン寄りのＴｒＣのゲート電圧Ｖｇを掃引し、ＴｒＡ，ＴｒＢをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＣの線形領域のサブスレッショルド領域のＴｒの特性を合わせ込む。次に、
ｂ．合わせ込み工程２：中間のＴｒＢのゲート電圧Ｖｇを掃引し、ＴｒＣ，ＴｒＡをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＢの線形領域のサブスレッショルド領域のＴｒの特性を合わせ込む。次に、
ｃ．合わせ込み工程３：最もソース寄りのＴｒＡのゲート電圧Ｖｇを掃引し、ＴｒＢ，ＴｒＣをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＡの線形領域のサブスレッショルド領域のＴｒの特性を合わせ込む。次に、
ｄ．合わせ込み工程４：最もドレイン寄りのＴｒＣのゲート電圧Ｖｇを掃引し、ＴｒＡ，ＴｒＢをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＣの線形領域の全体のＴｒの特性を合わせ込む。次に、
ｅ．合わせ込み工程５：中間のＴｒＢのゲート電圧Ｖｇを掃引し、ＴｒＣ，ＴｒＡをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＢの線形領域の全体のＴｒの特性を合わせ込む。次に、
ｆ．合わせ込み工程６：最もソース寄りのＴｒＡのゲート電圧Ｖｇを掃引し、ＴｒＢ，ＴｒＣをオン状態にし、Ｖｄを線形領域になるように小さくした状態で、ＴｒＡの線形領域の全体の特性を合わせ込む。次に、
ｇ．合わせ込み工程７：トランジスタ特性の内、最もドレイン寄りのＴｒＣをサブスレッショルド領域とし、ＴｒＡ，ＴｒＢをオン状態にした状態でＴｒＣのサブスレッショルド領域のＶｄ依存性を含む特性を合わせ込む。次に、
ｈ．合わせ込み工程８：中間のＴｒＢをサブスレッショルド領域とし、ＴｒＣ，ＴｒＡをオン状態にした状態でＴｒＢのサブスレッショルド領域のＶｄ依存性を含む特性を合わせ込む。次に、
ｉ．合わせ込み工程９：最もソース寄りのＴｒＡをサブスレッショルド領域とし、ＴｒＢ，ＴｒＣをオン状態にした状態でＴｒＡのサブスレッショルド領域のＶｄ依存性を含む特性を合わせ込む。次に、
ｊ．合わせ込み工程１０：最もドレイン寄りのＴｒＣのゲート電圧Ｖｇを掃引し、ＴｒＡ，ＴｒＢをオン状態にし、ＴｒＣのＶｄ依存性、Ｖｇ依存性を含む全ての特性を合わせ込む。次に、
ｋ．合わせ込み工程１１：中間のＴｒＢのゲート電圧Ｖｇを掃引し、ＴｒＣ，ＴｒＡをオン状態にし、ＴｒＢのＶｄ依存性、Ｖｇ依存性を含む全ての特性を合わせ込む。次に、
ｌ．合わせ込み工程１０：最もソース寄りのＴｒＡのゲート電圧Ｖｇを掃引し、ＴｒＢ，ＴｒＣをオン状態にし、ＴｒＡのＶｄ依存性、Ｖｇ依存性を含む全ての特性を合わせ込む。次に、
ｍ．ＴｒＡ，ＴｒＢ，ＴｒＣ全体の特性再現性が充分か否かを判定し、充分であればフィッティングを終了し、不充分の場合にはａ〜ｌの工程を繰り返す。
【００５０】
但し、本発明の実施例２の場合には、合わせ込み工程の途中に上記の工程ｍに相当するＴｒＡ，ＴｒＢ，ＴｒＣ全体の特性再現性の判定工程を設けたものである。この合わせ込み工程の途中の判定工程において再現性が充分でない場合には、途中の合わせ込み工程に戻って行うものである。例えば、合わせ込み工程９の段階で、今までチェックした印加電圧の状態のＴｒＡ，ＴｒＢ，ＴｒＣ全体の特性がうまく合っていない場合、合わせ込み工程４の手前や、或いは、合わせ込み工程１の手前に戻るなどしても良い。なお、どこに戻るかは、経験により決められるものである。
【００５１】
このように、本発明の実施例２においては、途中の段階でＴｒＡ，ＴｒＢ，ＴｒＣ全体の特性再現性が不充分であることが判明した場合に、それ以前の合わせ込み工程に戻って合わせ込みを行うので、迅速なフィッティングが可能になる。即ち、途中で不具合が起こってもそのまま最後まで合わせ込みを行った場合には、それ以降の合わせ込みを効率的に行うことが困難になり、全体のタクトタイムが長くなる虞がある。
【００５２】
以上、本発明の各実施例を説明してきたが、本発明は、各実施例に示した条件に限られるものではない。例えば、上記の各実施例或いは実施の形態においては、３段直列接続ＭＯＳＦＥＴ或いは４段直列接続ＭＯＳＦＥＴとして説明しているが、２段以上直列されている全ての多段直列接続ＭＯＳＦＥＴに適用されるものである。
【００５３】
また、フィッティング対象となるＴｒはＭＯＳＦＥＴ（ＩＧＦＥＴ）に限られるものではなく、ＭＥＳＦＥＴ等の他の電界効果型トランジスタにも適用されるものである。
【００５４】
ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）  多段直列接続電界効果型トランジスタの回路モデルパラメータをフィッティングする際に、前記多段直列接続電界効果型トランジスタの評価テスト用デバイスを用意し、前記評価テスト用デバイスの複数のゲート電極に印加する電圧を制御して電気特性を評価する工程と、
パラメータ変数の基準値を孤立電界効果型トランジスタのモデル変数で設定し、さらに、前記パラメータ変数の微小変動分を加える形で回路モデルを作成する工程と、
前記評価した電気特性の多数のバイアス点と前記パラメータ変数の微小変動分の関係を、評価関数（＝微小変動分を変数とした測定値−測定した電気特性）で評価し、前記評価関数を最小化することで前記微小変動分の変数の最適解を求める工程と、
前記最適解を多数の多段直列接続電界効果型トランジスタの評価テスト用デバイスについて求めてレイアウト変数の関数としてモデル化する工程と
を有する多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
（付記２）  前記評価関数を最小化する工程において、複数の電界効果型トランジスタの内の１つを除いた電界効果型トランジスタをパラメータを固定した状態で、前記除いた１つの電界効果型トランジスタのパラメータの変動値を動かしてその評価関数を最小化する工程を、順次残りの他の電界効果型トランジスタについて１つずつ繰り返す付記１記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
（付記３）  前記パラメータの変動値を最初に動かす電界効果型トランジスタが、ドレイン領域に最も近い電界効果型トランジスタであり、残りの他の電界効果型トランジスタについてもドレイン領域により近い電界効果型トランジスタから順次評価関数を最小化する工程を行う請求項２記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
（付記４）  前記評価関数を最小化する工程において、サブスレッショルド特性を優先して評価関数を最小化する工程を行う付記２記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
（付記５）  前記サブスレッショルド特性を優先して評価関数を最小化する工程の後に、他の特性の評価関数を最小化する工程を付記３記載の方法で行う付記４記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
（付記６）  前記評価関数を最小化する工程において、線型特性を優先して評価関数を最小化する工程を行う付記２記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
（付記７）  前記線型特性を優先して評価関数を最小化する工程において、線型領域におけるサブスレッショルド特性を優先して評価関数を最小化する工程を行う付記６記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
（付記８）  前記線型特性を優先して評価関数を最小化する工程を行ったのち、サブスレッショルド特性を優先して評価関数を最小化し、次いで、他の特性の評価関数を最小化する工程を付記３記載の方法で行う付記７記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
（付記９）  多段直列接続電界効果型トランジスタの評価テスト用デバイスを用意し、前記評価テスト用デバイスの複数のゲート電極に印加する電圧を制御して電気特性を評価する工程と、パラメータ変数の基準値を孤立電界効果型トランジスタのモデル変数で設定し、さらに、前記パラメータ変数の微小変動分を加える形で回路モデルを作成する工程と、前記評価した電気特性の多数のバイアス点と前記パラメータ変数の微小変動分の関係を、評価関数（＝微小変動分を変数とした測定値−測定した電気特性）で評価し、前記評価関数を最小化することで前記微小変動分の変数の最適解を求める工程と、前記最適解を多数の多段直列接続電界効果型トランジスタの評価テスト用デバイスについて求めてレイアウト変数の関数としてモデル化する工程とを有する多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法であって、前記評価関数を最小化する工程において、
線型領域におけるサブスレッショルド特性を最優先して評価関数を最小化する第１工程を行い、次いで、
線型領域における全特性を優先して評価関数を最小化する第２工程を行い、次いで、
全領域におけるサブスレッショルド特性を優先して評価関数を最小化する第３工程を行い、次いで、
全領域における全特性の評価関数を最小化する第４工程を行う、
多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
（付記１０）  前記多段直列接続電界効果型トランジスタ全体の特性再現性を評価する工程を、前記第１工程乃至第４工程の間の任意の位置に設ける付記９記載の多段直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法。
【図面の簡単な説明】
【００５５】
【図１】多段直列接続電界効果型トランジスタの評価テスト用デバイスの概念的説明図である。
【図２】Ｖｄ＝１．２Ｖとした場合のＩｄ−Ｖｇ特性曲線である。
【図３】図２に示す測定結果を踏まえたフィッティングのフローチャートである。
【図４】Ｖｄ＝０．１Ｖとした場合のＩｄ−Ｖｇ特性曲線である。
【図５】サブスレッショルド領域の特性の合わせ込みを優先するフィッティングのフローチャートである。
【図６】線形領域の特性の合わせ込みを優先するフィッティングのフローチャートである。
【図７】図４の右軸の拡大図である。
【図８】本発明の実施例１の回路モデルパラメータのフィッティング方法のフローチャートである。
【図９】本発明の実施例２の回路モデルパラメータのフィッティング方法のフローチャートである。
【図１０】多段直列接続ＭＯＳＦＥＴの説明図である。
【図１１】非特許文献１におけるＢＳＩＭを用いたＭＯＳＦＥＴのモデリングの説明図である。
【符号の説明】
【００５６】
１１  活性領域
１２  ソース領域
１３  ドレイン領域
１４  ゲート電極
１５  コンタクト
２０  活性領域
２１  ウェル領域
２２  素子分離領域
２３  ゲート絶縁膜
２４  ゲート電極
２５  ソース領域
２６  ドレイン領域
２７  サイドウォール
２８  層間絶縁膜
２９  コンタクト
３１  対象活性領域
３２  隣接活性領域
３３  対象ゲート電極
３４  隣接ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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