(57)【要約】【課題】メモリモジュールの制御に必要とされる制御信号を最小化することができるメモリモジュール及びデータ入出力システムを提供する【解決手段】本発明に係わるメモリモジュールは、第１メモリチップが装着された第１ランク及び第２メモリチップが装着された第２ランクを備えており、前記第１メモリチップは、第１データ出力モードに設定された場合、複数のデータのうち、既に設定された下位順番のデータを下位データ出力ピンを介して外部に出力し、前記第２メモリチップは、前記第１データ出力モードに設定された場合、複数のデータのうち、前記下位順番と同じ順番のデータを上位データ出力ピンを介して外部に出力するように構成されることを特徴とする。【選択図】図２
2010134904.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリチップが装着された第１ランク（Ｒａｎｋ）及び第２メモリチップが装着された第２ランクを備えており、
前記第１メモリチップは、第１データ出力モードに設定された場合、複数のデータのうち、既に設定された下位順番のデータを下位データ出力ピンを介して外部に出力し、
前記第２メモリチップは、前記第１データ出力モードに設定された場合、複数のデータのうち、前記下位順番と同じ順番のデータを上位データ出力ピンを介して外部に出力するように構成される
ことを特徴とするメモリモジュール。
【請求項２】
前記第１メモリチップ及び前記第２メモリチップは、第２データ出力モードにおいて、それぞれのコアから出力された複数のデータ全てをそれぞれの下位データ出力ピン及び上位データ出力ピンを介して外部に出力し、
前記第１データ出力モードは、前記第２データ出力モードに比べて、出力されるデータの数が半分に設定される
ことを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記第１メモリチップは、
前記複数のデータを出力するコア；
第１活性化制御信号により、前記下位順番のデータを前記下位データ出力ピンを介して出力する下位データ出力ロジック；
多重化制御信号により、前記下位順番のデータと上位順番のデータのうちの一つを選択して出力する多重化部；
第２活性化制御信号により、前記多重化部の出力を上位データ出力ピンを介して出力する上位データ出力ロジック；及び
ランク情報と、前記第１データ出力モード及び前記第２データ出力モードを定義する出力モード信号により、前記第１活性化制御信号、前記第２活性化制御信号、及び前記多重化制御信号を生成する制御部を備える
ことを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
前記第２メモリチップは、前記第１メモリチップと同様に構成されることを特徴とする請求項３に記載のメモリモジュール。
【請求項５】
前記制御部は、
前記ランク情報が第１ランクを定義し、前記出力モード信号が前記第１データ出力モードを定義する場合、前記第１活性化制御信号を活性化し、前記第２活性化制御信号及び前記多重化制御信号を非活性化し、
前記ランク情報が第２ランクを定義し、前記出力モード信号が前記第１データ出力モードを定義する場合、前記第１活性化制御信号を非活性化し、前記第２活性化制御信号及び前記多重化制御信号を活性化するように構成されることを特徴とする請求項４に記載のメモリモジュール。
【請求項６】
前記制御部は、
前記出力モード信号が前記第２データ出力モードを定義する場合、前記ランク情報に拘らず、前記第１活性化制御信号及び前記第２活性化制御信号を活性化し、前記多重化制御信号を非活性化するように構成されることを特徴とする請求項５に記載のメモリモジュール。
【請求項７】
第１メモリチップが装着された第１ランク及び第２メモリチップが装着された第２ランクを備えており、前記第１メモリチップと前記第２メモリチップが互いに共通接続されたデータ出力ピンのうち、互いに重ならないデータ出力ピンを介してそれぞれのデータを出力するように構成されるメモリモジュール；及び
ランク選択信号を前記第１メモリチップ及び前記第２メモリチップに共通に供給して、前記第１メモリチップ及び前記第２メモリチップを同時に活性化するように構成されるメモリコントローラを備えるデータ入出力システム。
【請求項８】
第１データ出力モードである場合、前記第１メモリチップと前記第２メモリチップが互いに共通接続されたデータ出力ピンのうち、互いに重ならないデータ出力ピンを介してそれぞれのデータを出力し、
前記第１メモリチップと前記第２メモリチップのいずれか一つだけ装着されており、第２データ出力モードである場合、前記第１メモリチップ又は前記第２メモリチップが前記データ出力ピン全てを介してデータを出力し、
前記第１データ出力モードは前記第２データ出力モードに比べて、出力されるデータの数が半分に設定されることを特徴とする請求項７に記載のデータ入出力システム。
【請求項９】
前記第１メモリチップは、
前記複数のデータを出力するコア；
第１活性化制御信号により、下位順番のデータを下位データ出力ピンを介して出力する下位データ出力ロジック；
多重化制御信号により、前記下位順番のデータと上位順番のデータのうちの一つを選択して出力する多重化部；
第２活性化制御信号により、前記多重化部の出力を上位データ出力ピンを介して出力する上位データ出力ロジック；及び
ランク情報と、前記第１データ出力モード及び前記第２データ出力モードを定義する出力モード信号により、前記第１活性化制御信号、前記第２活性化制御信号、及び前記多重化制御信号を生成する制御部を備えることを特徴とする請求項８に記載のデータ入出力システム。
【請求項１０】
前記制御部は、
前記ランク情報が第１ランクを定義し、前記出力モード信号が前記第１データ出力モードを定義する場合、前記第１活性化制御信号を活性化し、前記第２活性化制御信号及び前記多重化制御信号を非活性化し、
前記ランク情報が第２ランクを定義し、前記出力モード信号が前記第１データ出力モードを定義する場合、前記第１活性化制御信号を非活性化し、前記第２活性化制御信号及び前記多重化制御信号を活性化するように構成されることを特徴とする請求項９に記載のデータ入出力システム。
【請求項１１】
前記制御部は、
前記出力モード信号が前記第２データ出力モードを定義する場合、前記ランク情報に拘らず、前記第１活性化制御信号及び前記第２活性化制御信号を活性化し、前記多重化制御信号を非活性化するように構成されることを特徴とする請求項１０に記載のデータ入出力システム。
【請求項１２】
第１メモリチップが装着された第１ランク及び第２メモリチップが装着された第２ランクを備えた第１メモリモジュール；
第３メモリチップが装着された第３ランクを備えた第２メモリモジュール；及び
ランク選択信号を前記第１メモリチップ及び前記第３メモリチップに共通に供給するメモリコントローラを備えており、
前記ランク選択信号により、前記第１メモリチップと前記第３メモリチップが同時に活性化し、それぞれのデータ出力ピンを介してそれぞれのデータを出力するように構成されるデータ入出力システム。
【請求項１３】
第１データ出力モードである場合、前記第１メモリチップと前記第３メモリチップが互いに同じ順番を有するそれぞれのデータ出力ピンを介してそれぞれのデータを出力し、
前記第１メモリチップと前記第２メモリチップのいずれか一つだけが装着されており、第２データ出力モードである場合、前記第１メモリチップ又は前記第２メモリチップが前記データ出力ピン全てを介してデータを出力し、
前記第１データ出力モードは前記第２データ出力モードに比べて、出力されるデータの数が半分に設定されることを特徴とする請求項１２に記載のデータ入出力システム。
【請求項１４】
前記第１メモリチップは、
前記複数のデータを出力するコア；
第１活性化制御信号により、下位順番のデータを下位データ出力ピンを介して出力する下位データ出力ロジック；
多重化制御信号により、前記下位順番のデータと上位順番のデータのうちの一つを選択して出力する多重化部；
第２活性化制御信号により、前記多重化部の出力を上位データ出力ピンを介して出力する上位データ出力ロジック；及び
ランク情報と、前記第１データ出力モード及び前記第２データ出力モードを定義する出力モード信号により、前記第１活性化制御信号、前記第２活性化制御信号、及び前記多重化制御信号を生成する制御部を備えることを特徴とする請求項１３に記載のデータ入出力システム。
【請求項１５】
前記制御部は、
前記ランク情報が第１ランクを定義し、前記出力モード信号が前記第１データ出力モードを定義する場合、前記第１活性化制御信号を活性化し、前記第２活性化制御信号及び前記多重化制御信号を非活性化し、
前記ランク情報が第２ランクを定義し、前記出力モード信号が前記第１データ出力モードを定義する場合、前記第１活性化制御信号を非活性化し、前記第２活性化制御信号及び前記多重化制御信号を活性化するように構成されることを特徴とする請求項１４に記載のデータ入出力システム。
【請求項１６】
前記制御部は、
前記出力モード信号が前記第２データ出力モードを定義する場合、前記ランク情報に拘らず、前記第１活性化制御信号及び前記第２活性化制御信号を活性化し、前記多重化制御信号を非活性化するように構成されることを特徴とする請求項１５に記載のデータ入出力システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ入出力システムに関し、特にメモリモジュール及びデータ入出力システムに関する。
【背景技術】
【０００２】
通常、ＰＣ、携帯用マルチメディア機器、又は携帯電話のようなシステムには、動作に必要とされるデータを格納し、格納されたデータを読み出すためのデータ入出力システムが構築されている。
【０００３】
前記データ入出力システムは、データ格納のための必須のメモリ（例えば、ＤＲＡＭ）及び前記メモリを制御するためのメモリコントローラとしてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）などの各種チップセット（Ｃｈｉｐ  Ｓｅｔ）で構成されることができる。
【０００４】
図１は、従来技術に係わるデータ入出力システムのブロック図である。
従来のデータ入出力システムは、図１に示すように、メモリコントローラ１０及び第１〜第４メモリモジュール（２０〜５０）で構成される。
【０００５】
前記第１〜第４メモリモジュール（２０〜５０）は、ＤＩＭＭ（ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｍｅｍｏｒｙ  ｍｏｄｕｌｅ）で構成される。
前記第１〜第４メモリモジュール（２０〜５０）は、それぞれ二つのランク（Ｒａｎｋ）を有することができる。すなわち、前記第１〜第４メモリモジュール（２０〜５０）は、それぞれ両面又は一面に複数のメモリチップが装着されることができ、両面にメモリチップが装着された場合には二つのランク、一面にだけメモリチップが装着された場合には一つのランクを有することになる。
【０００６】
前記メモリコントローラ１０は、それぞれのチャンネル（Ｃｈａｎｎｅｌ  １、２）を介して、データＤＱ＜０：６３＞、データストローブ信号ＤＱＳＢ、動作命令及びアドレス（ＲＡＳ、ＣＡＳ、ＷＥ、ＡＤＤ）、並びにクロック信号ＣＬＫを転送するための信号ラインが前記第１〜第４メモリモジュール（２０〜５０）に共通に接続している。また、メモリコントローラ１０は、第１〜第４メモリモジュール（２０〜５０）の各ランクごとに区分されているチップ選択信号（ＣＳ０／１，ＣＳ２／３）、オンダイターミネーション信号（ＯＤＴ０／１，ＯＤＴ２／３）、及びクロックイネーブル信号（ＣＫＥ０／１，ＣＫＥ２／３）を転送するための信号ラインが前記第１〜第４メモリモジュール（２０〜５０）に接続している。
【０００７】
第１チャンネルにおいて、第１メモリモジュール２０が二つのランクを備えた場合には、前記二つのランクを選択的に制御するためにチップ選択信号（ＣＳ０／１，ＣＳ２／３）、オンダイターミネーション信号（ＯＤＴ０／１，ＯＤＴ２／３）、及びクロックイネーブル信号（ＣＫＥ０／１，ＣＫＥ２／３）がそれぞれ二つずつ必要となる。
【０００８】
また、第１メモリモジュール２０及び第２メモリモジュール３０を全て制御するためには、チップ選択信号（ＣＳ０／１，ＣＳ２／３）、オンダイターミネーション信号（ＯＤＴ０／１，ＯＤＴ２／３）、及びクロックイネーブル信号（ＣＫＥ０／１，ＣＫＥ２／３）がそれぞれ四つずつ必要となる。
【０００９】
すなわち、従来技術では、メモリを拡張するためには、新たなランクの選択信号、すなわち、チップ選択信号、オンダイターミネーション信号、及びクロックイネーブル信号が必要である。
【００１０】
上述したように、従来技術に係わるデータ入出力システムは、メモリ拡張の際、信号を追加しなければならないため、信号ラインとピン数が増加するという問題点があった。また、信号の追加により、メモリモジュールの制御が困難となった。そのため適用範囲が制限されるという問題点がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米登録特許７０７８７９３号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、メモリモジュールの制御に必要とされる制御信号を最小化することができるメモリモジュール及びデータ入出力システムを提供することにその目的がある。
【課題を解決するための手段】
【００１３】
本発明に係わるメモリモジュールは、第１メモリチップが装着された第１ランク（Ｒａｎｋ）及び第２メモリチップが装着された第２ランクを備えており、前記第１メモリチップは、第１データ出力モードに設定された場合、複数のデータのうち、既設定された下位順番のデータを下位データ出力ピンを介して外部に出力し、前記第２メモリチップは、前記第１データ出力モードに設定された場合、複数のデータのうち、前記下位順番と同じ順番のデータを上位データ出力ピンを介して外部に出力するように構成されることを特徴とする。
【００１４】
本発明に係わるデータ入出力システムは、第１メモリチップが装着された第１ランク及び第２メモリチップが装着された第２ランクを備えており、前記第１メモリチップと前記第２メモリチップが互いに共通接続されたデータ出力ピンのうち、互いに重ならないデータ出力ピンを介してそれぞれのデータを出力するように構成されるメモリモジュール；ランク選択信号を前記第１メモリチップ及び前記第２メモリチップに共通に供給することによって、前記第１メモリチップ及び前記第２メモリチップを同時に活性化するように構成されるメモリコントローラを備えることを特徴とする。
【００１５】
本発明に係わるデータ入出力システムは、第１メモリチップが装着された第１ランク及び第２メモリチップが装着された第２ランクを備えた第１メモリモジュール；第３メモリチップが装着された第３ランクを備えた第２メモリモジュール；ランク選択信号を前記第１メモリチップ及び前記第３メモリチップに共通に供給するメモリコントローラを備えており、前記ランク選択信号により、前記第１メモリチップと前記第３メモリチップが同時に活性化し、それぞれのデータ出力ピンを介してそれぞれのデータを出力することを他の特徴とする。
【発明の効果】
【００１６】
本発明の実施形態に係わるメモリモジュール及びデータ入出力システムは、メモリモジュールの制御に必要とされる制御信号を最小化することができるため、メモリモジュール及びメモリコントローラのピン数を低減することができ、メモリモジュールを制御するための制御ロジックを簡素化することができる。
【図面の簡単な説明】
【００１７】
【図１】従来技術に係わるデータ入出力システムのブロック図である。
【図２】本発明に係わるデータ入出力システムのブロック図である。
【図３】図２のメモリモジュールのレイアウト図である。
【図４】図３のメモリチップのブロック図である。
【図５】図４の制御部の回路図である。
【図６】本発明に係わるデータ入出力システムの他の実施形態を示すブロック図である。
【図７】図６のメモリモジュールのレイアウト図である。
【発明を実施するための形態】
【００１８】
以下、添付した図面を参照して、本発明に係わるメモリモジュール及びデータ入出力システムの好ましい実施形態について詳細に説明する。
【００１９】
図２は、本発明に係わるデータ入出力システムのブロック図である。
【００２０】
本発明に係わるデータ入出力システムは、図２に示すように、メモリコントローラ１００及び第１〜第４メモリモジュール（２００〜５００）を備えている。
【００２１】
前記第１〜第４メモリモジュール（２００〜５００）は、ＤＩＭＭで構成されることができる。
【００２２】
前記第１〜第４メモリモジュール（２００〜５００）は、それぞれ二つのランクを有することができる。このランクとは、メモリモジュールにおいてメモリチップを装着するための装着面である。すなわち、前記第１〜第４メモリモジュール（２００〜５００）は、それぞれの両面又は一面に複数のメモリチップが装着されることができ、両面にメモリチップが装着された場合には二つのランク、一面にだけメモリチップが装着された場合には一つのランクを備えることになる。
【００２３】
前記第１及び第２メモリモジュール（２００，３００）は、第１チャンネルを介してメモリコントローラ１００に接続し、前記第３及び第４メモリモジュール（４００，５００）は第２チャンネルを介してメモリコントローラ１００に接続する。
【００２４】
前記第１チャンネルと第２チャンネルは別途に制御されるが、同じ方式でデータ入出力動作が行われ、また、同じ信号を用いる。したがって、第１チャンネルを基準として説明する。
【００２５】
前記メモリコントローラ１００から、データＤＱ＜０：６３＞、データストローブ信号ＤＱＳＢ、動作命令及びアドレス（ＲＡＳ，ＣＡＳ，ＷＥ，ＡＤＤ）、及びクロック信号ＣＬＫを転送するための信号ラインが前記第１及び第２メモリモジュール（２００，３００）に共通に接続されている。
【００２６】
前記第１メモリモジュール２００には、図１の従来技術とは異なり、ランクごとに区分されることのない、すなわち共通のチップ選択信号ＣＳ０、オンダイターミネーション信号ＯＤＴ０、及びクロックイネーブル信号ＣＫＥ０が入力される。
【００２７】
また、前記第２メモリモジュール３００にも、図１の従来技術とは異なり、共通のチップ選択信号ＣＳ１、オンダイターミネーション信号ＯＤＴ１、及びクロックイネーブル信号ＣＫＥ１が入力される。
【００２８】
図１に示された従来技術によれば、第１及び第２メモリモジュール２０，３０には、それぞれのランクごとに区分された信号、すなわち、チップ選択信号（ＣＳ０／１，ＣＳ２／３）、オンダイターミネーション信号（ＯＤＴ０／１，ＯＤＴ２／３）、及びクロックイネーブル信号（ＣＫＥ０／１，ＣＫＥ２／３）が入力された。
【００２９】
ここで、オンダイターミネーション信号とは、各チップ上に設けられたターミネーション回路（オンダイターミネーション回路）を制御する信号であり、このターミネーション回路を制御（ON及びOFF）することにより、メモリ装置のデータ入力端のインピーダンスと、データが伝送されるラインのインピーダンスとのマッチング（インピーダンスマッチング）を行う。このオンダイターミネーション信号でターミネーション回路を制御することにより、当該チップから出力されるデータ信号と、その反射信号との干渉（信号反射現象）を防止することができる。
【００３０】
また、クロックイネーブル信号とは、メモリチップ等の回路モジュールのクロック入力を有効化するための入力信号であり、このクロックイネーブル信号を入力することにより、各順序回路に対するクロック入力を有効化し、該当する順序回路を動作させる。
【００３１】
チップ選択信号とは、任意のメモリチップに対して選択的に入力（印加）される信号であり、このチップ選択信号が入力（印加）されると、対象となったメモリチップが活性化される。
【００３２】
本発明の実施形態によれば、第１及び第２メモリモジュール（２００，３００）は、それぞれ共通のチップ選択信号（ＣＳ０，ＣＳ１）、オンダイターミネーション信号（ＯＤＴ０，ＯＤＴ１）、及びクロックイネーブル信号（ＣＫＥ０，ＣＫＥ１）を用いるため、信号の数を半分に減らすことができ、そのため、信号ライン及びピンの数を半分に減らすことができる。
【００３３】
図３は、図２のメモリモジュールのレイアウト図である。
図３に示すように、第１メモリモジュール２００は一つのランク、すなわち、第１ランクＲＡＮＫ０を備え、第２メモリモジュール３００は二つのランク、すなわち、第１ランクＲＡＮＫ０及び第２ランクＲＡＮＫ１を備えている。
【００３４】
また、図３に示すように、前記第１メモリモジュール２００の第１ランクＲＡＮＫ０に装着されたメモリチップ２１０は、第２データ出力モードＸ８に設定されており、第２メモリモジュール３００の第１ランクＲＡＮＫ０に装着されたメモリチップ３１０及び第２ランクＲＡＮＫ１に装着されたメモリチップ３２０は、第１データ出力モードＸ４に設定されている。
【００３５】
第２メモリモジュール３００の第１ランクＲＡＮＫ０に装着されたメモリチップ３１０及び第２ランクＲＡＮＫ１に装着されたメモリチップ３２０は、チップ選択信号ＣＳ１、オンダイターミネーション信号ＯＤＴ１、及びクロックイネーブル信号ＣＫＥ１を共有することができる。また、それぞれのメモリチップ（２１０，３１０，３２０）は、ランク区分端子ＲＡＮＫに印加される信号のレベルをランク情報として取得し、このランク情報としての信号レベルにより、メモリチップ（２１０，３１０，３２０）自身が装着されているランク（ＲＡＮＫ０，ＲＡＮＫ１）を認識することができる。すなわち、ランク区分端子ＲＡＮＫにハイレベルＶＤＤが印加されると、第１ランクＲＡＮＫ０であると認識し、ローレベルＶＳＳが印加されると、第２ランクＲＡＮＫ１であると認識する。
【００３６】
前記メモリチップ（２１０，３１０，３２０）の全体ＤＱピンＤＱ＜０：７＞に接続されているデータ出力ロジックは、下位ＤＱピンＤＱ＜０：３＞に接続された下位データ出力ロジックＬＤＱＸ４と、上位ＤＱピンＤＱ＜４：７＞に接続された上位データ出力ロジックＵＤＱＸ４とで区分することができる。前記メモリチップ（２１０，３１０，３２０）は、下位データ出力ロジックＬＤＱＸ４と上位データ出力ロジックＵＤＱＸ４の両方とも、又はその一つを活性化することができ、これに対する詳細な内容は後述する。
【００３７】
図４は、図３のメモリチップのブロック図である。
前記メモリチップ（２１０，３１０，３２０）は、全てその構成を同一にすることができ、メモリチップ３１０は、図４に示すように、コア３１１、下位データ出力ロジックＬＤＱＸ４、多重化部３１３、上位データ出力ロジックＵＤＱＸ４、制御部３１５、及びＤＱピンＤＱ＜０：７＞を備えている。
【００３８】
前記コア３１１は、データＧＩＯ＿ＤＱ０〜７を保持するモジュール又はメモリチップであり、多重化部３１３の第１〜第４多重化器（ＭＵＸ１〜ＭＵＸ４）や、下位データ出力ロジックＬＤＱＸ４に対して、データＧＩＯ＿ＤＱ０〜７を出力することができる。データＧＩＯ＿ＤＱ０〜７には、上位順番データＧＩＯ＿ＤＱ０〜７＜４：７＞及び下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞が含まれ、上位順番データＧＩＯ＿ＤＱ０〜７＜４：７＞は、第１〜第４多重化器（ＭＵＸ１〜ＭＵＸ４）に出力され、下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞は、第１〜第４多重化器（ＭＵＸ１〜ＭＵＸ４）及び下位データ出力ロジックＬＤＱＸ４に出力される。
【００３９】
具体的には、本実施形態において、各メモリチップ（２１０，３１０，３２０）は、第１データ出力モードに設定された場合、第１メモリチップとして、複数のデータのうち、既に設定された下位順番のデータＧＩＯ＿ＤＱ０〜７＜０：３＞を下位データ出力ピン（下位ＤＱピンＤＱ＜０：３＞）を介して外部に出力するように構成されている。また、各メモリチップ（２１０，３１０，３２０）は、第１データ出力モードに設定された場合、第２メモリチップとして、複数のデータのうち、下位順番と同じ順番のデータ（上位順番データＧＩＯ＿ＤＱ０〜７＜４：７＞）を上位データ出力ピン（上位ＤＱピンＤＱ＜４：７＞）を介して外部に出力するように構成されている。
【００４０】
出力モードとは、複数あるデータ出力ロジックを選択的に、或いは全部を同時に活性化する動作パターンであり、活性化されたデータ出力ロジックに応じた順番データが選択されて出力される。本実施形態では、後述するように、複数のデータ出力ロジック群である下位データ出力ロジックＬＤＱＸ４及び上位データ出力ロジックＵＤＱＸ４が含まれる。
【００４１】
前記下位データ出力ロジックＬＤＱＸ４は、第１〜第４データ出力ロジック（ＬＯＧＩＣ＿ＤＱ０〜ＬＯＧＩＣ＿ＤＱ３）を備えている。前記下位データ出力ロジックＬＤＱＸ４は、第１活性化制御信号ＬＤＱＥＮにより、下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞を下位ＤＱピンＤＱ＜０：３＞を介して出力することができる。
【００４２】
前記多重化部３１３は、第１〜第４多重化器（ＭＵＸ１〜ＭＵＸ４）を備えている。前記多重化部３１３は、多重化制御信号ＤＱ＿ＭＩＸにより、下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞と上位順番データＧＩＯ＿ＤＱ０〜７＜４：７＞のうちの一つを選択して出力することができる。すなわち、多重化制御信号ＤＱ＿ＭＩＸが活性化された場合には、下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞を選択して出力し、非活性化された場合には、上位順番データＧＩＯ＿ＤＱ０〜７＜４：７＞を選択して出力することができる。
【００４３】
前記上位データ出力ロジックＵＤＱＸ４は、第５〜第８データ出力ロジック（ＬＯＧＩＣ＿ＤＱ４〜ＬＯＧＩＣ＿ＤＱ７）を備えている。前記上位データ出力ロジックＵＤＱＸ４は、第２活性化制御信号ＵＤＱＥＮにより、前記多重化部３１３の出力を上位ＤＱピンＤＱ＜４：７＞を介して出力することができる。
【００４４】
前記制御部３１５は、ランク区分端子ＲＡＮＫの信号レベル及び前記第１データ出力モードＸ４と前記第２データ出力モードＸ８を定義する出力モード信号Ｘ４／Ｘ８により、前記第１活性化制御信号ＬＤＱＥＮ、前記第２活性化制御信号ＵＤＱＥＮ、及び前記多重化制御信号ＤＱ＿ＭＩＸを生成することができる。
【００４５】
図５は、図４の制御部の回路図である。
【表１】
2010134904.tif 000003
前記制御部３１５は、図５に示すように、第１及び第２インバータ（ＩＶ１，ＩＶ２）と第１〜第３ＮＡＮＤゲート（ＮＤ１〜ＮＤ３）を備えている。前記図５は、出力モード信号Ｘ４／Ｘ８がハイレベルとローレベルである場合、それぞれ第１データ出力モードＸ４と第２データ出力モードＸ８に設定され、ランク区分端子ＲＡＮＫにハイレベルとローレベルが印加された場合、それぞれ第１ランクＲＡＮＫ０と第２ランクＲＡＮＫ１であると認識するという条件下で、表１の論理テーブルに合わせて制御部３１５を構成した例である。ここで、表１のＥＮＡＢＬＥはハイレベル、ＤＩＳＡＢＬＥはローレベルであると仮定する。
【００４６】
すなわち、図３のメモリチップ２１０は、第２データ出力モードＸ８に設定されるため、第１活性化制御信号ＬＤＱＥＮ及び第２活性化制御信号ＵＤＱＥＮが全て活性化され、下位データ出力ロジックＬＤＱＸ４と上位データ出力ロジックＵＤＱＸ４が全て活性化される。
【００４７】
図３のメモリチップ３１０は、第１データ出力モードＸ４に設定され、ランク区分端子ＲＡＮＫにハイレベルが印加されてランク情報が取得され、第１ランクＲＡＮＫ０であると認識されるため、第１活性化制御信号ＬＤＱＥＮだけが活性化され、それにより、下位データ出力ロジックＬＤＱＸ４だけが活性化される。
【００４８】
図３のメモリチップ３２０は、第１データ出力モードＸ４に設定され、ランク区分端子ＲＡＮＫにローレベルが印加されて第２ランクＲＡＮＫ１であると認識されるため、第２活性化制御信号ＵＤＱＥＮだけが活性化され、それにより、上位データ出力ロジックＵＤＱＸ４だけが活性化される。
【００４９】
このように構成された本発明の実施形態の動作を説明すると次のとおりである。
メモリコントローラ１００から出力されたチップ選択信号ＣＳ０が図３の第１メモリモジュール２００の第１ランクＲＡＮＫ０に装着されたメモリチップ２１０に印加される。
【００５０】
前記メモリチップ２１０は、第１ランクＲＡＮＫ０であると認識され、第２データ出力モードＸ８に設定される。
【００５１】
前記チップ選択信号ＣＳ０が活性化（印加）されると、前記メモリチップ２１０が活性化される。
【００５２】
メモリチップ２１０は、第２データ出力モードＸ８に設定されているため、ランク区分端子ＲＡＮＫの信号レベルに拘らず、表１の論理テーブルにより下位データ出力ロジックＬＤＱＸ４及び上位データ出力ロジックＵＤＱＸ４が同時に活性化され、多重化部３１３は上位順番データＧＩＯ＿ＤＱ０〜７＜４：７＞を選択して出力する。
【００５３】
したがって、メモリチップ２１０は、下位データ出力ロジックＬＤＱＸ４を介して、下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞を下位ＤＱピンＤＱ＜０：３＞に出力し、上位データ出力ロジックＵＤＱＸ４を介して、上位順番データＧＩＯ＿ＤＱ０〜７＜４：７＞を上位ＤＱピンＤＱ＜４：７＞に出力する。
【００５４】
一方、メモリコントローラ１００から出力されたチップ選択信号ＣＳ１が図３の第２メモリモジュール３００の第１ランクＲＡＮＫ０に装着されたメモリチップ３１０及び第２ランクＲＡＮＫ１に装着されたメモリチップ３２０に共通に印加される。
【００５５】
前記メモリチップ（３１０，３２０）は、それぞれ第１ランクＲＡＮＫ０と第２ランクＲＡＮＫ１であると認識され、共通に第１データ出力モードＸ４に設定されている。
【００５６】
前記チップ選択信号ＣＳ１が活性化されると、第１ランクＲＡＮＫ０に装着されたメモリチップ３１０及び第２ランクＲＡＮＫ１に装着されたメモリチップ３２０が同時に活性化される。
【００５７】
メモリチップ３１０は、表１の論理テーブルにより、下位データ出力ロジックＬＤＱＸ４が活性化され、上位データ出力ロジックＵＤＱＸ４は非活性化される。
【００５８】
前記メモリチップ３１０は、下位データ出力ロジックＬＤＱＸ４を介して、下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞を下位ＤＱピンＤＱ＜０：３＞に出力する。
【００５９】
メモリチップ３２０は、表１の論理テーブルにより、上位データ出力ロジックＵＤＱＸ４が活性化され、下位データ出力ロジックＬＤＱＸ４は非活性化され、多重化部３１３は下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞を選択して出力する。
【００６０】
したがって、メモリチップ３２０は、上位データ出力ロジックＵＤＱＸ４を介して、下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞を上位ＤＱピンＤＱ＜４：７＞に出力する。
【００６１】
結局、メモリコントローラ１００から出力された１回の読み込み命令により、第２メモリモジュール３００の第１ランクＲＡＮＫ０と第２ランクＲＡＮＫ１に装着された全てのメモリチップからそれぞれ４個ずつ総６４個のデータＤＱ＜０：６３＞が出力される。
【００６２】
従来技術によれば、互いに異なるランクに装着されたメモリチップが互いに重なるＤＱピンを介してデータを出力するという問題のため、第１ランクＲＡＮＫ０と第２ランクＲＡＮＫ１を同時に選択することができず、第１ランクＲＡＮＫ０と第２ランクＲＡＮＫ１を時間差をおいて別途の制御信号を用いて制御する方式を使用した。
【００６３】
しかし、本発明は、上述したように、第１ランクＲＡＮＫ０と第２ランクＲＡＮＫ１が同時に選択されても、各ランクに装着されたメモリチップが互いに重ならないＤＱピンを介してデータを出力するため、データが重なる問題を解決することができる。
【００６４】
図６は、本発明に係わるデータ入出力システムの他の実施形態を示すブロック図である。
本発明に係わるデータ入出力システムの他の実施形態は、図６に示すように、メモリコントローラ１００’及び第１〜第４メモリモジュール（２００’〜５００’）を備えている。
【００６５】
前記メモリコントローラ１００’は、図２のメモリコントローラ１００と同様に構成することができる。
【００６６】
図７は、図６のメモリモジュールのレイアウト図である。
第１〜第４メモリモジュール（２００’〜５００’）は、チップ選択信号ＣＳ０／１、オンダイターミネーション信号ＯＤＴ０／１、及びクロックイネーブル信号ＣＫＥ０／１の分配方式において、前記図３の第１〜第４メモリモジュール（２００〜５００）とは異なり、これを図７を参照して説明する。
【００６７】
図３に示すように、第１〜第４メモリモジュール（２００〜５００）は、一つのメモリモジュール、例えば、第２メモリモジュール３００内のチップ選択信号ＣＳ１、オンダイターミネーション信号ＯＤＴ１、及びクロックイネーブル信号ＣＫＥ１を共有している。
【００６８】
しかし、図７に示されたメモリモジュールは、同じチャンネル内の互いに異なるメモリモジュール間にもチップ選択信号ＣＳ０／１、オンダイターミネーション信号ＯＤＴ０／１、及びクロックイネーブル信号ＣＫＥ０／１を共有するように構成されている。
【００６９】
すなわち、第１メモリモジュール２００’の第１ランクＲＡＮＫ０に装着されたメモリチップ２１０’と第２メモリモジュール３００’の第１ランクＲＡＮＫ０に装着されたメモリチップ３１０’とが、チップ選択信号ＣＳ０、オンダイターミネーション信号ＯＤＴ０、及びクロックイネーブル信号ＣＫＥ０を共有している。
【００７０】
また、第１メモリモジュール２００’の第２ランクＲＡＮＫ１に装着されたメモリチップ（図示せず）と第２メモリモジュール３００’の第２ランクＲＡＮＫ１に装着されたメモリチップ３２０’とが、チップ選択信号ＣＳ１、オンダイターミネーション信号ＯＤＴ１、及びクロックイネーブル信号ＣＫＥ１を共有している。
【００７１】
前記メモリチップ（２１０’，３１０’，３２０’）は、図４に示された本発明の実施形態と同様に、表１の論理テーブルにより構成することができる。
【００７２】
前記第１メモリモジュール２００’の第１ランクＲＡＮＫ０に装着されたメモリチップ２１０’と第２メモリモジュール３００’の第１ランクＲＡＮＫ０に装着されたメモリチップ３１０’とは、ＤＱピンが互いに分離されている。
【００７３】
したがって、チップ選択信号ＣＳ０の活性化により、メモリチップ（２１０’，３１０’）が同時に活性化され、下位データ出力ロジックＬＤＱＸ４を介して、下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞を下位ＤＱピンＤＱ＜０：３＞に出力してもデータが重なる問題は発生しない。
【００７４】
また、前記第１メモリモジュール２００’の第２ランクＲＡＮＫ１に装着されたメモリチップ（図示せず）と第２メモリモジュール３００’の第２ランクＲＡＮＫ１に装着されたメモリチップ３２０’も、ＤＱピンが互いに分離されている。したがって、二つのメモリチップが同時に活性化され、上位データ出力ロジックＵＤＱＸ４を介して、下位順番データＧＩＯ＿ＤＱ０〜７＜０：３＞を上位ＤＱピンＤＱ＜４：７＞に出力してもデータが重なる問題が発生しない。
【００７５】
第２メモリモジュール３００’の第１ランクＲＡＮＫ０に装着されたメモリチップ３１０’と第２ランクＲＡＮＫ１に装着されたメモリチップ３２０’とは、上述したように、図４と同様に構成することができる。
【００７６】
したがって、チップ選択信号ＣＳ０／１により、メモリチップ（３１０’，３２０’）が同時に活性化されても、互いにデータを出力するＤＱピンそのものが異なるため、データが重なる問題は発生しない。
【００７７】
本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更又は変形した形態が本発明の範囲に含まれると解釈しなければならない。
【符号の説明】
【００７８】
１００…メモリコントローラ
２００，３００，４００，５００…メモリモジュール
２１０，３１０，３２０…メモリチップ
３１１…コア
３１２…下位データ出力ロジック
３１３…多重化部
３１４…上位データ出力ロジック
３１５…制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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