(57)【要約】      （修正有）【課題】３ー５族半導体デバイスを４族半導体デバイスと一緒に、単一のダイの上にモノリシック集積することができる半導体装置を提供する。【解決手段】第１、第２の表面を有する両面仕上げ処理された半導体基板と、前記第１の表面上に形成され、一つの４族半導体デバイスを含む４族半導体層と、前記第２の表面上に形成され且つ前記少なくとも一つの４族半導体デバイスに電気的に結合された３−５族半導体デバイスを含む３−５族半導体本体１３０とを備える。さらに電気的結合のための基板ビア１１２及び／又はウェハ貫通ビア１１４を備える。４族半導体層はエピタキシャルシリコン層とすることができ、エピタキシャル層上に形成されたＴＦＥＴ及びショットキーダイオード（ＦＥＴＫＹ）とすることができる。また、３−５族半導体デバイスは高電子移動度トランジスタ（ＨＥＭＴ）１７０とすることができる。【選択図】図１
2010283346.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の仕上げ処理表面を有する両面仕上げ処理された半導体基板と、
前記第１の仕上げ処理表面上に形成され且つ少なくとも一つのＩＶ族半導体デバイスを含むＩＶ族半導体層と、
前記第２の仕上げ処理表面上に形成され且つ前記少なくとも一つのＩＶ族半導体デバイスに電気的に結合された少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを含むＩＩＩ−Ｖ族半導体本体と、
を備えるモノリシック垂直集積複合装置。
【請求項２】
前記ＩＶ族半導体層は前記第１の仕上げ表面上に成長されたエピタキシャル層を備える、請求項１記載のモノリシック垂直集積複合装置。
【請求項３】
前記少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを前記少なくとも一つのＩＶ族半導体デバイスに電気的に結合する基板ビアを更に備える、請求項１記載のモノリシック垂直集積複合装置。
【請求項４】
前記少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを前記少なくとも一つのＩＶ族半導体デバイスに電気的に結合するウェハ貫通ビアを更に備える、請求項１記載のモノリシック垂直集積複合装置。
【請求項５】
前記ＩＶ族半導体層はシリコンを含む、請求項１記載のモノリシック垂直集積複合装置。
【請求項６】
前記ＩＩＩ−Ｖ族半導体本体は少なくとも一つのＩＩＩ族窒化物層を備える、請求項１記載のモノリシック垂直集積複合装置。
【請求項７】
前記ＩＩＩ−Ｖ族半導体本体は、窒化ガリウム（ＧａＮ）層と窒化アルミニウムガリウム（ＡｌＧａＮ）層との界面に形成されるヘテロ接合を備える、請求項１記載のモノリシック垂直集積複合装置。
【請求項８】
前記ＩＩＩ−Ｖ族半導体デバイスは高電子移動度トランジスタ（ＨＥＭＴ）を備える、請求項１記載のモノリシック垂直集積複合装置。
【請求項９】
前記ＩＶ族半導体デバイスは、電界効果トランジスタ（ＦＥＴ）及びショットキーダイオードを含むＦＥＴＫＹを備える、請求項１記載のモノリシック垂直集積複合装置。
【請求項１０】
第１及び第２の表面を有する両面仕上げ処理された半導体基板と、
前記第１の表面上にエピタキシャル成長され且つ少なくとも一つのＩＶ族半導体デバイスを含むＩＶ族半導体層と、
前記第２の表面上に形成され且つ少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを含むＩＩＩ−Ｖ族半導体本体と、
前記少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを前記少なくとも一つのＩＶ族半導体デバイスに電気的に結合する基板ビアと、
を備えるモノリシック垂直集積複合装置。
【請求項１１】
前記少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを前記少なくとも一つのＩＶ族半導体デバイスに電気的に結合するウェハ貫通ビアを更に備える、請求項１０記載のモノリシック垂直集積複合装置。
【請求項１２】
第１及び第２の表面を有する両面仕上げ処理された半導体基板を準備するステップと、
前記第１の表面上にＩＶ族半導体層を形成するステップと、
前記第２の表面上にＩＩＩ−Ｖ族半導体本体を形成するステップと、
前記ＩＶ族半導体層を処理して少なくとも一つのＩＶ族半導体デバイスを形成するステップと、
前記ＩＩＩ−Ｖ族半導体本体を処理して少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを形成するステップと、
前記少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを前記少なくとも一つのＩＶ族半導体デバイスに電気的に結合するステップと、
を備えるモノリシック垂直集積複合装置の製造方法。
【請求項１３】
前記第１の表面上にＩＶ族半導体層を形成するステップは、前記ＩＶ族半導体層をエピタキシャル成長するステップを備える、請求項１２記載の方法。
【請求項１４】
前記少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを前記少なくとも一つのＩＶ族半導体デバイスに電気的に結合するステップは、前記モノリシック垂直集積複合装置内に基板ビアを形成するステップを備える、請求項１２記載の方法。
【請求項１５】
前記少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを前記少なくとも一つのＩＶ族半導体デバイスに電気的に結合するステップは、前記モノリシック垂直集積複合装置内にウェハ貫通ビアを形成するステップを備える、請求項１２記載の方法。
【請求項１６】
前記第１の表面上にＩＶ族半導体層を形成するステップは、シリコン層を形成するステップを備える、請求項１２記載の方法。
【請求項１７】
前記第２の表面上にＩＩＩ−Ｖ族半導体本体を形成するステップは、少なくとも一つのＩＩＩ族窒化物層を形成するステップを備える、請求項１２記載の方法。
【請求項１８】
前記第２の表面上にＩＩＩ−Ｖ族半導体本体を形成するステップは、窒化ガリウム（ＧａＮ）層と窒化アルミニウムガリウム（ＡｌＧａＮ）層との界面にヘテロ接合を形成するステップを備える、請求項１２記載の方法。
【請求項１９】
前記ＩＩＩ−Ｖ族半導体本体を処理して少なくとも一つのＩＩＩ−Ｖ族半導体デバイスを形成するステップは、少なくともひとつの高電子移動度トランジスタ（ＨＥＭＴ）を形成する、請求項１２記載の方法。
【請求項２０】
前記ＩＶ族半導体本体を処理して少なくとも一つのＩＶ族半導体デバイスを形成するステップは、電界効果トランジスタ（ＦＥＴ）及びショットキーダイオードを含むＦＥＴＫＹを形成する、請求項１２記載の方法。
【請求項２１】
前記方法は９５０℃より低い温度で実行される、請求項１２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
定義
本願において、「ＩＩＩ−Ｖ族半導体」は、少なくとも一つのＩＩＩ族元素と少なくとも一つのＶ族元素を含む化合物半導体、例えば窒化ガリウム（ＧａＮ）、砒化ガリウム（ＧａＡｓ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）等を意味するが、これらに限定されない。同様に、「ＩＩＩ族窒化物半導体」は窒素と少なくとも一つのＩＩＩ族元素を含む化合物半導体、例えばＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮなどを意味するが、これらに限定されない。
【０００２】
本発明は一般には半導体の分野に関する。特には、本発明は化合物半導体デバイスの製造の分野に関する。
【背景技術】
【０００３】
半導体デバイスの製造に使用される材料の種類の多様性の増大によって従来のシリコンデバイスを最近生成された非シリコン高電圧デバイスと集積化する挑戦がなされている。例えば、ＩＩＩ族窒化物トランジスタを制御するにはシリコン又は他の従来のＩＶ族半導体デバイスを使用することが非常に望ましいが、従来の方法は、一般に、それぞれ異なるダイの上に異なる活性半導体材料を用いて製造された２つの異なるタイプのデバイスを必要とし、単一のダイを共用しないで共通にパッケージ化されている。
【０００４】
あいにく、ＩＶ族半導体デバイスと非ＩＶ族デバイスとの組み合わせを実現するこの従来の方法はいくつかの大きな欠点がある。例えば、個別のデバイスは一般に個別のダイの上に別々に製造され、それらの組み合わせはこれらのデバイスを単一のダイの上に集積化する場合より大きなスペース及び費用を必要とする。更に、個別のダイはパッケージング中に典型的にはワイヤボンディングにより電気的に結合する必要があり、ボンディングの物理的耐久性に起因して信頼性及び性能の制約が導入されるのみならず、ワイヤ自体により発生される寄生インダクタンスにより高いスイッチング速度において個別のデバイスが実効的に減結合され得る。更に、個別のデバイスは個別のダイの上に別々に製造されるため、共通パッケージングのために組み合わされた個別のデバイスの特定の対又は組はそれほど理想的に整合されず、複合デバイスの性能は次善の結果になる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、ＩＩＩ−Ｖ族半導体デバイスをＩＶ族半導体デバイスと一緒に単一のダイの上に効果的に且つ効率的に集積する、即ちモノリシック集積することができる解決方法によって従来技術の上記の欠点及び欠陥を克服する必要がある。
【課題を解決するための手段】
【０００６】
垂直方向にモノリシック集積化された複合ＩＩＩ−Ｖ族及びＩＶ族半導体デバイス及びその製造方法が図面の少なくとも一つの図に示され及び／又はその少なくとも一つの図と関連して説明され、特許請求の範囲により完全に記述される。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施例による、モノリシック垂直集積複合ＩＩＩ−Ｖ族及びＩＶ族半導体デバイスを示すブロック図である。
【図２】本発明の一実施例による、モノリシック垂直集積複合ＩＩＩ−Ｖ族及びＩＶ族半導体デバイスを製造する方法を示すフローチャートである。
【図３】図１に示すモノリシック垂直集積複合ＩＩＩ−Ｖ族及びＩＶ族半導体デバイスの動作に対応する回路を示すブロック図である。
【発明を実施するための形態】
【０００８】
本発明は、モノリシック垂直集積複合ＩＩＩ−Ｖ族及びＩＶ族半導体デバイス及びその製造方法に関する。本発明は特定の実施例に関して記載するが、添付の特許請求の範囲に特定される本発明の原理は本明細書に記載する本発明の特定の実施例を超えて適用可能であることは明らかである。更に、本発明の説明において、本発明の特徴を不明確にならないように一部の詳細が省略されている。省略された詳細は当業者に通常知られていることである。
【０００９】
本願の図面及びそれらの付随の詳細な説明は本発明の単なる例示的実施例に向けられている。簡潔さのために、本発明の原理を利用する本発明の他の実施例は本願明細書に具体的に記載されないとともに図面に具体的に示されない。特に断りのない限り、図中の同じ又は対応する素子は同じ又は対応する参照番号で示される点に留意されたい。
【００１０】
図１は本発明の一実施例による、モノリシック垂直集積複合ＩＩＩ−Ｖ族及びＩＶ族半導体デバイスを示すブロック図である。図１において、複合構造１００は本発明の原理の特定の実施を示す。複合構造１００を形成するために使用される材料、複合構造１００に組み込まれた半導体デバイス、個別のデバイスを電気的に結合するために使用される技術、及び複合デバイスの全体的機能などの特定の詳細は概念的な明確さを与えるもので、限定と解釈すべきではない。更に、図１は、図示される特徴のいくつかが他の特徴に対して実際の場合より大きく又は小さく示されるように、一定の寸法比で描かれていない点に注意されたい。
【００１１】
図１に示す特定の実施例では、複合構造１００は、モノリシック垂直集積複合ＩＩＩ族窒化物及びシリコン半導体デバイスを備える。もっと具体的にいうと、複合構造１００は、第１表面１１１ａ及び第２表面１１１ｂを有する両面シリコン基板１１０を含む。複合構造は更にエピタキシャルシリコン層１２０を含み、このエピタキシャルシリコンは、本発明の特定の応用例を示すために、シリコン基板１１０の第１表面１１１ａ上に形成されたシリコンベースのＴＦＴ及びショットキーダイオードの組み合わせ（本願では「ＦＥＴＫＹ」ともいう）１６０を有するものとして示されている。更に、複合構造１００は、窒化ＩＩＩ族半導体本体１３０を含み、この半導体本体は、特定の例を示すために、シリコン基板１１０の第２表面１１１ｂ上に形成された窒化ＩＩＩ族の高電子移動度トランジスタ（ＨＥＭＴ）１７０を備える。
【００１２】
複合構造１００に含まれる一つ以上の金属化層（図１に示されていない）が、基板ビア１１２及びウェハ貫通ビア１１４とともに、ＩＩＩ族窒化物ＨＥＭＴ１７０をシリコンＦＥＴＫＹ１６０に電気的に結合する。一般に、複合構造１００は、一つ以上のＩＶ族半導体デバイス、例えばシリコンＦＥＴＫＹ１６０に電気的に結合された一つ以上のＩＩＩ−Ｖ族半導体デバイス、例えばＩＩＩ族窒化物ＨＥＭＴ１７０のモノリシック垂直集積複合装置であり、両タイプのデバイスが基板１１０を共用する。
【００１３】
模範的な複合構造１００を、本発明の一実施例による垂直方向に集積されたモノリシック複合ＩＩＩ−Ｖ族及びＩＶ族半導体デバイスを製造する方法のステップ(工程)を示す図２のフローチャート２００を参照して更に説明する。当業者に明らかな詳細及び特徴はフローチャート２００から省略されている。例えば、従来知られているように、あるステップは一つ以上のサブステップを含むことがあり、また専用の装置又は材料を用いることがある。フローチャート２００に示されるステップ２１０〜２６０は本発明の一実施例を説明するのに十分であり、本発明の他の実施例はフローチャート２００に示されるステップと異なるステップを使用することができる。この模範的な方法の製造ステップは、複合デバイスの製造に使用されるＩＩＩ−Ｖ族半導体材料、例えばＧａＮ及びＡｌＧａＮの分解を防ぐために約９５０℃より低い温度で行うことが考慮される。
【００１４】
図１を参照してフローチャート２００のステップ２１０から説明すると、フローチャート２００のステップ２１０は、仕上げ処理された第１表面１１１ａ及び第１表面１１１ａと対向する仕上げ処理された第２表面１１１ｂを有する両面仕上げ又は研磨されたシリコン基板１１０を準備する。図１に示すように、第１表面１１１ａ及び第２表面１１１ｂの両面上に製造処理するのに適した両面シリコン基板の使用はそれぞれの表面上に形成される半導体デバイスのモノリシック垂直集積化を可能にする。図１の実施例では、シリコン基板１１０は単一シリコン基板として示されているが、他の実施例では、シリコン基板は例えば絶縁体で互いに結合された２つのシリコン基板を備える両面ＳＯＩ（シリコン・オン・インシュレータ）基板とすることができる。
【００１５】
次に図２のステップ２２０が続き、フローチャート２００のステップ２２０は、シリコン基板１１０の第１表面１１１ａ上にエピタキシャルシリコン層１２０を形成する。エピタキシャルシリコン層１２０の形成は、例えば化学気相成長（ＣＶＤ）又は分子ビームエピタキシ（ＭＢＥ）などの従来既知の任意の適切な方法で実行することができる。図１に示されるように、エピタキシャルシリコン層１２０はＮ導電型を有し、Ｎ+導電型を有するし基板１１０の第１表面１１１ａ上に形成されることが示されている。
【００１６】
しかし、もっと一般的には、フローチャート２００のステップ２２０におけるエピタキシャルシリコン層１２０の形成は、第１表面１１１ａ上への任意の適切なＩＶ族半導体活性層の形成に相当する。従って、他の実施例では、層１２０はシリコンにする必要はなく、且つ又エピタキシャル成長により形成する必要もない。例えば、一実施例では、層１２０はシリコン基板１１０の第１表面１１１ａ上に形成される歪み又は無歪みゲルマニウム層とすることができる。更に、層１２０の導電型は半導体基板１１０の導電型及び層１２０上に形成する予定の特定の半導体デバイスに従って適切に適応させることができる。
【００１７】
次にフローチャート２００のステップ２３０に進み、ステップ２３０はシリコン基板１１０の第２表面１１１ｂ上にＩＩＩ族窒化物半導体本体１３０を形成する。図１に示されるように、ＩＩＩ族窒化物半導体本体１３０は、遷移層１３２、ＧａＮ層１３４及びＡｌＧａＮ層１３６を含むことができる複数のＩＩＩ族窒化物層を備える。遷移層１３２は、シリコン基板１１０からＧａＮ層１３４への格子遷移を調節する複数の区別可能な層に相当する。例えば、遷移層１３２は、シリコン基板１１０上に形成されるＡｌＮと、ＧａＮ層１３４への適切な遷移が達成されるまで次第に減少するアルミニウム及び次第に増大するガリウムを含む一連のＡｌＧａＮ層とを含むことができる。
【００１８】
ＩＩＩ族窒化物半導体本体１３０の活性領域は図１にＧａＮ層１３４及びＡｌＧａＮ層１３６により示され、これらの層は典型的にはアンドープであり、互いに接触して二次元電子ガス（２ＤＥＧ）１７８を生成するヘテロ接合界面を形成する。ＧａＮ層１３４及びＡｌＧａＮ層１３６は、ステップ２３０中に任意の数の従来の方法を用いて形成することができる。例えば、ＧａＮ層１３４及びＡｌＧａＮ層１３６は、ＭＢＥ、有機金属化学気相成長（ＭＯＣＶＤ）又は水素化物気相エピタキシ（ＨＶＰＥ）を用いて形成することができる。上で述べたように、図１は一定の寸法比で描かれていない。例えば、ＧａＮ層１３４及びＡｌＧａＮ層１３６はそれぞれはっきり異なる厚さを有し、例えばＧａＮ層１３４は約１５００Åの厚さ及びＡｌＧａＮ層１３６は約１５０Åを有するが、これらの層は図１には同程度の厚さを有するものとして示されている。
【００１９】
図１の実施例及びフローチャート２００はＩＩＩ族窒化物半導体本体１３０について言及しているが、もっと一般的には、半導体本体１３０は上記の「定義」の段落に記載されているようにＩＩＩ−Ｖ族半導体材料とすることができる。典型的には、本体１３０の構成要素に課される主な制約は、層１３６が層１３４を形成するＩＩＩ−Ｖ族半導体よりも広いバンドギャップを有するＩＩＩ−Ｖ族半導体を備えること、両ＩＩＩ−Ｖ族半導体が２ＤＥＧ１７８を生成するように選択されること、及び遷移層１３２がＩＩＩ−Ｖ半導体層１３４の成長のための適切な環境を提供することである。
【００２０】
いくつかの実施例では、ステップ２３０におけるシリコン基板１１０の第２表面１１１ｂ上へのＩＩＩ−Ｖ族半導体本体、例えばＩＩＩ族窒化物半導体本体の形成は、ＩＩＩ族窒化物半導体本体１３０をキャップ層（図示せず）で被覆することにより完了する。キャップ層として使用するのに適切な材料は例えば窒化シリコンとすることができ、次のＩＶ族、例えばシリコン処理の間ＡｌＧａＮ層１３６を封止し保護するために設けられる。
【００２１】
次にフローチャート２００のステップ２４０が続き、ステップ２４０はエピタキシャルシリコン層１２０を処理してシリコン「ＦＥＴＫＹ」１６０のような半導体デバイスを製造する。図１の実施例によれば、ステップ２４０は、一緒にＦＥＴＫＹ１６０を構成するＦＥＴ１４０及びショットキーダイオード１５０の形成に相当する。図１に示されるように、ＦＥＴ１４０及びショットキーダイオード１５０はトレンチデバイスとして実現することができる。
【００２２】
ＦＥＴ１４０のようなトレンチＦＥＴの製造は従来知られている。詳しく言及しなくても、ＦＥＴ１４０の製造は、エピタキシャルシリコン層１２０内にＰウェル１２２を形成するステップ、ゲートトレンチ１４４ａ及び１４４ｂを形成するステップ、ゲートトレンチ１４４アクティビティ及び１４４ｂを適切な材料でライニングするステップ、ゲートトレンチ１４４ａ及び１４４ｂを例えばポリシリコンで充填するステップ及びソース領域１４２ａ、１４２ｂ、１４２ｃ及び１４２ｄを注入するステップを含むことができる点に留意されたい。従来知られているように、また図１に示されているように、シリコン基板１１０の第２表面１１１ｂに隣接する部分がＦＥＴ１４０のドレイン領域１１６として作用する。
【００２３】
トレンチショットキダイオード１５０の製造技術も従来知られている。このような技術は、例えばアンドー他の米国特許出願番号第６，８５５，５９３号及びチオラの米国特許出願番号第６，９７７，２０８号に記載されており、これらの両出願とも本件出願人に譲渡されており、参照することにより本願明細書に組み込まれる。この場合も、詳しく言及しなくても、ショットキーダイオード１５０の製造は、エピタキシャルシリコン層１２０内にダイオードトレンチ１５４ａ及び１５４ｂを形成するステップ、ダイオードトレンチ１５４ａ及び１５４ｂを例えば酸化物ライナのような適切な材料で被覆するステップ、ダイオードトレンチ１５４ａ１５４ｂを例えばポリシリコンで充填するステップ、充填ポリシリコンをドーピングするステップ及び例えばチタン又はチタンタングステンを用いてショットキーアノードバリヤ１５６を形成するステップを備えることができる点に留意されたい。図１に示されるように、ＦＥＴ１４０のドレイン領域１１６として作用する、シリコン基板１１０の第２表面に隣接する同一部分がショットキーダイオード１５０のカソード領域１１６としても作用する。
【００２４】
いくつかの実施例では、ステップ２４０における一つ以上のシリコン又は他のＩＶ族半導体デバイスの製造はＩＶ族半導体活性層、例えばエピタキシャルシリコン層１２０をキャップ層（図１に示されていない）で覆うことにより完了する。キャップ層用に適切な材料は例えば酸化物とすることができ、ＩＩＩ−Ｖ族半導体本体、例えばＩＩＩ族窒化物半導体本体の次の処理の間エピタキシャルシリコン層１２０を封止し保護するために設けられる。ＩＶ族半導体活性層１２０及びＡｌＧａＮ層１３６で代表されるＩＩＩ−Ｖ族半導体層のそれぞれの保護用に選択されるキャップ材料は互いに異ならせるのが有利である点に留意されたい。例えば、異なるキャップ材料を使用すると、キャップ層のいずれか一方を他方により与えられる保護を犠牲にすることなく除去することができる。
【００２５】
フローチャート２００はステップ２５０に進み、ステップ２５０はＩＩＩ族窒化物半導体本体１３０を処理して、例えばＩＩＩ族窒化物ＨＥＭＴ１７０を製造する。ステップ２５０におけるＩＩＩ族窒化物ＨＥＭＴ１７０の製造は、最初に、前ステップ２３０の終了時に形成された保護窒化物キャップ層を除去又は変更するステップを含むことができる。従来知られているように、本ステップ２５０は次にフィールド絶縁層又はパッシベーション層を形成するステップ、ＧａＮアイソレーションプロセスを実行するステップ、ＩＩＩ族窒化物ＨＥＭＴ１７０のための活性及び接点領域を開口させるステップなどにより進められる。
【００２６】
ステップ２５０に続いて、複合構造１００の電気的な相互接続がステップ２６０で形成される。図１で与えられる例では、ステップ２６０はＩＩＩ族窒化物ＨＥＭＴ１７０をシリコンＦＥＴＫＹ１６０に電気的に結合する。図１の実施例によれば、ステップ２６０は、基板ビア１１２及びウェハ貫通ビア１１４の形成及びＨＥＭＴソース接点１７２、ＨＥＭＴゲート接点１７４、ＨＥＭＴドレイン接点１７６、ＦＥＴソース接点１４２及びショットキーアノード接点１５８の形成を含む。本例では、ＨＥＭＴソース接点１７２、ＨＥＭＴドレイン接点１７６及びＦＥＴソース接点１４２はオーミック接点として示されているが、ショットキーアノード接点１５８はショットキーダイオード１５０とショットキー接触を提供する。更に、図１に示されるように、ＨＥＭＴゲート接点１７４は絶縁体上にゲート金属を備える、又はＩＩＩ族窒化物半導体本体１３０とショットキー接触する。更に、図１に示されていないが、ＦＥＴソース領域１４２ｂ及び１４２ｃへの電気接点（図１に明示されている）を設けるのに加えて、ＦＥＴソース接点１４２又は図示されてない追加のＦＥＴソース接点によりＦＥＴソース領域１４２ａ及び１４２ｄへの電気接点を与えることができる。
【００２７】
上で説明したように、図１に明示されていないが、複合構造１００内の電気的相互接続は図１に示されてない金属化層及び複合構造に形成されたビアにより与えられる。これらのビアはＩＩＩ−Ｖ族及びＩＶ族エピタキシャル層からそれぞれ絶縁された基板ビア１１２及びウェハ貫通ビア１１４を含む。基板ビア１１２及びウェハ貫通ビア１１４の各々の１つのみが図１に示されているが、複合構造１００は、例えば追加の接続点及びオプションを提供するため、電流搬送能力を高めるために及びこれらのビアと関連するインダクタンス及び抵抗を減少させるために、基板ビア１１２及びウェハ貫通ビア１１４の一方又は両方が複数の場合を含むことができる。
【００２８】
ＦＥＴＫＹ１６０はＦＥＴ１４０とショットキーダイオード１５０の並列配置により構成される。図１に明示されてない電気的相互接続がＦＥＴソース接点１４２とショットキーダイオードアノード接点１５８との間の電気的結合を与える。領域１１６はＦＥＴ１４０のドレイン領域及びショットキーダイオード１５０のカソード領域の両方として作用する点に注意されたい。更に、複合構造１００として示される模範的なモノリシック複合デバイスにおいては、ＨＥＭＴソース接点１７２は基板ビア１１２を介して（及び典型的には図示されてない金属化層である追加の電気的相互接続も用いて）ＦＥＴＫＹ１６０のＦＥＴドレイン及びショットキーカソード領域１１６に電気的に結合される。更に、ＨＥＭＴゲート接点１７４はウェハ貫通ビア１１４を介して（及び典型的には図示されてない金属化層である追加の電気的相互接続も用いて）ＦＥＴソース領域１４２及びショットキーアノード接点１５８に電気的に結合され、こうして図１に示される模範的なモノリシック垂直積分複合構造１００の製造が完了する。
【００２９】
モノリシック垂直集積複合構造１００の動作の利点は、対応する回路のブロック図を示す図３を参照するとより明確に理解することができる。図３の回路３００はＩＩＩ族窒化物ＨＥＭＴ３７０に結合されたＦＥＴＫＹ３６０を示す。図３に示されるように、ＦＥＴＫＹ３６０はソース３４２及びゲート３４４を含むＦＥＴ３４０とショットキーアノード３５８を含むショットキーダイオード３５０とを備え、ＦＥＴ３４０及びショットキーダイオード３６０は、ＦＥＴソース領域１４２ａ，１４２ｂ，１４２ｃ及び１４２ｄ及びゲートトレンチ１４４ａ及び１４４ｂを含むＦＥＴ１４０とショットキーアノード接点１５８を含むショットキーダイオード１５０とを備えるＦＥＴＫＹ１６０にそれぞれ対応する。図３は、ＦＥＴ３４０のドレイン及びショットキーダイオード３５０のカソードは図１における共用ＦＥＴドレイン及びショットキーカソード領域１１６に対応するアノード３１６で結合されることも示している。
【００３０】
図３におけるＩＩＩ族窒化物ＨＥＭＴ３７０は、図１におけるＨＥＭＴソース接点１７２、ＨＥＭＴゲート接点１７４及びＨＥＭＴドレイン接点１７６にそれぞれ対応するＨＥＭＴソース３７２、ＨＥＭＴゲート３７４及びＨＥＭＴドレイン３７６を備える。図３の回路３００は、更に、図１におけるＩＩＩ族窒化物ＨＥＭＴ１７０とシリコンＦＥＴＫＹ１６０を電気的に結合する基板ビア１１２及びウェハ貫通ビア１１４にそれぞれ相当する、ＩＩＩ族窒化物ＨＥＭＴ３７０とＦＥＴＫＹ３６０との電気的結合を与える相互接続部３１２及び３１４を示す。
【００３１】
図１に示されるように、２ＤＥＧ１７８はＨＥＭＴゲート接点１７４の下部に隣接させることができ、ＩＩＩ族窒化物ＨＥＭＴ１７０はＩＩＩ族窒化物ＨＥＭＴ３７０に対応し、「ノーマリオン」状態を有するデプリーションモードデバイスである。図１の複合構造１００及び図３の回路３００を同時に参照すると、本実施例によれば、カスコード接続されたデプリーションモードＩＩＩ族窒化物ＨＥＭＴ３７０及びＦＥＴＫＹ３６０は、両者（即ちＩＩＩ族窒化物ＨＥＭＴ３７０及びＦＥＴＫＹ３６０）の組み合わせがエンハンスモードデバイスとして動作する（即ち「ノーマリオフ」スイッチとして動作するように使用できること明らかである。この場合ゲート３４４、ソース３４２及びドレイン３７６は得られるエンハンスメントモードスイッチのゲート、ソース及びドレインとしてそれぞれ動作する。このような構成の一つの利点は、低電圧シリコンＦＥＴＫＹデバイスをパワーＨＥＭＴデバイスを備える高電圧応用に使用することが、所望の低電圧シリコンＦＥＴＫＹ特性、例えば低電荷蓄積特性及び逆回復特性を維持しながらできることにある。
【００３２】
本発明の以上の記載から、本発明の概念はその範囲から離れることなく種々の技術を用いて実施することができること明らかである。更に、本発明を特に所定の実施例に関連して記載したが、本発明の精神及び範囲から離れることなく形及び細部に多くの変更を加えることができることを当業者は認識されよう。記載の実施例はすべて説明のためであり、限定のためではない。本発明はここに記載された特定の実施例に限定されず、本発明の範囲からは離れることなく多くの再構成、変更及び置換が可能であると理解されたい。
【図１】
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【図２】
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【図３】
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【外国語明細書】
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