(57)【要約】      （修正有）【課題】横型の電界効果トランジスタを備えた半導体装置であって、素子面積を大きくしても特性が均一な半導体装置を提供する。【解決手段】第１導電型の半導体層１１と、第２導電型のディープウエル１２と、第１導電型のウエル１３と、前記ウエル内に形成された第２導電型のソース層１５と、第２導電型のドレイン層１７と、前記ディープウエルの上層部分に形成され、前記ドレイン層に接続される第２導電型のコンタクト層１９と、前記ソースドレイン間の領域の直上域に設けられたゲート電極２１と、第２導電型のドリフト層１８と、を備え、前記ソース層と前記ドレイン層との間に逆バイアス電圧が印加された状態において、前記ソース層と前記ドレイン層との間ではパンチスルーが発生せず、前記ドレイン層と前記ウエルとの間の第１の空乏層と、前記ウエルと前記ディープウエルとの間の第２の空乏層とが前記ウエルと前記ドレイン層の接合耐圧以下で繋がる。【選択図】図３
2010283366.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の上層部分の一部に形成された第２導電型のディープウエルと、
前記ディープウエルの上層部分の一部に形成された第１導電型のウエルと、
前記ウエル内に形成された第２導電型のソース層と、
前記ディープウエルと同電位であって、前記ウエル内に前記ソース層から離隔して形成された第２導電型のドレイン層と、
前記ディープウエルの上層部分における前記ウエルの外側に形成され、前記ドレイン層に接続される第２導電型のコンタクト層と、
前記ソース層と前記ドレイン層との間の領域の直上域に設けられたゲート電極と、
前記ウエルと前記ゲート電極との間に設けられたゲート絶縁膜と、
前記ウエルの上層部分における前記ドレイン層と前記ゲート電極の直下域との間に形成され、実効的な不純物ドーズ量が前記ドレイン層の実効的な不純物ドーズ量よりも低い第２導電型のドリフト層と、
を備え、
前記ソース層と前記ドレイン層との間に逆バイアス電圧が印加された状態において、前記ドレイン層と前記ウエルとの間に第１の空乏層が形成され、前記ウエルと前記ディープウエルとの間に第２の空乏層が形成され、前記ソース層と前記ドレイン層との間ではパンチスルーが発生せず、前記ウエルと前記ドレイン層の接合耐圧以下で前記第１の空乏層と前記第２の空乏層とが繋がることを特徴とする半導体装置。
【請求項２】
前記ウエルの上層部分の一部に形成され、前記ソース層を囲み、前記ドレイン層は囲まず、実効的な不純物ドーズ量が前記ウエルの実効的な不純物ドーズ量よりも高い第１導電型領域をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ドレイン層と前記ディープウエルとが電気的に接続される電圧は、前記ドレイン層と前記ウエルとの間の接合耐圧よりも低い電圧であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ウエルにおける前記ドレイン層の直下域に相当する部分の実効的な不純物ドーズ量は、前記ウエルにおける前記ソース層の直下域に相当する部分の実効的な不純物ドーズ量よりも低いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記ドレイン層と前記ディープウエルとの間に設けられ、周囲を前記ウエルによって囲まれており、前記ドレイン層及び前記ディープウエルに接触していない第２導電型領域をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、横型の電界効果トランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータのハイサイド・トランジスタとして、Ｎ型のＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor：横方向拡散金属酸化物半導体電界効果トランジスタ）を用いる場合において、Ｐ型半導体基板にディープＮウエル（ＤＮＷ）を形成し、ＤＮＷの上層部分にＰウエルを形成し、このＰウエルの内部にＮ型のソース層及びドレイン層を形成することにより、ＤＮＷの内部にＮ型ＬＤＭＯＳを形成する技術が知られている（例えば、特許文献１参照。）。こうすることで、ＬＤＭＯＳ全体をＤＮＷで囲み、半導体基板からＬＤＭＯＳを電気的に分離させることが可能となる。
【０００３】
しかしながら、通常、ＤＮＷの替わりに埋め込みＮ＋層、そしてエピタキシャル成長法にてウエルの形成領域を作るのに対して、上記のようにＤＮＷをインプラ法及び拡散法によって形成すると埋め込みＮ＋層にて形成する場合より不純物濃度が低くなり、抵抗率が高くなってしまう。
【０００４】
従って、ソース層とドレイン層とを交互に配列させるなどしてＮ型ＬＤＭＯＳの面積を大きくしたときに、ＤＮＷが高抵抗であるため、ＤＮＷの電位が位置によってばらついてしまい、大面積の素子内にて均一な特性を得ることが困難になるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２４５４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、横型の電界効果トランジスタを備えた半導体装置であって、素子面積を大きくしても素子内の特性が均一な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の上層部分の一部に形成された第２導電型のディープウエルと、前記ディープウエルの上層部分の一部に形成された第１導電型のウエルと、前記ウエル内に形成された第２導電型のソース層と、前記ディープウエルと同電位であって、前記ウエル内に前記ソース層から離隔して形成された第２導電型のドレイン層と、前記ディープウエルの上層部分における前記ウエルの外側に形成され、前記ドレイン層に接続される第２導電型のコンタクト層と、前記ソース層と前記ドレイン層との間の領域の直上域に設けられたゲート電極と、前記ウエルと前記ゲート電極との間に設けられたゲート絶縁膜と、前記ウエルの上層部分における前記ドレイン層と前記ゲート電極の直下域との間に形成され、実効的な不純物ドーズ量が前記ドレイン層の実効的な不純物ドーズ量よりも低い第２導電型のドリフト層と、を備え、前記ソース層と前記ドレイン層との間に逆バイアス電圧が印加された状態において、前記ドレイン層と前記ウエルとの間に第１の空乏層が形成され、前記ウエルと前記ディープウエルとの間に第２の空乏層が形成され、前記ソース層と前記ドレイン層との間ではパンチスルーが発生せず、前記ウエルと前記ドレイン層の接合耐圧以下で前記第１の空乏層と前記第２の空乏層とが繋がることを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、横型の電界効果トランジスタを備えた半導体装置であって、素子面積を大きくしても素子内の特性が均一な半導体装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置を例示する断面図である。
【図２】図１に示す領域Ｒを拡大して示す断面図である。
【図３】第１の実施形態に係る半導体装置の動作を例示する断面図である。
【図４】第１の実施形態の実施例に係る半導体装置を例示する断面図である。
【図５】（ａ）及び（ｂ）は、横軸に位置をとり、縦軸に不純物濃度をとって、半導体装置における不純物濃度プロファイルを例示するグラフ図であり、（ａ）は図４に示すＡ−Ａ’線に沿ったプロファイルを示し、（ｂ）は図４に示すＢ−Ｂ’線に沿ったプロファイルを示す。
【図６】（ａ）乃至（ｃ）は、第１の実施形態の実施例に係る半導体装置内の電界分布のシミュレーション結果を例示する図であり、（ａ）はＳＤ電圧が０Ｖである場合を示し、（ｂ）はＳＤ電圧が通常の駆動電圧である場合を示し、（ｃ）はＳＤ電圧が素子耐圧付近の高電圧を印加した場合を示す。
【図７】第１の実施形態の第１の比較例に係る半導体装置を例示する断面図である。
【図８】第１の実施形態の第２の比較例に係る半導体装置を例示する断面図である。
【図９】本発明の第２の実施形態に係る半導体装置を例示する断面図であり、図１に示すＮ型ＬＤＭＯＳとは異なるＮ型ＬＤＭＯＳを示す。
【図１０】第２の実施形態の変形例に係る半導体装置を例示する断面図であり、ローサイド・トランジスタとなるＮ型ＬＤＭＯＳを示す。
【図１１】本発明の第３の実施形態に係る半導体装置を例示する断面図である。
【図１２】本発明の第４の実施形態に係る半導体装置を例示する断面図である。
【図１３】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】本発明の第５の実施形態に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図であり、
図２は、図１に示す領域Ｒを拡大して示す断面図である。
【００１１】
図１及び図２に示すように、本実施形態に係る半導体装置１においては、導電型がＰ型のＰ型基板１１が設けられている。Ｐ型基板１１は全体が均一な半導体層によって形成されていてもよく、上層部分のみがＰ型半導体層となっていてもよい。なお、図１及び図２においては、Ｐ型基板１１は「Ｐ−Ｓｕｂ」と表示している。Ｐ型基板１１の上層部分の一部には、導電型がＮ＋型のディープＮウエル（ＤＮＷ）１２が形成されている。ＤＮＷ１２の上層部分の一部には、Ｐウエル（ＰＷ）１３が選択的に形成されている。ＤＮＷ１２及びＰウエル１３は共に不純物インプラ及び拡散によって形成されている。また、Ｐウエル１３における実効的なドーズ量は例えば１×１０１３ｃｍ−２以下である。なお、「実効的なドーズ量」とは、注入されたドーズ量からアクセプタとドナーとの相殺分を除いた実質的に伝導に寄与する不純物のドーズ量をいう。
【００１２】
Ｐウエル１３の上層部分の一部には、導電型がＰ型のチャネルインプラ領域１４（第１導電型領域）が形成されている。チャネルインプラ領域１４の実効的な不純物ドーズ量は、Ｐウエル１３の実効的な不純物ドーズ量よりも高い。例えば、図１に示すように、１つのＰウエル１３内においてチャネルインプラ領域１４は２ヶ所に形成されており、その形状は、図１の紙面に対して垂直な方向に延びるストライプ状である。
【００１３】
図１及び図２に示すように、各チャネルインプラ領域１４の上層部分の一部には、導電型がＮ＋型のソース層１５が形成されている。また、チャネルインプラ領域１４の上層部分の他の一部には、導電型がＰ＋型のコンタクト層１６が形成されている。ソース層１５及びコンタクト層１６は共通のソース電極（図示せず）に接続されており、例えば相互に接している。
【００１４】
一方、Ｐウエル１３の上層部分であって、チャネルインプラ領域１４から離隔した領域には、導電型がＮ＋型のドレイン層１７が形成されている。例えば、図１に示すように、ドレイン層１７は１対のチャネルインプラ領域１４の間に配置されており、図１の紙面に対して垂直な方向に沿ってストライプ状に延びている。
【００１５】
また、Ｐウエル１３の上層部分の一部であってドレイン層１７から見てソース層１５側の領域には、導電型がＮ型のドリフト層１８が形成されている。図１に示す例では、ドリフト層１８はドレイン層１７には接しているがチャネルインプラ領域１４には接しておらず、ドリフト層１８とチャネルインプラ領域１４との間には、Ｐウエル１３が介在している。なお、ドリフト層１８はチャネルインプラ領域１４に接していてもよい。ドリフト層１８の実効的な不純物ドーズ量は、ドレイン層１７の実効的な不純物ドーズ量よりも低い。一方、ソース層１５におけるドレイン層１７側の部分には、ＬＤＤ（Lightly Doped Drain：低不純物濃度ドレイン）領域（図示せず）が設けられている。
【００１６】
ディープＮウエル（ＤＮＷ）１２の上層部分におけるＰウエル１３の外側には、導電型がＮ＋型のコンタクト層１９が形成されている。コンタクト層１９の実効的な不純物濃度はＤＮＷ１２の実効的な不純物濃度よりも高い。また、ＤＣ−ＤＣコンバータのハイサイド仕様を想定して、コンタクト層１９は配線を介してドレイン層１７に接続されている。更に、Ｐ型基板１１におけるＤＮＷ１２の外側には、Ｐ型基板１１に所定の電位を印加するためのコンタクト層２０が形成されている。コンタクト層２０の導電型はＰ＋型であり、その実効的なアクセプタ濃度は、Ｐ型基板１１の実効的なアクセプタ濃度よりも高い。
【００１７】
また、Ｐ型基板１１上であって、ソース層１５とドレイン層１７との間の領域の直上域、より具体的には、ソース層１５とドリフト層１８との間の領域の直上域には、ゲート電極２１が設けられている。ゲート電極２１の形状も、ソース層１５及びドレイン層１７と同じ方向に延びるストライプ状である。図１に示す例では、チャネルインプラ領域１４のドリフト層１８側の外縁は、ゲート電極２１の直下域に位置している。なお、上述の如く、ドリフト層１８をチャネルインプラ領域１４に接触させる場合には、チャネルインプラ領域１４はゲート電極２１の直下域の全域に形成されていてもよい。更に、Ｐウエル１３とゲート電極２１との間には、ゲート絶縁膜２２が設けられている。
【００１８】
そして、Ｐウエル１３、チャネルインプラ領域１４、ソース層１５、コンタクト層１６、ドレイン層１７、ドリフト層１８、コンタクト層１９、ゲート電極２１及びゲート絶縁膜２２により、Ｎ型ＬＤＭＯＳ２６が構成されている。Ｎ型ＬＤＭＯＳ２６はＤＮＷ１２によって囲まれており、Ｐ型基板１１における他の領域から電気的に分離されている。
【００１９】
次に、本実施形態に係る半導体装置の動作について説明する。
図３は、本実施形態に係る半導体装置の動作を例示する断面図である。
図３に示すように、ゲート電極２１にＮ型ＬＤＭＯＳ２６の閾値電圧よりも低い電位が印加されてＮ型ＬＤＭＯＳ２６がオフ状態となり、ソース層１５に負極のソース電位が印加され、ドレイン層１７に正極のドレイン電位が印加された状態、つまり逆バイアス電圧が印加された状態のとき、コンタクト層１６を介してチャネルインプラ領域１４及びＰウエル１３にもソース電位が印加される。また、コンタクト層１９を介してＤＮＷ１２の端部にもドレイン電位が印加される。なお、上述の「負極」及び「正極」は相対的な電位関係を示し、「負極」が必ずしも接地電位よりも低い電位というわけではなく、例えば、接地電位（ゼロ電位）であってもよい。
【００２０】
このように、Ｎ＋型のドレイン層１７及びＤＮＷ１２には正極のドレイン電位が印加され、Ｐウエル１３には負極のソース電位が印加されることにより、ドレイン層１７とＰウエル１３との界面から空乏層が上下に伸びるが、主として不純物濃度が相対的に低いＰウエル１３の内部、すなわち、下方に向かって空乏層（第１の空乏層）が伸びる。一方、ＤＮＷ１２とＰウエル１３との界面からも空乏層が上下に伸びるが、主として不純物濃度が相対的に低いＰウエル１３の内部、すなわち、上方に向かって空乏層（第２の空乏層）が伸びる。そして、両空乏層が相互に接触し、繋がることにより、ドレイン層１７とＤＮＷ１２とがＰウエル１３を介して電気的に接続される。このとき、ドレイン層１７とＤＮＷ１２は同電位であり、電流が流れることはないが、本明細書ではこの状態を便宜的に「ドレイン層１７とＤＮＷ１２との間のパンチスルー（「縦方向のパンチスルー」ともいう）」と呼ぶことにする。
【００２１】
この結果、ＤＮＷ１２におけるドレイン層１７の直下域に相当する部分に、ドレイン電位が印加される。ドレイン層１７とＤＮＷ１２との間にパンチスルーを発生させる手段としては、例えば、Ｐウエル１３の実効的な不純物濃度を低くする方法がある。これにより、Ｐウエル１３内において空乏層が伸びやすくなり、縦方向のパンチスルーが発生しやすくなる。例えば、上述の如く、Ｐウエル１３の実効的なドーズ量を１×１０１３ｃｍ−２以下とする。
【００２２】
ＬＤＭＯＳ２６のソース領域、すなわち、ソース層１５及びその近傍の領域では、Ｎ＋型のソース層１５には負極のソース電位が印加されるため、ソース層１５とチャネルインプラ領域１４との界面からは空乏層が伸びず、ＤＮＷ１２とＰウエル１３との界面からのみ空乏層が上下に伸びるが、ソース層１５は実効的な不純物濃度がＰウエル１３の不純物濃度よりも高いＰ型のチャネルインプラ領域１４によって囲まれていることもあって、ソース層１５の直下のＰ型領域、すなわち、Ｐウエル１３とチャネルインプラ領域１４が完全に空乏化することはない。つまり、Ｐウエル１３はドレイン領域では完全に空乏化し、ソース領域では空乏化しない。一方、ドリフト層１８は、素子の横方向の耐圧を維持させるため、不純物濃度を適正に設定して、逆バイアス印加時には空乏化するように設計する。これらの関係により、Ｐウエル１３内の空乏層の端部はドリフト領域１８の途中にくることが多い。この状態の等電位面を模式的に示したものが図３の曲線である。また、以上のようなしくみにより、ソース層１５とドレイン層１７との間には連続した空乏層が形成されず、パンチスルー（以下、「横方向のパンチスルー」ともいう）が発生しない。
【００２３】
一方、素子の耐圧は上記のように、ドリフト領域１８を空乏化させ、この空乏化した領域にてソース、ドレイン間の電圧を適宜分担して所望の素子耐圧を実現させるのが、通常のＬＤＭＯＳの耐圧設計である。しかしＣＭＯＳのＰウエル及びドレイン層を用いると、その不純物濃度が高いことが多く、ドレイン層１７の直下、つまりＰウエル１３及びドレイン層１７の接合耐圧で素子耐圧が決まってしまうという現象が生じる。この場合、ドリフト領域１８の適正な不純物濃度と長さに設計しても、Ｐウエル１３とドレイン層１７との間の接合耐圧以上の耐圧を出すことが不可能となる。
【００２４】
しかし、Ｐウエル１３およびドレイン層１７の接合耐圧以下で、ドレイン層１７とＤＮＷ１２との間のパンチスルーが起これば、素子耐圧は上記接合耐圧の影響を受けない。よって、ドリフト領域１８の設計によって素子耐圧を決めることが可能となる。
なお、ドレイン層１７との接合耐圧が高くなるようにＰウエル１３の濃度を下げてやることもひとつの方法であるが、この方法だと既存のＣＭＯＳのＰウエル１３と別工程で形成する必要があり、工程増、コスト増につながってしまう。
よって、工程増を可能な限り抑えて、高耐圧ＬＤＭＯＳを形成するには、本実施例のような動作が求められる。
【００２５】
そして、本実施形態においては、ドリフト層１８、ドレイン層１７、Ｐウエル１３における縦方向のパンチスルーが発生している部分、及びＤＮＷ１２が同じ電位になることにより、等電位面Ｅがこれらの領域の外縁に沿って湾曲する。これにより、ドレイン層１７とＰウエル１３との間において、電界集中が緩和される。この結果、ドレイン層１７とＰウエル１３との間の接合耐圧がより一層向上する。
【００２６】
次に、本実施形態の効果について説明する。
本実施形態においては、ドレイン層１７とＤＮＷ１２との間に縦方向のパンチスルーが発生することにより、ＤＮＷ１２におけるドレイン層１７の直下域に相当する部分にドレイン電位を印加することができる。これにより、ＤＮＷ１２の面積を大きくしても、ＤＮＷ１２内の電位が位置によってばらつくことを抑制し、ＤＮＷ１２の電位を均一にすることができ、この結果、素子面積を大きくしても、Ｎ型ＬＤＭＯＳ２６全体で均一な特性を得ることができる。例えば、ソース層１５及びドレイン層１７を交互に多数配列させることにより、Ｎ型ＬＤＭＯＳ２６の電流駆動能力を増大させても、ＤＮＷ１２にはコンタクト層１９だけでなく、各ドレイン層１７から空乏層を介してもドレイン電位を印加することができため、ＤＮＷ１２の全体にわたって電位を均一化することができる。
【００２７】
なお、本実施形態においては、横方向のパンチスルーを発生させずに、縦方向のパンチスルーのみを発生させる方法として、Ｐウエル１３の実効的なアクセプタ濃度を低く抑えると共に、ソース層１５を囲みドレイン層１７は囲まない高濃度なチャネルインプラ領域１４を設ける方法を採用したが、これに限定されない。例えば、チャネルインプラ領域１４を設けずに、ソース層１５とドレイン層１７との間の距離を大きくしてもよい。これによっても、ソース−ドレイン間に所定の駆動電圧を印加したときに、横方向のパンチスルーが発生しない。換言すれば、本実施形態においては、ソース層１５とドレイン層１７との間にはパンチスルーが発生せず、ドレイン層１７とＤＮＷ１２との間にはパンチスルーが発生するような電圧を、ソース層１５とドレイン層１７との間に印加して、Ｎ型ＬＤＭＯＳ２６を駆動させる。
【００２８】
また、本実施形態においては、ドリフト層１８を設けることにより、電界集中を緩和して、ドレイン層１７とＰウエル１３との間の耐圧を向上させることができる。これにより、この耐圧よりも低い電圧によって、縦方向のパンチスルーを発生させることができる。
【００２９】
更に、本実施形態においては、縦方向のパンチスルーを発生させるために、ドレイン層１７とＤＮＷ１２との間に特別な構造を設けないため、このような構造を形成するためのマスクの位置ずれに起因して、Ｎ型ＬＤＭＯＳ２６の特性がばらつくという問題が発生しない。
【００３０】
以下、上述の本実施形態の効果をより具体的に示すために、本実施形態の実施例及び比較例について説明する。
先ず、本実施形態の実施例について説明する。
図４は、本実施例に係る半導体装置を例示する断面図であり、
図５（ａ）及び（ｂ）は、横軸に素子深さ方向の位置をとり、縦軸に不純物濃度をとって、半導体装置における不純物濃度プロファイルを例示するグラフ図であり、（ａ）は図４に示すＡ−Ａ’線に沿ったプロファイルを示し、（ｂ）は図４に示すＢ−Ｂ’線に沿ったプロファイルを示す。
なお、図５（ａ）及び（ｂ）において、破線はアクセプタ濃度を示し、一点鎖線はドナー濃度を示し、実線は実効的な不純物濃度を示す。
【００３１】
図４並びに図５（ａ）及び（ｂ）に示すように、本実施例に係る半導体装置３１においては、ＤＮＷ１２に重ねるようにアクセプタを注入して、Ｐウエル１３を形成しているため、形成後のＰウエル１３の実効的な不純物量が少なくなっている。また、ソース層１５側の領域においては、Ｐウエル１３にアクセプタを重ね打ちしてチャネルインプラ領域１４を形成しているため、アクセプタ濃度が更に補強され、ラッチアップ等の不良に対抗することが可能となる。
【００３２】
図５（ａ）及び（ｂ）に示す例では、半導体装置３１において、Ｐ型基板１１の実効的な不純物濃度は３×１０１５ｃｍ−３程度であり、ＤＮＷ１２及びＰウエル１３の実効的な不純物濃度のピーク値は５×１０１６ｃｍ−３程度であり、チャネルインプラ領域１４の実効的な不純物濃度は３×１０１７ｃｍ−３程度であり、ソース層１５及びドレイン層１７の実効的な不純物濃度は２×１０２０ｃｍ−３程度である。
【００３３】
次に、本実施例の動作について説明する。
図６（ａ）乃至（ｃ）は、本実施例に係る半導体装置内の電界分布のシミュレーション結果を例示する図であり、（ａ）はソース−ドレイン間の電圧（以下、「ＳＤ電圧」という）が０Ｖである場合を示し、（ｂ）はＳＤ電圧が通常の駆動電圧である場合を示し、（ｃ）はＳＤ電圧が素子耐圧付近の高電圧である場合を示す。
なお、図６（ａ）乃至（ｃ）が示す領域は、図４に示す領域にほぼ対応する。
【００３４】
図６（ａ）に示すように、ＳＤ電圧が０Ｖである場合には、半導体装置３１内の電位は均一である。これに対して、図６（ｂ）に示すように、ＳＤ電圧を印加していくと、図４に示すドレイン層１７とＤＮＷ１２との間に縦方向のパンチスルーが発生し、Ｐウエル１３内に生じた空乏層を介してドレイン層１７がＤＮＷ１２に導通される。この結果、ドリフト層１８、ドレイン層１７、Ｐウエル１３の空乏層形成領域及びＤＮＷ１２を結ぶように、等電位面が形成される。そして、図６（ｃ）に示すように、ＳＤ電圧を素子の耐圧付近まで上昇させても、等電位面の密度は増加するものの、等電位面の形状はあまり変化しない。このため、等電位面が特に密となる領域は出現せず、高い耐圧を得ることができる。また目標耐圧に対してドリフト層１８の長さを必要最小限に設定できるため、オン抵抗を低くすることが可能となる。
【００３５】
このように、本実施例に係る半導体装置３１においては、ソース−ドレイン間に駆動電圧を印加すると縦方向のパンチスルーが発生し、このパンチスルーは素子耐圧の限界付近まで安定して存在する。このように、本実施例によれば、前述の実施形態において説明した効果を安定して得ることができる。
【００３６】
次に、本実施形態の第１の比較例について説明する。
図７は、本比較例に係る半導体装置を例示する断面図である。
図７に示すように、本比較例に係る半導体装置１０１の層構造は、上述の本実施形態に係る半導体装置１の層構造と同じであるが、半導体装置１０１におけるＰウエル１３の実効的な不純物濃度は、半導体装置１におけるそれよりも高い。このため、Ｎ型ＬＤＭＯＳ２６を非導通状態としたときに、ドレイン層１７とＤＮＷ１２との間に縦方向のパンチスルーが発生しない。
【００３７】
このような半導体装置１０１においては、ＤＮＷ１２に対しては、ＤＮＷ１２の端部に形成されたコンタクト層１９を介してのみ、ドレイン電位が印加される。このため、ＤＮＷ１２における端部Ｄと中央部Ｃとでは、電位が異なってしまう。このため、Ｎ型ＬＤＭＯＳ２６の特性が位置によってばらついてしまう。この傾向は、ＤＮＷ１２の実効的な不純物濃度が低く抵抗率が高いほど顕著になり、また、ＤＮＷ１２の幅が大きいほど顕著になる。
【００３８】
また、半導体装置１０１においては、縦方向のパンチスルーによってドレイン層１７とＤＮＷ１２とが接続されないため、等電位面Ｅはドリフト層１８及びドレイン層１７の表面に沿って形成される。このため、ドリフト層１８の角部において電界が集中し、この部分の耐圧が低下してしまう。
【００３９】
次に、本実施形態の第２の比較例について説明する。
図８は、本比較例に係る半導体装置を例示する断面図である。
図８に示すように、本比較例に係る半導体装置１０２においては、ドレイン層１７の全体及びドリフト層１８におけるドレイン層１７側の部分の直下域にはＰウエル１３が形成されておらず、ＤＮＷ１２が上方に延出している。これにより、ＤＮＷ１２はドレイン層１７の全体及びドリフト層１８におけるドレイン層１７側の部分に接触している。
【００４０】
本比較例に係る半導体装置１０２においては、ドレイン層１７がＤＮＷ１２に接触していることにより、この部分が導通し、ドレイン層１７を介してＤＮＷ１２にドレイン電位を印加することができる。これにより、ＤＮＷ１２の電位を均一にすることができる。また、ドレイン層１７からＤＮＷ１２までＰウエル１３を迂回するように湾曲した等電位面が形成されるため、電界集中が緩和され、耐圧が向上する。
【００４１】
しかしながら、ドリフト層１８に含まれるドナーは、Ｐウエル１３に含まれるアクセプタによって打ち消されるため、ドリフト層１８の実効的なドーズ量はドリフト層１８とＰウエル１３との重なり部分の長さに依存する。本比較例においては、ＤＮＷ１２の延出部分とＰウエル１３との界面がドリフト層１８の直下に位置するため、Ｐウエル１３を形成するためのマスクに位置ずれが生じると、重なり部分の長さが変動し、ドリフト層１８の実効的なドーズ量が変動してしまう。この結果、耐圧及びオン抵抗等の素子特性がばらついてしまう。
【００４２】
このため、半導体装置１０２を設計する際には、マスクの位置ずれを見込んでおく必要がある。すなわち、素子特性の変動を見込んでスペックを高く設定しておくか、又は、マスクの合わせ位置にマージンを持たせるため、素子のサイズを大きく設計しておく必要がある。この結果、Ｎ型ＬＤＭＯＳ２６がオーバースペックとなるか、又は、素子の面積が増大し、オン抵抗が増加してしまう。
【００４３】
これに対して、本実施形態の実施例によれば、パンチスルーによってドレイン層１７をＤＮＷ１２に導通させているため、Ｐウエル１３をドリフト層１８の直下域で切る必要がなく、Ｐウエル１３を形成する際のマスクの位置ずれに起因するばらつきが発生しない。このため、半導体装置を設計する際に、素子をオーバースペックにしたり、大型化させたりする必要がない。
【００４４】
次に、本発明の第２の実施形態について説明する。
図９は、本実施形態に係る半導体装置を例示する断面図であり、図１に示すＮ型ＬＤＭＯＳとは異なるＮ型ＬＤＭＯＳを示す。
本実施形態に係る半導体装置２においては、Ｐ型基板１１の一部の領域に図１に示すＮ型ＬＤＭＯＳ２６が設けられており、Ｐ型基板１１の他の一部の領域に図９に示すＮ型ＬＤＭＯＳ４６が設けられている。Ｎ型ＬＤＭＯＳ２６は、ＤＣ−ＤＣコンバータのハイサイド・トランジスタを構成し、Ｎ型ＬＤＭＯＳ４６は、このＤＣ−ＤＣコンバータのローサイド・トランジスタを構成する。
【００４５】
図９に示すように、Ｎ型ＬＤＭＯＳ４６においては、ドレイン電位をＤＮＷ１２に印加するためのコンタクト層１９（図１参照）は設けられていない。図９に示すＤＮＷ１２は図１に示すＤＮＷ１２と連続しており、このＤＮＷ１２にはＮ型ＬＤＭＯＳ２６のドレイン電位が印加される。Ｎ型ＬＤＭＯＳ４６の上記以外の構成は、図１に示すＮ型ＬＤＭＯＳ２６の構成と同じである。すなわち、図９に示すＰウエル１３、チャネルインプラ領域１４、ソース層１５、コンタクト層１６、ドレイン層１７及びドリフト層１８は、それぞれ、図１に示すこれらの構成要素とは別個のものであるが、これらの構成要素と同時に形成されたものであり、深さ及びドーズ量はそれぞれ同一である。
【００４６】
次に、本実施形態の動作について説明する。
ＤＣ−ＤＣコンバータのハイサイド・トランジスタであるＮ型ＬＤＭＯＳ２６については、ドレイン層１７にドレイン電位としてＤＣ−ＤＣコンバータの入力電位、例えば、＋５Ｖの正電位が印加される。このとき、コンタクト層１９を介してＤＮＷ１２にも＋５Ｖの入力電位が印加される。一方、ＤＣ−ＤＣコンバータのローサイド・トランジスタであるＮ型ＬＤＭＯＳ４６については、ソース層１５にソース電位としてＤＣ−ＤＣコンバータの基準電位、例えば、０Ｖの接地電位が印加される。そして、Ｎ型ＬＤＭＯＳ２６のソース層１５はＮ型ＬＤＭＯＳ４６のドレイン層１７に接続される。
【００４７】
そして、ハイサイド・トランジスタであるＮ型ＬＤＭＯＳ２６がオフ状態であり、ローサイド・トランジスタであるＮ型ＬＤＭＯＳ４６がオン状態であるときには、前述の第１の実施形態と同様な動作により、Ｎ型ＬＤＭＯＳ２６内において縦方向のパンチスルーが発生し、ＤＮＷ１２にドレイン電位（入力電位）が印加される。このとき、Ｎ型ＬＤＭＯＳ４６においては、ドレイン電位はほぼ０Ｖとなるため、縦方向のパンチスルーは発生しない。
【００４８】
一方、ハイサイド・トランジスタであるＮ型ＬＤＭＯＳ２６がオン状態であり、ローサイド・トランジスタであるＮ型ＬＤＭＯＳ４６がオフ状態であるときには、Ｎ型ＬＤＭＯＳ２６のソース電位はほぼ＋５Ｖとなり、ＳＤ電圧がほぼ０Ｖとなるため、図６（ａ）に示すような状態となり、縦方向のパンチスルーは発生しない。また、Ｎ型ＬＤＭＯＳ４６においては、ドレイン電位はほぼ＋５Ｖとなり、ソース電位は０Ｖとなるが、ＤＮＷ１２にはＮ型ＬＤＭＯＳ２６の形成領域に形成されたコンタクト層１９（図１参照）のみを介してドレイン電位が印加されるため、ＤＮＷ１２におけるＮ型ＬＤＭＯＳ４６が形成されている領域の電位は、＋５Ｖからかなり降下している。このため、やはり縦方向のパンチスルーは発生しない。
【００４９】
本実施形態によれば、１枚のＰ型基板１１において、共通の仕様のディープＮウエル（ＤＮＷ）１２及びＰウエル１３等を用いて、ハイサイド・トランジスタ及びローサイド・トランジスタを形成することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００５０】
次に、第２の実施形態の変形例について説明する。
図１０は、本変形例に係る半導体装置を例示する断面図であり、ローサイド・トランジスタとなるＮ型ＬＤＭＯＳを示す。
【００５１】
図１０に示すように、本変形例に係る半導体装置２ａにおいては、ローサイド・トランジスタを構成するＮ型ＬＤＭＯＳ４６において、ドレイン層１７の全体及びドリフト層１８のドレイン層１７側の部分の直下域にディープＮウエル（ＤＮＷ）５２が形成されており、その直下域にはディープＰウエル（ＤＰＷ）５３が形成されている。ＤＰＷ５３はＤＮＷ１２に接触している。本変形例における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【００５２】
次に、本発明の第３の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を例示する断面図である。
図１１に示すように、本実施形態に係る半導体装置３においては、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）の構成に加えて、Ｐウエル１３内におけるチャネルインプラ領域１４の直下域の一部に、チャネルインプラ領域１４に接するように、Ｐウエル６３が追加的に形成されている。Ｐウエル６３の導電型はＰ型であり、Ｐウエル６３の実効的な不純物濃度はＰウエル１３の実効的な不純物濃度よりも高い。
【００５３】
本実施形態によれば、Ｐウエル１３内にＰウエル１３に加えてＰウエル６３を形成することにより、Ｐウエル１３のソース側の領域における実効的なアクセプタ濃度を補強している。これにより、ラッチアップ等の不良をより確実に回避することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００５４】
次に、本発明の第４の実施形態について説明する。
図１２は、本実施形態に係る半導体装置を例示する断面図である。
図１２に示すように、本実施形態に係る半導体装置４においては、ＤＮＷ１２がドレイン側の領域１２ｄとソース側の領域１２ｓとに分かれており、ドレイン側の領域１２ｄの実効的な不純物濃度は、ソース側の領域１２ｓの実効的な不純物濃度よりも高い。また、Ｐウエル１３もドレイン側の領域１３ｄとソース側の領域１３ｓとに分かれており、ドレイン側の領域１３ｄの実効的な不純物濃度は、ソース側の領域１３ｓの実効的な不純物濃度よりも低い。このため、Ｐウエル１３におけるドレイン層１７の直下域に相当する部分の実効的な不純物濃度は、Ｐウエル１３におけるソース層１５の直下域に相当する部分の実効的な不純物濃度よりも低い。本実施形態における上記以外の構成は、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）と同様である。
【００５５】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図１３は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図１３に示すように、例えば単結晶のシリコン（Ｓｉ）からなるＰ型基板１１を用意し、Ｐ型基板１１の上面におけるソース側の領域上のみに、スリット状のレジストブロック７１を形成する。次に、このレジストブロック７１をマスクとして、Ｐ型基板１１の上層部分にドナー、例えば、リン（Ｐ）をイオン注入する。これにより、ソース側の領域に注入されたドナーのドーズ量は、ドレイン側の領域に注入されたドナーのドーズ量よりも少なくなる。
【００５６】
その後、レジストブロック７１を除去し、熱処理を施すことにより、注入されたドナーを拡散させ、ソース側の領域及びドレイン側の領域のそれぞれにおいてドナー濃度を均一化する。なお、このとき、レジストブロック７１の配列周期は十分に小さくしておくため、熱拡散処理後の領域１２ｓにおけるドナー濃度分布にレジストブロック７１の配列周期は反映されない。これにより、Ｐ型基板１１の上層部分にＤＮＷ１２が形成されるが、ＤＮＷ１２のソース側の領域１２ｓのドナー濃度は、ドレイン側の領域１２ｄのドナー濃度よりも低くなる。
【００５７】
次に、ＤＮＷ１２の上層部分に対してアクセプタをイオン注入し、Ｐウエル１３を形成する。このとき、アクセプタのドーズ量はソース側の領域とドレイン側の領域とで同じとするが、ドレイン側の領域においては、ソース側の領域よりも、注入されたアクセプタがＤＮＷ１２に含まれるドナーによって打ち消される分が多くなるため、結果的には、Ｐウエル１３におけるドレイン側の領域１３ｄの実効的な不純物濃度は、ソース側の領域１３ｓの実効的な不純物濃度よりも低くなる。
【００５８】
以後、図１２に示すように、通常の方法によって各領域及び各層を形成し、ゲート絶縁膜２２及びゲート電極２１等を形成することにより、本実施形態に係る半導体装置４が製造される。
【００５９】
本実施形態においては、Ｐウエル１３のドレイン側の領域１３ｄにおける実効的な不純物濃度が、ソース側の領域１３ｓにおける実効的な不純物濃度よりも低いため、ドレイン層１７とＤＮＷ１２のドレイン側の領域１２ｄとの間に、縦方向のパンチスルーが発生しやすくなる。これにより、Ｐウエル１３に許容される厚さ及び不純物濃度等の範囲を広くすることができる。半導体装置４において、Ｎ型ＬＤＭＯＳ２６を他のＣＭＯＳと混載させる場合には、Ｐウエルの厚さ及び不純物濃度等はＣＭＯＳの設計によって決定されることが多いため、Ｐウエルの設計の自由度が向上すると、半導体装置全体の設計自由度が向上する。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００６０】
次に、本発明の第５の実施形態について説明する。
図１４は、本実施形態に係る半導体装置を例示する断面図である。
図１４に示すように、本実施形態に係る半導体装置５においては、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）の構成に加えて、ドレイン層１７の全体及びドリフト層１８のドレイン層１７側の部分とＤＮＷ１２との間に、導電型がＮ型のＮ型領域８１が設けられている。Ｎ型領域８１は周囲をＰウエル１３によって囲まれており、ドレイン層１７、ドリフト層１８及びＤＮＷ１２には接触しておらず、フローティング状態となっている。
【００６１】
Ｎ型領域８１は、専用のマスクを用いてレジストブロックを形成し、このレジストブロックをマスクとしてドナーをイオン注入することにより形成してもよい。また、ドリフト層１８をドレイン側の部分とソース側の部分とに分けた２段構成とし、ドレイン層側の部分の不純物濃度を相対的に高くし、ソース側の部分の不純物濃度を相対的に低くする場合には、ドレイン側の部分にドナーをイオン注入するためのマスクを用いてＮ型領域８１を形成してもよい。
【００６２】
本実施形態によれば、Ｐウエル１３内にＮ型領域８１を設けることにより、ドレイン層１７とＤＮＷ１２との間に空乏層が伸びやすくなり、縦方向のパンチスルーが発生しやすくなる。これにより、Ｐウエル１３に許容される厚さ及び不純物濃度等の範囲を広くすることができ、半導体装置の設計自由度が向上する。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００６３】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、ＬＤＭＯＳがＮチャネル型である例を示したが、本発明はＰチャネル型のＬＤＭＯＳについても適用可能である。また、本発明に係る半導体装置は、ＤＣ−ＤＣコンバータには限定されない。
【符号の説明】
【００６４】
１、２、２ａ、３、４、５、３１、１０１、１０２  半導体装置、１１  Ｐ型基板、１２  ディープＮウエル（ＤＮＷ）、１２ｄ、１３ｄ  ドレイン側の領域、１２ｓ、１３ｓ  ソース側の領域、１３、６３  Ｐウエル、１４  チャネルインプラ領域、１５  ソース層、１６、１９、２０  コンタクト層、１７  ドレイン層、１８  ドリフト層、２１  ゲート電極、２２  ゲート絶縁膜、２６、４６  Ｎ型ＬＤＭＯＳ、５２  ディープＮウエル（ＤＮＷ）、５３  ディープＰウエル（ＤＰＷ）、７１  レジストブロック、８１  Ｎ型領域、Ｃ  中央部、Ｄ  端部、Ｅ  等電位面、Ｒ  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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