(57)【要約】【課題】ソフトスイッチングのための追加回路素子を抑制した上でスイッチング損失を効果的に抑制できる、昇圧機能を備えたＤＣ−ＤＣコンバータの回路構成を提供する。【解決手段】ＤＣ−ＤＣコンバータ１００は、昇圧チョッパを構成する、インダクタＬ１、スイッチング素子Ｑ１および、ダイオードＤ２に加えて、追加回路要素である、ダイオードＤ１、インダクタＬ２、および、インダクタＬｒを備える。スイッチング素子Ｑ１のターンオフ時に、ダイオードＤ２によって転流された電流Ｉ（Ｌ２），Ｉ（Ｄ２）は、スイッチング素子Ｑ１のターンオフ期間中に、インダクタＬｒに誘起される逆起電力によって消滅される。スイッチング素子Ｑ１のターンオン時には、電流Ｉ（Ｌ２），Ｉｃの上昇がインダクタＬ２によって抑制されることによって、ゼロ電流スイッチングが実現される。【選択図】図１
2010130888.tif 000002
【特許請求の範囲】
【請求項１】
低圧電源の出力電圧を昇圧して電源配線へ出力するＤＣ−ＤＣコンバータであって、
前記低圧電源と第１のノードとの間に接続された第１のインダクタと、
前記第１のノードおよび前記電源配線の間に、前記第１のノードから前記電源配線へ向かう方向を順方向として接続された第１の整流素子と、
第２のノードと基準電圧配線との間に接続された、オンオフ制御可能な電力用半導体スイッチング素子と、
前記第２のノードおよび前記電源配線の間に、前記第２のノードから前記電源配線へ向かう方向を順方向として接続された第２の整流素子と、
前記第１および前記第２のノード間に接続された第２のインダクタと、
前記電力用半導体スイッチング素子のターンオフに伴って転流された、前記第２のインダクタおよび前記第２の整流素子を経由して前記第１のノードから前記電源配線へ流れる電流を、前記電力用半導体スイッチング素子のオフ期間中に消滅させるための電流リセット素子とを備える、ＤＣ−ＤＣコンバータ。
【請求項２】
前記電流リセット素子は、
前記第１および前記第２のノード間に前記第２のインダクタと直列に接続される第３のインダクタを含み、
前記第３のインダクタは、前記第３のインダクタの前記第１のノード側の端子と、前記第１のインダクタの前記第１のノード側の端子とに、同極性で起電力が誘起されるように、前記第１のインダクタと電磁的に結合される、請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記第１および前記第３のインダクタは、所定の漏れインダクタンスを確保するような電磁的結合を伴って配置され、
前記第２のインダクタは、前記漏れインダクタンスによって構成される、請求項２記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記電流リセット素子は、
前記第２のノードおよび前記電源配線の間に、前記第２の整流素子と直列に接続された抵抗素子を含む、請求項１記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記電流リセット素子は、
前記第２のノードおよび前記電源配線の間に、前記第２の整流素子と直列に接続された可飽和リアクトル素子を含む、請求項１記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記電力用半導体スイッチング素子に対して並列に接続されたキャパシタと、
前記電力用半導体スイッチング素子のターンオン時における制御電極の駆動速度を、ターンオフ時における駆動速度よりも低下させるように、前記制御電極を駆動する駆動制御回路とをさらに備える、請求項１〜５のいずれか１項に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＤＣ−ＤＣコンバータに関し、より特定的には、電力用半導体スイッチング素子のオンオフ制御により低圧電源の出力電圧を昇圧して出力する機能を備えたＤＣ−ＤＣコンバータの回路構成に関する。
【背景技術】
【０００２】
電力用半導体スイッチング素子のオンオフを繰り返すことにより、インダクタへの電磁エネルギの蓄積動作と、インダクタに蓄積された電磁エネルギの放出動作とを組合せることによって、低圧電源の出力電圧を昇圧する、いわゆる昇圧チョッパタイプのＤＣ−ＤＣコンバータの回路構成が知られている。
【０００３】
このようなタイプのＤＣ−ＤＣコンバータでは、回路素子としてインダクタが必要となるが、インダクタを小型化するためのスイッチング周波数の高周波化と、高周波化によるスイッチング損失の増大とがトレードオフの関係にある。このため、電力用半導体スイッチング素子を高周波でオンオフさせてもスイッチング損失を抑制できるように、ゼロ電流スイッチング（ＺＣＳ：Zero  Current  Switching）またはゼロ電圧スイッチング（ＺＶＳ：Zero  Voltage  Switching）といった、いわゆるソフトスイッチングの適用が進められている。
【０００４】
たとえば、特開２００７−４３８５２号公報（特許文献１）には、通常の昇圧チョッパ回路の構成に、ソフトスイッチングのための補助電流経路を形成する回路素子群を加えたＤＣ−ＤＣコンバータの回路構成および制御方法が記載されている。また、特開２００７−３３６７６９号公報（特許文献２）には、複数の要素コンバータからなるＤＣ−ＤＣコンバータにおいて、１つの要素コンバータをハードスイッチングで制御する一方で残りの要素コンバータをソフトスイッチングで制御することによって、広い出力範囲に亘り高効率を得るとともに出力電圧の安定性を高める制御方法が記載されている。
【０００５】
さらに、特開２０００−２３２７７５号公報（特許文献３）には、可飽和リアクトルを接続することによってソフトスイッチングを行なうＤＣ−ＤＣコンバータが記載され、特開２００８−７９４５４号公報（特許文献４）には、トランスの漏れインダクタンス成分を利用してソフトスイッチングを実現するＤＣ−ＤＣコンバータの回路構成が記載されている。
【特許文献１】特開２００７−４３８５２号公報
【特許文献２】特開２００７−３３６７６９号公報
【特許文献３】特開２０００−２３２７７５号公報
【特許文献４】特開２００８−７９４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載されたコンバータの回路構成では、メインスイッチとしての電力用半導体スイッチング素子を流れる電流を、補助スイッチとして追加した電力用半導体スイッチング素子のオンによって形成される補助電流経路に導くことによって、メインスイッチのターンオフおよびターンオンの両方においてソフトスイッチングを実現している。
【０００７】
しかしながら、ターンオフおよびターンオンの両方に対応することで、ソフトスイッチングを実現するための追加回路素子群が増大し、回路の複雑化や製造コストの上昇を招いてしまう。特に、メインスイッチに加えて、オンオフ制御される電力用半導体スイッチング素子を新たに配置することによって、制御についても複雑化することになる。特許文献２〜４に記載された回路構成についても、同様の問題点が存在する。
【０００８】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ソフトスイッチングのための追加回路素子を抑制した上でスイッチング損失を効果的に抑制できる、昇圧機能を備えたＤＣ−ＤＣコンバータの回路構成を提供することである。
【課題を解決するための手段】
【０００９】
この発明によるＤＣ−ＤＣコンバータは、低圧電源の出力電圧を昇圧して電源配線へ出力するＤＣ−ＤＣコンバータであって、第１および第２のインダクタと、第１および第２の整流素子と、電力用半導体スイッチング素子と、電流リセット素子とを備える。第１のインダクタは、低圧電源と第１のノードとの間に接続される。第１の整流素子は、第１のノードおよび電源配線の間に、第１のノードから電源配線へ向かう方向を順方向として接続される。電力用半導体スイッチング素子は、第２のノードと基準電圧配線との間に接続されて、オンオフ制御可能である。第２の整流素子は、第２のノードおよび電源配線の間に、第２のノードから電源配線へ向かう方向を順方向として接続される。第２のインダクタは、第１および第２のノード間に接続される。電流リセット素子は、電力用半導体スイッチング素子のターンオフに伴って転流された、第２のインダクタおよび第２の整流素子を経由して第１のノードから電源配線へ流れる電流を、電力用半導体スイッチング素子のオフ期間中に消滅させるように構成される。
【００１０】
上記ＤＣ−ＤＣコンバータによれば、昇圧チョッパを構成する、メインスイッチとしての電力用半導体スイッチ素子、第１のインダクタ、および、第２の整流素子に加えて、メインスイッチのターンオン損失を低減するための追加回路素子として、第１の整流素子、第２のインダクタ、および、電流リセット素子が配置される。これにより、メインスイッチのオフ期間において、電流リセット素子によって第２の整流素子の通過電流をゼロにするとともに、第１のインダクタに蓄えられた電磁エネルギによる電流を第１の整流素子によって電源配線へ供給することができる。さらに、電力用半導体スイッチ素子のターンオン時における電流上昇を第２のインダクタによって抑制できるので、メインスイッチのターンオンをゼロ電流スイッチングとすることができる。
【００１１】
この結果、ターンオン時におけるスイッチング損失低減に特化することによって、ソフトスイッチングのための追加回路素子を抑制した上で、特に、メインスイッチの他に電力用半導体スイッチ素子を追加することなく、スイッチング損失を効果的に抑制可能な、昇圧機能を備えたＤＣ−ＤＣコンバータが実現される。なお、メインスイッチにＭＯＳ（Metal  Oxide  Semiconductor）−ＦＥＴ（Field  Effect  Transistor）を用いた場合には、一般にスイッチング損失の大半がターンオン損失であるので、より効果的にスイッチング損失の改善を図ることができる。
【００１２】
好ましくは、電流リセット素子は、第１および第２のノード間に第２のインダクタと直列に接続される第３のインダクタを含む。第３のインダクタは、第３のインダクタの第１のノード側の端子と、第１のインダクタの第１のノード側の端子とに、同極性で起電力が誘起されるように、第１のインダクタと電磁的に結合される。
【００１３】
このようにすると、たとえばトランス構成によって、第１のインダクタと電磁的に結合された第３のインダクタによって、電力用半導体スイッチング素子のターンオフ時に転流されたスイッチング電流（第２の整流素子の通過電流）を消滅させるための電流リセット素子を構成できるので、回路構成をコンパクト化することができる。
【００１４】
さらに好ましくは、第１および第３のインダクタは、所定の漏れインダクタンスを確保するような電磁的結合を伴って配置される。そして、第２のインダクタは、漏れインダクタンスによって構成される。
【００１５】
このようにすると、電力用半導体スイッチング素子のターンオン時における電流上昇を抑制するための第２のインダクタについて、インダクタ素子を新たに配置することなく実現できるので、回路構成を小型化できる。
【００１６】
また好ましくは、電流リセット素子は、第２のノードおよび電源配線の間に、第２の整流素子と直列に接続された抵抗素子を含む。
【００１７】
このようにすると、抵抗素子を用いて電流リセット素子を簡易に構成することが可能となる。
【００１８】
あるいは好ましくは、電流リセット素子は、第２のノードおよび電源配線の間に、第２の整流素子と直列に接続された可飽和リアクトル素子を含む。
【００１９】
このようにすると、可飽和リアクトル素子の適用によって、抵抗素子の配置による電力損失を招くことなく、電流リセット素子を構成することができる。
【００２０】
好ましくは、ＤＣ−ＤＣコンバータは、電力用半導体スイッチング素子に対して並列に接続されたキャパシタと、駆動制御回路とをさらに備える。駆動制御回路は、電力用半導体スイッチング素子のターンオン時における制御電極の駆動速度を、ターンオフ時における駆動速度よりも低下させるように、制御電極を駆動する。
【００２１】
このようにすると、電力用半導体スイッチング素子に並列接続されたキャパシタによって、ターンオフ時における端子間電圧の上昇を抑制することができるので、メインスイッチのターンオフ時におけるスイッチング損失をさらに抑制できる。さらに、ターンオン時において、当該キャパシタへの蓄積電荷によって電力用半導体スイッチング素子の通過電流が急激に上昇することがないように、制御電極の駆動速度を制御することができる。したがって、電力用半導体スイッチング素子のターンオン時に加えて、ターンオフ時の損失についても抑制することが可能となる。
【発明の効果】
【００２２】
この発明によれば、電力用半導体スイッチング素子のターンオン時におけるスイッチング損失低減に特化することによって、ソフトスイッチングのための追加回路素子を抑制した上でスイッチング損失を効果的に抑制可能な、昇圧機能を備えたＤＣ−ＤＣコンバータを提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下に本発明の実施の形態について図面を参照して詳細に説明する。なお以下図中の同一または相当部分には同一符号を付して、その詳細な説明は原則的に繰返さないものとする。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１に従うＤＣ−ＤＣコンバータの構成を示す回路図である。
【００２５】
図１を参照して、実施の形態１に従うＤＣ−ＤＣコンバータ１００は、「低圧電源」であるバッテリＢＡＴの出力電圧に相当する入力電圧Ｖｉを昇圧した出力電圧Ｖｏを、負荷１０５と接続された電源配線ＰＬおよび基準電圧配線ＧＬ間に出力する。図１から理解されるように、ＤＣ−ＤＣコンバータ１００は、低圧電源（バッテリＢＡＴ）および負荷間で基準電圧配線ＧＬが共通化された、いわゆる非絶縁型の昇圧コンバータである。
【００２６】
負荷１０５としては、たとえばインバータ回路を介して駆動される交流電動機が適用される。そして、エンジン出力および／または電動機出力によって走行するハイブリッド自動車や電動機出力のみによって走行する電気自動車等への適用が、本発明の実施の形態によるＤＣ−ＤＣコンバータの代表的な適用例として挙げられる。この場合には、たとえば、低圧電源（バッテリＢＡＴ）の出力電圧（入力電圧Ｖｉ）が２００Ｖ程度とされる一方で、負荷１０５へ供給すべき出力電圧Ｖｏが５００Ｖ程度とされる。
【００２７】
ＤＣ−ＤＣコンバータ１００は、昇圧チョッパの構成部品である、インダクタＬ１、メインスイッチとしての電力用半導体スイッチング素子Ｑ１および、ダイオードＤ２に加えて、メインスイッチのターンオン損失を低減するための追加回路要素である、ダイオードＤ１、インダクタＬ２、および、インダクタＬｒを備える。
【００２８】
電力用半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）Ｑ１としては、本実施の形態ではＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）を例示するが、制御電極（ゲートあるいはベース）の駆動制御により、ターンオンおよびターンオフを制御可能なスイッチング素子であれば、電圧駆動型のスイッチング素子（ＭＯＳ−ＦＥＴ、ＩＧＢＴ等）や電流駆動型のスイッチング素子（バイポーラトランジスタ等）、各種のスイッチング素子を適用可能である。
【００２９】
インダクタＬ１は、バッテリＢＡＴの正極端子とノードＮ１（第１のノード）の間に接続される。ダイオードＤ１は、ノードＮ１から電源配線ＰＬへ向かう方向を順方向として、ノードＮ１および電源配線ＰＬ間に接続される。すなわち、インダクタＬ１は「第１のインダクタ」に対応し、ダイオードＤ１は「第１の整流素子」に対応する。
【００３０】
ダイオードＤ２は、ノードＮ２（第２のノード）および電源配線ＰＬの間に、ノードＮ２から電源配線ＰＬへ向かう方向を順方向として接続される。すなわち、ダイオードＤ２は「第２の整流素子」に対応する。
【００３１】
スイッチング素子Ｑ１は、ノードＮ２および基準電圧配線ＧＬの間に接続される。そして、ＩＧＢＴであるスイッチング素子Ｑ１のコレクタがノードＮ２と接続される一方で、エミッタが基準電圧配線ＧＬと接続される。さらに、スイッチング素子Ｑ１のオンオフは、制御回路１１０による制御電極（ゲート）の電圧駆動によって制御される。
【００３２】
ノードＮ１およびＮ２の間には、インダクタＬｒおよびインダクタＬ２が直列に接続される。ここで、インダクタＬｒは、インダクタＬ１のノードＮ１側の端子と、インダクタＬｒのノードＮ１側の端子とに同極性で起電力が誘起されるように、インダクタＬ１と電磁的に結合されている。なお、電磁的結合とは、たとえばインダクタＬ１およびインダクタＬｒでトランスを構成することによって実現される。これにより、インダクタＬ１の電流Ｉ（Ｌ１）と同一方向である、インダクタＬ２の電流Ｉ（Ｌ２）に対して、インダクタＬｒには、電流Ｉ（Ｌ２）を妨げる方向の逆起電力が、電流Ｉ（Ｌ１）によって誘起されることになる。なお、インダクタＬ２は「第２のインダクタ」に対応し、インダクタＬｒは「第３のインダクタ」に対応する。
【００３３】
制御回路１１０は、デューティ制御部１１２と、タイミング制御部１１４と、ドライバ１２０とを含む。
【００３４】
デューティ制御部１１２は、出力電圧Ｖｏの電圧指令値Ｖｏｒと、入力電圧Ｖｉおよび出力電圧Ｖｏとに基づいて、スイッチング素子Ｑ１のデューティ比を制御する。デューティ比は、一般的には、所定のスイッチング周期に対するスイッチング素子Ｑ１のオン期間の比で示される。
【００３５】
通常の昇圧チョッパの回路動作からも理解されるように、デューティ制御部１１２は、出力電圧Ｖｏを上昇させる必要がある場合には、スイッチング素子Ｑ１のオン期間が増加するようにデューティ比を変化させる一方で、出力電圧Ｖｏを低下させる必要がある場合には、スイッチング素子Ｑ１のオン期間が減少するようにデューティ比を制御する。
【００３６】
タイミング制御部１１４は、デューティ制御部１１２によって設定されたデューティ比に従って、スイッチング素子Ｑ１をオンオフ制御するためのパルス信号を生成する。たとえば、当該パルス信号は、スイッチング素子Ｑ１をオンする期間において論理ハイレベル（以下、Ｈレベルとも称する）に設定される一方で、スイッチング素子Ｑ１をオフする期間において論理ローレベル（以下、Ｌレベルとも称する）に設定される。
【００３７】
たとえば、設定したデューティ比に応じた直流電圧を出力するようにデューティ制御部１１２を構成すれば、タイミング制御部１１４は、スイッチング素子Ｑ１のスイッチング周波数に相当する所定周波数の搬送波（三角波やのこぎり波）と、デューティ制御部１１２の出力電圧との電圧比較に基づいて、上記パルス信号を生成するように構成することができる。
【００３８】
ドライバ１２０は、タイミング制御部１１４からのパルス信号に従って、スイッチング素子Ｑ１のゲート電圧Ｖｇを駆動する。
【００３９】
なお、図１では、スイッチング素子Ｑ１が電圧駆動素子であるＩＧＢＴであるため、制御回路１１０（ドライバ１２０）は、スイッチング素子Ｑ１の制御電極（ゲート）を駆動しているが、電流駆動素子によってスイッチング素子Ｑ１が構成される場合には、制御回路１１０（ドライバ１２０）は、スイッチング素子Ｑ１の制御電極（ベース）の電流（ベース電流）を駆動することになる。
【００４０】
図２には、図１に示したＤＣ−ＤＣコンバータの各部位における電圧波形および電流波形が示される。
【００４１】
図２を参照して、時刻ｔ０〜ｔ３の期間に相当するスイッチング周期Ｔに対して、ゲート電圧ＶｇがＬレベルに駆動される時刻ｔ０〜ｔ２が、スイッチング素子Ｑ１のオフ期間に相当する一方で、ゲート電圧ＶｇがＨレベルに駆動される時刻ｔ２〜ｔ３は、スイッチング素子Ｑ１のオン期間に相当する。
【００４２】
スイッチング素子Ｑ１のオン期間には、スイッチング素子Ｑ１のコレクタ・エミッタ間電圧Ｖｃｅ＝０となる。一方、スイッチング素子Ｑ１のオフ期間には、スイッチング素子Ｑ１の通過電流であるコレクタ電流Ｉｃ＝０となる。
【００４３】
時刻ｔ０以前のスイッチング素子Ｑ１のオン期間では、図３中の電流経路Ｉ２が形成されて、バッテリＢＡＴから、インダクタＬ１，Ｌｒ，Ｌ２およびスイッチング素子Ｑ１を経由して基準電圧配線ＧＬへ至る電流Ｉ（Ｌ１），Ｉ（Ｌ２），Ｉｃが生じる。一方で、ダイオードＤ１，Ｄ２には電流は流れず、Ｉ（Ｄ１）＝Ｉ（Ｄ２）＝０である。この期間では、インダクタＬ１，Ｌｒ，Ｌ２に電磁エネルギが蓄積される。
【００４４】
時刻ｔ０において、スイッチング素子Ｑ１がターンオフされると、図５に示されるように、スイッチング電流ＩｃをダイオードＤ２によって転流する電流経路Ｉ３が形成される。これにより、図２に示すように、コレクタ電流Ｉｃ＝０に変化する一方で、ダイオード電流Ｉ（Ｄ２）が立ち上がる。
【００４５】
図６に示されるように、スイッチング素子Ｑ１のターンオフは、ハードスイッチングとなる。すなわち、時刻ｔ０では、インダクタ電流Ｉ（Ｌ１）と等しいコレクタ電流Ｉｃが流れている状態から、スイッチング素子Ｑ１がターンオフされてコレクタ・エミッタ間電圧Ｖｃｅが急激に立ち上がるとともに、コレクタ電流Ｉｃが立ち下がるが、Ｖｃｅ・Ｉｃで示されるスイッチング損失が発生する。
【００４６】
図７に示すように、スイッチング素子Ｑ１のオフ期間には、ダイオードＤ１によって、インダクタＬ１に蓄積エネルギを電源配線ＰＬへ供給するための電流経路Ｉ１が形成される。一方で、インダクタＬ１を流れる電流によって、インダクタＬ１と電磁的に結合されたインダクタＬｒには、電流経路Ｉ３の電流を消滅させる方向のリセット電圧が誘起される。
【００４７】
この結果、図２に示すように、時刻ｔ０以降では、ダイオード電流Ｉ（Ｄ１）が流れ始める一方で、転流によって発生したダイオード電流Ｉ（Ｄ２）およびインダクタ電流Ｉ（Ｌ２）は低下する。そして、時刻ｔ１において、Ｉ（Ｄ２）＝Ｉ（Ｌ２）＝０となって、ノードＮ１以降の電流は消滅する。このように、インダクタＬｒによって、スイッチング素子Ｑ１のオフ時にインダクタＬ２の電流Ｉ（Ｌ２）を消滅させる電流リセット動作が実現される。すなわち、インダクタＬｒによって「電流リセット素子」が構成される。
【００４８】
そして、電流リセット後の時刻ｔ１〜ｔ２の期間にも、ダイオード電流Ｉ（Ｄ１）による電源配線ＰＬへの電流供給は継続される。
【００４９】
時刻ｔ２において、図３に示すように、電流経路Ｉ１が形成されている状態から、スイッチング素子Ｑ１をターンオンすると、電流経路Ｉ２が再び形成される。このときに、電流経路Ｉ２の電流、すなわち、インダクタ電流Ｉ（Ｌ２）およびコレクタ電流Ｉｃの上昇速度は、インダクタＬ２によって抑制される。
【００５０】
この結果、図４に示されるように、ターンオン時には、コレクタ・エミッタ間電圧Ｖｃｅが急激に立ち下がる一方で、コレクタ電流ＩｃはインダクタＬ２のインダクタンスに従ったレートで緩やかに上昇する。この結果、スイッチング素子Ｑ１をターンオンについては、ゼロ電流スイッチング（ＺＣＳ）によるソフトスイッチングを適用して、スイッチング損失を抑制することが可能となる。
【００５１】
また、コレクタ電流Ｉｃの増加に伴い、ダイオード電流Ｉ（Ｄ１）がゼロに向けて低下するが、この転流についても、コレクタ電流Ｉｃの上昇がインダクタＬ２によって抑制されることによって、緩やかなものとされるので、ダイオードＤ１で発生するリカバリー損失を抑制することができる。
【００５２】
時刻ｔ２〜ｔ３の期間（スイッチング素子Ｑ１のオン期間）では、時刻ｔ０以前と同様の回路状態が再現されて、図３の電流経路Ｉ２によって電流Ｉ（Ｌ１），Ｉ（Ｌ２），Ｉｃが生じる一方で、ダイオード電流Ｉ（Ｄ１）＝Ｉ（Ｄ２）＝０となる。
【００５３】
このように、実施の形態１によるＤＣ−ＤＣコンバータ１００では、スイッチング素子Ｑ１のオフ期間において、ダイオードＤ１によってインダクタＬ１の蓄積エネルギを電源配線ＰＬへ供給する電流経路を確保する一方で、電流リセット素子（インダクタＬｒ）によりダイオードＤ２の電流を消滅させることができる。さらに、スイッチング素子Ｑ１のターンオン時には、インダクタＬ２によってスイッチング素子Ｑ１の電流上昇を抑制できるので、ゼロ電流スイッチング（ＺＣＳ）が実現できる。
【００５４】
これにより、スイッチング素子Ｑ１のスイッチング周波数を高周波化によって、可聴周波数帯を避けたスイッチングによる低騒音化やリアクトル素子の小型化を図った場合にも、ターンオン時のスイッチング損失を抑制できる。
【００５５】
この結果、実施の形態１によるＤＣ−ＤＣコンバータは、ターンオン時に特化してゼロ電流スイッチング（ＺＣＳ）によるソフトスイッチングを適用することによって、本来の昇圧チョッパの構成素子に対する追加回路素子を抑制した上で、特に、メインスイッチの他にソフトスイッチングのための新たなスイッチング素子を設けることがない簡易な回路構成によって、効率的にスイッチング損失を抑制できる。なお、スイッチング損失の抑制は、スイッチング素子の発熱量低下にもつながるので、ヒートシンク等の冷却機構の小型・軽量化についても図ることができる。
【００５６】
特に、ＭＯＳ−ＦＥＴは、寄生容量の存在により、ターンオフ損失と比較してターンオン損失が顕著となる特性を有するので、スイッチング素子Ｑ１がＭＯＳ−ＦＥＴで構成される場合には、ＤＣ−ＤＣコンバータ１００の回路構成による効果がさらに顕著なものとすることができる。
【００５７】
また、図１のように、電流リセット素子としてのインダクタＬｒを、昇圧チョッパの回路要素であるインダクタＬ１と電磁的に結合する様に設ける構成では、当該電磁的結合における漏れインダクタンスによって、インダクタＬ２を構成することも可能である。すなわち、リアクトルＬ２に必要とされる所定インダンクタンスが、トランスの漏れインダクタンスによって確保されるように、インダクタＬ１，Ｌｒによるトランス構成を設計すれば、回路素子を追加することなく、インダクタＬ２を実現することが可能となる。
【００５８】
（実施の形態１の変形例１）
図８には、本発明の実施の形態１の変形例１に従うＤＣ−ＤＣコンバータ１０１の構成が示される。
【００５９】
図８を図１と比較して、実施の形態１の変形例１に従うＤＣ−ＤＣコンバータ１０１は、実施の形態１に従うＤＣ−ＤＣコンバータ１００の回路構成と比較して、インダクタＬｒに代えて抵抗素子Ｒｒを備える点で異なる。抵抗素子Ｒｒは、ノードＮ２および電源配線ＰＬの間に、ダイオードＤ２と直列に接続される。さらに、ＤＣ−ＤＣコンバータ１０１では、スイッチング素子Ｑ１のターンオン時におけるサージ電圧を防止するために、抵抗素子Ｒｒに並列にキャパシタＣｒが接続される。ＤＣ−ＤＣコンバータ１０１のその他の部分の回路構成は、図１のＤＣ−ＤＣコンバータ１００と同様である。
【００６０】
図８に示したＤＣ−ＤＣコンバータ１０１によれば、スイッチング素子Ｑ１のターンオフ時点でインダクタＬ２に蓄積された電磁エネルギを、オフ期間中に抵抗素子Ｒｒによって消費することによって、スイッチング素子Ｑ１の次回のターンオンまでに、電流Ｉ（Ｌ２）を消滅させることができる。
【００６１】
すなわち、スイッチング素子Ｑ１のオフ期間中にインダクタＬ２の電流Ｉ（Ｌ２）を消滅させるための電流リセット素子として、電磁的結合（トランス構成）を伴うインダクタＬｒに代えて、簡易に構成される抵抗素子Ｒｒを用いても、図１のＤＣ−ＤＣコンバータ１００と同様の回路動作（昇圧動作）を実現することができる。
【００６２】
すなわち、図８のＤＣ−ＤＣコンバータ１０１によっても、ＤＣ−ＤＣコンバータ１００と同様に、追加回路素子を抑制した上で、スイッチング素子Ｑ１のターンオン時におけるスイッチング損失を抑制できる。
【００６３】
（実施の形態１の変形例２）
図９は、実施の形態１の変形例２に従うＤＣ−ＤＣコンバータ１０２の回路構成を示す回路図である。
【００６４】
図９を参照して、実施の形態１の変形例２に従うＤＣ−ＤＣコンバータ１０２は、図１に示したＤＣ−ＤＣコンバータ１００と比較して、インダクタＬｒに代えて可飽和リアクトルＬｓ（可飽和リアクトル素子）を備える点で異なる。可飽和リアクトルＬｓは、ノードＮ２および電源配線ＰＬの間に、ダイオードＤ２と直列に接続される。さらに、ＤＣ−ＤＣコンバータ１０２では、スイッチング素子Ｑ１のターンオン時におけるサージ電圧を防止するために、可飽和リアクトルＬｓに並列にキャパシタＣｒが接続される。ＤＣ−ＤＣコンバータ１０２のその他の部分の回路構成は、図１のＤＣ−ＤＣコンバータ１００と同様である。
【００６５】
可飽和リアクトルＬｓは、制御用直流巻線への電流供給に応じてインダクタンスが変化するように構成される。したがって、図９に示したＤＣ−ＤＣコンバータ１０２によれば、可飽和リアクトルＬｓのインダクタンスを制御することによって、スイッチング素子Ｑ１のターンオフ時点でのインダクタＬ２の電流Ｉ（Ｌ２）を妨げる方向の逆起電力を発生させることができる。この結果、スイッチング素子Ｑ１の次回のターンオンまでに、電流Ｉ（Ｌ２）を消滅させることができる。
【００６６】
すなわち、スイッチング素子Ｑ１のオフ期間中にインダクタＬ２の電流Ｉ（Ｌ２）を消滅させるための電流リセット素子として、電磁的結合（トランス構成）を伴うインダクタＬｒ、あるいは、電力損失を伴う抵抗素子に代えて、可飽和リアクトルＬｓを適用する回路構成としても、図１のＤＣ−ＤＣコンバータ１００と同様の回路動作（昇圧動作）を実現することができる。
【００６７】
すなわち、図９のＤＣ−ＤＣコンバータ１０２によれば、ＤＣ−ＤＣコンバータ１０１の様な抵抗素子での電力損失を伴うことなく、ＤＣ−ＤＣコンバータ１００と同様に、追加回路素子を抑制した上で、スイッチング素子Ｑ１のターンオン時におけるスイッチング損失を抑制できる。
【００６８】
（実施の形態２）
図１０は、本発明の実施の形態２によるＤＣ−ＤＣコンバータ１０３の回路構成を示す回路図である。
【００６９】
図１０を参照して、実施の形態２によるＤＣ−ＤＣコンバータ１０３は、図１に示したＤＣ−ＤＣコンバータ１００の回路構成と比較して、スイッチング素子Ｑ１に並列に接続されたキャパシタＣ１をさらに備える点と、制御回路１１０に代えて制御回路１１０♯を備える点とで異なる。制御回路１１０♯は、図１に示した制御回路１１０の構成と比較して、ゲート駆動制御回路１３０をさらに含む点で異なる。
【００７０】
キャパシタＣ１は、スイッチング素子Ｑ１の端子間、具体的にはエミッタ端子およびコレクタ端子間に接続される。また、ゲート駆動制御回路１３０は、ドライバ１２０の出力ノードとスイッチング素子Ｑ１の制御電極（ゲート）との間に接続された抵抗素子Ｒｌと、抵抗素子Ｒｌと並列に接続された、ダイオードＤｇおよび抵抗素子Ｒｓの組とを含む。抵抗素子Ｒｓの抵抗値は、抵抗素子Ｒｌの抵抗値よりも小さく設計されている。
【００７１】
この結果、ゲート電圧をＬレベルからＨレベルへ上昇させるターンオン時には、相対的に高抵抗の抵抗素子Ｒｌを介してゲート電圧が駆動される一方で、ゲート電圧をＨレベルからＬレベルに低下させるターンオフ時には、相対的に低抵抗の抵抗素子Ｒｓを介してゲート電圧が駆動されることになる。すなわち、ゲート駆動制御回路１３０の配置によって、スイッチング素子Ｑ１は、ターンオン時にはスイッチング速度、すなわち、制御電極の駆動速度が相対的に低下される一方で、ターンオフ時にはスイッチング速度、すなわち、制御電極の駆動速度が高められることになる。
【００７２】
ＤＣ−ＤＣコンバータ１０３のその他の部分の回路構成は、図１のＤＣ−ＤＣコンバータ１００と同様である。
【００７３】
図１１に示されるように、キャパシタＣ１を配置することによって、スイッチング素子Ｑ１のターンオフ時におけるコレクタ・エミッタ間電圧Ｖｃｅの上昇速度（図１１中の実線）は、キャパシタＣ１の非配置時（図１１中の点線）と比較して抑制される。これにより、ＤＣ−ＤＣコンバータ１０３では、スイッチング素子Ｑ１のターンオフ時にも、ゼロ電圧スイッチング（ＺＶＳ）によるソフトスイッチングの適用によって、スイッチング損失が抑制される。
【００７４】
なお、スイッチング素子Ｑ１がＭＯＳ−ＦＥＴで構成されている場合には、寄生容量によってキャパシタＣ１が構成できる可能性がある。すなわちキャパシタＣ１のキャパシタンスについては、スイッチング素子Ｑ１の特性（寄生容量）に応じて適宜調整することが好ましい。特に、キャパシタＣ１のキャパシタンスが大きくなると、ターンオン時の損失が増加することから、当該キャパシタンスについては、ターンオフ損失を低減可能な範囲内での最小値とすることが好ましい。
【００７５】
しかしながら、キャパシタＣ１を付加することによって、スイッチング素子Ｑ１のターンオン時には、オフ期間中にキャパシタＣ１に蓄積された電荷が、スイッチング素子Ｑ１に突入電流として作用する虞がある。
【００７６】
したがって、図１２に点線で示すように、通常の駆動速度でゲート電圧を変化させた場合には、ターンオン直前におけるインダクタ電流Ｉ（Ｌ２）をゼロにしていても、スイッチング素子Ｑ１のターンオン時に、キャパシタＣ１の蓄積電荷によってコレクタ電流Ｉｃが大きくなることによって、スイッチング損失が増大する虞がある。
【００７７】
したがって、ゲート駆動制御回路１３０（図１０）の配置によって、スイッチング素子Ｑ１のターンオン時には、高抵抗の抵抗素子Ｒｌを介してゲート電圧を駆動することによって、スイッチング速度（制御電極の駆動速度）を相対的に低下させることにより、コレクタ電流Ｉｃの上昇レートおよびコレクタ・エミッタ間電圧Ｖｃｅの低下レートを抑制することができる。この結果、キャパシタＣ１の配置に起因する、ターンオン時におけるスイッチング損失の増大を回避することができる。
【００７８】
このように、実施の形態２に従うＤＣ−ＤＣコンバータ１０３によれば、実施の形態１によるＤＣ−ＤＣコンバータ１００と同様にスイッチング素子Ｑ１のターンオン時のスイッチング損失を抑制できるとともに、ターンオフ時のスイッチング損失についても低減することができる。特に、実施の形態２に従うＤＣ−ＤＣコンバータは、寄生容量が比較的小さいためにターンオフ時のスイッチング損失を抑制することが困難なスイッチング素子、たとえばＩＧＢＴによってスイッチング素子Ｑ１が構成される場合に、効果を顕著なものとすることができる。
【００７９】
なお、実施の形態２については、図８および図９に示した実施の形態１の変形例１および変形例２と組み合わせることも可能である。すなわち、図８，９に示したＤＣ−ＤＣコンバータ１０１，１０２の回路構成において、スイッチング素子Ｑ１に並列にキャパシタＣ１を設け、さらに制御回路１１０に代えて図１０の制御回路１１０♯を適用することによって、スイッチング素子Ｑ１のターンオフ損失についても低減することが可能となる。
【００８０】
また、以上で説明した昇圧コンバータとしてのＤＣ−ＤＣコンバータの回路構成に加えて、電源配線ＰＬからの電流を低圧電源（バッテリＢＡＴ）に導くためのスイッチング素子を、電源配線ＰＬとノードＮ１またはＮ２の間にさらに配置することによって、負荷からの電力回生を可能とする双方向型のＤＣ−ＤＣコンバータを構成することも可能である。この場合には、回生用に追加したスイッチング素子のターンオフ時における転流のために、スイッチング素子Ｑ１に逆並列に接続されるダイオードをさらに配置する必要がある。
【００８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１に従うＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】図１に示したＤＣ−ＤＣコンバータの各部位での電圧・電流を示す動作波形図である。
【図３】スイッチング素子のターンオン前後における電流挙動を説明する回路図である。
【図４】スイッチング素子のターンオン時における電圧・電流波形図である。
【図５】スイッチング素子のターンオフ前後における電流挙動を説明する回路図である。
【図６】スイッチング素子のターンオフ時における電圧・電流波形図である。
【図７】スイッチング素子のオフ期間における電流挙動を説明する回路図である。
【図８】本発明の実施の形態１の変形例１に従うＤＣ−ＤＣコンバータの構成を示す回路図である。
【図９】本発明の実施の形態１の変形例２に従うＤＣ−ＤＣコンバータの構成を示す回路図である。
【図１０】本発明の実施の形態２に従うＤＣ−ＤＣコンバータの構成を示す回路図である。
【図１１】図１０中のスイッチング素子のターンオフ時における電圧・電流波形図である。
【図１２】図１０中のスイッチング素子のターンオン時における電圧・電流波形図である。
【符号の説明】
【００８３】
１００〜１０３  ＤＣ−ＤＣコンバータ、１０５  負荷、１１０  制御回路、１１２  デューティ制御部、１１４  タイミング制御部、１２０  ドライバ、１３０  ゲート駆動制御回路、ＢＡＴ  バッテリ（低圧電源）、Ｃ１，Ｃｒ  キャパシタ、Ｃｒ  キャパシタ、Ｄ１，Ｄ２、Ｄｇ  ダイオード、ＧＬ  基準電圧配線、Ｉ１〜Ｉ３  電流経路、Ｉｃ  コレクタ電流（スイッチング電流）、Ｌ１，Ｌ２  インダクタ、Ｌｒ  インダクタ（電流リセット素子）、Ｌｓ  可飽和リアクトル、Ｎ１，Ｎ２  ノード、ＰＬ  電源配線、Ｑ１  電力用半導体スイッチング素子、Ｒｌ  抵抗素子（高抵抗）、Ｒｒ  抵抗素子（電流リセット素子）、Ｒｓ  抵抗素子（低抵抗）、Ｔ  スイッチング周期、Ｖｃ  コレクタ・エミッタ間電圧、Ｖｇ  ゲート電圧、Ｖｉ  入力電圧（低圧電源出力電圧）、Ｖｏ  出力電圧、Ｖｏｒ  電圧指令値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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