(57)【要約】【課題】デバイス後工程で薄型化され、且つ、裏面研磨される半導体デバイス用として好適なシリコンウェーハを提供する。【解決手段】ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であるシリコン基板１１を用意する工程Ｓ１１と、シリコン基板１１に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入工程Ｓ１２と、シリコン基板１１のイオン注入を行った側の表面に膜厚が１０μｍ以下のエピタキシャル膜１２を形成する工程Ｓ１３とを備える。これにより、デバイス後工程でシリコン基板１１の裏面を研削することによってチップを薄型化し、さらに裏面研磨を施したとしても、デバイス後工程で導入されうる重金属汚染に対して十分なゲッタリング能力を発揮することができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であるシリコン基板と、
前記シリコン基板の表面に形成され、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜と、を備えるシリコンウェーハであって、
前記シリコン基板の前記エピタキシャル膜側の表層には、ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のイオンが注入されていることを特徴とするシリコンウェーハ。
【請求項２】
前記注入されたイオン種がボロン、リン、アンチモン、砒素、ヘリウム、アルゴン、酸素、窒素、炭素、シリコン及びゲルマニウムからなる群より選ばれた１又は２以上のイオン種であることを特徴とする請求項１に記載のシリコンウェーハ。
【請求項３】
前記シリコン基板の初期酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１又は２に記載のシリコンウェーハ。
【請求項４】
ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であるシリコン基板に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入工程と、
前記シリコン基板の前記イオン注入を行った側の表面に、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜を形成するエピタキシャル工程と、を備えることを特徴とするシリコンウェーハの製造方法。
【請求項５】
前記イオン注入工程においては、ボロン、リン、アンチモン、砒素、ヘリウム、アルゴン、酸素、窒素、炭素、シリコン及びゲルマニウムからなる群より選ばれた１又は２以上のイオン種をイオン注入することを特徴とする請求項４に記載のシリコンウェーハの製造方法。
【請求項６】
前記シリコン基板の初期酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項４又は５に記載のシリコンウェーハの製造方法。
【請求項７】
ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であるシリコン基板に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入工程と、
前記シリコン基板の前記イオン注入を行った側の表面に、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜を形成するエピタキシャル工程と、
前記エピタキシャル膜に半導体素子を形成するデバイス前工程と、
前記デバイス前工程を行った後、前記シリコン基板の一部を裏面側から除去することにより、前記シリコン基板及び前記エピタキシャル膜の合計厚みを１００μｍ以下とする薄型化工程と、
薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、を備えることを特徴とする半導体デバイスの製造方法。
【請求項８】
前記イオン注入工程においては、ボロン、リン、アンチモン、砒素、ヘリウム、アルゴン、酸素、窒素、炭素、シリコン及びゲルマニウムからなる群より選ばれた１又は２以上のイオン種をイオン注入することを特徴とする請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記シリコン基板の初期酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項７又は８に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリコンウェーハ及びその製造方法に関し、特に、マルチチップパッケージ（ＭＣＰ）に搭載される半導体デバイス用として好適なシリコンウェーハ及びその製造方法に関する。また、本発明は、ＭＣＰへの搭載が好適な半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
半導体プロセスにおける問題点の一つとして、シリコンウェーハ中への不純物である重金属の混入が挙げられる。シリコンウェーハの表面側に形成されるデバイス領域へ重金属が拡散した場合、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。このため、シリコンウェーハに混入した重金属がデバイス領域に拡散するのを抑制するため、ゲッタリング法を採用するのが一般的である。ゲッタリングは、シリコン基板の表面にデバイス形成を行うデバイス前工程での重金属汚染防止を目的としている。
【０００３】
一方、デバイス前工程の後に行われるシリコン基板の薄厚化、ワイヤーボンディングあるいは樹脂封入などのデバイス後工程での重金属汚染は、これまで特に重視されていなかった。これは、デバイス後工程の初期においてシリコンウェーハの裏面を研削除去する工程があり、この裏面研削時に導入されるスクラッチやダメージ等が強力なエクストリンシック・ゲッタリング（ＥＧ）によるゲッタリング源として作用するからである。
【０００４】
しかしながら、最終的なチップ厚みは年々薄型化しており、特に、ＭＣＰ搭載されるチップは１００μｍ以下に薄型化されることが多く、製品によっては現在２５μｍ以下まで薄型化され、将来的には１０μｍ以下とも予測されている。チップの厚みが１００μｍ以下まで薄型化されると、裏面研削時のダメージによってシリコンウェーハが割れやすくなるという問題が生じる。このような問題を解決するためには、裏面研削後にダメージ除去する工程、すなわちＣＭＰ法による裏面研磨工程を新たに追加する必要が生じる。
【０００５】
ところが、裏面研磨によってシリコンウェーハ裏面のダメージを除去すると、裏面のゲッタリング源も消失することから、ＥＧ効果が失われてしまう。しかも、薄型化されたシリコンウェーハはイントリンシック・ゲッタリング（ＩＧ）層の厚みも薄いことから、酸素析出物による通常のＩＧ層では十分なＩＧ効果も期待できない。より詳細には、ＩＧ法を用いたエピタキシャルウェーハやシリコンウェーハであっても、熱処理によってエピタキシャル膜の厚みを含め、酸素析出核が存在しないＤＺ層がウェーハ表面から１０μｍ以上形成される。チップの最終膜厚が薄くなってくるとＩＧ層は殆ど存在しない状態になり、デバイス後工程で発生した不純物金属を全くゲッタリングできなくなる。
【０００６】
このように、シリコンウェーハ裏面が研磨される薄型の半導体デバイスにおいては、デバイス後工程における重金属汚染の問題が顕在化し始めている。
【０００７】
これに関し、特許文献１には、シリコン基板上に高濃度のボロンを含有するシリコンエピタキシャル膜（１層目）を１００μｍ程度成長させ、さらに、デバイス領域となる高抵抗のシリコンエピタキシャル膜（２層目）を数十μｍ程度成長させる方法が記載されている。そして、このようなシリコンウェーハを用いてデバイス前工程を行った後、シリコン基板を裏面から研削することにより合計厚みを１００μｍ程度に薄型化し、さらに裏面を鏡面研磨することが記載されている。
【０００８】
特許文献１に記載された方法によれば、デバイス領域となる２層目のシリコンエピタキシャル膜の下部に、高濃度のボロンを含有する１層目のシリコンエピタキシャル膜が存在することから、鏡面研磨によってＥＧ層が消失しても、高濃度ボロンの効果により重金属、特にＣｕやＦｅを効率よくゲッタリングすることができる。しかしながら、ボロンはＮｉ汚染に対しては全く効果がない事を発明者らは実験により確認している。
【０００９】
特許文献１には、高濃度ボロンを含有するエピタキシャル膜内に酸素や窒素などをイオン注入することによってダメージ層を形成させる方法や、シリコン基板に予め１０００℃以上、例えば１２００℃以下の温度で第１の熱処理を施し、更に１０００℃以下、例えば８００℃で第２の熱処理を行う方法も記載されている。これらの方法によれば、Ｎｉ汚染に対してもある程度の効果が得られるものと考えられる。しかしながら、エピタキシャル膜を数十μｍも成長させる事は、生産性の大幅な低下さらに膜精度自体の劣化を引き起こすため、最先端デバイスで用いられる微細化構造には耐えられない。
【００１０】
しかも、上記第１の熱処理は、ＤＺ層を形成するための酸素外方拡散処理であることから、１２００℃で１時間程度の熱処理が必要となる。この場合、スリップ転位の発生を防止するためには、昇降温速度を十分に遅くする必要があり、１回の処理で１０時間程度を要することからコスト増加を引き起こす。特に、シリコンウェーハが大口径化されるほど処理時間は増加するので量産適用は益々困難になる。
【００１１】
一方、特許文献２には、薄厚化されたウェーハ裏面に種々の方法によりゲッタリング能力を付与する技術が開示されている。例えば、薄厚化されたシリコンウェーハの裏面に多結晶シリコン膜や窒化膜を堆積させる方法、シリカ粒子を用いて裏面にダメージを与える方法、イオン注入により裏面にダメージ層を与える方法などが挙げられている。確かにこれらの方法は、チップ厚みがある程度厚ければ効果があるものと考えられるが、既に説明したとおり、最終的なチップ厚みが１００μｍ以下、将来的には１０μｍ程度まで薄型化されると、シリカ粒子などによる物理的ダメージ導入によって抗折強度が低下し、チップ割れの問題が生じてしまうため、歩留まりが大幅に低下することが予想される。また、デバイス後工程で多結晶シリコン膜や窒化膜を堆積させたり、イオン注入を行ったりすることは、量産品においては現実的ではない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−３１７７３５号公報
【特許文献２】特開２００６−４１２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
このような問題を解決すべく本発明者らが鋭意研究を重ねた結果、シリコン基板自体に高濃度のボロンを含有させるとともに、エピタキシャル膜の形成前のシリコン基板にイオン注入を行っておけば、その後シリコン基板の表面に非常に薄いエピタキシャル膜を形成するだけで、薄型化される半導体デバイス用のシリコンウェーハとして量産適用が可能であることを見いだした。本発明は、このような技術的知見に基づきなされたものである。
【課題を解決するための手段】
【００１４】
本発明によるシリコンウェーハは、ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であるシリコン基板と、前記シリコン基板の表面に形成され、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜と、を備えるシリコンウェーハであって、前記シリコン基板の前記エピタキシャル膜側の表層には、ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のイオンが注入されていることを特徴とする。
【００１５】
本発明によるシリコンウェーハの製造方法は、ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であるシリコン基板に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入工程と、前記シリコン基板の前記イオン注入を行った側の表面に、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜を形成するエピタキシャル工程と、を備えることを特徴とする。
【００１６】
本発明による半導体デバイスの製造方法は、ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下であるシリコン基板に対し、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオンを注入するイオン注入工程と、前記シリコン基板の前記イオン注入を行った側の表面に、膜厚が１０μｍ以下であり、前記シリコン基板よりも比抵抗が高いエピタキシャル膜を形成するエピタキシャル工程と、前記エピタキシャル膜に半導体素子を形成するデバイス前工程と、前記デバイス前工程を行った後、前記シリコン基板の一部を裏面側から除去することにより、前記シリコン基板及び前記エピタキシャル膜の合計厚みを１００μｍ以下とする薄型化工程と、薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、を備えることを特徴とする。
【００１７】
本発明によれば、シリコン基板上に１０μｍ以下のエピタキシャル膜を形成し、これをデバイス領域として用いていることから、エピタキシャル膜の形成を短時間で行うことができ、量産品への適用が可能となる。しかも、シリコン基板に高濃度のボロンが含有されていることから、最終的なチップ厚みが１００μｍ程度まで薄型化されても、ボロンによってＣｕやＦｅなどの重金属を効果的にゲッタリングすることが可能となる。また、エピタキシャル膜の直下におけるシリコン基板に高濃度のイオン注入がされていることから、これによるダメージによってデバイス初期プロセスからＮｉなどの重金属についても効果的にゲッタリングすることが可能となる。
【００１８】
本発明において、シリコン基板に注入されるイオン種は、ボロン、リン、アンチモン、砒素、ヘリウム、アルゴン、フッ素、酸素、窒素、炭素、シリコン及びゲルマニウムからなる群より選ばれた１又は２以上のイオン種であることが好ましい。これらのイオン種を選択すれば、デバイスに悪影響を与えることなく、Ｎｉなどの重金属を効果的にゲッタリングすることが可能となる。
【００１９】
本発明において、シリコン基板の初期酸素濃度は７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。これによれば、デバイス前工程を行う前又はデバイス前工程中における熱処理によってシリコン基板に酸素析出物が形成されることから、これがＮｉなどの重金属のゲッタリング源となる。
【００２０】
また、本発明による半導体デバイスの製造方法においては、デバイス前工程中の熱処理によって、例えば、ウェル拡散のために１１００℃以上の熱処理が３０分間以上あるような熱処理工程では、イオン注入時のダメージ回復が起こり効果が薄れるゆえ、例えばバッチ式炉での熱処理時間が１０５０℃以下の数十分間以下のプロセスや枚葉式ランプ炉による数秒から１分間程度の短時間の熱処理で構成されたデバイス熱処理の場合ではダメージが完全に回復することがないため、デバイス後工程においても十分なゲッタリング効果を発揮することができるとともに、注入されたイオンがデバイス領域まで拡散することがなくなる。
【発明の効果】
【００２１】
このように、本発明によるシリコンウェーハ及びその製造方法によれば、最終的なチップ厚みが１００μｍ程度に薄型化される半導体デバイスを安価に量産することが可能となる。
【００２２】
また、本発明による半導体デバイスの製造方法によれば、薄型化された半導体デバイスを安価に量産することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の好ましい実施形態によるシリコンウェーハ１０の構造を示す略断面図である。
【図２】薄型化された半導体デバイス２０の構造を示す略断面図である。
【図３】薄型化された半導体デバイス２０を用いたＭＣＰ３０の構造を示す略断面図である。
【図４】半導体デバイス２０の製造方法を大まかに説明するためのフローチャートである。
【図５】シリコンウェーハの製造工程（ステップＳ１０）を説明するためのフローチャートである。
【図６】デバイス後工程を説明するためのフローチャートである。
【図７】実施例の評価結果を示す表である。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２５】
図１は、本発明の好ましい実施形態によるシリコンウェーハ１０の構造を示す略断面図である。
【００２６】
図１に示すように、本実施形態によるシリコンウェーハ１０は、シリコン基板１１とその表面に形成されたエピタキシャル膜１２によって構成されている。シリコン基板１１は、シリコンウェーハ１０の機械的強度を確保するとともに、重金属のゲッタリング源としての役割を果たす。重金属のうち、ＣｕやＦｅのように陽イオンの状態でシリコン中を拡散するものについては、シリコン基板１１に含まれるボロンの陰イオンによって主に捕捉する。また、重金属のうち、Ｎｉのように電気的に中性状態でシリコン中を拡散するものについては、シリコン基板１１に注入されたイオンによる結晶ダメージによって捕捉する。結晶ダメージは、ＣｕやＦｅの捕捉にも寄与する。さらに、熱処理によって形成される酸素析出物もゲッタリング源として働く。シリコン基板１１の厚さについては、機械的強度が確保される限り特に限定されないが、例えば７２５μｍ程度である。
【００２７】
シリコン基板１１は、高濃度のボロンがドーピングされたいわゆるＰ＋基板である。ボロンのドーズ量は、１×１０１７ａｔｏｍｓ／ｃｍ３以上５．５×１０１９ａｔｏｍｓ／ｃｍ３以下であり、これにより、ボロン濃度に基づくシリコン基板１１の比抵抗は２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下となる。シリコン基板１１の比抵抗が２ｍΩ・ｃｍ以上である必要があるのは、ボロン濃度が高すぎるとエピタキシャル膜１２へのボロン拡散によってデバイス領域が影響を受ける可能性があるからであり、また、格子不整合による欠陥のないエピタキシャル膜１２を形成することが困難となるからである。一方、シリコン基板１１の比抵抗が２００ｍΩ・ｃｍ以下である必要があるのは、ボロン濃度が低すぎるとＣｕやＦｅなどの重金属を十分にゲッタリングすることができないからである。
【００２８】
特に、ボロン濃度に基づくシリコン基板１１の比抵抗は、４０ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下であることが好ましい。これは、ボロンのドーズ量に換算すると、２×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３未満に相当する。シリコン基板１１の比抵抗をこの範囲に設定すれば、ＣｕやＦｅなどのゲッタリング能力を確保しつつ、高濃度ボロンによる上記の問題を生じることはほとんどなくなる。尚、特許文献１には、不純物濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上でなければ重金属の拡散速度に変化が生じず、１×１０２０ａｔｏｍｓ／ｃｍ３以上でなければ重金属の拡散速度が顕著に変化しないと報告されているが、本発明者らのより詳細な研究によれば、ボロン濃度が１×１０１８ａｔｏｍｓ／ｃｍ３未満であっても、明らかなゲッタリング効果が確認されている。具体的な実験結果については、後述する実施例に記載する。
【００２９】
シリコン基板１１に過剰なボロンを含有させる必要がないことは、次の意義を有する。すなわち、シリコン基板１１に過剰なボロンが含有されていると、エピタキシャル膜成長時に基板のボロンが気相拡散するためにエピタキシャル膜の比抵抗がコントロールできない。また、デバイスプロセス中でのシリコン基板１１からデバイス領域へのボロン固層拡散も無視できなくなる。このため、本発明のように、エピタキシャル膜１２の膜厚が薄い場合（１０μｍ以下）、過剰なボロンは却って歩留まりを低下させるおそれがある。この点を考慮すれば、ボロンのドーズ量は、１×１０１７ａｔｏｍｓ／ｃｍ３以上５．５×１０１９ａｔｏｍｓ／ｃｍ３以下（比抵抗に換算して２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下）とすることが好ましく、２×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３未満（比抵抗に換算して４０ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下）とすることが特に好ましい。
【００３０】
また、シリコン基板１１は、初期酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。これは、酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３未満であるとＮｉなどの重金属のゲッタリングに必要な酸素析出物が十分に形成されないからであり、酸素濃度が２．４×１０１８ａｔｏｍｓ／ｃｍ３超であると欠陥のないエピタキシャル膜１２を形成することが困難となるからである。但し、本発明においては、イオン注入による結晶ダメージがゲッタリング源として機能することから、シリコン基板１１の初期酸素濃度は７×１０１７ａｔｏｍｓ／ｃｍ３未満であっても構わない。尚、本明細書で記載する酸素濃度は全てＡＳＴＭ Ｆ−１２１（１９７９）に規格されたフーリエ変換赤外分光光度法による測定値である。
【００３１】
シリコン基板１１の初期酸素濃度は、２．４×１０１８ａｔｏｍｓ／ｃｍ３を超えない範囲でより高濃度であることが好ましく、酸素析出促進のためシリコン基板１１内に炭素や窒素を含有させることがより好ましい。炭素の含有量としては、１×１０１６ａｔｏｍｓ／ｃｍ３以上１．２×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましく、窒素の含有量としては、１×１０１３ａｔｏｍｓ／ｃｍ３以上１×１０１４ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
【００３２】
シリコン基板１１に酸素析出物を形成するための酸素析出熱処理は、デバイス前工程を行う前に行っても構わないし、デバイス前工程中における熱プロセスによって代用しても構わない。尚、酸素析出熱処理をデバイス前工程よりも前に行う場合は、後述するイオン注入よりも前に行うことが好ましい。これは、イオン注入によりダメージ層１１ｘを形成してから酸素析出熱処理を行うと、ダメージが回復してしまい、ダメージ層１１ｘによるゲッタリング効果が失われるおそれがあるからである。
【００３３】
図１に示すように、ダメージ層１１ｘは、シリコン基板１１のエピタキシャル膜１２側の表層に形成されている。ダメージ層１１ｘは、デバイス層を汚染しないイオン種のイオン注入によって形成され、そのドーズ量は、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下とされる。これは、ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２未満であるとシリコン基板１１のダメージが少なすぎるため、Ｎｉなどの重金属を十分に捕捉することができないからであり、ドーズ量が５×１０１５ａｔｏｍｓ／ｃｍ２超であるとシリコン基板１１のダメージが大きすぎるため、欠陥のないエピタキシャル膜１２を形成することが困難となるからである。
【００３４】
ダメージ層１１ｘの形成に用いられるイオン種は、Ｐ型ドーパントとして用いられるイオン種、Ｎ型ドーパントとして用いられるイオン種、さらには、非ドーパントイオンから選択することができる。Ｐ型ドーパントとして用いられるイオン種としては、ボロンを選択することが好ましい。さらに、非ドーパントとしては、ヘリウム、アルゴン、フッ素、酸素、窒素、炭素、シリコン又はゲルマニウムを選択することが好ましい。
【００３５】
イオン種としてボロンを選択すれば、注入ダメージだけでなく、シリコン基板１１のボロン濃度がさらに高まることから、ボロンイオンによるゲッタリング効果も高められる。また、Ｎ型ドーパントとして用いられるイオン種としては、リン、アンチモン又は砒素を選択することが好ましい。イオン種としてＮ型ドーパントを選択すれば、注入ダメージだけでなく、ダメージ層１１ｘの導電性がＮ型となり、ボロン基板よりもＣｕイオンの固溶度が低くなることから、デバイス後工程における裏面研削、裏面研磨時におけるＣｕイオン汚染のバリアとして効果を発揮する。さらに、イオン種として非ドーパントイオンを選択した場合には、ゲッタリング効果としては注入ダメージのみとなるが、トランジスタのしきい値などに変動が生じる危険性がない。
【００３６】
以上の点、並びに、イオン注入の容易さを考慮すれば、イオン種としてボロン、リン、アンチモン、シリコン又はアルゴンを選択することが特に好ましい。
【００３７】
エピタキシャル膜１２は、図１に示すように、シリコン基板１１の表面に形成されている。エピタキシャル膜１２はデバイス領域となる部分であり、このため、エピタキシャル膜１２の比抵抗は、シリコン基板１１の比抵抗よりも高く設定される。エピタキシャル膜１２の膜厚は、１０μｍ以下である。これは、エピタキシャル膜１２の膜厚が１０μｍ超に厚くすると、その分シリコン基板１１の厚さが薄くなるため、酸素析出層の残厚が薄くなる事によりゲッタリング能力が低下するとともに、エピタキシャル成長に時間がかかり、かつ膜厚増加は平坦度劣化に繋がり最先端デバイスでは対応できないからである。
【００３８】
以上が本実施形態によるシリコンウェーハ１０の構成である。このようなシリコンウェーハ１０は、デバイス前工程によってエピタキシャル膜１２にデバイス形成を行った後、シリコン基板１１の一部を裏面側から除去することにより、シリコン基板１１及びエピタキシャル膜１２の合計厚みを１００μｍ以下とすることができる。
【００３９】
図２は、薄型化された半導体デバイス（シリコンチップ）２０の構造を示す略断面図である。図２に示す半導体デバイス２０は、研削やエッチングによってシリコン基板１１の一部が裏面側から除去されているとともに、新たに露出した裏面１１ａが鏡面研磨されている。これにより、合計厚みが１００μｍ程度まで薄型化されている場合であっても、抗折強度が確保されることから、チップの割れを防止することが可能となる。
【００４０】
図３は、薄型化された半導体デバイス２０を用いたＭＣＰ３０の構造を示す略断面図である。図３に示すＭＣＰ３０は、パッケージ基板３１上に４つの半導体デバイス２０が積層された構成を有している。上下に隣接する半導体デバイス２０及びパッケージ基板３１は、接着剤３２によって固定されている。また、半導体デバイス２０とパッケージ基板３１はボンディングワイヤ３３によって接続されており、これにより、各半導体デバイス２０は、パッケージ基板３１に設けられた内部配線（図示せず）を介して外部電極３４に電気的に接続される。また、パッケージ基板３１上には、半導体デバイス２０及びボンディングワイヤ３３を保護するための封止樹脂３５が設けられている。
【００４１】
このような構成を有するＭＣＰ３０においては、１つの半導体デバイス２０の厚みが例えば１００μｍ程度まで薄型化されていることから、ＭＣＰ全体の厚みを例えば１ｍｍ程度まで薄くすること可能となる。このため、モバイル機器など低背化が要求される用途への適用が好適である。
【００４２】
次に、半導体デバイス２０の製造方法についてフローチャートを参照しながら説明する。
【００４３】
図４は、半導体デバイス２０の製造方法を大まかに説明するためのフローチャートである。図４に示すように、半導体デバイス２０の製造工程は、大きく分けてシリコンウェーハの製造工程（ステップＳ１０）、デバイス前工程（ステップＳ２０）、デバイス後工程（ステップＳ３０）の３つに分類される。以下、それぞれの工程について詳細に説明する。
【００４４】
図５は、シリコンウェーハの製造工程（ステップＳ１０）を説明するためのフローチャートである。
【００４５】
本実施形態においては、まず、シリコン基板１１を用意する（ステップＳ１１）。シリコン基板１１は、チョクラルスキー（ＣＺ）法によって引き上げられたシリコンインゴットから切り出されたＣＺウェーハであり、上述の通り、ボロン濃度に基づく比抵抗が２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下、好ましくは初期酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以上２．４×１０１８ａｔｏｍｓ／ｃｍ３以下に設定されている。比抵抗については、シリコン融液に添加するボロン量によって調整することができ、初期酸素濃度については、シリコン融液の対流制御などによって調整することができる。
【００４６】
次に、シリコン基板１１に対して、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下のドーズ量でイオン注入を行う（ステップＳ１２）。これにより、エピタキシャル膜１２が形成されるべきシリコン基板１１の表面近傍にダメージ層１１ｘが形成される。好ましいイオン種については上述の通りである。
【００４７】
次に、５００℃以上１１００℃以下の温度範囲でシリコン基板１１を結晶回復熱処理する（ステップＳ１３）。これにより、イオン注入によってシリコン基板１１に生じている過度の結晶ダメージが修復され、次の工程で欠陥のないエピタキシャル膜１２を形成することが可能となる。但し、本発明において結晶回復熱処理を行うことは必須でない。
【００４８】
そして、シリコン基板１１の表面にエピタキシャル膜１２を形成する（ステップＳ１４）。エピタキシャル膜１２の膜厚は１０μｍ以下とし、比抵抗はシリコン基板１１よりも高くなるよう設定する。エピタキシャル膜１２の形成前に結晶回復熱処理を行っていない場合には、エピタキシャル膜１２形成時における熱によって、シリコン基板１１に生じている過度の結晶ダメージが修復される。以上により、シリコンウェーハ１０が完成する。このように、ダメージ層１１ｘ形成のためのイオン注入は、エピタキシャル膜１２の形成前に行われることから、イオン注入によってエピタキシャル膜１２がダメージを受けることがない。
【００４９】
以上がシリコンウェーハの製造工程（ステップＳ１０）である。図４に示すように、シリコンウェーハの製造工程（ステップＳ１０）が終わると、次にデバイス前工程（ステップＳ２０）が行われる。デバイス前工程（ステップＳ２０）は、エピタキシャル膜１２に半導体素子などを形成する工程であるが、製造される半導体デバイスの種類によって異なることから、その詳細については省略する。半導体デバイスの種類としては、ＭＰＵやＤＳＰなどロジック系の半導体デバイス、ＤＲＡＭやフラッシュメモリなどメモリ系の半導体デバイスが挙げられる。但し、デバイス前工程（ステップＳ２０）では、バッチ式熱処理炉を用いた熱処理を行う場合、１１００℃を超えない温度範囲で熱処理することが好ましく、枚葉式ランプ炉やレーザーアニーラーによる熱処理を行う場合、１１００℃を超える工程もあるがミリ秒単位の超短時間熱処理であり、通常のＲＴＰプロセスでも数秒から数分間の短時間熱処理で構成されていればイオン注入時のダメージが消滅する事がない。
【００５０】
図６は、デバイス後工程（ステップＳ３０）を説明するためのフローチャートである。
【００５１】
図６に示すように、デバイス後工程においては、まずシリコンウェーハ１０の裏面研削が行われる（ステップＳ３１）。裏面研削は、シリコン基板１１の一部を裏面側から粗研削することにより行い、これにより、シリコン基板１１及びエピタキシャル膜１２の合計厚みを１００μｍ以下に薄型化する。尚、本工程は、研削に限らず、エッチングなどによって行うことも可能である。
【００５２】
次に、研削されたシリコン基板１１の裏面を鏡面研磨する（ステップＳ３２）これにより、裏面研削（ステップＳ３１）によって導入されたダメージが除去され、機械的強度が高められる。
【００５３】
次に、シリコンウェーハ１０をダイシングすることにより、チップごとに個片化する（ステップＳ３３）。これにより、個片化されたチップ（半導体デバイス２０）が完成する。
【００５４】
その後は、個片化された半導体デバイス２０をパッケージ基板などに搭載し、ワイヤーボンディングや樹脂封止などを行えば、ＭＣＰが完成する（ステップＳ３４）。
【００５５】
このようなデバイス後工程（ステップＳ３０）では、特に裏面研削工程（ステップＳ３１）や裏面研磨工程（ステップＳ３２）などにおいて、シリコン基板１１にＣｕやＮｉなどの重金属が混入することがあるが、本実施形態によるシリコンウェーハ１０は、シリコン基板１１に高濃度のボロンが含まれているとともに、エピタキシャル膜１２の近傍にダメージ層１１ｘが形成されていることから、ＣｕやＮｉなどの重金属がデバイス領域に到達することがなくなる。
【００５６】
以上説明したように、本実施形態によれば、高濃度のボロン及び酸素を含有するシリコン基板１１上に、薄いエピタキシャル膜１２を形成していることから、最終的なチップ厚みが１００μｍ以下に薄型化され、且つ、裏面が鏡面研磨された場合であっても、ゲッタリング能力と機械的強度を確保することが可能となる。
【００５７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【実施例】
【００５８】
［実施例１］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３、比抵抗が１０〜２０ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを３枚用意し、それぞれ１×１０１３ａｔｏｍｓ／ｃｍ２、１×１０１４ａｔｏｍｓ／ｃｍ２、１×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量でボロンをイオン注入した後、イオン注入した側の表面に比抵抗１０Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例１Ａ、ドーズ量が１×１０１４ａｔｏｍｓ／ｃｍ２であるサンプルは実施例１Ｂ、ドーズ量が１×１０１５ａｔｏｍｓ／ｃｍ２であるサンプルは実施例１Ｃとした。
【００５９】
［実施例２］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１．２×１０１７ａｔｏｍｓ／ｃｍ３、比抵抗が５０〜１００ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを２枚用意し、１×１０１４ａｔｏｍｓ／ｃｍ２のドーズ量でそれぞれアルゴン及びリンをイオン注入した後、イオン注入した側の表面に比抵抗１０Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。アルゴンをイオン注入したサンプルは実施例２Ａ、リンをイオン注入した実施例２Ｂとした。
【００６０】
［実施例３］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１．２×１０１７ａｔｏｍｓ／ｃｍ３、比抵抗が１０〜２０ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを２枚用意し、１×１０１４ａｔｏｍｓ／ｃｍ２のドーズ量でそれぞれアルゴン及びアンチモンをイオン注入した後、イオン注入した側の表面に比抵抗１０Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。アルゴンをイオン注入したサンプルは実施例３Ａ、アンチモンをイオン注入した実施例３Ｂとした。
【００６１】
［比較例１］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３、比抵抗が１５〜２０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを１枚用意し、その表面に、比抵抗１２Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。これにより得られたサンプルは比較例１とした。
【００６２】
［比較例２］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１．２×１０１８ａｔｏｍｓ／ｃｍ３、比抵抗が約２０Ω・ｃｍに調整されたリンドープのＣＺウェーハを１枚用意し、その表面に、比抵抗１２Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。これにより得られたサンプルは比較例２とした。
【００６３】
［比較例３］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３、比抵抗が５〜１０ｍΩ・ｃｍに調整されたボロンドープのＣＺウェーハを１枚用意し、その表面に、比抵抗１２Ω・ｃｍ、膜厚３．５μｍのエピタキシャル膜を成長させた。これにより得られたサンプルは比較例３とした。
【００６４】
［比較例４］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３、比抵抗が１５〜２０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを１枚用意し、その表面に、比抵抗５０〜１００ｍΩ・ｃｍ、膜厚５０μｍの１層目のエピタキシャル膜を成長させ、さらに、１層目のエピタキシャル膜の表面に、比抵抗１０Ω・ｃｍ、膜厚３．５μｍの２層目のエピタキシャル膜を成長させた。これにより得られたサンプルは比較例４とした。
【００６５】
［比較例５］
直径２００ｍｍ、厚み７２５μｍ、初期酸素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３、比抵抗が１５〜２０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを１枚用意し、アルゴンガス雰囲気下で１２００℃、１時間の熱処理を施した後、更に８００℃にて２時間の熱処理を施した。次に、ウェーハの表面に、比抵抗５０〜１００ｍΩ・ｃｍ、膜厚５０μｍの１層目のエピタキシャル膜を成長させ、さらに、１層目のエピタキシャル膜の表面に、比抵抗１０Ω・ｃｍ、膜厚３．５μｍの２層目のエピタキシャル膜を成長させた。これにより得られたサンプルは比較例５とした。
【００６６】
［評価１］
全てのサンプルに対して、Ｎｉ表面濃度換算で１×１０１２／ｃｍ２のスピンコート汚染を施した後、１０００℃、１時間の熱処理を施し、フッ酸水溶液液にて表面酸化膜を除去した。その後、選択エッチング（Wright Etching）を行った後にエピタキシャル表面の欠陥を光学顕微鏡にて観察した。
結果を図７に示す。図７に示すように、比較例１〜４のサンプルでは、エピタキシャル膜の表面に多数の欠陥が観察された。他のサンプルでは欠陥は観察されなかった。
【００６７】
［評価２］
全てのサンプルに対して、Ｃｕ表面濃度換算で５×１０１１／ｃｍ２のスピンコート汚染を施した後、９００℃、１時間の熱処理を施した。その後、表面を洗浄し、ホットプレート上で４００℃、１時間の加熱を行った。加熱後のサンプルは、エピタキシャル膜表面のＣｕ濃度を評価するため全反射蛍光Ｘ線にて評価を行った。
結果を図７に示す。図７に示すように、比較例１，２のサンプルでは、エピタキシャル膜の表面において約１×１０１２／ｃｍ２のＣｕが検出されたが、他のサンプルでは１×１０１０／ｃｍ２以下であった。
【００６８】
［評価３］
デバイス後工程での汚染模擬として、Ｃｕを故意に２０ｐｐｂ汚染させたスラリーにて全てのサンプル裏面を２μｍ研磨した。その後、表面を洗浄し、ホットプレート上で４００℃、１時間の加熱を行った。加熱後のサンプルは、エピタキシャル膜表面のＣｕ濃度を評価するため全反射蛍光Ｘ線にて評価を行った。
結果を図７に示す。図７に示すように、比較例１，２のサンプルでは、エピタキシャル膜の表面において約１×１０１１／ｃｍ２のＣｕが検出されたが、他のサンプルでは１×１０１０／ｃｍ２以下であった。
【００６９】
［評価４］
全てのサンプルについて、量産を想定して生産性を評価した。
結果を図７に示す。図７に示すように、比較例４，５のサンプルでは、エピタキシャル成長を２回行っており、且つ、成長膜厚が大きいことから、量産品に適用することは現実的でないと考えられる。他のサンプルについては、量産に適していると考えられる。
【００７０】
［考察］
以上の評価１〜４を考慮すれば、実施例１〜３のサンプルは、重金属のゲッタリング能力に優れ、且つ、量産性に優れていると考えられる。このため、デバイス後工程でシリコン基板の裏面を研削することによってチップを薄型化し、さらに裏面研磨を施したとしても、デバイス後工程で導入されうる重金属汚染に対して十分なゲッタリング能力を発揮することができるものと考えられる。
これに対し、比較例１〜５のサンプルは、重金属のゲッタリング能力が不十分であるか、或いは、量産性が不十分であると考えられる。
【符号の説明】
【００７１】
１０      シリコンウェーハ
１１      シリコン基板
１１ａ    シリコン基板の裏面
１１ｘ    ダメージ層
１２      エピタキシャル膜
２０      半導体デバイス
３０      ＭＣＰ
３１      パッケージ基板
３２      接着剤
３３      ボンディングワイヤ
３４      外部電極
３５      封止樹脂
【図１】
2010283296.tif 000003
【図２】
2010283296.tif 000004
【図３】
2010283296.tif 000005
【図４】
2010283296.tif 000006
【図５】
2010283296.tif 000007
【図６】
2010283296.tif 000008
【図７】
2010283296.tif 000009