(57)【要約】【課題】少ないトランジスタ数で構成されたローカル読み出し／書き込み回路を備えた半導体記憶装置を提供できる。【解決手段】本発明にかかる半導体記憶装置は、ＳＲＡＭセル１０１と、データの電位差を増幅するＳＲＡＭセル１０２と、を有するＳＲＡＭ回路と、データの読み出し／書き込み対象であるＳＲＡＭセル１０１を選択する信号ＷＬと、データの読み出し／書き込み対象であるＳＲＡＭセル１０２を選択する信号ＹＳを出力するワード線ドライバ回路３０３と、ＹＳによって選択されたＳＲＡＭセル１０２のビット線対から出力される読み出し信号の電位差を増幅するセンスアンプ回路３０４と、ＹＳによって選択されたＳＲＡＭセル１０２のビット線対に対し、読み出し信号よりビット線間の電位差が大きい信号を出力する書き込みドライバ回路３０５を備える。それにより、ローカル読み出し／書き込み回路を少ないトランジスタ数で構成できる。【選択図】図１
2010113793.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する第１のＳＲＡＭセルと、データの電位差を増幅し記憶する第２のＳＲＡＭセルとを有するＳＲＡＭ回路と、
データの読み出し／書き込み対象である前記第１のＳＲＡＭセルを選択する第１の制御信号と、データの読み出し／書き込み対象である前記第２のＳＲＡＭセルを選択する第２の制御信号と、を出力するワード線制御回路と、
前記第２の制御信号に基づいて選択された前記第２のＳＲＡＭセルのビット線対から出力される読み出し信号の電位差を増幅するセンスアンプ回路と、
前記第２の制御信号に基づいて選択された前記第２のＳＲＡＭセルのビット線対に対して、前記読み出し信号よりもビット線間の電位差が大きい書き込み信号を出力する書き込み制御回路と、を備えた半導体記憶装置。
【請求項２】
データを記憶する第１のＳＲＡＭセルと、データの電位差を増幅し記憶する第２のＳＲＡＭセルとを有するＳＲＡＭ回路と、
データの読み出し／書き込み対象である前記第１のＳＲＡＭセルを選択する第１の制御信号と、データの読み出し／書き込み対象である前記第２のＳＲＡＭセルを選択する第２の制御信号と、を出力するワード線制御回路と、
前記第２の制御信号に基づいて選択された前記第２のＳＲＡＭセルのビット線対から出力される読み出し信号の電位差を増幅するセンスアンプ回路と、
前記第２の制御信号に基づいて選択された前記第２のＳＲＡＭセルのビット線対に対して、書き込み信号を出力する書き込み制御回路と、を備えた半導体記憶装置。
【請求項３】
前記第２のＳＲＡＭセルの記憶ノード対が、前記第１のＳＲＡＭセルのビット線対に接続されることにより、
前記第１の制御信号及び前記第２の制御信号に基づいて、データの読み出し／書き込み対象である前記第１のＳＲＡＭセルが選択されることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第２のＳＲＡＭセルは、
前記第２の制御信号に応じて当該第２のＳＲＡＭセルの記憶ノード対とビット線対との接続状態を切り替えるアクセストランジスタと、
前記ワード線制御回路から出力されるプリチャージ制御信号に応じて前記記憶ノード対と高電位側の電源端子との接続状態を切り替えるプリチャージトランジスタと、を備え、
増幅制御信号が低電位側の電源端子に入力されることにより、前記記憶ノード対に入力されたデータの電位差の増幅が制御されることを特徴とする請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記ＳＲＡＭ回路は、
前記ワード線制御回路から出力された増幅制御信号が、前記第２のＳＲＡＭセルの低電位側の電源端子に入力され、
前記増幅制御信号の電圧レベルに応じて、前記第２のＳＲＡＭセルの記憶ノード対に入力されたデータの電位差の増幅が制御されることを特徴とする請求項１〜４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記ＳＲＡＭ回路はさらに増幅制御回路を備え、
この増幅制御回路から出力された増幅制御信号は、前記第２のＳＲＡＭセルの低電位側の電源端子に入力され、
前記増幅制御信号の電圧レベルに応じて、前記第２のＳＲＡＭセルの記憶ノード対に入力されたデータの電位差の増幅が制御されることを特徴とする請求項１〜４のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記ＳＲＡＭ回路は、
少なくとも１個以上の前記第１のＳＲＡＭセルが行列上に配置され、
少なくとも１個以上の前記第２のＳＲＡＭセルが行方向に配置され、
各列に配置された前記第２のＳＲＡＭセルに応じた列に配置された前記第１のＳＲＡＭセルのビット線対は、対応する前記第２のＳＲＡＭセルの記憶ノード対に接続され、
各前記第２のＳＲＡＭセルは、それぞれ個別の第２の制御信号によって記憶データの読み出し／書き込みが制御されることを特徴とする請求項１〜６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記半導体記憶装置は、
少なくとも１個以上の前記ＳＲＡＭ回路が行列上に配置され、
各行に配置された前記ＳＲＡＭ回路は、それぞれ共通の制御線を介して接続され、
各列に配置された前記ＳＲＡＭ回路は、それぞれ共通のビット線対を介して接続されることを特徴とする請求項１〜７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置は、
前記ＳＲＡＭ回路と、前記センスアンプ回路及び前記書き込み制御回路とを接続するビット線対を選択的に指定するセレクタ回路をさらに備えることを特徴とする請求項１〜８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記半導体記憶装置は、
データの読み出し及び書き込み動作時における、前記第１のＳＲＡＭセル及び前記第２のＳＲＡＭセルの選択が同一制御シーケンスにより実行されることを特徴とする請求項１〜９のいずれか一項に記載の半導体記憶装置。
【請求項１１】
前記第１及び前記第２のＳＲＡＭセルに対するデータの読み出し及び書き込み動作の制御シーケンスは、いずれの動作の場合でも、前記第２のＳＲＡＭセルのプリチャージトランジスタのオフ操作、前記第１のＳＲＡＭセルの選択操作、前記第２のＳＲＡＭセルの増幅操作、そして、前記第２のＳＲＡＭセルの選択操作の順に実行されることを特徴とする請求項１〜９のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特にスタティックランダムアクセスメモリに関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、以後ＳＲＡＭと略称する）は、プロセス互換性が高いため、これまで、ＣＰＵをはじめとした各種機能ブロックと共に半導体装置に混載されてきた。半導体装置は、基本素子であるトランジスタを微細化することにより、高集積化や高速化が達成されてきている。したがって、半導体装置に混載されるＳＲＡＭに対しても同様に、微細化されることが求められる。
【０００３】
図２に従来のＳＲＡＭセルを示す。図２には６トランジスタで構成される従来のＳＲＡＭのメモリセル（以後、ＳＲＡＭセルと呼称する）を示す。第１のワード線ＷＬの電圧レベルに応じて、アクセストランジスタＮ３、Ｎ４がＯＮ／ＯＦＦ切替制御される。また、２つのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータから構成されるラッチによって、データ（記憶データ）が保持される。
【０００４】
図１０に、図２に示すＳＲＡＭセルを二次元状に配置した従来技術のＳＲＡＭの全体構造を示す。図１０に示す回路では、第１のワード線ＷＬと第１のビット線対ＢＬ０、ＢＬ１によって、任意のＳＲＡＭセルへのアクセスが行われる。読み出し動作の場合、ロウアドレス信号ＲＡに応じた第１のワード線ＷＬを活性化させる。これにより、同じ第１のワード線ＷＬに接続される全てのＳＲＡＭセルに備えられた、アクセストランジスタＮ３、Ｎ４がオンする。つまり、記憶ノード対（図２におけるＮ３及びＮ４のドレイン端子側のノード）が電源電圧ＶＤＤに充電された第１のビット線対ＢＬ０、ＢＬ１（Ｎ３及びＮ４のソース端子側のノード）に接続され、記憶データが第１のビット線対ＢＬ０、ＢＬ１に出力される。次に、カラムアドレス信号ＣＡに応じた第１のビット線対ＢＬ０、ＢＬ１がビット線対セレクタＳＥＬによって選択され出力される。そして、ビット線対セレクタＳＥＬから出力された信号はセンスアンプＳＡに入力される。センスアンプＳＡに入力された信号の電位差が増幅され、読み出し信号として出力される。ここで、安定した読み出し動作を実現するためには、ロウアドレス信号ＲＡによって選択された全てのＳＲＡＭセルにおいて読み出しマージンが十分に確保される必要がある。
【０００５】
一方、書き込み動作の場合、カラムアドレス信号ＣＡに応じた第１のビット線対ＢＬ０、ＢＬ１がビット線対セレクタＳＥＬによって選択される。この選択された第１のビット線対ＢＬ０、ＢＬ１は、書き込みドライバＷＤに接続される。このとき、書き込みドライバＷＤが、第１のビット線対ＢＬ０、ＢＬ１の一方を放電し、ＢＬ０−ＢＬ１間に電位差を生じさせる。例えば、書き込みデータが"１"の場合、ビット線ＢＬ１を放電し電圧レベルを低下させる。あるいは、例えば、書き込みデータが"０"の場合、ビット線ＢＬ０を放電し電圧レベルを低下させる。次に、ロウアドレス信号ＲＡに応じた第１のワード線ＷＬを活性化させる。これにより、選択されたＳＲＡＭセルにデータが書き込まれる。この時、ロウアドレス信号ＲＡによって活性化されるとともに、カラムアドレス信号ＣＡによって選択されなかったＳＲＡＭセルは、擬似的に読出し動作が行われる。書き込み動作において、安定した書き込み動作を実現するためには、カラムアドレス信号ＣＡによって選択されたＳＲＡＭセルにおいて書込みマージンが十分に確保されるとともに、カラムアドレス信号ＣＡによって選択されないＳＲＡＭセルにおいて読み出しマージンが十分に確保される必要がある。
【０００６】
近年、ＣＭＯＳプロセスの微細化に伴い、ＳＲＡＭセルを構成するトランジスタにおいて素子バラツキの増加が顕在化している。素子バラツキが増加することにより、読み出し動作時のＳＲＡＭセルにおいて、記憶データが破壊されやすいという課題や、読み出し電流が減少して読み出し速度が低下する等の課題が発生する。その結果、大規模ＳＲＡＭにおいて歩留まりが低下するなど問題が発生している。したがって、一定の歩留まりを確保するためには、ＳＲＡＭセルサイズを大きくし素子バラツキを減少させる必要があった。
【０００７】
その解決策が非特許文献１に提案されている。図１１は非特許文献１に記載されたＳＲＡＭの全体構成を示す図である。図１１に示す回路の例では、ＳＲＡＭセルアレイの分割数を増加させる対策を行っている。つまり、１組のＳＲＡＭ制御回路（ローカル読み出し回路／ローカル書き込み回路）によって制御されるＳＲＡＭセルの個数を減少させる。図１１に示す回路の例では、ビット線対当たりのＳＲＡＭセル数を１６個に削減することにより、読み出しビット線の負荷容量を減少させている。それにより、読み出し時におけるビット線の放電時間が短縮される。その結果、読み出し電流が減少して読み出し速度が低下する課題だけでなく、記憶データが破壊されやすくなるという課題も解決される。ここで、読み出し時の記憶データの破壊は、例えば、ロウレベルを保持するＳＲＡＭセルの記憶ノード対に対して、電源電圧ＶＤＤに充電されたビット線から電荷が流入することによって引き起こされる。したがって、記憶データをビット線に素早く伝達することにより、ビット線から記憶ノード対への電荷の流入量が減少し記憶データの破壊が起こりにくくなる。
【０００８】
このように、ＳＲＡＭの読み出しマージン改善のためには、ＳＲＡＭセルアレイの分割数を増加させることが効果的であるが、ＳＲＡＭセルアレイの分割数を増加させた場合、ローカル読み出し／書き込み回路の個数が増加する。このとき、ローカル読み出し／書き込み回路の面積が大きいと、ＳＲＡＭのセル占有率を低下させるという問題が生じる。したがって、ＳＲＡＭ全体の面積を増大させずに読み出しマージンを改善するためには、ローカル読み出し／書き込み回路をできるだけ小さくする必要がある。図１１に示す非特許文献１の回路では、ローカル読み出し回路とローカル書き込み回路とが計１９個のトランジスタで構成されている。なお、ローカル読み出し回路とローカル書き込み回路は、２つのＳＲＡＭセルアレイによって共用されており、実質的なトランジスタ数は半分の９．５個である。
【０００９】
また、図１２は特許文献１に記載されたセンスアンプ（ローカル読み出し回路）である。このセンスアンプとＳＲＡＭセルは、第１のビット線対ＢＬ、／ＢＬを介して接続され、２階層のセンス系回路を構成する。ここで、特許文献１によると、センスアンプが第１のビット線対ＢＬ、／ＢＬを駆動しない回路構成を採用することにより、読み出し速度の高速化、及び、低消費電力化を実現している。しかし、図１２に示す従来技術の回路は、書き込み動作を想定していないため、ローカル書き込み回路が別途必要である。したがって、前述の非特許文献１と同様に回路規模が増大する可能性がある。
【００１０】
また、図１３は非特許文献２に記載されたＳＲＡＭの構成図である。図１３に示す回路は、ローカルセンスアンプ（ローカル読み出し／書き込み回路）ＬＳＡと、ローカルセンスアンプＬＳＡの入出力信号を制御するアクセストランジスタと、複数のＳＲＡＭセルとを備える。このとき、非特許文献２によると、アクセストランジスタをＯＮ／ＯＦＦ切替制御するワード線ＧＷＬは、それぞれのローカルセンスアンプに共通化されている。このことにより、疑似的に動作するＳＲＡＭセルの数が増大し、消費電力が増大する可能性がある。また、図１３に示す回路は、それぞれ異なる制御シーケンスによって、読み出し動作と書き込み動作が制御されているため、回路規模が増大する可能性がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平６−１１９７８４号公報
【非特許文献】
【００１２】
【非特許文献１】エー・カワスミ(A.Kawasumi)他著、「ア・シングルパワーサプライ・０．７Ｖ・１ＧＨｚ・４５ｎｍ・エスラム・ウィズ・アン・アシンメトリカル・ユニットベータレシオ・メモリ・セル(A Single-Power-Supply 0.7V 1GHz 45nm SRAM with An Asymmetrical Unit-β-ratio Memory Cell)」、２００８・アイイーイーイー・インターナショナル・ソリッドステイト・サーキッツ・カンファレンス(2008 IEEE International Solid-State Circuits Conference)、（米国）、２００８年、ｐ．３８２、３８３、６２２
【非特許文献２】Byung-Do Yang他著、「ア・ローパワー・エスラム・ユージング・ハイアラーキー・ビット・ライン・アンド・ローカル・センス・アンプリフィアズ(A Low-Power SRAM Using Hierarchical Bit Line and Local Sense Amplifiers)」、アイイーイーイー・ジャーナル・オブ・ソリッドステイト・サーキッツ(IEEE JOURNAL OF SOLID-STATE CIRCUITS)、（米国）、２００５年６月、ＶＯＬ．４０、Ｎｏ．６、ｐ１３６６−１３７６
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述のように、従来技術のＳＲＡＭでは、ローカル読み出し回路及びローカル書き込み回路を備えること等により、回路規模が増大する等の問題があった。また、グローバルビット線とローカルビット線との接続をＰＭＯＳアクセストランジスタで行い、尚且つ、ローカルビット線のプリチャージ動作をＰＭＯＳアクセストランジスタで兼用させるような図１３に示す従来技術の半導体記憶装置では、制御方法が複雑になり、制御回路の回路規模や消費電力が増大するなどの問題があった。
【課題を解決するための手段】
【００１４】
本発明にかかる半導体記憶装置は、データを記憶する第１のＳＲＡＭセル（例えば、本発明の実施の形態１における第１のＳＲＡＭセル１０１）と、データの電位差を増幅し記憶する第２のＳＲＡＭセル（例えば、本発明の実施の形態１における第２のＳＲＡＭセル１０２）とを有するＳＲＡＭ回路と、データの読み出し／書き込み対象である前記第１のＳＲＡＭセルを選択する第１の制御信号（例えば、本発明の実施の形態１における第１のワード線ＷＬ）と、データの読み出し／書き込み対象である前記第２のＳＲＡＭセルを選択する第２の制御信号（例えば、本発明の実施の形態１における第２のワード線ＹＳ）と、を出力するワード線制御回路（例えば、本発明の実施の形態１におけるワード線ドライバ回路３０３）と、前記第２の制御信号に基づいて選択された前記第２のＳＲＡＭセルのビット線対（例えば、本発明の実施の形態１における第２のビット線対ＧＢＬ０、ＧＢＬ１）から出力される読み出し信号の電位差を増幅するセンスアンプ回路（例えば、本発明の実施の形態１におけるセンスアンプ回路３０４）と、前記第２の制御信号に基づいて選択された前記第２のＳＲＡＭセルのビット線対に対して、前記読み出し信号よりもビット線間の電位差が大きい書き込み信号を出力する書き込み制御回路（例えば、本発明の実施の形態１における書き込みドライバ回路３０５）と、を備えることを特徴とする。
【００１５】
また、本発明にかかる半導体記憶装置の別の態様は、データを記憶する第１のＳＲＡＭセルと、データの電位差を増幅し記憶する第２のＳＲＡＭセルとを有するＳＲＡＭ回路と、データの読み出し／書き込み対象である前記第１のＳＲＡＭセルを選択する第１の制御信号と、データの読み出し／書き込み対象である前記第２のＳＲＡＭセルを選択する第２の制御信号と、を出力するワード線制御回路と、前記第２の制御信号に基づいて選択された前記第２のＳＲＡＭセルのビット線対から出力される読み出し信号の電位差を増幅するセンスアンプ回路と、前記第２の制御信号に基づいて選択された前記第２のＳＲＡＭセルのビット線対に対して、書き込み信号を出力する書き込み制御回路と、を備えることを特徴とする。
【００１６】
上述のような回路構成により、ローカル読み出し回路及びローカル書き込み回路を少ないトランジスタ数で構成すること等ができ、回路規模の増大を抑制することが可能である。
【発明の効果】
【００１７】
本発明により、ローカル読み出し回路及びローカル書き込み回路を少ないトランジスタ数で構成すること等により、回路規模の増大を抑制した半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１にかかるＳＲＡＭブロックを示す図である。
【図２】本発明で用いられる第１のＳＲＡＭセルの構成例を示す図である。
【図３】本発明で用いられる第２のＳＲＡＭセルの構成例を示す図である。
【図４】本発明で用いられるセンスアンプイネーブル回路を示す図である。
【図５】本発明の実施の形態１にかかるＳＲＡＭの全体構成例を示す図である。
【図６】本発明の実施の形態１にかかるＳＲＡＭの読み出し動作及び書き込み動作を示すタイミングチャートである。
【図７】本発明の実施の形態２にかかるＳＲＡＭブロックを示す図である。
【図８】本発明の実施の形態２にかかるＳＲＡＭの全体構成例を示す図である。
【図９】本発明の実施の形態２にかかるＳＲＡＭの読み出し動作及び書き込み動作を示すタイミングチャートである。
【図１０】従来技術にかかるＳＲＡＭの全体構成を示す図である。
【図１１】従来技術（非特許文献１）にかかるＳＲＡＭの全体構成を示す図である。
【図１２】従来技術（特許文献１）にかかるセンスアンプを示す図である。
【図１３】従来技術（非特許文献２）にかかるＳＲＡＭの全体構成を示す図である。
【図１４】本発明で用いられるセンスアンプイネーブル回路の第２の形態を示す図である。
【発明を実施するための形態】
【００１９】
実施の形態１
図１に本発明の実施の形態１にかかる半導体記憶装置に含まれるＳＲＡＭブロック３０１（ＳＲＡＭ回路）の基本構成を示す。本発明のＳＲＡＭブロック３０１は、データを記憶するＳＲＡＭセルアレイ２０１と、外部と信号の受け渡しを行うＳＲＡＭセルアレイ２０２とを備える。また、ＳＲＡＭブロック３０１は、第１のワード線（第１の制御信号）ＷＬと、第２のワード線（第２の制御信号）ＹＳと、センスアンプコントロール信号ＳＥと、プリチャージイネーブル信号ＰＣと、第１のビット線対ＢＬ０、ＢＬ１と、第２のビット線対ＧＢＬ０、ＧＢＬ１とを備える。ＳＲＡＭセルアレイ２０１は、行列状に配置されたｍ×ｎ個（ｍ、ｎは１以上の整数）のＳＲＡＭセル１０１を有する。ＳＲＡＭセルアレイ２０２は、行方向に配置されたｎ個（ｎは１以上の整数）の第２のＳＲＡＭセル１０２と、センスアンプイネーブル回路１０３を有する。なお、便宜上、「ＷＬ」、「ＹＳ」、「ＢＬ０」、「ＢＬ１」、「ＧＢＬ０」、「ＧＢＬ１」は、それぞれ信号線を示すと同時に、それぞれ信号を示すものとする。
【００２０】
次に、図１に示す回路を用いて、ＳＲＡＭブロック３０１の回路構成を説明する。ＳＲＡＭセルアレイ２０１に、行方向に配線されたｍ本の第１のワード線ＷＬと、列方向に配線されたｎ対の第１のビット線対ＢＬ０、ＢＬ１が接続される。なお、以降の説明において、ｍ本の第１のワード線ＷＬは、それぞれを第１のワード線ＷＬ＿ｉ（ｉは、１からｍまでの任意の整数）と記載することで区別されることとする。また、ｎ対の第１のビット線対ＢＬ０、ＢＬ１は、それぞれをＢＬ０＿ｊ、ＢＬ１＿ｊ（ｊは、１からｎまでの任意の整数）と記載することで区別されることとする。ここで、ＳＲＡＭセルアレイ２０１に備えられたｍ×ｎ個の第１のＳＲＡＭセル１０１において、ｉ行目に配置されたｎ個の第１のＳＲＡＭセル１０１が、第１のワード線ＷＬ＿ｉに接続される。
【００２１】
ＳＲＡＭセルアレイ２０２に、行方向に配線されたｎ本の第２のワード線ＹＳと、行方向に配線された１本のセンスアンプコントロール信号ＳＥ及びプリチャージイネーブル信号ＰＣと、列方向に配線された１対の第２のビット線対ＧＢＬ０、ＧＢＬ１が接続される。なお、以降の説明において、ｎ本の第２のワード線ＹＳは、それぞれを第２のワード線ＹＳ＿ｊ（ｊは、１からｎまでの任意の整数）と記載することで区別されることとする。ここで、ＳＲＡＭセルアレイ２０２に備えられ、行方向に配置されたｎ個の第２のＳＲＡＭセル１０２において、ｊ列目に配置された第２のＳＲＡＭセル１０２は、第２のワード線ＹＳ＿ｊに接続される。また、それぞれの第２のＳＲＡＭセル１０２は、プリチャージイネーブル信号ＰＣと、１対の第２のビット線対ＧＢＬ０、ＧＢＬ１と、センスアンプイネーブル回路１０３からのセンスアンプイネーブル信号ＳＡＮに接続される。センスアンプイネーブル回路１０３は、センスアンプイネーブル信号ＳＡＮに加えて、センスアンプコントロール信号ＳＥに接続される。
【００２２】
また、ＳＲＡＭセルアレイ２０１とＳＲＡＭセルアレイ２０２は、第１のビット線対ＢＬ０、ＢＬ１を介して接続される。具体的には、ＳＲＡＭセルアレイ２０２に備えられ、第２のワード線ＹＳ＿ｊが入力される第２のＳＲＡＭセル１０２は、ＳＲＡＭセルアレイ２０１に備えられ、ｊ列目に配置されたｍ個の第１のＳＲＡＭセル１０１に、第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊを介して接続される。
【００２３】
図２に第１のＳＲＡＭセル１０１の回路を示す。図２の回路に示すように、第１のＳＲＡＭセル１０１は、６個のトランジスタを有する一般的なＳＲＡＭセルである。この第１のＳＲＡＭセル１０１は、ＮＭＯＳ駆動トランジスタＮ１、Ｎ２と、ＮＭＯＳアクセストランジスタＮ３、Ｎ４と、ＰＭＯＳ負荷トランジスタＰ１、Ｐ２から構成される。また、第１のＳＲＡＭセル１０１は、電源電圧端子ＶＤＤと、接地電圧端子ＧＮＤを有する。なお、便宜上、記号「ＶＤＤ」「ＧＮＤ」は、それぞれ端子名を示すと同時に、電源電圧、接地電圧を示すものとする。
【００２４】
Ｎ１のドレインと、Ｎ２のゲートと、Ｐ１のドレインと、Ｐ２のゲートと、Ｎ３のドレインは、それぞれ第１の記憶ノード対の一方を介して互いに接続される。Ｎ１のゲートと、Ｎ２のドレインと、Ｐ１のゲートと、Ｐ２のドレインと、Ｎ４のドレインは、それぞれ第１の記憶ノード対の他方を介して互いに接続される。Ｎ１のソースと、Ｎ２のソースは、接地電圧端子ＶＳＳに接続される。Ｐ１のソースと、Ｐ２のソースは、電源電圧端子ＶＤＤに接続される。Ｎ３のソースは、第１のビット線対の一方ＢＬ０に接続される。Ｎ３のゲートは、第１のワード線ＷＬに接続される。Ｎ４のソースは、第１のビット線対の他方ＢＬ１に接続される。Ｎ４のゲートは、第１のワード線ＷＬに接続される。
【００２５】
ここで、Ｎ１とＰ１は１組のＣＭＯＳインバータ回路を構成する。また、Ｎ２とＰ２は他方の組のＣＭＯＳインバータ回路を構成する。つまり、Ｎ１のゲートとＰ１のゲートに入力された信号に基づいて、Ｎ１とＰ１のソース−ドレイン間を流れる電流のＯＮ／ＯＦＦが制御されることにより、Ｎ１のドレインまたはＰ１のドレインから反転信号が出力される。Ｎ１のドレインまたはＰ１のドレインから出力された信号は、Ｎ２のゲートとＰ２のゲートに入力される。Ｎ２のゲートとＰ２のゲートに入力された信号に基づいて、Ｎ２とＰ２のソース−ドレイン間を流れる電流のＯＮ／ＯＦＦが制御され、Ｎ２のドレインまたはＰ２のドレインから反転信号が出力される。Ｎ２のドレインまたはＰ２のドレインから出力された信号は、Ｎ１のゲートとＰ１のゲートに入力される。このように、第１のＳＲＡＭセル１０１は、ループ状に接続された２つのＣＭＯＳインバータを備え、記憶された信号の電圧レベル（以降、記憶データとする）を保持する。そして、Ｎ３とＮ４のソース−ドレイン間を流れる電流のＯＮ／ＯＦＦを制御することにより、記憶データの読み出しや、書き込み動作を行う。
【００２６】
図３に第２のＳＲＡＭセル１０２の回路を示す。図３の回路に示すように、第２のＳＲＡＭセル１０２は、ＮＭＯＳアクセストランジスタＮ７、Ｎ８と、ＮＭＯＳ駆動トランジスタＮ５、Ｎ６と、ＰＭＯＳ負荷トランジスタＰ３、Ｐ４と、ＰＭＯＳプリチャージトランジスタＰ５、Ｐ６から構成される。なお、図３に示す回路と比較して、図１２に示す特許文献１の回路は、アクセストランジスタＮ７、Ｎ８に対応するトランジスタを有しない。
【００２７】
Ｎ５のドレインと、Ｎ６のゲートと、Ｐ３のドレインと、Ｐ４のゲートと、Ｐ５のドレインと、Ｎ７のドレインは、第２の記憶ノード対の一方、つまり第１のビット線対の一方ＢＬ０に接続される。Ｎ５のゲートと、Ｎ６のドレインと、Ｐ３のゲートと、Ｐ４のドレインと、Ｐ６のドレインと、Ｎ８のドレインは、第２の記憶ノード対の他方、つまり第１のビット線対の他方ＢＬ１に接続される。
【００２８】
Ｐ３のソース、Ｐ４のソース、Ｐ５のソース、Ｐ６のソースは、電源電圧端子ＶＤＤに接続される。Ｐ５のゲートと、Ｐ６のゲートは、プリチャージイネーブル信号ＰＣに接続される。Ｎ５のソースと、Ｎ６のソースは、センスアンプイネーブル信号ＳＡＮに接続される。Ｎ７のソースは、第２のビット線対の一方ＧＢＬ０に接続される。Ｎ７のゲートは、第２のワード線ＹＳに接続される。Ｎ８のソースは、第２のビット線対の他方ＧＢＬ１に接続される。Ｎ８のゲートは、第２のワード線ＹＳに接続される。なお、図３に示す第２のＳＲＡＭセル１０２に備えられたＮ５、Ｎ６、Ｎ７、Ｎ８、Ｐ３、Ｐ４の回路構成は、第１のＳＲＡＭセル１０１の回路構成と同様である。
【００２９】
ここで、ＳＲＡＭセルアレイ２０２に備えられ、ｊ列目に配置される（第２のワード線ＹＳ＿ｊがＮ７及びＮ８のゲートに入力される）第２のＳＲＡＭセル１０２の第２の記憶ノード対は、ＳＲＡＭセルアレイ２０１に備えられ、ｊ列目に配置されたｍ個の第１のＳＲＡＭセル１０１に、第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊを介して接続される。
【００３０】
図４にセンスアンプイネーブル回路１０３を示す。図４の回路に示すように、センスアンプイネーブル回路１０３はＮＭＯＳトランジスタＮ９から構成される。Ｎ９のソースは、接地電圧端子ＧＮＤに接続される。Ｎ９のゲートは、センスアンプコントロール信号ＳＥに接続される。Ｎ９のドレインは、センスアンプイネーブル信号ＳＡＮに接続される。つまり、Ｎ９のゲートに印加されたセンスアンプコントロール信号ＳＥの電圧レベルに応じて、Ｎ９のソース−ドレイン間を流れる電流のＯＮ／ＯＦＦが制御される。そして、Ｎ９のドレインから出力される信号はセンスアンプイネーブル信号ＳＡＮとして、ＳＲＡＭセルアレイ２０２に備えられるｎ個の第２のＳＲＡＭセル１０２に入力される。
【００３１】
図３に示す回路において、例えば、Ｐ５とＰ６がオンする場合、第２のＳＲＡＭセル１０２の第２の記憶ノード対、つまり、第１のビット線対ＢＬ０、ＢＬ１に、電源電圧ＶＤＤが供給される。したがって、このとき、第２のＳＲＡＭセル１０２は、記憶データを保持しない不定状態を示す。
【００３２】
また、例えば、Ｐ５とＰ６がオフし、センスアンプイネーブル回路１０３のＮ９がオフしてソース−ドレイン間に電流が流れない場合、Ｎ５のソースとＮ６のソース間の電圧が接地電圧ＧＮＤに固定されないため、第２のＳＲＡＭセル１０２は、記憶データを保持しない不定状態を示す。
【００３３】
さらに、例えば、Ｐ５とＰ６がオフし、センスアンプイネーブル回路１０３のＮ９がオンしてセンスアンプイネーブル信号ＳＡＮが接地電圧ＧＮＤを示す場合、第２のＳＲＡＭセル１０２は、第１のＳＲＡＭセル１０１と同様に記憶データを保持する。そして、Ｎ７とＮ８のソース−ドレイン間を流れる電流のＯＮ／ＯＦＦを制御することにより、記憶データの読み出しや、書き込み動作を行う。
【００３４】
図５に本発明の実施の形態１にかかるＳＲＡＭ（半導体記憶装置）の全体構成の例を示す。図５に示す回路の例では、行列上に配置された１個以上のＳＲＡＭブロック３０１と、ワード線ドライバ回路（ワード線制御回路）３０３と、センスアンプ回路３０４と、書き込みドライバ回路（書き込み制御回路）３０５を備える。
【００３５】
ワード線ドライバ回路３０３に接続された第１のワード線ＷＬと、第２のワード線ＹＳと、センスアンプコントロール信号ＳＥ、そして、プリチャージイネーブル信号ＰＣは、行方向に配線される。そして、それぞれのＳＲＡＭブロック３０１に応じた第１のワード線ＷＬと、第２のワード線ＹＳと、センスアンプコントロール信号ＳＥと、プリチャージイネーブル信号ＰＣがそれぞれのＳＲＡＭブロック３０１に接続される。また、センスアンプ回路３０４及び書き込みドライバ回路３０５に接続された第２のビット線対ＧＢＬ０、ＧＢＬ１は列方向に配線される。そして、それぞれのＳＲＡＭブロック３０１に応じた第２のビット線対ＧＢＬ０、ＧＢＬ１がそれぞれのＳＲＡＭブロック３０１に接続される。
【００３６】
次に、図６を用いて、本発明の実施の形態１にかかるＳＲＡＭの動作について説明する。まず、待機時の場合、全ての第１のワード線ＷＬ、全ての第２のワード線ＹＳ、信号ＳＥ、そして、信号ＰＣの電圧レベルは接地電圧ＧＮＤを示す。このとき、第１のＳＲＡＭセル１０１は、第１のワード線ＷＬによってＮ３とＮ４がオフに制御されるので、以前から記憶されているデータを保持する。また、信号ＰＣによってＰ５とＰ６がオンに制御されるので、第２のＳＲＡＭセル１０２の第２の記憶ノード対、つまり、第１のビット線対ＢＬ０、ＢＬ１に、電源電圧ＶＤＤが供給される。ここで、第２のＳＲＡＭセル１０２は、記憶データを保持しない不定状態である。
【００３７】
ここで、本発明の実施の形態１にかかるＳＲＡＭの読み出し動作を行う場合について説明する。なお、読み出し動作前の第２のビット線対ＧＢＬ０、ＧＢＬ１の電圧レベルは電源電圧ＶＤＤを示す。例えば、第１のＳＲＡＭセル１０１が行列状にｍ×ｎ個（ｍ、ｎは１以上の整数）配置されたＳＲＡＭセルアレイ２０１と、第２のＳＲＡＭセル１０２が行方向にｎ個（ｎは１以上の整数）配置されたＳＲＡＭセルアレイ２０２を備えたＳＲＡＭブロック３０１の場合において、ｉ行目（ｉは１からｍまでの任意の整数）かつｊ列目（ｊは１からｎまでの任意の整数）に配置された第１のＳＲＡＭセル１０１の記憶データの読み出しを行う場合について説明する。
【００３８】
まず、信号ＰＣを電源電圧ＶＤＤに遷移させることにより、Ｐ５、Ｐ６をオフに制御する。次に、データの読み出し対象となる第１のＳＲＡＭセル１０１に接続された第１のワード線ＷＬ＿ｉを電源電圧ＶＤＤに遷移させることにより、当該第１のＳＲＡＭセルのＮ３及びＮ４をオンに制御する。それにより、第１のＳＲＡＭセル１０１に保持されている記憶データが、第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊに出力される。
【００３９】
ＢＬ０＿ｊ−ＢＬ１＿ｊ間に電位差が生じた後、信号ＳＥを電源電圧ＶＤＤに遷移させることにより、増幅制御回路１０３のＮ９をオンに制御する。それにより、信号ＳＡＮが接地電圧ＧＮＤに遷移し、Ｎ５とＮ６のソース端子の電圧レベルも接地電圧ＧＮＤに遷移する。第２のＳＲＡＭセル１０２は、第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊ（第２の記憶ノード対）の電位差を増幅するとともに、増幅された記憶データを保持する。
【００４０】
次に、第２のＳＲＡＭセル１０２に接続された第２のワード線ＹＳ＿ｊ（ｊは１からｎまでの任意の整数）を電源電圧ＶＤＤに遷移させることにより、Ｎ７とＮ８をオンに制御する。それにより、第２のＳＲＡＭセル１０２に保持されている記憶データが、第２のビット線対ＧＢＬ０、ＧＢＬ１に出力される。センスアンプ回路３０４は、第２のビット線対ＧＢＬ０−ＧＢＬ１間の電位差を増幅して、読み出し信号として出力する。ここで、第２のＳＲＡＭセル１０２は、例えば、ｊ列目に配置されるｍ個（ｍは１以上の整数）の第１のＳＲＡＭセル１０１の読み出し動作を制御するローカル読み出し回路としての機能を有する。
【００４１】
ここで、本発明の実施の形態１にかかるＳＲＡＭの書き込み動作を行う場合について説明する。なお、書き込み動作前の第２のビット線対ＧＢＬ０、ＧＢＬ１の電圧レベルは電源電圧ＶＤＤを示す。例えば、第１のＳＲＡＭセル１０１が行列状にｍ×ｎ個（ｍ、ｎは１以上の整数）配置されたＳＲＡＭセルアレイ２０１を備え、第２のＳＲＡＭセル１０２が行方向にｎ個（ｎは１以上の整数）配置されたＳＲＡＭセルアレイ２０２を備えたＳＲＡＭブロック３０１の場合において、ｉ行目（ｉは１からｍまでの任意の整数）かつｊ列目（ｊは１からｎまでの任意の整数）に配置された第１のＳＲＡＭセル１０１の記憶データの書き込みを行う場合について説明する。
【００４２】
まず、信号ＰＣを電源電圧ＶＤＤに遷移させることにより、Ｐ５、Ｐ６をオフに制御する。次に、データの書き込み対象となる第１のＳＲＡＭセル１０１に接続された第１のワード線ＷＬ＿ｉを電源電圧ＶＤＤに遷移させることにより、当該第１のＳＲＡＭセル１０１のＮ３及びＮ４をオンに制御する。さらに、信号ＳＥを電源電圧ＶＤＤに遷移させることにより、増幅制御回路１０３のＮ９をオンに制御する。それにより、センスアンプイネーブル信号ＳＡＮが接地電圧ＧＮＤに遷移し、Ｎ５とＮ６のソース端子の電圧レベルも接地電圧ＧＮＤに遷移する。
【００４３】
他方、書き込みドライバ回路３０５は、第２のビット線対ＧＢＬ０，ＧＢＬ１のいずれか一方を放電し、ＧＢＬ０−ＧＢＬ１間に電位差を生じさせる。
【００４４】
ここで、第２のワード線ＹＳ＿ｊを電源電圧ＶＤＤに遷移させることにより、第２のＳＲＡＭセル１０２に備えられたＮ７とＮ８をオンに制御する。それにより、第２のビット線対ＧＢＬ０、ＧＢＬ１の信号が、それぞれ第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊ（第２の記憶ノード対）に入力される。第２のＳＲＡＭセル１０２は、第２の記憶ノード対の電位差を増幅するとともに、増幅された記憶データを保持する。
【００４５】
第２のメモリセル１０２は、第１のビット線対ＢＬ０＿ｊ，ＢＬ１＿ｊを介して、データの書き込み対象である第１のメモリセル１０１に対して記憶データを出力する。ここで、第２のＳＲＡＭセル１０２は、例えば、ｊ列目に配置されるｍ個（ｍは１以上の任意の整数）の第１のＳＲＡＭセル１０１の書き込み動作を制御するローカル書き込み回路としての機能を有する。
【００４６】
以上のように、本発明の実施の形態１では、ＳＲＡＭセルアレイ２０２に備えられた第２のＳＲＡＭセル１０２は、ローカル読み出し回路及び、ローカル書き込み回路としての機能を有しており、従来技術と比較して少ないトランジスタ数で構成可能である。したがって、従来よりもＳＲＡＭセルアレイの分割数を増加させることができる。その結果、ＳＲＡＭセルの読み出しマージンが改善されるともに、動作速度を向上させることができる。
【００４７】
さらに、本発明の実施の形態１では読み出し方式として、高速化の点で有利な差動方式を採用している。非特許文献１の従来例はシングルエンド方式を採用しているため、高速化を実現するためには、ローカル読み出し回路のトランジスタサイズを１０倍近くまで、大きくしなければならない。
【００４８】
また、本発明の実施の形態１では、ＳＲＡＭブロック３０１にＳＲＡＭセルアレイ２０２が設けられた場合でも、読み出し動作と書き込み動作との切り替えは、センスアンプ回路３０４と書き込みドライバ回路３０５のみで制御可能であり、ワード線ドライバ回路３０３は、同一の制御で読み出し動作、書き込み動作を実行可能である。
【００４９】
言い換えると、本発明の実施の形態１では、第１のＳＲＡＭセル１０１に対するデータの読み出し動作と書き込み動作との切り替えは、センスアンプ回路３０４と書き込みドライバ回路３０５の動作を制御するのみで制御可能である。つまり、データの読み出し及び書き込み動作時における、ワード線ドライバ回路３０３による第１及び第２のＳＲＡＭセルの選択は、同一制御シーケンスにより実行される。そのため、読み出し動作と書き込み動作とが異なる制御シーケンスにより実行される場合に必要となり得る制御回路を備える必要がない。したがって、本実施の形態では回路規模の増大を抑制することができる。
【００５０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１では、ｎ個の第２のＳＲＡＭセル１０２が、センスアンプイネーブル信号ＳＡＮを介して１個のセンスアンプイネーブル回路１０３によって制御される場合の例について示しているが、これに限られず、センスアンプイネーブル回路１０３が複数（２からｎまでの任意の整数）個備えられ、ｎ個の第２のＳＲＡＭセル１０２が、複数個のセンスアンプイネーブル回路１０３によって分割して制御される回路構成でも良い。具体的には、例えば、分割数が２の場合には、２個のセンスアンプイネーブル回路１０３からそれぞれ出力されるセンスアンプイネーブル信号ＳＡＮによって、それぞれｎ／２個の第２のＳＲＡＭセル１０２が分割して制御される。
【００５１】
また、図１では、１個のＳＲＡＭセルアレイ２０２に１個のセンスアンプイネーブル回路１０３が備えられた例について示しているが、これに限られず、複数（２以上の整数）個のＳＲＡＭセルアレイ２０２が１個のセンスアンプイネーブル回路１０３を共用する回路構成でも良い。
【００５２】
また、図１では、ｎ個の第２のＳＲＡＭセル１０２が１対の第２のビット線対ＧＢＬ０、ＧＢＬ１に接続される例について示しているが、これに限られず、複数（２からｎまでの任意の整数）の第２のビット線対ＧＢＬ０、ＧＢＬ１が備えられ、ｎ個の第２のＳＲＡＭセル１０２が、複数の第２のビット線対ＧＢＬ０、ＧＢＬ１によって分割して接続される回路構成でも良い。このような回路構成により、第２のビット線対ＧＢＬ０、ＧＢＬ１の容量を削減して高速化することが可能である。なお、上記のように複数の第２のビット線対ＧＢＬ０、ＧＢＬ１を備える場合や、カラムアドレス数をｎ以上に増加させる場合、あるいは、複数のＳＲＡＭ回路３０１にそれぞれ接続される第２のビット線対ＧＢＬ０、ＧＢＬ１を選択したい場合等においては、ビット線対セレクタＳＥＬを備えることにより、必要に応じた第２のビット線対ＧＢＬ０、ＧＢＬ１を選択することが可能である。
【００５３】
また、センスアンプイネーブル回路１０３は、図３に示すようにＮＭＯＳトランジスタＮ９のみを有する回路構成の場合に限られない。図１４に示すように、ＮＭＯＳトランジスタＮ９に加え、さらにＰＭＯＳトランジスタＰ７を有する回路構成にも適宜変更可能である。なお、図１４に示す回路は、Ｎ９とＰ７とによりインバータを構成する。図３に示す回路の場合、ＮＭＯＳトランジスタＮ９がオフ状態の間、図６に示すように信号ＳＡＮがフローティング状態となる。そのため、第２のＳＲＡＭセル１０２同士が信号ＳＡＮを介して相互干渉しあい誤動作する可能性がある。一方、図１４に示す回路の場合、ＮＭＯＳトランジスタＮ９がオフ状態の間、ＰＭＯＳトランジスタＰ７がオンし、信号ＳＡＮを一定電位にクランプする。それにより、図３に示す回路を用いた場合に問題となる誤動作を防止することができる。なお図１４に示す回路は、信号ＳＡＮを一定電位にクランプすることが目的であるため、ＰＭＯＳトランジスタＰ７はＮ９よりも大幅に小さくすることができる。つまり、Ｐ７の追加によって回路規模はほとんど増加しない。
【００５４】
実施の形態２
図７に本発明の実施の形態２にかかるＳＲＡＭブロック３０２の基本構成を示す。本発明のＳＲＡＭブロック３０２は、データを記憶するＳＲＡＭセルアレイ２０１と、外部と信号の受け渡しを行うＳＲＡＭセルアレイ２０３とを備える。また、ＳＲＡＭブロック３０２は、第１のワード線ＷＬと、第２のワード線ＹＳと、センスアンプイネーブル信号ＳＡＮと、プリチャージイネーブル信号ＰＣと、第１のビット線対ＢＬ０、ＢＬ１と、第２のビット線対ＧＢＬ０、ＧＢＬ１とを備える。ＳＲＡＭセルアレイ２０１は、行列状に配置されたｍ×ｎ個（ｍ、ｎは１以上の整数）のＳＲＡＭセル１０１を有する。ＳＲＡＭセルアレイ２０３は、行方向に配置されたｎ個（ｎは１以上の整数）の第２のＳＲＡＭセル１０２を有する。
【００５５】
図７に示す回路は、図１に示す本発明の実施の形態１の回路と比較して、面積縮小のためにセンスアンプイネーブル回路１０３を削除した回路構成を採用している。したがって、図７に示す回路には、図１に示す回路におけるセンスアンプコントロール信号ＳＥの代わりに、センスアンプイネーブル信号ＳＡＮが行方向に配線される。なお、センスアンプイネーブル回路１０３が有する機能は、ワード線ドライバ回路３０６に備えられる。
【００５６】
ＳＲＡＭセルアレイ２０３に、行方向に配線されたｎ本の第２のワード線ＹＳと、行方向に配線された１本のセンスアンプイネーブル信号ＳＡＮ及びプリチャージイネーブル信号ＰＣと、列方向に配線された１対の第２のビット線対ＧＢＬ０、ＧＢＬ１が接続される。なお、以降の説明において、ｎ本の第２のワード線ＹＳは、それぞれを第２のワード線ＹＳ＿ｊ（ｊは、１からｎまでの任意の整数）と記載することで区別されることとする。ここで、ＳＲＡＭセルアレイ２０３に備えられ、行方向に配置されたｎ個の第２のＳＲＡＭセル１０２において、ｊ列目に配置された第２のＳＲＡＭセル１０２は、第２のワード線ＹＳ＿ｊに接続される。また、それぞれの第２のＳＲＡＭセル１０２は、プリチャージイネーブル信号ＰＣと、１対の第２のビット線対ＧＢＬ０、ＧＢＬ１と、センスアンプイネーブル信号ＳＡＮに接続される。その他の回路構成については、図１に示す実施の形態１の回路と同様である。
【００５７】
図８に本発明の実施の形態２にかかるＳＲＡＭ（半導体記憶装置）の全体構成の例を示す。図８に示す回路の例では、行列上に配置された１個以上のＳＲＡＭブロック３０２と、ワード線ドライバ回路３０６と、センスアンプ回路３０４と、書き込みドライバ回路３０５を備える。
【００５８】
ワード線ドライバ回路３０６に接続された第１のワード線ＷＬと、第２のワード線ＹＳと、センスアンプイネーブル信号ＳＡＮ、そして、プリチャージイネーブル信号ＰＣは、行方向に配線される。そして、それぞれのＳＲＡＭブロック３０２に応じた第１のワード線ＷＬと、第２のワード線ＹＳと、センスアンプイネーブル信号ＳＡＮと、プリチャージイネーブル信号ＰＣがそれぞれのＳＲＡＭブロック３０２に接続される。また、センスアンプ回路３０４及び書き込みドライバ回路３０５に接続された第２のビット線対ＧＢＬ０、ＧＢＬ１は列方向に配線される。そして、それぞれのＳＲＡＭブロック３０２に応じた第２のビット線対ＧＢＬ０、ＧＢＬ１がそれぞれのＳＲＡＭブロック３０２に接続される。
【００５９】
次に、図９を用いて、本発明の実施の形態２にかかるＳＲＡＭの動作について説明する。まず、待機時の場合、全ての第１のワード線ＷＬ、全ての第２のワード線ＹＳ、そして、信号ＰＣの電圧レベルは接地電圧ＧＮＤを示す。また、信号ＳＡＮの電圧レベルは、電源電圧ＶＤＤもしくは、ＶＤＤとＧＮＤとの間の中間電位を示す。このとき、第１のＳＲＡＭセル１０１は、第１のワード線ＷＬによってＮ３とＮ４がオフに制御されるので、以前から記憶されているデータを保持する。また、信号ＰＣによってＰ５とＰ６がオンに制御されるので、第２のＳＲＡＭセル１０２の第２の記憶ノード対、つまり、第１のビット線対ＢＬ０、ＢＬ１に、電源電圧ＶＤＤが供給される。したがって、第２のＳＲＡＭセル１０２は、記憶データを保持しない不定状態である。
【００６０】
ここで、本発明の実施の形態２にかかるＳＲＡＭの読み出し動作を行う場合について説明する。なお、読み出し動作前の第２のビット線対ＧＢＬ０、ＧＢＬ１の電圧レベルは電源電圧ＶＤＤを示す。例えば、第１のＳＲＡＭセル１０１が行列状にｍ×ｎ個（ｍ、ｎは１以上の整数）配置されたＳＲＡＭセルアレイ２０１と、第２のＳＲＡＭセル１０２が行方向にｎ個（ｎは１以上の整数）配置されたＳＲＡＭセルアレイ２０３を備えたＳＲＡＭブロック３０２の場合において、ｉ行目（ｉは１からｍまでの任意の整数）かつｊ列目（ｊは１からｎまでの任意の整数）に配置された第１のＳＲＡＭセル１０１の記憶データの読み出しを行う場合について説明する。
【００６１】
まず、信号ＰＣを電源電圧ＶＤＤに遷移させることにより、Ｐ５、Ｐ６をオフに制御する。次に、当該第１のＳＲＡＭセル１０１に接続された第１のワード線ＷＬ＿ｉを電源電圧ＶＤＤに遷移させることにより、Ｎ３とＮ４をオンに制御する。それにより、第１のＳＲＡＭセル１０１に保持されている記憶データが、第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊに出力される。
【００６２】
ＢＬ０＿ｊ−ＢＬ１＿ｊ間に電位差が生じた後、信号ＳＡＮを接地電圧ＧＮＤに遷移させることにより、Ｎ５とＮ６のソース端子の電圧レベルを接地電圧ＧＮＤに遷移させる。第２のＳＲＡＭセル１０２は、第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊ（第２の記憶ノード対）の電位差を増幅するとともに、増幅された記憶データを保持する。
【００６３】
次に、第２のＳＲＡＭセル１０２に接続された第２のワード線ＹＳ＿ｊ（ｊは１からｎまでの任意の整数）を電源電圧ＶＤＤに遷移させることにより、Ｎ７とＮ８をオンに制御する。それにより、第２のＳＲＡＭセル１０２に保持されている記憶データが、第２のビット線対ＧＢＬ０、ＧＢＬ１に出力される。ＧＢＬ０−ＧＢＬ１間に電位差が生じた後、第２のビット線対ＧＢＬ０、ＧＢＬ１に接続されたセンスアンプ回路３０４によって電位差が増幅され、読み出し信号として出力される。ここで、第２のＳＲＡＭセル１０２は、例えば、ｊ列目に配置されるｍ個（ｍは１以上の整数）の第１のＳＲＡＭセル１０１の読み出し動作を制御するローカル読み出し回路としての機能を有する。
【００６４】
ここで、本発明の実施の形態２にかかるＳＲＡＭの書き込み動作を行う場合について説明する。なお、書き込み動作前の第２のビット線対ＧＢＬ０、ＧＢＬ１の電圧レベルは電源電圧ＶＤＤを示す。例えば、第１のＳＲＡＭセル１０１が行列状にｍ×ｎ個（ｍ、ｎは１以上の整数）配置されたＳＲＡＭセルアレイ２０１を備え、第２のＳＲＡＭセル１０２が行方向にｎ個（ｎは１以上の整数）配置されたＳＲＡＭセルアレイ２０３を備えたＳＲＡＭブロック３０２の場合において、ｉ行目（ｉは１からｍまでの任意の整数）かつｊ列目（ｊは１からｎまでの任意の整数）に配置された第１のＳＲＡＭセル１０１の記憶データの書き込みを行う場合について説明する。
【００６５】
まず、信号ＰＣを電源電圧ＶＤＤに遷移させることにより、Ｐ５、Ｐ６をオフに制御する。次に、当該第１のＳＲＡＭセル１０１に接続された第１のワード線ＷＬ＿ｉを電源電圧ＶＤＤに遷移させることにより、Ｎ３とＮ４をオンに制御する。さらに、信号ＳＡＮを接地電圧ＧＮＤに遷移させることにより、Ｎ５とＮ６のソース端子の電圧レベルを接地電圧ＧＮＤに遷移させる。
【００６６】
他方、第２のビット線対ＧＢＬ０、ＧＢＬ１に接続された書き込みドライバ回路３０５によって、ＧＢＬ０、ＧＢＬ１の一方を放電し、ＧＢＬ０−ＧＢＬ１間に電位差を生じさせる。
【００６７】
ここで、第２のワード線ＹＳ＿ｊを電源電圧ＶＤＤに遷移させることにより、第２のＳＲＡＭセル１０２に備えられたＮ７とＮ８をオンに制御する。それにより、第２のビット線対ＧＢＬ０、ＧＢＬ１の信号が、それぞれ第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊ（第２の記憶ノード対）に入力される。第２のＳＲＡＭセル１０２は、第２の記憶ノード対の電位差を増幅するとともに、増幅された記憶データを保持する。
【００６８】
当該第１のＳＲＡＭセル１０１に備えられたＮ３とＮ４はオンしているので、第２のＳＲＡＭセル１０２によって増幅された記憶データは、第１のビット線対ＢＬ０＿ｊ、ＢＬ１＿ｊを介して、第１のＳＲＡＭセル１０１に記憶データが書き込まれる。ここで、第２のＳＲＡＭセル１０２は、例えば、ｊ列目に配置されるｍ個（ｍは１以上の任意の整数）の第１のＳＲＡＭセル１０１の書き込み動作を制御するローカル書き込み回路としての機能を有する。
【００６９】
以上のように、本発明の実施の形態２では、ＳＲＡＭセルアレイ２０３に備えられた第２のＳＲＡＭセル１０２は、ローカル読み出し回路及び、ローカル書き込み回路としての機能を有しており、従来技術と比較して少ないトランジスタ数で構成可能である。したがって、従来よりもＳＲＡＭセルアレイの分割数を増加させることができる。その結果、ＳＲＡＭセルの読み出しマージンが改善されるともに、動作速度を向上させることができる。
【００７０】
さらに、本発明の実施の形態２では読み出し方式として、高速化の点で有利な差動方式を採用している。非特許文献１の従来例はシングルエンド方式を採用しているため、高速化を実現するためには、ローカル読み出し回路のトランジスタサイズを１０倍近くまで、大きくしなければならない。
【００７１】
また、本発明の実施の形態２の回路に示すように、ＳＲＡＭブロック３０２にＳＲＡＭセルアレイ２０３が設けられた場合でも、読み出し動作と書き込み動作との切り替えは、従来技術のＳＲＡＭと同様にセンスアンプ回路３０４と書き込みドライバ回路３０５のみで制御可能であり、ワード線ドライバ回路３０６は、同一の制御で読み出し動作、書き込み動作を実行可能である。
【００７２】
言い換えると、本発明の実施の形態２では、第１のＳＲＡＭセル１０１に対するデータの読み出し動作と書き込み動作との切り替えは、センスアンプ回路３０４と書き込みドライバ回路３０５の動作を制御するのみで制御可能である。つまり、データの読み出し及び書き込み動作時における、ワード線ドライバ回路３０６による第１及び第２のＳＲＡＭセルの選択は、同一制御シーケンスにより実行される。そのため、読み出し動作と書き込み動作とが異なる制御シーケンスにより実行される場合に必要となり得る制御回路を備える必要がない。したがって、本実施の形態では回路規模の増大を抑制することができる。
【００７３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図７では、ｎ個の第２のＳＲＡＭセル１０２が１対の第２のビット線対ＧＢＬ０、ＧＢＬ１に接続される例について示しているが、これに限られず、複数（２からｎまでの任意の整数）の第２のビット線対ＧＢＬ０、ＧＢＬ１が備えられ、ｎ個の第２のＳＲＡＭセル１０２が、複数の第２のビット線対ＧＢＬ０、ＧＢＬ１によって分割して接続される回路構成でも良い。このような回路構成により、第２のビット線対ＧＢＬ０、ＧＢＬ１の容量を削減して高速化することが可能である。なお、上記のように複数の第２のビット線対ＧＢＬ０、ＧＢＬ１を備える場合や、カラムアドレス数をｎ以上に増加させる場合、あるいは、複数のＳＲＡＭ回路３０１にそれぞれ接続される第２のビット線対ＧＢＬ０、ＧＢＬ１を選択したい場合等において、ビット線対セレクタＳＥＬを備えることにより、必要に応じた第２のビット線対ＧＢＬ０、ＧＢＬ１を選択することが可能である。
【符号の説明】
【００７４】
１０１  第１のＳＲＡＭセル
１０２  第２のＳＲＡＭセル
１０３  センスアンプイネーブル回路
２０１  ＳＲＡＭセルアレイ
２０２  ＳＲＡＭセルアレイ
２０３  ＳＲＡＭセルアレイ
３０１  ＳＲＡＭブロック
３０２  ＳＲＡＭブロック
３０３  ワード線ドライバ回路
３０４  センスアンプ回路
３０５  書き込みドライバ回路
３０６  ワード線ドライバ回路
ＢＬ０、ＢＬ１  第１のビット線
ＣＡ  カラムアドレス
ＧＢＬ０、ＧＢＬ１  第２のビット線
ＧＮＤ  接地電圧端子
Ｎ１  ＮＭＯＳ駆動トランジスタ
Ｎ２  ＮＭＯＳ駆動トランジスタ
Ｎ３  ＮＭＯＳアクセストランジスタ
Ｎ４  ＮＭＯＳアクセストランジスタ
Ｎ５  ＮＭＯＳ駆動トランジスタ
Ｎ６  ＮＭＯＳ駆動トランジスタ
Ｎ７  ＮＭＯＳアクセストランジスタ
Ｎ８  ＮＭＯＳアクセストランジスタ
Ｎ９  ＮＭＯＳトランジスタ
Ｐ１  ＰＭＯＳ負荷トランジスタ
Ｐ２  ＰＭＯＳ負荷トランジスタ
Ｐ３  ＰＭＯＳ負荷トランジスタ
Ｐ４  ＰＭＯＳ負荷トランジスタ
Ｐ５  ＰＭＯＳプリチャージトランジスタ
Ｐ６  ＰＭＯＳプリチャージトランジスタ
Ｐ７  ＰＭＯＳトランジスタ
ＰＣ  プリチャージイネーブル信号
ＲＡ  ロウアドレス
ＳＡＮ  センスアンプイネーブル信号
ＳＥ  センスアンプコントロール信号
ＳＥＬ  ビット線対セレクタ
ＶＤＤ  電源電圧端子
ＷＬ  第１のワード線
ＷＬＤ  ワード線ドライバ
ＹＳ  第２のワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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