(57)【要約】【課題】制御信号間の遅延時間のばらつきに起因した変換誤差を低減し、良好な画像を得ることが可能な固体撮像装置を提供する。【解決手段】制御信号調整回路45は、スタートパルスφRDLST_DLY13とカウントイネーブル信号φCNTEN_DLY14とRDLラッチ信号φRDLLAT_DLY15を受け、φRDLST_DLY13とφCNTEN_DLY14の論理和を取って出力することにより、φCNTEN_DLY14とφRDLLAT_DLY15の立下りのタイミングを揃えて出力する。これにより、カウンタ回路42がカウント動作を終了するタイミングとRDLラッチ回路43が各反転回路40a及びNAND回路40bの出力を保持するタイミングとを揃えることができる。【選択図】図２
2010283580.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有する画素が２次元に複数配置された画素アレイと、
前記画素アレイの画素列毎に配置され、前記画素アレイから読み出された画素信号をデジタル信号に変換する複数のA/D変換器と、
前記複数のA/D変換器に対して、スタートパルスと、カウントイネーブル信号と、ラッチ信号とを出力する制御信号出力回路とを有し、
前記A/D変換器は、
前記スタートパルスの第１の状態変化から第２の状態変化までの期間、アナログ信号に対応した遅延時間でクロック信号を伝達する複数の遅延ユニットを有し、前記アナログ信号に対応した周波数で前記クロック信号を出力する円環遅延回路と、
前記カウントイネーブル信号の第１の状態変化から第２の状態変化までの期間、前記円環遅延回路から出力される前記クロック信号の状態変化の数をカウントするカウンタと、
前記ラッチ信号の第１の状態変化から第２の状態変化までの期間が前記カウントイネーブル信号の第１の状態変化から第２の状態変化までの期間と少なくとも１部重なるとき、前記ラッチ信号の第２の状態変化のときの、前記クロック信号の伝達位置を記憶するラッチ回路と、
を有し、前記カウンタ回路の出力と前記ラッチ回路の出力からデジタル信号を生成する時間A/D変換回路と、
前記カウントイネーブル信号の第２の状態変化に前記ラッチ信号の第２の状態変化が揃うように、補正ラッチ信号を生成し、前記ラッチ信号として前記補正ラッチ信号を前記ラッチ回路へ出力する制御信号調整回路と、
を有することを特徴とする固体撮像装置。
【請求項２】
前記制御信号出力回路は、前記カウントイネーブル信号の第２の状態変化の後に前記ラッチ信号の第２の状態変化がくるように、前記カウントイネーブル信号と前記ラッチ信号を出力し、
前記制御信号調整回路は、前記カウントイネーブル信号と前記ラッチ信号の論理積を利用して前記補正ラッチ信号を生成することを特徴とする請求項１に係る固体撮像装置。
【請求項３】
前記制御信号調整回路はさらに、前記カウントイネーブル信号の第１の状態変化に前記スタートパルスの第１の状態変化が揃うように、補正スタートパルスを生成し、前記スタートパルスとして前記補正スタートパルスを前記円環遅延回路へ出力することを特徴とする請求項１に係る固体撮像装置。
【請求項４】
前記制御信号出力回路は、前記カウントイネーブル信号の第１の状態変化の後に前記スタートパルスの第１の状態変化がくるように、前記カウントイネーブル信号と前記スタートパルスを出力し、
前記制御信号調整回路は、前記カウントイネーブル信号と前記ラッチ信号の論理和を利用して前記補正スタートパルスを生成することを特徴とする請求項３に係る固体撮像装置。
【請求項５】
前記制御信号調整回路は、前記カウントイネーブル信号を遅延させる回路をさらに有することを特徴とする請求項２に係る固体撮像装置。
【請求項６】
前記制御信号調整回路は、前記カウントイネーブル信号を遅延させる回路をさらに有することを特徴とする請求項４に係る固体撮像装置。
【請求項７】
前記時間A/D変換回路を、画素アレイと前記制御信号調整回路の間に配置したことを特徴とする請求項１に係る固体撮像装置。
【請求項８】
前記複数の遅延ユニットのうち前記制御信号調整回路に最も近い位置に配置された遅延ユニットに対して、前記スタートパルスを入力することを特徴とする請求項１に係る固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ・デジタルビデオカメラや内視鏡等に使用される固体撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルカメラ・デジタルビデオカメラや内視鏡では、小型化や低消費電力化が進んでおり、それにあわせて固体撮像装置も小型化・低消費電力化が必要となってきている。その小型化・低消費電力化を実現する為に、A/D変換器をデジタル回路で構成する固体撮像装置が提案されている（例えば、特許文献1参照）。また、センサからの信号を高速に読み出す為に、画素列毎にA/D変換器を有する、所謂カラムA/D方式の固体撮像装置が提案されている（公知技術）。
【０００３】
図8は、特許文献1に記載のA/D変換器201の構成を示している。A/D変換器201は、RingDelayLine(RDL)102と、カウンタ回路103と、RDLラッチ回路104とから構成されている。
【０００４】
RDL102は、入力信号を反転して出力すると共に遅延時間が電源電圧により変化する複数の反転回路101aと、一方の入力端にパルス信号を受けて動作する1個のNAND回路101bとをリング状に配置して構成されている。このRDL102は、入力電圧が反転回路101a及びNAND回路101bの電源に接続されると、入力電圧の大きさに応じた周波数を有するクロック信号φORDL101を出力する。
【０００５】
カウンタ回路103は、RDL102が出力するクロック信号φORDL101の立下りをカウントし、カウント結果を二進数デジタルデータφOCNT106として出力する。RDLラッチ回路104は、各反転回路101a及びNAND回路101bの出力を保持し、保持した値を、クロック信号φORDL101のRDL102内での位置情報を示す二進数デジタルデータφOLAT107として出力する。
【０００６】
また、A/D変換器201を構成する各ブロック（RDL102、カウンタ回路103、RDLラッチ回路104）を制御する信号（スタートパルスφRDLST102、ラッチ信号φRDLLAT103、カウントイネーブル信号φCNTEN104、カウンタリセット信号φCNTRST105）を出力する制御信号出力回路105が別途設けられている。
【０００７】
図9に示すタイミングチャートを用いて、上記構成を有するA/D変換器201の動作について説明する。まず、タイミングT101でφCNTRST105がHighになる。これにより、カウンタ回路103が保持しているカウント値φOCNT106がリセットされる。その後、タイミングT102でφCNTRST105がLowになると、カウンタ回路103がリセット動作を終了する。
【０００８】
続いて、タイミングT103でφRLDST102がHighになるのと同時に、φCNTEN104がHighになる。これにより、RDL102が、入力電圧の大きさに応じた周波数を有するクロック信号φORDL101を出力するのと同時に、カウンタ回路103がφORDL101の立下りのカウント動作を開始する。
【０００９】
続いて、タイミングT104でφRDLLAT103がHighになる。その後、タイミングT105で、φCNTEN104がLowになるのと同時に、φRDLLAT103がLowになる。これにより、カウンタ回路103のカウント動作が終了するのと同時に、RDLラッチ回路104は各反転回路101a及びNAND回路101bの出力を保持する。その後、タイミングT106でφRDLST102がLowになる。これにより、RDL102はクロック信号φORDL101の出力を終了する。
【００１０】
上記の動作によって、ある一定期間（T103-T105）が経過した時点でのカウント数φOCNT106と、RDL102内でのφORDL101の位置情報φOLAT107とを得ることができる。その後、A/D変換器201は、カウント数φOCNT106を上位ビット、位置情報φOLAT107を下位ビットとしたデジタル信号をA/D変換結果として出力する。以上の動作によって、特許文献1に記載のA/D変換器201は、入力電圧の大きさに応じたデジタル信号を得ることができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開2006-287879号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図10は、小型化・低消費電力化を実現すると共に、センサからの信号を高速に読み出す為に、特許文献1に記載のA/D変換器201を画素列毎に設けたカラムA/D方式の固体撮像装置の構成を示している。また、図11は、この固体撮像装置に用いられるA/D変換器201の構成を示している。
【００１３】
図10に記載の固体撮像装置は、画素アレイ2と、垂直走査回路3と、A/D変換器201(ADC1, ADC2, ADC3, ADC4)と、ADラッチ回路5と、制御信号出力回路6と、水平走査回路7とから構成されている。
【００１４】
画素アレイ2は、少なくとも光電変換素子を有し入射光量に応じた画素信号を出力する画素1が2次元（図示した例では4行4列）に配置された構造を有する。垂直走査回路3は、行選択信号φV1、φV2、φV3、φV4により画素アレイ2の行選択を行う。A/D変換器201は、画素アレイ2の画素列毎に配置されており、画素1から読み出された画素信号φPIX1をアナログ・デジタル変換する。ADラッチ回路5はA/D変換器201の出力を保持する。制御信号出力回路6は、A/D変換器201とADラッチ回路5を制御する信号（φRDLST3, φCNTEN4, φRDLLAT5, φCNTRST6, φADLAT8）を出力する。水平走査回路7は、列選択信号φH1、φH2、φH3、φH4によりADラッチ回路5を制御し、保持したデジタル信号を列毎に出力する。
【００１５】
制御信号出力回路6は、A/D変換器201を構成する各ブロック（RDL102、カウンタ回路103、RDLラッチ回路104）を制御する為に、スタートパルスφRDLST3、カウントイネーブル信号φCNTEN4、ラッチ信号φRDLLAT5を出力する。φRDLST3、φCNTEN4、φRDLLAT5の各信号は、それぞれRDL102、カウンタ回路103、RDLラッチ回路104に入力される。この時、RDL102とカウンタ回路103とRDLラッチ回路104の回路構成が異なる為、各信号線に接続される負荷容量も異なる。従って、φRDLST3、φCNTEN4、φRDLLAT5は、それぞれ異なる遅延時間を持って、各ブロックに入力される。カラムA/D方式の固体撮像装置では、1つの信号線に多数のA/D変換器201が接続される為、遅延時間のばらつきが大きくなる。特許文献1に記載のA/D変換器201では、この遅延時間のばらつきに起因した変換誤差が発生する。結果として、画質の低下を招くことが課題である。
【００１６】
図12及び図13を用いて、遅延時間のばらつきに起因した変換誤差について説明する。なお、図11に示すように、各A/D変換器201(ADC1, ADC2, ADC3, ADC4)に入力されるφRDLST3、φCNTEN4、φRDLLAT5の遅延信号を、それぞれφRDLST_DLY13(ADC1, ADC2, ADC3, ADC4)、φCNTEN_DLY14(ADC1, ADC2, ADC3, ADC4)、φRDLLAT_DLY15(ADC1, ADC2, ADC3, ADC4)と表記する。
【００１７】
ここで、遅延時間のばらつき方を2つの場合に分けて考える。第一に、φCNTEN_DLY14の遅延時間Tcntdly4とφRDLST_DLY13の遅延時間Trdldly3とが等しく、φRDLLAT_DLY15の遅延時間Tlatdly5が他の2つの信号の遅延時間よりも小さい場合の動作について説明する。第二に、φCNTEN_DLY14の遅延時間Tcntdly4とφRDLLAT_DLY15の遅延時間Tlatdly5とが等しく、φRDLST_DLY13の遅延時間Trdldly3が他の2つの信号の遅延時間よりも大きい場合の動作について説明する。実際には、各信号はそれぞれ異なる遅延時間を持つ為、以下に示す課題が複合的に発生する。なお、カウンタリセット信号φCNTRST6の遅延は、課題とする変換誤差には関係しない為、φCNTRSTの遅延が発生しないと仮定して説明する。また、RDLラッチ回路104が出力する、φORDL101のRDL102内での位置情報φOLAT107は、4ビットの二進数デジタルデータであるとして説明する。
【００１８】
まず、図12のタイミングチャートを用いて、第一の場合の動作について説明する。より具体的には、行選択信号φV1がHighになり、1行目の画素1(P11, P12, P13, P14)が選択され、画素信号φPIX1(P11, P12, P13, P14)がA/D変換器201に入力されている時の、A/D変換器201の動作について説明する。
【００１９】
まず、φCNTRST6がHighになる。これにより、カウンタ回路103が保持しているカウント値φOCNT106がリセットされる。その後、φCNTRST6がLowになることでカウンタ回路103はリセット動作を終了する。
【００２０】
続いて、スタートパルスφRLDST3がHighになるのと同時に、カウントイネーブル信号φCNTEN4がHighになる。これにより、タイミングT111で、φCNTEN_DLY14がHighになるのと同時にφRDLST_DLY13がHighになる。その為、タイミングT111で、RDL102が、画素信号φPIX1の大きさに応じた周波数を有するクロック信号φORDL101を出力するのと同時に、カウンタ回路103がφORDL101の立下りのカウント動作を開始する。
【００２１】
続いて、φRDLLAT5がHighになる。その後、φCNTEN4がLowになるのと同時に、φRDLLAT5がLowになる。これにより、タイミングT112で、φRDLLAT_DLY15がLowになると共に、タイミングT113で、φCNTEN_DLY14がLowになる。従って、タイミングT112で、RDLラッチ回路104が各反転回路101a及びNAND回路101bの出力を取り込んだ後、タイミングT113でカウンタ回路103はカウント動作を終了する。つまり、所望のA/D変換期間である上位ビットのA/D変換期間Tad1に対して、下位ビットのA/D変換期間Tad2が短くなる。
【００２２】
この時、RDLラッチ回路104が各反転回路101a及びNAND回路101bの出力を取り込んだタイミングT112でのカウント数φOCNT106と、カウンタ回路103がカウント動作を終了したタイミングT113でのカウント数φOCNT106とが異なる。その結果、タイミングT113でのカウント数φOCNT106を上位ビットとし、タイミングT112での位置情報φOLAT107を下位ビットとして得られるA/D変換結果は、タイミングT114でのカウント数φOCNT106及び位置情報φOLAT107から得られるA/D変換結果と同じ結果を示す。従って、上記のA/D変換結果は、所望のA/D変換期間である上位ビットのA/D変換期間Tad1が終了するタイミングT113でのカウント数φOCNT106及び位置情報φOLAT107から得られるA/D変換結果に対し、下位ビットに6カウントのズレが生じる。このように、遅延時間のばらつきに起因した変換誤差が発生するという技術的課題がある。
【００２３】
続いて、図13のタイミングチャートを用いて第二の場合の動作について説明する。より具体的には、行選択信号φV1がHighになり、1行目の画素信号φPIX1(P11, P12, P13, P14)がA/D変換器201に入力されている時の、A/D変換器201の動作について説明する。
【００２４】
まず、カウンタリセット信号φCNTRST6がHighになる。これにより、カウンタ回路103が保持しているカウント値φOCNT106がリセットされる。その後、φCNTRST6がLowになることで、カウンタ回路103はリセット動作を終了する。
【００２５】
続いて、スタートパルスφRLDST3がHighになるのと同時に、カウントイネーブル信号φCNTEN4がHighになる。これにより、タイミングT121でφCNTEN_DLY14がHighになると共に、タイミングT122でφRDLST_DLY13がHighになる。その為、タイミングT121でカウンタ回路103がφORDL101の立下りのカウント動作を開始した後、タイミングT122で、RDL102が、入力電圧の大きさに応じた周波数を有するクロック信号φORDL101を出力する。
【００２６】
続いて、φRDLLAT5がHighになる。その後、φCNTEN4がLowになるのと同時に、φRDLLAT5がLowになる。これにより、タイミングT123で、φRDLLAT_DLY15がLowになるのと同時に、φCNTEN_DLY14がLowになる。従って、タイミングT123で、カウンタ回路103がカウント動作を終了するのと同時に、RDLラッチ回路104が各反転回路101a及びNAND回路101bの出力を取り込む。
【００２７】
このような場合、図13に示すように所望のA/D変換期間Tad1に対して、実際のA/D変換期間Tad3が短くなる為、A/D変換器4には下位ビットに3カウントの変換誤差が発生する。このように、遅延時間のばらつきに起因した変換誤差が発生するという技術的課題がある。
【００２８】
更に、各信号間の遅延時間のばらつきは各A/D変換器4(ADC1, ADC2, ADC3, ADC4)毎に異なる為、各A/D変換器4(ADC1, ADC2, ADC3, ADC4)毎に異なる変換誤差が発生するという技術的課題がある。
【００２９】
本発明は、上述した課題に鑑みてなされたものであって、カラムA/D方式の固体撮像装置において、制御信号間の遅延時間のばらつきに起因した変換誤差を低減し、良好な画像を得ることが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明は、上記の課題を解決するためになされたもので、光電変換素子を有する画素が２次元に複数配置された画素アレイと、前記画素アレイの画素列毎に配置され、前記画素アレイから読み出された画素信号をデジタル信号に変換する複数のA/D変換器と、前記複数のA/D変換器に対して、スタートパルスと、カウントイネーブル信号と、ラッチ信号とを出力する制御信号出力回路とを有し、前記A/D変換器は、前記スタートパルスの第１の状態変化から第２の状態変化までの期間、アナログ信号に対応した遅延時間でクロック信号を伝達する複数の遅延ユニットを有し、前記アナログ信号に対応した周波数で前記クロック信号を出力する円環遅延回路と、前記カウントイネーブル信号の第１の状態変化から第２の状態変化までの期間、前記円環遅延回路から出力される前記クロック信号の状態変化の数をカウントするカウンタと、前記ラッチ信号の第１の状態変化から第２の状態変化までの期間が前記カウントイネーブル信号の第１の状態変化から第２の状態変化までの期間と少なくとも１部重なるとき、前記ラッチ信号の第２の状態変化のときの、前記クロック信号の伝達位置を記憶するラッチ回路と、を有し、前記カウンタ回路の出力と前記ラッチ回路の出力からデジタル信号を生成する時間A/D変換回路と、前記カウントイネーブル信号の第２の状態変化に前記ラッチ信号の第２の状態変化が揃うように、補正ラッチ信号を生成し、前記ラッチ信号として前記補正ラッチ信号を前記ラッチ回路へ出力する制御信号調整回路と、を有することを特徴とする固体撮像装置である。
【００３１】
また、本発明の固体撮像装置において、前記制御信号出力回路は、前記カウントイネーブル信号の第２の状態変化の後に前記ラッチ信号の第２の状態変化がくるように、前記カウントイネーブル信号と前記ラッチ信号を出力し、前記制御信号調整回路は、前記カウントイネーブル信号と前記ラッチ信号の論理積を利用して前記補正ラッチ信号を生成することを特徴とする。
【００３２】
また、本発明の固体撮像装置において、前記制御信号調整回路はさらに、前記カウントイネーブル信号の第１の状態変化に前記スタートパルスの第１の状態変化が揃うように、補正スタートパルスを生成し、前記スタートパルスとして前記補正スタートパルスを前記円環遅延回路へ出力することを特徴とする。
【００３３】
また、本発明の固体撮像装置において、前記制御信号出力回路は、前記カウントイネーブル信号の第１の状態変化の後に前記スタートパルスの第１の状態変化がくるように、前記カウントイネーブル信号と前記スタートパルスを出力し、前記制御信号調整回路は、前記カウントイネーブル信号と前記ラッチ信号の論理和を利用して前記補正スタートパルスを生成することを特徴とする。
【００３４】
また、本発明の固体撮像装置において、前記制御信号調整回路は、前記カウントイネーブル信号を遅延させる回路をさらに有することを特徴とする。
【００３５】
また、本発明の固体撮像装置において、前記時間A/D変換回路を、画素アレイと前記制御信号調整回路の間に配置したことを特徴とする。
【００３６】
また、本発明の固体撮像装置において、前記複数の遅延ユニットのうち前記制御信号調整回路に最も近い位置に配置された遅延ユニットに対して、前記スタートパルスを入力することを特徴とする。
【発明の効果】
【００３７】
本発明によれば、各A/D変換器毎に、カウンタがカウント動作を終了するタイミングと、ラッチ回路がクロック信号の伝達位置を記憶するタイミングとのズレが低減される為、変換誤差を低減し、良好な画像を得ることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係るA/D変換器の構成を示す回路図である。
【図３】本発明の第1の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【図４】本発明の第1の実施形態に係るA/D変換器の構成を示す回路図である。
【図５】本発明の第1の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【図６】本発明の第2の実施形態に係るA/D変換器の構成を示す回路図である。
【図７】本発明の第2の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。
【図８】従来のA/D変換器の構成を示す回路図である。
【図９】従来のA/D変換器の動作を示すタイミングチャートである。
【図１０】カラムA/D方式の固体撮像装置の構成を示すブロック図である。
【図１１】カラムA/D方式に用いるA/D変換器の構成を示す回路図である。
【図１２】従来の固体撮像装置の動作を示すタイミングチャートである。
【図１３】従来の固体撮像装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３９】
以下、図面を参照し、本発明の実施形態を説明する。
【００４０】
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る固体撮像装置の構成を示している。本実施形態に係る固体撮像装置は、画素アレイ2と、垂直走査回路3と、A/D変換器4（ADC1, ADC2, ADC3, ADC4）と、ADラッチ回路5と、制御信号出力回路6と、水平走査回路7とから構成されている。
【００４１】
画素アレイ2は、少なくとも光電変換素子を有し入射光量に応じた画素信号φPIX1を出力する画素1が2次元（図示例では4行4列）に配置された構造を有する。垂直走査回路3は、行選択信号φV1、φV2、φV3、φV4により画素アレイ2の行選択を行う。A/D変換器4（ADC1, ADC2, ADC3, ADC4）は、画素アレイ2の画素列毎に配置されており、画素1から読み出された画素信号φPIX1をアナログ・デジタル変換する。ADラッチ回路5はA/D変換器4の出力を保持する。制御信号出力回路6は、A/D変換器201とADラッチ回路5を制御する信号（φRDLST3, φCNTEN4, φRDLLAT5, φCNTRST6, φADLAT8）を出力する。水平走査回路7は、列選択信号φH1、φH2、φH3、φH4によりADラッチ回路5を制御し、保持したデジタル信号を列毎に出力する。
【００４２】
図2はA/D変換器4の構成を示している。A/D変換器4は、時間A/D変換器44と制御信号調整回路45から構成されている。時間A/D変換器44は、RingDelayLine(RDL)41と、カウンタ回路42と、RDLラッチ回路43とから構成されている。
【００４３】
RDL41は、入力信号を反転して出力すると共に遅延時間が電源電圧により変化する複数の反転回路40aと、一方の入力端にパルス信号を受けて動作する1個のNAND回路40bとをリング状に配置して構成されている。このRDL41は、画素1から出力された画素信号φPIX1が各反転回路40a及びNAND回路40bの電源に接続されると、画素信号φPIX1の大きさに応じた周波数を有するクロック信号φORDL2を出力する。
【００４４】
カウンタ回路42は、RDL41が出力するクロック信号φORDL2の立下りをカウントし、カウント結果を二進数デジタルデータφOCNT7として出力する。RDLラッチ回路43は、各反転回路40a及びNAND回路40bの出力を保持し、保持した値を、クロック信号φORDL2のRDL41内での位置情報を二進数デジタルデータφOLAT9として出力する。
【００４５】
制御信号調整回路45は、制御信号出力回路6が出力するスタートパルスφRDLST3、カウントイネーブル信号φCNTEN4、RDLラッチ信号φRDLLAT5の遅延信号であるφRDLST_DLY13とφCNTEN_DLY14とφRDLLAT_DLY15を受け、φRDLST_DLY13とφCNTEN_DLY14の論理和を取って出力するOR回路45a-1と、φCNTEN_DLY14とφRDLLAT_DLY15の論理積を取って出力するAND回路45a-2とから構成されている。この構成により、制御信号調整回路45は、φCNTEN_DLY14とφRDLST_DLY13の立上りのタイミングを揃えて出力すると共に、φCNTEN_DLY14とφRDLLAT_DLY15の立下りのタイミングを揃えて出力する。
【００４６】
また、時間A/D変換器44は、制御信号調整回路45と画素アレイ2の間に配置される。更に、RDL41を構成する複数の反転回路40a及び1個のNAND回路40bのうち、NAND回路40bは制御信号調整回路45に最も近い位置に配置される。
【００４７】
次に、本実施形態に係る固体撮像装置の動作を説明する。まず、第1の動作例を、図3に示すタイミングチャートを用いて説明する。A/D変換器4(ADC1, ADC2, ADC3, ADC4)の動作については、A/D変換器4(ADC4)についてのみ説明し、他のA/D変換器4（ADC1, ADC2, ADC3）の動作については、A/D変換器4(ADC4)と同じである為、説明を省略する。
【００４８】
まず、タイミングT1で、行選択信号φV1がHighになる。これにより、行選択信号φV1で制御される1行目の画素1（P11, P12, P13, P14）が選択され、画素1（P11, P12, P13, P14）の画素信号φPIX1(P11, P12, P13, P14)がA/D変換器4へそれぞれ出力される。この時、他の行選択信号φV2, φV3, φV4はLowを維持している。
【００４９】
続いて、タイミングT2で、カウンタリセット信号φCNTRST6がHighになる。これにより、カウンタ回路42が保持するカウント値φOCNT7がリセットされる。その後、φCNTRST6がLowになることで、カウンタ回路42がリセット動作を終了する。
【００５０】
続いて、φRDLST3がHighになるのと同時に、φCNTEN4がHighになる。この時、制御信号出力回路6から出力されるφRDLST3, φCNTEN4, φRDLLAT5の各信号線には、各々異なる負荷が接続されている。従って、φRDLST3、φCNTEN4、φRDLLAT5は、各々異なる遅延時間Trdldly3、Tcntdly4、Tlatdly5を持って各A/D変換器4に入力される。
【００５１】
以下では、各A/D変換器4(ADC1, ADC2, ADC3, ADC4)の入力部における遅延信号をφRDLST_DLY13(ADC1, ADC2, ADC3, ADC4)、φCNTEN_DLY14(ADC1, ADC2, ADC3, ADC4)、φRDLLAT_DLY15(ADC1, ADC2, ADC3, ADC4)と表記する。なお、φCNTRST6の遅延については、本発明を説明する上では考慮する必要がない為、φCNTRST6が遅延しないと仮定して説明する。
【００５２】
φRDLST3、φCNTEN4がHighになった後、タイミングT3で、φCNTEN_DLY14（ADC4）がHighになり、タイミングT4でφRDLST_DLY13(ADC4)がHighになる。制御信号調整回路45は、φCNTEN_DLY14(ADC4)とφRDLST_DLY13(ADC4)を受け、φCNTEN_DLY14(ADC4)の立上りのタイミングにφRDLST_DLY13(ADC4)の立上りのタイミングを揃えた信号φRDLST23（補正スタートパルス）をRDL41のスタートパルスとして出力する。より具体的には、OR回路45a-1は、CNTEN_DLY14(ADC4)とφRDLST_DLY13(ADC4)を受けて、その論理和を取った信号φRDLST23をRDL41のスタートパルスとして出力する。
【００５３】
これにより、タイミングT3で、RDLが、画素信号φPIX1(P14)に応じた周波数を有するクロック信号φORDL2を出力するのと同時に、カウンタ回路がφORDL2の立下りのカウント動作を開始する。その後、ある一定期間が経過した後、φRDLLAT5がHighになる。
【００５４】
続いて、φCNTEN4がLowになるのと同時にφRDLLAT5がLowになる。すると、タイミングT5でφCNTEN_DLY14(ADC4)がLowになり、タイミングT6でφRDLLAT_DLY15(ADC4)がLowになる。制御信号調整回路45は、φCNTEN_DLY14(ADC4)とφRDLLAT_DLY15(ADC4)を受け、φCNTEN_DLY14(ADC4)の立下りタイミングにφLATCH_DLY15(ADC4)の立下りタイミングを揃えた信号φRDLLAT25（補正ラッチ信号）をRDLラッチ回路43のラッチ信号として出力する。より具体的には、AND回路45a-2は、φCNTEN_DLY14(ADC4)とφRDLLAT_DLY15(ADC4)を受けて、その論理積を取った信号φRDLLAT25をRDLラッチ回路43のラッチ信号として出力する。
【００５５】
これにより、タイミングT5でカウンタ回路42がカウント動作を終了するのと同時に、RDLラッチ回路43が各反転回路40a及びNAND回路40bの出力を保持する。続いて、φRDLST3がLowになると、タイミングT7でφRDLST_DLY13がLowになり、RDL41がクロック信号φORDL2の出力を終了する。更に、タイミングT8でADラッチ信号φADLAT8がHighになった後、タイミングT9でADラッチ信号φADLAT8がLowになる。これにより、ADラッチ回路5は、A/D変換器4(ADC1, ADC2, ADC3, ADC4)の出力を保持する。
【００５６】
その後、タイミングT10でφV1がLowになる。これにより、1行目の画素1(P11, P12, P13, P14)が非選択状態となる。続いて、タイミングT11で、φH1がHighになることで、ADラッチ回路5は1列目の画素信号φPIX1(P11)に応じたデジタル信号を出力する。更に、タイミングT12で、φH1がLowになるのと同時にφH2がHighになると、ADラッチ回路5は2列目の画素信号φPIX1(P12)に応じたデジタル信号を出力する。
【００５７】
その後、タイミングT13、タイミングT14、タイミングT15で、順次、列選択信号φH2、φH3、φH4が切り換わることで1行目の読み出し動作が完了する。続いて、タイミングT16でφV2がHighになる。これにより、2行目の画素1(P21, P22, P23, P24)が選択される。その後、1行目の場合と同様の動作を行うことで、2行目の画素信号の読出し動作が完了する。3行目、4行目についても、1行目、2行目の場合と同様の動作を行うことで、全画素の読出し動作が完了する。
【００５８】
次に、第2の動作例を説明する。説明の都合の為、図4に示すように、制御信号調整回路45がRDL41、カウンタ回路42、RDLラッチ回路43へ出力する信号をそれぞれφRDLST33、φCNTEN34、φRDLLAT35とする。
【００５９】
図5に示すタイミングチャートを用いて、A/D変換器4の動作について説明する。なお、第2の動作例では、制御信号出力回路6が出力するスタートパルスφRDLST3の立上り及びラッチ信号φRDLLAT5の立下りのタイミングが、第1の動作例とは異なっている。具体的には、φCNTEN4がHighになった後、ある一定期間Tdelay1が経過した時点でφRDLST3がHighになり、φCNTEN4がLowになった後、ある一定期間Tdelay2が経過した時点でφRDLLAT5がLowになる点が第１の動作例とは異なる。
【００６０】
これにより、各信号の遅延時間のばらつき方に依らず、φCNTEN_DLY14とφRDLST_DLY13の論理和を取ることで、φCNTEN_DLY14の立上りのタイミングにφRDLST_DLY13の立上りのタイミングを揃えることができ、φCNTEN_DLY14とφRDLLAT_DLY15の論理積を取ることで、φCNTEN_DLY14の立下りのタイミングにφRDLLAT_DLY13の立下りのタイミングを揃えることができる。なお、その他の動作については、第1の動作例と同じである為、説明を省略する。
【００６１】
まず、φCNTRST6がHighになる。これにより、カウンタ回路42が保持するカウント値φOCNT7がリセットされる。その後、φCNTRST6がLowになることで、カウンタ回路42がリセット動作を終了する。
【００６２】
続いて、φCNTEN4がHighになった後、φRDLST3がHighになる。すると、タイミングT21でφCNTEN_DLY14がHighになると共に、タイミングT22でφRDLST_DLY13がHighとなる。OR回路45a-1は、φCNTEN_DLY14とφRDLST_DLY13を受けて、その論理和を取った信号φRDLST33をRDL41のスタートパルスとして出力する。従って、OR回路45a-1の出力信号φRDLST33は、タイミングT21でHighになる。これにより、タイミングT21で、RDL41が、画素信号φPIX1に応じた周波数を有するクロック信号φORDL2を出力するのと同時に、カウンタ回路42がφORDL2の立下りのカウント動作を開始する。
【００６３】
その後、φRDLLAT5がHighになる。すると、タイミングT23でφRDLLAT_DLY15がHighになる。続いて、φCNTEN4がLowになった後、φRDLLAT5がLowになる。これにより、タイミングT24でφCNTEN_DLY14がLowになると共に、タイミングT25でφRDLLAT_DLY15がLowになる。AND回路45a-2は、φCNTEN_DLY14とφRDLLAT_DLY15を受け、その論理積を取った信号φRDLLAT35をRDLラッチ回路43のラッチ信号として出力する。従って、AND回路45a-2の出力信号φRDLLAT35は、タイミングT24でLowになる。その為、タイミングT24で、カウンタ回路42がカウント動作を終了するのと同時に、RDLラッチ回路43が各反転回路40a及びNAND回路40bの出力を保持する。
【００６４】
続いて、φRDLST3がLowになる。その後、φRDLST_DLY13がLowになると、RDL41はクロック信号φORDL2の出力を終了する。上記の動作によって、ある一定期間（T21-T24）が経過した時点でのカウント数φOCNT7と、RDL41内でのφORDL2の位置情報φOLAT9とを得ることができる。その後、A/D変換器4は、カウント数φOCNT7を上位ビット、位置情報φOLAT9を下位ビットとしたデジタル信号をA/D変換結果として出力する。
【００６５】
上記の動作により、カウンタ回路42がカウント動作を終了するタイミングとRDLラッチ回路43が各反転回路40a及びNAND回路40bの出力を保持するタイミング（RDLラッチ回路43がクロック信号φRDLST33の伝達位置を記憶するタイミング）とを揃えることができると共に、カウンタ回路42がカウント動作を開始するタイミングとRDL41がφORDL2の出力を開始するタイミングとを揃えることができる。従って、本実施形態によれば、各信号間の遅延時間のばらつきに起因したA/D変換器4の変換誤差を低減することができ、良好な画像を得ることができる。
【００６６】
更に、カウントイネーブル信号φCNTEN_DLY14を基準信号として、φCNTEN_DLY14の立上りのタイミングにφRDLST_DLY13の立上りのタイミングを揃え、φCNTEN_DLY14の立下りにφRDLLAT_DLY15の立下りを揃えたため、A/D変換期間を各A/D変換器4(ADC1, ADC2, ADC3, ADC4)で同じにすることができる。
【００６７】
また、時間A/D変換器44を、画素アレイ2と制御信号調整回路45との間に配置した為、アナログ部とデジタル部を分離することができ、制御信号調整回路45内のクロック信号の切り替わりによって画素信号φPIX1の信号レベルが変動することを防ぐことができる。
【００６８】
更に、 NAND回路40bを制御信号調整回路45に最も近い位置に配置した為、A/D変換器4内で発生する遅延時間のばらつきを小さくすることができる。
【００６９】
なお、制御信号調整回路45の構成は、図2及び図4に示した構成に限らず、本実施形態の制御信号調整回路45の機能が得られる構成であればよい。
【００７０】
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図6は、本実施形態に係るA/D変換器4の構成を示している。本実施形態に係るA/D変換器4は、第1の実施形態に係るA/D変換器4に対して、制御信号調整回路45の構成が異なる。本実施形態に係る制御信号調整回路45は、φCNTEN_DLY14とφRDLST_DLY13とφRDLLAT_DLY15を受け、φCNTEN_DLY14とφRDLST_DLY13の論理和を取って出力するOR回路45b-1と、φCNTEN_DLY14とφRDLLAT_DLY15の論理積を取って出力するAND回路45b-2と、φCNTEN_DLY14を受け遅延させて出力するDU45b-3とから構成されている。なお、その他の構成については、第1の実施形態と同じである為、説明を省略する。
【００７１】
図7に示すタイミングチャートを用いて、本実施形態に係るA/D変換器4の動作について説明する。なお、その他の動作については第1の実施形態と同じである為、説明を省略する。また、OR回路45b-1、AND回路45b-2、DU45b-3の各論理回路では遅延が発生するものとして説明する。但し、各論理回路間の遅延時間のばらつきは考慮せず、OR回路45b-1、AND回路45b-2、DU45b-3では、それぞれ等しい期間Tlogdly1だけ遅延が発生すると仮定する。
【００７２】
まず、φCNTRST6がHighになる。これにより、カウンタ回路42が保持するカウント数φOCNT7がリセットされる。続いて、φCNTEN4がHighになった後、φRDLST5がHighになる。すると、タイミングT31でφCNTEN_DLY14がHighになり、タイミングT33でφRDLST_DLY15がHighになる。
【００７３】
OR回路45b-1は、φCNTEN_DLY14とφRDLST_DLY13を受け、その論理和を取って出力する。その為、OR回路45b-1の出力信号φRDLST43は、タイミングT31からTlogdly1が経過したタイミングT32でHighになる。また、DU45b-3は、φCNTEN_DLY14を受け、Tlogdly1だけ遅延させた信号φCNTEN44を出力する。その為、Du45b-3の出力信号φCNTEN44は、タイミングT32でHighになる。従って、タイミングT32で、RDL41が、画素信号φPIX1に応じた周波数を有するクロック信号φORDL2を出力するのと同時に、カウンタ回路42がφORDL2の立下りのカウント動作を開始する。
【００７４】
その後、φRDLLAT5がHighになる。すると、タイミングT34でφRDLLAT_DLY15がHighになる。続いて、φCNTEN4がLowになった後、φRDLLAT5がLowになる。これにより、タイミングT35でφCNTEN_DLY14がLowになると共に、タイミングT37でφRDLLAT_DLY15がLowになる。AND回路45b-2は、φCNTEN_DLY14とφRDLLAT_DLY15を受け、その論理積を取って出力する。その為、AND回路45b-2の出力信号φRDLLAT45は、タイミングT35からTlogdly1だけ経過したタイミングT36でLowになる。このとき、DU45b-3の出力信号φCNTEN44もLowになる。その為、タイミングT36で、カウンタ回路42がカウント動作を終了するのと同時に、RDLラッチ回路43が各反転回路40a及びNAND回路40bの出力を保持する。
【００７５】
続いて、φRDLST3がLowになると、φRDLST_DLY13がLowになる。その後、φRDLST43がLowになると、RDL41はクロック信号φORDL2の出力を終了する。上記の動作によって、ある一定期間（T32-T36）が経過した時点でのカウント数φOCNT7と、RDL41内でのφORDL2の位置情報φOLAT9とを得ることができる。その後、A/D変換器4は、カウント数φOCNT7を上位ビット、位置情報φOLAT9を下位ビットとしたデジタル信号をA/D変換結果として出力する。
【００７６】
上記の動作により、本実施形態でも、第1の実施形態と同様に、カウンタ回路42がカウント動作を終了するタイミングとRDLラッチ回路43が各反転回路40a及びNAND回路40bの出力を保持するタイミング（RDLラッチ回路43がクロック信号φRDLST43の伝達位置を記憶するタイミング）とを揃えることができると共に、カウンタ回路42がカウント動作を開始するタイミングとRDL41がφORDL2の出力を開始するタイミングとを揃えることができる。従って、本実施形態によれば、各信号間の遅延時間のばらつきに起因したA/D変換器の変換誤差を低減することができる。
【００７７】
更に、φCNTEN_DLY14の立上りにφRDLST_DLY13の立上りを揃え、φCNTEN_DLY14の立下りにφRDLLAT_DLY15の立下りを揃えたため、A/D変換期間を各A/D変換器4(ADC1, ADC2, ADC3, ADC4)で同じにすることができる。
【００７８】
また、時間A/D変換器44を、画素アレイ2と制御信号調整回路45との間に配置した為、アナログ部とデジタル部を分離することができ、制御信号調整回路45内のクロック信号の切り替わりによって画素信号φPIX1の信号レベルが変動することを防ぐことができる。
【００７９】
更に、 NAND回路40bを制御信号調整回路45に最も近い位置に配置した為、A/D変換器4内で発生する遅延時間のばらつきを小さくすることができる。
【００８０】
更に、DU45ｂ-3を配置した為、制御信号調整回路45を構成するOR回路45b-1 及びAND回路45b-2の遅延時間に起因したA/D変換器4の変換誤差も低減することができ、より良好な画像を得ることができる。
【００８１】
なお、制御信号調整回路45の構成は、図6に示した構成に限らず、本実施形態の制御信号調整回路45の機能が得られる構成であればよい。
【００８２】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００８３】
1・・・画素、2・・・画素アレイ、3・・・垂直走査回路、4, 201・・・A/D変換器、5・・・ADラッチ回路、6, 105・・・制御信号出力回路、7・・・水平走査回路、40a, 101a・・・反転回路、40b, 101b・・・NAND回路、41, 102・・・RDL、42, 103・・・カウンタ回路、43, 104・・・RDLラッチ回路、44・・・時間A/D変換器、45・・・制御信号調整回路、45a-1, 45b-1・・・OR回路、45a-2, 45b-2・・・AND回路、45b-3・・・DU
【図１】
2010283580.tif 000003
【図２】
2010283580.tif 000004
【図３】
2010283580.tif 000005
【図４】
2010283580.tif 000006
【図５】
2010283580.tif 000007
【図６】
2010283580.tif 000008
【図７】
2010283580.tif 000009
【図８】
2010283580.tif 000010
【図９】
2010283580.tif 000011
【図１０】
2010283580.tif 000012
【図１１】
2010283580.tif 000013
【図１２】
2010283580.tif 000014
【図１３】
2010283580.tif 000015