(57)【要約】【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。【解決手段】半導体装置１０は、ユニポーラ型の還流ダイオード１００と、還流ダイオード１００に接続されたユニポーラ型の還流ダイオード１５０と、還流ダイオード１００に並列接続され、少なくともキャパシタ２１０と抵抗２２０とを有する半導体スナバ２００、及び、還流ダイオード１５０に並列接続され、少なくともキャパシタ２６０と抵抗２７０とを有する半導体スナバ２５０が形成された基板領域１１を有する半導体チップ１０００とを備えている。【選択図】図４
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【特許請求の範囲】
【請求項１】
ユニポーラ型の第１還流ダイオードと、
前記第１還流ダイオードに接続されたユニポーラ型の第２還流ダイオードと、
前記第１還流ダイオードに並列接続され、少なくとも第１キャパシタと第１抵抗とを有する第１スナバ回路部、及び、前記第２還流ダイオードに並列接続され、少なくとも第２キャパシタと第２抵抗とを有する第２スナバ回路部が形成された半導体基板を有する半導体チップとを備えることを特徴とする半導体装置。
【請求項２】
前記各スナバ回路部は、少なくとも直列接続された前記キャパシタと前記抵抗からなる２端子素子であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各スナバ回路部の２端子は、前記半導体チップの第１の主面と、前記第１の主面に対向する第２の主面にそれぞれ形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記各スナバ回路部の第１端子同士は、前記第１の主面に形成された第１の電極を共用することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記各スナバ回路部の第２端子同士は、それぞれ前記第２の主面上に、互いに接しないように形成されていることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記各スナバ回路部の第２端子同士は、櫛歯状の端子が交互に隣接するように形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記各スナバ回路部の抵抗は、それぞれ前記半導体チップの半導体基板の一部もしくは全部によって少なくとも構成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記各スナバ回路部の抵抗は、前記半導体基板の一主面上に直接的もしくは間接的に形成された、導電性材料からなる導電領域の一部もしくは全部によって少なくとも構成されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記抵抗の大きさは、少なくとも前記還流ダイオードの抵抗成分よりも大きいことを請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記各スナバ回路部のキャパシタは、前記半導体基板の一主面上に直接的もしくは間接的に形成された、誘電材料からなる誘電領域の一部もしくは全部によって少なくとも構成されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１及び第２還流ダイオード同士は、順接するように接続されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１及び第２還流ダイオード同士は、逆接するように接続されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１３】
前記還流ダイオードに、スイッチング素子が並列接続されていることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記還流ダイオードが、ショットキーバリアダイオードからなることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記還流ダイオードが、互いに異なるバンドギャップを有する半導体材料からなるヘテロ接合ダイオードからなることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１６】
前記還流ダイオードが、少なくともゼロ電流状態から逆バイアス状態に過渡動作する際に、ユニポーラ動作と同等の動作をするＰＮ接合ダイオードからなることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１７】
前記ＰＮ接合ダイオードが、ソフトリカバリダイオードからなることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記還流ダイオードを構成する半導体基板が、少なくともシリコン材料よりもワイドバンドギャップの半導体材料からなることを特徴とする請求項１〜１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記各スナバ回路部のキャパシタは、並列接続されている前記還流ダイオードもしくは前記還流ダイオードと前記スイッチング素子とが遮断状態に有するキャパシタの容量の総和に対して、少なくとも１／１０倍から１０倍の範囲の値を有することを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記スイッチング素子は、絶縁ゲート電極を有する三端子素子からなることを特徴とする請求項１３に記載の半導体装置。
【請求項２１】
前記絶縁ゲート電極を有する三端子素子が、ＩＧＢＴであることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記絶縁ゲート電極を有する三端子素子が、ＭＯＳＦＥＴであることを特徴とする請求項２０に記載の半導体装置。
【請求項２３】
前記絶縁ゲート電極を有する三端子素子が、第１の半導体領域と、前記第１の半導体領域の一主面に接して前記第１の半導体領域とはバンドギャップが異なった第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との接合部においてゲート絶縁膜を介して接するゲート電極と、前記第１の半導体領域とオーミック接続された第１電極と、前記第２の半導体領域とオーミック接続された第２の電極で少なくとも構成されていることを特徴とする請求項２０に記載の半導体装置。
【請求項２４】
前記スイッチング素子は、ＪＦＥＴであることを特徴とする請求項１３に記載の半導体装置。
【請求項２５】
前記スイッチング素子を構成する半導体基板が、少なくともシリコン材料よりもワイドバンドギャップの半導体材料からなることを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、還流ダイオードを有する半導体装置に関する。
【背景技術】
【０００２】
従来より、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象を抑制するために、所定の大きさの容量を有するキャパシタを環流ダイオードに対し並列に接続させた半導体装置が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８１４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置によれば、電流及び電圧の振動の振幅を小さくすることはできるが、振動現象の収束時間を短縮することはできない。このため従来の半導体装置では、電流及び電圧の振動に起因するノイズによって、サージ電圧による素子の破壊，振動動作中の損失の増大、周辺回路の誤動作等の不具合が引き起こされ、安定動作の阻害要因となる可能性がある。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的は、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、２個の還流ダイオードのそれぞれに接続された２個のスナバ回路部が形成された半導体基板を有する半導体チップを備えている。
【発明の効果】
【０００７】
本発明によれば、２個の還流ダイオードのそれぞれに並列接続され、少なくともキャパシタ及び抵抗を有するスナバ回路部を備えているので、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態を示す回路図。
【図２】本発明の第１実施形態の図１の回路図を実現する実装図。
【図３】本発明の第１実施形態の図２に使用される還流ダイオードの断面図。
【図４】本発明の第１実施形態の図２に使用される２つの半導体スナバを有する半導体チップの断面図。
【図５】本発明の第１実施形態の図１の回路を用いた電力変換装置の回路図。
【図６】本発明の第１実施形態の図１の回路を用いた別の電力変換装置の回路図。
【図７】本発明の第１実施形態の図４の表面構造図。
【図８】本発明の第１実施形態の図７に対応する別の表面構造図。
【図９】本発明の第１実施形態の図４に対応する別の断面図。
【図１０】本発明の第１実施形態のキャパシタ容量に対する振動現象の計算結果。
【図１１】本発明の第１実施形態のキャパシタ容量比の最適値を示す特性図。
【図１２】本発明の第２実施形態を示す回路図。
【図１３】本発明の第２実施形態の図１２の回路図を実現する実装図。
【図１４】本発明の第２実施形態の図１３に使用される還流ダイオードの断面図。
【図１５】本発明の第２実施形態の図１３に使用される別の半導体チップの断面図。
【図１６】本発明の第２実施形態の図１２の回路を用いた電力変換装置の回路図。
【図１７】本発明の第２実施形態の図１２に類似した回路を用いた電力変換装置の回路図。
【図１８】本発明の第３実施形態を示す回路図。
【図１９】本発明の第３実施形態の図１８の回路図を実現する実装図。
【図２０】本発明の第３実施形態の図１９に使用されるスイッチング素子の断面図。
【図２１】本発明の第３実施形態の図１８の回路を用いた電力変換装置の回路図。
【図２２】本発明の第３実施形態の図１８の回路を用いた別の電力変換装置の回路図。
【図２３】本発明の第４実施形態の図３に対応する別の断面図。
【図２４】本発明の第４実施形態の図２０に対応する別の断面図。
【図２５】本発明の第４実施形態の図２０に対応する別の断面図。
【図２６】本発明の第４実施形態の図２０に対応する別の断面図。
【図２７】本発明の第４実施形態の図２３に対応する別の断面図。
【発明を実施するための形態】
【０００９】
（第１実施形態）
図１〜図４を参照して、本発明における半導体装置の第１実施形態を説明する。図１は、本発明の実施形態を説明する回路図である。図２は、図１の回路図の一例として具体化した半導体チップの実装図である。図３並びに図４は、図２の実装図に用いられている半導体チップのそれぞれの断面構造図である。
【００１０】
（半導体装置の回路構成）
図１に示すように、本実施形態の半導体装置１０は、ユニポーラ動作もしくはユニポーラ動作と同等の動作をする２つのユニポーラ型の還流ダイオード１００及び１５０が順接するように接続されており、２つの還流ダイオード１００及び１５０が共に外部と接続する端子をＡ端子３００、還流ダイオード１００及び１５０のもう一方の端子をそれぞれＢ端子４００およびＣ端子５００とする。それぞれの還流ダイオード１００及び１５０に各々並列接続するように、少なくともキャパシタ２１０（２６０）と抵抗２２０（２７０）とを含むように構成された半導体スナバ（スナバ回路部）２００及び２５０が形成されている。図１において、半導体スナバ２００及び２５０の構成として、Ａ端子３００に接続するように抵抗２２０及び２７０が、Ｂ端子４００及びＣ端子５００側に接続するようにキャパシタ２１０及び２６０が配置された場合を示しているが、Ａ端子３００にキャパシタ２１０及び２６０が、Ｂ端子４００及びＣ端子５００に抵抗２２０及び２７０が接続されるように配置しても良い。また、キャパシタ２１０（２６０）と抵抗２２０（２７０）は少なくともそれぞれが直列接続していれば、複数の部位に分割して形成しても良いし、交互に形成しても良い。
【００１１】
（半導体装置の実装構造）
図２は、図１で示した２つの還流ダイオード１００及び１５０（炭化珪素ショットキーバリアダイオード）と１つの半導体チップ１０００（シリコン半導体ＲＣスナバ）からなる半導体装置１０について具体的な装置として実施形態を示した実装図である。
【００１２】
図２においては、半導体パッケージの一例として、セラミック板などで形成された絶縁性を有し、かつ、支持体としての機能を有する絶縁基板６００上に、銅やアルミなどの金属材料からなる金属膜３１０と金属膜４１０さらには金属膜５１０が形成されたセラミック基板を用いた場合について説明する。
【００１３】
金属膜４１０上には還流ダイオード１００のＢ端子４００側が接するように、金属膜３１０上には還流ダイオード１５０と半導体チップ１０００のＡ端子３００側が接するように、半田やろう材等の接合材料を介して配置されている。還流ダイオード１００のＡ端子３００側は、アルミワイヤやアルミリボンなどの金属配線３２０を介して、金属膜３１０に接続されており、還流ダイオード１５０のＣ端子５００側は、同じくアルミワイヤやアルミリボンなどの金属配線５２０を介して、金属膜５１０に接続されている。また、半導体チップ１０００のＢ端子４００及びＣ端子５００については、それぞれアルミワイヤやアルミリボンなどの金属配線４２０及び５３０を介して、金属膜４１０及び金属膜５１０に接続されている。このように、本発明の構成においては、２つの半導体スナバ２００及び２５０を半導体チップ１０００として１チップで構成しており、半導体パッケージに実装する際のチップ数を削減することができるため、実装面積の小型化、実装歩留まりの向上ができ、製造時の低コスト化を実現することができる。
【００１４】
次に、図３及び図４に、還流ダイオード１００（１５０）と半導体チップ１０００とをそれぞれ構成する半導体装置１０の断面構造図の一例を示す。
【００１５】
（還流ダイオードの構造）
還流ダイオード１００及び１５０に関しては、共に例えば炭化珪素を半導体基体材料としたショットキーバリアダイオードで構成された場合について説明する。本実施形態では、ショットキーバリアダイオードについても、Ａ端子３００に接続される電極面に対して、Ｂ端子４００及びＣ端子５００にそれぞれ接続される電極面が互いに対面するように電極を形成された、いわゆる縦型のショットキーバリアダイオードを一例として説明する。
【００１６】
図３に示すように、還流ダイオード１００（１５０）は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域１上にＮ−型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みが小さいほうが導通時の損失を低減できるため、可能な限り小さいほうが望ましい。ドリフト領域２としては、Ｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが０．１μｍ〜数１０μｍのものを用いることができる。なお、ドリフト領域２に関しても、素子構造や所要の耐圧により、不純物密度や厚みが前記範囲外となってももちろん良い。本実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。
【００１７】
なお、本実施形態では、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらないが基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。また、本実施形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。
【００１８】
ドリフト領域２の基板領域１との接合面に対向する主面に接するように表面電極３が、さらには表面電極３に対向し、かつ基板領域１と接するように裏面電極４が形成されている。表面電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などの材料を用いることができる。また、表面電極３はＡ端子３００（もしくはＣ端子５００）として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４は基板領域１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４はＢ端子４００（もしくはＡ端子３００）として外部電極と接続をする。このように、図３に示す還流ダイオード１００は、表面電極３がアノード電極、裏面電極４がカソード電極としたダイオードとして機能する。
【００１９】
図３では、ショットキーバリアダイオードの基本的な構成を一例として示しているが、ドリフト領域２中に反対導電型の電界緩和領域を形成したり、ドリフト領域２と表面電極３とが接する部分の終端部に絶縁膜を形成してあってももちろんかまわない。また、ドリフト領域２に関しても、複数の不純物密度から構成されていてもかまわない。
【００２０】
（半導体スナバの構造）
本実施形態においては、図２もしくは図４で説明するように、２つの半導体スナバ２００及び２５０は、半導体チップ１０００の１チップ内に形成されている。半導体チップ１０００は、シリコンを半導体基体材料とし、かつ、Ａ端子３００に接続される電極面と、Ｂ端子４００及びＣ端子５００に接続される電極面が互いに対面するように形成された、いわゆる縦型の半導体チップからなる場合について説明する。
【００２１】
図４は、半導体チップ１０００の断面構造図の一例である。図４中、シリコンのＮ−型である基板領域１１上に、シリコン酸化膜などの誘電材料からなる誘電領域１２が形成されている。本実施形態では、基板領域１１は、図１で示した抵抗２２０及び２７０として機能し、誘電領域１２は、図１で示したキャパシタ２１０及び２６０として機能する。つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みとすることができ、抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。本実施形態においては、少なくとも還流ダイオード１００（１５０）に含まれる抵抗値よりも大きくなるように、抵抗率が１００Ωｃｍで厚さが３００μｍのものを用いた場合で説明する。なお、本実施形態においては、基板領域１１として、単一の抵抗率で形成された場合を例示しているが、複数の抵抗率を有していても良い。また、本実施形態においては、基板領域１１の導電型をＮ型としているがＰ型でももちろん良い。また、誘電領域１２については、必要な耐圧並びに必要なキャパシタ２１０（２６０）の容量Ｃの大きさに応じて、厚みや面積を決めることができる。耐圧については、誘電領域１２の破壊防止のため、還流ダイオード１００（１５０）よりも高いことが望ましい。また、キャパシタ２１０（２６０）の容量Ｃについては、還流ダイオード１００（１５０）が遮断状態時（高電圧印加時）に生じる空乏層のキャパシタ容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。
【００２２】
本実施形態においては、例えば還流ダイオード１００（１５０）よりも耐圧が高くなるように厚みは１μｍとし、キャパシタ２１０（２６０）の容量Ｃが還流ダイオード１００（１５０）の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、誘電領域１２は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつキャパシタ２１０（２６０）として機能する誘電材料であればどのような材料でも良い。
【００２３】
本実施形態においては、後述するように、還流ダイオード１００（１５０）として、ショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタ２１０（２６０）と抵抗２２０（２７０）を有する半導体スナバ２００（２５０）をそれぞれ並列接続することで、容易にかつ効果的に振動現象を抑制できることを特徴としている。また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、本実施形態においては、その式を満たすように、小容量の半導体スナバ２００（２５０）を用いたキャパシタ２１０（２６０）の容量Ｃと抵抗２２０（２７０）の抵抗値Ｒを容易に設定することができることを特徴としている。
【００２４】
さらに、誘電領域１２に接するように第１の表面電極１３及び第２の表面電極１５が、基板領域１１と接するように裏面電極１４が形成されている。第１の表面電極１３と第２の表面電極１５はそれぞれＢ端子４００及びＣ端子５００として外部電極と接続できるように、金属材料で形成されている。金属材料としては、最表面にアルミ、銅、金、ニッケル、銀などを用いることができ、単層、多層のいずれの構造としても良い。
【００２５】
同様に、裏面電極１４についても、Ａ端子３００として外部電極と接続できるように、金属材料で形成されている。金属材料としては、最表面にアルミ、銅、金、ニッケル、銀などを用いることができ、単層、多層のいずれの構造としても良い。
【００２６】
このように、図４に示す半導体チップ１０００は、Ａ端子３００に接続される裏面電極１４とＢ端子４００に接続される第１の表面電極１３との間に形成される半導体スナバ２００と、Ａ端子３００に接続される裏面電極１４とＣ端子５００に接続される第２の表面電極１５との間に形成される半導体スナバ２５０とが形成されており、１チップ内に２つの半導体ＲＣスナバを有する構成となっている。
【００２７】
本発明においては、半導体スナバ２００（２５０）の抵抗２２０（２７０）とキャパシタ２１０（２６０）をＡ端子３００に接続される裏面電極１４上に対称配置で形成することにより、裏面電極１４、基板領域１１、誘電領域１２を全て共用することができる。さらに、第１の表面電極１３と第２の表面電極１５を同一の電極材料・プロセスで構成することにより、製造プロセスを増加させることなく、２つの半導体スナバ２００（２５０）を１チップ化することができるため、少なくとも一般にチップ端部に形成される切削用の面積及び終端構造の面積を削減できると共に、製造歩留まりを向上することができる。このことから、チップ製造時の低コスト化も図ることができる。
【００２８】
（動作）
次に、本実施形態の動作について詳しく説明する。
【００２９】
本発明の半導体装置１０は、例えば図５および図６に示すような電力エネルギーの変換手段の１つとして、一般的に使用される整流器（図５）やインバータ（図６）等の電力変換装置に用いられており、それぞれ電流を整流もしくは還流するための受動素子部として使用される。図５中の破線で示した回路Ｅ、並びに図６中の破線で示した回路Ｆは、図１で示した本発明の半導体装置１０の回路構成をそれぞれ使用しており、図５中では本発明の半導体装置１０の回路構成を２つ、図６中では３つを含むように構成されている。いずれの電力変換装置においても、主にＡ端子の電圧が変動することによって、２つの還流ダイオード１００及び１５０の一方が順バイアス状態となっている場合は、もう一方は逆バイアス状態となるように動作する。
【００３０】
図５の整流器は、交流電圧（±Ｖ）の入力に対して、全波整流して出力する電力変換装置であり、入力電圧が正電圧（＋Ｖ）の場合には、ＡＢ間及びＣＤ間のダイオードが順バイアス動作をし、ＣＡ間及びＤＢ間のダイオードは逆バイアスのため遮断状態となる。逆に入力電圧が負電圧（−Ｖ）の場合には、ＣＡ間及びＤＢ間のダイオードが順バイアス動作をし、ＡＢ間及びＣＤ間のダイオードは逆バイアスのため遮断状態となる。
【００３１】
また、図６のインバータは直流電圧を交流電圧に変換する電力変換装置であり、電源電圧（＋Ｖ）（例えば本実施形態では４００Ｖ）に対して２つのダイオードが逆バイアス接続になるように接続され、電流を還流する受動素子して使用される。本発明の半導体装置１０の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。流れる電流の向きがＡ端子からモータＭに流れる場合は、ＡＣ間のダイオードが導通と遮断を繰り返し、モータＭからＡ端子に流れる場合は、ＡＢ間のダイオードが導通と遮断を繰り返して、交流波形を整形する。これら電力変換装置においては、電流を整流もしくは還流するように働く受動素子に対しても、スイッチング素子と同様に、低損失でかつ誤動作等が起こりにくい安定動作が求められる。
【００３２】
本実施形態においては、図５の整流器に使用される回路Ｅを一例として動作を説明する。
【００３３】
まず、図５の整流器の入力端子に入力電圧が正電圧（＋Ｖ）が印加された場合には、回路Ｅに含まれるＡＢ間のダイオードは順バイアス動作をし、ＣＡ間のダイオードは逆バイアスのため遮断状態となる。
【００３４】
まず、ＡＢ間のダイオードを構成する図３の還流ダイオード１００は、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されるため導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。
【００３５】
また、ＡＢ間のダイオードに並列接続されている半導体スナバ２００においては、ほとんど電位差が変化しない還流ダイオード１００と同様の低電圧の順バイアス状態となる。つまり、図４中、ＡＢ端子間に形成されている誘電領域１２からなるキャパシタ２１０には定常の低電圧が印加されるため、ＡＢ端子間の半導体スナバ２００は遮断状態となり、還流ダイオード１００のみが導通状態となる。このとき本実施形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、本実施形態は、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【００３６】
一方、ＣＡ間のダイオードを構成する図３の還流ダイオード１５０は、表面電極３と裏面電極４との間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、ＣＡ間のダイオードに並列接続されている半導体スナバ２５０においては、還流ダイオード１５０と同様の逆バイアス状態となる。つまり、図４中、ＣＡ端子間に形成されている誘電領域１２からなるキャパシタ２６０は高電圧により充電された状態となる。ＣＡ端子の還流ダイオード１５０に印加される電圧は時間と共に変化するため、その電圧変化と共に半導体スナバ２５０には過渡電流が流れるが、ＣＡ端子間の誘電領域１２のキャパシタ容量が還流ダイオード１５０の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、順バイアス動作により還流ダイオード１００に流れる電流に比べて非常に小さく、動作にはほとんど影響しない。
【００３７】
本実施形態においては、ＡＢ端子間及びＣＡ端子間にそれぞれ形成され半導体スナバ２００及び２５０が同一チップ上に形成されているが、それぞれの動作には互いに影響しない。ＡＢ端子間はダイオードの順バイアス電圧降下（せいぜい数Ｖ）程度の電圧が印加され、ＣＡ端子間には高電圧の逆バイアス電圧が印加されるため、Ａ端子、Ｂ端子、Ｃ端子における電位の大きさの関係を不等号で示すと、Ａ端子＞Ｂ端子＞＞Ｃ端子となる。このとき、Ａ端子に対してＢ端子及びＣ端子との間にそれぞれ誘電領域１２を介しており、ＢＣ端子間においては、互いに絶縁された第１の表面電極１３と第２の表面電極１５とがやはり誘電領域１２を介して隣接するように配置されているためである。
【００３８】
このように、図５の整流器の入力端子に入力電圧が正電圧（＋Ｖ）が印加された場合において、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
【００３９】
次に、図５の整流器の入力端子に入力電圧が正電圧（＋Ｖ）から負電圧（−Ｖ）へと移行する場合には、回路Ｅに含まれるＡＢ間のダイオードは順バイアス動作から逆バイアス動作へと移行し、ＣＡ間のダイオードは逆バイアス動作から順バイアス動作へと移行する。
【００４０】
ＡＢ間のダイオードを構成する図３の還流ダイオード１００においては、裏面電極４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下となり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
【００４１】
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は過渡電流として流れ、その過渡電流が流れる経路において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
【００４２】
本実施形態では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【００４３】
この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。
【００４４】
まず、一般的なシリコンで形成されたＰＮ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の電導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、かつ、不純物濃度を低く形成するのが一般的である。そして、例えば６００ＶクラスのＰＮ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、例えばドリフト領域の不純物密度が１０14ｃｍ-3程度とした場合、厚みが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時にはバイポーラ動作の電導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。例えば数１００Ａ／ｃｍ２程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。
【００４５】
一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成されるため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアの量のみしか発生しない。つまり、例えば６００Ｖクラスとして不純物密度が１０16ｃｍ-3、厚みが５μｍのドリフト領域２が全域空乏化した場合にも、上記ＰＮ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、ユニポーラ動作をする素子で還流ダイオード１００を形成することで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【００４６】
さらに、本実施形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。
【００４７】
この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、さらには振動している電流をいち早く減衰し振動を収束させる機構が必要となる。
【００４８】
しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間ｔがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる。
【００４９】
１つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないためＰＮ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生することから、過渡損失の低減と振動現象の抑制にはトレードオフの関係があった。
【００５０】
もう１つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない点である。上述したように、ＰＮ接合ダイオードは、導通時は電導度変調効果によって低抵抗になるものの、電導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。それに対して、ショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。さらに、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係があった。
【００５１】
これに対して、本実施形態においては、還流ダイオード１００と半導体スナバ２００を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、かつ、振動現象を抑制することができる。
【００５２】
すなわち、本実施形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の容量Ｃの大きさと基板領域１１の抵抗２２０の抵抗値Ｒの大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２００の効果は３つある。
【００５３】
第１の効果は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、並列接続された素子以外の動作速度には影響を与えず、スイッチング速度等に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
【００５４】
第２の効果は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
【００５５】
第３の効果は、半導体スナバ２００に流れた電流を基板領域１１の抵抗２２０で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
【００５６】
このように、本発明においては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００を用いることで解決することができるという特徴を有する。
【００５７】
一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ２００は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。つまり、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるＰＮ接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を電力変換装置の半導体パッケージの内側もしくは外側のメイン電流が流れる経路に配置する必要があるためである。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であること、かつ、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。上述したように、ＰＮ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度がさらに大きくなったり、また耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアはさらに増大し、逆回復電流も大きくなる。そのため、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、単純に計算して面積を１００倍にする必要がある。また、抵抗２２０（２７０）に関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。
【００５８】
本発明においては、還流ダイオード１００に流れる過渡電流が高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
【００５９】
第１の効果は、ユニポーラ動作をする還流ダイオード１００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
【００６０】
第２の効果は、図２に示すようにスナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００の直近に低インダクタンスで実装することができ、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本実施形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
【００６１】
さらに、本実施形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
【００６２】
また、半導体スナバ２００の抵抗成分を半導体基体で形成し図２に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
【００６３】
また、本実施形態で一例としてあげたように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。還流ダイオード１００としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物濃度や厚みの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギーを消費し減衰しやすい。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
【００６４】
なお、本実施形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
【００６５】
一方、ＣＡ間のダイオードを構成する図３に示す還流ダイオード１５０は、表面電極３と裏面電極４との間に逆バイアス電圧から順バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が徐々に後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１５０は導通状態となる。このとき、還流ダイオード１５０に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。また、図４に示す半導体スナバ２５０においても、還流ダイオード１５０と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら本実施形態では、誘電領域１２のキャパシタ容量が還流ダイオード１５０の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１５０に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２５０は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態とほぼ電位変動がない定常状態に移行するため、概ね還流ダイオード１５０のみが導通状態となる。このとき本実施形態においては、還流ダイオード１５０が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、本実施形態は、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【００６６】
本実施形態においては、ＡＢ端子間及びＣＡ端子間にそれぞれ形成され半導体スナバ２００及び２５０が同一チップ上に形成されているが、過渡状態においてもそれぞれの動作には互いに影響しない。ＡＢ端子間はダイオードの順バイアス電圧降下（せいぜい数Ｖ）程度の電圧から高電圧の逆バイアス電圧が印加され、ＣＡ端子間には高電圧の逆バイアス電圧から低電圧の順バイアス電圧へと移行するため、移行前のＡ端子、Ｂ端子、Ｃ端子における電位の大きさの関係であるＡ端子＞Ｂ端子＞＞Ｃ端子が、移行後には、Ｂ端子＞＞Ｃ端子＞Ａ端子となる。つまり、Ｂ端子とＣ端子間の電位関係は概ね変化せず、Ａ端子の電位が大きくなったり、小さくなったりと変化するが、Ａ端子に対してＢ端子及びＣ端子との間にそれぞれ誘電領域１２を介しており、ＢＣ端子間においては、互いに絶縁された第１の表面電極１３及び第２の表面電極１５がやはり誘電領域１２を介して隣接するように配置されているためである。
【００６７】
このように、本実施形態においては、ＡＢ端子間及びＣＡ端子間にそれぞれ形成され半導体スナバ２００及び２５０のＡ端子を共通電極とし、キャパシタ容量Ｃ及び抵抗２２０（２７０）を対称配置し同一チップ上に形成することで、ＡＢ端子間及びＣＡ端子間において互いの動作に干渉作用をおこさずに、チップ数を半減することができる。
【００６８】
その後、図５の整流器の入力端子に入力電圧が負電圧（−Ｖ）が印加された場合、入力電圧が負電圧（−Ｖ）から正電圧（＋Ｖ）へと移行する場合については、回路Ｅに含まれるＡＢ間のダイオード及びＣＡ間のダイオードの動作は、上記で説明した場合と互いに入れ替わって同じ動作をする。つまり、ＡＢ端子間及びＣＡ端子間にそれぞれ形成され半導体スナバ２００及び２５０が同一チップ上に形成され、かつ、同じ製造プロセスで形成された抵抗２２０（２７０）として働く基板領域１１及びキャパシタ容量Ｃとして働く誘電領域１２をそれぞれ共用しているため、ほとんどバラつきなく同様の動作をするためである。このように、ＡＢ端子間及びＣＡ端子間の半導体スナバ２００及び２５０が対称にかつ同性能で形成できるため、入力電圧がＡＣ電圧となる本構成においては、よりバラつきがなく最も低損失な回路構成を築くことができる。
【００６９】
さらに、本実施形態においては、Ｂ端子及びＣ端子に接続される第１の表面電極１３と第２の表面電極１５の表面形状を図７に示すような一般的な平面形状の場合を想定して説明してきたが、図８に示すように、第１の表面電極１３と第２の表面電極１５が交互に配置された櫛歯形状としても良い。このようにすることによって、特に振動現象が生じやすいダイオードが順バイアス状態から逆バイアス状態へと移行する際に、逆回復動作に伴う電圧変動によって誘電領域１２から流れる過渡電流の消費を、効率よくチップ全体の抵抗で消費することができるため、半導体チップ１０００全体の放熱性を向上することができる。
【００７０】
また、本実施形態では、２つの半導体スナバ２００及び半導体スナバ２５０を半導体チップ１０００として１チップで構成しており、半導体パッケージに実装する際のチップ数を削減することができるため、実装面積の小型化、実装歩留まりの向上ができ、製造時の低コスト化を実現することができる。
【００７１】
なお、整流器の入力端子に入力電圧が負電圧（−Ｖ）が印加された場合、入力電圧が負電圧（−Ｖ）から正電圧（＋Ｖ）へと移行する場合のデバイス動作については、それぞれ、上記入力端子に入力電圧が正電圧（＋Ｖ）が印加された場合、入力電圧が正電圧（＋Ｖ）から負電圧（−Ｖ）へと移行する場合の動作と同じであるため、ここでは動作の説明については省略する。
【００７２】
（変形例）
以上、本実施形態の一例として図１〜図４を用いて説明してきたが、還流ダイオード１００及び１５０は共に複数のチップで構成されていてももちろん良い。また、図２は裏面電極側のみを半田等で実装し、表面電極側は金属配線３２０、３３０を配線する場合を一例として挙げているが、裏面電極及び表面電極の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００及び１５０の放熱性及び半導体スナバ２００及び２５０の放熱性を向上することができるため、より高密度に実装することができる。
【００７３】
また、本実施形態を説明するに当たって、半導体スナバ２００（２５０）の構造の一例として図４を用いて説明していたが、図９のように別の構成で形成していてももちろん良い。
【００７４】
図９は、図４で示した基板領域１１からなる抵抗２２０（２７０）の抵抗値Ｒを、基板領域１１以外で形成した場合を示している。図９中、図４で用いた基板領域１１の代わりに、Ｎ＋型の低抵抗基板で構成された低抵抗基板領域１６で形成し、抵抗２２０（２７０）を誘電領域１２上に例えば多結晶シリコンからなる第１の抵抗領域１７及び第２の抵抗領域１８で形成している。多結晶シリコンからなる第１の抵抗領域１７及び第２の抵抗領域１８は厚み及び不純物濃度を変えることで抵抗値を自由に変えられるところが利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を用いても半導体スナバ２００及び２５０を形成できるため、実現性の自由度をあげることが可能となる。
【００７５】
図１０および図１１はスナバ回路に用いるキャパシタ容量Ｃの大きさによって、振動現象の抑制効果との関係とキャパシタ容量Ｃに流れる過渡電流による損失の増加しろとの関係について、一例として回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓと還流ダイオードのキャパシタ容量成分Ｃ０と還流ダイオードに並列接続されたスナバ回路のキャパシタ２１０（２６０）の容量Ｃと抵抗２２０（２７０）の抵抗値Ｒで構成された簡単な回路で計算できる。例えば、本計算では、効果回路中の寄生インダクタンスをＬｓ＝９９ｎＨ、抵抗Ｒ＝４０Ωに固定して、Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオードのキャパシタ容量Ｃ０は例えば１５０ｐＦとした。まず、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。図１１の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示している。図１０から、Ｃ/Ｃ０の値が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、図１１の右軸に示すように、スナバ回路に形成するキャパシタ容量Ｃによって、過渡動作時にはキャパシタ容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ容量Ｃの大きさは極力小さいほうが望ましい。なお、Ｅ０は還流ダイオードに流れる過渡電流で発生する損失である。
【００７６】
このことから、本実施形態で用いるスナバ回路のキャパシタ容量Ｃの大きさは還流ダイオード１００の遮断状態におけるキャパシタ成分の容量の大きさに比べて、1／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記実施形態で説明したどの実施例においても得ることができる。
【００７７】
（第２実施形態）
図１２〜図１５を用いて、本発明における半導体装置１０の第２実施形態を説明する。本実施形態においては、第１実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００７８】
図１２は、図１に対応する本発明の実施形態を説明する回路図である。図１３は図２に対応する図１２の回路図の一例として具体化した半導体チップの実装図である。図１４並びに図１５は、図１３の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。なお、図１４及び図１５は外部接続する端子がそれぞれ図３及び図４と異なっているため別の図面としているが、断面構造は図３及び図４と同様である。
【００７９】
（半導体装置の回路構成）
図１２に示すように、本実施形態における半導体装置１０は、第１実施形態で説明した２つの還流ダイオード１００及び１５０と、２つの半導体スナバ２００及び半導体スナバ２５０とで構成されているものの、ＡＤ端子の間に配置された２つの還流ダイオード１００と還流ダイオード１５０同士が、逆接するように直列接続されている点が図１と異なる。
【００８０】
（半導体装置の実装構造）
図１３は、第１実施形態の図２に対応しており、図１２で示した２つの還流ダイオード１００及び１５０（炭化珪素ショットキーバリアダイオード）と２つの半導体スナバ２００及び２５０を１チップ化した半導体チップ１０００（シリコン半導体ＲＣスナバ）からなる半導体装置１０について具体的な装置として実施形態を示した実装図である。
【００８１】
図１３においては、図２と同様に、半導体パッケージの一例として、例えばセラミック板などで形成された絶縁性を有し、かつ、支持体としての機能を有する絶縁基板６００上に、銅やアルミなどの金属材料からなる金属膜３１０と金属膜４１０さらには金属膜７１０が形成されたセラミック基板を用いた場合について説明する。
【００８２】
金属膜４１０上には、２つの還流ダイオード１００及び１５０と半導体チップ１０００のＢ端子４００に接続される裏面電極が、半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００のＡ端子３００に接続する表面電極並びに、還流ダイオード１５０のＤ端子７００に接続する表面電極は、それぞれ例えばアルミワイヤやアルミリボンなどの金属配線３２０及び７２０を介して、金属膜３１０及び金属膜７１０に接続されている。また、半導体チップ１０００のＡ端子３００及びＤ端子７００に接続される第１の表面電極１３及び第２の表面電極１５は、それぞれアルミワイヤやアルミリボンなどの金属配線３３０及び金属配線７３０を介して、金属膜３１０及び金属膜７１０に接続されている。
【００８３】
本発明の構成においても、２つの半導体スナバ２００及び半導体スナバ２５０を１チップで構成することができるため、半導体パッケージに実装するべきチップ数を削減し、かつ実装面積の小型化、実装歩留まりの向上ができるため、製造時の低コスト化を実現することができる。
【００８４】
なお、図１４及び図１５に示す、還流ダイオード１００、１５０と半導体チップ１０００とをそれぞれ構成する半導体チップの断面構造図については、上述したように、外部端子への接続端子が第１実施形態とは異なるものの、断面構造は図３及び図４と同じであるため説明を省略する。
【００８５】
本実施形態の半導体装置１０は、図１６および図１７に示すような電力エネルギーの変換手段の１つとして、一般的に使用される整流器（図１６）やインバータ（図１７）等の電力変換装置の破線で示した回路Ｇ、並びに図１７中の破線で示した回路Ｈに対応する回路構成となっている。なお、図１６及び図１７は第１実施形態で説明した図５及び図６と同じ回路構成をしており、それぞれの電力変換装置の基本単位回路の採り方（回路Ｅと回路Ｇ、回路Ｆと回路Ｈ）が異なっている。図１６中では図１２に示した回路構成を２つ含んだ構成となる。また、図１７の回路Ｈは図１２の回路構成を応用した構成となっており、Ｂ端子に３つの還流ダイオードのカソード側が接続された回路構成を含むように構成されている。いずれの電力変換装置においても、２つもしくは３つの還流ダイオードの少なくとも１つは逆バイアス状態となり遮断状態となり、たとえば図１４の回路においては、ここでは、詳細な動作については省略するものの、第１実施形態で説明したのと同じように、一方のダイオードが順バイアス状態の場合、もう一方は逆バイアス状態となる。
【００８６】
本実施形態における第１実施形態に対するさらなる利点として、ＢＡ端子間及び、ＢＤ端子間が対称に配置されているため、効率的な実装配置が可能となり、さらなる実装面積の小型化が可能となる点が挙げられる。また、還流ダイオード１００と還流ダイオード１５０をひとつのチップに一体化することも可能となり、さらなる小型化が可能となる。本実施形態においても、その他の第１実施形態と同様の効果を奏することができる。
【００８７】
（第３実施形態）
図１８〜図２０及び図３、図４を用いて、本発明における半導体装置１０の第３実施形態を説明する。本実施形態においては、第１実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００８８】
図１８は、図１に対応する本発明の実施形態を説明する回路図、図１９は、図２に対応する図１８の回路図の一例として具体化した半導体チップの実装図、図２０、図３並びに図４は図１９の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。
【００８９】
（半導体装置の回路構成）
図１８に示すように、本実施形態における半導体装置１０は、第１実施形態で説明した２つの還流ダイオード１００及び１５０と、２つの半導体スナバ２００及び２５０に加え、スイッチング素子８００及びスイッチング素子８５０が、それぞれＡＢ端子間及びＣＡ端子間に接続するように、並列接続された半導体装置１０である。
【００９０】
半導体スナバ２００及び２５０の構成並びに還流ダイオード１００及び１５０の構成は、第１実施形態と同じ場合について説明する。スイッチング素子８００及び８５０に関しては、シリコンを半導体基体材料としたＩＧＢＴを共に使用した場合について説明する。なお、本実施形態では、Ａ端子（もしくはＣ）とＢ端子（もしくはＡ端子）とが互いに対面するように電極形成された、いわゆる縦型のＩＧＢＴを一例として説明する。
【００９１】
（半導体装置の実装構造）
図１９は、図１８で示した２つの還流ダイオード１００、１５０（炭化珪素ショットキーバリアダイオード）と、２つのスイッチング素子８００、８５０（シリコンＩＧＢＴ）と、半導体スナバ２００、２５０（シリコン半導体ＲＣスナバ）が１チップ化された半導体チップ１０００で構成された半導体装置１０について具体的な装置として実施形態を示した実装図である。
【００９２】
図１９においては、図２と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。
【００９３】
金属膜４１０上には、還流ダイオード１００及びスイッチング素子８００のＢ端子４００が、金属膜３１０上には、還流ダイオード１５０とスイッチング素子８５０と半導体チップ１０００のそれぞれのＡ端子３００が、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００及びスイッチング素子８００のＡ端子３００は、アルミワイヤやアルミリボンなどの金属配線３２０を介して、金属膜３１０に接続されており、還流ダイオード１５０及びスイッチング素子８５０のＣ端子５００は、例えばアルミワイヤやアルミリボンなどの金属配線５２０を介して、金属膜５１０に接続されている。また、半導体チップ１０００のＢ端子４００及びＣ端子５００が、それぞれ例えばアルミワイヤやアルミリボンなどの金属配線４２０及び５３０を介して、金属膜４１０及び金属膜５１０に接続されている。本発明の構成においても、２つの半導体スナバ２００及び２５０を１チップで構成することができるため、半導体パッケージに実装するべきチップ数を削減し、かつ実装面積の小型化、実装歩留まりの向上ができるため、製造時の低コスト化を実現することができる。
【００９４】
さらに、本実施形態においては、スイッチング素子８００及びスイッチング素子８５０のゲート端子から金属配線９１０及び金属配線９６０を介して、ゲート側金属膜９００及びゲート側金属膜９５０に接続された構成となっている。
【００９５】
次に、スイッチング素子８００及びスイッチング素子８５０、還流ダイオード１００及び還流ダイオード１５０、半導体チップ１０００を構成するそれぞれの半導体チップの断面構造を示したのが、それぞれ図２０、図３および図４に示す断面構造図である。
【００９６】
（スイッチング素子の構造）
図２０に示すように、スイッチング素子８００（８５０）は、一般的なＩＧＢＴの構成を示している。シリコンを材料としたＰ＋型の基板領域２１上に、Ｎ型のバッファ領域２２を介して、Ｎ−型のドリフト領域２３が形成された基板材料を用いた場合で説明する。基板領域２１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域２３としては、Ｎ型の不純物密度が１０13ｃｍ-3〜１０16ｃｍ-3、厚みが数１０μｍ〜数１００μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。バッファ領域２２は、ドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。本実施形態では、一例として、基板領域２１を支持基材とした場合を説明しているが、バッファ領域２２やドリフト領域２３を支持基材としても良い。バッファ領域２２は基板領域２１とドリフト領域２３とがパンチスルーしない構造であれば、特になくても良い。
【００９７】
ドリフト領域２３中の表層部にＰ型のウェル領域２４が、さらにウェル領域２４中の表層部にＮ＋型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばＮ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５並びにウェル領域２４に接するように、アルミ材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
【００９８】
図３に一例として示した還流ダイオード（ここではショットキーバリアダイオード）の構成は、第１実施形態で説明したものと同様とする。
【００９９】
（半導体チップの構造）
ただし、図４に示す半導体チップ１０００については、基本的な構成は第１実施形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子８００及び８５０を考慮したキャパシタ２１０（２６０）の容量Ｃの設定と基板領域１１による抵抗２２０（２７０）の抵抗値Ｒの設定が望ましい。ただし後述するように、還流ダイオード１００に逆回復電流が流れる場合においては、並列されたスイッチング素子８００は必ず遮断状態にあるため、半導体スナバ２００のキャパシタ２１０の容量Ｃ及び抵抗２２０の抵抗値Ｒの設定は、第１実施形態で説明した場合と同じように、還流ダイオード１００とスイッチング素子８００の遮断時の空乏容量に応じた設定で対応可能である。つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みとすることができ、抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることで対応可能である。また、キャパシタ２１０の容量Ｃについても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、誘電領域１２の厚みや面積を変えることで対応可能である。本実施形態においては、還流ダイオード１００並びにスイッチング素子８００が遮断状態時（高電圧印加時）にそれぞれ充電される空乏容量の和に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、第１実施形態で説明した計算結果と同じように、概ね１０分の１程度から１０倍程度の範囲が望ましい。本実施形態においては、還流ダイオード１００及びスイッチング素子８００の耐圧よりも高くなるように、厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００及びスイッチング素子８００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
【０１００】
本発明においては、スイッチング素子８００及び８５０がそれぞれ並列に接続された本実施形態においても、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタ２１０（２６０）と抵抗２２０（２７０）を有する半導体スナバ２００（２５０）を並列接続することで、容易にかつ効果的に振動現象を抑制できることを特徴としている。また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、本実施形態においては、その式を満たすように、小容量の半導体スナバ２００（２５０）を用いたキャパシタ２１０（２６０）の容量Ｃと抵抗２２０（２７０）の抵抗値Ｒを容易に設定することができることを特徴としている。
【０１０１】
（動作）
次に、本実施形態の動作について詳しく説明する。
【０１０２】
本実施形態で説明する半導体装置１０の構成は、電力エネルギーの変換手段の１つとして一般的な図２１に示すような３相交流モータを動かす所謂インバータや、図２２に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。図２１に示すインバータにおいては、電源電圧（+Ｖ）（例えば本実施形態では４００Ｖ）に対して、上アームを形成する並列接続されたスイッチング素子８００と還流ダイオード１００と半導体スナバ２００、下アームを形成する並列接続されたスイッチング素子８５０と還流ダイオード１５０と半導体スナバ２５０を、逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相インバータを構成する。本発明の半導体装置１０の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図２１中の３相のうちの１相の動作を用いて半導体装置１０の動作を説明することとし、さらに、一例として下アームのスイッチング素子８５０がスイッチング動作をし、上アームの還流ダイオード１００が還流動作をする場合について説明する。
【０１０３】
まず、スイッチング素子８５０がオンし、スイッチング素子８５０に電流が流れている状態においては、上アームのスイッチング素子８００と還流ダイオード１００及び半導体スナバ２００は逆バイアス状態となり遮断状態になる。
【０１０４】
まず、下アームの導通状態にあるスイッチング素子８５０に並列に接続されている、還流ダイオード１５０及び半導体スナバ２５０は遮断状態を維持する。すなわち、還流ダイオード１５０であるショットキーバリアダイオード（図３）については、その両端に印加されている電圧が、スイッチング素子８５０のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図４に示す半導体スナバ２５０においては、キャパシタ２６０として機能する誘電領域１２の電圧が変化するときのみ動作するため、スイッチング素子８５０のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
【０１０５】
一方、上アームのスイッチング素子８００と還流ダイオード１００及び半導体スナバ２００についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図２０に示すスイッチング素子８００であるＩＧＢＴについては、ＡＢ端子間に逆バイアス電圧が印加されるため、ドリフト領域２３中にはウェル領域２４とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図３に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、表面電極３と裏面電極４間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図４に示すＡＢ端子間の半導体スナバ２００においても、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
【０１０６】
このように、下アームのスイッチング素子８５０が導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。
【０１０７】
次に、下アームのスイッチング素子８５０がターンオフして遮断状態に移行する場合について説明する。
【０１０８】
図２１に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子８５０がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子８５０の電圧上昇が起こる。
【０１０９】
まず、下アームのターンオフするスイッチング素子８５０に並列に接続されている、還流ダイオード１５０及び半導体スナバ２５０共に、スイッチング素子８５０がの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図３に示す還流ダイオード１５０においては、電圧の上昇に伴ってドリフト領域２中に表面電極３側から空乏層が広がる際に、電子が裏面電極４側に過渡電流として流れ、図４に示すＣＡ端子間の半導体スナバ２５０においては、キャパシタ２６０の容量Ｃとして働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。このとき、半導体スナバ２５０の誘電領域１２のキャパシタ２６０の充電作用によって、スイッチング素子８５０のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本実施形態においては、スイッチング素子８５０とも並列接続することで、スイッチング素子８５０自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。
【０１１０】
そして、スイッチング素子８５０の電圧上昇後、電流は所定の速度で遮断する。このとき、本実施形態で一例として挙げたＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものも、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子８５０の電流が遮断した後は、下アームのスイッチング素子８５０及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。
【０１１１】
一方、上アームのスイッチング素子８００と並列に接続されている受動素子は、下アームのスイッチング素子８５０のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図３に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ表面電極３側から供給される電子電流のみで構成されており、ユニポーラ動作をする。
【０１１２】
また、図４に示す半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら本実施形態では、誘電領域１２のキャパシタ２１０の容量Ｃが還流ダイオード１００及びスイッチング素子８００の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。また、並列接続されているスイッチング素子８００についても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１とバッファ領域２２との間のＰＮ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子８００中のドリフト領域２３中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２００およびスイッチング素子８００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。
【０１１３】
本実施形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。
【０１１４】
このとき本実施形態においては、ＡＢ端子間及びＣＡ端子間にそれぞれ形成され半導体スナバ２００及び２５０が同一チップ上に形成されているが、第１実施形態と同様にそれぞれの動作には互いに影響しない。ＡＢ端子間はダイオードの順バイアス電圧降下（せいぜい数Ｖ）程度の電圧が印加され、ＣＡ端子間には高電圧の逆バイアス電圧が印加されるため、Ａ端子、Ｂ端子、Ｃ端子における電位の大きさの関係を不等号で示すと、Ａ端子＞Ｂ端子＞＞Ｃ端子となる。このとき、Ａ端子に対してＢ端子及びＣ端子との間にそれぞれ誘電領域１２を介しており、ＢＣ端子間においては、互いに絶縁された第１の表面電極１３と第２の表面電極１５がやはり誘電領域１２を介して隣接するように配置されているためである。
【０１１５】
次に、下アームのスイッチング素子８５０がターンオンし、再びスイッチング素子８５０がオン状態に移行する動作について説明する。
【０１１６】
図２１に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子８５０がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子８５０に電流が流れ始める。下アームのターンオフするスイッチング素子８５０に並列に接続されている受動素子については、還流ダイオード１５０及び半導体スナバ２５０共に、スイッチング素子８５０に電流が流れ、コレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図３に示す還流ダイオード１５０においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層は表面電極３側に徐々に狭まり、裏面電極４がわからドリフト領域２中に電子が過渡電流として流れる。また、図４に示す半導体スナバ２５０においては、キャパシタ容量として働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。
【０１１７】
この過渡電流は、並列するスイッチング素子８５０に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２５０及び還流ダイオード１５０は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子８５０のみが導通状態となる。
【０１１８】
一方、上アームのスイッチング素子８００と並列に接続されている受動素子は、下アームのスイッチング素子８５０のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図３に示すように、ショットキーバリアダイオードにおいては、裏面電極４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。
【０１１９】
この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子並びに下アームのスイッチング素子８５０に過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。
【０１２０】
本実施形態では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【０１２１】
さらに、本実施形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、本実施形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子８００および半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子８００及び半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の容量Ｃの大きさと基板領域１１の抵抗２２０の抵抗値Ｒの大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２００の効果は３つある。
【０１２２】
第１の効果は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、下アームのスイッチング素子８５０のスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。
【０１２３】
第２の効果は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。
【０１２４】
第３の効果は、半導体スナバ２００に流れた電流を基板領域１１の抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
【０１２５】
このように、本発明においては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００を用いることで解決することができるという特徴を有する。
【０１２６】
本発明においては、還流ダイオード１００及びスイッチング素子８００に流れる過渡電流が高々ドリフト領域２及び２３に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、本発明の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。
【０１２７】
第１の効果は、ユニポーラ動作をする還流ダイオード１００及びスイッチング素子８００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード１００及びスイッチング素子８００に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。
【０１２８】
第２の効果は、図１９に示すようにスナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子８００の直近に低インダクタンスで実装することができ、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００及びスイッチング素子８００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本実施形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。
【０１２９】
さらに、本実施形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子８００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。
【０１３０】
また、本発明の第１実施形態のように、半導体スナバ２００の抵抗成分を半導体基体で形成し図２に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。
【０１３１】
また、第１実施形態で例示したように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。
【０１３２】
なお、本実施形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。
【０１３３】
なお、本実施形態においては、ＡＢ端子間及びＣＡ端子間にそれぞれ形成され半導体スナバ２００及び２５０が同一チップ上に形成されているが、過渡状態においてもそれぞれの動作には互いに影響しない。ＡＢ端子間はダイオードの順バイアス電圧降下（せいぜい数Ｖ）程度の電圧から高電圧の逆バイアス電圧が印加され、ＣＡ端子間には高電圧の逆バイアス電圧から低電圧の順バイアス電圧へと移行するため、移行前のＡ端子、Ｂ端子、Ｃ端子における電位の大きさの関係であるＡ端子＞Ｂ端子＞＞Ｃ端子が、移行後には、Ｂ端子＞＞Ｃ端子＞Ａ端子となる。つまり、Ｂ端子とＣ端子間の電位関係は概ね変化せず、Ａ端子の電位が大きくなったり、小さくなったりと変化するが、Ａ端子に対してＢ端子及びＣ端子との間にそれぞれ誘電領域１２を介しており、ＢＣ端子間においては、互いに絶縁された第１の表面電極１３と第２の表面電極１５がやはり誘電領域１２を介して隣接するように配置されているためである。
【０１３４】
このように、本実施形態においては、ＡＢ端子間及びＣＡ端子間にそれぞれ形成され半導体スナバ２００及び２５０のＡ端子を共通電極とすることで、キャパシタ容量Ｃ及び抵抗２２０（２７０）を対称配置し同一チップ上に形成することが可能となり、ＡＢ端子間及びＣＡ端子間において互いの動作に干渉作用なく、チップ数を半減することができる。
【０１３５】
また、本実施形態においては、還流ダイオード１００及びスイッチング素子８００とがそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、第１実施形態で上述したように、ＩＧＢＴのコレクタ端子及びエミッタ端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２２０の放熱性が増すため、より高密度に実装することができる。
【０１３６】
また、本実施形態においても、上述した実施形態の他の効果を奏することができる。
【０１３７】
また、本実施形態を説明するに当たって、半導体スナバ２００の構造の一例として図４を用いて説明していたが、第１実施形態と同様に、図９に示すように、抵抗２２０を半導体基体上に別の構成で形成していてももちろん良い。
【０１３８】
（第４実施形態）
第４実施形態においては、第３実施形態で説明した還流ダイオード１００（１５０）と半導体スナバ２００（２５０）とスイッチング素子８００（８５０）とが並列接続した構成において、還流ダイオード１００（１５０）及びスイッチング素子８００（８５０）がそれぞれショットキーバリアダイオード及びＩＧＢＴ以外の素子で構成された場合について説明する。図２３は図３に対応する還流ダイオード１００（１５０）の一例を示し、図２４は図２０に対応するスイッチング素子８００（８５０）の一例である。本実施形態においても、第１実施形態から第３実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【０１３９】
（還流ダイオードの構造）
図２３に示すように、還流ダイオード１００（１５０）は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域４１上にＮ−型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、例えばＮ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態では、半導体基体が、基板領域４１とドリフト領域４２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
【０１４０】
ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。ドリフト領域４２とヘテロ半導体領域４３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギー障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギー障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてＰ型で不純物密度が１０19ｃｍ-3、厚みが０．５μｍとした場合で説明する。
【０１４１】
また、本実施形態においてはヘテロ半導体領域４３に接するように表面電極４４が、基板領域４１に接するように裏面電極４５がそれぞれ形成されている。表面電極４４はＡ端子３００（Ｃ端子）として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４５は基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４５はＢ端子（Ａ端子）として外部電極と接続をする。このように、図２３に示す還流ダイオード１００は、表面電極４４がアノード電極、裏面電極４５がカソード電極とした縦型のダイオードとして機能する。
【０１４２】
（スイッチング素子の構造）
一方、図２４に示すように、スイッチング素子８００（８５０）は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図２４中、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域５１上にＮ−型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、例えばＮ型の不純物密度が１０14ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が２×１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。本実施形態では一例として、基板領域５１を支持基材とした場合を説明しているが、ドリフト領域５２を支持基材としても良い。
【０１４３】
ドリフト領域５２中の表層部にＰ型のウェル領域５３が、さらにウェル領域５３中の表層部にＮ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５５を介して、Ｎ型の多結晶シリコンからなるゲート電極５６が配設されている。さらに、ソース領域５４並びにウェル領域５３に接するように例えばアルミ材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、シリコン酸化膜からなる層間絶縁膜５８が形成されている。また、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、本説明で用いるＭＯＳＦＥＴはゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。
【０１４４】
第４実施形態においても、図２３で示した還流ダイオード１００（１５０）と、図２４で示したスイッチング素子８００とを、図４で示した半導体スナバ２００（２５０）と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオード１００（１５０）とスイッチング素子８００（８５０）の遮断状態におけるキャパシタ容量を考慮した誘電領域１２によるキャパシタ２１０（２６０）の容量Ｃの設定と、基板領域１１による抵抗２２０（２７０）の抵抗値Ｒの設定をすることが望ましい。第１実施形態から第３実施形態で説明したのと同様に、本実施形態においては、還流ダイオード１００（１５０）及びスイッチング素子８００（８５０）の耐圧よりも高くなるように、厚みは１μｍとし、キャパシタ２１０（２６０）の容量Ｃが還流ダイオード１００（１５０）及びスイッチング素子８００（８５０）の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。
【０１４５】
（動作）
次に、本実施形態の動作について、第３実施形態と同様に、図２１に示すインバータの動作に対応させて詳しく説明する。
【０１４６】
まず、図２１中のスイッチング素子８５０がオンし、スイッチング素子８５０に電流が流れている状態においては、上アームのスイッチング素子８００と受動素子は逆バイアス状態となり遮断状態になる。
【０１４７】
まず、下アームの導通状態にあるスイッチング素子８５０は、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第３実施形態で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚みを小さくかつ不純物濃度大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。
【０１４８】
また、下アームの導通状態にあるスイッチング素子８５０に並列に接続されている受動素子Ｆにおいては、還流ダイオード１５０及び半導体スナバ２５０は遮断状態を維持する。すなわち、還流ダイオード１５０であるヘテロ接合ダイオード（図２３）については、その両端に印加されている電圧がスイッチング素子８５０のオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図４に示すＣＡ端子間の半導体スナバ２５０においては、キャパシタ２６０として機能する誘電領域１２は、電圧が変化するときのみ動作するため、スイッチング素子８５０のオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。
【０１４９】
一方、上アームのスイッチング素子８００と受動素子についても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図２４に示すスイッチング素子８００であるＭＯＳＦＥＴについては、Ａ端子とＢ端子間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図２３に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。また、図４に示す半導体スナバ２００においても、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。
【０１５０】
このように、下アームのスイッチング素子８５０が導通状態の時には、上下アーム共に受動素子は従来技術と同様の機能を有する。
【０１５１】
次に、下アームのスイッチング素子８５０がターンオフして遮断状態に移行する場合について説明する。
【０１５２】
図２１に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子８５０がターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子８５０の電圧上昇が起こる。
【０１５３】
まず、下アームのターンオフするスイッチング素子８５０に並列に接続されている受動素子については、還流ダイオード１５０及び半導体スナバ２５０共に、スイッチング素子８５０の電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図３に示す還流ダイオード１５０においては、電圧の上昇に伴ってドリフト領域４２中にヘテロ半導体領域４３側から空乏層が広がる際に、電子が裏面電極４５側に過渡電流として流れ、図４に示すＣＡ端子間の半導体スナバ２５０においては、キャパシタ容量として働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ２５０の誘電領域１２のキャパシタ２６０の容量Ｃの充電作用によって、スイッチング素子８５０のコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本実施形態においては、スイッチング素子８５０とも並列接続することで、スイッチング素子８５０自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。
【０１５４】
そして、本実施形態で一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第３実施形態で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子８５０が、炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子８５０自体のターンオフ時に振動現象が生じやすく、さらに抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、本実施形態においては、並列に半導体スナバ２５０が形成されているため、効果的に振動現象を緩和することができる。
【０１５５】
すなわち、本実施形態においては、スイッチング素子８５０の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ２５０中の誘電領域１２からなるキャパシタ２６０にも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタ２６０及び抵抗２７０によって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域１１の抵抗２７０で寄生インダクタンスＬｓで生じたエネルギーを消費するため、振動現象を素早く収束することができる。このことから、本実施形態のように、スイッチング素子８５０がユニポーラ型で高速遮断性能を有している場合にも、本発明は振動現象を抑制することができる。また、スイッチング素子がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、本発明においては、スイッチング素子８５０においても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、さらに高い効果を引き出すことができる。
【０１５６】
そして、スイッチング素子８５０の電流が遮断した後は、下アームのスイッチング素子８５０及び受動素子は定常オフ状態となり、遮断状態を維持する。
【０１５７】
一方、上アームのスイッチング素子８００と並列に接続されている受動素子は、下アームのスイッチング素子８５０のターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図２３に示す還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼヘテロ半導体領域４３側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第１実施形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極３のショットキーメタル固有の仕事関数差で一義的に決まる為、所定の耐圧を得るために、ドリフト領域２の不純物濃度や厚みが制限されるのに対して、本実施形態においては、ヘテロ障壁をヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。
【０１５８】
また、図４に示すＡＢ端子間の半導体スナバ２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、誘電領域１２に充電されていた電荷が過渡電流として放電される。本実施形態では、誘電領域１２のキャパシタ２１０としての容量Ｃが還流ダイオード１００及びスイッチング素子８００に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。また、並列接続されているスイッチング素子８００についても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のＰＮ接合が順バイアス状態となるものの内蔵電位が２〜３Ｖと大きいことからオフ状態を維持する。ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子８００中のドリフト領域５２中に生じていた空乏層の容量変化に伴うキャパシタＣとしての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ２００及びスイッチング素子８００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。
【０１５９】
次に、下アームのスイッチング素子８５０がターンオンし、再びスイッチング素子８５０がオン状態に移行する動作について説明する。
【０１６０】
図２１に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子８５０がターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子８５０に電流が流れ始める。下アームのターンオフするスイッチング素子８５０に並列に接続されている受動素子Ｆについては、還流ダイオード１５０及び半導体スナバ２５０共に、スイッチング素子８５０に電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図２３に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層はヘテロ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。また、図４に示す半導体スナバ２５０においては、キャパシタ容量として働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子８５０に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２５０及び還流ダイオード１５０は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子８５０のみが導通状態となる。
【０１６１】
一方、上アームのスイッチング素子８００と並列に接続されている受動素子は、下アームのスイッチング素子８５０のターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図２３に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、ヘテロ半導体領域４３側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、さらにヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。
【０１６２】
本実施形態では、第１実施形態から第３実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。
【０１６３】
さらに、本実施形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ２００を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、本実施形態においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子８００及び半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子８００及び半導体スナバ２００中にも相応の過渡電流が流れ始める。本実施形態においては、キャパシタ２１０の容量Ｃの大きさを、還流ダイオード１００及びスイッチング素子８００に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子８５０のスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩ／ｄｔ）を緩和することができる。さらに、半導体スナバ２００に流れる電流を基板領域１１の抵抗２２０で消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００がヘテロ接合ダイオードとなり導通損失が小さくなっても、第３実施形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００で解決することができる。
【０１６４】
このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、さらに高い効果を引き出すことができる。
【０１６５】
また、本実施形態においても、上述した実施形態の他の効果を奏することができる。
【０１６６】
本実施形態においても、還流ダイオード１００及びスイッチング素子８００に流れる過渡電流が高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ２００で形成しているところが従来技術と異なる点である。
【０１６７】
また、本発明の構成のようにスイッチング素子もユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子８００がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。
【０１６８】
（変形例）
このようにスイッチング素子８００（８５０）は、ＭＯＳＦＥＴ以外にも例えば図２５及び図２６に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。
【０１６９】
図２５は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域６１上にＮ−型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、Ｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、シリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域１にはドレイン電極６８が接続するように形成されている。なお、ゲート電極６５とソース電極６６を絶縁するように、シリコン酸化膜からなる層間絶縁膜６７が形成されている。
【０１７０】
次に、図２５のスイッチング素子の動作について説明する。図２５のスイッチング素子においても、ＭＯＳＦＥＴと同様に、ソース電極６６を接地しドレイン電極６８に正電位が印加されるようにして使用する。
【０１７１】
まず、ゲート電極６５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。
【０１７２】
次に、遮断状態から導通状態へと転じるべくゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図２５に示すスイッチング素子においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ２００によって導通損失と過渡損失をさらに高いレベルで両立することができる。
【０１７３】
次に、本実施形態において、導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、さらにドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
【０１７４】
また、図２５のスイッチング素子においては、例えばソース電極６６を接地し、ドレイン電極６８に負電位が印加された逆方向導通（還流動作）も可能である。
【０１７５】
例えばソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。このように、図２５のスイッチング素子においては、ユニポーラ型の還流ダイオードとしても使用ができるため、還流ダイオード１００を図２５のスイッチング素子で共用することができる。すなわち、図２５に示すスイッチング素子では還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子８００を１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２００による振動現象をさらに低減することができる。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子８００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。
【０１７６】
以上、図２５においては、一例としてヘテロ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でもかまわない。また、一例として、ドリフト領域６２としてＮ型の炭化珪素を、ヘテロ半導体領域６３としてＰ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
【０１７７】
次に、図２６は、スイッチング素子としてＪＦＥＴと呼ばれる接合型のＦＥＴを用いた場合について説明する。
【０１７８】
図２６中、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域７１上にＮ−型のドリフト領域７２が形成され、Ｎ＋型のソース領域７３とＰ型のゲート領域７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。なお、７７は層間絶縁膜である。
【０１７９】
図２６のＪＦＥＴはＭＯＳＦＥＴと同様に、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。さらに、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば２００℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、ＪＦＥＴを用いることで、本発明の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ２００においても、基板領域と反対導電型領域との間に形成される空乏層や、ショットキー接合またはヘテロ接合などの逆バイアス電圧が印加されると形成される空乏層などをキャパシタ容量とし、シリコン酸化膜を用いない空乏容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。
【０１８０】
このように、スイッチング素子８００についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード１００についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。
【０１８１】
図２７に示すようなＰＮ接合ダイオードの構造であっても、導通時にＰ型領域から注入される小数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、本発明の実施例として説明してきた効果を同じように得ることができる。
【０１８２】
図２７に示すＰＮ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図２７に示すように、還流ダイオード１００は、シリコンからなるＮ＋型の基板領域８１上にＮ−型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、Ｎ型の不純物密度が１０13ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数１００μｍのものを用いることができる。本実施形態では、不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態では、半導体基体が、基板領域８１とドリフト領域８２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。
【０１８３】
ドリフト領域８２の基板領域８１との接合面に対向する主面に接するようにＰ型の反対導電型領域８３が形成され、反対導電型領域８３に接続するように表面電極８４が、基板領域８１と接するように裏面電極８５が形成されている。なお、図２７で示した還流ダイオードはＰＮ接合のみで形成されているが、一部がショットキーダイオードとして働くように構成されていても良いし、他の構成含んでいても良い。
【０１８４】
図２７に示すＰＮ接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。
【０１８５】
しかしながら、少数キャリアのライフタイムを制御したＰＮ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図２７に示すダイオードに流れる過渡電流は図３などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ２００が無い状態だと振動現象が生じる。しかし、本実施形態のように、半導体スナバ２００を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバとの組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として本発明の実施形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、炭化珪素からなるＰＮ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、例えばイオン注入によってＰ型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でＰＮ接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。
【０１８６】
このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。
【０１８７】
なお、図２７に示した還流ダイオード１００は、第１実施形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード１００と半導体スナバ２００のみの並列接続としても良い。
【０１８８】
さらに、第４実施形態においては、第３実施形態で説明した還流ダイオード１００（１５０）とスイッチング素子８００（８５０）が共に異なる組み合わせで説明してきたが、還流ダイオード１００（１５０）とスイッチング素子８００（８５０）の組み合わせはどれを組み合わせても良い。すなわち、還流ダイオード１００は、第３実施形態で説明したショットキーバリアダイオードを用いて、スイッチング素子８００は第４実施形態で説明したＭＯＳＦＥＴを組み合わせても良い。また、還流ダイオード１００（１５０）同士、スイッチング素子８００（８５０）同士、もしくは還流ダイオード１００（１５０）とスイッチング素子８００（８５０）とを同一チップ上に形成していても良い。
【０１８９】
以上、第１〜第４実施形態を通して、本発明の具体的な構成及び効果を説明してきたが、半導体スナバ２００（２５０）は、少なくとも還流ダイオード１００（１５０）と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。
【０１９０】
また、全ての実施形態において、還流ダイオード１００（１５０）、スイッチング素子８００（８５０）、半導体チップ１０００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、スイッチング素子８００および還流ダイオード１００のドリフト領域としてＮ型の場合で説明してきたが、Ｐ型で構成されていてももちろん良い。
【０１９１】
また、本発明の半導体装置１０を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータなどを一例として説明してきたが、図２２に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、さらには、低温および高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。
【０１９２】
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。
【符号の説明】
【０１９３】
１０   半導体装置
１００、１５０       還流ダイオード
２００、２５０             半導体スナバ
２１０、２６０       キャパシタ
２２０、２７０       抵抗
８００、８５０       スイッチング素子
１０００      半導体チップ
【図１】
2010205997.tif 000003
【図２】
2010205997.tif 000004
【図３】
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【図４】
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【図５】
2010205997.tif 000007
【図６】
2010205997.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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