(57)【要約】      （修正有）【課題】浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善することができる半導体装置およびその製造方法を提供する。【解決手段】素子分離絶縁膜４の上面、浮遊ゲート電極膜６の側面及び浮遊ゲート電極膜６の上面に、シリコン窒化膜と同等以上の誘電率を有する高誘電率膜を含む複数層構造で構成された電極間絶縁膜７を形成し、この電極間絶縁膜７上に制御ゲート電極膜９を形成した半導体装置であって、浮遊ゲート電極膜６の上面と電極間絶縁膜７との間にシリコン酸化膜８を形成し、浮遊ゲート電極膜６の側面に電極間絶縁膜７の高誘電率膜を直接接触させるように構成した。【選択図】図２Ａ
2010283127.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された浮遊ゲート電極膜と、
前記素子分離絶縁膜の上面、前記浮遊ゲート電極膜の側面及び前記浮遊ゲート電極膜の上面に形成され、シリコン窒化膜と同等以上の誘電率を有する高誘電率膜を含む複数層構造で構成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極膜とを備えた半導体装置であって、
前記浮遊ゲート電極膜の上面と前記電極間絶縁膜との間に形成されたシリコン酸化膜を備え、
前記浮遊ゲート電極膜の側面に前記電極間絶縁膜の高誘電率膜を直接接触させるように構成したことを特徴とする半導体装置。
【請求項２】
前記浮遊ゲート電極膜の上面と前記電極間絶縁膜との間に形成されたシリコン酸化膜は、前記浮遊ゲート電極膜のエッジ部を含む表面を異方性酸化した後、等方性エッチングにより前記浮遊ゲート電極膜の側面のシリコン酸化膜を除去することにより形成されたシリコン酸化膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記高誘電率膜は、シリコン窒化膜であり、
前記電極間絶縁膜は、下層から上層にかけてシリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜及びシリコン窒化膜を積層して構成されることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に浮遊ゲート電極膜を形成する工程と、
前記半導体基板、前記ゲート絶縁膜および前記浮遊ゲート電極膜に素子分離溝を形成する工程と、
前記浮遊ゲート電極膜の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記浮遊ゲート電極膜の上面で膜厚が厚く且つ前記浮遊ゲート電極膜の側面で膜厚が薄い絶縁膜を形成した後、等方性エッチングにより前記浮遊ゲート電極膜の側面の前記絶縁膜を除去すると共に、前記浮遊ゲート電極膜の上面に前記絶縁膜を残す工程と、
前記等方性エッチングの後前記素子分離絶縁膜の上面、前記浮遊ゲート電極膜の側面及び前記浮遊ゲート電極膜の上面に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記浮遊ゲート電極膜の上面で膜厚が厚く且つ前記浮遊ゲート電極膜の側面で膜厚が薄い前記絶縁膜は、前記浮遊ゲート電極膜の表面を異方性酸化することで形成したシリコン酸化膜であることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極膜と制御ゲート電極膜との間に電極間絶縁膜を設けて構成されたメモリセルを備えてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えばフラッシュメモリ装置は、浮遊ゲート電極膜と制御ゲート電極膜との間に電極間絶縁膜を設けて構成されたメモリセルを備えている。上記電極間絶縁膜は、書き込み時に電子を制御電極側に漏洩させない機能と、また消去時に制御電極からの電子注入を抑制する機能とが必要である。この電極間絶縁膜のリーク電流特性が不充分な場合、書き込み時には、書き込んだ電子の制御電極側への漏洩により書き込み速度の低下や書き込み閾値の飽和が起きてしまうという問題があり、消去時には、制御電極から電荷蓄積層への電子注入が起きることにより消去速度の低下や消去側閾値の飽和が起きてしまうという問題がある。このようなデバイス特性劣化の問題を解決するためには、上記絶縁膜の絶縁特性を改善する必要がある。
【０００３】
上記電極間絶縁膜の絶縁特性を改善した構成の一例として、特許文献１に記載された構成が知られている。この構成では、３つの膜、具体的には、シリコン窒化膜と金属酸化膜（アルミニウム酸化物膜）とシリコン窒化膜とを積層して、上記電極間絶縁膜を構成している。この構成によれば、上記絶縁膜の絶縁特性を十分改善することができた。
【０００４】
しかし、近年のメモリセルの高集積化に伴いメモリセル寸法および隣接セル間隔が縮小すると、書き込み時に電極間絶縁膜へ電界の集中する浮遊ゲート電極エッジの割合が増大し、高電界リークが増大することで、所望の閾値まで書き込めないという問題点が生じる。このため、上記電極間絶縁膜の絶縁特性を更に改善することが要請されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２７７６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された浮遊ゲート電極膜と、前記素子分離絶縁膜の上面、前記浮遊ゲート電極膜の側面及び前記浮遊ゲート電極膜の上面に形成され、シリコン窒化膜と同等以上の誘電率を有する高誘電率膜を含む複数層構造で構成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御ゲート電極膜とを備えた半導体装置であって、前記浮遊ゲート電極膜の上面と前記電極間絶縁膜との間に形成されたシリコン酸化膜を備え、前記浮遊ゲート電極膜の側面に前記電極間絶縁膜の高誘電率膜を直接接触させるように構成したところに特徴を有する。
【０００８】
本発明の一態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極膜を形成する工程と、前記半導体基板、前記ゲート絶縁膜および前記浮遊ゲート電極膜に素子分離溝を形成する工程と、前記浮遊ゲート電極膜の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、前記浮遊ゲート電極膜の上面で膜厚が厚く且つ前記浮遊ゲート電極膜の側面で膜厚が薄い絶縁膜を形成した後、等方性エッチングにより前記浮遊ゲート電極膜の側面の前記絶縁膜を除去すると共に、前記浮遊ゲート電極膜の上面に前記絶縁膜を残す工程と、前記等方性エッチングの後前記素子分離絶縁膜の上面、前記浮遊ゲート電極膜の側面及び前記浮遊ゲート電極膜の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御ゲート電極膜を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００９】
本発明によれば、浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係るメモリセル領域の平面構造を模式的に示す図
【図２Ａ】図１中の２Ａ−２Ａ線に沿う断面図
【図２Ｂ】図２Ａ中のＢ部分の拡大図
【図３】図１中の３−３線に沿う断面図
【図４】一製造段階を示す断面図（その１）
【図５】一製造段階を示す断面図（その２）
【図６】一製造段階を示す断面図（その３）
【発明を実施するための形態】
【００１１】
（第１実施形態）
以下、本発明の第１実施形態について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
図１は、本実施形態の不揮発性半導体記憶装置（半導体装置）１のメモリセル領域における平面図を示している。この図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読出、書込、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【００１３】
図２Ａは、各メモリセルのワード線方向（チャネル幅方向）に沿う断面図（図１の２Ａ−２Ａ線に沿う断面図）を示している。図２Ｂは、図２Ａ中のＢで示す部分の拡大断面図である。また、図３は、各メモリセルのビット線方向（チャネル長方向）に沿う断面図（図１の３−３線に沿う断面図）を示している。上記図２Ａに示すように、シリコン基板（半導体基板）２の表層には素子分離溝３が複数形成されている。これらの素子分離溝３は複数の活性領域Ｓａを図２のワード線方向に分離する。
【００１４】
素子分離溝３内に素子分離絶縁膜４が形成されることにより、素子分離領域Ｓｂが構成されている。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、シリコン基板２（の活性領域Ｓａ）の表面から上方に突出した上部とから構成される。素子分離絶縁膜４は、例えばポリシラザン等の塗布膜からなるシリコン酸化膜により形成される。
【００１５】
素子分離領域Ｓｂにより区画されたシリコン基板２の複数の活性領域Ｓａ上のそれぞれには、ゲート絶縁膜（トンネル絶縁膜）５が形成されている。このゲート絶縁膜５は、例えばシリコン酸化膜により形成されている。上記ゲート絶縁膜５上には、電荷蓄積層として浮遊ゲート電極膜ＦＧが形成されている。この浮遊ゲート電極膜ＦＧは、例えばリン等の不純物がドープされた多結晶シリコン層６（導電層、半導体層）により構成される。多結晶シリコン層６は、素子分離絶縁膜４の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜４の上面４ａより上方に突出した上部側面とを有する。
【００１６】
素子分離絶縁膜４の上面４ａ、浮遊ゲート電極膜ＦＧの上部側面、および、浮遊ゲート電極膜ＦＧの上面には、電極間絶縁膜７（インターポリ絶縁膜、導電層間絶縁膜）が形成されている。浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜７との間に、シリコン酸化膜８が形成されている。電極間絶縁膜７は、図２Ｂに示すように、素子分離絶縁膜４の上面、浮遊ゲート電極膜ＦＧの側面、シリコン酸化膜８の側面およびシリコン酸化膜８の上面に順に積層形成された第１のシリコン窒化膜７ａ、第１のシリコン酸化膜７ｂ、第２のシリコン窒化膜７ｃ、第２のシリコン酸化膜７ｄおよび第３のシリコン窒化膜７ｅとから構成される。
【００１７】
電極間絶縁膜７上には、ワード線方向に沿って導電層９が形成されている。この導電層９は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極膜ＣＧを連結するワード線ＷＬとして機能する。導電層９は、例えば多結晶シリコン層と当該多結晶シリコン層の直上に形成されたタングステン、コバルト、ニッケルなどの何れかの金属がシリサイド化されたシリサイド層とから構成される。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、ゲート絶縁膜５上に浮遊ゲート電極膜ＦＧ、電極間絶縁膜７、制御ゲート電極膜ＣＧの積層ゲート構造によって構成される。
【００１８】
図３に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ビット線方向に並設されており、各ゲート電極ＭＧは分断領域ＧＶにおいて電気的に分断される。尚、分断領域ＧＶ内には層間絶縁膜１０などが成膜される。メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇にはシリコン基板２の表層に位置して図示しない拡散層（ソース／ドレイン領域）が形成される。メモリセルトランジスタＴｒｍは、ゲート絶縁膜５及びゲート電極ＭＧ並びにソース／ドレイン領域を含んで構成される。
【００１９】
上記不揮発性半導体記憶装置１は、図示しない周辺回路からワード線ＷＬ及びシリコン基板２のＰウェル間に高電界を印加すると共に、各電気的要素（ソース／ドレイン）に適切な所定電圧を与えることによってメモリセルのデータを消去／書込可能に構成されている。この場合、書込時には、周辺回路が書込選択のワード線ＷＬに高電圧を印加すると共に、シリコン基板２のＰウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線ＷＬに低電圧を印加すると共に、シリコン基板２のＰウェルに高電圧を印加する。
【００２０】
次に、上記構成の不揮発性半導体記憶装置１の製造方法について、図４ないし図６を参照して説明する。まず、不純物がドーピングされたシリコン基板２の上面にトンネル絶縁膜としてのゲート絶縁膜５を熱酸化法により例えば６ｎｍ程度の厚さ形成する（図４参照）。そして、ゲート絶縁膜５の上にＣＶＤ（chemical vapor deposition）法によって浮遊ゲート電極膜ＦＧ（電荷蓄積層）となる多結晶シリコン層６を例えば１００ｎｍ程度の厚さ形成する。
【００２１】
次いで、ＣＶＤ法によってマスク膜としてのシリコン窒化膜（図示しない）を形成し、更に、ＣＶＤ法によってマスク膜としてのシリコン酸化膜（図示しない）を形成する。この後、シリコン酸化膜上に、フォトレジスト（図示しない）を塗布し、露光描画により上記フォトレジストをパターニングする。
【００２２】
次に、上記パターニングしたフォトレジストを耐エッチングマスク（第１のレジストマスク）にしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜をマスクにしてＲＩＥ法によりシリコン窒化膜をエッチングし、次いで、ＲＩＥ法により多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）、ゲート絶縁膜５及びシリコン基板２をエッチングすることにより素子分離のための溝（素子分離溝）３を形成する。この場合、素子形成領域の幅寸法及び素子分離溝３の幅寸法は、いずれも例えば５０ｎｍ程度である。続いて、シリコン酸化膜上および素子分離溝３内にポリシラザン塗布技術等を用いて素子分離絶縁膜（シリコン酸化膜）４を形成することによって素子分離溝３を埋め込む。
【００２３】
この後、ＣＭＰ(chemical mechanical polish)法によりシリコン窒化膜をストッパーにして平坦化を行うことにより、シリコン窒化膜上のシリコン酸化膜を除去し、素子分離溝３内にシリコン酸化膜（素子分離絶縁膜）４を残す。次いで、マスク材であるシリコン窒化膜を化学薬液等でエッチングして除去（剥離）し、多結晶シリコン膜６の上面を露出させる。続いて、シリコン酸化膜（素子分離絶縁膜）４の上側部分を希フッ酸溶液によってエッチング除去し、多結晶シリコン膜６の側面の上側部分を露出させる。この露出させた側面の高さは、例えば５０ｎｍ程度である。これにより、図４に示すような素子分離絶縁膜４を素子分離溝３に埋め込んだ構成を得る。
【００２４】
次に、図２Ａに示すように、浮遊ゲート電極膜ＦＧの上面にシリコン酸化膜８を形成し、この後、電極間絶縁膜７を全面に（即ち、素子分離絶縁膜４の上面４ａ、浮遊ゲート電極膜ＦＧの上部側面、並びに、シリコン酸化膜８の側面および上面に）形成する。このシリコン酸化膜８および電極間絶縁膜７の形成方法については、後で詳細に説明する。
【００２５】
続いて、電極間絶縁膜７上に、厚さが例えば１００ｎｍ程度の導電層（制御ゲート電極膜ＣＧ）９を形成する。この導電層９は、多結晶シリコン膜及びタングステンシリサイド膜の積層構造である。さらに、ＲＩＥのマスク膜としてシリコン窒化膜（図示しない）をＣＶＤ法により堆積する。次に、シリコン窒化膜上に、前記第１のレジストマスクのパターンと直交するパターンを有する第２のレジストマスク（図示せず）を形成する。続いて、第２のレジストマスクをマスクにしてＲＩＥ法によりマスク膜（シリコン窒化膜）、導電層９、電極間絶縁膜７、シリコン酸化膜８、及び多結晶シリコン層６を順次エッチングする。これにより、浮遊ゲート電極膜（電荷蓄積層）ＦＧ及び制御ゲート電極膜（制御電極）ＣＧが形成される。浮遊ゲート電極膜ＦＧの幅寸法および浮遊ゲート電極膜ＦＧ間の間隔寸法は、いずれも５０ｎｍ程度である。
【００２６】
次に、厚さが例えば１０ｎｍ程度のゲート側壁膜（図示しない）を、熱酸化法及びＣＶＤ法により形成する。続いて、イオン注入法と熱アニールによりソース／ドレイン領域となる不純物拡散層（図示しない）を形成する。さらに、ＣＶＤ法等を用いて層間絶縁膜１０を形成する。この後，公知の技術を用いて配線等（図示しない）を形成する。
以上のようにして、シリコン基板（半導体基板上）２上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成された浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜７と、電極間絶縁膜７上に形成された制御ゲート電極膜ＣＧと、浮遊ゲート電極膜ＦＧ下のチャネル領域を挟む不純物拡散層とを備えた不揮発性半導体記憶装置１が得られる。
【００２７】
このようにして得られた不揮発性半導体記憶装置１の各メモリセルでは，シリコン基板２と制御ゲート電極膜ＣＧとの間に高電圧を印加することで、カップリング比に応じた電界がゲート絶縁膜５に印加され、ゲート絶縁膜５にトンネル電流が流れる。その結果、浮遊ゲート電極膜ＦＧの蓄積電荷量が変化して、メモリセルの閾値が変化し。データの書き込み或いは消去動作が行われる。実際の不揮発性半導体記憶装置１では、複数のメモリセルがワード線方向及びビット線方向に配列されている。
【００２８】
ここで、シリコン酸化膜８および電極間絶縁膜７の形成方法について具体的に説明する。図４に示すように、多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）の上面および側面の表面露出を行う工程を実行した後、図５に示すように、異方性酸化によってシリコン酸化膜１２を、多結晶シリコン層６の上面に厚く、且つ、多結晶シリコン層６の側面に前記上面よりも薄く形成する。この後、図６に示すように、等方性エッチング例えば化学薬液等を用いたエッチングを行うことにより、多結晶シリコン層６の上面のシリコン酸化膜１２を残し、多結晶シリコン層６の側面のシリコン酸化膜１２を除去する。これにより、多結晶シリコン層６の上面に、シリコン酸化膜８が形成される。また、異方性酸化によってシリコン酸化膜１２を多結晶シリコン層６上に形成する際に、酸化剤が到達しやすい浮遊ゲート電極膜ＦＧのエッジ部の形状は、より一層酸化されて丸くなる。このように、浮遊ゲート電極膜ＦＧのエッジ部の形状が丸くなると、浮遊ゲート電極膜ＦＧのエッジ部での電界集中によるリークを低減することができ、書き込み速度および書き込み飽和閾値を改善することができる。
【００２９】
ここで、上記シリコン酸化膜１２を形成する方法である異方性酸化法について説明する。本実施形態の異方性酸化を実行するに際しては、酸素ガスを含む雰囲気内でマイクロ波を発生させることにより、酸素ラジカルと酸素イオンを発生させ、多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）の表面を異方性酸化することにより、シリコン酸化膜１２を形成した。この場合、マイクロ波強度を５００〜５０００Ｗに設定し、イオンをシリコン基板方向に引き込むためのバイアスを０．１〜３００ｍＷ／ｃｍに設定し、処理圧力を２０〜８００Ｐａに設定し、基板温度を室温〜８００℃に設定した。
【００３０】
また、シリコン酸化膜１２の成膜レートを向上させる目的で水素ガスと酸素ガスとを反応させて発生した酸化剤により多結晶シリコン層６の表面を異方性酸化する方法がある。この異方性酸化方法の場合、酸素と水素を混合した混合ガスの流量のうちの０．０１〜３０％を水素ガス比に設定して処理することが好ましい。
【００３１】
次に、上述したようにして形成したシリコン酸化膜１２に対し等方性エッチング例えば化学薬液等を用いたエッチングを実行することにより、多結晶シリコン層６の側面のシリコン酸化膜１２を除去し（このとき、多結晶シリコン層６の上面のシリコン酸化膜１２もエッチングされて膜厚が少し薄くなり）、図６に示すように、多結晶シリコン層６の上面にシリコン酸化膜８が残った構成が得られる。ここで、多結晶シリコン層６の側面のシリコン酸化膜１２を除去する等方性エッチングとしては、上記した化学薬液等を用いたエッチングだけに限られるものではなく、ケミカルドライエッチングなど等方的にシリコン酸化膜１２をエッチングできる方法であれば良い。このような等方性エッチングにより多結晶シリコン層６の上面（浮遊ゲート電極膜ＦＧの頂部）にシリコン酸化膜１２を残しつつ、多結晶シリコン層６の側面のシリコン酸化膜１２を除去することができる。また、多結晶シリコン層６の側面のシリコン酸化膜１２を除去することで、隣接する多結晶シリコン層６間に形成されている凹部の幅を広げてそのアスペクト比を低減できると共に、垂直方向および水平方向からエッチングが進行するため、エッチング後に残ったシリコン酸化膜８についてその上側エッジ部の形状を丸くできるので、多結晶シリコン層６間の凹部への電極間絶縁膜７を介した制御ゲート電極膜ＣＧの埋め込み性を向上させることが可能となる。尚、異方性酸化の量と、化学薬液等による等方性エッチングの量は、多結晶シリコン層６の側面のシリコン酸化膜１２を除去し、且つ、多結晶シリコン層６の上面にシリコン酸化膜１２を残すことが可能な程度の量にそれぞれ設定すれば良い。
【００３２】
また、ケミカルドライエッチングでは、反応ガスと昇華によってシリコン酸化膜１２を除去するため、一度の処理でエッチングするシリコン酸化膜１２の膜厚は、プロセスによって決まる。このため、ケミカルドライエッチングによって多結晶シリコン層６の側面のシリコン酸化膜１２の除去を行う場合には、予めドライエッチングによって除去できる膜厚を把握し、これに対応するように異方性酸化を行う。具体的には、１度のケミカルドライエッチングによって、５ｎｍのシリコン酸化膜を除去可能な場合、多結晶シリコン層６の上面に５ｎｍを越えるシリコン酸化膜を、且つ、多結晶シリコン層６の側面に５ｎｍ以下のシリコン酸化膜を異方性酸化によって形成しておく。このような異方性酸化を行った後、等方性エッチングの処理を行うことにより、多結晶シリコン層６の上面にシリコン酸化膜１２を残しつつ、多結晶シリコン層６の側面のシリコン酸化膜１２を除去することが可能である。
【００３３】
尚、電極間絶縁膜７において、多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）の上面の占める割合が大きい場合には、多結晶シリコン層６の上面に残すシリコン酸化膜８の膜厚を例えば厚くするように調整することが望ましい。ただし、浮遊ゲート電極膜ＦＧの上面のシリコン酸化膜８の膜厚の増加は、電極間絶縁膜７の電気容量を低下させ、書き込み時にトンネル絶縁膜５にかかる電圧(カップリング比)を低くしてしまうことから、書き込み閾値を低下させてしまい、デバイス動作に不具合を起こす可能性がある。この場合、所望のカップリング比を実現するためには、多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）の側面が電極間絶縁膜７に接する面積を増大させるか、または、電極間絶縁膜７を薄くすることによって、電気容量を増加させれば良い。さらに、電極間絶縁膜７にかかる電界の大きさは、電極間絶縁膜７の電気膜厚に反比例することがわかっている。このため、浮遊ゲート電極膜ＦＧのエッジ部における電界を緩和することを目的とすれば、浮遊ゲート電極膜ＦＧの上面に形成する絶縁膜のシリコン酸化膜８による電気膜厚増加が、浮遊ゲート電極膜ＦＧのエッジ部で増加する電界の割合を超えない程度にしておくことが望ましい。ここで、浮遊ゲート電極膜ＦＧのエッジ部における電界を緩和するうえで十分な電気膜厚の絶縁膜を浮遊ゲート電極膜ＦＧの上面に形成する観点からは、ここでの絶縁膜としてシリコン酸化膜８を用いることで、シリコン窒化膜などの高誘電率膜を形成する場合よりも小さな物理膜厚で同等の高電界リークの低減を図ることができる。この結果、電極間絶縁膜７の下に追加の絶縁膜を形成することによる隣接する多結晶シリコン層６間の凹部におけるアスペクト比の増加が小さく、多結晶シリコン層６間の凹部へ制御ゲート電極膜ＣＧを埋め込む際に及ぼす影響を最小限に抑えられる。
【００３４】
また、素子分離溝３に埋め込む素子分離絶縁膜４として、埋め込み性を重視した塗布絶縁膜を使用しているので、炭素や窒素、塩素などの不純物や塗布絶縁膜中のシリコン（Ｓｉ）と酸素とが未結合になっている欠陥(ダングリングボンド)が多く含まれる場合がある。このように、不純物や欠陥が多く含まれる場合には、浮遊ゲート電極膜ＦＧが隣接するセル間においては、素子分離絶縁膜４中の上記不純物や欠陥を介したトラップにより浮遊ゲート電極膜ＦＧへ書き込まれた電子がリークすることがあり、電荷保持特性の劣化を引き起こす場合がある。これに対して、本実施形態では、浮遊ゲート電極膜ＦＧ（多結晶シリコン層６）の表面を異方性酸化するときに、素子分離絶縁膜４中の不純物は外方または内方へ拡散されることから、浮遊ゲート電極膜ＦＧの側面の近くに存在する不純物の量を低減できる。また、素子分離絶縁膜４中の欠陥については、供給される活性な酸素によって酸素を補填できるから、素子分離絶縁膜４の改質を行うことが可能である。このように素子分離絶縁膜４の改質を行うことによって、電荷保持特性を改善すると共に、浮遊ゲート電極膜ＦＧの上面に形成するシリコン酸化膜８の膜厚を厚くすることが可能になる。
【００３５】
さて、上述したようにして多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）の上面にシリコン酸化膜８を形成した後は、図２Ａに示すように、ＣＶＤ法により第１のシリコン窒化膜７ａを素子分離絶縁膜４の上面４ａ、多結晶シリコン層６（浮遊ゲート電極膜ＦＧ）の上部側面、並びに、シリコン酸化膜８の側面および上面に形成する。この場合、ジクロロシランとアンモニアを８００℃程度の温度で反応させて第１のシリコン窒化膜７ａを形成する。次いで、ＣＶＤ法により第１のシリコン酸化膜７ｂを第１のシリコン窒化膜７ａの上面に形成する。この場合、ジクロロシランと亜酸化窒素（Ｎ２Ｏ）を８００℃程度の温度で反応させて第１のシリコン酸化膜７ｂを形成する。
【００３６】
続いて、ＣＶＤ法により第２のシリコン窒化膜７ｃを第１のシリコン酸化膜７ｂの上面に形成する。この場合、ジクロロシランとアンモニアを８００℃程度の温度で反応させて第２のシリコン窒化膜７ｃを形成する。更に、ＣＶＤ法により第２のシリコン酸化膜７ｄを第２のシリコン窒化膜７ｃの上面に形成する。この場合、ジクロロシランと亜酸化窒素（Ｎ２Ｏ）を８００℃程度の温度で反応させて第２のシリコン酸化膜７ｄを形成する。次いで、ＣＶＤ法により第３のシリコン窒化膜７ｅを第２のシリコン酸化膜７ｄの上面に形成する。この場合、ジクロロシランとアンモニアを８００℃程度の温度で反応させて第３のシリコン窒化膜７ｅを形成する。これにより、５層の絶縁膜（第１のシリコン窒化膜７ａ、第１のシリコン酸化膜７ｂ、第２のシリコン窒化膜７ｃ、第２のシリコン酸化膜７ｄおよび第３のシリコン窒化膜７ｅ、即ち、ＮＯＮＯＮ膜）からなる電極間絶縁膜７が形成される。
【００３７】
このような構成の本実施形態によれば、浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜７との間における追加の絶縁膜として、シリコン酸化膜８を形成する構成としたので、近年のメモリセルの高集積化に伴いメモリセル寸法および隣接セル間隔が縮小したときに、書き込み時の電極間絶縁膜７への電界の集中を緩和して高電界リークを低減できるから、電極間絶縁膜７の絶縁特性をより一層改善することができる。特に、本実施形態では、浮遊ゲート電極膜ＦＧの上面に形成する絶縁膜をシリコン酸化膜８としたことで、小さな物理膜厚でも絶縁特性を改善でき、ひいては制御ゲート電極膜ＣＧの埋め込み性の低下を回避することができる。更に、浮遊ゲート電極膜ＦＧの側面に電極間絶縁膜７の第１のシリコン窒化膜７ａ（高誘電率膜）を直接接触させるように構成したので、高電界印加時に浮遊ゲート電極膜ＦＧの側面から電子が直接トンネルする際の距離を延ばすことで、このような側面側からのリークを抑えることができる。
【００３８】
また、本実施形態では、異方性酸化によってシリコン酸化膜８（シリコン酸化膜１２）を多結晶シリコン層６上に形成する際に、酸化剤が到達しやすい浮遊ゲート電極膜ＦＧのエッジ部の形状は、より一層酸化されて丸くすることができる。このように、浮遊ゲート電極膜ＦＧのエッジ部の形状が丸くなると、浮遊ゲート電極膜ＦＧのエッジ部での電界集中によるリークをより一層低減することができ、書き込み速度および書き込み飽和閾値をより一層改善することができる。
【００３９】
更に、本実施形態では、等方性エッチングによりシリコン酸化膜１２をエッチングする際に、隣接する浮遊ゲート電極膜ＦＧ間の間隔を広げ、且つ、得られたシリコン酸化膜８自体のエッジ部の形状を丸くすることができる。これにより、浮遊ゲート電極膜ＦＧ間の凹部に電極間絶縁膜７を介して制御ゲート電極膜ＣＧを不足なく埋め込んでカップリング比を高めることができる。
【００４０】
また、本実施形態では、素子分離溝３に埋め込む素子分離絶縁膜４として、埋め込み性を重視した塗布絶縁膜を使用しているが、浮遊ゲート電極膜ＦＧ（多結晶シリコン層６）の表面を異方性酸化するときに、素子分離絶縁膜４中の不純物は外方または内方へ拡散されることから、浮遊ゲート電極膜ＦＧの側面の近くに存在する不純物の量を低減できる。また、素子分離絶縁膜４中の欠陥については、供給される活性な酸素によって酸素を補填できるから、素子分離絶縁膜４の改質を行うことが可能である。これにより、電荷保持特性を改善すると共に、浮遊ゲート電極膜ＦＧの上面に形成するシリコン酸化膜８の膜厚を厚くすることが可能になる。
【００４１】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００４２】
上記実施形態では、異方性酸化によってシリコン酸化膜１２を、多結晶シリコン層６の上面に厚く、且つ、多結晶シリコン層６の側面に前記上面よりも薄く形成したが、これに限られるものではなく、例えばスパッタ法によりシリコン酸化膜を、多結晶シリコン層６の上面に厚く、且つ、多結晶シリコン層６の側面に薄く形成するようにしても良い。更に、さほど物理膜厚を大きくすることなく、リーク低減を図り得る電気膜厚とすることができるのであれば、シリコン酸化膜以外の絶縁膜を多結晶シリコン層６の上面で厚く、側面で薄く形成しても良い。
【００４３】
また、上記実施形態では、電極間絶縁膜７を５層の絶縁膜（第１のシリコン窒化膜７ａ、第１のシリコン酸化膜７ｂ、第２のシリコン窒化膜７ｃ、第２のシリコン酸化膜７ｄおよび第３のシリコン窒化膜７ｅ）で構成したが、層数は特に５層に限るものではない。更に、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜とは異なる高誘電率膜／シリコン酸化膜／シリコン窒化膜からなる積層膜で構成しても良いし、また、最下層にシリコン窒化膜以外の高誘電率膜を使用しても良い。ここで、高誘電率膜は、シリコン窒化膜と同等以上の誘電率を有する絶縁膜である。この高誘電率膜としては、例えば比誘電率が７程度であるシリコン窒化物（Ｓｉ３Ｎ４）膜や、比誘電率が８程度であるアルミニウム酸化物（Ａｌ２Ｏ３）膜や、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜や、比誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜や、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ２）膜や、ジルコニウム酸化物（ＺｒＯ２）膜およびランタン酸化物（Ｌａ２Ｏ３）膜のいずれか１つの単層膜を使用可能である。更にまた、ハフニウムシリケート（ＨｆＳｉＯ）膜やハフニウム・アルミネート（ＨｆＡｌＯ）膜のような三元系の化合物からなる絶縁膜を使用しても良い。即ち、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）のいずれか1つの元素を少なくとも含む酸化物もしくは窒化物の膜も使用可能である。
また、上記実施形態においては、電極間絶縁膜７のシリコン窒化膜７ａ、７ｃ、７ｅをＣＶＤ法で形成したが、これに限られるものではなく、ＡＬＤ法や、熱酸化法や、ラジカル窒化法や、スパッタリング法などの方法で形成しても良い。
【００４４】
また、上記実施形態では、ＮＡＮＤ型のフラッシュメモリ装置に適用したが、他の不揮発性半導体記憶装置例えばＮＯＲ型のフラッシュメモリ装置に適用しても良い。
【符号の説明】
【００４５】
図面中、１は不揮発性半導体記憶装置（半導体装置）、２はシリコン基板（半導体基板）、３は素子分離溝、４は素子分離絶縁膜、５はゲート絶縁膜、６は多結晶シリコン層（浮遊ゲート電極膜）、７は電極間絶縁膜、８はシリコン酸化膜、１２はシリコン酸化膜である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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