(57)【要約】【課題】書き込みと読み出し間の動作マージンを向上させる。【解決手段】磁気ランダムアクセスメモリは、ピン層１１とフリー層１３とピン層及びフリー層間に設けられたトンネル絶縁層１２とを有する磁気抵抗効果素子１０と、磁気抵抗効果素子の一端に接続されたビット線ＢＬと、電流経路の一端が磁気抵抗効果素子の他端に接続されたトランジスタＴｒと、トランジスタの電流経路の他端に接続されたソース線とを具備し、書き込み動作時、磁気抵抗効果素子にマイクロ波のパルス電流を流すことで、フリー層の磁化反転をアシストし、フリー層の飽和磁化をＭｓ、フリー層の磁気異方性エネルギー密度をＫｕ、磁気回転比をγとした場合、前記パルス電流の周波数は、ω＝２πｆ＝γ（−４πＭｅｆｆ）、Ｍｅｆｆ＝４πＭｓ−２Ｋｕ／Ｍｓを満たす。【選択図】図２
2010205335.tif 000002
【特許請求の範囲】
【請求項１】
ピン層とフリー層と前記ピン層及びフリー層間に設けられたトンネル絶縁層とを有する磁気抵抗効果素子と、
前記磁気抵抗効果素子の一端に接続されたビット線と、
電流経路の一端が前記磁気抵抗効果素子の他端に接続されたトランジスタと、
前記トランジスタの電流経路の他端に接続されたソース線と
を具備し、
書き込み動作時、前記磁気抵抗効果素子にマイクロ波のパルス電流を流すことで、前記フリー層の磁化反転をアシストし、
前記フリー層の飽和磁化をＭｓ、前記フリー層の磁気異方性エネルギー密度をＫｕ、磁気回転比をγとした場合、前記パルス電流の周波数は、ω＝２πｆ＝γ（−４πＭｅｆｆ）、Ｍｅｆｆ＝４πＭｓ−２Ｋｕ／Ｍｓを満たすことを特徴とするスピン注入型の磁気ランダムアクセスメモリ。
【請求項２】
前記パルス電流は、所定間隔で所定時間の間だけ流れる直流電流であることを特徴とする請求項１に記載のスピン注入型の磁気ランダムアクセスメモリ。
【請求項３】
電流経路の一端が前記ビット線に接続された第１のＰ型トランジスタと、
電流経路の一端が前記ビット線に接続された第１のＮ型トランジスタと、
電流経路の一端が前記ソース線に接続された第２のＰ型トランジスタと、
電流経路の一端が前記ソース線に接続された第２のＮ型トランジスタと
をさらに具備し、
前記磁気抵抗効果素子に第１のデータを書き込む場合、前記第１のＮ型トランジスタ及び前記第２のＰ型トランジスタはＯＦＦ状態に設定し、前記第１のＰ型トランジスタ及び前記第２のＮ型トランジスタの一方をＯＮ状態に設定し、前記第１のＰ型トランジスタ及び前記第２のＮ型トランジスタの他方をＯＮ／ＯＦＦ状態に切り替えることで前記パルス電流を発生させ、
前記磁気抵抗効果素子に第２のデータを書き込む場合、前記第１のＰ型トランジスタ及び前記第２のＮ型トランジスタはＯＦＦ状態に設定し、前記第１のＮ型トランジスタ及び前記第２のＰ型トランジスタの一方をＯＮ状態に設定し、前記第１のＮ型トランジスタ及び前記第２のＰ型トランジスタの他方をＯＮ／ＯＦＦ状態に切り替えることで前記パルス電流を発生させることを特徴とする請求項２に記載のスピン注入型の磁気ランダムアクセスメモリ。
【請求項４】
前記パルス電流は、直流電流とパルスとの和の電流であることを特徴とする請求項１に記載のスピン注入型の磁気ランダムアクセスメモリ。
【請求項５】
電流経路の一端が前記ビット線に接続された第１のＰ型トランジスタと、
電流経路の一端が前記ビット線に接続された第１のＮ型トランジスタと、
電流経路の一端が前記ソース線に接続され、電流経路の他端が第１の電位を有する電源端子に接続された第２のＰ型トランジスタと、
電流経路の一端が前記ソース線に接続され、電流経路の他端が前記第１の電位を有する電源端子に接続された第２のＮ型トランジスタと、
電流経路の一端が前記ソース線に接続され、電流経路の他端が第２の電位を有する電源端子に接続された第３のＰ型トランジスタと、
電流経路の一端が前記ソース線に接続され、電流経路の他端が前記第２の電位を有する電源端子に接続された第３のＮ型トランジスタと
をさらに具備し、
前記磁気抵抗効果素子に第１のデータを書き込む場合、前記第１のＮ型トランジスタ、前記第２のＰ型トランジスタ及び前記第３のＰ型トランジスタはＯＦＦ状態に設定し、前記第１のＰ型トランジスタをＯＮ状態に設定し、前記第２のＮ型トランジスタ及び前記第３のＮ型トランジスタを互いに異なるＯＮ／ＯＦＦ状態に切り替えることで、前記第１の電位及び前記第２の電位間を変化する前記パルス電流を発生させ、
前記磁気抵抗効果素子に第２のデータを書き込む場合、前記第１のＰ型トランジスタ、前記第２のＮ型トランジスタ及び前記第３のＮ型トランジスタはＯＦＦ状態に設定し、前記第１のＮ型トランジスタをＯＮ状態に設定し、前記第２のＰ型トランジスタ及び前記第３のＰ型トランジスタを互いに異なるＯＮ／ＯＦＦ状態に切り替えることで、前記第１の電位及び前記第２の電位間を変化する前記パルス電流を発生させることを特徴とする請求項４に記載のスピン注入型の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピン注入型の磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）に関する。
【背景技術】
【０００２】
スピン注入型の磁気ランダムアクセスメモリにおいて、書き込みと読み出しは共に直流電流で行われる。このため、読み出し時にビットが誤書き込みされてしまう問題がある。現状、スピン注入型の磁気ランダムアクセスメモリにおいては、書き込み電流が大きなことが問題であることから、磁性膜の書き込み易さ（ダンピング定数）をより書き込み易く設定することも考えられる。しかし、この場合、上述した誤書き込みがより生じてしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３３１５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、書き込みと読み出し間の動作マージンを向上させることが可能な磁気ランダムアクセスメモリを提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によるスピン注入型の磁気ランダムアクセスメモリは、ピン層とフリー層と前記ピン層及びフリー層間に設けられたトンネル絶縁層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子の一端に接続されたビット線と、電流経路の一端が前記磁気抵抗効果素子の他端に接続されたトランジスタと、前記トランジスタの電流経路の他端に接続されたソース線とを具備し、書き込み動作時、前記磁気抵抗効果素子にマイクロ波のパルス電流を流すことで、前記フリー層の磁化反転をアシストし、前記フリー層の飽和磁化をＭｓ、前記フリー層の磁気異方性エネルギー密度をＫｕ、磁気回転比をγとした場合、前記パルス電流の周波数は、ω＝２πｆ＝γ（−４πＭｅｆｆ）、Ｍｅｆｆ＝４πＭｓ−２Ｋｕ／Ｍｓを満たす。
【発明の効果】
【０００６】
本発明によれば、書き込みと読み出し間の動作マージンを向上させることが可能な磁気ランダムアクセスメモリを提供できる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのスピン注入磁化反転書き込みを説明するための図。
【図２】本発明の第１の実施形態に係る磁気ランダムアクセスメモリの書き込み及び読み出しを説明するための図。
【図３】本発明の第１の実施形態に係るパルス発生回路の“１”書き込み動作を示す図。
【図４】本発明の第１の実施形態に係るパルス発生回路の“０”書き込み動作を示す図。
【図５】本発明の第１の実施形態に係る他の書き込み電流を示す波形図。
【図６】本発明の第２の実施形態に係る磁気ランダムアクセスメモリの書き込み及び読み出しを説明するための図。
【図７】本発明の第２の実施形態に係るパルス発生回路の“１”書き込み動作を示す図。
【図８】本発明の第２の実施形態に係るパルス発生回路の“０”書き込み動作を示す図。
【図９】本発明の第３の実施形態に係る書き込み電流を示す波形図。
【図１０】本発明の第４の実施形態に係る書き込み電流を示す波形図。
【図１１】本発明の第５の実施形態に係るビット線に繋がるスティッチ配線を説明するための図。
【図１２】本発明の第５の実施形態に係るソース線に繋がるスティッチ配線を説明するための図。
【図１３】本発明の第５の実施形態に係る両側スティッチコンタクトを示す回路図。
【図１４】本発明の第５の実施形態に係る片側スティッチコンタクトを示す回路図。
【図１５】本発明の第５の実施形態に係る６Ｆ２レイアウトを示す回路図。
【図１６】本発明の第５の実施形態に係る６Ｆ２レイアウトの両側スティッチコンタクトを示す模式図。
【図１７】本発明の第５の実施形態に係る６Ｆ２レイアウトの片側スティッチコンタクトを示す模式図。
【図１８】本発明の第５の実施形態に係る８Ｆ２レイアウト（１）を示す回路図。
【図１９】本発明の第５の実施形態に係る８Ｆ２レイアウト（１）の両側スティッチコンタクトを示す模式図。
【図２０】本発明の第５の実施形態に係る８Ｆ２レイアウト（１）の片側スティッチコンタクトを示す模式図。
【図２１】本発明の第５の実施形態に係る８Ｆ２レイアウト（２）を示す回路図。
【図２２】本発明の第５の実施形態に係る８Ｆ２レイアウト（２）の両側スティッチコンタクトを示す模式図。
【図２３】本発明の第５の実施形態に係る８Ｆ２レイアウト（２）の片側スティッチコンタクトを示す模式図。
【図２４】本発明の第６の実施形態に係るソース線の延在方向を説明するための模式図。
【図２５】本発明の第６の実施形態に係るソース線の延在方向を説明するための断面図。
【図２６】本発明の第７の実施形態に係るマルチプレクサを有する磁気ランダムアクセスメモリの模式図。
【図２７】本発明の第８の実施形態に係るエレベーテッドソース／ドレイン構造の磁気ランダムアクセスメモリを示す断面図。
【図２８】本発明の第９の実施形態に係るサリサイド構造の磁気ランダムアクセスメモリを示す断面図。
【発明を実施するための形態】
【０００８】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［１］第１の実施形態
第１の実施形態は、スピン注入書き込みにおいて、直流のパルス電流を流すことで、磁化反転のアシストを行う。
【００１０】
［１−１］概要
図１及び図２を用いて、本発明の第１の実施形態に係る磁気ランダムアクセスメモリにおけるスピン注入磁化反転、書き込み及び読み出し動作の概要について説明する。
【００１１】
図１に示すように、磁気ランダムアクセスメモリのＭＴＪ（Magnetic tunnel Junction）素子（磁気抵抗効果素子）のフリー層のスピンは、例えば上向きの磁化容易軸の周りを歳差運動している。ここに、逆向き（本例では下向き）の磁場又は電流を流すと、このフリー層のスピンが反転する。
【００１２】
ここで、磁気ランダムアクセスメモリのメモリセルの構成は、例えば次の通りである。図２に示すように、半導体基板１上にゲート絶縁膜２を介してゲート電極３が形成され、このゲート電極３の両側の半導体基板１内にソース／ドレイン拡散層４ａ、４ｂが形成されている。これにより、トランジスタＴｒが形成されている。ソース／ドレイン拡散層４ｂには、ソース線（図示せず）が接続されている。一方、ソース／ドレイン拡散層４ａには、コンタクト５及び下部電極６を介してＭＴＪ素子１０が接続されている。このＭＴＪ素子１０は、ピン層１１とフリー層１３とピン層１１及びフリー層１３間に形成されたトンネル絶縁層１２とを有している。ＭＴＪ素子１０のピン層１１には、コンタクト１４を介してビット線ＢＬが接続されている。
【００１３】
そして、本実施形態では、スピン注入磁化反転書き込みにおける書き込み電流に対して、パルス電流信号による磁化反転のアシスト効果を入れる。このパルス電流は、所定間隔で所定時間の間だけ流れ、数ＧＨｚのマイクロ波の直流電流である。
【００１４】
このようなパルス電流の周波数ｆが、以下の式（１）を満たす場合、共鳴を起こす。共鳴を起こすと、歳差運動の振動が大きくなり、逆向きの磁場又は電流が小さい場合でも反転し易くなる。尚、式（１）において、Ｍｓは磁性層の飽和磁化、Ｋｕは磁性層の磁気異方性エネルギー密度、γは磁気回転比を示す。
【００１５】
ω＝２πｆ＝γ（−４πＭｅｆｆ）…（１）
Ｍｅｆｆ＝４πＭｓ−２Ｋｕ／Ｍｓ
ここで、フリー層１３の飽和磁化Ｍｓ、フリー層１３の磁気異方性エネルギー密度Ｋｕは、式（１）の共鳴振動が起こる条件となるように、フリー層１３の材料を設定する。一方、ピン層１１の飽和磁化Ｍｓ、ピン層１１の磁気異方性エネルギー密度Ｋｕは、式（１）の共鳴振動が起こらない条件となるように、ピン層１１の材料を設定する。これにより、ピン層１１のスピンが誤反転するのを防ぐことができる。
【００１６】
尚、読み出し電流は、通常の直流電流を用いる。これにより、書き込み時のみ、反転が容易となり、読み出し時には容易に反転しない、磁性体の材料設定を用いることにより、読み出し時に誤書き込みする不良が起き難くなり、デバイスとしての動作マージンが広くとれ、よりデバイスの実現性が高くなる。
【００１７】
［１−２］パルス発生回路
図３及び図４を用いて、本実施形態に係るパルス電流の発生回路の一例について説明する。
【００１８】
図３及び図４に示すように、書き込み配線の両端部にＰチャネル型トランジスタＰＴｒ１、ＰＴｒ２とＮチャネル型トランジスタＮＴｒ１、ＮＴｒ２が接続されている。そして、Ｐチャネル型トランジスタＰＴｒ１、ＰＴｒ２とＮチャネル型トランジスタＮＴｒ１、ＮＴｒ２のスイッチングにより、双方向の書き込み電流が流れるようになっている。
【００１９】
具体的には、ビット線ＢＬには、Ｐチャネル型トランジスタＰＴｒ１及びＮチャネル型トランジスタＮＴｒ１が接続されている。ここで、Ｐチャネル型トランジスタＰＴｒ１において、電流経路の一端は電源端子に接続され、電流経路の他端はビット線ＢＬに接続されている。Ｎチャネル型トランジスタＮＴｒ１において、電流経路の一端は電源端子に接続され、電流経路の他端はビット線ＢＬに接続されている。
【００２０】
一方、ソース線ＳＬには、Ｐチャネル型トランジスタＰＴｒ２及びＮチャネル型トランジスタＮＴｒ２が接続されている。ここで、Ｐチャネル型トランジスタＰＴｒ２において、電流経路の一端は電源端子に接続され、電流経路の他端はソース線ＳＬに接続されている。Ｎチャネル型トランジスタＮＴｒ２において、電流経路の一端は電源端子に接続され、電流経路の他端はソース線ＳＬに接続されている。
【００２１】
［１−３］書き込み動作
図３及び図４を用いて、本実施形態に係るパルス電流を用いた書き込み動作について説明する。尚、ここでは、フリー層からピン層に向かって流す場合を“１”書き込みと規定し、ピン層からフリー層に向かって流す場合を“０”書き込みと規定するが、これと逆に“１”、“０”を規定しても勿論よい。
【００２２】
本実施形態における書き込み動作時のパルス電流は、通常動作においてＯＮ状態のセル両端のゲート電極のうち片側のゲート電極をＯＮ／ＯＦＦすることで発生させることができる。従って、ＯＮ／ＯＦＦ信号は、メモリ回路内で容易に発生可能である。
【００２３】
具体的には、“１”書き込みの場合、図３に示すように、フリー層１３からピン層１１に向かう方向に書き込み電流を流す。この場合、Ｐチャネル型トランジスタＰＴｒ２とＮチャネル型トランジスタＮＴｒ１はＯＦＦ状態に設定する。そして、Ｐチャネル型トランジスタＰＴｒ１をＯＮ状態にし、Ｎチャネル型トランジスタＮＴｒ２はＯＮ／ＯＦＦの切り替えを行う。これにより、パルス状の書き込み電流は、Ｐチャネル型トランジスタＰＴｒ１からＮチャネル型トランジスタＮＴｒ２に向かって流れる。つまり、ＭＴＪ素子１０には、Ｎチャネル型トランジスタＮＴｒ２がＯＮ状態のときには直流電流が流れ、Ｎチャネル型トランジスタＮＴｒ２がＯＦＦ状態のときには書き込み電流が流れないことにより、パルス電流による磁化反転のアシスト効果が与えられる。
【００２４】
一方、“０”書き込みの場合、図４に示すように、ピン層１１からフリー層１３に向かう方向に書き込み電流を流す。この場合、Ｐチャネル型トランジスタＰＴｒ１とＮチャネル型トランジスタＮＴｒ２はＯＦＦ状態に設定する。そして、Ｎチャネル型トランジスタＮＴｒ１をＯＮ状態にし、Ｐチャネル型トランジスタＰＴｒ２はＯＮ／ＯＦＦの切り替えを行う。これにより、パルス状の書き込み電流は、Ｐチャネル型トランジスタＰＴｒ２からＮチャネル型トランジスタＮＴｒ１に向かって流れる。つまり、ＭＴＪ素子１０には、Ｐチャネル型トランジスタＰＴｒ２がＯＮ状態のときには直流電流が流れ、Ｐチャネル型トランジスタＰＴｒ２がＯＦＦ状態のときには書き込み電流が流れないことにより、パルス電流による磁化反転のアシスト効果が与えられる。
【００２５】
尚、“１”書き込みにおいて、Ｎチャネル型トランジスタＮＴｒ２をＯＮ状態にし、Ｐチャネル型トランジスタＰＴｒ１でＯＮ／ＯＦＦの切り替えを行ってもよい。同様に、“０”書き込みにおいて、Ｐチャネル型トランジスタＰＴｒ２をＯＮ状態にし、Ｎチャネル型トランジスタＮＴｒ１でＯＮ／ＯＦＦの切り替えを行ってもよい。
【００２６】
［１−４］効果
上記第１の実施形態によれば、書き込み動作時、セル両端に接続されたトランジスタのＯＮ／ＯＦＦを切り替えることで、パルス電流を発生させることができる。この書き込みパルス電流が共鳴条件を満たすことで、歳差運動の振動が大きくなり、フリー層１３のスピンが反転し易くなる。このように、スピン注入磁化反転の書き込み電流にマイクロ波電流信号のアシスト効果を入れることで、通常より小さい電流値で書き込みを行うことが可能となる。このため、直流電流のみを用いる読み出しは、書き込みと動作機構を分けることができる。従って、読み出しディスターブが起こり難くなり、書き込みと読み出し間の動作マージンを向上させることができる。よって、ビット容量を増やせ、大容量メモリの実現性が高くなる。
【００２７】
尚、本実施形態の書き込み動作では、図５に示すように、マイクロ波の電流向きについて、周波数によって、スピン反転の逆向きスピンの向きを含んでいてもよい。つまり、図２の書き込み電流を流さない時間に、スピン反転とは逆方向（図ではマイナス方向）の書き込み電流を流す。この場合、スピン反転とは逆向きのマイナス方向に流す書き込み電流の電流値は、スピン反転させるためのプラス方向に流す書き込み電流の電流値よりも小さいことが望ましい。
【００２８】
［２］第２の実施形態
書き込み動作において、第１の実施形態は直流のパルス電流を流したのに対し、第２の実施形態は直流電流とパルス（交流）との和を流す。
【００２９】
［２−１］概要
図６を用いて、本発明の第２の実施形態に係る磁気ランダムアクセスメモリにおける書き込み及び読み出し動作の概要について説明する。
【００３０】
図６に示すように、第２の実施形態において、第１の実施形態と異なる点は、書き込み電流の波形である。この書き込み電流は、異なる電位を有する直流を所定時間毎に切り替えることで、パルス（交流）となっている。このパルス電流は、２つの電位間を周期的に変化し、書き込み動作時は常に流れている。
【００３１】
［２−２］パルス発生回路
図７及び図８を用いて、本実施形態に係るパルス電流の発生回路の一例について説明する。
【００３２】
図７及び図８に示すように、書き込み配線の両端部にＰチャネル型トランジスタＰＴｒ１、ＰＴｒ２、ＰＴｒ３とＮチャネル型トランジスタＮＴｒ１、ＮＴｒ２、ＮＴｒ３が接続されている。そして、Ｐチャネル型トランジスタＰＴｒ１、ＰＴｒ２、ＰＴｒ３とＮチャネル型トランジスタＮＴｒ１、ＮＴｒ２、ＮＴｒ３のスイッチングにより、双方向の書き込み電流が流れるようになっている。
【００３３】
具体的には、ビット線ＢＬには、Ｐチャネル型トランジスタＰＴｒ１及びＮチャネル型トランジスタＮＴｒ１が接続されている。ここで、Ｐチャネル型トランジスタＰＴｒ１において、電流経路の一端は電源端子に接続され、電流経路の他端はビット線ＢＬに接続されている。Ｎチャネル型トランジスタＮＴｒ１において、電流経路の一端は電源端子に接続され、電流経路の他端はビット線ＢＬに接続されている。
【００３４】
一方、ソース線ＳＬには、Ｐチャネル型トランジスタＰＴｒ２、ＰＴｒ３及びＮチャネル型トランジスタＮＴｒ２、ＮＴｒ３が接続されている。ここで、Ｐチャネル型トランジスタＰＴｒ２において、電流経路の一端は電位Ｂを有する電源端子に接続され、電流経路の他端はソース線ＳＬに接続されている。Ｐチャネル型トランジスタＰＴｒ３において、電流経路の一端は電位Ａを有する電源端子に接続され、電流経路の他端はソース線ＳＬに接続されている。Ｎチャネル型トランジスタＮＴｒ２において、電流経路の一端は電位Ｂを有する電源端子に接続され、電流経路の他端はソース線ＳＬに接続されている。Ｎチャネル型トランジスタＮＴｒ３において、電流経路の一端は電位Ａを有する電源端子に接続され、電流経路の他端はソース線ＳＬに接続されている。
【００３５】
［２−３］書き込み動作
図７及び図８を用いて、本実施形態に係るパルス電流を用いた書き込み動作について説明する。尚、ここでは、フリー層からピン層に向かって流す場合を“１”書き込みと規定し、ピン層からフリー層に向かって流す場合を“０”書き込みと規定するが、これと逆に“１”、“０”を規定しても勿論よい。
【００３６】
本実施形態における書き込み動作では、セルの一端に供給電位の異なる２つのゲート電極を繋ぎ、この２つのゲート電極を交互に接続することで、２つの電位間を変化するパルス電流を発生させる。
【００３７】
具体的には、“１”書き込みの場合、図７に示すように、フリー層１３からピン層１１に向かう方向に書き込み電流を流す。この場合、Ｐチャネル型トランジスタＰＴｒ２、ＰＴｒ３とＮチャネル型トランジスタＮＴｒ１はＯＦＦ状態に設定する。そして、Ｐチャネル型トランジスタＰＴｒ１をＯＮ状態にし、Ｎチャネル型トランジスタＮＴｒ２、ＮＴｒ３は互いに異なるＯＮ／ＯＦＦの切り替えを行う。
【００３８】
この際、Ｎチャネル型トランジスタＮＴｒ２がＯＮ状態の場合は、Ｎチャネル型トランジスタＮＴｒ３はＯＦＦ状態となり、Ｎチャネル型トランジスタＮＴｒ２がＯＦＦ状態の場合は、Ｎチャネル型トランジスタＮＴｒ３はＯＮ状態となるように、両者は互いに異なるＯＮ／ＯＦＦ状態に設定される。この場合、Ｎチャネル型トランジスタＮＴｒ２、ＮＴｒ３の電源電位は互いに異なる値に設定されており、ここでは、Ｎチャネル型トランジスタＮＴｒ２の電源電位はＢに設定され、Ｎチャネル型トランジスタＮＴｒ３の電源電位はＡに設定されている。
【００３９】
このようにして、Ｐチャネル型トランジスタＰＴｒ１からＮチャネル型トランジスタＮＴｒ２に向かって書き込み電流が流れる場合と、Ｐチャネル型トランジスタＰＴｒ１からＮチャネル型トランジスタＮＴｒ３に向かって書き込み電流が流れる場合とが、交互に繰り返される。これにより、パルス電流による磁化反転のアシスト効果が与えられる。
【００４０】
一方、“０”書き込みの場合、図８に示すように、ピン層１１からフリー層１３に向かう方向に書き込み電流を流す。この場合、Ｐチャネル型トランジスタＰＴｒ１とＮチャネル型トランジスタＮＴｒ２、ＮＴｒ３はＯＦＦ状態に設定する。そして、Ｎチャネル型トランジスタＮＴｒ１をＯＮ状態にし、Ｐチャネル型トランジスタＰＴｒ２、ＰＴｒ３は互いに異なるＯＮ／ＯＦＦの切り替えを行う。
【００４１】
この際、Ｐチャネル型トランジスタＰＴｒ２がＯＮ状態の場合は、Ｐチャネル型トランジスタＰＴｒ３はＯＦＦ状態となり、Ｐチャネル型トランジスタＰＴｒ２がＯＦＦ状態の場合は、Ｐチャネル型トランジスタＰＴｒ３はＯＮ状態となるように、両者は互いに異なるＯＮ／ＯＦＦ状態に設定される。この場合、Ｐチャネル型トランジスタＰＴｒ２、ＰＴｒ３の電源電位は互いに異なる値に設定されており、ここでは、Ｐチャネル型トランジスタＰＴｒ２の電源電位はＢに設定され、Ｐチャネル型トランジスタＰＴｒ３の電源電位はＡに設定されている。
【００４２】
このようにして、Ｐチャネル型トランジスタＰＴｒ２からＮチャネル型トランジスタＮＴｒ１に向かって書き込み電流が流れる場合と、Ｐチャネル型トランジスタＰＴｒ３からＮチャネル型トランジスタＮＴｒ１に向かって書き込み電流が流れる場合とが、交互に繰り返される。これにより、パルス電流による磁化反転のアシスト効果が与えられる。
【００４３】
［２−４］効果
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、書き込み電流として直流とパルスとの和の電流を用い、書き込み動作時に書き込み電流が完全に０Ａになる時間が無い。これにより、反転に寄与するスピンが常に注入されており、さらに、パルス信号が付与されているため、共鳴による低電流効果が期待できる。
【００４４】
尚、上記第１及び第２の実施形態において、パルス発生回路の各トランジスタは、セル端に直接接続されているが、例えばアドレス選択スイッチ又は回路の外側に接続されても、上記各実施形態と同じ効果が得られる。この場合は、各トランジスタはビット線毎に設けられていなくてもよく、チップサイズを低減することができる。
【００４５】
また、上記第１及び第２の実施形態におけるパルス状の書き込み電流は、通常のインダクタンスと変圧回路を用いた方法でも発生させることが可能である。
【００４６】
［３］第３の実施形態
図９に示すように、第３の実施形態の書き込み動作では、第１の実施形態で説明した直流のパルス電流を流した後に、通常の直流電流成分が長い電流を所定時間流す。この場合、後半に流す直流電流は、式（１）の共鳴条件を満たさないパルス長となっている。この後半の直流電流は、パルス電流の１パルス当たりの時間より長く流すことが望ましい。
【００４７】
これにより、第３の実施形態では、上記第１の実施形態と同様の効果が得られるだけでなく、さらに、増幅された歳差運動が収束する安定化過程が得られ、書き込みの方向の確実性を増すことができる。
【００４８】
［４］第４の実施形態
図１０に示すように、第４の実施形態の書き込み動作では、第２の実施形態で説明したパルス電流を流した後に、通常の直流電流成分が長い電流を流す。この場合、後半に流す直流電流は、式（１）の共鳴条件を満たさないパルス長となっている。この後半の直流電流は、パルス電流の１波長当たりの時間より長く流すことが望ましい。
【００４９】
これにより、第４の実施形態では、上記第２の実施形態と同様の効果が得られるだけでなく、さらに、増幅された歳差運動が収束する安定化過程が得られ、書き込みの方向の確実性を増すことができる。
【００５０】
［５］第５の実施形態
［５−１］概要
上記各実施形態では、書き込み動作時にパルス電流を用いることにより、書き込み時の低電流化の効果を得る。しかし、書き込み動作に用いるビット線とソース線が基板にコンタクトをとり、このコンタクトがゲート側壁に近い状態にあることにより、基板容量やゲート容量が発生してしまう恐れがある。このため、パルス電流を書き込み配線に与えても、セル端までパルスが伝わらない可能性がある。
【００５１】
そこで、第５の実施形態では、ビット線及びソース線の上層配線として、コンタクトの間隔を広く取ったスティッチ（Ｓｔｉｔｃｈ）状態の配線（以下、スティッチ配線と称す）を形成する。これにより、上記容量によるパルス信号のロスの低減を図る。
【００５２】
つまり、図１１に示すように、ビット線ＢＬにはスティッチコンタクトＣ１を介してスティッチ配線Ｓｔｉ１が接続され、図１２に示すように、ソース線ＳＬにはスティッチコンタクトＣ２を介してスティッチ配線Ｓｔｉ２が接続されている。スティッチコンタクトＣ１、Ｃ２はメモリセルアレイの端部に配置され、スティッチコンタクトＣ１、Ｃ２の間隔が広く確保されている。
【００５３】
スティッチ配線Ｓｔｉ１はビット線ＢＬよりも上層に配置され、スティッチ配線Ｓｔｉ２はソース線ＳＬよりも上層に配置されている。スティッチ配線Ｓｔｉ１、Ｓｔｉ２は、ビット線ＢＬ及びソース線ＳＬよりも低抵抗配線となっている。つまり、スティッチ配線Ｓｔｉ１、Ｓｔｉ２は、ビット線ＢＬ及びソース線ＳＬよりも配線幅が太く、ビット線ＢＬ及びソース線ＳＬよりも配線膜厚が厚く、ビット線ＢＬ及びソース線ＳＬよりも比抵抗が低い材料からなる。スティッチ配線Ｓｔｉ１は、スティッチコンタクトＣ１を介してビット線ＢＬにのみ接続され、ビット線ＢＬ以外の配線等には接続されない。スティッチ配線Ｓｔｉ２は、スティッチコンタクトＣ２を介してソース線ＳＬにのみ接続され、ソース線ＳＬ以外の配線等には接続されない。スティッチ配線Ｓｔｉ１、Ｓｔｉ２は、同一レベルに配置されても、異なるレベルに配置されてもよい。スティッチ配線Ｓｔｉ１はビット線ＢＬと同一方向に延在され、スティッチ配線Ｓｔｉ２はソース線ＳＬと同一方向に延在されている。
【００５４】
［５−２］スティッチコンタクトの配置
図１３及び図１４を用いて、本実施形態におけるスティッチコンタクトの配置について説明する。
【００５５】
図１３及び図１４に示すように、複数のメモリセルで１つのメモリセルアレイ２０ａ、２０ｂ、２０ｃが形成され、この複数のメモリセルアレイ２０ａ、２０ｂ、２０ｃで磁気ランダムアクセスメモリのメモリセルアレイが構成さている。
【００５６】
ここで、図１３に示すように、スティッチコンタクトＣ１は、ビット線ＢＬにおける各メモリセルアレイ２０ａ、２０ｂ、２０ｃの両側の端部に配置されてもよい。同様に、スティッチコンタクトＣ２は、ソース線ＳＬにおける各メモリセルアレイ２０ａ、２０ｂ、２０ｃの両側の端部に配置されてもよい。この場合、スティッチコンタクトＣ１、Ｃ２が各メモリセルアレイ２０ａ、２０ｂ、２０ｃの両側に配置されることで、基板容量やゲート容量に起因したパルス信号のロスをより低減することができる。
【００５７】
また、図１４に示すように、スティッチコンタクトＣ１は、ビット線ＢＬにおける各メモリセルアレイ２０ａ、２０ｂ、２０ｃの片側の端部に配置されてもよい。同様に、スティッチコンタクトＣ２は、ソース線ＳＬにおける各メモリセルアレイ２０ａ、２０ｂ、２０ｃの片側の端部に配置されてもよい。この場合、スティッチコンタクトＣ１とスティッチコンタクトＣ２とは、メモリセルアレイ２０ａ、２０ｂ、２０ｃの異なる端部に配置されることが望ましい。これにより、スティッチコンタクトＣ１、Ｃ２の占有面積を縮小でき、スティッチコンタクトＣ１、Ｃ２の配置ピッチに余裕を持たせることができる。
【００５８】
［５−３］６Ｆ２レイアウト
図１５に示す６Ｆ２レイアウトにおいて、スティッチコンタクトＣ１、Ｃ２をメモリセルアレイの両側に配置する場合（図１６）と片側に配置する場合（図１７）のレイアウト例について説明する。
【００５９】
メモリセルアレイの両側にスティッチコンタクトＣ１、Ｃ２を配置した場合、図１６に示すように、メモリセルアレイの片側の端部に両方のスティッチコンタクトＣ１、Ｃ２が配置される。この場合、スティッチコンタクトＣ１、Ｃ２がワード線方向で並ばないようにずらして配置することが望ましい。
【００６０】
一方、メモリセルアレイの片側にスティッチコンタクトＣ１、Ｃ２を配置した場合、図１７に示すように、メモリセルアレイの一方の端部にスティッチコンタクトＣ１が配置され、メモリセルアレイの他方の端部にスティッチコンタクトＣ２が配置される。
【００６１】
［５−４］８Ｆ２レイアウト（１）
図１８に示す８Ｆ２レイアウト（１）において、スティッチコンタクトＣ１、Ｃ２をメモリセルアレイの両側に配置する場合（図１９）と片側に配置する場合（図２０）のレイアウト例について説明する。
【００６２】
メモリセルアレイの両側にスティッチコンタクトＣ１、Ｃ２を配置した場合、図１９に示すように、メモリセルアレイの片側の端部に両方のスティッチコンタクトＣ１、Ｃ２が配置される。この場合、スティッチコンタクトＣ１、Ｃ２がワード線方向で並ばないようにずらして配置することが望ましい。
【００６３】
一方、メモリセルアレイの片側にスティッチコンタクトＣ１、Ｃ２を配置した場合、図２０に示すように、メモリセルアレイの一方の端部にスティッチコンタクトＣ１が配置され、メモリセルアレイの他方の端部にスティッチコンタクトＣ２が配置される。
【００６４】
［５−５］８Ｆ２レイアウト（２）
上述した６Ｆ２レイアウト及び８Ｆ２レイアウト（１）は、ビット線ＢＬとソース線ＳＬの配線レベルが異なっていた。これに対し、８Ｆ２レイアウト（２）は、ビット線ＢＬ及びソース線ＳＬが同じ配線レベルに配置されている。
【００６５】
図２１に示す８Ｆ２レイアウト（２）において、スティッチコンタクトＣ１、Ｃ２をメモリセルアレイの両側に配置する場合（図２２）と片側に配置する場合（図２３）のレイアウト例について説明する。
【００６６】
図２２及び図２３に示すように、８Ｆ２レイアウト（２）の場合、ＭＴＪ素子１０の一端は、トランジスタのソース／ドレイン拡散層、ソースコンタクトＳＣａ、引き出し配線３０、ソースコンタクトＳＣｂを介して、ソース線ＳＬに接続されている。ここで、ソースコンタクトＳＣａ及び引き出し配線３０は半導体基板上に同一レベルで形成されている。
【００６７】
メモリセルアレイの両側にスティッチコンタクトＣ１、Ｃ２を配置した場合、図２２に示すように、メモリセルアレイの片側の端部に両方のスティッチコンタクトＣ１、Ｃ２が配置される。
【００６８】
一方、メモリセルアレイの片側にスティッチコンタクトＣ１、Ｃ２を配置した場合、図２３に示すように、メモリセルアレイの一方の端部にスティッチコンタクトＣ１が配置され、メモリセルアレイの他方の端部にスティッチコンタクトＣ２が配置される。
【００６９】
［５−６］効果
上記第５の実施形態によれば、スティッチコンタクトＣ１、Ｃ２の間隔を広く取ったスティッチ配線Ｓｔｉ１、Ｓｔｉ２を用いている。このため、基板容量やゲート容量に起因したパルス信号のロスを低減することが可能である。
【００７０】
また、スティッチコンタクトＣ１、Ｃ２のピッチが増大することで、加工性を向上できる。
【００７１】
［６］第６の実施形態
上記各実施形態において、ビット線及びソース線は同一方向（平行）に延在されていた。これに対し、第６の実施形態では、ソース線は、ビット線と同一方向に延在させず、ワード線と同一方向に延在させる。
【００７２】
図２４に示すように、ソース線ＳＬをワード線ＷＬと同一方向に延在させ、ソース線ＳＬにスティッチコンタクトＣ２を介して接続されたスティッチ配線Ｓｔｉ２もワード線ＷＬと同一方向に延在させている。
【００７３】
図２５に示すように、ビット線ＢＬ、ソース線ＳＬ、スティッチ配線Ｓｔｉ１、Ｓｔｉ２は全て異なる配線レベルに配置されている。つまり、ビット線ＢＬはＭ１レベル、ソース線ＳＬはＭ２レベル、スティッチ配線Ｓｔｉ１はＭ３レベル、スティッチ配線Ｓｔｉ２はＭ４レベルに配置されている。
【００７４】
ここで、ソース線ＳＬ及びスティッチ配線Ｓｔｉ２は共通電位に設定することで、スティッチに低抵抗配線を用いることができる。また、ソース線ＳＬの抵抗を低減できるので、アレイサイズの２倍化を実現することが可能となる。
【００７５】
［７］第７の実施形態
第７の実施形態では、ビット線及びソース線の容量の低減手法として、スケーラブルなアーキテクチャの採用について説明する。
【００７６】
図２６（ａ）乃至（ｃ）に示すように、３２Ｍｂ（Ｆｏｌｄｅｄ  ＢＬ）、６４Ｍｂ（Ｑｕａｄ  ＢＬ）、１２８Ｍｂ（Ｏｃｔａｌ  ＢＬ）とビット数を増加させた場合、センスアンプ（ＳＡ）＆ドライバ／シンカー４１に繋ぐセル数も増加する。このような場合、センスアンプ＆ドライバ／シンカー４１とビット線ＢＬ、／ＢＬとの間にマルチプレクサ（ＭＵＸ）４２を設けることで、ビット線ＢＬの本数を増やし、各ビット線ＢＬに繋ぐセル数を低減できる。このため、メモリセルアレイの面積比率を増大させることなく、ビット線ＢＬの容量を削減することができる。尚、ソース線ＳＬについても、マルチプレクサ４２を設けることで、同様の効果を得ることができる。
【００７７】
［８］第８の実施形態
第８の実施形態は、エレベーテッドソース／ドレイン構造を採用する。つまり、図２７に示すように、半導体基板１の上面よりも高い上面を有するエレベーテッドソース／ドレイン拡散層４ａ’、４ｂ’を形成する。このように、エレベーテッドソース／ドレイン構造のトランジスタＴｒを用いることにより、上記第５の実施形態で説明した寄生容量が低減でき、この容量によるパルス信号の特性ロスを低減することができる。
【００７８】
［９］第９の実施形態
第９の実施形態は、サリサイド構造を採用する。つまり、図２８に示すように、ソース／ドレイン拡散層４ａ、４ｂ及びゲート電極３の表面にシリサイド層７ａ、７ｂ、７ｃを形成する。シリサイド層７ａ、７ｂ、７ｃは、例えばＷ、Ｔｉ、Ｎｉ、Ｃｏ、Ｔａ等の高融点金属材からなる。このように、サリサイド構造のトランジスタＴｒを用いることにより、上記第５の実施形態で説明した寄生容量が低減でき、この容量によるパルス信号の特性ロスを低減することができる。
【００７９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００８０】
１…半導体基板、２…ゲート絶縁膜、３…、４ａ、４ｂ…ソース／ドレイン拡散層、４ａ’、４ｂ’…エレベーテッドソース／ドレイン拡散層、５、１４…コンタクト、６…下部電極、７ａ、７ｂ、７ｃ…シリサイド層、１０…ＭＴＪ素子、１１…ピン層、１２…トンネル絶縁層、１３…フリー層、２０ａ、２０ｂ、２０ｃ…メモリセルアレイ、３０…引き出し配線、４１…センスアンプ＆ドライバ／シンカー、４２…マルチプレクサ、ＢＬ…ビット線、ＳＬ…ソース線、Ｔｒ…トランジスタ、ＰＴｒ１、ＰＴｒ２、ＰＴｒ３…Ｐチャネル型トランジスタ、ＮＴｒ１、ＮＴｒ２、ＮＴｒ３…Ｎチャネル型トランジスタ、Ｓｔｉ１、Ｓｔｉ２…スティッチ配線、Ｃ１、Ｃ２…スティッチコンタクト、ＳＣ、ＳＣａ、ＳＣｂ…ソースコンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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