(57)【要約】      （修正有）【課題】オンチップアンテナからの出力信号が集積回路にノイズとして侵入することを防止するとともに、出力信号の効率を上げることの出来る半導体装置を提供する。【解決手段】能動素子１０が形成された素子形成領域Ｒｐと、アンテナ形成領域Ｒａに形成されたオンチップアンテナＡＴと設けた半導体装置において、アンテナ形成領域Ｒａを囲むように設けたシールド層形成領域Ｒｓ１に積層された導電層で形成され、不純物拡散層ＩＤ５、ＩＤ６の直上の層からオンチップアンテナＡＴと同一の層に至るまで順次に形成されてパッドＰを介してＧＮＤ接続されるシールド層ＳＬ１を設ける。【選択図】図１
2010205849.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板の第１の領域に形成された能動素子を含む集積回路と、
前記第１の基板の第２の領域に形成され、前記集積回路に接続されて高周波信号が入力または出力されるアンテナと、
前記第２の領域を囲む前記第１の基板の第３の領域に複数の導電層の積層体で形成され、ＧＮＤ接続された第１のシールド層と、
を備える半導体装置。
【請求項２】
前記アンテナは前記第１の基板の主面の側に形成され、
前記主面とは逆の前記第１の基板の裏面から前記第１のシールド層へ向けて前記第３の領域に形成されたビアに導電材料を埋め込んで形成された第２のシールド層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１および第２のシールド層の少なくともいずれかにおける内側側面間の距離は、前記主面側から前記裏面側の方向へ向けて逓増することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の領域は、前記第１の領域を囲むように形成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１の基板が実装される第２の基板と、
前記第２の基板内で前記第１の基板の実装により前記第３の領域に対応する第４の領域に複数の導電層の積層体で形成され、ＧＮＤ接続された第３のシールド層と、
をさらに備えることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
近年、ミリ単位の波長を有する高周波信号の利用が拡大し、これに伴って例えば半導体チップにアンテナを設けたオンチップアンテナが実用化されている。
【０００３】
アンテナから出力される信号は、誘電率の高い層に向かって出力されるので、例えばシリコン基板からチップを形成する場合は、アンテナを覆う保護樹脂の誘電率を例えば４．３とすると、シリコン基板の誘電率が１１であるため、信号は主として多層配線が形成されたシリコン基板の内部を通って外部へ出力される。  しかしながら、出力される信号が多層配線を介してシリコン基板を通過する際に、種々の素子を含む集積回路に侵入し、ノイズとなって集積回路の特性を劣化させるという問題があった（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４１４１８８１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、アンテナからの出力信号が集積回路にノイズとして侵入することを防止することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１の基板と、前記第１の基板の第１の領域に形成された能動素子を含む集積回路と、前記第１の基板の第２の領域に形成され、前記集積回路に接続されて高周波信号が入力または出力されるアンテナと、前記第２の領域を囲む前記第１の基板の第３の領域に複数の導電層の積層体で形成され、ＧＮＤ接続された第１のシールド層と、を備える半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、アンテナからの出力信号が集積回路にノイズとして侵入することを防止することができる半導体装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態による半導体装置の概略構成を示す断面図および平面図。
【図２】図１に示す半導体装置の製造方法の説明図。
【図３】図１に示す半導体装置の製造方法の説明図。
【図４】図１に示す半導体装置の製造方法の説明図。
【図５】図１に示す半導体装置の製造方法の説明図。
【図６】図１に示す半導体装置の製造方法の説明図。
【図７】図１に示す半導体装置の製造方法の説明図。
【図８】図１に示す半導体装置が備えるシールド層の平面図。
【図９】図１に示す半導体装置の第１の変形例を示す断面図。
【図１０】基板抵抗とアンテナ効率との関係を示すグラフ。
【図１１】本発明の第２の実施の形態による半導体装置の概略構成を示す断面図。
【図１２】図１１に示す半導体装置の製造方法の説明図。
【図１３】図１１に示す半導体装置の製造方法の説明図。
【図１４】本発明の第３の実施の形態による半導体装置の概略構成を示す断面図。
【図１５】図１４に示す半導体装置の製造方法の説明図。
【図１６】図１４に示す半導体装置の製造方法の説明図。
【図１７】本発明の第４の実施の形態による半導体装置の概略構成を示す断面図。
【図１８】図１７に示す半導体装置の一変形例を示す断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態のいくつかについて、図面を参照しながら詳細に説明する。なお、添付の図面において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
【００１０】
（１）第１の実施の形態
図１は、本発明の第１の実施の形態による半導体装置の概略構成を示す図であり、（ａ）はその断面図であり、（ｂ）はその部分平面図である。
【００１１】
図１（ａ）および（ｂ）に示す半導体装置１は、素子形成領域Ｒｐと、アンテナ形成領域Ｒａと、アンテナ形成領域Ｒａを囲むシールド層形成領域Ｒｓ１と、を有するシリコン基板Ｗと、能動素子１０と、配線層ＷＬと、オンチップアンテナＡＴと、本実施形態において特徴的なシールド層ＳＬ１と、を備える。シリコン基板Ｗは本実施形態において、例えば第１の基板に対応し、素子形成領域Ｒｐは本実施形態において、例えば第１の領域に対応し、アンテナ形成領域Ｒａは本実施形態において、例えば第２の領域に対応し、さらに、シールド層形成領域Ｒｓ１は本実施形態において、例えば第３の領域に対応する。なお、図１（ｂ）は半導体装置１におけるアンテナ形成領域Ｒａおよびシールド層形成領域Ｒｓ１の平面図であり、また、図１（ａ）は（ｂ）のＡ−Ａ切断線に沿った断面図である。図１（ａ）および（ｂ）における断面図と平面図との関係は図２乃至図７、図９および図１１乃至図１８においても同様である。
【００１２】
能動素子１０は、素子形成領域Ｒｐにおいてシリコン基板Ｗの主面側に形成され、本実施形態においてＣＭＯＳで構成されるが、これに限ることなく、例えばバイポーラトランジスタでもよい。配線層ＷＬもシリコン基板Ｗの素子形成領域Ｒｐに形成され、例えばＮＭＯＳの不純物拡散層ＩＤ１にコンタクトを介して接続される。
【００１３】
オンチップアンテナＡＴは、アンテナ形成領域Ｒａにおいて基板Ｗの主面側のほぼ最上層に形成される。オンチップアンテナＡＴは、図示しない領域において能動素子１０を含む集積回路に接続されて高周波信号を出力し、または高周波信号が入力されて集積回路に送る。ここで、高周波信号とは、例えば３００ＭＨｚ以上の周波数を有する信号をいう。なお、前述したとおり、アンテナから出力される信号は、誘電率の高い層に向かって出力され、オンチップアンテナＡＴから上方へ向かってではなくシリコン基板Ｗ内を裏面側へ向かって出力されるため、出力効率の低下を防止するためにアンテナ形成領域Ｒａの基板Ｗ内にアンテナ以外の素子は形成されない。
【００１４】
シールド層ＳＬ１は、本実施形態において例えば第１のシールド層に対応し、シリコン基板Ｗのシールド層形成領域Ｒｓ１に積層された導電層で形成される。導電層は、ＣＭＯＳの不純物拡散層ＩＤ１〜ＩＤ４と同一の層に形成された不純物拡散層ＩＤ５，ＩＤ６の直上の層からオンチップアンテナＡＴと同一の層に至るまで互いに接するように順次に形成された、コンタクトＣ１、第１導電層１１、第１ビアＶ１、第２導電層２１、第２ビアＶ２および第３導電層３１で構成される。第３導電層３１の上にはパッドＰが形成され、金属ワイヤ（図９の符号ＭＷ参照）またははんだボール（図示せず）によりＧＮＤ（グランド）接続される。これにより、シールド層ＳＬ１は、パッドＰを介して接地され、その結果、シールド層ＳＬ１は、オンチップアンテナＡＴから入出力される高周波信号が基板Ｗ内の回路ブロックに侵入することを抑制する。後に詳述するように、シールド層ＳＬ１のうち、最上層の第３導電層３１を除くコンタクトＣ１、第１導電層１１、第１ビアＶ１、第２導電層２１および第２ビアＶ２は平面視においてオンチップアンテナＡＴを取り囲む閉ループをなすように形成され配置される。最上層の第３導電層３１は、オンチップアンテナＡＴと同一の層に形成されているため、集積回路との接続部ＡＴｊを引き出すため、閉ループの一部が開放された形状となっている。
【００１５】
次に、図１に示す半導体装置の製造方法を図２乃至図７を用いてより具体的に説明する。
【００１６】
まず、図２の断面図に示すように、シリコン基板Ｗの主面に能動素子１０、例えばＣＭＯＳを形成する。このとき、シールド層形成領域Ｒｓ１にも不純物拡散層ＩＤ５，ＩＤ６を併せて形成しておく。
【００１７】
次に、図３（ａ）の断面図に示すように、素子形成領域ＲｐにおいてＣＭＯＳの不純物拡散層ＩＤ１〜ＩＤ４に接するコンタクトの形成に併せて、シールド層形成領域Ｒｓ１においても、不純物拡散層ＩＤ５，ＩＤ６に接するコンタクトＣ１を形成する。コンタクトＣ１は、図３（ｂ）に示すように、平面視においてオンチップアンテナＡＴを周回するような連続した形状でもよいし、図３（ｃ）に示すように、上下（紙面に垂直な方向）に細長いピラー状の導電体ＣＰ１を、平面視においてオンチップアンテナＡＴを囲むように閉ループ状に配置したものでもよい。
【００１８】
本実施形態においては導電体ＣＰ１について、マトリクスをなすように格子状に配置したが、これに限ることなく不規則に分散するように配置してもよい。ただし、導電体ＣＰ１の相互間距離Ｄｃ１１は、オンチップアンテナＡＴから出力される、またはオンチップアンテナＡＴへ入力される信号の周波数から計算される波長の１／８以下であることが必要である。これは、導電体ＣＰ１同士が必要以上に離隔して導電体ＣＰ１相互間の距離Ｄｃ１１が必要以上に長くなると、隣り合う導電体ＣＰ１内にそれぞれ流れる信号の位相が互いに近くなりすぎて、あたかも導電体ＣＰ１間で信号が伝搬する態様になってしまうからである。高周波信号として、例えば６０ＧＨｚの信号を入出力する場合、その波長は約５mmなので、導電体ＣＰ１の相互間距離Ｄｃ１１は６００μｍ以下であればよい。この数値はＬＳＩの製造工程において充分に可能なスペースである。
【００１９】
また、充分なシールド効果を得るためには、コンタクトＣ１の内側面と外側面との間の距離Ｄｃ１２は表皮の深さ（ｓｋｉｎ  ｄｅｐｔｈ＝（ρ／（πｆη）１／２）よりも大きい値を取ることが必要である。なお、ρはコンタクトＣ１に埋め込まれる金属の抵抗率、ｆは信号の周波数、ηはコンタクトＣ１に埋め込まれる金属の透磁率を表す。
【００２０】
次に、図４（ａ）の断面図に示すように、コンタクトＣ１に接する第１導電層１１を形成する。この第１導電層１１は、図４（ｂ）に示すように、オンチップアンテナＡＴを周回するような閉ループ状の連続層であり、その内径ＩＤ１１は、オンチップアンテナＡＴの幅ＷＩ（図１（ｂ）参照）よりも大きい。内径ＩＤ１１は本実施形態において例えば内側側面間の距離に対応する。
【００２１】
続いて、図５（ａ）に示すように、第１導電層１１に接するビアＶ１をシールド層形成領域Ｒｓ１に形成する。図３（ｂ）および（ｃ）で示したものと同様に、ビアＶ１の平面形状においても、オンチップアンテナＡＴを周回するような閉ループ状の連続形状でもよいし、上下（紙面垂直方向）に細長いピラー状の導電体ＶＰ１を閉ループ状に配置したものでもよい。ピラー状の導電体ＶＰ１でビアＶ１を構成する場合、導電体ＶＰ１の相互間距離Ｄｖ１１は、前述した導電体ＣＰ１の相互間距離Ｄｃ１１と同様に、オンチップアンテナＡＴから入出力される信号の周波数から計算される波長の１／８以下となる必要がある。なお、コンタクトＣ１の位置とビアＶ１の位置とは、平面視において同一でもよいし、図示しない配線を介して第１導電層１１に接続されてさえいれば、同一でなくてもよい。その理由は、細長いピラー状の導電体ＣＰ１間の距離Ｄｃ１１および導電体ＶＰ１間の距離Ｄｖ１１が、オンチップアンテナＡＴから入出力される信号の周波数から計算される波長の１／８以下であれば、コンタクトまたはビアの位置に関係なく同様のシールド効果をもたらすからである。
【００２２】
次に、第１導電層１１と同様にして、図６（ａ）に示すように、ビアＶ１の上に第２導電層２１をビアＶ１に接するように形成する。このときも、図６（ｂ）に示すように、ビアＶ１は第１導電層１１と同様に閉ループ状の連続形状を有する。
【００２３】
そしてさらに、第２導電層２１の上でこれに接するようにビアＶ２をビアＶ１と同様に形成した後、図７に示すように、オンチップアンテナＡＴが形成される層に第３導電層３１を形成する。このとき、前述したとおり、第３導電層３１の平面形状は、集積回路との接続部ＡＴｊをオンチップアンテナＡＴから引き出すために閉ループの一部が開放された形状となっている。
【００２４】
以上のプロセスにより形成されたシールド層ＳＬ１の平面図を図８に示す。同図に示すように、シールド層ＳＬ１は全体として網目状に形成される。
【００２５】
（第１の変形例）
図９は、本実施形態の第１の変形例を示す断面図である。図１（ａ）との対比により明らかなように、本変形例の半導体装置２は、半導体装置１の構成に加え、基板Ｗの主面側に形成されたモールド樹脂Ｍ１と、基板Ｗの裏面側に形成されたモールド樹脂Ｍ３をさらに備える。モールド樹脂Ｍ３の誘電率は約３．５となっており、空気の誘電率１．５よりも大きいため、図１（ａ）に示す半導体装置１と比較してオンチップアンテナＡＴからの出力効率を改善することができる。
【００２６】
（第２の変形例）
図１０は、基板抵抗とアンテナ効率との関係を示すグラフである。同図に示すように、基板抵抗が高いほどアンテナ効率は改善され、基板抵抗が約３５Ω以上である場合に、ミリ波の要求仕様Ｓ（５０％）以上になる。そこで、本実施形態の第２の変形例では、基板として基板抵抗３５Ω以上のシリコン基板を使用することにより、図１（ａ）に示す半導体装置１と比較してオンチップアンテナＡＴからの出力効率をさらに改善することが可能になる。
【００２７】
（２）第２の実施の形態
図１１は、本発明の第２の実施の形態による半導体装置の概略構成を示す断面図である。図１（ａ）との対比により明らかなように、図１１に示す半導体装置４の特徴は、オンチップアンテナＡＴと同一層に形成された第３導電層３１から下層になるに従って、導電層の内径が大きくなるように形成されたシールド層ＳＬ２を備える点にある。即ち、第１導電層１２の内径は第２導電層２２よりも大きく、ビアＶ４１の内径はビアＶ４２よりも大きく、コンタクトＣ４１の内径もビア４１の内径より大きい。
【００２８】
このように、オンチップアンテナＡＴが形成された層から下層になるに従って導電層の内径が逓増するようにレイアウトを変更することにより、全体としてシールド層ＳＬ２にホーンアンテナの形状を持たせることが可能になり、オンチップアンテナＡＴによる信号入出力の効率をさらに向上させることができる。なお、シールド層ＳＬ２は本実施形態において例えば第１のシールド層に対応する。
【００２９】
このような半導体装置４は、図１２および図１３に示すように、予め内径を大きく取ったレイアウトを準備し、コンタクトＣ４１、第１導電層１２、ビアＶ４１および第２導電層２２、ビアＶ４２と、上方へ積層されるに従って内径が逓減するようにシールド層ＳＬ２を形成していけばよい。
【００３０】
（３）第３の実施の形態
上述した第１および第２の実施の形態では、導電層の積層体で構成されるシールド層ＳＬ１，ＳＬ２により、シリコン基板Ｗ内でオンチップアンテナＡＴの入出力信号が直接回路ブロック内へ侵入することを防止することができた。
【００３１】
しかしながら、なんらかの原因でシリコン基板Ｗ中に侵入する信号もあり、このような信号がシリコン基板Ｗ内を経由して間接的に回路ブロックに侵入することを防止する必要がある。本実施形態はシリコン基板Ｗの裏面側に貫通ビアを設けることによりシリコン基板Ｗ中に侵入した信号が回路ブロックに侵入することを防止するものである。
【００３２】
図１４は、本実施形態の半導体装置の概略構成を示す断面図である。図１との対比により明らかなように、図１４に示す半導体装置５は、シリコン基板Ｗの裏面からシールド層ＳＬ１のコンタクトＣ１に至るまで貫通するように設けられた貫通ビアを金属材料で埋め込んだビア金属層ＰＭ１をさらに備える。半導体装置５では、コンタクトＣ１に接するようにビア金属層ＰＭ１を形成することにより、シールド層ＳＬ１およびパッドＰを介してビア金属層ＰＭ１をＧＮＤ接続させている。ビア金属層ＰＭ１は本実施形態において例えば第２のシールド層に対応する。なお、本実施形態では、図１に示す不純物拡散層ＩＤ５，ＩＤ６に代えて金属層ＭＬを設けている。
【００３３】
ここで、次記するように、貫通ビアの形成に際しては、高周波信号の入出力効率の低下を避けるため、アンテナ形成領域Ｒａのシリコン層を除去することは好ましくない。従って、ビア金属層ＰＭ１について閉ループの平面形状を持たせることができず、図１４（ｂ）に示すように、スペースＳＰで分割された形状を有するように形成される。また、第１の実施の形態で前述したように、ビア金属層ＰＭ１の平面視における内側側面と外側側面との距離Ｄｍ１２は、表皮の深さ（ｓｋｉｎ  ｄｅｐｔｈ＝（ρ／（πｆη）１／２）よりも大きい値を取る必要がある。なお、図１４（ｃ）に示すように、ビア金属層ＰＭ１を上下（紙面垂直方向）に細長いピラー状の金属層ＶＭ１で構成する場合は、特にさらに分割させる必要はない。
【００３４】
本実施形態の半導体装置５の製造方法について図１５および図１６を参照しながら説明する。
【００３５】
第１の実施の形態において図２から図７を参照して説明した製造プロセスは、不純物拡散層ＩＤ５，ＩＤ６に代えて金属層ＭＬを形成する点を除いて本実施形態の半導体装置５の製造プロセスにおいても実質的に同様であるので、以下では図７のプロセスが終了した段階から説明をする。
【００３６】
まず、図１５（ａ）に示すように、シリコン基板Ｗの上面に保護テープＰＴＡを貼り、裏面グラインディングで裏面を後退させることによりシリコン基板Ｗを薄膜化する。
【００３７】
次に、図（ｂ）に示すように、シリコン基板Ｗの裏面に対し、レジストを用いたパターニングを施した後にドライエッチングにより貫通ビアＰＶを形成する。なお、貫通ビアＰＶの形成には、レジストを使用することなくレーザで開口する方法もある。貫通ビアＰＶの形成によりその底面にシールド層ＳＬ１のコンタクトＣ１が露出する。
【００３８】
次に、図１５（ｃ）に示すように、金属材料のスパッタリングによりメッキのシード層となる金属膜ＭＦを形成し、レジストを用いたパターニングの後、図１６に示すように、レジストＲＴの開口部にのみ金属を成長させる。その後は、レジストＲＴを除去して、既に成長していた金属をマスクにしてシード層に用いられた金属膜ＭＦのうち余分な部分を除去し、最後に保護テープＰＴＡを除去すれば、図１４に示す半導体装置５が得られる。
【００３９】
（４）第４の実施の形態
本発明の第４の実施の形態について図１７を参照しながら説明する。図１７（ａ）に示す半導体装置１０５は、前述した第３の実施の形態による半導体装置５を実装基板ＭＳに実装させたものである。ここで、実装基板ＭＳは、セラミック多層配線基板で構成され、半導体装置５のシールド層形成領域Ｒｓ１に対応した領域Ｒｓ１１に複数の導電層の積層体で形成されたシールド層ＳＬ１１を備える。そして、半導体基板５は、ビア金属層ＰＭ１が実装基板ＭＳのシールド層ＳＬ１１に接続するように位置合わせされて実装される。シールド層ＳＬ１１は、ビア金属層ＰＭ１、シールド層ＳＬ１およびパッドＰを介してＧＮＤ接続される。
【００４０】
本実施形態によれば、実装基板ＭＳ１を用いることにより、オンチップアンテナＡＴの出力信号が誘電率１１のシリコン基板Ｗから誘電率１の空気層に直接出力することを避けることができる。実装基板ＭＳ１の材料として誘電率が１１よりも小さく１よりも大きなものを選択することにより、シリコン基板Ｗからの出力信号の反射を緩和することができる。本実施形態において実装基板ＭＳは誘電率約４．６のセラミック材料で形成される。
【００４１】
実装基板ＭＳは図１７（ｂ）に示すように、前述した第３の実施の形態における貫通ビアを用いた多層工程によりセラミック基板にシールド層ＳＬ１１を形成することにより製造する。ただし、実装基板ＭＳでは、その頂面が実装基板ＭＳの頂面に露出し、かつその底面も実装基板ＭＳの裏面へ露出するようにシールド層ＳＬ１１が形成される。
【００４２】
図１８は、本実施形態の一変形例である半導体装置１０６の概略構成を示す断面図である。本例の半導体装置１０６は、上層から下層へ向けて各導電層の内径が逓増するように形成されたシールド層ＳＬ２（図１１参照）に接続するように形成されたビア金属層ＰＭ１を含む半導体装置６を、同様に上層から下層へ向けて各導電層の内径が逓増するように形成されたシールド層ＳＬ１２が形成されたセラミック多層配線基板ＭＳ２に、ビア金属層ＰＭ１がシールド層ＳＬ１２に接続するように位置合せして実装させたものである。このような構造のシールド層ＳＬ１１を実装基板ＭＳ２にも設けることにより、実装基板側でもホーンアンテナの効果を得ることができ、オンチップアンテナＡＴの出力効率をさらに高めることができる。なお、本実施形態において実装基板ＭＳ１，ＭＳ２は例えば第２の基板に対応し、領域Ｒｓ１１，Ｒｓ１２は例えば第４の領域に対応し、さらに、シールド層ＳＬ１１，ＳＬ１２は例えば第３のシールド層に対応する。
【００４３】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限るものでは決してなく、その技術的範囲内で種々変形して実施できることは勿論である。例えば、上述した実施形態では、第１のシールド層が第２のシールド層に接続する態様を説明したが、これに限ることなく、ＧＮＤ接続さえされれば、第１のシールド層に接続されなくてもよい。同様に、上述した実施形態では、第３のシールド層が第２のシールド層を介して第１のシールド層にまで接続される態様について説明したが、これに限ることなく、ＧＮＤ接続さえされていれば、第２のシールド層に接続されなくてもよい。また、上記実施形態では、アンテナ形成領域Ｒａは素子形成領域Ｒｐに隣接する態様について説明したが、これに限ることなく、例えば約６０ＧＨｚのミリ波帯を用いた近距離通信用機器のように、アンテナ形成領域Ｒａが素子形成領域Ｒｐを囲むように設定される場合にも適用できるのは勿論である。
【符号の説明】
【００４４】
１〜６，１０５，１０６：半導体装置。１０：能動素子。１１，１２，２１，２２，３１：導電層。ＡＴ：オンチップアンテナ。Ｃ１，Ｃ４１：コンタクト。ＩＤ１〜ＩＤ６：不純物拡散層。ＩＤ１１：内径。Ｍ：シリコン基板。ＭＳ：実装基板。Ｐ：パッド。ＰＭ１：ビア金属層。Ｒａ：アンテナ形成領域。Ｒｓ１，Ｒｓ１１：シールド層形成領域。Ｒｐ：素子形成領域。ＳＬ１，ＳＬ２，ＳＬ１１，ＳＬ１２：シールド層。Ｖ１，Ｖ２，Ｖ４１，Ｖ４２，：ビア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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