(57)【要約】【課題】回路規模の増大を抑えつつ、信頼性を向上させた半導体装置を提供する。【解決手段】半導体装置は、第１のデータを保持する記憶部と、前記記憶部が保持する第１のデータをアドレス情報に基づいて転送する第１のデコーダと、前記第１のデコーダから転送された第１のデータを検知・増幅し、出力する複数のセンスアンプ回路と、前記センスアンプ回路から出力された第１のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第２のデータを出力する第１のエラー処理部と、前記第１のエラー処理部から出力された第２のデータを前記アドレス情報に基づいて分配する第２のデコーダと、前記第２のデコーダから分配された第２のデータを保持する複数のラッチ回路と、前記ラッチ回路に保持された第２のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第３のデータを出力する第２のエラー処理部とを有する。【選択図】図３
2010134993.tif 000002
【特許請求の範囲】
【請求項１】
第１のデータを保持する記憶部と、
前記記憶部が保持する第１のデータをアドレス情報に基づいて転送する第１のデコーダと、
前記第１のデコーダから転送された第１のデータを検知・増幅し、出力する複数のセンスアンプ回路と、
前記センスアンプ回路から出力された第１のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第２のデータを出力する第１のエラー処理部と、
前記第１のエラー処理部から出力された第２のデータを前記アドレス情報に基づいて分配する第２のデコーダと、
前記第２のデコーダから分配された第２のデータを保持する複数のラッチ回路と、
前記ラッチ回路に保持された第２のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第３のデータを出力する第２のエラー処理部と
を有することを特徴とする半導体装置。
【請求項２】
前記第１のエラー処理部は、所定数の前記センスアンプ回路に保持された第１のデータの多数決結果から情報データを生成し、前記情報データから前記第２のデータを生成・出力する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のエラー処理部は、所定数の前記センスアンプ回路に保持された第１のデータの一致・不一致を検知し、その結果を第１の検知情報として出力する
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第２のエラー処理部は、所定数の前記ラッチ回路に保持された第２のデータの多数決結果から前記第３のデータを生成・出力する
ことを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
複数の前記第１の検知情報の論理和を取り、その結果を第１の警告情報として出力する
ことを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トリミング情報及びトリミング情報などの管理情報を記憶するメモリを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、歩留まり向上等のために、トリミングやリダンダンシ置き換え等が採用されている。これらの管理情報は、通常、ヒューズ（不揮発性ヒューズ、メタル溶断ヒューズ、レーザーヒューズ等）に書き込まれており、電源投入時にヒューズから読み出され、ラッチ回路に格納される。
【０００３】
信頼性が重要となるシステムに使用される半導体装置の場合、管理情報の信頼性が大変重要となるため、フラッシュメモリの管理情報格納領域に格納された管理情報が、センスアンプで読み出された直後に多数決論理処理されてから救済データバッファに取り込まれるようにしたものが知られている（特許文献１）。
【０００４】
しかし、この回路は、ソフトエラー等によるデータ化けの問題を解決することができない。
【特許文献１】ＷＯ０３／０７３４３０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、回路規模の増大を抑えつつ、信頼性を向上させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの態様において、半導体装置は、第１のデータを保持する記憶部と、前記記憶部が保持する第１のデータをアドレス情報に基づいて転送する第１のデコーダと、前記第１のデコーダから転送された第１のデータを検知・増幅し、出力する複数のセンスアンプ回路と、前記センスアンプ回路から出力された第１のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第２のデータを出力する第１のエラー処理部と、前記第１のエラー処理部から出力された第２のデータを前記アドレス情報に基づいて分配する第２のデコーダと、前記第２のデコーダから分配された第２のデータを保持する複数のラッチ回路と、前記ラッチ回路に保持された第２のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第３のデータを出力する第２のエラー処理部とを有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、回路規模の増大を抑えつつ、信頼性を向上させた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
【０００９】
まず、本発明の実施形態の説明の前に、比較例に係る半導体装置が備えるヒューズメモリについて説明する。
【００１０】
図１０は、比較例に係る半導体装置が備えるヒューズメモリ１００を示すブロック図である。このヒューズメモリ１００は、半導体装置の管理情報としてトリミング情報を記憶するものである。なお、図１０は、トリミング情報の読み出し単位を３ビットとする場合の構成である。
【００１１】
ヒューズメモリ１００は、ヒューズセルアレイ１０５を備えている。ヒューズセルアレイ１０５は、フローティングゲート構造を持つメモリトランジスタと選択トランジスタの電流経路を直列接続してなるメモリセルを複数有する。このヒューズセルアレイ１０５には、予めトリミング情報が記憶されている。
【００１２】
また、ヒューズメモリ１００は、第１のデコーダ１１０と複数のセンスアンプ回路１２０を備える。デコーダ１１０は、アドレス情報ＡＤＤＲに基づいて、ヒューズセルアレイ１０５の所定のメモリセルから、３ビット分のトリミング情報を読み出す。このトリミング情報は、１ビット毎に３個のメモリセルに格納され、それぞれがセンスアンプ回路１２０に転送される。このトリミング情報はセンスアンプ回路１２０により検知・増幅される。例えば、センスアンプ回路１２０ａ〜１２０ｃは、同じ１ビット分のトリミング情報を検知・増幅することになる。
【００１３】
また、ヒューズメモリ１００は、複数の多数決回路１３１からなるエラー処理部１３０、第２のデコーダ１４０、及び複数のラッチ回路１５０を備える。エラー処理部１３０の多数決回路１３１は、デコーダ１１０から３個のセンスアンプ回路１２０に転送された１ビット分のトリミング情報の多数決を採る。この多数決結果は、第２のデコーダ１４０を介して、ラッチ回路１５０に保持される。このラッチ回路１５０に保持されたデータが最終的なトリミング情報となる。
【００１４】
この構成を持つヒューズメモリ１００の場合、トリミング情報は、１ビット毎に３個のメモリセルに格納され、それぞれがセンスアンプ回路１２０に転送されるため、１個のメモリセルでデータ化けした場合や、あるいは１個のセンスアンプ回路１２０でデータが反転してしまった場合であっても、多数決回路により、その影響を排除することができる。
【００１５】
しかし、この構成の場合、最終段となるラッチ回路１５０で保持されているラッチ回路１５０でデータが一旦反転してしまった場合、そのトリミング情報は、再起動等しない限り、回復できない点が問題である。
【００１６】
そこで、このような問題を解消した半導体装置が備えるヒューズメモリ２００のブロック図を図１に示す。
【００１７】
このヒューズメモリ２００は、図１０に示すヒューズメモリ１００のエラー処理部１３０がなくなり、同様の構成を持つエラー処理部２６０が、ラッチ回路１５０の後段に設けられた構成となっている。
【００１８】
つまり、ヒューズメモリ２００は、図１０に示すヒューズメモリ１００と同様に、記憶部であるヒューズセルアレイ１０５、第１のデコーダ１１０、及び複数のセンスアンプ回路１２０を備える。なお、ヒューズメモリ２００の説明において、ヒューズセルアレイ１０５が保持するトリミング情報を第１のデータと表現することもある。
【００１９】
また、ヒューズメモリ２００は、第２のデコーダ１４０と複数のラッチ回路１５０を備える。第２のデコーダ１４０は、センスアンプ回路１２０から送信されたトリミング情報を受け、アドレス情報ＡＤＤＲに基づいて、複数のラッチ回路１５０に転送する。これを受けた複数のラッチ回路１５０は、それぞれにこのトリミング情報を保持する。なお、トリミング情報は、１ビット毎に３個のメモリセルに格納され、それぞれがラッチ回路１５０に転送されるため、例えば、ラッチ回路１５０ａ〜１５０ｃは、同じ１ビット分のトリミング情報を保持することになる。
【００２０】
さらに、ヒューズメモリ２００は、複数の多数決回路２６１からなるエラー処理部２６０を備える。
【００２１】
図２は、多数決回路２６１を示す回路図である。
【００２２】
この多数決回路２６１は、３つの入力データＩＮ１〜ＩＮ３が入力され、それら入力データＩＮ１〜ＩＮ３の多数決を採り“０”が多い場合は“０”、“１”が多い場合は“１”を出力データＯＵＴとする回路である。この回路２６１は、入力データＩＮ１及びＩＮ２が入力されるＮＯＲゲートＧ２０１、入力データＩＮ１及びＩＮ３が入力されるＮＯＲゲートＧ２０２、入力データＩＮ２及びＩＮ３が入力されるＮＯＲゲートＧ２０３、及びこれらＮＯＲゲートＧ２０１〜Ｇ２０３の出力が入力される３入力のＮＯＲゲートＧ２０４から構成される。
【００２３】
この構成による多数決回路２６１において、例えば、ラッチ回路１５０ａ〜１５０ｃに接続された多数決回路２６１ａの場合、入力データＩＮ１、ＩＮ２、ＩＮ３は、それぞれラッチ回路１５０ａ、１５０ｂ、１５０ｃが保持するトリミング情報となる。また、出力データＯＵＴは第２のデータであるヒューズメモリ２００の出力ＦＯＵＴ（１）となる。
【００２４】
次に、以上の構成を持つヒューズメモリ２００において、トリミング情報の転送中にエラーが生じた場合を考える。
【００２５】
ここでは、簡単のため、ヒューズセルアレイ１０５に保持されている値“０”のトリミング情報１ビット分の読み出しについて考える。
【００２６】
第１のケースとして、センスアンプ回路１２０でトリミング情報が反転してしまった場合を考える。
【００２７】
トリミング情報“０”は、第１のデコーダ１１０からセンスアンプ回路１２０ａ〜１２０ｃに転送される。その後、転送されたトリミング情報がセンスアンプ回路１２０ｃで検知・増幅される際に “１”に反転したとする。この場合、第２のデコーダ１４０を介してラッチ回路１５０ａ、１５０ｂ、１５０ｃには、それぞれ、“０”、“０”、“１”のトリミング情報が保持される。しかし、多数決回路２６１ａによりこれらトリミング情報の多数決が採られるため、ヒューズメモリの出力ＦＯＵＴ（１）は、“０”になる。この場合、最終的なトリミング情報は“０”になる。つまり、センスアンプ回路１２０ｃにおいて生じたデータ反転は、最終的なトリミング情報に影響を与えないことになる。
【００２８】
第２のケースとして、一旦、ラッチ回路１５０に保持されたトリミング情報が反転してしまった場合を考える。
【００２９】
トリミング情報“０”は、第２のデコーダ１４０から転送され、ラッチ回路１５０ａ〜１５０ｃで保持される。ここで、ラッチ回路１５０ｃが保持していたトリミング情報が “１”に反転したとする。しかし、このケースにおいても、第１のケースと同様に、多数決回路２６１ａによりラッチ回路１５０ａ〜１５０ｃに保持されたトリミング情報の多数決が採られるため、ヒューズメモリの出力ＦＯＵＴ（１）は、“０”になる。この場合、最終的なトリミング情報は“０”になる。つまり、ラッチ回路１５０ｃにおいて生じたデータ反転は、最終的なトリミング情報に影響を与えないことになる。
【００３０】
第３のケースとして、センスアンプ回路１２０ｃで検知・増幅されているトリミング情報、及びラッチ回路１５０ａに保持されているトリミング情報が反転した場合について考える。
【００３１】
この場合、センスアンプ回路１２０ａ、１２０ｂ、１２０ｃが出力するトリミング情報は、それぞれ“０”、“０”、“１”となる。続いて、センスアンプ回路１２０ａ〜１２０ｃから出力されたトリミング情報は、デコーダ１４０を介して、ラッチ回路１５０ａ〜１５０ｃに保持される。この時、ラッチ回路１５０ａ、１５０ｂ、１５０ｃが保持しているトリミング情報は、それぞれ“０”、“０”、“１”である。その後、ラッチ回路１５０ａに保持されていたトリミング情報“０”が反転し“１”になったとする。この場合、多数決回路２６１ａにより多数決が採られる結果、ヒューズメモリの出力ＦＯＵＴ（１）は“１”になる。つまり、第３のケースの場合、誤ったトリミング情報が出力されることになる。以上のように、ヒューズメモリ２００によれば、ヒューズメモリ１００と同様、３個のセンスアンプ回路１２０のうちいずれか１個でデータの反転が生じた場合でも、最終的なトリミング情報には影響しない。また、１ビット毎に３個のラッチ回路１５０にトリミング情報が保持されているため、このうち１個のラッチ回路１５０でトリミング情報が反転してしまった場合であっても、エラー処理部２６０の働きにより、最終的なトリミング情報への影響を排除することができる。
【００３２】
しかし、上記第３のケースのように、２箇所以上で、トリミング情報が反転してしまうと、エラーの訂正ができない場合が生ずるため問題となる。
【００３３】
［第１の実施形態］
そこで、上記問題を解消するものとして、図３に本発明の第１の実施形態に係るヒューズメモリ３００のブロック図を示す。なお、図３のヒューズメモリ３００も、図２と同様、トリミング情報の読み出し単位を３ビットとする場合の構成である。
【００３４】
ヒューズメモリ３００は、ヒューズメモリ２００の第２のデコーダ１４０を第２のデコーダ３４０に替え、複数のセンスアンプ回路１２０と第２のデコーダ３４０との間に第１のエラー処理部１３０を設けて構成されている。
【００３５】
第１のエラー処理部１３０は、１度に読み出すトリミング情報３ビットのそれぞれに対応した３個の多数決回路１３１ａ〜１３１ｃを備える。これら多数決回路１３１ａ、１３１ｂ、１３１ｃは、それぞれ同じ１ビット分のトリミング情報を検知・増幅するセンスアンプ回路１２０ａ〜１２０ｃ、１２０ｄ〜１２０ｆ、１２０ｇ〜１２０ｉの出力（以下、本実施形態の説明において「第１のデータ」とする）を入力とする。これら多数決回路１３１は、入力された３つの第１のデータの多数決を採り、その多数決結果（以下、本実施形態の説明において「第２のデータ」とする）を第２のデコーダ３４０に送信する。
【００３６】
なお、これら多数決回路１３１の回路構成は、図２に示す多数決回路２６１と同様である。
【００３７】
第２のデコーダ３４０は、ヒューズメモリ２００のデコーダ１４０と異なり、多数決回路１３１ａ、１３１ｂ、１３１ｃから送信された３ビットの第２のデータを、１ビット毎に３個のラッチ回路１５０に分配する。つまり、多数決回路１３１ａ、１３１ｂ、１３１ｃから出力された第２のデータは、それぞれラッチ回路１５０ａ〜１５０ｃ、１５０ｄ〜１５０ｆ、１５０ｇ〜１５０ｉに保持される。これらラッチ回路１５０に保持された第２のデータは、それぞれ第２のエラー処理部２６０が備える多数決回路２６１に転送される。その後、多数決回路２６１により多数決が採られ、その結果（第３のデータ）がヒューズメモリ３００の出力ＦＯＵＴになる点については、ヒューズメモリ２００と同様である。
【００３８】
次に、ヒューズメモリ３００において、上記第３のケースと同様、センスアンプ回路１２０ｃで検知・増幅されるトリミング情報、及びラッチ回路１５０ａに保持されているトリミング情報が反転した場合について考える。
【００３９】
先ず、第１のデコーダ１１０から転送される第１のデータ“０”は、センスアンプ回路１２０ａ、１２０ｂにおいて正常に読み出される一方、センスアンプ回路１２０ｃにおいては、“１”と誤読み出しされたとする。この場合であっても、多数決回路１３１ａにより、センスアンプ回路１２０ａ〜１２０ｃからの第１のデータの多数決が採られることで、センスアンプ回路１２０ｃの出力の影響を受けることなく、正しい第２のデータ“０”が第２のデコーダ３４０に送信されることになる。
【００４０】
続いて、この第２のデータ“０”がデコーダ３４０からラッチ回路１５０ａ〜１５０ｃにそれぞれ分配され保持されるが、ラッチ回路１５０ｃにおいて、保持されている第２のデータが反転し“１”になったとする。この場合には、ヒューズメモリ２００の場合と同様に、多数決回路２６１ａにより、ラッチ回路１５０ａ〜１５０ｃの保持する第２のデータの多数決が採られることで、最終的なトリミング情報として、正しい第３のデータ“０”を得ることができる。
【００４１】
以上のように、本実施形態によれば、同一のトリミング情報を複数のセンスアンプ回路に転送し、その結果の多数決を採ることで、記憶部やセンスアンプ回路により生じたエラーの訂正をすることができる。同様に、この多数決結果を複数のラッチ回路に分配し、その多数決を採ることで、ラッチ回路により生じたエラーの訂正が可能となる。さらに、センスアンプ回路及びラッチ回路の出力に、それぞれエラー救済のための多数決ロジックを設けることで、エラーが生じた箇所が明確となり、不良原因の特定を容易にすることができる。また、図１のヒューズメモリ２００のような構成に比べ、センスアンプ回路からラッチ回路へのデータバス本数を少なくすることができるため、回路規模の増大を抑えることができる。
【００４２】
［第２の実施形態］
図４は、本発明の第２の実施形態に係る半導体装置のヒューズメモリ４００のブロック図である。
【００４３】
本ヒューズメモリ４００は、第１の実施形態に係るヒューズメモリ３００の第１のエラー処理部１３０に替え、第１のエラー処理部４３０により構成されている。
【００４４】
このエラー処理部４３０は、図３に示すエラー処理部１３０と同様に、３個のセンスアンプ回路１２０から送信されるトリミング情報（第１のデータ）の多数決を採り、その多数決結果を出力する複数の多数決回路１３１を備えている。さらに、３個のセンスアンプ回路１２０から送信される第１のデータが一致しているか否かを検知し、不一致の場合には、不一致検知信号を出力する複数の不一致検知回路４３２を備えている。
【００４５】
図５は、不一致検知回路４３２の回路図である。
【００４６】
この不一致検知回路４３２は、３つの入力データＩＮ１〜ＩＮ３が入力され、それらのデータが不一致の場合“１”、一致の場合“０”を出力データＯＵＴとする回路である。
【００４７】
この回路４３２は、入力データＩＮ１及びＩＮ２が入力されるＥＸＯＲゲートＧ４０１、入力データＩＮ１及びＩＮ３が入力されるＥＸＯＲゲートＧ４０２、入力データＩＮ２及びＩＮ３が入力されるＥＸＯＲゲートＧ４０３、及びそれらＥＸＯＲゲートＧ４０１〜Ｇ４０３の出力が入力される３入力のＯＲゲートＧ４０４から構成される。
【００４８】
この構成による不一致検知回路４３２において、例えば、センスアンプ回路１２０ａ〜１２０ｃに接続された不一致検知回路４３２ａの場合、入力データＩＮ１、ＩＮ２、ＩＮ３は、それぞれセンスアンプ回路１２０ａ、１２０ｂ、１２０ｃの出力となり、出力データＯＵＴが不一致検知信号となる。
【００４９】
この不一致検知信号を用いることで、ヒューズメモリ４００の外部に対し、異常を知らせることができる。
【００５０】
図４の場合、不一致検知信号に基づいて外部に対する警告信号ＡＬＥＲＴを出力するための警告信号発生回路４３３が付加されている。
【００５１】
この警告信号発生回路４３３は、４入力のＯＲゲートＧ４０５と、このＯＲゲートＧ４０５の出力端子がセット端子Ｓに接続されたＲＳフリップフロップ回路４３３ａとからなる。また、ＯＲゲートＧ４０５には、不一致検知回路４３２ａ〜４３２ｃから出力される不一致検知信号と、ＲＳフリップフロップ回路４３３ａの出力信号が入力される。このような構成において、ＲＳフリップフロップ回路４３３ａの出力が警告信号ＡＬＥＲＴとなる。
【００５２】
この回路４３３は、不一致検知信号の少なくとも１つが一旦“１”になると、リセット信号ＲＳＴ＝“１”がＲＳフリップフロップ回路４３３のリセット端子Ｒに入力されるまで、警告信号ＡＬＥＲＴ＝“１”を出力し続ける。
【００５３】
本実施形態によれば、第１の実施形態の場合と同様の効果を得ることができる。さらに、不一致検知回路が付加されているため、センスアンプ回路から出力される第１のデータの異常を外部で検知することができる。つまり、本実施形態の半導体装置を用いることで、第１の実施形態の場合に比べ、メンテナンス性の高いシステムを構築することができる。
【００５４】
［第３の実施形態］
図６は、本発明の第３の実施形態に係る半導体装置のヒューズメモリを示すブロック図である。
【００５５】
このヒューズメモリ５００は、第２の実施形態に係るヒューズメモリ４００の第１及び第２のエラー処理部４３０及び２６０を、第１及び第２のエラー処理部５３０及び５６０に替えて構成されている。
【００５６】
第１のエラー処理部５３０は、多数決回路１３１、不一致検知回路４３２、警告信号発生回路４３３の他に、パリティ発生回路５３４が付加された構成となっている。このパリティ発生回路５３４は、多数決検知回路１３１から与えられた３ビットのトリミング情報（以下、本実施形態の説明において「情報データ」とする）から１ビットのパリティデータ（以下、本実施形態の説明において「検査データ」とする）を生成し、これら情報データ及び検査データからなる４ビットの第２のデータを第２のデコーダ５４０に送信するものである。
【００５７】
ここで、この４ビットの第２のデータは、第２のデコーダ５４０を介して、４個のラッチ回路、例えば１５０ａ〜１５０ｄに保持される。ここで、検査データは、図６中点線で囲まれたラッチ回路１５０ｄに保持される。
【００５８】
第２のエラー処理部５６０は、複数の１ビットエラー検知回路５６２を備える。これら１ビットエラー検知回路５６２は、第２のデータを受け、検査データに基づいて情報データに対するパリティチェックを行う。このパリティチェックによりエラーを検知した場合には、１ビットエラー検知信号を出力する。
【００５９】
さらに、このエラー処理部５６０は、複数の１ビットエラー検知回路５６２からそれぞれ出力される１ビットエラー検知信号を入力とするＯＲゲートＧ５０１を備える。このＯＲゲートＧ５０１の出力は、第２の検知情報であるエラー信号ＥＲＲとして出力される。このエラー信号ＥＲＲは、ラッチ回路１５０に保持されるトリミング情報の更正をするタイミングに用いることができる。
【００６０】
以上のように、本実施形態によれば、データ読み出し単位（図７の場合、３ビット）毎に１個のラッチ回路を追加すれば良い。したがって、第１及び第２の実施形態のように、第１のエラー処理部２６０を多数決回路２６１で構成する場合に比べ、回路面積を大幅に縮小することができるとともに、信頼性も確保することができる。
【００６１】
［第４の実施形態］
図７は、本発明の第４の実施形態に係る半導体装置のヒューズメモリを示すブロック図である。
【００６２】
このヒューズメモリ６００は、第３の実施形態に係るヒューズメモリ５００の第１及び第２のエラー処理部５３０及び５６０を、第１及び第２のエラー処理部６３０及び６６０に替えて構成されている。
【００６３】
第１のエラー処理部６３０は、多数決回路１３１、不一致検知回路４３２、警告信号発生回路４３３の他に、ＥＣＣ（Error Check and Correct）のパリティ発生回路６３４が付加された構成となっている。このパリティ発生回路６３４は、多数決検知回路１３１から与えられた３ビットのトリミング情報（以下、本実施形態の説明において「情報データ」とする）から２ビットのパリティデータ（以下、本実施形態の説明において「検査データ」とする）を生成し、これら情報データ及び検査データからなる５ビットの第２のデータを第２のデコーダ６４０に送信するものである。
【００６４】
ここで、この５ビットの第２のデータは、第２のデコーダ６４０を介して、５個のラッチ回路、例えば１５０ａ〜１５０ｅに保持される。また、検査データは、図７中点線で囲まれたラッチ回路１５０ｄ、１５０ｅに保持される。
【００６５】
第２のエラー処理部６６０は、複数のＥＣＣのエラー訂正回路６６２を備える。これらエラー訂正回路６６２は、第２のデータを受け、検査データにより情報データに対するエラーを検知し訂正する。
【００６６】
つまり、本実施形態によれば、記憶部やセンスアンプ回路で生じたエラーの検知だけでなく、それ以降の第２のデコーダ、ラッチ回路におけるエラーの訂正もすることができる。これにより、第１、第２の実施形態に比べ、より信頼性の高い半導体装置を提供することができる。
【００６７】
［第５の実施形態］
図８は、本発明の第５の実施形態に係る半導体装置のヒューズメモリを示すブロック図である。本実施形態は、ヒューズセルアレイ１０５に管理情報としてフラッシュメモリ等のリダンダンシ情報を格納する場合の実施形態である。
【００６８】
このヒューズメモリ７００は、第４の実施形態に係るヒューズメモリ６００の第２のエラー処理部６６０を、第２のエラー処理部７６０に替えて構成されている。
【００６９】
第２のエラー処理部７６０は、第４の実施形態に係るヒューズメモリ６００のエラー訂正回路６６２と同様の回路７６２に加え、デコーダ７６３を備える。
【００７０】
デコーダ７６３には、複数組の５ビットからなる第２のデータが入力される。ここで、第２のデータは、第１のエラー処理部６３０で生成されるもので、３ビットのトリミング情報（以下、本実施形態の説明において「情報データ」とする）と２ビットのＥＣＣのパリティデータ（以下、本実施形態の説明において「検査データ」とする）からなる。これら複数組の第２のデータから１組の第２のデータを選択的にＥＣＣのエラー訂正回路７６２に送信する。その後、エラー訂正回路７６２が、検査データに基づいて情報データのパリティチェックを行い、出力ＦＯＵＴを得る点については、第４の実施形態に係るエラー訂正回路６６２と同様である。
【００７１】
本実施形態のように、ヒューズセルアレイ１０５に記憶されたデータがリダンダンシ情報である場合、第４の実施形態の場合と異なり、データ読み出し／書き込みに関係するアドレスの情報のみを出力すれば良い。そのためエラー訂正回路７６２は１個だけあれば足りる。
【００７２】
つまり、本実施形態によれば、第１及び第２の実施形態のように、第２のエラー処理部２６０を複数の多数決回路２６１で構成する場合より、回路構成を少なくすることができるため、半導体装置のチップ面積の増大を抑制することができる。
【００７３】
［半導体装置の構成例］
図９は、本発明の第２の実施形態に係るヒューズメモリ４００を搭載した半導体装置を示すブロック図である。
【００７４】
この半導体装置は、ＣＰＵ２とメモリ３からなるシステムＬＳＩ１を備えている。
【００７５】
ＣＰＵ２は、メモリ３、ヒューズ部２０及びラッチ部２１を制御する。
【００７６】
メモリ３は、２Ｔｒフラッシュメモリとなっており、メモリセルアレイ４とその周辺装置からなる。
【００７７】
メモリセルアレイ４は、複数のメモリセルがマトリクス状に配置されている。各メモリセルは、互いに電流経路が直列接続されたメモリセルトランジスタ及び選択トランジスタからなる。また、メモリセルトランジスタは、フローティングゲート及びコントロールゲートを備えたフローティングゲート構造になっている。同一行にあるメモリセルのメモリセルトランジスタの制御ゲートは、複数あるワード線のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、複数あるセレクトゲート線のいずれかに接続されている。そして、同一列にあり、直列接続された所定数のメモリセルのメモリセルトランジスタのドレインは、複数あるローカルビット線のいずれかに共通接続されている。すなわち、メモリセルアレイ４内の複数のメモリセルは、一列に並んだ所定数のメモリセル毎に、異なるローカルビット線に接続されている。そして、同一行にあるローカルビット線の一端は、ＭＯＳトランジスタを介して共通接続され、後述する書き込み用デコーダ５に接続されている。また、同一列にあるローカルビット線の他端は、それぞれＭＯＳトランジスタを介して複数ある書き込み用グローバルビット線のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタを介して複数ある読み出し用グローバルビット線のいずれかに共通接続されている。そして、メモリセルの選択トランジスタのソースはソース線に共通接続され、このソース線を介して後述するソース線ドライバ１１に接続されている。このような構成のメモリセルアレイ４において、同一のローカルビット線に接続された所定数のメモリセルが複数列集まって、１つのメモリセルブロックが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。
【００７８】
また、周辺回路として、書き込み用デコーダ５、セレクトデコーダ６、カラムデコーダ７、書き込み回路８、カラムセレクタ７、センスアンプ１０、ソース線ドライバ１１、スイッチ群１２、アドレスバッファ１３、ライトステートマシン１４及び電圧発生回路１５がある。
【００７９】
書き込み用デコーダ５は、ロウアドレス信号ＲＡに基づいて、メモリセルアレイ４の複数あるワード線及びセレクトゲート線のいずれかを選択する。
【００８０】
セレクトゲートデコーダ６は、データ読み出しの際、メモリセルアレイ４が備える複数あるセレクトゲート線のいずれかを選択する。
【００８１】
カラムデコーダ７は、カラムアドレス信号ＣＡに基づいてカラムアドレスデコード信号を生成する。
【００８２】
書き込み回路８は、メモリセルアレイ４が有する各書き込み用グローバルビット線に対応した複数のラッチ回路を備えている。これらラッチ回路には、スイッチ群１２を介してＣＰＵ２から与えられた書き込みデータがラッチされる。
【００８３】
カラムセレクタ９は、データ読み出しの際、カラムデコーダ７が生成したカラムアドレスデコード信号に基づいて、メモリセルアレイ４の複数ある読み出し用グローバルビット線のいずれかを選択する。
【００８４】
センスアンプ１０は、セレクトゲートデコーダ６及びカラムデコーダ７で選択されたメモリセルから読み出されたデータを検知・増幅しＣＰＵ２に出力する。
【００８５】
ソース線ドライバ１１は、メモリセルアレイ４のソース線に電圧を供給する。
【００８６】
アドレスバッファ１３は、ＣＰＵ２から与えられるアドレス信号に基づいてロウアドレス信号ＲＡとカラムアドレス信号ＣＡを生成する。また、ロウアドレス信号ＲＡを書き込み用デコーダ５及び書き込み回路８に送信し、カラムアドレス信号ＣＡをカラムデコーダ７に送信する。
【００８７】
ライトステートマシン１４は、ＣＰＵ２から与えられた命令信号に基づいてメモリ３の周辺回路を制御する。
【００８８】
電圧発生回路１５は、外部から与えられる供給電圧を、データの書き込み／読み出しに必要な内部電圧に変圧し、書き込み用デコーダ５、セレクトゲートデコーダ６、及び書き込み回路８に供給する。
【００８９】
さらに、この半導体装置は、トリミング情報を記憶するヒューズ部２０と、このトリミング情報を保持するラッチ部２１とを備えている。
【００９０】
ヒューズ部２０は、図５に示すヒューズセルアレイ１０５、第１のデコーダ１１０及び複数のセンスアンプ回路１２０からなる。ヒューズ部２０では、ＣＰＵ２から与えられるコントロール信号に基づいて、ヒューズセルセルアレイ１００から必要なトリミング情報を選択し、これらトリミング情報をデコーダ１１０及びセンスアンプ回路１２０を介してＣＰＵ２に送信する。
【００９１】
これらトリミング情報は、ＣＰＵ２にある第１のエラー処理部４３０によりエラー処理される。エラー処理部４３０より出力される多数決結果は、ＣＰＵ２に含まれる第２のデコーダ３４０を介して、ラッチ部２１に送信される。また、不一致検知信号に基づいて、警告信号ＡＬＥＲＴを活性化させる。
【００９２】
ラッチ部２１は、図５に示す複数のラッチ回路１５０からなる。ＣＰＵ２の第２のデコーダ３４０から転送されたトリミング情報は、これらラッチ回路１５０に保持される。また、ラッチ部２１は、ＣＰＵ２から送信されるコントロール信号に基づいて、複数のラッチ回路１５０が保持するラッチデータをＣＰＵ２に送信する。ＣＰＵ２では、ＣＰＵ２にある第２のエラー処理部２６０により、これらラッチデータの多数決を採り、ラッチ２１を介して、トリミング情報として電圧発生回路１５に送信される。
【００９３】
電圧発生回路１５は、このトリミング情報に基づいて、データの読み出し、書き込みに最適な電圧を生成し、書き込み回路８などに供給することになる。
【００９４】
以上のように、電圧発生回路１５の生成する電圧をトリミング情報で最適にすることができるだけでなく、図５のヒューズメモリ構成を適用することで、トリミング情報自体のエラーを抑制することができる。これにより、半導体装置の信頼性をより向上させることができる。
【００９５】
なお、図９の例では、第２の実施形態に係るヒューズメモリ４００を付加したフラッシュメモリの例を示したが、本発明のその他の実施形態に係るヒューズメモリについても同様に適用することができる。また、フラッシュメモリに限定されるものではなく、あらゆる半導体装置の信頼性を向上させることができる。
【００９６】
［その他］
ここで、この発明における半導体装置をまとめると以下のようになる。
【００９７】
（１）第１のデータを保持する記憶部と、前記記憶部が保持する第１のデータをアドレス情報に基づいて転送する第１のデコーダと、前記第１のデコーダから転送された第１のデータを検知・増幅し、出力する複数のセンスアンプ回路と、前記センスアンプ回路から出力された第１のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第２のデータを出力する第１のエラー処理部と、前記第１のエラー処理部から出力された第２のデータを前記アドレス情報に基づいて分配する第２のデコーダと、前記第２のデコーダから分配された第２のデータを保持する複数のラッチ回路と、前記ラッチ回路に保持された第２のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第３のデータを出力する第２のエラー処理部とを有することを特徴とする半導体装置。
【００９８】
（２）前記第１のエラー処理部は、所定数の前記センスアンプ回路に保持された第１のデータの多数決結果から情報データを生成し、前記情報データから前記第２のデータを生成・出力することを特徴とする上記（１）記載の半導体装置。
【００９９】
（３）前記第１のエラー処理部は、所定数の前記センスアンプ回路に保持された第１のデータの一致・不一致を検知し、その結果を第１の検知情報として出力することを特徴とする上記（１）又は（２）記載の半導体装置。
【０１００】
（４）前記第２のエラー処理部は、所定数の前記ラッチ回路に保持された第２のデータの多数決結果から前記第３のデータを生成・出力することを特徴とする上記（１）〜（３）のいずれか１つに記載の半導体装置。
【０１０１】
（５）複数の前記第１の検知情報の論理和を取り、その結果を第１の警告情報として出力することを特徴とする上記（３）記載の半導体装置。
【０１０２】
（６）前記第１のエラー処理部は、前記情報データから検査データを生成し、前記情報データ及び前記検査データから前記第２のデータを生成・出力するパリティ発生回路を備えることを特徴とする上記（２）記載の半導体装置。
【０１０３】
（７）前記第２のエラー処理部は、複数の前記ラッチ回路に保持された前記情報データ及び前記検査データに基づいて前記情報データのエラーの検知を行い、その結果を第２の検知情報として出力することを特徴とする上記（６）記載の半導体装置。
【０１０４】
（８）前記第２のエラー処理部は、複数の前記ラッチ回路に保持された前記情報データ及び前記検査データに基づいて前記情報データのエラーの訂正を行い、その結果からなる第３のデータを出力することを特徴とする上記（６）記載の半導体装置。
【０１０５】
（９）複数の前記第２の検知情報の論理和を取り、その結果を第２の警告情報として出力することを特徴とする上記（７）記載の半導体装置。
【０１０６】
（１０）第１のデータを保持する記憶部と、前記記憶部が保持する第１のデータをアドレス情報に基づいて転送する第１のデコーダと、前記第１のデコーダから転送された第１のデータを検知・増幅し、出力する複数のセンスアンプ回路と、前記センスアンプ回路から出力された第１のデータを前記アドレス情報に基づいて転送する第２のデコーダと、前記第２のデコーダから転送された第１のデータを保持する複数のラッチ回路と、前記ラッチ回路が保持する第１のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第２のデータを出力するエラー処理部とを有することを特徴とする半導体装置。
【図面の簡単な説明】
【０１０７】
【図１】半導体装置のヒューズメモリを示すブロック図である。
【図２】同ヒューズメモリの多数決回路を示す回路図である。
【図３】本発明の第１の実施形態に係る半導体装置のヒューズメモリを示すブロック図である。
【図４】本発明の第２の実施形態に係る半導体装置のヒューズメモリを示すブロック図である。
【図５】同半導体装置の不一致検知回路を示す回路図である。
【図６】本発明の第３の実施形態に係る半導体装置のヒューズメモリを示すブロック図である。
【図７】本発明の第４の実施形態に係る半導体装置のヒューズメモリを示すブロック図である。
【図８】本発明の第５の実施形態に係る半導体装置のヒューズメモリを示すブロック図である。
【図９】図４に示すヒューズメモリを適用したフラッシュメモリを示すブロック図である。
【図１０】比較例に係る半導体装置のヒューズメモリを示すブロック図である。
【符号の説明】
【０１０８】
１・・・システムＬＳＩ、２・・・ＣＰＵ、３・・・フラッシュメモリ、４・・・メモリセルアレイ、５・・・書き込み用デコーダ、６・・・セレクトデータデコーダ、７・・・カラムデコーダ、８・・・書き込み回路、９・・・カラムセレクタ、１０・・・センスアンプ、１１・・・ソース線ドライバ、１２・・・スイッチ群、１３・・・アドレスバッファ、１４・・・ライトステートマシン、１５・・・電圧発生回路、１００、２００、３００、４００、５００、６００・・・ヒューズメモリ、１０５・・・ヒューズセルアレイ、１１０、１４０、３４０、５４０・・・デコーダ、１２０・・・センスアンプ回路、１３０、２６０、４３０、５３０、５６０・・・エラー処理部、１３１、２６１・・・多数決回路、１５０・・・ラッチ回路、４３２・・・不一致検知回路、４３３・・・警告信号発生回路、４３３ａ・・・ＲＳフリップフロップ、５３４・・・パリティ発生回路、５６２・・・１ビットエラー検知回路。
【図１】
2010134993.tif 000003
【図２】
2010134993.tif 000004
【図３】
2010134993.tif 000005
【図４】
2010134993.tif 000006
【図５】
2010134993.tif 000007
【図６】
2010134993.tif 000008
【図７】
2010134993.tif 000009
【図８】
2010134993.tif 000010
【図９】
2010134993.tif 000011
【図１０】
2010134993.tif 000012