(57)【要約】【課題】より簡便に、できる限り少ない制御ピンで多数の制御信号を生成し、通常の動作モードと複数のテストモードとを切り替えることができる半導体集積回路を提供する。【解決手段】半導体集積回路は、外部接続端子から入力される信号に応じて、通常の動作モードと複数のテストモードの切替を行うテスト制御回路を備える。テスト制御回路は、第１および第２のトランジスタを有するカレントミラー回路と、外部接続端子に接続された第１のトランジスタの端子の電圧がリファレンス電圧と一致するように、第１のトランジスタに流れる電流を制御するオペアンプと、第１のトランジスタに流れる電流に応じて第２のトランジスタに流れる電流に対応するデジタル信号を出力するアナログデジタル変換回路とを備えており、アナログデジタル変換回路から出力されるデジタル信号により、通常の動作モードと複数のテストモードの切替を行う。【選択図】図１
2010091315.tif 000002
【特許請求の範囲】
【請求項１】
外部接続端子から入力される信号に応じて、通常の動作モードと複数のテストモードの切替を行うテスト制御回路を備える半導体集積回路であって、
前記テスト制御回路が、
第１および第２のトランジスタを有するカレントミラー回路と、
前記外部接続端子に接続された前記第１のトランジスタの端子の電圧がリファレンス電圧と一致するように、前記第１のトランジスタに流れる電流を制御するオペアンプと、
前記第１のトランジスタに流れる電流に応じて前記第２のトランジスタに流れる電流に対応するデジタル信号を出力するアナログデジタル変換回路とを備えており、
前記アナログデジタル変換回路から出力されるデジタル信号により、前記通常の動作モードと複数のテストモードの切替を行うことを特徴とする半導体集積回路。
【請求項２】
前記アナログデジタル変換回路は、前記第２のトランジスタに流れる電流を電圧に変換する抵抗と、該抵抗によって変換された電圧に対応するデジタル信号を出力する、電圧入力型のアナログデジタル変換器とを有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記アナログデジタル変換回路は、前記第２のトランジスタに流れる電流に対応するデジタル信号を出力する、電流入力型のアナログデジタル変換器を有することを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通常の動作モードと複数のテストモードの切替を行うテスト制御回路を備える半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路において、例えば、回路を流れる電流値をデフォルト値から変更する、回路の通常の動作モードではないテストモードで回路の動作を検証する、等の目的で、複数のテストモードを設けておき、動作モードを制御するための制御ピン（外部接続端子）を半導体集積回路の外部に出して、評価ボード上で設定（動作モード）を変えられるようにして半導体集積回路の評価を行うことは一般的である。
【０００３】
しかし、複数の動作モードの中から所望の動作モードを設定するために、設定する動作モードが多くなるにしたがって半導体集積回路の外部に出さなければならない制御ピンが増えるため、パッド数が増えるなどのコストデメリットがある。
【０００４】
これに対し、外部に出す制御ピンを減らすために、外部から制御信号をシリアル信号として入力し、半導体集積回路内部でデコーダを使用して多数の制御信号を生成する方法（シリアルテストコントローラ）が特許文献１によって提案されている。
【０００５】
また、外部からアナログ信号を入力し、入力されたアナログ信号を、アナログ・デジタル変換器を用いてデジタル信号に変換し、モード設定を許可するモード設定許可信号を入力し、モード設定許可信号を与えられると、変換されたデジタル信号を用いてテストモードの選択を行い、内部回路をテスト可能な状態に保つ為のテスト信号を生成する方法が特許文献２によって提案されている。
【０００６】
【特許文献１】特開昭６２−１１５８５７号公報
【特許文献２】特開２００５−２６５７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、特許文献１の提案する方法のように、外部から制御信号をシリアル信号で入力する場合、評価ボード上に、シリアル信号を生成するための専用の信号ジェネレータが必要となる。
【０００８】
また、特許文献２の提案する方法のように、外部からモード設定許可信号とアナログ信号を入力する場合、アナログ信号の入力ピンとモード設定許可信号の入力ピンの他、同文献の図１に示されるように、アナログ・デジタル変換器に供給される、ハイレベルおよびローレベルの参照電圧の入力ピンが必要となる。そのため、動作モードを切り替えるための制御ピンが多数必要になる。
【０００９】
本発明の目的は、より簡便に、できる限り少ない制御ピンで多数の切替信号を生成し、通常の動作モードと複数のテストモードとを切り替えることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、外部接続端子から入力される信号に応じて、通常の動作モードと複数のテストモードの切替を行うテスト制御回路を備える半導体集積回路であって、
前記テスト制御回路が、
第１および第２のトランジスタを有するカレントミラー回路と、
前記外部接続端子に接続された前記第１のトランジスタの端子の電圧がリファレンス電圧と一致するように、前記第１のトランジスタに流れる電流を制御するオペアンプと、
前記第１のトランジスタに流れる電流に応じて前記第２のトランジスタに流れる電流に対応するデジタル信号を出力するアナログデジタル変換回路とを備えており、
前記アナログデジタル変換回路から出力されるデジタル信号により、前記通常の動作モードと複数のテストモードの切替を行うことを特徴とする半導体集積回路を提供するものである。
【００１１】
ここで、前記アナログデジタル変換回路は、前記第２のトランジスタに流れる電流を電圧に変換する抵抗と、該抵抗によって変換された電圧に対応するデジタル信号を出力する、電圧入力型のアナログデジタル変換器とを有することが好ましい。
【００１２】
あるいは、前記アナログデジタル変換回路は、前記第２のトランジスタに流れる電流に対応するデジタル信号を出力する、電流入力型のアナログデジタル変換器を有することが好ましい。
【発明の効果】
【００１３】
本発明によれば、外部接続端子に接続される外付け抵抗の抵抗値を変えるだけで、通常の動作モードと複数のテストモード、すなわち、複数の動作モードを自由に切り替えることができる。しかも、動作モードの切替を行うために、信号ジェネレータのような専用の回路を評価ボード上に搭載する必要はなく、１本の外部接続端子だけでよいため、半導体集積回路の外部接続端子数を削減することができ、コストダウンできる。
【発明を実施するための最良の形態】
【００１４】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。
【００１５】
図１は、本発明の半導体集積回路の構成を表す一実施形態の概略図である。同図に示す半導体集積回路１０は、制御ピン（外部接続端子）２０から入力される信号に応じて、通常の動作モードと複数のテストモードの切替を行うテスト制御回路１２を備えている。テスト制御回路１２は、カレントミラー回路１４と、オペアンプ１６と、アナログデジタル変換回路（ＡＤ変換回路）１８とを備えている。
【００１６】
図１では、半導体集積回路１０と外付け抵抗２２が評価ボード２４上に実装されており、上述する半導体集積回路１０の制御ピン２０は、外付け抵抗２２を介してグランドに接続されている。
【００１７】
以下、テスト制御回路１２について説明する。
【００１８】
カレントミラー回路１４は、本実施形態の場合、トランジスタサイズの等しい、２つのＰ型ＭＯＳトランジスタ（ＰＭＯＳ）１４ａ、１４ｂによって構成されている。ＰＭＯＳ１４ａ、１４ｂのソースは電源に接続されている。また、ＰＭＯＳ１４ａのドレイン側の端子は、制御ピン２０に接続され、ＰＭＯＳ１４ｂのドレインは、後述する抵抗１８ａを介してグランドに接続されている。
【００１９】
カレントミラー回路１４を構成する２つのＰＭＯＳ１４ａ、１４ｂのゲートには、次に述べるように、オペアンプ１６の出力が共通に入力されるため、ＰＭＯＳ１４ａ、１４ｂには等しい電流が流れる。
【００２０】
オペアンプ１６には、リファレンス電圧ＶｒｅｆとＰＭＯＳ１４ａのドレイン側の端子の電圧が入力される。オペアンプ１６は、ＰＭＯＳ１４ａのドレイン側の端子の電圧が、リファレンス電圧Ｖｒｅｆと一致するように、その出力により、ＰＭＯＳ１４ａに流れるドレイン電流Ｉｒｅｆを制御する。オペアンプ１６の出力は、カレントミラー回路１４を構成する２つのＰＭＯＳ１４ａ、１４ｂのゲートに入力される。
【００２１】
リファレンス電圧Ｖｒｅｆは、半導体集積回路１０の内部において、例えば、バンドギャップリファレンス回路（ＢＧＲ回路）などを使用して生成され、温度、電源電圧、プロセス変動などのパラメータに依存しない一定の電圧である。
【００２２】
ここで、外付け抵抗２２の抵抗値をＲｅｘｔとし、制御ピン２２における電圧をＶｐとする。上記のように、オペアンプ１６により、ＰＭＯＳ１４ａのドレイン側の端子の電圧、すなわち、制御ピン２２における電圧Ｖｐが、正確にリファレンス電圧Ｖｒｅｆと等しくなるようにフィードバック制御される。従って、ＰＭＯＳ１４ａに流れるドレイン電流Ｉｒｅｆは、Ｉｒｅｆ＝Ｖｐ／Ｒｅｘｔで表される。
【００２３】
Ｖｐ（＝Ｖｒｅｆ）もＲｅｘｔも、温度、電源電圧、プロセス変動等のパラメータに依存せず一定なので、電流Ｉｒｅｆは、これらのパラメータの変動に依らず一定であり、外付け抵抗２２の抵抗値によってのみ変化する。また、上記の通り、ＰＭＯＳ１４ａ、１４ｂはカレントミラー回路１４を構成するので、ＰＭＯＳ１４ｂにもＰＭＯＳ１４ａと等しい電流Ｉｒｅｆが流れる。
【００２４】
最後に、ＡＤ変換回路１８は、ＰＭＯＳ１４ａに流れる電流Ｉｒｅｆに応じてＰＭＯＳ１４ｂに流れる電流に対応するデジタル信号を出力する。本実施形態の場合、ＡＤ変換回路１８は、ＰＭＯＳ１４ｂに流れる電流を電圧Ｖｏに変換する内蔵抵抗１８ａと、抵抗１８ａによって変換された電圧Ｖｏに対応するデジタル信号（切替信号）を出力する、電圧入力型のアナログデジタル変換器（ＡＤ変換器（ＡＤＣ））１８ｂとを有する。
【００２５】
次に、テスト制御回路１２の動作を説明する。
【００２６】
カレントミラー回路１４を構成するＰＭＯＳ１４ａに流れる電流Ｉｒｅｆは、外付け抵抗２２の抵抗値（制御ピン２０から入力される信号）によって決定される。外付け抵抗２２の抵抗値が決定されると、オペアンプ１６により、制御ピン２２における電圧Ｖｐが、正確にリファレンス電圧Ｖｒｅｆと等しくなるようにフィードバック制御され、その結果、ＰＭＯＳ１４ａ、１４ｂに流れる電流Ｉｒｅｆが決定される。
【００２７】
ＰＭＯＳ１４ｂに流れる電流Ｉｒｅｆが決定されると、これに応じて、内蔵抵抗１８ａによって変換される電圧Ｖｏが決定される。そして、電圧Ｖｏは、ＡＤＣ１８ｂにより所定のビット数のデジタル信号に変換される。
【００２８】
前述の通り、カレントミラー回路１４を構成するＰＭＯＳ１４ａ、１４ｂに流れる電流Ｉｒｅｆは、外付け抵抗２２の抵抗値によって変化させることができる。従って、外付け抵抗２２の抵抗値を変えることにより、電流Ｉｒｅｆを変化させることができ、その結果、電圧Ｖｏを変化させることができ、ＡＤＣ１８ｂから出力されるデジタル信号の値を変化させることができる。
【００２９】
例えば、テストモードの数が７つであるとすると、通常の動作モードを含めて合計８つの動作モードをデジタル信号の値で切り替えることができればよい。この場合、デジタル信号のビット数を３ビットとすれば、外付け抵抗２２の抵抗値を変えることにより、デジタル信号の値は、‘０００’、‘００１’、‘０１０’、‘０１１’、‘１００’、‘１０１’、‘１１０’、‘１１１’と変化する。
【００３０】
ここで、例えば、デジタル信号の値が‘０００’となる場合を通常の動作モードに割り当てる。また、‘００１’〜‘１１１’までの７通りの場合を７つのテストモードに割り当てる。このようにして、半導体集積回路１０では、外付け抵抗２２の抵抗値を適宜変えることにより、ＡＤ変換回路１８から出力されるデジタル信号（切替信号）の値により、通常の動作モードと複数のテストモードの切替を行うことができる。
【００３１】
以上のように、半導体集積回路１０では、外付け抵抗２２の抵抗値を変えるだけで、通常の動作モードと複数のテストモード、すなわち、複数の動作モードを自由に切り替えることができる。しかも、動作モードの切替を行うために、信号ジェネレータのような専用の回路を評価ボード２４上に搭載する必要はなく、１本の制御ピンだけでよいため、半導体集積回路１０の外部接続端子数を削減することができ、コストダウンできる。
【００３２】
なお、外付け抵抗２２は、可変抵抗を使用することが望ましい。外付け抵抗２２として可変抵抗を用いることにより、外付け抵抗２２の抵抗値を変えるために、抵抗２２を取り替える手間をなくし、テスト時間を短縮することができる。テスト制御回路１２は、通常の動作モードと複数のテストモードの切替に適しているが、テストモードが１つの場合にも適用可能である。
【００３３】
カレントミラー回路１４は、ＰＭＯＳ１４ａ、１４ｂの構成に限らず、同様の機能を果たす各種構成のものが利用できる。また、図１の回路例において、ＰＭＯＳ１４ａ、１４ｂのトランジスタサイズを変えて、両者に流れる電流の比率を変えてもよい。
【００３４】
ＡＤ変換回路１８は、ＰＭＯＳ１４ｂに流れる電流に対応するデジタル信号を出力する、電流入力型のＡＤ変換器であってもよい。電流入力型のＡＤ変換器を用いることによって、抵抗１８ａを省くことができる。
【００３５】
また、図１に示す例では、カレントミラー回路１４を構成するＰＭＯＳ１４ａ、１４ｂのソースを電源に接続し、外付け抵抗２２および内蔵抵抗１８ａの一方の端子をグランドに接続している。これに対し、カレントミラー回路１４を２つのＮ型ＭＯＳトランジスタ（ＮＭＯＳ）により構成し、ＮＭＯＳのソースをグランドに接続し、抵抗２２，１８ａの一方の端子を電源に接続する構成とすることもできる。
【００３６】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００３７】
【図１】本発明の半導体集積回路の構成を表す一実施形態の概略図である。
【符号の説明】
【００３８】
１０  半導体集積回路
１２  テスト制御回路
１４  カレントミラー回路
１４ａ、１４ｂ  Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
１６  オペアンプ
１８  アナログデジタル変換回路（ＡＤ変換回路）
１８ａ  内蔵抵抗
１８ｂ  アナログデジタル変換器（ＡＤ変換器）
２０  制御ピン（外部接続端子）
２２  外付け抵抗
【図１】
2010091315.tif 000003