(57)【要約】【課題】デバイス後工程で薄型化され、且つ、裏面研磨された半導体デバイスにゲッタリング能力を付与する。【解決手段】シリコン基板の裏面を研削することにより厚みを１００μｍ以下とする裏面研削工程Ｓ３１と、研削されたシリコン基板の裏面を研磨する裏面研磨工程Ｓ３２と、研磨されたシリコン基板の裏面にボロン又はｎ型ドーパントをイオン注入するイオン注入工程Ｓ３３と、シリコン基板の裏面を加熱することにより注入されたボロン又はｎ型ドーパントを活性化させる活性化工程Ｓ３４とを備える。本発明によれば、活性化されたイオン種のゲッタリング効果によって、デバイス後工程で導入される重金属汚染がシリコン基板の裏面に捕捉される。【選択図】図５
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【特許請求の範囲】
【請求項１】
表面に半導体素子が形成されたシリコン基板の一部を裏面側から除去することにより、前記シリコン基板の厚みを１００μｍ以下とする薄型化工程と、
薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、
研磨された前記シリコン基板の裏面にボロン又はｎ型ドーパントをイオン注入するイオン注入工程と、を備えることを特徴とする半導体デバイスの製造方法。
【請求項２】
前記イオン注入工程においては、前記ボロン又はｎ型ドーパントのドーズ量を１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下とすることを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記シリコン基板の裏面を加熱することにより、注入された前記ボロン又はｎ型ドーパントを活性化させる活性化工程をさらに備えることを特徴とする請求項１又は２に記載の半導体デバイスの製造方法。
【請求項４】
前記活性化工程は、前記シリコン基板の裏面を片面加熱する装置を用いて行うことを特徴とする請求項３に記載の半導体デバイスの製造方法。
【請求項５】
前記活性化工程は、前記シリコン基板の表面の温度がデバイス耐熱温度以下となる条件で行うことを特徴とする請求項４に記載の半導体デバイスの製造方法。
【請求項６】
前記イオン注入工程及び前記活性化工程は、前記シリコン基板の表面にバックグラインド保護テープを貼り付けた状態で行い、前記活性化工程においては前記バックグラインド保護テープの温度が耐熱温度以下となる条件で加熱を行うことを特徴とする請求項３乃至５のいずれか一項に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの製造方法に関し、特に、マルチチップパッケージ（ＭＣＰ）への搭載が好適な半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
半導体プロセスにおける問題点の一つとして、シリコンウェーハ中への不純物である重金属の混入が挙げられる。シリコンウェーハの表面側に形成されるデバイス領域へ重金属が拡散した場合、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。このため、シリコンウェーハに混入した重金属がデバイス領域に拡散するのを抑制するため、ゲッタリング法を採用するのが一般的である。ゲッタリングは、シリコン基板の表面にデバイス形成を行うデバイス前工程での重金属汚染防止を目的としている。
【０００３】
一方、デバイス前工程の後に行われるシリコン基板の薄厚化、ワイヤーボンディングあるいは樹脂封入などのデバイス後工程での重金属汚染は、これまで特に重視されていなかった。これは、デバイス後工程の初期においてシリコンウェーハの裏面を研削除去する工程があり、この裏面研削時に導入されるスクラッチやダメージ等が強力なエクストリンシック・ゲッタリング（ＥＧ）によるゲッタリング源として作用するからである。
【０００４】
しかしながら、最終的なチップ厚みは年々薄型化しており、特に、ＭＣＰ搭載されるチップは１００μｍ以下に薄型化されることが多く、製品によっては現在２５μｍ以下まで薄型化され、将来的には１０μｍ以下とも予測されている。チップの厚みが１００μｍ以下まで薄型化されると、裏面研削時のダメージによってシリコンウェーハが割れやすくなるという問題が生じる。このような問題を解決するためには、裏面研削後にダメージ除去する工程、すなわちＣＭＰ法による裏面研磨工程を新たに追加する必要が生じる。
【０００５】
ところが、裏面研磨によってシリコンウェーハ裏面のダメージを除去すると、裏面のゲッタリング源も消失することから、ＥＧ効果が失われてしまう。しかも、薄型化されたシリコンウェーハはイントリンシック・ゲッタリング（ＩＧ）層の厚みも薄いことから、酸素析出物による通常のＩＧ層では十分なＩＧ効果も期待できない。より詳細には、ＩＧ法を用いたエピタキシャルウェーハやシリコンウェーハであっても、熱処理によってエピタキシャル膜の厚みを含め、酸素析出核が存在しないＤＺ層がウェーハ表面から１０μｍ以上形成される。チップの最終膜厚が薄くなってくるとＩＧ層は殆ど存在しない状態になり、デバイス後工程で発生した不純物金属を全くゲッタリングできなくなる。
【０００６】
このように、シリコンウェーハ裏面が研磨される薄型の半導体デバイスにおいては、デバイス後工程における重金属汚染の問題が顕在化し始めている。
【０００７】
これに関し、特許文献１には、薄厚化されたウェーハ裏面に種々の方法によりゲッタリング能力を付与する技術が開示されている。例えば、薄厚化されたシリコンウェーハの裏面に多結晶シリコン膜や窒化膜を堆積させる方法、シリカ粒子を用いて裏面にダメージを与える方法、イオン注入により裏面にダメージ層を形成する方法などが挙げられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−４１２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、多結晶シリコン膜や窒化膜の堆積にはＣＶＤ装置などの成膜装置が必要であることから、デバイス後工程でこれらを形成することは量産品においては現実的ではない。また、シリカ粒子を用いて裏面にダメージを与える方法は、チップ厚みがある程度厚ければ効果があるものと考えられるが、既に説明したとおり、最終的なチップ厚みが１００μｍ以下、将来的には１０μｍ程度まで薄型化されると、シリカ粒子などによる物理的ダメージ導入によって抗折強度が低下し、チップ割れの問題が生じてしまうため、歩留まりが大幅に低下することが予想される。さらに、イオン注入によるダメージ層だけでは、十分なゲッタリング能力を得ることは難しい。
【００１０】
本発明は、このような課題を解決すべくなされたものである。
【課題を解決するための手段】
【００１１】
本発明による半導体デバイスの製造方法は、表面に半導体素子が形成されたシリコン基板の一部を裏面側から除去することにより、前記シリコン基板の厚みを１００μｍ以下とする薄型化工程と、薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、研磨された前記シリコン基板の裏面にボロン又はｎ型ドーパントをイオン注入するイオン注入工程と、を備えることを特徴とする。
【００１２】
本発明において、前記シリコン基板の裏面を加熱することにより、注入された前記ボロン又はｎ型ドーパントを活性化させる活性化工程をさらに備えれば、シリコン基板の裏面に注入されたボロン又はｎ型ドーパントが活性化されることから、イオン注入によるダメージだけでなく、活性化されたイオン種によるゲッタリング効果を得ることができる。すなわち、イオン種としてボロンを用いた場合には、注入時に存在するボロンが格子間位置や格子位置に存在しており、熱処理を施すことにより格子間位置のボロンは格子位置に移動し、格子位置に収まったボロンはマイナス電荷を持つことによりＣｕなど陽イオンの形で拡散する重金属を捕捉することができる。また、イオン種としてｎ型ドーパントを用いた場合には、格子位置に移動する事によりプラス電荷を持つため、外部から侵入する陽イオンを阻害するものと考えられる。したがって、ｎ型基板ではＣｕの固溶度が低下することから、裏面から侵入する重金属のバリアとして効果を発揮する。
【００１３】
イオン注入工程においては、ボロン又はｎ型ドーパントのドーズ量を１×１０１３ａｔｏｍｓ／ｃｍ２以上１×１０１５ａｔｏｍｓ／ｃｍ２以下とすることが好ましい。これによれば、生産性を大幅に低下させることなく、活性化された上記イオン種によるゲッタリング能力を効果的に発揮することが可能となる。
【００１４】
本発明において、活性化工程はシリコン基板の裏面を片面加熱する装置を用いて行うことが好ましい。これによれば、シリコン基板の表面の温度上昇を抑制しつつ、シリコン基板の裏面を加熱することができる。
【００１５】
この場合、活性化工程は、シリコン基板の表面の温度がデバイス耐熱温度以下となる条件で行うことが好ましい。デバイス耐熱温度とは、トランジスタなどの半導体素子、セルキャパシタなどの受動素子、さらには金属配線など、シリコン基板の表面に形成された各種デバイスが劣化しない温度を指す。したがって、シリコン基板の表面の温度がデバイス耐熱温度以下であれば、シリコン基板の裏面の温度がデバイス耐熱温度を超えても構わない。
【００１６】
また、イオン注入工程及び活性化工程は、シリコン基板の表面にバックグラインド保護テープを貼り付けた状態で行い、活性化工程においてはバックグラインド保護テープの温度が耐熱温度以下となる条件で加熱を行うことがより好ましい。バックグラインド保護テープの耐熱温度とは、バックグラインド保護テープが劣化する温度である。薄型化されたシリコンウェーハはバックグラインド保護テープを貼り付けた状態でなければハンドリングが困難であるため、バックグラインド保護テープを用いる場合にはこれが劣化しない温度以下で活性化工程を行う必要があるからである。したがって、バックグラインド保護テープの温度が耐熱温度以下であれば、シリコン基板の裏面の温度がバックグラインド保護テープの耐熱温度を超えても構わない。
【発明の効果】
【００１７】
このように、本発明によれば、デバイス後工程においてＣＶＤ装置などの成膜装置を用いたり、チップ裏面に物理的ダメージを与えたりすることなく、活性化されたイオン種によって効果的なゲッタリングを行うことが可能となる。このため、裏面研磨などを行った際にシリコン基板の裏面に付着した重金属が裏面に留まり、デバイス領域への拡散が防止される。これにより、デバイス後工程における製造コストの大幅な増大や、チップの抗折強度の低下を防止しつつ、１００μｍ以下に薄型化される半導体デバイスの歩留まりを高めることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の好ましい実施形態による半導体デバイス１０構造を示す略断面図である。
【図２】変形例による半導体デバイス１０構造を示す略断面図である。
【図３】半導体デバイス１０を用いたＭＣＰ２０の構造を示す略断面図である。
【図４】半導体デバイス１０の製造方法を大まかに説明するためのフローチャートである。
【図５】デバイス後工程（ステップＳ３０）を説明するためのフローチャートである。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
図１は、本発明の好ましい実施形態による半導体デバイス１０構造を示す略断面図である。
【００２１】
図１に示すように、本実施形態による半導体デバイス１０は、シリコン基板１１と、シリコン基板１１の表面１１ａ側に設けられたデバイス領域１２と、シリコン基板１１の裏面１１ｂ側に設けられたゲッタリング層１３によって構成されている。シリコン基板１１の厚みは１００μｍ以下に薄型化されており、これによりＭＣＰへの搭載が好適である。また、シリコン基板１１の裏面１１ｂは鏡面研磨されている。これにより、合計厚みが１００μｍ以下に薄型化されているにもかかわらず、抗折強度が確保されることから、チップの割れが防止される。
【００２２】
シリコン基板１１は、特に限定されるものではないが、ボロンがドーピングされたいわゆるＰ−基板であり、ボロン濃度に基づくシリコン基板１１の比抵抗は２０Ω・ｃｍ程度に調整される。また、特に限定されるものではないが、シリコン基板１１の初期酸素濃度は、７×１０１７ａｔｏｍｓ／ｃｍ３以上であることが好ましい。これによれば、熱処理によって形成される酸素析出物がＣｕやＮｉなどの重金属のゲッタリング源として機能するからである。シリコン基板１１に酸素析出物を形成するための酸素析出熱処理は、デバイス前工程を行う前に行っても構わないし、デバイス前工程中における熱プロセスによって代用しても構わない。
【００２３】
デバイス領域１２は、ＭＯＳトランジスタなどの半導体素子や、セルキャパシタなどの受動素子、さらには金属配線などが形成された領域である。このうち、少なくとも半導体素子については、シリコン基板１１の表面１１ａを含む表層部分に形成される。また、金属配線などはシリコン基板１１の表面１１ａよりも上方に形成される。シリコン基板１１のうち、デバイス領域１２とそれ以外の領域との境界は必ずしも明確ではないが、デバイス領域１２の厚みは空乏層の最大深さとして定義することができる。空乏層の最大深さは、デバイス設計によるが、例えば１０μｍ程度である。
【００２４】
デバイス領域１２に形成されるデバイス構成については、半導体デバイス１０の種類によって異なる。例えば、半導体デバイス１０の種類としては、ＭＰＵやＤＳＰなどロジック系のデバイス、ＤＲＡＭやフラッシュメモリなどメモリ系のデバイスが挙げられる。このため、半導体デバイス１０はその種類に応じてデバイス耐熱温度が異なる。
【００２５】
ゲッタリング層１３は、シリコン基板１１の一部であって、その裏面１１ｂ側に設けられている。ゲッタリング層１３は、活性化処理が施されたボロン又はｎ型ドーパントがシリコン基板１１に注入されてなる。ここで、ゲッタリング層１３に注入されたイオン種がボロンである場合には、活性化されたボロンイオンによってＣｕなど陽イオンの形で拡散する重金属を捕捉することができる。また、ゲッタリング層１３に注入されたイオン種がｎ型ドーパントである場合には、活性化されたｎ型ドーパントによってＣｕなど陽イオンの形で拡散する重金属の固溶度が低下することから、裏面から侵入する重金属のバリアとして効果を発揮する。ｎ型ドーパントとしては、リンを挙げることができる。ゲッタリング層１３の厚みは、デバイス領域１２に影響を与えない限り、特に限定されない。
【００２６】
ゲッタリング層１３のドーズ量は、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下に設定することが好ましく、１×１０１３ａｔｏｍｓ／ｃｍ２以上１×１０１５ａｔｏｍｓ／ｃｍ２以下に設定することがより好ましい。これは、ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２未満であるとゲッタリング能力を効果的に発揮することができないからであり、また、ドーズ量が５×１０１５ａｔｏｍｓ／ｃｍ２超であってもそれ以上の効果は得られないため、生産性などを考慮すると、ゲッタリング層１３のドーズ量を上記の範囲、特に、１×１０１３ａｔｏｍｓ／ｃｍ２以上１×１０１５ａｔｏｍｓ／ｃｍ２以下に設定すれば、生産性を大幅に低下させることなく、高いゲッタリング効果を得ることが可能となる。
【００２７】
尚、ゲッタリング層１３によるゲッタリング効果は、活性化処理が施されたボロン又はｎ型ドーパントのみならず、イオン注入によって結晶格子に生じたダメージによっても得られる。ダメージによるゲッタリング効果は、Ｃｕなど陽イオンの形で拡散する重金属のみならず、Ｎｉのように電気的に中性状態でシリコン中を拡散するものについても効果を発揮する。すなわち、この２つのゲッタリング効果により、各種重金属を効果的に捕捉することが可能となる。
【００２８】
以上が半導体デバイス１０の構成である。尚、半導体デバイス１０の構成が図１に示す構成に限定されるものではなく、例えば、図２に示すように、シリコン基板１１の表面１１ａにエピタキシャル膜１４が設けられていても構わない。この場合、エピタキシャル膜１４の表層にデバイス領域１２が形成される。このようなエピタキシャル膜１４を用いた場合、シリコン基板１１へのドーパント種やドーパント濃度は特に限定されないが、高濃度のボロンがドーピングされたいわゆるＰ＋基板を用いることが好ましい。これによれば、ゲッタリング層１３によるゲッタリング効果に加え、シリコン基板１１に含まれるボロンによるゲッタリング効果も得られる。この場合、ボロンのドーズ量は、１．２×１０１７ａｔｏｍｓ／ｃｍ３以上５．５×１０１９ａｔｏｍｓ／ｃｍ３以下（２ｍΩ・ｃｍ以上２００ｍΩ・ｃｍ以下）とすることが好ましく、４×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３未満（２０ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下）とすることがより好ましい。
【００２９】
図３は、薄型化された半導体デバイス１０を用いたＭＣＰ２０の構造を示す略断面図である。図３に示すＭＣＰ２０は、パッケージ基板２１上に４つの半導体デバイス１０が積層された構成を有している。上下に隣接する半導体デバイス１０及びパッケージ基板２１は、接着剤２２によって固定されている。また、半導体デバイス１０とパッケージ基板２１はボンディングワイヤ２３によって接続されており、これにより、各半導体デバイス１０は、パッケージ基板２１に設けられた内部配線（図示せず）を介して外部電極２４に電気的に接続される。また、パッケージ基板２１上には、半導体デバイス１０及びボンディングワイヤ２３を保護するための封止樹脂２５が設けられている。
【００３０】
このような構成を有するＭＣＰ２０においては、１つの半導体デバイス１０の厚みが例えば１００μｍ程度まで薄型化されていることから、ＭＣＰ全体の厚みを例えば１ｍｍ程度まで薄くすること可能となる。このため、モバイル機器など低背化が要求される用途への適用が好適である。
【００３１】
次に、半導体デバイス１０の製造方法についてフローチャートを参照しながら説明する。
【００３２】
図４は、半導体デバイス１０の製造方法を大まかに説明するためのフローチャートである。図４に示すように、半導体デバイス１０の製造工程は、大きく分けてシリコンウェーハの製造工程（ステップＳ１０）、デバイス前工程（ステップＳ２０）、デバイス後工程（ステップＳ３０）の３つに分類される。以下、それぞれの工程について詳細に説明する。
【００３３】
シリコンウェーハの製造工程（ステップＳ１０）は、チョクラルスキー（ＣＺ）法によって引き上げられたシリコンインゴットからシリコンウェーハを切り出すことにより行う。シリコンウェーハの比抵抗については、シリコン融液に添加するボロン量によって調整することができ、初期酸素濃度については、シリコン融液の対流制御などによって調整することができる。また、必要に応じて熱処理を行うことにより、酸素析出物を形成する。また、必要に応じてエピタキシャル膜を形成する。
【００３４】
デバイス前工程（ステップＳ２０）は、シリコン基板１１（又はエピタキシャル膜１４）に半導体素子などを形成する工程であるが、製造される半導体デバイスの種類によって異なることから、その詳細については省略する。半導体デバイスの種類としては、ＭＰＵやＤＳＰなどロジック系の半導体デバイス、ＤＲＡＭやフラッシュメモリなどメモリ系の半導体デバイスが挙げられる。
【００３５】
図５は、デバイス後工程（ステップＳ３０）を説明するためのフローチャートである。
【００３６】
図５に示すように、デバイス後工程においては、まずシリコンウェーハの裏面研削が行われる（ステップＳ３１）。裏面研削は、シリコン基板１１の一部を裏面側から粗研削することにより行い、これにより、シリコン基板１１の厚みを１００μｍ以下に薄型化する。尚、本工程（薄型化工程）は、研削に限らず、エッチングなどによって行うことも可能である。
【００３７】
次に、研削されたシリコン基板１１の裏面を鏡面研磨する（ステップＳ３２）これにより、裏面研削（ステップＳ３１）によって導入されたダメージが除去され、機械的強度が高められる。尚、上述した裏面研削（ステップＳ３１）及び裏面研磨（ステップＳ３２）は、デバイス領域１２を保護すべく、シリコンウェーハ（シリコン基板１１）の表面側にバックグラインド保護テープを貼り付けた状態で行うことが好ましい。バックグラインド保護テープの材料としては一般的にデバイス後工程で使用されている市販テープを挙げることができ、この場合、耐熱温度は約２００℃である。
【００３８】
次に、研磨されたシリコンウェーハ（シリコン基板１１）の裏面側から、ボロン又はｎ型ドーパントをイオン注入する（ステップＳ３３）。薄型化されたシリコンウェーハはハンドリングが困難であることから、本工程は、シリコンウェーハの表面側にバックグラインド保護テープを貼り付けた状態で行うことが好ましい。イオン注入を行う装置としては、イオン注入装置を用いても構わないし、イオンドーピング装置を用いても構わない。注入エネルギーは、特に限定されるものではないが、１０ＫｅＶ〜２００ＫｅＶに設定することが好ましい。ドーズ量は、既に説明したとおり、１×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１５ａｔｏｍｓ／ｃｍ２以下に設定することが好ましく、１×１０１３ａｔｏｍｓ／ｃｍ２以上１×１０１５ａｔｏｍｓ／ｃｍ２以下に設定することがより好ましい。
【００３９】
次に、シリコンウェーハ（シリコン基板１１）の裏面を加熱することにより、注入されたボロン又はｎ型ドーパントを活性化させる（ステップＳ３４）。活性化処理についても、シリコンウェーハの表面側にバックグラインド保護テープを貼り付けた状態で行うことが好ましい。活性化処理を行うことにより、注入されたボロン又はｎ型ドーパントが活性化され、強力なゲッタリング源として機能する。また、シリコンウェーハの裏面に残るダメージもゲッタリング効果を示す。
【００４０】
活性化処理は、デバイス形成されたシリコンウェーハの表面の温度上昇をできるだけ抑制すべく、バッチ式熱処理炉のような全面加熱される装置ではなく、片面加熱が可能な装置を用いることが好ましい。片面加熱が可能な装置としては、レーザー加熱装置、フラッシュランプ装置などが挙げられる。すなわち、レーザー加熱装置やフラッシュランプ装置などを用いてシリコンウェーハの裏面を加熱すれば、シリコンウェーハ表面のデバイス領域１２や、バックグラインド保護テープの昇温を抑制しつつ、シリコンウェーハの裏面の温度を上昇させることが可能となる。
【００４１】
具体的には、片面加熱を行う装置を用い、シリコンウェーハの表面の温度がデバイス耐熱温度以下となる条件で行うことが好ましく、バックグラインド保護テープの温度が耐熱温度以下となる条件で行うことがより好ましいい。デバイス耐熱温度は、半導体デバイス１０の種類によって異なるが、一般的には約４００℃である。また、バックグラインド保護テープの耐熱温度は、バックグラインド保護テープの材料の種類によって異なるが、一般的には約２００℃である。これに対し、注入されたイオン種を活性化させるために必要な温度は１０００℃以上であるから、シリコンウェーハの裏面を１０００℃以上に加熱する一方、シリコンウェーハの表面を４００℃以下、特に２００℃以下に抑えることが好ましい。
【００４２】
次に、シリコンウェーハをダイシングすることにより、チップごとに個片化する（ステップＳ３５）。これにより、個片化されたチップ（半導体デバイス１０）が完成する。
【００４３】
その後は、個片化された半導体デバイス１０をパッケージ基板などに搭載し、ワイヤーボンディングや樹脂封止などを行えば、ＭＣＰが完成する（ステップＳ３６）。
【００４４】
このようなデバイス後工程（ステップＳ３０）では、裏面研削工程（ステップＳ３１）や裏面研磨工程（ステップＳ３２）などにおいて、シリコン基板１１の裏面にＣｕやＮｉなどの重金属が付着することがある。しかしながら、本実施形態においては、裏面研削及び裏面研磨を行った後、シリコン基板１１の裏面にイオン注入し（ステップＳ３３）、さらにこれを活性化させていることから（ステップＳ３４）、シリコン基板１１の裏面に付着した重金属が裏面に留まり、デバイス領域１２への拡散が防止される。
【００４５】
以上説明したように、本実施形態によれば、所定のイオン種をイオン注入した後、これを活性化させていることから、裏面が鏡面研磨された半導体デバイス１０のゲッタリング能力と機械的強度を確保することが可能となる。
【００４６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【実施例】
【００４７】
［実施例１］
直径１５０ｍｍ、厚み５２５μｍ、初期酸素濃度が１２×１０１７ａｔｏｍｓ／ｃｍ３、比抵抗が２０Ω・ｃｍに調整されたボロンドープのＣＺウェーハを３枚用意した。これらウェーハの表面にバックグラインド保護テープを貼り付けた状態で、ウェーハの裏面を研削し、厚みを３００μｍに薄型化した。次に、ＣＭＰ装置にてウェーハの裏面を３μｍ研磨した。
そして、３枚のウェーハに対し、裏面から３０ＫｅＶの加速エネルギーにてそれぞれ１×１０１３ａｔｏｍｓ／ｃｍ２、５×１０１３ａｔｏｍｓ／ｃｍ２、１×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量でボロンをイオン注入し、更にＣｕ表面濃度が５×１０１１ａｔｏｍｓ／ｃｍ２となるように研磨面にスピンコート汚染を行い、ホットプレートにて２００℃、１時間の熱処理を施した。最後に、バックグラインド保護テープを除去し、サンプルを純水にて洗浄した。
ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例１Ａ、ドーズ量が５×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例１Ｂ、ドーズ量が１×１０１５ａｔｏｍｓ／ｃｍ２であるサンプルは実施例１Ｃとした。
【００４８】
［実施例２］
上記ボロン注入した後にボロンを活性化させるためにウェーハの裏面にレーザー照射を行った他は、実施例１と同様にして実施例２のサンプルを作製した。
ドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例２Ａ、ドーズ量が５×１０１３ａｔｏｍｓ／ｃｍ２であるサンプルは実施例２Ｂ、ドーズ量が１×１０１５ａｔｏｍｓ／ｃｍ２であるサンプルは実施例２Ｃとした。
【００４９】
［実施例３］
ボロンの代わりにリンをイオン注入した他は、実施例２と同様にして実施例３のサンプルを作製した。リンのドーズ量は１×１０１４ａｔｏｍｓ／ｃｍ２とした。
【００５０】
［比較例１］
イオン注入を省略した他は、実施例１と同様にして比較例１のサンプルを作製した。
【００５１】
［評価］
全てのサンプルを７日間室温放置した後、全反射蛍光Ｘ線によりウェーハの表面に拡散してきたＣｕ濃度を測定した。
その結果、実施例１のサンプルではＣｕ濃度が１〜３×１０９／ｃｍ２検出され、全ての実施例２のサンプル及び実施例３のサンプルでは、Ｃｕ濃度が検出限界値（１×１０９／ｃｍ２以下）であった。これに対し、比較例１のサンプルでは、４×１０１０／ｃｍ２のＣｕが検出された。これにより、裏面へのイオン注入及び活性化処理の効果が確認された。
【符号の説明】
【００５２】
１０      半導体デバイス
１１      シリコン基板
１１ａ    シリコン基板の表面
１１ｂ    シリコン基板の裏面
１２      デバイス領域
１３      ゲッタリング層
１４      エピタキシャル膜
２０      ＭＣＰ
２１      パッケージ基板
２２      接着剤
２３      ボンディングワイヤ
２４      外部電極
２５      封止樹脂
【図１】
2010283166.tif 000003
【図２】
2010283166.tif 000004
【図３】
2010283166.tif 000005
【図４】
2010283166.tif 000006
【図５】
2010283166.tif 000007