(57)【要約】【課題】Ｓｉ系半導体を基板とするＭＭＩＣ等の半導体チップであって、低損失な伝送線路をもち、実装用の回路基板への接続が容易で、かつ、安定なＧＮＤ電位を確保できる半導体チップを提供する。【解決手段】フリップチップ実装される半導体チップ１０であって、Ｓｉ基板１１と、Ｓｉ基板１１の主面に形成された集積回路１２と、集積回路１２の上方に形成された誘電体膜１６と、誘電体膜１６の上面に形成された接地用の導体膜１７とを備え、集積回路１２は、当該集積回路１２における信号を伝送するための信号線１５から構成される配線層１３ａを含み、信号線１５と誘電体膜１６と導体膜１７とは、マイクロストリップ線路を構成している。【選択図】図１
2010205941.tif 000002
【特許請求の範囲】
【請求項１】
フリップチップ実装される半導体チップであって、
シリコン基板と、
前記シリコン基板の主面に形成された集積回路と、
前記集積回路の上方に形成された誘電体膜と、
前記誘電体膜の上面に形成された接地用の導体膜とを備え、
前記集積回路は、当該集積回路における信号を伝送するための信号線から構成される配線層を含み、
前記信号線と前記誘電体膜と前記導体膜とは、マイクロストリップ線路を構成している
半導体チップ。
【請求項２】
前記集積回路は、積層された複数の配線層を含み、
前記マイクロストリップ線路を構成する信号線には、前記複数の配線層のうちの最上の配線層を構成する信号線が含まれる
請求項１記載の半導体チップ。
【請求項３】
前記配線層には、前記集積回路と接続される電極パッド用の導体膜が含まれ、
前記マイクロストリップ線路を構成する信号線には、前記電極パッド用の導体膜が含まれる
請求項１記載の半導体チップ。
【請求項４】
前記誘電体膜は、ベンゾシクロブテン、ポリイミド、ポリテトラフルオロエチレン又はポリフェニレンオキシドを含む
請求項１〜３のいずれか１項に記載の半導体チップ。
【請求項５】
前記誘電体膜は、第１の材料からなる粒子が第２の材料中に分散されてなるナノコンポジット膜を含む
請求項１〜４のいずれか１項に記載の半導体チップ。
【請求項６】
前記粒子の粒径は、１ｎｍ以上、かつ、２００ｎｍ以下である
請求項５記載の半導体チップ。
【請求項７】
前記第１の材料は、セラミックスである
請求項６記載の半導体チップ。
【請求項８】
前記セラミックスは、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、酸化ハフニウム、ハフニウムアルミネート又はチタン酸ジルコン酸鉛を含む
請求項７記載の半導体チップ。
【請求項９】
前記シリコン基板の比抵抗は、１０Ωｃｍ以上である
請求項１記載の半導体チップ。
【請求項１０】
フリップチップ実装される半導体チップであって、
シリコン基板と、
前記シリコン基板の主面に形成された集積回路と、
前記集積回路の上方に形成された接地用の第１導体膜と、
前記第１導体膜の上方に形成された誘電体膜と、
前記誘電体膜中に形成され、前記集積回路における信号を伝送するための信号線から構成される配線層と、
前記誘電体膜の上面に形成された接地用の第２導体膜とを備え、
前記信号線と前記誘電体と前記第１及び第２導体膜とは、ストリップ線路を構成している
半導体チップ。
【請求項１１】
前記誘電体膜中には、複数の配線層が形成されている
請求項１０記載の半導体チップ。
【請求項１２】
前記第１導体膜、前記誘電体膜、前記配線層及び前記第２導体膜は、前記集積回路を形成するシリコンプロセスとは異なるポストプロセスで形成される
請求項１０記載の半導体チップ。
【請求項１３】
前記第１導体膜は、前記集積回路と同じシリコンプロセスで形成され、
前記誘電体膜、前記配線層及び前記第２導体膜は、前記シリコンプロセスとは異なるポストプロセスで形成される
請求項１０記載の半導体チップ。
【請求項１４】
前記第２導体膜は、導体膜の一部が切り欠かれた領域を有し、
前記信号線には、前記領域中に形成された信号パターンと接続される信号線が含まれる
請求項１０記載の半導体チップ。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体チップと、
請求項１〜９のいずれか１項に記載の半導体チップの導体膜、又は、請求項１０〜１４のいずれか１項に記載の半導体チップの第２導体膜と、バンプを介して接続される実装用の回路基板と
を備える半導体装置。
【請求項１６】
フリップチップ実装される半導体チップの製造方法であって、
シリコン基板の主面に集積回路を形成するステップと、
前記集積回路の上方に、接地用の第１導体膜を形成するステップと、
前記第１導体膜の上方に、誘電体膜を形成するステップと、
前記誘電体膜中に、前記集積回路における信号を伝送するための信号線から構成される配線層を形成するステップと、
前記誘電体膜の上面に、接地用の第２導体膜を形成するステップとを含み、
前記信号線と前記誘電体と前記第１及び第２導体膜とは、ストリップ線路を構成し、
前記第１導体膜は、前記集積回路と同じシリコンプロセスで形成され、
前記誘電体膜、前記配線層及び前記第２導体膜は、前記シリコンプロセスとは異なるポストプロセスで形成される
半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ、及び、その半導体チップが実装用回路基板にフリップチップ実装された半導体装置に関し、特に、伝送線路を備えたモノリシックマイクロ波集積回路（ＭＭＩＣ）等の高周波半導体集積回路に関する。
【背景技術】
【０００２】
携帯電話を初めとする通信機器の発達に伴い、周波数が数１００ＭＨｚから数ＧＨｚのマイクロ波、さらには数十ＧＨｚから１００ＧＨｚを超えるミリ波を扱う回路装置が注目を集めている。より大容量の通信が可能となる広帯域な周波数帯を求めて、あるいは、より高速な信号処理を行うために、要望される回路の動作周波数はどんどん高くなっている。
【０００３】
周波数が高くなると、信号波の波長が回路素子の実サイズに近くなってくるため、もはや回路素子を集中定数素子として扱うことが難しくなり、回路の大きさそのものを分布定数素子として設計に組み込む必要がでてきた。さらに、回路素子の形状や実装のばらつきがそのまま周波数特性のばらつきとなるため、多くの部品を実装すると回路装置全体の特性を規格内に収めるのが困難になってくる。
【０００４】
そこで、このような高周波回路では、能動素子であるトランジスタと共に伝送線路などの受動素子を同じ半導体基板に一括作成するモノリシックマイクロ波集積回路（ＭＭＩＣ；ｍｏｎｏｌｉｔｈｉｃ  ｍｉｃｒｏｗａｖｅ  ＩＣ）の技術が用いられる。受動素子を含めた多くの回路部品を基板上に一括で作り込むことにより、部品点数が削減でき、また、正確な微細加工が可能な半導体プロセスを用いることで波長が小さくなっても正確に特性を再現することが可能になるからである。
【０００５】
このようなＭＭＩＣ用の半導体としては、これまでＧａＡｓを初めとする化合物半導体が主に用いられてきた。高い電子移動度に起因するトランジスタの優れた高周波特性と、低損失な絶縁性の高い基板が得られることが主な理由である。しかしながら、このような化合物半導体は、通常用いられるＳｉ系半導体（Ｓｉを主成分とする半導体）に比べて、基板そのものが高価であるうえに、大量生産で先行するシリコンプロセスに比べて製造プロセスもまだまだ未熟な部分が多く、歩留まりの面からもより高コストになってしまうという課題がある。
【０００６】
ところが、近年、微細化技術の進展にともなって、Ｓｉ系半導体の動作周波数は著しく向上し、最先端の微細ＭＯＳトランジスタやＳｉＧｅヘテロバイポーラトランジスタの最高遮断周波数（ｆｔ）や最高発振周波数（ｆｍａｘ）は１００ＧＨｚを超え、２００ＧＨｚに達する報告も得られるようになった。このことにより、従来、高価な化合物半導体を用いて作製されていたマイクロ波〜ミリ波帯のＭＭＩＣを、低コストのＳｉ系半導体に置き換えようとする研究開発が各所で盛んに行われるようになってきた。
【０００７】
しかしながら、Ｓｉ系半導体では、ＧａＡｓ等の化合物半導体のような優れた絶縁性を有する基板の作製が困難であるという課題がある。つまり、ＧａＡｓ等の化合物半導体では、例えば、図８に示すように、半絶縁性の基板９０そのものを誘電体として基板９０上に線路９１を形成し、裏面をメタライズしたＧＮＤプレーン（接地導体）９２を形成することでマイクロストリップ線路を構成し、低損失な回路を作成することができる。しかし、同じ構造をＳｉ基板に適用すると、一般に、Ｓｉ基板は導電性であることから、Ｓｉ基板上に形成した線路から発生する電磁界が基板内に侵入すると、線路の損失が大きく増加する。
【０００８】
この問題を解決するために、従来、シリコン集積回路の多層配線技術を用い、例えば、図９に示すように、Ｓｉ基板９３上に形成した第１層配線９６を接地導体（ＧＮＤプレーン）とし、最上層配線９４を信号線としてマイクロストリップ線路を構成するなどして、線路から発生する電磁界がＳｉ基板９３内に侵入しないような工夫がされてきた。これによりＳｉ基板９３の導電性による誘電体の損失をなくすことができるが、この方法では、誘電体として用いる配線の層間絶縁膜９５が半導体基板９３に比べると非常に薄いため、半導体基板９３を誘電体として用いる場合と同じ特性インピーダンスを得るためには信号線の線幅を小さくする必要がある。ところが、線幅が小さくなると信号線の導体損が大きくなり、結局、伝送線路としての損失は化合物半導体に比べると大きい。
【０００９】
ここで、導体損を低減するためには、信号線の線幅を太くするのが効果的であるが、インピーダンスを下げずにこれを実現するには、誘電体となる配線の層間絶縁膜を厚くする必要がある。このような技術の従来例としては、例えば、特許文献１に示すように、通常の層間絶縁膜とは異なるＢＣＢ（ベンゾシクロブテン）等の誘電体膜を数μｍから数十μｍ堆積させ、これを誘電体としてマイクロストリップ線路を構成する技術が提案されている。誘電体膜を厚くすることで、同じインピーダンスを実現する信号線の線幅を太くして導体損を低減し、さらに、Ｓｉ基板上にＧＮＤプレーンを設けることでＳｉ基板への電磁界侵入を抑えて誘電体の損失をなくそうとするものである。これによって、Ｓｉ系半導体を基板とするＭＭＩＣ（以下、「Ｓｉ−ＭＭＩＣ」ともいう。）を実現している。
【特許文献１】特開平９−１７９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、特許文献１に開示された改良を施しても、Ｓｉ−ＭＭＩＣを実際に回路基板に実装して回路装置を構成しようとした場合、新たな問題が生じる。
【００１１】
図１０は、特許文献１等に開示された従来のＳｉ−ＭＭＩＣを実装用の回路基板９８に実装したときの断面構造を模式的に示した図である。ＭＭＩＣ上の信号線と、回路基板上の信号線は、通常、直径２５μｍ程度の金属のワイヤで接続される。またＭＭＩＣ上のＧＮＤプレーン９６は通常Ｓｉ基板９３とは絶縁されているため、信号線と同様に、回路基板９８上のＧＮＤパターンにワイヤボンディングする必要がある。
【００１２】
ここで、同図から明らかなように、ＭＭＩＣ上のＧＮＤと回路基板９８のＧＮＤの接続には有限の長さのワイヤ９７が存在するため、特にミリ波のような高周波では、このワイヤ９７のインダクタンスが無視できない。ＭＭＩＣ上のＧＮＤプレーン９６はインダクタンスを介して浮いた状態になり、本来安定な電位を供給するはずのＧＮＤが信号によって大きく変動する場合がある。このことにより、実装した回路全体にフィードバックループが形成され、不要な発振を起こすことがある。
【００１３】
なお、従来のＧａＡｓ等の化合物半導体を用いたＭＭＩＣでは、基板そのものを誘電体として用いているため、ＧＮＤプレーンは基板の下面に存在し、回路基板との間に安定な接続を得ることができた。そして、回路上のＧＮＤ配線も通常ビアホールを介して裏面ＧＮＤと接続するため、寄生インダクタンスも小さく抑えることができたのである。上記従来技術のように、Ｓｉ−ＭＭＩＣでは、ＧＮＤが基板の上面にあるため、どうしてもＭＭＩＣのＧＮＤと回路基板のＧＮＤの接続に大きな寄生インダクタンスが生じてしまう。
【００１４】
このように、Ｓｉ−ＭＭＩＣでは、ＭＭＩＣ基板の上面にあるＧＮＤプレーンと回路基板との接続に、どうしても寄生インダクタンスを生じてしまい、結果としてＭＭＩＣ上のＧＮＤが不安定になって特性が変動し、また発振などを起こしやすいという課題がある。
【００１５】
そこで、本発明は、このような状況に鑑みてなされたものであり、Ｓｉ系半導体を基板とするＭＭＩＣ等の半導体チップであって、低損失な伝送線路をもち、実装用回路基板への接続が容易で、かつ、安定なＧＮＤ電位を確保できる半導体チップ、及び、そのような半導体チップが回路基板にフリップチップ実装された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成する本発明の第１の形態は、フリップチップ実装される半導体チップであって、シリコン基板と、前記シリコン基板の主面に形成された集積回路と、前記集積回路の上方に形成された誘電体膜と、前記誘電体膜の上面に形成された接地用の導体膜とを備え、前記集積回路は、当該集積回路における信号を伝送するための信号線から構成される配線層を含み、前記信号線と前記誘電体膜と前記導体膜とは、マイクロストリップ線路を構成している。
【００１７】
これにより、最上面にマイクロストリップ線路のＧＮＤプレーン（導体膜）が形成されているので、この半導体チップを反転させ、バンプを介して、そのＧＮＤプレーンを実装用回路基板のＧＮＤに接続する（フリップチップ実装をする）ことで、マイクロストリップ線路のＧＮＤプレーンが確実にＧＮＤに接続される。
【００１８】
また、本発明の第２の形態は、フリップチップ実装される半導体チップであって、シリコン基板と、前記シリコン基板の主面に形成された集積回路と、前記集積回路の上方に形成された接地用の第１導体膜と、前記第１導体膜の上方に形成された誘電体膜と、前記誘電体膜中に形成され、前記集積回路における信号を伝送するための信号線から構成される配線層と、前記誘電体膜の上面に形成された接地用の第２導体膜とを備え、前記信号線と前記誘電体と前記第１及び第２導体膜とは、ストリップ線路を構成している。
【００１９】
これにより、最上面にストリップ線路のＧＮＤプレーン（第２導体膜）が形成されているので、この半導体チップを反転させ、バンプを介して、そのＧＮＤプレーンを実装用回路基板のＧＮＤに接続する（フリップチップ実装をする）ことで、ストリップ線路のＧＮＤプレーンが確実にＧＮＤに接続される。
【００２０】
なお、本発明は、半導体チップとして実現できるだけでなく、そのような半導体チップがバンプを介して実装用回路基板に接続されたアセンブリとしての半導体装置として実現することもできる。
【発明の効果】
【００２１】
本発明により、Ｓｉ系半導体を基板とするＭＭＩＣ等の半導体チップであって、低損失な伝送線路をもち、実装用回路基板への接続が容易で、かつ、安定なＧＮＤ電位を確保できる半導体チップ、及び、そのような半導体チップが回路基板にフリップチップ実装された半導体装置が実現される。
【００２２】
よって、化合物半導体からなるＭＭＩＣに比べ、低価格なＭＭＩＣが実現され、携帯電話等の各種小型通信機器が普及してきた今日における実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００２４】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る半導体チップ及び半導体装置について説明する。
【００２５】
図１（ａ）は、本発明の第１の実施の形態に係る半導体チップ１０の断面図であり、図１（ｂ）は、その半導体チップ１０を実装用回路基板２２上にフリップチップ実装した図、つまり、本発明の第１の実施の形態に係る半導体装置２０の断面図である。なお、図１（ａ）では、便宜上、半導体チップ１０に加えて、フリップチップ実装用のバンプ２１も併せて図示されている。
【００２６】
図１（ａ）に示される半導体チップ１０は、図１（ｂ）に示されるように、上下を反転させた状態で、実装用回路基板２２にバンプ２１を介してフリップチップ実装されるＳｉ−ＭＭＩＣであり、Ｓｉ基板１１と、Ｓｉ基板１１の主面に形成された集積回路１２と、集積回路１２の上方に形成された誘電体膜１６と、誘電体膜１６の上面に形成された接地用の導体膜１７とを備える。ここで、集積回路１２は、回路層１４と、その回路層における信号を伝送するための信号線１５から構成される配線層１３ａ〜１３ｃとを含み、その信号線１５と誘電体膜１６と導体膜１７とは、いわゆるマイクロストリップ線路を構成している。なお、図１（ａ）及び図１（ｂ）では、後述する製造方法の説明図（図４（ａ）〜（ｈ））で示されるような詳細な構成要素（配線層１３ａにおけるＧＮＤ配線及び保護膜、誘電体膜１６を貫通するポスト（コンタクト）等）の図示は省略されている。
【００２７】
Ｓｉ基板１１は、Ｓｉ系半導体からなる基板であり、好ましくは、１０Ωｃｍ以上の比抵抗をもつＳｉ基板であり、より好ましくは、１００Ωｃｍ以上の比抵抗をもつＳｉ基板である。
【００２８】
集積回路１２は、Ｓｉ基板１１の上面に形成されたトランジスタ等の回路素子からなる回路層１４と、その回路層１４での信号を伝送するＡｌ又はＣｕ等の信号線１５からなる配線層１３ａ〜１３ｃとから構成される。配線層１３ａ〜１３ｃでは、ＳｉＯ２やＳｉＮ等の絶縁膜を介して信号線が多層に形成された多層配線層である。
【００２９】
なお、本図では、集積回路１２内に回路層１４が一つだけ示されているが、本発明は、一層の回路層に限られず、多層の回路層であってもよい。また、本図では、配線層１３ａ〜１３ｃのうちの最上層の配線層１３ａにおける信号線１５だけが図示されており、他の配線層１３ｂ及び１３ｃにおける信号線は、図示が省略されている。各配線層１３ａ〜１３ｃには、独立の信号線だけでなく、上層又は下層の配線層の信号線と接続された信号線が設けられている。また、最上層の配線層１３ａには、回路層１４の素子と接続された電極パッド用の導体膜が含まれていてもよい。それら信号線及び電極パッド用の導体膜は、マイクロストリップ線路を構成する伝送線路に相当する。
【００３０】
誘電体膜１６は、マイクロストリップ線路を構成する誘電体に相当し、誘電損失が小さく、かつ、厚膜形成が可能な樹脂膜であり、例えば、ＢＣＢ、ポリイミド、ポリテトラフルオロエチレン又はポリフェニレンオキシドを含む膜であったり、第１の材料からなる粒子が第２の材料中に分散されてなるナノコンポジット膜であったりするのが好ましい。なお、ナノコンポジット膜としては、粒子の粒径が、１ｎｍ以上、かつ、２００ｎｍ以下であるのが好ましく、その材料は、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、酸化ハフニウム、ハフニウムアルミネート又はチタン酸ジルコン酸鉛を含むセラミックスであるのが好ましい。
【００３１】
導体膜１７は、マイクロストリップ線路を構成するＧＮＤプレーンに相当するＡｌ、Ｃｕ、Ａｕ等、あるいは、それらを含む合金等で形成された膜であり、バンプ２１を介して実装用回路基板２２上のＧＮＤパターンに接続される。
【００３２】
このような半導体チップ１０の製造方法は、大きく２つの工程からなる。つまり、Ｓｉ基板１１上に集積回路１２を形成する通常のシリコンチップの製造プロセス（いわゆるＳｉプロセス）と、その後に誘電体膜１６及び導体膜１７を形成する再配線プロセス（いわゆるポストプロセス）とからなる。なお、配線層１３ａ〜１３ｃは、Ｓｉプロセスにおいて形成されることから、内層配線層とも呼ばれる。
【００３３】
このような構造を有する本実施の形態における半導体チップ１０は、信号線１５と誘電体膜１６と導体膜１７とがマイクロストリップ線路を構成している点に特徴を有する。ここで、「マイクロストリップ線路を構成する」とは、マイクロストリップ線路の特性インピーダンスが、その伝送線路に要求される値と略一致するように、マイクロストリップ線路の特性インピーダンスを決定するパラメータ（信号線１５の厚み及び幅、誘電体膜１６の比誘電率及び厚み等）が決定されていることを意味する。
【００３４】
本実施の形態における半導体チップ１０では、従来のＭＭＩＣ上のマイクロストリップ線路と比べ、信号線１５と導体膜１７の上下位置が逆転しており、これを反転させて実装用回路基板２２にフリップチップ実装することで、半導体チップ１０の最上面に位置する導体膜１７を小さなバンプ２１を介して実装用回路基板２２のＧＮＤに直接接続することが可能となっている。これにより、導体膜１７をＧＮＤに接続する箇所（ここでは、バンプ２１）でのインダクタンスが極力小さく抑えられ、マイクロストリップ線路を構成するＧＮＤプレーン（ここでは、導体膜１７）が確実に接地され、不要な発振が回避される。
【００３５】
ここで、マイクロストリップ線路を構成する信号線は、導体損を低減するために、できるだけ厚いことが望ましい。そのために、マイクロストリップ線路を構成する信号線として、最上層配線（ここでは、配線層１３ａでの配線）に加え、その下層の配線層（例えば、配線層１３ｂ）を重ねて使用してもよい。また、パッド部に使用されるＡｌなどのパッド用導体膜を重ねて使用してもよい。
【００３６】
次に、本実施の形態における半導体チップ１０を構成するＳｉ基板１１の基板抵抗（比抵抗）として、好ましくは、１０Ωｃｍ以上、より好ましくは、１００Ωｃｍ以上としている意義について説明する。
【００３７】
マイクロストリップ線路の特性インピーダンスは、上述したように、信号線１５の幅Ｗと、誘電体膜１６の厚さｈ、及び、誘電体膜１６の比誘電率εで主に決まる。同じ特性インピーダンスを保ったまま信号線幅Ｗを大きくして導体損を下げるには、誘電体膜１６の膜厚ｈを大きくする必要があり、そのためには誘電体膜１６は厚いほうが好ましい。しかしながら、本実施の形態では、従来のＳｉ−ＭＭＩＣ上のマイクロストリップ線路と異なり、Ｓｉ基板１１が電気的にシールドされているわけではない。そのために、信号線１５からの電気力線は、多くがＧＮＤプレーン（導体膜１７）に終端されるが、その一部が反対方向にあるＳｉ基板１１内にも侵入する。
【００３８】
図２は、本実施の形態の構造でのマイクロストリップ線路周辺の電界の強さを電磁界シミュレータで計算した結果を示す図である。なお、このシミュレーションでは、集積回路１２の部分については、Ｓｉ基板１１上に絶縁層である内層配線層１３ａ〜１３ｃが形成され、その内層配線層の最上層に信号線１５が形成された構造を仮定している。また、本図では、白い領域ほど、電界が強いことを示している。つまり、信号線１５の近辺では電界が強く、信号線１５から多いＳｉ基板１１中では電界が弱いことが示されている。
【００３９】
図２の電界に示されるように、誘電体膜１６の厚さを内層配線層１３ａ〜１３ｃの層間絶縁膜の合計の厚さ（ここでは、集積回路１２で示される絶縁層の厚み）より大きくした結果、信号線１５からＧＮＤプレーン（導体膜１７）までの距離よりもＳｉ基板１１までの距離の方が近いせいもあって、電界の一部が導電性のＳｉ基板１１の内部に侵入しているのが分かる。そのために、むやみに誘電体膜１６の厚さｈを大きくしても、Ｓｉ基板１１に侵入する電界が増え、かえって損失を大きくする可能性がある。
【００４０】
この影響を低減するには、Ｓｉ基板１１の抵抗を大きくするのが効果的である。
【００４１】
図３に、本実施の形態における半導体チップ１０と同一構造で、Ｓｉ基板１１の基板抵抗を変化させたときのマイクロストリップ線路の６０ＧＨｚにおける１ｍｍあたりの線路損失を、電磁界シミュレータを用いて計算した結果を示す。ここで、横軸はＳｉ基板１１の基板抵抗（比抵抗（Ωｃｍ））を示し、縦軸は６０ＧＨｚにおける１ｍｍあたりのマイクロストリップ線路の線路損失（ｄＢ／ｍｍ）を示し、丸印のプロットは内層配線層の層間絶縁膜が４．４８μｍである場合における基板抵抗と線路損失の関係を示すカーブであり、四角印のプロットは内層配線層の層間絶縁膜が８μｍである場合における基板抵抗と線路損失の関係を示すカーブである。
【００４２】
図３から分かるように、Ｓｉ基板１１の基板抵抗の増加に伴い、マイクロストリップ線路の線路損失は著しく低減され、その傾向は、内層配線層の層間絶縁膜の厚さが薄いほど顕著である。基板抵抗を１０Ωｃｍから５０Ωｃｍにするだけで線路損失は半減し、１００Ωｃｍを超えたあたりで、ほぼ飽和が始まる。なお、非特許文献１に示すように、従来の内層配線のみを用いたＭＭＩＣの伝送線路の損失は１ｄＢ／ｍｍ程度であり、本実施の形態における半導体チップ１０では、基板抵抗として、１０Ωｃｍ以上にすることで、内層配線層の層間絶縁膜の厚みによっては（例えば、８μｍ以上では）、従来のＭＭＩＣよりも線路損失が低くなり、さらに、１００Ωｃｍ以上にすることで、ほぼ飽和した最小の線路損失となることが分かる。
【００４３】
【非特許文献１】Ｙａｎｙｕ  Ｊｉｎ，Ｍｉｈａｉ  Ａ．Ｔ．Ｓａｎｄｕｌｅａｎｕ，ａｎｄ  Ｊｏｈｎ  Ｒ．Ｌｏｎｇ，“Ａ  Ｗｉｄｅｂａｎｄ  Ｍｉｌｌｉｍｅｔｅｒ−Ｗａｖｅ  Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ  Ｗｉｔｈ  ２０ｄＢ  Ｌｉｎｅａｒ  Ｐｏｗｅｒ  Ｇａｉｎ  ａｎｄ  ＋８ｄＢｍ  Ｍａｘｉｍｕｍ  Ｓａｔｕｒａｔｅｄ  Ｏｕｔｐｕｔ  Ｐｏｗｅｒ”  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．４３，ＮＯ．７，ＪＵＬＹ  ２００８，ｐｐ．１５５３−１５６２
【００４４】
次に、本実施の形態における半導体チップ１０を構成する誘電体膜１６の材料について、より詳細に説明する。
【００４５】
Ｓｉ基板１１側への電磁界の侵入具合は、誘電体膜１６の膜厚と内層配線層の膜厚の関係に加え、それぞれの比誘電率によっても変わる。一般に、比誘電率の高い方に電界は集中するので、Ｓｉ基板１１側への電界の侵入を抑えるには、誘電体膜１６の比誘電率を高くするのが望ましい。そのためには、誘電体膜１６として、第１の材料からなる粒子が第２の材料中に分散されてなるナノコンポジット膜を用いることで、比誘電率の高い誘電体膜１６を実現できる。ここで、「ナノコンポジット膜」とは、比誘電率の大きい第１の材料からなるナノスケールの粒子が比誘電率の小さい第２の材料中に分散した材料からなる膜である。
【００４６】
例えば、ＢＣＢの中にナノスケールに粒子化した高誘電体素材を練りこんで分散させることで得られるナノコンポジット膜は、ＢＣＢに比べて、ずっと高い誘電率となる。高誘電体素材としては、セラミックスが好ましく、例えば、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸バリウム（ＢＴＯ）酸化ハフニウム（ＨｆＯ2）、ハフニウムアルミネート（ＨｆＡｌＯ2）又はチタン酸ジルコン酸鉛（ＰＺＴ）等である。ここで、ナノスケール粒子の粒径は、第２の材料中に練り込んで分散させることができればよく、粒径が小さいほど好ましい。具体的には、１μｍ以下が好ましく、更に好ましくは２００ｎｍ以下であり、特に１ｎｍ以上で２００ｎｍ以下の粒径の粒子が分散されたナノコンポジット膜について良好な特性が得られている。
【００４７】
このように、誘電体膜１６としてナノコンポジット膜を用いることで、その比誘電率を高めることができるだけでなく、誘電体膜１６の比誘電率を自由に選択できるので、所定の特性インピーダンスを得るための誘電体膜１６の膜厚を自由に設計できる。
【００４８】
なお、このようなナノコンポジット膜の製法としては、例えば、ＢＣＢをベース（第２の材料）とした場合に、ＢＣＢ膜と同様に、スピンコート法により容易に製作できる。
【００４９】
また、誘電体膜１６としては、単一のナノコンポジット膜に限られず、ＢＣＢ膜とナノコンポジット膜とを積層したり、比誘電率が異なる複数のナノコンポジット膜を積層したりしてもよい。このような積層により、誘電体膜１６全体としての比誘電率についての自由度が増し、それによって、所定の特性インピーダンスを設計する際の誘電体膜１６の膜厚についての自由度も増す。
【００５０】
次に、本実施の形態における半導体チップ１０の製造方法について、図４（ａ）〜図４（ｈ）を用いて、説明する。図４（ａ）はＳｉプロセス（拡散プロセス）が完了したウエハの一部の断面構造を示したもので、本例では最上配線層１３ａを構成する信号線１５とＧＮＤ配線１５ａと保護膜１８のみ表示し、その他の内層配線（配線層１３ｂ、配線層１３ｃ）やトランジスタなどの回路層１４は省略している。保護膜１８には、再配線プロセス（ポストプロセス）の配線と接続するために一部開口部１８ａが設けられている。再配線では比較的厚い層間膜を形成するので上層と下層をつなぐコンタクトの形成に注意が必要である。本製造方法の例ではＣｕのポストをあらかじめ形成する。
【００５１】
まず、図４（ｂ）に示すように、１０−１５μｍの厚膜のレジスト１９をコーティングしたあと、フォトリソグラフィ工程で開口部１９ａを形成する。次に、無電解メッキか、あるいはあらかじめ種金膜を形成しておく電解メッキ等を用いてレジスト１９の開口部１９ａにＣｕによるポスト１５ｂを形成する（図４（ｃ））。
【００５２】
レジスト１９を除去（図４（ｄ））したのち、誘電体膜１６となるＢＣＢ１６をスピンコートによってウエハ全面に形成する（図４（ｅ））。コーティング条件とプリベーク条件をうまく選ぶことで、ポスト１５ｂを埋め込んだ状態で表面を平坦化できる。次にポスト１５ｂの上部の頭だしのためにＢＣＢ１６の一部をドライエッチング等で開口し（図４（ｆ））、メッキ等を用いてＣｕを５μｍ程度製膜し、ＧＮＤ配線１５ａと接続されるＧＮＤプレーン１７となる上層の配線を形成する（図４（ｇ））。なお、ＧＮＤプレーン１７において、信号線１５と接続される信号線の引き出し１７ａ用として一部をエッチング等で分離するか、あらかじめレジストでパターンニングしてからメッキを行ってもよい。必要に応じて、最上層配線上に基板接続用のバンプ２１を形成する（図４（ｈ））。
【００５３】
なお、本製造方法例ではあらかじめＣｕによるポスト１５ｂを形成してからＢＣＢ１６をコーティングしたが、先にＢＣＢ１６で厚膜を形成した後、一部を開口し、開口部を金属で埋めることでコンタクト１５ｂを形成してもよい。この場合、感光性のＢＣＢ１６を用いることで、用意に開口部を形成することができる。
【００５４】
また、本例ではポスト１５ｂのあとにＧＮＤプレーン１７を形成して完了しているが、この工程を繰り返すことで配線を多層化することが出来る。多層化すれば、例えばＳｉプロセス（内層配線）の最上層配線１５でＧＮＤプレーンを構成し、ポストプロセスの第１の配線でストリップ線路の信号を形成し、ポストプロセスの第２の配線で第１の配線同士をつなぐブリッジ配線を形成し、第３の配線でＧＮＤプレーンを形成することで、後述する第２の実施の形態及びその変形例で示した構造を実現することができる。
【００５５】
また、本製造方法の例では、配線１５やポスト１５ｂの材料としてＣｕを選んだが、この材料に限定するものではない、同様に、誘電体膜１６もＢＣＢに限定するものではない。
【００５６】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る半導体チップ及び半導体装置について説明する。
【００５７】
図５（ａ）は、本発明の第２の実施の形態に係る半導体チップ３０の断面図であり、図５（ｂ）は、その半導体チップ３０を実装用回路基板４２上にフリップチップ実装した図、つまり、本発明の第２の実施の形態に係る半導体装置４０の断面図である。なお、図５（ａ）では、便宜上、半導体チップ３０に加えて、フリップチップ実装用のバンプ４１も併せて図示されている。
【００５８】
図５（ａ）に示される半導体チップ３０は、図５（ｂ）に示されるように、上下を反転させた状態で、実装用回路基板４２にバンプ４１を介してフリップチップ実装されるＳｉ−ＭＭＩＣであり、Ｓｉ基板３１と、そのシリコン基板の主面に形成された集積回路３２と、その集積回路３２の上方に形成された接地用の第１導体膜である導体膜３７ｂと、その導体膜３７ｂの上方に形成された誘電体膜３６と、その誘電体膜３６中に形成され、集積回路３２における信号を伝送するための信号線３８と、誘電体膜３６の上面に形成された接地用の第２導体膜である導体膜３７ａとを備え、信号線３８と誘電体膜３６と導体膜３７ａ及び３７ｂとは、いわゆるストリップ線路を構成している。
【００５９】
Ｓｉ基板３１は、Ｓｉ系半導体からなる基板である。このＳｉ基板３１は、第１の実施の形態におけるＳｉ基板１１と異なり、比抵抗の制約を受けない。
【００６０】
集積回路３２は、Ｓｉ基板３１の上面に形成されたトランジスタ等の回路素子からなる回路層３４と、その回路層３４での信号を伝送するＡｌ又はＣｕ等の信号線からなる配線層３３と、その配線層３３の上面に形成された保護膜（パッシベーション膜）３５とから構成される。配線層３３は、例えば、ＳｉＯ２やＳｉＮ等の絶縁膜を介して信号線が多層に形成された多層配線層である。
【００６１】
なお、本図では、集積回路３２内には、回路層３４が一つだけ形成されているが、本発明は、一層の回路層に限られず、多層の回路層が形成されていてもよい。
【００６２】
導体膜３７ｂは、ストリップ線路を構成する２つのＧＮＤプレーンのうちの一方（下面）に相当するＡｌ、Ｃｕ、Ａｕ等、あるいは、それらを含む合金等で形成された膜である。
【００６３】
誘電体膜３６は、ストリップ線路を構成する誘電体に相当し、誘電損失が小さく、かつ、厚膜形成が可能な樹脂膜であり、例えば、ＢＣＢ、ポリイミド、ポリテトラフルオロエチレン又はポリフェニレンオキシドを含む膜であったり、第１の材料からなる粒子が第２の材料中に分散されてなるナノコンポジット膜であったりするのが好ましい。なお、ナノコンポジット膜の具体例としは、第１の実施の形態における誘電体膜１６と同じである。
【００６４】
導体膜３７ａは、ストリップ線路を構成する２つのＧＮＤプレーンのうちの他方（上面）に相当するＡｌ、Ｃｕ、Ａｕ等、あるいは、それらを含む合金等で形成された膜であり、バンプ４１を介して実装用回路基板４２上のＧＮＤパターンに接続される。なお、２つの導体膜３７ａ及び３７ｂは、図５（ｂ）に示されるように、例えば、誘電体膜３６を貫通する導体（ビア）３７ｃによって電気的に接続されている。ただし、２つの導体膜３７ａ及び３７ｂの接続方法は、これに限られず、誘電体膜３６の側面を覆う導体膜で接続されてもよいし、ワイヤによって接続されてもよい。
【００６５】
このような半導体チップ３０の製造方法は、大きく２つの工程からなる。つまり、Ｓｉ基板３１上に集積回路３２を形成する通常のシリコンチップの製造プロセス（いわゆるＳｉプロセス）と、その後に導体膜３７ｂ、誘電体膜３６、信号線３８及び導体膜３７ａを形成する再配線プロセス（いわゆるポストプロセス）とからなる。なお、配線層３３は、Ｓｉプロセスにおいて形成されることから、内層配線層とも呼ばれる。本実施の形態における半導体チップ３０によれば、ストリップ線路が再配線プロセスで形成されるので、Ｓｉのプロセスノードによらず、多種のＭＭＩＣの製造に適用可能な構造となる。
【００６６】
このような構造を有する本実施の形態における半導体チップ３０は、信号線３８と誘電体膜３６と導体膜３７ａ及び３７ｂとがストリップ線路を構成している点に特徴を有する。ここで、「ストリップ線路を構成する」とは、ストリップ線路の特性インピーダンスが、その伝送線路に要求される値と略一致するように、ストリップ線路の特性インピーダンスを決定するパラメータ（信号線１５の厚み及び幅、誘電体膜１６の比誘電率及び厚み等）が決定されていることを意味する。
【００６７】
本実施の形態における半導体チップ３０では、最上面がＧＮＤプレーン（導体膜３７ａ）になっており、これを上限反転させて実装用回路基板４２にフリップチップ実装することで、半導体チップ３０の最上面に位置する導体膜３７ａを小さなバンプ４１を介して実装用回路基板４２のＧＮＤに直接接続することが可能となっている。これにより、導体膜３７ａをＧＮＤに接続する箇所（ここでは、バンプ４１）でのインダクタンスが極力小さく抑えられ、ストリップ線路を構成するＧＮＤプレーン（ここでは、導体膜３７ａ及び３７ｂ）が確実に接地され、不要な発振が回避される。
【００６８】
なお、本実施の形態における半導体チップ３０では、信号線３８とＳｉ基板３１との間の導体膜３７ｂが電磁界シールドとして機能するので、第１の実施の形態における半導体チップ１０と異なり、Ｓｉ基板３１への電界の侵入は無視でき、Ｓｉ基板３１の基板抵抗についての制約はない。よって、Ｓｉ基板３１の基板抵抗あるいは内層配線層の厚さにかかわらず、低損失な伝送線路が実現される。たとえば、上述のシミュレーションによれば、特性インピーダンスが５０Ωとなる条件を満たすストリップ線路（例えば、導体膜３７ａ及び３７ｂの厚みが夫々５μｍ、誘電体膜３６の厚みが２５μｍ、比誘電体εが２．７、ｔａｎδが０．０００１、信号線３８の厚みが５μｍ、線幅が９μｍ）における線路損失は、極めて小さな値（具体的には、０．２４ｄＢ／ｍｍ）であった。
【００６９】
なお、ストリップ線路の構成としては、図５に示された構成に限られず、図６（ａ）〜図６（ｃ）に示された構成であってもよい。
【００７０】
図６（ａ）に示される半導体チップ５０は、ストリップ線路を構成する信号線の構成（層構造）だけが、半導体チップ３０と異なる。この半導体チップ５０では、誘電体膜３６中に、ブリッジ配線を可能にする複数の配線層５１ａ及び５１ｂが形成されている。なお、この半導体チップ５０のポストプロセスでは、合計４層（導体膜３７ａ、配線層５１ａ、配線層５１ｂ、導体膜３７ｂ）の多層配線となる。このような半導体チップ５０は、シリコンプロセスで集積回路３２が形成された後に、ポストプロセスで、導体膜３７ｂ、誘電体膜３６、配線層５１ａ、配線層５１ｂ及び導体膜３７ａが形成される。
【００７１】
また、図６（ｂ）に示される半導体チップ６０では、最上面の導体膜３７ａは、パターンニングによって導体膜の一部が切り欠かれた領域６２を有し、信号線６１には、その切り欠き領域６２中に形成された信号パターン６３と接続される信号線が含まれる。これによって、誘電体膜３６中に一層の配線層だけが設けられた構造であっても、その配線層におけるブリッジ配線が可能となる。
【００７２】
また、図６（ｃ）に示される半導体チップ７０は、図６（ａ）に示された半導体チップ５０における導体膜３７ｂを、内層配線層（配線層３３）内に形成したＧＮＤプレーン（導体膜３３ａ）で置き換えたものに相当する。このような半導体チップ７０は、シリコンプロセスで集積回路３２（ＧＮＤプレーンである導体膜３３ａを含む）が形成された後に、ポストプロセスで、誘電体膜３６、配線層５１ａ、配線層５１ｂ及び導体膜３７ａが形成される。なお、内層配線層に形成するＧＮＤプレーンは導体損を低減するためにできるだけ厚いことが望ましい。そのため、ＧＮＤプレーンとして、例えば、最上層配線に加え、その下層の配線層を重ねて使用してもよい。また、パッド部に使用されるＡｌなどのパッド用導体膜を重ねて使用してもよい。
【００７３】
なお、再配線プロセスにおける配線層としては、１層や２層に限られず、３層以上であってもよいのは言うまでもない。
【００７４】
以上、本発明に係る半導体チップ及び半導体装置について、第１及び第２の実施の形態及びその変形例に基づいて説明したが、本発明は、これらの実施の形態及び変形例に限定されない。これらの実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、これらの実施の形態及び変形例における構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。
【００７５】
たとえば、上記実施の形態では、導体膜は、一様な導体として示されていたが、実際には、Ｓｉプロセスにおけるパターンの占有面積率の制限を満たすために、網目状のパターンであってもよいし、適宜開口部が設けられた導体膜であってもよい。
【００７６】
また、図１及び図５の断面図では、本発明に係る半導体チップの最上層となるＧＮＤプレーン（導体膜１７及び３７ａ）を接地するためのバンプ２１及び４１が示されたが、本発明に係る半導体装置に設けられるバンプには、このような接地用のバンプだけに限られず、図７に示されるように、電源や信号を接続するためのバンプ２３が設けられていてもよい。つまり、導体膜１７の切り欠き領域に、回路層１４に接続されるバンプが設けられていてもよい。
【産業上の利用可能性】
【００７７】
本発明は、フリップチップ実装される半導体チップ、及び、そのような半導体チップが実装用回路基板にフリップチップ実装された半導体装置として、特に、Ｓｉ−ＭＭＩＣとして、例えば、携帯電話等の小型の通信機器用のＳｉ−ＭＭＩＣとして、利用できる。
【図面の簡単な説明】
【００７８】
【図１】（ａ）は本発明の第１の実施の形態に係る半導体チップの断面図、（ｂ）は本発明の第１の実施の形態に係る半導体装置の断面図
【図２】同半導体チップのマイクロストリップ線路周辺の電界の強さを示す図
【図３】同半導体チップの基板抵抗を変化させたときのマイクロストリップ線路の線路損失を示す図
【図４】同半導体チップの製造方法を示す図
【図５】（ａ）は本発明の第２の実施の形態に係る半導体チップの断面図、（ｂ）は本発明の第２の実施の形態に係る半導体装置の断面図
【図６】第２の実施の形態の変形例に係る半導体チップの断面図
【図７】本発明に係る半導体チップの上面を示す斜視図
【図８】従来の化合物半導体を基板とするマイクロストリップ線路を示す図
【図９】従来のＳｉを基板とするマイクロストリップ線路を示す図
【図１０】従来のＳｉ−ＭＭＩＣを回路基板に実装した様子を示す図
【符号の説明】
【００７９】
１０、３０、５０、６０、７０    半導体チップ
１１、３１    Ｓｉ基板
１２、３２    集積回路
１３ａ〜１３ｃ、３３、５１ａ、５１ｂ  配線層
１４、３４    回路層
１５、３８、６１    信号線（配線）
１５ａ    ＧＮＤ配線
１５ｂ    ポスト（コンタクト）
１６、３６    誘電体膜（ＢＣＢ等）
１７、３７ａ、３７ｂ    導体膜
１８    保護膜
１８ａ    保護膜の開口部
１９    レジスト
１９ａ    レジストの開口部
２０、４０    半導体装置
２１、４１    バンプ
２２、４２    実装用回路基板
３７ｃ    導体
６２    切り欠き領域
６３    信号パターン
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010205941.tif 000009
【図９】
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【図１０】
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【図２】
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