(57)【要約】【課題】本発明は、積層数が増えた場合にも成膜工程数を抑制して生産性の高い不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。【解決手段】交互に積層された複数の絶縁膜１４及び複数の電極膜ＷＬを有する積層構造体ＭＬと、前記積層構造体を前記積層方向に貫通する半導体ピラーＳＰと、を有する不揮発性半導体記憶装置の製造方法において、前記第１方向に対して垂直な基板の主面上に、芯材膜５３と犠牲膜５１とを交互に積層して積層体ＭＬ０を形成し、前記積層体にトレンチ７１を形成し、前記トレンチ内に充填材５５を埋め込み、前記犠牲膜を除去して前記充填材からなる支柱部５６が前記芯材膜を前記基板の上に支持する中空構造体ＭＬ１を形成し、前記犠牲膜が除去されて露出した前記芯材膜の面に前記絶縁膜と前記電極膜とを積層して前記積層構造体を形成する。【選択図】図１
2010205904.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に交互に積層された複数の絶縁膜及び複数の電極膜を有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、を有する不揮発性半導体記憶装置の製造方法であって、
前記第１方向に対して垂直な基板の主面上に、芯材膜と犠牲膜とを交互に積層して積層体を形成し、
前記第１方向に対して垂直な平面内の第２方向と、前記第１方向と、に延在するトレンチを前記積層体に形成し、
前記トレンチ内に充填材を埋め込み、
前記犠牲膜を除去して、前記充填材からなる支柱部が前記芯材膜を前記基板の上に支持する中空構造体を形成し、
前記犠牲膜が除去されて露出した前記芯材膜の面に前記絶縁膜と前記電極膜とを積層して前記積層構造体を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記トレンチの形成と同時に、前記犠牲層を除去するためのエッチャントを前記積層体の内部に進入させるための開口孔となる孔であって、前記第１方向からみたときの幅が前記トレンチよりも広い孔を前記積層体に形成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記孔は、前記積層構造体を前記第１方向から見たときに離散的に設けられることを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記芯材膜は、前記絶縁膜の一部となることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
第１方向に交互に積層されたそれぞれ複数の絶縁膜及び電極膜を有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
を備え、
前記絶縁膜及び前記電極膜の少なくともいずれかの前記第１方向の厚さは、前記第１方向に対して垂直な平面内の第３方向において周期的に変化していることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリの記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図ることが必要だが、近年、その微細化もコスト的、技術的に困難になってきている。
【０００３】
この問題を解決するため、素子を３次元的に集積する方法が多数提案されている。中でも、特に、生産性が高い一括加工型３次元積層メモリが有望視されている（特許文献１参照）。
【０００４】
この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。また、積層体の端部を階段状に加工し、積層体の周囲に、階段状の端部に乗り上げるように層間絶縁膜を設け、層間絶縁膜中に各電極膜の端部に接続されるようにコンタクトを埋設する。そして、層間絶縁膜の上方に複数本の金属配線を敷設し、コンタクトを介して各電極膜の端部に接続する。これにより、金属配線及びコンタクトを介して、各電極膜の電位を相互に独立して制御することができる。
【０００５】
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、コストを低減することができる。また、積層体を一括加工して３次元積層メモリを形成することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【０００６】
このように、一括加工型３次元積層メモリは、積層数を増すことで大容量化とビットコスト低減を同時に実現できる点に特徴がある。しかし、大容量化のために単純に積層膜の成膜回数を増やした場合には、積層膜の成膜工程数及びそれに要する時間が次第に無視できなくなる。
【０００７】
さらに、生産設備の観点でも、単純に成膜回数を増やす方法では、成膜装置への負担が高くなり、装置の種類ごとの装置数のバランスが他の半導体製品に比べて大きく異なるものとなる。このことは、市場ニーズに応じて生産設備を他製品に転向しようとした場合に大きなロスを発生させる原因となり得る。
【０００８】
このため、積層数が増えた場合においても、より少ない成膜工程数で上記の一括加工型３次元積層メモリを実現する方法及びその構造が望まれている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、積層数が増えた場合にも成膜工程数を抑制して生産性の高い不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、第１方向に交互に積層された複数の絶縁膜及び複数の電極膜を有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、を有する不揮発性半導体記憶装置の製造方法であって、前記第１方向に対して垂直な基板の主面上に、芯材膜と犠牲膜とを交互に積層して積層体を形成し、前記第１方向に対して垂直な平面内の第２方向と、前記第１方向と、に延在するトレンチを前記積層体に形成し、前記トレンチ内に充填材を埋め込み、前記犠牲膜を除去して、前記充填材からなる支柱部が前記芯材膜を前記基板の上に支持する中空構造体を形成し、前記犠牲膜が除去されて露出した前記芯材膜の面に前記絶縁膜と前記電極膜とを積層して前記積層構造体を形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００１２】
また、本発明の他の一態様によれば、第１方向に交互に積層されたそれぞれ複数の絶縁膜及び電極膜を有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、を備え、前記絶縁膜及び前記電極膜の少なくともいずれかの前記第１方向の厚さは、前記第１方向に対して垂直な平面内の第３方向において周期的に変化していることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１３】
本発明によれば、積層数が増えた場合にも成膜工程数を抑制して生産性の高い不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図２】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法が適用される不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法が適用される不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法が適用される不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図５】本発明の実施例に係る不揮発性半導体記憶装置の製造方法が適用される不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図６】本発明の実施例に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図７】図６に続く工程順模式的断面図である。
【図８】図７に続く工程順模式的断面図である。
【図９】図８に続く工程順模式的断面図である。
【図１０】図９に続く工程順模式的断面図である。
【図１１】図１０に続く工程順模式的断面図である。
【図１２】図１１に続く工程順模式的断面図である。
【図１３】図１２に続く工程順模式的断面図である。
【図１４】図１０のＢ部の構造を例示する模式的断面図である。
【図１５】本発明の実施例に係る不揮発性半導体記憶装置の製造方法の一工程を例示する模式的平面図である。
【図１６】本発明の実施例に係る不揮発性半導体記憶装置の製造方法の一工程を例示する別の模式的平面図である。
【図１７】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法が適用される別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１６】
図１は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。  
図２は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法が適用される不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
図３は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法が適用される不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図４は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法が適用される不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
なお、図３は、図２のＡ−Ａ’線断面の一部を例示している。また、図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１７】
まず、図２〜図４を用いて、本実施形態に係る不揮発性半導体記憶装置の製造方法によって製造される不揮発性半導体記憶装置の構成の一例を説明する。  
本発明の実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリであり、後述するように、不揮発性半導体記憶装置１１０においては、セルトランジスタが３次元マトリクス状に配列される。また、各セルトランジスタには電荷蓄積層が設けられており、この電荷蓄積層に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。
【００１８】
図２及び図３に表すように、本実施形態に係る不揮発性半導体記憶装置１１０においては、例えば単結晶シリコン等の半導体基板からなる基板１１が設けられる。基板１１においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域とが設定されている。図２及び図３は、メモリアレイ領域の構成を例示しており、回路領域の図示は省略されている。
【００１９】
メモリアレイ領域においては、基板１１の主面１１ａ上に、積層構造体ＭＬが形成されている。積層構造体ＭＬにおいては、電極膜ＷＬと絶縁膜１４とが構造に積層されている。
【００２０】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＸ軸方向（第２方向）とする。そして、Ｚ軸とＸ軸とに垂直な方向をＹ軸方向（第３方向）とする。  
すなわち、積層構造体ＭＬにおける電極膜ＷＬと絶縁膜１４の積層方向は、Ｚ軸方向である。
【００２１】
そして、本具体例では、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰが設けられている。そして、半導体ピラーＳＰと電極膜ＷＬとの間に電荷蓄積層６３が設けられている。そして、電極膜ＷＬと電荷蓄積層６３との間に絶縁層６４が設けられ、半導体ピラーＳＰと電荷蓄積層６３との間に絶縁層６２が設けられている。
【００２２】
すなわち、積層構造体ＭＬをＺ軸に貫通する貫通ホールＴＨが設けられ、その内壁に絶縁層６４、電荷蓄積層６３及び絶縁層６２の積層膜からなる電荷蓄積層を含む膜が設けられ、貫通ホールＴＨの残余の空間に半導体ピラーＳＰが埋め込まれている。
【００２３】
ただし、本実施形態が適用される不揮発性半導体記憶装置は、上記に限らず、電極膜ＷＬと絶縁膜１４とが交互に積層された積層構造体ＭＬを積層方向に貫通する半導体ピラーが設けられる構造であれば良く、上記の電荷蓄積層６３や絶縁層６２及び６４の配置は任意である。例えば、電荷蓄積層６３、絶縁層６２及び絶縁膜の少なくともいずれかの、少なくとも一部が、電極膜ＷＬどうしの間に設けられていても良い。
【００２４】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには、回路領域に形成されたドライバ回路（図示せず）によって所定の電位が印加され、不揮発性半導体記憶装置１１０のワード線として機能する。
【００２５】
一方、絶縁膜１４、並びに、絶縁層６２及び６４には、例えばシリコン酸化物が用いられる。  
絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。電極膜ＷＬと電荷蓄積層６３との間に設けられる絶縁層６４はブロック絶縁膜として機能し、半導体ピラーＳＰと電荷蓄積層６３との間に設けられる絶縁層６２はトンネル絶縁膜として機能する。
【００２６】
電荷蓄積層６３には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、記憶層として機能する。電荷蓄積層６３は単層膜でも良く、また積層膜であっても良い。  
そして、半導体ピラーＳＰと電極膜ＷＬとが対向する部分の近傍領域が１つのメモリセルＭＣとなる。
【００２７】
図２に表したように、積層構造体ＭＬの上方には、選択ゲート電極ＳＧが設けられる。選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンを用いることができる。選択ゲート電極ＳＧは、導電膜が一定の方向に沿って分断されて形成されたものであり、本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に沿って分断されている。すなわち、選択ゲート電極ＳＧは、Ｘ軸方向に延在する複数本の配線状の導電部材である。
【００２８】
一方、電極膜ＷＬは、ＸＹ平面に平行な導電膜であり、例えば、消去ブロック単位で分断される。なお、電極膜ＷＬも、選択ゲート電極ＳＧと同様に、例えばＸ軸方向に延在するように分断されていても良い。
【００２９】
そして、積層構造体ＭＬ及び選択ゲート電極ＳＧには、積層方向（Ｚ軸方向）に延びる複数の貫通ホールＴＨが形成され、その内部の側面に絶縁膜が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーＳＰとなる。
【００３０】
半導体ピラーＳＰは、Ｘ−Ｙ平面に複数設けられ、本具体例では、Ｙ軸方向に隣接して並ぶ２つの半導体ピラーＳＰは１つのペアとなる。すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを基板１１の側で電気的に接続する第１接続部ＣＰ１（接続部ＣＰ）をさらに備える。すなわち、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、第１接続部ＣＰ１によって接続され、Ｕ字形状の１つのＮＡＮＤストリングとして機能する。また、第２半導体ピラーＳＰ２において、Ｙ軸方向において第１半導体ピラーＳＰ１とは反対の側で隣接する第３及び第４半導体ピラーＳＰ３及びＳＰ４とが第２接続部ＣＰ２によって接続され、Ｕ字形状の別のＮＡＮＤストリングとして機能する。このように、２つずつの半導体ピラーＳＰがペアとなる。
【００３１】
そして、例えば、２つのＵ字形状のＮＡＮＤストリングにおいて内側で隣接する２本の半導体ピラー（半導体ピラーＳＰ２及びＳＰ３）はソース線ＳＬに接続され、外側の２本の半導体ピラー（半導体ピラーＳＰ１及びＳＰ４）は、貫通電極Ｖ１及びＶ２によってそれぞれ同一のビット線ＢＬに接続されている。
【００３２】
ただし、後述するように、本発明は、これに限らず、それぞれの半導体ピラーＳＰが独立していても良く、この場合には各半導体ピラーＳＰは接続部ＣＰによって接続されない。この場合には、積層構造体ＭＬの上部及び下部に半導体ピラーＳＰを選択するための選択ゲート電極がそれぞれ設けられる。以下では、２本の半導体ピラーＳＰが接続部ＣＰによって接続される場合として説明する。
【００３３】
なお、ここで、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、特定の半導体ピラーを指す場合に、「第Ｎ導体ピラーＳＰＮ」（Ｎは１以上の任意の整数）と言うことにする。
【００３４】
そして、図４に表したように、半導体ピラーＳＰ１及びＳＰ４に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、半導体ピラーＳＰ２及びＳＰ３に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。同様に、０以上の整数であるＭにおいて、上記のＮが（４Ｍ＋１）及び（４Ｍ＋４）である半導体ピラーＳＰ（４Ｍ＋１）及びＳＰ（４Ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、Ｎが（４Ｍ＋２）及び（４Ｍ＋３）である半導体ピラーＳＰ（４Ｍ＋２）及び（４Ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。そして、電極膜ＷＬＡと電極膜ＷＬＢとは分断絶縁膜ＩＬによって分断されている。
【００３５】
すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。すなわち、電極膜ＷＬＡ及び電極膜ＷＬＢは、交叉指形電極（inter digital electrodeまたはmulti-finger electrode）の構造を有している。
【００３６】
そして、図４では図示しないが、Ｘ軸方向における両端において、電極膜ＷＬＡ及び電極膜ＷＬＢは、例えば基板１１に設けられる周辺回路と電気的に接続される。すなわち、例えば、特許文献１に記載されている「階段構造」のように、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられており、Ｘ軸方向の一方の端では電極膜ＷＬＡによって周辺回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって周辺回路との電気的接続が行われる。
【００３７】
これにより、基板１１からの距離が同じ電極膜ＷＬにおいて、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。そして、基板１１からの距離が同じ電極膜ＷＬにおいて、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４とで、異なる電位を設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルは互いに独立して動作でき、そして、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とに対応する同層のメモリセルは互いに独立して動作できる。
【００３８】
なお、電極膜ＷＬＡと電極膜ＷＬＢとの組み合を１つの消去ブロックとすることができ、消去ブロックごとに、電極膜ＷＬＡ及び電極膜ＷＬＢと、別の電極膜ＷＬＡ及び電極膜ＷＬＢと、が分断される。  
なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。
【００３９】
本実施形態に係る不揮発性半導体記憶装置の製造方法は、以上のように、Ｚ軸方向に交互に積層されたそれぞれ複数の絶縁膜１４及び電極膜ＷＬを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰと、を備える例えば不揮発性半導体記憶装置１１０において、特に、積層構造体ＭＬの製造方法に関するものである。
【００４０】
すなわち、図１に表したように、本実施形態に係る製造方法においては、まず、基板１１の主面１１ａ上に、芯材膜と犠牲膜とを交互に積層して積層体を形成する（ステップＳ１１０）。  
そして、前記積層体にＸ軸方向とＺ軸方向とに延在するトレンチを形成する（ステップＳ１２０）。  
そして、前記トレンチ内に充填材を埋め込む（ステップＳ１３０）。  
そして、前記犠牲膜を除去して前記充填材からなる支柱部が前記芯材膜を基板１１の上に支持する中空構造体を形成する（ステップＳ１４０）。  
そして、前記犠牲膜が除去されて露出した前記芯材膜の面に絶縁膜１４と電極膜ＷＬとを積層して積層構造体ＭＬを形成する（ステップＳ１５０）。
【００４１】
以下、上記の製造方法の実施例を説明する。  
（実施例）
図５は、本発明の実施例に係る不揮発性半導体記憶装置の製造方法が適用される不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図６は、本発明の実施例に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
すなわち、同図（ａ）は最初の工程の図であり、同図（ｂ）は同図（ａ）に続く図である。  
図７〜図１３は、それぞれ図に続く工程順模式的断面図である。  
図１４は、図１０のＢ部の構造を例示する模式的断面図である。
【００４２】
図５に表したように、実施例に係る不揮発性半導体記憶装置１１１においては、例えば周辺回路が形成されたシリコンからなる基板１１の上に層間絶縁膜１１ｂが設けられ、その上にバックゲートＢＧが形成されている。バックゲートＢＧには、２つの半導体ピラーＳＰを接続する、シリコンからなる接続部ＣＰが設けられ、その上にバックゲート層間絶縁膜１３が設けられている。
【００４３】
その上に、絶縁膜１４と電極膜ＷＬとを交互に積層した積層構造体ＭＬが設けられている。なお、本具体例では電極膜ＷＬは１８層設けられており、メモリセルが１８層積層されることになる。なお、一番上と一番下の層の電極膜ＷＬは、ダミーの電極として用い、中間の１６層の電極膜ＷＬをメモリセルとして用いることで、動作安定性のより優れた１６層の積層メモリとして用いることもできる。
【００４４】
そして、積層構造体ＭＬの上に、層間絶縁膜１７、選択ゲート電極ＳＧ及び層間絶縁膜１８が設けられている。そして、２つのＵ字形状のＮＡＮＤストリングにおいて内側で隣接する２本の半導体ピラーがソース線ＳＬに接続され、外側の２本の半導体ピラーが貫通電極２１（例えば図２に例示した貫通電極Ｖ１及びＶ２）によって同一のビット線ＢＬに接続される。
【００４５】
なお、ビット線ＢＬの上には、例えばシリコン窒化膜からなるキャップ層２４が設けられ、その上に層間絶縁膜２６が設けられ、層間絶縁膜２６には、例えばＸ軸方向に延在するソース線シャント層２５が埋め込まれている。そして、層間絶縁膜２６の上には、パッシベーション膜２７が設けられている。
【００４６】
不揮発性半導体記憶装置１１１は、例えば以下のようにして製造される。  
まず、図６（ａ）に表したように、まず、周辺回路部となるトランジスタ素子など（図示せず）が形成された、例えばシリコンからなる基板１１の上に、バックゲートＢＧとなる導電層を設ける。この導電層には、上記の周辺回路部となるトランジスタ素子のゲート電極と同層の導電層を用いることができる。そして、この導電層に、後に接続部ＣＰとなる溝を形成し、この溝の内部に犠牲層となる例えばシリコン窒化膜等を埋め込む。さらに、この上に、例えば、厚さが３０ｎｍのバックゲート層間絶縁膜１３を例えばＴＥＯＳ（tetra ethyl ortho silicate）により形成する。なお、バックゲート層間絶縁膜１３は、後述する積層体の芯材膜の一部に含めても良く、すなわち、バックゲート層間絶縁膜１３は省略することができる。
【００４７】
そして、図６（ｂ）に表したように、バックゲート層間絶縁膜１３の上に、例えば、アモルファスシリコンからなる犠牲膜５１と、例えばＴＥＯＳにより形成されたシリコン酸化膜からなる芯材膜５３と、を交互に積層する。本具体例では、犠牲膜５１と芯材膜５３とがそれぞれ４層形成されているが、層数は任意である。犠牲膜５１の厚さは例えば２１０ｎｍであり、芯材膜５３の厚さは例えば３０ｎｍである。  
そして、最上層の芯材膜５３の上に、さらに、例えばアモルファスシリコンからなり、厚さ５０ｎｍのキャップ犠牲膜５２を形成する。  
本具体例では、犠牲膜５１及び芯材膜５３の積層膜と、キャップ犠牲膜５２と、が積層体ＭＬ０となる。  
すなわち、この工程が、図５に例示したステップＳ１１０に相当する。
【００４８】
そして、図７に表したように、上記の積層体ＭＬ０にトレンチ７１を、例えばリソグラフィとＲＩＥ（Reactive Ion Etching）により形成する。トレンチ７１は、Ｘ軸方向とＺ軸方向とに延在し、そのＹ軸方向の幅Ｗ１は例えば６０ｎｍである。  
すなわち、この工程が、図５に例示したステップＳ１２０に相当する。
【００４９】
なお、本具体例では、このトレンチ７１の形成と同時に、トレンチ７１と平行して延在し、トレンチ７１よりもＹ軸方向の幅が広いトレンチ７２を形成する。トレンチ７２の幅Ｗ２は、例えば２００ｎｍである。この、幅が細いトレンチ７１と、幅が広いトレンチ７２と、は、例えばＹ軸方向に交互に並ぶように設けられる。トレンチ７２は、後述するように、開口孔となる孔である。  
これらのトレンチ７１及び７２の深さは、積層体ＭＬ０を貫通し、バックゲート層間絶縁膜１３の途中まで達し、バックゲートＢＧには達しない深さとする。これにより、バックゲート層間絶縁膜１３の一部が、トレンチ７１及び７２に対応する位置で削り取られる。
【００５０】
なお、簡単のために、同図では、トレンチ７１とトレンチ７２との間に２つの接続部ＣＰが設けられ、後にトレンチ７１とトレンチ７２との間に半導体ピラーＳＰが４つ設けられる場合として説明したが、トレンチ７１とトレンチ７２との間に設ける接続部ＣＰ及び半導体ピラーＳＰの数は任意である。
【００５１】
そして、図８に表したように、トレンチ７１の内部に、充填材５５を埋め込む。充填材５５には、例えばＴＥＯＳからなるシリコン酸化膜を用いることができる。  
この工程が、図５に例示したステップＳ１３０に相当する。  
この時、充填材５５によってトレンチ７１の内部は埋め込まれるが、幅が太いトレンチ７２の内部には空隙７２ａが残る。
【００５２】
そして、図９に表したように、稀釈したフッ酸緩衝溶液中で、充填材５５を８０ｎｍ程度等方的にエッチングして充填材５５を後退（リセス）させる。これにより、トレンチ７１の最上部を除いた内部には、充填材５５が残り、トレンチ７２の内部からは充填材５５が除去され、トレンチ７２の位置に開口孔７３が形成される。このように、開口孔７３は、トレンチ７２（孔）に基づいて形成される。
【００５３】
そして、図１０に表したように、有機アルカリ溶液中または稀釈フッ酸−硝酸混合液によるエッチングによって、犠牲膜５１及びキャップ犠牲膜５２を除去する。これにより、充填材５５からなる支柱部５６が芯材膜５３を基板１１の上に支持する中空構造体ＭＬ１が形成される。中空構造体ＭＬ１においては、Ｘ軸方向に延在する芯材膜５３が支柱部５６と連結され、芯材膜５３は支柱部５６からＹ軸方向に突出している。  
この工程が、図５に例示したステップＳ１４０に相当する。
【００５４】
すなわち、積層体構造体ＭＬにＺ軸方向に延在する開口孔７３が形成され、犠牲膜５３の除去は、犠牲膜５３の開口孔７３に対向する部分から行われる。そして、この開口孔７３は、支柱部５６となるトレンチ７１と同時に形成された幅が広いトレンチ７２（孔）に基づいて形成される。
【００５５】
この時、犠牲膜５３の除去は、犠牲膜５３の開口孔７３に対向する部分から行われる。  これにより、図１４に表したように、中空構造体ＭＬ１のＢ部において、上記のエッチング工程で芯材膜５３の厚さを変化させることができる。すなわち、中空構造体ＭＬ１における芯材膜５３のＺ軸方向の厚さは、支柱部５６からＹ軸方向に沿って離れるに従って薄くなる。すなわち、芯材膜５３の支柱部５６に近い部分５３ａの厚さｔ１に比べて、支柱部５６から遠い部分５３ｂの厚さｔ２は薄い。
【００５６】
例えば、芯材膜５３のトレンチ７２に近接する側（すなわち、上記の部分５３ｂ）では、芯材膜５３の上面及び下面の両方が約５ｎｍの厚さでエッチングされる。この時、厚さｔ１は芯材膜５３を成膜した時と実質的に同じ厚さの２０ｎｍであり、厚さｔ２は例えば２０ｎｍとなる。
【００５７】
このように、厚さｔ１よりも厚さｔ２の方を薄くすることで、芯材膜５３どうしの間の空間のＺ軸方向の幅は、支柱部５６からＹ軸方向に向かって離れるに従って広くなる。
【００５８】
そして、この後、図１１及び図１２に表したように、犠牲膜５１が除去されて露出した芯材膜５３の面（すなわち、上面及び下面）に、絶縁膜１４と電極膜ＷＬとを積層する。
【００５９】
本具体例では、絶縁膜１４と電極膜ＷＬとを２回積層する場合であり、図１１は、絶縁膜１４と電極膜ＷＬとをそれぞれ１回成膜した後の状態を例示している。そして、図１２は、図１１に例示した状態の後に、さらに、絶縁膜１４と電極膜ＷＬとをそれぞれ１回成膜した後の状態を例示している。例えば、まず、電極膜ＷＬとなる厚さ３０ｎｍのアモルファスシリコン膜を成膜し、その後、絶縁膜１４となる厚さ３０ｎｍのＴＥＯＳ膜を成膜し、その後、同様に電極膜ＷＬとなるアモルファスシリコン膜を成膜し、その後、絶縁膜１４となるＴＥＯＳ膜を成膜する。
【００６０】
ここで、芯材膜５３の材料は絶縁膜１４の材料と実質的に同じであり、芯材膜５３は絶縁膜１４の一部と見なせる。これにより、電極膜ＷＬと絶縁膜１４（芯材膜５３を含む）とが１８層積層された積層構造体ＭＬが形成される。  
すなわち、この工程が、図５に例示したステップＳ１５０に相当する。
【００６１】
なお、ステップＳ１５０において、絶縁膜１４と電極膜ＷＬとの積層回数は任意であり、少なくとも、１回の絶縁膜１４の成膜と１回の電極膜ＷＬの成膜とが行われれば良い。
【００６２】
なお、既に説明したように、芯材膜５３どうしの間の空間のＺ軸方向の幅を支柱部５６からＹ軸方向に向かって離れるに従って広くすることで、ステップＳ１５０における絶縁膜１４及び電極膜ＷＬの膜厚や膜の特性をより均一にできる。
【００６３】
この後、酸素雰囲気中において８５０℃でアニールする。
【００６４】
なお、本具体例では、幅が広いトレンチ７２、すなわち、開口孔７３は、上記の成膜により、絶縁膜１４及び電極膜ＷＬで埋め込まれ、充填部分５７となっている。
【００６５】
そして、図１３に表したように、トレンチ７１が埋め込まれた支柱部５６と、トレンチ７２（開口孔７３）が埋め込まれた充填部分５７に相当する部分の積層構造体ＭＬに、リソグラフィとＲＩＥ法により、例えばＹ軸方向の幅が２８０ｎｍのスリット７４を形成し、電極膜ＷＬ及び絶縁膜１４をＺ軸とＸ軸とを含む平面で分断する。
【００６６】
そして、以降、図示しないが、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨを形成し、例えば、絶縁層６４、電荷蓄積層６３及び絶縁層６２の積層膜を形成し、その後、接続部ＣＰとなる部分に埋め込んだシリコン窒化膜を除去し、そして、貫通ホールＴＨの残余の空間及び接続部ＣＰに例えばアモルファスシリコンを埋め込んで半導体ピラーＳＰ及び接続部ＣＰを形成する。
【００６７】
その後、層間絶縁膜１７、選択ゲート電極ＳＧ、層間絶縁膜１８、ソース線ＳＬ、貫通電極２１、ビット線ＢＬ、キャップ層２４、層間絶縁膜２６、ソース線シャント層２５及びパッシベーション膜２７を形成して図５に例示した不揮発性半導体記憶装置１１１が作製される。
【００６８】
以上説明した製造方法において、図１２に例示した積層構造体ＭＬを作製するために実施された工程は、以下である。  
まず、図６（ｂ）に例示した、犠牲膜５１及び芯材膜５３の４層の形成のための８回の成膜工程と、キャップ犠牲膜５２の成膜工程と、の９工程が実施される。  
そして、図７に例示したトレンチ７２のためのリソグラフィ、ＲＩＥ及びレジスト剥離、図８に例示したＴＥＯＳ前処理、ＴＥＯＳ成膜、図９に例示したリセス、及び、図１０に例示した犠牲膜５１の除去工程の、７工程が実施される。  
そして、図１１及び図１２に例示した芯材膜５３の上面及び下面への電極膜ＷＬと絶縁膜１４のそれぞれ２回の成膜の４工程が実施される。  
すなわち、本実施形態に係る製造方法では、上記の２０工程により１８層の積層構造体が形成できる。
【００６９】
一方、１８層の積層構造体ＭＬを単純に成膜のみによって作製する比較例の場合は、電極膜ＷＬと絶縁膜１４のそれぞれ１８回の成膜の計３６工程が必要であり、そして、この工程は全て成膜工程である。
【００７０】
これに対し、本実施形態に係る製造方法では、比較例の約１／２（５５％）の工程数で積層構造体ＭＬを作製でき、工程数が省略できる。しかも、その工程の内訳は、成膜工程は１３工程であり、他の工程はリソグラフィやエッチング工程であり、工程の種類における工程数の偏りが比較例の場合に比べて著しく小さい。
【００７１】
このように、本実施形態に係る製造方法によって、積層数が増えた場合にも成膜工程数を抑制して生産性の高い不揮発性半導体記憶装置の製造方法が提供できる。
【００７２】
なお、上記では、芯材膜５３をＴＥＯＳによる絶縁膜とし、犠牲膜５１をアモルファスシリコンとしたが、芯材膜５３として例えばアモルファスシリコンを用い、犠牲膜５１として例えばＴＥＯＳによる絶縁膜を用いても良く、両者のエッチング耐性の差異を利用して上記と類似の工程によって芯材膜５３による中空構造体ＭＬ１を形成し、同様に、積層構造体ＭＬを作製することができる。
【００７３】
本実施例では、芯材膜５３の上面と下面に、電極膜ＷＬと絶縁膜１４とをそれぞれ２回成膜することで、芯材膜５３どうしの間には、電極膜ＷＬと絶縁膜１４とがそれぞれ４層積層される。このため、芯材膜５３どうしのＺ軸方向における間隔を広く設定するために、犠牲膜５１の厚さは厚くされる。
【００７４】
従って、犠牲膜５１の成膜速度が芯材膜５３の成膜速度よりも早く設定することが効率的である。この観点で、本実施例は、芯材膜５３としてＴＥＯＳ膜を用い、犠牲膜５１としてＴＥＯＳよりも成膜速度が大きいアモルファスシリコンを用いているので、有利である。
【００７５】
また、本実施例では、支柱部５６となるトレンチ７１と、トレンチ７１よりも幅が広いトレンチ７２と、を同時に形成することで、図９に例示したトレンチ７１に埋め込まれた充填材５５のリセスの際に、トレンチ７２の位置に同時に開口孔７３を形成し、これにより、開口孔７３のための形成工程が省略されている。このように、本実施例において用いられるリソグラフィ工程及びＲＩＥ工程はそれぞれ１回である。
【００７６】
ただし、本発明はこれに限らず、トレンチ７１を形成してその内部に充填材５５を埋め込むことで支柱部５６となる部分形成し、それとは別に積層体ＭＬ０に任意の開口孔７３を設けても良い。
【００７７】
また、本具体例では、アモルファスシリコンからなる犠牲膜５１を稀釈フッ酸−硝酸混合液を用いて除去しており、これにより、図１４に例示したように、ＴＥＯＳ膜からなる芯材膜５３の厚さを開口孔７３の近傍で薄く（厚さｔ２）、支柱部５６の近傍で厚く（厚さｔ１）している。これにより、芯材膜５３どうしの間の間隔を開口孔７３の側から支柱部５６の側に進むに従って狭くしている。これにより、芯材膜５３の上面及び下面への電極膜ＷＬ及び絶縁膜１４の成膜の際の埋め込み特性が向上でき、結果として、不揮発性半導体記憶装置１１１の歩留まりや信頼性を向上させることができる。
【００７８】
このように、本実施形態に係る製造される不揮発性半導体記憶装置においては、絶縁膜１４及び電極膜ＷＬの少なくともいずれかのＺ軸方向の厚さは、Ｙ軸方向において周期的に変化している。これにより、歩留まりや信頼性が高い不揮発性半導体記憶装置が提供できる。
【００７９】
本具体例において、犠牲膜５１及び芯材膜５３の形成工程、及び、芯材膜５３の上面及び下面への電極膜ＷＬと絶縁膜１４の成膜工程、の少なくともいずれかの数を変えることで、任意の積層数（電極膜ＷＬ及び絶縁膜１４の数）の積層構造体ＭＬが得られる。すなわち、犠牲膜５１及び芯材膜５３の形成工程、及び、芯材膜５３の上面及び下面への電極膜ＷＬと絶縁膜１４の成膜工程、の少なくともいずれかの数を増やすことで、積層構造体ＭＬにおける積層数を増やすことが簡単にできる。なお、この時、犠牲膜５１及び芯材膜５３の厚さは、芯材膜５３の上面及び下面への電極膜ＷＬと絶縁膜１４の成膜工程の数に基づいて適切に設定される。
【００８０】
そして、積層構造体ＭＬの積層数が増えた場合においても、キャップ犠牲膜５２の成膜、リソグラフィ、ＲＩＥ、レジスト剥離、ＴＥＯＳ前処理、ＴＥＯＳ成膜、リセス、及び、犠牲膜５１の除去工程の、計８工程の数は変わらない。
【００８１】
本具体例では、積層体ＭＬ０（犠牲膜５１及び芯材膜５３）が４層であり、その後、芯材膜５３どうしの間に電極膜ＷＬと絶縁膜１４とがそれぞれ２層形成され計１６層が形成され、さらに一番上の２層が加えられて計１８層となる例である。この時、説明の簡単のためにこれを１６層とする。
【００８２】
以下のように、積層構造体ＭＬの積層数が増えた場合において、本実施形態に係る製造方法の工程省略の効果はより顕著となる。  
例えば、積層構造体ＭＬがｎ層（ｎは４以上の２の階乗数）の場合、積層体ＭＬ０（犠牲膜５１及び芯材膜５３）の積層数を例えば√ｎ層とすることができる。そして、芯材膜５３どうしの間に電極膜ＷＬと絶縁膜１４とをそれぞれ（√ｎ）／２層形成して、芯材膜５３どうしの間に√ｎ層の電極膜ＷＬを設けることができる。この場合の工程数ｍは、ｍ＝√ｎ＋２×（√ｎ）／２＋８＝３√ｎ＋８となる。
【００８３】
例えば、上記で説明した実施例の１６層の積層構造体ＭＬ（ｎ＝１６）の場合には、ｍ＝２０である。そして、６４層の積層構造体ＭＬ（ｎ＝６４）の場合には、ｍ＝３２となる。
【００８４】
一方、６４層の積層構造体ＭＬを単純に電極膜ＷＬと絶縁膜１４との積層成膜によって形成する場合には、２ｎである１２８工程が必要である。このように、６４層の積層構造体ＭＬを作製する場合には、本実施形態に係る製造方法では、比較例の１／４に工程数を削減できる。
【００８５】
また、積層数が多い場合に、本実施例で説明した方法を繰り返し適用することで工程数をさらに低減することも可能である。具体的には、例えば本実施例と同様の方法で１６層の犠牲膜５１を形成した後に、さらにリソグラフィとＲＩＥ法等を用いて第２の支柱部を形成し、犠牲膜５１を剥離した後に、２積層の電極膜ＷＬ等を積層することで、６４層の積層構造体ＭＬを形成できる。この場合には、工程数の削減効果は前述したのとほぼ同じ１／４程度であるが、成膜工程数はさらに低減され、生産設備の台数のバランスをさらに改善できる。
【００８６】
このように、不揮発性半導体記憶装置の大容量化のために積層構造体ＭＬの積層数を世代に従って例えば１６層→３２層→６４層→１２８層と増加させるときに、本実施形態に係る製造方法を採用することで、工程数の削減効果が高まり、特に有効である。
【００８７】
上記の具体例では、芯材膜５３が、積層構造体ＭＬの絶縁膜１４の一部となるが、既に説明したように、芯材膜５３に用いる材料によっては、芯材膜５３が積層構造体ＭＬの電極膜ＷＬの一部となっても良い。さらに、芯材膜５３は、電極膜ＷＬ及び絶縁膜１４のいずれかの一部ではなく、別の膜であっても良い。例えば、芯材膜５３は、電極膜ＷＬ及び絶縁膜１４を成膜する際の基体として機能し、さらに、電極膜ＷＬ及び絶縁膜１４以外の機能を有していても良い。
【００８８】
芯材膜５３の上面及び下面には、電極膜ＷＬ及び絶縁膜１４に加え、別の膜を成膜しても良い。すなわち、例えば積層構造体ＭＬが電極膜ＷＬ及び絶縁膜１４に加え、別の膜がさらに積層された構成を有している場合にも、本実施形態に係る製造方法を適用できる。
【００８９】
例えば、第１の電荷蓄積層、電極膜ＷＬ、絶縁膜１４及び第２の電荷蓄積層を、芯材膜５３の上面及び下面に積層しても良い。先の例では、ワード線（電極膜ＷＬ）と半導体ピラーＳＰとの対向面に電荷蓄積層が形成されていたのに対し、本構成によれば、ワード線の両側（上側及び下側）に電荷蓄積層が形成されるため、従来のホットキャリアを用いた書込み方式によりワード線１層当り２ビット分の記録域が設けられ、メモリ素子の大容量化に寄与できる。
【００９０】
上記の中空構造体ＭＬ１において、例えば支柱部５６はＸ軸方向に延在しており、支柱部５６から芯材膜５３がＹ軸方向に突出している。この時、芯材膜５３の機械的強度を高めるために、また、このような構造を形成する製造工程を安定化させるために以下のような工夫が施される。
【００９１】
図１５は、本発明の実施例に係る不揮発性半導体記憶装置の製造方法の一工程を例示する模式的平面図である。  
すなわち、図１５は、図７の工程に対応する平面図であり、図７は図１５のＣ−Ｃ’線に相当する断面図である。  
図１５に表したように、積層体ＭＬ０に、Ｘ軸方向に延在するトレンチ７１及びトレンチ７２が形成される。この時、トレンチ７１のＸ軸方向の端に連結するように、Ｙ軸方向に延在するトレンチ７１Ｌを同時に形成する。このトレンチ７１ＬのＸ軸方向における幅Ｗ３は、トレンチ７２の幅Ｗ２よりも狭く、具体的にはトレンチ７１の幅Ｗ１と同じに設定でき、これにより、トレンチ７１Ｌの部分に支柱部５６と同様の構造でＹ軸方向に延在する補強部（図示しない）が形成される。これにより、後の工程で、犠牲膜５１を除去して中空構造体ＭＬ１を形成したときに、芯材膜５３において、トレンチ７１により形成された支柱部５６によってＸ軸方向に延在する辺の一方が保持され、さらに、トレンチ７１Ｌによって形成された補強部によって、Ｘ軸方向の端のＹ軸方向に延在する２つの辺が保持される。これにより、芯材膜５３の強度が向上し、芯材膜５３の工程途中での変形や破壊を抑制できる。
【００９２】
そして、このような構成にすることで、製造工程がより安定化する。すなわち、本具体例では、犠牲膜５１がウェットエッチングによって除去されるが、この際、エッチング溶液は、幅が太いトレンチ７２に基づく開口孔７３から積層体ＭＬ０の内部に侵入する。このとき、上記のように、トレンチ７１及びトレンチ７１Ｌによって、Ｘ軸方向に延在する支柱部５６及びＹ軸方向に延在する補強部を形成することで、開口孔７３から進入したエッチング溶液のＸ−Ｙ平面内における侵入距離を制限することができる。
【００９３】
すなわち、エッチング時に支柱部５６及び補強部によって囲まれた領域よりも外にエッチング溶液が侵出することを防ぐことができ，セルアレイ部周辺の面積のロスを抑制することができる。
【００９４】
すなわち、幅が広いトレンチ７２は、トレンチ７２よりも幅が狭いトレンチ７１及びトレンチ７１Ｌによって囲まれることができる。  
この方法によれば、工程数の増加なしに、セルアレイ周辺の面積ロスを防ぎ、半導体メモリチップの面積削減を実現できる。
【００９５】
図１６は、本発明の実施例に係る不揮発性半導体記憶装置の製造方法の一工程を例示する別の模式的平面図である。  
すなわち、図１６は、図７の工程に対応する平面図である。  
図１６に表したように、この場合には、後に開口孔７３となる幅が広いトレンチ７２は、Ｘ軸方向に沿って分断されて離散的に複数設けられている。そして、Ｘ軸方向に沿って並ぶトレンチ７２どうしの間には、幅が狭いトレンチ７１Ｓが設けられている。トレンチ７１ＳのＹ軸方向の幅は、例えばトレンチ７１の幅Ｗ１と同様とすることができる。
【００９６】
すなわち、開口孔７３となる孔（幅が広いトレンチ７２）が、積層構造体ＭＬをＺ軸方向から見たときに離散的に設けられる。そして、開口部７３となる孔どうしの間には、開口部７３となる孔どうしをＸ軸方向において連結するように、Ｚ軸方向からみたときの開口部７３となる孔の幅よりも狭い幅を有する孔（トレンチ７１Ｓ）が設けられる。
【００９７】
そして、複数のトレンチ７２による開口孔７３によって、犠牲膜５１が除去される。  
この時、トレンチ７１Ｓの内部に埋め込まれた充填材５５によって、トレンチ７１Ｓの部分において芯材膜５３が充填材５５に連結されている。
【００９８】
これにより、犠牲膜５１が除去された後に、芯材膜５３のＹ軸方向の一方の辺は、Ｘ軸方向に連続的に延在するトレンチ７１によって保持されると同時に、芯材膜５３のＹ軸方向の他方の辺の一部が、複数のトレンチ７２によって分断された部分のトレンチ７１Ｓへの充填材５５によって、断続的に保持される。このように、本具体例では、芯材膜５３のＹ軸方向の両方の辺を保持することで、芯材膜５３の機械的強度が向上する。
【００９９】
例えば、ＮＡＮＤ型フラッシュメモリの構成によっては、セルアレイの一辺はミリメートル単位にまで大きくなることも珍しくない。この時、例えば、厚さ約３０ｎｍの芯材膜５３のＹ軸方向の長さはマイクロメートル単位で、Ｘ軸方向に長さはミリメートル単位となることが考えられる。この時、上記の構造を採用することで、構造の芯材膜５３の機械的強度の低下を抑制し、高い歩留まりを維持できる。
【０１００】
なお、図１６に例示したように、幅の太いトレンチ７２はＸ軸方向に沿って周期的に設けられるが、必ずしも周期的である必要はない。また、幅の広いトレンチ７２のＸ軸方向の長さ、間隔、数などは任意である。また、上記では、幅が広いトレンチ７２が断続的に複数設けられ、その間に幅が狭いトレンチ７１Ｓが設けられるとして説明したが、トレンチ７２の幅が、断続的に幅が狭まりトレンチ７１Ｓとなっていると見なしても良い。
【０１０１】
上記においては、本実施形態に係る製造方法が、２本の半導体ピラーＳＰが連結されたＵ字形状のＮＡＮＤストリング構造を有する不揮発性半導体記憶装置に適用される例として説明したが、それぞれの半導体ピラーＳＰが独立したＮＡＮＤストリング構造を有していても良い。
【０１０２】
図１７は、本発明の実施形態に係る不揮発性半導体記憶装置の製造方法が適用される別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、図１７においても、導電部分のみを示し、絶縁部分は図示を省略している。  
図１７に表したように、本実施形態に係る製造方法が適用される別の不揮発性半導体記憶装置１２０においても、電極膜ＷＬと絶縁膜１４（図示せず）とが積層された積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰが設けられている。
【０１０３】
そして、この場合には、各半導体ピラーＳＰは独立しており、半導体ピラーＳＰの基板１１の側には、ソース側選択ゲート電極ＳＧＳが設けられ、半導体ピラーＳＰの積層構造体ＭＬよりも上の側には、ドレイン側選択ゲート電極ＳＧＤが設けられている。なお、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤは、それぞれ例えばＸ軸方向に延在するようにＹ軸方向に沿って分断されており、これらの２つの選択ゲートによって各半導体ピラーＳＰは選択される。
【０１０４】
なお、この場合には、電極膜ＷＬはＸＹ平面内で連続しており、既に説明した不揮発性半導体記憶装置１１０のような交叉指形電極構造で分離されていなくても良い。
【０１０５】
このような不揮発性半導体記憶装置１２０における積層構造体ＭＬの形成においても、本実施形態に係る製造方法を適用することで、積層数が増えた場合にも成膜工程数を抑制して高い生産性を実現することができる。
【０１０６】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１０７】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する基板、電極膜、絶縁膜、積層構造体、積層体、中空構造体、電荷蓄積層、絶縁層、貫通ホール、半導体ピラー、ワード線、ビット線、ソース線、層間絶縁膜、トレンチ、芯材膜、犠牲膜、支柱部、開口孔等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１０８】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１１０】
１１  基板、  １１ａ  主面、  １１ｂ  層間絶縁膜、  １３  バックゲート層間絶縁膜、  １４  絶縁膜、  １７、１８  層間絶縁膜、  ２１  貫通電極、  ２４  キャップ層、  ２５  ソース線シャント層、  ２６  層間絶縁膜、  ２７  パッシベーション膜、  ５１  犠牲膜、  ５２  キャップ犠牲膜、  ５３  芯材膜、  ５３ａ、５３ｂ  部分、  ５５  充填材、  ５６  支柱部、  ５７  充填部分、  ６２  絶縁層、  ６３  電荷蓄積層、  ６４  絶縁層、  ７１、７１Ｌ、７１Ｓ  トレンチ、  ７２  トレンチ、  ７２ａ  空隙、  ７３  開口孔、  ７４  スリット、  １１０、１１１、１２０  不揮発性半導体記憶装置、  ＢＧ  バックゲート、  ＢＬ  ビット線、  ＣＰ、ＣＰｎ  接続部、  ＣＰ１、ＣＰ２  第１及び第２接続部、  ＩＬ  分断絶縁膜、  ＭＣ  メモリセル、  ＭＬ  積層構造体、  ＭＬ１  積層体、  ＭＬ０  中空構造体、  ＳＧ  選択ゲート電極、  ＳＧＤ  ドレイン側ゲート電極、  ＳＧＳ  ソース側ゲート電極、  ＳＬ  ソース線、  ＳＰ、ＳＰｎ  半導体ピラー、  ＳＰ１〜ＳＰ４  第１〜第４半導体ピラー、  ＴＨ  貫通ホール、  Ｖ１、Ｖ２  貫通電極、  ＷＬ、ＷＬＡ、ＷＬＢ  電極膜
【図１】
2010205904.tif 000003
【図２】
2010205904.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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