(57)【要約】【課題】ホール素子のオフセットキャンセル回路における基準電圧差とオフセットキャンセル回路の容量素子につく寄生容量によって生ずる出力オフセットを低減する。【解決手段】ホール素子１０に流れる電流が切り替わるように外部から電圧を印加し、その状態毎にホール素子１０の出力電圧がコンデンサＣ１，Ｃ２のいずれかに印加されるようにオン／オフ制御されるスイッチング素子Ｓ１３〜Ｓ１６と、コンデンサＣ１，Ｃ２が並列に接続された状態でコンデンサＣ１，Ｃ２に充電された電荷に応じた出力電圧が出力されるようにオン／オフ制御されるスイッチング素子Ｓ９〜Ｓ１２，Ｓ１９とを設ける。コンデンサＣ１，Ｃ２の各々は、その両端子の一方に寄生容量Ｃｘが接続された構成を有し、コンデンサＣ１，Ｃ２が並列に接続された状態において、一方の出力端に基準電圧Ｖｒｅｆが印加され、基準電圧Ｖｒｅｆが印加された端子側に寄生容量Ｃｘが接続される。【選択図】図１０
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【特許請求の範囲】
【請求項１】
ホール素子のオフセットキャンセル回路であって、
複数のコンデンサと、
前記ホール素子に流れる電流が切り替わるように外部から電圧を印加し、その状態毎に前記ホール素子の出力電圧が前記複数のコンデンサのいずれかに印加されるようにオン／オフ制御される第１のスイッチング素子群と、
前記複数のコンデンサが並列に接続された状態で前記複数のコンデンサに充電された電荷に応じた出力電圧が出力されるようにオン／オフ制御される第２のスイッチング素子群と、を備え、
前記複数のコンデンサの各々は、その両端子の一方に寄生容量が接続された構成を有し、
前記複数のコンデンサが並列に接続された状態において、並列に接続された前記複数のコンデンサの一方の出力端に基準電圧が印加され、前記複数のコンデンサの各々の両端子のうち前記基準電圧が印加された端子側に前記寄生容量が接続されていることを特徴とするオフセットキャンセル回路。
【請求項２】
請求項１に記載のオフセットキャンセル回路であって、
前記複数のコンデンサの各々は、
半導体基板と、
前記半導体基板上に形成された第１半導体層と、
前記第１半導体層上に形成された絶縁層と、
前記絶縁層上に形成された第２半導体層と、を備え、
前記複数のコンデンサが並列に接続された状態において、前記第１半導体層に前記基準電圧が印加され、前記半導体基板が接地されていることを特徴とするオフセットキャンセル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子の出力等の調整に用いられるオフセットキャンセル回路に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置では、それに備わる撮像素子の画素数を増加させることによって高画質化を実現している。その一方で、撮像装置の高画質化を実現する他の方法として、撮像装置を持つ手のぶれによって生じる被写体のぶれを防止するために、撮像装置は手振れ補正機能を備える防振制御回路を搭載することが望まれている。
【０００３】
手振れ補正の防振制御回路は、撮像装置の振動によって生じる角速度成分を検出するジャイロセンサからの信号を受けて、その信号に応じてレンズや撮像素子などの光学部品を駆動して被写体のぶれを防止する。これによって、撮像装置が振動しても、取得される映像信号に振動の成分が反映されることはなく、像ぶれのない高画質な映像信号を取得することができる。
【０００４】
このとき、駆動されるレンズ等の光学部品の位置を検出するためにホール素子が用いられる。ホール素子の等価回路は、図１１に示すように、抵抗Ｒ１〜Ｒ４のブリッジ回路として表すことができる。そのため、電源電圧Ｖｃｃを印加する端子や出力信号を取り出す端子の組み合わせに応じて、ホール素子の出力信号は各抵抗のバラツキの影響を受けてオフセット成分を含むことになる。
【０００５】
そのため、図１２に示すように、ホール素子１０、増幅回路１２及び平均化回路１４を含むオフセットキャンセル回路１００が用いられている。オフセットキャンセル回路１００では、スイッチング素子Ｓ１〜Ｓ１９のオン／オフを制御して、ホール素子１０に流れる電流が９０°異なるように電圧を印加し、それぞれの状態においてコンデンサＣ１及びＣ２を充電し、コンデンサＣ１及びＣ２の充電電圧を加算して平均化する。ホール素子１０に流れる電流を９０°変化させると、ホール素子１０の出力電圧のオフセットは逆方向に発生するので、ホール素子１０の出力電圧のオフセット値がキャンセルされる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オフセットキャンセル回路を設けることによって、ホール素子の出力電圧のオフセット値をキャンセルすることができる。
【０００７】
ところで、スイッチング素子Ｓ１〜Ｓ１９にはＭＯＳトランジスタが用いられる。ＭＯＳトランジスタでは、ゲート−ソース間電圧が閾値電圧より小さければオフに、閾値電圧以上ではオンになる特性を利用している。ＭＯＳトランジスタをオフするときには、ゲート電極を電源電圧から閾値電圧より小さくする。ゲートとソースおよびドレインの間にはオーバラップ容量があり、ＭＯＳトランジスタのチャネル内にある電荷もオフする際にソースとドレインに吸収される。そのため、ＭＯＳトランジスタがオフすると、ゲートの電圧変化量とオーバラップ容量の積で求められる電荷量とチャネルに蓄えられていた電荷量の一部が変化することになる。これがスイッチング素子のチャージインジェクション（ノイズ）と呼ばれる。
【０００８】
オフセットキャンセル回路１００においても、スイッチング素子Ｓ１〜Ｓ１９のチャージインジェクションノイズによって、ホール素子からの出力電圧にノイズが重畳してしまうという問題が生じる可能性がある。
【０００９】
そこで、オフセットキャンセル回路においてチャージインジェクションノイズの影響を小さくする技術が望まれている。
【課題を解決するための手段】
【００１０】
本発明の１つの態様は、ホール素子のオフセットキャンセル回路であって、複数のコンデンサと、前記ホール素子に流れる電流が切り替わるように外部から電圧を印加し、その状態毎に前記ホール素子の出力電圧が前記複数のコンデンサのいずれかに印加されるようにオン／オフ制御される第１のスイッチング素子群と、前記複数のコンデンサが並列に接続された状態で前記複数のコンデンサに充電された電荷に応じた出力電圧が出力されるようにオン／オフ制御される第２のスイッチング素子群と、を備え、前記複数のコンデンサの各々は、その両端子の一方に寄生容量が接続された構成を有し、前記複数のコンデンサが並列に接続された状態において、並列に接続された前記複数のコンデンサの一方の出力端に基準電圧が印加され、前記複数のコンデンサの各々の両端子のうち前記基準電圧が印加された端子側に前記寄生容量が接続されていることを特徴とする。
【００１１】
例えば、前記複数のコンデンサの各々は、半導体基板と、前記半導体基板上に形成された第１半導体層と、前記第１半導体層上に形成された絶縁層と、前記絶縁層上に形成された第２半導体層と、を備え、前記複数のコンデンサが並列に接続された状態において、前記第１半導体層に前記基準電圧が印加され、前記半導体基板が接地されていることが好適である。
【発明の効果】
【００１２】
本発明によれば、オフセットキャンセル回路におけるチャージインジェクションノイズの影響を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態におけるオフセットキャンセル回路の構成を示す図である。
【図２】本発明の実施の形態におけるオフセットキャンセル回路の作用を示す図である。
【図３】本発明の実施の形態におけるオフセットキャンセル回路の作用を示す図である。
【図４】本発明の実施の形態におけるオフセットキャンセル回路の作用を示す図である。
【図５】本発明の実施の形態におけるオフセットキャンセル回路のダミースイッチング素子の作用を説明する図である。
【図６】本発明の実施の形態におけるオフセットキャンセル回路のダミースイッチング素子の作用を説明する図である。
【図７】オフセットキャンセル回路におけるダミースイッチング素子の作用を示す図である。
【図８】本発明の実施の形態におけるオフセットキャンセル回路に用いられるコンデンサの構造を示す図である。
【図９】本発明の実施の形態におけるオフセットキャンセル回路に用いられるコンデンサの等価回路を示す図である。
【図１０】本発明の実施の形態におけるオフセットキャンセル回路に用いられるコンデンサの作用を示す図である。
【図１１】ホール素子の等価回路を示す図である。
【図１２】従来のオフセットキャンセル回路の構成を示す図である。
【発明を実施するための形態】
【００１４】
図１は、ホール素子のオフセットキャンセル回路１００の基本構成を示す。ホール素子のオフセットキャンセル回路２００は、ホール素子１０、増幅回路１２及び平均化回路２０を含んで構成される。
【００１５】
ホール素子１０は、抵抗Ｒ１〜Ｒ４のブリッジ回路として表すことができる。抵抗Ｒ１〜Ｒ４には、抵抗Ｒ１〜Ｒ４の接続点Ａ〜Ｄを電源電圧Ｖｃｃ，接地又は出力へ切り替えるスイッチング素子Ｓ１〜Ｓ８が接続される。
【００１６】
増幅回路１２は、オペアンプ１２ａ，１２ｂを含んで構成される。オペアンプ１２ａは、非反転入力端子（＋）に入力される電圧を増幅して出力する。オペアンプ１２ｂは、非反転入力端子（＋）に入力される電圧を増幅して出力する。
【００１７】
平均化回路１４は、スイッチング素子Ｓ９〜Ｓ１９、ダミースイッチング素子Ｄ１〜Ｄ３、コンデンサＣ１〜Ｃ４、オペアンプ２０ａ及び基準電圧発生回路２０ｂを含んで構成される。
【００１８】
スイッチング素子Ｓ９〜Ｓ１９は、オペアンプ１２ａ，１２ｂの出力端子、コンデンサＣ１〜Ｃ４の端子、オペアンプ２０ａの入力端子のいずれかを相互に接続する。スイッチング素子Ｓ９〜Ｓ１２及びＳ１９は、コンデンサＣ１及びＣ２が並列に接続された状態でコンデンサＣ１及びＣ２に充電された電荷に応じた出力電圧が出力されるようにオン／オフ制御される。すなわち、スイッチング素子Ｓ９〜Ｓ１２及びＳ１９は、コンデンサＣ１及びＣ２を並列に接続すると共に、出力用のコンデンサＣ３に接続し、コンデンサＣ３の端子電圧がオペアンプ２０ａに入力されるようにオン／オフ制御される。スイッチング素子Ｓ１３〜Ｓ１６は、ホール素子１０に流れる電流が切り替わるように外部から電圧を印加した場合に、その状態毎にホール素子１０の出力電圧がコンデンサＣ１及びＣ２のいずれかに印加されるようにオン／オフ制御される。すなわち、スイッチング素子Ｓ１３〜Ｓ１６をオン／オフ制御することによって、ホール素子１０の出力電圧によってコンデンサＣ１及びＣ２のいずれかが充電される。スイッチング素子Ｓ１７は、コンデンサＣ３の充電電荷を放電するために用いられる。スイッチング素子Ｓ１８は、オペアンプ１４ａの入力端と出力端とを接続するために用いられる。スイッチング素子Ｓ９〜Ｓ１９は、Ｐ型及びＮ型を問わず同程度の素子容量とすることが好ましい。
【００１９】
ダミースイッチング素子は、その接続先となるスイッチング素子と互いに排他的にオン／オフ制御されるスイッチング素子をいう。ダミースイッチング素子は、スイッチング素子の入力端及び出力端を接続した構成とすることができる。ダミースイッチング素子の互いに接続された入力端及び出力端は、接続先となるスイッチング素子の入力端又は出力端に接続される。ダミースイッチング素子は、接続先となるスイッチング素子の１／２程度の素子容量を有することが好適である。
【００２０】
本実施の形態において、ダミースイッチング素子Ｄ１〜Ｄ３は、それぞれスイッチング素子Ｓ１１，Ｓ１２及びＳ１９がオンの時にオフとなり、スイッチング素子Ｓ１１，Ｓ１２及びＳ１９がオフの時にオンとなるように制御される素子である。すなわち、ダミースイッチング素子Ｄ１〜Ｄ３は、接続先となるスイッチング素子Ｓ１１，Ｓ１２及びＳ１９に接続される。ダミースイッチング素子Ｄ１〜Ｄ３は、それぞれスイッチング素子Ｓ１１，Ｓ１２及びＳ１９の１／２程度の素子容量を有する。
【００２１】
以下、オフセットキャンセル回路２００の動作について説明する。オフセットキャンセル回路２００は、以下に示す第１状態、第２状態及び出力状態を切り替えることによってホール素子１０の出力電圧のオフセット値をキャンセルして出力する。
【００２２】
まず、図２に示すように、スイッチング素子Ｓ１〜Ｓ１９及びダミースイッチング素子Ｄ１〜Ｄ３をオン／オフ制御することによって、オフセットキャンセル回路２００を第１の状態とする。スイッチング素子Ｓ１をオン及びスイッチング素子Ｓ６をオフすることによって抵抗Ｒ１，Ｒ３の接続点Ａに電源電圧Ｖｃｃを印加し、スイッチング素子Ｓ２をオン及びスイッチング素子Ｓ８をオフすることによって抵抗Ｒ２，Ｒ４の接続点Ｂを接地し、スイッチング素子Ｓ７をオン及びスイッチング素子Ｓ４をオフすることによって抵抗Ｒ１，Ｒ２の接続点Ｃをオペアンプ１２ｂの非反転入力端子（＋）に接続し、スイッチング素子Ｓ５をオン及びスイッチング素子Ｓ３をオフすることによって抵抗Ｒ３，Ｒ４の接続点Ｄにオペアンプ１２ａの非反転入力端子（＋）に接続する。また、スイッチング素子Ｓ９〜Ｓ１９のうちスイッチング素子Ｓ１４，Ｓ１６をオンし、その他をオフすることによって、オペアンプ１２ａの出力をコンデンサＣ１の正端子，オペアンプ１２ｂの出力をコンデンサＣ１の負端子に接続し、オペアンプ１２ａ，１２ｂの出力電圧によってコンデンサＣ１を充電する状態とする。この状態を第１の状態とする。
【００２３】
なお、このときスイッチング素子Ｓ１１，Ｓ１２及びＳ１９がオフであるので、ダミースイッチング素子Ｄ１〜Ｄ３はオン状態とする。
【００２４】
次に、図３に示すように、スイッチング素子Ｓ１〜Ｓ１９及びダミースイッチング素子Ｄ１〜Ｄ３をオン／オフ制御することによって、オフセットキャンセル回路２００を第２の状態とする。スイッチング素子Ｓ６をオン及びスイッチング素子Ｓ１をオフすることによって抵抗Ｒ１，Ｒ３の接続点Ａをオペアンプ１２ａの非反転入力端子（＋）に接続し、スイッチング素子Ｓ８をオン及びスイッチング素子Ｓ２をオフすることによって抵抗Ｒ２，Ｒ４の接続点Ｂをオペアンプ１２ｂの非反転入力端子（＋）に接続し、スイッチング素子Ｓ４をオン及びスイッチング素子Ｓ７をオフすることによって抵抗Ｒ１，Ｒ２の接続点Ｃを接地し、スイッチング素子Ｓ３をオン及びスイッチング素子Ｓ５をオフすることによって抵抗Ｒ３，Ｒ４の接続点Ｄに電源電圧Ｖｃｃを印加する。また、スイッチング素子Ｓ９〜Ｓ１９のうちスイッチング素子Ｓ１５，Ｓ１６をオンし、その他をオフすることによって、オペアンプ１２ａの出力をコンデンサＣ２の負端子，オペアンプ１２ｂの出力をコンデンサＣ２の正端子に接続し、オペアンプ１２ａ，１２ｂの出力電圧によってコンデンサＣ２を充電する状態とする。この状態を第２の状態とする。
【００２５】
なお、このときスイッチング素子Ｓ１１，Ｓ１２及びＳ１９がオフであるので、ダミースイッチング素子Ｄ１〜Ｄ３はオン状態とする。
【００２６】
このようにホール素子１０に流す電流の方向を変えるように電圧を印加して第１及び第２の状態を切り替え、ホール素子１０の４端子について２方向（９０°）のホール電圧Ｖ１及びＶ２でコンデンサＣ１及びＣ２をそれぞれ充電する。
【００２７】
充電電圧Ｖ１は、第１の状態におけるホール電圧Ｖｈａｌｌにオフセット電圧Ｖｏｆｆが加算された値となる。すなわち、充電電圧Ｖ１＝Ｖｈａｌｌ＋Ｖｏｆｆである。ホール素子１０に流れる電流を９０°変化させると、ホール素子１０のオフセット電圧Ｖｏｆｆは逆方向に発生するので、充電電圧Ｖ２は、第２の状態におけるホール電圧Ｖｈａｌｌからオフセット電圧Ｖｏｆｆを減算した値となる。すなわち、充電電圧Ｖ２＝Ｖｈａｌｌ−Ｖｏｆｆである。
【００２８】
出力状態では、図４に示すように、スイッチング素子Ｓ１３〜Ｓ１６はオフして、オペアンプ１２ａ，１２ｂとコンデンサＣ１及びＣ２とは遮断する。また、スイッチング素子Ｓ１１，Ｓ１２，Ｓ１９をオンし、スイッチング素子Ｓ１８をオフすることによって、コンデンサＣ４を介してコンデンサＣ１及びＣ２の正端子を共通にオペアンプ２０ａの入力端子の一端に接続する。また、スイッチング素子Ｓ９，Ｓ１０をオンすることによって、コンデンサＣ１及びＣ２の負端子を共通にオペアンプ２０ａの入力端子の他端に接続する。オペアンプ２０ａの他端は、基準電圧発生回路２０ｂによって発生させたＶｒｅｆとされる。コンデンサＣ３の電荷消去用のスイッチング素子Ｓ１７もオフ状態とする。
【００２９】
なお、このときスイッチング素子Ｓ１１，Ｓ１２及びＳ１９がオンであるので、ダミースイッチング素子Ｄ１〜Ｄ３はオフ状態とする。
【００３０】
オフセットキャンセル回路２００を出力状態とすることによって、コンデンサＣ１及びＣ２が並列に接続され、コンデンサＣ１及びＣ２に蓄えられていた電荷がコンデンサＣ１，Ｃ２及びＣ３に再分配されて充電電圧Ｖ１及びＶ２が平均化される。これにより、ホール素子１０の出力電圧のオフセット値がキャンセルして出力電圧Ｖｏｕｔとして出力される。
【００３１】
ここで、図５及び図６を参照して、ダミースイッチング素子Ｄ１〜Ｄ３の作用について説明する。図５及び図６は、第１の状態及び第２の状態の切り換えが終了し、コンデンサＣ１及びＣ２に電荷が蓄積されている状態から、出力状態へ切り換えた場合の電荷の移動の様子を模式的に示したものである。
【００３２】
ダミースイッチング素子Ｄ１〜Ｄ３が設けられていない構成では、図５（ａ）に示すように、スイッチング素子Ｓ１１，Ｓ１２，Ｓ１９がオフの時にコンデンサＣ１及びＣ２が電圧Ｖ１及びＶ２にそれぞれ充電されている。このとき、コンデンサＣ１には電荷Ｑ１＝Ｖ１／Ｃ１が蓄えられ、コンデンサＣ２には電荷Ｑ２＝Ｖ２／Ｃ２が蓄えられている。
【００３３】
スイッチング素子Ｓ１１，Ｓ１２，Ｓ１９がオンすることによって、図５（ｂ）に示すように、コンデンサＣ１及びＣ２の正端子とコンデンサＣ３の正端子が接続されるが、電荷Ｑ１，Ｑ２の一部ΔＱ１１，ΔＱ１２，ΔＱ１９がスイッチング素子Ｓ１１，Ｓ１２，Ｓ１９のチャネルに吸い込まれる。その結果、電荷Ｑ１＋Ｑ２−ΔＱ１１−ΔＱ１２−ΔＱ１９がコンデンサＣ１〜Ｃ３に再分配されることになる。この、電荷ΔＱ１１＋ΔＱ１２＋ΔＱ１９分が出力電圧Ｖｏｕｔを押し下げるチャージインジェクションノイズとして作用する。
【００３４】
ダミースイッチング素子Ｄ１〜Ｄ３が設けられている構成では、図６（ａ）に示すように、スイッチング素子Ｓ１１，Ｓ１２，Ｓ１９がオフの時にコンデンサＣ１及びＣ２が電圧Ｖ１及びＶ２にそれぞれ充電されると共に、ダミースイッチ素子Ｄ１〜Ｄ３のチャネルにも電荷ＱＤ１，ＱＤ２，ＱＤ３が充電されている。
【００３５】
スイッチング素子Ｓ１１，Ｓ１２，Ｓ１９がオンされると、ダミースイッチ素子Ｄ１〜Ｄ３がオフにされ、図６（ｂ）に示すように、コンデンサＣ１及びＣ２の正端子とコンデンサＣ３の正端子が接続される。このとき、スイッチング素子Ｓ１１，Ｓ１２，Ｓ１９の素子容量とダミースイッチング素子Ｄ１〜Ｄ３の素子容量を調整しておくことによって、電荷ＱＤ１，ＱＤ２，ＱＤ３によってスイッチング素子Ｓ１１，Ｓ１２，Ｓ１９のチャネルに吸い込まれる電荷分を補償することができる。その結果、電荷Ｑ１＋Ｑ２が正しくコンデンサＣ１〜Ｃ３に再分配されることになり、出力電圧Ｖｏｕｔもホール電圧をより正しく示したものとなる。
【００３６】
具体的には、ダミースイッチング素子Ｄ１〜Ｄ３の素子容量をスイッチング素子Ｓ１１，Ｓ１２，Ｓ１９の素子容量の０．５から１．５倍程度とすることが好適である。
【００３７】
なお、図７に、スイッチング素子Ｓ１３〜Ｓ１６にダミースイッチング素子を設けた場合の出力電圧Ｖｏｕｔとの関係についてシミュレーションした結果を示す。図７は、ダミースイッチング素子を設けなかった場合と設けた場合とにおける出力電圧Ｖｏｕｔの理想値に対する差の割合を示している。図７において、マイナス符合は理想値よりもシミュレーション結果が低い値であることを示している。図７に示されるように、スイッチング素子Ｓ１３〜Ｓ１６にダミースイッチング素子を接続しても、却って出力電圧Ｖｏｕｔをさらに押し下げてしまうものとなり、出力電圧Ｖｏｕｔに対するチャージインジェクションノイズの低減効果が小さい。
【００３８】
これは、スイッチング素子Ｓ１３〜Ｓ１６にダミースイッチング素子を接続した場合、第１の状態又は第２の状態においてコンデンサＣ１及びＣ２を充電した後、スイッチング素子Ｓ１３〜Ｓ１６をオフ及びダミースイッチング素子をオンにした際にコンデンサＣ１及びＣ２に蓄えられている電荷の一部がダミースイッチング素子に吸い取られてしまうことが原因であると推定される。
【００３９】
したがって、スイッチング素子Ｓ１３〜Ｓ１６には、ダミースイッチング素子を接続しないことが好適である。すなわち、オフセットキャンセル回路２００において、ホール素子１０に流れる電流が切り替わるように外部から電圧を印加した場合に、その状態毎にホール素子１０の出力電圧がコンデンサＣ１及びＣ２のいずれかに印加されるようにオン／オフ制御され、第１の状態及び第２の状態でコンデンサＣ１及びＣ２にオペアンプ１２ａ，１２ｂの出力端を接続するために用いられるスイッチング素子にはダミースイッチング素子を接続しないことが好適である。
【００４０】
また、スイッチング素子Ｓ９及びＳ１０は、出力状態後において低インピーダンスとなるので、スイッチング素子Ｓ９及びＳ１０にもダミースイッチング素子を接続しても出力電圧Ｖｏｕｔに対するチャージインジェクションノイズの低減効果が小さい。したがって、スイッチング素子Ｓ９及びＳ１０にもダミースイッチング素子を接続しないことが好適である。
【００４１】
また、図８は、オフセットキャンセル回路２００におけるコンデンサＣ１及びＣ２の素子構造の例を示す。
【００４２】
コンデンサＣ１及びＣ２は、半導体基板３０上にポリシリコン層３２、絶縁層３４及びポリシリコン層３６を積層して構成される。絶縁層３４及びポリシリコン層３６をパターンニングして形成された開口部のポリシリコン層３２の表面に電極３８が形成される。絶縁層３４は、ポリシリコン層３２上に積層して形成され、ポリシリコン層３６は、絶縁層３４上に積層して形成される。ポリシリコン層３６の表面に電極４０が形成される。電極３８及び電極４０から出力端子が引き出される。
【００４３】
このような構造を有するコンデンサＣ１及びＣ２は、半導体基板３０を接地した状態で、電極３８及び電極４０との間のキャパシタンスを利用する。図９に、コンデンサＣ１及びＣ２の等価回路を示す。図９に示すように、コンデンサＣ１及びＣ２には、半導体基板３０に形成される寄生容量Ｃｘが接続されたものとなる。
【００４４】
このようなコンデンサＣ１及びＣ２を用いる場合、図１０（ａ）に示すように、オフセットキャンセル回路２００のコンデンサＣ１及びＣ２の正端子側に寄生容量Ｃｘが配置されるようにオペアンプ１２ａ，１２ｂに接続すると、出力状態においてコンデンサＣ１及びＣ２に蓄えられている電荷をコンデンサＣ１，Ｃ２及びＣ３に電荷を再配分させる際に、フローティング状態のコンデンサＣ１，Ｃ２，Ｃ３に加えて寄生容量Ｃｘにも電荷が再配分されてしまう。その結果、正しいホール電圧よりも低い出力電圧Ｖｏｕｔが出力されてしまうことになる。
【００４５】
一方、図１０（ｂ）に示すように、オフセットキャンセル回路２００のコンデンサＣ１及びＣ２の負端子側に寄生容量Ｃｘが配置されるようにオペアンプ１２ａ，１２ｂに接続すると、出力状態においてコンデンサＣ１及びＣ２に蓄えられている電荷をコンデンサＣ１，Ｃ２及びＣ３に電荷を再配分させる際に、コンデンサＣ１及びＣ２の負端子及び寄生容量Ｃｘの端子は基準電圧Ｖｒｅｆとされる。寄生容量Ｃｘには基準電圧発生回路２０ｂ等から基準電圧Ｖｒｅｆに応じた電荷が供給され、コンデンサＣ１及びＣ２に蓄えられていた電荷は正しくコンデンサＣ１，Ｃ２及びＣ３に再配分される。その結果、出力電圧Ｖｏｕｔはより正しいホール電圧に近くなる。
【００４６】
コンデンサＣ１及びＣ２へのチャージ時とコンデンサＣ１，Ｃ２及びＣ３に電荷を再配分させる際とで、基準電圧の差が生じる。この基準電圧の差は、ホール素子１０の中心電圧とオペアンプ２０ａで用いられる基準電圧発生回路２０ｂの基準電圧との間の差である。この電圧差に加え、寄生容量による電荷の影響によってオペアンプ２０ａでの比較時にオフセットとなってしまう。図１０（ｂ）に示すように寄生容量Ｃｘを配置することによって、オペアンプ２０ａでの比較時のオフセットの影響を低減することができる。
【００４７】
以上のように、本発明の実施の形態によれば、ホール素子の出力電圧のオフセット電圧をキャンセルすると共に、オフセットキャンセル回路へのチャージインジェクションノイズの影響を低減することができる。
【符号の説明】
【００４８】
１０  ホール素子、１２  増幅回路、１２ａ，１２ｂ  オペアンプ、１４  平均化回路、１４ａ  オペアンプ、１４ｂ  基準電圧発生回路、２０  平均化回路、２０ａ  オペアンプ、２０ｂ  基準電圧発生回路、３０  半導体基板、３２  ポリシリコン層、３４  絶縁層、３６  ポリシリコン層、３８  電極、４０  電極、１００，２００  オフセットキャンセル回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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