(57)【要約】【課題】ＣｏＣ技術によって、半導体メモリチップ上に、前記半導体メモリチップより小型である半導体論理回路チップを積層してなる半導体装置において、各メモリチップ自体の小型化を図り、もって前記半導体装置全体としての小型化を図る。【解決手段】主面上において、外部接続用端子、並びに第１のメモリ端子及び第２のメモリ端子を有し、前記外部接続用端子と前記第１のメモリ端子とが第１のメモリ配線層を介して電気的に接続されてなる半導体メモリチップと、前記半導体メモリチップより小型であって、その主面上において第１の論理回路端子及び第２の論理回路端子を有する半導体論理回路チップとを具え、前記半導体論理回路チップは、前記半導体メモリチップの少なくとも前記第１のメモリ端子と前記第１の論理回路端子とが電気的に接触するようにして、前記半導体メモリチップ上に積層されるようにして半導体装置を構成する。【選択図】図２
2010141080.tif 000002
【特許請求の範囲】
【請求項１】
主面上において、外部接続用端子、第１のメモリ端子及び第２のメモリ端子を有し、前記外部接続用端子と前記第１のメモリ端子とが、チップ内に含まれる第１のメモリ配線層を介して電気的に接続されてなる半導体メモリチップと、
前記半導体メモリチップより小型であって、そのメモリチップ主面上において第１の論理回路端子及び第２の論理回路端子を有する半導体論理回路チップとを具え、
前記半導体論理回路チップは、前記半導体メモリチップの少なくとも前記第１のメモリ端子と前記第１の論理回路端子とが電気的に接触するようにして、その回路チップ主面を前記半導体メモリチップの前記メモリチップ主面に対向させて、前記半導体メモリチップと積層されていることを特徴とする、半導体装置。
【請求項２】
前記半導体メモリチップは、前記メモリチップ主面上に形成されたテスト用パッドを有し、前記テスト用パッドは、前記第２のメモリ端子に対してチップ内に含まれる第２のメモリ配線層を介して電気的に接続されてなることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記外部接続用端子は前記テスト用パッドからなることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のメモリ配線層と前記第２のメモリ配線層とは同一のメモリ配線層からなり、前記テスト用パッドを介して前記半導体メモリチップのテストを実施し、前記メモリ配線層の、前記第１のメモリ端子及び前記第２のメモリ端子間を分断してなることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記第１のメモリ配線層及び前記第２のメモリ配線層の一方は、前記半導体メモリチップの内部配線層であることを特徴とする、請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを積層することによって構成されるチップ・オン・チップ（ＣｏＣ）技術を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話等のシステム製品では、扱うデータ量が飛躍的に増加している。これに伴い、システム製品にマウントされる半導体メモリのメモリ容量も増加し、高いデータ転送レートを有する半導体メモリが要求されている。一般に、この種のシステム製品に搭載される半導体装置として、ロジック（コントローラ）およびメモリを１つのチップに集積するシステム・オン・チップ（ＳｏＣ）と、ロジックチップおよびメモリチップを積層して１つのパッケージに収納するシステム・イン・パッケージ（ＳｉＰ）がある。
【０００３】
ＳｏＣは、半導体プロセスが複雑であり、コストも高い。これに対して、ＳｉＰは、既存の半導体プロセスを用いてそれぞれ製造された複数の半導体チップをパッケージングして構成されるため、新たな半導体プロセスを開発する必要はなく、製造コストは比較的低い。このため、最近では、ＳｉＰを用いたシステム製品が増える傾向にある。
【０００４】
また、ＳｉＰでは、寄生ＬＣＲを小さくしてデータ転送レートを高くすべく、マイクロバンプなどを介してチップ間を直接フリップチップ接続するチップ・オン・チップ（ＣｏＣ）技術が開発されている。
【０００５】
このようなＣｏＣ技術を用いた半導体装置では、一般には下側にロジックチップを配置し、上側にメモリチップを積層するが、前記メモリチップのメモリ容量が大きくなると、前記ロジックチップよりも大型化する傾向がある。したがって、このような場合は、下側にメモリチップを配置し、上側にロジックチップを積層するのが一般的である（特許文献１）。
【０００６】
しかしながら、上述のようなＣｏＣ技術を用いた半導体装置においても、前記ロジックチップ及び前記メモリチップに対しては別々に外部接続端子（パッド）を設けていたため、チップごとに前記外部接続端子を形成するための領域を別途確保する必要があり、各チップ自体の小型化を十分に達成することができないでいた。
【特許文献１】特開２００８−１０７５９号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＣｏＣ技術によって、半導体メモリチップ上に、前記半導体メモリチップより小型である半導体論理回路チップを積層してなる半導体装置において、各メモリチップ自体の小型化を図り、もって前記半導体装置全体としての小型化を図ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、主面上において、外部接続用端子、第１のメモリ端子及び第２のメモリ端子を有し、前記外部接続用端子と前記第１のメモリ端子とが、チップ内に含まれる第１のメモリ配線層を介して電気的に接続されてなる半導体メモリチップと、前記半導体メモリチップより小型であって、そのメモリチップ主面上において第１の論理回路端子及び第２の論理回路端子を有する半導体論理回路チップとを具え、前記半導体論理回路チップは、前記半導体メモリチップの少なくとも前記第１のメモリ端子と前記第１の論理回路端子とが電気的に接触するようにして、その回路チップ主面を前記半導体メモリチップの前記メモリチップ主面に対向させて、前記半導体メモリチップと積層されていることを特徴とする、半導体装置に関する。
【発明の効果】
【０００９】
本発明によれば、ＣｏＣ技術によって、半導体メモリチップ上に、前記半導体メモリチップより小型である半導体論理回路チップを積層してなる半導体装置において、各メモリチップ自体の小型化を図り、もって前記半導体装置全体としての小型化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の具体的な実施形態について説明する。
【００１１】
（第１の実施形態）
図１は、本態様の半導体装置の平面図であり、図２は、図１に示す半導体装置をＩ−Ｉ線に沿って切った場合の断面図を示している。なお、図１は、半導体装置を構成する半導体メモリチップと半導体論理回路チップとの積層状態を上方から見た場合の状態を示すことを主目的とするものであって、外部接続用基板（マザーボード）及びワイヤ配線等の構成要素に関しては記載を省略している。
【００１２】
図１及び２に示すように、本態様における半導体装置１０は、半導体メモリチップ１１と半導体論理回路チップ１３とを有している。
【００１３】
半導体メモリチップ１１は配線基板１１１を有し、その内部には内部配線層１１２が形成されている。なお、配線基板１１１は、図示しないコア基板あるいは支持基板上にガラスエポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等からなる複数の絶縁層及び、Ａｕ又はＣｕ等からなる複数の配線層を順次積層形成するとともに、隣接する配線層を厚さ方向において電気的に接続するための、同じくＡｕ又はＣｕ等からなるビアを形成することによって得る。この結果、内部配線層１１２は、前記複数の配線層及び前記ビアから構成されることになる。
【００１４】
また、配線基板１１１の主面上には、例えばＣｕからなる第１のプレート１１３、第２のプレート１１４及び第３のプレート１１５が電気的に分離するようにして形成され、第２のプレート１１４の一部はレジスト１２４によって覆われている。
【００１５】
第１のプレート１１３上にはテスト用パッド１１６が形成されている。このテスト用パッド１１６は、図示しない外部プローブを電気的に接触させて、半導体メモリチップ１１の内部回路の試験を行うためのものである。テスト用パッド１１６を介した半導体メモリチップ１１の内部回路試験の結果、前記内部回路中に不良のメモリが存在する場合、前記不良メモリを予備のメモリで適宜置換することができる。
【００１６】
また、レジスト１２４には第２のプレート１１４の一部及び第３のプレート１１５の一部が露出するようにして複数の開口部が形成され、第２のプレート１１４の前記開口部に相当する箇所には、それぞれ第１のメモリパッド１１７及び第２のメモリパッド１１８を介して第１のメモリマイクロバンプ１２１及び第２のメモリマイクロバンプ１２２が形成され、第３のプレート１１５の前記開口部に相当する箇所には第３のメモリパッド１１９を介して第３のメモリマイクロバンプ１２３が形成されている。これらパッドやマイクロバンプは、ＳｎＡｇやＡｕ、Ｓｎ、Ａｇ、Ｃｕ、Ｂｉ、Ｉｎ、Ｇｅ、Ｎｉ、Ｐｄ、Ｐｔ、Ｐｂなどの金属、これらの混合層、合金、積層膜から構成することができる。
【００１７】
図２から明らかなように、テスト用パッド１１６は内部配線層１１２を介して第３のプレート１１５に電気的に接続され、さらに第３のメモリパッド１１９を介して第３のメモリマイクロバンプ１２３と電気的に接続されている。また、第１のメモリマイクロバンプ１２１及び第２のメモリマイクロバンプ１２２は、それぞれ第１のメモリパッド１１７及び第２のパッド１１８を介して第２のプレート１１４に電気的に接続されている。
【００１８】
半導体論理回路チップ１３は、同様に配線基板１３１を有し、その内部には内部配線層１３２が形成されている。なお、配線基板１３１は、上述したように、図示しないコア基板あるいは支持基板上にガラスエポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等からなる複数の絶縁層及び、Ａｕ又はＣｕ等からなる複数の配線層を順次積層形成するとともに、隣接する配線層を厚さ方向において電気的に接続するための、同じくＡｕ又はＣｕ等からなるビアを形成することによって得る。この結果、内部配線層１３２は、前記複数の配線層及び前記ビアから構成されることになる。
【００１９】
また、半導体論理回路チップ１３の、半導体メモリチップ１１と対向する側の主面には、内部配線層１３２と電気的に接触するようにして、それぞれ第１の論理回路パッド１３３及び第２の論理回路パッド１３４を介して第１の論理回路マイクロバンプ１３５及び第２の論理回路マイクロバンプ１３６が形成されている。
【００２０】
本態様では、半導体メモリチップ１１のメモリ容量が大きく、また、その大きさも半導体論理回路チップ１２と比較した場合において大型化している。そのため、半導体論理回路チップ１２は半導体メモリチップ１１の主面上に積層することになる。この際、図３に示すように、半導体メモリチップ１１の第２のメモリマイクロバンプ１２２と半導体論理回路チップ１３の第１の論理回路マイクロバンプ１３５とが電気的に接触し、半導体メモリチップ１１の第３のメモリマイクロバンプ１２３と半導体論理回路チップ１３の第２の論理回路マイクロバンプ１３６とが電気的に接触するようにして、チップ・オン・チップ（ＣｏＣ）によって積層する。
【００２１】
また、半導体メモリチップ１１は外部接続用基板１５上に積層されている。外部接続用基板１５の裏面側には外部接続端子としての複数の半田ボール１７が形成され、いわゆるボールグリッドアレイの構成を採っている。なお、このようなボールグリッドアレイの他に、ピングリッドアレイやランドグリッドアレイの構成をも採ることができる。
【００２２】
半導体メモリチップ１１の第１のメモリバンプ１１７は、Ａｕ又はＣｕからなるワイヤ配線１６によって外部接続用基板１５と電気的に接続されている。一方、第１のメモリバンプ１１７は、第２のプレート１１４及び第２のメモリパッド１１８を介して第２のメモリマイクロバンプ１２２と電気的に接続されており、上述したＣｏＣ積層によって、半導体メモリチップ１１の第２のメモリマイクロバンプ１２２と、半導体論理回路チップ１３の第１の論理回路マイクロバンプ１３５とが電気的に接続されることになる。
【００２３】
したがって、外部接続用基板１５からの電気信号（制御信号）が、ワイヤ配線１６から半導体メモリチップ１１の第２のメモリマイクロバンプ１２２を介して半導体論理回路チップ１３の第１の論理回路マイクロバンプ１３５、すなわち半導体論理回路チップ１３に導入されるようになる。換言すれば、半導体メモリチップ１１の第２のメモリマイクロバンプ１２２は、半導体論理回路チップ１３の外部接続端子として機能することになる。
【００２４】
本態様では、このように半導体論理回路チップ１１の外部接続端子を半導体メモリチップ１１の、半導体論理回路チップ１３との対向面上に形成するようにしている。したがって、半導体論理回路チップ１３の外部接続端子を形成するための領域を別途確保する必要がなく、半導体論理回路チップ１３自体の小型化、すなわち半導体装置１０の小型化を十分に達成することができるようになる。
【００２５】
この場合、半導体論理回路チップ１３からの、半導体メモリチップ１１への制御信号は、第２の論理回路マイクロバンプ１３６を介して、これと電気的に接続された第３のメモリマイクロバンプ１２３を介して導入されるようになる。
【００２６】
また、本態様では、テスト用パッド１１６が内部配線層１１２と電気的に接続されているので、上述した半導体論理回路チップ１３及び半導体メモリチップ１１の制御と独立させて、内部回路の試験を行うことができ、テスト用パッド１１６を介した半導体メモリチップ１１の内部回路試験の結果、前記内部回路中に不良のメモリが存在する場合、前記不良メモリを予備のメモリで適宜置換することができる。
【００２７】
（第２の実施形態）
図４は、本態様の半導体装置の平面図であり、図５及び６は、図４に示す半導体装置をII−II線に沿って切った場合の断面図を示している。第１の実施形態の場合と同様に、図４は、半導体装置を構成する半導体メモリチップと半導体論理回路チップとの積層状態を上方から見た場合の状態を示すことを主目的とするものであって、外部接続用基板（マザーボード）及びワイヤ配線等の構成要素に関しては記載を省略している。
【００２８】
第１の実施の形態ではテスト用パッド１１６及び第１のメモリパッド１１７は、それぞれ別々に設けていたが、本実施の形態では、テスト用パッド１１７と第１のメモリパッド１１７とを共有し、第１のメモリパッド２１７という１つのパッドとしている点で、第１の実施の形態と相違する。
【００２９】
また、図５及び６は、本態様における半導体装置の使用形態に基づく、構成上の相違を示している。具体的に、図５は、本態様の半導体装置において、半導体メモリチップを試験に供する際の形態であり、図６は、本態様の半導体装置において、半導体メモリチップを実際の半導体装置として駆動させる際の形態である。
【００３０】
図４〜６に示すように、本態様における半導体装置２０は、半導体メモリチップ２１と半導体論理回路チップ２３とを有している。
【００３１】
半導体メモリチップ２１は配線基板２１１を有し、その内部には内部配線層２１２が形成されている。なお、配線基板２１１は、第１の実施形態における配線基板１１１と同様に構成することができ、内部配線層２１２も、第１の実施形態における内部配線層１１２と同様に構成することができる。
【００３２】
配線基板２１１の主面上には、例えばＣｕからなるプレート２１３が形成され、このプレート２１３はレジスト２２４で覆われるとともに、所定箇所においてプレート２１３が露出するような複数の開口部を形成している。
【００３３】
プレート２１３の前記開口部に相当する箇所には、第１のメモリパッド２１７、第２のメモリパッド２１８及び第３のメモリパッド２１９が形成されている。また、第２のメモリパッド２１８及び第３のメモリパッド２１９上には、それぞれ第１のメモリマイクロバンプ２２１及び第２のメモリマイクロバンプ２２２が形成されている。
【００３４】
一方、半導体論理回路チップ２３は、同様に配線基板２３１を有し、その内部には内部配線層２３２が形成されている。なお、配線基板２３１及び内部配線層２３２は、それぞれ第１の実施形態における配線基板１３１及び内部配線層１３２と同様に構成することができる。
【００３５】
また、半導体論理回路チップ２３の、半導体メモリチップ２１と対向する側の主面には、内部配線層２３２と電気的に接触するようにして、それぞれ第１の論理回路パッド２３３及び第２の論理回路パッド２３４を介して第１の論理回路マイクロバンプ２３５及び第２の論理回路マイクロバンプ２３６が形成されている。
【００３６】
最初の使用形態、すなわち半導体メモリチップ２１に対して試験を行う際には、第１のメモリパッド２１７に図示しないプローブを接触させて行う。この場合、第１のメモリパッド２１７は、プレート２１３を介して内部配線層２１２と電気的に接続されているので、上述のような第１のメモリパッド２１７へのプローブの接触によって、半導体メモリチップ２１の試験を行うことができる。この際、試験後において、前記内部回路中に不良のメモリが存在する場合、前記不良メモリを予備のメモリで適宜置換することができる。
【００３７】
なお、図５では特に明示していないが、上述のテスト中においては、半導体メモリチップ２１と半導体論理回路チップ２３とは、マイクロバンプを介して電気的に接続した状態で行う。
【００３８】
次いで、上述のようにして半導体メモリチップ２１の試験を実施した後、本態様における半導体装置２０を実用に供するに際しては、図５に示すように、最初にプレート２１３を第１のメモリマイクロバンプ２２１と第２のメモリマイクロバンプ２２２との間において分断して、不連続部２１３Ａを形成する。かかる分断は、分断すべき個所に、例えばレーザ光を照射することによって行うことができる。
【００３９】
その後、半導体メモリチップ２１のメモリ容量が大きく、また、その大きさも半導体論理回路チップ２３と比較して大型化していることを考慮し、半導体論理回路チップ２３は半導体メモリチップ２１の主面上に積層することになるが、この場合も、半導体メモリチップ２１の第１のメモリマイクロバンプ２２１と半導体論理回路チップ１３の第１の論理回路マイクロバンプ２３５とが電気的に接触し、半導体メモリチップ２１の第２のメモリマイクロバンプ２２２と半導体論理回路チップ２３の第２の論理回路マイクロバンプ２３６とが電気的に接触するようにして、チップ・オン・チップ（ＣｏＣ）によって積層する。
【００４０】
なお、図６でも、図５同様に、本態様の特徴を明確にすべく、ＣｏＣによって積層した状態ではなく、半導体メモリチップ２１と半導体論理回路チップ２３とを離隔した状態で示している。
【００４１】
また、半導体メモリチップ２１は外部接続用基板２５上に積層し、半導体メモリチップ２１の第１のメモリバンプ２１７は、Ａｕ又はＣｕからなるワイヤ配線２６によって外部接続用基板２５と電気的に接続する。一方、第１のメモリバンプ２１７は、分断されたプレート２１３及び第１のメモリパッド２１８を介して第１のメモリマイクロバンプ２１１と電気的に接続されており、上述したＣｏＣ積層によって、半導体メモリチップ２１の第１のメモリマイクロバンプ２２１と、半導体論理回路チップ２３の第１の論理回路マイクロバンプ２３５とが電気的に接続されることになる。
【００４２】
したがって、外部接続用基板２５からの電気信号（制御信号）が、ワイヤ配線２６から半導体メモリチップ２１の第１のメモリマイクロバンプ２２１を介して半導体論理回路チップ２３の第１の論理回路マイクロバンプ２３５、すなわち半導体論理回路チップ２３に導入されるようになる。換言すれば、半導体メモリチップ２１の第２のメモリマイクロバンプ２２１は、半導体論理回路チップ２３の外部接続端子として機能することになる。
【００４３】
本態様では、このように半導体論理回路チップ２３の外部接続端子を半導体メモリチップ２１の、半導体論理回路チップ２３との対向面上に形成するようにしている。したがって、半導体論理回路チップ２３の外部接続端子を形成するための領域を別途確保する必要がなく、半導体論理回路チップ２３自体の小型化、したがって、半導体装置２０の小型化を十分に達成することができるようになる。
【００４４】
この場合、半導体論理回路チップ２３からの、半導体メモリチップ２１への制御信号は、第２の論理回路マイクロバンプ２３６を介して、これと電気的に接続された第２のメモリマイクロバンプ２２２を介して導入されるようになる。
【００４５】
また、本態様では、第１のメモリパッド２１７は、図４に関連した半導体メモリチップ２１の試験に際してはテスト用パッドとして機能し、図５に関連して実際の半導体装置として用いる場合は、メモリパッドとして機能する。すなわち、第１のメモリパッド２１７は、実際のパッドとしての用途の他、半導体メモリチップ２１のテスト用パッドとしても機能する。
【００４６】
したがって、半導体メモリチップ２１に対して別途テスト用パッドを設ける必要がないので、前記テスト用パッドを形成するための領域を別途確保する必要がなく、半導体メモリチップ２１自体の小型化、したがって半導体装置２０を、更に小型化することができるようになる。
【００４７】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【００４８】
【図１】第１の実施形態における半導体装置の平面図である。
【図２】図１に示す半導体装置のＩ−Ｉ線に沿って切った場合の断面図である。
【図３】第１の実施形態における半導体メモリチップと半導体論理回路チップとが電気的に接続した状態を示す図である。
【図４】第２の実施形態における半導体装置の平面図である。
【図５】図４に示す半導体装置のII−II線に沿って切った場合の断面図である。
【図６】図４に示す半導体装置のII−II線に沿って切った場合の断面図である。
【符号の説明】
【００４９】
１０，２０  半導体装置
１１，２１  半導体メモリチップ
１３，２３  半導体論理回路チップ
１１１，１３１，２１１，２３１  配線基板
１１２，１３２，２１２，２３２  内部配線層
１１３  第１のプレート
１１４  第２のプレート
１１５  第３のプレート
１１６  テスト用パッド
１１７，２１７  第１のメモリパッド
１１８  第２のメモリパッド
１１９  第３のメモリパッド
１２１，２２１  第１のメモリマイクロバンプ
１２２，２２２  第２のメモリマイクロバンプ
１２３  第３のメモリマイクロバンプ
１３３  第１の論理回路パッド
１３４  第２の論理回路パッド
１３５  第１の論理回路バンプ
１３６  第２の論理回路バンプ
１５  外部接続用基板
１６  ワイヤ配線
１７  半田ボール
２１３  プレート
【図１】
2010141080.tif 000003
【図２】
2010141080.tif 000004
【図３】
2010141080.tif 000005
【図４】
2010141080.tif 000006
【図５】
2010141080.tif 000007
【図６】
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