(57)【要約】      （修正有）【課題】下部電極としてナノワイヤ(ｎａｎｏ ｗｉｒｅ)を用いることでメモリ素子の均一度を向上させ、リセット電流が減少され得る抵抗性メモリ素子及びその製造方法を提供する。【解決手段】基板１０と、該基板１０上の絶縁膜１１と、該絶縁膜１１を貫通する下部電極として定義されるナノワイヤ１２と、前記絶縁膜１１上に位置づけられ、前記ナノワイヤ１２と接触する抵抗層１３と、該抵抗層上の上部電極１４と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
該基板上に位置する絶縁膜と、
該絶縁膜を貫通し、下部電極として定義されるナノワイヤと、
前記絶縁膜上に位置し、前記ナノワイヤと接触する抵抗層と、
該抵抗層上に位置する上部電極と、
を備えることを特徴とする抵抗性メモリ素子。
【請求項２】
前記抵抗層は、２元酸化物またはペロブスカイト型酸化物を含むことを特徴とする請求項１に記載の抵抗性メモリ素子。
【請求項３】
前記ナノワイヤは、金属ナノワイヤまたは半導体ナノワイヤを含むことを特徴とする請求項１に記載の抵抗性メモリ素子。
【請求項４】
前記ナノワイヤは、不純物のドーピングされた金属ナノワイヤまたは不純物のドーピングされた半導体ナノワイヤであることを特徴とする請求項１に記載の抵抗性メモリ素子。
【請求項５】
前記ナノワイヤは、１つのナノワイヤまたは複数のナノワイヤからなることを特徴とする請求項１に記載の抵抗性メモリ素子。
【請求項６】
前記ナノワイヤの直径は、１ｎｍ〜３０ｎｍであることを特徴とする請求項５に記載の抵抗性メモリ素子。
【請求項７】
前記ナノワイヤ及び前記上部電極に印加される電圧に応じて、前記ナノワイヤと接触している前記抵抗層の一部に生じるフィラメント電流通路の生成と消滅によって、前記抵抗層は、相異なる２種類の抵抗状態を有することを特徴とする請求項１に記載の抵抗性メモリ素子。
【請求項８】
前記基板は、選択トランジスタまたは選択ダイオードを備え、
前記ナノワイヤは、前記選択トランジスタまたは前記選択ダイオードに電気的に接続されることを特徴とする請求項１に記載の抵抗性メモリ素子。
【請求項９】
基板上に、絶縁膜を貫通して下部電極として定義されたナノワイヤを形成するナノワイヤ形成ステップと、
前記絶縁膜上に前記ナノワイヤと接触するように抵抗層を形成する抵抗層形成ステップと、
前記抵抗層上に上部電極を形成する上部電極形成ステップと、
を含むことを特徴とする抵抗性メモリ素子の製造方法。
【請求項１０】
前記抵抗層は、２元酸化物またはペロブスカイト型酸化物を含むことを特徴とする請求項９に記載の抵抗性メモリ素子の製造方法。
【請求項１１】
前記ナノワイヤ形成ステップは、
前記ナノワイヤが形成される領域内の基板上に触媒層を形成する触媒層形成ステップと、
前記触媒層に基づいて前記ナノワイヤを成長させて第１結果物を形成するナノワイヤ形成ステップと、
前記成長したナノワイヤを備える前記第１結果物上に前記絶縁膜を形成して第２結果物を形成する絶縁膜形成ステップと、
前記ナノワイヤの上部が露出するように、前記第２結果物から前記絶縁膜の一部を取り除く除去ステップと、
を含み、
前記抵抗層は、前記ナノワイヤの露出した上部と接触するように、前記絶縁膜上に形成されることを特徴とする請求項９に記載の抵抗性メモリ素子の製造方法。
【請求項１２】
前記除去ステップは、前記第２結果物を平坦化することを特徴とする請求項１１に記載の抵抗性メモリ素子の製造方法。
【請求項１３】
前記触媒層形成ステップは、前記基板上に触媒物質を蒸着し、前記ナノワイヤが形成される領域に前記触媒物質が残留するように触媒物質をパターニングすることによって行われることを特徴とする請求項１１に記載の抵抗性メモリ素子の製造方法。
【請求項１４】
前記触媒層形成ステップは、
前記ナノワイヤが形成される領域内の基板は露出させつつ、前記基板上に下部絶縁膜を形成するステップと、
前記露出した基板上に触媒層を形成するステップと、
を含むことを特徴とする請求項１１に記載の抵抗性メモリ素子の製造方法。
【請求項１５】
前記触媒層は、金属層を備えることを特徴とする請求項１１に記載の抵抗性メモリ素子の製造方法。
【請求項１６】
前記触媒層は、１０〜１００Åの厚さを有することを特徴とする請求項１１に記載の抵抗性メモリ素子の製造方法。
【請求項１７】
電極と他の電極との間に挟まれた抵抗層を備える抵抗性メモリ素子の電極形成方法であって、
前記電極が形成される領域の基板上に触媒層を形成する触媒層形成ステップと、
前記電極を形成するように前記触媒層からナノワイヤを成長させるナノワイヤ形成ステップと、
前記ナノワイヤを絶縁膜内に埋め込む埋め込みステップと、
を含むことを特徴とする抵抗性メモリ素子の電極形成方法。
【請求項１８】
前記埋め込みステップは、
前記成長したナノワイヤを備える第１結果物上に前記絶縁膜を形成して第２結果物を形成する絶縁膜形成ステップと、
前記ナノワイヤと接触するように前記抵抗層が形成されるナノワイヤの上部を露出させるよう、前記第２結果物から前記第２絶縁膜を部分的に取り除く除去ステップと、
を含むことを特徴とする請求項１７に記載の抵抗性メモリ素子の電極形成方法。
【請求項１９】
前記除去ステップは、前記第２結果物を平坦化することを特徴とする請求項１８に記載の抵抗性メモリ素子の電極形成方法。
【請求項２０】
前記触媒層は、金属層を備え、１０〜１００Åの厚さを有することを特徴とする請求項１７に記載の抵抗性メモリ素子の電極形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子及びその製造方法に関し、特に不揮発性ＲｅＲＡＭ (Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)素子のように抵抗の変化を用いる抵抗性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、ＤＲＡＭ及びフラッシュメモリに代替することのできる次世代メモリ素子に対する研究が盛んに行われている。
【０００３】
このような次世代メモリ素子のうちの１つは、印加される電圧によって抵抗が急激に変化し、少なくとも相異なる２つの抵抗状態の間をスイッチできる物質、すなわち、抵抗層を用いる抵抗性メモリ素子である。かかる特性を有する抵抗層物質としては、転移金属酸化物などを含む２元酸化物(ｂｉｎａｒｙ  ｏｘｉｄｅ)やペロブスカイト(ｐｅｒｏｖｓｋｉｔｅ)系列の酸化物（ペロブスカイト型酸化物）が利用されている。
【０００４】
かかる抵抗性メモリ素子の構造及び前記スイッチメカニズムを簡略に説明すると次の通りである。
【０００５】
一般的に、抵抗性メモリ素子は、上下部電極と上下部電極との間に介在される抵抗層を備える構造を有する。ここで、上下部電極は、通常、メモリ素子の電極として利用される金属物質などを含み、抵抗層は前述したように抵抗変化の特性を有する２元酸化物またはペロブスカイト型酸化物を含む。
【０００６】
前記上下部電極に所定の電圧を印加すると、印加される電圧によって前記抵抗層内にはフィラメント電流通路(ｆｉｌａｍｅｎｔａｒｙ  ｃｕｒｒｅｎｔ  ｐａｔｈ)が生成されるか、または既に生成されたフィラメント電流通路が消滅する。このとき、抵抗層内にフィラメント電流通路が生成される場合に抵抗の低い状態、すなわち、セット(ｓｅｔ)状態を示し、抵抗層内にフィラメント電流通路が消滅する場合に抵抗の高い状態、すなわち、リセット(ｒｅｓｅｔ)状態を示す。このように抵抗層が共に安定的なセット状態またはリセット状態間でスイッチされるため、抵抗層の抵抗状態に応じて相異なるデータ(例えば、ビットデータ「０」または「１」)を抵抗性メモリ素子に保存することができる。
【０００７】
しかし、上記のフィラメント電流通路は、抵抗層内でランダムに形成されるため、前記上下部電極に同じ電圧を印加しても生成されるフィラメント電流通路の位置や個数が一定ではなく、常に変化してしまう。このようなフィラメント電流通路の不規則な生成のために抵抗性メモリ素子の均一度(ｕｎｆｏｒｍｉｔｙ）が低下する問題、すなわち、セット電流／リセット電流（Ｉｓｅｔ／Ｉｒｅｓｅｔ）またはセット電圧／リセット電圧（Ｖｓｅｔ／Ｖｒｅｓｅｔ）が不均一になる問題がある。
【０００８】
さらに、リセット電流が不均一ながらも高過ぎる値を有する場合には、抵抗性メモリ素子自体の信頼度を減少させ、消費電力が増加してしまう問題がある。
【０００９】
最近、提案された２００５年ＩＥＥＥ論文「Ｍｕｌｔｉ−ｌａｙｅｒ  Ｃｒｏｓｓ−ｐｏｉｎｔ  Ｂｉｎａｒｙ  Ｏｘｉｄｅ  Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ（ＯｘＲＲＡＭ）ｆｏｒ  Ｐｏｓｔ−ＮＡＮＤ  Ｓｔｏｒａｇｅ  Ａｐｐｌｉｃａｔｉｏｎ」では、下部電極をプラグ形態に作って抵抗層との接触面積を減少させることにより、抵抗性メモリ素子の均一度を向上させつつ、特にリセット電流の減少を図った。これは下部電極に接する部分の抵抗層内にのみフィラメント電流通路が生成されるため、下部電極の面積及び位置に応じて生成されるフィラメント電流通路をある程度制御できるためである。
【００１０】
本論文において提案されたように、プラグ形態の下部電極を用いる場合には、特にリセット電流の減少及びメモリ素子の集積度の向上という側面で、抵抗層と接する下部電極のサイズを減少させることが極めて重要である。
【００１１】
しかし、プラグ形態の下部電極のサイズを減少させるには限界がある。一般的にプラグ形態の下部電極を作るためには、絶縁膜をエッチングしてホールを形成し、このホールに金属物質を埋め込む方式を用いるか、または、金属物質を蒸着してこれをパターニングする方式を用いるべきであるが、このような方式を用いるに当たって必要な工程(例えば、フォトリソグラフィ工程、エッチング工程など)に限界があるためである。
【００１２】
したがって、上記の論文において提案された方法を利用してもメモリ素子の均一度の向上及びリセット電流の減少を希望のレベルまで上げることは依然として難しいのが実情であり、メモリ素子の集積度を満たしながらもメモリ素子の均一度の向上及びリセット電流の減少をより一層改善できる新しい技術の開発が求められている。
【００１３】
関連する技術としては、例えば、韓国公開特許第２００７−００５０１０７号公報（特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】韓国公開特許第２００７−００５０１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、前記した従来技術の問題点を解決するために提案されたものであって、下部電極としてナノワイヤ(ｎａｎｏ  ｗｉｒｅ)を用いることでメモリ素子の均一度を向上させ、リセット電流が減少され得る抵抗性メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
前述した課題を解決するための本発明の一側面に係る抵抗性メモリ素子は、基板と、該基板上に位置する絶縁膜と、該絶縁膜を貫通し下部電極として定義されるナノワイヤと、前記絶縁膜上に位置し前記ナノワイヤと接触する抵抗層と、該抵抗層上に位置する上部電極と、を備える。
【００１７】
また、前述した課題を解決するための本発明の他の側面に係る抵抗性メモリ素子の製造方法は、基板上に絶縁膜を貫通して下部電極として定義されたナノワイヤを形成するステップと、前記絶縁膜上に前記ナノワイヤと接触するように抵抗層を形成するステップと、前記抵抗層上に上部電極を形成するステップと、を含む。
【００１８】
また、前述した課題を解決するための本発明の更なる側面に係る電極と他の電極との間に挟まれた抵抗層を備える抵抗性メモリ素子の電極形成方法は、前記電極が形成される領域の基板上に触媒層を形成するステップと、前記電極を形成するように前記触媒層からナノワイヤを成長させるステップと、前記ナノワイヤを絶縁膜内に埋め込むステップと、を含む。
【発明の効果】
【００１９】
前述した本発明に係る抵抗性メモリ素子及びその製造方法は、下部電極としてナノワイヤを用いることにより、メモリ素子の均一度を向上させ、且つリセット電流を減少させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る抵抗性メモリ素子を示す断面図である。
【図２Ａ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図２Ｂ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図２Ｃ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図２Ｄ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図２Ｅ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図２Ｆ】本発明の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図３Ａ】本発明の他の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図３Ｂ】本発明の他の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図３Ｃ】本発明の他の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図３Ｄ】本発明の他の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図３Ｅ】本発明の他の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【図４】本発明の一実施形態に係る抵抗性メモリ素子の特性と従来技術に係る抵抗性メモリ素子の特性とを比較するためのグラフである。
【発明を実施するための形態】
【００２１】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳説するために、本発明の最も好ましい実施形態を添付の図面に基づいて説明する。
【００２２】
図１は、一実施形態に係る抵抗性メモリ素子を示す断面図である。
【００２３】
同図に示すように、一実施形態に係る抵抗性メモリ素子は、基板１０と、基板１０上に位置する絶縁膜１１と、絶縁膜１１を貫通する１つまたはそれ以上のナノワイヤ１２と、絶縁膜１１上に位置してナノワイヤ１２と接続する抵抗層１３と、抵抗層１３上の上部電極１４とを備える。ここで、前記ナノワイヤ１２は抵抗性メモリ素子の下部電極として利用される。
【００２４】
このように下部電極としてナノワイヤ１２を用いる場合、従来技術に比べて次のような長所を有する。
【００２５】
一般的にナノワイヤの直径は１ｎｍないし９９ｎｍに過ぎず、この直径はナノワイヤの成長条件に応じて調節（制御）できる。また、ナノワイヤの位置及び個数もナノワイヤの成長条件に応じて調節できる。
【００２６】
したがって、下部電極としてナノワイヤ１２を用いる場合、従来技術に比べて下部電極の直径を大きく減少させ得ることから、抵抗層１３及びナノワイヤ１２の接触面積が減少することでリセット電流が減少する効果がある。
【００２７】
さらに、フィラメント電流通路は、ナノワイヤ１２と接する部分の抵抗層１３内のみに生成するため(図面符号「Ｆ」参照)、ナノワイヤ１２の位置及び個数を調節してフィラメント電流通路の位置及び個数を調節することができ、それによって抵抗性メモリ素子の均一度を向上させる。すなわち、メモリ素子のセット電流／リセット電流(Ｉｓｅｔ／Ｉｒｅｓｅｔ）またはセット電圧／リセット電圧（Ｖｓｅｔ／Ｖｒｅｓｅｔ）の分布を均一にすることができる。
【００２８】
また、下部電極自体の面積を減少させ得ることからメモリ素子の集積度向上にも有利である。
【００２９】
かかる抵抗性メモリ素子の各構成要素について詳説すると次の通りである。
【００３０】
基板１０は、抵抗性メモリ素子を調整するための下部構造物を備えていてもよい。例えば、図示しないが、基板１０は、抵抗性メモリ素子の下部電極と接続する選択素子(選択トランジスタまたは選択ダイオード)を備えていてもよい。
【００３１】
絶縁膜１１は酸化膜を含むことが好ましく、上部電極１４は金属物質(例えば、Ｎｉ、Ｃｏ、Ｔｉ、Ａｌ、Ａｕ、Ｐｔ、Ｔａ、ＣｒまたはＡｇ）を含むことが好ましいが、これに限定されない。
【００３２】
抵抗層１３は、２元酸化物（例えば、ＭｇＯ、ＴｉＯ２、ＮｉＯ、ＳｉＯ２、Ｎｂ２Ｏ５、ＨｆＯ２、ＣｕＯＸ、ＺｎＯＸ）またはペロブスカイト型酸化物を含む。
【００３３】
下部電極として利用されるナノワイヤ１２には、金属ナノワイヤ(例えば、Ｃｕナノワイヤ、Ａｇナノワイヤ、Ａｕナノワイヤ、Ｆｅナノワイヤなど）または半導体ナノワイヤ（例えば、ＧａＡｓナノワイヤ、ＧａＰナノワイヤ、ＧａＮナノワイヤなど）を利用できる。または、ナノワイヤ１２の伝導性の増加のために上記の金属ナノワイヤまたは半導体ナノワイヤに不純物(例えば、Ｇｅ）がドーピングされたナノワイヤを利用してもよい。
【００３４】
また、ナノワイヤ１２の直径、位置、及び個数は、前述したようにナノワイヤの成長条件に応じて調節可能であり、抵抗性メモリ素子のサイズ、求められるリセット電流のレベル、電流のセンシングマージンなどを考慮してナノワイヤ１２の直径、位置、及び個数を適切に調節すべきである。例えば、ナノワイヤ１２の１つの直径は１〜３０ｎｍの範囲を有することが好ましい。また、ナノワイヤ１２の個数は１つまたは複数であってもよく、特にナノワイヤ１２の直径が比較的大きい場合(例えば、２０ｎｍ)にはナノワイヤ１２の個数が１つであることが好ましく、ナノワイヤの直径が比較的小さい場合(例えば、１０ｎｍ)にはナノワイヤ１２の個数が２つまたはそれ以上であることが好ましい。ただし、それに限定されない。
【００３５】
図２Ａないし図２Ｆは、一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【００３６】
図２Ａに示すように、所定の下部構造物が形成された基板２０上にナノワイヤ成長の触媒として使用される触媒層２１を形成する。ここで、触媒層２１はＡｕ、ＰｔまたはＰｄの金属を含むことが好ましく、１０〜１００Åの厚さで蒸着されることが好ましい。
【００３７】
それから、触媒層２１上にナノワイヤの形成領域を限定するため、フォトレジストパターン２２を形成する。
【００３８】
図２Ｂに示すように、フォトレジストパターン２２をエッチングマスクとして触媒層２１をエッチングし、１つまたは複数のナノワイヤが形成される領域の基板２０上に触媒層パターン２１Ａを形成した後、残留するフォトレジストパターン２２を取り除く。
【００３９】
図２Ｃに示すように、触媒層パターン２１Ａを基に基板２０上にナノワイヤ２３を成長させる。この過程について詳説すると次の通りである。
【００４０】
まず、薄膜状の触媒層パターン２１Ａを一定の温度で熱処理すると、表面の凝集現象によって触媒層パターン２１Ａがｎｍサイズの量子ドットを形成する。それから、このように形成された量子ドット上に希望の物質のソースガスを注入することによってナノワイヤ２３を成長させる。このようなナノワイヤ２３は、前述したように金属ナノワイヤまたは半導体ナノワイヤであってもよく、ナノワイヤ２３を成長させる過程において、不純物(例えば、Ｇｅ）をインサイチュー(ｉｎｓｉｔｕ）でドーピングすることもできる。
【００４１】
図２Ｄに示すように、ナノワイヤ２３を含む結果物の全体構造上に絶縁膜２４を形成する。このとき、絶縁膜２４は酸化膜であることが好ましい。結果物は、工程において結果としてできた構造物（ｒｅｓｕｌｔａｎｔ  ｓｔｒｕｃｔｕｒｅ）である。
【００４２】
ここで、図面に示すように、絶縁膜２４が一般的に下部の段差に沿って形成されるため、ナノワイヤ２３が位置する部分における絶縁膜２４の高さが他の部分に比べて更に高くなる。したがって、後続する図２Ｅの工程を行う。
【００４３】
図２Ｅに示すように、絶縁膜２４及びナノワイヤ２３の高さが同一になるよう平坦化工程(例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ)）を行う。この工程後の絶縁膜を２４Ａ、ナノワイヤを２３Ａとする。
【００４４】
図２Ｆに示すように、平坦化された結果物上に抵抗層用の物質膜(２元酸化物またはペロブスカイト型酸化物）及び上部電極用の導電膜を順次蒸着してこれをパターニングし、ナノワイヤ２３Ａ、抵抗層２５、及び上部電極２６が順次積層された抵抗性メモリ素子を形成する。
【００４５】
図３Ａないし図３Ｅは、本発明の他の一実施形態に係る抵抗性メモリ素子の製造方法を説明するための断面図である。
【００４６】
図３Ａに示すように、所定の下部構造物が形成された基板３０上に第１絶縁膜３１を形成する。ここで、第１絶縁膜３１は酸化膜であることが好ましい。それから、第１絶縁膜３１上に１つまたはそれ以上のナノワイヤの形成領域を限定するためのフォトレジストパターン(図示せず）を形成した後、このフォトレジストパターンをエッチングマスクとして絶縁膜３１をエッチングして開口部３２を形成する。それによって、ナノワイヤの形成される領域の基板３０が露出する。
【００４７】
それから、開口部３２内に露出した基板３０上に触媒層３３を形成する。このとき、触媒層はＡｕ、ＰｔまたはＰｄの金属を含むことが好ましく、１０〜１００Åの厚さで蒸着されることが好ましい。
【００４８】
図３Ｂに示すように、触媒層３３を基に開口部３２内の基板３０上にナノワイヤ３４を成長させる。この過程について詳説すると次の通りである。
【００４９】
まず、触媒層３３を一定の温度で熱処理し、ｎｍサイズの量子ドットを形成する。それから、このように形成された量子ドット上に希望の物質のソースガスを注入することによって開口部３２内の基板３０上にナノワイヤ３４を成長させる。かかるナノワイヤ３４は、前述したように金属ナノワイヤまたは半導体ナノワイヤであってもよく、ナノワイヤ３４を成長させる過程において不純物(例えば、Ｇｅ）をインサイチューでドーピングすることもできる。
【００５０】
図３Ｃに示すように、ナノワイヤ３４を含む結果物の全体の構造上に第２絶縁膜３５を形成する。このとき、第２絶縁膜３５は、第１絶縁膜３１と同じ物質膜(例えば、酸化膜)であることが好ましい。
【００５１】
図３Ｄに示すように、第１絶縁膜及び第２絶縁膜３１、３５と、ナノワイヤ３４の高さとが同一になるよう平坦化工程(例えば、ＣＭＰ）を行う。この工程後の第２絶縁膜を３５Ａ、ナノワイヤを３４Ａとする。
【００５２】
図３Ｅに示すように、平坦化された結果物上に抵抗層用物質膜(２元酸化物またはペロブスカイト型酸化物）及び上部電極用導電膜を順次蒸着してこれをパターニングし、ナノワイヤ３４Ａ、抵抗層３６、及び上部電極３７が順次積層された抵抗性メモリ素子を形成する。
【００５３】
図４は、一実施形態に係る抵抗性メモリ素子の特性と従来技術に係る抵抗性メモリ素子の特性とを比較するためのグラフである。
【００５４】
工程上の限界によって、従来におけるプラグ型の下部電極が有し得る最小の直径は５０ｎｍ程度であるが、ナノワイヤの下部電極の直径はそれ以下であり得、数ｎｍ程度まで小さくすることができる。そこで、図４では直径５０ｎｍのプラグ型の下部電極を用いる場合のリセット電流と、それ以下の直径(２０ｎｍ、３０ｎｍ、４０ｎｍ）を有するナノワイヤの下部電極を用いた場合のリセット電流とを示すシミュレーション結果を図示している。
【００５５】
図４を参照すると、プラグ型の下部電極を用いる場合におけるリセット電流は、０.３ｍＡ〜１．５ｍＡ程度の値を有することから、その分布が広く（すなわち、リセット電流の値が均一でない）、リセット電流が１．５ｍＡまで大きくなリ得る。
【００５６】
一方、ナノワイヤの下部電極を用いた場合、ナノワイヤの直径が減少するほどリセット電流の分布が狭く、最大リセット電流の大きさが小さくなり、リセット電流の値が均一になることが分かる。
【００５７】
したがって、一実施形態のように少なくとも１つのナノワイヤを下部電極として用いた場合、メモリ素子の均一度を向上しつつ、リセット電流を減少させ得ることが分かる。
【００５８】
本発明の技術思想は前記の好ましい実施形態によって具体的に記載したが、前記した実施形態はその説明のためのものであって、その制限のためのものでないことを注意すべきである。また、本発明の技術分野における通常の専門家ならば本発明の技術思想の範囲内で多様な実施形態が可能であることを理解できるであろう。
【符号の説明】
【００５９】
１０    基板
１１    絶縁膜
１２    ナノワイヤ
１３    抵抗層
１４    上部電極
【図１】
2010074145.tif 000003
【図２Ａ】
2010074145.tif 000004
【図２Ｂ】
2010074145.tif 000005
【図２Ｃ】
2010074145.tif 000006
【図２Ｄ】
2010074145.tif 000007
【図２Ｅ】
2010074145.tif 000008
【図２Ｆ】
2010074145.tif 000009
【図３Ａ】
2010074145.tif 000010
【図３Ｂ】
2010074145.tif 000011
【図３Ｃ】
2010074145.tif 000012
【図３Ｄ】
2010074145.tif 000013
【図３Ｅ】
2010074145.tif 000014
【図４】
2010074145.tif 000015