(57)【要約】【課題】ドライバ回路、特にメインドライバに過電圧がかからないようにして、回路を過電圧による破壊から保護する。【解決手段】第1電源VDDIから動作電源を得て動作するプリドライバB1と、第2電源VDDEから動作電源を得るとともにプリドライバB1からの出力信号を増幅して出力するメインドライバB2と、を備える。第1電源VDDIとプリドライバB1との間に第1スイッチB4を備える。第2電源VDDEとメインドライバB2との間に第2スイッチB5を備える。過電圧保護シーケンス回路B3は、第1スイッチB4および第2スイッチB5のオンオフ制御をして、プリドライバB1とメインドライバB2のオンオフ順序を制御し、ドライバ回路、特にメインドライバB2に過電圧がかかるのを防ぐ。【選択図】図1
2010283499.tif 000002
【特許請求の範囲】
【請求項１】
第1電源から動作電源を得て動作するプリドライバと、
第2電源から動作電源を得るとともに前記プリドライバからの出力信号を増幅して出力するメインドライバと、
前記第1電源と前記プリドライバとの間に設けられた第1スイッチ手段と、
前記第2電源と前記メインドライバとの間に設けられた第2スイッチ手段と、
前記第1電源および前記第2電源から動作電源を得るとともに、前記第1スイッチ手段および前記第2スイッチ手段のオンオフ制御をする過電圧保護シーケンス回路と、を備える
ことを特徴とするドライバ回路。
【請求項２】
請求項1に記載のドライバ回路において、
前記過電圧保護シーケンス回路は、前記第1電源がオフ状態でかつ前記第2電源だけがオン状態の場合には、前記第2スイッチ手段をオフにして前記メインドライバと前記第2電源とを遮断させる
ことを特徴とするドライバ回路。
【請求項３】
請求項1または請求項2に記載のドライバ回路において、
前記過電圧保護シーケンス回路には、外部の制御入力端子からイネーブルモードとパワーダウンモードとを切り替えるモード切替信号が入力され、
前記モード切替信号がパワーダウンモードである場合、前記過電圧保護シーケンス回路は、前記第2スイッチ手段のオフ状態を維持させる
ことを特徴とするドライバ回路。
【請求項４】
請求項1から請求項3のいずれかに記載のドライバ回路において、
前記過電圧保護シーケンス回路には、前記メインドライバの動作電圧をモニタする電圧モニタ信号が入力されるとともに、外部の制御入力端子からイネーブルモードとパワーダウンモードを切り替えるモード切替信号が入力され、
前記過電圧保護シーケンス回路は、前記メインドライバの電圧モニタ信号がロウレベルであり、かつ、前記モード切替信号がパワーダウンモードであることに応じて、前記第1スイッチ手段をオフして前記プリドライバと前記第1電源とを遮断させる
ことを特徴とするドライバ回路。
【請求項５】
請求項1から請求項4のいずれかに記載のドライバ回路において、
過電圧保護シーケンス回路には、外部の制御入力端子からイネーブルモードとパワーダウンモードを切り替えるモード切替信号が入力され、
過電圧保護シーケンス回路は、前記モード切替信号がイネーブルモードであることに応じて前記第1スイッチ手段をオンにする
ことを特徴とするドライバ回路。
【請求項６】
請求項1から請求項5のいずれかに記載のドライバ回路において、
前記過電圧保護シーケンス回路には、外部の制御入力端子からイネーブルモードとパワーダウンモードとを切り替えるモード切替信号が入力され、
前記過電圧保護シーケンス回路は、前記モード切替信号がイネーブルモードであることに応じて、前記プリドライバおよび前記メインドライバの定電流源をオンにするとともに、前記プリドライバの出力線をグランドに接続していたクランプを解除させる
ことを特徴とするドライバ回路。
【請求項７】
請求項1から請求項6のいずれかに記載のドライバ回路において、
前記過電圧保護シーケンス回路には、外部の制御入力端子からイネーブルモードとパワーダウンモードを切り替えるモード切替信号が入力され、
前記過電圧保護シーケンス回路は、前記第1電源がオン状態であり、かつ、前記モード切替信号がイネーブルモードである場合に、前記第2スイッチ手段をオン状態にする
ことを特徴とするドライバ回路。
【請求項８】
請求項1から請求項6のいずれかに記載のドライバ回路において、
前記過電圧保護シーケンス回路は、前記第1スイッチ手段を先にオンにした後、続いて前記第2スイッチ手段をオンにする
ことを特徴とするドライバ回路。
【請求項９】
請求項1から請求項8のいずれかに記載のドライバ回路において、
前記過電圧保護シーケンス回路は、前記モード切替信号がイネーブルモードからパワーダウンモードに切り替わった場合でも前記メインドライバからの電圧モニタ信号がHレベルの場合には前記第1スイッチ手段のオン状態を維持させ、
前記第2スイッチ手段を先にオフにした後、続いて前記第1スイッチ手段をオフにする
ことを特徴とするドライバ回路。
【請求項１０】
請求項1から請求項9のいずれかに記載のドライバ回路において、
前記第2電源は、前記第1電源よりも高い電圧を供給する
ことを特徴とするドライバ回路。
【請求項１１】
請求項1から請求項10のいずれかに記載のドライバ回路において、
前記メインドライバの出力部は、低耐圧トランジスタで構成されている
ことを特徴とするドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ回路に関する。
たとえば、低速パラレル信号を高速シリアル信号に変換して出力し、高速シリアル信号を低速パラレル信号に変換して出力する高速インターフェースマクロであるSerializer／Deーserializer（以降、Serdesと略す）マクロに関し、特にシリアル信号を出力するドライバ回路に関する。
【背景技術】
【０００２】
近年、電気通信技術の急速な発展に伴い、データ伝送速度はますます高速化が進んできている。
Serdesマクロは、高速大容量の伝送技術分野であり、特に高速化の要求が高まっている。
更に、高速データ伝送には、短距離伝送のみならず、長距離伝送の減衰に耐えうる大振幅のデータを送出する技術が求められている。
【０００３】
高速且つ大振幅動作の実現には、高速動作するトランジスタ（低耐圧）を使用して回路を構成し、高い電源に接続しなくてはならない。
例えば、従来速度の3Gbpsまでは、プリドライバを低耐圧（高速）トランジスタで構成して低い電源に接続し、メインドライバを高耐圧（低速）トランジスタで構成して高い電源に接続すれば実現可能であった。
しかし、データ伝送速度が2倍の6Gbps以上の更なる高速化には、プリドライバを低耐圧（高速）トランジスタで構成して低い電源に接続し、さらに、メインドライバを低耐圧（高速）トランジスタで構成し高い電源に接続する必要がある。
【０００４】
図8は、特許文献1（特開2001-257579号公報）に開示される従来のドライバ回路の回路図である。
図8のドライバ回路において、第3の抵抗R300は、第4の電源VDDEと正相出力端子100との間に接続され、第4の抵抗R400は、第4の電源VDDEと逆相出力端子200との間に接続されている。そして、このドライバ回路900は、出力段600と、レベルシフト回路700と、を備えている。
【０００５】
出力段600は、第1のNチャネルMOSトランジスタN1と、第2のNチャネルMOSトランジスタN2と、第3のNチャネルMOSトランジスタN3と、を備えている。
第1のNチャネルMOSトランジスタN1は、ドレインが正相出力端子100に接続されている。
第2のNチャネルMOSトランジスタN2は、ドレインが逆相出力端子200に接続されている。
第3のNチャネルMOSトランジスタN3は、ソースが接地され、ゲートが第1の電源300に接続され、ドレインが前記第1のNチャネルMOSトランジスタN1のソースおよび前記第2のNチャネルMOSトランジスタN2のソースに接続されている。
【０００６】
レベルシフト回路700は、第1の抵抗R100と、第2の抵抗R200と、第4のNチャネルMOSトランジスタN4と、第5のNチャネルMOSトランジスタN5と、第6のNチャネルMOSトランジスタN6と、を備える。
第1の抵抗R100は、第2の電源VDDIと前記第1のNチャネルMOSトランジスタN1のゲートとの間に接続されている。
第2の抵抗R200は、第2の電源VDDIと前記第2のNチャネルMOSトランジスタN2のゲートとの間に接続されている。
第4のNチャネルMOSトランジスタN4は、ドレインが前記第1のNチャネルMOSトランジスタN1のゲートに接続されている。
第5のNチャネルMOSトランジスタN5は、ドレインが前記第2のNチャネルMOSトランジスタN2のゲートに接続されている。
第6のNチャネルMOSトランジスタN6は、ソースが接地され、ゲートが第3の電源310に接続され、ドレインが前記第4のNチャネルMOSトランジスタN4のソースおよび前記第5のNチャネルMOSトランジスタN5のソースと接続されている。
また、第4のNチャネルMOSトランジスタN4のゲートを正相入力端子400とし、前記第5のNチャネルMOSトランジスタN5のゲートを逆相入力端子500としている。
【０００７】
また、論理回路800が設けられ、論理回路800の内部領域は第2電源VDDIから電源供給を受けている。
この論理回路800からレベルシフト回路700へ入力信号が与えられる。
ここで、ドライバ回路900は、論理回路800とレベルシフト回路700にて構成される内部領域と、外部LSIとの信号を送受信する外部領域（出力段600）と、を備え、内部領域用の電源VDDI（第2電源）の電圧は、外部領域の電源である第4の電源VDDEの電圧より低くなっている。
さらに、外部領域（600）用のMOSトランジスタのゲート酸化膜は内部領域用のMOSトランジスタのゲート酸化膜よりも厚く形成されている。
【０００８】
そして、電流を外部に出力する差動出力段600及びその前段に抵抗負荷型の差動回路（レベルシフト回路700）を有し、この抵抗負荷の差動回路（レベルシフト回路700）は、内部領域の信号レベルの電位を高く且つ小振幅に変換して、差動出力段600に出力する。すると、差動出力段600に電源電圧振幅の信号が入力される場合に比較して、電位の変化が小さくなる。これにより、出力段600の定電流トランジスタN3のドレイン電位変動が発生しないようになる。
【０００９】
次に、図8のドライバ回路900の動作について、以下に説明する。
図8のように構成されたドライバ回路900において、入力端子400は正相入力端子であり、入力端子500は逆相入力端子であり、その論理Hレベルは内部領域の電源電圧VDDIと同電位であり、その論理Lレベルは接地電位である。
トランジスタN3およびN6は、他のNMOSとカレントミラー接続され、定電流が流れるようにゲート電位が設定される。
【００１０】
そして、正相入力端子400にHレベル、逆相入力端子500にLレベルが入力されると、トランジスタN4はオンし、トランジスタN5はオフする。
従って、トランジスタN6で決定される定電流I2は、トランジスタN4に流れ、トランジスタN4のドレイン電位は、（VDDI−I2×R1）となる。
一方、トランジスタN5には電流が流れないので、トランジスタN5のドレイン電位はVDDIとなり、トランジスタN1はオフ、トランジスタN2はオンする。
従って、トランジスタN3で決定される定電流I1は、トランジスタN2に流れるため、正相出力端子100は第4の電源VDDEと同電位となって論理Hレベルを出力し、逆相出力端子200は、（第4の電源VDDE−I1×R4）となり論理Lレベルを出力する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開2001-257579号公報（第6頁、図1）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献1では、出力段600を構成するトランジスタを低速（高耐圧）のトランジスタとし、高い電圧がかかってもトランジスタが破壊されないようにしているが、これでは高速動作の要求に応えられないという問題がある。
図8のドライバ回路で高速動作を実現するためには、出力段600を構成する第1のNチャネルMOSトランジスタN1および第2のNチャネルMOSトランジスタN2を高速（低耐圧）Nチャネルトランジスタで構成する必要がある。
【００１３】
しかし、一般に高耐圧トランジスタは低速であり、低耐圧トランジスタは、高速である。
高速動作するトランジスタは、CMOSプロセスに於いてゲート酸化膜を薄く製造するため、ゲートとソース間電圧Vgs、ゲートとドレイン間電圧Vgd、ゲートとバルク間電圧Vgb、ドレインとソース間電圧Vdsの耐圧が低くなる。
特に、ゲートとドレイン間電圧Vgdは、耐圧以上の電圧が掛かりやすく、破壊の原因となる。
出力段のトランジスタN1、N2は、第4の電源VDDE投入時、信号が出力されるイネーブルモード時、電源遮断時、および、電源が入ったまま動作を停止させるパワーダウンモード時、の如何なる状態でも、耐圧以上の電圧が掛かった場合に破壊する可能性がある。
【００１４】
したがって、高い電圧である第4の電源VDDEを使用するMOSトランジスタのゲート酸化膜は、第2の電源VDDIを使用するMOSトランジスタのゲート酸化膜よりも厚く形成しなければならず、出力段600のMNOSトランジスタを酸化膜の薄い低耐圧（高速）トランジスタにすることができない。
そのため、図8のドライバ回路900では、高速動作が出来ないという問題があった。
【００１５】
ここで、図8の従来のドライバ回路に於いて、高速動作を実現するために、出力段600の第1のNチャネルMOSトランジスタN1と、第2のNチャネルMOSトランジスタN2と、を低耐圧（高速）Nチャネルトランジスタで構成したときのタイミングチャートを図9に示し、従来技術の問題点について詳細に説明する。
【００１６】
なお、以下の説明に於けるHとLとは、信号もしくは節点の電位レベルを示し、それぞれハイレベル状態とロウレベル状態を示す。
説明に於けるON状態とOFF状態は、スイッチもしくはトランジスタの動作を示し、それぞれ導通状態と遮断状態を示す。また、大振幅と小振幅としては、例えば1000mVppと500mVppとが例として挙げられる。高速と低速としては、例えば6Gbpsと3Gbpsとが例として挙げられる。低い電源と高い電源としては、例えば1.0Vと1.8Vとが例として挙げられる。
【００１７】
ここで、特許文献1では、電源VDDE、VDDIのON／OFF状態やイネーブル／パワーダウンモードによって回路がどのように動作するかを示す具体的なタイミングチャートが開示されていない。そこで、以下では、特許文献1の回路をもとに本発明者がシミューレーションを行った結果を示す。
【００１８】
なお、特許文献1の構成では、第4の電源VDDE、第2の電源VDDI、第3の電源310および第1の電源300のON／OFF状態により、イネーブルモードとパワーダウンモードとの切り替えを実現している。
【００１９】
＜区間T1＞
図9中の区間T１のパターンについて説明する。
第4の電源VDDEは、OFF状態で、第2の電源VDDIがON／OFF状態で変化し、第3の電源310と第1の電源300がOFF状態である。
高い電源である第4の電源VDDEは、OFF状態であるため、トランジスタN1、N2は破壊されない。
【００２０】
＜区間T2＞
図9中の区間T2のパターンについて説明する。
第4の電源VDDEは、ON状態で、第2の電源VDDIと第3の電源310及び第1の電源300がOFF状態である。
レベルシフト回路700の出力であるトランジスタN4とN5とのドレインは、不定を出力する。
また、出力段600の定電流であるトランジスタN3はOFF状態なので、出力端子100、200は、直ちに第4の電源VDDEまで上昇する。
従って、第4の電源VDDEの電圧がトランジスタN1、N2の耐圧より高い場合、トランジスタN1、N2のゲートとドレイン間には耐圧以上の電圧が掛かり、ゲート酸化膜は破壊される。
【００２１】
尚、一度ゲート酸化膜が破壊されると、以降トランジスタは、正常に動作せず信号を増幅しないことになるが、ここでは破壊が起きなかったと仮定して、継続して動作を説明する。
【００２２】
＜区間T3＞
図9中の区間T3のパターンについて説明する。
第4の電源VDDEと第2の電源VDDIはON状態で、第3の電源310と第1の電源300がOFF状態である。
レベルシフト回路700の定電流であるトランジスタN6はOFF状態で、出力であるトランジスタN4およびN5のドレインは、同時にHレベルを出力する。出力段600のトランジスタN1、N2は、同時にON状態となる。出力段600の定電流であるトランジスタN3は、OFF状態で、出力端子100および200は、第4の電源VDDEに上昇する。従って、トランジスタN1、N2は、区間T2の場合と同様に破壊される。
【００２３】
＜区間T4＞
図9中の区間T4のパターンについて説明する。
第4の電源VDDE、第2の電源VDDI、及び、第3の電源310はON状態で、第1の電源300がOFF状態である。
レベルシフト回路700の定電流であるトランジスタN6はON状態で、出力であるトランジスタN4およびN5とのドレインは、相補の差動信号を出力する。すると、出力段600のトランジスタN1、N2は、互いにON／OFF状態である。出力段600の定電流であるトランジスタN3は、OFF状態で、出力端子100、200は、第4の電源VDDEに上昇する。
従って、トランジスタN1、N2は、区間T2の場合と同様に破壊される。
【００２４】
＜区間T5＞
図9中の区間T5のパターンについて説明する。
第4の電源VDDE、第2の電源VDDI、第3の電源310、および、第1の電源300は、ON状態である。
出力段600の定電流であるトランジスタN3はON状態で、レベルシフト回路700が出力する相補の差動信号を増幅し、出力端子100、200に出力する。
尚、信号が出力される区間の出力端子100、200の相補の差動信号の中心電圧は、
｛第4の電源VDDE―（抵抗R300又はR400×トランジスタN3のドレイン電流の半分）｝
で決まる。
また、出力端子100、200のHレベル電圧は、受信側で終端抵抗に接続されるので、第4の電源VDDEまで上昇しない。従って、出力端子100、200のHレベル電圧によるトランジスタN1、N2の破壊が発生しない電圧までは第4の電源VDDEを幾らか上昇させる事が出来る。
【００２５】
以上は、電源OFF状態からON状態と、パワーダウンからイネーブルの動作である。
【００２６】
イネーブルからパワーダウンと、電源ON状態からOFF状態の動作について続いて説明する。
【００２７】
＜区間T6＞
図9中の区間T6のパターンについて説明する。
第4の電源VDDE、第2の電源VDDI、および、第3の電源310はON状態で、第1の電源300がOFF状態である。
レベルシフト回路700は、相補の差動信号を出力するので出力段600のトランジスタN1、N2は、互いにON／OFF状態である。
出力段600の定電流であるトランジスタN3は、OFF状態で、出力端子100、200は、第4の電源VDDEに上昇する。
従って、トランジスタN1、N2は、区間T2の場合と同様に破壊される。
【００２８】
＜区間T7＞
図9中の区間T7のパターンについて説明する。
第4の電源VDDEと第2の電源VDDIはON状態で、第3の電源310と第1の電源300とがＯＦＦ状態である。
この場合の動作は、区間T3と同様となる。
【００２９】
＜区間T8＞
図9中の区間T8のパターンについて説明する。
第4の電源VDDEはON状態で、第2の電源VDDI、第3の電源310、および、第1の電源300がOFF状態である。
この場合の動作は、区間T2と同様となる。
【００３０】
＜区間T9＞
図9中の区間T9のパターンについて説明する。
第4の電源VDDE、第2の電源VDDI、第3の電源310および第1の電源300はOFF状態である。
全電源はOFF状態で、トランジスタN1、N2は、破壊しない。
【００３１】
以上により、図8の従来構成では、区間T2〜T4、T6〜T8に於いてトランジスタN1、N2に耐圧以上の電圧が掛かり、ゲート酸化膜が破壊され、高速且つ大振幅動作が出来ない事がわかる。
【課題を解決するための手段】
【００３２】
本発明のドライバ回路は、第1電源から動作電源を得て動作するプリドライバと、
第2電源から動作電源を得るとともに前記プリドライバからの出力信号を増幅して出力するメインドライバと、
前記第1電源と前記プリドライバとの間に設けられた第1スイッチ手段と、
前記第2電源と前記メインドライバとの間に設けられた第2スイッチ手段と、
前記第1電源および前記第2電源から動作電源を得るとともに、前記第1スイッチ手段および前記第2スイッチ手段のオンオフ制御をする過電圧保護シーケンス回路と、を備える。
【発明の効果】
【００３３】
このような構成において、第1スイッチ手段と第2スイッチ手段とが設けられているので、この第1スイッチ手段と第2スイッチ手段とのオンオフ制御により、ドライブ回路に過電圧がかからないようにできる。
そして、過電圧保護シーケンス回路により第1スイッチ手段および第2スイッチ手段のオンオフ順序を制御することにより、第1電源および第2電源のオンオフと、イネーブルモード／パワーダウンモードと、がどのように組み合わさった場合でもドライバ回路、特にメインドライバに過電圧がかからないようにして、回路を過電圧による破壊から保護することができる。
このように回路を過電圧から保護できるため、第2電源を高い電圧にするとともにメインドライバを低耐圧（高速）トランジスタで構成することができる。
これにより、メインドライバを大振幅かつ高速で動作させることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明のドライバ回路に係る第1実施形態の機能ブロック図。
【図２】第1実施形態の回路構成図。
【図３】過電圧保護シーケンス回路の回路図。
【図４】第1実施形態の動作を説明するためのタイミングチャート。
【図５】第2実施形態に係るドライバ回路の構成を示す回路図。
【図６】第3実施形態に係るドライバ回路の構成を示す回路図。
【図７】第4実施形態に係るドライバ回路の構成を示す回路図。
【図８】特許文献1（特開2001-257579号公報）に開示される従来のドライバ回路の回路図。
【図９】図8の従来のドライバ回路に於いて第1のNチャネルMOSトランジスタN1と、第2のNチャネルMOSトランジスタN2と、を低耐圧（高速）Nチャネルトランジスタで構成したときのタイミングチャート。
【発明を実施するための形態】
【００３５】
図面を参照して本発明の実施の形態について説明する。
（第1実施形態）
図1は、本発明のドライバ回路に係る第1実施形態の機能ブロック図である。
本第1実施形態では、背景技術で説明した図8の回路に過電圧保護シーケンス回路B3と、スイッチB4、スイッチB5と、を付加した構成である。
なお、図1中のプリドライバB1は、図8の従来技術中のレベルシフト回路に対応し、図1中のメインドライバB2は、図8の従来技術中の出力段に対応する。
【００３６】
なお、制御入力端子7の電位がHレベルのときイネーブルモードとし、Lレベルのときパワーダウンモードと設定する。
【００３７】
プリドライバB1は、入力端子4、5を備え、節点S6、S7を介して、メインドライバB2の入力端子に接続されている。
過電圧保護シーケンス回路B3から供給される制御信号は、節点S5を介してプリドライバB1に入力される。
プリドライバB1の電源は、節点S8を介してスイッチB4に接続され、スイッチB4を介して電源VDDIに接続されている。
プリドライバB1のグランドは、GND電源VSSに接続されている。
論理回路（不図示）から入力端子4、5に信号が入力されると、このプリドライバB1は、信号レベルの電位を高く、かつ、小振幅に変換し、いわばレベルシフト回路として機能する。
【００３８】
メインドライバB2は、プリドライバB1の出力である節点S6、S7に接続されている。
また、メインドライバB2は、出力端子1、2を備える。
過電圧保護シーケンス回路B3から供給される制御信号は、節点S5を介してメインドライバB2に入力される。
また、メインドライバB2の動作をモニタする電圧が、節点S3、S4を介して、過電圧保護シーケンス回路B3へ入力される。
メインドライバB2の電源は、節点S9を介してスイッチB5に接続され、スイッチB5を介して電源VDDEに接続されている。メインドライバB2のグランドは、GND電源VSSに接続されている。
メインドライバB2は、プリドライバB1から与えられた信号を大振幅の信号に変換し、長距離伝送の減衰に耐えうる大振幅のデータを送出する。
【００３９】
過電圧保護シーケンス回路B3は、制御入力端子7に接続されている。
過電圧保護シーケンス回路B3は、節点S1を介してスイッチB4に接続され、スイッチB4を介して電源VDDIに接続されている。
また、過電圧保護シーケンス回路B3は、節点S2を介してスイッチB5に接続され、スイッチB5を介して電源VDDEに接続されている。
すなわち、過電圧保護シーケンス回路B3の電源は、第2の電源VDDEと、第1の電源VDDIと、の2種類である。
過電圧保護シーケンス回路B3のグランドは、GND電源VSSに接続されている。
【００４０】
スイッチB4は、プリドライバB1と第1の電源VDDIとの間に配設されている。
また、過電圧保護シーケンス回路B3が供給する制御信号は、節点S1を介してスイッチB4に入力される。
【００４１】
スイッチB5は、メインドライバB2と第2の電源VDDEとの間に配設されている。
また、過電圧保護シーケンス回路B3が供給する制御信号は、節点S2を介してスイッチB5に入力される。
【００４２】
図2は、第1実施形態の回路構成図である。
図2において、ドライバ回路は、プリドライバB1と、メインドライバB2と、過電圧保護シーケンス回路B3と、スイッチB4と、スイッチB5と、容量C1と、容量C2と、信号伝送路L1、L2と、信号を受ける終端B6と、を備える。
【００４３】
プリドライバB1の構成について説明する。
スイッチB4の出力である節点S8に抵抗R1、R2、R9の一端がそれぞれ接続されている。
抵抗R9のもう一端は、低耐圧（高速）NチャネルトランジスタN8のゲートとドレイン、及び、低耐圧（高速）NチャネルトランジスタN7のドレインに接続されている。
低耐圧（高速）NチャネルトランジスタN8のソースは、GND電源VSSに接続されている。
【００４４】
抵抗R1のもう一端は、低耐圧（高速）NチャネルトランジスタNA4のドレインに接続され、更に、節点S6にも接続されている。
低耐圧（高速）NチャネルトランジスタNA4のゲートは、入力端子4に接続されている。
抵抗R2のもう一端は、低耐圧（高速）NチャネルトランジスタNA5のドレインに接続され、更に、節点S7にも接続されている。
低耐圧（高速）NチャネルトランジスタNA5のゲートは、入力端子5に接続されている。
【００４５】
低耐圧（高速）NチャネルトランジスタNA4および低耐圧（高速）NチャネルトランジスタNA5のソースは、互いに接続され、更に、低耐圧（高速）NチャネルトランジスタNA6のドレインに接続されている。
低耐圧（高速）NチャネルトランジスタNA6のゲートは、低耐圧（高速）NチャネルトランジスタN7のソースに接続され、低耐圧（高速）NチャネルトランジスタNA6のソースは、GND電源VSSに接続されている。
低耐圧（高速）NチャネルトランジスタN7のゲートは、節点S5に接続される。
【００４６】
前記節点S6は、低耐圧（高速）NチャネルトランジスタN9のドレインに接続され、低耐圧（高速）NチャネルトランジスタN9のソースはGND電源VSSに接続されている。
低耐圧（高速）ＮチャネルトランジスタN10のドレインは、前記節点Ｓ７に接続され、低耐圧（高速）NチャネルトランジスタN10のソースは、GND電源VSSに接続される。
低耐圧（高速）ＮチャネルトランジスタN9および低耐圧（高速）NチャネルトランジスタN10のゲートは、低耐圧（高速）論理回路G1による反転を介して節点S5に接続されている。
【００４７】
メインドライバB2の構成について説明する。
スイッチB5の出力である節点S9に抵抗R3、R4の一端がそれぞれ接続されている。
抵抗R5の一端は、第1の電源VDDIに接続されている。
抵抗R5のもう一端は、節点S4と、低耐圧（高速）NチャネルトランジスタN12のゲートと、低耐圧（高速）NチャネルトランジスタN12のドレインと、低耐圧（高速）NチャネルトランジスタN11のドレインと、に接続されている。
低耐圧（高速）NチャネルトランジスタN12のソースは、GND電源VSSに接続されている。
【００４８】
抵抗R3のもう一端は、抵抗R6の一端と、低耐圧（高速）NチャネルトランジスタNA1のドレインと、出力端子1と、に接続されている。
低耐圧（高速）NチャネルトランジスタNA1のゲートは、前記節点S6に接続されている。
【００４９】
抵抗R4のもう一端は、抵抗R7の一端と、低耐圧（高速）NチャネルトランジスタNA2のドレインと、出力端子2と、に接続されている。
低耐圧（高速）NチャネルトランジスタNA2のゲートは、節点S7に接続されている。
【００５０】
低耐圧（高速）NチャネルトランジスタNA1および低耐圧（高速）NチャネルトランジスタNA2のソースは、互いに接続され、更に、低耐圧（高速）NチャネルトランジスタNA3のドレインに接続されている。
低耐圧（高速）NチャネルトランジスタNA3のゲートは、低耐圧（高速）NチャネルトランジスタN11のソースに接続され、低耐圧（高速）NチャネルトランジスタNA3のソースは、GND電源VSSに接続されている。
低耐圧（高速）NチャネルトランジスタN11のゲートは、前記節点S5に接続される。
抵抗R6、抵抗R7のもう一端は、抵抗R8の一端と節点S3とに接続されている。
抵抗R8のもう一端は、GND電源VSSに接続されている。
【００５１】
スイッチB4は、低耐圧（高速）PチャネルトランジスタP41にて構成されている。
低耐圧（高速）PチャネルトランジスタP41のソースは、第1の電源VDDIに接続され、ゲートは節点S1に接続され、ドレインは節点S8に接続されている。
【００５２】
スイッチB5は、高耐圧（低速）PチャネルトランジスタPH51にて構成されている。
高耐圧（低速）PチャネルトランジスタPH51のソースは第2の電源VDDEに接続され、ゲートは節点S2に接続され、ドレインは節点S9に接続されている。
【００５３】
図3は、過電圧保護シーケンス回路の回路図である。
過電圧保護シーケンス回路B3について説明する。
抵抗R31の一端が第1の電源VDDIに接続され、もう一端が低耐圧（高速）NチャネルトランジスタN31のドレインと低耐圧（高速）論理回路G31の入力とに接続されている。
低耐圧（高速）NチャネルトランジスタN31のゲートは、過電圧保護シーケンス回路B3の入力端子T35に接続され、低耐圧（高速）NチャネルトランジスタN31のソースは、GND電源VSSに接続されている。
【００５４】
低耐圧（高速）論理回路G32は、節点S32に接続される入力を一方の入力とし、節点S33に接続される入力をもう一方の入力とする。
低耐圧（高速）論理回路G35は、過電圧保護シーケンス回路B3の入力端子T31に接続される入力を一方の入力とし、節点S34に接続される入力をもう一方の入力とする。
低耐圧（高速）論理回路G31の出力は、節点S34に接続される。
低耐圧（高速）論理回路G35の一方の入力は、過電圧保護シーケンス回路B3の入力端子T31に接続され、もう一方の入力は、節点S34に接続され、出力は節点S35に接続されている。
【００５５】
高耐圧（低速）PチャネルトランジスタPH34および高耐圧（低速）PチャネルトランジスタPH35のソースは、第2の電源VDDEに接続されている。
高耐圧（低速）PチャネルトランジスタPH34および高耐圧（低速）PチャネルトランジスタPH35のゲートは、互いのドレインに接続されている。
高耐圧（低速）PチャネルトランジスタPH34のドレインは、高耐圧（低速）NチャネルトランジスタNH32のドレインである節点S37に接続されている。
高耐圧（低速）PチャネルトランジスタPH35のドレインは、高耐圧（低速）NチャネルトランジスタNH33のドレインである節点S38に接続されている。
【００５６】
高耐圧（低速）NチャネルトランジスタNH32のゲートは、節点S35に接続されている。
高耐圧（低速）NチャネルトランジスタNH33のゲートは、低耐圧（高速）論理回路G36による反転を介して節点S35に接続されている。
高耐圧（低速）NチャネルトランジスタNH32および高耐圧（低速）NチャネルトランジスタNH33のソースはGND電源VSSに接続されている。
抵抗R32の一端は、節点S38に接続され、もう一端は、GND電源VSSに接続されている。
【００５７】
高耐圧（低速）論理回路G38の入力は、節点S38に接続され、出力は過電圧保護シーケンス回路B3の出力端子T33に接続されている。
高耐圧（低速）論理回路G37の入力は、過電圧保護シーケンス回路B3の入力端子T34に接続され、出力は節点S33に接続されている。
【００５８】
低耐圧（高速）論理回路G32の一方の入力である節点S32は、低耐圧（高速）論理回路G33の反転を介して過電圧保護シーケンス回路B3の入力端子T31に接続されている。
低耐圧（高速）論理回路G32のもう一方の入力は、節点S33に接続されている。
低耐圧（高速）論理回路G32の出力は、過電圧保護シーケンス回路B3の出力端子T36に接続されている。
【００５９】
高耐圧（低速）論理回路G34の入力は、過電圧保護シーケンス回路B3の出力端子T36に接続され、出力は、過電圧保護シーケンス回路B3の出力端子T32に接続されている。
【００６０】
低耐圧（高速）論理回路G31〜G36および高耐圧（低速）論理回路G37の電源は、第1の電源VDDIに接続されている。
高耐圧（低速）論理回路G38の電源は、第2の電源VDDEに接続され、グランドはGND電源VSSに接続される。
【００６１】
ここで、高耐圧（低速）PチャネルトランジスタPH34、PH35と、高耐圧（低速）NチャネルトランジスタNH32、NH33と、低耐圧（高速）論理回路G36と、抵抗R32と、により、レベルシフトB7が構成されている。
【００６２】
レベルシフトB7は節点S35からの入力信号を節点S38に出力する。
これにより、第1の電源VDDIを用いたCMOS論理制御信号が第2の電源VDDEを用いたCMOS論理制御信号に変換される。
【００６３】
メインドライバB2の出力端子1および出力端子2は、容量C1および容量C2の一端にそれぞれ接続されている。
容量C1および容量C2のもう一端は信号伝送路L1および信号伝送路L2の一端にそれぞれ接続されている。
信号伝送路L1および信号伝送路L2のもう一端は、終端B6に接続され、信号伝送路L1および信号伝送路L2のもう一端は、それぞれ抵抗RT1、RT2を介して終端B6のGND電源VSSに接続されている。
【００６４】
尚、抵抗RT1、RT2の値としては、高速信号を終端する50Ωを使用することが好ましい。
【００６５】
このような構成を備える第1実施形態の動作を、図4のタイミングチャートを参照して説明する。
以下、説明に於けるHとLは、信号もしくは節点の電位レベルを示し、それぞれハイレベル状態とロウレベル状態を示す。
また、説明に於けるON状態とOFF状態は、スイッチもしくはトランジスタの動作を示し、それぞれ導通状態と遮断状態を示す。
【００６６】
図4は、第１実施形態の回路動作を表すタイミングチャートである。
尚、図4の横軸は時間を示し、縦軸は電圧を示す。
【００６７】
＜区間T1＞
図4の区間T1について説明する。
第2の電源VDDEはOFF状態である。
第1の電源VDDIはON／OFF状態で変化する。
制御入力端子7はパワーダウンモードである。
この場合、高い電源である第2の電源VDDEはOFF状態であるので、メインドライバB2の低耐圧（高速）NチャネルトランジスタNA1、NA2は、破壊されない。
【００６８】
＜区間T2＞
図4の区間T2について説明する。
第2の電源VDDEはON状態である。
第1の電源VDDIはOFF状態である。
制御入力端子7はパワーダウンモードである。
【００６９】
この場合、過電圧保護シーケンス回路B3の低耐圧（高速）論理回路G31〜G36と高耐圧（低速）論理回路G37は、第1の電源VDDIがOFF状態なので、不定を出力する。
従って、高耐圧（低速）NチャネルトランジスタNH32、NH33のゲートには不定が入力される。
次に、抵抗R32は、節点S38をプルダウンし、高耐圧（低速）PチャネルトランジスタPH34のゲート電圧をGND電源VSSまで下降させる。
すると、高耐圧（低速）PチャネルトランジスタPH34がON状態になり、節点S37が第2の電源VDDEまで上昇する。
高耐圧（低速）PチャネルトランジスタPH35は、ゲート電圧が第2の電源VDDEまで上昇するのでOFF状態となる。
【００７０】
つまり、レベルシフトB7の出力である節点S38はLレベルを出力し、高耐圧（低速）論理回路G38にこのLレベルが入力される。
高耐圧（低速）論理回路G38は、Hレベルを過電圧保護シーケンス回路B3の出力端子T33へ出力する。すると、図2の節点S2を介してスイッチB5の高耐圧（低速）PチャネルトランジスタPH51のゲートにはHレベルが入力し、スイッチB5がOFF状態になる。従って、低耐圧（高速）NチャネルトランジスタNA1、NA2には、耐圧以上の電圧が掛からない。
【００７１】
従来（図8、図9）は、出力段の電源VDDEだけONになってしまうと、トランジスタN1、N2が破壊されてしまう恐れがあった。
この点、本実施形態では、第2電源VDDEだけがON状態になった場合、過電圧保護シーケンス回路B3はスイッチB5をOFFさせる。すなわち、過電圧保護シーケンス回路B3は、第1電源VDDIから電源を得られず、第2電源だけから電源が供給される場合には、スイッチB5にオフ信号（この場合はHレベル）を与え、スイッチB5をオフさせることができる。これにより、誤って第2電源だけがONされてしまってもドライバ回路を破壊から保護することができる。また、誤って第2電源だけがONされてしまってもメインドライバ回路B2に過電圧がかからないので、メインドライバB2を低耐圧（高速）トランジスタで構成し、メインドライバB2を大振幅かつ高速で動作させることができる。
【００７２】
＜区間T3＞
図4の区間T3について説明する。
第2の電源VDDEと第1の電源VDDIは、ON状態である。
制御入力端子7がパワーダウンモードである。
まず、過電圧保護シーケンス回路B3の入力端子T31から低耐圧（高速）論理回路G33、G32、G34へ至る制御経路について説明する。
【００７３】
この場合、メインドライバB2は停止状態なので、抵抗R8がGND電源VSSにプルダウンし節点S3は、Lレベルである。
過電圧保護シーケンス回路B3の入力端子T34にはLレベルが伝播し、節点S33がHレベルになる。
低耐圧（高速）論理回路G32のもう一方の入力である節点S33がHレベルであり、一方の入力である節点S32には、制御入力端子7のLレベルが低耐圧（高速）論理回路G33によって反転されたHレベルが入力される。
したがって、低耐圧（高速）論理回路G32の出力はLレベルであり、過電圧保護シーケンス回路B3の出力端子T36がLレベルとなる。
【００７４】
過電圧保護シーケンス回路B3の出力端子T36がLレベルを出力するので、節点S5を介して、プリドライバB1の低耐圧（高速）NチャネルトランジスタN7と、メインドライバB2の低耐圧（高速）NチャネルトランジスタN11のゲートと、にLレベルが入力する。すると、プリドライバB1の低耐圧（高速）NチャネルトランジスタN7と、メインドライバB2の低耐圧（高速）ＮチャネルトランジスタN11とは、OFF状態となる。
従って、定電流である低耐圧（高速）NチャネルトランジスタNA6は、ON状態ではなくなる。
同様にメインドライバB2の定電流である低耐圧（高速）NチャネルトランジスタNA3は、ON状態ではなくなる。
【００７５】
また、低耐圧（高速）論理回路G1は、節点S5の電位Lレベルを反転したHレベルを低耐圧（高速）NチャネルトランジスタN9、N10のゲートに入力する。すると、低耐圧（高速）NチャネルトランジスタN9、N10は、ON状態となる。
従って、節点S6、S7は、GND電源VSSにクランプされる。
また、過電圧保護シーケンス回路B3の出力端子T32は、過電圧保護シーケンス回路B3の出力端子T36の論理を低耐圧（高速）論理回路G34によって反転してHレベルを出力する。すると、スイッチB4の低耐圧（高速）PチャネルトランジスタP41のゲートには、過電圧保護シーケンス回路B3の出力端子T32の電位Hレベルが節点S1を介して入力され、スイッチB4の低耐圧（高速）PチャネルトランジスタP41はOFF状態となる。したがって、プリドライバB1の出力である節点S6、S7は、Lレベルを出力する。つまり、プリドライバB1は、停止してパワーダウン状態となる。
【００７６】
次に、過電圧保護シーケンス回路B3の入力端子T31から低耐圧（高速）論理回路G35、レベルシフトB7、高耐圧（低速）論理回路G38に至る制御経路について説明する。
第1の電源VDDIがON状態となった初期の区間では、図2の節点S4の電位はLレベルなので、過電圧保護シーケンス回路B3の入力端子T35には、Lレベルが入力される。
低耐圧（高速）NチャネルトランジスタN31のゲートにはLレベルが入力されるため、節点S31はHレベルである。
【００７７】
このとき、低耐圧（高速）論理回路G31の出力である節点S34は、Lレベルである。
低耐圧（高速）論理回路G35のもう一方の入力である節点S34にはLレベルが入力するので、一方の入力である過電圧保護シーケンス回路B3の入力端子T31とは関係なく、低耐圧（高速）論理回路G35の出力である節点S35はLレベルに固定される。すると、レベルシフトB7の出力である節点S38はLレベルになり、高耐圧（低速）論理回路G38によって反転され、過電圧保護シーケンス回路B3の出力端子T33はHレベルになる。
【００７８】
スイッチB5の高耐圧（低速）PチャネルトランジスタPH51のゲートには、過電圧保護シーケンス回路B3の出力端子T33の電位Hレベルが節点S2を介して入力され、スイッチB5の高耐圧（低速）PチャネルトランジスタPH51はOFF状態となる。
【００７９】
ここで、以上の動作により、図2の抵抗R5と低耐圧（高速）NチャネルトランジスタN12とで構成されるバイアス回路が動作を開始するまで、制御入力端子7の入力は図3の低耐圧（高速）論理回路G35でマスクされることになる。
【００８０】
第1の電源VDDIがON状態になって時間が経過すると、節点S4は、Hレベルに遷移し、図3の過電圧保護シーケンス回路B3の入力端子T35にはHレベルが入力される。すると、低耐圧（高速）NチャネルトランジスタN31のゲートにはHレベルが入力されるため、出力である節点S31はLレベルになる。
節点S31を入力とする低耐圧（高速）論理回路G31の出力である節点S34はHレベルとなる。
このとき、低耐圧（高速）論理回路G35のもう一方の入力は、過電圧保護シーケンス回路B3の入力端子T31のLレベルである。したがって、低耐圧（高速）論理回路G35は節点S35にLレベルを出力する。
【００８１】
レベルシフトB7の出力である節点S38はＬレベルとなり、高耐圧（低速）論理回路G38によって反転されて、過電圧保護シーケンス回路B3の出力端子T33がHレベルとなる。すると、スイッチB5の高耐圧（低速）PチャネルトランジスタPH51のゲートにはHレベルが入力し、スイッチB5がOFF状態となる。つまり、メインドライバB2は、停止してパワーダウン状態となる。
【００８２】
第2の電源VDDEと第1の電源VDDIとがON状態であっても、制御入力端子7がパワーダウンモードである場合、過電圧保護シーケンス回路B3により、スイッチB4およびスイッチB5のOFF状態が維持され、プリドライバB1およびメインドライバB2は停止してパワーダウンモード状態となる。
【００８３】
従来（図8、図9）は、電源VDDIおよびVDDEがON状態となる一方、レベルシフト回路および出力段の電流源となるトランジスタN3およびN6がOFF状態のままだと、出力段に過電圧がかかり、トランジスタの破壊が生じる恐れがあった。
この点、本実施形態では、電源VDDIおよびVDDEがON状態となっても制御入力端子7がパワーダウンモードである場合、過電圧保護シーケンス回路B3により、スイッチB4およびスイッチB5のOFF状態が維持される。
これにより、誤って電源VDDIおよびVDDEがONされてしまってもメインドライバ回路B2に過電圧がかからず、破壊から保護することができる。そして、メインドライバB2を低耐圧（高速）トランジスタで構成し、メインドライバB2を大振幅かつ高速で動作させることができる。
【００８４】
＜区間T4＞
図4の区間T4について説明する。
第2の電源VDDEと第1の電源VDDIはON状態で、制御入力端子7がイネーブルモードである。
まず、図3の過電圧保護シーケンス回路入力端子T31から低耐圧（高速）論理回路G33、G32、G34に至る制御経路について説明する。
図2のメインドライバB2は、停止状態なので、抵抗R8がGND電源VSSにプルダウンし、節点S3はLレベルである。すると、図3の過電圧保護シーケンス回路B3の入力端子T34にはLレベルが伝播する。
低速（高耐圧）論理回路G37による反転によって、節点S33がHレベルとなる。
低耐圧（高速）論理回路G32のもう一方の入力である節点S33はHレベルであり、一方の入力である節点S32は、制御入力端子7のHレベルを低耐圧（高速）論理回路G33によって反転したLレベルである。したがって、低耐圧（高速）論理回路G32の出力はHレベルとなる。
【００８５】
過電圧保護シーケンス回路B3の出力端子T36がHレベルを出力し、節点S5を介して、図2のプリドライバB1の低耐圧（高速）NチャネルトランジスタN7のゲートにHレベルが入力される。すると、低耐圧（高速）NチャネルトランジスタN7がON状態となる。
従って、定電流である低耐圧（高速）NチャネルトランジスタNA6はON状態となる。
同様にメインドライバB2の定電流である低耐圧（高速）NチャネルトランジスタNA3はON状態となる。
また、節点S5のHレベルが低耐圧（高速）論理回路G1による反転を経て、低耐圧（高速）NチャネルトランジスタN9、N10のゲートにはLレベルが入力されるので、低耐圧（高速）NチャネルトランジスタN9、N10はOFF状態である。
従って、節点S6、S7は、GND電源VSSのクランプを解除する。
【００８６】
図3の過電圧保護シーケンス回路B3の出力端子T32は、過電圧保護シーケンス回路B3の出力端子T36の論理を低耐圧（高速）論理回路G34によって反転し、Lレベルを出力する。すると、図2のスイッチB4の低耐圧（高速）PチャネルトランジスタP41のゲートはLレベルが入力され、スイッチB4がON状態となる。
【００８７】
このとき、プリドライバB1の出力である節点S6、S7は、相補の差動信号を出力する。
つまり、プリドライバB1は、動作を開始してイネーブル状態に遷移する。
【００８８】
以上の区間では、プリドライバB1とメインドライバB2の差動入力である低耐圧（高速）NチャネルトランジスタNA1、NA2と定電流である低耐圧（高速）NチャネルトランジスタNA3、NA6が動作する。
【００８９】
＜区間T5＞
図4の区間T5について説明する。
第2の電源VDDEと第1の電源VDDIはON状態で、制御入力端子7がイネーブルモードである。
図3の過電圧保護シーケンス回路B3の入力端子T31から低耐圧（高速）論理回路G35と、レベルシフトB7と、高耐圧（低速）論理回路G38に至る制御経路について説明する。
図3の低耐圧（高速）論理回路G35のもう一方の入力である節点S34は既にHレベルであるので、低耐圧（高速）論理回路G35の一方の入力である過電圧保護シーケンス回路B3の入力端子T31のHレベルが節点S35に伝播する。
【００９０】
すると、図3のレベルシフトB7の出力である節点S38はHレベルとなり、高耐圧（低速）論理回路G38による反転を介して、過電圧保護シーケンス回路B3の出力端子T33がLレベルとなる。
出力端子T33のLレベルが節点S2に伝播する。
図2のスイッチB5の高耐圧（低速）PチャネルトランジスタPH51のゲートには節点S2の電位Lレベルが入力され、スイッチB5がON状態になる。
【００９１】
ここで、過電圧保護シーケンス回路B3の入力端子T31から過電圧保護シーケンス回路B3の出力端子T32までの経路は、スイッチB4を制御する。
また、過電圧保護シーケンス回路B3の入力端子T31から過電圧保護シーケンス回路B3の出力端子T33までの経路は、スイッチB5を制御する。
スイッチB4とスイッチB5とを制御する経路の遅延時間については、高耐圧（低速）Nチャ ネルトランジスタNH32、NH33と、高耐圧（低速）PチャネルトランジスタPH34、PH35とを含むレベルシフトB7と、高耐圧（低速）論理回路G38とを有する分、過電圧保護シーケンス回路B3の入力端子T31から過電圧保護シーケンス回路B3の出力端子T33までの経路の方が遅い。
つまり、スイッチB4が必ず先にON状態となり、続いてスイッチB5がON状態となる。これにより、プリドライバB1に続いてメインドライバB2が動作を開始し、イネーブル状態に遷移する。
【００９２】
本第1実施形態によれば、制御入力端子7をイネーブルモードにした場合、スイッチB5がオンになるのはスイッチB4の後になる。すなわち、プリドライバB1にてレベルシフトされた信号がメインドライバB2のトランジスタNA1、NA2のゲートにかかるようになってから第2電源の供給が始まることになる。したがって、メインドライバB2のトランジスタNA1、NA2のゲートソース間電圧は過剰に高くなることがなく、トランジスタNA1、NA2の破壊が防止される。
これにより、メインドライバB2を低耐圧（高速）トランジスタで構成し、メインドライバB2を大振幅かつ高速で動作させることができる。
【００９３】
尚、信号が出力される区間の出力端子１、２の相補の差動信号の中心電圧は、
｛第2の電源VDDE―（抵抗R3又はR4×低耐圧（高速）NチャネルトランジスタNA3のドレイン電流の半分）｝
で決まる。
また、出力端子1、2のHレベルの電圧は、受信側で終端B6に接続されるので、第2の電源VDDEまで上昇しない。
【００９４】
以上は、電源をOFFからONに変化させる際に、制御入力端子7をパワーダウンからイネーブルに変化させる場合の動作である。
次に、制御入力端子7をイネーブルからパワーダウンに遷移させ、電源をONからOFFに変化させる場合について説明する。
【００９５】
＜区間T6＞
図4の区間T6について説明する。
第2の電源VDDEと第1の電源VDDIはON状態であり、制御入力端子7がパワーダウンモードである。
過電圧保護シーケンス回路B3の入力端子Ｔ31から低耐圧（高速）論理回路G33、G32、G34に至る制御経路について説明する。
メインドライバB2は、動作を継続しているので、節点S3は、Hレベルである。
過電圧保護シーケンス回路B3の入力端子T34にはHレベルが伝播し、高耐圧（低速）論理回路G37の反転によって節点S33がLレベルとなる。
低耐圧（高速）論理回路G32のもう一方の入力である節点S33がLレベルとなるので、過電圧保護シーケンス回路B3の出力端子T36は、一方の入力である節点S32に関係なくHレベルに固定される。
【００９６】
このように、メインドライバB2が動作を継続している区間において、制御入力端子7の入力は、低耐圧（高速）論理回路G32でマスクされ、スイッチB4と定電流である低耐圧（高速）NチャネルトランジスタNA3、NA6とをON状態のまま維持する。
更にプリドライバB1は、相補の差動信号を節点S6、S7に出力し続けるので、低耐圧（高速）NチャネルトランジスタNA1、NA2が互いにON／OFF状態となり、プリドライバB1とメインドライバB2とはイネーブルを維持する。
【００９７】
過電圧保護シーケンス回路B3の入力端子T31から低耐圧（高速）論理回路G35と、レベルシフトB7と、高耐圧（低速）論理回路G38と、に至る制御経路について説明する。
第1の電源VDDIはON状態で、節点S4がHレベルであり、過電圧保護シーケンス回路B3の入力端子T35にはHレベルが入力される。
低耐圧（高速）NチャネルトランジスタN31のゲートにはHレベルが入力し、節点S31はLレベルとなる。
節点S31のLレベルは、低耐圧（高速）論理回路G31によって反転され、節点S34はHレベルとなる。
【００９８】
低耐圧（高速）論理回路G35には、節点S34のHレベルと、過電圧保護シーケンス回路B3の入力端子T31のLレベルと、が入力されるので、低耐圧（高速）論理回路G35の出力である節点S35はLレベルとなる。すると、レベルシフトB7の出力である節点S38はLレベルとなり、高耐圧（低速）論理回路G38によって反転され、過電圧保護シーケンス回路B3の出力端子T33がHレベルとなる。これにより、スイッチB5の高耐圧（低速）PチャネルトランジスタPH51のゲートにはHレベルが入力され、スイッチB5がOFF状態となる。
【００９９】
従って、メインドライバB2は、動作を停止し、節点S3がHレベルからLレベルに下降する。
つまり、メインドライバB2は、プリドライバB1より先に停止してパワーダウン状態に遷移する。
【０１００】
このように、本第1実施形態では、制御入力端子7がパワーダウンに切り替わった場合でも、メインドライバB2からの電圧モニタ信号（S3）がHレベルの場合にはスイッチB4のオン状態を維持させる一方、パワーダウンモードに切り替わったことに応じてスイッチB5を先にオフさせる。
これにより、電源が入ったまま動作を停止させるパワーダウンモード時であってもメインドライバB2のトランジスタに過電圧がかかることがなく、メインドライバB2を破壊から保護することができる。
そして、メインドライバB2を低耐圧（高速）トランジスタで構成し、メインドライバB2を大振幅かつ高速で動作させることができる。
【０１０１】
＜区間T7＞
図4の区間T7について説明する。
第2の電源VDDEと第1の電源VDDIがON状態で、制御入力端子7がパワーダウンモードである。
過電圧保護シーケンス回路B3の入力端子T31から低耐圧（高速）論理回路G33、G32、G34に至る制御経路について説明する。
メインドライバB2は、停止状態なので、抵抗R8がGND電源VSSにプルダウンし、節点S3はLレベルである。
過電圧保護シーケンス回路B3の入力端子T34にはLレベルが伝播し、高耐圧（低速）論理回路G37の反転を介して、節点S33がHレベルとなる。
【０１０２】
低耐圧（高速）論理回路G32には、節点S33のHレベルと、制御入力端子7のLレベルを低耐圧（高速）論理回路G33で反転したHレベルと、が入力され、低耐圧（高速）論理回路G32の出力はLレベルとなる。
過電圧保護シーケンス回路B3の出力端子T36は、Lレベルを出力し、プリドライバB1の低耐圧（高速）NチャネルトランジスタN7のゲートにLレベルが入力する。
これにより、プリドライバB1の低耐圧（高速）NチャネルトランジスタN7がOFF状態となる。
従って、定電流である低耐圧（高速）NチャネルトランジスタNA6は、ON状態ではなくなる。
【０１０３】
同様にメインドライバB2の定電流である低耐圧（高速）NチャネルトランジスタNA3は、ON状態ではなくなる。
また、低耐圧（高速）NチャネルトランジスタN9、N10のゲートには、節点S5のLレベルが低耐圧（高速）論理回路G1によって反転されたHレベルが入力され、低耐圧（高速）NチャネルトランジスタN9、N10がON状態となる。
従って、節点S6、S7は、GND電源VSSにクランプされる。
【０１０４】
過電圧保護シーケンス回路B3の出力端子T32は、過電圧保護シーケンス回路B3の出力端子T36のLレベルを低耐圧（高速）論理回路G34によって反転してHレベルを出力する。
スイッチB4の低耐圧（高速）PチャネルトランジスタP41のゲートにはHレベルが入力し、スイッチB4がOFF状態となる。
【０１０５】
これにより、プリドライバB1の出力である節点S6、S7は、Lレベルを出力する。
つまり、プリドライバB1は、メインドライバB2より後に停止してパワーダウン状態に遷移する。
【０１０６】
＜区間T8＞
図4の区間T8は、第2の電源VDDEがON状態で、第1の電源VDDIがOFF状態で、制御入力端子7がパワーダウンモードである。
この場合の動作は、区間T2と同様なので説明は、省略する。
【０１０７】
＜区間T9＞
図4の区間T9について説明する。
第2の電源VDDEと第1の電源VDDIとがOFF状態で、制御入力端子7がパワーダウンモードである。
全電源はOFF状態であるので、低耐圧（高速）NチャネルトランジスタNA1、NA2は、破壊されない。
【０１０８】
以上、区間T1〜T9に於いて、低耐圧（高速）ＮチャネルトランジスタNA1、NA2に耐圧以上の電圧が掛からず、ゲート酸化膜が破壊されない制御を実現し、高速且つ大振幅動作する第1実施形態の動作を説明した。
すなわち、電源VDDI、VDDEのオンオフと、制御入力端子7からのイネーブルモード／パワーダウンモードと、がどのように組み合わさった場合であっても上記に説明した過電圧保護シーケンス回路B3の制御動作によってメインドライバB2は過電圧から保護される。
したがって、第2電源VDDEを高い電圧にするとともにメインドライバB2を低耐圧（高速）トランジスタで構成し、メインドライバB2を大振幅かつ高速で動作させることができる。
【０１０９】
尚、以上の制御を実現する回路であれば、過電圧保護シーケンス回路B3の具体的回路構成は上記に限定されるものではなく、種々の構成をとり得る。
【０１１０】
（第2実施形態）
本発明の第2実施形態について説明する。
図5は、第2実施形態に係るドライバ回路の構成を示す回路図である。
第2実施形態中のメインドライバB2の構成について、図2の第1実施形態との差分を説明する。
【０１１１】
図5において、メインドライバB2は、抵抗R6、R7に代えて、抵抗R10と、低耐圧（高速）NチャネルトランジスタN13、N14と、を備える。
抵抗R10の一端は、スイッチB5の出力である節点S9に接続され、もう一端は、抵抗R8の一端と節点S3とに接続されている。
抵抗R3のもう一端は、低耐圧（高速）NチャネルトランジスタN13のドレインに接続され、更に、出力端子1にも接続されている。
低耐圧（高速）NチャネルトランジスタN13のソースは、低耐圧（高速）NチャネルトランジスタNA1のドレインに接続されている。
【０１１２】
抵抗R4のもう一端は、低耐圧（高速）NチャネルトランジスタN14のドレインに接続され、更に、出力端子2にも接続されている。
低耐圧（高速）NチャネルトランジスタN14のソースは、低耐圧（高速）NチャネルトランジスタNA2のドレインに接続されている。
低耐圧（高速）NチャネルトランジスタN13、N14のゲートは共に、抵抗R10のもう一端である節点S3に接続されている。
【０１１３】
このような第2実施形態においても、動作は前記第1実施形態と同様となる。
このような構成において、メインドライバB2をカスコードタイプにする。これにより、第2の電源VDDEを更に高い電圧に上昇させる事が可能で、より大振幅動作に対応した構成となる。
【０１１４】
（第3実施形態）
本発明の第3実施形態について説明する。
図6は、第3実施形態に係るドライバ回路の構成を示す回路図である。
メインドライバB2の構成は第2実施形態で説明した構成と同じである。
第3実施形態中のプリドライバB1の構成について、図2の第1実施形態との差分を説明する。
【０１１５】
図6において、プリドライバB1は、抵抗R1、R2、R9、低耐圧（高速）NチャネルトランジスタNA4〜NA6、N7、N8に代えて、低耐圧（高速）PチャネルトランジスタP1、P2と低耐圧（高速）NチャネルトランジスタN15、N16を備える。
低耐圧（高速）PチャネルトランジスタP1と低耐圧（高速）NチャネルトランジスタN15のゲートは入力端子4に接続され、ドレインは節点S6に接続される。
低耐圧（高速）PチャネルトランジスタP2と低耐圧（高速）NチャネルトランジスタN16のゲートは入力端子5に接続され、ドレインは節点S7に接続される。
低耐圧（高速）PチャネルトランジスタP1、P2のソースは、スイッチB4の出力である節点S8に接続され、低耐圧（高速）NチャネルトランジスタN15、N16のソースは、GND電源VSSに接続される。
【０１１６】
このような第3実施形態においても、動作は前記第1実施形態と同様となる。
このような構成において、プリドライバB1をCMOSタイプに変更する。これにより、低消費電力に対応した構成にできる。
【０１１７】
なお、プリドライバB1は、差動回路構成でなくてもよい。
【０１１８】
（第4実施形態）
本発明の第4実施形態について説明する。
図7は、第4実施形態に係るドライバ回路の構成を示す回路図である。
メインドライバB2とプリドライバB1との構成について、図2の第1実施形態との差分を説明する。
【０１１９】
図7において、プリドライバB1は、低耐圧（高速）NチャネルトランジスタN7を備えておらず、低耐圧（高速）NチャネルトランジスタN7のドレインとソースを短絡した構成に等しい。
【０１２０】
メインドライバB2は、抵抗R6、R7に代えて、抵抗R10と低耐圧（高速）NチャネルトランジスタN13、N14を備える。
抵抗R10の一端は、スイッチB5の出力である節点S9に接続され、もう一端は、抵抗R8の一端と節点S3に接続される。
抵抗R3のもう一端は、低耐圧（高速）NチャネルトランジスタN13のドレインに接続され、更に、出力端子1にも接続されている。
低耐圧（高速）NチャネルトランジスタN13のソースは、低耐圧（高速）NチャネルトランジスタNA1のドレインに接続されている。
【０１２１】
抵抗R4のもう一端は、低耐圧（高速）NチャネルトランジスタN14のドレインに接続され、更に、出力端子2にも接続されている。
低耐圧（高速）NチャネルトランジスタN14のソースは、低耐圧（高速）NチャネルトランジスタNA2のドレインに接続されている。
低耐圧（高速）NチャネルトランジスタN13、N14のゲートは共に、抵抗R10のもう一端である節点S3に接続される。
【０１２２】
第1実施形態における低耐圧（高速）NチャネルトランジスタN11は第4実施形態では削除し、すなわち、低耐圧（高速）NチャネルトランジスタN11のドレインとソースとを短絡したものと等しい。
【０１２３】
このような第4実施形態においても、動作は前記第1実施形態と同様となる。
このような構成において、プリドライバB1とメインドライバB2は、第1実施形態と比べ、低耐圧（高速）NチャネルトランジスタN7、N11を削除した分、素子数を少なくすることができる。
【０１２４】
なお、定電流である低耐圧（高速）NチャネルトランジスタNA3、NA6は、常時ON状態でもよい。
【０１２５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１２６】
B1…プリドライバ、B2…メインドライバ、B3…過電圧保護シーケンス回路、B4…スイッチ、B5…スイッチ、B6…終端、B7…レベルシフト、VDDE…電源、VDDI…電源、VSS…GND電源、1、2…出力端子、4、5…入力端子、7…制御入力端子、S1〜S9…節点、S31〜S38…節点、T31、T34、T35…過電圧保護シーケンス回路の入力端子、T32、T33、T36…過電圧保護シーケンス回路の出力端子、G1、G31〜G36…低耐圧（高速）論理回路、G37、G38…高耐圧（低速）論理回路、NA1〜NA6…低耐圧（高速）Nチャネルトランジスタ、N7〜N16、N31…低耐圧（高速）Nチャネルトランジスタ、P1、P2、P41…低耐圧（高速）Pチャネルトランジスタ、NH32、NH33…高耐圧（低速）Nチャネルトランジスタ、PH34、PH35、PH51…高耐圧（低速）Pチャネルトランジスタ、R1〜R10、R31、R32、RT1、RT2…抵抗、C1、C2…容量、L1、L2…信号伝送路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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