(57)【要約】      （修正有）【課題】演算増幅器のオフセット電圧を低減し、かつ容量雑音を低減して小型化可能としたアナログデジタル変換回路及び光結合型絶縁回路を提供する。【解決手段】アナログ信号を入力し、第１の期間は前記アナログ信号を逆相で出力し、第２の期間は正相で出力する第１のスイッチ回路と、前記アナログ信号をクロスカップルに入力して積分するスイッチトキャパシタ型の第１の積分回路と、前記第１の積分回路の出力及び同相出力電位を出力する第２のスイッチ回路と、前記第２のスイッチ回路の出力をサンプリング及び積分する第２の積分回路と、前記第２の積分回路の出力を１ビット出力する量子化回路と、前記量子化回路の出力をアナログ信号とするデジタルアナログ変換回路と、を備え、前記第１及び第２の積分回路は、前記デジタルアナログ変換回路の出力をそれぞれクロスカップルに入力して積分する。【選択図】図１
2010283745.tif 000002
【特許請求の範囲】
【請求項１】
外部からアナログ信号を入力し、第１の期間は前記アナログ信号を逆相で出力し、第２の期間は前記アナログ信号を正相で出力する第１のスイッチ回路と、
前記第１のスイッチ回路の出力を第１の期間は積分し、第２の期間はサンプリングすることにより前記アナログ信号をクロスカップルに入力して積分するスイッチトキャパシタ型の第１の積分回路と、
前記第１の期間は前記第１の積分回路の出力を出力し、前記第２の期間は前記第１の積分回路の同相出力電位を出力する第２のスイッチ回路と、
前記第２のスイッチ回路の出力を前記第１の期間はサンプリングし、前記第２の期間は積分するスイッチトキャパシタ型の第２の積分回路と、
前記第２の積分回路の出力を１ビット量子化してデジタル信号として出力する量子化回路と、
前記量子化回路の出力を入力してアナログ信号として出力するデジタルアナログ変換回路と、
を備え、
前記第１及び第２の積分回路は、前記デジタルアナログ変換回路の出力をそれぞれクロスカップルに入力して積分することを特徴とするアナログデジタル変換回路。
【請求項２】
前記第１の積分回路は、
一対の第１の入力端に入力される信号を、それぞれ差動増幅して一対の第１の出力端に出力する完全差動型の第１の演算増幅器と、
前記第１のスイッチ回路の出力に一端が接続され、他端が前記第１の入力端に接続された一対の第１のキャパシタと、
前記デジタルアナログ変換回路の出力に一端が逆相で接続され、他端が前記第１の入力端に接続された一対の第２のキャパシタと、
前記第１の出力端に一端が接続され、他端が前記第１の期間は前記第１の入力端に接続され、前記第２の期間は開放される一対の第３のキャパシタと、
前記第１の出力端に一端が接続され、他端が前記第１の期間は前記第１の演算増幅器の同相入力電位に、前記第２の期間は前記第１の入力端に、それぞれ接続される一対の第４のキャパシタと、
を有し、
前記第２の積分回路は、
一対の第２の入力端に入力される信号を、それぞれ差動増幅して一対の第２の出力端に出力する完全差動型の第２の演算増幅器と、
前記第２のスイッチ回路の出力に一端が接続され、他端が前記第２の入力端に接続された一対の第５のキャパシタと、
前記デジタルアナログ変換回路の出力に一端が正相で接続され、他端が前記第２の入力端に接続された一対の第６のキャパシタと、
前記第２の出力端に一端が接続され、他端が前記第２の期間は前記第２の入力端に接続され、前記第１の期間は開放される一対の第７のキャパシタと、
前記第２の出力端に一端が接続され、他端が前記第２の期間は前記第２の演算増幅器の同相入力電位に、前記第１の期間は前記第２の入力端に、それぞれ接続される一対の第８のキャパシタと、
を有することを特徴とする請求項１記載のアナログデジタル変換回路。
【請求項３】
前記第２の積分回路は、
一端が前記第８のキャパシタの他端に接続され、他端が前記第１の期間は前記第１の積分回路の出力に、前記第２の期間は前記第１の積分回路の同相出力電位に、それぞれ接続される一対の第９のキャパシタと、
一端が前記第８のキャパシタの他端に接続され、他端が前記デジタルアナログ変換回路の出力に逆相で接続される第１０のキャパシタと、
をさらに有することを特徴とする請求項２記載のアナログデジタル変換回路。
【請求項４】
請求項１〜３のいずれか１つに記載のアナログデジタル変換回路と、
前記第１及び第２の期間を制御する制御回路と、
前記アナログデジタル変換回路の出力と前記制御回路の出力とを１ビットに符号化して出力する符号化回路と、
前記符号化回路の出力を入力してドライブ信号を出力するドライブ回路と、
前記ドライブ信号を光信号に変換し、その光信号を再度電気信号に変換して出力する電気電気変換回路と、
前記電気電気変換回路の出力を復号化する復号化回路と、
を備えたことを特徴とする光結合型絶縁回路。
【請求項５】
前記復号化回路の出力を入力し、アナログ信号を出力するローパスフィルタをさらに備えたことを特徴とする請求項４記載の光結合型絶縁回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換回路及び光結合型絶縁回路に関する。
【背景技術】
【０００２】
電子機器のデジタル化・高精度化にともない、従来のアナログ回路による処理のデジタル化が進んでいる。例えば、光結合型絶縁回路についても高速化・高精度化が進んでいる。そのため、アナログの物理量をデジタル化するアナログデジタル変換回路についても、高速・高精度が要求され、各種方式の提案がなされている。
【０００３】
その中で、デルタシグマ変調を用いたデルタシグマ型アナログデジタル変換回路は、高精度の中速のアナログデジタル変換回路として知られている。また、デルタシグマ型アナログデジタル変換回路は、積分回路としてスイッチトキャパシタ（Switched-capacitor）積分回路を用いることにより低消費電流・高集積化が可能であるが、高精度化のためには、サンプリング周波数を高くする必要がある。
【０００４】
従来、デルタシグマ変調については、多くの研究、開発がなされている。例えば、演算増幅器の有限利得による誤差を補償する提案（例えば、特許文献１参照）、演算増幅器の有限利得による誤差、及びオフセット電圧を補償する提案（例えば、非特許文献１参照）がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表平８−５０８６２４号公報
【非特許文献】
【０００６】
【非特許文献１】S. R. Norsworthy,R. Schreier,G. C. Temes,"Delta-Sigma Data Converters-Theory, Design, and Simulation"，IEEE Press，1996，p.205．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、演算増幅器のオフセット電圧を低減し、かつ容量雑音を低減することにより小型化可能としたアナログデジタル変換回路及び光結合型絶縁回路を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、外部からアナログ信号を入力し、第１の期間は前記アナログ信号を逆相で出力し、第２の期間は前記アナログ信号を正相で出力する第１のスイッチ回路と、前記第１のスイッチ回路の出力を第１の期間は積分し、第２の期間はサンプリングすることにより前記アナログ信号をクロスカップルに入力して積分するスイッチトキャパシタ型の第１の積分回路と、前記第１の期間は前記第１の積分回路の出力を出力し、前記第２の期間は前記第１の積分回路の同相出力電位を出力する第２のスイッチ回路と、前記第２のスイッチ回路の出力を前記第１の期間はサンプリングし、前記第２の期間は積分するスイッチトキャパシタ型の第２の積分回路と、前記第２の積分回路の出力を１ビット量子化してデジタル信号として出力する量子化回路と、前記量子化回路の出力を入力してアナログ信号として出力するデジタルアナログ変換回路と、を備え、前記第１及び第２の積分回路は、前記デジタルアナログ変換回路の出力をそれぞれクロスカップルに入力して積分することを特徴とするアナログデジタル変換回路が提供される。
【０００９】
本発明の他の一態様によれば、前記アナログデジタル変換回路と、前記第１及び第２の期間を制御する制御回路と、前記アナログデジタル変換回路の出力と前記制御回路の出力とを１ビットに符号化して出力する符号化回路と、前記符号化回路の出力を入力してドライブ信号を出力するドライブ回路と、前記ドライブ信号を光信号に変換し、その光信号を再度電気信号に変換して出力する電気電気変換回路と、前記電気電気変換回路の出力を復号化する復号化回路と、を備えたことを特徴とする光結合型絶縁回路が提供される。
【発明の効果】
【００１０】
本発明によれば、演算増幅器のオフセット電圧を低減し、かつ容量雑音を低減することにより小型化可能としたアナログデジタル変換回路及び光結合型絶縁回路が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係るアナログデジタル変換回路の構成を例示する回路図である。
【図２】図１に表したアナログデジタル変換回路のブロック図である。
【図３】本発明の実施形態に係るアナログデジタル変換回路の他の構成を例示する回路図である。
【図４】本発明の実施形態に係る光結合型絶縁回路の構成を例示する回路図である。
【図５】本発明の実施形態に係る光結合型絶縁回路の他の構成を例示する回路図である。
【図６】本発明の実施形態に係る光結合型絶縁回路の他の構成を例示する回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本願明細書において、デジタル信号の論理値は、ハイレベルを”Ｈ”、ローレベルを”Ｌ”で表す。
【００１３】
図１は、本発明の実施形態に係るアナログデジタル変換回路の構成を例示する回路図である。
図１に表したように、本実施例のアナログデジタル変換回路６０は、第１のスイッチ回路ＳＷ１、第２のスイッチ回路ＳＷ２、第１の積分回路３１、第２の積分回路３２、量子化回路３０、デジタルアナログ変換回路４０を備える。
【００１４】
入力端子５１ａ、５１ｂに入力されるアナログ信号は、第１のスイッチ回路ＳＷ１を介して第１の積分回路３１に入力される。また、第１の積分回路３１の出力は、第２のスイッチ回路ＳＷ２を介して第２の積分回路３２に入力される。さらに、第２の積分回路３２の出力は、量子化回路３０により量子化されデジタル信号として出力端子５９に出力される。
【００１５】
また、量子化回路３０の出力は、デジタルアナログ変換回路４０に入力され、アナログデータとして、第１及び第２の積分回路３１、３２にそれぞれ入力されフィードバックループを構成する。
図１に表したように、本実施例のアナログデジタル変換回路６０は、第１及び第２の積分回路３１、３２を用いた二次のデルタシグマ型アナログデジタル変換回路である。
【００１６】
第１の積分回路３１は、第１の演算増幅器１０、一対の第１のキャパシタ１１ａ、１１ｂ、一対の第２のキャパシタ１２ａ、１２ｂ、一対の第３のキャパシタ１３ａ、１３ｂ、一対の第４のキャパシタ１４ａ、１４ｂ、スイッチＳ１１ａ、Ｓ１２ａ、Ｓ１３ａ、Ｓ１４ａ、Ｓ１５ａ、Ｓ１１ｂ、Ｓ１２ｂ、Ｓ１３ｂ、Ｓ１４ｂ、Ｓ１５ｂを有する。
【００１７】
ここで、各スイッチは、サンプリング周波数ｆｓのクロックφに同期して動作する。ここで、奇数のスイッチＳ１１ａ、Ｓ１３ａ、Ｓ１５ａ、Ｓ１１ｂ、Ｓ１３ｂ、Ｓ１５ｂは、クロックφが”Ｈ”の第１の期間はオンし、クロックφが”Ｌ”の第２の期間はオフする。また反対に、偶数のスイッチＳ１２ａ、Ｓ１４ａ、Ｓ１２ｂ、Ｓ１４ｂは、クロックφが”Ｈ”の第１の期間はオフし、クロックφが”Ｌ”の第２の期間はオンする。
【００１８】
第１の積分回路３１は、第１の期間は積分し第２の期間はサンプリングする、スイッチトキャパシタ型の積分回路である。
第１の演算増幅器１０は、完全差動型であり、一対の第１の入力端１０ａ、１０ｂに入力された電位をそれぞれ差動増幅して、一対の第１の出力端１０ｃ、１０ｄに出力する。
【００１９】
ここで、第１の入力端１０ａ、１０ｂは、それぞれ非反転入力端子、反転入力端子であり、第１の出力端１０ｃ、１０ｄは、それぞれ反転出力端子、非反転出力端子である。また、ＣＭＦＢ（Common Mode Feed Back）回路により、第１の演算増幅器１０の同相出力電位はＶＲＥＦに、同相入力電位はＶＣＭに制御されている。
【００２０】
なお、第１の演算増幅器１０の出力のダイナミックレンジを最大にするためには、ＶＲＥＦ＝（Ｖｃ＋Ｖｓ）／２とするのが望ましい。ここで、Ｖｃ、Ｖｓは、それぞれ電源の高電位側、低電位側の電位である。例えば、電源Ｖｃｃと接地ＧＮＤとの片電源で用いた場合は、ＶＲＥＦ＝Ｖｃｃ／２とするのが望ましい。
【００２１】
第１のキャパシタ１１ａは、一端が第１のスイッチ回路ＳＷ１に接続され、他端が第１の入力端１０ａに接続される。後述するように、第１のスイッチ回路ＳＷ１により、第１のキャパシタ１１ａの一端は、第１の期間は入力端子５１ｂに、第２の期間は入力端子５１ａに、それぞれ接続される。
【００２２】
第２のキャパシタ１２ａについては、後述する。
第３のキャパシタ１３ａは、一端が第１の出力端１０ｃに接続され、他端がスイッチＳ１５ａを介して第１の入力端１０ａに接続される。第３のキャパシタ１３ａの他端は、スイッチＳ１５ａにより、第１の期間は第１の入力端１０ａに接続され、第２の期間は開放される。
【００２３】
同様に、第１のキャパシタ１１ｂは、一端が第１のスイッチ回路ＳＷ１に接続され、他端が第１の入力端１０ｂに接続される。後述するように、第１のスイッチ回路ＳＷ１により、第１のキャパシタ１１ｂの一端は、第１の期間は入力端子５１ａに、第２の期間は入力端子５１ｂに、それぞれ接続される。
【００２４】
第２のキャパシタ１２ｂについては、後述する。
第３のキャパシタ１３ｂは、一端は第１の出力端１０ｄに接続され、他端はスイッチＳ１５ｂを介して第１の入力端１０ｂに接続される。第３のキャパシタ１３ｂの他端は、スイッチＳ１５ｂにより、第１の期間は第１の入力端１０ｂに接続され、第２の期間は開放される。
【００２５】
このように、第１の演算増幅器１０は、第１の期間は一対の入力端子５１ａ、５１ｂに入力されたアナログ信号を積分し、第２の期間はサンプリングするスイッチトキャパシタ型の第１の積分回路３１を構成する。
【００２６】
また、第４のキャパシタ１４ａの一端が、第１の出力端１０ｃに接続されている。第４のキャパシタ１４ａの他端は、第１の期間はスイッチＳ１３ａを介して同相入力電位ＶＣＭに、第２の期間はスイッチＳ１４ａを介して第１の入力端１０ａに、それぞれ接続される。
【００２７】
同様に、第４のキャパシタ１４ｂの一端が、第１の出力端１０ｄに接続されている。第４のキャパシタ１４ｂの他端は、第１の期間はスイッチＳ１３ｂを介して同相入力電位ＶＣＭに、第２の期間はスイッチＳ１４ｂを介して第１の入力端１０ｂに、それぞれ接続される。
【００２８】
第２の積分回路３２は、第２の演算増幅器２０、一対の第５のキャパシタ２１ａ、２１ｂ、一対の第６のキャパシタ２２ａ、２２ｂ、一対の第７のキャパシタ２３ａ、２３ｂ、一対の第８のキャパシタ２４ａ、２４ｂ、スイッチＳ２１ａ、Ｓ２２ａ、Ｓ２３ａ、Ｓ２４ａ、Ｓ２５ａ、Ｓ２１ｂ、Ｓ２２ｂ、Ｓ２３ｂ、Ｓ２４ｂ、Ｓ２５ｂを有する。
【００２９】
また、各スイッチは、上記第１の積分回路３１と同様に、サンプリング周波数ｆｓのクロックφに同期して動作する。ここで、奇数のスイッチは、クロックφが”Ｈ”の第１の期間はオンし、クロックφが”Ｌ”の第２の期間はオフする。また反対に、偶数のスイッチは、クロックφが”Ｈ”の第１の期間はオフし、クロックφが”Ｌ”の第２の期間はオンする。
【００３０】
第２の積分回路３２は、第２の期間は積分し第１の期間はサンプリングする、スイッチトキャパシタ型の積分回路である。
第２の演算増幅器２０は、完全差動型であり、一対の第２の入力端２０ａ、２０ｂに入力された電位をそれぞれ差動増幅して、一対の第２の出力端２０ｃ、２０ｄに出力する。
【００３１】
ここで、第２の入力端２０ａ、２０ｂは、それぞれ非反転入力端子、反転入力端子であり、第２の出力端２０ｃ、２０ｄは、それぞれ反転出力端子、非反転出力端子である。また、第１の演算増幅器１０と同様に、ＣＭＦＢ（Common Mode Feed Back）回路により、第２の演算増幅器２０の同相入力電位、同相出力電位はＶＲＥＦに制御されている。
【００３２】
第５のキャパシタ２１ａは、一端が第２のスイッチ回路ＳＷ２に接続され、他端が第２の入力端２０ａに接続される。後述するように、第２のスイッチ回路ＳＷ２により、第５のキャパシタ２１ａの一端は、第１の期間は第１の積分回路３１の出力に、第２の期間は同相出力電位ＶＲＥＦに、それぞれ接続される。
【００３３】
第６のキャパシタ２２ａについては、後述する。
第７のキャパシタ２３ａは、一端が第２の出力端２０ｃに接続され、他端がスイッチＳ２０ａを介して第２の入力端２０ａに接続される。第７のキャパシタ２３ａの他端は、スイッチＳ２０ａにより、第２の期間は第２の入力端２０ａに接続され、第１の期間は開放される。
【００３４】
同様に、第５のキャパシタ２１ｂは、一端が第２のスイッチ回路ＳＷ２に接続され、他端が第２の入力端２０ｂに接続される。後述するように、第２のスイッチ回路ＳＷ２により、第５のキャパシタ２１ｂの一端は、第１の期間は第１の積分回路３１の出力に、第２の期間は同相出力電位ＶＲＥＦに、それぞれ接続される。
【００３５】
第６のキャパシタ２２ｂについては、後述する。
第７のキャパシタ２３ｂは、一端は第２の出力端２０ｄに接続され、他端はスイッチＳ２０ｂを介して第２の入力端２０ｂに接続される。後述するように、第７のキャパシタ２３ｂの他端は、スイッチＳ２０ｂにより、第２の期間は第２の入力端２０ｂに接続され、第１の期間は開放される。
【００３６】
このように、第２の演算増幅器２０は、第２の期間は一対の第５のキャパシタ２１ａ、２１ｂに入力されたアナログ信号を積分し、第１の期間はサンプリングする、スイッチトキャパシタ型の第２の積分回路３２を構成する。
【００３７】
また、第８のキャパシタ２４ａの一端が、第２の出力端２０ｃに接続されている。第８のキャパシタ２４ａの他端は、第２の期間はスイッチＳ２３ａを介して同相入力電位ＶＣＭに、第１の期間はスイッチＳ２３ａを介して第２の入力端２０ａに、それぞれ接続される。
【００３８】
同様に、第８のキャパシタ２４ｂの一端が、第２の出力端２０ｄに接続されている。第８のキャパシタ２４ｂの他端は、第２の期間はスイッチＳ２４ｂを介して同相入力電位ＶＣＭに、第１の期間はスイッチＳ２３ｂを介して第２の入力端２０ｂに、それぞれ接続される。
【００３９】
このように、第１及び第２の積分回路３１、３２は、それぞれスイッチトキャパシタ型積分回路を平衡型で構成している。
後述するように、平衡型とすることにより、第１及び第２の積分回路３１、３２のオフセット電圧を補償する。
【００４０】
第１のスイッチ回路ＳＷ１は、スイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂを有する。
第１のスイッチ回路ＳＷ１は、一対の入力端子５１ａ、５１ｂと、第１の積分回路３１の入力、すなわち一対の第１のキャパシタ１１ａ、１１ｂの一端とを接続する。
【００４１】
また、各スイッチは、サンプリング周波数ｆｓのクロックφに同期して動作する。ここで、奇数のスイッチＳ１ａ、Ｓ１ｂは、クロックφが”Ｈ”の第１の期間にオンし、クロックφが”Ｌ”の第２の期間はオフする。また反対に、偶数のスイッチＳ２ａ、Ｓ２ｂは、クロックφが”Ｈ”の第１の期間にオフし、クロックφが”Ｌ”の第２の期間にオンする。
【００４２】
従って、第１の期間は、一対の入力端子５１ａ、５１ｂと第１の積分回路の入力である一対の第１のキャパシタ１１ａ、１１ｂとを逆相に接続する。また、第２の期間は、一対の第１の入力端子５１ａ、５１ｂと一対の第１のキャパシタ１１ａ、１１ｂとを正相に接続する。
【００４３】
すなわち、第１の期間は、入力端子５１ａと第１のキャパシタ１１ｂ、入力端子５１ｂと第１のキャパシタ１１ａ、をそれぞれ接続する。また、第２の期間は、入力端子５１ａと第１のキャパシタ１１ａ、入力端子５１ｂと第１のキャパシタ１１ｂ、をそれぞれ接続する。
従って、第１のスイッチ回路ＳＷ１は、外部からアナログ信号を入力し、第１の期間はアナログ信号を逆相で出力し、第２の期間はアナログ信号を正相で出力する。
【００４４】
第２のスイッチ回路ＳＷ２は、スイッチＳ３ａ、Ｓ４ａ、Ｓ３ｂ、Ｓ４ｂを有する。
ここで、各スイッチは、サンプリング周波数ｆｓのクロックφに同期して動作し、奇数のスイッチＳ３ａ、Ｓ３ｂはクロックφが”Ｈ”の第１の期間はオンし、クロックφが”Ｌ”の第２の期間はオフする。また、反対に偶数のスイッチＳ４ａ、Ｓ４ｂは第１の期間はオフし、第２の期間はオンする。
【００４５】
第２のスイッチ回路ＳＷ２は、第２の積分回路３２の入力を制御する。すなわち、第１の期間は、第１の積分回路３１の出力と第２の積分回路３２の入力とを接続し、第２の期間は、第２の積分回路３２の入力を第１の積分回路３１の同相出力電位ＶＲＥＦに接続する。
【００４６】
本実施例においては、第２のスイッチ回路ＳＷ２は、スイッチＳ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂを有する。各スイッチにより、第１の期間は、第１の積分回路３１の出力端である第１の出力端１０ｃと、第２の積分回路３２の入力端である第５のキャパシタ２１ａの一端とを接続し、かつ、第１の出力端１０ｄと、第５のキャパシタ２１ｂの一端とを接続する。また、第２の期間は、第５のキャパシタ２１ａ、２１ｂの一端をともに第１の積分回路３１の同相出力電位ＶＲＥＦに接続する。
【００４７】
量子化回路３０は、第２の積分回路３２の出力を量子化して出力端子５９にデジタル信号ＶＤＡＴＡとして出力する。すなわち、量子化回路３０の端子３０ａ、３０ｂが、それぞれ第２の演算増幅器２０の一対の第２の出力端２０ｃ、２０ｄに接続されている。また、量子化回路３０の端子３０ｃが、出力端子５９に接続されている。
【００４８】
本実施例においては、量子化回路３０は、端子３０ａ、３０ｂに入力されるアナログ信号を１ビットに量子化して端子３０ｃに出力する。端子３０ａに高電位、端子３０ｂに低電位の信号が入力されたとき、端子３０ｃに”Ｈ”を出力する。また、端子３０ａに低電位、端子３０ｂに高電位の信号が入力されたとき、端子３０ｃに”Ｌ”を出力する。
量子化回路３０は、例えば、クロックφに同期したクロックトコンパレータなどで構成される。
【００４９】
デジタルアナログ変換回路４０は、デジタル信号ＶＤＡＴＡを入力して、第１の積分回路３１及び第２の積分回路３２に、それぞれアナログ信号として出力する。
すなわち、デジタルアナログ変換回路４０は、端子４０ｃに入力されるデジタル信号ＶＤＡＴＡにより制御され、デジタル信号ＶＤＡＴＡ＝”Ｈ”のとき、端子４０ａに基準電位ＶＲＰ、端子４０ｂに基準電位ＶＲＭを、それぞれアナログ信号として出力する。また、端子４０ｃに入力されるデジタル信号ＶＤＡＴＡが”Ｌ”のとき、端子４０ａに基準電位ＶＲＭ、端子４０ｂに基準電位ＶＲＰを、それぞれアナログ信号として出力する。
【００５０】
ここで、本実施例においては、ＶＲＰ＞ＶＲＭ≧０である。
端子４０ｃに入力されるデジタル信号ＶＤＡＴＡが”Ｈ”のとき、端子４０ａ、４０ｂにはそれぞれＶＲＰ、ＶＲＭが出力され、端子４０ｃに入力されるデジタル信号ＶＤＡＴＡが”Ｌ”のとき、端子４０ａ、４０ｂにはそれぞれＶＲＭ、ＶＲＰが出力される。
【００５１】
デジタルアナログ変換回路４０は、例えば、基準電圧発生回路により構成される。
デジタルアナログ変換回路４０の端子４０ａ、４０ｂは、それぞれスイッチＳ１１ａ、Ｓ１２ａを介して第２のキャパシタ１２ａの一端に入力される。第２のキャパシタ１２ａの他端は、第１の演算増幅器１０の第１の入力端１０ａに接続される。
【００５２】
また、デジタルアナログ変換回路４０の端子４０ａ、４０ｂは、それぞれスイッチＳ１２ｂ、Ｓ１１ｂを介して第２のキャパシタ１２ｂの一端に入力される。第２のキャパシタ１２ｂの他端は、第１の演算増幅器１０の第１の入力端１０ｂに接続される。
【００５３】
なお、図１においては、デジタルアナログ変換回路４０の端子４０ａは、配線ＶＲ１によりスイッチＳ１１ａ、Ｓ１２ｂに接続される。同様に、端子４０ｂは、配線ＶＲ２によりスイッチＳ１２ａ、Ｓ１１ｂに接続される。
【００５４】
また、各スイッチは、サンプリング周波数ｆｓのクロックφに同期して動作する。ここで、奇数のスイッチＳ１１ａ、Ｓ１１ｂは、クロックφが”Ｈ”の第１の期間にオンし、クロックφが”Ｌ”の第２の期間はオフする。また反対に、偶数のスイッチＳ１２ａ、Ｓ１２ｂは、クロックφが”Ｈ”の第１の期間にオフし、クロックφが”Ｌ”の第２の期間にオンする。
【００５５】
すなわち、デジタルアナログ変換回路４０の出力は、一対の第２のキャパシタ１２ａ、１２ｂを介して、第１の演算増幅器１０に入力される。
【００５６】
同様に、デジタルアナログ変換回路４０の出力は、スイッチＳ２１ａ、Ｓ２２ａを介して第６のキャパシタ２２ａの一端に接続され、第６のキャパシタ２２ａの他端は、第２の演算増幅器２０の第２の入力端２０ａに接続される。
また、デジタルアナログ変換回路４０の出力は、スイッチＳ２１ｂ、Ｓ２２ｂを介して第６のキャパシタ２２ｂの一端に接続され、第６のキャパシタ２２ｂの他端は、第２の演算増幅器２０の第２の入力端２０ｂに接続される。
【００５７】
すなわち、デジタルアナログ変換回路４０の出力は、一対の第６のキャパシタ２２ａ、２２ｂを介して、第２の演算増幅器２０に入力される。
【００５８】
図１に表したアナログデジタル変換回路６０は、図２のブロック図のように表せる。
ここで、図２に表した入力端子５１は、図１に表した一対の入力端子５１ａ、５１ｂを表し、入力端子５１に入力されるアナログ信号Ｖ１は、一対の入力端子５１ａ、５１ｂにそれぞれ入力される信号Ｖ１ａ、Ｖ１ｂの差Ｖ１＝Ｖ１ａ−Ｖ１ｂである。
【００５９】
また、図２に表した利得５２ａ、５２ｂ、接点回路５３及び積分回路５４は、図１に表した第１の積分回路３１を表している。同様に、図２に表した利得５２ｃ、５２ｄ、接点回路５５及び積分回路５６は、図１に表した第２の積分回路３２を表している。
図２に表した量子化回路３０及びデジタルアナログ変換回路４０については、図１と同様である。なお、図１に表した第１及び第２のスイッチＳＷ１、ＳＷ２については省略している。
【００６０】
図２に表したように、入力端子５１に、積分回路５４の利得５２ａが乗算されて接点回路５３に入力される。また、デジタルアナログ変換回路４０の出力に、積分回路５４のフィードバック利得５２ｂが乗算されて接点回路５３に入力される。
【００６１】
接点回路５３は、デジタル信号ＶＤＡＴＡが”Ｈ”のとき、積分回路５４の利得５２ａの乗算出力から、積分回路５４のフィードバック利得５２ｂの乗算出力を減算する。また、デジタル信号ＶＤＡＴＡが”Ｌ”のとき、積分回路５４の利得５２ａの乗算出力から、積分回路５４のフィードバック利得５２ｂの乗算出力を加算する。
デジタル信号ＶＤＡＴＡの状態に応じて加減算した結果を、積分回路５４で積分する。
【００６２】
なお、本実施例においては、接点回路５３は、第１の演算増幅器１０の第１の入力端１０ａ、１０ｂにそれぞれ接続された一対の第１のキャパシタ１１ａ、１１ｂ、第２のキャパシタ１２ａ、１２ｂにより行われる。従って、積分回路５４及び接点回路５３は、第１の積分回路３１に相当する。
【００６３】
積分回路５４の出力に、積分回路５６の利得５２ｃが乗算されて接点回路５５に入力される。また、デジタルアナログ変換回路４０の出力に、積分回路５６のフィードバック利得５２ｄが乗算されて接点回路５５に入力される。
【００６４】
接点回路５５は、デジタル信号ＶＤＡＴＡが”Ｈ”のとき、積分回路５６の利得５２ｃの乗算出力から、積分回路５６のフィードバック利得５２ｄの乗算出力を減算する。また、デジタル信号ＶＤＡＴＡが”Ｌ”のとき、積分回路５６の利得５２ｃの乗算出力から、積分回路５６のフィードバック利得５２ｄの乗算出力を加算する。
なお、本実施例においては、接点回路５５は、第２の演算増幅器２０の第２の入力端２０ａ、２０ｂにそれぞれ接続された一対の第５のキャパシタ２１ａ、２１ｂ、第６のキャパシタ２２ａ、２２ｂにより行われる。従って、積分回路５６及び接点回路５５は、第２の積分回路３２に相当する。
【００６５】
積分回路５６の出力は、量子化回路３０に入力され、量子化回路３０の出力がデジタル信号ＶＤＡＴＡとして出力端子５９に出力される。
また、量子化回路３０の出力は、デジタルアナログ変換回路４０に入力され、デジタルアナログ変換回路４０の出力は、上記のように積分回路５４、５６にフィードバックされる。
【００６６】
なお、後述するように、本実施例においては、積分回路５４の利得５２ａ、フィードバック利得５２ｂは、それぞれ１、１に設定されている。また、積分回路５６の利得５２ｃ、フィードバック利得５２ｄは、それぞれ、１、２に設定されている。
【００６７】
ここで、積分回路５４、５６をともに、ｚ変換が、１／（１−ｚ−１）で表される無損失の積分器とし、量子化回路３０を量子化雑音Ｅ（ｚ）の遅延回路ｚ−１として線形化する。入力信号Ｖ１から出力信号Ｖ３への信号伝達関数ＳＴＦ、量子化雑音Ｅから出力信号Ｖ３への雑音伝達関数ＮＴＦは、それぞれ（１−１）、（１−２）式により表される。
ＳＴＦ＝ｚ−２                    …（１−１）
ＮＴＦ＝（１−ｚ−１）２          …（１−２）
【００６８】
すなわち、本実施例のアナログデジタル変換回路６０は、入力信号Ｖ１から出力信号Ｖ３への信号伝達関数ＳＴＦ＝ｚ−２であり、入力信号Ｖ１はそのまま出力信号Ｖ３となる。また、量子化雑音Ｅから出力信号Ｖ３への雑音伝達関数ＮＴＦ＝（１−ｚ−１）２であり、量子化雑音Ｅは低周波において低減され、高周波において強調されて出力信号Ｖ３に出力される。
【００６９】
ここで、信号周波数ｆ、サンプリング周波数ｆｓとして、ｚ＝ｅｘｐ（ｊπｆ／ｆｓ）とおくと、｜ＮＴＦ｜２＝（ｓｉｎ（πｆ／（２ｆｓ）））４となる。信号周波数ｆがサンプリング周波数ｆｓに比べて十分に小さい、ｆ≪ｆｓ／２における雑音電力密度Ｅ２｜ＮＴＦ｜２は、量子化雑音Ｅが白色とすると、ｆ４で減少する。
【００７０】
図２に表した２つの積分回路５４、５６を用いた二次のデルタシグマ型アナログデジタル変換回路においは、｜ＮＴＦ｜∝ｆ２となる。同様に、Ｎ個の積分回路を用いたＮ次のデルタシグマ型アナログデジタル変換回路においては、｜ＮＴＦ｜∝ｆＮとなる。
このように、デルタシグマ変調は、いわゆるノイズシェイピングにより、低周波における雑音を低減して信号対雑音比ＳＮＲを高めるものである。
【００７１】
また、１ビット量子化回路を用いたＮ次のデルタシグマ型アナログデジタル変換回路のＳＮＲの最大値は、（１−３）式により表される。
ＳＮＲ＝３（２Ｎ＋１）×ＯＳＲ（２Ｎ＋１）／（２π２Ｎ）  …（１−３）
ここで、ＯＳＲはオーバーサンプリング比であり、ＯＳＲ＝ｆｓ／（２ｆｍａｘ）であり、ｆｍａｘは入力信号の最大周波数である。
【００７２】
（１−３）式より、１ビット量子化回路を用いて高分解能を実現するには、オーバーサンプリング比ＯＳＲを大きくするか、次数Ｎを大きくすれば良いことがわかる。
一次のデルタシグマ変調の場合、高分解能を得るためにはオーバーサンプリング比ＯＳＲを極めて大きくする必要があり、サンプリング周波数ｆｓが許容できない場合が多い。さらに、入力信号が特定の電圧のときに周期的な出力信号となるアイドルトーンや、入力信号が一定電圧以下のときに出力が変化しないデッドバンドが発生しやすく、応用上の問題が多い。
【００７３】
一方、三次以上のデルタシグマ変調の場合、サンプリング周波数ｆｓをさほど大きくしなくても、所望の信号対雑音比ＳＮＲを得ることができるが、発振しやすくなる傾向がある。なお、（１−３）式は安定性を考慮しない時の信号対雑音比ＳＮＲであり、安定性を考慮した場合の信号対雑音比ＳＮＲは、（１−３）式で得られる値よりもかなり小さくなる。また、安定性を得るために多値量子化回路を用いる場合も多く、回路規模の増加・回路設計の困難が伴いやすい。
【００７４】
二次のデルタシグマ変調の場合、安定性・分解能・サンプリング周波数ｆｓは、応用上問題ない場合が多い。例えば、最大周波数ｆｍａｘ＝２０ｋＨｚの音声信号を、１６ビット分解能（１６×６．０２＋１．７６＝９８ｄＢ）で変換する場合、オーバーサンプリング比ＯＳＲ≧１５２となり、必要なサンプリング周波数ｆｓは、６．１ＭＨｚ以上となる。このサンプリング周波数ｆｓであれば十分実現可能であり、主要な応用上は問題ない。
【００７５】
しかし、スイッチトキャパシタ型積分回路に用いている演算増幅器の有限利得や帯域利得積、オフセット電圧、及び雑音の影響により信号対雑音比ＳＮＲが悪化する場合がある。また、スイッチとして用いるＭＯＳスイッチがオフのときにゲート直下に蓄えられた電荷の一部がキャパシタ（容量）に注入されるチャージインジェクション、さらにクロックフィードスルーなどにより、（１−３）式で得られる信号対雑音比ＳＮＲより小さくなる。そのため、計算で得られたサンプリング周波数ｆｓよりも大きな値に設定する必要がある。
【００７６】
そこで、本実施例においては、後述するように、完全差動型の第１及び第２の演算増幅器１０、２０を用いた平衡構成として、第１及び第２の演算増幅器１０、２０オフセット電圧を補償している。
【００７７】
ここで、再度図１に戻り、本実施例のアナログデジタル変換回路６０の動作について説明する。
初めに、第１の積分回路３１について考える。
上記のとおり、第１の演算増幅器１０は、完全差動型であり、ＣＭＦＢ（Common Mode Feed Back）回路により、第１の演算増幅器１０の同相出力電位はＶＲＥＦに、同相入力電位はＶＣＭに、それぞれ制御されている。
【００７８】
また、各スイッチは、サンプリング周波数ｆｓのクロックφに同期して動作する。ここで、奇数のスイッチは、クロックφが”Ｈ”の第１の期間にオンし、クロックφが”Ｌ”の第２の期間はオフする。また反対に、偶数のスイッチは、クロックφが”Ｈ”の第１の期間にオフし、クロックφが”Ｌ”の第２の期間にオンする。また、端子４０ｃに入力されるデジタル信号ＶＤＡＴＡが”Ｈ”であるとする。
【００７９】
まず、クロックφが”Ｌ”の第２の期間について考える。第２の期間は、第１の積分回路３１のサンプリング期間である。
第１のキャパシタ１１ａ、１１ｂの静電容量を、ともにＣ１とする。同様に、第２のキャパシタ１２ａ、１２ｂ、第３のキャパシタ１３ａ、１３ｂ、第４のキャパシタ１４ａ、１４ｂの静電容量をそれぞれＣ２、Ｃ３、Ｃ４とする。
【００８０】
また、第１の演算増幅器１０の入力換算オフセット電圧をδｖ１とする。
さらに、一対の入力端子５１ａ、５１ｂにそれぞれ入力されるアナログ信号のｎサンプル目の電位をそれぞれｖ１Ｐ＝ｖ１Ｐ（ｎ）、ｖ１Ｍ＝ｖ１Ｍ（ｎ）とする。入力されたアナログ信号は逆相で、第１のキャパシタ１１ａ、１１ｂに入力される。以下、サンプル値は小文字で表す。また、変数ｎは、特に必要な場合以外、省略する。
【００８１】
ここで、量子化回路３０は、ｎ−１サンプル目において、出力端子５９にデジタル信号ＶＤＡＴＡ＝”Ｈ”を出力したとする。すなわち、デジタルアナログ変換回路４０は、端子４０ａにｖＲＰ、端子４０ｂにｖＲＭを出力している。
【００８２】
ｎサンプル目に一対の第１のキャパシタ１１ａ、１１ｂにそれぞれ蓄えられる電荷ｑ１ａ＝ｑ１ａ（ｎ）、ｑ１ｂ＝ｑ１ｂ（ｎ）は、（２−１ａ）〜（２−１ｂ）式で与えられる。同様に、第２のキャパシタ１２ａ、１２ｂ、第３のキャパシタ１３ａ、１３ｂにそれぞれ蓄えられる電荷ｑ２ａ、ｑ２ｂ、ｑ３ａ、ｑ３ｂは、（２−２ａ）〜（２−３ｂ）式で与えられる。なお、上記のとおり、電圧ｖ、電荷ｑのサンプル値ｖ（ｎ）、ｑ（ｎ）は小文字で表し、変数ｎは、とくに必要な場合以外、省略する。
【００８３】
ｑ１ａ＝Ｃ１（ｖ１Ｐ−ｖＣＭ−δｖ１／２）        …（２−１ａ）
ｑ１ｂ＝Ｃ１（ｖ１Ｍ−ｖＣＭ＋δｖ１／２）        …（２−１ｂ）
ｑ２ａ＝Ｃ２（ｖＲＭ−ｖＣＭ−δｖ１／２）        …（２−２ａ）
ｑ２ｂ＝Ｃ２（ｖＲＰ−ｖＣＭ＋δｖ１／２）        …（２−２ｂ）
ｑ３ａ＝Ｃ３（ｖ２Ｐ（ｎ−１／２）−ｖＣＭ−δｖ１／２）  …（２−３ａ）
ｑ３ｂ＝Ｃ３（ｖ２Ｍ（ｎ−１／２）−ｖＣＭ＋δｖ１／２）  …（２−３ｂ）
【００８４】
ここで、ｖＣＭは、第１の演算増幅器１０の同相入力電位である。また、ｖ２Ｐ（ｎ−１／２）、ｖ２Ｍ（ｎ−１／２）は、それぞれ第１の演算増幅器１０の第１の出力端１０ｃ、１０ｄの半周期クロック前の電位、すなわち、半周期前のクロックφが”Ｈ”の第１の期間における最終値を表す。
【００８５】
次に、クロックφが”Ｈ”の第１の期間について考える。第１の期間は、第１の積分回路３１の積分期間である。
【００８６】
ｎサンプル目に第１のキャパシタ１１ａ、１１ｂ、第２のキャパシタ１２ａ、１２ｂ、第３のキャパシタ１３ａ、１３ｂにそれぞれ蓄えられる電荷ｑ１ａ、ｑ１ｂ、ｑ２ａ、ｑ２ｂ、ｑ３ａ、ｑ３ｂは、（３−１ａ）〜（３−３ｂ）式で与えられる。
【００８７】
ｑ１ａ＝Ｃ１（ｖ１Ｍ−ｖＣＭ−δｖ１／２）        …（３−１ａ）
ｑ１ｂ＝Ｃ１（ｖ１Ｐ−ｖＣＭ＋δｖ１／２）        …（３−１ｂ）
ｑ２ａ＝Ｃ２（ｖＲＰ−ｖＣＭ−δｖ１／２）        …（３−２ａ）
ｑ２ｂ＝Ｃ２（ｖＲＭ−ｖＣＭ＋δｖ１／２）        …（３−２ｂ）
ｑ３ａ＝Ｃ３（Δｖ２Ｐ（ｎ）
＋ｖ２Ｐ（ｎ−１／２）−ｖＣＭ−δｖ１／２）  …（３−３ａ）
ｑ３ｂ＝Ｃ３（Δｖ２Ｍ（ｎ）
＋ｖ２Ｍ（ｎ−１／２）−ｖＣＭ＋δｖ１／２）  …（３−３ｂ）
ここで、Δｖ２Ｐ（ｎ）、Δｖ２Ｍ（ｎ）は積分期間内に変化した第１の積分回路３１の出力電位変化分である。
【００８８】
クロックφが”Ｌ”から”Ｈ”に変化するとき、すなわち第２の期間から第１の期間に変化するとき、第１及び第２のキャパシタ１１ａ、１２ａに蓄えられている電荷ｑ１ａ、ｑ２ａは、第３のキャパシタ１３ａに移動する。電荷保存則より、（２−１ａ）＋（２−２ａ）＋（２−３ａ）＝（３−１ａ）＋（３−２ａ）＋（３−３ａ）が得られる。同様に、（２−１ｂ）＋（２−２ｂ）＋（２−３ｂ）＝（３−１ｂ）＋（３−２ｂ）＋（３−３ｂ）が得られる。
【００８９】
従って、（２−１ａ）〜（３−３ｂ）式より、１クロックにおける第１の出力端１０ｃ、１０ｄの電位ｖ２Ｐ、ｖ２Ｍのそれぞれの差分Δｖ２Ｐ、Δｖ２Ｍは、（４−１ａ）、（４−１ｂ）式により表すことができる。
Δｖ２Ｐ（ｎ）＝
（Ｃ１（ｖ１Ｐ−ｖ１Ｍ）−Ｃ２（ｖＲＰ−ｖＲＭ））／Ｃ３  …（４−１ａ）
Δｖ２Ｍ（ｎ）＝
（Ｃ１（ｖ１Ｍ−ｖ１Ｐ）−Ｃ２（ｖＲＭ−ｖＲＰ））／Ｃ３  …（４−１ｂ）
【００９０】
第１の積分回路３１の出力ｖ２は差動電圧出力であるため、１クロックの出力電圧変化量Δｖ２＝Δｖ２Ｐ（ｎ）−Δｖ２Ｍ（ｎ）は、（４−１ａ）、（４−１ｂ）式より（４−２）式により表すことができる。
Δｖ２＝２（Ｃ１（ｖ１Ｐ−ｖ１Ｍ）−Ｃ２（ｖＲＰ−ｖＲＭ））／Ｃ３  …（４−２）
【００９１】
（４−２）式をｚ変換して、第１の積分回路３１の出力Ｖ２は、（４−３）式により表すことができる。
Ｖ２＝（２／（１−ｚ−１））
×（（Ｃ１／Ｃ３）Ｖ１−（Ｃ２／Ｃ３）ＶＲ））  …（４−３）
【００９２】
なお、上記（４−１ａ）〜（４−３）式の導出にあたり、入力端子５１ａ、５１ｂにそれぞれ入力されるアナログ信号の電位ｖ１Ｐ、ｖ１Ｍは、第１の期間と第２の期間とで変化しないと仮定している。上述の議論はクロックφが“Ｌ”から“Ｈ”になったときに電荷が転送され、（４−１ａ）〜（４−３）式が成立する。すなわち、アナログ信号はクロックφが“Ｌ”から“Ｈ”になった瞬間に標本化され、標本化されたアナログ信号を積分していることに相当する。
【００９３】
なお、第１の演算増幅器１０の入力・出力電位をＣＭＦＢ回路によって固定するためには、全区間において第１の演算増幅器１０が閉回路を形成する必要がある。一対の第４のキャパシタ１４ａ、１４ｂは、出力電圧に影響は与えないが、クロックφが”Ｌ”の第２の期間のときに、第１の演算増幅器１０を閉回路とする働きがあり、ＣＭＦＢ回路を正常に動作させるために必要な回路である。
【００９４】
次に、第２の積分回路３２について考える。
まず、クロックφが”Ｈ”の第１の期間について考える。第１の期間は、第２の積分回路３２のサンプリング期間である。
【００９５】
第５のキャパシタ２１ａ、２１ｂ、第６のキャパシタ２２ａ、２２ｂ、第７のキャパシタ２３ａ、２３ｂにそれぞれ蓄えられる電荷ｑ５ａ、ｑ５ｂ、ｑ６ａ、ｑ６ｂ、ｑ７ａ、ｑ７ｂは、（５−１ａ）、（５−１ｂ）、（５−２ａ）、（５−２ｂ）、（５−３ａ）、（５−３ｂ）で与えられる。ただし、第５のキャパシタ２１ａ、２１ｂ、第６のキャパシタ２２ａ、２２ｂ、第７のキャパシタ２３ａ、２３ｂのそれぞれの静電容量をそれぞれＣ５、Ｃ６、Ｃ７とする。
【００９６】
ｑ５ａ＝Ｃ５（ｖ２Ｐ−ｖＣＭ−δｖ２／２）        …（５−１ａ）
ｑ５ｂ＝Ｃ５（ｖ２Ｍ−ｖＣＭ＋δｖ２／２）        …（５−１ｂ）
ｑ６ａ＝Ｃ６（ｖＲＭ−ｖＣＭ−δｖ２／２）        …（５−２ａ）
ｑ６ｂ＝Ｃ６（ｖＲＰ−ｖＣＭ＋δｖ２／２）        …（５−２ｂ）
ｑ７ａ＝Ｃ７（ｖ３Ｐ（ｎ−１／２）−ｖＣＭ−δｖ２／２）  …（５−３ａ）
ｑ７ｂ＝Ｃ７（ｖ３Ｍ（ｎ−１／２）−ｖＣＭ＋δｖ２／２）  …（５−３ｂ）
【００９７】
ここで、ｖ３Ｐ、ｖ３Ｍは、それぞれ第２の演算増幅器２０の第２の出力端２０ｃ、２０ｄの電位、すなわち反転出力端子と非反転出力端子の電位である。また、引数ｎ−１／２は、半クロック前の第２の期間における最終電位値を表す。さらに、δｖ２は、第２の演算増幅器２０の入力オフセット電圧である。
【００９８】
次に、クロックφが”Ｌ”の第２の期間を考える。第２の積分回路３２は積分期間である。第５のキャパシタ２１ａ、２１ｂ、第６のキャパシタ２２ａ、２２ｂ、第７のキャパシタ２３ａ、２３ｂにそれぞれ蓄えられる電荷ｑ５ａ、ｑ５ｂ、ｑ６ａ、ｑ６ｂ、ｑ７ａ、ｑ７ｂは、（６−１ａ）、（６−１ｂ）、（６−２ａ）、（６−２ｂ）、（６−３ａ）、（６−３ｂ）で与えられる。
【００９９】
ｑ５ａ＝Ｃ５（ｖＲＥＦ−ｖＣＭ−δｖ２／２）        …（６−１ａ）
ｑ５ｂ＝Ｃ５（ｖＲＥＦ−ｖＣＭ＋δｖ２／２）        …（６−１ｂ）
ｑ６ａ＝Ｃ６（ｖＲＰ−ｖＣＭ−δｖ２／２）        …（６−２ａ）
ｑ６ｂ＝Ｃ６（ｖＲＭ−ｖＣＭ＋δｖ２／２）        …（６−２ｂ）
ｑ７ａ＝Ｃ７（Δｖ３Ｐ（ｎ）
＋ｖ３Ｐ（ｎ−１／２）−ｖＣＭ−δｖ２／２）  …（６−３ａ）
ｑ７ｂ＝Ｃ７（Δｖ３Ｍ（ｎ）
＋ｖ３Ｍ（ｎ−１／２）−ｖＣＭ＋δｖ２／２）  …（６−３ｂ）
ここで、Δｖ３Ｐ（ｎ）、Δｖ３Ｍ（ｎ）は積分期間内に変化した第２の積分回路３２の出力電位変化分である。
【０１００】
クロックφが”Ｈ”から”Ｌ”に変化するとき、すなわち第１の期間から第２の期間に変化するとき、第５及び第６のキャパシタ２１ａ、２２ａに蓄えられている電荷ｑ５ａ、ｑ６ａは、第７のキャパシタ２３ａに移動する。電荷保存則より、（５−１ａ）＋（５−２ａ）＋（５−３ａ）＝（６−１ａ）＋（６−２ａ）＋（６−３ａ）が得られる。同様に、（５−１ｂ）＋（５−２ｂ）＋（５−３ｂ）＝（６−１ｂ）＋（６−２ｂ）＋（６−３ｂ）が得られる。
【０１０１】
従って、（５−１ａ）〜（６−３ｂ）式より、第２の出力端２０ｃ、２０ｄの電位ｖ３Ｐ、ｖ３Ｍの１クロックの出力電圧変化量Δｖ３Ｐ、Δｖ３Ｍは、（７−１ａ）、（７−１ｂ）式により表すことができる。
【０１０２】
Δｖ３Ｐ（ｎ）＝
（Ｃ５（ｖ２Ｐ−ｖＲＥＦ）−Ｃ６（ｖＲＰ−ｖＲＭ））／Ｃ７  …（７−１ａ）
Δｖ３Ｍ（ｎ）＝
（Ｃ５（ｖ２Ｍ−ｖＲＥＦ）−Ｃ６（ｖＲＭ−ｖＲＰ））／Ｃ７  …（７−１ｂ）
【０１０３】
第２の積分回路３２の出力ｖ３は差動電圧出力ｖ３Ｐ−ｖ３Ｍであるため、１クロックの出力電圧変化量Δｖ３＝Δｖ３Ｐ−Δｖ３Ｍは、（７−１ａ）、（７−１ｂ）式より（７−２）式により表すことができる。
【０１０４】
Δｖ３＝Δｖ３Ｐ−Δｖ３Ｍ
＝（Ｃ５（ｖ２Ｐ−ｖ２Ｍ）−２Ｃ６（ｖＲＰ−ｖＲＭ））／Ｃ７  …（７−２）
【０１０５】
（７−２）式をｚ変換して、第２の積分回路３２の出力Ｖ３は、（７−３）式により表すことができる。
Ｖ３＝（１／（１−ｚ−１））
×（（Ｃ５／Ｃ７）Ｖ２−（２Ｃ６／Ｃ７）ＶＲ））  …（７−３）  
【０１０６】
なお、一対の第８のキャパシタ２４ａ、２４ｂは、出力電圧に影響は与えないが、クロックφが”Ｈ”の第１の期間のときに、第２の演算増幅器２０を閉回路とする働きがあり、ＣＭＦＢ回路を正常に動作させるために必要な回路である。第１の積分回路３１における、一対の第４のキャパシタ１４ａ、１４ｂと同様である。
【０１０７】
次に、端子４０ｃに入力されるデジタル信号ＶＤＡＴＡが”Ｌ”であるとする。この場合、端子４０ａ、４０ｂにはそれぞれＶＲＭ、ＶＲＰが出力される。
したがって、上述の議論と同様に、第１の積分回路３１の１クロックの出力電圧変化量Δｖ２は（８−１）式により表すことができる。
Δｖ２＝
２（Ｃ１（ｖ１Ｐ−ｖ１Ｍ）＋Ｃ２（ｖＲＰ−ｖＲＭ））／Ｃ３  …（８−１）
【０１０８】
また、第２の積分回路３２の１クロックの出力電圧変化量Δｖ３は（８−２）式により表すことができる。
Δｖ３＝
（Ｃ５（ｖ２Ｐ−ｖ２Ｍ）＋２Ｃ６（ｖＲＰ−ｖＲＭ））／Ｃ７  …（８−２）
【０１０９】
すなわち、端子４０ｃに入力されるデジタル信号ＶＤＡＴＡが”Ｈ“の時にはフィードバック信号を接点回路で減算し、デジタル信号ＶＤＡＴＡが”Ｌ“の時にはフィードバック信号を接点回路で加算動作を行う。
【０１１０】
ここで、（４−３）、（７−３）式を図２に表したブロック図と比較すると、本実施例のアナログデジタル変換回路６０においては、以下のように対応することがわかる。
積分回路５４の利得５２ａ＝２（Ｃ１／Ｃ３）＝１
積分回路５４のフィードバック利得５２ｂ＝２（Ｃ２／Ｃ３）＝１
積分回路５６の利得５２ｃ＝（Ｃ５／Ｃ７）＝１
積分回路５６のフィードバック利得５２ｄ＝２（Ｃ６／Ｃ７）＝２
【０１１１】
本実施例のアナログデジタル変換回路６０においては、出力ｖ３は、第１及び第２の演算増幅器１０、２０のそれぞれのオフセット電圧δｖ１、δｖ２に影響されない。また、第１の積分回路３１は平衡構成となっており、第１のキャパシタ１１ａ、１１ｂの入力部、第２のキャパシタ１２ａ、１２ｂのフィードバック部は、クロスカップル接続となっている。さらに、第２の積分回路３２の第６のキャパシタ２２ａ、２２ｂのフィードバック部もクロスカップル接続となっている。
【０１１２】
従って、クロスカップル接続を用いない場合と比べて第１のキャパシタ１１ａ、１１ｂ、第２のキャパシタ１２ａ、１２ｂ、第６のキャパシタ２２ａ、２２ｂの静電容量Ｃ１、Ｃ２、Ｃ６を半分にすることができ、回路面積の削減を図ることができる。
また、積分回路５６の入力部にはクロスカップル接続を用いていないので、Ｃ５＝Ｃ６＝Ｃ７と同じ大きさの容量を用いても、利得５２ｃ＝１、利得５２ｄ＝２とすることができ、容量相対ばらつきを最小限に抑えることができる。
【０１１３】
ところで、第１のキャパシタ１１ａ、１１ｂの静電容量Ｃ１を半分にすることによって、容量に起因する雑音電力は２倍になる。すなわち、入力部における雑音が２倍となる。
しかし、本実施例においては、積分器３１の入力部をクロスカップル接続していることから、信号電圧も２倍になる。そのため、入力部における信号電力と容量に起因する雑音電力の比は、２倍（３ｄＢ）改善され、高精度に入力電位を標本化することができ、高精度なデルタシグマ型アナログデジタル変換回路を実現することができる。
【０１１４】
また、デルタシグマ型アナログデジタル変換回路において、主要な雑音源は第１の演算増幅器１０の１／ｆ雑音である。しかし、本実施例においては、入力がクロスカップル接続されているため、同一の静電容量を用いた場合、信号電圧は２倍になる。従って、従来例と同じ１／ｆ雑音電力を有する演算増幅器を用いた場合、信号電力と１／ｆ雑音電力の比は、４倍（６ｄＢ）改善され、高精度なデルタシグマ型アナログデジタル変換回路を実現することができる。
【０１１５】
なお、上記のとおり、本実施例においては、アナログデジタル変換回路６０は、クロックφに同期して動作する。すなわち、奇数の各スイッチは、クロックφが”Ｈ”の第１の期間はオンし、クロックφが”Ｌ”の第２の期間はオフする。また反対に、偶数の各スイッチは、クロックφが”Ｈ”の第１の期間はオフし、クロックφが”Ｌ”の第２の期間はオンする。
【０１１６】
しかし、各キャパシタに蓄積された電荷を確実に移動させるためには、第１の期間と第２の期間との間、及び第２の期間と第１の期間との間に、すべてのスイッチをオフとする一定の時間を設けた方が望ましい。すなわち、奇数の各スイッチは、クロックφが”Ｌ”から”Ｈ”に変化したとき、偶数の各スイッチがオフしてから一定時間経過後にオンするように制御する。同様に、偶数の各スイッチは、クロックが”Ｈ”から”Ｌ”に変化したとき、奇数の各スイッチがオフしてから一定時間経過後にオンするように制御する。
【０１１７】
このような制御は、例えば、クロックφに同期し、同時に”Ｈ”にならない２相クロックφ１、φ２を用いることにより可能である。さらに、各キャパシタの電荷移動を確実にするために、多相のクロックを用いることもできる。
【０１１８】
ところで、本実施例のアナログデジタル変換回路６０の第１及び第２の積分回路３１、３２においては、クロックφが変化するときに、各キャパシタに蓄積された電荷が移動し出力電位が変化する。
例えば、第２の積分回路３２は、第２の期間の積分期間のときに（７−２）式に表したように出力電位が変化する。この出力電位の変化は、入力信号の積分が行われたことによる変化である。
【０１１９】
一方、第２の積分回路３２は、第１の期間のサンプリング期間のときも、出力電位が変化する。すなわち、第２の期間の積分期間において、第５及び第６のキャパシタ２１ａ、２１ｂ、２２ａ、２２ｂの電荷が第７のキャパシタ２３ａ、２３ｂに移動する。その後第１の期間において、第８のキャパシタ２４ａ、２４ｂが第２の入力端２０ａ、２０ｂに接続されたとき、第２の入力端の総電荷量が保存されるため電荷が移動する。そのため、第８のキャパシタ２４ａ、２４ｂの電荷が変化し、第２の演算増幅器２０の出力電位が変化する。
【０１２０】
この出力電位の変化は、第８のキャパシタ２４ａ、２４ｂの静電容量が第７のキャパシタの静電容量と等しければ、第２の期間の積分期間における出力電位の変化と大きさがほぼ等しく、符号が反対となる。
このような電位の変化においては、積分回路に用いる演算増幅器の有限利得の影響が現れる。
【０１２１】
図３は、本発明の実施形態に係るアナログデジタル変換回路の他の構成を例示する回路図である。
図３に表したように、本実施例のアナログデジタル変換回路６０ａは、アナログデジタル変換回路６０の第２の積分回路３２に一対の第９のキャパシタ２５ａ、２５ｂ、第１０のキャパシタ２６ａ、２６ｂ、スイッチＳ２５ａ、Ｓ２５ｂ、Ｓ２６ａ、Ｓ２６ｂ、Ｓ５ａ、Ｓ５ｂ、Ｓ６ａ、Ｓ６ｂを追加した構成である。これ以外の点については、アナログデジタル変換回路６０と同様である。
【０１２２】
ここで、第９のキャパシタ２５ａ、２５ｂの静電容量Ｃ９は、第５のキャパシタ２１ａ、２１ｂの静電容量Ｃ５と等しい。また、第１０のキャパシタ２６ａ、２６ｂの静電容量Ｃ１０は、第６のキャパシタ２２ａ、２２ｂの静電容量Ｃ６と等しい。
【０１２３】
第９のキャパシタ２５ａは、一端が第８のキャパシタ２４ａの他端に接続される。また、他端は、スイッチＳ５ｂを介して第１の演算増幅器１０の第１の出力端１０ｄと、スイッチＳ６ｂを介して第１の演算増幅器１０の同相出力電位ＶＲＥＦと、に接続される。
【０１２４】
同様に、第９のキャパシタ２５ｂは、一端が第８のキャパシタ２４ｂの他端に接続される。また、他端は、スイッチＳ５ａを介して第１の演算増幅器１０の第１の出力端１０ｃと、スイッチＳ６ａを介して第１の演算増幅器１０の同相出力電位ＶＲＥＦと、に接続される。
このように、第９のキャパシタ２５ａ、２５ｂは、第１の期間は第１の積分回路３１の出力に、第２の期間は第１の積分回路３１の同相出力電位ＶＲＥＦに、それぞれ接続される。
【０１２５】
第１０のキャパシタ２６ａは、一端が第８のキャパシタ２４ａの他端に接続される。また、他端は、スイッチＳ２５ａを介してデジタルアナログ変換回路４０の端子４０ａと、スイッチＳ２６ａを介してデジタルアナログ変換回路４０の端子４０ｂと、に接続される。
【０１２６】
同様に、第１０のキャパシタ２６ｂは、一端が第８のキャパシタ２４ｂの他端に接続される。また、他端は、スイッチＳ２５ｂを介してデジタルアナログ変換回路４０の端子４０ｂと、スイッチＳ２６ｂを介してデジタルアナログ変換回路４０の端子４０ａと、に接続される。
【０１２７】
このように、第１０のキャパシタ２６ａ、２６ｂは、一端が第８のキャパシタ２４ａ、２４ｂの他端にそれぞれ接続され、他端がデジタルアナログ変換回路４０の端子４０ａ、４０ｂに逆相で接続される。
【０１２８】
図３に表したように、第９及び第１０のキャパシタ２５ａ、２５ｂ、２６ａ、２６ｂに蓄えられる電荷は、第６のキャパシタ２３ａ、２３ｂに伝達されない。そのため、本実施例における第２の積分回路３２のａの伝達関数は、図１に表した第２の積分回路３２と同様であり変化はない。
すなわち、（５−１ａ）〜（８−２）式は、本実施例の積分回路３２ａについても同様に成立する。
【０１２９】
第９のキャパシタ２５ａ、２５ｂは、第１の期間において、それぞれ第５のキャパシタ２１ａ、２１ｂとは逆極性の電位が入力される。また、第２の期間においては、ともに同電位に接続され電荷が放電される。
第１０のキャパシタ２６ａ、２６ｂは、第１の期間において、それぞれ第６のキャパシタ２２ａ、２２ｂとは逆極性の電位が入力される。また、第２の期間においては、電荷が放電される。
【０１３０】
そのため、第９のキャパシタ２５ａと第１０のキャパシタ２６ａとに蓄積される電荷の和は、第５のキャパシタ２１ａと第６のキャパシタ２２ａとに蓄積される電荷の和と大きさがほぼ等しく、符号が反対になっている。第９のキャパシタ２５ｂと第１０のキャパシタ２６ｂとについても同様である。
【０１３１】
従って、第１の期間において、スイッチ２３ａ、２３ｂがオンした場合、第９のキャパシタ２５ａ、２５ｂ、第１０のキャパシタ２６ａ、２６ｂに蓄積された電荷が、第５のキャパシタ２１ａ、２１ｂ、第６のキャパシタ２２ａ、２２ｂに移動する。これらのキャパシタの第２の入力端２０ａ、２０ｂにおける電荷の和はゼロである。そのため、第２の入力端２０ａ、２０ｂの電位が保持される。また、第８のキャパシタ２４ａ、２４ｂの電荷は移動せず第２の演算増幅器２０の出力電位は、第２の期間における出力電位とほぼ同じ値となる。
【０１３２】
このように、第９のキャパシタ２５ａ、２５ｂ、第１０のキャパシタ２６ａ、２６ｂを追加することにより、第２の積分回路３２ａにおいては、第２の演算増幅器２０の入出力の電位の変動を抑制し、有限利得の影響を低減することができる。
【０１３３】
第１の積分回路３１に関しても同様にキャパシタを追加することができるが、等価入力抵抗Ｒｅｑは低下する。
第１の積分回路３１の等価入力抵抗Ｒｅｑは、（９−１）式により与えられる。
Ｒｅｑ＝１／（２Ｃ１ｆｓ）        …（９−１）
【０１３４】
例えば、サンプリング周波数ｆｓ＝１０ＭＨｚ、第１のキャパシタ１１ａ、１１ｂの静電容量Ｃ１＝１ｐＦとすると、（９−１）式より等価入力抵抗Ｒｅｑ＝５０ｋΩとなる。一方、第１の積分回路３１にも本実施例の第２の積分回路３２ａと同様に、第９及び第１０のキャパシタ２５ａ、２５ｂ、２６ａ、２６ｂを接続すると、等価入力抵抗Ｒｅｑは低下する。
【０１３５】
例えば、第９及び第１０のキャパシタ２５ａ、２５ｂ、２６ａ、２６ｂの静電容量をそれぞれＣ９＝Ｃ１、Ｃ１０＝Ｃ２とすると、等価入力抵抗Ｒｅｑは、（９−１）式の半分となり、２５ｋΩとなる。
【０１３６】
アナログデジタル変換回路６０ａはアナログ電圧を検出する回路であり、入力抵抗の低下は望ましくないことが多い。しかし、応用上、入力抵抗の低下の低下が問題とならない場合は、本実施例の第２の積分回路３２ａのように、第９及び第１０のキャパシタ２５ａ、２５ｂ、２６ａ、２６ｂを接続してもよい。
【０１３７】
図４は、本発明の実施形態に係る光結合型絶縁回路の構成を例示する回路図である。
図４に表したように、本実施例の光結合型絶縁回路８０は、アナログデジタル変換回路６０、制御回路７１、符号化回路７２、ＬＥＤドライブ回路７３（ドライブ回路）、フォトカプラ７４（電気電気変換回路）、復号化回路７５を備える。本実施例においては、電気電気変換回路としてフォトカプラ７４を用いている。
【０１３８】
入力端子５１ａ、５１ｂから入力されたアナログ信号は、アナログデジタル変換回路６０により、デジタル信号ＶＤＡＴＡに変換され、サンプリング周波数ｆｓのクロックφとともに符号化回路７２に入力される。符号化回路７２は、入力されたデジタル信号ＶＤＡＴＡとクロックφとを用いて変調し、シングルビットストリームに符号化して出力する。
【０１３９】
符号化回路７２の出力は、ＬＥＤドライブ回路７３（ドライブ回路）に入力され、フォトカプラ７４（電気電気変換回路）を駆動する。フォトカプラ７４（電気電気変換回路）の出力は、復号化回路７５に入力され、デジタル信号ＶＤＡＴＡとクロックφとに復号化して出力端子９１、９２にそれぞれ出力する。
制御回路７１は、光結合型絶縁回路８０の各部を制御する。なお、図４においては、制御回路７１からアナログデジタル変換回路６０への出力のみを記載して、他の制御線については、記載を省略している。
【０１４０】
このように、本実施例の光結合型絶縁回路８０は、入力端子５１ａ、５１ｂに入力されたアナログ信号ｖ１を１ビットのデジタル信号ＶＤＡＴＡとして出力する回路であり、入出力間は、フォトカプラ７４（電気電気変換回路）により絶縁されている。
アナログデジタル変換回路６０は、上記のデルタシグマ型アナログデジタル変換回路と同様である。
【０１４１】
符号化回路７２は、後段のフォトカプラ７４（電気電気変換回路）の１本の信号線でデータを伝送するために、デジタル信号ＶＤＡＴＡとクロックφとをシングルビットストリームに符号化する。符号化は、デジタル信号ＶＤＡＴＡにクロックφの周波数成分を乗せるデータの変調（変換）、時間多重、周波数多重などにより行うことができる。
【０１４２】
フォトカプラ７４（電気電気変換回路）は、入力される電気信号を光信号に変換し、また光信号を電流に変換して出力する絶縁回路７４ａと、その出力された電流を電圧に変換するトランスインピーダンス型増幅回路７４ｂとを有する。
【０１４３】
復号化回路７５は、フォトカプラ７４（電気電気変換回路）の出力を入力して、デジタル信号ＶＤＡＴＡとクロックφとを復号する。
例えば、入力データから、ＤＬＬなどによりクロックφを再生し、さらにデジタル信号ＶＤＡＴＡを復号する。なお、クロックφの再生は、ＰＬＬを用いてもよい。
【０１４４】
なお、本実施例においては、電気電気変換回路としてフォトカプラ７４を用いた構成を例示しているが、本発明はこれに限定されない。入力された電気信号を光信号に変換して、その光信号を再度電気信号に変換して出力することにより、入出力間の電気信号を絶縁できればよい。例えば、図４に表した絶縁回路７４ａとして、電気信号を光信号に変換し、光信号を光ファイバーなどにより伝送してから、再度光信号を電気信号に変換する構成とし、電気信号をトランスインピーダンス型増幅回路７４ｂで増幅して出力してもよい。
【０１４５】
工場、病院など大電力の電気機器と高感度の電子機器とが混在する環境においては、ノイズ耐量の大きな絶縁回路、例えば絶縁型増幅器が用いられる。フォトカプラなど光学的に信号を伝送する光結合型絶縁回路は、入出力間が電気的に完全に絶縁されるため、ノイズ耐量に優れる。
【０１４６】
しかし、フォトカプラなどでは、ＬＥＤなど電気信号を光信号に変換する素子や、再度光信号を電気信号に変換する素子の非直線性などにより、アナログ信号を高精度で伝送するには制限がある。そのため、アナログ信号をデジタル信号に変換して、フォトカプラで伝送する。
【０１４７】
上記実施例のアナログデジタル変換回路６０を用いてアナログ信号をデジタル信号に変換してフォトカプラで伝送することにより、高精度の光結合型絶縁回路８０を提供することができる。
なお、本実施例においては、アナログデジタル変換回路６０を用いた構成を例示しているが、アナログデジタル変換回路６０ａを用いることもできる。
【０１４８】
また、本実施例の光結合型絶縁回路８０においては、デルタシグマ変調された１ビットのデジタル信号ＶＤＡＴＡとクロックφとを出力する構成を例示しているが、多ビットのＰＣＭデータとクロックとを出力することもできる。
図５は、本発明の実施形態に係る光結合型絶縁回路の他の構成を例示する回路図である。
図５に表したように、本実施例の光結合型絶縁回路８１においては、デシメーションフィルタ７６をさらに備えている点が、光結合型絶縁回路８０と異なる。
【０１４９】
光結合型絶縁回路８０の１ビットのデジタル信号をデシメーションフィルタ７６に入力して、サンプリング周波数を１／ｍにダウンサンプルした多ビットのＰＣＭデータと、クロックを出力端子９１ａ、９２ａにそれぞれ出力する。ここで、ｍは、２以上の整数とすることができる。また、ｍは任意の正の有理数とすることもできる。
【０１５０】
なお、出力するＰＣＭデータは、多ビットのデータをパラレルで出力することができる。またＰＣＭデータは、シリアルで出力することもできる。
本実施例の光結合型絶縁回路８１においては、出力されるデジタル信号がＰＣＭデータであるため、その後のデータ処理に適する。
【０１５１】
図６は、本発明の実施形態に係る光結合型絶縁回路の他の構成を例示する回路図である。
図６に表したように、本実施例の光結合型絶縁回路８２においては、ローパスフィルタ７７をさらに備えている点が、光結合型絶縁回路８０と異なる。
【０１５２】
光結合型絶縁回路８０の１ビットのデジタル信号をローパスフィルタ７７に入力して、アナログ信号として、出力端子９３に出力する。
入出力がアナログ信号となり、処理が容易となる。
【０１５３】
ローパスフィルタ７７は、例えば、アクティブフィルタにより構成することができる。例えば、アナログデジタル変換回路６０における第１及び第２の積分回路３１、３２と同様に、スイッチトキャパシタフィルタによりローパスフィルタを構成することができる。
【０１５４】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、アナログデジタル変換回路及び光結合型絶縁回路を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１５５】
その他、本発明の実施形態として上述したアナログデジタル変換回路及び光結合型絶縁回路を基にして、当業者が適宜設計変更して実施し得る全てのアナログデジタル変換回路及び光結合型絶縁回路も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【０１５６】
１０  第１の演算増幅器
１０ａ、１０ｂ  第１の入力端
１０ｃ、１０ｄ  第１の出力端
１１ａ、１１ｂ  第１のキャパシタ
１２ａ、１２ｂ  第２のキャパシタ
１３ａ、１３ｂ  第３のキャパシタ
１４ａ、１４ｂ  第４のキャパシタ
２０  第２の演算増幅器
２０ａ、２０ｂ  第２の入力端
２０ｃ、２０ｄ  第２の出力端
２１ａ、２１ｂ  第５のキャパシタ
２２ａ、２２ｂ  第６のキャパシタ
２３ａ、２３ｂ  第７のキャパシタ
２４ａ、２４ｂ  第８のキャパシタ
２５ａ、２５ｂ  第９のキャパシタ
２６ａ、２６ｂ  第１０のキャパシタ
３０  量子化回路
３０ａ、３０ｂ、３０ｃ  端子
３１  第１の積分回路
３２、３２ａ  第２の積分回路
４０  デジタルアナログ変換回路
４０ａ、４０ｂ、４０ｃ  端子
５１、５１ａ、５１ｂ  入力端子
５２ａ、５２ｂ、５２ｃ、５２ｄ  利得
５３、５５  接点回路
５４、５６  積分回路
５９、９１〜９３  出力端子
６０、６０ａ  アナログデジタル変換回路
７１  制御回路
７２  符号化回路
７３  ＬＥＤドライブ回路（ドライブ回路）
７４  フォトカプラ（電気電気変換回路）
７４ａ  絶縁回路
７４ｂ  トランスインピーダンス型増幅回路
７５  復号化回路
７６  デシメーションフィルタ
７７  ローパスフィルタ
８０〜８２  光結合型絶縁回路
ＧＮＤ  接地
Ｓ１ａ〜Ｓ６ｂ  スイッチ
Ｓ１１ａ〜Ｓ１５ｂ  スイッチ
Ｓ２０ａ〜Ｓ２６ｂ  スイッチ
ＳＷ１  第１のスイッチ回路
ＳＷ２  第２のスイッチ回路
Ｖｃｃ  電源
ＶＣＭ  同相入力電位
ＶＲＥＦ  同相出力電位
ＶＲＰ、ＶＲＭ  基準電位
【図１】
2010283745.tif 000003
【図２】
2010283745.tif 000004
【図３】
2010283745.tif 000005
【図４】
2010283745.tif 000006
【図５】
2010283745.tif 000007
【図６】
2010283745.tif 000008