(57)【要約】【課題】従来よりも少数のＬＥを用いてより小面積のＤＦＦを構成できる、ビアパターンによって論理を変更可能な半導体装置及びその製造方法を提供すること。【解決手段】半導体装置の製造方法は、  複数のトランジスタと、これらに接続された第１メタル層とが形成された基板において、第１メタル層の上に、第１ビアパターンを含む第１ビア層を形成する工程と、  第１ビア層の上に第２メタル層、第２ビア層および第３メタル層を形成する工程と、  第３メタル層の上に、第３ビアパターンを含む第３ビア層を形成する工程とを含み、  複数の前記トランジスタによって基本論理素子が構成され、  基本論理素子が、２つのＮ型トランジスタ及び２つのＰ型トランジスタ（ＣＳ２）と、１つのＡＯＩゲート（ＡＯＩ）と、２つのインバータ（ＩＮＶ）とを備え、  第１ビアパターンによって基本論理素子の論理を決定し、  第３ビアパターンによって基本論理素子間の配線を決定する。【選択図】図１
2010283087.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタと、各トランジスタのゲート、ソース及びドレインに接続された第１メタル層とが形成された基板において、前記第１メタル層の上に、基本論理素子の論理を決定する論理決定用ビアパターンを含むビア層を形成する第１工程と、
前記ビア層の上に、少なくとも第２メタル層を形成する第２工程と、
前記第２メタル層の上に、前記基本論理素子間の配線を決定する配線決定用ビアパターンを含むビア層を形成する第３工程とを含み、
複数の前記トランジスタによって前記基本論理素子が構成され、
前記基本論理素子が、第１Ｎ型トランジスタ及び第２Ｎ型トランジスタ並びに第１Ｐ型トランジスタ及び第２Ｐ型トランジスタと、１つのＡＯＩゲートと、２つのインバータとを備え、
前記ＡＯＩゲートが、放電パスと充電パスから構成され、
前記放電パスが、直列接続された２つのＮ型トランジスタと、直列接続されたこれら２つのＮ型トランジスタに並列接続された１つのＮ型トランジスタとを備え、
前記充電パスが、並列接続された２つのＰ型トランジスタと、並列接続されたこれら２つのＰ型トランジスタに直列接続された１つのＰ型トランジスタとを備え、
前記論理決定用ビアパターンが、前記基本論理素子が所定の論理回路を構成するように、前記第１及び第２Ｎ型トランジスタ、前記第１及び第２Ｐ型トランジスタ、前記ＡＯＩゲート、並びに前記インバータ間の接続を決定する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記論理決定用ビアパターンが、１つの前記基本論理素子内に、１つのＮＯＲゲート、２つのトランスミッションゲート及び２つの並列インバータの何れかを形成するように、前記第１及び第２Ｎ型トランジスタ並びに前記第１及び第２Ｐ型トランジスタ間を接続することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記論理決定用ビアパターンに応じて、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、論理反転ＡＮＤ、論理反転ＯＲ、ＥＸＯＲ、ＥＸＮＯＲ、前記ＡＯＩ、マルチプレクサ、及び論理反転マルチプレクサからなる群の中から選択される少なくとも１つが形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
基板に形成された複数のトランジスタと、
前記トランジスタのゲート、ソース及びドレインに接続された第１メタル層（Ｍ１）と、
前記第１メタル層の上に形成された、基本論理素子の論理を決定する論理決定用ビアパターンを含むビア層と、
前記ビア層の上に形成された少なくとも一層の第２メタル層と、
前記第２メタル層の上に形成された、前記基本論理素子間の配線を決定する配線決定用ビアパターンを含むビア層とを備え、
複数の前記トランジスタによって前記基本論理素子が構成され、
前記基本論理素子が、第１Ｎ型トランジスタ及び第２Ｎ型トランジスタ並びに第１Ｐ型トランジスタ及び第２Ｐ型トランジスタ（ＣＧ２）と、１つのＡＯＩゲートと、２つのインバータ（ＩＮＶ）とを備え、
前記ＡＯＩゲートが、放電パスと充電パスから構成され、
前記放電パスが、直列接続された２つのＮ型トランジスタと、直列接続されたこれら２つのＮ型トランジスタに並列接続された１つのＮ型トランジスタとを備え、
前記充電パスが、並列接続された２つのＰ型トランジスタと、並列接続されたこれら２つのＰ型トランジスタに直列接続された１つのＰ型トランジスタとを備え、
前記論理決定用ビアパターンが、前記基本論理素子が所定の論理回路を構成するように、前記第１及び第２Ｎ型トランジスタ、前記第１及び第２Ｐ型トランジスタ、前記ＡＯＩゲート、並びに前記インバータ間の接続を決定する
ことを特徴とする半導体装置。
【請求項５】
前記論理決定用ビアパターンが、１つの前記基本論理素子内に、１つのＮＯＲゲート、２つのトランスミッションゲート及び２つの並列インバータの何れかを形成するように、第１及び第２前記Ｎ型トランジスタ並びに前記第１及び第２Ｐ型トランジスタ間を接続していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記論理決定用ビアパターンに応じて、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、論理反転ＡＮＤ、論理反転ＯＲ、ＥＸＯＲ、ＥＸＮＯＲ、前記ＡＯＩ、マルチプレクサ、及び論理反転マルチプレクサからなる群の中から選択される少なくとも１つが形成されることを特徴とする請求項４又は５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ビアパターンによって論理を変更可能な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
集積回路の微細化・高集積化技術の進歩により、ＳｏＣ（System On a Chip）フォトマスクコストや設計費用といった初期開発費用が増加しているため、生涯生産個数の少ない（１０万個以下）少量多品種ＡＳＩＣの製造が経済的に難しくなっている。このため、ＡＳＩＣの生産品種数は減少しており、これに代わってＦＰＧＡのようなプログラマブルデバイスが製品に使用されるようになってきた。しかしながら、ＦＰＧＡはスタンダードセルベースＡＳＩＣと比べて消費電力が大きく、チップ面積が数十倍になるなど、性能面で劣っているため、チップコストの制約や低消費電力が要求される用途では使用することができない。
【０００３】
このために、近年ストラクチャードＡＳＩＣと呼ばれるＡＳＩＣとＦＰＧＡの中間に位置する製造方式が、低コストＬＳＩ製造方式として提案されてきている。ストラクチャードＡＳＩＣでは、トランジスタ作製などの工程において使用されるマスクは共用化し、数層のメタルおよびビア工程用マスクを作成することで論理をカスタマイズすることができる。このように作成するマスク枚数が少ないことからフォトマスク作成費用を大きく削減することができ、少量生産ＡＳＩＣの初期コスト低減に効果がある。
【０００４】
また、さらにマスクコストを削減する手法として、配線層マスクも共用化し、ビア工程用マスクのみを変更する「ビアプログラマブルデバイス」が提案されている。図１２は、上記したＬＳＩに関して、生涯生産個数と作製総コストとの関係を概念的に示すグラフである。ＡＳＩＣは初期開発費用が高額ではあるがチップ１個あたりの費用は低額であるため、大量生産するＬＳＩでは総費用が少ない。反対に、ＦＰＧＡでは、初期開発費用は低額ではあるがチップ１個あたりの費用は高額であるため、ごく少量生産ＬＳＩで総費用が少ない。一方、ストラクチャードＡＳＩＣの１種であるビアプログラマブルデバイスは少量から中量生産するＬＳＩで総費用がもっとも低額になる。
【０００５】
現在までにいくつかのビアプログラマブルデバイスが提案されており、基本論理素子（Logic Element、以下、ＬＥとも記す）としてルックアップテーブル（ＬＵＴ：Look Up Table）を使用するデバイスや、ゲートアレイをベースとしたデバイスが知られている。一方、これらと異なる基本論理素子を採用したビアプログラマブルロジックデバイス（Via Programmable logic using Exclusive or array、以下「ＶＰＥＸ」とも記す）が提案されている（下記非特許文献１、２参照）。
【０００６】
ＶＰＥＸでは、ＬＥとして、ＥＸＯＲ（Exclusive-or）を構成可能な複合ゲート部とインバータ（以下、ＩＮＶとも記す）とを組み合わせた回路を使用しており、一般的なＬＵＴをＬＥとして用いるデバイスと比較すると、面積・スピードに優れ、特に消費電力が１／３程度と非常に小さいことが報告されている。
【０００７】
図１３にＶＰＥＸのＬＥの回路図及びレイアウト図を示す。図１３（ａ）に示したように、ＬＥは回路ブロックＣＧとインバータＩＮＶとで構成され、回路ブロックＣＧはＡＯＩ複合ゲートとＮＯＲゲートとで構成されている。ＡＯＩ複合ゲートは、図１４に示すように、放電パス及び充電パスから構成されている。放電パスは、ＮＭＯＳトランジスタＮ１及びＮ２が直列に接続され、それに並列にＮＭＯＳトランジスタＮ３が接続されて構成されている。充電パスは、放電パスと相補的に動作しなければならず、ＰＭＯＳトランジスタＰ１及びＰ２が並列に接続され、それに直列にＰＭＯＳトランジスタＰ３が接続されて構成されている。
【０００８】
ＶＰＥＸでは、図１５に示した断面図のように、第１ビア層のビアＶ１でＬＥの論理を決定し、第３ビア層のビアＶ３でＬＥ間の接続を決定する方式を採用している。すなわち、ＶＰＥＸでは、第１ビア層のビアパターンを変更することによってＬＥの論理を変更することができ、第３ビア層のビアパターンを変更することによって配線接続を変更することができる。それ以外のビア層のビアＶ２、Ｖ４、メタル層のメタルＭ１〜Ｍ５、及びコンタクト層のコンタクトＣの形成には、既存のフォトマスクが使用される。すなわち、第１及び第３ビア層を除く層は、マスクをカスタマイズせずに、多様な製品種類で共通のフォトマスクを使用してパターン形成される。従って、これらに関しては、カスタマイズに伴うフォトマスク費用が発生せず、ビアＶ１およびビアＶ３マスクの作製をするだけでＬＳＩをカスタマイズすることが可能であり、少量生産ＡＳＩＣの初期コストを大幅に削減できる。また、第１及び第３ビア層のビアＶ１、Ｖ３の形成には、電子ビームウエハ直接描画技術（ＥＢ直描）、特にキャラクタプロジェクション露光方法を採用することも可能であり、この場合マスクをまったく作製せずにカスタマイズすることも可能である。
【０００９】
複合ゲート部がＥＸＯＲゲートとして使用される場合には、図１３（ａ）の細い破線で示したように接続される。また、ＥＸＯＲゲート以外の論理を演算するためには、第１ビア層のビアパターンを変更して、ＡＯＩゲート、ＮＯＲゲートおよびＩＮＶ間の接続を変更する。回路の接続の変更は、図１３（ｂ）の丸印で示すビア（第１ビア層）の候補位置の複数を選択することで行われる。例えば、ＡＮＤを構成する場合の例を図１６に示す。図１６（ａ）において、ＡＮＤを構成する場合のビアの位置を黒丸で示している。図１６（ａ）に付したＩＮ１、ＩＮ２、ＯＵＴ、Ｃの符号は、（ｂ）に示した各端子に対応する。このように、接続変更は図１３（ｂ）の丸印で示したビアを打ち変えることで可能となる。第１ビア層のビアパターンの打ち変えで、１つのＬＥから出力可能な論理は、図１７に示すように１入力１出力論理のインバータＩＮＶ、バッファＢＵＦ、２入力１出力論理のすべて（ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＢｕｂＡＮＤ（論理反転ＡＮＤ）、ＢｕｂＯＲ（論理反転ＯＲ）、ＥＸＯＲ、ＥＸＮＯＲ）、３入力１出力論理のＡＯＩ、ＢＭＵＸ（反転論理マルチプレクサ）の１２種類の論理が実現可能となる。このように、ＶＰＥＸは２入力１出力素子の全ての論理を含む１２種類の論理を組み合わせてあらゆる論理関数を出力できる。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】川原崎正英，中村明博，西本智広，下林義明，藤野毅，“ＥＢ直描を使ったマスクレスビアプログラマブルデバイスＶＰＥＸの提案と回路性能評価”，電子情報通信学会，pp.61-66，11月(2007)
【非特許文献２】中村明博，川原崎正英，吉川雅弥，藤野毅，“ＥＢ描画を使った少量生産システムＬＳＩのためのビアプログラマブルデバイス（ＶＰＥＸ）の開発”，第10回LSI IPデザインアワード，2008年
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＬＳＩには、組み合わせ論理回路に加えて、データを一時的に記憶するためのＤフリップフロップが必要であり、これらを組み合わせて、さまざまな演算を実行するための順序回路を構成することができる。ＶＰＥＸでは、複数のＬＥを用いてＲｅｓｅｔ付Ｄフリップフロップ（ＤＦＦ）を構成できる。しかし、一般的なＤＦＦでよく用いられているトランスミッションゲート（Ｔｇ）を作製できないため、図１８に示すような特殊な回路構成のＤＦＦを使用していた。即ち、ＤＦＦ構成時には、４つのＬＥ（破線領域）が必要となり、面積が大きくなる問題があった。
【００１２】
従って、本発明は、上記の課題を解決すべく、従来よりも少ない数のＬＥを用いてより小さい面積のＤＦＦを構成できる、ビアパターンによって論理を変更可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題は以下によって解決される。なお、括弧を付して符号を記載しているが、これは本発明の理解を容易にするためであり、本発明を限定することを意図したものではない。
【００１４】
本発明に係る第１の半導体装置の製造方法は、
複数のトランジスタと、各トランジスタのゲート、ソース及びドレインと接続された第１メタル層（Ｍ１）とが形成された基板において、前記第１メタル層の上に、基本論理素子の論理を決定する論理決定用ビアパターンを含むビア層（Ｖ１）を形成する第１工程と、
前記ビア層の上に、少なくとも第２メタル層（Ｍ２）を形成する第２工程と、
前記第２メタル層の上に、前記基本論理素子間の配線を決定する配線決定用ビアパターンを含むビア層（Ｖ３）を形成する第３工程とを含み、
複数の前記トランジスタによって基本論理素子（ＬＥ）が構成され、
前記基本論理素子（ＬＥ）が、第１Ｎ型トランジスタ及び第２Ｎ型トランジスタ並びに第１Ｐ型トランジスタ及び第２Ｐ型トランジスタ（ＣＧ２）と、１つのＡＯＩゲート（ＡＯＩ）と、２つのインバータ（ＩＮＶ）とを備え、
前記ＡＯＩゲートが、放電パスと充電パスから構成され、
前記放電パスが、直列接続された２つのＮ型トランジスタ（Ｎ１、Ｎ２）と、直列接続されたこれら２つのＮ型トランジスタに並列接続された１つのＮ型トランジスタ（Ｎ３）とを備え、
前記充電パスが、並列接続された２つのＰ型トランジスタ（Ｐ１、Ｐ２）と、並列接続されたこれら２つのＰ型トランジスタに直列接続された１つのＰ型トランジスタ（Ｐ３）とを備え、
前記論理決定用ビアパターンが、前記基本論理素子が所定の論理回路を構成するように、前記第１及び第２Ｎ型トランジスタ、前記第１及び第２Ｐ型トランジスタ、前記ＡＯＩゲート、並びに前記インバータ間の接続を決定することを特徴としている。
【００１５】
本発明に係る第２の半導体装置の製造方法は、上記第１の半導体装置の製造方法において、
前記論理決定用ビアパターンが、１つの前記基本論理素子内に、１つのＮＯＲゲート、２つのトランスミッションゲート及び２つの並列インバータの何れかを形成するように、前記第１及び第２Ｎ型トランジスタ並びに前記第１及び第２Ｐ型トランジスタ間を接続することを特徴としている。
【００１６】
本発明に係る第３の半導体装置の製造方法は、上記第１又は第２の半導体装置の製造方法において、
前記論理決定用ビアパターンに応じて、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、論理反転ＡＮＤ、論理反転ＯＲ、ＥＸＯＲ、ＥＸＮＯＲ、前記ＡＯＩ、マルチプレクサ、及び論理反転マルチプレクサからなる群の中から選択される少なくとも１つが形成されることを特徴としている。
【００１７】
本発明に係る第１の半導体装置は、
基板に形成された複数のトランジスタと、
前記トランジスタのゲート、ソース及びドレインに接続された第１メタル層（Ｍ１）と、
前記第１メタル層（Ｍ１）の上に形成された、基本論理素子の論理を決定する論理決定用ビアパターンを含むビア層（Ｖ１）と、
前記ビア層の上に形成された第２メタル層（Ｍ２）と、
前記第２メタル層の上に形成された、前記基本論理素子間の配線を決定する配線決定用ビアパターンを含むビア層（Ｖ３）とを備え、
複数の前記トランジスタによって基本論理素子（ＬＥ）が構成され、
前記基本論理素子（ＬＥ）が、第１Ｎ型トランジスタ及び第２Ｎ型トランジスタ並びに第１Ｐ型トランジスタ及び第２Ｐ型トランジスタ（ＣＧ２）と、１つのＡＯＩゲート（ＡＯＩ）と、２つのインバータ（ＩＮＶ）とを備え、
前記ＡＯＩゲートが、放電パスと充電パスから構成され、
前記放電パスが、直列接続された２つのＮ型トランジスタ（Ｎ１、Ｎ２）と、直列接続されたこれら２つのＮ型トランジスタに並列接続された１つのＮ型トランジスタ（Ｎ３）とを備え、
前記充電パスが、並列接続された２つのＰ型トランジスタ（Ｐ１、Ｐ２）と、並列接続されたこれら２つのＰ型トランジスタに直列接続された１つのＰ型トランジスタ（Ｐ３）とを備え、
前記論理決定用ビアパターンが、前記基本論理素子が所定の論理回路を構成するように、前記第１及び第２Ｎ型トランジスタ、前記第１及び第２Ｐ型トランジスタ、前記ＡＯＩゲート、並びに前記インバータ間の接続を決定することを特徴としている。
【００１８】
本発明に係る第２の半導体装置は、上記第１の半導体装置において、
前記論理決定用ビアパターンが、１つの前記基本論理素子内に、１つのＮＯＲゲート、２つのトランスミッションゲート及び２つの並列インバータの何れかを形成するように、第１及び第２前記Ｎ型トランジスタ並びに前記第１及び第２Ｐ型トランジスタ間を接続していることを特徴としている。
【００１９】
本発明に係る第３の半導体装置は、上記第１又は第２の半導体装置において、
前記論理決定用ビアパターンに応じて、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、論理反転ＡＮＤ、論理反転ＯＲ、ＥＸＯＲ、ＥＸＮＯＲ、前記ＡＯＩ、マルチプレクサ、及び論理反転マルチプレクサからなる群の中から選択される少なくとも１つが形成されることを特徴としている。
【発明の効果】
【００２０】
本発明によれば、Ｒｅｓｅｔ付Ｄフリップフロップ（ＤＦＦ）を構成するのに、従来のＶＰＥＸでは４つのＬＥを必要としたのに対して、２つのＬＥでＤＦＦを構成することが可能となる。
【００２１】
また、従来のＶＰＥＸよりも、平均して２０％程度の回路面積削減を実現できる。さらに、ＬＥを構成する論理ゲート回路論理およびトランジスタサイズを最適化すれば、従来のＶＰＥＸよりも、ゲート遅延を２０〜５０％削減し高性能化を実現できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態に係る半導体装置の基本論理素子を示す図である。
【図２】本発明の実施の形態に係る半導体装置の概略構成を示す断面図である。
【図３】図１の基本論理素子のうちの２つのＮ型トランジスタ及び２つのＰ型トランジスタ（ＣＧ２）を用いて、第１ビアパターンを用いて形成される、３種類の回路（ＮＯＲゲート、トランスミッションゲート、並列インバータ）構成を示す平面図である。
【図４】図１の基本論理素子で構成されたＤフリップフロップを示す回路図である。
【図５】図１の基本論理素子で構成可能な１３種の論理素子を示す回路図である。
【図６】本発明の実施の形態に係る半導体装置における、第３ビア層によって接続される第３及び第４メタル層の配置を示す平面図である。
【図７】本発明の半導体装置に関するシミュレーション条件を示す回路図である。
【図８】本発明の半導体装置の有効性を示すシミュレーション結果（動作遅延時間）を示すグラフである。
【図９】本発明の半導体装置の有効性を示すシミュレーション結果（ＤＦＦ遅延時間）を示すグラフである。
【図１０】本発明の半導体装置の有効性を示すシミュレーション結果（全面積）を示すグラフである。
【図１１】本発明の半導体装置の有効性を示すシミュレーション結果（面積比）を示すグラフである。
【図１２】ＬＳＩの生涯生産個数と作製総コストとの関係を示すグラフである。
【図１３】従来のビアプログラマブルデバイスの基本論理素子及びそのレイアウトを示す図である。
【図１４】ＡＯＩ複合ゲートの構成を示す回路図である。
【図１５】従来のビアプログラマブルデバイスの概略構成を示す断面図である。
【図１６】ＡＮＤを構成する場合のビアの位置を示す図である。
【図１７】図１３の基本論理素子で構成可能な論理素子を示す回路図である。
【図１８】図１３の基本論理素子で構成されたＤフリップフロップを示す回路図である。
【図１９】ＮＯＲゲートの回路図である。
【発明を実施するための形態】
【００２３】
以下、本発明に係る実施の形態を、添付した図面に基づいて説明する。本発明のビアプログラマブルロジックデバイスは、上記非特許文献１、２で開示されている従来のビアプログラマブルロジックデバイスを改良したものである。従って、以下においては、従来及び本発明のビアプログラマブルロジックデバイスをそれぞれＶＰＥＸ１、ＶＰＥＸ２と表記し、従来のビアプログラマブルロジックデバイスＶＰＥＸ１との違いを中心に説明することとし、従来のビアプログラマブルロジックデバイスＶＰＥＸ１と同様の点に関しては記載を一部省略する。
【００２４】
図１に、ＶＰＥＸ２の回路図及びレイアウト図を示す。図１（ａ）に示したように、ＬＥは回路ブロックＣＧ１と２つのインバータＩＮＶとで構成され、回路ブロックＣＧ１はＡＯＩゲートとＮＯＲゲート等を構成可能な２つのＮ型トランジスタ及び２つのＰ型トランジスタより構成されるサブ回路ブロックＣＧ２とで構成されている。図１において、インバータＩＮＶ、ＡＯＩゲートは、図１３（ａ）と同じである。サブ回路ブロックＣＧ２は、図１３（ａ）のＮＯＲゲートに対応するが、後述するように、ＮＯＲ以外の論理素子としても構成され得る。
【００２５】
図２は、ＶＰＥＸ２の構成を概略的に示す断面図である。図２において、層間絶縁膜などは省略されている。ＶＰＥＸ２の構成は、ＶＰＥＸ１（図１５）に類似しているが、ＬＥがサブ回路ブロックＣＧ２を含んで構成されている点で異なる。すなわち、ＶＰＥＸ２のサブ回路ブロックＣＧ２では、ＶＰＥＸ１のＮＯＲを構成するトランジスタの１つの不純物拡散領域（例えば、図１５のｄ３）に対応する部分が、２つの不純物拡散領域（例えば、図２のｄ１、ｄ２）に分離されている。図１９に示したＮＯＲ回路であれば、図１５の拡散領域ｄ３は、例えばＮＭＯＳトランジスタＱ１、Ｑ２の共通ノードｎ１、又は、ＰＭＯＳトランジスタＱ３、Ｑ４の共通ノードｎ２に対応する。これに対して、サブ回路ブロックＣＧ２では、共通ノードｎ１、ｎ２がそれぞれ２つに分離されていることになる。
【００２６】
ＶＰＥＸ２は、ＶＰＥＸ１と同様に、第１ビア層のビアＶ１でＬＥの論理を決定し、第３ビア層のビアＶ３でＬＥ間の接続を決定する方式を採用している。すなわち、ＶＰＥＸでは、第１ビア層のビアパターンを変更することによってＬＥの論理を変更することができ、第３ビア層のビアパターンを変更することによって配線接続を変更することができる。それ以外のビア層のビアＶ２、Ｖ４、メタル層のメタルＭ１〜Ｍ５、及びコンタクト層のコンタクトＣは、既存のフォトマスクを使用して形成される。すなわち、第１及び第３ビア層を除く層は、マスクをカスタマイズせずに、多様な製品種類で共通のフォトマスクを使用してパターン形成される。
【００２７】
第１及び第３ビア層のビアＶ１、Ｖ３の形成には、ＶＰＥＸ１と同様に、ＥＢ直描、特にキャラクタプロジェクション露光方法を使用することが望ましいが、これに限定されず、所望の場所にビアを形成することができる公知の方法を使用することができる。キャラクタプロジェクション露光方法を使用する場合には、図１（ｂ）に示したように（２つの破線領域参照）、２回のショットで第１ビア層のビアパターンを形成することができる。
【００２８】
サブ回路ブロックＣＧ２は、第１ビア層のビアパターンを変更することで、１つのＮＯＲ、２つのトランスミッションゲートＴｇ、又は、１つの並列インバータＩＮＶを構成可能である。具体例を図３に示す。図３（ａ）はＮＯＲを構成する場合の配線を示す。例えば、「×」の位置の電極が、第１ビア層のビアＶ１が形成されることによって、第２メタル層のメタルＭ２を介して相互に接続され、４つトランジスタ間の接続が形成される。同様に、図３（ｂ）、（ｃ）は、２つのＴｇ、並列ＩＮＶを構成する場合の配線を示す。
【００２９】
図４は、ＶＰＥＸ２を用いてＤＦＦを構成する場合の回路を示す。破線で囲まれた部分（２つの矩形領域）が各ＬＥを示す。図４の上段に、サブ回路ブロックがＮＯＲを構成する場合のＬＥの構成を示し、下段にＶＰＥＸ２を用いて構成されたＤＦＦを示す。ＤＦＦ回路の下側には、破線の楕円で示した部分に対応するＬＥの構成要素を示す。ＤＦＦを構成する場合、ＶＰＥＸ１では４つのＬＥを必要としていた（図１８参照）が、ＶＰＥＸ２では、図４に示した通り２つのＬＥで構成可能である。ＶＰＥＸ２のＬＥの面積をＶＰＥＸ１のＬＥと同じにすることができるので、ＶＰＥＸ２は、カウンタやステートマシンなどの順序回路を構成する際には、ＶＰＥＸ１よりも回路面積を大きく削減できるという利点がある。
【００３０】
また、ＶＰＥＸ２のＬＥの構成を改良したのと同時に、１つのＬＥで構成可能な回路論理の一部を変更した。変更した論理を含むすべての論理ゲート構成内容を図５に示す（ＶＰＥＸ１から変更および追加した論理は破線で囲まれた論理である）。さらに、ＶＰＥＸ２では従来のＶＰＥＸ１では構成できなかったＭＵＸの構成も可能となり、全部で１３種類の論理の構成が可能となる。このようにＬＥの内部構成を変更することにより、ＶＰＥＸ２は、ＶＰＥＸ１と比較して性能面で改善される。
【００３１】
ＶＰＥＸ２の製造方法の一例を示せば、次の通りである。
第１工程：シリコン基板上にトランジスタを形成し、そのゲート、ソース及びドレインを、コンタクトを介して第１メタル層のメタルＭ１に接続する。
第２工程：第１メタル層の上に、キャラクタプロジェクション露光方法により、第１ビア層のビアＶ１を形成する。
第３工程：第１ビア層の上に、第２メタル層、第２ビア層、及び第３メタル層を順次形成する。
第４工程：第３メタル層の上に、キャラクタプロジェクション露光方法により、第３ビア層のビアＶ３を形成する。
第５工程：第３ビア層の上に、第４メタル層、第４ビア層、及び第５メタル層を順次形成する。
【００３２】
第１〜第５工程において、半導体プロセスにおける周知の処理方法を使用することができる。すなわち、洗浄、熱処理（酸化、アニールなど）、不純物注入（イオン注入、拡散、プラズマドーピングなど）、薄膜形成（ＣＶＤ、ＰＶＤなど）、リソグラフィ（レジストパターン形成、エッチング、アッシングなど）、平坦化（ＣＭＰ、エッチバックなど）などを使用することができる。なお、第２及び第４工程において、キャラクタプロジェクション露光方法以外の電子ビームウエハ直接描画技術を使用してもよく、電子ビームウエハ直接描画技術とは別の公知のパターン形成技術を使用してもよい。
【００３３】
上記したように、ＶＰＥＸ２では、ＬＥの論理機能は第１ビア層Ｖ１のビアパターンによりプログラムされ（第２工程）、各ＬＥの入出力信号は第３メタル配線Ｍ３にマッピングされ、第３メタル配線Ｍ３および第４メタル配線Ｍ４間の第３ビア層Ｖ３のビアパターンによって配線される（第４工程）。
【００３４】
ＶＰＥＸ２のＬＥの配線レイアウト例を図６に示す。ＶＰＥＸ２は、３つのエリア（ＣＧ１とその左右に位置する２つのＩＮＶ）で構成される（図６には２列２行に配置された４つのＬＥを示す）。ＶＰＥＸ２では、第３及び第４メタル配線Ｍ３、Ｍ４を重ね、直交する地点で第３ビア層のビアＶ３を打ちかえる（第４工程）ことで配線している。図６では、黒丸で示した６つのビアＶ３によって接続されるメタル線を太く描画している。このようにＬＥをアレイ状に並べ、ＬＥ間の配線をメタルＭ３、ビアＶ３、メタルＭ４を用いて行うことで所望の論理機能を実現する。
【００３５】
以上、実施の形態を示して本発明を説明したが、本発明は上記の実施の形態に限定されず、種々変更して実施することができる。
【００３６】
例えば、図２に示した階層数に限定されない。また、典型的には、ＬＥの論理を決定するために第１ビア層のビアＶ１を使用し、ＬＥ間の接続を決定するために第３ビア層のビアＶ３を使用するが、これに限定されない。すなわち、ＬＥの論理を決定するのに、最下位のビア層（第１ビア層）から最上位のビア層までの少なくとも１層のビアを使用し、ＬＥ間の接続を決定するのに、最下位のビア層（第１ビア層）から最上位のビア層までの少なくとも１層（ＬＥの論理を決定するためのビア層と異なる層）のビアを使用すればよい。従って、図２よりも少ない階層であっても、多い階層であってもよい。例えば、第４ビア層にＬＥ間の配線を決定する役割を持たせてもよい。この場合、図２の第３メタル層、第３ビア層及び第４メタル層に加えて第４ビア層と第５メタル層を用いてＬＥ間の配線を実施することができる。また、第５メタル層の上に、さらにビア層及びメタル層が介在していてもよい。また、第２ビア層にＬＥ間の配線を決定する役割を持たせてもよい。
【実施例】
【００３７】
以下に実施例を示し、本発明の特徴とするところをより一層明確にする。
具体的には、公知のＳＰＩＣＥシミュレーションによって、ＶＰＥＸ２について、ＶＰＥＸ１やローム社製の０．１８μｍスタンダードセルベース（以下、スタセルとも記す）との性能比較を行った。ＶＰＥＸ２、ＶＰＥＸ１のトランジスタ幅は、図７に示すように設定した。測定方法は、次段のファンアウト数を３とした素子を直列に２０段並べた回路を用意し、５段目と１５段目の素子の間の立ち上がり、立下り時間の差を測定した。この結果を素子間の段数１０で割った値を素子１段分の遅延時間とした。
【００３８】
遅延時間に関する測定結果を図８に示す。測定結果から、すべての論理で動作遅延の向上が得られた。特に、ＶＰＥＸ２になって論理構造が変更になったＩＮＶ、ＢＵＦ、ＡＮＤ、ＯＲ、ＢｕｂＡＮＤ、ＢｕｂＯＲ（図５参照）においては、ＶＰＥＸ１よりも２０〜５０％の大幅な動作遅延の改善が見られた。
【００３９】
また、ＤＦＦを構成して、ＤＦＦ動作遅延（Ｓｅｔｕｐ  ｔｉｍｅ、Ｈｏｌｄ  ｔｉｍｅ、ｔＤＱ、ｔＣＱ）について比較・検証を行なった。その結果を図９に示す。図９では、Ｓｅｔｕｐ  ｔｉｍｅ、Ｈｏｌｄ  ｔｉｍｅ、ｔＤＱ遅延、ｔＣＱ遅延の検証結果を、スタセルを１として比で表している。図９から、回路遅延の指標であるｔＤＱ、ｔＣＱとも、ＶＰＥＸ２の方がＶＰＥＸ１よりも１０〜２０％ほど改善されている。
【００４０】
また、ＶＰＥＸで作成したＤＦＦの面積削減に関して、ＶＰＥＸ１、ＶＰＥＸ２、及び一般的なスタセルのレイアウトで検証を行った。ＤＦＦ単体を作成した時の面積比較結果は表１のようになる。ＶＰＥＸ１はスタセルの約４．４倍の面積であったが、ＶＰＥＸ２では２．２倍に収まっている。
【００４１】
【表１】
2010283087.tif 000003
【００４２】
また、小規模回路を構成した時のレイアウト面積を比較した。その結果を図１０に示す。図１０では、４ｂｉｔカウンタ（ｃｏｕｎｔ１０）、乗算回路（ｍｕｌｔｉ４ｎｃ）、ムーア型有限ステート・マシン（ＭｏｏｒｅＦＳＭ）を、それぞれＶＰＥＸ１、ＶＰＥＸ２、スタセルで作成した場合の全体の回路面積を、スタセルを１とした比で表している。ただし、ＶＰＥＸ１、ＶＰＥＸ２においてはユーティライゼーションを１００％、スタセルにおいてはユーティライゼーションを７０％と考えて比較した。また、スタセルはフルスタセル（論理の種類１２４）で、ＶＰＥＸは１ＬＥで実現可能な１２論理及びＤＦＦで論理合成を行った。
【００４３】
回路を作成したときスタセルの全体面積から見ると、それぞれの回路でＶＰＥＸ１が約４．２倍、ＶＰＥＸ２が約３．４倍となり、ＶＰＥＸ１からＶＰＥＸ２にレイアウトを変更することにより、２０％ほど面積を抑えることができた。
【００４４】
前述したように、ＬＳＩには、組み合わせ論理回路に加えて、データを一時的に記憶するためのＤフリップフロップが必要であり、これらを組み合わせて、さまざまな演算を実行するための順序回路を構成することができる。ＶＰＥＸでは、複数のＬＥを用いてＲｅｓｅｔ付Ｄフリップフロップ（ＤＦＦ）を構成できるが、他のプログラマブルデバイスではＬＥ以外に別途ＤＦＦを用意して必要に応じて用意してあるＤＦＦを使用する方法が存在する。そのようなＤＦＦを別途用意するプログラマブルデバイスとＶＰＥＸの面積比較を行った結果を図１１に示す。図１１において、１ＤＦＦ−ｋＬＥ（ここで、ｋは１〜６の整数）との表記は、１つのＤＦＦに対してｋ個のＬＥを備える回路構成を意味する。図１１は、デバイス毎に、所定のＤＦＦ率を実現するようにそのデバイスがプログラムされた場合の回路面積を、ＶＰＥＸ１の面積に対する比率（％）で表したグラフである。１ＤＦＦ−ｋＬＥの各グラフは、ＤＦＦ率＝１／（ｋ＋１）のときに極小となっている。これは、１つのデバイス（１ＤＦＦ−ｋＬＥ）の機能におけるＬＥにより実現される論理演算とＤＦＦにより実現される記憶機能の比率がｋ：１であれば、全てのＤＦＦ及びＬＥが使用されるので最も効率的であり、これから外れると、ＤＦＦ及びＬＥの何れかが使用されずに無駄になってしまうことを意味する。
【００４５】
図１１から分かるように、ＶＰＥＸ１は、一部のＤＦＦ率の範囲で、１ＤＦＦ−ｋＬＥ（ｋ＝１〜６）よりも小さい面積で同じＤＦＦ率を実現することができる。例えば、ＤＦＦ率が約２０％よりも大きい領域、特に５０％よりも大きい領域においては、ＶＰＥＸ１の面積は、１ＤＦＦ−ｋＬＥ（ｋ＝４〜６）よりも小さい面積になっている。しかし、それ以外の１ＤＦＦ−ｋＬＥ（ｋ＝１〜３）と比較すると、ＶＰＥＸ１の面積の方が大きくなっている。
【００４６】
これに対して、ＶＰＥＸ２のグラフは、ＤＦＦ率の全領域において、ＶＰＥＸ１のグラフよりも下に位置しており、ＶＰＥＸ１よりも小さい面積で同じＤＦＦ率を実現できることが分かる。さらに、ＶＰＥＸ２のグラフは、ＤＦＦ率の広い範囲において、１ＤＦＦ−ｋＬＥ（ｋ＝４〜６）よりも小さい面積で同じＤＦＦ率を実現できることが分かる。例えば、１ＤＦＦ−ｋＬＥ（ｋ＝３〜６）と比較した場合、ほぼ全範囲にわたってＶＰＥＸ２の方が面積が小さい。１ＤＦＦ−１ＬＥと比較した場合でも約０〜約３５％の範囲で、ＶＰＥＸ２の方が面積が小さく、１ＤＦＦ−２ＬＥと比較した場合でも約２０〜約５０％以外の範囲で、ＶＰＥＸ２の方が面積が小さい。すなわち、ＶＰＥＸ２は、種々の機能のＬＳＩを、従来よりも小さい面積で実現することができる。
【符号の説明】
【００４７】
ＣＧ      回路ブロック（ＶＰＥＸ１の場合）
ＣＧ１    回路ブロック（ＶＰＥＸ２の場合）
ＣＧ２    サブ回路ブロック（ＶＰＥＸ２の場合）
Ｖ１〜Ｖ４    ビア
Ｍ１〜Ｍ５    メタル
Ｃ    コンタクト
ｄ１〜ｄ３    不純物拡散領域
Ｑ１、Ｑ２    ＮＭＯＳトランジスタ
Ｑ３、Ｑ４    ＰＭＯＳトランジスタ
【図３】
2010283087.tif 000004
【図４】
2010283087.tif 000005
【図５】
2010283087.tif 000006
【図７】
2010283087.tif 000007
【図８】
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【図９】
2010283087.tif 000009
【図１０】
2010283087.tif 000010
【図１１】
2010283087.tif 000011
【図１２】
2010283087.tif 000012
【図１４】
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【図１７】
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【図１８】
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【図１９】
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【図１】
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【図２】
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【図６】
2010283087.tif 000019
【図１３】
2010283087.tif 000020
【図１５】
2010283087.tif 000021
【図１６】
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