(57)【要約】【課題】固体撮像素子を備え、低消費電力化を実現することができる撮像装置を提供すること。【解決手段】  被写体像に応じたアナログ画像信号を出力する固体撮像素子１１と、アナログ画像信号をデジタル画像信号に変換する画像信号処理部２４と、固体撮像素子１１からアナログ画像信号を画像信号処理部２４へ所定の転送レートで転送するための転送パルスを生成するパルス生成回路２０とを備え、このパルス生成回路２０は、固体撮像素子１１に供給する転送パルスをフレーム単位で停止することにより、アナログ画像信号の転送をフレーム単位で停止する。【選択図】図２
2010130235.tif 000002
【特許請求の範囲】
【請求項１】
被写体像に応じたアナログ画像信号を出力する固体撮像素子と、
前記アナログ画像信号をデジタル画像信号に変換する画像信号処理部と、
前記固体撮像素子から前記アナログ画像信号を前記画像信号処理部へ所定の転送レートで転送するための転送パルスを生成するパルス生成回路と、を備え、
前記パルス生成回路は、前記固体撮像素子に供給する前記転送パルスをフレーム単位で停止することにより、前記アナログ画像信号の転送をフレーム単位で停止する撮像装置。
【請求項２】
前記固体撮像素子は、マトリクス状に２次元配列された複数の光電変換素子と、前記複数の光電変換素子に蓄積された信号電荷を垂直方向へ転送する垂直転送部と、前記垂直転送部から転送された信号電荷を水平方向へ転送する水平転送部と、前記水平転送部から転送された信号電荷を電圧信号に変換するフローティングデフュージョンアンプ部とを含み、
前記転送パルスは、前記垂直転送部を駆動する垂直転送パルスと、前記水平転送部を駆動する水平転送パルスとを含み、
前記パルス生成回路は、
前記フローティングデフュージョンアンプ部に印加された信号電荷を排出するリセットゲートを制御するリセットゲート信号と前記水平転送パルスとを生成するディレイロックドループ回路と、
前記リセットゲート信号の代替リセットゲート信号を生成する代替リセットゲート信号生成回路と、
前記固体撮像素子に供給するリセットゲート信号を代替リセットゲート信号に切替える切替え回路と、を備え、
前記ディレイロックドループ回路を停止して前記水平転送パルスの供給を停止し、前記切替え回路により前記固体撮像素子に供給する前記リセットゲート信号を、前記代替リセットゲート信号に切替えて前記固体撮像素子に供給して、前記アナログ画像信号の転送を停止する請求項１に記載の撮像装置。
【請求項３】
前記代替リセットゲート信号は、その周波数が前記リセットゲート信号のｎ（ｎは２以上の整数）分の１である請求項２に記載の撮像装置。
【請求項４】
前記パルス生成回路は、前記水平転送パルスの供給を前記フレーム単位で停止し、前記水平転送パルスの供給が停止しているフレームの期間において前記垂直転送パルスの供給を停止しないことを特徴とする請求項２又は請求項３に記載の撮像装置。
【請求項５】
前記パルス生成回路は、ｍフレーム（ｍ：３以上）期間毎の１フレーム期間で前記アナログ画像信号の転送を行うようにしており、前記アナログ画像信号の転送を行うフレームの期間で前記水平転送パルスの供給を行い、前記アナログ画像信号の転送を行うフレームとその直前の１フレームの期間で前記垂直転送パルスの供給を行う請求項２又は請求項３に記載の撮像装置。
【請求項６】
前記固体撮像素子と前記画像信号処理部の間に設けられ、前記転送されるアナログ画像信号の減衰を防止するためのバッファ回路を更に備え、
前記パルス生成回路は、前記バッファ回路を動作させるためのスタンバイ制御信号を生成し、前記水平転送パルスの供給を停止しているフレームの期間において前記スタンバイ制御信号の供給を停止して前記バッファ回路の動作を停止する請求項２〜５のいずれか１項に記載の撮像装置。
【請求項７】
前記パルス生成回路は、前記画像信号処理部に供給してその動作を停止させる停止信号を生成し、前記水平転送パルスの供給を停止しているフレームの期間において、前記画像信号処理部に前記停止信号を供給して前記画像信号処理部の動作を停止させる請求項２〜６のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ（Charge-Coupled Device）型の固体撮像素子を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、ＣＣＤ型の固体撮像素子は、半導体基板上に、マトリクス状に２次元配列された複数の光電変換素子と、この光電変換素子にそれぞれ隣接させた複数本の垂直転送部と、この垂直転送部の一端に隣接させた水平転送部を設けて構成される。そして、受光により各光電変換素子で光電変換された信号電荷を垂直転送部と水平転送部とにより転送している。
【０００３】
水平転送レジスタの終端部分にはフローティングデフュージョンアンプ部（以下、ＦＤ部という。）が設けられている。このＦＤ部は水平転送部から転送される信号電荷に対応する電圧を出力可能に構成され、各光電変換素子で蓄積した信号電荷をアナログ画像信号として出力している。
【０００４】
このような固体撮像素子を備えた撮像装置では、モニタリング用途などのような高フレームレートを必要としない撮像モードのときに低消費電力化を図るものがある。その低消費電力化の一つとして、クロック周波数を変化させる方法がある。例えば、特許文献１に記載の撮像装置では、固体撮像素子における信号電荷の転送速度および固体撮像素子から出力されるアナログ画像信号をサンプリングするタイミング発生のためのクロック周波数を周波数変換手段により、多段階に切替えている。後段の画像処理手段には任意に時間軸を可変したアナログ画像信号が供給されることから、画像処理手段の処理速度を増減させることができ、これにより低消費電力化を図っている。
【特許文献１】特開２００４−３１２５５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、低消費電力化のためにクロック周波数を変化させる手法では、固体撮像素子の光電変換素子での電荷蓄積時間が長くなってしまうことから、スミア特性や暗電流特性が悪化する問題が生じてしまう。  
【０００６】
しかも、特開２００６−３１１４８３号公報に記載のようなｎ相共振駆動方法を採用した撮像装置では、共振駆動するためのＬＣＲ定数が固定であるためにクロック周波数が固定され、クロック周波数を変化させる手法を用いることができない。
【課題を解決するための手段】
【０００７】
かかる課題を解決するために、請求項１に記載の発明は、被写体像に応じたアナログ画像信号を出力する固体撮像素子と、前記アナログ画像信号をデジタル画像信号に変換する画像信号処理部と、前記固体撮像素子から前記アナログ画像信号を前記画像信号処理部へ所定の転送レートで転送するための転送パルスを生成するパルス生成回路と、を備え、前記パルス生成回路は、前記固体撮像素子に供給する前記転送パルスをフレーム単位で停止することにより、前記アナログ画像信号の転送をフレーム単位で停止する撮像装置とした。
【０００８】
また、請求項２に記載の発明は、請求項１に記載の撮像装置において、前記固体撮像素子は、マトリクス状に２次元配列された複数の光電変換素子と、前記複数の光電変換素子に蓄積された信号電荷を垂直方向へ転送する垂直転送部と、前記垂直転送部から転送された信号電荷を水平方向へ転送する水平転送部と、前記水平転送部から転送された信号電荷を電圧信号に変換するフローティングデフュージョンアンプ部とを含み、前記転送パルスは、前記垂直転送部を駆動する垂直転送パルスと、前記水平転送部を駆動する水平転送パルスとを含み、前記パルス生成回路は、前記固フローティングデフュージョンアンプ部に印加された信号電荷を排出するリセットゲートを制御するリセットゲート信号と前記水平転送パルスとを生成するディレイロックドループ回路と、前記リセットゲート信号の代替リセットゲート信号を生成する代替リセットゲート信号生成回路と、前記固体撮像素子に供給するリセットゲート信号を代替リセットゲート信号に切替える切替え回路と、を備え、前記ディレイロックドループ回路を停止して前記水平転送パルスの供給を停止し、前記切替え回路により前記固体撮像素子に供給する前記リセットゲート信号を、前記代替リセットゲート信号に切替えて前記固体撮像素子に供給して、前記アナログ画像信号の転送を停止することとした。
【０００９】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の撮像装置において、前記代替リセットゲート信号は、その周波数が前記リセットゲート信号のｎ（ｎは２以上の整数）分の１とした。
【００１０】
また、請求項４に記載の発明は、請求項２に記載の撮像装置において、前記パルス生成回路は、前記水平転送パルスの供給を前記フレーム単位で停止し、前記水平転送パルスの供給が停止しているフレームの期間において前記垂直転送パルスの供給を停止しないこととした。  
【００１１】
また、請求項５に記載の発明は、請求項２又は請求項３に記載の撮像装置において、前記パルス生成回路は、ｍフレーム（ｍ：３以上）期間毎の１フレーム期間で前記アナログ画像信号の転送を行うようにしており、前記アナログ画像信号の転送を行うフレームの期間で前記水平転送パルスの供給を行い、前記アナログ画像信号の転送を行うフレームとその直前の１フレームの期間で前記垂直転送パルスの供給を行うこととした。
【００１２】
また、請求項６に記載の発明は、請求項２〜５のいずれかに記載の撮像装置において、前記固体撮像素子と前記画像信号処理部の間に設けられ、前記転送されるアナログ画像信号の減衰を防止するためのバッファ回路を更に備え、前記パルス生成回路は、前記バッファ回路を動作させるためのスタンバイ制御信号を生成し、前記水平転送パルスの供給を停止しているフレームの期間において前記スタンバイ制御信号の供給を停止して前記バッファ回路の動作を停止することした。  
【００１３】
また、請求項７に記載の発明は、請求項２〜６のいずれかに記載の撮像装置において、前記パルス生成回路は、前記画像信号処理部に供給してその動作を停止させる停止信号を生成し、前記パルス生成回路は、前記水平転送パルスの供給を停止しているフレームの期間において、前記画像信号処理部に前記停止信号を供給して前記画像信号処理部の動作を停止させることとした。
【発明の効果】
【００１４】
本発明によれば、固体撮像素子に供給する転送パルスの周波数を変化させず、アナログ画像信号の転送パルスをフレーム単位で停止する、間引き駆動を実施するので低消費電力化を図ることができる。また、周波数の変化無しで低消費電力を実現することから、上記従来の固体撮像素子に対するｎ相共振駆動による低消費電力化技術に対し、更なる低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、発明を実施するための最良の形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．撮像装置の概要構成
２．撮像装置の具体的構成
【００１６】
［１．撮像装置の概要構成］
本実施形態に係る撮像装置は、被写体像に応じたアナログ画像信号を出力する固体撮像素子と、アナログ画像信号をデジタル画像信号に変換する画像信号処理部とを備えている。
【００１７】
固体撮像素子は、ＣＣＤ型の固体撮像素子であり、マトリクス状に２次元配列された複数の光電変換素子と、垂直転送部と、水平転送部と、フローティングデフュージョンアンプ部（以下、「ＦＤ部」とする。）とを有している。複数の光電変換素子に蓄積された信号電荷は垂直転送部によって垂直方向へ転送され、垂直転送部から転送された信号電荷を水平転送部によって水平方向へ転送されてＦＤ部へ入力される。ＦＤ部では、水平転送部から転送された信号電荷を電圧信号に変換して出力する。
【００１８】
また、撮像装置には、固体撮像素子からアナログ画像信号を画像信号処理部へ所定の転送レートで転送するための転送パルスを生成するパルス生成回路が設けられている。  
【００１９】
特に、パルス生成回路は、モニタリング用途などのような高フレームレートを必要としない撮像モードときにおいて、固体撮像素子に供給する転送パルスをフレーム単位で停止して、アナログ画像信号の転送をフレーム単位で停止する。
【００２０】
従って、固体撮像素子に供給する転送パルスの周波数を変化させず、アナログ画像信号の転送パルスをフレーム単位で停止する、間引き駆動を実施するので低消費電力化を図ることができる。
【００２１】
パルス生成回路が生成する転送パルスには、垂直転送部に供給される垂直転送パルスと、水平転送部に供給される水平転送パルスとが含まれる。
【００２２】
ここで、パルス生成回路には、ディレイロックドループ回路（以下、「ＤＬＬ回路」とする）と、代替リセットゲート信号生成回路と、切替え回路とが設けられる。ＤＬＬ回路は、ＦＤ部に印加された信号電荷を排出するリセットゲートを制御するリセットゲート信号と水平転送パルスとを生成し、代替リセットゲート信号生成回路はリセットゲート信号の代替リセットゲート信号を生成する。
【００２３】
そして、アナログ画像信号の転送を停止するときには、水平転送パルスの供給を停止し、切替え回路により固体撮像素子に供給するリセットゲート信号を、代替リセットゲート信号に切替えて前記固体撮像素子に供給する。
【００２４】
このように転送パルスのフレーム単位での停止期間において、ＤＬＬ回路の駆動を停止するため、このＤＬＬ回路で消費される消費電力を低減することができる。しかも、リセットゲート信号に代えて代替リセットゲート信号を固体撮像素子に供給するので、ＤＬＬ回路部の駆動停止中においても安定してＦＤ部に印加された信号電荷を排出することができる。
【００２５】
また、代替リセットゲート信号の周波数は、リセットゲート信号の周波数のｎ（ｎは２以上の整数）分の１としており、周波数を低くすることにより代替リセットゲート信号の出力によって発生する消費電力を低下させている。また、代替リセットゲート信号のＨｉｇｈ期間とＬｏｗ期間（活性化期間と非活性化期間）の割合は１：３となるように生成され、ＦＤ部に印加された信号電荷を排出するリセットゲートを制御する。
【００２６】
また、パルス生成回路は、水平転送パルスの供給をフレーム単位で停止し、水平転送パルスの供給が停止しているフレームの期間において垂直転送パルスの供給を停止しないようにすることができる。このようにすることで、垂直転送部に蓄積される暗電流信号を排出し、有効画素フレームにおいて正常な画像を取得可能としている。
【００２７】
また、パルス生成回路は、ｍフレーム（ｍ：３以上）期間毎の１フレーム期間でアナログ画像信号の転送を行うとき、次のように制御するようにしてもよい。すなわち、アナログ画像信号の転送を行うフレームの期間で水平転送パルスの供給を行い、アナログ画像信号の転送を行うフレームとその直前の１フレームの期間で垂直転送パルスの供給を行う。これにより、垂直転送パルスの供給を最小限の期間だけ行って、低消費電力化を図りつつ垂直転送部に蓄積される暗電流信号を排出し、有効画素フレームにおいて正常な画像を取得可能とすることができる。
【００２８】
また、本実施形態における撮像装置では、固体撮像素子と画像信号処理部の間に設けられ、転送されるアナログ画像信号の減衰を防止するためのバッファ回路を設けている。パルス生成回路では、バッファ回路を動作させるためのスタンバイ制御信号を生成し、水平転送パルスの供給を停止しているフレームの期間においてスタンバイ制御信号の供給を停止してバッファ回路の動作を停止する。従って、バッファ回路の消費電力を低減することができ、撮像装置全体の消費電力を低減することができる。  
【００２９】
また、パルス生成回路において、画像信号処理部に供給してその動作を停止させる停止信号を生成し、水平転送パルスの供給を停止しているフレームの期間において、画像信号処理部に停止信号を供給して画像信号処理部の動作を停止させる。これにより、画像信号処理部の消費電力を低減することができる。すなわち、画像信号処理部に含まれるＣＤＳ回路、デジタル変換部（ＡＤＣ）の低消費電力化を実現することができ、撮像装置全体の消費電力を低減することができる。
【００３０】
［２．撮像装置の具体的構成］
以下、本実施形態における撮像装置の具体的構成について図面を参照して具体的に説明する。
【００３１】
［２．１．全体構成］
まず、本実施形態について図面を参照して説明する。図１は、本発明の実施形態にかかる撮像装置１０として、ＣＣＤ（Charge-Coupled Device）型の固体撮像素子１１を備えた撮像装置１０の全体構成を示すブロック図である。なお、撮像装置１０は、いわゆるデジタルカメラと称されるデジタルスチルカメラ（ＤＳＣ）としているが、撮像装置１０は、デジタルスチルカメラに限定するものではない。例えば、デジタルビデオカメラや、あるいは携帯電話などに内蔵されるカメラユニットなどであってもよい。
【００３２】
図１に示すように、撮像装置１０は、光学ブロック３０、固体撮像素子１１、ＡＦＥ回路１４などの画像信号処理部２４、パルス生成回路２０、タイミング発生回路１５（ＴＧ回路：Timing generator）を備えている。さらに、撮像装置１０は、ＤＳＰ３４（Digital Signal Processor）、表示部３３及び制御部３５を備えている。
【００３３】
撮像装置１０は、光学ブロック３０を通して被写体を撮像すると、固体撮像素子１１で被写体像を形成する各アナログ画像信号を生成し、ＴＧ回路１５でのクロック信号に基づいて、ＡＦＥ回路１４においてデジタル画像信号に変換処理がなされる。
その後、デジタル画像信号は、制御部３５からの指令により、ＤＳＰ３４の画像処理部３２において画像処理がなされ、画像メモリ３１に蓄積された後に、液晶表示装置などの表示部３３で表示される。
【００３４】
本実施形態における撮像装置１０においては、モニタリング用途などのような高フレームレートを必要としない撮像モードで低消費電力化を図っている。特に、パルス生成回路２０から固体撮像素子１１へ供給する転送パルスをフレーム単位で停止することにより、アナログ画像信号の転送をフレーム単位で間引き、低消費電力化を図るようにしている。  
【００３５】
図２は、図１に示すＡ部の詳細な構成を示すブロック図である。図２に示すように、Ａ部は、固体撮像素子１１と、画像信号処理部２４と、ＴＧ回路１５と、パルス生成回路２０とで構成されている。また、固体撮像素子１１と画像信号処理部２４との間には、バッファ回路１３が配設されている。
【００３６】
固体撮像素子１１は、半導体基板上に、マトリクス状に２次元配列した複数の複数の光電変換素子と、これらの光電変換素子により生成される信号電荷を転送する垂直転送部及び水平転送部１２と、ＦＤ部とを有している。垂直転送部は、複数の垂直レジスタから構成され、光電変換素子に隣接されて設けられ、光電変換素子から出力される信号電荷を垂直方向に転送する。また、水平転送部１２は、複数の水平レジスタから構成され、複数の垂直転送部の一端に隣接されて設けられ、垂直転送部から転送される信号電荷をＦＤ部へ出力する。
【００３７】
また、固体撮像素子１１は、３相構造であり、特開２００６−３１１４８３号公報に記載しているｎ相共振駆動方法を採用しているが、これに限定されず、２相構造や４相構造、さらには埋め込みチャンネル構造などを採用してもよい。
【００３８】
画像信号処理部２４は、固体撮像素子１１で生成するアナログ画像信号に、所定の信号処理を施してデジタル画像信号に変換するものである。本実施形態では、画像信号処理部２４の一形態として、アナログフロントエンド回路（以下ＡＦＥ回路１４とする）を使用している。このＡＦＥ回路１４には、ＯＢ(Optical  Black)クランプ回路、ＣＤＳ回路、ゲインアンプ（ＧＡＩＮ）回路、ＡＤ変換を行なうデジタル変換部（ＡＤＣ）等を備えている。
【００３９】
すなわち、ＡＦＥ回路１４において、固体撮像素子１１からバッファ回路１３を介して転送されるアナログ画像信号をＯＢクランプ回路にて黒レベルを再生させる。さらに、ＣＤＳ回路サンプリングにてアナログ画像信号中のノイズ除去を実行し、ゲインアンプ（ＧＡＩＮ）回路にてゲイン調整を行い、デジタル変換部にてＡＤ変換を行なうようにしている。
【００４０】
パルス生成回路２０は、図２に示すように、ＴＧ回路１５と、ディレイロックドループ回路（以下ＤＬＬ回路１７とする）と、代替リセットゲート信号生成回路１８と、切替え回路１９と、Ｖ−ｄｒ回路１６とで構成されている。
【００４１】
ＴＧ回路１５は、外部から入力されるシステムクロックＯＳＣＩに基づいて、固体撮像素子１１、バッファ回路１３、ＡＦＥ回路１４，垂直転送クロック生成回路（以下Ｖ−ｄｒ回路１６とする）及びＤＬＬ回路１７に駆動用信号及び制御用信号を供給する。
【００４２】
具体的には、ＴＧ回路１５は、入力されるシステムクロックＯＳＣＩに基づいて、垂直転送用マスタクロックＶＤＲＭＣＫを生成してＶ−ｄｒ回路１６に供給する。Ｖ−ｄｒ回路１６はこの垂直転送用マスタクロックＶＤＲＭＣＫに基づいて垂直転送パルスＶφを生成し、固体撮像素子１１の垂直転送部に供給する。これにより、固体撮像素子１１の光電変換素子で生成した信号電荷は垂直転送部から水平転送部１２に転送され、固体撮像素子１１からアナログ画像信号がＡＦＥ回路１４へ所定レートで（例えば、１／３０秒毎に）転送される。
【００４３】
また、ＴＧ回路１５は、入力されるシステムクロックＯＳＣＩに基づいて、水平転送用マスタクロックＭＣＫを生成してＤＬＬ回路１７に供給する。ＤＬＬ回路１７は、ＴＧ回路１５のマスタクロックＭＣＫを基づいて、このＭＣＫ信号とは位相の異なる水平転送パルスφＨを生成して固体撮像素子１１の水平転送部１２に供給する。これにより、固体撮像素子１１からＡＦＥ回路１４へアナログ画像信号の転送が可能となる。また、ＤＬＬ回路１７は、ＴＧ回路１５から入力されるマスタクロックＭＣＫに基づいて、リセットゲート信号ＲＧを生成する。このリセットゲート信号ＲＧは、後述する切替え回路１９を介して、ＦＤ部に印加された信号電荷を排出するリセットゲートを制御する。
【００４４】
また、ＴＧ回路１５は、ＤＬＬ回路１７にＤＬＬＳＴＢ信号を供給する。ＡＦＥ回路１４内のＣＤＳ／ＡＤＣ回路は、ＤＬＬＳＴＢ信号により活性化状態または非活性化状態にされる。
【００４５】
さらに、ＴＧ回路１５は、ＡＦＥ回路１４にＡＦＥＳＴＢ信号及びプレブランク用信号（ＰＢＬＫ信号）を供給する。ＡＦＥ回路１４は、ＡＦＥＳＴＢ信号により、ＡＦＥ回路１４内のＣＤＳ／ＡＤＣ回路を活性化状態または非活性化状態にしている。ＰＢＬＫ信号はブランキング期間中にローレベルとなり、ＡＦＥ回路１４は、ブランキング期間中に固体撮像素子１１から出力される信号を無視する。
【００４６】
ＤＬＬ回路１７は、ＴＧ回路１５のマスタクロックであるＭＣＫ信号に基づいて、アナログ画像信号からデジタル画像信号に変換する信号（ＸＳＨＰ／ＸＳＨＤ）を生成して、ＡＦＥ回路１４に供給する。すなわち、ＤＬＬ回路１７は、固体撮像素子１１から出力されるアナログ画素信号のＰ相のサンプル／ホールドのためにＰ相タイミング信号ＸＳＨＰを生成し、またＤ相のサンプル／ホールドのためにＤ相タイミング信号ＸＳＨＤを生成する。
【００４７】
ここで、Ｐ相とは、波形の黒レベルに相当するポイントであり、Ｄ相とは、波形のデータレベルに相当するポイントである。概略的に言えば、Ｄ相の信号値とＰ相の信号値の差分を採ることで、黒レベルに対する値としてのデータレベルを得ることができ、その差分をＡ／Ｄ変換することで、黒レベルを基準とした適切なデータレベルをデジタルデータとして得ることができる。
【００４８】
固体撮像素子１１とＡＦＥ回路１４との間には、上述のように、バッファ回路１３が設けられている。このバッファ回路１３は、固体撮像素子１１からＡＦＥ回路１４への転送中において、前記固体撮像素子１１から出力されるアナログ画像信号を減衰させないために設けられている。ＴＧ回路１５は、バッファ回路１３を活性化又は非活性化させる制御用信号としてＣＣＤＢＵＦ信号をバッファ回路１３に供給する。
【００４９】
以上のような構成において、本実施形態における撮像装置１０は、パルス生成回路２０から固体撮像素子１１に供給する転送パルスをフレーム単位で停止して、アナログ画像信号の転送をフレーム単位で間引いて、撮像装置１０の低消費電力化を図っている。
【００５０】
以下、そのフレーム単位での間引き駆動について図３及び図４を参照して詳細に説明する。図３は１／２間引き駆動の各信号の駆動波形を示す波形図であり、図４は１／４間引き駆動の各信号の駆動波形を示す波形図である。
【００５１】
［２．２．１／２間引き駆動］
まず、２フレームのうち１フレームの期間中に転送パルスの供給を停止する、１／２間引き駆動について説明する。この１／２間引き駆動では、１フレーム期間毎にパルス生成回路２０からの転送パルスを停止または復帰を繰り返す駆動法である。
【００５２】
すなわち、図３に示すように、１フレーム期間毎に、パルス生成回路２０のＤＬＬ回路１７を停止して、水平転送パルスφＨの固体撮像素子１１への供給、ＸＳＨＰ／ＸＳＨＤ信号、ＡＤＣＬＫ信号のＡＦＥ回路１４への供給を停止する。これにより、１フレーム期間毎に、消費電力の低減を図ることができる。
【００５３】
さらに、１フレーム期間毎に、ＣＣＤＢＵＦ信号も停止してバッファ回路１３の動作を停止し、その出力をハイインピーダンス状態にすることによって消費電力の低減を図っている。
【００５４】
一方、水平転送パルスφＨの供給が停止しているフレームの期間において垂直転送パルスφＶの供給を停止せずに常時出力とする。間引き駆動時であっても、垂直転送パルスφＶを供給することによって、垂直転送部に溜まる暗電流を排出して、有効画素フレームにて正常な画像を取得するようにしている。
【００５５】
［２．３．１／４間引き駆動］
次に、４フレームのうち３フレームの期間中に転送パルスの供給を停止する、１／４間引き駆動について説明する。図４に示すように、この１／４間引き駆動では、ＤＬＬ回路１７は、４フレーム期間内の１フレームのみＸＳＨＰ／ＸＳＨＤ信号、ＡＤＣＬＫ信号を生成して、その他の３フレーム期間では信号の生成を停止するようにしている。また、バッファ回路１３もその他３フレーム期間では信号の生成を停止するようにしている。
【００５６】
このように、１／４間引き駆動では、４フレーム期間内の１フレーム毎に固体撮像素子１１からＡＦＥ回路１４へのアナログ画像信号の転送が行われることとなり、１／２間引き駆動より更なる低消費電力化が図れる。
【００５７】
なお、１／４間引き駆動では、パルス生成回路２０のＶ−ｄｒ１６において、アナログ画像信号の転送を行う有効画素フレーム期間とその直前の１フレームの期間で垂直転送パルスφＶの供給を行う。このように、間引き駆動時であっても、有効画素フレーム期間の直前の１フレーム期間で、垂直転送パルスφＶを供給して、垂直転送レジスタに溜まる暗電流を排出して、有効画素フレームにて正常な画像を取得することができるようにしている。
【００５８】
このようにして、固体撮像素子に供給する転送パルスの周波数を変化させず、画素情報転送パルスの信号変化をフレーム単位で停止する、所謂間引き駆動を実施することで低消費電力化を実現することができる。また、１フレーム当たりの水平転送時間を変更せずに、有効画素フレーム期間を選択することで、有効画素フレーム当たりのスミア特性、暗電流特性の悪化が少なくなる。
【００５９】
なお、本実施形態では、１／２間引き駆動および１／４間引き駆動の例を示したが、間引き間隔については、その限りではなく、例えば、１／３間引き駆動や１／８間引き駆動の動作も考えられる。例えば、フレーム周波数が９０ｆｐｓで１／３間欠駆動を行えば、従来の３０ｆｐｓ駆動に対して、消費電力を６０％削減かつスミア特性が３倍良くなる。
【００６０】
［２．４．代替リセットゲート信号］
次に、１／２間引き駆動及び１／４間引き駆動において、リセットゲートを停止させると、固体撮像素子１１に設けられているＦＤ部のバイアス低下を起こしてしまう。ＦＤ部のバイアスが低下してしまうと、正常なレベルまで戻すのに時間を要する（数百クロック）。
【００６１】
したがって、リセットゲート信号を常に固体撮像素子１１のリセットゲートに供給させる必要がある。しかし、間引き駆動時において、ＤＬＬ回路１７を停止させるようにしているので、リセットゲート信号を固体撮像素子１１にリセットゲートに常に供給することができなくなってしまう。
【００６２】
そこで、本実施形態における撮像装置１０は、代替リセットゲート信号生成回路１８を設け、その代替リセットゲート信号生成回路１８から代替リセットゲート信号を固体撮像素子１１に設けられているリセットゲートに供給するようにしている。
【００６３】
以下、代替リセットゲート信号の生成について説明する。図５は、代替リセットゲート信号生成回路１８の構成を示すブロック図である。図６は、その代替リセットゲート信号生成回路１８の代替リセットゲート信号の波形を示す波形図である。
【００６４】
図５に示すように、代替リセットゲート信号生成回路１８には、代替リセットゲート信号の基となる信号を生成するＬｉｖｅＶｉｅｗ用ＲＧパルス源２１が配設されている。このＬｉｖｅＶｉｅｗ用ＲＧパルス源２１には、間引き駆動時以外にはその回路を停止するようにするＳＩＦ＿ＬＶＧＧＮＥＮ＿ＳＴＯＰ信号が供給されている。
【００６５】
また、ＬｉｖｅＶｉｅｗ用ＲＧパルス源２１の出力に内部セレクタ２２が配設され、また内部セレクタ２２の出力に切替え回路１９が設けられている。切替え回路１９は、ＤＬＬ回路１７の出力にも設けられている。そして、内部セレクタ２２及び切替え回路１９にＳ＿ＬＶＲＧＳＴ信号の活性化信号を供給または停止することにより、通常駆動時にはＤＬＬ回路１７において通常のリセットゲート信号を生成して固体撮像素子１１に供給するようにし、間引き駆動時には代替リセットゲート信号生成回路１８において代替リセットゲート信号を生成して固体撮像素子１１に供給するようにしている。
【００６６】
なお、代替リセットゲート信号生成回路１８で生成される代替リセットゲート信号の周波数は、通常のリセットゲート信号の周波数のｎ分の１（ｎは２以上の整数）である。すなわち、ＦＤ部のバイアス低下を防げるような周波数でよく、本実施形態では代替リセットゲート信号の周波数をリセットゲート信号の周波数の２５６分の１（２５６ｍｃｋ周期）にしている。なお、代替リセットゲート信号生成回路１８において、ｎ分の１波形を実現するためのカウンタについて、リップルカウンタなど回路動作率の低いものを採用するがその限りではない。
【００６７】
また、ＦＤ部のバイアス電位の変動を最小限にするために、リセットゲートと同様に、代替リセットゲート信号の活性化期間と非活性化期間（Ｈｉｇｈ期間とＬｏｗ期間）との比は１：３としている。
【００６８】
［２．５．間引き駆動での信号停止及び信号復帰フロー］
次に、間引き駆動での信号停止及び信号復帰のシーケンスについて説明する。図７は、間引き駆動での信号停止及び信号復帰のシーケンスを示す波形図である。図８は、図７の間引き駆動での信号停止シーケンスを拡大した波形図である。
【００６９】
図７に示す駆動波形図において、Ｃａｓｅ２の場合のように、固体撮像素子１１によっては代替のリセットゲート信号を供給しなくても問題ないものもあり、間引き駆動時には代替リセットゲート信号の供給しない状態（Ｌｏｗ固定）にしている。以下に説明するシーケンスでは、Ｃａｓｅ１の場合のように、間引き駆動時には代替リセットゲート信号を供給する状態としている。
【００７０】
図７及び図８に示すように、間引き駆動での信号停止させるためには、
（１）まず、ＤＬＬ回路１７での水平転送パルスφＨの生成を停止させ、Ｖ−ｄｒ回路１６での垂直転送パルスφＶの生成を停止させる。
（２）次に、水平転送パルスφＨを停止して２ｍｃｋ（１ｍｃｋは１画素分）後に、スタンバイ信号ＣＣＤＢＵＦを非活性化（ＬｏｗからＨｉｇｈ）にして、バッファ回路１３を停止させる（ハイインピーダンス状態）。
（３）この後、１ｍｃｋ後に、ＡＦＥ回路１４に供給するＣＬＰＯＢ信号、ＣＬＰＤＭ信号、ＰＢＬＫ信号をスタンバイの極性に固定させる。
（４）次に、ＣＣＤＢＵＦを非活性化にしてから６ｍｃｋ後に、ＡＦＥＳＴＢ信号をＬｏｗからＨｉｇｈにして、ＡＦＥ回路１４を非活性化状態にする。
（５）さらに、ＡＦＥ回路１４に供給しているＸＳＨＤ信号／ＸＳＨＰ信号／ＡＤＣＬＫ信号を停止させる。また、同時に通常のリセットゲート信号出力から代替のリセットゲート信号出力に切り替わる。なお、ＡＦＥＳＴＢ信号とＸＳＨＤ信号／ＸＳＨＰ信号とはｎクロック間隔（本実施形態では５ｍｃｋ間隔）が必要である。
（６）最後に、ＤＬＬＳＴＢ信号をＬｏｗからＨｉｇｈにして、ＤＬＬ回路１７を非活性化状態にする。
【００７１】
以上のようなシーケンスにより、ＤＬＬ回路１７やＶ−ｄｒ回路１６から水平及び垂直転送パルスφＨ，φＶの発生を停止すると共に、ＡＦＥ回路１４へのアナログ画像信号の転送を停止するようにして、間引き駆動に移行する。
【００７２】
なお、（１）〜（６）の信号停止タイミングは停止シーケンス用カウンタの任意のデコード値を選択可能とすることでシステムを問わず間引き駆動を適用可能とする。また、図中のカウンタ値は、マスタクロックのパルス数を基準としてカウントする数字である。
【００７３】
［２．６．信号復帰フロー］
次に、信号停止から信号復帰に移行するシーケンスについて図９及び図１０を参照して説明する。図９は１フレーム期間前の信号復帰のシーケンスを示す波形図であり、図１０は具体的な信号復帰のシーケンスを示す駆動波形図である。
【００７４】
信号復帰のシーケンス開始前までにＤＬＬ回路１７を安定動作させておく必要があるため、図９に示すように、復帰フレーム（有効画素フレーム）の１つ手前のフレームにおいてＤＬＬ回路１７のＤＬＬＳＴＢ信号を活性化させてスタンバイ状態を解除する。本実施形態では、図９に示すように、復帰フレームの１つ手前のＶＤ信号立ち下がり時において復帰させているが、信号復帰の開始直前まで停止状態としておき、ｎライン手前からＤＬＬ回路１７を復帰させる構成としてもよい。
【００７５】
図１０に示すように、信号復帰は以下のシーケンスで行われる。すなわち、
（１）まず、切替え回路１９により代替リセットゲート信号出力から通常のリセットゲート信号出力に変更にする。また、同時に、ＣＬＰＯＢ信号、ＣＬＰＤＭ信号、ＰＢＬＫ信号の出力マスクを解除する。
（２）次いで、１ｍｃｋ後に、ＣＣＤＢＵＦ信号を活性化させてバッファ回路１３を活性化状態にする。また、同時に、ＸＳＨＰ／ＸＳＨＤ信号を復帰させる。
（３）ＸＳＨＰ／ＸＳＨＤ信号を復帰して５ｍｃｋ後に、ＡＦＥＳＴＢ信号をＨｉｇｈからＬｏｗに活性化させてＡＦＥ回路１４を活性化状態にする。
（４）最後に、３ｍｃｋ後に水平転送パルスφＨを復帰させる。
【００７６】
以後、次読み出しライン以降、全機能正常復帰する。なお、（１）〜（４）の復帰タイミングは復帰シーケンス用カウンタの任意のデコード値を選択可能とすることでシステムを問わず間引き駆動を適用可能とする。
【００７７】
［２．７．バッファ回路］
次に、バッファ回路１３の間引き駆動について、図１１〜図１３を参照して説明する。図１０は、バッファ回路１３の具体的な回路構成を示す回路図である。本実施形態では、バッファ回路１３は、一般的によく使用されているバイポーラシリコンモノリシックＩＣを使用している。
【００７８】
図１１に示すように、本実施形態では、バッファ回路１３は、ＣＢＵＦ信号の入力により、取り扱い電流量の切り替えが可能なものを使用している。また、フレーム周波数が高い駆動モード時には、ＩＳＦ０／ＩＤＲＶ０側(電流大モード)を選択し、周波数が低いモードまたは有効画素出力（有効画素フレーム）期間内はＩＳＦ１／ＩＤＲＶ１側（電流小モード）を選択するようにしている。
【００７９】
そして、有効画素出力期間以外では、バッファ回路１３をＯＦＦし、低消費電力化を実現している。そのバッファ回路１３のＯＦＦ切り替えの実現方法として、ＣＣＤＢＵＦ信号によりＩＳＦ１端子に接続されたトランジスタにて入力端子を接地し、カレントミラー５０及び電流源をＯＦＦにするようにしている。
【００８０】
復帰を早めるためにバッファ回路１３には定常的に電流を流しておく必要があるが、消費電力の大半を占めるカレントミラー５０及び電流源を前記ＣＣＤＢＵＦ信号にてＯＦＦすることで、復帰／停止に問題なく低消費電力化を実現できる。
【００８１】
［２．８．バッファ回路の制御信号例］
図１２は、源発振クロック（マスタクロック）使用時であって、通常駆動時（信号の間引き停止がない駆動時）及び間引き駆動時でのバッファ回路１３の制御例を示す波形図である。すなわち、図１１に示すように、源発振クロックを使用（マスタクロックをそのまま使用）時であって、通常駆動時では、ＣＢＵＦ＝０(電流大モード)／ＣＣＤＢＵＦ＝０（バッファＯＮ）とし、通常のＣＣＤ信号を出力するようにしている。
【００８２】
これに対して、源発振クロックを使用時であって、間引き駆動時では、間引き期間中にＣＢＵＦ＝１／ＣＣＤＢＵＦ＝１（バッファスタンバイ状態）として間引き期間中の低消費電力化を実現している。
【００８３】
バッファ回路１３は、源発振クロックを使用して駆動可能であるが、源発信クロックを分周した分周クロックを使用して駆動可能である。図１２は、分周クロック使用時であって、通常駆動時及び間引き駆動時でのバッファ回路１３の制御例を示す波形図である。
【００８４】
図１３に示すように、分周クロック/通常駆動時はＣＢＵＦ＝１(電流小モード)/ＣＣＤＢＵＦ＝０（バッファＯＮ）とし、バッファの動作電流が小さい状態で固体撮像素子１１から出力されるアナログ画像信号（ＣＣＤ信号）を出力する。このとき、周波数が低いため、動作電流が小さい状態でもアナログ画像信号の転送は問題ない。
【００８５】
これに対して、分周クロックを使用時であって、間引き駆動時では、間引き期間中にＣＢＵＦ＝１／ＣＣＤＢＵＦ＝１（バッファスタンバイ状態）とし間引き期間中の低消費電力化を実現する。
【００８６】
以上のように、本実施形態における撮像装置１０は、モニタリング用途のような高フレームレートを必要としない駆動モードにおいて、固体撮像素子１１へ供給する転送パルスの周波数を変化させず、転送パルスの信号変化をフレーム単位で停止する。すなわち、間引き駆動を実施することで低消費電力化を実現することができる。
【００８７】
また、固体撮像素子１１と画像信号処理部２４とのアナログ画像信号の転送をフレーム単位で間引いても、本実施形態における撮像装置１０は、高フレームレートの必要ない駆動モードにおいても動画を撮影して表示部３３で動画像を確認することができる。
【００８８】
さらに、固体撮像素子１１へ供給する転送パルスの周波数の変化無しで低消費電力を実現することで、固体撮像素子１１のｎ相共振駆動による低消費電力化技術に対し、更なる低消費電力化を実現することができる。さらに、１フレーム当たりの垂直転送時間を変更することなく、有効画素フレーム期間を選択することとなり、有効画素フレーム当たりのスミア特性の悪化、暗電流特性の悪化が少なくなる。
【図面の簡単な説明】
【００８９】
【図１】本実施形態にかかる撮像装置のシステム全体の構成を示すブロック図である。
【図２】本実施形態にかかる撮像装置のシステム構成の１部を示すブロック図である。
【図３】本実施形態にかかる撮像装置の１／２間引き駆動の駆動波形を示す駆動波形図である。
【図４】本実施形態にかかる撮像装置の１／４間引き駆動の駆動波形を示す駆動波形図である。
【図５】本実施形態にかかる撮像装置の代替リセットゲート信号の駆動波形を示す駆動波形図である。
【図６】本実施形態にかかる撮像装置の代替リセットゲート信号を生成する代替リセットゲート信号回路の構成を示すブロック図である。
【図７】本実施形態にかかる撮像装置の間引き駆動の起動及び停止のシーケンスを示す駆動波形図である。
【図８】本実施形態にかかる撮像装置の間引き駆動の起動のシーケンスを示す駆動波形図である。
【図９】本実施形態にかかる撮像装置の１フレーム期間前の通常駆動への復帰のシーケンスを示す駆動波形図である。
【図１０】本実施形態にかかる撮像装置の間引き駆動の停止のシーケンスを示す駆動波形図である。
【図１１】本実施形態にかかる撮像装置のバッファ回路の回路構成を示す回路図である。
【図１２】本実施形態にかかるバッファ回路の源発振クロック信号使用時であって、通常駆動時及び間引き駆動時の出力信号波形を示す駆動波形図である。
【図１３】本実施形態にかかるバッファ回路の分周クロック信号使用時であって、通常駆動時及び間引き駆動時の出力信号波形を示す駆動波形図である。
【符号の説明】
【００９０】
１０  撮像装置
１１  固体撮像素子
１２  水平転送部
１３  バッファ回路
１４  ＡＦＥ（アナログフロントエンド）回路（信号処理部）
１５  ＴＧ（タイミングジェネレータ）回路
１７  ＤＬＬ回路
１８  代替リセットゲート生成回路
１９  切替え回路
【図１】
2010130235.tif 000003
【図２】
2010130235.tif 000004
【図３】
2010130235.tif 000005
【図４】
2010130235.tif 000006
【図５】
2010130235.tif 000007
【図６】
2010130235.tif 000008
【図７】
2010130235.tif 000009
【図８】
2010130235.tif 000010
【図９】
2010130235.tif 000011
【図１０】
2010130235.tif 000012
【図１１】
2010130235.tif 000013
【図１２】
2010130235.tif 000014
【図１３】
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