(57)【要約】【課題】信号分配回路で分配された信号が第１出力線に供給される期間と、第２出力線に供給される期間とが重複する期間の時間長を十分に確保する。【解決手段】入力線１０１に時分割に供給される信号を第１出力線１０３および第２出力線１０５に分配する信号線分配回路１００であって、入力線１０１と第１出力線１０３との間に配置されるメモリＭ１と、メモリＭ１と入力線１０１との間に介在する第１スイッチング素子ＳＷ１と、メモリＭ１と第１出力線１０３との間に介在する第２スイッチング素子ＳＷ２とを含む第１単位回路Ｑ１と、入力線１０１と第２出力線１０５との間に介在する第３スイッチング素子ＳＷ３を含む第２単位回路Ｑ２と、を備え、第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３は共通の選択信号ＳＥＬ２で制御される。【選択図】      図１
2010113110.tif 000002
【特許請求の範囲】
【請求項１】
入力線に時分割に供給される信号を第１出力線および第２出力線に分配する信号線分配回路であって、
前記入力線と前記第１出力線との間に配置されて前記入力線から供給される前記信号を保持するための保持手段と、前記保持手段と前記入力線との間に介在する第１スイッチング素子と、前記保持手段と前記第１出力線との間に介在する第２スイッチング素子とを含む第１単位回路と、
前記入力線と前記第２出力線との間に介在する第３スイッチング素子を含む第２単位回路と、
第１期間において、前記第１スイッチング素子をオン状態にする一方、前記第２スイッチング素子および前記３スイッチング素子をオフ状態にし、
前記第１期間の経過後の第２期間において、前記第１スイッチング素子をオフ状態にする一方、前記第２スイッチング素子および前記第３スイッチング素子をオン状態にする制御手段と、
を具備する信号分配回路。
【請求項２】
前記第１単位回路は、前記第２スイッチング素子と前記第１出力線との間に介在する第２保持手段を有し、
前記第２単位回路は、前記第３スイッチング素子と前記第２出力線との間に介在する第３保持手段を有する、
請求項１に記載の信号分配回路。
【請求項３】
入力線に時分割に供給される信号を第１出力線および第２出力線に分配する信号線分配回路であって、
前記入力線と前記第１出力線との間に配置されて前記入力線から供給される前記信号を保持するための保持手段と、前記保持手段と前記入力線との間に介在する第１スイッチング素子と、前記保持手段と前記第１出力線との間に介在する第２スイッチング素子とを含む第１単位回路と、
前記入力線と前記第２出力線との間に介在する第３スイッチング素子を含む第２単位回路と、
を含み、
前記２スイッチング素子は、前記第３スイッチング素子と共通の信号で制御される、
信号分配回路。
【請求項４】
請求項１ないし請求項３に記載の信号分配回路と、
前記第１出力線および前記第２出力線の各々に対応する複数の電気光学素子と、
前記信号分配回路によって前記第１出力線および前記第２出力線の各々に分配された信号が供給されるべき前記電気光学素子を選択するための選択回路と、
を具備する電気光学装置。
【請求項５】
請求項４に記載の電気光学装置を具備する電子機器。
【請求項６】
入力線と第１出力線との間に配置されて前記入力線から供給される前記信号を保持するための保持手段と、前記保持手段と前記入力線との間に介在する第１スイッチング素子と、前記保持手段と前記第１出力線との間に介在する第２スイッチング素子とを含む第１単位回路と、
前記入力線と第２出力線との間に介在する第３スイッチング素子を含む第２単位回路と、を含み、前記入力線に時分割に供給される信号を前記第１出力線および前記第２出力線に分配する信号線分配回路の駆動方法であって、
第１期間において、前記第１スイッチング素子をオン状態にする一方、前記第２スイッチング素子および前記３スイッチング素子をオフ状態にし、
前記第１期間の経過後の第２期間において、前記第１スイッチング素子をオフ状態にする一方、前記第２スイッチング素子および前記第３スイッチング素子をオン状態にする、
信号分配回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を分配する技術に関する。
【背景技術】
【０００２】
液晶などの電気光学物質を利用した電気光学装置が従来から広く普及している。このような電気光学装置を駆動する方式として、ひとつの画像信号線（入力線）に時分割に供給される階調データを複数のデータ線（出力線）に振り分けて出力するデマルチプレクサ方式が知られている（例えば特許文献１参照）。
【０００３】
図１４は、デマルチプレクサ方式を利用して駆動される電気光学装置Ｄの概略構成を示す図である。図１４に示すように、電気光学装置Ｄは、信号分配回路１００と、制御回路１１０と、選択回路１０と、複数（ｎ個）の画素回路Ｕとを有する。
【０００４】
信号分配回路１００は、入力線１０１に時分割に供給される信号を第１出力線１０３および第２出力線１０５に分配する手段である。入力線１０１には、複数の画素回路Ｕの各々の指定階調に応じたデータ電位ｄが時分割に供給される。図１４に示すように、信号分配回路１００は、第１スイッチング素子ＳＷ１とメモリＭ１とを含む第１単位回路Ｑ１と、第２スイッチング素子ＳＷ２とメモリＭ２とを含む第２単位回路Ｑ２と、を有する。第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２は、制御回路１１０から出力される選択信号ＳＥＬ１，ＳＥＬ２に応じてオンオフが切り替わる。
【０００５】
図１４に示す選択回路１０は、第１出力線１０３および第２出力線１０５の各々に分配されたデータ電位ｄが供給されるべき画素回路Ｕを選択するための手段（シフトレジスタ）である。図１４に示すように、複数の画素回路Ｕの各々は、互いに直列に接続された発光素子Ｅと駆動トランジスタＴｄとを有する。駆動トランジスタＴｄのゲートには選択回路１０からの選択信号Ｇが供給され、当該選択信号Ｇに応じて駆動トランジスタＴｄのオンオフが切り替わる。図１０において、左から数えて第１番目の画素回路Ｕ１および第２番目の画素回路Ｕ２には選択回路１０から共通の選択信号Ｇ１が供給され、第３番目の画素回路Ｕ３および第４番目の画素回路Ｕ４には選択回路１０から共通の選択信号Ｇ２が供給される。また、図１０においては、左から数えて奇数番目の画素回路Ｕにおける駆動トランジスタＴｄのドレインは第１出力線１０３に接続され、偶数番目の画素回路Ｕにおける駆動トランジスタＴｄのドレインは第２出力線１０５に接続される。
【０００６】
図１５は、図１４に示す電気光学装置Ｄの動作を示すタイミングチャートである。図１５においては、第ｊ番目（１≦ｊ≦ｎ）の画素回路Ｕｊの指定階調に応じたデータ電位を「ｄｊ」と表記する。図１５に示すように、各画素回路Ｕの指定階調に応じたデータ電位ｄが時分割に入力線１０１に供給される。図１５に示すように、選択信号ＳＥＬ１は、奇数番目の単位期間Ｔにおいてアクティブレベル（ハイレベル）に設定され、それ以外の期間においては非アクティブレベル（ローレベル）に設定される。一方、選択信号ＳＥＬ２は、偶数番の単位期間Ｔにおいてアクティブレベルに設定され、それ以外の期間においては非アクティブレベルに設定される。
【０００７】
図１５に示すように、データ電位ｄ１は、第１番目の単位期間Ｔ１から第２番目の単位期間Ｔ２にわたって第１出力線１０３に出力され続ける一方、データ電位ｄ２は、第２番目の単位期間Ｔ２から第３番目の単位期間Ｔ３にわたって第２出力線１０５に出力され続ける。図１５に示すように、データ電位ｄ１が第１出力線１０３に出力される期間と、データ電位ｄ２が第２出力線１０５に出力される期間とが重複する期間である単位期間Ｔ２において、選択回路１０から画素回路Ｕ１およびＵ２に供給される選択信号Ｇ１はアクティブレベル（ハイレベル）に設定される。これにより、画素回路Ｕ１およびＵ２の各々における駆動トランジスタＴｄはオン状態に遷移し、第１出力線１０３に出力されるデータ電位ｄ１は画素回路Ｕ１に取り込まれる一方、第２出力線１０５に出力されるデータ電位ｄ２は画素回路Ｕ２に取り込まれる。
【０００８】
同様に、データ電位ｄ３が第１出力線１０３に出力される期間と、データ電位ｄ４が第２出力線１０５に出力される期間とが重複する期間である単位期間Ｔ４において、選択回路１０から画素回路Ｕ３およびＵ４に供給される選択信号Ｇ２はアクティブレベルに設定される。これにより、第１出力線１０３に出力されるデータ電位ｄ３は画素回路Ｕ３に取り込まれる一方、第２出力線１０５に出力されるデータ電位ｄ４は画素回路Ｕ４に取り込まれる。
【特許文献１】特開２００４−１７０７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図１４および図１５に示す構成では、信号分配回路１００で分配されたデータ電位ｄが第１出力線１０３に出力される期間と、第２出力線１０５に出力される期間とが単位期間Ｔの時間長だけずれるため、図１５に示すように、第１出力線１０３および第２出力線１０５の各々に分配されたデータ電位ｄが供給されるべき画素回路Ｕを選択する期間（選択信号Ｇがアクティブレベルに設定される期間）の時間長が単位期間Ｔの時間長に制約される。したがって、各画素回路Ｕに対してデータ電位ｄを書き込むための時間長を十分に確保することができないという問題があった。
以上の事情に鑑みて、本発明は、信号分配回路によって第１出力線側に分配された信号と第２出力線側に分配された信号とを共通の期間にて出力するという課題の解決を目的としている。
【課題を解決するための手段】
【００１０】
以上の課題を解決するために、本発明に係る信号分配回路は、入力線に時分割に供給される信号を第１出力線および第２出力線に分配する信号線分配回路であって、入力線と第１出力線との間に配置されて入力線から供給される信号を保持するための保持手段（例えば図１および図５に示すメモリＭ１）と、保持手段と入力線との間に介在する第１スイッチング素子（例えば図１および図５に示す第１スイッチング素子ＳＷ１）と、保持手段と第１出力線（例えば図１に示す第１出力線１０３、図５に示すデータ線１０４[１]、１０４[２]）との間に介在する第２スイッチング素子（例えば図１および図５に示す第２スイッチング素子ＳＷ２）とを含む第１単位回路（例えば図１に示す第１単位回路Ｑ１、図５に示す単位回路Ｐ１、Ｐ２）と、入力線と第２出力線（例えば図１に示す第２出力線１０５、図５に示すデータ線１０４[３]）との間に介在する第３スイッチング素子（例えば図１および図５に示す第３スイッチング素子ＳＷ３）を含む第２単位回路（例えば図１に示す第２単位回路Ｑ２、図５に示す単位回路Ｐ３）と、第１期間（例えば図２に示す単位期間Ｔ１、図６に示す単位期間Ｔ１、Ｔ２）において、第１スイッチング素子をオン状態にする一方、第２スイッチング素子および３スイッチング素子をオフ状態にし、第１期間の経過後の第２期間（例えば図２に示す単位期間Ｔ２、図６に示す単位期間Ｔ３）において、第１スイッチング素子をオフ状態にする一方、第２スイッチング素子および第３スイッチング素子をオン状態にする制御手段（例えば図１および図４に示す制御回路１１０）と、を具備する。
【００１１】
この態様においては、第１期間において入力線に供給されている信号は、第１単位回路における第１スイッチング素子がオン状態になることで第１出力線側に分配され、第１単位回路における保持手段に保持される。そして、第２期間において入力線に供給されている信号は、第２単位回路における第３スイッチング素子がオン状態になることで、第２出力線側に分配され、当該信号は第２出力線に出力される。このとき、第１単位回路における第２スイッチング素子も第３スイッチング素子と同様にオン状態になるため、第１単位回路における保持手段に保持されていた信号は第１出力線に出力される。すなわち、信号分配回路によって第１出力線側に分配された信号と第２出力線側に分配された信号とは共通の期間にて出力される。
【００１２】
本発明に係る信号分配回路の好適な態様として、第１単位回路は、第２スイッチング素子と第１出力線との間に介在する第２保持手段を有し、第２単位回路は、第３スイッチング素子と第２出力線との間に介在する第３保持手段を有する。この態様によれば、第２スイッチング素子および第３スイッチング素子がオン状態になったときに第２保持手段および第３保持手段の各々に書き込まれた信号は、第２スイッチング素子および第３スイッチング素子が再びオン状態になるまでの期間、第１出力線および第２出力線の各々に確実に出力され続けるという利点がある。
【００１３】
また、本発明に係る信号分配回路は、入力線に時分割に供給される信号を第１出力線および第２出力線に分配する信号線分配回路であって、入力線と第１出力線との間に配置されて入力線から供給される信号を保持するための保持手段と、保持手段と入力線との間に介在する第１スイッチング素子と、保持手段と第１出力線との間に介在する第２スイッチング素子とを含む第１単位回路と、入力線と第２出力線との間に介在する第３スイッチング素子を含む第２単位回路と、を含み、２スイッチング素子は、第３スイッチング素子と共通の信号（例えば図１に示す第２選択信号ＳＥＬ２、図５に示す選択信号ＳＥＬＺ）で制御される態様とすることもできる。この態様であっても、信号分配回路によって第１出力線側に分配された信号と第２出力線側に分配された信号とを共通の期間にて出力することができる。
【００１４】
また、本発明に係る信号分配回路は、第１出力線および第２出力線の各々に対応する複数の電気光学素子と、信号分配回路によって第１出力線および第２出力線の各々に分配された信号が供給されるべき電気光学素子を選択するための選択回路と、を具備する電気光学装置に利用することもできる。本発明に係る信号分配回路によれば、第１出力線側に分配された信号と第２出力線側に分配された信号とは共通の期間にて出力されるから、第１出力線および第２出力線の各々に分配された信号（データ電位）が供給されるべき画素回路を選択するための期間の時間長を十分に確保できる。したがって、各電気光学素子（画素回路）に対して信号（データ電位）を書き込むための時間長を十分に確保することができるという利点がある。
【００１５】
また、本発明に係る電気光学装置は各種の電子機器に利用することができる。この電子機器の典型例は、電気光学装置を表示装置として利用した機器である。この種の機器としては、パーソナルコンピュータや携帯電話機などがある。もっとも、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成する構成の画像形成装置（印刷装置）においては、像担持体を露光する手段（いわゆる露光ヘッド）として本発明の電気光学装置を採用することもできる。
【００１６】
また、本発明に係る信号分配回路の駆動方法は、入力線と第１出力線との間に配置されて入力線から供給される信号を保持するための保持手段と、保持手段と入力線との間に介在する第１スイッチング素子と、保持手段と第１出力線との間に介在する第２スイッチング素子とを含む第１単位回路と、入力線と第２出力線との間に介在する第３スイッチング素子を含む第２単位回路と、を含み、入力線に時分割に供給される信号を第１出力線および第２出力線に分配する信号線分配回路の駆動方法であって、第１期間において、第１スイッチング素子をオン状態にする一方、第２スイッチング素子および３スイッチング素子をオフ状態にし、第１期間の経過後の第２期間において、第１スイッチング素子をオフ状態にする一方、第２スイッチング素子および前記第３スイッチング素子をオン状態にする。以上の駆動方法によっても本発明に係る信号分配回路と同様の効果が得られる。
【発明を実施するための最良の形態】
【００１７】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電気光学装置Ｄ１の概略構成を示す図である。図１に示すように、電気光学装置Ｄ１は、信号分配回路１００と、制御回路１１０と、選択回路１０と、複数（ｎ個）の画素回路Ｕとを含む。
【００１８】
信号分配回路１００は、入力線１０１に時分割に供給される信号を第１出力線１０３および第２出力線１０５に分配する手段である。入力線１０１には、複数の画素回路Ｕの各々の指定階調に応じたデータ電位ｄが時分割に入力端子Ｉを介して供給される。図１に示すように、信号分配回路１００は、入力線１０１と第１出力線１０３との間に設けられる第１単位回路Ｑ１と、入力線１０１と第２出力線１０５との間に設けられる第２単位回路Ｑ２とを有する。
【００１９】
図１に示すように、第１単位回路Ｑ１は、入力線１０１と第１出力線１０３との間に配置されて入力線１０１から供給されるデータ電位ｄを保持するためのメモリＭ１と、メモリＭ１と入力線１０１との間に介在する第１スイッチング素子ＳＷ１と、メモリＭ１と第１出力線１０３との間に介在する第２スイッチング素子ＳＷ２と、第２スイッチング素子ＳＷ２と第１出力線１０３との間に配置されるメモリＭ２とを含む。第１スイッチング素子ＳＷ１は、制御回路１１０から出力される第１選択信号ＳＥＬ１に応じてオンオフが切り替わる。また、第２スイッチング素子ＳＷ２は、制御回路１１０から出力される第２選択信号ＳＥＬ２に応じてオンオフが切り替わる。なお、第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２とは互いに相補的な関係にある。すなわち、第１スイッチング素子がオン状態になると第２スイッチング素子はオフ状態になり、第１スイッチング素子ＳＷ１がオフ状態になると第２スイッチング素子ＳＷ２はオン状態になる。
【００２０】
図１に示すように、第２単位回路Ｑ２は、入力線１０１と第２出力線１０５との間に介在する第３スイッチング素子ＳＷ３と、第３スイッチング素子ＳＷ３と第２出力線１０５との間に配置されるメモリＭ３とを含む。第３スイッチング素子ＳＷ３は、第１単位回路Ｑ１における第２スイッチング素子ＳＷ２と同様、制御回路１１０から供給される第２選択信号ＳＥＬ２に応じてオンオフが切り替わる。すなわち、第３スイッチング素子ＳＷ３の動作タイミングは第２スイッチング素子ＳＷ２の動作タイミングと同じである。
【００２１】
図１に示すように、第１単位回路Ｑ１および第２単位回路Ｑ２におけるメモリＭ１〜Ｍ３の各々は、一方の出力側が他方の入力側に相互に接続される第１インバータＩＶ１および第２インバータＩＶ２を有する。
【００２２】
選択回路１０は、第１出力線１０３および第２出力線１０５の各々に分配されたデータ電位ｄが供給されるべき画素回路Ｕを選択するための手段（シフトレジスタ）である。選択回路１０は、互いに隣接する２つの画素回路Ｕごとに、これらの画素回路Ｕを選択するための選択信号Ｇを供給する。図１に示すように、選択回路１０は、左から数えて第１番目の画素回路Ｕ１および第２番目の画素回路Ｕ２に対して共通の選択信号Ｇ１を出力し、第３番目の画素回路Ｕ３および第４番目の画素回路Ｕ４に対して共通の選択信号Ｇ２を出力するという具合である。
【００２３】
図１に示すように、複数の画素回路Ｕの各々は、互いに直列に接続された電気光学素子Ｅと駆動トランジスタＴｄとを有する。本実施形態に係る電気光学素子Ｅは、陽極と陰極との間に有機ＥＬ材料の発光層を介在させたＯＬＥＤ素子である。Ｎチャネル型の駆動トランジスタＴｄのゲートには選択回路１０からの選択信号Ｇが供給され、当該選択信号Ｇに応じて駆動トランジスタＴｄのオンオフが切り替わる。また、図１においては、左から数えて奇数番目の画素回路Ｕにおける駆動トランジスタＴｄのドレインは第１出力線１０３に接続され、偶数番目の画素回路Ｕにおける駆動トランジスタＴｄのドレインは第２出力線１０５に接続される。
【００２４】
図２は、本実施形態に係る電気光学装置Ｄ１の動作を示すタイミングチャートである。図２において、第１単位回路Ｑ１におけるメモリＭ１に保持される信号を「出力１’」、第１出力線１０３に出力される信号を「出力１」、第２出力線１０５に出力される信号を「出力２」と表記する。また、第ｊ番目の画素回路Ｕｊの指定階調に応じたデータ電位を「ｄｊ」と表記する。
【００２５】
図２に示すように、各画素回路Ｕの指定階調に応じたデータ電位ｄが時分割に入力線１０１に供給される。図２に示すように、第１番目の単位期間Ｔ１においては、第１番目の画素回路Ｕ１の指定階調に応じたデータ電位ｄ１が入力線１０１に供給され、第２番目の単位期間Ｔ２においては、第２番目の画素回路Ｕ２の指定階調に応じたデータ電位ｄ２が入力線１０１に供給されるという具合である。
【００２６】
図２に示すように、第１選択信号ＳＥＬ１は、奇数番目の単位期間Ｔにおいてアクティブレベル（ハイレベル）に設定され、それ以外の期間において非アクティブレベル（ローレベル）に設定される。第１選択信号ＳＥＬ１がハイレベルになると、図１に示す第１スイッチング素子ＳＷ１はオン状態になる。一方、第１選択信号ＳＥＬ１がローレベルになると、第１スイッチング素子ＳＷ１はオフ状態になる。また、第２選択信号ＳＥＬ２は、偶数番目の単位期間Ｔにおいてアクティブレベル（ハイレベル）に設定され、それ以外の期間において非アクティブレベル（ローレベル）に設定される。第２選択信号ＳＥＬ２がハイレベルになると、第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３がオン状態になる。一方、第２選択信号ＳＥＬ２がローレベルになると、第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３がオフ状態になる。
【００２７】
奇数番目の単位期間Ｔにおいて入力線１０１に供給されるデータ電位ｄは、第１スイッチング素子ＳＷ１を介してメモリＭ１に供給される。このとき、第２スイッチング素子ＳＷ２はオフ状態になるから、当該データ電位ｄは第１出力線１０３には供給されずにメモリＭ１に保持される。一方、第３スイッチング素子ＳＷ３は、第２スイッチング素子ＳＷ２と同様オフ状態になるから、当該データ電位ｄは第２出力線１０５側には分配されない。
【００２８】
偶数番目の単位期間において入力線１０１に供給されるデータ電位ｄは、第３スイッチング素子ＳＷ３を介してメモリＭ３および第２出力線１０５に出力される。一方、第１スイッチング素子ＳＷ１はオフ状態になるから、当該データ電位ｄは第１出力線１０３側には分配されない。このとき、第２スイッチング素子ＳＷ２は、第３スイッチング素子ＳＷ３と同様オン状態になるから、メモリＭ１に保持されているデータ電位ｄが第２スイッチング素子ＳＷ２を介してメモリＭ２および第１出力線１０３に出力される。そして、第２選択信号ＳＥＬが再びハイレベルになって（第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３が再びオン状態になって）メモリＭ２およびＭ３の各々のデータ電位ｄの値が書き換えられるまでの期間、メモリＭ２に保持されているデータ電位ｄが第１出力線１０３に出力され続けるとともに、メモリＭ３に保持されているデータ電位ｄが第２出力線１０５に出力され続ける。すなわち、本実施形態においては、第１出力線１０３側に分配されたデータ電位ｄと第２出力線１０５側に分配されたデータ電位ｄとは共通の期間にて出力される。
【００２９】
図２に示すように、第１番目の単位期間Ｔ１においては、第１選択信号ＳＥＬ１はハイレベルに設定される一方、第２選択信号ＳＥＬ２はローレベルに設定される。したがって、単位期間Ｔ１において入力線１０１に供給されるデータ電位ｄ１は第１出力線１０３側に分配されてメモリＭ１に供給される。このとき、第２スイッチング素子ＳＷ２はオフ状態になるから、当該データ電位ｄ１は第１出力線１０３には出力されずにメモリＭ１に保持される。一方、当該データ電位ｄ１は第２出力線１０５側には分配されない。
【００３０】
図２に示すように、次の単位期間Ｔ２においては、第１選択信号ＳＥＬ１はローレベルに設定される一方、第２選択信号ＳＥＬ２はハイレベルに設定される。したがって、単位期間Ｔ２において入力線１０１に供給されるデータ電位ｄ２は第２出力線１０５側に分配され、当該データ電位ｄ２はメモリＭ３および第２出力線１０５に出力される。一方、データ電位ｄ２は第１出力線１０３側には分配されず、メモリＭ１に保持されているデータ電位ｄ１が第２スイッチング素子ＳＷ２を介してメモリＭ２および第１出力線１０３に出力される。
【００３１】
図２に示すように、単位期間Ｔ２の次の単位期間Ｔ３においては、第１選択信号ＳＥＬ１はハイレベルに設定される一方、第２選択信号ＳＥＬ２はローレベルに設定される。したがって、単位期間Ｔ３において入力線１０１に供給されるデータ電位ｄ３は、第１出力線１０３側に分配される。このとき、第２スイッチング素子ＳＷ２はオフ状態になるから、当該データ電位ｄ３は第１出力線１０３には出力されずにメモリＭ１に保持される。そして、メモリＭ２に保持されているデータ電位ｄ１が第１出力線１０３に出力され続ける。一方、データ電位ｄ３は第２出力線１０５側には分配されず、メモリＭ３に保持されているデータ電位ｄ２が第２出力線１０５に出力され続ける。
【００３２】
図２に示すように、単位期間Ｔ３の次の単位期間Ｔ４においては、第１選択信号ＳＥＬ１はローレベルに設定される一方、第２選択信号ＳＥＬ２はハイレベルに設定される。したがって、単位期間Ｔ４において入力線１０１に供給されるデータ電位ｄ４は第２出力線１０５側に分配され、当該データ電位ｄ４はメモリＭ３および第２出力線１０５に出力される。一方、当該データ電位ｄ４は第１出力線１０３側には分配されず、メモリＭ１に保持されているデータ電位ｄ３が第２スイッチング素子ＳＷ２を介してメモリＭ２および第１出力線１０３に出力される。すなわち、単位期間Ｔ４においては、第１出力線１０３に出力されるデータ電位ｄがｄ１からｄ３に切り替わり、第２出力線１０５に出力されるデータ電位ｄがｄ２からｄ４に切り替わる。以上に説明したような動作が、以降の各単位期間Ｔにおいて繰り返し実行される。
【００３３】
図２に示すように、データ電位ｄ１とデータ電位ｄ２とは共通の期間にて出力される。より具体的には、データ電位ｄ１は単位期間Ｔ２から単位期間Ｔ３にわたって第１出力線１０３に出力される一方、データ電位ｄ２は単位期間Ｔ２から単位期間Ｔ３にわたって第２出力線１０５に出力される。図２に示すように、単位期間Ｔ２および単位期間Ｔ３において、選択回路１０から画素回路Ｕ１およびＵ２に供給される選択信号Ｇ１はアクティブレベル（ハイレベル）に設定される。これにより、画素回路Ｕ１およびＵ２の各々における駆動トランジスタＴｄはオン状態に遷移し、第１出力線１０３に出力されるデータ電位ｄ１は画素回路Ｕ１に取り込まれる一方、第２出力線１０５に出力されるデータ電位ｄ２は画素回路Ｕ４に取り込まれる。
【００３４】
また、図２に示すように、データ電位ｄ３とデータ電位ｄ４とは共通の期間にて出力される。より具体的には、データ電位ｄ３は単位期間Ｔ４から単位期間Ｔ５にわたって第１出力線１０３に出力される一方、データ電位ｄ４は単位期間Ｔ４から単位期間Ｔ５にわたって第２出力線１０５に出力される。図２に示すように、単位期間Ｔ４および単位期間Ｔ５において、選択回路１０から画素回路Ｕ３およびＵ４に供給される選択信号Ｇ２はハイレベルに設定される。これにより、画素回路Ｕ３およびＵ４の各々における駆動トランジスタＴｄはオン状態に遷移し、第１出力線１０３に出力されるデータ電位ｄ３は画素回路Ｕ３に取り込まれる一方、第２出力線１０５に出力されるデータ電位ｄ４は画素回路Ｕ４に取り込まれる。
【００３５】
本実施形態においては、第１出力線１０３側に分配されたデータ電位ｄと第２出力線１０５側に分配されたデータ電位ｄとは共通の期間にて出力されるから、第１出力線１０３および第２出力線１０５の各々に分配されたデータ電位ｄが供給されるべき画素回路Ｕを選択する期間（選択信号Ｇがアクティブレベルに設定される期間）の時間長を図１４および図１５の構成に比べて十分に確保することができる。したがって、本実施形態によれば、図１４および図１５の構成に比べて、各画素回路Ｕに対してデータ電位ｄを書き込むための時間長を十分に確保することができるという利点がある。
【００３６】
図３は、第２単位回路Ｑ２に第４スイッチング素子ＳＷが追加された構成（以下、「対比例１」という）を示す図である。図３に示すように、第４スイッチング素子ＳＷ４はメモリＭ３と第２出力線１０５との間に介在し、第４スイッチング素子ＳＷ４と第２出力線１０５との間にはメモリＭ４がさらに配置される。第４スイッチング素子ＳＷ４は、制御回路１１０から出力される第３選択信号ＳＥＬ３に応じてオンオフが切り替わる。図３に示す対比例１においては、第１単位回路Ｑ１における第２スイッチング素子ＳＷ２も制御回路１１０から出力される第３選択信号ＳＥＬ３に応じてオンオフが切り替わる。すなわち、第２スイッチング素子ＳＷ２の動作タイミングは第４スイッチング素子ＳＷ４の動作タイミングと同じである。
【００３７】
対比例１によれば、第１スイッチング素子ＳＷ１および第３スイッチング素子ＳＷ３の各々を順次にオン状態に設定して入力線１０１に時分割に供給されるデータ電位ｄをメモリＭ１およびメモリＭ３の各々に振り分けて書き込んだ後、第２スイッチング素子ＳＷ２および第４スイッチング素子ＳＷ４を一斉にオン状態に設定することで、メモリＭ１に保持されていたデータ電位ｄが第１出力線１０３に出力される期間と、メモリＭ３に保持されていたデータ電位ｄが第２出力線１０５に出力される期間とを揃えることができる。すなわち、対比例１によれば、第１出力線１０３側に分配されたデータ電位ｄと第２出力線１０５側に分配されたデータ電位ｄとは共通の期間にて出力される。これに対して、本実施形態では、第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３が共通の第２選択信号ＳＥＬ２で制御されるから、第４スイッチング素子ＳＷ４が不要になる。つまり、本実施形態によれば、対比例１に比べて簡易な構成で、信号分配回路１００で分配されたデータ電位ｄが各出力線に出力される期間を揃えることができるという利点がある。
【００３８】
＜Ｂ：第２実施形態＞
図４は、本発明の第２実施形態に係る電気光学装置Ｄ２の概略構成を示す図である。この電気光学装置Ｄ２は、画像を表示するための手段として各種の電子機器に利用される装置であり、複数の画素回路Ｕが面状に配置された画素アレイ部２００と、選択回路１０と、データ線駆動回路２０と、制御回路１１０とを有する。
【００３９】
図４に示すように、画素アレイ部２００には、Ｘ方向に延在するｍ本の走査線１０２と、Ｘ方向に直交するＹ方向に延在する３ｎ本のデータ線１０４とが形成される（ｍおよびｎは自然数）。各画素回路Ｕは、走査線１０２とデータ線１０４との交差に対応する位置に配置される。したがって、これらの画素回路Ｕは縦ｍ行×横３ｎ列のマトリクス状に配列する。
【００４０】
選択回路１０は、複数の画素回路Ｕを行単位で選択するための回路（走査線駆動回路）である。選択回路１０は、順次アクティブレベルになる走査信号Ｇ１〜Ｇｍをｍ本の走査線１０２の各々に出力する。第ｉ行（１≦ｉ≦ｍ）の走査線１０２に出力される走査信号Ｇｉのアクティブレベルへの遷移は、第ｉ行の走査線１０２の選択を意味する。
【００４１】
本実施形態においては、３ｎ本のデータ線１０４は、相隣接する３本を単位としてｎ個のブロックＢ（Ｂ１，Ｂ２，・・・，Ｂｎ）に区分される。図４に示すように、各ブロックＢに含まれる３本のデータ線１０４のうち左から数えて第１列目のデータ線１０４を１０４[１]、第２列目のデータ線１０４を１０４[２]、第３列目のデータ線１０４を１０４[３]と表記する。
【００４２】
図４に示すように、データ線駆動回路２０は、信号出力回路２２と、各ブロックＢに対応するｎ本の画像信号線１０６と、各ブロックＢに対応するｎ個の信号分配回路１００とを有する。信号出力回路２２は、各ブロックＢに対応するｎ系統のデータ電位ｄを生成して各画像信号線１０６に出力する。各画像信号線１０６に出力されるデータ電位ｄは、当該画像信号線１０６に対応するブロックＢの３列分のデータ線１０４と選択回路１０によって選択される走査線１０２との各交差に対応する３つの画素回路Ｕの階調を時分割で指定する電圧信号である。
【００４３】
図５は、信号分配回路１００の詳細な構成を示す図である。データ線駆動回路２０に含まれるｎ個の信号分配回路１００は同じ構成であるため、図５ではひとつの信号分配回路１００を例示してその構成について説明する。図５に示すように、信号分配回路１００は、画像信号線１０６（入力線）とデータ線１０４[１]（出力線）との間に設けられる単位回路Ｐ１と、画像信号線１０６とデータ線１０４[２]（出力線）との間に設けられる単位回路Ｐ２と、画像信号線１０６とデータ線１０４[３]（出力線）との間に設けられる単位回路Ｐ３を有する。
【００４４】
単位回路Ｐ１およびＰ２の構成は、第１実施形態における第１単位回路Ｑ１の構成と同じである。また、単位回路Ｐ３の構成は、第１実施形態における第２単位回路Ｑ２の構成と同じである。図５に示すように、単位回路Ｐ１における第１スイッチング素子ＳＷ１は、制御回路１１０（図５では図示省略）から出力される選択信号ＳＥＬＸに応じてオンオフが制御される。また、単位回路Ｐ２における第１スイッチング素子ＳＷ１は、制御回路１１０から出力される制御信号ＳＥＬＹに応じてオンオフが制御される。さらに、単位回路Ｐ１およびＰ２の各々における第２スイッチング素子ＳＷ２と、単位回路Ｐ３における第３スイッチング素子ＳＷ３とは、制御回路１１０から出力される選択信号ＳＥＬＺに応じてオンオフが制御される。なお、選択信号ＳＥＬＸ〜ＳＥＬＺの各々は、ｎ個の信号分配回路１００の各々に対して共通に出力される。
【００４５】
再び図４に戻って説明を続ける。図４に示すように、各画素回路Ｕは、駆動トランジスタＴｄと、選択トランジスタＴｒと、電気光学素子Ｅとを備える。電気光学素子Ｅは、有機ＥＬ材料の発光層を介在させたＯＬＥＤ素子であり、電源電位ＶＥＬが供給される電源線と接地電位ＧＮＤが供給される接地線との間に配置される。Ｎチャネル型の駆動トランジスタＴｄは、電源線と電気光学素子Ｅとの間に配置される。駆動トランジスタＴｄのゲートはＮチャネル型の選択トランジスタＴｒのソースに接続される。選択トランジスタＴｒのゲートは走査線１０２に接続されるとともにドレインはデータ線１０４に接続される。走査線１０２を介して供給される走査信号Ｇがアクティブレベルへ遷移すると、トランジスタＴｒがオン状態となり、このときデータ線１０４に供給されているデータ電位ｄが画素回路Ｕに取り込まれる。
【００４６】
図６は、電気光学装置Ｄ２におけるひとつのブロックＢ内の動作を示すタイミングチャートである。図６において、当該ブロックＢに属する３本のデータ線のうちの第１列目のデータ線１０４[１]に出力される信号を「出力１」、第２列目のデータ線１０４[２]に出力される信号を「出力２」、第３列目のデータ線１０４[３]に出力される信号を「出力３」と表記する。また、図６において、第ｉ行の走査線１０２[i]に属する３つの画素回路Ｕのうちデータ線１０４[１]に対応する画素回路Ｕの指定階調に応じたデータ電位ｄを「ｄi1」、データ線１０４[２]に対応する画素回路Ｕの指定階調に応じたデータ電位ｄを「ｄi2」、データ線１０４[３]に対応する画素回路Ｕの指定階調に応じたデータ電位ｄを「ｄi3」と表記する。
【００４７】
図６に示すように、各画素回路Ｕの指定階調に応じたデータ電位ｄが時分割に入力線１０１に供給される。図６に示すように、第１番目の単位期間Ｔ１においては、第１行の走査線１０２[１]とデータ線１０４[１]との交差に対応する画素回路Ｕの指定階調に応じたデータ電位ｄ11が入力線１０１に供給され、次の単位期間Ｔ２においては、走査線１０２[１]とデータ線１０４[２]との交差に対応する画素回路Ｕの指定階調に応じたデータ電位ｄ12が入力線１０１に供給され、その次の単位期間Ｔ３においては、走査線１０２[１]とデータ線１０４[３]との交差に対応する画素回路Ｕの指定階調に応じたデータ電位ｄ13が入力線１０１に供給される。同様に、単位期間Ｔ４〜Ｔ６においては、第２行の走査線１０２[２]とデータ線１０４[１]〜１０４[３]の各々との交差に対応する画素回路Ｕの指定階調に応じたデータ電位ｄ21〜ｄ23が画像信号線１０６に時分割に供給され、単位期間Ｔ７〜Ｔ９においては、第３行の走査線１０２[３]とデータ線１０４[１]〜１０４[３]の各々との交差に対応する画素回路Ｕの指定階調に応じたデータ電位ｄ31〜ｄ33が画像信号線１０６に時分割に供給される。
【００４８】
図６に示すように、選択信号ＳＥＬＸは、第（３ｋ−２）番目（ｋは正の整数）の単位期間Ｔにおいてアクティブレベル（ハイレベル）に設定され、それ以外の期間において非アクティブレベル（ローレベル）に設定される。選択信号ＳＥＬＸがハイレベルになると、単位回路Ｐ１の第１スイッチング素子ＳＷ１はオン状態になる。一方、選択信号ＳＥＬＸがローレベルになると、単位回路Ｐ１の第１スイッチング素子ＳＷ１はオフ状態になる。また、選択信号ＳＥＬＹは、第（３ｋ−１）番目の単位期間Ｔにおいてアクティブレベルに設定され、それ以外の期間において非アクティブレベルに設定される。選択信号ＳＥＬＹがハイレベルになると、単位回路Ｐ２の第１スイッチング素子ＳＷ１はオン状態になる。一方、選択信号ＳＥＬＹがローレベルになると、単位回路Ｐ２の第１スイッチング素子ＳＷ１はオフ状態になる。さらに、選択信号ＳＥＬＺは、第３ｋ番目の単位期間Ｔにおいてアクティブレベルに設定され、それ以外の期間において非アクティブレベルに設定される。選択信号ＳＥＬＺがハイレベルになると、単位回路Ｐ１およびＰ２の第２スイッチング素子ＳＷ２、単位回路Ｐ３の第３スイッチング素子ＳＷ３の各々はオン状態になる。一方、選択信号ＳＥＬＺがローレベルになると、単位回路Ｐ１およびＰ２の第２スイッチング素子ＳＷ２、単位回路Ｐ３の第３スイッチング素子ＳＷ３の各々はオフ状態になる。
【００４９】
第（３ｋ−２）番目の単位期間Ｔにおいて画像信号線１０６に供給されるデータ電位ｄはデータ線１０４[１]側に分配され、当該データ電位ｄは単位回路Ｐ１のメモリＭ１に供給される。このとき、単位回路Ｐ１の第２スイッチング素子ＳＷ２はオフ状態になるから、当該データ電位ｄはデータ線１０４[１]には出力されずに単位回路Ｐ１のメモリＭ１に保持される。一方、単位回路Ｐ２の第１スイッチング素子ＳＷ１および単位回路Ｐ３の第３スイッチング素子ＳＷ３はオフ状態になるから、当該データ電位ｄはデータ線１０４[２]および１０４[３]側には分配されない。
【００５０】
第（３ｋ−１）番目の単位期間Ｔにおいて画像信号線１０６に供給されるデータ電位ｄはデータ線１０４[２]側に分配され、当該データ電位ｄは単位回路Ｐ２のメモリＭ１に供給される。このとき、単位回路Ｐ２の第２スイッチング素子ＳＷ２はオフ状態になるから、当該データ電位ｄはデータ線１０４[２]には出力されずに単位回路Ｐ２のメモリＭ１に保持される。一方、単位回路Ｐ１の第１スイッチング素子ＳＷ１および単位回路Ｐ３の第３スイッチング素子ＳＷ３はオフ状態になるから、当該データ電位ｄはデータ線１０４[１]および１０４[３]側には分配されない。
【００５１】
第３ｋ番目の単位期間Ｔにおいて画像信号線１０６に供給されるデータ電位ｄはデータ線１０４[３]側に分配され、当該データ電位ｄは単位回路Ｐ３のメモリＭ３およびデータ線１０４[３]に出力される。一方、単位回路Ｐ１およびＰ２の各々の第１スイッチング素子ＳＷ１はオフ状態になるから、当該データ電位ｄはデータ線１０４[１]および１０４[２]側には分配されない。このとき、単位回路Ｐ１およびＰ２の各々の第２スイッチング素子ＳＷ２は、第３スイッチング素子ＳＷ３と同様、オン状態になるから、単位回路Ｐ１のメモリＭ１に保持されていたデータ電位ｄが単位回路Ｐ１のメモリＭ２およびデータ線１０４[１]に出力されるとともに、単位回路Ｐ２のメモリＭ１に保持されていたデータ電位ｄが単位回路Ｐ２のメモリＭ２およびデータ線１０４[２]に出力される。そして、選択信号ＳＥＬＺが再びハイレベルになって単位回路Ｐ１およびＰ２のメモリＭ２、単位回路Ｐ３のメモリＭ３の各々のデータ電位ｄの値が書き換えられるまでの期間、単位回路Ｐ１のメモリＭ２に保持されているデータ電位ｄがデータ線１０４[１]に出力され続け、単位回路Ｐ２のメモリＭ２に保持されているデータ電位ｄがデータ線１０４[２]に出力され続け、単位回路Ｐ３のメモリＭ３に保持されているデータ電位ｄがデータ線１０４[３]に出力され続ける。すなわち、本実施形態においては、データ線１０４[１]側に分配されたデータ電位ｄとデータ線１０４[２]側に分配されたデータ電位ｄとデータ線１０４[３]側に分配されたデータ電位ｄとは共通の期間にて出力される。
【００５２】
図６に示すように、単位期間Ｔ３〜単位期間Ｔ５において、データ電位ｄ11はデータ線１０４[１]に出力され続け、データ電位ｄ12はデータ線１０４[２]に出力され続け、データ電位ｄ13はデータ線１０４[３]に出力され続ける。図６に示すように、単位期間Ｔ３〜単位期間Ｔ５において、走査信号Ｇ１はアクティブレベル（ハイレベル）に設定される。これにより、走査線１０２[１]に接続された３つの画素回路Ｕの各々における選択トランジスタＴｒはオン状態に遷移し、データ電位ｄ11はデータ線１０４[１]に対応する画素回路Ｕに取り込まれ、データ電位ｄ12はデータ線１０４[２]に対応する画素回路Ｕに取り込まれ、データ電位ｄ13はデータ線１０４[３]に対応する画素回路Ｕに取り込まれる。
【００５３】
また、図６に示すように、単位期間Ｔ６〜単位期間Ｔ８において、データ電位ｄ21はデータ線１０４[１]に出力され続け、データ電位ｄ22はデータ線１０４[２]に出力され続け、データ電位ｄ23はデータ線１０４[３]に出力され続ける。そして、単位期間Ｔ６〜単位期間Ｔ８において、走査信号Ｇ２はハイレベルに設定される。同様に、単位期間Ｔ９〜単位期間Ｔ１１において、データ電位ｄ31はデータ線１０４[１]に出力され続け、データ電位ｄ32はデータ線１０４[２]に出力され続け、データ電位ｄ33はデータ線１０４[３]に出力され続ける。そして、単位期間Ｔ９〜単位期間Ｔ１１において、走査信号Ｇ３はハイレベルに設定される。
【００５４】
図７は、単位回路Ｐ１およびＰ２の各々において、第２スイッチング素子ＳＷ２が設けられない構成（以下、「対比例２」という）を示す図である。図８は、対比例２に係る電気光学装置ＤにおけるひとつのブロックＢ内の動作を示すタイミングチャートである。
【００５５】
図８に示すように、対比例２においては、信号分配回路１００で分配されたデータ電位ｄがデータ線１０４[１]に出力される期間と、データ線１０４[２]に出力される期間と、データ線１０４[３]に出力される期間とが単位期間Ｔの時間長だけずれていく。図８に示すように、データ電位ｄ11は単位期間Ｔ１から単位期間Ｔ３にわたってデータ線１０４[１]に出力され続け、データ電位ｄ12は単位期間Ｔ２から単位期間Ｔ４にわたってデータ線１０４[２]に出力され続け、データ電位ｄ13は単位期間Ｔ３から単位期間Ｔ５にわたってデータ線１０４[３]に出力され続ける。図８に示すように、データ電位ｄ11がデータ線１０４[１]に出力される期間と、データ電位ｄ12がデータ線１０４[２]に出力される期間と、データ電位ｄ13がデータ線１０４[３]に出力される期間とが重複する期間である単位期間Ｔ３において、走査信号Ｇ１はハイレベルに設定される。同様に、単位期間Ｔ６において走査信号Ｇ２はハイレベルに設定され、単位期間Ｔ９において走査信号Ｇ３はハイレベルに設定される。
【００５６】
これに対して、本実施形態においては、データ線１０４[１]側に分配されたデータ電位ｄとデータ線１０４[２]側に分配されたデータ電位ｄとデータ線１０４[３]側に分配されたデータ電位ｄとは共通の期間にて出力されるから、データ線１０４[１]〜１０４[３]の各々に分配されたデータ電位ｄが供給されるべき画素回路Ｕを選択する期間（選択信号Ｇがアクティブレベルに設定される期間）の時間長を対比例２に比べて十分に確保することができる。したがって、本実施形態によれば、各画素回路Ｕに対してデータ電位ｄを書き込むための時間長を対比例２に比べて十分に確保することができるという利点がある。
【００５７】
図９は、単位回路Ｐ３に第４スイッチング素子ＳＷが追加された構成（以下、「対比例３」という）を示す図である。図９に示すように、第４スイッチング素子ＳＷ４はメモリＭ３とデータ線１０４[３]との間に介在し、第４スイッチング素子ＳＷ４とデータ線１０４[３]との間にはメモリＭ４がさらに配置されている。第４スイッチング素子ＳＷ４は、制御回路１１０から出力される選択信号ＳＥＬＡに応じてオンオフが切り替わる。図９に示す対比例３においては、単位回路Ｐ１およびＰ２における第２スイッチング素子ＳＷ２も制御回路１１０から出力される選択信号ＳＥＬＡに応じてオンオフが切り替わる。すなわち、対比例３においては、単位回路Ｐ１およびＰ２における第２スイッチング素子ＳＷ２の動作タイミングと、単位回路Ｐ３の第４スイッチング素子ＳＷ４の動作タイミングとは同じである。
【００５８】
対比例３によれば、単位回路Ｐ１およびＰ２における第１スイッチング素子ＳＷ１、単位回路Ｐ３の第３スイッチング素子ＳＷ３の各々を順次にオン状態に設定して画像信号線１０６に時分割に供給されるデータ電位ｄを単位回路Ｐ１およびＰ２のメモリＭ１、単位回路Ｐ３のメモリＭ３の各々に振り分けて書き込んだ後、単位回路Ｐ１およびＰ２の第２スイッチング素子ＳＷ２、単位回路Ｐ３の第４スイッチング素子ＳＷ４を一斉にオン状態に設定することで、単位回路Ｐ１のメモリＭ１に保持されていたデータ電位ｄがデータ線１０４[１]に出力される期間と、単位回路Ｐ２のメモリＭ１に保持されていたデータ電位ｄがデータ線１０４[２]に出力される期間と、単位回路Ｐ３のメモリＭ３に保持されていたデータ電位ｄがデータ線１０４[３]に出力される期間とを揃えることができる。すなわち、対比例３によれば、データ線１０４[１]側に分配されたデータ電位ｄとデータ線１０４[２]側に分配されたデータ電位ｄとデータ線１０４[３]側に分配されたデータ電位ｄとは共通の期間にて出力される。
【００５９】
これに対して、本実施形態では、単位回路Ｐ１およびＰ２の第２スイッチング素子ＳＷ２と単位回路Ｐ３の第３スイッチング素子ＳＷ３とが共通の選択信号ＳＥＬＺで制御されるから、第４スイッチング素子ＳＷ４が不要になる。つまり、本実施形態によれば、対比例３に比べて簡易な構成で、信号分配回路１００で分配されたデータ電位ｄが各データ線１０４に出力される期間を揃えることができるという利点がある。
【００６０】
＜Ｃ：変形例＞
本発明は上述した実施形態に限定されるものではなく、例えば、以下の変形が可能である。また、以下に示す変形例のうちの２以上の変形例を組み合わせることもできる。
【００６１】
（１）変形例１
第１実施形態においては、入力線１０１に時分割に供給されるデータ電位ｄが第１出力線１０３および第２出力線１０５の２系統に振り分けられる態様が例示されているが、データ電位ｄが振り分けられる系統の数は任意である。例えば単位回路Ｑが３つ以上あるような場合（つまり分配される系統の数が３つ以上）であっても、何れか１つの単位回路Ｑを「第１単位回路Ｑ１」として捉え、他の１つの単位回路を「第２単位回路Ｑ２」として捉えたときに、第１期間（例えば図２に示す単位期間Ｔ１）において、第１スイッチング素子ＳＷ１がオン状態にされる一方、第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３がオフ状態にされ、第１期間の経過後の第２期間（例えば図２に示す単位期間Ｔ２）において、第１スイッチング素子ＳＷ１がオフ状態にされる一方、第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３がオン状態にされるという態様であればよい。
【００６２】
同様に、第２実施形態においても、データ電位ｄが振り分けられるデータ線１０４の数は任意である。
【００６３】
（２）変形例２
第１実施形態では、デジタル信号が用いられる態様が例示されているが、これに限らず、アナログ信号が用いられる態様とすることもできる。この場合、図１０に示すように、信号分配回路１００における各メモリＭは、バッファ部ＢＦと、バッファ部ＢＦに入力されるアナログ信号を保持するための容量素子Ｃとを含むという構成を採用することができる。第２実施形態に係る信号分配回路１００における各メモリＭについても、アナログ信号が用いられる場合は、図１０に示すメモリＭの構成を採用することができる。
【００６４】
（３）変形例４
図１に示すように、第１実施形態に係る信号分配回路１００においては、第２スイッチング素子ＳＷ２と第１出力線１０３との間に配置されるメモリＭ２と、第３スイッチング素子ＳＷ３と第２出力線１０５との間に配置されるメモリＭ３とが設けられているが、例えばこれらのメモリＭ２およびＭ３を設けずに、第１出力線１０３および第２出力線１０５の各々に付随する寄生容量や出力線自身の容量を利用してデータ電位を保持するという態様にすることもできる。同様に、第２実施形態に係る信号分配回路１００においても、図５に示すメモリＭ２およびＭ３が設けられない態様にすることができる。
【００６５】
（４）変形例４
上述の各実施形態においては、電気光学素子Ｅの一例として、ＯＬＥＤ素子を取り上げたが、これに限らず、例えば液晶素子や無機発光ダイオードなどであってもよい。
【００６６】
＜Ｄ：電子機器＞
次に、本発明に係る電気光学装置Ｄを利用した電子機器について説明する。図１１は、以上に説明した何れかの形態に係る電気光学装置Ｄを表示装置として採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、電気光学装置Ｄと本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。
【００６７】
図１２に、本発明に係る電気光学装置Ｄを表示装置として適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに電気光学装置（表示装置）Ｄを備える。スクロールボタン３００２を操作することによって、電気光学装置Ｄに表示される画面がスクロールされる。
【００６８】
図１３に、本発明に係る電気光学装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、ならびに表示装置１０を備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置（表示装置）Ｄに表示される。
【００６９】
なお、本発明に係る電気光学装置が適用される電子機器としては、図１１から図１３に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘッドが使用されるが、この種の書込みヘッドとしても本発明の電気光学装置は利用される。
【図面の簡単な説明】
【００７０】
【図１】第１実施形態に係る電気光学装置の概略構成を示すブロック図である。
【図２】同実施形態に係る電気光学装置の動作を示すチャート図である。
【図３】対比例１に係る電気光学装置の概略構成を示すブロック図である。
【図４】第２実施形態に係る電気光学装置の概略構成を示すブロック図である。
【図５】同実施形態に係る信号分配回路の構成を示す図である。
【図６】同実施形態に係る電気光学装置の動作を示すチャート図である。
【図７】対比例２に係る信号分配回路の構成を示す図である。
【図８】対比例２に係る電気光学装置の動作を示すチャート図である。
【図９】対比例３に係る信号分配回路の構成を示す図である。
【図１０】本発明の変形例に係る信号分配回路の構成を示す図である。
【図１１】本発明に係る電子機器の具体例を示す斜視図である。
【図１２】本発明に係る電子機器の具体例を示す斜視図である。
【図１３】本発明に係る電子機器の具体例を示す斜視図である。
【図１４】従来の電気光学装置の概略構成を示すブロック図である。
【図１５】従来の電気光学装置の動作を示すチャート図である。
【符号の説明】
【００７１】
１０……選択回路、２０……データ線駆動回路、２２……信号出力回路、１００……信号分配回路、１０１……入力線、１０２……走査線、１０３……第１出力線、１０４……データ線、１０５……第２出力線、１０６……画像信号線、１１０……制御回路、Ｄ……電気光学装置、Ｕ……画素回路、Ｔｄ……駆動トランジスタ、ｄ……データ電位、Ｑ１……第１単位回路、Ｑ２……第２単位回路、Ｐ……単位回路、ＳＷ……スイッチング素子、ＳＥＬ……選択信号、Ｔ……単位期間。
【図１】
2010113110.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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