(57)【要約】【課題】動きが激しい動画を表示するときにも鮮明さを維持し、且つＥＭＩ特性の良い表示装置及びその駆動方法を提供する。【解決手段】本発明の表示装置は、複数の画素を含む表示部と、画像信号をマルチレベル信号に変換して送信する送信部を備える信号制御部と、送信部からマルチレベル信号を受信して画像信号に再生し、再生された画像信号を画素に提供する複数のデータ駆動部と、送信部と複数のデータ駆動部のうちのいずれか一つとを電気的に接続する第１配線対及び第２配線対と、を有し、マルチレベル信号は、画像信号を直列化した直列データと他の電圧レベルを有する埋め込みクロックとが直列データに埋め込まれており、第１配線対及び第２配線対を通じて送信部から複数のデータ駆動部のうちのいずれか一つに伝送される。【選択図】図４
2010283820.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を含む表示部と、
画像信号をマルチレベル信号に変換して送信する送信部を備える信号制御部と、
前記送信部から前記マルチレベル信号を受信して前記画像信号に再生し、該再生された画像信号を前記画素に提供する複数のデータ駆動部と、
前記送信部と前記複数のデータ駆動部のうちのいずれか一つとを電気的に接続する第１配線対及び第２配線対と、を有し、
前記マルチレベル信号は、前記画像信号を直列化した直列データ及び該直列データに埋め込まれた埋め込みクロックを含み、
前記マルチレベル信号での前記直列データの電圧レベルは、前記マルチレベル信号での前記埋め込みクロックの電圧レベルと相違することを特徴とする表示装置。
【請求項２】
前記マルチレベル信号は、前記第１配線対を通じて、少なくとも一つのデータ駆動部に伝送され、
シングルレベル信号は、前記第２配線対を通じて、少なくとも一つのデータ駆動部に伝送されることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記送信部は、
直列化長さを決めるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記直列化長さを受信し、前記画像信号を前記マルチレベル信号に変換する複数の埋め込み部と、を含むことを特徴とする請求項１に記載の表示装置。
【請求項４】
複数の画素を含む表示部と、
第１画像信号をマルチレベル信号に変換し、第２画像信号をシングルレベル信号に変換して送信する送信部を備える信号制御部と、
前記送信部から前記マルチレベル信号及び前記シングルレベル信号を受信して前記第１及び第２画像信号に再生し、該再生された第１及び第２画像信号を前記画素に提供する複数のデータ駆動部と、
前記送信部と前記複数のデータ駆動部のうちのいずれか一つとを電気的に接続する第１配線対及び第２配線対と、を有し、
前記マルチレベル信号は、前記第１画像信号を直列化した第１直列データ及び該第１直列データに埋め込まれた埋め込みクロックを含み、
前記マルチレベル信号での前記第１直列データの電圧レベルは、前記マルチレベルでの前記埋め込みクロックの電圧レベルと相違し、
前記シングルレベル信号は、前記第２画像信号を直列化した第２直列データ及び該第２直列データに埋め込まれたダミークロックを含み、
前記シングルレベル信号での前記第２直列データの電圧レベルは、前記シングルレベル信号での前記ダミークロックの電圧レベルと実質的に同一であることを特徴とする表示装置。
【請求項５】
前記送信部は、
直列化長さを決めるＰＬＬ回路と、
前記直列化長さを受信し、前記第１画像信号を前記マルチレベル信号に変換する第１埋め込み部と、
前記第２画像信号を前記シングルレベル信号に変換する第２埋め込み部と、を含むことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記データ駆動部は、
前記マルチレベル信号を分離する基準電圧レベルを提供する基準電圧発生器と、
前記基準電圧レベルに従って前記マルチレベル信号を前記埋め込みクロック及び前記第１直列データに分離し、前記シングルレベル信号から第２直列データを抽出する入力バッファと、
前記埋め込みクロックに基づいて並列化用クロックを生成し、前記直列化長さに対応する並列化用位相パルスを提供するＤＬＬ回路と、を備えることを特徴とする請求項４に記載の表示装置。
【請求項７】
複数の画素を含む表示部を有する表示装置を駆動する方法であって、
画像信号を直列データに変換し、該直列データに埋め込みクロックを埋め込んでマルチレベル信号に変換する段階と、
前記マルチレベル信号を受信して前記画像信号に再生し、該再生された画像信号を前記画素に提供する段階と、を有し、
前記画像信号を前記直列データに変換する前記表示装置の送信部と、前記マルチレベル信号を再生する複数のデータ駆動部のうちのいずれか一つとは、第１配線対及び第２配線対を通じて電気的に接続されることを特徴とする表示装置駆動方法。
【請求項８】
複数の画素を含む表示部を有する表示装置を駆動する方法であって、
第１画像信号を第１直列データに変換し、該第１直列データに埋め込みクロックを埋め込んでマルチレベル信号に変換する段階と、
第２画像信号を第２直列データに変換し、該第２直列データにダミークロックを埋め込んでシングルレベル信号に変換する段階と、
前記マルチレベル信号及び前記シングルレベル信号を受信して前記第１及び第２画像信号にそれぞれ再生し、該再生された第１及び第２画像信号を前記画素に提供する段階と、を有し、
前記マルチレベル信号を送信する送信部と前記マルチレベル信号を受信して画像信号を再生する複数のデータ駆動部のうちのいずれか一つとは、第１配線対及び第２配線対を通じて電気的に接続されることを特徴とする表示装置駆動方法。
【請求項９】
前記埋め込みクロックは、前記第１直列データより大きい電圧レベルを有し、
前記ダミークロックは、前記第２直列データと同一な電圧レベルを有することを特徴とする請求項８に記載の表示装置駆動方法。
【請求項１０】
前記マルチレベル信号及び前記シングルレベル信号から前記第１及び第２画像信号をそれぞれ再生する際、一つのＤＬＬ回路より生成された並列化用クロック及び並列化位相パルスに共通的に基づいて第１及び第２画像信号をそれぞれ再生することを特徴とする請求項８に記載の表示装置駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその駆動方法に関し、より詳細には、動きが激しい動画を表示するときにも鮮明さを維持し、且つＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｉｎｔｅｒｆｅｒｅｎｃｅ）特性の良い表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
最近、生活水準の向上に伴い、高画質の平板表示装置に対する需要が急激に増加している。特に、放送標準として、高鮮明テレビ（ＨＤＴＶ：ｈｉｇｈ−ｄｅｆｉｎｉｔｉｏｎ  ｔｅｌｅｖｉｓｉｏｎ）標準方式が導入されることによって、平板表示装置に対する需要が更に増加している。
【０００３】
しかし、平板表示装置は、ゲーム又はスポーツなどのように激しい動きを表示するとき、物体がぼやけて見える問題点があった。この問題点を解決するために、既存の秒当たり６０個の画像フレームを表示するものから、秒当り１２０個の画像フレームを表示する技術が登場した。従って、平板表示装置で秒当たり１２０個以上の画像フレームを表示できるようになったことによって、物体がぼやけて見える問題点は改善された。
【０００４】
しかし、秒当たり１２０個以上の画像フレームを表示するためには、平板表示装置の内部で、高速に画像データを伝送することが必須であるが、画像データを高速で伝送する場合に、データ信号相互間に干渉が発生することになるという新しい問題点が発生するようになった。このデータ信号相互間の干渉問題によって、平板表示装置内部のＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｉｎｔｅｒｆｅｒｅｎｃｅ）特性は著しく劣化した。従って、上述の新しい問題点に対する解決策が至急要請されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許出願公開第２００７−００７４７９１号明細書
【特許文献２】韓国特許第０６６１８２８号明細書
【特許文献３】米国特許出願公開第２００８／０１７０６４３号明細書
【特許文献４】韓国特許第０７６４０４８号明細書
【特許文献５】韓国特許出願公開第２００８−００５４０６４号明細書
【特許文献６】韓国特許出願公開第２０００−００６５８５８号明細書
【特許文献７】韓国特許出願公開第１９９８−００１７９８７号明細書
【特許文献８】特開平０９−１７９５３５号公報
【特許文献９】米国特許出願公開第２００５／００３０２７５号明細書
【特許文献１０】米国特許出願公開第２００６／０２５６０９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、激しい動きを含む動画において物体がぼやけて見えることを防ぎ、且つ表示装置内のデータ信号相互間の干渉を防ぐことのできる表示装置を提供することにある。
【０００７】
また、本発明の目的は、この表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた本発明の一特徴による表示装置は、複数の画素を含む表示部と、画像信号をマルチレベル信号に変換して送信する送信部を備える信号制御部と、前記送信部から前記マルチレベル信号を受信して前記画像信号に再生し、該再生された画像信号を前記画素に提供する複数のデータ駆動部と、前記送信部と前記複数のデータ駆動部のうちのいずれか一つとを電気的に接続する第１配線対及び第２配線対と、を有し、前記マルチレベル信号は、前記画像信号を直列化した直列データ及び該直列データに埋め込まれた埋め込みクロックを含み、前記マルチレベル信号での前記直列データの電圧レベルは、前記マルチレベル信号での前記埋め込みクロックの電圧レベルと相違する。
【０００９】
本発明の一実施形態によると、前記送信部は、直列化長さを決めるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、前記直列化長さを受信し、前記画像信号を前記マルチレベル信号に変換する複数の埋め込み部と、を含む。
【００１０】
また、本発明の一実施形態によると、前記埋め込み部は、前記決定された直列化長さに基づいて前記直列データを生成する直列化器と、前記埋め込みクロックを前記直列データに埋め込む加算器と、を含む。
【００１１】
また、本発明の一実施形態によると、前記複数のデータ駆動部のそれぞれは、前記第１配線対及び前記第２配線対のうちのいずれか一つと接続され、前記マルチレベル信号を前記画像信号に再生するサブデータ駆動部を含む。
【００１２】
また、本発明の一実施形態よると、前記サブデータ駆動部は、前記マルチレベル信号を分離する基準電圧レベルを提供する基準電圧発生器と、前記基準電圧レベルに従って前記マルチレベル信号を埋め込みクロック及び前記直列データに分離する入力バッファと、前記埋め込みクロックに基づいて並列化用クロックを生成し、前記直列化長さに対応する並列化用位相パルスを提供するＤＬＬ（Ｄｅｌａｙ-ｌｏｃｋｅｄ  ｌｏｏｐ）回路と、前記並列化用クロック及び並列化用位相パルスに基づいて前記直列データを並列化して前記画像信号を再生する並列化器と、を含む。
【００１３】
上記目的を達成するためになされた本発明の他の特徴による表示装置は、複数の画素を含む表示部と、第１画像信号をマルチレベル信号に変換し、第２画像信号をシングルレベル信号に変換して送信する送信部を備える信号制御部と、前記送信部から前記マルチレベル信号及び前記シングルレベル信号を受信して前記第１及び第２画像信号に再生し、該再生された第１及び第２画像信号を前記画素に提供する複数のデータ駆動部と、前記送信部と前記複数のデータ駆動部のうちのいずれか一つとを電気的に接続する第１配線対及び第２配線対と、を有し、前記マルチレベル信号は、前記第１画像信号を直列化した第１直列データ及び該第１直列データに埋め込まれた埋め込みクロックを含み、前記マルチレベル信号での前記第１直列データの電圧レベルは、前記マルチレベルでの前記埋め込みクロックの電圧レベルと相違し、前記シングルレベル信号は、前記第２画像信号を直列化した第２直列データ及び該第２直列データに埋め込まれたダミークロックを含み、前記シングルレベル信号での前記第２直列データの電圧レベルは、前記シングルレベル信号での前記ダミークロックの電圧レベルと実質的に同一である。
【００１４】
本発明の他の実施形態によると、前記送信部は、直列化長さを決めるＰＬＬ回路と、前記直列化長さを受信し、前記第１画像信号を前記マルチレベル信号に変換する第１埋め込み部と、前記第２画像信号を前記シングルレベル信号に変換する第２埋め込み部と、を含む。
【００１５】
また、本発明の他の実施形態によると、前記第１埋め込み部は、前記第１画像信号を前記第１直列データに変換する第１直列化器及び前記埋め込みクロックを前記第１直列データに埋め込む第１加算器を含む。
【００１６】
また、本発明の他の実施形態によると、前記第２埋め込み部は、前記第２画像信号を前記第２直列データに変換する第２直列化器及び前記ダミークロックを前記第２直列データに埋め込む第２加算器を含む。
【００１７】
また、本発明の他の実施形態によると、前記データ駆動部は、前記マルチレベル信号を分離する基準電圧レベルを提供する基準電圧発生器と、前記基準電圧レベルに従って前記マルチレベル信号を前記埋め込みクロック及び前記第１直列データに分離し、前記シングルレベル信号から第２直列データを抽出する入力バッファと、前記埋め込みクロックに基づいて並列化用クロックを生成し、前記直列化長さに対応する並列化用位相パルスを提供するＤＬＬ回路と、を備える。
【００１８】
また、本発明の他の実施形態によると、前記データ駆動部は、前記並列化用クロック及び並列化用位相パルスに基づいて、前記第１及び第２直列データを並列化して前記第１及び第２画像信号をそれぞれ再生する第１及び第２並列化器を含む。
【００１９】
上記目的を達成するためになされた本発明の一特徴による表示装置駆動方法は、複数の画素を含む表示部を有する表示装置を駆動する方法であって、画像信号を直列データに変換し、該直列データに埋め込みクロックを埋め込んでマルチレベル信号に変換する段階と、前記マルチレベル信号を受信して前記画像信号に再生し、該再生された画像信号を前記画素に提供する段階と、を有し、前記画像信号を前記直列データに変換する前記表示装置の送信部と前記マルチレベル信号を再生する複数のデータ駆動部のうちのいずれか一つとは、第１配線対及び第２配線対を通じて電気的に接続される。
【００２０】
上記目的を達成するためになされた本発明の他の特徴による表示装置駆動方法は、複数の画素を含む表示部を有する表示装置を駆動する方法であって、第１画像信号を第１直列データに変換し、該第１直列データに埋め込みクロックを埋め込んでマルチレベル信号に変換する段階と、第２画像信号を第２直列データに変換し、該第２直列データにダミークロックを埋め込んでシングルレベル信号に変換する段階と、前記マルチレベル信号及び前記シングルレベル信号を受信して前記第１及び第２画像信号にそれぞれ再生し、該再生された第１及び第２画像信号を前記画素に提供する段階と、を有し、前記マルチレベル信号を送信する送信部と前記マルチレベル信号を受信して画像信号を再生する複数のデータ駆動部のうちのいずれか一つとは、第１配線対及び第２配線対を通じて電気的に接続される。
【発明の効果】
【００２１】
本発明の表示装置及びその駆動方法によれば、激しい動きを含む動画において物体がぼやけて見えることを防ぎ、かつ表示装置内部のデータ信号相互間の干渉を防いでＥＭＩ特性を著しく改善することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態による表示装置を説明するためのブロック図である。
【図２】図１に示す一画素の等価回路図である。
【図３】図１に示す信号制御部を説明するブロック図である。
【図４】本発明の一実施形態による信号制御部の送信部及びデータ駆動部の配線を説明するためのブロック図である。
【図５】本発明の一実施形態による信号制御部の送信部を説明するためのブロック図である。
【図６】本発明の一実施形態によるデータ駆動部のサブデータ駆動部を説明するためのブロック図である。
【図７】本発明の一実施形態による信号制御部の送信部とデータ駆動部のサブデータ駆動部との間で伝送される信号の一例を説明するための図面である。
【図８】本発明の一実施形態による信号制御部の送信部とデータ駆動部のサブデータ駆動部との間で伝送される信号の一例を説明するための図面である。
【図９】本発明の他の実施形態による信号制御部の送信部を説明するためのブロック図である。
【図１０】本発明の他の実施形態によるデータ駆動部のサブデータ駆動部を示すブロック図である。
【図１１】本発明の他の実施形態による信号制御部の送信部とデータ駆動部のサブデータ駆動部との間で伝送される信号の一例を説明するための図面である。
【図１２】本発明の他の実施形態による信号制御部の送信部とデータ駆動部のサブデータ駆動部との間で伝送される信号の一例を説明するための図面である。
【図１３】本発明の一実施形態による表示装置に対するＥＭＩ実験結果のグラフである。
【図１４】本発明の他の実施形態による表示装置に対するＥＭＩ実験結果のグラフである。
【発明を実施するための形態】
【００２３】
以下、本発明の表示装置及びその駆動方法を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００２４】
本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定の実施形態を図面と共に例示し、本明細書で詳しく説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、乃至は代替物を含むものと理解すべきである。各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。図面において、構造物のサイズは本発明の明確性のために実際より拡大して示した。
【００２５】
第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用する用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的で使用するものであって、例えば、明細書中において、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。
【００２６】
本明細書において、「含む」又は「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、又はこれらを組み合わせたものが存在することを特定しようとするものであって、１つ又はそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、又はこれらを組み合わせたものの存在又は付加可能性を予め排除しないものと理解するべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間に更に他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間に更に他の部分がある場合も含む。
【００２７】
図１は、本発明の一実施形態による表示装置を説明するためのブロック図であり、図２は、図１に示した多数の画素のうちのいずれか一つの画素に対する等価回路図である。図３は、図１に示す信号制御部を説明するブロック図である。図１において、説明の便宜のために、各サブ（ｓｕｂ）データ駆動部に２つのデータラインが接続されているものを図示したが、これに限定されない。
【００２８】
図１及び図２を参照すると、本発明の一実施形態による表示装置は、表示パネル３００、信号制御部１０００、ゲート駆動部４００、及びデータドライバ５００を含む。データドライバ５００は、複数のデータ駆動部（５００＿１〜５００＿Ｋ）を含む。
【００２９】
表示パネル３００は、複数のゲートライン（Ｇ１〜Ｇｎ）、複数のデータライン（Ｄ１〜Ｄｍ）及び複数の画素ＰＸを含み、画像が表示される表示部ＤＡと、画像が表示されずに表示部ＤＡを取り囲んでいる周辺部ＰＡに区分することができる。
【００３０】
表示部ＤＡは、複数のゲートライン（Ｇ１〜Ｇｎ）、複数のデータライン（Ｄ１〜Ｄｍ）、スイッチング素子Ｑ、及び画素電極ＰＥが形成された第１基板１００と、第１基板と対向している第２基板２００と、第１基板１００と第２基板２００との間に介在する液晶層１５０によって画像を表示する。ゲートライン（Ｇ１〜Ｇｎ）は、ほぼ行方向に延伸して、互いにほぼ平行であり、データライン（Ｄ１〜Ｄｍ）は、ほぼ列方向に延長して互いにほぼ平行である。そして、周辺部ＰＡは、第１基板１００が第２基板２００より更に広く形成されて画像が表示されていない部分である。
【００３１】
図２を参照し、図１に示した複数の画素のうちのいずれか一つの画素ＰＸに対して説明すると、第１基板１００の画素電極ＰＥと対向するように第２基板２００の共通電極ＣＥの一部領域に色フィルタＣＦが形成され得る。また、例えば、ｉ番目（ｉ＝１〜ｎ）ゲートライン（Ｇｉ）とｊ番目（ｊ＝１〜ｍ）データラインＤｊに接続された画素ＰＸは、そのゲートラインＧｉ及びデータラインＤｊに接続されたスイッチング素子Ｑとそれに接続された液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ：Ｃｌｃ）及び維持キャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ：Ｃｓｔ）を含んでもよい。ここで、維持キャパシタＣｓｔは、必要に応じて省略することができる。スイッチング素子Ｑは、例えば、ａ−Ｓｉ（ａｍｏｒｐｈｏｕｓ−ｓｉｌｉｃｏｎ）からなる薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下、「ａ−Ｓｉ  ＴＦＴ」と称する）である。図２において、色フィルタＣＦ及び共通電極ＣＥが第２基板２００に形成されているものを図示しているが、これに限定されず、第１基板１００に形成されてもよい。
【００３２】
再び図１を参照すると、信号制御部１０００は、外部のグラフィック制御器（図示せず）から原画像信号ＲＧＢ及びその表示を制御する入力制御信号を受信して、マルチレベル信号ＭＬＳ、ゲート制御信号ＣＯＮＴ１を出力する。ここで、入力制御信号は、例えば、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、メインクロック信号ＭＣＫ、データイネーブル信号ＤＥなどを含んでもよい。垂直同期信号Ｖｓｙｎｃは、１フレームが表示されることにかかる時間を示す。水平同期信号Ｈｓｙｎｃは、１ラインが表示されることにかかる時間を示す。従って、水平同期信号Ｈｓｙｎｃは１ラインに含まれたピクセルの数に対応するパルスを含む。データイネーブル信号ＤＥはピクセルにデータが供給されることにかかる時間を示す。このような信号制御部１０００は、図３に示すように受信部１１００、制御信号処理部１２３０、画像信号処理部１２１０及び送信部１３００を含むことができる。
【００３３】
受信部１１００は、外部のグラフィック制御器から、例えば、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）方式で受信した原画像信号ＲＧＢ及び入力制御信号を制御信号処理部１２３０又は画像信号処理部１２１０に提供するだけでなく、制御クロック信号ＣＣＫのように信号処理に必要な同期（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）制御信号を生成する。ここで、外部のグラフィック制御器から表示装置に受信される信号は、ＬＶＤＳ方式に限定されず、例えば、ＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ  Ｍｉｎｉｍｉｚｅｄ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）などの多様な方式で提供されてもよい。
【００３４】
制御信号処理部１２３０は、受信部１１００を通じて受信した入力制御信号と制御クロック信号ＣＣＫを利用して、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２を生成する。ゲート制御信号ＣＯＮＴ１は、図１のゲート駆動部４００に提供され、ゲート駆動部４００の動作を制御する信号として、各フレームでゲート駆動部４００の動作を開示するスキャン開示信号、ゲートオン電圧の出力周期などを制御する少なくとも１つのゲートクロック信号などを含んでもよい。また、ゲート制御信号ＣＯＮＴ１はゲートオン電圧の持続時間を調節する出力イネーブル信号を更に含むことができる。
【００３５】
データ制御信号ＣＯＮＴ２は、図１のデータ駆動部（５００＿１〜５００＿Ｋ）に提供され、データ駆動部（５００＿１〜５００＿Ｋ）の動作を制御する信号として、例えば、データ駆動部（５００＿１〜５００＿Ｋ）の動作を開始する水平開始信号、データライン（Ｄ１〜Ｄｍ）にデータ電圧の出力を指示するロード信号、又は直列データを並列化することに使用される並列化長さ信号などを含むことができる。また、データ制御信号ＣＯＮＴ２はデータ共通電圧Ｖｃｏｍに対するデータ電圧の極性を反転させる反転信号を更に含むことができる。
【００３６】
画像信号処理部１２１０は、受信部１１００を通じて受信した原画像信号ＲＧＢを信号処理して画像信号ＤＡＴを生成する。このような画像信号処理部１２１０は、例えば受信した原画像信号ＲＧＢを表示装置に適合するようにガンマ補正するか、又はフレーム間の階調変化の程度による液晶の応答速度を補償するためにオーバードライビングするか、又は各フレーム間に挿入される補間フレームに対応する補間画像信号で処理するなどのような多様な画像信号処理を行って画像信号ＤＡＴを生成することができる。
【００３７】
送信部１３００は、画像信号ＤＡＴから第１直列データＤＡＴＡ１を生成し、制御クロック信号ＣＣＫから埋め込みクロックＥＣＫを生成する。そして、送信部１３００は、第１直列データＤＡＴＡ１に埋め込みクロックＥＣＫを埋め込んだマルチレベル信号ＭＬＳを生成して、対応するデータ駆動部（５００＿１〜５００＿Ｋ）に提供する。
【００３８】
図４は、本発明の一実施形態による送信部１３００とデータ駆動部（５００＿１〜５００＿Ｋ）との間の接続関係を例示している図面である。図４を参照すると、本発明の一実施形態による送信部１３００とデータ駆動部（５００＿１〜５００＿Ｋ）は、配線部１４００によって接続される。例えば、データ駆動部（５００＿１、５００＿２、…、５００＿Ｋ）のそれぞれは、送信部１３００と２対の配線によって互いに電気的に接続されている。各データ駆動部はＩＣ形態であってもよい。以下、２対の配線によってデータ駆動部（５００＿１、５００＿２、…、５００＿Ｋ）と送信部１３００を接続する構成をデュアルポート方式（ｄｕａｌ  ｐｏｒｔ  ｓｃｈｅｍｅ）という。既存の６０Ｈｚにおいては、１対の配線によって互いに電気的に接続する構成を使用していた。しかし、激しい動きを含む動画を表示するために１２０Ｈｚのフレームレートで表示装置を駆動する場合には６０Ｈｚ対比２倍の伝送速度が必要になる。従って、デュアルポート方式を利用して並列的な画像データを伝送することによって、２倍の伝送速度で伝達することができる。
【００３９】
図５は、本発明の一実施形態による送信部１３００の具体的な構成を図示している。
【００４０】
送信部１３００は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１３０１及び第１埋め込み部１３０２を含むことができる。ＰＬＬ回路１３０１は、信号制御部１０００内の受信部１１００からモード信号ＭＯＤＥ及び制御クロック信号ＣＣＫの提供を受ける。モード信号ＭＯＤＥはデータ駆動部（５００＿１〜５００＿Ｋ）の個数情報及び階調情報を幾ビットで処理するかに対する情報（ｃｏｌｏｒ  ｄｅｐｔｈ）を含む。モード信号ＭＯＤＥに基づいてＰＬＬ回路は直列化長さ（ＣＫ＿ＳＥＲ）を決定する。また、ＰＬＬ回路１３０１は制御クロック信号ＣＣＫに基づいて基準クロックＲＣＫを生成する。決定された直列化長さＣＫ＿ＳＥＲ及び基準クロックＲＣＫは、第１直列化器１３０３に伝送される。
【００４１】
第１直列化器１３０３は、画像信号処理部１２１０から並列的に入力される画像信号ＤＡＴを受信し、ＰＬＬ回路１３０１から直列化長さＣＫ＿ＳＥＲ及び基準クロックＲＣＫを受信する。第１直列化器１３０３は、ＰＬＬ回路１３０１から受信した直列化長さＣＫ＿ＳＥＲに基づいて画像信号ＤＡＴを直列化して（以下、第１直列データＤＡＴＡ１と称する）第１バッファ１３０４に伝送する。また、ＰＬＬ回路１３０１から受信した基準クロックＲＣＫに基づいて埋め込みクロックＥＣＫを生成して第２バッファ１３０５に送信する。
【００４２】
第１バッファ１３０４及び第２バッファ１３０５は、第１直列データＤＡＴＡ１及び埋め込みクロックＥＣＫを第１加算器１３０６に伝送する。第１加算器１３０６は、受信した第１直列データＤＡＴＡ１内に埋め込みクロックＥＣＫを埋め込んで、マルチレベル信号ＭＬＳを出力する。
【００４３】
図６は、本発明の一実施形態によるデータ駆動部（５００＿１〜５００＿Ｋ）に含まれるサブデータ駆動部５１０を示している。
【００４４】
図５及び図６を参照すると、送信部１３００の第１加算器１３０６から２対の配線のうち、図４の第１配線対１４０１を通じて受信した信号がサブデータ駆動部５１０の入力バッファ５０１に入力される。入力バッファ５０１は、基準信号生成器５０４から生成された基準電圧レベルｒｅｆｈ、ｒｅｆ１、及び信号制御部１０００から入力される並列化長さＰＣＫ＿ＳＥＲに従って、マルチレベル信号ＭＬＳから埋め込みクロックＥＣＫと第１直列データ信号ＤＡＴＡ１を分離する。分離された埋め込みクロックＥＣＫは、ＤＬＬ回路５０２を経て、並列化用クロックＰＣＫを生成して第１並列化器５０３に伝送する。また、ＤＬＬ回路５０２は、並列化のときに、例えば、階調表示用ビット数が１０ビットである場合、ＲＧＢ階調表示用３０ビットにコントロールビットなど、６ビットを加えた３６ビットの並列化用位相パルスを第１並列化器５０３に伝送する。
【００４５】
第１並列化器５０３は、受信した並列化用クロックＰＣＫ及び並列化用位相パルスに基づいて、例えば、１０ビットの第１画像信号ＤＡＴを再生して、パネル上の画素に伝送する。
【００４６】
図７及び図８は、本発明の一実施形態による送信部１３００とデータ駆動部（５００＿１〜５００＿Ｋ）との間で伝送される信号を例示している図面である。図７及び図８を参照すると、本発明の送信部１３００とデータ駆動部（５００＿１〜５００＿Ｋ）との間で伝送されるマルチレベル信号は、第１信号３１及び第２信号３２を含む差動対（ｄｉｆｆｅｒｅｎｔｉａｌ  ｐａｉｒ）信号として、第１直列データＤＡＴＡ１及びデータ駆動部（５００＿１〜５００＿Ｋ）を制御する制御信号を含む第１区間３４と、埋め込みクロックＥＣＫを含む第２区間３３で画像信号の電圧レベルが異なるマルチレベル信号ＭＬＳを使用することができる。
【００４７】
埋め込みクロックＥＣＫを第１直列データＤＡＴＡ１に埋め込み（ｅｍｂｅｄｄｉｎｇ）してマルチ電圧レベルを有するマルチレベル信号ＭＬＳを使用すると、クロック信号と画像信号を送受信するときに両信号の同期化のためのマージンを減らすことができるため、データ伝送速度を更に増加させることができる。
【００４８】
具体的に、第１区間３４においては、第１信号３１及び第２信号３２がＶｄｏｈとＶｄｏｌとの間でスイング（ｓｗｉｎｇ）する反面、第２区間３３においては、第１信号３１及び第２信号３２がＶｃｏｈとＶｃｏｌとの間でスイングすることができる。つまり、マルチレベル信号ＭＬＳは、第１区間３４における第１信号３１及び第２信号３２のレベル差の絶対値Ｇ１と第２区間３３における第１信号３１及び第２信号３２のレベル差の絶対値Ｇ２が異なることがある。これによって、データ駆動部（５００＿１〜５００＿Ｋ）は、一対のラインを通じてマルチレベル信号ＭＬＳの提供を受けても、第１信号３１及び第２信号３２のレベル差の絶対値によって第１直列データＤＡＴＡ１と、埋め込みクロックＥＣＫを分離することができる。
【００４９】
ここで、マルチレベル信号ＭＬＳのうち、第１区間３４に含まれたデータ情報は、第１信号３１及び第２信号３２のレベル差によって表現することができる。例えば、画像信号（ＤＡＳ＿１〜ＤＡＳ＿Ｋ）の第１区間３４で第１信号３１のレベルが第２信号３２のレベルより高い場合には、データ情報「１」を示す反面、第２信号３２のレベルが第１信号３１のレベルより高い場合にはデータ情報「０」を示すことができる。
【００５０】
また、マルチレベル信号ＭＬＳは、第２区間３３の前後にクロックヘッド区間Ｐｈ又はクロックテール区間Ｐｔを介在して、第１区間３４から第２区間３３に進入する前の最後のデータ情報をサブデータ駆動部（５００＿１〜５００＿Ｋ）に、より安定的に提供することができる。
【００５１】
従って、本実施形態よると、埋め込みクロックＥＣＫが第１直列データＤＡＴＡ１に埋め込まれていることにより、従来の技術に比べて配線数を著しく減らすことができるため、配線間の空間を広めることができ、従って、ＥＭＩ特性が従来技術に比べて大きく向上する。
【００５２】
図９〜図１２は、本発明の他の実施形態による高速画像データ伝送方法及びその方法を使用する表示装置を示している。図９〜図１２に示す他の実施形態においても、基本的に図４に示したようにデュアルポート方式を使用している。但し、ＥＭＩ特性を更に向上させるための一実施形態を下記のように変形する。
【００５３】
図９は、本発明の他の実施形態による送信部１３００の具体的な構成を示している。
【００５４】
図９に示す送信部１３００は、第１埋め込み部１３０２及び第２埋め込み部１３１２を含んでいる。第１埋め込み部１３０２の構成は、基本的に図５に示す内容と同一であるため、詳しい説明は省略する。以下においては、説明の便宜のために、第１埋め込み部１３０２及び第２埋め込み部１３１２に入力される画像信号ＤＡＴをそれぞれ第１画像信号ＤＡＴ１及び第２画像信号ＤＡＴ２とする。
【００５５】
第２埋め込み部１３１２は、第２直列化器１３０７、第３バッファ１３０８、第４バッファ１３０９及び第２加算器１３１０を含む。第２直列化器１３０７も画像信号処理部１２１０から並列的に入力される画像信号ＤＡＴ（第２画像信号ＤＡＴ２）を受信し、ＰＬＬ回路１３０１から直列化長さＣＫ＿ＳＥＲ及び基準クロックＲＣＫを受信する。第２直列化器１３０７は、ＰＬＬ回路１３０１から受信した直列化長さＣＫ＿ＳＥＲに基づいて第２画像信号ＤＡＴ２を直列化して（以下、第２直列データＤＡＴＡ２と称する）、第３バッファ１３０８に伝送する。また、ＰＬＬ回路１３０１から受信した基準クロックＲＣＫに基づいてダミークロックＤＣＫを第４バッファ１３０９に送信する。
【００５６】
第３バッファ１３０８及び第４バッファ１３０９は、直列化された第２直列データＤＡＴＡ２及びダミークロックＤＣＫを第２加算器１３１０に送信する。この場合、ダミークロックＤＣＫは上述のように、画像信号と同一な電圧レベルを有する信号である。第２加算器１３１０は、受信した第２直列データＤＡＴＡ２内にダミークロックＤＣＫを埋め込んで、シングルレベル信号ＳＬＳを出力することになる。第２直列データＤＡＴＡ２内にダミークロックＤＣＫが含まれることによって、マルチレベル信号ＭＬＳとシングルレベル信号ＳＬＳは同一な周期を有することになる。
【００５７】
マルチレベル信号ＭＬＳは、第１配線対１４０１を通じてデータ駆動部（５００＿１〜５００＿Ｋ）に伝送され、シングルレベル信号は、第２配線対１４０２を通じてデータ駆動部（５００＿１〜５００＿Ｋ）に伝送される。
【００５８】
図１０は、本発明の他の実施形態によるデータ駆動部（５００＿１〜５００＿Ｋ）に含まれるサブデータ駆動部５１０を示している。
【００５９】
図１０を参照すると、送信部１３００の加算器から２対の配線を通じて受信した信号がサブデータ駆動部５１０の入力バッファ５０１に入力される。入力バッファ５０１は、基準信号生成器５０４から生成された基準電圧レベルｒｅｆｈ、ｒｅｆｌ、及び信号制御部１０００から入力される並列化長さＰＣＫ＿ＳＥＲに基づいて、マルチレベル信号ＭＬＳから埋め込みクロックＥＣＫと第１直列データ信号ＤＡＴＡ１を分離する。また、シングルレベル信号ＳＬＳから、ダミークロックＤＣＫを分離した第２直列データ信号ＤＡＴＡ２を抽出する。
【００６０】
抽出された埋め込みクロックＥＣＫは、ＤＬＬ回路５０２を経て、並列化用クロックＰＣＫを生成して、第１並列化器５０３及び第２並列化器５０５に伝送する。また、ＤＬＬ回路５０２は、並列化の際に、例えば、階調表示用ビット数が１０ビットである場合に、ＲＧＢ階調表示用３０ビットにコントロールビット、例えば、６ビットを加えた３６ビットの並列化用位相パルスを第１並列化器５０３及び第２並列化器５０５に伝送する。
【００６１】
第１並列化器５０３及び第２並列化器５０５は、受信した並列化用クロックＰＣＫ及び並列化用位相パスルに基づいて、例えば、１０ビットの第１及び第２画像信号ＤＡＴ１、ＤＡＴ２を再生して、パネル上の画素に伝送する。
【００６２】
図１１は、図９及び図１０に示した送信部１３００とデータ駆動部（５００＿１〜５００＿Ｋ）との間で伝送されるマルチレベル信号ＭＬＳ及びシングルレベル信号ＳＬＳを示している。また、図１２は、シングルレベルＳＬＳをより詳しく示している。
【００６３】
具体的に、図１１に示す２つの画像信号のうち、１つの信号には埋め込みクロックＥＣＫが第１直列データＤＡＴＡ１に埋め込まれており、他の１つの信号には埋め込みクロックＥＣＫの代わりに、第２画像信号ＤＡＴＡ２と同一なレベルを有するダミークロックＤＣＫが埋め込まれている。この場合、一対の埋め込みクロックＥＣＫ相互間に発生する信号干渉を除去することによって、後述する図１３及び図１４に示すように、更に効果的にＥＭＩ特性を改善することができる。
【００６４】
図１３及び図１４は、本発明の一実施形態と他の実施形態による表示装置における、ＥＭＩ特性を実験した結果である。図１３及び図１４を参照すると、一実施形態において、ＥＭＩが発生する周波数のうちの一部の周波数に対して、他の実施形態においては、広帯域にわたりＥＭＩが著しく減少されることが分かる。従って、敢えて図１３に示したように本発明の一実施形態が一般的な表示装置に比べて実質的に向上したＥＭＩ特性を提供しているだけでなく、図１３及び図１４の比較を通じて示しているように本発明の他の実施形態による表示装置は、より向上したＥＭＩ特性を提供する。
【００６５】
従って、本発明の他の実施形態によると、第１直列画像データ及び第２直列画像データのうちのいずれか一つにのみ埋め込みクロックＥＣＫが含まれているため、デュアルポート方式の２対の配線を通じて埋め込みクロックＥＣＫが互いに干渉を起こす現象を防ぐことによって、本発明の一実施形態に示したものよりＥＭＩ特性を更に改善することができる。
【００６６】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００６７】
１００    第１基板
１５０    液晶層
２００    第２基板
３００    表示パネル
４００    ゲート駆動部
５００    データドライバ
５００＿１〜５００＿Ｋ    データ駆動部
５０１    入力バッファ
５０２    ＤＬＬ回路
５０３    第１並列化器
５０４    基準信号生成器
５０５    第２並列化器
５１０    サブデータ駆動部
１０００    信号制御部
１１００    受信部
１２１０    画像信号処理部
１２３０    制御信号処理部
１３００    送信部
１３０１    ＰＬＬ回路
１３０２    第１埋め込み部
１３０３    第１直列化器
１３０４    第１バッファ
１３０５    第２バッファ
１３０６    第１加算器
１３０７    第２直列化器
１３０８    第３バッファ
１３０９    第４バッファ
１３１０    第２加算器
１３１２    第２埋め込み部
１４００    配線部
１４０１    第１配線対
１４０２    第２配線対
【図１】
2010283820.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2010283820.tif 000014
【図１３】
2010283820.tif 000015
【図１４】
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