(57)【要約】【課題】ノイズの抑圧を効果的に行うことができるＰＬＬ回路を提供する。【解決手段】位相比較器１０と、チャージポンプ回路２０と、ループフィルタ３０と、ＶＣＯ４０と、Ｎ分周器５０とを備える。チャージポンプ回路２０の一実施形態は、アップ信号ＵＰ１によりスイッチ２２をオンした後、アップ信号ＵＰ１を遅延させたアップ信号ＵＰ２により再度スイッチ２２をオンする。同様に、ダウン信号ＤＮ１によりスイッチ２３をオンした後、ダウン信号ＤＮ１を遅延させたダウン信号ＤＮ２により再度スイッチ２３をオンする。【選択図】      図２
2010074562.tif 000002
【特許請求の範囲】
【請求項１】
比較周期毎に基準信号と帰還信号との位相差を比較し、位相比較信号を出力する位相比較器と、
前記位相比較器から出力される位相比較信号および該位相比較信号を遅延させた少なくとも１つの遅延信号に応じた電流信号を、出力端子から出力するチャージポンプ回路と、
前記チャージポンプ回路から出力される電流信号を平滑化して電圧信号に変換するループフィルタと、
前記ループフィルタから出力される電圧信号に応じた周波数の発振信号を生成する電圧制御発振回路と、
前記電圧制御発振回路から出力される発振信号を所定の分周比により分周して前記帰還信号を生成する分周器と、を備えるＰＬＬ回路。
【請求項２】
前記チャージポンプ回路は、電源と前記出力端子との間に直列に接続される第１電流源および第１スイッチを有し、前記位相比較信号および前記遅延信号により、前記第１スイッチを一比較周期内に複数回オンするように構成されていることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記チャージポンプ回路は、電源と前記出力端子との間に直列に接続される第１電流源および第１スイッチの組を並列に複数有し、前記位相比較信号および前記遅延信号により、前記複数の第１スイッチを一比較周期内に順次オンするように構成されていることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
前記電源は正電源であり、前記位相比較信号は前記発振信号の周波数を上げるための位相進み信号であることを特徴とする請求項２又は３に記載のＰＬＬ回路。
【請求項５】
前記電源は負電源であり、前記位相比較信号は前記発振信号の周波数を下げるための位相遅れ信号ことを特徴とする請求項２又は３に記載のＰＬＬ回路。
【請求項６】
前記位相比較器は、前記位相比較信号として、前記発振信号の周波数を上げるための位相進み信号および前記発振信号の周波数を下げるための位相遅れ信号を出力し、
前記チャージポンプ回路は、正電源と前記出力端子との間に直列に接続される第１電流源および第１スイッチと、負電源と前記出力端子との間に直列に接続される第２電流源および第２スイッチとを有し、前記位相進み信号および該位相進み信号を遅延させた少なくとも１つの位相進み遅延信号により、前記第１スイッチを一比較周期内に複数回オンすると共に、前記位相遅れ信号および該位相遅れ信号を遅延させた少なくとも１つの位相遅れ遅延信号により、前記第２スイッチを一比較周期内に複数回オンするように構成されていることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項７】
前記位相比較器は、前記位相比較信号として、前記発振信号の周波数を上げるための位相進み信号および前記発振信号の周波数を下げるための位相遅れ信号を出力し、
前記チャージポンプ回路は、正電源と前記出力端子との間に直列に接続される第１電流源および第１スイッチの組と、負電源と前記出力端子との間に直列に接続される第２電流源および第２スイッチの組とをそれぞれ並列に複数有し、前記位相進み信号および該位相進み信号を遅延させた少なくとも１つの位相進み遅延信号により、前記複数の第１スイッチを一比較周期内に順次オンすると共に、前記位相遅れ信号および該位相遅れ信号を遅延させた少なくとも１つの位相遅れ遅延信号により、前記複数の第２スイッチを一比較周期内に順次オンするように構成されていることを特徴とする請求項１に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズを低減して安定した動作を行うことができるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関するものである。
【背景技術】
【０００２】
従来のＰＬＬ回路としては、図４に示すように、位相比較器１０１と、チャージポンプ回路１０２と、ループフィルタ１０３と、電圧制御発振回路（ＶＣＯ）１０４と、Ｎ分周器１０５とを備えるものが一般的である。
位相比較器１０１は、外部からの入力データであるリファレンス信号（基準信号）ｆRFと、Ｎ分周器１０５から出力される帰還信号ｆoutとの位相を比較し、ＶＣＯ１０４から出力される発振信号の周波数を上げるためのアップ信号（位相進み信号）ＵＰ又は上記発振信号の周波数を下げるためのダウン信号（位相遅れ信号）ＤＮを生成してチャージポンプ回路１０２に出力する。
【０００３】
チャージポンプ回路１０２は、入力されたアップ信号ＵＰ及びダウン信号ＤＮに基づいて電流を入出力する機能を有し、電源電圧ＶＤＤからチャージ電流Ｉｃｐを出力する第１電流源２０１と、アップ信号ＵＰでオン（導通）しチャージ電流Ｉｃｐを出力ノードに出力する第１スイッチ２０２と、ダウン信号ＤＮでオン（導通）する第２スイッチ２０３と、第２スイッチ２３がオンのとき出力ノードからＧＮＤへチャージ電流Ｉｃｐを流し込む第２電流源２０４と、バッファ２０５，２０６と、を備えている。
【０００４】
ループフィルタ１０３は、チャージポンプ回路１０２の出力信号を平滑化して制御電圧を生成出力する。このループフィルタ１０３は、固定抵抗３０１と容量が固定のキャパシタ３０２とを備え、ローパスフィルタ特性を有する。
ＶＣＯ１０４は、ループフィルタ１０３からの制御電圧の電圧値ＶLPに基づく固有周波数をもつ出力信号を生成して出力する。Ｎ分周器１０５は、ＶＣＯ１０４からの出力信号を所定の固定分周数で分周して分周信号ｆoutを出力する。
このようにしてリファレンス信号ｆRFと分周信号ｆoutとの間の位相差が検出され、これに応じてＶＣＯ１０４からの出力信号の発振周波数が繰り返し調整される。これにより、リファレンス信号ｆRFと分周信号ｆoutとの位相が一致、つまり同期（ロック）され、ＶＣＯ１０４から一定周波数の出力信号が出力される。
【０００５】
ところで、通常、上記ロック時においても不感帯防止のために比較周期の度にアップ信号ＵＰ及びダウン信号ＤＮが出力される。このとき、アップ信号ＵＰ及びダウン信号ＤＮは同時に発生するように設計されるが、素子の製造上のミスマッチ等により、図５に示すように、アップ信号ＵＰとダウン信号ＤＮとの発生タイミングにはずれが生じてしまう。そのため、ループフィルタ１０３からの制御電圧値ＶLPが比較周期の度に振動し、その結果、ＶＣＯ１０４からの出力信号の発振周波数も比較周期の度に変動してしまう。
【０００６】
このようなチャージポンプ回路の出力動作点の変動は、ＶＣＯ１０４の発振周波数から比較周期分離れた周波数の所にスプリアスとして現れる。これがリファレンススプリアスと呼ばれ、一般に不要なノイズである。
そこで、従来のＰＬＬ回路として、ループフィルタ後、ＶＣＯ前に抵抗による電圧分割を行うことで、見かけ上ＶＣＯゲインを落とし、これによりリファレンススプリアスの問題を緩和するというものが知られている（例えば、特許文献１参照）。
また、リファレンススプリアスを除去するために、ループフィルタにノッチフィルタを接続したＰＬＬ周波数シンセサイザが知られている（例えば、特許文献２参照）。
【特許文献１】特開昭６３−３８３２８号公報
【特許文献２】特開平１０−１７３５２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載のＰＬＬ回路にあっては、ＶＣＯゲインを落とすように構成されているため、それに伴ってＰＬＬループの帯域も小さくなってしまう。
また、上記特許文献２に記載のＰＬＬ周波数シンセサイザにあっては、ループ内にノッチフィルタを挿入しているため、ループの伝達関数が変化し、セトリング特性が下がったり安定性が悪化したりする。
そこで、本発明は、ノイズの抑圧を効果的に行うことができるＰＬＬ回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係るＰＬＬ回路は、比較周期毎に基準信号と帰還信号との位相差を比較し、位相比較信号を出力する位相比較器と、前記位相比較器から出力される位相比較信号および該位相比較信号を遅延させた少なくとも１つの遅延信号に応じた電流信号を、出力端子から出力するチャージポンプ回路と、前記チャージポンプ回路から出力される電流信号を平滑化して電圧信号に変換するループフィルタと、前記ループフィルタから出力される電圧信号に応じた周波数の発振信号を生成する電圧制御発振回路と、前記電圧制御発振回路から出力される発振信号を所定の分周比により分周して前記帰還信号を生成する分周器と、を備えることを特徴としている。
【０００９】
これにより、チャージポンプ回路を位相比較信号で駆動した後、チャージポンプ回路を遅延信号で再度駆動する構成とすることができ、チャージポンプ回路を複数回に分割して駆動することができる。そのため、チャージポンプ回路の出力動作点の変動量を低減させることができ、その分リファレンススプリアスの大きさを低減させることができる。
また、例えば、（ｎ−１）個の遅延信号を用意し、チャージポンプ回路から電流信号をｎ回に分けて出力する場合、比較周期の１／ｎのタイミング毎に電流信号を出力すれば、リファレンススプリアスの発生周波数をｎ倍とすることができる。このように、リファレンススプリアスの周波数成分をより高い他の周波数に分散することができるので、後段のループフィルタでリファレンススプリアスの抑圧量を増やすことができる。
【００１０】
さらに、本発明に係るＰＬＬ回路は、上記において、前記チャージポンプ回路は、電源と前記出力端子との間に直列に接続される第１電流源および第１スイッチを有し、前記位相比較信号および前記遅延信号により、前記第１スイッチを一比較周期内に複数回オンするように構成されていることを特徴としている。
このように、異なるタイミングで出力される複数の制御信号を用いて１つのスイッチを複数回オン制御する構成を適用することで、回路の増大を伴うことなく一比較周期内に前記電流信号を複数回に分割して出力することができる。
【００１１】
また、本発明に係るＰＬＬ回路は、上記において、前記チャージポンプ回路は、電源と前記出力端子との間に直列に接続される第１電流源および第１スイッチの組を並列に複数有し、前記位相比較信号および前記遅延信号により、前記複数の第１スイッチを一比較周期内に順次オンするように構成されていることを特徴としている。
このように、定電流源とスイッチとの組を複数設けるので、各定電流源から出力される電流値を異なる値に設定することができ、回路特性に応じてリファレンススプリアスを効果的に抑圧することができる。
【００１２】
また、位相比較信号のパルス幅が広く位相比較信号と遅延信号とが重複する場合には、複数のスイッチを共通にオンすることができるので、チャージポンプ回路の出力エネルギーを大きくして周波数の追随を速くすることができる。
さらにまた、本発明に係るＰＬＬ回路は、上記において、前記電源は正電源であり、前記位相比較信号は前記発振信号の周波数を上げるための位相進み信号であることを特徴としている。
これにより、電圧制御発振回路から出力される発振信号の周波数を上げるための位相進み信号が入力されて第１スイッチがオンする際に発生するチャージポンプ回路の出力動作点の変動を抑えることができる。
【００１３】
さらに、本発明に係るＰＬＬ回路は、上記において、前記電源は負電源であり、前記位相比較信号は前記発振信号の周波数を下げるための位相遅れ信号であることを特徴としている。
これにより、電圧制御発振回路から出力される発振信号の周波数を下げるための位相遅れ信号が入力されて第１スイッチがオンする際に発生するチャージポンプ回路の出力動作点の変動を抑えることができる。
【００１４】
さらにまた、本発明に係るＰＬＬ回路は、上記において、前記位相比較器は、前記位相比較信号として、前記発振信号の周波数を上げるための位相進み信号および前記発振信号の周波数を下げるための位相遅れ信号を出力し、前記チャージポンプ回路は、正電源と前記出力端子との間に直列に接続される第１電流源および第１スイッチと、負電源と前記出力端子との間に直列に接続される第２電流源および第２スイッチとを有し、前記位相進み信号および該位相進み信号を遅延させた少なくとも１つの位相進み遅延信号により、前記第１スイッチを一比較周期内に複数回オンすると共に、前記位相遅れ信号および該位相遅れ信号を遅延させた少なくとも１つの位相遅れ遅延信号により、前記第２スイッチを一比較周期内に複数回オンするように構成されていることを特徴としている。
【００１５】
これにより、位相進み信号が入力されて第１スイッチがオンする際に発生するチャージポンプ回路の出力動作点の変動と、位相遅れ信号が入力されて第２スイッチがオンする際に発生するチャージポンプ回路の出力動作点の変動とを抑えることができる。
また、本発明に係るＰＬＬ回路は、上記において、前記位相比較器は、前記位相比較信号として、前記発振信号の周波数を上げるための位相進み信号および前記発振信号の周波数を下げるための位相遅れ信号を出力し、前記チャージポンプ回路は、正電源と前記出力端子との間に直列に接続される第１電流源および第１スイッチの組と、負電源と前記出力端子との間に直列に接続される第２電流源および第２スイッチの組とをそれぞれ並列に複数有し、前記位相進み信号および該位相進み信号を遅延させた少なくとも１つの位相進み遅延信号により、前記複数の第１スイッチを一比較周期内に順次オンすると共に、前記位相遅れ信号および該位相遅れ信号を遅延させた少なくとも１つの位相遅れ遅延信号により、前記複数の第２スイッチを一比較周期内に順次オンするように構成されていることを特徴としている。
これにより、位相進み信号が入力されて第１スイッチがオンする際に発生するチャージポンプ回路の出力動作点の変動と、位相遅れ信号が入力されて第２スイッチがオンする際に発生するチャージポンプ回路の出力動作点の変動とを抑えることができる。
【発明の効果】
【００１６】
以上説明したように、本発明のＰＬＬ回路は、ＰＬＬループの帯域や伝達関数を変化させることなく、チャージポンプ回路の出力動作点の変動を抑えてリファレンススプリアスの大きさを低減させることができると共に、リファレンススプリアスの周波数成分をより高い他の周波数に分散して、後段のループフィルタによって当該リファレンススプリアスを抑圧することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を、図面を参照して説明する。
図１は、本発明の本実施形態に係るＰＬＬ回路のブロック図である。
本実施形態におけるＰＬＬ回路１は、位相比較器１０と、チャージポンプ回路２０と、ループフィルタ３０と、電圧制御発振回路（ＶＣＯ）４０と、Ｎ分周器５０とが縦続接続され、このＮ分周器５０が位相比較器１０にフィードバック接続（帰還接続）された構成となっている。
【００１８】
位相比較器１０は、外部からの入力データであるリファレンス信号（基準信号）ｆRFと、Ｎ分周器５０から出力される帰還信号ｆoutとの位相を比較し、ＶＣＯ４０からの出力信号の周波数を上げるためのアップ信号（位相進み信号）ＵＰおよび上記出力信号の周波数を下げるためのダウン信号（位相遅れ信号）ＤＮを生成してチャージポンプ回路２０に出力する。
チャージポンプ回路２０は、入力されたアップ信号ＵＰおよびダウン信号ＤＮに基づいて、ループフィルタ３０に対してチャージ電流を流し込んだり、引き抜いたりしてチャージを出し入れする機能を有する。このチャージポンプ回路２０の具体的構成については後述する。
【００１９】
ループフィルタ３０は、チャージポンプ回路２０の出力信号を平滑化して制御電圧を生成出力する。このループフィルタ３０は、固定抵抗３１と容量が固定のキャパシタ３２とを備え、低周波成分を通過させるローパスフィルタ特性を有する。
ＶＣＯ４０は、ループフィルタ３０からの制御電圧の電圧値ＶLPに基づく固有周波数をもつ出力信号を生成して出力する。Ｎ分周器５０は、ＶＣＯ４０からの出力信号を所定の固定分周数Ｎで分周して帰還信号ｆoutを出力する。
【００２０】
以上のように構成されたＰＬＬ回路１の基本動作は次のようになる。
先ず、位相比較器１０により、リファレンス信号ｆRFと帰還信号ｆoutとの位相のずれを検出し、帰還信号ｆoutが遅れていれば、位相比較器１０からチャージポンプ回路２０にＶＣＯ入力電圧を上げるためのアップ信号ＵＰを出力し、帰還信号ｆoutが進んでいれば、位相比較器１０からチャージポンプ回路２０にＶＣＯ入力電圧を下げるためのダウン信号ＤＮを出力する。これにより、チャージポンプ回路２０を介してＶＣＯ４０の入力電圧ＶLPが制御される。
そして、制御された入力電圧ＶLPをＶＣＯ４０に入力することで、ＶＣＯ４０から所定の周波数のパルスを発生させる。これを繰り返すことにより、リファレンス信号ｆRFと帰還信号ｆoutとの位相のずれが補正され、両信号ｆRF，ｆoutの位相が一致してロック状態となる。
【００２１】
次に、チャージポンプ回路２０の具体的構成について説明する。
チャージポンプ回路２０は、図１に示すように、正電源ＶＤＤと出力ノードＮ１との間に直列に接続された定電流源２１及びスイッチ２２と、負電源ＧＮＤと出力ノードＮ１との間に直列に接続されたスイッチ２３及び定電流源２４と、バッファ２５〜２８と、を備えている。
スイッチ２２はＭＯＳトランジスタからなり、アップ信号ＵＰ１，ＵＰ２が印加されることでオン（導通）し、電流を出力ノードＮ１に出力する。
スイッチ２３はＭＯＳトランジスタからなり、ダウン信号ＤＮ１，ＤＮ２が印加されることでオン（導通）し、出力ノードＮ１から電流を流し込む。
【００２２】
バッファ２５は、位相比較器１０からのアップ信号ＵＰを受けてアップ信号ＵＰ１を出力し、バッファ２６は、バッファ２５から出力されるアップ信号ＵＰ１を受けて、アップ信号ＵＰ１に対して所定の遅延が与えられたアップ信号ＵＰ２を出力する。
また、バッファ２７は、位相比較器１０からのダウン信号ＤＮを受けてダウン信号ＤＮ１を出力し、バッファ２８は、バッファ２７から出力されるダウン信号ＤＮ１を受けて、ダウン信号ＤＮ１に対して所定の遅延が与えられたダウン信号ＤＮ２を出力する。
ここで、アップ信号ＵＰ１の遅延信号ＵＰ２およびダウン信号ＤＮ１の遅延信号ＤＮ２の遅延量は、比較周期の半周期に設定されている。つまり、チャージポンプ回路２０からは、比較周期の半周期毎にチャージ電流が入出力されることになる。
【００２３】
チャージポンプ回路２０は、アップ信号ＵＰ１又はＵＰ２が入力される期間は、ＶＤＤノードから出力端子へ正のチャージ電流Ｉｃｐ／２を出力し、ダウン信号ＤＮ１又はＤＮ２が入力される期間は、出力端子からＧＮＤへ負のチャージ電流Ｉｃｐ／２を出力するように動作する。このように、本実施形態では、正のチャージ電流と負のチャージ電流の大きさは等しく設定されている。
ところで、アップ信号ＵＰ１，ＵＰ２若しくはダウン信号ＤＮ１，ＤＮ２によってスイッチ２２若しくはスイッチ２３がオンする際、電圧ＶLPが瞬間的に大きく変動するという現象が生じる。
【００２４】
また、このようなＰＬＬ回路においては、ＰＬＬループがロック状態となり、位相比較器１０に同相のリファレンス信号ｆRF及び帰還信号ｆoutが入力される状態では、位相比較器１０からパルス幅の小さいアップ信号とダウン信号とが同時に発生する期間がある。
このとき、理想的なチャージポンプ回路２０であれば、位相比較器１０のアップ信号とダウン信号との出力動作が同時に行われるため、チャージポンプ回路２０の出力側では、正のチャージ電流と負のチャージ電流とが相殺され、その出力電流は０となる。これにより、次段に接続されるループフィルタ３０から出力される電圧ＶLPに変化はなく、ＶＣＯ４０は一定の周波数の下に発振する。
【００２５】
ところが、実際のチャージポンプ回路２０においては、回路を構成するＭＯＳトランジスタのスイッチング特性や周波数特性の違いにより、アップ信号動作とダウン信号動作とのスイッチング特性に差が生じ、これが原因となって位相比較器１０へのリファレンス信号ｆRFと帰還信号ｆoutとの位相が同相であるにもかかわらず、チャージポンプ回路２０の出力が０にならないという現象が生じる。また、ＭＯＳトランジスタのオフセットによって定電流源２１と定電流源２４との電流値に差が生じた場合にも、ＰＬＬループがロック状態では、その電流値差を打ち消すようにアップ信号とダウン信号とのパルス幅に差が生じ、チャージポンプ回路２０の出力が０にならないという現象が生じる。
このような電圧ＶLPの変動はＶＣＯ４０の発振周波数の揺れとなり、リファレンススプリアスや位相ノイズの原因となる。
【００２６】
図２は、ロック状態におけるループフィルタ３０の出力電圧ＶLPを示すタイムチャートである。
先ず、時刻ｔ１でアップ信号ＵＰ１が出力されると、スイッチ２２がオンとなって電源ＶＤＤから出力ノードＮ１にチャージ電流Ｉｃｐ／２が流れ込み、ループフィルタ３０の出力電圧ＶLPがＩｃｐ／２×Ｒ分上昇する。その後、時刻ｔ１から僅かにずれた時刻ｔ２で、ダウン信号ＤＮ１が出力されると、スイッチ２３がオンとなって出力ノードＮ１からＧＮＤへチャージ電流Ｉｃｐ／２が引き抜かれ、ループフィルタ３０の出力電圧ＶLPがＩｃｐ／２×Ｒ分下降する。
【００２７】
そして、時刻ｔ３でアップ信号ＵＰ２が出力されると、再びスイッチ２２がオンとなって電源ＶＤＤから出力ノードＮ１にチャージ電流Ｉｃｐ／２が流れ込み、ループフィルタ３０の出力電圧ＶLPがＩｃｐ／２×Ｒ分上昇する。その後、時刻ｔ３から僅かにずれた時刻ｔ４で、ダウン信号ＤＮ２が出力されると、スイッチ２３がオンとなって出力ノードＮ１からＧＮＤへチャージ電流Ｉｃｐ／２が引き抜かれ、ループフィルタ３０の出力電圧ＶLPがＩｃｐ／２×Ｒ分下降する。
【００２８】
このように、時刻ｔ１から時刻ｔ５までの一比較周期内に、アップ信号及びダウン信号がそれぞれ２回出力され、各々のタイミングで出力電圧ＶLPが上下に変動することになる。
なお、この図２では、説明の都合上、時刻ｔ１と時刻ｔ２との間および時刻ｔ３と時刻ｔ４との間を、それぞれ比較的長く示しているが、実際のアップ信号とダウン信号とのずれは非常に小さいものである。
ところで、図４に示す一般的なＰＬＬ回路のロック時には、図５に示すように一比較周期内にアップ信号及びダウン信号がそれぞれ１回ずつ出力される。そのため、図４に示すＰＬＬ回路のロック時には、比較周期毎に出力電圧ＶLPが上下に変動する。このときの出力電圧ＶLPの変動分はＩｃｐ×Ｒとなる。
【００２９】
これに対して、本実施形態における出力電圧ＶLPの変動分はＩｃｐ／２×Ｒであり、従来方式の半分にすることができる。そのため、リファレンススプリアスの大きさを従来方式の半分にすることができる。また、本実施形態では、リファレンススプリアスの発生周波数を従来方式の２倍にすることができる。そのため、チャージポンプ回路２０の後段のループフィルタ３０におけるリファレンススプリアスの抑圧量を増すことができる。
【００３０】
なお、図１において、定電流源２１が第１電流源に対応し、スイッチ２２が第１スイッチに対応し、スイッチ２３が第２スイッチに対応し、定電流源２４が第２電流源に対応している。また、アップ信号ＵＰ１が位相進み信号に対応し、アップ信号ＵＰ２が位相進み遅延信号に対応し、ダウン信号ＤＮ１が位相遅れ信号に対応し、ダウン信号ＤＮ２が位相遅れ遅延信号に対応している。
【００３１】
このように、上記第１の実施形態では、チャージポンプ回路を位相比較信号で駆動した後、チャージポンプ回路を遅延信号で再度駆動する構成とすることができ、チャージポンプ回路を複数回に分割して駆動することができる。そのため、定電流源からの出力電流値を従来方式と比較して小さくすることができるので、チャージポンプ回路の出力動作点の変動量を抑えることができ、その分リファレンススプリアスの大きさを抑制することができると共に、チャージポンプ回路の動作点マージンを増やすことができる。
また、リファレンススプリアスの周波数成分をより高い他の周波数に分散することができるので、後段のループフィルタにおけるリファレンススプリアスの抑圧量を増大させることができる。
【００３２】
さらに、チャージポンプ回路を、電源と出力端子との間に直列に接続された定電流源及びスイッチを有する構成とし、該スイッチを位相比較信号およびその遅延信号によって一比較周期内に複数回オン制御するので、回路規模を増大することなく一比較周期内に複数回に分割して出力電流を出力することができる。
またさらに、従来方式のようにＶＣＯゲインを小さくしたり、ループ内にノッチフィルタを挿入したりする必要がないため、ＰＬＬループの帯域が小さくなるのを抑制することができると共に、ＰＬＬループの伝達関数の変化を抑制して安定性を確保することができる。
【００３３】
次に、本発明における第２の実施形態について説明する。
この第２の実施形態は、上述した第１の実施形態において、複数の制御信号によって１つのスイッチを複数回オン／オフしているのに対し、複数のスイッチを設け、各スイッチにそれぞれ対応した複数の制御信号によって、各スイッチを順番にオン／オフするようにしたものである。
【００３４】
図３は、第２の実施形態におけるチャージポンプ回路２０の構成を示す回路図である。
すなわち、第２の実施形態のチャージポンプ回路２０は、正電源ＶＤＤと出力ノードＮ１との間に直列に接続された第１定電流源２１ａ及び第１スイッチ２２ａと、第１定電流源２１ａ及び第１スイッチ２２ａと並列に配置されるように、正電源ＶＤＤと出力ノードＮ２との間に直列に接続された第１定電流源２１ｂ及び第１スイッチ２２ｂと、負電源ＧＮＤと出力ノードＮ１との間に直列に接続された第２スイッチ２３ａ及び第２定電流源２４ａと、第２スイッチ２３ａ及び第２定電流源２４ａと並列に配置されるように、負電源ＧＮＤと出力ノードＮ２との間に直列に接続された第２スイッチ２３ｂ及び第２定電流源２４ｂと、バッファ２５〜２８とを備えている。
【００３５】
次に、ロック状態におけるループフィルタ３０の出力電圧ＶLPを、図２を参照して説明する。
先ず、時刻ｔ１でアップ信号ＵＰ１が出力されると、スイッチ２２ａがオンとなって電源ＶＤＤから出力ノードＮ１にチャージ電流Ｉｃｐ／２が流れ込み、ループフィルタ３０の出力電圧ＶLPがＩｃｐ／２×Ｒ分上昇する。その後、時刻ｔ１から僅かにずれた時刻ｔ２で、ダウン信号ＤＮ１が出力されると、スイッチ２３ａがオンとなって出力ノードＮ１からＧＮＤへチャージ電流Ｉｃｐ／２が引き抜かれ、ループフィルタ３０の出力電圧ＶLPがＩｃｐ／２×Ｒ分下降する。
【００３６】
そして、時刻ｔ３でアップ信号ＵＰ２が出力されると、スイッチ２２ｂがオンとなって電源ＶＤＤから出力ノードＮ１にチャージ電流Ｉｃｐ／２が流れ込み、ループフィルタ３０の出力電圧ＶLPがＩｃｐ／２×Ｒ分上昇する。その後、時刻ｔ３から僅かにずれた時刻ｔ４で、ダウン信号ＤＮ２が出力されると、スイッチ２３ｂがオンとなって出力ノードＮ１からＧＮＤへチャージ電流Ｉｃｐ／２が引き抜かれ、ループフィルタ３０の出力電圧ＶLPがＩｃｐ／２×Ｒ分下降する。
したがって、前述した第１の実施形態と同様に、時刻ｔ１から時刻ｔ５までの一比較周期内に、アップ信号及びダウン信号がそれぞれ２回出力され、各々のタイミングで出力電圧ＶLPが上下に変動することになる。
【００３７】
このように、上記第２の実施形態では、チャージポンプ回路を、電源と出力端子との間に直列に接続された定電流源及びスイッチの組を並列に複数有する構成とし、複数のスイッチを一比較周期内に順次オン制御する（チャージポンプ回路を複数に分割し、それぞれを異なるタイミングで駆動する）ので、上述した第１の実施形態と同様に、一比較周期内に複数回に分割して出力電流を出力することができ、リファレンススプリアスを効果的に抑圧することができる。
【００３８】
また、リファレンス信号と帰還信号との間に位相差が発生しており周波数を追随している状態において、アップ信号又はダウン信号のパルス幅が大きく、位相進み信号（又は位相遅れ信号）とその遅延信号とが重複する場合、その重複期間のチャージポンプ回路からの出力電流は、上述した第１の実施形態ではＩｃｐ／２であるのに対し、第２の実施形態では、スイッチ２２ａと２２ｂ（又はスイッチ２３ａと２３ｂ）が同時にオンするためＩｃｐとなる。このように、出力ゲインを大きくすることができるので、周波数の追随が速い。
【００３９】
なお、上記第２の実施形態においては、定電流源２１ａと２１ｂとで流すチャージ電流の大きさを等しく設定する場合について説明したが、定電流源２１ａで１／ｋ（ｋは任意の整数）の割合のチャージ電流を流し、定電流源２１ｂで（１−１／ｋ）の割合のチャージ電流を流すなど、トータルで電流Ｉｃｐが流れるように各定電流源からの電流値を異なる値に設定することもできる。これは、定電流源２３ａ及び２３ｂについても同様である。
【００４０】
また、上記各実施形態においては、遅延信号ＵＰ２および遅延信号ＤＮ２の遅延量を比較周期の半周期に設定する場合について説明したが、一比較周期以内であればこれに限定されるものではない。仮に遅延量が半周期でなくても、元々のリファレンススプリアスの周波数成分がより高い他の周波数に分散されるので、後段のループフィルタによる抑圧効果を高めることができる。
また、上記各実施形態においては、バッファを用いて遅延信号を生成する場合について説明したが、他の遅延回路を適用することもできる。
【００４１】
さらに、上記各実施形態においては、遅延信号を１つとし、チャージポンプ回路２０を一比較周期内に２回駆動する場合について説明したが、３回以上駆動することもできる。この場合、上記第１の実施形態では、スイッチ２２及び２３を一比較周期内にｎ回（ｎ≧３）オン制御するようにすると共に、定電流源２１及び２４からの電流値をＩｃｐ／ｎに設定すればよい。また、上記第２の実施形態では、定電流源及びスイッチの組をｎ個用意し、これらｎ個のスイッチを一比較周期内に順次オン制御するようにすればよい。
【００４２】
また、上記各実施形態においては、正のチャージ電流と負のチャージ電流の大きさを等しく設定する場合について説明したが、正のチャージ電流と負のチャージ電流の大きさを異ならせてもよい。
さらに、上記各実施形態においては、正のチャージと負のチャージの両方において、出力電流の分割を行う場合について説明したが、何れか一方において分割駆動を行う構成とすることもできる。
このように、回路特性に応じてチャージ電流の大きさや分割駆動の分割数等を適切に設定することで、より効果的にリファレンススプリアスを抑圧することができる。
【図面の簡単な説明】
【００４３】
【図１】第１の実施形態に係るＰＬＬ回路のブロック図である。
【図２】本発明の実施形態における動作を示すタイムチャート図である。
【図３】第２の実施形態に係るチャージポンプ回路の回路図である。
【図４】従来のＰＬＬ回路の構成を示す回路図である。
【図５】従来のＰＬＬ回路の動作を示すタイムチャートである。
【符号の説明】
【００４４】
１  ＰＬＬ回路
１０  位相比較器
２０  チャージポンプ回路
２１，２４  定電流源
２２，２３  スイッチ
２５〜２８  バッファ
３０  ループフィルタ
３１  抵抗
３２  キャパシタ
４０  電圧制御発振回路（ＶＣＯ）
５０  Ｎ分周器
【図１】
2010074562.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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