(57)【要約】【課題】互いに異なるクロック周波数に同期して動作する２つの機能回路間でデータを確実に転送することができるデータ転送システムを提供する。【解決手段】互いに周波数の異なる２つのクロックのエッジが一致するタイミングの直前にデータロード信号を生成し、転送データ受信側の機能回路が当該データロード信号の存在期間内に受信した情報データのみを有効と判定する。【選択図】図１
2010130060.tif 000002
【特許請求の範囲】
【請求項１】
ソースクロックを生成するソースクロック生成部と、
前記ソースクロックを分周して互いに異なる周期の第１分周クロック及び第２分周クロックを生成する分周クロック生成部と、
前記第１分周クロックに同期して動作して情報データを生成する第１機能回路と、
前記第２分周クロックに同期して動作して前記情報データを受信する第２機能回路と、を含むデータ転送システムであって、
前記第１分周クロックのエッジと前記第２分周クロックのエッジとが互いに一致する一致タイミングの直前にデータロード信号を生成するデータロード信号生成部を含み、
前記第２機能回路は、前記データロード信号の存在期間内における前記情報データの受信のみを有効と判定することを特徴とするデータ転送システム。
【請求項２】
前記データロード信号生成部は、前記一致タイミングと前記一致タイミングの直前の前記第２分周クロックのエッジのタイミングとの区間内に前記データロード信号を生成することを特徴とする請求項１に記載のデータ転送システム。
【請求項３】
前記データロード信号生成部は、前記第１分周クロック及び前記第２分周クロックの信号レベルに基づいて前記一致タイミングの直前の前記第２分周クロックのエッジのタイミングを判別することを特徴とする請求項２に記載のデータ転送システム。
【請求項４】
前記データロード信号生成部は、前記第１分周クロックの現在信号レベル、前記第１分周クロックの直前信号レベル、前記第２分周クロックの現在信号レベル、前記第２分周クロックの直前信号レベルを前記ソースクロックに同期して保持する４つのフリップフロップを含み、前記４つのフリップフロップの各々に保持された信号レベルに基づいて前記一致タイミングの直前の前記第２分周クロックのエッジのタイミングを判別することを特徴とする請求項３に記載のデータ転送システム。
【請求項５】
前記第１機能回路は、前記データロード信号の存在期間を前記第２分周クロックの周期に対応して調整して得られた信号を新たなデータロード信号として前記第２機能回路へ中継することを特徴とする請求項１に記載のデータ転送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いに異なるクロック周波数に同期して動作する２つの機能回路間でデータを転送するデータ転送システムに関する。
【背景技術】
【０００２】
通常、コンピュータなどのデータ処理装置は複数の回路やユニットにより構成される。これらの回路にはその動作特性に応じてそれぞれ適当な動作周波数が設定される。具体的には、データ処理装置はソースクロックを分周して分周クロックを生成する複数の分周回路を備え、回路毎に適当な動作周波数の分周クロックを供給する。この場合、回路毎に異なる動作周波数で動作することになるが、互いに異なる動作周波数で動作する２つの回路間でデータの送受信を行う場合には、送受信タイミングを適当に調整する必要がある。
【０００３】
送受信タイミングの調整方法として、互いに異なる動作周波数の２つのクロック信号の立上り又は立下りのエッジが一致するタイミングを利用してデータを送受信する方法が知られている。例えば、特許文献１には、周波数が互いに異なる２つのクロック信号に同期して動作する２つの回路間でのデータ転送を行う際の同期エッジ検出方式が開示されている。当該方式は、２つのクロック信号ＣＬＫａ及びＣＬＫｂのエッジが互いに一致するタイミングで同期信号ＳＹＮＣａ及びＳＹＮＣｂを生成し、その同期信号を用いてデータ転送を行うものである。
【特許文献１】特開平１０−３０３８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されている方式によりデータ転送を行う場合、同期信号ＳＹＮＣａが出力されている期間内にクロック信号ＣＬＫｂが立ち上がるタイミングで、受信側回路が送信側回路からの転送データを受信するものと解される。この場合、受信側回路が転送データを受信するタイミングは、２つのクロック信号ＣＬＫａ及びＣＬＫｂのエッジが互いに一致したタイミングの直後のクロック信号ＣＬＫｂのエッジのタイミングとなる。このタイミングでは、製造プロセス、温度、電圧などの諸条件により転送データに大きな遅延が生じた場合、受信側回路が転送データを正しく受信できなくなってしまうという問題があった。
【０００５】
本発明は上記した如き問題点に鑑みてなされたものであって、互いに異なるクロック周波数に同期して動作する２つの機能回路間でデータを確実に転送することができるデータ転送システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明によるデータ転送システムは、ソースクロックを生成するソースクロック生成部と、前記ソースクロックを分周して互いに異なる周期の第１分周クロック及び第２分周クロックを生成する分周クロック生成部と、前記第１分周クロックに同期して動作して情報データを生成する第１機能回路と、前記第２分周クロックに同期して動作して前記情報データを受信する第２機能回路と、を含むデータ転送システムであって、前記第１分周クロックのエッジと前記第２分周クロックのエッジとが互いに一致する一致タイミングの直前にデータロード信号を生成するデータロード信号生成部を含み、前記第２機能回路は、前記データロード信号の存在期間内における前記情報データの受信のみを有効と判定することを特徴とする。
【発明の効果】
【０００７】
本発明によるデータ転送システムによれば、互いに異なるクロック周波数に同期して動作する２つの機能回路間で情報データを正しく転送することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図１は本実施例によるデータ転送システム１を表すブロック図である。データ転送システム１は、ソースクロック生成部１０と、第１分周クロック生成部２０と、第２分周クロック生成部３０と、データロード信号生成部４０と、第１機能回路５０と、第２機能回路６０と、を含む。
【０００９】
ソースクロック生成部１０は、ソースクロックＳＣを生成し、これを第１分周クロック生成部２０、第２分周クロック生成部３０、及び、データロード信号生成部４０へそれぞれ供給する。ソースクロックＳＣの周波数には特に制限はなく、例えば６００ＭＨｚなどである。
【００１０】
第１分周クロック生成部２０は、ソースクロック生成部１０からのソースクロックＳＣを３分周して第１分周クロックＣＬ１を生成し、これをデータロード信号生成部４０及び第１機能回路５０へそれぞれ供給する。例えば第１分周クロック生成部２０は、ソースクロックＳＣの周波数が６００ＭＨｚの場合、周波数２００ＭＨｚの第１分周クロックＣＬ１を生成する。
【００１１】
第２分周クロック生成部３０は、ソースクロック生成部１０からのソースクロックＳＣを２分周して第２分周クロックＣＬ２を生成し、これをデータロード信号生成部４０及び第２機能回路６０へそれぞれ供給する。例えば第２分周クロック生成部３０は、ソースクロックＳＣの周波数が６００ＭＨｚの場合、周波数３００ＭＨｚの第２分周クロックＣＬ２を生成する。
【００１２】
データロード信号生成部４０は、第１分周クロック生成部２０からの第１分周クロックＣＬ１及び第２分周クロック生成部３０からの第２分周クロックＣＬ２の信号レベルに基づいてデータロード信号ＤＬを生成し、これを第２機能回路６０へ供給する。
【００１３】
第１機能回路５０は、第１分周クロック生成部２０からの第１分周クロックＣＬ１に同期して動作する回路である。第１機能回路５０は、入力データＤｉｎを第１分周クロックＣＬ１の立上りエッジで受信し、これに基づいて第１内部データＤＮ１（図示せず）を生成する。第１機能回路５０は、第１内部データＤＮ１に対して必要に応じて適宜、処理を施して得られた情報データＤＴを第１分周クロックＣＬ１に同期して第２機能回路６０へ送信する。
【００１４】
第２機能回路６０は、第２分周クロック生成部３０からの第２分周クロックＣＬ２に同期して動作する回路である。第２機能回路６０は、第１機能回路５０からの情報データＤＴを受信する。また、第２機能回路６０は、データロード信号生成部４０からのデータロード信号ＤＬも受信し、データロード信号ＤＬの区間内に存在する第２分周クロックＣＬ２の立上りエッジで受信した情報データＤＴのみを有効と判定する。第２機能回路６０は、有効と判定した情報データＤＴの信号レベルと同一の信号レベルの第２内部データＤＮ２を第２分周クロックＣＬ２に同期して生成する。また、第２機能回路６０は、第２内部データＤＮ２に対して必要に応じて適宜、処理を施して得られた転送データＤｏｕｔを出力する。
【００１５】
第１機能回路５０及び第２機能回路６０は、例えば計算を司る回路又は記憶を司る回路である。例えば第１機能回路５０が計算回路であり、第２機能回路６０が記憶回路である場合、第１機能回路５０が計算によって得られたデータを情報データＤＴとして第２機能回路６０へ送信して第２機能回路６０が情報データＤＴを記憶するといったときに、第１機能回路５０と第２機能回路６０との間で、情報データＤＴの送受信がなされる。また、例えば第１機能回路５０が記憶回路であり、第２機能回路６０が計算回路である場合、第１機能回路５０が計算のためのデータを情報データＤＴとして第２機能回路６０へ送信して第２機能回路６０が情報データＤＴを用いて計算を行うといったときにも、第１機能回路５０と第２機能回路６０との間で、情報データＤＴの送受信がなされる。
【００１６】
図２はデータロード信号生成部４０を表すブロック図である。データロード信号生成部４０は、フリップフロップＦＦ１〜ＦＦ５、インバータ４１〜４３及びＡＮＤ回路４４〜４６を含む。
【００１７】
フリップフロップＦＦ１〜ＦＦ５の各々は、Ｄ（ディレイ）タイプのフリップフロップである。フリップフロップＦＦ１〜ＦＦ４の各々は、ソースクロックＳＣに同期して動作する。フリップフロップＦＦ５は、第２分周クロックＣＬ２に同期して動作する。フリップフロップＦＦ１の入力Ｄには、第１分周クロックＣＬ１が入力される。フリップフロップＦＦ３の入力Ｄには、第２分周クロックＣＬ２が入力される。フリップフロップＦＦ１の出力ＱとフリップフロップＦＦ２の入力Ｄとが相互に接続されている。フリップフロップＦＦ３の出力ＱとフリップフロップＦＦ４の入力Ｄとが相互に接続されている。
【００１８】
以下、フリップフロップＦＦ１及びＦＦ３を前段フリップフロップＦＤ１、フリップフロップＦＦ２及びＦＦ４を後段フリップフロップＦＤ２と称する。フリップフロップＦＦ１には第１分周クロックＣＬ１の現在の信号レベル（以下、現在信号レベルとも称する）が”０”又は”１”として保持される。フリップフロップＦＦ３には第１分周クロックＣＬ１の直前の信号レベル（以下、直前信号レベルとも称する）、すなわち、現在からみてソースクロック1周期分前のタイミングにおける信号レベルが”０”又は”１”として保持される。同様にフリップフロップＦＦ３には第２分周クロックＣＬ２の現在の信号レベルが保持される。フリップフロップＦＦ４には第２分周クロックＣＬ２の直前の信号レベルが保持される。
【００１９】
ＡＮＤ回路４４の一方の入力にはフリップフロップＦＦ１の出力Ｑからの信号がインバータ４１を介して入力され、他方の入力にはフリップフロップＦＦ３の出力Ｑからの信号が入力される。ＡＮＤ回路４５の一方の入力にはフリップフロップＦＦ２の出力Ｑからの信号がインバータ４２を介して入力され、他方の入力にはフリップフロップＦＦ４の出力Ｑからの信号がインバータ４３を介して入力される。ＡＮＤ回路４６の一方の入力にはＡＮＤ回路４４の出力からの信号が入力され、他方の入力にはＡＮＤ回路４５の出力からの信号が入力される。
【００２０】
フリップフロップＦＦ５の入力Ｄには、ＡＮＤ回路４６の出力からのデコード信号ＤＣが入力され、第２分周クロックＣＬ２に同期して、出力Ｑからデータロード信号ＤＬが出力される。
【００２１】
上記の構成により、フリップフロップＦＦ１の出力Ｑの値が”０”、ＦＦ３の出力Ｑの値が”１”、ＦＦ２の出力Ｑの値が”０”、ＦＦ４の出力Ｑの値が”０”のときにＡＮＤ回路４６が”１”のデコード信号ＤＣを出力する。つまり、ソースクロック２周期分の区間において第１分周クロックＣＬ１の信号レベルが”０”（ローレベル）であり且つ第２分周クロックＣＬ２の信号レベルが”０”（ローレベル）から”１”（ハイレベル）へ変化した場合にＡＮＤ回路４６が”１”（ハイレベル）のデコード信号ＤＣを出力する。
【００２２】
以下、第１分周クロックＣＬ１の立上りエッジと第２分周クロックＣＬ２の立上りエッジとが一致するタイミングをエッジ一致タイミングＴＳと称する。例えば第１分周クロックＣＬ１と第２分周クロックＣＬ２の周波数比が２：３の場合、その最小公倍数は６となるので、６周期分のソースクロック毎に第１分周クロックＣＬ１の立上りエッジと第２分周クロックＣＬ２の立上りエッジとが互いに一致する。すなわち、６周期分のソースクロック毎にエッジ一致タイミングＴＳが到来する。
【００２３】
また、以下、エッジ一致タイミングＴＳの直前の第２分周クロックＣＬ２の立上りエッジのタイミングを直前エッジタイミングＴＣと称する。上記したようにフリップフロップＦＦ１の出力Ｑの値が”０”、ＦＦ３の出力Ｑの値が”１”、ＦＦ２の出力Ｑの値が”０”、ＦＦ４の出力Ｑの値が”０”のときにＡＮＤ回路４６が”１”（ハイレベル）のデコード信号ＤＣを出力することにより、ＡＮＤ回路４６からの（ハイレベル）のデコード信号ＤＣがフリップフロップＦＦ５にて直前エッジタイミングＴＣで捕らえられる。フリップフロップＦＦ５は、第２分周クロックＣＬ２に同期して動作しているので、直前エッジタイミングＴＣからエッジ一致タイミングＴＳまでの期間（以下、エッジ有効期間と称する）内でハイレベルのデータロード信号ＤＬを生成及び出力する。エッジ有効期間は第２分周クロックＣＬ２の１周期分に相当する。
【００２４】
図３はデータロード信号ＤＬなどの信号を表すタイムチャートである。以下、図３を参照しつつ、データ転送システム１の動作について説明する。
【００２５】
ソースクロックＳＣはソースクロック生成部１０により生成され、第１分周クロック生成部２０、第２分周クロック生成部３０、及び、データロード信号生成部４０へそれぞれ供給される。
【００２６】
第１分周クロック生成部２０は、ソースクロックＳＣを２分周して第１分周クロックＣＬ１を生成し、これをデータロード信号生成部４０及び第１機能回路５０へそれぞれ供給する。
【００２７】
第１機能回路５０は、入力データＤｉｎ（図１に図示）を第１分周クロックＣＬ１の立上りエッジで受信し、これに基づいて第１内部データＤＮ１を生成する。第１機能回路５０は、第１内部データＤＮ１に対して必要に応じて適宜、処理を施して得られた情報データＤＴを第１分周クロックＣＬ１に同期して第２機能回路６０へ送信する。図３には第２機能回路６０へ入力される時点の情報データＤＴ（ｔｙｐ及びｍａｘ）が図示されている。この時点の情報データＤＴには、第１機能回路５０における内部遅延及び第１機能回路５０から第２機能回路６０までの配線遅延により転送遅延が生じている。情報データＤＴ（ｔｙｐ）は標準的な転送遅延が生じた場合の情報データであり、情報データＤＴ（ｍａｘ）は、温度、電圧等の環境条件に起因してより大きな遅延が生じた場合の情報データである。情報データＤＴ（ｍａｘ）の第２機能回路６０への到達タイミングＴＸは、電圧等の環境条件に起因する遅延がない場合における情報データＤＴの第２機能回路６０への到達タイミングＴＮから見て、第２分周クロックＣＬ２の１周期分の遅延に相当する。
【００２８】
第２分周クロック生成部３０は、ソースクロックＳＣを３分周して第２分周クロックＣＬ２を生成し、これをデータロード信号生成部４０及び第２機能回路６０へそれぞれ供給する。
【００２９】
第２機能回路６０は、第２分周クロックＣＬ２に同期して、第１機能回路５０からの情報データＤＴを受信するのであるが、データロード信号生成部４０からのデータロード信号ＤＬの区間内に存在する第２分周クロックＣＬ２の立上りエッジで受信した情報データＤＴのみを有効と判定する。データロード信号ＤＬはデータロード信号生成部４０に含まれるフリップフロップＦＦ１〜ＦＦ５に保持される値に基づいて生成される。
【００３０】
データロード信号生成部４０に含まれる前段フリップフロップＦＤ１の状態Ｑが、ソースクロック１周期毎に”０”又は”１”からなる２値で図示されている。当該２値のうちの左の値がフリップフロップＦＦ１の状態Ｑの値であり、右の値がフリップフロップＦＦ３の状態Ｑの値である。例えば、フリップフロップＦＦ１の状態Ｑの値が”０”、フリップフロップＦＦ３の状態Ｑの値が”１”の場合、当該２値は”０１”と表される。
【００３１】
同様にデータロード信号生成部４０に含まれる後段フリップフロップＦＤ２の状態Ｑが、ソースクロック１周期毎に”０”又は”１”からなる２値で図示されている。当該２値のうちの左の値がフリップフロップＦＦ２の状態Ｑの値であり、右の値がフリップフロップＦＦ４の状態Ｑの値である。例えば、フリップフロップＦＦ２の状態Ｑの値が”１”、フリップフロップＦＦ４の状態Ｑの値が”０”の場合、当該２値は”１０”と表される。
【００３２】
データロード信号生成部４０に含まれるＡＮＤ回路４６は、フリップフロップＦＦ１の状態Ｑの値が”０”、ＦＦ３の状態Ｑの値が”１”、ＦＦ２の状態Ｑの値が”０”、ＦＦ４の状態Ｑの値が”０”のときに”１”（ハイレベル）のデコード信号ＤＣを出力する。フリップフロップＦＦ１〜ＦＦ４はソースクロックＳＣに同期して動作しているので、デコード信号ＤＣの信号レベルが”１”（ハイレベル）である期間はソースクロック１周期に相当する期間である。
【００３３】
”１”（ハイレベル）のデコード信号ＤＣは、フリップフロップＦＦ５にて、直前エッジタイミングＴＣにおける第２分周クロックＣＬ２の立上りエッジで捉えられ、データロード信号ＤＬが出力される。フリップフロップＦＦ５は、第２分周クロックＣＬ２に同期して動作しているので、データロード信号ＤＬの存在期間は第２分周クロックＣＬ２の１周期分に相当する期間となる。よって、直前エッジタイミングＴＣからエッジ一致タイミングＴＳの期間において、データロード信号ＤＬが生成及び出力される。
【００３４】
第２機能回路６０は、”１”（ハイレベル）のデータロード信号ＤＬの存在期間内における第２分周クロックＣＬ２の立上りエッジすなわちエッジ一致タイミングＴＳにおける第２分周クロックＣＬ２の立上りエッジで受信した情報データＤＴのみを有効と判定し、第２内部データＤＮ２を生成する。例えば、第２機能回路６０は、第１機能回路５０から転送されたデータＡをエッジ一致タイミングＴＳにおける第２分周クロックＣＬ２の立上りエッジで受信し、当該データＡに対応するデータを第２内部データＤＮ２として生成する。第２機能回路６０は、情報データＤＴに標準的な遅延が生じた場合（情報データＤＴ（ｔｙｐ））であっても、温度、電圧等の環境条件に起因してより大きな遅延が生じた場合（情報データＤＴ（ｍａｘ））であってもデータＡをエッジ一致タイミングＴＳにおける第２分周クロックＣＬ２の立上りエッジで受信できる。
【００３５】
上記したように本実施例によるデータ転送システム１は、第１分周クロックＣＬ１の立上りエッジと第２分周クロックＣＬ２の立上りエッジとが一致するタイミング（エッジ一致タイミングＴＳ）の直前にデータロード信号ＤＬを生成する。詳細には、エッジ一致タイミングＴＳの直前の第２分周クロックＣＬ２の立上りエッジのタイミング（直前エッジタイミングＴＣ）からエッジ一致タイミングＴＳまでの区間でデータロード信号ＤＬを生成する。第２機能回路６０は、データロード信号ＤＬの区間内に存在する第２分周クロックの立上りエッジで受信した情報データＤＴのみを有効と判定する。これにより、第２機能回路６０は、第１分周クロックＣＬ１の立上りエッジと第２分周クロックＣＬ２の立上りエッジとが一致するタイミングで第１機能回路５０からの情報データＤＴを受信する。
【００３６】
互いに周波数の異なるクロックに同期して動作する２つの機能回路間でデータを送受信する際、本実施例と異なり当該クロックのエッジが一致しないタイミングでデータを送受信した場合、データの転送タイミングが厳しくなり、例えば、製造プロセス、温度、電圧などのバラツキによりデータの転送遅延時間が変化すると正しくデータを送受信できなかった。これに対して本実施例によるデータ転送システム１によれば、互いに周波数の異なるクロックのエッジが互いに一致するタイミングで受信側の機能回路が転送データを捕捉できるので、データの転送遅延時間が変化した場合にも、セットアップ時間及びホールド時間を共に充分確保でき、確実にデータを送受信できる。
【００３７】
また、第２機能回路６０は、回路内部遅延及び配線遅延により標準的な遅延が生じた場合における情報データＤＴ（ｔｙｐ）を正常に受信できるのはもちろん、温度、電圧等の環境条件に起因してより大きな遅延が生じた場合における情報データＤＴ（ｍａｘ）も正常に受信できる。つまり、電圧等の環境条件に起因する遅延がない場合における情報データＤＴの第２機能回路６０への到達タイミングＴＮから見て、第２分周クロックＣＬ２の１周期分の遅延が情報データＤＴに生じた場合であっても（つまり、情報データＤＴがタイミングＴＸにおいて第２機能回路６０へ到達した場合であっても）、第２機能回路６０は情報データＤＴを正常に受信できる。
【００３８】
また、データロード信号生成部４０は、ソースクロックＳＣを使用してデータロード信号ＤＬを生成するので、他に信号を生成するための回路等を別途追加する必要がなく、簡単な回路構成で確実にデータを送受信できる。
＜第２の実施例＞
図４は本実施例によるデータ転送システム１を表すブロック図である。本実施例では、データロード信号生成部４０が、第１機能回路５０を介してデータロード信号ＤＬ２を第２機能回路６０へ供給する。このような構成にすることで、第１機能回路５０において必要に応じてデータロード信号ＤＬ２を制御することができる。第１機能回路５０は第１分周クロックＣＬ１に同期して動作しているので、データロード信号生成部４０は第１分周クロックＣＬ１の周期に相当する期間のデータロード信号ＤＬ１を第１機能回路５０へ供給する。
【００３９】
図５は本実施例によるデータロード信号生成部４０を表すブロック図である。本実施例のデータロード信号生成部４０は第１の実施例のそれとほぼ同様の構成であるが以下の点が異なる。
【００４０】
ＡＮＤ回路４６は、フリップフロップＦＦ１の出力Ｑの値が”０”、ＦＦ３の出力Ｑの値が”０”、ＦＦ２の出力Ｑの値が”１”、ＦＦ４の出力Ｑの値が”１”のときに”１”のデコード信号ＤＣを出力する。つまり、ソースクロック２周期分の区間において第１分周クロックＣＬ１及び第２分周クロックＣＬ２の信号レベルが共に”１”（ハイレベル）から”０”（ローレベル）へ変化した場合にＡＮＤ回路４６が”１”（ハイレベル）のデコード信号ＤＣを出力する。
【００４１】
フリップフロップＦＦ５は、第１分周クロックＣＬ１に同期して動作する。これは、データロード信号ＤＬ１を第１機能回路５０へ供給するためである。以下、本実施例では、エッジ一致タイミングＴＳの直前の第１分周クロックＣＬ１の立上りエッジのタイミングを直前エッジタイミングＴＣと称する。ＡＮＤ回路４６からの（ハイレベル）のデコード信号ＤＣはフリップフロップＦＦ５にて直前エッジタイミングＴＣで捕らえられる。フリップフロップＦＦ５は、第１分周クロックＣＬ１に同期して動作しているので、直前エッジタイミングＴＣからエッジ一致タイミングＴＳまでの期間（エッジ有効期間）内でハイレベルのデータロード信号ＤＬ１を生成及び出力する。エッジ有効期間は第１分周クロックＣＬ１の１周期分に相当する。
【００４２】
第１機能回路５０は、データロード信号生成部４０からのデータロード信号ＤＬ１を第２機能回路６０へ中継する際に、データロード信号ＤＬ１の存在期間を第２分周クロックＣＬ２の１周期分に相当する期間に調整してデータロード信号ＤＬ２を生成する。第１機能回路５０に含まれるデータロード信号中継部５１がデータロード信号ＤＬ１の存在期間を調整してデータロード信号ＤＬ２を生成する。
【００４３】
図６は、データロード信号中継部５１を表すブロック図である。データロード信号中継部５１は、フリップフロップＦＦ６〜ＦＦ８と、ＡＮＤ回路５２〜５４と、インバータ５５と、を含む。
【００４４】
ＡＮＤ回路５２の一方の入力にはイネーブル信号ＥＮが入力され、他方の入力にはデータロード信号ＤＬ１が入力される。フリップフロップＦＦ６は第１分周クロックＣＬ１に同期して動作し、その入力ＤにはＡＮＤ回路５２の出力信号が入力され、出力Ｑから信号ＤＬ１２を出力する。
【００４５】
フリップフロップＦＦ７は第１分周クロックＣＬ１に同期して動作し、その入力ＤにはフリップフロップＦＦ６からの信号ＤＬ１２が入力され、出力Ｑから信号Ｄａを出力する。
【００４６】
ＡＮＤ回路５３の一方の入力には第１分周クロックＣＬ１が入力され、他方の入力にはスキャンモード信号ＳＭが入力される。フリップフロップＦＦ８はＡＮＤ回路５３からの出力信号の反転信号に応じて動作し、その入力ＤにはフリップフロップＦＦ６からの信号ＤＬ１２が入力され、出力Ｑから信号Ｄｂを出力する。
【００４７】
このような構成とすることにより、フリップフロップＦＦ７は第１分周クロックＣＬ１の立上がりエッジのタイミングで動作し、フリップフロップＦＦ８は第１分周クロックＣＬ１の立下がりエッジのタイミングで動作する。
【００４８】
ＡＮＤ回路５４の一方の入力には信号Ｄａが入力され、他方の入力には信号Ｄｃが入力される。信号Ｄｃは信号Ｄｂをインバータ５５によってレベル反転して得られた信号である。ＡＮＤ回路５４はデータロード信号ＤＬ２を出力し、これを第２機能回路６０へ供給する。
【００４９】
図７は、データロード信号中継部５１によるデータロード信号の存在期間調整時におけるデータロード信号ＤＬ２などの信号を表すタイムチャートである。データロード信号中継部５１から出力される”１”（ハイレベル）のデータロード信号ＤＬ２の存在期間は、第１分周クロックＣＬ１がローレベルである期間に相当する。言い換えれば、”１”（ハイレベル）のデータロード信号ＤＬ２の存在期間は、第１分周クロックＣＬ１の周期の２／３周期に相当する。つまり、第１分周クロックＣＬ１と第２分周クロックＣＬ２の周波数比が２：３の場合、データロード信号ＤＬ２の存在期間は、第２分周クロックＣＬ２の１周期に相当する。
【００５０】
図８は、本実施例によるデータロード信号ＤＬ１及びＤＬ２などの信号を表すタイムチャートである。以下、図８を参照しつつ、データ転送システム１の動作について説明する。
【００５１】
ソースクロックＳＣ、第１分周クロックＣＬ１、第１内部データＤＮ１、情報データＤＴ、第２分周クロックＣＬ２の生成及び動作については第１の実施例と同様である。
【００５２】
データロード信号生成部４０に含まれるＡＮＤ回路４６は、フリップフロップＦＦ１の状態Ｑの値が”０”、ＦＦ３の状態Ｑの値が”０”、ＦＦ２の状態Ｑの値が”１”、ＦＦ４の状態Ｑの値が”１”のときに”１”（ハイレベル）のデコード信号ＤＣを出力する。フリップフロップＦＦ１〜ＦＦ４はソースクロックＳＣに同期して動作しているので、デコード信号ＤＣの信号レベルが”１”（ハイレベル）である期間はソースクロック１周期に相当する期間である。
【００５３】
”１”（ハイレベル）のデコード信号ＤＣは、フリップフロップＦＦ５にて、直前エッジタイミングＴＣにおける第１分周クロックＣＬ１の立上りエッジで捉えられ、データロード信号ＤＬ１が出力される。フリップフロップＦＦ５は、第１分周クロックＣＬ１に同期して動作しているので、データロード信号ＤＬ１の存在期間は第１分周クロックＣＬ１の１周期分に相当する存在期間となる。よって、直前エッジタイミングＴＣからエッジ一致タイミングＴＳの期間において、データロード信号ＤＬ１が生成及び出力される。
【００５４】
第１機能回路５０に含まれるデータロード信号中継部５１は、データロード信号ＤＬ１の存在期間を調整して第２分周クロックＣＬ２の１周期分に相当する期間のデータロード信号ＤＬ２を生成する。”１”（ハイレベル）のデータロード信号ＤＬ２は、第１分周クロックＣＬ１におけるエッジ一致タイミングＴＳの直前の”０”（ローレベル）の期間内に生成及び出力される。
【００５５】
第２機能回路６０は、”１”（ハイレベル）のデータロード信号ＤＬ２の存在期間内における第２分周クロックＣＬ２の立上りエッジすなわちエッジ一致タイミングＴＳにおける第２分周クロックＣＬ２の立上りエッジで受信した情報データＤＴのみを有効と判定し、第２内部データＤＮ２を生成する。例えば、第２機能回路６０は、第１機能回路５０から転送されたデータＡをエッジ一致タイミングＴＳにおける第２分周クロックＣＬ２の立上りエッジで受信し、当該データＡに対応するデータを第２内部データＤＮ２として生成する。
【００５６】
第２機能回路６０は、情報データＤＴに標準的な遅延が生じた場合（情報データＤＴ（ｔｙｐ））であっても、温度、電圧等の環境条件に起因してより大きな遅延が生じた場合（情報データＤＴ（ｍａｘ））であってもデータＡをエッジ一致タイミングＴＳにおける第２分周クロックＣＬ２の立上りエッジで受信できる。
【００５７】
上記したように本実施例によるデータ転送システム１では、データロード信号生成部４０が、第１機能回路５０を介してデータロード信号ＤＬ２を第２機能回路６０へ供給する。このような構成にすることで、第１機能回路５０において必要に応じてデータロード信号ＤＬ２を制御することができる。第１機能回路５０は第１分周クロックＣＬ１に同期して動作しているので、データロード信号生成部４０は第１分周クロックＣＬ１の周期に相当する存在期間のデータロード信号ＤＬ１を第１機能回路５０へ供給する。第１機能回路５０はデータロード信号ＤＬ１の存在期間を第２分周クロックＣＬ２の１周期分に相当する期間に調整して得られたデータロード信号ＤＬ２を第２機能回路６０へ供給する。
【００５８】
このようにすることで、情報データＤＴを受けるための第２分周クロックＣＬ２の周波数が、情報データＤＴを送るための第１分周クロックＣＬ１の周波数よりも大きい場合（例えば周波数比３：２などの場合）においても、”１”（ハイレベル）のデータロード信号ＤＬ２の期間内に第２分周クロックＣＬ２の立上がりエッジが２度立ち上がることを防ぐことができる。すなわち、第２分周クロックＣＬ２の立上がりエッジで同一の情報データＤＴを２度補足しないようにすることができる。
【００５９】
また、第２機能回路６０は、回路内部遅延及び配線遅延により標準的な遅延が生じた場合における情報データＤＴ（ｔｙｐ）を正常に受信できるのはもちろん、温度、電圧等の環境条件に起因してより大きな遅延が生じた場合における情報データＤＴ（ｍａｘ）も正常に受信できる。つまり、電圧等の環境条件に起因する遅延がない場合における情報データＤＴの第２機能回路６０への到達タイミングＴＣから見て、第２分周クロックＣＬ２の１周期分の遅延が情報データＤＴに生じた場合であっても（つまり、情報データＤＴがタイミングＴＸにおいて第２機能回路６０へ到達した場合であっても）、第２機能回路６０は情報データＤＴを正常に受信できる。
【００６０】
上記したように本実施例によるデータ転送システム１によれば、互いに周波数の異なるクロックに同期して動作する２つの機能回路間でデータを確実に送受信できるのに加えて、データ送信側の機能回路において必要に応じてデータロード信号ＤＬを調整できる。
【００６１】
第１及び第２の実施例は、第１分周クロック生成部２０がソースクロックを３分周し、第２分周クロック生成部３０がソースクロックを２分周した場合の例であるが、クロック分周の組み合わせはこれに限られず、分周比が整数倍となる2以上の分周クロックに対応できる。例えば４分周クロックと６分周クロックなどの組み合わせでも良く、この場合、ソースクロック１２周期毎に第１分周クロックと第２分周クロックの立上がり又は立下りが一致するので、その一致タイミングで転送データを補足できるようにデータロード信号を生成すれば良い。また、第１及び第２の実施例は、立上がりエッジに同期して動作するようにした場合の例であるが立下りエッジ同期して動作するようにしても良い。
【００６２】
第１及び第２の実施例は、第１機能回路５０から第２機能回路６０へ情報データＤＴを転送する場合の例であるが、反対に第２機能回路６０から第１機能回路５０へ情報データＤＴを転送する場合、また、第１機能回路５０と第２機能回路６０との間で双方向に情報データＤＴを転送する場合にも同様の構成で確実に転送データを送受信できる。
【図面の簡単な説明】
【００６３】
【図１】第１の実施例によるデータ転送システムを表すブロック図である。
【図２】第１の実施例によるデータロード信号生成部を表すブロック図である。
【図３】第１の実施例によるデータロード信号などの信号を表すタイムチャートである。
【図４】第２の実施例によるデータ転送システムを表すブロック図である。
【図５】第２の実施例によるデータロード信号生成部を表すブロック図である。
【図６】データロード信号中継部を表すブロック図である。
【図７】データロード信号中継部によるデータロード信号の存在期間調整時の信号を表すタイムチャートである。
【図８】第２の実施例によるデータロード信号などの信号を表すタイムチャートである。
【符号の説明】
【００６４】
１  データ転送システム
１０  ソースクロック生成部
２０  第１分周クロック生成部
３０  第２分周クロック生成部
４０  データロード信号生成部
５０  第１機能回路
６０  第２機能回路
５１  データロード信号中継部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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