(57)【要約】【課題】  構成を簡易にし、同期クロックのずれを小さくしたタイミングリカバリー回路を提供する。【解決手段】  クロック入力信号に対するデータ入力信号の位相差を検出して位相差信号を出力すると共に異常時に異常信号を出力し、データ入力信号に特定期間変化がない場合に擬似信号を供給する位相比較器１００と、ＶＣＸＯ１０９の制御電圧の中間値若しくはその付近の値の電圧が定電圧として供給され、平滑化された位相差信号と定電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は位相を遅らせる制御電圧を、位相が遅れている場合は位相を進める制御電圧をＶＣＸＯ１０９に出力するオペアンプ１０５と、オペアンプ１０５の位相差信号の入力端子とＶＣＸＯ１０９の入力端子との接続を、異常信号によりオンにするスイッチ１０４とを有するタイミングリカバリー回路である。【選択図】        図２
2010130057.tif 000002
【特許請求の範囲】
【請求項１】
クロック入力信号に対してデータ入力信号のタイミングを調整するタイミングリカバリー回路であって、
クロック入力信号に対するデータ入力信号の位相差を検出し、位相差信号を出力すると共に、ホールドオーバー又はアラーム時の異常時に異常信号を出力する位相比較器と、
制御電圧によって発振する信号の位相を調整し、前記位相比較器のクロック入力信号として出力する電圧制御発振器と、
前記位相比較器から出力される位相差信号を平滑化するフィルタ回路と、
前記電圧制御発振器の制御電圧の中間値若しくはその付近の値の電圧を供給する定電圧回路と、
前記フィルタ回路から出力される位相差信号と前記定電圧回路から供給される電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は、位相を遅らせる制御電圧を前記電圧制御発振器に出力し、クロック入力信号に対するデータ入力信号の位相が遅れている場合は、位相を進める制御電圧を前記電圧制御発振器に出力する増幅器と、
前記増幅器の位相差信号が入力される端子と前記電圧制御発振器の入力端子との接続を制御し、前記異常信号によって接続をオンにするスイッチとを有し、
前記位相比較器が、データ入力信号に特定期間変化がない場合にデータ変化の擬似信号を前記フィルタ回路に供給することを特徴とするタイミングリカバリー回路。
【請求項２】
定電圧回路から供給される定電圧は中間レベルの信号であり、
位相比較器から出力され、増幅器に入力される位相差信号が、クロック入力信号に対するデータ入力信号の位相が進んでいる場合は前記中間レベルより高いレベルの信号であり、クロック入力信号に対するデータ入力信号の位相が遅れている場合は前記中間レベルより低いレベルの信号であることを特徴とする請求項１記載のタイミングリカバリー回路。
【請求項３】
位相比較器から擬似信号を出力する特定期間は、アラーム時と認定される期間より短いことを特徴とする請求項１又は２記載のタイミングリカバリー回路。
【請求項４】
位相比較回路は、
クロック信号の立ち上がりで入力データをシフトする第１のシフト手段と、
クロックの立ち下がりで前記第１のシフト手段からの出力をシフトする第２のシフト手段と、
クロックの立ち上がりで前記第２のシフト手段からの出力をシフトする第３のシフト手段と、
入力データを遅延させる第１の遅延手段と、
前記第３のシフト手段からの出力を遅延させる第２の遅延手段と、
クロック信号の出力を遅延させる第３の遅延手段と、
前記第１の遅延手段からの出力と前記第１のシフト手段からの出力との否定排他的論理和を出力する否定排他的論理和出力手段と、
前記第１のシフト手段からの出力と前記第２のシフト手段からの出力との排他的論理和を出力する排他的論理和出力手段と、
前記否定排他的論理和出力手段の出力と前記排他的論理和出力手段の出力とを抵抗加算し、位相差信号として出力する抵抗加算手段と、
前記抵抗加算手段の後段に、前記抵抗加算手段からの出力の利得調整を行う増幅器と、
前記クロック入力信号のクロックを特定数カウントし、特定数になるとアラーム信号を出力すると共に、前記排他的論理和出力手段からの出力によってカウント値をクリアし、前記特定数をカウントする期間より短い、前記排他的論理和出力手段からの出力が入力されない特定期間を経過すると、擬似的にデータ変化の信号を出力するアラーム計数手段と、
ホールドオーバー要求信号と前記アラーム信号を入力し、いずれかの信号が入力されている場合にスイッチをオンする異常信号を出力する論理和出力手段と、
前記アラーム計数手段から出力されたデータ変化の信号に基づいて１又は数クロック分の擬似信号を出力する擬似信号発生手段と、
前記論理和出力手段からの異常信号が出力された場合及び前記擬似信号発生手段からの擬似信号が出力された場合に、前記排他的論理和出力手段からの出力と否定排他的論理和出力手段からの出力とを無効化する無効化手段とを有することを特徴とする請求項１乃至３のいずれか記載のタイミングリカバリー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相比較器を用いてクロック入力信号に対してデータ入力信号のタイミングを調整するタイミングリカバリー回路に係り、特に、回路構成を簡易にし、同期クロックのずれを小さくするタイミングリカバリー回路に関する。
【背景技術】
【０００２】
［従来のタイミングリカバリー回路の構成：図７］
従来のタイミングリカバリー回路について図７を参照しながら説明する。図７は、従来のタイミングリカバリー回路の構成図である。
従来のタイミングリカバリー回路は、図７に示すように、位相比較器１００′と、第１の抵抗器１０１と、第１のコンデンサ１０２と、第２の抵抗器１０３と、第１のスイッチ１０４ａと、第２のスイッチ１０４ｂと、オペアンプ１０５と、第３の抵抗器１０６と、第４の抵抗器１０７と、第２のコンデンサ１０８と、電圧制御型水晶発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator）１０９と、反転回路１１０とを備えている。
【０００３】
尚、第３の抵抗器１０６、第４の抵抗器１０７、第２のコンデンサ１０８によって定電圧供給回路を構成し、オペアンプ１０５のプラス（＋）端子と第２のスイッチ１０４ｂの入力端子に定電圧を供給している。
【０００４】
位相比較器１００′には、ホールド要求信号（HOLDIN）と、データ入力信号（DATAIN）と、クロック入力信号（CLKIN）が入力され、アラーム出力信号（ALMOUT）と、データ出力信号（DATAOUT）と、クロック出力信号（CLKOUT）が出力され、更に、位相差出力信号（PDOUT）と、スイッチ制御信号（SWON）が出力される。
【０００５】
位相比較器１００′は、CLKINとDATAINの位相を比較し、位相のずれに応じた信号レベル（電圧）を出力する。例えば、位相が進んでいる場合には、高めのレベルのPDOUTを出力し、位相が正常な場合には、中間レベルのPDOUTを出力し、位相が遅れている場合には、低めのレベルのPDOUTを出力する。
【０００６】
そして、位相比較器１００′は、正常な場合はLowレベルの信号をSWONとして出力し、ホールドオーバー又はアラームの場合はHighレベルの信号をSWONとして出力する。
【０００７】
ここで、アラーム時とは、位相比較器において、データの変化が特定時間ない場合に発生される信号のことである。また、ホールドオーバーとは、位相比較器のHOLDINの入力端子にHOLDINが入力されていない場合に発生される信号である。
また、位相比較器１００′は、アラーム時にはALMOUTを出力し、更に、DATAOUTとCLKOUTを出力する。
【０００８】
［従来のタイミングリカバリー回路の動作］
従来のタイミングリカバリー回路において、正常時は、位相比較器１００′のSWONの出力端子からはLowレベル信号が出力され、第１のスイッチ１０４ａには反転回路１１０を介してHighレベルの信号が入力され、第２のスイッチ１０４ｂにはLowレベルの信号が入力される。すると、第１のスイッチ１０４ａはオンとなり、第２のスイッチ１０４ｂはオフになる。
【０００９】
また、ホールドオーバー又はアラーム時の異常時は、第１のスイッチ１０４ａが反転回路１１０を介してオフとなり、第２のスイッチ１０４ｂがオンになる。
オペアンプ１０５は、そのプラス端子に定電圧回路から定電圧が印加され、マイナス端子には位相比較器１００′のPDOUTの出力端子からの出力が第１の抵抗器１０１を介して印加される。ここで、プラス端子に印加される定電圧回路からの定電圧は、ＶＣＸＯ１０９の制御電圧の中間付近の値の電圧（中間レベルの信号）に設定されている。
【００１０】
正常時には、第１のスイッチ１０４ａがオンで、第２のスイッチ１０４ｂがオフとなるので、オペアンプ１０５は、入力信号（PDOUT）の差分に応じた増幅信号をＶＣＸＯ１０９に出力する。
つまり、位相比較器１００′で位相が進んでいる場合には、Highレベルの信号がオペアンプ１０５のマイナス端子に入力されるため、プラス端子の中間レベルの信号との差分として位相を遅らせる信号が第１のスイッチ１０４ａを介してＶＣＸＯ１０９に出力される。
【００１１】
また、位相比較器１００′で位相が遅れている場合には、Lowレベルの信号がオペアンプ１０５のマイナス端子に入力されるため、プラス端子の中間レベルの信号との差分として位相を進める信号が第１のスイッチ１０４ａを介してＶＣＸＯ１０９に出力される。
【００１２】
そして、位相比較器１００′で位相が適正である（進んでもおらず、遅れてもいない）場合には、中間レベルの信号がオペアンプ１０５のマイナス端子に入力され、プラス端子に入力される中間レベルの信号との差分がないため、位相を調整する信号は出力されない。
【００１３】
また、ホールドオーバー又はアラーム時の異常時は、第１のスイッチ１０４ａがオフになり、第２のスイッチ１０４ｂがオンとなって、定電圧回路からの定電圧が第２のスイッチ１０４ｂを介してＶＣＸＯ１０９に出力され、異常時でもＶＣＸＯ１０９には正常な制御電圧が印加される。
【００１４】
尚、関連する先行技術として、特開２００６−２８７４８４号公報「クロック・データリカバリ回路」（出願人：川崎マイクロエレクトロニクス株式会社）がある（特許文献１）。
特許文献１には、入力データに同期したクロックを生成し、そのクロックを用いて入力データを取り込むクロック・データリカバリ回路が示されている。
【００１５】
また、特開平０９−１３０２４０号公報「ＰＬＬ回路」（出願人：日本電気株式会社）には、入力断検出回路が、入力信号が途絶えた場合に、入力信号の位相比較回路への入力を止め、電圧制御発振回路の出力信号同士を比較することで発振出力を保持し、零連続符号耐力の大きいリカバリ回路となるＰＬＬ回路が記載されている（特許文献２）。
【００１６】
また、特開平１１−３１３１２７号公報「回線接続装置」（出願人：安藤電気株式会社）には、クロック断検出回路が低速側線路から入力されるクロックについて断を検出すると、ＰＬＬ回路から発生するクロックを網側及び端末側へ同期信号として出力する回線接続装置が記載されている（特許文献３）。
【００１７】
また、特開２０００−１０００８２号公報「信号処理回路及び信号処理回路の制御方法」（出願人：富士通株式会社他）には、判定帰還型等化器のＦＷフィルタから出力される出力信号とＦＢフィルタから出力される帰還信号をループ制御回路で監視して帰還ループをオンオフ制御し、出力信号と帰還信号に基づいて加算器から出力される判定信号にクロック信号の位相引き込みを行うタイミングリカバリＰＬＬにおける擬似ロックを防ぐ信号処理回路が記載されている（特許文献４）。
【００１８】
【特許文献１】特開２００６−２８７４８４号公報
【特許文献２】特開平０９−１３０２４０号公報
【特許文献３】特開平１１−３１３１２７号公報
【特許文献４】特開２０００−１０００８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上記従来のタイミングリカバリー回路では、通常動作時とアラーム及びホールドオーバー要求時に、ＶＣＸＯの制御電圧の設定を切り替えるために、切替スイッチが２個必要となって、簡易な構成とすることができないという問題点があった。
【００２０】
また、上記従来のタイミングリカバリー回路では、入力デジタルデータ列で論理固定値が長く継続し、論理変化が少ない場合に、最初の変化データでの生成同期クロックが遅れてしまうという問題点があり、もし、変化データが同期クロックの１クロック分の場合には、同期クロックが生成されないおそれがあった。
【００２１】
本発明は上記実情に鑑みて為されたもので、ＶＣＸＯの制御電圧の設定を切り替えるための切替スイッチを１個にして構成を簡易にし、更に同期クロックのずれを小さくできるタイミングリカバリー回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記従来例の問題点を解決するための本発明は、クロック入力信号に対してデータ入力信号のタイミングを調整するタイミングリカバリー回路であって、クロック入力信号に対するデータ入力信号の位相差を検出し、位相差信号を出力すると共に、ホールドオーバー又はアラーム時の異常時に異常信号を出力する位相比較器と、制御電圧によって発振する信号の位相を調整し、位相比較器のクロック入力信号として出力する電圧制御発振器と、位相比較器から出力される位相差信号を平滑化するフィルタ回路と、電圧制御発振器の制御電圧の中間値若しくはその付近の値の電圧を供給する定電圧回路と、フィルタ回路から出力される位相差信号と定電圧回路から供給される電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は、位相を遅らせる制御電圧を電圧制御発振器に出力し、クロック入力信号に対するデータ入力信号の位相が遅れている場合は、位相を進める制御電圧を電圧制御発振器に出力する増幅器と、増幅器の位相差信号が入力される端子と電圧制御発振器の入力端子との接続を制御し、異常信号によって接続をオンにするスイッチとを有し、位相比較器が、データ入力信号に特定期間変化がない場合にデータ変化の擬似信号をフィルタ回路に供給することを特徴とする。
【００２３】
本発明は、上記タイミングリカバリー回路において、定電圧回路から供給される電圧は中間レベルの信号であり、位相比較器から出力され、増幅器に入力される位相差信号が、クロック入力信号に対するデータ入力信号の位相が進んでいる場合は中間レベルより高いレベルの信号であり、クロック入力信号に対するデータ入力信号の位相が遅れている場合は中間レベルより低いレベルの信号であることを特徴とする。
【００２４】
本発明は、上記タイミングリカバリー回路において、位相比較器から擬似信号を出力する特定期間は、アラーム時と認定される期間より短いことを特徴とする。
【００２５】
本発明は、上記タイミングリカバリー回路において、位相比較回路が、クロック信号の立ち上がりで入力データをシフトする第１のシフト手段と、クロックの立ち下がりで第１のシフト手段からの出力をシフトする第２のシフト手段と、クロックの立ち上がりで第２のシフト手段からの出力をシフトする第３のシフト手段と、入力データを遅延させる第１の遅延手段と、第３のシフト手段からの出力を遅延させる第２の遅延手段と、クロック信号の出力を遅延させる第３の遅延手段と、第１の遅延手段からの出力と第１のシフト手段からの出力との否定排他的論理和を出力する否定排他的論理和出力手段と、第１のシフト手段からの出力と第２のシフト手段からの出力との排他的論理和を出力する排他的論理和出力手段と、否定排他的論理和出力手段の出力と排他的論理和出力手段の出力とを抵抗加算し、位相差信号として出力する抵抗加算手段と、抵抗加算手段の後段に、抵抗加算手段からの出力の利得調整を行う増幅器と、クロック入力信号のクロックを特定数カウントし、特定数になるとアラーム信号を出力すると共に、排他的論理和出力手段からの出力によってカウント値をクリアし、特定数をカウントする期間より短い、排他的論理和出力手段からの出力が入力されない特定期間を経過すると、擬似的にデータ変化の信号を出力するアラーム計数手段と、ホールドオーバー要求信号とアラーム信号を入力し、いずれかの信号が入力されている場合にスイッチをオンする異常信号を出力する論理和出力手段と、アラーム計数手段から出力されたデータ変化の信号に基づいて１又は数クロック分の擬似信号を出力する擬似信号発生手段と、論理和出力手段からの異常信号が出力された場合及び擬似信号発生手段からの擬似信号が出力された場合に、排他的論理和出力手段からの出力と否定排他的論理和出力手段からの出力とを無効化する無効化手段とを有することを特徴とする。
【発明の効果】
【００２６】
本発明によれば、クロック入力信号に対してデータ入力信号のタイミングを調整するタイミングリカバリー回路であって、位相比較器がクロック入力信号に対するデータ入力信号の位相差を検出し、位相差信号を出力すると共に、ホールドオーバー又はアラーム時の異常時に異常信号を出力し、電圧制御発振器が制御電圧によって発振する信号の位相を調整し、位相比較器のクロック入力信号として出力し、フィルタ回路が位相比較器から出力される位相差信号を平滑化し、定電圧回路が電圧制御発振器の制御電圧の中間値若しくはその付近の値の電圧を供給し、増幅器がフィルタ回路から出力される位相差信号と定電圧回路から供給される電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は、位相を遅らせる制御電圧を電圧制御発振器に出力し、クロック入力信号に対するデータ入力信号の位相が遅れている場合は、位相を進める制御電圧を電圧制御発振器に出力し、スイッチが増幅器の位相差信号が入力される端子と電圧制御発振器の入力端子との接続を制御し、異常信号によって接続をオンにするものであり、位相比較器が、データ入力信号に特定期間変化がない場合にデータ変化の擬似信号をフィルタ回路に供給するものとしているので、回路構成を簡易にでき、データ入力信号の変化がない状態が継続した場合でも同期クロックのずれを小さくできる効果がある。
【発明を実施するための最良の形態】
【００２７】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るタイミングリカバリー回路は、クロック入力信号に対するデータ入力信号の位相差を検出し、位相差信号を出力すると共に、ホールドオーバー又はアラーム時の異常時に異常信号を出力する位相比較器と、制御電圧によって発振する信号の位相を調整し、位相比較器のクロック入力信号として出力する電圧制御発振器と、位相比較器から出力される位相差信号を平滑化するフィルタ回路と、電圧制御発振器の制御電圧の中間値若しくはその付近の値の電圧を供給する定電圧回路と、フィルタ回路から出力される位相差信号と定電圧回路から供給される電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は、位相を遅らせる制御電圧を電圧制御発振器に出力し、クロック入力信号に対するデータ入力信号の位相が遅れている場合は、位相を進める制御電圧を電圧制御発振器に出力する増幅器と、増幅器の位相差信号が入力される端子と電圧制御発振器の入力端子との接続を制御し、異常信号によって接続をオンにするスイッチとを有し、更に、位相比較器が、データ入力信号に特定期間変化がない場合に擬似的にデータ変化の信号をフィルタ回路に供給するものであり、正常時と異常時における制御を１つのスイッチで実現でき、回路構成を簡易にできるものであり、更に、データ入力信号の変化がない状態が継続した場合でも同期クロックのずれを小さくできるものである。
【００２８】
ここで、請求項のタイミングリカバリー回路における「フィルタ回路」は直列に接続された第１の抵抗器１０１、第１のコンデンサ１０２、第２の抵抗器１０３に相当し、「増幅器」はオペアンプ１０４に相当し、位相比較器における「第１のシフト手段」は第１のフリップフロップ１４に相当し、「第２のシフト手段」は第２のフリップフロップ１５に相当し、「第３のシフト手段」は第３のフリップフロップ１６に相当し、「第１の遅延手段」は第１の遅延回路７に相当し、「第２の遅延手段」は第２の遅延回路１７に相当し、「第３の遅延手段」は第３の遅延回路２４に相当し、「否定排他的論理和出力手段」はエクスクルーシブノアゲート８に相当し、「排他的論理和出力手段」はエクスクルーシブオアゲート９に相当し、「抵抗加算手段」は並列接続の第１の抵抗器１２と第２の抵抗器１３に相当し、「増幅器」はオペアンプ２６に相当し、「アラーム計数手段」はアラームカウンタ４に相当し、「論理和出力手段」はオアゲート５が相当し、「無効化手段」はノアゲート６、第１のナンドゲート１０及び第２のナンドゲート１１に相当し、「擬似信号発生手段」は第４のフリップフロップ２７、第５のフリップフロップ２８及びアンドゲート２９に相当している。
【００２９】
［実施の形態に係るタイミングリカバリー回路：図１］
本発明の実施の形態に係るタイミングリカバリー回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係るタイミングリカバリー回路の構成図である。
本発明の実施の形態に係るタイミングリカバリー回路（本回路）は、図１に示すように、位相比較器（ALMDET）１００と、第１の抵抗器１０１と、第１のコンデンサ１０２と、第２の抵抗器１０３と、スイッチ１０４と、オペアンプ１０５と、第３の抵抗器１０６と、第４の抵抗器１０７と、第２のコンデンサ１０８と、電圧制御型水晶発振器（ＶＣＸＯ）１０９とを基本的に有している。
【００３０】
第１の抵抗器１０１、第１のコンデンサ１０２、第２の抵抗器１０３、オペアンプ１０５でループフィルタを構成している。
また、第１の抵抗器１０１、第１のコンデンサ１０２、第２の抵抗器１０３によりフィルタ回路を構成しており、位相出力信号（PDOUT）の電圧を平滑化してオペアンプ１０５に出力する。
図１におけるループフィルタのオペアンプ特性は反転であり、ＶＣＸＯ１０９の制御電圧が正極性であることが前提となっている。
【００３１】
尚、第３の抵抗器１０６、第４の抵抗器１０７、第２のコンデンサ１０８によって定電圧供給回路を構成し、オペアンプ１０５のプラス（＋）端子に定電圧を供給している。
この定電圧は、ＶＣＸＯ１０９の制御電圧の中間値の電圧若しくはその付近の値の電圧となるよう設定されるものである。
【００３２】
［各部］
本回路の各部について具体的に説明する。
位相比較器１００には、ホールド要求信号（HOLDIN）と、データ入力信号（DATAIN）と、クロック入力信号（CLKIN）が入力され、アラーム出力信号（ALMOUT）と、データ出力信号（DATAOUT）と、クロック出力信号（CLKOUT）が出力され、更に、位相出力信号（PDOUT）と、スイッチ制御信号（SWON）が出力される。
【００３３】
位相比較器１００は、CLKINとDATAINの位相を比較し、位相が進んでいる場合には、HighレベルのPDOUTを出力し、位相が正常な場合には、中間レベルのPDOUT（HighとLowの中間レベルの信号）を出力し、位相が遅れている場合には、LowレベルのPDOUTを出力する。
【００３４】
そして、位相比較器１００は、正常な場合はLowレベルの信号をSWONとして出力し、ホールドオーバー又はアラームの場合はHighレベルの信号をSWONとして出力する。
【００３５】
また、位相比較器１００は、アラーム時にはアラーム出力信号をALMOUTとして出力し、更に、入力されたデータ信号及びクロック信号をDATAOUTとCLKOUTとして出力する。
【００３６】
定電圧供給回路は、第３の抵抗器１０６と第４の抵抗器１０７が直列に接続され、第４の抵抗器１０７と第２のコンデンサ１０８が並列に接続され、第３の抵抗器１０６の一端に電圧ＶDDが印加され、第４の抵抗器１０７の他端が接地（GND）されている。
ここで、コンデンサ１０８は、電源ノイズ除去用で設けられている。
そして、第３の抵抗器１０６と第４の抵抗器１０７で分圧された電圧が定電圧としてオペアンプ１０５のプラス（＋）端子に供給されている。
【００３７】
また、位相比較器出力端子からの位相出力信号（PDOUT）は、直列に接続された第１の抵抗器１０１と、第１のコンデンサ１０２と、第２の抵抗器１０３を介してＶＣＸＯ１０９に入力されるとともに、オペアンプ１０５のマイナス（−）端子には、第１の抵抗器１０１と第１のコンデンサ１０２との間の電圧が印加され、オペアンプ１０５の出力もＶＣＸＯ１０９に入力される。
【００３８】
また、スイッチ１０４の入力端子側は、第１の抵抗器１０１と第１のコンデンサ１０２との間からオペアンプ１０５のマイナス端子に接続するラインに接続し、スイッチ１０４の出力端子側は、ＶＣＸＯ１０９の入力側に接続している。
【００３９】
［本回路の動作］
本回路において、正常時は、位相比較器１００のスイッチ制御出力端子からはSWONの信号としてLowレベル信号が出力され、スイッチ１０４にはLowレベルの信号が入力される。すると、スイッチ１０４はオフになる。
また、ホールドオーバー又はアラーム時の異常時は、位相比較器１００のスイッチ制御出力端子からはSWONの信号としてHighレベル信号が出力され、スイッチ１０４はオンになる。
【００４０】
そして、オペアンプ１０５は、そのプラス端子に定電圧回路から定電圧が印加され、マイナス端子には位相比較器１００の位相比較器出力端子からの位相出力信号（PDOUT）が第１の抵抗器１０１を介して印加されている状態である。
ここで、プラス端子に印加される定電圧回路からの定電圧は、ＶＣＸＯ１０９の制御電圧の中間付近の値の電圧（中間レベルの信号）に設定されている。
【００４１】
正常時には、スイッチ１０４がオフとなるので、オペアンプ１０５は、入力信号の差分に応じた増幅信号をＶＣＸＯ１０９に出力する。
つまり、位相比較器１００で位相が進んでいる場合には、Highレベルの信号がオペアンプ１０５のマイナス端子に入力されるため、プラス端子の中間レベルの信号との差分として位相を遅らせる信号がＶＣＸＯ１０９に出力される。
【００４２】
また、位相比較器１００で位相が遅れている場合には、Lowレベルの信号がオペアンプ１０５のマイナス端子に入力されるため、プラス端子の中間レベルの信号との差分として位相を進める信号がＶＣＸＯ１０９に出力される。
【００４３】
そして、位相比較器１００で位相が適正である（進んでもおらず、遅れてもいない）場合には、中間レベルの信号がオペアンプ１０５のマイナス端子に入力され、プラス端子に入力される中間レベルの信号との差分がないため、ＶＣＸＯ１０９には位相を調整する信号は出力されない。
【００４４】
また、ホールドオーバー又はアラーム時の異常時は、スイッチ１０４がオンとなって、オペアンプ１０５の出力端子とマイナスの入力端子が短絡することになるため、オペアンプ１０５のプラス端子に入力される定電圧回路からの定電圧がオペアンプ１０５の出力端からそのままＶＣＸＯ１０９に出力され、異常時でもＶＣＸＯ１０９には正常な制御電圧が印加される。
つまり、異常時は、ＶＣＸＯ１０９の制御電圧を一定値にすることができる。
【００４５】
［位相比較器：図２］
次ぎに、本発明の実施の形態に係るタイミングリカバリー回路における位相比較器１００について図２を参照しながら説明する。図２は、本発明の実施の形態に係る位相比較器の回路図である。
本発明の実施の形態に係る位相比較器は、図２に示すように、ホールドオーバー要求端子１と、データ入力端子２と、クロック入力端子３と、アラームカウンタ４と、オアゲート５と、ノアゲート６と、第１の遅延回路７と、イクスクルーシブノアゲート８と、イクスクルーシブオアゲート９と、第１のナンドゲート１０と、第２のナンドゲート１１と、第１の抵抗器１２と、第２の抵抗器１３と、第１のフリップフロップ１４と、第２のフリップフロップ１５と、第３のフリップフロップ１６と、第２の遅延回路１７と、インバータ１８と、スイッチ制御出力端子１９と、アラーム出力端子２０と、位相比較器出力端子２１と、リカバリーデータ出力端子２２と、リカバリークロック出力端子２３と、第３の遅延回路２４と、第３の抵抗器２５と、オペアンプ２６と、第４のフリップフロップ２７と、第５のフリップフロップ２８と、アンドゲート２９とを有している。
【００４６】
［各部］
ホールドオーバー要求端子１は、ホールドオーバー要求信号（HOLDIN）を入力し、オアゲート５の一方の入力端子に出力する。
データ入力端子２は、入力データ（DATAIN）を入力し、分岐して第１の遅延回路７の入力端子と第１のフリップフロップ１４のデータ端子（D端子）に出力する。
【００４７】
クロック入力端子３は、クロック入力信号（CLKIN）を入力し、分岐してアラームカウンタ４のクロック端子（CK端子）、第１のフリップフロップ１４のクロック端子（CK端子）、第３のフリップフロップ１６のクロック端子（CK端子）、インバータ１８の入力端子、第３の遅延回路２４の入力端子に出力する。
【００４８】
アラームカウンタ（ALMCNT）４は、クロック入力信号がCK端子に入力され、クリア端子（CLR端子）にはイクスクルーシブオアゲート９の出力が入力される。
アラームカウンタ４は、クロック信号をカウントして特定のカウント値（例えば２５６カウント）になった場合（カウントアップの場合）に、Lowレベルの信号からHighレベルの信号に切り替えてY2出力端子から出力する。このHighレベルの信号が、アラーム信号である。
【００４９】
また、アラームカウンタ４は、上記カウントアップとなる前の適宜なカウント（例えば２５６カウントより少ないカウント）の値でHighレベル信号をY1出力端子から第４のフリップフロップ２７に出力する。この適宜なカウントの値が、アラーム時と判定される期間より短い特定期間を形成するものである。
更に、アラームカウンタ４は、イクスクルーシブオアゲート９からの出力によってカウンタをクリアする。クリアされると、アラームカウンタ４は、最初からカウントを開始する。
【００５０】
オアゲート５は、ホールドオーバー要求端子１からのホールドオーバー要求信号とアラームカウンタ４からの出力信号を入力し、いずれかの信号がHighレベルの信号であれば、Highレベルの信号を分岐してスイッチ制御出力端子１９とノアゲート６に出力する。オアゲート５から出力されるHighレベルの信号が、ホールドオーバー要求時及びアラーム時の信号となる。
【００５１】
ノアゲート６は、オアゲート５とアンドゲート２９からの信号が共にLowレベル信号の場合、Highレベル信号を、オアゲート５とアンドゲート２９からの信号にHighレベル信号が含まれる場合、Lowレベル信号を、第１のナンドゲート１０及び第２のナンドゲート１１における各々一方の入力端子に出力する。つまり、ノアゲート６は、入力が共にLowレベルの信号であればHighレベルの信号に反転し、入力の一方又は双方がHighレベルの信号である場合、Lowレベルの信号を出力する。
【００５２】
つまり、ノアゲート６は、正常時はHighレベルの信号出力し、ホールドオーバー要求時及びアラーム時、更に特定期間（アラーム時と判定される期間より短い期間）データに変化がない時では、１クロック分のLowレベルの信号（１パルス）を第１のナンドゲート１０及び第２のナンドゲート１１に出力する。本実施の形態では、１クロック分の１パルスを出力するようにしているが、２以上の数クロック分の１パルスを出力してもよい。特定期間データに変化が内場合の信号処理については後述する。
【００５３】
第１の遅延回路（DELAY1）７は、第１のフリップフロップ１４での処理の時間を考慮して、第１のフリップフロップ１４からの出力信号に対して、位相の進み／遅れがない場合に、入力データを半クロック分位相が進むよう遅延させてイクスクルーシブノアゲート８の一方の入力端子に出力する。具体的には、第１のフリップフロップ１４で１クロック分の処理時間を要するのであれば、第１の遅延回路７では、１／２クロック分遅延させるようにする。
【００５４】
イクスクルーシブノアゲート（XNOR）８は、第１の遅延回路７からの出力と、第１のフリップフロップ１４の出力端子（Q端子）からの出力を入力し、入力信号が共にHighレベルの信号又は共にLowレベルの信号の時にHighレベルの信号を、一方がHighレベルの信号で他方がLowレベルの信号の時にLowレベルの信号を第１のナンドゲート１０の他方の入力端子に出力する。
【００５５】
イクスクルーシブオアゲート（XOR）９は、第１のフリップフロップ１４の出力端子からの出力と、第２のフリップフロップ１５の出力端子からの出力とを入力し、一方がHighレベルの信号で他方がLowレベルの信号である時にHighレベルの信号を、入力信号が共にHighレベルの信号又はLowレベルの信号の時にLowレベルの信号をアラームカウンタ４のクリア端子と第２のナンドゲート１１の他方の入力端子に出力する。
【００５６】
第１のナンドゲート１０は、ノアゲート６からの出力信号とイクスクルーシブノアゲート８からの出力信号とを入力し、双方の入力信号がHighレベルの信号の場合に、Highレベルの信号を出力する。
つまり、第１のナンドゲート１０は、正常時にノアゲート６からHighレベルの信号が出力されるので、イクスクルーシブノアゲート８からの出力信号をそのまま出力し、ホールドオーバー要求時又はアラーム時、特定期間データに変化がない時等の異常時にはLowレベルの信号を出力する。
【００５７】
第２のナンドゲート１１は、ノアゲート６からの出力信号とイクスクルーシブオアゲート９からの出力信号とを入力し、双方の入力信号がHighレベルの信号の場合に、Highレベルの信号を出力する。
つまり、第２のナンドゲート１１は、正常時にノアゲート６からHighレベルの信号が出力されるので、イクスクルーシブオアゲート９からの出力信号をそのまま出力し、ホールドオーバー要求時又はアラーム時、特定期間データに変化がない時等の異常時にはLowレベルの信号をする。
【００５８】
第１の抵抗器１２は、第１のナンドゲート１０の出力側と位相比較器出力端子２１の前段に設けられたオペアンプ２６の入力側との間に設けられている。
第２の抵抗器１３は、第２のナンドゲート１１の出力側と位相比較器出力端子２１の前段に設けられたオペアンプ２６の入力側との間に設けられている。
【００５９】
第１のフリップフロップ（DFF）１４は、入力端子（D端子）と、クロック端子（CK端子）と、出力端子（Q端子）とを備え、入力端子にはデータ入力端子２からデータが入力され、クロック端子にはクロック入力端子３からクロックが入力され、入力されたデータをクロックの立ち上がりのタイミングで出力端子から出力する。
【００６０】
第２のフリップフロップ（DFF）１５は、入力端子（D端子）と、クロック端子（CK端子）と、出力端子（Q端子）とを備え、入力端子には第１のフリップフロップ１４からデータが入力され、クロック端子にはインバータ１８からの反転クロックが入力され、入力されたデータを反転クロックの立ち上がりのタイミングで出力端子から出力する。
従って、第２のフリップフロップ１５からの出力は、第１のフリップフロップ１４からの出力に比べて１／２クロックシフトしたものとなる。
【００６１】
第３のフリップフロップ（DFF）１６は、入力端子（D端子）と、クロック端子（CK端子）と、出力端子（Q端子）とを備え、入力端子には第２のフリップフロップ１５からデータが入力され、クロック端子にはクロック入力端子３からクロックが入力され、入力されたデータをクロックの立ち上がりのタイミングで出力端子から出力する。
従って、第３のフリップフロップ１６からの出力は、第２のフリップフロップ１５からの出力に比べて１／２クロックシフトしたものとなり、第１のフリップフロップ１４からの出力に比べて１クロックシフトしたものとなる。
【００６２】
第２の遅延回路（DELAY2）１７は、第３のフリップフロップ１６から出力されたデータを位相比較器出力端子２１からの出力と同期させるために遅延させ、リカバリーデータ出力端子２２に出力するものである。
インバータ１８は、クロック入力端子３から入力されたクロック信号を反転させ、第２のフリップフロップ１５のクロック端子に出力する。
【００６３】
スイッチ制御出力端子１９は、オアゲート５からの出力信号を出力するものであり、図１のスイッチ１０４のオン／オフを制御するスイッチ制御信号（SWON）を出力する。
具体的には、オアゲート５にホールドオーバー要求信号又はアラーム信号が入力されたときは、Highレベルの信号がスイッチ制御信号として出力され、スイッチ１０４は、Highレベルの信号によりスイッチ１０４をオンするようになっている。
【００６４】
アラーム出力端子２０は、アラームカウンタ４のY2出力端子からのアラーム出力信号（ALMOUT）を出力するものである。
位相比較器出力端子２１は、第１のナンドゲート１０と第２のナンドゲート１１からの出力信号が第１の抵抗器１２及び第２の抵抗器１３を介してオペアンプ２６に入力し、利得調整が為されて位相出力信号（PDOUT）として出力される。
位相比較器出力端子２１からの位相出力信号は、後述するように、位相の遅れ、正常、進みに対して大きく分けて３つの値（３つのレベル信号）をとるようになっている。
【００６５】
リカバリーデータ出力端子２２は、第２の遅延回路１７からの出力データ（DATAOUT）を出力する。
リカバリークロック出力端子２３は、第３の遅延回路２４で遅延された入力クロック信号を出力クロック信号（CLKOUT）として出力する。
第３の遅延回路（DELAY3）２４は、クロック入力端子３からの入力クロックを第２の遅延回路１７から出力されるデータと同期させるために遅延させるものである。
【００６６】
第３の抵抗器２５は、オペアンプ２６の入力側と出力側を接続するよう設けられている。
オペアンプ２６は、位相出力信号（PDOUT）に対して利得調整を行い、更に出力インピーダンスを低く抑えることができるものである。
【００６７】
第４のフリップフロップ２７は、アラームカウンタ４のY1出力端子からの信号をD入力端子に入力し、CK端子に入力されるクロックで１クロック分信号をシフトしてQ出力端子から出力する。
尚、アラームカウンタ４のY1出力端子からは、正常時Lowレベルの信号が出力されるが、特定期間（Y2出力端子から出力されるカウントアップのHighレベルの信号が出力されるまでの期間より短い期間）データに変化がない場合にはHighレベルの信号が出力される。
【００６８】
つまり、第４のフリップフロップ２７は、通常、アラームカウンタ４からLowレベルの信号がD入力端子に入力されているので、Q出力端子からも１クロックシフトしてLowレベルの信号が出力され、アラームカウンタ４からHighレベルの信号がD入力端子に入力された場合に、Q出力端子からも１クロックシフトしてHighレベルの信号が出力される。
【００６９】
第５のフリップフロップ２８は、第４のフリップフロップ２７のQ出力端子から出力された信号をD入力端子に入力し、CK端子に入力されるクロックで１クロック分信号をシフトして/Q出力端子から信号を反転出力する。
【００７０】
従って、第５のフリップフロップ２８の/Q出力端子は、通常、D入力端子にLowレベルの信号が入力されている状態では、Highレベルの信号が出力され、D入力端子にHighレベルの信号が入力されると、１クロック後にLowレベルの信号を出力する。
【００７１】
アンドゲート２９は、第４のフリップフロップ２７のQ出力端子から信号と第５のフリップフロップ２８の/Q出力端子から信号を入力し、両信号の論理積をノアゲート６の一方の入力端子に出力する。
【００７２】
具体的には、アンドゲート２９は、通常、第４のフリップフロップ２７からLowレベルの信号が入力され、第５のフリップフロップ２８からHighレベルの信号が入力されているので、出力はLowレベルの信号となる。
そして、アラームカウンタ４のY1出力端子から特定期間データに変化がない場合にHighレベルの信号が出力されると、第４のフリップフロップ２７からHighレベルの信号が１クロックシフトされてアンドゲート２９の一方の入力端子に入力され、但し第５のフリップフロップ２８からはまだHighレベルの信号が出力されているので、アンドゲート２９の他方の入力端子にHighレベルの信号が入力され、出力はHighレベルの信号となる。
【００７３】
アンドゲート２９からHighレベルの信号が出力されて１クロック後には、第５のフリップフロップ２８のD入力端子へのHighレベルの信号入力を受けて、/Q出力端子からLowレベルの信号が出力される。
従って、アンドゲート２９は、一方の入力（第４のフリップフロップ２７からの入力）がHighレベルの信号であり、他方の入力（第５のフリップフロップ２８からの入力）がLowレベルの信号に変化するので、出力はLowレベルの信号となる。
【００７４】
その後、アラームカウンタ４のY1出力端子がLowレベルの信号となっても、アンドゲート２９の出力は、Lowレベルの信号のままである。
つまり、第４のフリップフロップ２７、第５のフリップフロップ２８及びアンドゲート２９は、１クロック分のパルスを生成する１パルス生成回路であり、アラームカウンタ４のY1出力端子から特定期間データに変化がない場合に出力されたHighレベルの信号をトリガーとして１クロック分のパルスを発生させるものとなっている。よって、請求項では「擬似信号発生手段」と記述している。
そして、当該１パルスはノアゲート６の一方の入力端子に入力される。
【００７５】
［位相比較器及の動作：図３〜５］
本発明の実施の形態に係るタイミングリカバリー回路における位相比較器について図３〜図５を参照しながら説明する。図３は、位相ずれがない場合のタイミング動作を示す図であり、図４は、位相が進んでいる場合のタイミング動作を示す図であり、図５は、位相が遅れている場合のタイミング動作を示す図である。
【００７６】
［位相ずれがない場合：図３］
図３に示すように、第１の遅延回路７で１／２クロック遅延させたデータ入力信号（DATAIN）とクロック入力信号（CLKIN）の位相を比較した場合、位相ずれが遅延分の１／２クロックである場合は、第１のフリップフロップ（DFF）１４の出力（Q1）は、遅延させたDATAINに対して１／２クロック位相差のあるデータが出力され、第２のフリップフロップ（DFF）１５の出力（Q2）は、それに対して更に１／２クロック位相差のあるデータが出力される。
【００７７】
そして、エクスクルーシブノアゲート（XNOR1）８の出力及びエクスクルーシブオアゲート（XOR1）９の出力は、図３に示すものとなり、位相比較器出力端子２１からの位相出力信号（PDOUT）は、両者を合成したものとなる。このPDOUTは、フィルタ等で平滑化すると、中間レベルの信号となる。
また、図３では、リカバリーデータ出力端子２２からのデータ出力信号（DATAOUT）とリカバリークロック出力端子２３からのクロック出力信号（CLKOUT）を示している。
【００７８】
［位相が進んでいる場合：図４］
図４に示すように、第１の遅延回路７で１／２クロック遅延させたデータ入力信号（DATAIN）とクロック入力信号（CLKIN）の位相を比較した場合、位相ずれが遅延分の１／２クロックより進んでいる場合は、第１のフリップフロップ（DFF）１４の出力（Q1）は、遅延させたDATAINに対して１／２クロックより大きい位相差のあるデータが出力され、第２のフリップフロップ（DFF）１５の出力（Q2）は、それに対して更に１／２クロック位相差のあるデータが出力される。
【００７９】
そして、エクスクルーシブノアゲート（XNOR1）８の出力及びエクスクルーシブオアゲート（XOR1）９の出力は、図４に示すものとなり、位相比較器出力端子２１からの位相出力信号（PDOUT）は、両者を合成したものとなる。このPDOUTは、フィルタ等で平滑化すると、Lowレベルの信号となる。
また、図４では、リカバリーデータ出力端子２２からのデータ出力信号（DATAOUT）とリカバリークロック出力端子２３からのクロック出力信号（CLKOUT）を示している。
【００８０】
［位相が遅れている場合：図５］
図５に示すように、第１の遅延回路７で１／２クロック遅延させたデータ入力信号（DATAIN）とクロック入力信号（CLKIN）の位相を比較した場合、位相ずれが遅延分の１／２クロックより遅れている場合は、第１のフリップフロップ（DFF）１４の出力（Q1）は、遅延させたDATAINに対して１／２クロックより小さい位相差のあるデータが出力され、第２のフリップフロップ（DFF）１５の出力（Q2）は、それに対して更に１／２クロック位相差のあるデータが出力される。
【００８１】
そして、エクスクルーシブノアゲート（XNOR1）８の出力及びエクスクルーシブオアゲート（XOR1）９の出力は、図５に示すものとなり、位相比較器出力端子２１からの位相出力信号（PDOUT）は、両者を合成したものとなる。このPDOUTは、フィルタ等で平滑化すると、Highレベルの信号となる。
また、図５では、リカバリーデータ出力端子２２からのデータ出力信号（DATAOUT）とリカバリークロック出力端子２３からのクロック出力信号（CLKOUT）を示している。
【００８２】
以上説明したように、本回路における位相比較器１００は、データ入力信号とクロック入力信号との位相を比較した場合、位相ずれがない場合はPDOUTとして中間レベルの信号を出力し、データ入力信号の位相が進んでいる場合はPDOUTとしてLowレベルの信号を出力し、データ入力信号の位相が遅れている場合はPDOUTとしてHighレベルの信号を出力する。
【００８３】
［データが固定値を継続した場合：図６］
次ぎに、本回路において、データ入力端子２に入力されるデータに変化がない状態（Lowレベルの信号又はHighレベルの信号の状態）が継続した場合の動作について図６を参照しながら説明する。図６は、データが固定値を継続した場合のタイミング動作を示す図である。
【００８４】
図６に示すように、データ入力端子２にデータ入力信号（DATAIN）としてLowレベルの信号が継続した場合、アラームカウンタ４で特定期間（アラームとなる期間より短い期間）をカウントし、特定期間となると、Y1出力端子からHighレベルの信号（ALMCNT_Y1）を出力する。
【００８５】
すると、第４のフリップフロップ２７のQ出力端子（DFF Q）は、１クロック後にHighレベルの信号を出力し、第５のフリップフロップ２８の/Q出力端子（DFF /Q）は、更に１クロック後にLowレベルの信号を出力する。
【００８６】
それにより、アンドゲート２９（AND）は、第４のフリップフロップ２７からのHighレベルの信号の立ち上がりに同期して立ち上がり、第５のフリップフロップ２８からのLowレベルの信号の立ち下がりに同期して立ち下がる１クロックのパルス信号を出力する。
【００８７】
すると、ノアゲート６（NOR）は、アンドゲート２９の出力を反転して第１及び第２のナンドゲート１０，１１に出力する。
これにより、位相比較器出力端子（PDOUT）２１は、１クロック分の幅をデータが変化したものとして擬似的に位相比較結果（１クロック分のLowレベルの信号）を出力する。
このような特定期間データが変化しない状況で擬似的なデータ変化の１パルスの信号をＰＬＬのフィルタに入力させることで、データが変化しない状況を長い期間継続しないようにし、変化データで生成される同期クロックの遅れを小さくできるものである。
【００８８】
［実施の形態の効果］
本回路の位相比較器１００においては、位相比較結果をオペアンプを用いずに、第１の抵抗器１２と第２の抵抗器１３によるの抵抗器結合で実現できるようにしたものであり、構成を簡略にでき、消費電力を低減できる。
【００８９】
また、本回路によれば、従来のタイミングリカバリー回路に比べて１つのスイッチで正常時と異常時を切り替えて動作可能としたものであり、構成を簡略化できる効果がある。
【００９０】
また、本回路によれば、特定期間データが変化しない状況で擬似的なデータ変化の信号をＰＬＬのフィルタに入力させるようにすることで、データが変化しない状況を長い期間継続しないようにし、変化データで生成される同期クロックの遅れを小さくできる効果がある。
【産業上の利用可能性】
【００９１】
本発明は、ＶＣＸＯの制御電圧の設定を切り替えるための切替スイッチを１個にして構成を簡易にし、同期クロックのずれを小さくできるタイミングリカバリー回路に好適である。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態に係るタイミングリカバリー回路の構成図である。
【図２】本発明の実施の形態に係る位相比較器の回路図である。
【図３】位相ずれがない場合のタイミング動作を示す図である。
【図４】位相が進んでいる場合のタイミング動作を示す図である。
【図５】位相が遅れている場合のタイミング動作を示す図である。
【図６】データが固定値を継続した場合のタイミング動作を示す図である。
【図７】従来のタイミングリカバリー回路の構成図である。
【符号の説明】
【００９３】
１…ホールドオーバー要求端子、  ２…データ入力端子、  ３…クロック入力端子、  ４…アラームカウンタ、  ５…オアゲート、  ６…ノアゲート、  ７…第１の遅延回路、  ８…イクスクルーシブノアゲート、  ９…イクスクルーシブオアゲート、  １０…第１のナンドゲート、  １１…第２のナンドゲート、  １２…第１の抵抗器、  １３…第２の抵抗器、  １４…第１のフリップフロップ、  １５…第２のフリップフロップ、  １６…第３のフリップフロップ、  １７…第２の遅延回路、  １８…インバータ、  １９…スイッチ制御出力端子、  ２０…アラーム出力端子、  ２１…位相比較器出力端子、  ２２…リカバリーデータ出力端子、  ２３…リカバリークロック出力端子、  ２４…第３の遅延回路、  ２４…第３の抵抗器、  ２６…オペアンプ、  ２７…第４のフリップフロップ、  ２８…第５のフリップフロップ、  ２９…アンドゲート、  １００，１００′…位相比較器、  １０１…第１の抵抗器、  １０２…第１のコンデンサ、  １０３…第２の抵抗器、  １０４，１０４ａ，１０４ｂ…スイッチ、  １０５…オペアンプ、  １０６…第３の抵抗器、  １０７…第４の抵抗器、  １０８…第２のコンデンサ、  １０９…電圧制御型水晶発振器（ＶＣＸＯ）、  １１０…反転回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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