(57)【要約】【課題】電界効果型トランジスタを備えた半導体装置において、チャネル抵抗を低減する。【解決手段】厚さ方向に沿って互いに反対側に位置する第１主面Ｓ１および第２主面Ｓ２を持つ半導体基板１に、トレンチゲート型の電界効果型トランジスタを有する半導体装置であって、前記トレンチゲート型の電界効果型トランジスタは、前記第１主面Ｓ１側に第１半導体領域２と、前記第２主面Ｓ２側に第２半導体領域５と、その間に半導体ウェル領域３と、第２主面と交差する第１方向Ａに延びるように形成された溝部９と、その内面にゲート絶縁膜６を介して形成されたゲート電極８とを備え、ゲート電極８の底部ＢＧは第１半導体領域２にあり、ウェル底部ＢＷは、ウェル深部ＤＢＷとウェル浅部ＳＢＷとを有し、ウェル深部ＤＢＷは、ゲート絶縁膜６に対して、ウェル浅部ＳＢＷよりも遠い領域にあることを特徴とする。【選択図】図１
2010283368.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート型の電界効果型トランジスタを有する半導体装置の製造方法であって、
（ａ）厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を持ち、第１導電型である第１半導体領域からなる半導体基板を準備する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板の第２主面側に前記（ａ）工程の第１導電型である前記第１半導体領域よりも、同じキャリアで低い濃度の第２半導体領域を形成する工程と、
（ｃ）前記（ｂ）工程後、前記半導体基板の第２主面に交差する第１方向に、前記第２主面から延びるような溝部を形成する工程と、
（ｄ）前記（ｃ）工程後、前記溝部の内面にゲート絶縁膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記ゲート絶縁膜を覆い、前記溝部を埋め込むようにゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記半導体基板の第２主面の表面から、前記第１導電型とはキャリアの極性が逆の第２導電型となる不純物を導入し、前記第２半導体領域よりもキャリア濃度が高い半導体ウェル領域を形成する工程と、
（ｇ）前記半導体基板の第２主面の表面のうち、前記ゲート絶縁膜および前記ゲート電極が露出した部分と、それに隣接する前記半導体ウェル領域の表面の一部とを一体的に覆うように保護膜を形成する工程と、
（ｈ）前記（ｆ）工程で形成した前記半導体ウェル領域よりも、前記第１方向に見て深い領域に達するように、前記第２導電型となる不純物を導入することでウェル深部を形成する工程と、
（ｉ）前記（ｈ）工程後、前記半導体基板の第２主面の表面から、前記第１導電型となる不純物を導入し、第３半導体領域を形成する工程とを有し、
前記ゲート電極の底部は、前記第２半導体領域にあり、
前記ゲート電極のうち、前記第２半導体領域にある部分の前記第１方向に沿った長さであるゲート電極はみ出し距離は、前記半導体基板の第２主面から前記ゲート電極の底部までの距離であるゲート電極深さの２０％以上であることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記ウェル深部における、前記半導体基板の第２主面から前記第２半導体領域の接合部までの前記第１方向に沿った距離である前記ウェル深部の深さは、前記ゲート電極深さの８０％以上であり、かつ、前記ゲート電極の底部よりも浅く形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
ドレイン用の前記第１半導体領域と、ソース用の前記第３半導体領域の間に、逆方向電圧を印加した際、前記ゲート電極の底部から前記第２半導体領域に延びる空乏層と、前記ウェル深部から前記第２半導体領域に延びる空乏層が接触することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記半導体ウェル領域における前記ゲート絶縁膜との接合部であるチャネル領域の、前記第１方向に沿った長さであるチャネル長は、１μｍ以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、ならびに電源装置に関し、特に、トレンチゲート型の電界効果型トランジスタを備える半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高耐圧であり、大電流を扱うことができる電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）、所謂パワートランジスタを代表とするパワーデバイスは、産業機器の電力制御から、様々な電化製品の電源制御等に幅広く用いられている。
【０００３】
溝（トレンチ）ゲート構造を有するパワートランジスタの高耐圧化技術として、ゲート酸化膜下にチャネルを形成するための半導体領域（ウェル）への不純物ドーピングを複数回に分け、高濃度のウェルを形成する技術が、例えば、特開２００５−５２４９７６号公報（特許文献１）や特開２００５−５７０５０号公報（特許文献２）などで公示されている。
【０００４】
また、同じくパワートランジスタの高耐圧化技術として、ウェル層をトレンチゲートよりも深く形成する技術が、例えば、特開平８−２６４７７２号公報（特許文献３）などで公示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−５２４９７６号公報
【特許文献２】特開２００５−５７０５０号公報
【特許文献３】特開平８−２６４７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、本発明者らは、電界効果型トランジスタの高性能化のために要求される微細化に伴い、上記の技術によるパワートランジスタの高耐圧化に以下の課題が生じることを見出した。
【０００７】
本発明者らが検討した、トレンチゲート構造を有する電界効果型のパワートランジスタを図２に示す。１はｎ＋型シリコン基板、２はｎ−型シリコン領域、３はｐ型ウェル、４はｐ＋型半導体領域、５はｎ＋型半導体領域、６はゲート絶縁膜、７は絶縁膜、８はゲート電極、９はトレンチ、１１はソース電極、１２はドレイン電極である。ソース電極１１とドレイン電極１２との間に電圧（ドレイン電圧）を印加した状態で、トレンチ構造のゲート電極８に印加する電圧（ゲート電圧）を上昇させ、ｐ型ウェル３におけるゲート絶縁膜６と隣接する領域にｎ型反転層が形成されると、パワートランジスタはオン状態となり、ソース電極１１からｐ型ウェル３を経てドレイン電極１２へとキャリアが移動し、電流が流れる。ここで、ｐ型ウェル３に反転層が形成され、パワートランジスタがオン状態となるゲート電圧を、しきい値電圧という。
【０００８】
パワートランジスタは５Ｖ程度のゲート電圧で十分駆動できるように、低いしきい値電圧（１〜２Ｖ程度）が要求されるので、ｐ型ウェル３の不純物濃度は１０１７ｃｍ−３程度の低濃度とする必要がある。一方、ｐ型ウェル３のパンチスルーを防止し、耐圧３０Ｖ程度を実現するためには、ｐ型ウェル３の深さを１〜２μｍとする必要がある。
【０００９】
上記パワートランジスタのオン抵抗 Ｒｄｓ（ｏｎ）は次式で表される。
【００１０】
Ｒｄｓ（ｏｎ）＝Ｒｃｈ＋Ｒａｃｃ＋Ｒｊｆｅｔ＋Ｒｄｒｉｆｔ＋Ｒｓｕｂ
ここで、Ｒｃｈはチャネル抵抗、Ｒａｃｃはアキュミレーション抵抗、ＲｊｆｅｔはJFET抵抗、Ｒｄｒｉｆｔはｎ−型シリコン領域２の抵抗、Ｒｓｕｂはｎ＋型シリコン基板の抵抗である。上記成分のうち、チャネル抵抗Ｒｃｈが最も大きいので、ｐ型ウェル３を浅くする（即ちチャネルを短くする）ことでチャネル抵抗Ｒｃｈを低減し、オン抵抗Ｒｄｓ（ｏｎ）を低くすることができる。
【００１１】
しかし、ｐ型ウェル３を浅くすると、逆方向の電圧を印加した場合、ｐ型ウェル３がパンチスルーし、リーク電流が増加するという問題がある。図３は、横軸に逆方向の電圧、縦軸に電流をとったグラフであり、ｐ型ウェルが浅いと、低い電圧から電流が増加しており、ｐ型ウェル３がパンチスルーしていることが分かる。
【００１２】
上記特許文献１，２に例示した手法では、しきい値電圧を上げることなくｐ型ウェル３の濃度を上げる技術が提案されているが、微細化の流れの中でｐ型ウェル３が次第に浅くなってくると、パンチスルー抑制の効果が現れ難くなるという課題を、本発明者らは見出した。
【００１３】
また、上記特許文献３に例示した手法では、隣り合うｐ型ウェル３のピンチオフにより、パンチスルーを抑制する技術が提案されているが、やはり更なる微細化に伴い、JFET抵抗Ｒｊｆｅｔが大きく、オン抵抗Ｒｄｓ（ｏｎ）が増加してしまうという課題を、本発明者らは見出した。
【００１４】
そこで、本発明の目的は、トレンチゲート型の電界効果型トランジスタを備えた半導体装置において、チャネル抵抗を低減する技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を持つ半導体基板に、トレンチゲート型の電界効果型トランジスタを有する半導体装置であって、前記トレンチゲート型の電界効果型トランジスタは、前記第１主面側に第１半導体領域と、前記第２主面側に第２半導体領域と、その間に半導体ウェル領域と、第２主面と交差する第１方向に延びるように形成された溝部と、その内面にゲート絶縁膜を介して形成されたゲート電極とを備え、ゲート電極の底部は第１半導体領域にあり、半導体ウェル領域と第１半導体領域との接合部であるウェル底部は、より深いウェル深部とより浅いウェル浅部とを有し、ウェル深部は、ゲート絶縁膜に対して、ウェル浅部よりも遠い領域にあることを特徴とする。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
即ち、トレンチゲート型の電界効果型トランジスタを備えた半導体装置において、チャネル抵抗を低減することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】本発明者らが検討した半導体装置の要部断面図である。
【図３】本発明者らが検討した半導体装置における、逆方向電圧と電流の関係を示すグラフ図である。
【図４】本発明の一実施の形態である半導体装置の要部断面図である。
【図５】半導体装置に生じる電界分布の説明図であり、（ａ）は本発明者らが検討した半導体装置の要部断面図であり、（ｂ）は本発明の一実施の形態である半導体装置の要部断面図である。
【図６】本発明の一実施の形態である半導体装置のオン抵抗を、本発明者らが検討した半導体装置と比較したグラフ図である。
【図７】本発明の一実施の形態である半導体装置の要部断面図である。
【図８】本発明の一実施の形態である半導体装置における、ゲート電極はみ出し距離のゲート電極深さに対する比率とリーク電流の関係を示すグラフ図である。
【図９】本発明の一実施の形態である半導体装置における、ウェル深部の深さのゲート電極深さに対する比率とリーク電流の関係を示すグラフ図である。
【図１０】本発明の一実施の形態である半導体装置の要部断面図である。
【図１１】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１１に続く半導体装置の他の製造工程中における要部断面図である。
【図１４】本発明の他の実施の形態である電源装置における回路図である。
【発明を実施するための形態】
【００２１】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
本実施の形態１では、チャネル抵抗の低いトレンチゲート型の電界効果型トランジスタを例示する。
【００２３】
図１は、本実施の形態１で例示する、トレンチゲート型の電界効果型トランジスタの要部断面図である。１はｎ＋型シリコン基板（半導体基板）、２はｎ−型シリコン領域（第１半導体領域）、３はｐ型ウェル（半導体ウェル領域）、４はｐ＋型半導体領域、５はｎ＋型半導体領域（第２半導体領域）、６はゲート酸化膜（ゲート絶縁膜）、７は絶縁膜、８はゲート電極、９はトレンチ（溝部）、１１はソース電極、１２はドレイン電極である。
【００２４】
ここで、ｎ型（第１導電型）、ｐ型（第２導電型）とは、キャリアがそれぞれ電子、正孔の半導体であることを示している。また、＋，−はキャリア濃度を比較するために付した添え字であり、＋を付した方が−よりも高濃度であることを示している。
【００２５】
ｎ＋型シリコン基板１の表面には、予めｎ−型シリコン領域２が、例えばエピタキシャル成長法などで形成されており、このｎ−型シリコン領域２の表面に、ｐ型ウェル３やｎ＋型半導体領域５などを拡散形成していく。製造工程の詳細は後に説明する。ここで、ｎ＋型シリコン基板１において、拡散工程を施さず、最終的にドレイン電極１２を形成した面（図１ではｎ＋型シリコン基板１の下面）を第１主面Ｓ１とし、これと厚さ方向に沿って互いに反対側に位置し、素子形成の拡散工程を施した面（図１ではｎ＋型半導体領域５の上面）を第２主面Ｓ２と表現する。また、ｎ＋型シリコン基板の厚さ方向、即ち、第２主面Ｓ２に交差する方向を第１方向Ａと表現する。
【００２６】
本実施の形態１で示すトレンチゲート型の電界効果トランジスタにおいて、上記の各要素のうち、特に、ドレイン、ソース、ゲートの主要３端子は以下のような構成である。
【００２７】
まず、ｎ＋型シリコン基板１の第１主面Ｓ１側に設けられたｎ−型シリコン領域２はドレインを構成し、隣接するｎ＋型シリコン基板１を介してドレイン電極１２に接続されている。
【００２８】
次に、ｎ＋型シリコン基板１の第２主面Ｓ２側に設けられたｎ＋型半導体領域５はソースを構成し、ソース電極１１に接続されている。
【００２９】
そして、ｎ＋型シリコン基板１の第２主面Ｓ２に交差する第１方向Ａに、第２主面Ｓ２から延びるように形成されたトレンチ９の内部において、ゲート酸化膜６で隔てられたゲート電極８が、ゲートを構成している。
【００３０】
また、ドレイン用のｎ−型シリコン領域２とソース用のｎ＋型半導体領域５との間に設けられたｐ型ウェル３は、ウェル層を構成している。即ち、ゲート電極８に電圧を印加すると、ｐ型ウェル３にはゲート酸化膜６を介して電界が生じ、ｐ型ウェル３におけるゲート酸化膜６との接合部では特に電界強度が強く、ｎ型反転されてキャリアが生成する。このとき、ソース電極１１およびドレイン電極１２の間に電圧が印加されていれば、ソース用のｎ＋型半導体領域５およびドレイン用のｎ−型シリコン領域２を通じてキャリアのドリフトが起こる。このように、上記のｐ型ウェル３におけるゲート酸化膜６との接合部のように、ゲート電圧によりｎ型反転する領域をチャネル領域１３と呼称する。
【００３１】
また、上記のｐ型ウェル３に電気的なコンタクトをとれるように、ｎ＋型シリコン基板１の第２主面Ｓ２からｐ型ウェル３にコンタクトホールＣＨを設け、ソース電極１１と一体的に導通した構造となっている。このとき、オーミック接続のためにソース電極１１とｐ型ウェル３との間にはｐ＋型半導体領域４が形成されている。
【００３２】
以上は、一般的なトレンチゲート型の電界効果トランジスタの構成であるが、本実施の形態１で示すトレンチゲート型の電界効果型トランジスタは、これに加えて以下の特徴を有する。
【００３３】
即ち、ゲート電極８において第１方向に見て最も深い部分（第２主面から最も離れた部分）をゲート電極底部（ゲート電極の底部）ＢＧと表現すれば、このゲート電極底部ＢＧはｎ−型シリコン領域２にある。これにより、ゲート電極８とｐ型ウェル３のピンチオフ効果により、チャネル領域１３の電界を緩和し、ｐ型ウェル３のパンチスルーを抑制できる。
【００３４】
ここで、前述のピンチオフ効果とは、逆方向の電圧を印加した際に、ゲート電極底部ＢＧから伸びる空乏層と、ｐ型ウェル３から伸びる空乏層が接触することである。これにより、ゲート電極底部ＢＧとｐ型ウェル３との間の領域で電界強度が高くなり、チャネル領域１３を含むｐ型ウェル３内部での電界強度の増加を抑制することができる。このように、ｐ型ウェル３において電界が緩和されることで、パンチスルーが起こり難くなる。そして、パンチスルーによるリーク電流の増加が無いので、ｎ＋型シリコン基板１の厚さ方向に見たｐ型ウェル３の厚さを薄く、即ち、チャネル領域１３を短くすることができる。その結果、短チャネル化によりチャネル抵抗Ｒｃｈを低減させた構造の電界効果トランジスタを作製することができる。
【００３５】
更に、本実施の形態１で示すトレンチゲート型の電界効果トランジスタでは、チャネル領域１３の低電界化をもたらす、前述のゲート電極底部ＢＧとｐ型ウェル３とのピンチオフ効果を、より効果的に引き起こすことができる構造として、以下の構造を例示する。
【００３６】
即ち、ｐ型ウェル３とｎ−型シリコン領域２との接合部をウェル底部ＢＷと表現すれば、ウェル底部ＢＷは、ｎ＋型シリコン基板１の第２主面Ｓ２からウェル底部ＢＷまでの第１方向Ａに沿った距離が、比較して長いウェル深部ＤＢＷと、比較して短いウェル浅部ＳＢＷとを有している。そして、ウェル深部ＤＢＷは、ゲート酸化膜６に対して、ウェル浅部ＳＢＷよりも遠い領域にあるような構造である。
【００３７】
これにより、ｐ型ウェル３からはみ出してｎ−型シリコン領域２にあるゲート電極底部ＢＧと、ウェル深部ＤＢＷは、チャネル領域１３から離れた領域で、より接近するようになる。この構造により、上記のピンチオフによる電界強度の高い領域は、チャネル領域１３から離れた領域に形成されることになる。その結果、チャネル領域１３でのパンチスルーは更に発生し難くなり、より効果的にリーク電流を低減できる。
【００３８】
ここで、上記のウェル深部ＤＢＷは、チャネル領域１３から離れた領域にあるので、チャネル領域１３の長さとは無関係に深さを調節することができる。即ち、ウェル底部ＢＷにウェル深部ＤＢＷを設けた上記の構造であっても、チャネル領域１３はウェル浅部ＳＢＷに担わせれば良く、ウェル深部ＤＢＷと同様に深くする（チャネル領域１３を長くする）必要は無い。従って、本実施の形態１で例示した構造によれば、パンチスルーによるリーク電流を低減させる効果と、短チャネル化によるチャネル抵抗Ｒｃｈを低減させる効果を、独立して得ることができ、これらを両立した電界効果トランジスタを作製することができる。
【００３９】
本実施の形態１で例示したトレンチゲート構造の電界効果型トランジスタにおいて、上記で説明した図１に示したものは基本単位であり、ユニットセルと呼ばれる。実際は図４に示した断面図のように、複数のユニットセルＵが繰り返しの基本単位となって配列した構造となる。
【００４０】
本発明者らは、本実施の形態１で例示した上記構造の電界効果型トランジスタにおいて、電界効果型トランジスタ周辺に生じる電界分布を、有限要素法を用いてシミュレーションすることで、前述したピンチオフの効果を検証した。その結果を説明するための図５には、電界効果型トランジスタ断面に生じるポテンシャル分布を示している。
【００４１】
図５（ａ）は、本発明者らが検討した、トレンチ９がｐ型ウェル３からはみ出さない構造（浅いトレンチゲート）のトレンチゲート型の電界効果トランジスタで検証した結果である。図中の指示部１００にあるように、ポテンシャルの等高線がチャネル領域１３の内部まで侵入し、チャネル領域１３の電界が強いことが分かる。
【００４２】
図５（ｂ）は、本実施の形態１で示した、トレンチ９がｐ型ウェル３からｎ−型シリコン領域２にはみ出した構造（深いトレンチゲート）のトレンチゲート型のトランジスタで検証した結果である。ゲート電極底部ＢＧとウェル深部ＤＢＷのピンチオフ効果により、ポテンシャルのチャネル領域１３への侵入が弱まり、チャネル領域１３の電界が緩和されているのが分かる。その結果、チャネル領域１３でのパンチスルーが起こり難くなり、チャネル領域１３を短くしても、リーク電流を抑制できることになる。
【００４３】
図６は、本実施の形態１で構造を例示した電界効果トランジスタの、実際のオン抵抗を測定した結果である。比較のために、本発明者らが検討した、トレンチ９がｐ型ウェル３からはみ出しておらず、ウェル深部ＤＢＷを持たない構造のトランジスタの結果も示した。図６左側は本発明者らが検討した構造、右側は本実施の形態１で例示した構造の電界効果トランジスタにおける結果である。縦軸は、チップ面積で規格化した抵抗値を表現するために、測定抵抗値（ｍΩ）にチップ面積（ｍｍ２）を乗じた値を示している。
【００４４】
本実施の形態１で例示した電界効果型トランジスタは、本発明者らが検討した構造のものと比較してオン抵抗が４０％低減している。抵抗成分の内訳を見ると、本実施の形態１で示した電界効果型トランジスタでは、チャネル抵抗Ｒｃｈが１０．５ｍΩ・ｍｍ２から２．９ｍΩ・ｍｍ２へ７２％低減しており、チャネル領域１３を浅くすることで、チャネル抵抗Ｒｃｈが大幅に低減していることが分かる。これは、ｐ型ウェル３内部のパンチスルーの抑制によりリーク電流を抑制できる構造としたことで、短チャネル化を実現した効果である。
【００４５】
以上では、ゲート電極８がｐ型ウェル３から飛び出した構造と、ウェル底部ＢＷがウェル浅部ＳＢＷとウェル深部ＤＢＷとを有する構造であることを特徴とするトレンチゲート型の電界効果トランジスタの構造を例示し、チャネル領域１３外部でピンチオフを起こさせることにより、ｐ型ウェル３内部でのパンチスルーを抑制する効果を定性的に説明した。更に本発明者らは、効率的にピンチオフを誘発し得る上記の構造を、より定量的に検証している。
【００４６】
図７には、本実施の形態１で例示した電界効果型トランジスタの断面図において、要部の寸法を表現する基準を示している。
【００４７】
まず、ｎ＋型シリコン基板１に形成されたｎ＋型半導体領域５の表面である第２主面Ｓ２からゲート電極底部ＢＧまでの距離を、ゲート電極深さ２１と表現する。次に、ゲート電極８のうち、ｐ型ウェル３を越えて、ｎ−型シリコン領域２にはみ出した部分の第１方向Ａに沿った長さを、ゲート電極はみ出し距離２２と表現する。そして、ｎ＋型シリコン基板１に形成されたｎ＋型半導体領域５の表面である第２主面Ｓ２からウェル深部ＤＢＷまでの、第１方向に沿った長さを、ウェル深部の深さ２３と表現する。
【００４８】
本来、ゲート電極８は、ｐ型ウェル３におけるゲート酸化膜６と隣接する部分、所謂チャネル領域１３をｎ型反転させるために必要なものであり、ドレイン用のｎ−型シリコン領域２にまで達している必要は無い。特に、トレンチゲート型の電界効果トランジスタにおいて帰還容量を低減するためには、ゲート電極はみ出し距離２２は小さいほうが望ましい。一方、ゲート電極８がｐ型ウェル３の内部に入り込んだ構造、即ちゲート電極はみ出し距離２２が負になると、チャネル領域１３に反転層が形成されない領域（所謂オフセット領域）が生じ、チャネル抵抗Ｒｃｈが大幅に増加してしまう。従って、本発明者らが検討した構造の電界効果トランジスタでは、ゲート電極はみ出し距離２２を極力小さくするように、かつ、負にならないように製造プロセスのばらつきを考慮して、ゲート電極はみ出し距離２２をゲート電極深さ２１の１０％程度としていた。
【００４９】
これに対し、本実施の形態１では、ゲート電極はみ出し距離２２はゲート電極深さ２１の２０％以上であるとする。これは、以下に記す理由により、ゲート電極８とｐ型ウェル３のピンチオフを効果的に生じさせるための構造であり、ゲート電極８を積極的にｐ型ウェル３からはみ出させるという点は、本発明者らが検討した上記の構造とは異なる、新規な概念に基づいたものである。
【００５０】
ここで、ゲート電極はみ出し距離２２をゲート電極深さ２１の２０％以上とすることが望ましい理由について説明する。
【００５１】
図８は、ゲート電極はみ出し距離２２のゲート電極深さ２１に対する比率と、リーク電流の関係を図示したものである。ゲート電極はみ出し距離２２のゲート電極深さ２１に対する比率が増加する、即ちゲート電極はみ出し距離２２が長くなると、リーク電流が減少していることが分かる。これは、前述の通り、ゲート電極８とｐ型ウェル３とのピンチオフによりチャネル領域１３を含むｐ型ウェル３の電界が緩和され、ｐ型ウェル３内部で起こるパンチスルーが抑制されている効果である。
【００５２】
更に、ゲート電極はみ出し距離２２がゲート電極深さ２１の２０％未満となると、リーク電流が急峻に増加しているのが分かる。これは、ゲート電極８のｐ型ウェル３からのはみ出し距離２２がゲート電極深さの２０％未満であると、ソース電極１１とドレイン電極１２との間にドレイン電圧Ｖｄｓを印加した際（例えばＶｄｓ＝２０Ｖ）、ゲート電極底部ＢＧとｐ型ウェル３から延びる空乏層が接触せず、ピンチオフが効かなくなるためである。
【００５３】
以上のように、本実施の形態１で例示したトレンチゲート型の電界効果トランジスタにおいて、ｐ型ウェル３からのゲート電極はみ出し距離２２をゲート電極深さ２１の２０％以上とすることで、効果的にピンチオフを生じさせてチャネル領域１３の電界を緩和し、パンチスルーによるリーク電流を低減させることができる。
【００５４】
更に、本発明者らは、第２主面Ｓ２からウェル深部ＤＢＷまでの距離であるウェル深部の深さ２３に関しても、ピンチオフに寄与する効果を定量的に検証している。定性的には、ゲート電極底部ＢＧとウェル深部ＤＢＷの距離が離れすぎていると、ゲート電極８とｐ型ウェル３のピンチオフが効き難い。そして、チャネル領域１３でパンチスルーが起こり、リーク電流が大きくなってしまう。この観点から本発明者らは、ウェル深部の深さ２３は、ゲート電極深さ２１の８０％以上とすることで、前述のゲート電極８とウェル深部ＤＢＷとの間に、効果的にピンチオフを生じさせられることを見出している。以下で、その理由について説明する。
【００５５】
図９は、ウェル深部の深さ２３のゲート電極深さ２１に対する比率と、リーク電流の関係を図示したものである。ウェル深部の深さ２３のゲート電極深さ２１に対する比率が増加する、即ちウェル深部ＤＢＷが深くなると、リーク電流が減少しているのが分かる。これは、前述の通り、ゲート電極８とｐ型ウェル３とのピンチオフによりチャネル領域１３を含むｐ型ウェル３の電界が緩和され、ｐ型ウェル３内部で起こるパンチスルーが抑制されている効果である。
【００５６】
更に、ウェル深部の深さ２３がゲート電極深さ２１の８０％未満となると、リーク電流が急峻に増加しているのが分かる。これは、ウェル深部の深さ２３がゲート電極深さ２１の８０％未満となると、ソース電極１１とドレイン電極１２との間にドレイン電圧Ｖｄｓを印加したとき（例えばＶｄｓ＝２０Ｖ）にゲート電極底部ＢＧとウェル深部ＤＢＷから延びる空乏層が接触せず、ピンチオフが効かなくなるためである。
【００５７】
以上のように、本実施の形態１で例示したトレンチゲート型の電界効果トランジスタにおいて、ウェル深部の深さ２３を、ゲート電極深さ２１の８０％以上とすることで、効果的にピンチオフを生じさせてチャネル領域１３の電界を緩和し、パンチスルーによるリーク電流を低減させることができる。
【００５８】
次に、本実施の形態１で例示したトレンチゲート型の電界効果トランジスタにおける、チャネル領域１３の長さについて、本発明者らが検証した結果について説明する。
【００５９】
本発明者らが検討したトレンチゲート型の電界効果トランジスタの構造、即ち、ゲート電極はみ出し距離２２がゲート電極深さ２１の１０％以下であるか、または、ｐ型ウェル３のウェル底部ＢＷがウェル深部ＤＢＷを持たない構造である場合、パンチスルーを抑制するため、１〜２μｍ程度のｐ型ウェル３の深さが必要であった。これは、この構造ではｐ型ウェル３の深さは一定であるから、チャネル長が１〜２μｍ程度に制限されることを意味する。従って、チャネル抵抗Ｒｃｈの低減を、これ以上の短チャネル化で実現することができず、トランジスタのオン抵抗Ｒｄｓ（ｏｎ）の低減に制限を与えている。
【００６０】
一方、本実施の形態１で例示した構造では、パンチスルーの抑制を、ｐ型ウェル３からはみ出したゲート電極底部ＢＧとウェル深部ＤＢＷに担わせることで、チャネル領域１３を浅く、即ち、チャネルを短くすることができる。実際には、ｐ型ウェル３領域内でゲート絶縁膜と隣接しているチャネル領域１３において、ｎ−型シリコン領域２との境界部からソース用のｎ＋型半導体領域５との境界部までの距離であるチャネル長（図７における距離２４）を、１μｍ以下にすることが可能となる。これにより、大幅にチャネル抵抗Ｒｃｈを低減することができる。
【００６１】
以上では、本実施の形態１で例示したトレンチゲート型の電界効果トランジスタにおける、第１主面Ｓ１または第２主面Ｓ２に交差する第１方向Ａ、即ち、トレンチゲートの深さ方向における寸法に関して説明した。一方、本発明者らは、第１主面Ｓ１または第２主面Ｓ２に沿った第２方向Ｂ、即ち、トレンチゲートの平面方向における寸法に関しても検証し、以下の特徴を見出している。
【００６２】
図１０に示すように、符号の２５はｎ＋型半導体領域５のゲート電極８の幅（以下、単にゲート幅２５と記す）で、符号の２６は繰り返し単位となるユニットセルＵのピッチ（以下、単にセルピッチ２６と記す）である。前述のように、ゲート電極底部ＢＧとウェル深部ＤＢＷが離れた構造では、効果的にピンチオフしないので、チャネル領域１３の電界が増加し、パンチスルーが起こり易い。そこで、ゲート電極底部ＢＧとウェル深部ＤＢＷを効果的にピンチオフさせるためには、両者を近付けることが有効で、具体的にはセルピッチ２６はゲート幅２５の２０倍以下が望ましい。
【００６３】
次に、図１１〜図１３を用いて、本実施の形態１で例示したトレンチゲート型の電界効果トランジスタの製造方法を、工程順に説明する。
【００６４】
まず、図１１（ａ）に示すように、ｎ＋型シリコン基板（半導体基板）１にエピタキシャル成長法により単結晶のｎ−型シリコン領域（第１半導体領域）２を堆積する。このｎ−型シリコン領域２は、電界効果トランジスタのドレインを構成することになる。
【００６５】
ここで、ｎ−型シリコンのエピタキシャル成長を施していない、ｎ＋型シリコン基板１が露出した面を第１主面Ｓ１とし、ｎ−型シリコン領域２を形成した面を第２主面Ｓ２とする。このように、第１主面Ｓ１と第２主面Ｓ２は厚さ方向に沿って互いに反対側に位置している。
【００６６】
次に、図１１（ｂ）に示すように、第２主面Ｓ２に交差する第１方向Ａに、第２主面Ｓ２から延びるようなトレンチ（溝部）９を、ドライエッチング法などにより形成する。その後、トレンチ９の内面にゲート酸化膜（ゲート絶縁膜）６を形成する。本実施の形態１では、ゲート酸化膜６として、例えば熱酸化法などにより酸化シリコン膜を形成する。続いて、ゲート酸化膜６を覆い、トレンチ９を埋め込むようにゲート電極８を形成する。本実施の形態１では、ゲート電極８として、例えば化学気相成長（Chemical Vapor Deposition）法などにより多結晶シリコンを形成する。その後、ドライエッチング法により、不要部分の多結晶シリコンを除去する。
【００６７】
続いて図１１（ｃ）に示すように、第２主面Ｓ２からｐ型導電型となる不純物を導入し、ｐ型ウェル（半導体ウェル領域）３を形成する。本実施の形態１では、例えばホウ素（Ｂ）などのIII族元素をイオン注入法などにより第１方向Ａに打ち込み、熱処理を施すことで不純物として導入する。
【００６８】
このとき、ｐ型ウェル３のｎ−型シリコン領域２との接合部分であるウェル底部ＢＷは、ゲート電極底部（ゲート電極の底部）ＢＧよりも深い領域に達しないように、上記の不純物導入工程を調節する。これにより、ゲート電極底部ＢＧはｎ−型シリコン領域２にあるような、本実施の形態１で例示した構造を形成することができる。
【００６９】
特に、上記の工程において、トレンチ９の深さ、ゲート酸化膜６の厚さ、および、ｐ型ウェル３の深さのそれぞれを任意に調節することで、図７を用いて説明したゲート電極はみ出し距離２２が、ゲート電極深さ２１の２０％以上となる構造のトレンチゲート型の電界効果トランジスタを形成することができる。
【００７０】
ここで、本実施の形態１で例示したように、ウェル底部ＢＷはウェル深部ＤＢＷとウェル浅部ＳＢＷとを有し、ウェル深部ＤＢＷはゲート酸化膜６に対して、ウェル浅部ＳＢＷよりも遠い領域にあるような構造とする場合、上記に続いて以下の工程を施す。
【００７１】
まず、ｐ型ウェル３を形成した第２主面Ｓ２の表面にフォトレジスト膜（保護膜）を堆積する（図示しない）。その後、第２主面Ｓ２の表面のうち、ゲート酸化膜６およびゲート電極８が露出した部分と、それに隣接するｐ型ウェル領域の表面の一部とを覆う部分のフォトレジスト膜が一体的に残るように、フォトリソグラフィ法によりフォトレジスト膜を加工する。そして、残ったフォトレジスト膜を後のイオン注入のマスクとして、第２主面Ｓ２の表面から、ｐ型ウェル３を形成した工程と同様の不純物種をイオン注入法などにより第１方向Ａに打ち込み、熱処理を施す。続いて、フォトレジスト膜を除去する。
【００７２】
このとき、イオン注入のエネルギーおよび熱処理の条件を調整することで、図１２（ａ）に示すように、予め形成していたｐ型ウェル３よりも、第１方向Ａに見て深い領域に達するように不純物を導入することで、ウェル深部ＤＢＷを形成する。これにより、ｐ型ウェル３のウェル底部ＢＷは、ゲート酸化膜６と接合する領域にウェル浅部ＳＢＷを有し、そこから離れた領域にウェル深部ＤＢＷを有するような構造を形成することができる。
【００７３】
特に、上記の工程において、ウェル深部ＤＢＷを形成するためのイオン注入のエネルギーおよび熱処理の条件を任意に調整することで、図７を用いて説明したウェル深部の深さ２３が、ゲート電極深さ２１の８０％以上となる構造のトレンチゲート型の電界効果トランジスタを形成することができる。
【００７４】
その後、第２主面の表面から、ｎ型導電型となる不純物を導入し、ｎ＋型半導体領域（第２半導体領域）５を形成する。本実施の形態１では、例えばヒ素（Ａｓ）やリン（Ｐ）などＶ族元素をイオン注入法などにより打ち込み、熱処理を施すことで不純物として導入する。このｎ−型シリコン領域２は、電界効果トランジスタのドレインを構成することになる。
【００７５】
続いて、第２主面Ｓ２に露出したゲート絶縁膜６およびゲート電極８を絶縁するための絶縁膜７を形成する。これには、例えば、第２主面Ｓ２の表面にＣＶＤ法などにより酸化シリコン膜を堆積し、ゲート絶縁膜６およびゲート電極８を覆う部分を残すように、フォトリソグラフィ法などにより加工する。
【００７６】
次に、図１２（ｂ）に示すように、ｐ型ウェル３にコンタクトをとるため、ｎ＋型半導体領域５およびｐ型ウェル３の所望の箇所をドライエッチングにより除去し、コンタクトホールＣＨを形成する。エッチングマスクとして、例えばフォトリソグラフィ法によりパターニングしたフォトレジスト膜などを用いる。
【００７７】
続いて、後に形成する金属電極とのオーミック接続を実現するために、上記コンタクトホールＣＨの底部にはｐ＋型半導体領域を形成する。これには、イオン注入法などを用いる。
【００７８】
その後、図１２（ｃ）に示すように、第２主面Ｓ２側にソース電極１１を、第１主面Ｓ１側にドレイン電極１２を堆積する。本実施の形態１では、例えばアルミニウム（Ａｌ）を主体とする金属材料を、スパッタリング法などにより堆積する。
【００７９】
以上の工程により、本実施の形態１で例示したトレンチゲート型の電界効果トランジスタを形成できる。
【００８０】
また、上記で図１２（ａ）〜（ｃ）を用いて説明した工程は、以下図１３を用いて説明する工程のようにしても良い。
【００８１】
まず、前述の図１１（ａ）〜（ｃ）および図１２（ａ）を用いて説明した方法と同様にして、図１３（ａ）に示すような、ｎ＋型シリコン基板１上のドレイン用ｎ−型シリコン領域２、トレンチ９、ゲート酸化膜６、ゲート電極８、ｐ型ウェル３、ソース用ｎ＋型半導体領域５、および、絶縁膜７を形成する。
【００８２】
その後、図１３（ｂ）に示すように、前の工程で既に形成しているゲート絶縁用の絶縁膜７をエッチングマスクとして第２主面Ｓ２に対して第１方向Ａにドライエッチングを施すことで、ｐ型ウェル３へのコンタクトホールＣＨを形成する。続いて、コンタクトホールＣＨの底部に、ｐ＋型半導体領域４を形成する。この場合、上記で図１２（ｂ）を用いて説明した方法のように、フォトレジスト塗布、露光、現像という、コンタクトホールＣＨを形成するための一連のフォトリソグラフィ工程を伴うマスク枚数を減らすことでコストを削減できる。更に、自己整合でｐ型ウェルとのコンタクトを形成できるので、セルの微細化が可能となる。
【００８３】
以後、図１２（ｃ）を用いて説明した方法と同様にして、図１３（ｃ）に示すように、ソース電極１１およびドレイン電極１２を形成する。
【００８４】
以上の工程により、本実施の形態１で例示したトレンチゲート型の電界効果トランジスタを形成できる。即ち、ゲート電極８を意図的にｐ型ウェル３からはみ出させ、ゲート電極底部ＢＧがｎ−型シリコン領域にあるように形成し、かつ、ｐ型ウェル３はゲート絶縁膜６に接合するウェル浅部ＳＢＷと、そこから離れた領域に形成されたウェル深部ＤＢＷとからなるウェル底部ＢＷを有するような構造である。
【００８５】
本実施の形態１で例示したように、上記の構造のトレンチゲート型の電界効果型トランジスタを作製することで、ゲート電極底部ＢＧとウェル深部ＤＢＷとのピンチオフを、チャネル領域１３から離れた領域で起こさせ、チャネル領域１３でのパンチスルーを抑制できる。これにより、パンチスルーによるリーク電流の増加が無いので、チャネル領域１３を浅くすること、即ち電界効果型トランジスタの短チャネル化を実現できるのである。
【００８６】
上記の結果、本実施の形態１に例示した技術により、トレンチゲート型の電界効果型トランジスタにおいて、チャネル抵抗を低減させることが可能となる。
【００８７】
（実施の形態２）
本実施の形態２では、上記実施の形態１で例示した、チャネル抵抗の低い電界効果型のパワートランジスタを、電源装置に適用した例を説明する。
【００８８】
図１４には、半導体装置に電力を供給する同期整流方式の電源装置における、電源回路を示している。本実施の形態２では、電力を供給する対象となる半導体装置として、例えばプロセッサとしている。Ｖｉｎは直流電圧源、ＧＮＤはグランド電位、Ｃｉｎは入力容量、ＱＨ１はハイサイド電界効果型トランジスタ（第１電界効果型トランジスタ）、ＱＬ１はローサイド電界効果型トランジスタ（第２電界効果型トランジスタ）、ＤＰ１はハイサイド電界効果型トランジスタＱＨ１に内蔵されているダイオード、ＤＰ２はローサイド電界効果型トランジスタＱＬ１に内蔵されているダイオード、Ｌは出力インダクタ、Ｃｏｕｔは出力容量、３１は電源制御コントローラ、３２はドライバ、３３は電源の負荷となるプロセッサである。
【００８９】
本実施の形態２で例示する上記構成の電源装置の特徴は、整流用としてのハイサイド電界効果型トランジスタＱＨ１、または、転流用としてのローサイド電界効果型トランジスタＱＬ１を有し、これらに、上記実施の形態１で例示した構造のトレンチゲート型の電界効果型トランジスタを適用することである。
【００９０】
整流用ハイサイド電界効果型トランジスタＱＨ１と転流用ローサイド電界効果型トランジスタＱＬ１とは交互にオン・オフする。従って、整流用ハイサイド電界効果型トランジスタＱＨ１がオンのとき、オフ状態である転流用ローサイド電界効果型トランジスタＱＬ１のドレイン電圧は直流電圧源Ｖｉｎとなる。一方、転流用ローサイド電界効果型トランジスタＱＬ１がオンのとき、オフ状態である整流用ハイサイド電界効果型トランジスタＱＨ１のドレイン電圧はグランド電位ＧＮＤとなる。
【００９１】
そして、転流用ローサイド電界効果型トランジスタＱＬ１のドレイン電圧は、出力インダクタＬと出力容量Ｃｏｕｔにより平滑されて直流電圧となり、プロセッサ３３に所望の電圧が供給される。
【００９２】
上記実施の形態１で例示した構造の電界効果型トランジスタはチャネル抵抗Ｒｃｈが低減されていることから、オン抵抗が低い。従って、本実施の形態２において、上記の整流用ハイサイド電界効果型トランジスタＱＨ１、または、転流用ローサイド電界効果型トランジスタＱＬ１に適用することで、電流が同通する際に電界効果型トランジスタの抵抗によって発生する導通損失を低減でき、電源効率を向上させることができる。
【００９３】
ここで、整流用ハイサイド電界効果型トランジスタＱＨ１、または、転流用ローサイド電界効果型トランジスタＱＬ１に適用する電界効果型トランジスタは、上記実施の形態１において詳細を説明したものと同様であり、ここでの説明は省略する。
【００９４】
また、上記実施の形態１では、ゲート電極８をｐ型ウェル３から積極的にはみ出させた構造や、チャネル領域１３から離れた領域でｐ型ウェルが更に深くなるウェル深部ＤＢＷを有する構造などを例示した。そこでは、それぞれの新規構造において、パンチスルーによるリーク電流を抑制しつつ、短チャネル化によるチャネル抵抗Ｒｃｈの低減に効果があることを説明した。従って、本実施の形態２において用いる電界効果型トランジスタとして、上記実施の形態１において例示したいずれの構造の電界効果型トランジスタを用いても、同様の効果が得られる。
【００９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９６】
例えば、上記実施の形態１，２で例示した電界効果型トランジスタは、ｎ型反転層をチャネルとしたｎチャネルトランジスタであったが、ｐ型反転層をチャネルとしたｐチャネルトランジスタとしても、同様の効果が得られる。その場合、表記の極性を反転させることで所望の構造を形成できる。
【産業上の利用可能性】
【００９７】
本発明は、様々な産業機器から電化製品において、例えば、電力制御や電源制御を行うために必要な半導体産業に適用することができる。
【符号の説明】
【００９８】
１  ｎ＋型シリコン基板（半導体基板）
２  ｎ−型シリコン領域（第１半導体領域）
３  ｐ型ウェル（半導体ウェル領域）
４  ｐ＋型半導体領域
５  ｎ＋型半導体領域（第２半導体領域）
６  ゲート酸化膜（ゲート絶縁膜）
７  絶縁膜
８  ゲート電極
９  トレンチ（溝部）
１１  ソース電極
１２  ドレイン電極
１３  チャネル領域
２１  ゲート電極深さ
２２  ゲート電極はみ出し距離
２３  ウェル深部の深さ
２４  チャネル長
２５  ゲート幅
２６  セルピッチ
３１  電源制御コントローラ
３２  ドライバ
３３  プロセッサ
Ｓ１  第１主面
Ｓ２  第２主面
Ａ  第１方向
Ｂ  第２方向
ＣＨ  コンタクトホール
Ｕ  ユニットセル
ＢＧ  ゲート電極底部（ゲート電極の底部）
ＢＷ  ウェル底部
ＤＢＷ  ウェル深部
ＳＢＷ  ウェル浅部
Ｖｉｎ  直流電圧源
ＧＮＤ  グランド電位
Ｃｉｎ  入力容量
Ｃｏｕｔ  出力容量
ＱＨ１  ハイサイド電界効果型トランジスタ（第１電界効果型トランジスタ）
ＱＬ１  ローサイド電界効果型トランジスタ（第２電界効果型トランジスタ）
ＤＰ１，ＤＰ２  ダイオード
Ｌ  出力インダクタ
【図１】
2010283368.tif 000003
【図２】
2010283368.tif 000004
【図３】
2010283368.tif 000005
【図４】
2010283368.tif 000006
【図５】
2010283368.tif 000007
【図６】
2010283368.tif 000008
【図７】
2010283368.tif 000009
【図８】
2010283368.tif 000010
【図９】
2010283368.tif 000011
【図１０】
2010283368.tif 000012
【図１１】
2010283368.tif 000013
【図１２】
2010283368.tif 000014
【図１３】
2010283368.tif 000015
【図１４】
2010283368.tif 000016