(57)【要約】【課題】製造プロセスによるコスト増を抑えつつ、必要なオン電流を確保しながらオフ電流を抑制した薄膜トランジスタを備えた表示装置を提供する。【解決手段】ゲート電極ＧＴと、ゲート電極ＧＴの上側に積層されるドレイン電極ＤＴ及びソース電極ＳＴと、ゲート電極ＧＴの上側でドレイン電極ＤＴ及びソース電極ＳＴの下側に積層される半導体膜Ｓと、半導体膜Ｓの上側に接してテーパ状に形成されて、半導体膜Ｓのドレイン電極ＤＴの側の第１端部ＤＲとソース電極ＳＴ側の第２端部ＳＲを露出させる絶縁膜ＥＳを含み、ドレイン電極ＤＴは、絶縁膜ＥＳの一部に跨って第１端部ＤＲを上側から覆うように配置され、ソース電極ＳＴは、絶縁膜ＥＳの一部に跨って第２端部ＳＲを上側から覆うように配置され、半導体膜Ｓとゲート電極ＧＴは、第１端部ＤＲから所定間隔を離された領域において平面的に重複する、ことを特徴とする薄膜トランジスタＴＦＴを有した表示装置。【選択図】図３
2010205850.tif 000002
【特許請求の範囲】
【請求項１】
透明基板の上側に積層されたゲート電極と、
前記ゲート電極の上側に積層されて、接続された信号線から信号が供給されるドレイン電極と、
前記ゲート電極の上側に積層されるソース電極と、
前記ゲート電極の上側であって、前記ドレイン電極及び前記ソース電極の下側に積層されて、前記ゲート電極が発生させる電界により前記ドレイン電極及び前記ソース電極間の電流を制御する半導体膜と、
前記半導体膜の上側に接してテーパ状に形成されて、前記半導体膜の前記ドレイン電極の側の第１端部と前記ソース電極側の第２端部とを露出させる絶縁膜とを含み、
前記ドレイン電極は、前記絶縁膜の一部に跨って前記第１端部を上側から覆うように配置され、
前記ソース電極は、前記絶縁膜の一部に跨って前記第２端部を上側から覆うように配置され、
前記半導体膜と前記ゲート電極は、前記第１端部から所定間隔を離された領域において平面的に重複する、
ことを特徴とする薄膜トランジスタを有した表示装置。
【請求項２】
請求項１に記載された表示装置において、
前記ゲート電極は、前記半導体膜の中心に対して前記第２端部の側に該ゲート電極の中心が位置するように配置される、
ことを特徴とする表示装置。
【請求項３】
請求項２に記載された表示装置において、
前記半導体膜と前記ゲート電極は、前記第１端部と前記第２端部とに挟まれる領域から前記第２端部における少なくとも一部の領域に跨って、平面的に重複する、
ことを特徴とする表示装置。
【請求項４】
請求項３に記載された表示装置において、
前記ゲート電極は、前記第２端部と平面的に重複する領域から、前記第１端部が設けられている側の反対側に突出するように延設される、
ことを特徴とする表示装置。
【請求項５】
請求項１に記載された表示装置において、
前記半導体膜と前記ゲート電極は、該ゲート電極と前記第２端部とが平面的に重複するのを避けて、該第１端部と該第２端部とに挟まれる領域の一部において平面的に重複する、
ことを特徴とする表示装置。
【請求項６】
請求項５に記載された表示装置において、
前記半導体膜と前記ゲート電極は、前記第１端部及び前記第２端部から前記所定間隔を離された領域において平面的に重複する、
ことを特徴とする表示装置。
【請求項７】
請求項１に記載された表示装置において、
前記ゲート電極は、前記ドレイン電極が前記絶縁膜と跨る部分と平面的に重複するように配置される、
ことを特徴とする表示装置。
【請求項８】
請求項１に記載された表示装置において、
前記半導体膜は、微結晶シリコンによって形成される、
ことを特徴とする表示装置。
【請求項９】
請求項１に記載された表示装置において、
前記半導体膜と前記ゲート電極が平面的に重複する領域は、前記第１端部から０．５μｍ以上離れる、
ことを特徴とする表示装置。
【請求項１０】
請求項１に記載された表示装置において、
前記第１端部と前記ドレイン電極、及び、前記第２端部と前記ソース電極の間には、これらをオーミックコンタクトさせるオーミックコンタクト層が形成される、
ことを特徴とする表示装置。
【請求項１１】
請求項１に記載された表示装置において、
前記ドレイン電極は、映像信号線に接続され、
前記ソース電極は、画素電極に接続され、
前記ゲート電極は、走査信号線に接続され、
前記薄膜トランジスタは、前記映像信号線と前記走査信号線が升目状に敷設された画素領域において形成される、
ことを特徴とする表示装置。
【請求項１２】
請求項１に記載された表示装置において、
前記薄膜トランジスタは、画素領域の周辺に形成され、
前記薄膜トランジスタがオフ状態となる場合に、前記ドレイン電極と前記ゲート電極間の電位差が、前記ソース電極と前記ゲート電極間の電位差よりも高くなる、
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（TFT）を用いて画素の表示制御を行う表示装置に関する。
【背景技術】
【０００２】
従来より、非晶質シリコン（a-Si）を用いて形成される薄膜トランジスタの電気的特性等の性能を向上させることが検討されている。ここで、所望の電気的特性を得るために、例えば、非晶質シリコンを用いて形成される薄膜トランジスタの構造をなるべく維持して設計された製造プロセスを流用しつつ、シリコンの結晶粒径を大きくして電子移動度等を改善するという方向性で検討もなされている。
【０００３】
特許文献１は、このような従来技術の一例であり、図１１は、特許文献１で記載されているものと同様のボトムゲート構造による薄膜トランジスタを示す図である。特許文献１では、同図で示すように、表示装置の製造上の理由等から、多結晶シリコン（p-Si）が非晶質シリコンの下側に積層されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−５５５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１１で示される薄膜トランジスタに着目すると、オン電流は電子移動度の大きい多結晶シリコン層ＳＰを流れるが、オフ電流が問題となる。これは、ゲート電極ＧＴにマイナス電圧が印加すると、多結晶シリコン層ＳＰに正孔が誘起され、ドレイン電極ＤＴ及びソース電極ＳＴと多結晶シリコン層ＳＰとの間に電位障壁がないことから、正孔による電流がそのままドレイン電極ＤＴ及びソース電極ＳＴに流れるためである。
【０００６】
また、図１２は、本願発明者らが検討した構造を示す図である。同図に示される薄膜トランジスタでは、ドレイン電極ＤＴ及びソース電極ＳＴと半導体膜Ｓとが接続する部分が広く形成されて、接触抵抗を低くしている。ここで図６Ａは、図１２に示す薄膜トランジスタにおけるゲート電圧とドレイン電流の特性を示すグラフである。同図のグラフでは、ドレイン電圧１Ｖでは、オン電流が十分に確保されて、かつオフ電流も抑制されていることが示されるとともに、ドレイン電圧１０Ｖでは、オフ電流を抑制できずにリーク電流が流れることが示される。従って、図１２に示す薄膜トランジスタを用いる場合には、ドレイン電圧を例えば５Ｖ以下にするというような制限を設ける必要があり、ドレイン電圧をより高電圧にする場合のオフ電流の抑制が課題となる。
【０００７】
本発明は、製造プロセスによるコスト増を抑えつつ、必要なオン電流を確保しながらオフ電流を抑制した薄膜トランジスタを備えた表示装置を提案することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明に係る表示装置は、透明基板の上側に積層されたゲート電極と、前記ゲート電極の上側に積層されて、接続された信号線から信号が供給されるドレイン電極と、前記ゲート電極の上側に積層されるソース電極と、前記ゲート電極の上側であって、前記ドレイン電極及び前記ソース電極の下側に積層されて、前記ゲート電極が発生させる電界により前記ドレイン電極及び前記ソース電極間の電流を制御する半導体膜と、前記半導体膜の上側に接してテーパ状に形成されて、前記半導体膜の前記ドレイン電極の側の第１端部と前記ソース電極側の第２端部とを露出させる絶縁膜とを含み、前記ドレイン電極は、前記絶縁膜の一部に跨って前記第１端部を上側から覆うように配置され、前記ソース電極は、前記絶縁膜の一部に跨って前記第２端部を上側から覆うように配置され、前記半導体膜と前記ゲート電極は、前記第１端部から所定間隔を離された領域において平面的に重複する、ことを特徴とする薄膜トランジスタを有する。
【０００９】
また、本発明に係る表示装置の一態様では、前記ゲート電極は、前記半導体膜の中心に対して前記第２端部の側に該ゲート電極の中心が位置するように配置される、ことを特徴とする。
【００１０】
また、本発明に係る表示装置の一態様では、前記半導体膜と前記ゲート電極は、前記第１端部と前記第２端部とに挟まれる領域から前記第２端部における少なくとも一部の領域に跨って、平面的に重複する、ことを特徴とする。
【００１１】
また、本発明に係る表示装置の一態様では、前記ゲート電極は、前記第２端部と平面的に重複する領域から、前記第１端部が設けられている側の反対側に突出するように延設される、ことを特徴とする。
【００１２】
また、本発明に係る表示装置の一態様では、前記半導体膜と前記ゲート電極は、該ゲート電極と前記第２端部とが平面的に重複するのを避けて、該第１端部と該第２端部とに挟まれる領域の一部において平面的に重複する、ことを特徴とする。
【００１３】
また、本発明に係る表示装置の一態様では、前記半導体膜と前記ゲート電極は、前記第１端部及び前記第２端部から前記所定間隔を離された領域において平面的に重複する、ことを特徴とする。
【００１４】
また、本発明に係る表示装置の一態様では、前記ゲート電極は、前記ドレイン電極が前記絶縁膜と跨る部分と平面的に重複するように配置される、ことを特徴とする。
【００１５】
また、本発明に係る表示装置の一態様では、前記半導体膜は、微結晶シリコンによって形成される、ことを特徴とする。
【００１６】
また、本発明に係る表示装置の一態様では、前記半導体膜と前記ゲート電極が平面的に重複する領域は、前記第１端部から０．５μｍ以上離れる、ことを特徴とする。
【００１７】
また、本発明に係る表示装置の一態様では、前記第１端部と前記ドレイン電極、及び、前記第２端部と前記ソース電極の間には、これらをオーミックコンタクトさせるオーミックコンタクト層が形成される、ことを特徴とする。
【００１８】
また、本発明に係る表示装置の一態様では、前記ドレイン電極は、映像信号線に接続され、前記ソース電極は、画素電極に接続され、前記ゲート電極は、走査信号線に接続され、前記薄膜トランジスタは、前記映像信号線と前記走査信号線が升目状に敷設された画素領域において形成される、ことを特徴とする。
【００１９】
また、本発明に係る表示装置の一態様では、前記薄膜トランジスタは、画素領域の周辺に形成され、前記薄膜トランジスタがオフ状態となる場合に、前記ドレイン電極と前記ゲート電極間の電位差が、前記ソース電極と前記ゲート電極間の電位差よりも高くなる、ことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、表示装置における薄膜トランジスタの必要なオン電流を確保しつつオフ電流を抑制できる。
【図面の簡単な説明】
【００２１】
【図１】ＩＰＳ方式の液晶表示装置を構成するＴＦＴ基板の等価回路図である。
【図２】第１実施形態に係るＴＦＴ基板の画素の様子を示す拡大平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線における断面図である。
【図４Ａ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｂ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｃ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｄ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｅ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｆ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｇ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｈ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｉ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｊ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ａ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す上面図である。
【図５Ｂ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す上面図である。
【図５Ｃ】第１実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す上面図である。
【図６Ａ】図１２の薄膜トランジスタにおけるゲート電圧とドレイン電流の特性を示すグラフである。
【図６Ｂ】図３の薄膜トランジスタにおけるゲート電圧とドレイン電流の特性を示すグラフである。
【図７】第２実施形態にかかる薄膜トランジスタの断面図を示す図である。
【図８】第３実施形態にかかる薄膜トランジスタの断面図を示す図である。
【図９】ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板の等価回路図の一例を示す図である。
【図１０】ＶＡ方式及びＴＮ方式のＴＦＴ基板に形成される画素の一例を示す拡大平面図である。
【図１１】特許文献１で記載されているものと同様のボトムゲート構造による薄膜トランジスタを示す図である。
【図１２】本願発明者らが検討した構造を示す図である。
【発明を実施するための形態】
【００２２】
[第１実施形態]
以下、本発明の第１実施形態について、図面を参照しながら説明する。本実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、走査信号線、映像信号線、薄膜トランジスタ、画素電極、及び対向電極が配置されたＴＦＴ基板と、当該ＴＦＴ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、当該ＴＦＴ基板とフィルタ基板に光を提供するバックライトとを含んで構成される。このＴＦＴ基板は、ガラス等によって形成された透明基板上に、薄膜トランジスタが配置されている。
【００２３】
図１は、上記の液晶表示装置のＴＦＴ基板ＳＵＢの等価回路図を示している。また、図２は、ＴＦＴ基板ＳＵＢの１つの画素を拡大した様子を示す拡大平面図である。
【００２４】
これらの図において、ＴＦＴ基板ＳＵＢでは、多数の走査信号線ＧＬが互いに等間隔を置いて図中横方向に延びるとともに、多数の映像信号線ＤＬが互いに等間隔をおいて図中縦方向に延びている。そして、これら走査信号線ＧＬ及び映像信号線ＤＬによりマトリクス状に並ぶ画素のそれぞれが区画されている。また、各走査信号線ＧＬと平行に、基準信号線ＣＬが図中横方向に延びている。マトリクス状に画素が区画される領域（画素領域）の周辺には、走査信号線ＧＬに走査信号を提供する走査信号線駆動回路ＧＤＲ、映像信号線ＤＬに映像信号を提供する映像信号線駆動回路ＤＤＲが配置される。
【００２５】
画素領域は、走査信号線ＧＬ及び映像信号線ＤＬが升目状に区画することにより形成される。図２で示すように、各画素の隅には、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する薄膜トランジスタＴＦＴが形成されており、そのゲート電極ＧＴは走査信号線ＧＬに接続され、ドレイン電極ＤＴは映像信号線ＤＬに接続されている。また、各画素には一対の画素電極ＰＸ及び対向電極ＣＴが形成されており、画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極ＳＴに接続され、対向電極ＣＴは基準信号線ＣＬに接続されている。
【００２６】
以上の回路構成において、各画素の対向電極ＣＴには基準信号線ＣＬを介して基準電圧が印加され、走査信号線ＧＬには走査信号線駆動回路ＧＤＲから順次走査信号が提供されることにより、画素行が選択される。そして、画素行の選択のタイミングにおいて、各映像信号線ＤＬに映像信号線駆動回路ＤＤＲが映像信号を供給することにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸと対向電極ＣＴの間に映像信号の電圧に応じた強度の横電解が発生し、この横電解の強度に応じて液晶分子の配向が決まるようになっている。
【００２７】
ここで、図２に示すように、走査信号線ＧＬに接続されたゲート電極ＧＴの上側には、絶縁膜ＥＳが形成されて、さらにドレイン電極ＤＴ及びソース電極ＳＴとが絶縁膜ＥＳに跨って、その一部と重なるように形成されている。
【００２８】
図３は、図２に示すIII−III線の断面を示す図であり、映像信号線ＤＬが延伸する方向に対して垂直な断面である。同図に示すように、ＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴでは、ゲート電極ＧＴの上側にゲート絶縁膜ＧＩ１を介して半導体膜Ｓが配置される。半導体膜Ｓの上側には絶縁膜ＥＳが半導体膜Ｓと接して配置され、半導体膜Ｓの両端部は絶縁膜ＥＳから露出される。また、絶縁膜ＥＳの両側には、ドレイン電極ＤＴとソース電極ＳＴがそれぞれ配置される。半導体膜Ｓにおいて絶縁膜ＥＳから露出する第１端部ＤＲは、オーミックコンタクト層ＤＳを介してドレイン電極ＤＴと電気的に接続され、第２端部ＳＲも同様にオーミックコンタクト層ＤＳを介してソース電極ＳＴと電気的に接続される。このオーミックコンタクト層ＤＳは、不純物が添加されつつ非晶質シリコンが成膜されて形成される層であり、第１端部ＤＲ及び第２端部ＳＲは、図３で示すように、オーミックコンタクト層ＤＳに被覆される。なお、オーミックコンタクトとは、配線層と半導体層等の電気的接触部において、電圧−電流特性が直線性を示すコンタクトのことをいう。
【００２９】
そして特に、本実施形態では、ドレイン電極ＤＴ側で絶縁膜ＥＳから露出される半導体膜Ｓの領域（第１端部ＤＲ）と、ゲート電極ＧＴとが平面的に重複するのを避けるように、ゲート電極ＧＴと半導体膜Ｓが重複する領域が第１端部ＤＲから所定間隔をおいて位置する。また、絶縁膜ＥＳは、半導体膜Ｓの略中心となる位置に配置され、絶縁膜ＥＳに覆われる半導体膜Ｓの領域（第１端部ＤＲ及び第２端部ＳＲに挟まれる領域）において、ゲート電極ＧＴが発生させる電界によりドレイン電極ＤＴ及びソース電極ＳＴ間の電流を制御するチャネル領域が形成される。ゲート電極ＧＴは、半導体膜Ｓの第１端部ＤＲ及び第２端部ＳＲに挟まれる領域の少なくとも一部において平面的に重複している。そして、ゲート電極ＧＴが第１端部ＤＲと平面的に重複するのを避けるように、絶縁膜ＥＳと半導体膜Ｓとゲート電極ＧＴがそれぞれ配置される。ゲート電極ＧＴから第１端部ＤＲが平面的に離れて配置されることで、スイッチオフ時に、ゲート電極ＧＴ及びソース電極ＳＴ間よりも電位差が大きくなりやすいゲート電極ＧＴ及びドレイン電極ＤＴ間の電界集中が緩和されて、リーク電流が抑制される（図６Ｂ）。第１端部ＤＲと、半導体膜Ｓにおいてゲート電極ＧＴと平面的に重複する領域との間の距離Ｄは、０．５μｍ以上とするのが好適であり、距離Ｄを長くするとオン電流が低下するために数μｍ程度の長さとされる。
【００３０】
また、本実施形態における薄膜トランジスタＴＦＴでは、ゲート電極ＧＴの中心が、半導体膜Ｓの中心よりも第２端部ＳＲ側（ソース電極ＳＴ側）に位置するように、ゲート電極ＧＴ及び半導体膜Ｓがそれぞれ配置される。そして図３で示されるように、ゲート電極ＧＴは、第１端部ＤＲ及び第２端部ＳＲに挟まれる領域と、第２端部ＳＲにおける一部の領域とに跨って半導体膜Ｓと平面的に重複する。ゲート電極ＧＴと第２端部ＳＲの一部の領域が平面的に重複することにより、オン電流の低下が抑制される。
【００３１】
以下においては、本実施形態における薄膜トランジスタＴＦＴの構造により、スイッチオフ時に流れる電流（オフリーク電流）を少なくすることができる理由について具体的に説明する。ドレイン電極ＤＴに印加されるデータ信号は、液晶分子を長寿命化するために、例えば、１フレーム毎に液晶分子にかかる電圧の正負を反転するフレーム反転駆動法が採用される。このため、ドレイン電極ＤＴが基準電位よりも高い電位となる場合（以下、ドレイン電極高電位状態）と、ドレイン電極ＤＴが基準電位よりも低い電位となる場合（以下、ドレイン電極低電位状態）とが存在する。
【００３２】
また、ソース電極ＳＴに着目すると、薄膜トランジスタＴＦＴのオン時に、ソース電極ＳＴを経て画素電極ＰＸに容量が蓄積される。この画素電極ＰＸに蓄積された容量は、薄膜トランジスタＴＦＴのオフ時にも保持されて、ソース電極ＳＴには画素電極ＰＸに伴う容量の電位がかかることとなる。ドレイン電極高電位状態で画素電極ＰＸに容量が蓄積された状態（以下、ソース電極高電位状態）でのソース電極ＳＴは、半導体膜Ｓ等を経て電圧降下が生じて画素電極ＰＸに電荷が蓄積されるため、ドレイン電極高電位状態のドレイン電極ＤＴの電位よりも低くなる。また、ドレイン電極低電位状態で画素電極ＰＸに容量が蓄積された状態（以下、ソース電極低電位状態）でのソース電極ＳＴは、電圧降下によりドレイン電極低電位状態のドレイン電極ＤＴの電位よりも高くなるが、基準電位よりも電位が低くなる。
【００３３】
本実施形態では、薄膜トランジスタＴＦＴのオフ時のゲート電極ＧＴには負の電位が印加されて、上記の各状態におけるドレイン電極ＤＴ及びソース電極ＳＴには正の電位が印加される。また、上記の４つの状態のうち、ドレイン電極高電位状態のドレイン電極ＤＴの電位が最も高くなり、このときに、オフ時のゲート電極ＧＴとの電位差が最大となってオフリーク電流が最も発生しやすくなる。上述したように、ゲート電極ＧＴと第１端部ＤＲとの平面的な重複を避けることで、電界集中を緩和してオフリーク電流を抑制する。
【００３４】
なお、図３で示すように、第２端部ＳＲとゲート電極ＧＴが平面的に重複しているために、ソース電極高電位状態においてこれらの間に電界集中は生じやすくなるが、もともとドレイン電極高電位状態におけるドレイン電極ＤＴよりも電位差が少ない。また、仮にソース電極ＳＴとゲート電極ＧＴとの間でリーク電流が生じても、画素電極ＰＸに蓄積された電荷が流出することによりソース電極ＳＴの電位が低下するために、オフリーク電流は限定的なものとなる。
【００３５】
半導体膜Ｓは、非晶質シリコンがＣＶＤ法等により成膜されて、レーザーアニール等によって、微結晶シリコン（μc-Si）等の結晶性シリコンへと結晶化される。一般に、半導体膜Ｓにおけるシリコンの結晶性が向上するにつれて、結晶サイズが大きくなるために電子移動度が向上するが、要求されるプロセス温度が高温になるためにプロセスコストが増大することとなる。本実施形態における半導体膜Ｓは、結晶粒径が１０ｎｍ以上１００ｎｍ程度以下の範囲にある微結晶シリコンであるが、多結晶シリコンであってもよい。なお、半導体膜Ｓにおける結晶粒径は、反射電子線回折やラマン分光法等によって確認される。
【００３６】
半導体膜Ｓの上側には、当該半導体膜Ｓに接して絶縁膜ＥＳが、例えば、二酸化シリコン（ＳｉＯ２）で形成される。この絶縁膜は、ドレイン電極ＤＴ等をエッチングして加工する際に半導体膜Ｓのチャネル領域が形成される部分にエッチングが及ばないようにする役割を果たす。また、絶縁膜ＥＳは、後述するようにウェットエッチングにより、図３で示すようなテーパ形状に加工されるため、半導体膜Ｓの略中心となる位置に形成されて、第１端部ＤＲと第２端部ＳＲが略対称に絶縁膜ＥＳから露出されて形成されることとなる。なお、この第１端部ＤＲ及び第２端部ＳＲには、絶縁膜ＥＳをマスクとして、リン（Ｐ）等のＮ型の不純物が打ち込まれてもよい。このようにすると、第１端部ＤＲ及び第２端部ＳＲと、絶縁膜ＥＳに上側から覆われる半導体膜Ｓの領域との境界には、ゲート電圧が印加されない場合に空乏層が形成されることとなる。
【００３７】
オーミックコンタクト層ＤＳと、ドレイン電極ＤＴは、断面が台形状となる絶縁膜ＥＳの一部と第１端部ＤＲとに跨って、これらの上側に延在するように設けられる。ソース電極ＳＴも同様に設けられる。ドレイン電極ＤＴ及びソース電極ＳＴは、主にアルミニウム等の金属で形成されて、オーミックコンタクト層ＤＳの上側を覆うようにそれぞれ形成される。図３等で示すように、ゲート電極ＧＴは、第１端部ＤＲから所定間隔を置いて半導体膜Ｓと重複しているのであれば、ドレイン電極ＤＴが絶縁膜ＥＳと平面的に重複する部分と重複してよい。なお、本実施形態におけるオーミックコンタクト層ＤＳと第１端部ＤＲ及び第２端部ＳＲの間の層には、非晶質シリコン層が形成されてもよい。この場合には、まず、所定の厚みで当該非晶質シリコン層が成膜されて、その後に当該非晶質シリコンによる成膜が継続されつつリン等の不純物が添加されてオーミックコンタクト層ＤＳが形成される。下層に設けられた非晶質シリコン層は、半導体膜Ｓ及びドレイン電極ＤＴ及びソース電極ＳＴの間において抵抗として機能して、薄膜トランジスタＴＦＴのオフ時に発生しうる電界集中を緩和させる。
【００３８】
以上では、本実施形態におけるＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴについて説明した。以下では、かかる薄膜トランジスタＴＦＴを製造する方法について、図４Ａ〜図４Ｊ、及び図５Ａ〜図５Ｃを用いて説明する。
【００３９】
まず、ガラス基板等の透明基板ＧＡに汚染防止膜ＧＮが成膜されて、ゲート電極ＧＴが形成される（図４Ａ）。汚染防止膜ＧＮは、例えばＣＶＤ法により窒化シリコン（ＳｉＮ）が成膜される。また、ゲート電極ＧＴは、例えばモリブデン等の導電性の金属で形成されて、公知のリソグラフィ工程とエッチング工程を経てその形状が同図に示すように加工される。
【００４０】
次に、ゲート電極ＧＴを被覆するようにゲート絶縁膜ＧＩ１が形成されるとともに、半導体膜Ｓがゲート絶縁膜ＧＩ１上に形成される（図４Ｂ）。ゲート絶縁膜ＧＩ１は、例えば二酸化シリコンであり、ＣＶＤ法によって成膜される。半導体膜Ｓは、まず、非晶質シリコンがＣＶＤ法によって成膜されて、熱処理されることにより微結晶シリコンへと結晶化される。このとき、エキシマレーザ、もしくはＲＴＡ（Rapid Thermal Anneal）法を用いて多結晶シリコンへと結晶化されてもよい。その後、結晶化された半導体膜Ｓの上側に、ＣＶＤ法により二酸化シリコンを成膜して、絶縁膜ＥＳが積層される（図４Ｃ）。そして、絶縁膜ＥＳ上に、公知のリソグラフィ工程を経て、レジストパターンＲＰが形成される（図４Ｄ）。この公知のリソグラフィ工程では、まず、フォトレジストを上記の絶縁膜ＥＳ上に塗布し、該フォトレジスト上に、所定のパターンが形成されたフォトマスクを介して紫外線等を照射する。フォトマスク上のパターンに対応するパターンがフォトレジスト上に転写されると、エキシマレーザが照射される部分と照射されない部分が生じて、照射される部分のフォトレジストに化学反応が生じる。そして、現像プロセスにより、フォトレジストにける化学反応が生じた部分、或いは、化学反応が生じなかった部分が除去されて、レジストパターンＲＰが形成されることとなる。このレジストパターンＲＰの形状は、半導体膜Ｓを加工する形状で形成される。
【００４１】
そして、レジストパターンＲＰをマスクにして、フッ酸系でウェットエッチングを行い、積層されている絶縁膜ＥＳが加工される（図４Ｅ）。このとき、絶縁膜ＥＳをサイドエッチングして、レジストパターンＲＰの内側に絶縁膜ＥＳが形成されるようにする。ウェットエッチングによって絶縁膜ＥＳを加工した後、レジストパターンＲＰに従って、ドライエッチングをすることにより、半導体膜ＳがレジストパターンＲＰと同様の形状に加工される（図４Ｆ）。絶縁膜ＥＳは、レジストパターンＲＰの外延部からその内側に略均等に侵食されることにより形成される。一方、半導体膜Ｓは、レジストパターンＲＰの形状と略同じ形状に形成される。従って、絶縁膜ＥＳは、レジストパターンＲＰの両側からほぼ均等にサイドエッチングされるため、半導体膜Ｓの略中心となる位置を中心とする領域に形成されることとなる。
【００４２】
そしてこの後、レジストパターンＲＰが酸素プラズマ等を用いるアッシングにより除去される（図４Ｇ）。ここで図５Ａは、図４Ｇにおける各層が加工された様子を示す上面図である。図５Ａに示すように、絶縁膜ＥＳから露出している半導体膜Ｓの領域ＮＲは、絶縁膜ＥＳを囲むように形成されている。
【００４３】
図４Ｇの状態から、オーミックコンタクト層ＤＳと、ドレイン電極ＤＴ及びソース電極ＳＴを形成する金属膜が成膜される（図４Ｈ）。まずオーミックコンタクト層ＤＳは、例えばリン等の不純物を高濃度に添加しつつ非晶質シリコンをＰＥＣＶＤ法により成膜することで形成される。ドレイン電極ＤＴ及びソース電極ＳＴは、スパッタリング法により、バリアメタル層ＭＢ、主配線層ＭＭ、キャップメタル層ＭＣがそれぞれ形成される。このとき、バリアメタル層ＭＢおよびキャップメタル層ＭＣは、例えば、チタン、タングステン、クロムやモリブデン等の高融点の金属による導電性の金属薄膜により形成される。主配線層ＭＭは、アルミニウム又はアルミニウムを含む合金で形成される。なお、アルミニウム又はアルミニウム系の合金は、リン等の不純物とともに成膜された非晶質シリコンと良質なオーミックコンタクトをとる。
【００４４】
そして、キャップメタル層ＭＣ、主配線層ＭＭ、バリアメタル層ＭＢ、及び、オーミックコンタクト層ＤＳは、公知のリソグラフィ工程およびエッチング工程によって、ドレイン電極ＤＴおよびソース電極ＳＴの形状に加工される（図４Ｉ）。ここで、図５Ｂ及び図５Ｃは、図４Ｉにおける各層が加工された様子を示す上面図である。まず、キャップメタル層ＭＣ上にドレイン電極ＤＴ及びソース電極ＳＴを形成するためのレジストパターンを形成し、該レジストパターンに従って、キャップメタル層ＭＣ、主配線層ＭＭ、バリアメタル層ＭＢがウェットエッチングされて、ドレイン電極ＤＴおよびソース電極ＳＴが形成される。さらに形状が加工されたドレイン電極ＤＴ及びソース電極ＳＴをマスクとして、オーミックコンタクト層ＤＳをドライエッチングし、ドレイン電極ＤＴ及びソース電極ＳＴと同様の形状に加工する（図５Ｂ）。これにより、オーミックコンタクト層ＤＳ（図５Ｂにおいて不図示）は、ドレイン電極ＤＴ等と同様のパターンで加工されて、これらから覆われるように形成されることとなる。そしてさらに、オーミックコンタクト層ＤＳを加工するドライエッチングをそのまま継続して、領域ＮＲを加工し、第１端部ＤＲ及び第２端部ＳＲを形成する（図５Ｃ）。このとき絶縁膜ＥＳは、半導体膜Ｓにドライエッチングが及ばないようにさせるエッチングストッパーの役割を果たす。最後に、上記の構造全体に、パッシベーション膜ＰＡが、プラズマＣＶＤ法により窒化シリコンで成膜される（図４Ｊ）。このパッシベーション膜ＰＡにより、上述のようにして形成された薄膜トランジスタＴＦＴが保護される。
【００４５】
なお、本実施形態では、フレーム反転駆動回路によって、１フレーム毎に液晶分子に係る電圧の正負を反転させているが、ライン反転駆動やドット反転駆動等によって極性を反転させるようにしてもよい。
【００４６】
なお、本実施形態では、薄膜トランジスタＴＦＴは図２で示すように画素において形成される画素トランジスタであるが、映像信号線駆動回路ＤＤＲや走査信号線駆動回路ＧＤＲ等の画素領域の周辺に形成される回路（周辺回路）における薄膜トランジスタであってもよい。周辺回路における薄膜トランジスタの場合にも、画素トランジスタと同様に、ドレイン電極ＤＴからソース電極ＳＴに接続された素子に、所定の電位に対して交互に反転した電位による信号が提供されてよい。また、画素トランジスタとは異なり、ドレイン電極ＤＴからソース電極ＳＴに接続された素子に、交互に反転しない電位による信号が提供されてもよい。周辺回路の薄膜トランジスタの場合においても、スイッチオフ時に電極間で生じる電位差が、ソース電極ＳＴとゲート電極ＧＴ間よりもドレイン電極ＤＴとゲート電極ＧＴ間で大きくなるように、スイッチオフ時のゲート電圧やドレイン電極ＤＴから提供される信号の電位が設定される。
【００４７】
[第２実施形態]
上記の第１実施形態では、図２及び図３で示すように、ゲート電極ＧＴが、第１端部ＤＲ及び第２端部ＳＲに挟まれる領域の一部と、第２端部ＳＲの一部の領域において平面的に重複する。しかし、第２実施形態では、ゲート電極ＧＴは、第２端部ＳＲと平面的に重複するのを避けて、第１端部ＤＲ及び第２端部ＳＲに挟まれる領域の一部と重複しており、かかる点以外は略同様であるため説明を省略する。また、第２実施形態では、図７で示すように、ゲート電極ＧＴは、第１端部ＤＲと第２端部ＳＲから等間隔を置いて離れた位置に半導体膜Ｓに対して対称に形成されるが、ゲート電極ＧＴが第２端部ＳＲ側に偏って非対称に配置されてもよい。ゲート電極ＧＴが第２端部ＳＲと重複しないことにより、オフリーク電流がさらに抑制されることとなる。
【００４８】
[第３実施形態]
上記の第１実施形態では、図２及び図３で示すように、ゲート電極ＧＴが、第１端部ＤＲ及び第２端部ＳＲに挟まれる領域の一部と、第２端部ＳＲの一部の領域において平面的に重複する。しかし、第３実施形態では、図８で示すように、ゲート電極ＧＴは、第１端部ＤＲ及び第２端部ＳＲに挟まれる領域の一部と、第２端部ＳＲにおいて平面的に重複するとともに、さらに、第２端部ＳＲから第１端部ＤＲが設けられている側の反対側に突出するように延設される。ゲート電極ＧＴが、第２端部ＳＲと平面的に重複する領域を超えてさらにソース電極ＳＴ側に延設されることで、オン電流の低下がさらに抑制されることとなる。
【００４９】
なお、上記の各実施形態に係る液晶表示装置において、上記では液晶の駆動方式をＩＰＳ方式として説明しているが、本発明は例えばＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等のその他の方式の駆動方式であってもよい。図１０は、ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板ＳＵＢの等価回路を示す図であり、図１１は、これらの方式の表示装置のＴＦＴ基板ＳＵＢにおける１つの画素を示す拡大平面図である。ＶＡ方式及びＴＮ方式の場合には、ＴＦＴ基板ＳＵＢに対向電極ＣＴ及び基準信号線ＣＬが設けられる代わりに、ＴＦＴ基板ＳＵＢと対向してカラーフィルタが設けられた対向基板に、対向電極ＣＴが設けられている。
【００５０】
なお、上記の各実施形態では、本発明に係る表示装置を液晶表示装置として説明しているが、これに限定されることはなく、たとえば有機ＥＬ（Electro Luminescence）素子等の他の表示装置にも適用できることはいまでもない。有機ＥＬ表示装置ではバックライトが不要であるため、画素領域に設けられる画素トランジスタにおいて半導体膜Ｓをバックライトから遮光する必要がなくなるため、上記の各実施形態の構成は特に適している。
【００５１】
以上説明した本発明の各実施形態に係る表示装置は、上記の各実施形態によっては限定されず、その技術的思想の範囲内において異なる形態にて実施されてよい。
【符号の説明】
【００５２】
ＳＵＢ  ＴＦＴ基板、ＧＬ  走査信号線、ＣＬ  基準信号線、ＰＸ  画素電極、ＣＴ  対向電極、ＴＦＴ  薄膜トランジスタ、ＤＴ  ドレイン電極、ＳＴ  ソース電極、ＧＴ  ゲート電極、ＥＳ  絶縁膜、ＤＳ  オーミックコンタクト層、Ｓ  半導体膜、ＧＡ  透明基板、ＧＮ  汚染防止膜、ＧＩ１  ゲート絶縁膜、ＤＲ  第１端部、ＳＲ  第２端部、ＭＢ  バリアメタル層、ＭＭ  主配線層、ＭＣ  キャップメタル層、ＲＰ  レジストパターン、ＮＲ  領域、ＰＡ  パシベーション膜、ＳＡ  非晶質シリコン層、ＳＰ  多結晶シリコン層、ＧＤＲ  走査信号線駆動回路、ＤＤＲ  映像信号線駆動回路。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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