(57)【要約】【課題】不揮発性メモリセルを有する半導体装置において、メモリ周辺回路の信頼性を向上させることのできる技術を提供する。【解決手段】メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４を、半導体基板１の主面上に順次積層された下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔにより構成し、続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐを構成する。メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８を、半導体基板１の主面上に形成された酸化シリコン膜により構成する。【選択図】図１５
2010205791.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル、ならびに前記メモリセルの周辺に第１ゲート電圧で動作する低圧系ＭＩＳＦＥＴおよび前記第１ゲート電圧よりも高い第２ゲート電圧で動作する第１高圧系ＭＩＳＦＥＴを備える周辺回路を有する半導体装置であって、
前記メモリセルは、
第１導電型の半導体基板の主面に形成された第１絶縁膜からなる第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１導電膜からなる選択ゲート電極と、
前記選択ゲート電極の片側面に形成された第２導電膜からなるメモリゲート電極と、
前記選択ゲート電極と前記メモリゲート電極との間に形成され、かつ、前記メモリゲート電極と前記半導体基板との間に形成された第２絶縁膜からなる第２ゲート絶縁膜と、
前記選択ゲート電極下の第１チャネル領域と、
前記メモリゲート電極下の第２チャネル領域と、
前記第１及び第２チャネル領域を挟んで前記半導体基板に形成されたソース領域およびドレイン領域と、
を含み、
前記第１高圧系ＭＩＳＦＥＴは、
前記半導体基板の主面に形成された前記第２絶縁膜からなる第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された前記第２導電膜からなるゲート電極と、
を含み、
前記第２絶縁膜は、下層の絶縁膜、前記下層の絶縁膜上に形成された電荷蓄積層および前記電荷蓄積層上に形成された上層の絶縁膜からなる積層膜によって形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記低圧系ＭＩＳＦＥＴは、
前記半導体基板の主面に形成された前記第１絶縁膜からなる第４ゲート絶縁膜と、
前記第４ゲート絶縁膜上に形成された前記第１導電膜からなるゲート電極と、
を含み、
前記第１絶縁膜は、単層の絶縁膜によって形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、さらに、前記第１ゲート電圧と同じか、または前記第１ゲート電圧よりも高く、かつ、前記第２ゲート電圧よりも低い第３ゲート電圧で動作する第２高圧系ＭＩＳＦＥＴが前記周辺回路に形成されており、
前記低圧系ＭＩＳＦＥＴは、
前記半導体基板の主面に形成された前記第１絶縁膜からなる第４ゲート絶縁膜と、
前記第４ゲート絶縁膜上に形成された前記第１導電膜からなるゲート電極と、
を含み、
前記第２高圧系ＭＩＳＦＥＴは、
前記半導体基板の主面上に形成され、前記第１絶縁膜の厚さよりも厚く、前記第２絶縁膜の厚さよりも薄い第３絶縁膜からなる第５ゲート絶縁膜と、
前記第５ゲート絶縁膜上に形成された前記第１導電膜からなるゲート電極と、
を含み、
前記第３絶縁膜は、単層の絶縁膜によって形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記周辺回路には、ｎ型の導電性を示すｎ型のウェルおよびｐ型の導電性を示すｐ型のウェルが形成されており、
前記ｐ型のウェルにｎチャネル型の前記第１高圧系ＭＩＳＦＥＴが形成され、前記ｎ型のウェルにｐチャネル型の前記第１高圧系ＭＩＳＦＥＴが形成され、前記ｎチャネル型の第１高圧系ＭＩＳＦＥＴのゲート電極および前記ｐチャネル型の第１高圧系ＭＩＳＦＥＴのゲート電極は、ｎ型の導電性を示す前記第２導電膜によって構成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記ｎチャネル型の第１高圧系ＭＩＳＦＥＴのチャネル領域にはｐ型の不純物が導入され、前記ｐチャネル型の第１高圧系ＭＩＳＦＥＴのチャネル領域にはｐ型の不純物が導入されており、前記ｐチャネル型の第１高圧系ＭＩＳＦＥＴは埋め込みチャネル型のＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項６】
請求項２記載の半導体装置において、前記周辺回路には、ｎ型の導電性を示す第１ｎ型ウェルおよび第２ｎ型ウェル、ならびにｐ型の導電性を示す第１ｐ型ウェルおよび第２ｐ型ウェルが形成されており、
前記第１ｐ型ウェルにｎチャネル型の前記第１高圧系ＭＩＳＦＥＴが形成され、前記第２ｐ型ウェルにｎチャネル型の前記低圧系ＭＩＳＦＥＴが形成され、前記第１ｎ型ウェルにｐチャネル型の前記第１高圧系ＭＩＳＦＥＴが形成され、前記第２ｎ型ウェルにｐチャネル型の前記低圧系ＭＩＳＦＥＴが形成され、
前記ｎチャネル型の第１高圧系ＭＩＳＦＥＴのゲート電極および前記ｐチャネル型の第１高圧系ＭＩＳＦＥＴのゲート電極は、ｎ型の導電性を示す前記第２導電膜によって構成され、前記ｎチャネル型の低圧系ＭＩＳＦＥＴのゲート電極は、ｎ型の導電性を示す前記第１導電膜によって構成され、前記ｐチャネル型の低圧系ＭＩＳＦＥＴのゲート電極は、ｐ型の導電性を示す前記第１導電膜によって構成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記ｎチャネル型の第１高圧系ＭＩＳＦＥＴのチャネル領域にはｐ型の不純物が導入され、前記ｐチャネル型の第１高圧系ＭＩＳＦＥＴのチャネル領域にはｐ型の不純物が導入されており、前記ｐチャネル型の第１高圧系ＭＩＳＦＥＴは埋め込みチャネル型のＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記第１高圧系ＭＩＳＦＥＴのゲート電極の上面に、前記第１高圧系ＭＩＳＦＥＴのゲート電極の上面のみに積層された絶縁膜が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記第２絶縁膜を構成する前記下層の絶縁膜、前記電荷蓄積層および前記上層の絶縁膜はそれぞれ酸化シリコン、窒化シリコンおよび酸化シリコンからなることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記第１絶縁膜は酸化シリコンからなることを特徴とする半導体装置。
【請求項１１】
請求項３記載の半導体装置において、前記第３絶縁膜は酸化シリコンからなることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、前記第１絶縁膜の厚さはＳｉＯ２換算膜厚で１〜５ｎｍであり、前記第２絶縁膜の厚さはＳｉＯ２換算膜厚で１０〜２０ｎｍであることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、前記第１高圧系ＭＩＳＦＥＴのゲート長は、前記低圧系ＭＩＳＦＥＴのゲート長よりも長いことを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、前記メモリゲート電極はサイドウォール状に形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、前記メモリゲート電極は、前記第２絶縁膜を介して前記選択ゲート電極の上面の一部に乗り上げていることを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置において、前記メモリセルは、前記選択ゲート電極の他方の片側面に形成された前記第２導電膜からなる前記メモリゲート電極をさらに有することを特徴とする半導体装置。
【請求項１７】
半導体基板のメモリ領域にメモリセルを形成し、前記メモリ領域の周囲の第１周辺回路領域にｎチャネル型の高圧系ＭＩＳＦＥＴおよびｐチャネル型の高圧系ＭＩＳＦＥＴを形成し、前記メモリ領域の周囲の前記第１周辺回路領域とは異なる第２周辺回路領域にｎチャネル型の低圧系ＭＩＳＦＥＴおよびｐチャネル型の低圧系ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記メモリ領域にｐ型の導電性を示す第３ｐ型ウェルを形成し、前記第１周辺回路領域の互いに異なる領域にｐ型の導電性を示す第１ｐ型ウェルおよびｎ型の導電性を示す第１ｎ型ウェルを形成し、前記第２周辺回路領域の互いに異なる領域にｐ型の導電性を示す第２ｐ型ウェルおよびｎ型の導電性を示す第２ｎ型ウェルを形成する工程と、
（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第１導電膜を形成した後、前記第３ｐ型ウェル上および前記第２ｐ型ウェル上の前記第１導電膜にｎ型の不純物を導入し、前記第２ｎ型ウェル上の前記第１導電膜にｐ型の不純物を導入する工程と、
（ｄ）前記メモリ領域および前記第２周辺回路領域の前記第１導電膜を加工することによって、前記第３ｐ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなるｎ型の導電性を示す選択ゲート電極を形成し、前記第２ｐ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなるｎ型の導電性を示す前記ｎチャネル型の低圧系ＭＩＳＦＥＴのゲート電極を形成し、前記第２ｎ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなるｐ型の導電性を示す前記ｐチャネル型の低圧系ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程の後に、前記半導体基板上に第２絶縁膜を形成する工程と、
（ｆ）前記第２絶縁膜上にｎ型の不純物が導入された第２導電膜を堆積する工程と、
（ｇ）前記メモリ領域および前記第１周辺回路領域の前記第２導電膜を加工することによって、前記選択ゲート電極の側面にメモリゲート電極を形成し、前記第１ｐ型ウェル上に前記第２絶縁膜を介して前記第２導電膜からなるｎ型の導電性を示す前記ｎチャネル型の高圧系ＭＩＳＦＥＴのゲート電極を形成し、前記第１ｎ型ウェル上に前記第２絶縁膜を介して前記第２導電膜からなるｎ型の導電性を示す前記ｐチャネル型の高圧系ＭＩＳＦＥＴのゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板のメモリ領域にメモリセルを形成し、前記メモリ領域の周囲の第１周辺回路領域にｎチャネル型の高圧系ＭＩＳＦＥＴおよびｐチャネル型の高圧系ＭＩＳＦＥＴを形成し、前記メモリ領域の周囲の前記第１周辺回路領域とは異なる第２周辺回路領域にｎチャネル型の低圧系ＭＩＳＦＥＴおよびｐチャネル型の低圧系ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記メモリ領域にｐ型の導電性を示す第３ｐ型ウェルを形成し、前記第１周辺回路領域の互いに異なる領域にｐ型の導電性を示す第１ｐ型ウェルおよびｎ型の導電性を示す第１ｎ型ウェルを形成し、前記第２周辺回路領域の互いに異なる領域にｐ型の導電性を示す第２ｐ型ウェルおよびｎ型の導電性を示す第２ｎ型ウェルを形成する工程と、
（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第１導電膜を形成した後、前記第３ｐ型ウェル上および前記第２ｐ型ウェル上の前記第１導電膜にｎ型の不純物を導入し、前記第２ｎ型ウェル上の前記第１導電膜にｐ型の不純物を導入する工程と、
（ｄ）前記メモリ領域の前記第１導電膜を加工することによって、前記第３ｐ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなるｎ型の導電性を示す選択ゲート電極を形成し、前記第２周辺回路領域の前記第１導電膜および前記第１絶縁膜を残して、前記第１周辺回路領域の前記第１導電膜および前記第１絶縁膜を除去する工程と、
（ｅ）前記（ｄ）工程の後に、前記半導体基板上に第２絶縁膜を形成する工程と、
（ｆ）前記第２絶縁膜上にｎ型の不純物が導入された第２導電膜を堆積する工程と、
（ｇ）前記メモリ領域および前記第１周辺回路領域の前記第２導電膜を加工することによって、前記選択ゲート電極の側面にメモリゲート電極を形成し、前記第１ｐ型ウェル上に前記第２絶縁膜を介して前記第２導電膜からなるｎ型の導電性を示す前記ｎチャネル型の高圧系ＭＩＳＦＥＴのゲート電極を形成し、前記第１ｎ型ウェル上に前記第２絶縁膜を介して前記第２導電膜からなるｎ型の導電性を示す前記ｐチャネル型の高圧系ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｈ）前記第２周辺回路領域の前記第２導電膜および前記第２絶縁膜を除去する工程と、
（ｉ）前記第２周辺回路領域の前記第１導電膜を加工することによって、前記第２ｐ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなるｎ型の導電性を示す前記ｎチャネル型の低圧系ＭＩＳＦＥＴのゲート電極を形成し、前記第２ｎ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなるｐ型の導電性を示す前記ｐチャネル型の低圧系ＭＩＳＦＥＴのゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板のメモリ領域にメモリセルを形成し、前記メモリ領域の周囲の第１周辺回路領域にｎチャネル型の高圧系ＭＩＳＦＥＴおよびｐチャネル型の高圧系ＭＩＳＦＥＴを形成し、前記メモリ領域の周囲の前記第１周辺回路領域とは異なる第２周辺回路領域にｎチャネル型の低圧系ＭＩＳＦＥＴおよびｐチャネル型の低圧系ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記メモリ領域にｐ型の導電性を示す第３ｐ型ウェルを形成し、前記第１周辺回路領域の互いに異なる領域にｐ型の導電性を示す第１ｐ型ウェルおよびｎ型の導電性を示す第１ｎ型ウェルを形成し、前記第２周辺回路領域の互いに異なる領域にｐ型の導電性を示す第２ｐ型ウェルおよびｎ型の導電性を示す第２ｎ型ウェルを形成する工程と、
（ｂ）前記半導体基板の主面に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第１導電膜を形成した後、前記第３ｐ型ウェル上および前記第２ｐ型ウェル上の前記第１導電膜にｎ型の不純物を導入し、前記第２ｎ型ウェル上の前記第１導電膜にｐ型の不純物を導入する工程と、
（ｄ）前記メモリ領域および前記第２周辺回路領域の前記第１導電膜を加工することによって、前記第３ｐ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなるｎ型の導電性を示す選択ゲート電極を形成し、前記第２ｐ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなるｎ型の導電性を示す前記ｎチャネル型の低圧系ＭＩＳＦＥＴのゲート電極を形成し、前記第２ｎ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなるｐ型の導電性を示す前記ｐチャネル型の低圧系ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程の後に、前記半導体基板上に第２絶縁膜を形成する工程と、
（ｆ）前記第２絶縁膜上にｎ型の不純物が導入された第２導電膜を堆積した後、前記第２導電膜上に第４絶縁膜を形成する工程と、
（ｇ）前記メモリ領域および前記第１周辺回路領域の前記第４絶縁膜および前記第２導電膜を加工することによって、前記選択ゲート電極の側面にメモリゲート電極を形成し、前記第１ｐ型ウェル上に前記第２絶縁膜を介して前記第２導電膜からなるｎ型の導電性を示す前記ｎチャネル型の高圧系ＭＩＳＦＥＴのゲート電極を形成し、前記ｎチャネル型の高圧系ＭＩＳＦＥＴのゲート電極の上面のみに前記第４絶縁膜を残し、前記第１ｎ型ウェル上に前記第２絶縁膜を介して前記第２導電膜からなるｎ型の導電性を示す前記ｐチャネル型の高圧系ＭＩＳＦＥＴのゲート電極を形成し、前記ｐチャネル型の高圧系ＭＩＳＦＥＴのゲート電極の上面のみに前記第４絶縁膜を残す工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７、１８または１９記載の半導体装置の製造方法において、前記（ａ）工程と前記（ｂ）工程との間に、
前記第１周辺回路領域の前記第１ｐ型ウェルのチャネル領域にｐ型の不純物を導入し、前記第１ｎ型ウェルのチャネル領域にｐ型の不純物を導入し、前記第２周辺回路領域の前記第２ｐ型ウェルにｐ型の不純物を導入し、前記第２ｎ型ウェルのチャネル領域にｎ型の不純物を導入する工程、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１７、１８または１９記載の半導体装置の製造方法において、前記（ｇ）工程においては、前記メモリ領域の前記第２導電膜に対して異方性エッチングを施すことによって、前記選択ゲート電極の側面にサイドウォール状に前記メモリゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１７、１８または１９記載の半導体装置の製造方法において、前記（ｇ）工程においては、前記メモリ領域の前記第２導電膜に対して、レジストパターンをマスクとしてエッチングを施すことによって、前記選択ゲート電極の上面の一部および片側面に前記メモリゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１７、１８または１９記載の半導体装置の製造方法において、前記第２導電膜の厚さが前記第１導電膜の厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１７、１８または１９記載の半導体装置の製造方法において、前記第４絶縁膜は窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１７、１８または１９記載の半導体装置の製造方法において、前記第２絶縁膜は、下層の絶縁膜、前記下層の絶縁膜上に形成された電荷蓄積層および前記電荷蓄積層上に形成された上層の絶縁膜からなる積層膜によって形成されていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、前記第２絶縁膜を構成する前記下層の絶縁膜、前記電荷蓄積層および前記上層の絶縁膜はそれぞれ酸化シリコン、窒化シリコンおよび酸化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項１７、１８または１９記載の半導体装置の製造方法において、前記第１絶縁膜は酸化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項１７、１８または１９記載の半導体装置の製造方法において、前記第１絶縁膜の厚さはＳｉＯ２換算膜厚で１〜５ｎｍであり、前記第２絶縁膜の厚さはＳｉＯ２換算膜厚で１０〜２０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項２９】
半導体基板のメモリ領域にメモリセルを形成し、前記メモリ領域の周囲の第１周辺回路領域にｐチャネル型の第１高圧系ＭＩＳＦＥＴおよびｐチャネル型の第２高圧系ＭＩＳＦＥＴを形成し、前記メモリ領域の周囲の前記第１周辺回路領域とは異なる第２周辺回路領域にｐチャネル型の低圧系ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記メモリ領域にｐ型の導電性を示す第３ｐ型ウェルを形成し、前記第１周辺回路領域にｎ型の導電性を示す第１ｎ型ウェルを形成し、前記第２周辺回路領域にｎ型の導電性を示す第２ｎ型ウェルを形成する工程と、
（ｂ）前記半導体基板の主面に第５絶縁膜を形成する工程と、
（ｃ）前記第１周辺回路領域の前記第２高圧系ＭＩＳＦＥＴが形成される領域以外の前記第５絶縁膜を除去する工程と、
（ｄ）前記半導体基板に熱酸化処理を施すことにより、前記メモリ領域、前記第１周辺回路領域の前記第１高圧系ＭＩＳＦＥＴが形成される領域および前記第２周辺回路領域の前記低圧系ＭＩＳＦＥＴが形成される領域の前記半導体基板の主面に、第１絶縁膜を形成し、前記第１周辺回路領域の前記第２高圧系ＭＩＳＦＥＴが形成される領域の前記半導体基板の主面に、前記第１絶縁膜よりも厚い第３絶縁膜を形成する工程と、
（ｅ）前記第１絶縁膜および前記第３絶縁膜上に第１導電膜を形成した後、前記メモリ領域の前記第１導電膜にｎ型の不純物を導入し、前記第１周辺回路領域の前記第２高圧系ＭＩＳＦＥＴが形成される領域および前記第２周辺回路領域の前記低圧系ＭＩＳＦＥＴが形成される領域の前記第１導電膜にｐ型の不純物を導入する工程と、
（ｆ）前記メモリ領域、前記第１周辺回路領域の前記第２高圧系ＭＩＳＦＥＴが形成される領域および前記第２周辺回路領域の前記低圧系ＭＩＳＦＥＴが形成される領域の前記第１導電膜を加工することによって、前記メモリ領域の前記第３ｐ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなる選択ゲート電極を形成し、前記第１周辺回路領域の前記第２高圧系ＭＩＳＦＥＴが形成される領域の前記第１ｎ型ウェル上に前記第３絶縁膜を介して前記第１導電膜からなる前記第２高圧系ＭＩＳＦＥＴのゲート電極を形成し、前記第２周辺回路領域の前記低圧系ＭＩＳＦＥＴが形成される領域の前記第２ｎ型ウェル上に前記第１絶縁膜を介して前記第１導電膜からなる前記低圧系ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｇ）前記（ｆ）工程の後に、前記半導体基板上に第２絶縁膜を形成する工程と、
（ｈ）前記第２絶縁膜上にｎ型の導電性を示す第２導電膜を形成する工程と、
（ｉ）前記メモリ領域および前記第１周辺回路領域の前記第１高圧系ＭＩＳＦＥＴが形成される領域の前記第２導電膜を加工することによって、前記選択ゲート電極の側面にメモリゲート電極を形成し、前記第１周辺回路領域の前記第１高圧系ＭＩＳＦＥＴが形成される領域の前記第１ｎ型ウェル上に前記第２絶縁膜を介して前記第２導電膜からなるｎ型の導電性を示す前記第１高圧系ＭＩＳＦＥＴのゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２９記載の半導体装置の製造方法において、前記第２絶縁膜は、下層の絶縁膜、前記下層の絶縁膜上に形成された電荷蓄積層および前記電荷蓄積層上に形成された上層の絶縁膜からなる積層膜によって形成されていることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項３０記載の半導体装置の製造方法において、前記第２絶縁膜を構成する前記下層の絶縁膜、前記電荷蓄積層および前記上層の絶縁膜はそれぞれ酸化シリコン、窒化シリコンおよび酸化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項２９記載の半導体装置の製造方法において、前記第１絶縁膜は酸化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項２９記載の半導体装置の製造方法において、前記第１絶縁膜の厚さはＳｉＯ２換算膜厚で１〜５ｎｍであり、前記第２絶縁膜の厚さはＳｉＯ２換算膜厚で１０〜２０ｎｍであり、前記第３絶縁膜の厚さはＳｉＯ２換算膜厚で６〜９ｎｍであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリセルを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００４−２９６６８３号公報（特許文献１）には、第１絶縁層、電荷捕捉層および第２絶縁層からなる積層体と積層体上に設けられたゲート導電層とを含む不揮発性記憶装置と、第１絶縁層、電荷捕捉層および第２絶縁層からなる第１ゲート絶縁層と第１ゲート絶縁層上に設けられた第１ゲート電極とを含む高耐圧トランジスタとが、同一の半導体層上に形成された半導体装置が開示されている。
【０００３】
また、特開２００４−４７８８９号公報（特許文献２）には、メモリトランジスタおよびメモリ周辺回路を構成する複数の絶縁ゲート型トランジスタが同一の半導体基板に形成されており、メモリトランジスタが、半導体基板とゲート電極との間に形成され、電荷蓄積手段を内部に含む複数の積層膜を有し、複数の絶縁ゲート型トランジスタのうち、少なくともメモリ周辺回路でもっとも耐圧が高い高耐圧トランジスタが、半導体基板とゲート電極との間に形成されるゲート絶縁膜が電荷蓄積膜と同じ構造を有する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２９６６８３号公報
【特許文献２】特開２００４−４７８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
【０００６】
そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００７】
ＭＯＮＯＳ型不揮発性メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。さらに、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルも提案されている。
【０００８】
しかしながら、ＭＯＮＯＳ型不揮発性メモリについては、以下に説明する種々の技術的課題が存在する。
【０００９】
信頼性の高いＭＯＮＯＳ型不揮発性メモリを実現するためには、メモリセルと同様に、メモリ周辺回路にも高い信頼性が要求される。例えばメモリ周辺回路には、外部から与えられる電源電圧よりも高い電圧を発生させる昇圧回路や発生させたその高い電圧をメモリセルに印加する回路が必要である。そのため、ＭＯＮＯＳ型不揮発性メモリセルの動作時には、メモリセルよりも高い耐圧性能を有する半導体素子がメモリ周辺回路に必要となる。
【００１０】
そこで、本発明者は、相対的に低い電圧（例えば電源電圧と同じ電圧）で動作する低圧系ＭＩＳＦＥＴと相対的に高い電圧（例えば電源電圧よりも高い電圧）で動作する高圧系ＭＩＳＦＥＴとをメモリ周辺回路に形成することによって、所望する動作性能および耐圧性能を実現している。高圧系ＭＩＳＦＥＴのゲート絶縁膜の厚さは低圧系ＭＩＳＦＥＴのゲート絶縁膜の厚さよりも厚く形成されており、これにより、相対的に高い電圧が印加されても、高圧系ＭＩＳＦＥＴは破壊されずに動作することができる。
【００１１】
厚さが互いに異なる２種類のゲート絶縁膜を単結晶シリコンからなる半導体基板の表面に形成する従来の技術として、例えば以下の形成方法を挙げることができる。
【００１２】
まず、半導体基板に１回目の熱酸化処理を施して半導体基板の表面に第１絶縁膜を形成し、その後レジスト膜をマスクとして低圧系ＭＩＳＦＥＴの相対的に薄いゲート絶縁膜が形成される領域の上記第１絶縁膜を除去する。次いで上記レジスト膜を除去した後、半導体基板に洗浄処理を施し、さらに半導体基板に２回目の熱酸化処理を施すものである。すなわち、低圧系ＭＩＳＦＥＴの相対的に薄いゲート絶縁膜は２回目の熱酸化処理で形成され、高圧系ＭＩＳＦＥＴの相対的に厚いゲート絶縁膜は１回目および２回目の熱酸化処理で形成される。
【００１３】
ところが、上記レジスト膜を除去した後に半導体基板に施される洗浄処理では、第１絶縁膜に異物が付着するまたは欠陥が生じることがある。２回目の熱酸化処理で高圧系ＭＩＳＦＥＴの相対的に厚いゲート絶縁膜が形成される領域を再酸化させることによって、上記レジスト膜を除去した後の洗浄処理によって劣化したこの領域の第１絶縁膜を修復することができる。しかし、低圧系ＭＩＳＦＥＴの相対的に薄いゲート絶縁膜が非常に薄い場合には、上記再酸化による絶縁膜の修復が不十分となり、高圧系ＭＩＳＦＥＴの相対的に厚いゲート絶縁膜の耐圧が劣化してしまう。
【００１４】
本発明の目的は、不揮発性メモリセルを有する半導体装置において、メモリ周辺回路の信頼性を向上させることのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される代表的な実施の形態を簡単に説明すれば、次のとおりである。
【００１７】
この実施の形態は、メモリセル、ならびにメモリセルの周辺に高圧系ＭＩＳＦＥＴおよび低圧系ＭＩＳＦＥＴを備える周辺回路を含む半導体装置である。上記メモリセルは、第１導電型の半導体基板の主面に形成された第１絶縁膜からなる第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１導電膜からなる選択ゲート電極と、選択ゲート電極の片側面に形成された第２導電膜からなるメモリゲート電極と、選択ゲート電極とメモリゲート電極との間に形成され、かつ、メモリゲート電極と半導体基板との間に形成された第２絶縁膜からなる第２ゲート絶縁膜と、チャネル領域を挟んで半導体基板に形成されたソース領域およびドレイン領域とを有する。また、上記高圧系ＭＩＳＦＥＴは、半導体基板の主面に形成された第２絶縁膜からなる第３ゲート絶縁膜と、第３ゲート絶縁膜上に形成された第２導電膜からなるゲート電極とを有する。また、上記低圧系ＭＩＳＦＥＴは、半導体基板の主面に形成された第１絶縁膜からなる第４ゲート絶縁膜と、第４ゲート絶縁膜上に形成された第１導電膜からなるゲート電極とを有する。また、第１絶縁膜は単層の酸化シリコンにより構成され、第２絶縁膜は下層の酸化シリコン、窒化シリコンおよび上層の酸化シリコンからなる積層膜によって構成されている。
【００１８】
この実施の形態は、半導体基板のメモリ領域にメモリセルを形成し、メモリ領域の周囲の第１周辺回路領域にｎチャネル型の高圧系ＭＩＳＦＥＴおよびｐチャネル型の高圧系ＭＩＳＦＥＴを形成し、メモリ領域の周囲の第１周辺回路領域とは異なる第２周辺回路領域にｎチャネル型の低圧系ＭＩＳＦＥＴおよびｐチャネル型の低圧系ＭＩＳＦＥＴを形成する半導体装置の製造方法である。この半導体装置の製造方法は、（ａ）メモリ領域にｐ型の導電性を示す第３ｐ型ウェルを形成し、第１周辺回路領域の互いに異なる領域にｐ型の導電性を示す第１ｐ型ウェルおよびｎ型の導電性を示す第１ｎ型ウェルを形成し、第２周辺回路領域の互いに異なる領域にｐ型の導電性を示す第２ｐ型ウェルおよびｎ型の導電性を示す第２ｎ型ウェルを形成する工程と、（ｂ）半導体基板の主面に第１絶縁膜を形成する工程と、（ｃ）第１絶縁膜上に第１導電膜を形成した後、第３ｐ型ウェル上および第２ｐ型ウェル上の第１導電膜にｎ型の不純物を導入し、第２ｎ型ウェル上の第１導電膜にｐ型の不純物を導入する工程と、（ｄ）メモリ領域および第２周辺回路領域の第１導電膜を加工することによって、第３ｐ型ウェル上に第１絶縁膜を介して第１導電膜からなるｎ型の導電性を示す選択ゲート電極を形成し、第２ｐ型ウェル上に第１絶縁膜を介して第１導電膜からなるｎ型の導電性を示すｎチャネル型の低圧系ＭＩＳＦＥＴのゲート電極を形成し、第２ｎ型ウェル上に第１絶縁膜を介して第１導電膜からなるｐ型の導電性を示すｐチャネル型の低圧系ＭＩＳＦＥＴのゲート電極を形成する工程と、（ｅ）前記（ｄ）工程の後に、半導体基板上に第２絶縁膜を形成する工程と、（ｆ）第２絶縁膜上にｎ型の不純物が導入された第２導電膜を堆積する工程と、（ｇ）メモリ領域および第１周辺回路領域の第２導電膜を加工することによって、選択ゲート電極の側面にメモリゲート電極を形成し、第１ｐ型ウェル上に第２絶縁膜を介して第２導電膜からなるｎ型の導電性を示すｎチャネル型の高圧系ＭＩＳＦＥＴのゲート電極を形成し、第１ｎ型ウェル上に第２絶縁膜を介して第２導電膜からなるｎ型の導電性を示すｐチャネル型の高圧系ＭＩＳＦＥＴのゲート電極を形成する工程とを含むものである。
【発明の効果】
【００１９】
本願において開示される代表的な実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
不揮発性メモリセルを有する半導体装置において、メモリ周辺回路の信頼性を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１による半導体装置の製造工程を示す半導体基板の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図１と同じ箇所の半導体基板の要部断面図である。
【図１７】本発明の実施の形態１による半導体装置の製造工程の他の例を示す半導体基板の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の図１７と同じ箇所の半導体基板の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の図１７と同じ箇所の半導体基板の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の図１７と同じ箇所の半導体基板の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の図１７と同じ箇所の半導体基板の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の図１７と同じ箇所の半導体基板の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の図１７と同じ箇所の半導体基板の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の図１７と同じ箇所の半導体基板の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の図１７と同じ箇所の半導体基板の要部断面図である。
【図２６】本発明の実施の形態２による半導体装置の製造工程を示す半導体基板の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の図２６と同じ箇所の半導体基板の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の図２６と同じ箇所の半導体基板の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の図２６と同じ箇所の半導体基板の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の図２６と同じ箇所の半導体基板の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の図２６と同じ箇所の半導体基板の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の図２６と同じ箇所の半導体基板の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の図２６と同じ箇所の半導体基板の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の図２６と同じ箇所の半導体基板の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の図２６と同じ箇所の半導体基板の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の図２６と同じ箇所の半導体基板の要部断面図である。
【図３７】本発明の実施の形態３による半導体装置の製造工程を示す半導体基板の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の図３７と同じ箇所の半導体基板の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の図３７と同じ箇所の半導体基板の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の図３７と同じ箇所の半導体基板の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の図３７と同じ箇所の半導体基板の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の図３７と同じ箇所の半導体基板の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の図３７と同じ箇所の半導体基板の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の図３７と同じ箇所の半導体基板の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の図３７と同じ箇所の半導体基板の要部断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳ、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２５】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
（実施の形態１）
本実施の形態１による不揮発性メモリセル、ならびにメモリ周辺回路を構成する高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳを有する半導体装置の製造方法を図１〜図１６を用いて工程順に説明する。図１〜図１６は半導体装置の製造工程中におけるメモリ領域およびメモリ周辺回路領域（高圧系ｎＭＩＳ領域、高圧系ｐＭＩＳ領域、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域）の要部断面図である。不揮発性メモリセルは、選択用ｎＭＩＳの選択ゲート電極の片側面にサイドウォール形状のメモリゲート電極を形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示しており、各図は、チャネルをメモリゲート電極に対して交差する方向に沿って切断した要部断面を示している。なお、メモリ周辺回路を構成する高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳにより、入出力（Ｉ／Ｏ）回路、ＰＬＬ、ＣＰＵまたはプロセッサ等の論理回路が構成される。
【００２７】
まず、図１に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部２およびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部２を形成する。
【００２８】
次に、メモリ周辺回路領域の半導体基板１にｎ型不純物をイオン注入することにより、ｎ型の埋め込みウェルＮＩＳＯを形成する。続いてメモリ領域および高圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物をイオン注入することによりｐ型のウェルＨＰＷを形成し、高圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物をイオン注入することによりｎ型のウェルＨＮＷを形成する。同様に、低圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物をイオン注入することによりｐ型のウェルＰＷを形成し、低圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物をイオン注入することによりｎ型のウェルＮＷを形成する。
【００２９】
次に、メモリ領域の半導体基板１にｐ型不純物をイオン注入することにより、選択用ｎＭＩＳのチャネル形成用のｐ型の半導体領域３を形成する。また、高圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物をイオン注入することにより、高圧系ｎＭＩＳのチャネル形成用のｐ型の半導体領域４を形成する。また、高圧系ｐＭＩＳ領域の半導体基板１にｐ型不純物をイオン注入することにより、高圧系ｐＭＩＳのチャネル形成用のｐ型の半導体領域５を形成する。また、低圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物をイオン注入することにより、低圧系ｎＭＩＳのチャネル形成用のｐ型の半導体領域６を形成する。また、低圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物をイオン注入することにより、低圧系ｐＭＩＳのチャネル形成用のｎ型の半導体領域７を形成する。
【００３０】
ここで、高圧系ｐＭＩＳについては、ｐ型の半導体領域５を形成することによって、その動作時に、埋め込みチャネルが形成されるようになっている。すなわち、チャネルはゲート絶縁膜とｎ型のウェルＨＮＷの界面から離れた位置に形成されるようになっており、ｐ型の半導体領域５とｎ型のウェルＨＮＷの境界にチャネルが形成されるようになっている。すなわち、高圧系ｐＭＩＳのチャネルは、高圧系ｎＭＩＳのチャネルよりも深い位置に形成されるようになっている。
【００３１】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜８を形成する。続いて、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜９をＣＶＤ（Chemical Vapor Deposition）法により堆積する。導電膜９の厚さは、例えば２００ｎｍ程度である。
【００３２】
次に、図２に示すように、メモリ領域および低圧系ｎＭＩＳ領域の導電膜９にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜９ｎを形成し、低圧系ｐＭＩＳ領域の導電膜９にｐ型不純物をイオン注入法等によって導入することにより、ｐ型の導電膜９ｐを形成する。
【００３３】
次に、図３に示すように、レジストパターンをマスクとして、そこから露出している導電膜９、ｎ型の導電膜９ｎおよびｐ型の導電膜９ｐをエッチングする。これにより、メモリ領域にｎ型の導電膜９ｎからなる選択用ｎＭＩＳの選択ゲート電極ＣＧを形成し、低圧系ｎＭＩＳ領域にｎ型の導電膜９ｎからなる低圧系ｎＭＩＳのゲート電極ＧＬｎを形成し、低圧系ｐＭＩＳ領域にｐ型の導電膜９ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐを形成する。選択用ｎＭＩＳの選択ゲート電極ＣＧのゲート長は、例えば６５〜１８０ｎｍ程度である。活性領域における低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば６５〜１８０ｎｍ程度である。
【００３４】
次に、選択用ｎＭＩＳの選択ゲート電極ＣＧ、ならびにレジストパターン（図示せず）をマスクとして、メモリ領域の半導体基板１の主面にメモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域１０を形成する。
【００３５】
次に、図４に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる下層の絶縁膜１１ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる上層の絶縁膜１１ｔを順次形成する。絶縁膜１１ｂは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度である。電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度である。絶縁膜１１ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば４〜１５ｎｍ程度を例示することができる。下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔからなる積層膜（以下、絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬと記す）の比誘電率を考慮したＳｉＯ２換算膜厚は、例えば１０〜２０ｎｍ程度である。また、絶縁膜１１ｂ，１１ｔは窒素を含んだ酸化シリコンで形成してもよい。
【００３６】
次に、半導体基板１の主面上にｎ型不純物が導入された低抵抗多結晶シリコンからなるｎ型の導電膜１２を堆積する。このｎ型の導電膜１２はＣＶＤ法により形成され、その厚さは、例えば６５〜１００ｎｍ程度である。ここで、ｎ型の導電膜１２は、予めｎ型の不純物が導入された状態（ドープ状態）の多結晶シリコン膜をＣＶＤ法によって形成している。もし、不純物が導入されていない状態（ノンドープ状態）の多結晶シリコン膜を堆積し、その後、イオン注入によって導電性を持たせようとした場合、選択ゲート電極ＣＧ側のｎ型の導電膜１２の角部にイオン注入が入りにくいため、不純物が導入されていない状態（ノンドープ状態）の部分が残ってしまう。これを回避しようとして、イオン注入の注入エネルギーを大きくすれば、絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬにまでイオンが達してしまい、膜質が劣化してしまう。あるいは、絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを突き抜けて、高圧系ｎＭＩＳまたは高圧系ｐＭＩＳにおいて、しきい値電圧のばらつきなどが生じる。従って、本実施の形態１のように、ｎ型の導電膜１２はｎ型の不純物が導入された多結晶シリコン膜をＣＶＤ法によって形成している。
【００３７】
次に、図５に示すように、レジストパターンＲＰ１をマスクとして、そこから露出しているｎ型の導電膜１２をエッチングする。これにより、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧの両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３を形成する。また、メモリ周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３が形成され、低圧系ｐＭＩＳのゲート電極ＧＬｐの両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３が形成される。
【００３８】
次に、図６に示すように、レジストパターンＲＰ１を除去した後、レジストパターンＲＰ２をマスクとして、そこから露出するサイドウォール１３をエッチングする。これにより、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｎＭＩＳのメモリゲート電極ＭＧ（サイドウォール１３）を形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。同時に、メモリ周辺回路領域のサイドウォール１３を除去する。このとき、高圧系ｎＭＩＳ領域および高圧系ｐＭＩＳ領域のｎ型の導電膜１２をパターニングすることで、高圧系ｎＭＩＳのゲート電極ＧＨｎと、高圧系ｐＭＩＳのゲート電極ＧＨｐとが形成される。活性領域における高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば２００〜４００ｎｍ程度である。
【００３９】
次に、図７に示すように、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧとメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間、および半導体基板１とメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを残して、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎと半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬ、ならびに高圧系ｐＭＩＳのゲート電極ＧＨｐと半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００４０】
メモリ周辺回路領域の高圧系ｎＭＩＳのゲート電極ＧＨｎと半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬは、高圧系ｎＭＩＳのゲート絶縁膜１４となり、高圧系ｐＭＩＳのゲート電極ＧＨｐと半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬは、高圧系ｐＭＩＳのゲート絶縁膜１４となる。高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４は、前述したように、半導体基板１の主面上に、下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔを順次積層することにより形成され、さらに、上層の絶縁膜１１ｔの成膜に続いて、上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜１２により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐが形成されている。従って、ゲート絶縁膜１４上に直接レジストが塗布されることがなく、また、ゲート絶縁膜１４がレジストを除去するための洗浄液に浸ることがないので、ゲート絶縁膜１４に付着する異物が減少し、ゲート絶縁膜１４に入る欠陥も減少する。これにより、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４の信頼性が向上する。
【００４１】
また、本実施の形態１では、高圧系ｐＭＩＳのゲート電極ＧＨｐは、メモリゲート電極ＭＧと同工程で形成され、ｎ型の導電膜１２からなる。ここで、上述したように、ｎ型の導電膜１２はｎ型の不純物が導入された状態（ドープ状態）の多結晶シリコン膜をＣＶＤ法で堆積して形成することが望ましい。そこで、予め高圧系ｐＭＩＳ領域のチャネル領域にｐ型不純物を導入してｐ型の半導体領域５を形成することにより、高圧系ｐＭＩＳを埋め込みチャネル構造のｐＭＩＳとしている。これにより、更なる製造工程を追加しなくても、高圧系ｐＭＩＳの動作を高速化することができる。
【００４２】
次に、図８に示すように、高圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素をイオン注入することにより、高圧系ｎＭＩＳ領域の半導体基板１にｎ−型の半導体領域１５をゲート電極ＧＨｎに対して自己整合的に形成する。同様に、高圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンをイオン注入することにより、高圧系ｐＭＩＳ領域の半導体基板１にｐ−型の半導体領域１６をゲート電極ＧＨｐに対して自己整合的に形成する。
【００４３】
次に、図９に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域では選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎ、高圧系ｐＭＩＳのゲート電極ＧＨｐ、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐの両側面にそれぞれサイドウォール１９を形成する。サイドウォール１９のスペーサ長は、例えば３〜６ｎｍ程度である。これにより、選択用ｎＭＩＳの選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜８の露出していた側面、ならびにメモリ用ｎＭＩＳのメモリゲート電極ＭＧと半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１９によって覆うことができる。
【００４４】
続いて、低圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素をイオン注入することにより、低圧系ｎＭＩＳ領域の半導体基板１にｎ−型の半導体領域１７をサイドウォール１９に対して自己整合的に形成する。同様に、低圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンをイオン注入することにより、低圧系ｐＭＩＳ領域の半導体基板１にｐ−型の半導体領域１８をサイドウォール１９に対して自己整合的に形成する。
【００４５】
ここで、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域において、サイドウォール１９をマスクにイオン注入することの効果を、低圧系ｎＭＩＳ領域を例として述べる。低圧系ｎＭＩＳ領域のゲート電極ＧＬｎは、そのゲート長が短いため、後の熱拡散処理にて、ｎ−型の半導体領域１７がゲート電極ＧＬｎの下へ拡散したときに、パンチスルーを起こす可能性が高くなってしまう。そこで、予めサイドウォール１９をマスクとしてイオン注入することで、ｎ−型の半導体領域１７がゲート電極ＧＬｎ端部からオフセットするので、後の熱拡散処理でｎ−型の半導体領域１７が拡散したときに、パンチスルーしない程度の位置になるように調整することができる。なお、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳは、そのゲート長が長いため、このようなサイドウォール１９を形成した後にイオン注入をする必要はない。
【００４６】
次に、図１０に示すように、その端部がメモリ領域の選択用ｎＭＩＳの選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳのメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンＲＰ３を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンＲＰ３をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、ｎ−型の半導体領域２０ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。メモリ周辺回路領域はレジストパターンＲＰ３により覆われている。
【００４７】
次に、図１１に示すように、レジストパターンＲＰ３を除去した後、その端部がメモリ領域の選択用ｎＭＩＳの選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳのメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターンＲＰ４を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンＲＰ４をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、ｎ−型の半導体領域２０ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。メモリ周辺回路領域はレジストパターンＲＰ４により覆われている。
【００４８】
ここでは、先にｎ−型の半導体領域２０ａｄを形成し、その後ｎ−型の半導体領域２０ａｓを形成したが、先にｎ−型の半導体領域２０ａｓを形成し、その後ｎ−型の半導体領域２０ａｄを形成してもよい。また、ｎ−型の半導体領域２０ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２０ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
【００４９】
次に、図１２に示すように、半導体基板１の主面上に、例えば酸化シリコン膜をＣＶＤ法により堆積した後、この酸化シリコン膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎ、高圧系ｐＭＩＳのゲート電極ＧＨｐ、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐの両側面にそれぞれサイドウォール２２を形成する。サイドウォール２２のスペーサ長は、例えば４０〜６０ｎｍ程度である。なお、サイドウォール２２は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜などの積層膜で形成しても良い。
【００５０】
次に、図１３に示すように、メモリ領域、ならびにメモリ周辺回路領域の高圧系ｎＭＩＳ領域および低圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンＲＰ５をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリ領域では、ｎ＋型の半導体領域２０ｂを選択用ｎＭＩＳの選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳのメモリゲート電極ＭＧに対して自己整合的に形成し、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび低圧系ｎＭＩＳのゲート電極ＧＬｎに対してｎ＋型の半導体領域２３を自己整合的に形成する。
【００５１】
これにより、メモリ領域では、ｎ−型の半導体領域２０ａｄおよびｎ＋型の半導体領域２０ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２０ａｓおよびｎ＋型の半導体領域２０ｂからなるソース領域Ｓｒｍが形成される。また、メモリ周辺回路領域では、ｎ−型の半導体領域１５とｎ＋型の半導体領域２３とからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域１７とｎ＋型の半導体領域２３とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００５２】
次に、図１４に示すように、メモリ周辺回路領域の高圧系ｐＭＩＳ領域および低圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンＲＰ６をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板１の主面にイオン注入することにより、高圧系ｐＭＩＳのゲート電極ＧＨｐおよび低圧系ｐＭＩＳのゲート電極ＧＬｐに対してｐ＋型の半導体領域２４を自己整合的に形成する。
【００５３】
これにより、ｐ−型の半導体領域１６とｐ＋型の半導体領域２４とからなる高圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域１８とｐ＋型の半導体領域２４とからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００５４】
次に、図１５に示すように、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧの上面、メモリ用ｎＭＩＳのメモリゲート電極ＭＧの上面およびｎ＋型の半導体領域２０ｂの上面に、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎの上面およびｎ＋型の半導体領域２３の上面、高圧系ｐＭＩＳのゲート電極ＧＨｐの上面およびｐ＋型の半導体領域２４の上面、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面およびｎ＋型の半導体領域２３の上面、ならびに低圧系ｐＭＩＳのゲート電極ＧＬｐの上面およびｐ＋型の半導体領域２４の上面にシリサイド層２５、例えばニッケルシリサイドまたはコバルトシリサイドを自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。
【００５５】
シリサイド層２５を形成することにより、シリサイド層２５と、その上部に形成されるプラグ等との接触抵抗を低減することができる。また、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧ、メモリ用ｎＭＩＳのメモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。さらに、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎ、高圧系ｐＭＩＳのゲート電極ＧＨｐ、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐ自身の抵抗やソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
【００５６】
次に、図１６に示すように、半導体基板１の主面上に層間絶縁膜２６を形成する。層間絶縁膜２６は、例えば酸化シリコンからなり、例えばＣＶＤ法により形成される。続いて、メモリ領域では、ドレイン領域Ｄｒｍ上のシリサイド層２５に達するコンタクトホールＣＮＴを層間絶縁膜２６に形成する。同時に、メモリ周辺回路領域では、高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのそれぞれのソース・ドレイン領域ＳＤ上のシリサイド層２５に達するコンタクトホールＣＮＴを形成する。なお、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧ、メモリ用ｎＭＩＳのメモリゲート電極ＭＧおよびソース領域Ｓｒｍ上のシリサイド層２５に達するコンタクトホール、あるいはメモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎ、高圧系ｐＭＩＳのゲート電極ＧＨｐ、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのそれぞれの上面のシリサイド層２５に達するコンタクトホールも形成されるが、図示は省略している。
【００５７】
次に、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。その後、層間絶縁膜２６上に、例えば銅またはアルミニウムを主成分とし、プラグＰＬＧと電気的に接続された配線Ｍ１を形成する。以上に説明した製造過程により、メモリ領域に不揮発性メモリセルが略完成し、ならびにメモリ周辺回路領域に高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳが略完成する。これ以降は、通常の半導体装置の製造工程を経ることにより、さらに上層の配線を形成して、不揮発性メモリを有する半導体装置を製造する。
【００５８】
このように、本実施の形態１では、メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４を絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬにより構成し、メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８を、例えば酸化シリコン膜により構成する。メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４の厚さは、例えば１０〜２０ｎｍ程度（ＳｉＯ２換算膜厚）とすることができ、また、メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８の厚さを１〜５ｎｍとすることができるので、所望する回路動作を得ることができる。また、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４は、半導体基板１の主面上に下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔを順次積層することにより形成され、続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜１２により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐが形成されている。従って、ゲート絶縁膜１４上に直接レジストが塗布されることがなく、また、ゲート絶縁膜１４がレジストを除去するための洗浄液に浸ることがないので、ゲート絶縁膜１４に付着する異物が減少し、ゲート絶縁膜１４に入る欠陥も減少する。これにより、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４の信頼性が向上する。
【００５９】
なお、本実施の形態１では、層間絶縁膜２６を酸化シリコン単層により構成したが、絶縁膜を２層以上重ねた積層膜により構成してもよい。例えば図１７に示すように、半導体基板１の主面上に、窒化シリコン膜２６ａおよび酸化シリコン膜２６ｂをＣＶＤ法により順次堆積して、窒化シリコン膜２６ａおよび酸化シリコン膜２６ｂからなる層間絶縁膜２６を構成することもできる。窒化シリコン膜２６ａの厚さは、例えば３０〜５０ｎｍ程度である。上記窒化シリコン膜２６ａは、層間絶縁膜２６にコンタクトホールＣＮＴを形成する際に、酸化シリコン膜２６ｂのドライエッチングのＳＡＣ（Self Aligned Contact）用エッチングストッパ膜として使用することができる。
【００６０】
また、本実施の形態１では、選択用ｎＭＩＳの選択ゲート電極ＣＧの片側面にサイドウォール形状のメモリ用ｎＭＩＳのメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示したが、これに限定されるものではない。例えば図１８に示す選択用ｎＭＩＳの選択ゲート電極ＣＧの両側面にサイドウォール形状のメモリ用ｎＭＩＳのメモリゲート電極ＭＧを形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルに本実施の形態１で説明した本願発明を適用することができる。また、図１９に示すように、選択用ｎＭＩＳの選択ゲート電極ＣＧ上に、メモリ用ｎＭＩＳのメモリゲート電極ＭＧの一部が乗り上げた構造のＭＯＮＯＳ型不揮発性メモリセルに本実施の形態１で説明した本願発明を適用することができる。また、図２０に示すように、単体構造のＭＯＮＯＳ型不揮発性メモリセルに本実施の形態１で説明した本願発明を適用することができる。
【００６１】
また、本実施の形態１では、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐは、メモリ領域の選択用ｎＭＩＳの選択ゲート電極ＣＧと同じ製造工程で加工したが（前述の図３を用いて説明した工程）、それぞれを互いに異なる製造工程で加工してもよい。
【００６２】
以下に、本実施の形態１の変形例として、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐと、メモリ領域の選択用ｎＭＩＳの選択ゲート電極ＣＧとを互いに異なる工程で形成した場合の半導体装置の製造方法を図２１〜図２５を用いて工程順に説明する。なお、半導体基板１の上面にｎ型の導電膜９ｎおよびｐ型の導電膜９ｐを形成する製造過程（前述の図１を用いて説明した工程）までは、前述した製造過程と同様であるため、その説明を省略する。
【００６３】
まず、図２１に示すように、前述の図１を用いて説明した製造工程に続いて、レジストパターンをマスクとして、メモリ領域の導電膜９にイオン注入を行い、メモリ領域の導電膜９をｎ型の導電膜９ｎとする。その後、新たにレジストパターンをマスクとして、そこから露出しているメモリ領域のｎ型の導電膜９ｎをエッチングする。これにより、メモリ領域にｎ型の導電膜９ｎからなる選択用ｎＭＩＳの選択ゲート電極ＣＧを形成する。
【００６４】
次に、選択用ｎＭＩＳの選択ゲート電極ＣＧ、ならびにレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にメモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域１０を形成する。
【００６５】
次に、図２２に示すように、半導体基板１の主面上に、例えばＳｉＯ２換算膜厚で１０〜２０ｎｍ程度の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを形成し、続いて、半導体基板１の主面上にｎ型不純物が導入された低抵抗多結晶シリコンからなるｎ型の導電膜１２を堆積する。このｎ型の導電膜１２はＣＶＤ法により形成され、その厚さは、例えば６５〜１００ｎｍ程度である。
【００６６】
次に、図２３に示すように、レジストパターンＲＰ１をマスクとして、そこから露出しているｎ型の導電膜１２をエッチングする。これにより、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧの両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３を形成する。また、メモリ周辺回路領域では、低圧系ｎＭＩＳ領域の導電膜９および低圧系ｐＭＩＳ領域の導電膜９の側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３が形成される。
【００６７】
次に、図２４に示すように、レジストパターンＲＰ１を除去した後、レジストパターンＲＰ２をマスクとして、そこから露出するサイドウォール１３をエッチングする。これにより、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｎＭＩＳのメモリゲート電極ＭＧ（サイドウォール１３）を形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。同時に、メモリ周辺回路領域のサイドウォール１３を除去する。また、高圧系ｎＭＩＳ領域にｎ型の導電膜１２からなる高圧系ｎＭＩＳのゲート電極ＧＨｎを形成し、高圧系ｐＭＩＳ領域にｎ型の導電膜１２からなる高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。活性領域における高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば４００ｎｍ程度である。
【００６８】
次に、図２５に示すように、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧとメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間、および半導体基板１とメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを残して、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎと半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬ、ならびに高圧系ｐＭＩＳのゲート電極ＧＨｐと半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００６９】
次に、レジストパターンをマスクとして、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域の導電膜９にそれぞれイオン注入を行い、低圧系ｎＭＩＳ領域にｎ型の導電膜９ｎを形成し、低圧系ｐＭＩＳ領域にｐ型の導電膜９ｐを形成する。
【００７０】
次に、レジストパターンをマスクとして、そこから露出している低圧系ｎＭＩＳ領域のｎ型の導電膜９ｎおよび低圧系ｐＭＩＳ領域のｐ型の導電膜９ｐをエッチングする。これにより、低圧系ｎＭＩＳ領域にｎ型の導電膜９ｎからなる低圧系ｎＭＩＳのゲート電極ＧＬｎを形成し、低圧系ｐＭＩＳ領域にｐ型の導電膜９ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐを形成する。活性領域における低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば６５〜１８０ｎｍ程度である。
【００７１】
その後は、前述の図８〜図１６を用いて説明した製造過程と同様にして、半導体装置は形成される。
【００７２】
なお、上記の変形例の製造方法では、メモリゲート電極ＭＧを形成した後に、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域の導電膜９にそれぞれイオン注入を行い、低圧系ｎＭＩＳ領域にｎ型の導電膜９ｎを形成し、低圧系ｐＭＩＳ領域にｐ型の導電膜９ｐを形成したが、これに限定されるものではない。例えば、前述の図２１を用いて説明した工程で、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域の導電膜９にそれぞれイオン注入を行い、低圧系ｎＭＩＳ領域にｎ型の導電膜９ｎを形成し、低圧系ｐＭＩＳ領域にｐ型の導電膜９ｐを形成しても良い。
【００７３】
（実施の形態２）
前述した実施の形態１と相違する点は、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐを構成するｎ型の導電膜１２の厚さが異なることである。
【００７４】
前述した実施の形態１では、メモリ用ｎＭＩＳのメモリゲート電極ＭＧのゲート長を、例えば６５ｎｍ程度としたが、さらに不揮発性メモリセルの微細化が進んだ場合は、メモリゲート電極ＭＧのゲート長を５０ｎｍ以下にする必要がある。ところが、メモリ用ｎＭＩＳのメモリゲート電極ＭＧを構成するｎ型の導電膜１２は、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐも構成しており、メモリゲート電極ＭＧのゲート長を短くするためにｎ型の導電膜１２を薄くすると、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの厚さも薄くなる。その結果、高圧系ｎＭＩＳのゲート電極ＧＨｎを形成した後に、ソース・ドレイン領域ＳＤを形成するためにｎ型の不純物をイオン注入法により導入する際、同様に、高圧系ｐＭＩＳのゲート電極ＧＨｐを形成した後に、ソース・ドレイン領域ＳＤを形成するためにｐ型の不純物をイオン注入法により導入する際、高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐを突き抜けることが考えられる。このような不純物が突き抜ける現象が起きると、高圧系ｎＭＩＳまたは高圧系ｐＭＩＳにおいてしきい値電圧のばらつきなどが生じるため、不純物の突き抜けを防止する必要がある。
【００７５】
本実施の形態２による不揮発性メモリセル、ならびにメモリ周辺回路を構成する高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳを有する半導体装置の製造方法を図２６〜図３６を用いて工程順に説明する。図２６〜図３６は半導体装置の製造工程中におけるメモリ領域およびメモリ周辺回路領域（高圧系ｎＭＩＳ領域、高圧系ｐＭＩＳ領域、低圧系ｎＭＩＳ領域および低圧系ｐＭＩＳ領域）の要部断面図である。不揮発性メモリセルは、選択用ｎＭＩＳの選択ゲート電極の片側面にサイドウォール形状のメモリゲート電極を形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示しており、各図は、チャネルをメモリゲート電極に対して交差する方向に沿って切断した要部断面を示している。なお、半導体基板１上にｎ型の導電膜１２を形成する製造過程（前述の図４を用いて説明した工程）までは、前述した製造過程と同様であるため、その説明を省略する。ただし、ｎ型の導電膜１２の厚さは、例えば４０〜６０ｎｍ程度であり、前述した実施の形態１で説明したｎ型の導電膜１２の厚さ、例えば６５〜１００ｎｍよりも薄く形成されている。
【００７６】
まず、図２６に示すように、図４を用いて説明した製造工程に続いて、ｎ型の導電膜１２上に、例えば窒化シリコン膜からなる絶縁膜２７を形成する。絶縁膜２７の厚さは、例えば５０〜１００ｎｍ程度である。
【００７７】
次に、図２７に示すように、レジストパターンＲＰ１をマスクとして、そこから露出している絶縁膜２７およびｎ型の導電膜１２を順次エッチングする。これにより、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧの両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３を形成する。また、メモリ周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３が形成され、低圧系ｐＭＩＳのゲート電極ＧＬｐの両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３が形成される。
【００７８】
次に、図２８に示すように、レジストパターンＲＰ１を除去した後、レジストパターンＲＰ２をマスクとして、そこから露出するサイドウォール１３をエッチングする。これにより、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｎＭＩＳのメモリゲート電極ＭＧ（サイドウォール１３）を形成する。メモリゲート電極ＭＧのゲート長は、例えば５０ｎｍ程度である。同時に、メモリ周辺回路領域のサイドウォール１３を除去する。また、高圧系ｎＭＩＳ領域にｎ型の導電膜１２からなる高圧系ｎＭＩＳのゲート電極ＧＨｎを形成し、高圧系ｐＭＩＳ領域にｎ型の導電膜１２からなる高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。高圧系ｎＭＩＳのゲート電極ＧＨｎの上面および高圧系ｐＭＩＳのゲート電極ＧＨｐの上面にはそれぞれ絶縁膜２７が残存している。活性領域における高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば２００〜４００ｎｍ程度である。
【００７９】
次に、図２９に示すように、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧとメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間、および半導体基板１とメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを残して、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎと半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬ、ならびに高圧系ｐＭＩＳのゲート電極ＧＨｐと半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００８０】
次に、図３０に示すように、高圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素をイオン注入することにより、高圧系ｎＭＩＳ領域の半導体基板１にｎ−型の半導体領域１５をゲート電極ＧＨｎに対して自己整合的に形成する。高圧系ｎＭＩＳのゲート電極ＧＨｎの上面には絶縁膜２７が形成されているので、ｎ型不純物がゲート電極ＧＨｎを突き抜けて高圧系ｎＭＩＳのチャネル領域へ導入されるのを防ぐことができる。
【００８１】
同様に、高圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンをイオン注入することにより、高圧系ｐＭＩＳ領域の半導体基板１にｐ−型の半導体領域１６をゲート電極ＧＨｐに対して自己整合的に形成する。高圧系ｐＭＩＳのゲート電極ＧＨｐ上には絶縁膜２７が形成されているので、ｐ型不純物がゲート電極ＧＨｐを突き抜けて高圧系ｐＭＩＳのチャネル領域へ導入されるのを防ぐことができる。
【００８２】
次に、図３１に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域では選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、それぞれサイドウォール１９を形成する。これにより、選択用ｎＭＩＳの選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜８の露出していた側面、ならびにメモリ用ｎＭＩＳのメモリゲート電極ＭＧと半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１９によって覆うことができる。
【００８３】
また、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎと絶縁膜２７とからなる積層膜の両側面および高圧系ｐＭＩＳのゲート電極ＧＨｐと絶縁膜２７とからなる積層膜の両側面にそれぞれサイドウォール１９を形成し、低圧系ｎＭＩＳのゲート電極ＧＬｎの両側面および低圧系ｐＭＩＳのゲート電極ＧＬｐの両側面にそれぞれサイドウォール１９を形成する。サイドウォール１９のスペーサ長は、例えば３〜６ｎｍ程度である。このようなサイドウォール１９を形成する理由は、前述の実施の形態１と同様である。
【００８４】
次に、低圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素をイオン注入することにより、低圧系ｎＭＩＳ領域の半導体基板１にｎ−型の半導体領域１７をサイドウォール１９に対して自己整合的に形成する。同様に、低圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンをイオン注入することにより、低圧系ｐＭＩＳ領域の半導体基板１にｐ−型の半導体領域１８をサイドウォール１９に対して自己整合的に形成する。
【００８５】
次に、図３２に示すように、半導体基板１の主面にｎ−型の半導体領域２０ａｄを選択用ｎＭＩＳの選択ゲート電極ＣＧに対して自己整合的に形成し、半導体基板１の主面にｎ−型の半導体領域２０ａｓをメモリ用ｎＭＩＳのメモリゲート電極ＭＧに対して自己整合的に形成する。
【００８６】
次に、図３３に示すように、半導体基板１の主面上に、例えば酸化シリコン膜をＣＶＤ法により堆積した後、この酸化シリコン膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎ、高圧系ｐＭＩＳのゲート電極ＧＨｐ、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐの両側面にそれぞれサイドウォール２２を形成する。なお、サイドウォール２２は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜などの積層膜で形成しても良い。
【００８７】
次に、図３４に示すように、メモリ領域、ならびにメモリ周辺回路領域の高圧系ｎＭＩＳ領域および低圧系ｎＭＩＳ領域の半導体基板１の主面に、レジストパターンＲＰ５をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリ領域では、ｎ＋型の半導体領域２０ｂを選択用ｎＭＩＳの選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳのメモリゲート電極ＭＧに対して自己整合的に形成し、メモリ周辺回路領域では、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび低圧系ｎＭＩＳのゲート電極ＧＬｎに対してｎ＋型の半導体領域２３を自己整合的に形成する。これらｎ＋型の半導体領域２０ｂ、２３の深さは、１５０〜２００ｎｍ程度である。高圧系ｎＭＩＳのゲート電極ＧＨｎ上には絶縁膜２７が形成されているので、ｎ型不純物がゲート電極ＧＨｎを突き抜けて高圧系ｎＭＩＳのチャネル領域へ導入されるのを防ぐことができる。
【００８８】
これにより、メモリ領域では、ｎ−型の半導体領域２０ａｄおよびｎ＋型の半導体領域２０ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２０ａｓおよびｎ＋型の半導体領域２０ｂからなるソース領域Ｓｒｍが形成される。また、メモリ周辺回路領域では、ｎ−型の半導体領域１５とｎ＋型の半導体領域２３とからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域１７とｎ＋型の半導体領域２３とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００８９】
次に、図３５に示すように、メモリ周辺回路領域の高圧系ｐＭＩＳ領域および低圧系ｐＭＩＳ領域の半導体基板１の主面に、レジストパターンＲＰ６をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板１の主面にイオン注入することにより、高圧系ｐＭＩＳのゲート電極ＧＨｐおよび低圧系ｐＭＩＳのゲート電極ＧＬｐに対してｐ＋型の半導体領域２４を自己整合的に形成する。高圧系ｐＭＩＳのゲート電極ＧＨｐ上には絶縁膜２７が形成されているので、ｐ型不純物がゲート電極ＧＨｐを突き抜けて高圧系ｐＭＩＳのチャネル領域へ導入されるのを防ぐことができる。
【００９０】
これにより、ｐ−型の半導体領域１６とｐ＋型の半導体領域２４とからなる高圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域１８とｐ＋型の半導体領域２４とからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００９１】
次に、図３６に示すように、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧの上面、メモリ用ｎＭＩＳのメモリゲート電極ＭＧの上面およびｎ＋型の半導体領域２０ｂの上面に、メモリ周辺回路領域では、高圧系ｎＭＩＳのｎ＋型の半導体領域２３の上面、高圧系ｐＭＩＳのｐ＋型の半導体領域２４の上面、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面およびｎ＋型の半導体領域２３の上面、ならびに低圧系ｐＭＩＳのゲート電極ＧＬｐの上面およびｐ＋型の半導体領域２４の上面にシリサイド層２５を自己整合法、例えばサリサイドプロセスにより形成する。
【００９２】
その後は、前述の図１６を用いて説明した製造過程と同様にして、半導体装置は形成される。
【００９３】
このように、本実施の形態２によれば、メモリ用ｎＭＩＳのメモリゲート電極ＭＧのゲート長を短くするために、メモリゲート電極ＭＧを構成するｎ型の導電膜１２の厚さを薄く成膜することに伴い、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐの厚さが薄くなっても、高圧系ｎＭＩＳのゲート電極ＧＨｎの上面および高圧系ｐＭＩＳのゲート電極ＧＨｐの上面にはそれぞれ絶縁膜２７が設けられているので、高圧系ｎＭＩＳのソース・ドレイン領域ＳＤを形成する際のイオン注入によるｎ型不純物のゲート電極ＧＨｎの突き抜けや高圧系ｐＭＩＳのソース・ドレイン領域ＳＤを形成する際のイオン注入によるｐ型不純物のゲート電極ＧＨｐの突き抜けを防ぐことができる。これにより、高圧系ｎＭＩＳのしきい値電圧のばらつきや高圧系ｐＭＩＳのしきい値電圧のばらつきを防いで、半導体装置の信頼性を維持することができる。
【００９４】
（実施の形態３）
前述した実施の形態１または実施の形態２では、メモリ周辺回路領域に形成される高圧系ｎＭＩＳまたは高圧系ｐＭＩＳにおいて、１種類の高圧系ｎＭＩＳまたは高圧系ｐＭＩＳを例示したが、実際の半導体装置では、動作電圧が互いに異なる２種類以上の高圧系ｎＭＩＳまたは高圧系ｐＭＩＳが用いられる場合がある。このような場合は、少なくともゲート絶縁膜の厚さが互いに異なる２種類の高圧系ｎＭＩＳまたは高圧系ｐＭＩＳが必要とされる。具体的には、同一の半導体基板に低圧系ｐＭＩＳと、低圧系ｐＭＩＳのゲート電極ＧＬｐに印加される第１ゲート電圧よりも高い第２ゲート電圧がゲート電極に印加される第１高圧系ｐＭＩＳと、第１ゲート電圧と同じか、あるいは第１ゲート電圧よりも高く、かつ、第２ゲート電圧よりも低い第３ゲート電圧がゲート電極に印加される第２高圧系ｐＭＩＳとが形成される。そして、第２高圧系ｐＭＩＳのゲート絶縁膜の厚さは、低圧系ｐＭＩＳのゲート絶縁膜の厚さよりも厚く、第１高圧系ｐＭＩＳのゲート絶縁膜の厚さは第２高圧系ｐＭＩＳのゲート絶縁膜の厚さよりも厚く形成される。これは高圧系ｐＭＩＳのみでなく、高圧系ｎＭＩＳにおいても同様である。
【００９５】
本実施の形態３では、ゲート絶縁膜の厚さが互いに異なる２種類の高圧系ｐＭＩＳを有する半導体装置の製造方法を図３７〜図４５を用いて工程順に説明する。図３７〜図４５は半導体装置の製造工程中におけるメモリ領域およびメモリ周辺回路領域（第１高圧系ｐＭＩＳ領域、第２高圧系ｐＭＩＳ領域および低圧系ｐＭＩＳ領域）の要部断面図である。ここでは、高圧系ｐＭＩＳの製造方法についてのみ説明するが、高圧系ｎＭＩＳの製造方法もほぼ同様である。
【００９６】
まず、図３７に示すように、前述した実施の形態１と同様にして、半導体基板１の主面に、素子分離部２およびこれに取り囲まれるように配置された活性領域等を形成し、さらに、ｎ型の埋め込みウェルＮＩＳＯ、ｎ型のウェルＨＮＷおよびｎ型のウェルＮＷを形成する。続いて、選択用ｎＭＩＳのチャネル形成用のｐ型の半導体領域３、第１高圧系ｐＭＩＳのチャネル形成用のｐ型の半導体領域５、第２高圧系ｐＭＩＳのチャネル形成用のｎ型の半導体領域７ｎおよび低圧系ｐＭＩＳのチャネル形成用のｎ型の半導体領域７を形成する。
【００９７】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる絶縁膜２８を形成する。
【００９８】
次に、図３８に示すように、第２高圧系ｐＭＩＳ領域上にレジストパターンＲＰ７を形成した後、図３９に示すように、レジストパターンＲＰ７をマスクとして、そこから露出している絶縁膜２８をエッチングする。
【００９９】
次に、図４０に示すように、レジストパターンＲＰ７を除去し、半導体基板１に洗浄処理を施した後、半導体基板１に対して酸化処理を施すことにより、メモリ領域、第１高圧系ｐＭＩＳ領域および低圧系ｐＭＩＳ領域の半導体基板１の主面に、例えば酸化シリコンからなる第１膜厚（ｔ１、例えば厚さ１〜５ｎｍ程度）のゲート絶縁膜２９ａを形成し、第２高圧系ｐＭＩＳ領域の半導体基板１の主面に、例えば酸化シリコンからなる第３膜厚（ｔ３、例えば６〜９ｎｍ程度）を有するゲート絶縁膜２９ｂを形成する。第３膜厚ｔ３は第１膜厚ｔ１よりも厚く（ｔ３＞ｔ１）形成される。続いて、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜９をＣＶＤ法により堆積する。
【０１００】
次に、図４１に示すように、メモリ領域の導電膜９にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜９ｎを形成し、第２高圧系ｐＭＩＳ領域および低圧系ｐＭＩＳ領域の導電膜９にｐ型不純物をイオン注入法等によって導入することにより、ｐ型の導電膜９ｐを形成する。
【０１０１】
次に、図４２に示すように、レジストパターンをマスクとして、そこから露出しているメモリ領域のｎ型の導電膜９ｎ、第２高圧系ｐＭＩＳ領域および低圧系ｐＭＩＳ領域のｐ型の導電膜９ｐをエッチングする。これにより、メモリ領域にｎ型の導電膜９ｎからなる選択用ｎＭＩＳの選択ゲート電極ＣＧを形成し、第２高圧系ｐＭＩＳ領域にｐ型の導電膜９ｐからなる第２高圧系ｐＭＩＳのゲート電極ＧＨｐ２を形成し、低圧系ｐＭＩＳ領域にｐ型の導電膜９ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐを形成する。活性領域における第２高圧系ｐＭＩＳのゲート電極ＧＨｐ２のゲート長は、例えば２００〜４００ｎｍ程度であり、低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば６５〜１８０ｎｍ程度である。
【０１０２】
次に、選択用ｎＭＩＳの選択ゲート電極ＣＧ、ならびにレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にメモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域１０を形成する。
【０１０３】
次に、図４３に示すように、半導体基板１の主面上に第２膜厚（ｔ２、例えばＳｉＯ２換算膜厚で１０〜２０ｎｍ程度）の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを形成する。第２膜厚ｔ２は第３膜厚ｔ３および第１膜厚ｔ１よりも厚く（ｔ２＞ｔ３＞ｔ１）形成される。続いて、半導体基板１の主面上にｎ型不純物が導入された低抵抗多結晶シリコンからなるｎ型の導電膜１２を堆積する。このｎ型の導電膜１２はＣＶＤ法により形成され、その厚さは、例えば６５〜１００ｎｍ程度である。
【０１０４】
次に、図４４に示すように、レジストパターンＲＰ１をマスクとして、そこから露出しているｎ型の導電膜１２をエッチングする。これにより、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧの両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３を形成する。また、メモリ周辺回路領域では、第２高圧系ｐＭＩＳのゲート電極ＧＨｐ２の両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３が形成され、低圧系ｐＭＩＳのゲート電極ＧＬｐの両側面に絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを介してｎ型の導電膜１２からなるサイドウォール１３が形成される。
【０１０５】
次に、図４５に示すように、レジストパターンＲＰ１を除去した後、レジストパターンＲＰ２をマスクとして、そこから露出するサイドウォール１３をエッチングする。これにより、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧからなる積層膜の片側面のみにメモリ用ｎＭＩＳのメモリゲート電極ＭＧ（サイドウォール１３）を形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。同時に、メモリ周辺回路領域のサイドウォール１３を除去する。また、第１高圧系ｐＭＩＳ領域にｎ型の導電膜１２からなる第１高圧系ｐＭＩＳのゲート電極ＧＨｐ１を形成する。活性領域における第１高圧系ｐＭＩＳのゲート電極ＧＨｐ１のゲート長は、例えば２００〜４００ｎｍ程度である。
【０１０６】
次に、メモリ領域では、選択用ｎＭＩＳの選択ゲート電極ＣＧとメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間、および半導体基板１とメモリ用ｎＭＩＳのメモリゲート電極ＭＧとの間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを残して、メモリ周辺回路領域では、第１高圧系ｐＭＩＳのゲート電極ＧＨｐ１と半導体基板１との間の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【０１０７】
その後は、前述した実施の形態１において図８〜図１６を用いて説明した製造過程と同様にして、半導体装置は形成される。
【０１０８】
このように、本実施の形態３によれば、低圧系ｎＭＩＳまたは低圧系ｐＭＩＳのゲート絶縁膜よりも厚く、かつ、ゲート絶縁膜の厚さが互いに異なる２種類の高圧系ｎＭＩＳまたは高圧系ｐＭＩＳを形成することができる。例えば電源電圧が印加される高圧系ｎＭＩＳまたは高圧系ｐＭＩＳに、酸化シリコン膜からなる第３膜厚ｔ３のゲート絶縁膜（本実施の形態３ではゲート絶縁膜２９ｂ）を有する高圧系ｎＭＩＳまたは高圧系ｐＭＩＳを用いることにより、高速動作が可能となる。また、例えば電源電圧よりも高い電圧が印加される高圧系ｎＭＩＳまたは高圧系ｐＭＩＳには、絶縁膜１１ｂ，１１ｔおよび電荷蓄積層ＣＳＬからなり、上記第３膜厚ｔ３よりも厚い第２膜厚ｔ２（ｔ２＞ｔ３）のゲート絶縁膜を有する高圧系ｎＭＩＳまたは高圧系ｐＭＩＳを用いることにより、高い信頼性を得ることができる。
【０１０９】
なお、実施の形態３の第１高圧系ｐＭＩＳのゲート電極ＧＨｐ１の上に、前述した実施の形態２で説明した絶縁膜２７を形成してもよい。
【０１１０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１１】
例えば、離散的電荷蓄積層としての電荷蓄積層ＣＳＬを、シリコン微結晶(シリコンナノクリスタル)、または高誘電体膜として、アルミ酸化膜またはハフニウム酸化膜等の金属酸化膜で構成してもよいことは勿論である。
【産業上の利用可能性】
【０１１２】
本発明は、不揮発性メモリ搭載マイコンなどに適用可能であり、特に、電荷トラップ型メモリを搭載した半導体製品に適用することができる。
【符号の説明】
【０１１３】
１  半導体基板
２  素子分離部
３，４，５，６  ｐ型の半導体領域
７，７ｎ  ｎ型の半導体領域
８  ゲート絶縁膜
９  導電膜
９ｎ  ｎ型の導電膜
９ｐ  ｐ型の導電膜
１０  ｎ型の半導体領域
１１ｂ，１１ｔ  絶縁膜
１２  ｎ型の導電膜
１３  サイドウォール
１４  ゲート絶縁膜
１５  ｎ−型の半導体領域
１６  ｐ−型の半導体領域
１７  ｎ−型の半導体領域
１８  ｐ−型の半導体領域
１９  サイドウォール
２０ａｄ  ｎ−型の半導体領域
２０ａｓ  ｎ−型の半導体領域
２０ｂ  ｎ＋型の半導体領域
２２  サイドウォール
２３  ｎ＋型の半導体領域
２４  ｐ＋型の半導体領域
２５  シリサイド層
２６  層間絶縁膜
２６ａ  窒化シリコン膜
２６ｂ  酸化シリコン膜
２７  絶縁膜
２８  絶縁膜
２９ａ，２９ｂ  ゲート絶縁膜
ＣＧ  選択ゲート電極
ＣＮＴ  コンタクトホール
ＣＳＬ  電荷蓄積層
Ｄｒｍ  ドレイン領域
ＧＨｎ，ＧＨｐ，ＧＨｐ１，ＧＨｐ２，ＧＬｎ，ＧＬｐ  ゲート電極
ＨＮＷ  ｎ型のウェル
ＨＰＷ  ｐ型のウェル
Ｍ１  配線
ＭＧ  メモリゲート電極
ＮＩＳＯ  ｎ型の埋め込みウェル
ＮＷ  ｎ型のウェル
ＰＬＧ  プラグ
ＰＷ  ｐ型のウェル
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４，ＲＰ５，ＲＰ６，ＲＰ７  レジストパターン
ＳＤ  ソース・ドレイン領域
Ｓｒｍ  ソース領域
【図１】
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【図２】
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【図３】
2010205791.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2010205791.tif 000009
【図８】
2010205791.tif 000010
【図９】
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【図１０】
2010205791.tif 000012
【図１１】
2010205791.tif 000013
【図１２】
2010205791.tif 000014
【図１３】
2010205791.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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