(57)【要約】【課題】  冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、カード及び伝送装置を提供する。【解決手段】  ＦＰＧＡ１０は、入力される入力信号を複数に分配し、論理ブロックに既に構成された論理回路１及び論理ブロックに新規に構成される新規な論理回路１１に対して、分配された信号を出力する分配回路部２と、論理回路１及び新規な論理回路１１からの各出力信号のうちいずれかを選択するセレクタ回路部３と、新規な論理回路１１に出力信号を出力するように分配回路部２を制御すると共に、新規な論理回路１１からの出力信号を出力するようにセレクタ回路部３を制御する切り替え制御部４と、を備える。【選択図】        図２
2010074461.tif 000002
【特許請求の範囲】
【請求項１】
任意の論理回路を構成可能な論理ブロックを複数備えるプログラマブルロジックデバイスにおいて、
入力される入力信号を複数に分配し、前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路に対して、前記分配された信号を出力する分配手段と、
前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路からの各出力信号のうちいずれかを選択する選択手段と、
前記論理ブロックに新規に構成される論理回路に出力信号を出力するように前記分配手段を制御すると共に、前記論理ブロックに新規に構成される論理回路からの出力信号を出力するように前記選択手段を制御する制御手段と、
を備えることを特徴とするプログラマブルロジックデバイス。
【請求項２】
前記請求項１に記載のプログラマブルロジックデバイスにおいて、
前記分配手段が、前記論理回路を既に構成された各論理ブロックの入力側に接続され、
前記選択手段が、前記論理回路を既に構成された各論理ブロックの出力側に接続され、
前記複数の論理ブロックに既に構成された論理回路のうち、少なくとも一の論理回路に対応させて、前記論理ブロックに新規に構成される論理回路を、内部の空き領域に生成し、所定のタイミングに合わせて、前記一の論理回路から前記論理ブロックに新規に構成される論理回路への信号の方路を切り替えた後に、前記一の論理回路を削除することを特徴とするプログラマブルロジックデバイス。
【請求項３】
前記請求項２に記載のプログラマブルロジックデバイスにおいて、
前記内部の空き領域が、複数の前記論理ブロックに新規に構成される論理回路を生成することが可能な記憶容量を有し、当該論理ブロックに新規に構成される論理回路を、前記一の論理回路にそれぞれ対応させて同時に生成することを特徴とするプログラマブルロジックデバイス。
【請求項４】
前記請求項２又は３に記載のプログラマブルロジックデバイスを搭載するカードにおいて、
前記所定のタイミングが、フレーム同期パルス又はフレーム間ギャップであることを特徴とするカード。
【請求項５】
前記請求項１に記載のプログラマブルロジックデバイスを搭載する伝送装置において、
一の伝送路から入力される光信号を他の伝送路に出力するクロスコネクトスイッチユニットと、
前記クロスコネクトスイッチユニットとのインタフェースとなるクロスコネクトスイッチインタフェース部、オーバヘッド処理を行なうＳＴＭ処理部、及び前記伝送路から受信するＳＴＭ−ｎ回線の光信号を電気信号に変換する光／電気変換部を有するＳＯＮＥＴ／ＳＤＨ系のインタフェースユニットと、
を備え、
前記ＳＴＭ処理部及び／又はクロスコネクトスイッチインタフェース部が、前記プログラマブルロジックデバイスにより構成され、
疎通確認、保守及び／又は点検を行なう場合に、ＰＮパタンを発生して他の装置及び／又は前記クロスコネクトスイッチユニットに出力するＰＮパタン発生部と、当該他の装置及び／又はクロスコネクトスイッチユニットからのＰＮパタンを検出して誤りをチェックするＰＮパタン検出部とが、前記プログラマブルロジックデバイスの部分再構成により、前記プログラマブルロジックデバイス内部の空き領域に生成されることを特徴とする伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、任意の論理回路を構成可能な論理ブロックを複数備えるプログラマブルロジックデバイス（Programmable logic device：以下、ＰＬＤと称す）、ＰＬＤを搭載するインタフェースカード（Interface card）及び伝送装置に関する。
【背景技術】
【０００２】
近年、伝送装置に内蔵されるインタフェースカードは、機能の拡張に柔軟に対応するため、ＰＬＤの一種であるＦＰＧＡ（Field Programmable Gate Array）を搭載したインタフェースカードが開発されている。
【０００３】
ＰＬＤは、論理回路の構成情報を含む回路情報を読み込ませることにより、内部の論理回路間の配線を自由に構成できると共に、一度作成した回路を必要に応じて何度でも再構成することが可能である。
【０００４】
また、ＦＰＧＡは、論理ブロック間及び配線間を接続するスイッチマトリクスを制御するビットストリームを外部から書き込むことによって、所望の論理回路を再構成することができるデバイスである。また、ＦＰＧＡは、内部回路構成の情報や論理ブロック間のスイッチマトリクス制御データを含む回路情報を記憶するメモリがデバイス内に設けられて、この回路情報により様々な動作特性を持たせることが可能である。
【０００５】
例えば、図８（ａ）に示す伝送装置１００ａは、内蔵するインタフェースカード１０１（第１のインタフェースカード１０１ａ、第２のインタフェースカード１０１ｂ）において、主信号を処理するブロックをＦＰＧＡで構成している。この従来の伝送装置１００ａは、インタフェースカード１０１の機能拡張を行なう場合に、インタフェースカード１０１に搭載されるＦＰＧＡのコンフィグレーションデータを書き換えたうえで、ＦＰＧＡ全体を再起動（リセット）して、その機能拡張に対応することが可能である。なお、図８（ａ）は従来の伝送装置の主要な構成を示す概略図である。
【０００６】
また、図８（ｂ）に示す伝送装置１００ｂは、伝送システムの信頼性を向上するために、運用系の第１のインタフェースカード１０１ａに対する予備系として、第３のインタフェースカード１０１ｃを内蔵する冗長構成としている。なお、図８（ｂ）は従来の他の伝送装置の主要な構成を示す概略図である。
【０００７】
例えば、第１のインタフェースカード１０１ａ及び第３のインタフェースカード１０１ｃの機能拡張が必要な場合には、第３のインタフェースカード１０１ｃのＦＰＧＡを書き換えて再起動する。そして、スイッチカード１０２のセレクタ回路及び分配回路（ＳＥＬ／ＤＩＳ）を用いて、主信号の経路を運用系側から予備系側に切り替えることで、主信号のデータ転送を停止することなく、サービスの停止を防止する仕組みが採られている。
【０００８】
なお、第１のインタフェースカード１０１ａ及び第３のインタフェースカード１０１ｃの機能拡張は、主信号の経路を運用系側から予備系側に切り替えた後に、第１のインタフェースカード１０１ａのＦＰＧＡを書き換えて再起動することで完了する。
特に、従来のインタフェースカードにおいては、サービスに影響することなく主信号の経路の切り替えを実施するために、伝送路の遅延差を吸収するためのバッファメモリを具備するものもある。また、ＦＰＧＡの内部ロジックの使用率は、機能拡張や高速信号処理部におけるタイミングの制約を確保するために、ある程度の余裕（空き領域）を確保しているのが一般的である。
【０００９】
また、従来の論理回路データ生成方法は、再構成可能なデバイス上に存在する故障情報と該デバイス上に実現されるべき論理回路データを受け取り、故障情報と論理回路データから故障回避の必要性を判定し、故障回避が必要であれば、論理回路データにおいて、デバイスの故障部分に当たる部分の機能を該論理回路データ内の空き部分で代用し、受け取った論理回路データに部分的な変更を加えて、故障を回避する論理回路データを高速に生成する（例えば、特許文献１参照）。
【特許文献１】特開２００１−１３６０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の伝送装置１００ａは、インタフェースカード１０１の機能拡張のために、ＦＰＧＡの空き領域を利用したＦＰＧＡの書き換えに、主信号の処理を行なうＦＰＧＡの再起動が必要となる。このため、従来の伝送装置１００ａは、ＦＰＧＡの再起動から必要な設定が完了するまでの時間が必要となり、サービスの中断が発生するという課題があった。
【００１１】
また、従来の伝送装置１００ｂは、冗長化するための予備系設備はもとより、サービスの無瞬断を実現するために、バッファメモリが必要となり、コスト及び消費電力の増加につながるという課題があった。
【００１２】
また、従来の論理回路データ生成方法は、再構成可能なデバイスを部分的に修正して故障を回避するのであるが、故障箇所を消去することなく放置している。このため、再構成可能なデバイスは、論理回路データを書き換え再起動するまでは、故障箇所を使用できないうえに、稼動当初の空き領域の記憶容量が小さくなるという課題があった。
【００１３】
この発明は、上述のような課題を解決するためになされたもので、冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、インタフェースカード及び伝送装置を提供するものである。
【課題を解決するための手段】
【００１４】
この発明に係るプログラマブルロジックデバイスは、入力される入力信号を複数に分配し、論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路に対して、前記分配された信号を出力する分配手段と、前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路からの各出力信号のうちいずれかを選択する選択手段と、前記論理ブロックに新規に構成される論理回路に出力信号を出力するように前記分配手段を制御すると共に、前記論理ブロックに新規に構成される論理回路からの出力信号を出力するように前記選択手段を制御する制御手段と、を備えるものである。
【発明の効果】
【００１５】
開示のプログラムロジックデバイスは、冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるという効果を奏する。
【発明を実施するための最良の形態】
【００１６】
（本発明の第１の実施形態）
図１は第１の実施形態に係る伝送装置の主要な構成を示す概略図、図２（ａ）は図１に示すＦＰＧＡ内部に組み込まれた内部ロジックの一例を示すブロック図、図２（ｂ）は図２（ａ）に示すブロック図に新規な論理回路を追加した状態を示すブロック図、図３（ａ）は図２（ｂ）に示す新規な論理回路を運用系に切り替えた状態を示すブロック図、図３（ｂ）は図３（ａ）に示す非運用系の論理回路を削除した状態を示すブロック図、図４（ａ）はＳＯＮＥＴ／ＳＤＨで使用されるフレーム構造の一例（ＳＴＭ−１／ＯＣ−３）、図４（ｂ）はイーサネット（登録商標）で使用されるＭＡＣフレーム構造である。
【００１７】
以下、この第１の実施形態においては、ＦＰＧＡを搭載したインタフェースカードについて説明するが、ＦＰＧＡの部分再構成（partial reconfiguration）を利用できるのであれば、インタフェースカードに限られるものではなく、スイッチカードなどであってもよい。なお、ＦＰＧＡの部分再構成は、ＦＰＧＡ全体ではなく、特定の領域だけを書き換えることができる機能であり、特に、動作中の他の回路を停止せずに、部分再構成を行なうことを、動的部分再構成（dynamic partial reconfiguration）と称す。
【００１８】
また、この第１の実施形態においては、インタフェースカードに搭載するＰＬＤとしてＦＰＧＡを用いて説明するが、部分再構成の機能を有しているのであれば、ＦＰＧＡに限られるものでない。例えば、ＦＰＧＡの代替品として、ＰＬＤの一種であるＣＰＬＤ（Complex Programmable Logic Device）、ＳＰＬＤ（Simple Programmable Logic Device）、ＰＡＬ（Programmable Array Logic）又はＧＡＬ（Generic Array Logic）などが考えられる。
【００１９】
図１において、伝送装置１００は、図示しない拡張スロットに差し込んで利用する拡張カードとして、部分再構成の機能を有するＦＰＧＡ１０を搭載したインタフェースカード１０１、既存のスイッチカード１０２及びＣＰＵカード１０３を備えている。
【００２０】
インタフェースカード１０１は、伝送装置１００に入出力インタフェースを追加する拡張カードであり、拡張スロットに挿入して使用し、伝送装置１００本体が標準で有しない入出力機能を後から追加することができる。
【００２１】
インタフェースカード１０１は、図示しない基板上に実装され部分再構成が可能なＦＰＧＡ１０と、基板上にＦＰＧＡ１０に対応して実装されＦＰＧＡ１０に設定されるコンフィグレーションデータが格納される図示しないコンフィグレーションメモリとを少なくとも備えている。
【００２２】
このコンフィグレーションデータは、論理回路の機能仕様をハードウェア記述言語で表現した論理合成可能な記述レベルの設計データであり、回路図のＲＴＬ（Register Transfer Level：レジスタ転送レベル）及びＦＰＧＡ１０の機能を実現するためのデバイス依存部分が論理合成され、ＦＰＧＡ１０の配置配線情報を作成するフィッティング及び回路要素間の配線を生成するルーティングされたネットリスト情報である。
【００２３】
ＦＰＧＡ１０は、インタフェースカード１０１の電源投入によって、例えば、図２（ａ）に示すように、論理ブロックに構成された論理回路１、分配回路部２、セレクタ回路部３及び切り替え制御部４がマッピングされ、伝送路からの主信号に対して動作できるような内部ロジックが組み込まれることになる。なお、図２（ａ）においては、論理回路１として、論理ブロックＡに構成された第１の論理回路１ａ、論理ブロックＢに構成された第２の論理回路１ｂ、論理ブロックＣに構成された第３の論理回路１ｃ、論理ブロックＤに構成された第４の論理回路１ｄ及び論理ブロックＥに構成された第５の論理回路１ｅが配設され、各論理回路１からの信号の流れを示しているが、この論理回路１の個数及び信号の流れに限られるものではない。
【００２４】
分配回路部２は、各論理回路１の入力側に接続され、一の経路を流れる信号をニの経路に分配して出力する分配回路（ＤＩＳ）である。なお、図２（ａ）においては、第１の論理回路１ａの入力側に第１の分配回路部２ａが接続され、第２の論理回路１ｂの入力側に第２の分配回路部２ｂが接続されている。また、図２（ａ）においては、第３の論理回路１ｃの入力側に第３の分配回路部２ｃが接続され、第４の論理回路１ｄの入力側に第４の分配回路部２ｄが接続され、第５の論理回路１ｅの入力側に第５の分配回路部２ｅが接続されている。
【００２５】
セレクタ回路部３は、各論理回路１の出力側に接続され、ニの経路のうち一の経路を流れる信号を選択して出力するセレクタ回路（ＳＥＬ）である。なお、図２（ａ）においては、第１の論理回路１ａの出力側に第１のセレクタ回路部３ａが接続され、第２の論理回路１ｂの出力側に第２のセレクタ回路部３ｂが接続されている。また、図２（ａ）においては、第３の論理回路１ｃの出力側に第３のセレクタ回路部３ｃが接続され、第４の論理回路１ｄの出力側に第４のセレクタ回路部３ｄが接続され、第５の論理回路１ｅの出力側に第５のセレクタ回路部３ｅが接続されている。
切り替え制御部４は、各論理回路１における、分配回路部２及びセレクタ回路部３による出力信号の方路の切り替えを制御する。
【００２６】
次に、ＦＰＧＡ１０の部分再構成を利用して、本実施形態に係るインタフェースカード１０１における機能拡張のための処理手順について、図２及び図３を用いて説明する。
まず、インタフェースカード１０１を搭載した伝送装置１００の電源を投入すると、インタフェースカード１０１は、ＦＰＧＡ１０に対して、コンフィグレーションメモリからコンフィグレーションデータが読み出されてコンフィグレーションを開始する。そして、インタフェースカード１０１は、ＦＰＧＡ１０に対して、所望の論理回路がそれぞれ設定されてコンフィグレーションを終了する。
【００２７】
なお、図２（ａ）においては、インタフェースカード１０１の起動時に、第１の論理回路１ａ、第２の論理回路１ｂ、第３の論理回路１ｃ、第４の論理回路１ｄ及び第５の論理回路１ｅがそれぞれ選択されるように、切り替え制御部４により各分配回路部２の設定を実施する。
【００２８】
すなわち、切り替え制御部４は、第１の分配回路部２ａを制御して、第１の分配回路部２ａからの出力信号を第１の論理回路１ａに出力させる。また、切り替え制御部４は、第２の分配回路部２ｂを制御して、第２の分配回路部２ｂからの出力信号を第２の論理回路１ｂに出力させ、第３の分配回路部２ｃを制御して、第３の分配回路部２ｃからの出力信号を第３の論理回路１ｃに出力させる。また、切り替え制御部４は、第４の分配回路部２ｄを制御して、第４の分配回路部２ｄからの出力信号を第４の論理回路１ｄに出力させ、第５の分配回路部２ｅを制御して、第５の分配回路部２ｅからの出力信号を第５の論理回路１ｅに出力させる。
【００２９】
さらに、切り替え制御部４は、第１のセレクタ回路部３ａを制御して、第１の論理回路１ａからの出力信号を第１のセレクタ回路部３ａからの出力信号とする。また、切り替え制御部４は、第２のセレクタ回路部３ｂを制御して、第２の論理回路１ｂからの出力信号を第２のセレクタ回路部３ｂからの出力信号とし、第３のセレクタ回路部３ｃを制御して、第３の論理回路１ｃからの出力信号を第３のセレクタ回路部３ｃからの出力信号とする。また、切り替え制御部４は、第４のセレクタ回路部３ｄを制御して、第４の論理回路１ｄからの出力信号を第４のセレクタ回路部３ｄからの出力信号とし、第５のセレクタ回路部３ｅを制御して、第５の論理回路１ｅからの出力信号を第５のセレクタ回路部３ｅからの出力信号とする。
これにより、インタフェースカード１０１は、通常のインタフェースカードとして機能して、伝送装置１００による通常の運用を開始することができる。
【００３０】
ここで、伝送装置１００の運用中に、インタフェースカード１０１における機能の拡張（例えば、第２の論理回路１ｂの更新）が必要になった場合を想定する。
まず、ＦＰＧＡ１０は、部分再構成により、図２（ｂ）に示すように、第２の論理回路１ｂに対応する、論理ブロックＢ’に新規に構成される論理回路（以下、新規な論理回路１１と称す）を、ＦＰＧＡ１０内部の空き領域に生成する。また、新規な論理回路１１は、第２の分配回路部２ｂ及び第２のセレクタ回路部３ｂに接続されることになる。なお、新規な論理回路１１は、生成するための専用の領域を予め確保するものではなく、必要が生じた場合に、ＦＰＧＡ１０内部の空き領域を利用するものである。また、新規な論理回路１１は、空き領域を論理回路１毎に設けるのでなく、ＦＰＧＡ１０内部の空き領域を全ての論理回路１間で共通して使用する。
【００３１】
そして、新規な論理回路１１は動作を開始する。
このとき、切り替え制御部４は、第２の分配回路部２ｂを制御して、主信号及び第１の論理回路１ａにより処理された信号を、第２の論理回路１ｂ及び新規な論理回路１１に分配させる。
また、切り替え制御部４は、第２のセレクタ回路部３ｂを制御して、第２の論理回路１ｂ及び新規な論理回路１１により処理された信号のうち、第２の論理回路１ｂにより処理された信号を選択させ、第４の論理回路１ｄ及び第５の論理回路１ｅに対して信号を出力する。
【００３２】
そして、切り替え制御部４は、第２のセレクタ回路部３ｂに対して制御信号を出力して、所定のタイミングにより、図３（ａ）に示すように、第２の論理回路１ｂから新規な論理回路１１に運用面を切り替える。
【００３３】
すなわち、切り替え制御部４は、第２の分配回路部２ｂを制御して、第２の分配回路部２ｂからの出力信号を新規な論理回路１１に出力すると共に、第２のセレクタ回路部３ｂを制御して、新規な論理回路１１からの出力信号を第２のセレクタ回路部３ｂからの出力信号とする。
【００３４】
ここで、伝送装置１００がＳＯＮＥＴ（Synchronous Digital Hierarchy）／ＳＤＨ（Synchronous Optical NETwork）系の場合には、８ｋＨｚ等の網同期信号に同期して動作するために、所定のタイミングとして、フレーム同期パルス（frame synchronizing pulse：ＦＰ）に同期して運用面を切り替えることで、伝送装置１００の無瞬断の切り替えが可能となる。
【００３５】
なお、フレーム同期パルスとは、ＳＯＮＥＴ／ＳＤＨの規格に従い生成したタイミングであり、例えば、図４（ａ）に示すように、各フレームの先頭位置にパルスが生成されるようにすることで、各フレーム間の境目を識別又はフレーム生成タイミングとして使用可能となる。
また、切り替え制御部４は、各フレームのフレーム同期パルスを監視して、あるフレーム同期パルスの時点で、第２の論理回路１ｂから新規な論理回路１１に運用面を切り替えることになる。
【００３６】
また、イーサネット（Ethernet；登録商標）の規格には、図４（ｂ）に示すように、各フレーム同士の間には、９６ビット時間以上の信号の無いフレーム間ギャップ（inter frame gap：ＩＦＧ）（別称として、パケット間ギャップ（inter packet gap：ＩＰＧ））が確保されている。このため、伝送装置１００がイーサネット（登録商標）系の場合には、所定のタイミングとして、フレーム間ギャップに同期して運用面を切り替えることで、伝送装置１００の無瞬断の切り替えが可能となる。
【００３７】
なお、切り替え制御部４は、各フレーム間のフレーム間ギャップを監視して、あるフレーム間ギャップの時点で、第２の論理回路１ｂから新規な論理回路１１に運用面を切り替えることになる。
そして、ＦＰＧＡ１０は、部分再構成により、図３（ｂ）に示すように、第２の論理回路１ｂを削除することで、空き領域の記憶容量を増加させることができる。
【００３８】
以上のように、本実施形態に係るインタフェースカード１０１においては、他のインタフェースカードを併用する冗長構成を取らず、伝送装置１００の運用を中断することなく、機能を拡張することができるという作用効果を奏する。
【００３９】
また、本実施形態に係るインタフェースカード１０１においては、ＦＰＧＡ１０の部分再構成により不要になった論理回路１を削除することで、後に行なう部分再構成により生成する新規な論理回路１１のための空き領域を確保することができる。
特に、本実施形態に係るインタフェースカード１０１においては、ＦＰＧＡ１０の部分再構成の度に、新規な論理回路１１を生成し、不要になった論理回路１を削除することで、空き容量における記憶容量の全体的な変化量が小さく、カード起動時の初期段階に、空き領域の記憶容量が小さい場合であっても、部分再構成を繰り返すことができる。
【００４０】
なお、本実施形態においては、図２及び図３を用いて、一の論理回路１（第２の論理回路１ｂ）の更新について説明したが、複数の論理回路１の更新に対して、ＦＰＧＡ１０の部分再構成を同時に行なってもよい。これにより、部分再構成により複数の論理回路１を更新するための複数回の手順や部分再構成に必要な時間を減少することができる。
【００４１】
ここで、図２（ａ）に示す各論理回路１のＦＰＧＡ１０の使用率が、例えば、第１の論理回路１ａを１０％とし、第２の論理回路１ｂを１０％とし、第３の論理回路１ｃを２０％とし、第４の論理回路１ｄを２０％とし、第５の論理回路１ｅを１０％とした場合に、ＦＰＧＡ１０内部には、３０％の空き領域が存在する。
【００４２】
この場合には、３０％以下の空き領域の使用であれば、一又は複数の新規な論理回路１１を生成（部分再構成）することが可能であり、例えば、第１の論理回路１ａ及び第２の論理回路１ｂを同時に更新することも可能である。
【００４３】
なお、第１の論理回路１ａ及び第２の論理回路１ｂにそれぞれ対応する新規な論理回路１１を同時に生成した後は、論理回路１毎に分配回路部２及びセレクタ回路部３による切り替えを行なう。そして、不要となった第１の論理回路１ａ及び第２の論理回路１ｂを削除することで、新たな空き領域を確保することができる。
【００４４】
（本発明の第２の実施形態）
図５（ａ）は第２の実施形態に係る伝送装置の部分再構成前の主要な構成を示す概略図、図５（ｂ）は図５（ａ）に示す伝送装置の部分再構成後の主要な構成を示す概略図、図６は図５（ｂ）に示すＰＮパタン発生部及びＰＮパタン検出部による処理を説明するための説明図である。図５及び図６において、図１〜図４と同じ符号は、同一又は相当部分を示し、その説明を省略する。
【００４５】
図５において、伝送装置２００は、一の伝送路から入力される光信号を他の伝送路に出力するクロスコネクトスイッチユニット２０１と、クロスコネクトスイッチユニット２０１とのインタフェースとなるクロスコネクトスイッチインタフェース部２１、オーバヘッド処理などを行なうＳＴＭ処理部２２、及び伝送路から受信するＳＴＭ−ｎ回線の光信号を電気信号に変換する光／電気変換部２３を有するＳＯＮＥＴ／ＳＤＨ系のインタフェースユニット２０２と、を備えている。
【００４６】
なお、ＳＴＭ（Synchronous Transport Module：同期転送モジュール）とは、高速デジタル通信方式「ＳＤＨ」における、多重化の単位となる仮想的な通信回線である。また、ＳＤＨでは、１５５．５２Ｍｂｐｓの論理回線を多重化の単位としており、これをＳＴＭ−１と称す。また、ＳＴＭ−１回線には、通常の電話回線として２０１６回線を収容（２０１６チャネルを多重化）できる。さらに、ＳＴＭは４の倍数の本数を多重化することができ、４本多重化したＳＴＭ−４（６２２．０８Ｍｂｐｓ）、１６本多重化したＳＴＭ−１６（２４８８．３２Ｍｐｓ）、６４本多重化したＳＴＭ−６４（９９５３．２８Ｍｂｐｓ）などが標準化されている。
【００４７】
また、この第２の実施形態においては、ＳＯＮＥＴ／ＳＤＨ系のインタフェースユニット２０２を例に挙げて説明するが、イーサネット（登録商標）系などのインタフェースユニットに対して、本発明を適用してもよく、インタフェースの条件を限定するものではない。
【００４８】
ＳＴＭ処理部２２は、ＦＰＧＡ１０により構成され、インタフェースカード１０１の電源投入によって、通常のＳＴＭ処理部の機能を有する図示しない論理回路の他に、分配回路部２、セレクタ回路部３及び切り替え制御部４がマッピングされ、伝送路からの信号に対して動作できるような内部ロジックが組み込まれることになる。
【００４９】
また、ＳＴＭ処理部２２は、例えば、サービスイン時の疎通確認、保守及び／又は点検などを行なう場合のように、必要に応じて、ＰＮパタン発生部５及びＰＮパタン検出部６が、ＦＰＧＡ１０の部分再構成により、ＦＰＧＡ１０内部の空き領域に生成される。
ＰＮパタン発生部５は、疑似ランダムビット列（ＰＮ（Pseudo Noise）パタン：以下、ＰＮパタンと称す）を発生して他の装置に出力する機能を有する。
ＰＮパタン検出部６は、他の装置からのＰＮパタンを検出して誤りをチェックする機能を有する。
【００５０】
なお、分配回路部２は、一の経路を流れる信号をニの経路に分配して出力する分配回路（ＤＩＳ）であり、ＦＰＧＡ１０の部分再構成により、出力側の二の経路のうち一の経路として、ＰＮパタン検出部６を構成する論理回路の入力側に接続される。
また、セレクタ回路部３は、ニの経路のうち一の経路を流れる信号を選択して出力するセレクタ回路（ＳＥＬ）であり、ＦＰＧＡ１０の部分再構成により、入力側の二の経路のうち一の経路として、ＰＮパタン発生部５を構成する論理回路の出力側に接続される。
【００５１】
次に、ＦＰＧＡ１０の部分再構成を利用して、本実施形態に係る伝送装置２００（第１の伝送装置２００ａ、第２の伝送装置２００ｂ）における、サービスイン時の疎通確認について、図５及び図６を用いて説明する。
【００５２】
まず、インタフェースユニット２０２を搭載した伝送装置２００の電源を投入すると、インタフェースユニット２０２は、ＦＰＧＡ１０に対して、コンフィグレーションメモリからコンフィグレーションデータが読み出されてコンフィグレーションを開始する。そして、インタフェースユニット２０２は、ＦＰＧＡ１０に対して、所望の論理回路がそれぞれ設定されてコンフィグレーションを終了する。
【００５３】
なお、図５（ａ）においては、インタフェースユニット２０２の起動時に、クロスコネクトスイッチインタフェース部２１に出力される経路が選択されるように、切り替え制御部４により分配回路部２の設定を実施する。また、図５（ａ）においては、インタフェースユニット２０２の起動時に、光／電気変換部２３に出力される経路が選択されるように、切り替え制御部４によりセレクタ回路部３の設定を実施する。
これにより、インタフェースユニット２０２は、通常のインタフェースユニットとして機能して、伝送装置１００による通常の運用に対応することができる。
【００５４】
ここで、第１の伝送装置２００ａ及び第２の伝送装置２００ｂにおける、サービスイン時の疎通確認を行なう場合を想定する。
まず、ＦＰＧＡ１０は、部分再構成により、図５（ｂ）に示すように、ＰＮパタン発生部５及びＰＮパタン検出部６をそれぞれ構成する新規な論理回路を、ＦＰＧＡ１０内部の空き領域に生成する。また、ＰＮパタン発生部５及びＰＮパタン検出部６をそれぞれ構成する新規な論理回路は、分配回路部２及びセレクタ回路部３に接続されることになる。なお、新規な論理回路は、ＰＮパタン発生部５及びＰＮパタン検出部６の回路規模に合わせた記憶容量を有する空き領域をＦＰＧＡ１０に予め確保されるものである。
そして、第１の伝送装置２００ａ及び第２の伝送装置２００ｂは、図６に示すように、光ファーバーケーブルを介して、インタフェースユニット２０２ａ，２０２ｂにより対向して接続される。
【００５５】
第１の伝送装置２００ａは、インタフェースユニット２０２ａに内蔵するＳＴＭ処理部２２ａのＰＮパタン発生部５ａにより発生したＰＮパタンを、第２の伝送装置２００ｂに向けて伝送路側に送出する。このとき、第１の伝送装置２００ａの切り替え制御部４ａは、セレクタ回路部３ａを制御して、ＰＮパタン発生部５ａにより発生されたＰＮパタンを選択させ、伝送路側に出力する。
【００５６】
第２の伝送装置２００ｂは、インタフェースユニット２０２ｂに内蔵するＳＴＭ処理部２２ｂのＰＮパタン検出部６ｂにより、第１の伝送装置２００ａからのＰＮパタンを検出し、誤りをチェックする。なお、チェック結果に誤りが無ければ、疎通状態であることが確認できる。このとき、第２の伝送装置２００ｂの切り替え制御部４ｂは、分配回路部２ｂを制御して、第１の伝送装置２００ａからのＰＮパタンを、ＰＮパタン検出部６ｂに出力させる。
【００５７】
また、第２の伝送装置２００ｂから第１の伝送装置２００ａへの疎通確認についても同様に、第２の伝送装置２００ｂのＰＮパタン発生部５ｂが第１の伝送装置２００ａに向けてＰＮパタンを送出し、第１の伝送装置２００ａのＰＮパタン検出部６ａによりＰＮパタンをチェックすることで、疎通状態を確認することができる。
【００５８】
そして、伝送装置２００は、通常の運用状態において、ＰＮパタンを使用しないために、ＦＰＧＡ１０の部分再構成により、図５（ａ）に示すように、ＰＮパタン発生部５及びＰＮパタン検出部６を削除することで、空き領域の記憶容量を増加させることができる。
【００５９】
なお、伝送装置２００は、通常の通信状態において、図５（ａ）に示すように、クロスコネクトスイッチユニット２０１からの信号は、インタフェースユニット２０２のクロスコネクトスイッチインタフェース部２１及びＳＴＭ処理部２２を介し、光／電気変換部２３を経由して、伝送路に送信される。
【００６０】
以上のように、第２の実施形態に係る伝送装置２００は、通常の運用時において不要なＰＮパタン発生部５及びＰＮパタン検出部６を省略しておく。そして、疎通確認、保守及び／又は点検を行なう場合に、ＦＰＧＡ１０の部分再構成により、ＰＮパタン発生部５及びＰＮパタン検出部６を空き領域に構成することで、通常の運用時における、ＰＮパタン発生部５及びＰＮパタン検出部６によるＦＰＧＡ１０の使用率を削減することができる。
【００６１】
なお、第２の実施形態に係る伝送装置２００においては、分配回路部２及びセレクタ回路部３をＳＴＭ処理部２２に配設させる場合について説明したが、ＰＮパタン発生部５からのＰＮパタンを伝送路に送出させ、伝送路からのＰＮパタンをＰＮパタン検出部６で受信できるのであれば、分配回路部２及びセレクタ回路部３を配設させる必要はない。しかしながら、ＰＮパタン発生部５及びＰＮパタン検出部６を生成する場合に、分配回路部２及びセレクタ回路部３が、ＰＮパタン発生部５及びＰＮパタン検出部６を生成するうえでの接続箇所になり、部分再構成による合成を容易にするために、分配回路部２及びセレクタ回路部３を配設させることが好ましい。
【００６２】
また、第２の実施形態に係る伝送装置２００においては、ＳＴＭ処理部２２がＦＰＧＡ１０により構成される場合について説明したが、クロスコネクトスイッチインタフェース部２１がＦＰＧＡ１０により構成されてもよい。
【００６３】
特に、クロスコネクトスイッチインタフェース部２１が、部分再構成により、クロスコネクトスイッチユニット２０１にＰＮパタンを出力するＰＮパタン発生部５と、クロスコネクトスイッチユニット２０１からのＰＮパタンを検出して誤りをチェックするＰＮパタン検出部６とを空き領域に生成する。これにより、伝送装置２００は、伝送装置２００に内蔵されるインタフェースユニット２０２とクロスコネクトスイッチユニット２０１との疎通確認、保守及び／又は点検を行なうことができる。
【００６４】
（本発明の第３の実施形態）
図７（ａ）は第３の実施形態に係るラインカードの部分再構成前の主要な構成を示す概略図、図７（ｂ）は図７（ａ）に示すラインカードの部分再構成後の主要な構成を示す概略図である。図７において、図１〜図６と同じ符号は、同一又は相当部分を示し、その説明を省略する。
【００６５】
ラインカード３００は、一般的な構成である、伝送路とのインタフェースとしての受信側ラインインタフェース回路部３０１及び送信側ラインインタフェース回路部３０２を備え、ライン毎に配設される受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４と、共通的な回路としてのスイッチ部３５及び方路選択制御部３６とを備えている。
【００６６】
なお、この第３の実施形態においては、図７（ａ）に示すように、受信側ラインインタフェース回路部３０１及び送信側ラインインタフェース回路部３０２におけるポート数を８ポートとし、ラインカード３００の運用の初期段階として、図示しないＬＡＮケーブルをポート１及びポート２に接続して使用し、ポート３乃至ポート８を未使用とする場合について説明するが、このポート数に限られるものではない。
受信側ラインインタフェース回路部３０１は、受信処理機能を備え、伝送路に対して受信側に配設され、複数のポート（図７（ａ）では、８ポート）を有する。
【００６７】
また、送信側ラインインタフェース回路部３０２は、送信処理機能を備え、伝送路に対して送信側に配設され、複数のポート（図７（ａ）では、８ポート）を有する。
受信処理部３１は、受信側ラインインタフェース回路部３０１の各ポート（図７（ａ）では、ポート１及びポート２）に対応して配設され、受信したデータを解析するＭＡＣ回路からなる。
【００６８】
また、受信バッファ部３２は、各受信処理部３１に対応して配設され、データのトラフィックのマネージメント（例えば、トラフィック量の制御）を行なうＱｕｅｕｅ回路からなる。
送信処理部３４は、送信側ラインインタフェース回路部３０２の各ポート（図７（ａ）では、ポート１及びポート２）に対応して配設され、データを加工してインタフェース変換を行なうＭＡＣ回路からなる。
【００６９】
また、送信バッファ部３３は、各送信処理部３４に対応して配設され、送信するデータ量を調節するＱｕｅｕｅ回路からなる。
スイッチ部３５は、受信バッファ部３２が前段に配設され、送信バッファ部３３が後段に配設されるクロスバスイッチを構成する。
【００７０】
また、方路選択制御部３６は、受信処理部３１による受信データの解析結果に基づき、受信バッファ部３２、スイッチ部３５、送信バッファ部３３及び送信処理部３４からの出力データの流量並びに方路を制御する。
【００７１】
スイッチ部３５及び方路選択制御部３６と、複数のポート（図７（ａ）では、８ポート）のうち、少なくとも一のポート（図７（ａ）では、ポート１及びポート２）に対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４とが、ＦＰＧＡ１０により構成され、ラインカード３００の電源投入によって、マッピングされ、伝送路からの信号に対して動作できるような内部ロジックが組み込まれることになる。
【００７２】
また、ラインカード３００は、未使用のポート（図７（ｂ）では、ポート３）を使用する場合に、当該未使用のポートに対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４が、ＦＰＧＡ１０の部分再構成により、ＦＰＧＡ１０内部の空き領域に生成される。
【００７３】
また、ＦＰＧＡ１０には、未使用のポート（図７（ａ）では、ポート３乃至ポート８）に対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４を構成する新規な論理回路を部分再構成できるように、当該未使用のポートに対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４の回路規模に合わせた記憶容量を有する空き領域（図７（ａ）では、第１の記憶領域１０ａ、第２の記憶領域１０ｂ）が予め確保されるものである。
【００７４】
なお、従来のラインカードは、未使用のポートに対しても、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４を配設しているために、未使用のポートをディセーブルにした状態であっても、受信バッファ部３２、送信バッファ部３３及び送信処理部３４の内部にクロック信号などが供給され、動作電流が流れてしまう。
【００７５】
これに対し、第３の実施形態に係るラインカード３００は、未使用のポートに対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４を削除しておき、必要に応じて、不使用のポートのうち必要とするポートに対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４を、ＦＰＧＡ１０の部分再構成により、ＦＰＧＡ１０内部の空き領域に構成するものである。
【００７６】
これにより、第３の実施形態に係るラインカード３００は、未使用のポートに対応する、受信処理部３１、受信バッファ部３２、送信バッファ部３３及び送信処理部３４による消費電力を削減できるという作用効果を奏する。
【００７７】
また、第３の実施形態に係るラインカード３００は、使用中のポートによるサービスを停止することなく、未使用のポートに対して、使用できるポートとして追加できるという作用効果を奏する。
【００７８】
［付記］  以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）  任意の論理回路を構成可能な論理ブロックを複数備えるプログラマブルロジックデバイスにおいて、入力される入力信号を複数に分配し、前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路に対して、前記分配された信号を出力する分配手段と、前記論理ブロックに既に構成された論理回路及び前記論理ブロックに新規に構成される論理回路からの各出力信号のうちいずれかを選択する選択手段と、前記論理ブロックに新規に構成される論理回路に出力信号を出力するように前記分配手段を制御すると共に、前記論理ブロックに新規に構成される論理回路からの出力信号を出力するように前記選択手段を制御する制御手段と、を備えることを特徴とするプログラマブルロジックデバイス。
【００７９】
（付記２）  前記分配手段が、前記論理回路を既に構成された各論理ブロックの入力側に接続され、前記選択手段が、前記論理回路を既に構成された各論理ブロックの出力側に接続され、前記複数の論理ブロックに既に構成された論理回路のうち、少なくとも一の論理回路に対応させて、前記論理ブロックに新規に構成される論理回路を、内部の空き領域に生成し、所定のタイミングに合わせて、前記一の論理回路から前記論理ブロックに新規に構成される論理回路への信号の方路を切り替えた後に、前記一の論理回路を削除することを特徴とするプログラマブルロジックデバイス。
【００８０】
（付記３）  前記内部の空き領域が、複数の前記論理ブロックに新規に構成される論理回路を生成することが可能な記憶容量を有し、当該論理ブロックに新規に構成される論理回路を、前記一の論理回路にそれぞれ対応させて同時に生成することを特徴とするプログラマブルロジックデバイス。
【００８１】
（付記４）  前記所定のタイミングが、フレーム同期パルス又はフレーム間ギャップであることを特徴とするカード。
【００８２】
（付記５）  一の伝送路から入力される光信号を他の伝送路に出力するクロスコネクトスイッチユニットと、前記クロスコネクトスイッチユニットとのインタフェースとなるクロスコネクトスイッチインタフェース部、オーバヘッド処理を行なうＳＴＭ処理部、及び前記伝送路から受信するＳＴＭ−ｎ回線の光信号を電気信号に変換する光／電気変換部を有するＳＯＮＥＴ／ＳＤＨ系のインタフェースユニットと、を備え、前記ＳＴＭ処理部及び／又はクロスコネクトスイッチインタフェース部が、前記プログラマブルロジックデバイスにより構成され、疎通確認、保守及び／又は点検を行なう場合に、ＰＮパタンを発生して他の装置及び／又は前記クロスコネクトスイッチユニットに出力するＰＮパタン発生部と、当該他の装置及び／又はクロスコネクトスイッチユニットからのＰＮパタンを検出して誤りをチェックするＰＮパタン検出部とが、前記プログラマブルロジックデバイスの部分再構成により、前記プログラマブルロジックデバイス内部の空き領域に生成されることを特徴とする伝送装置。
【００８３】
（付記６）  受信側に配設され複数のポートを有する受信側ラインインタフェース回路部、当該受信側ラインインタフェース回路部の各ポートに対応して配設されＭＡＣ回路からなる受信処理部、当該各受信処理部に対応して配設されＱｕｅｕｅ回路からなる受信バッファ部、送信側に配設され複数のポートを有する送信側ラインインタフェース回路部、当該送信側ラインインタフェース回路部の各ポートに対応して配設されＭＡＣ回路からなる送信処理部、当該各送信処理部に対応して配設されＱｕｅｕｅ回路からなる送信バッファ部、前記受信バッファ部が前段に配設され前記送信バッファ部が後段に配設されクロスバスイッチを構成するスイッチ部、並びに、前記受信処理部による受信データの解析結果に基づき、前記受信バッファ部、スイッチ部、送信バッファ部及び送信処理部からの出力データの流量並びに方路を制御する制御部を備えるラインカードにおいて、前記スイッチ部及び制御部と、前記複数のポートのうち、少なくとも一のポートに対応する、前記受信処理部、受信バッファ部、送信バッファ部及び送信処理部とが、任意の論理を構成可能な論理ブロックを複数備えるプログラマブルロジックデバイスにより構成され、未使用の前記ポートを使用する場合に、当該未使用のポートに対応する、前記受信処理部、受信バッファ部、送信バッファ部及び送信処理部が、前記プログラマブルロジックデバイスの部分再構成により、前記プログラマブルロジックデバイスの空き領域に生成されることを特徴とするラインカード。
【図面の簡単な説明】
【００８４】
【図１】第１の実施形態に係る伝送装置の主要な構成を示す概略図である。
【図２】（ａ）は図１に示すＦＰＧＡ内部に組み込まれた内部ロジックの一例を示すブロック図であり、（ｂ）は図２（ａ）に示すブロック図に新規な論理回路を追加した状態を示すブロック図である。
【図３】（ａ）は図２（ｂ）に示す新規な論理回路を運用系に切り替えた状態を示すブロック図であり、（ｂ）は図３（ａ）に示す非運用系の論理回路を削除した状態を示すブロック図である。
【図４】（ａ）はＳＯＮＥＴ／ＳＤＨで使用されるフレーム構造の一例（ＳＴＭ−１／ＯＣ−３）であり、(ｂ)はイーサネット（登録商標）で使用されるＭＡＣフレームの構造である。
【図５】（ａ）は第２の実施形態に係る伝送装置の部分再構成前の主要な構成を示す概略図であり、（ｂ）は図５（ａ）に示す伝送装置の部分再構成後の主要な構成を示す概略図である。
【図６】図５（ｂ）に示すＰＮパタン発生部及びＰＮパタン検出部による処理を説明するための説明図である。
【図７】（ａ）は第３の実施形態に係るラインカードの部分再構成前の主要な構成を示す概略図であり、（ｂ）は図７（ａ）に示すラインカードの部分再構成後の主要な構成を示す概略図である。
【図８】（ａ）は従来の伝送装置の主要な構成を示す概略図であり、（ｂ）は従来の他の伝送装置の主要な構成を示す概略図である。
【符号の説明】
【００８５】
１      論理回路
１ａ    第１の論理回路
１ｂ    第２の論理回路
１ｃ    第３の論理回路
１ｄ    第４の論理回路
１ｅ    第５の論理回路
２      分配回路部
２ａ    第１の分配回路部
２ｂ    第２の分配回路部
２ｃ    第３の分配回路部
２ｄ    第４の分配回路部
２ｅ    第５の分配回路部
３ａ    セレクタ回路部
３ａ    第１のセレクタ回路部
３ｂ    第２のセレクタ回路部
３ｃ    第３のセレクタ回路部
３ｄ    第４のセレクタ回路部
３ｅ    第５のセレクタ回路部
４，４ａ，４ｂ      切り替え制御部
５，５ａ，５ｂ      ＰＮパタン発生部
６，６ａ，６ｂ      ＰＮパタン検出部
１０    ＦＰＧＡ
１０ａ  第１の記憶領域
１０ｂ  第２の記憶領域
１１    新規な論理回路
２１    クロスコネクトスイッチインタフェース部
２２，２２ａ，２２ｂ    ＳＴＭ処理部
２３    光／電気変換部
３１    受信処理部
３２    受信バッファ部
３３    送信バッファ部
３４    送信処理部
３５    スイッチ部
３６    方路選択制御部
１００，１００ａ，１００ｂ，２００  伝送装置
１０１  インタフェースカード
１０１ａ  第１のインタフェースカード
１０１ｂ  第２のインタフェースカード
１０１ｃ  第３のインタフェースカード
１０２  スイッチカード
１０３  ＣＰＵカード
２００ａ  第１の伝送装置
２００ｂ  第２の伝送装置
２０１  クロスコネクトスイッチユニット
２０２，２０２ａ，２０２ｂ  インタフェースユニット
３００  ラインカード
３０１  受信側ラインインタフェース回路部
３０２  送信側ラインインタフェース回路部
【図１】
2010074461.tif 000003
【図２】
2010074461.tif 000004
【図３】
2010074461.tif 000005
【図４】
2010074461.tif 000006
【図５】
2010074461.tif 000007
【図６】
2010074461.tif 000008
【図７】
2010074461.tif 000009
【図８】
2010074461.tif 000010