(57)【要約】【課題】酸化物半導体の活性層が保護されるとともにソース電極及びドレイン電極とのオーミックコンタクトが確保され、閾値変動が抑制される電界効果型トランジスタを提供する。【解決手段】電界効果型トランジスタ１００は、ゲート電極１２と、ゲート電極上に形成されている絶縁層１４と、絶縁層を隔てて前記ゲート電極に対向する位置に形成されている酸化物半導体層１６と、Ｇａを主成分とする酸化物を含み、酸化物半導体層上に形成されている保護層１８と、Ｉｎを主成分とする非晶質酸化物を含み、保護層上に形成されている接触層２０Ａ，２０Ｂと、接触層上で、該接触層に接触しているとともに対向配置されているソース電極２２Ａ及びドレイン電極２２Ｂと、を有する。接触層は、保護層とソース電極及びドレイン電極とが厚さ方向で重なる領域に形成されており、ソース電極とドレイン電極との間では分離している。【選択図】図１
2010205932.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上に形成されている絶縁層と、
前記絶縁層を隔てて前記ゲート電極に対向する位置に形成されている酸化物半導体層と、
Ｇａを主成分とする酸化物を含み、前記酸化物半導体層上に形成されている保護層と、
Ｉｎを主成分とする非晶質酸化物を含み、前記保護層上に形成されている接触層と、
前記接触層上で、該接触層に接触しているとともに対向配置されているソース電極及びドレイン電極と、を有し、
前記接触層が、前記保護層と前記ソース電極及び前記ドレイン電極とが厚さ方向で重なる領域に形成されており、前記ソース電極と前記ドレイン電極との間では分離している電界効果型トランジスタ。
【請求項２】
酸化物半導体層と、
Ｇａを主成分とする酸化物を含み、前記酸化物半導体層上に形成されている保護層と、
Ｉｎを主成分とする非晶質酸化物を含み、前記保護層上に形成されている接触層と、
前記接触層上で、該接触層に接触しているとともに対向配置されているソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極上に一体的に形成されている絶縁層と、
前記絶縁層を隔てて前記酸化物半導体層に対向する位置に形成されているゲート電極と、を有し、
前記接触層が、前記保護層と前記ソース電極及び前記ドレイン電極とが厚さ方向で重なる領域に形成されており、前記ソース電極と前記ドレイン電極との間では分離している電界効果型トランジスタ。
【請求項３】
前記接触層に含まれる非晶質酸化物が、ＩＺＯ、ＩＴＯ、及びＩｎ２Ｏ３からなる群から選択される非晶質酸化物である請求項１又は請求項２に記載の電界効果型トランジスタ。
【請求項４】
前記保護層に含まれる酸化物が、酸化ガリウムである請求項１〜請求項３のいずれか一項に記載の電界効果型トランジスタ。
【請求項５】
前記酸化物半導体層が、Ｉｎ、Ｇａ、及びＺｎを含む酸化物の層である請求項１〜請求項４のいずれか一項に記載の電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタに関する。
【背景技術】
【０００２】
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。例えば、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子（以下、「有機ＥＬ素子」と記載する場合がある。）は、低電圧で高輝度の発光が得られるため、発光装置（照明）のほか、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニターなどの各種表示装置などへの利用により、デバイスの薄型化、軽量化、小型化、省電力化などが期待されている。
【０００３】
これらのＦＰＤは、一般的に、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層として用いた電界効果型トランジスタ（適宜、「薄膜トランジスタ」、又は、「ＴＦＴ」という。）のアクティブマトリクス回路により駆動される。
一方、ＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の代わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。しかしながら、上述のシリコン薄膜を活性層として用いる薄膜トランジスタの製造は、比較的高温の熱処理工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
【０００４】
活性層を構成するシリコン薄膜に代わる半導体材料として酸化物半導体が提案されている。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非晶質酸化物は低温での成膜が可能であり、樹脂フイルム上に室温成膜可能な材料として注目されている（例えば、特許文献１参照）。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非晶質酸化物を活性層に用いた薄膜トランジスタは、非晶質シリコンを活性層に用いた薄膜トランジスタよりも高い移動度が得られるため、有機ＥＬ素子を用いたフレキシブルディスプレイ用の薄膜トランジスタとして検討されている。
【０００５】
また、酸化物半導体を活性層として用いる薄膜トランジスタとして、例えば、ＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、Ｚｎ２ＳｎＯ４等の酸化物半導体と、酸化ガリウムを積層した積層型の活性層を有する薄膜トランジスタが提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１０３９５７号公報
【特許文献２】特開２００７−１２３７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、酸化物半導体の活性層が保護されるとともにソース電極及びドレイン電極とのオーミックコンタクトが確保され、閾値変動が抑制される電界効果型トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明では以下の電界効果型トランジスタが提供される。
＜１＞  ゲート電極と、前記ゲート電極上に形成されている絶縁層と、前記絶縁層を隔てて前記ゲート電極に対向する位置に形成されている酸化物半導体層と、Ｇａを主成分とする酸化物を含み、前記酸化物半導体層上に形成されている保護層と、Ｉｎを主成分とする非晶質酸化物を含み、前記保護層上に形成されている接触層と、前記接触層上で、該接触層に接触しているとともに対向配置されているソース電極及びドレイン電極と、を有し、前記接触層が、前記保護層と前記ソース電極及び前記ドレイン電極とが厚さ方向で重なる領域に形成されており、前記ソース電極と前記ドレイン電極との間では分離している電界効果型トランジスタ。
＜２＞  酸化物半導体層と、Ｇａを主成分とする酸化物を含み、前記酸化物半導体層上に形成されている保護層と、Ｉｎを主成分とする非晶質酸化物を含み、前記保護層上に形成されている接触層と、前記接触層上で、該接触層に接触しているとともに対向配置されているソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極上に一体的に形成されている絶縁層と、前記絶縁層を隔てて前記酸化物半導体層に対向する位置に形成されているゲート電極と、を有し、前記接触層が、前記保護層と前記ソース電極及び前記ドレイン電極とが厚さ方向で重なる領域に形成されており、前記ソース電極と前記ドレイン電極との間では分離している電界効果型トランジスタ。
＜３＞  前記接触層に含まれる非晶質酸化物が、ＩＺＯ、ＩＴＯ、及びＩｎ２Ｏ３からなる群から選択される非晶質酸化物である＜１＞又は＜２＞に記載の電界効果型トランジスタ。
＜４＞  前記保護層に含まれる酸化物が、酸化ガリウムである＜１＞〜＜３＞のいずれかに記載の電界効果型トランジスタ。
＜５＞  前記酸化物半導体層が、Ｉｎ、Ｇａ、及びＺｎを含む酸化物の層である＜１＞〜＜４＞のいずれかに記載の電界効果型トランジスタ。
【発明の効果】
【０００９】
本発明によれば、酸化物半導体の活性層が保護されるとともに活性層とソース電極及びドレイン電極とのオーミックコンタクトが確保され、閾値変動の少ない電界効果型トランジスタが提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る電界効果型トランジスタの一例（第１の実施形態）を示す概略構成図である。
【図２】接触層が形成されている領域を示す概略図である。
【図３】保護層が形成されている領域を示す概略図である。
【図４】本発明に係る電界効果型トランジスタの製造方法の一工程を示す図である。
【図５】本発明に係る電界効果型トランジスタの製造方法の別の工程を示す図である。
【図６】本発明に係る電界効果型トランジスタの製造方法のさらに別の工程を示す図である。
【図７】本発明に係る電界効果型トランジスタの製造方法のさらに別の工程を示す図である。
【図８】本発明に係る電界効果型トランジスタの他の例（第２の実施形態）を示す概略構成図である。
【図９】本発明に係る電界効果型トランジスタの他の例（第３の実施形態）を示す概略構成図である。
【発明を実施するための形態】
【００１１】
本発明の完成に先立ち、本発明者は、活性層として酸化物半導体層を用いる電界効果型トランジスタについて以下のような検討及び研究を行った。
ＴＦＴは、ゲート電極の位置に基づき、いわゆるボトムゲート型とトップゲート型があるが、酸化物半導体は酸素や水分に弱く、また、金属電極をスパッタリングによって成膜する時のプラズマダメージ等に弱いため、ボトムゲート型が好ましい。
また、ボトムゲート型のＴＦＴの中でも、活性層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるボトムコンタクト型とトップコンタクト型があるが、トップコンタクト型であれば、ゲート絶縁層と活性層を、真空を破らずに連続して成膜することができ、それにより良好な界面が得やすい点で好ましい。
なお、ボトムコンタクト型とは、ソース・ドレイン電極が活性層よりも先に形成されて活性層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。
【００１２】
しかし、トップコンタクト型ではソース電極及びドレイン電極が活性層の上に形成されるため、ソース電極及びドレイン電極用の金属膜をスパッタリングにより成膜する時のプラズマダメージ等が活性層に悪影響を与えてしまう。そこで、活性層を形成した後、電極用金属を成膜する前に、活性層上に酸化ガリウム等により保護層（中間層）を形成し、その後、ソース・ドレイン電極を形成することが考えられる。
【００１３】
ところが、酸化ガリウムは導電率が小さく、いわば半絶縁性であるため、このような半絶縁性の保護層が活性層上にあると、オーミックコンタクト性が悪化してしまう。そこで、半絶縁性の保護層の上にＩＺＯ等により導電性の非晶質酸化物の層を形成し、その後、ソース・ドレイン電極を形成することでオーミックコンタクト性を改善することが考えられる。しかし、この場合、ソース・ドレイン電極が導電性の非晶質酸化物層にそれぞれ接触しているため、ソース・ドレイン電極間の低抵抗化を招き、その結果、オフ電流の上昇や閾値変動が生じ易いなど、ＴＦＴの動作特性に悪影響を及ぼし易い。
【００１４】
本発明者は、これらの検討及び研究を重ねた結果、電界効果型トランジスタにおいて、Ｇａ又はＡｌを主成分とする酸化物を含む保護層と、Ｉｎを主成分とする非晶質酸化物を含む接触層を、それぞれ特定の位置及び形状に設けることで、ソース電極とドレイン電極間の高抵抗が確保されてオフ電流が抑制されるとともに、閾値変動も抑制されることを見出し、本発明の完成に至った。
以下、添付の図面を参照しながら、本発明に係る電界効果型トランジスタについて具体的に説明する。
【００１５】
＜第１の実施形態＞
図１は、第１の実施形態に係る薄膜トランジスタ１００の構成を概略的に示している。本実施形態に係る薄膜トランジスタ１００は、ボトムゲート型のトップコンタクト型であり、ゲート電極１２と、ゲート電極１２上に形成されている絶縁層１４と、絶縁層１４を隔ててゲート電極１２に対向する位置に形成されている酸化物半導体層１６と、Ｇａ又はＡｌを主成分とする酸化物を含み、酸化物半導体層１６上に形成されている保護層１８と、Ｉｎを主成分とする非晶質酸化物を含み、保護層１８上に形成されている接触層２０Ａ，２０Ｂと、接触層２０Ａ，２０Ｂ上で、該接触層２０Ａ，２０Ｂに接触しているとともに対向配置されているソース電極２２Ａ及びドレイン電極２２Ｂと、を有する。接触層２０Ａ，２０Ｂは、図１及び図２に示すように、保護層１８とソース電極２２Ａ及びドレイン電極２２Ｂとが厚さ方向で重なる領域に形成されており、ソース電極２２Ａとドレイン電極２２Ｂとの間では分離している。
【００１６】
このような構成の薄膜トランジスタ１００では、保護層１８は、図１及び図３に示すように、酸化物半導体層１６上に形成されているため、酸化物半導体層１６は空気や酸素から保護され、製造工程中もプラズマダメージ、スパッタダメージ等から保護される。また、保護層１８は、ソース電極２２Ａとドレイン電極２２Ｂとの間に存在しているが、導電性が低いため、ソース電極２２Ａとドレイン電極２２Ｂが保護層１８を介して通電することは抑制される。
【００１７】
一方、保護層１８とソース・ドレイン電極２２Ａ，２２Ｂとが厚さ方向で重なる領域には、導電性の接触層２０Ａ，２０Ｂが介在しているため、オーミックコンタクトが実現される。また、ソース電極２２Ａとドレイン電極２２Ｂとの間では接触層２０Ａ，２０Ｂは分離しているため、ソース・ドレイン電極２２Ａ，２２Ｂは接触層２０Ａ，２０Ｂを介して通電せずに、ソース・ドレイン電極２２Ａ，２２Ｂの間ではオフ時では高抵抗が確保される。従って、オフ電流が抑制されるとともに、オン電流は図１の矢印Ａに示すように酸化物半導体層１６を介して流れ、閾値変動も抑制された安定した動作特性を示すことになる。
【００１８】
次に、本実施形態に係る電界効果型トランジスタの各構成について具体的に説明する。
−基板−
電界効果型トランジスタ１００を支持する基板（支持体）１０としては、少なくとも電界効果型トランジスタ１００を形成する面が絶縁性を有し、寸法安定性、耐溶剤性、加工性、耐熱性などを有するものを用いる。また、最終製品として、例えば有機ＥＬディスプレイを製造する場合は、水分や酸素の透過が抑制される基板を用いる。また、基板１０側から光を透過させて発光や表示を行う場合は、光透過性を有する基板を用いる。
【００１９】
上記のような条件を満たす基板１０としては、ガラス、ジルコニア安定化酸化イットリウム（ＹＳＺ）等の無機材料が好適である。なお、ガラスからの溶出イオンを少なくするため、無アルカリガラスを用いることが好ましい。また、ソーダライムガラスを用いる場合には、シリカなどのバリアコートを施したものを使用することが好ましい。
【００２０】
一方、基板１０側から光を取り出す必要がない場合は、例えば、ステンレス、Ｆｅ、Ａｌ、Ｎｉ、Ｃｏ、Ｃｕやこれらの合金等の金属基板やＳｉなどの半導体基板を用い、基板１０上に電気絶縁性を確保するための絶縁膜を設けてもよい。金属製の基板であれば、安価なものもあり、厚みが薄くても、強度が高く、大気中の水分や酸素に対して高いバリア性を有するものとなる。
【００２１】
また、有機材料からなる樹脂基板を使用してもよい。例えば、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料などが挙げられる。
【００２２】
基板１０の形状、構造、大きさ、厚み等については特に制限はなく、目的等に応じて適宜選択すればよい。一般的には、基板１０の形状としては、取り扱い性、電界効果型トランジスタ１００の形成容易性等の観点から、板状であることが好ましい。基板１０の構造は、単層構造であってもよいし、積層構造であってもよい。また、基板１０は、単一部材で構成されていてもよいし、２つ以上の部材で構成されていてもよい。
【００２３】
−ゲート電極−
ゲート電極１２は、電圧の印加によって活性層１６を介してソース・ドレイン電極２２Ａ，２２Ｂ間の電流を制御する。ゲート電極１２を構成する材料としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物が好適に挙げられる。
ゲート電極１２の厚みは、ゲート配線の抵抗を下げ、ＴＦＴの制御信号の遅延を防ぐ観点から、１０ｎｍ以上であることが好ましく、ゲート電極１２の上に形成される各層の段差を小さくして破断を防止する観点から、１０００ｎｍ以下であることが好ましい。
【００２４】
−絶縁層−
絶縁層（ゲート絶縁層）１４はゲート電極１２上に形成されている。ゲート絶縁層１４は、例えばＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体から構成され、それらの化合物を２種以上含む絶縁層としてもよい。また、ポリイミドのような高分子絶縁体を用いてもよい。
【００２５】
ゲート絶縁層１４の厚みは、リーク電流の抑制及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁層１４の厚みが大き過ぎると駆動電圧の上昇を招いてしまう。ゲート絶縁層１４の材質にもよるが、成膜に要する時間と電圧耐性の観点から、ゲート絶縁層１４の厚さは、無機絶縁体であれば５０ｎｍ以上１０００ｎｍ以下が好ましく、高分子絶縁体であれば０．５μｍ以上５μｍ以下が好ましい。
【００２６】
−酸化物半導体層−
酸化物半導体層（活性層）１６は、絶縁層１４を隔ててゲート電極１２に対向する位置に形成されている。酸化物半導体層１６を構成する材料としては、非晶質酸化物半導体が好ましい。非晶質酸化物半導体は、低温で成膜可能であるため、プラスチックのような可撓性を有する樹脂基板にも成膜することができる。
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つを含有する非晶質酸化物半導体が好ましく、Ｉｎ又はＺｎを含有する非晶質酸化物半導体がより好ましい。低温で成膜可能な非晶質酸化物半導体としては、Ｉｎを含む酸化物、ＩｎとＺｎを含む酸化物、及びＩｎ、Ｇａ及びＺｎを含む酸化物が挙げられ、組成構造としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）のものが好ましい。これらは、キャリアが電子のｎ型半導体である。なお、ＺｎＯ・Ｒｈ２Ｏ３、ＣｕＧａＯ２、ＳｒＣｕ２Ｏ２のようなｐ型酸化物半導体を活性層１６に用いてもよいし、特開２００６−１６５５２９号公報に開示されている酸化物半導体を用いてもよい。
【００２７】
結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表される非晶質酸化物半導体が好ましく、特にＩｎＧａＺｎＯ４（適宜「ＩＧＺＯ」という。）がより好ましい。この組成の非晶質酸化物半導体の特徴としては、電気伝導度が増加するにつれ電子移動度が増加する傾向を示す。電気伝導度を制御するには、成膜中の酸素分圧により制御が可能である。
酸化物半導体層１６の厚みは、ドレイン電流が十分に流れる観点と、成膜に要する時間が長くなり過ぎないようにする観点から、５０ｎｍ以上１５０ｎｍ以下とすることが好ましい。
また、酸化物半導体層１６の電気伝導度は、活性層として機能させるため、１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満であることが好ましく、１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満であることがより好ましい。
【００２８】
−保護層−
保護層１８は、Ｇａ又はＡｌを主成分とする酸化物を含み、酸化物半導体層１６上に形成されている。ここで「Ｇａ又はＡｌを主成分とする酸化物」とは、保護層１８を構成する酸化物が、酸素以外の構成成分のうちＧａ又はＡｌの含有量（質量比）が最も多いことを意味し、５０質量％以上であることが好ましく、９０質量％以上であることがより好ましい。保護層１８を構成するＧａ又はＡｌを主成分とする酸化物としては具体的にはＧａ２Ｏ３、Ａｌ２Ｏ３など挙げられる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物であって、Ｉｎ、ＺｎよりもＧａを多く含む（好ましくはＧａが５０質量％以上）Ｇａリッチの酸化物でもよい。なお、酸化物半導体層１６として、ＩＧＺＯ層を形成する場合は、電気特性、親和性などの観点から、酸化ガリウム、具体的には、Ｇａ２Ｏ３、あるいは、上記のようなＧａリッチのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物から保護層１８を形成することが好ましい。
【００２９】
保護層１８は、酸化物半導体層１６上の少なくともソース・ドレイン電極２２Ａ，２２Ｂと重なる領域とソース・ドレイン電極２２Ａ，２２Ｂ間の領域に形成されていればよいが、酸化物半導体層１６を効果的に保護する観点から、図３に示すように、酸化物半導体層１６上の全体に形成されていることが好ましい。
【００３０】
保護層１８の厚みは、ソース・ドレイン電極２２Ａ，２２Ｂの成膜時のスパッタダメージや製造後の外気（酸素、水分）から活性層１６を確実に保護する観点から１０ｎｍ以上であることが好ましい。一方、保護層１８は導電性が低いため、保護層１８が厚過ぎると絶縁性が高くなり駆動電圧の上昇を招くおそれがある。駆動電圧の上昇を抑制する観点から、保護層１８の厚みは３０ｎｍ以下であることが好ましい。
また、保護層１８の電気伝導度は、保護層１８を介したソース・ドレイン間の通電を防ぐため、１０６Ｓｃｍ−１以上１０１２Ｓｃｍ−１未満であることが好ましく、１０７Ｓｃｍ−１以上１０１０Ｓｃｍ−１未満であることがより好ましい。
【００３１】
−接触層−
接触層２０Ａ，２０Ｂは、Ｉｎを主成分とする非晶質酸化物を含み、保護層１８とソース電極２２Ａ及びドレイン電極２２Ｂとが厚さ方向で重なる領域に形成され、ソース電極２２Ａ及びドレイン電極２２Ｂに接触しているとともにソース電極２２Ａとドレイン電極２２Ｂとの間では分離している。ここで「Ｉｎを主成分とする非晶質酸化物」とは、接触層２０Ａ，２０Ｂを構成する酸化物が、酸素以外の構成成分のうちＩｎの含有量（質量比）が最も多いことを意味し、７５質量％以上であることが好ましく、８０質量％以上であることがより好ましい。なお、本実施形態では、接触層２０Ａ，２０Ｂは保護層１８とも接触しているが、必ずしも保護層１８と接触している必要はなく、保護層１８と接触層２０Ａ，２０Ｂとの間に他の層（中間層）が介在してもよい。
【００３２】
接触層２０Ａ，２０Ｂを構成する非晶質酸化物としては、例えば、酸化物半導体層１６としてＩＧＺＯ層を形成する場合は、親和性、オーミックコンタクト性などの観点から、非晶質ＩＺＯ（インジウム亜鉛オキサイド）、非晶質ＩＴＯ（インジウムスズオキサイド）、又は非晶質Ｉｎ２Ｏ３であることが好ましい。
接触層２０Ａ，２０Ｂの厚みは、オーミックコンタクトを確実に実現する観点から１０ｎｍ以上であることが好ましく、成膜に要する時間が長くなり過ぎないようにする観点から、３０ｎｍ以下であることが好ましい。
また、接触層２０Ａ，２０Ｂの電気伝導度は、オーミックコンタクトを確実に実現するため、１０１Ｓｃｍ−１以上１０４Ｓｃｍ−１未満であることが好ましく、１０２Ｓｃｍ−１以上１０３Ｓｃｍ−１未満であることがより好ましい。
【００３３】
−ソース電極・ドレイン電極−
ソース電極２２Ａ及びドレイン電極２２Ｂは、接触層２０Ａ，２０Ｂ上で、該接触層２０Ａ，２０Ｂに接触しているとともに対向配置されている。
ソース・ドレイン電極２２Ａ，２２Ｂを構成する材料としては、具体的には、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロールなどの有機導電性化合物、またはこれらの混合物が挙げられる。なお、ソース・ドレイン電極２２Ａ，２２ＢはＩｎを主成分とする非晶質酸化物を含む接触層２０Ａ，２０Ｂと接触するため、接触層２０Ａ，２０Ｂとの親和性から金属、合金、又は金属酸化物導電膜から形成することが好ましい。
【００３４】
ソース電極２２Ａ及びドレイン電極２２Ｂの厚みは、その材料、最終製品などによって異なるが、成膜性、導電性（低抵抗化）などを考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。なお、ソース・ドレイン電極２２Ａ，２２Ｂの後で活性層を形成する場合は、活性層の厚みや段差を小さくすることを考慮し、ソース・ドレイン電極２２Ａ，２２Ｂの厚みが制限されるが、本実施形態では、活性層１６等を形成した後にソース・ドレイン電極２２Ａ，２２Ｂを形成するため、ソース・ドレイン電極２２Ａ，２２Ｂの後で活性層１６を形成する場合に比べ、ソース・ドレイン電極２２Ａ，２２Ｂをより厚く形成して低抵抗化を図ることもできる。
【００３５】
次に、本実施形態に係る薄膜トランジスタ１００を製造する方法について具体的に説明する。図４〜図７は、それぞれ本実施形態に係る薄膜トランジスタ１００を製造する工程を概略的に示している。
【００３６】
−ゲート電極の形成−
基板１０上にゲート電極１２を形成する。例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。
成膜後、フォトリソグラフィ法によって所定の形状にパターニングを行う。このとき、ゲート電極１２及びゲート配線を同時にパターニングする。
【００３７】
−ゲート絶縁層の形成−
基板１０上にゲート電極１２を形成した後、絶縁層（ゲート絶縁層）１４を形成する。ゲート絶縁層１４は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従ってゲート電極１２及び基板１０上に成膜し、必要に応じてフォトリソグラフィ法によって所定の形状にパターニングを行う。
【００３８】
−酸化物半導体層、保護層、及び接触層の形成−
酸化物半導体層１６、保護層１８、及び接触層２０Ａ，２０Ｂを形成する方法は特に限定されないが、レジストを用いたリフトオフやエッチングにより所定のパターンに形成することができる。
例えば、ゲート絶縁層１４上にリフトオフ用のレジストを塗布し、露光後、現像する。ここでは、リフトオフ用のレジストはアルカリ性の剥離液に溶解する材料を用いる。これにより、図４に示されるように、酸化物半導体層１６を形成すべき箇所ではゲート絶縁層１４が露出し、酸化物半導体層１６を形成しない箇所ではレジスト膜が残留するようにレジストパターン３２を形成する。
【００３９】
次いで、活性層としてＩＧＺＯ層１６を成膜する。例えば、Ｉｎ、Ｇａ、及びＺｎを目標の組成で含む酸化物半導体の多結晶焼結体をターゲットとして気相成膜法を用いて成膜する。気相成膜法の中でも、スパッタリング法及びパルスレーザー蒸着法（ＰＬＤ法）がより好ましく、量産性の観点から、スパッタリング法が特に好ましい。
【００４０】
ＩＧＺＯ層１６を成膜した後、保護層としてＧａ２Ｏ３層１８を、接触層としてＩＺＯ層２０を順次成膜する。この場合も各層１８，２０に応じたターゲットを用いてスパッタリング法によりそれぞれ成膜すればよい。これにより、図５に示されるように、ゲート絶縁層１４及びレジストパターン３２上にＩＧＺＯ層１６、Ｇａ２Ｏ３層１８、及びＩＺＯ層２０が積層される。
なお、各層１６，１８，２０は、それぞれＸ線回折法や、高解像度断面ＴＥＭ写真により結晶状態を確認することができる。また、厚さは、触針式表面形状測定や、断面ＴＥＭ写真により求めることができ、組成比は、ＸＲＦ（蛍光Ｘ線分析）や、ＸＰＳ（Ｘ線光電子分光分析）、ＳＩＭＳにより求めることができる。
【００４１】
ＩＧＺＯ層１６、Ｇａ２Ｏ３層１８、及びＩＺＯ層２０を順次形成して積層した後、剥離液（アルカリ性）によりレジストパターン３２を溶解させる。このとき、レジストパターン３２上の各層１６，１８，２０はレジストの溶解とともに除去されるが、絶縁層１４上に形成されている各層１６，１８，２０は、最表面のＩＺＯ層２０がアルカリ溶液に対してほとんど溶解しないため、そのまま残留することになる。
【００４２】
−ソース・ドレイン電極の形成−
次いで、ソース・ドレイン電極２２Ａ，２２Ｂを形成する。ソース・ドレイン電極２２Ａ，２２Ｂを形成する方法も特に限定されないが、レジストを用いたリフトオフやエッチングによりパターン形成することができる。
例えば、リフトオフ用のレジストパターン３４を形成する。ここでもリフトオフ用のレジストはアルカリ性の剥離液に溶解する材料を用い、レジストを塗布し、露光後、現像する。これにより、ソース・ドレイン電極２２Ａ，２２Ｂを形成すべき領域では、ＩＧＺＯ層１６、Ｇａ２Ｏ３層１８、及びＩＺＯ層２０の積層体２４又はゲート絶縁層１４を露出させ、ソース電極２２Ａとドレイン電極２２Ｂを形成しない領域では、ソース・ドレイン電極２２Ａ，２２Ｂ間の領域を含めてレジスト膜３４を残留させる。
【００４３】
リフトオフ用のレジストパターン３４を形成した後、図６に示すように、ソース・ドレイン電極２２Ａ，２２Ｂを形成するための金属膜２２を成膜する。成膜法は特に限定されず、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式などの中から材料との適性を考慮して選択した方法に従って成膜すればよい。例えば、スパッタリング法によりＭｏ膜２２を形成する。これにより、ゲート絶縁層１４、積層体２４、及びレジストパターン３４の各露出部分にＭｏ膜２２が形成される。
なお、例えば、ソース電極２２Ａ及びドレイン電極２２Ｂの材料としてＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレーティング法等に従って成膜することができ、有機導電性化合物を選択する場合には湿式成膜法に従って行うことができる。
【００４４】
Ｍｏ膜２２を形成した後、剥離液（アルカリ性）を用いてレジストパターン３４を溶解して除去する。これにより、図７に示すように、レジストパターン３４上に形成されていたＭｏ膜２２はレジスト３４とともに除去され、レジストパターン３４から露出していた領域ではＭｏ膜２２が残留してソース・ドレイン電極２２Ａ，２２Ｂが形成される。なお、ソース・ドレイン電極２２Ａ，２２Ｂ間では剥離液によってレジストパターン３４が除去された後、ＩＺＯ層２０が露出するが、耐アルカリ性であるため、積層体２４はそのまま残留する。
【００４５】
一方、ソース・ドレイン電極２２Ａ，２２Ｂの形成としてエッチングを行う場合は、ドライエッチングは設備が高価であり、製造コストが上昇するため、コストの低減が可能なウエットエッチングを用いた加工が望ましい。例えば、保護層１８をＧａ２Ｏ３ベースの非晶質酸化膜（厚さ：１０ｎｍ以上）とし、接触層２０をＩｎ２Ｏ３ベースの非晶質酸化膜（厚さ：１０ｎｍ以上）とすることで、酸化物半導体層１６に影響を与えることなく、ウエットエッチングによるソース・ドレイン電極２２Ａ，２２Ｂの形成を実現することができる。
【００４６】
−接触層の一部除去−
次いで、ソース・ドレイン電極２２Ａ，２２Ｂから露出しているＩＺＯ層２０をエッチングにより除去する。例えば、シュウ酸等の弱酸を用いてエッチングすることで、ＩＺＯ層２０の露出部分は溶解して除去され、Ｇａ２Ｏ３層１８とソース・ドレイン電極２２Ａ，２２Ｂとの間に挟まれている部分は残留する。なお、ＩＺＯ層２０が除去された部分では、Ｇａ２Ｏ３層１８が露出する。Ｇａ２Ｏ３層１８はアルカリ性の剥離液には溶け易いが、耐酸性であり、酸性のエッチング液に対してはエッチングストッパーとして機能してそのまま残留する。これにより、ソース・ドレイン電極２２Ａ，２２Ｂと活性層（ＩＺＯ層）２０が厚さ方向で重なり合う部分（オーバーラップ領域）のみに導電性の非晶質酸化物のＩＺＯ層２０が介在し、活性層２０上には全体的にＧａ２Ｏ３層１８が保護層として残留する。
【００４７】
上記のような工程を経て、図１に示すような構成を有する薄膜トランジスタ１００が作製される。このような構成の薄膜トランジスタ１００は、ＩＧＺＯ層１６の上面がＧａ２Ｏ３層１８で覆われて外気（酸素、水）から保護されるとともに、Ｇａ２Ｏ３層１８とソース・ドレイン電極２２Ａ，２２Ｂとの間には導電性のＩＺＯ層２０Ａ，２０Ｂが介在しているため、オーミックコンタクトが実現される。
【００４８】
一方、ソース電極２２Ａとドレイン電極２２Ｂとの間ではＩＺＯ層２０Ａ，２０Ｂは分離し、バックチャネル上には無いので、ソース・ドレイン電極２２Ａ，２２ＢはＩＺＯ層２０Ａ，２０Ｂを介して通電することはなく、ＴＦＴ動作に悪影響を及ぼすことはない。
また、Ｇａ２Ｏ３層１８は、ＩＧＺＯ層１６上の全体に形成されており、ソース電極２２Ａとドレイン電極２２Ｂとの間にも存在するが、導電性が低いため、Ｇａ２Ｏ３層１８を介して通電せず、オフ時にはソース・ドレイン電極間では高抵抗が維持される。従って、オン電流は、ソース・ドレイン電極２２Ａ，２２Ｂは、図１の矢印Ａに示すようにＩＧＺＯ層１６を介して通電し、安定した動作特性を示すことになる。
【００４９】
電界効果型トランジスタ１００を製造した後は、最終製品（表示装置、撮像装置など）に応じてさらに画素電極等を形成すればよい。例えば、有機ＥＬディスプレイを製造する場合は、層間絶縁膜、画素電極等を形成し、さらに有機エレクトロルミネッセンス層及びＡｌ等により上部電極（共通電極）を順次形成した後、ガラス等で封止する。
【００５０】
＜第２の実施形態＞
図８は、第２の実施形態に係る薄膜トランジスタ２００の構成を概略的に示している。本実施形態に係る薄膜トランジスタ２００では、酸化物半導体層１６上にはＧａ又はＡｌを主成分とする酸化物を含む保護層１８が形成されている。保護層１８とソース・ドレイン電極２２Ａ，２２Ｂとの間には、Ｉｎを主成分とする非晶質酸化物を含む接触層２０Ａ，２０Ｂが形成されており、ソース・ドレイン電極２２Ａ，２２Ｂに接触しているとともにソース電極２２Ａとドレイン電極２２Ｂとの間で分離している。さらに、保護層１８と接触層２０Ａ，２０Ｂとの間には、第１の中間層１７Ａ，１７Ｂと、第２の中間層１９Ａ，１９Ｂが形成されている。これらの中間層１７Ａ，１７Ｂ，１９Ａ，１９Ｂは、接触層２０Ａ，２０Ｂと同様、厚さ方向において酸化物半導体層１６とソース・ドレイン電極２２Ａ，２２Ｂとが重なる領域に形成されており、ソース電極２２Ａとドレイン電極２２Ｂとの間では分離している。従って、ソース電極２２Ａとドレイン電極２２Ｂはこれらの中間層１７Ａ，１７Ｂ，１９Ａ，１９Ｂを介して通電することもない。
【００５１】
このような構成の薄膜トランジスタ２００も、酸化物半導体層１６は保護層１８で覆われているため製造工程中のダメージや外気から保護される。例えば、製造工程におけるダメージ防止効果を増すには、保護層としてＧａ２Ｏ３層１８を形成した後、ＩＺＯ層１７Ａ，１７Ｂを厚み１０ｎｍ程度で介在させてから、再びＧａ２Ｏ３層１９Ａ，１９Ｂを１０ｎｍ程度の厚みで積層することが効果的である。
また、保護層１８とソース・ドレイン電極２２Ａ，２２Ｂとが重なる領域では、保護層１８よりも導電性の高い接触層２０Ａ，２０Ｂがソース・ドレイン電極２２Ａ，２２Ｂと接触しているため、オーミックコンタクトが実現される。従って、オフ時にはソース・ドレイン電極２２Ａ，２２Ｂ間の高抵抗が確保され、オン時にはソース・ドレイン電極２２Ａ，２２Ｂ間は図８の矢印Ａに示すように酸化物半導体層１６を介して通電し、閾値変動が抑制され、安定した動作特性を示すことになる。
【実施例】
【００５２】
以下、実施例を説明するが、本発明はこれらに限定されるものではない。なお、以下の説明において、括弧内の単位（ｎｍ）が付いた数値は膜厚を表している。
＜実施例１＞
以下の工程により図１に示す構成を有する薄膜トランジスタを製造した。
ガラス基板上にゲート電極としてスパッタリングによってＭｏ膜（４０ｎｍ）を成膜した。
次いで、ゲート絶縁層としてスパッタリングによってＳｉＯ２膜（２００ｎｍ）を成膜した。
ゲート電極と対向し、ゲート絶縁層上にアイランド化した活性層を形成するため、リフトオフ用のレジスト（東京応化工業社製：ＴＳＭＲ８９００）の塗布、パターン露光、及び現像を順次行った。
【００５３】
次いで、ＩＧＺＯ膜（５０ｎｍ）／Ｇａ２Ｏ３膜（１０ｎｍ）／ＩＺＯ膜（１０ｎｍ）をそれぞれスパッタリングで連続成膜した。
次いで、リフトオフ用レジストをアルカリ性剥離液（ＡＺ社製：ＡＺリムーバ１００）で剥離した後、純水でリンスした。この時、ＩＺＯ膜（１０ｎｍ）は消失しなかった。
【００５４】
ソース・ドレイン電極を一部が活性層にオーバーラップした状態となるようにリフトオフ形成するため、リフトオフ用のレジスト（東京応化工業社製：ＴＳＭＲ８９００）の塗布、露光、及び現像を行った。
リフトオフ用のレジストパターンを形成した後、Ｍｏ膜（４０ｎｍ）をベタ成膜した。
次いで、リフトオフ用レジストをアルカリ性剥離液（ＡＺリムーバ１００）で剥離し、純水でリンスした。この時、ＩＺＯ膜（１０ｎｍ）は消失しなかった。
さらに、シュウ酸に５分間浸漬して、バックチャネル部のＩＺＯ膜を除去した。
これにより図１に示すような構成を有する薄膜トランジスタを製造した。
得られた薄膜トランジスタはオフ電流及び閾値変動がほとんど無く、良好に動作した。なお、この時の薄膜トランジスタのゲート長は２００μｍ、ゲート幅は１０００μｍであり、トランジスタの測定条件はドレイン電圧に１０Ｖ固定印加し、ゲート電圧を−１０Ｖから＋１５Ｖまで、１０回走査する条件である。
【００５５】
＜実施例２＞
以下の工程により図８に示す構成を有する薄膜トランジスタを製造した。
実施例１と同様に、ガラス基板上に、ゲート電極としてＭｏ膜（４０ｎｍ）と、ゲート絶縁層としてＳｉＯ２膜（２００ｎｍ）を順次成膜した。
ゲート電極と対向し、ゲート絶縁層上にアイランド化した活性層を形成するため、リフトオフ用のレジストの塗布、パターン露光、及び現像を順次行った。
【００５６】
次いで、ＩＧＺＯ膜（５０ｎｍ）／第１のＧａ２Ｏ３膜（１０ｎｍ）／第１のＩＺＯ膜（１０ｎｍ）／第２のＧａ２Ｏ３膜（１０ｎｍ）／第２のＩＺＯ膜（１０ｎｍ）をスパッタリングで連続成膜した。
【００５７】
活性層をアイランド化するため、ウエットエッチング用のレジスト（東京応化工業社製：ＴＳＭＲ８９００）の塗布、パターン露光、及び現像を行い、レジストマスクを形成した。
次いで、Ａｌエッチング液（関東化学（株）製；燐酸、硝酸、及び酢酸の混合液）を用いて活性層をエッチングしてパターン化した。
エッチング後、レジストをアルカリ性剥離液（ＡＺリムーバ１００）で剥離した後、純水でリンスした。この時、最表面の第２のＩＺＯ膜は残っていた。
【００５８】
次いで、ソース・ドレイン電極用のＭｏ膜（１００ｎｍ）をベタ成膜した。ソース・ドレイン電極を、一部が活性層にオーバーラップした状態となるようにウエットエッチングにより形成するため、レジストの塗布、露光、及び現像を行った後、Ａｌエッチング液でエッチングした。最表面の第２のＩＺＯ膜は、バックチャネル領域では消失し、オーバーラップ領域では残っていた。
【００５９】
レジストマスクをアルカリ性剥離液（ＡＺリムーバ１００）で剥離した後、純水でリンスした。この時、バックチャネル領域の第２のＧａ２Ｏ３膜は消失し、第１のＩＺＯ膜は残っていた。オーバーラップ領域の第２のＧａ２Ｏ３膜及び第１のＩＺＯ膜は残っていた。
【００６０】
この状態で、シュウ酸に３分間浸漬して、バックチャネル領域のみ第１のＩＺＯ膜を除去した。このとき、オーバーラップ領域の第２のＧａ２Ｏ３膜と第１のＩＺＯ膜は残っていた。
これにより図８に示すような構成を有する薄膜トランジスタを製造した。
得られた薄膜トランジスタはオフ電流及び閾値変動がほとんど無く、良好に動作した。なお、この時の薄膜トランジスタのゲート長は２００μｍ、ゲート幅は１０００μｍであり、トランジスタの測定条件はドレイン電圧に１０Ｖ固定印加し、ゲート電圧を−１０Ｖから＋１５Ｖまで、１０回走査する条件である。
【００６１】
＜比較例１＞
バックチャネル部のＩＺＯ膜を除去しなかった以外は実施例１と同様の処理を行うことで、接触層２０Ａ，２０Ｂが繋がっている形態、すなわち図７に示す形態のＴＦＴを作製した。
この場合は常にドレイン電流が流れ、ＴＦＴはオフ動作を示さなかった。
【００６２】
以上、本発明について説明したが、本発明は上記実施形態及び比較例に限定されるものではない。
例えば、実施形態及び実施例では、保護層としては、Ｇａを主成分とする酸化物（Ｇａ２Ｏ３）を含む場合について主に説明したが、Ａｌを主成分とする酸化物（Ａｌ２Ｏ３）を含む保護層としても同様の効果が得られる。
【００６３】
また、実施形態及び実施例では、ボトムゲート型の薄膜トランジスタについて主に説明したが、例えば、図９に示すようにトップゲート型の薄膜トランジスタ３００でもよい。この場合、基板１０上に、酸化物半導体層１６と、保護層１８はＧａ又はＡｌを主成分とする酸化物を含む保護層１８と、ソース電極２２Ａ及びドレイン電極２２Ｂと、Ｉｎを主成分とする非晶質酸化物を含む接触層２０Ａ，２０Ｂと、ソース電極２２Ａとドレイン電極２２Ｂ上に一体的に形成された絶縁層１４と、絶縁層１４を隔てて酸化物半導体層１６に対向する位置に形成されているゲート電極１２と、を有する。接触層２０Ａ，２０Ｂは、保護層１８とソース電極２２Ａ及びドレイン電極２２Ｂとの間に形成され、ソース電極２２Ａ及びドレイン電極２２Ｂに接触しているとともにソース電極２２Ａとドレイン電極２２Ｂとの間で分離している。このような構成のトップゲート型の薄膜トランジスタ３００でも、活性層１６は保護層１８により保護されるとともに、ソース・ドレイン電極２２Ａ，２２Ｂは接触層２０Ａ，２０Ｂと接してオーミックコンタクトが形成される。これにより、オフ電流及び閾値変動が抑制され、安定した動作特性を示す。
【符号の説明】
【００６４】
１０   基板
１２   ゲート電極
１４   絶縁層
１６   酸化物半導体層（活性層）
１７Ａ，１７Ｂ  第１の中間層
１８   保護層
１９Ａ，１９Ｂ  第２の中間層
２０Ａ  ソース電極
２０Ｂ  ドレイン電極
２２   金属膜
２４   積層体
３２，３４  レジストパターン
１００，２００  電界効果型トランジスタ（ボトムゲート型）
３００  電界効果型トランジスタ（トップゲート型）
【図１】
2010205932.tif 000003
【図２】
2010205932.tif 000004
【図３】
2010205932.tif 000005
【図４】
2010205932.tif 000006
【図５】
2010205932.tif 000007
【図６】
2010205932.tif 000008
【図７】
2010205932.tif 000009
【図８】
2010205932.tif 000010
【図９】
2010205932.tif 000011