(57)【要約】【課題】チップサイズの縮小化と抵抗値のばらつきの低減化とが両立された抵抗体を有する半導体装置及びその製造方法を提供する。【解決手段】アナログ回路を構成する半導体装置２１であって、シリコン基板１と、シリコン基板１上に形成されたシリコンを主成分とする線状の抵抗体３と、抵抗体３の両端部のうちいずれかの端部に接して形成された金属シリサイドからなる複数のコンタクト形成領域７と、抵抗体３及び複数のコンタクト形成領域７の上に形成された層間絶縁膜４と、層間絶縁膜４を貫通し、複数のコンタクト形成領域７のそれぞれと層間絶縁膜４上に形成された金属配線６とを電気接続する複数のコンタクトプラグ５とを有し、複数のコンタクト形成領域７のそれぞれの面内パターンは、抵抗体３から、少なくとも２箇所で面内屈曲していることにより、コンタクト形成領域７の一部が抵抗体３に並行して形成されている。【選択図】図１
2010283310.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路を構成する半導体装置であって、
半導体基板と、
前記半導体基板上に形成された、シリコンを主成分とした線状の抵抗体と、
前記抵抗体の両端部のうちいずれかの端部に接して形成され、表面が金属シリサイドである複数のコンタクト形成領域と、
前記抵抗体及び前記複数のコンタクト形成領域の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記複数のコンタクト形成領域のそれぞれと前記層間絶縁膜上に形成された金属配線とを電気接続する複数のコンタクトプラグとを有し、
前記複数のコンタクト形成領域のそれぞれの面内パターンは、前記抵抗体から、少なくとも２箇所で面内屈曲していることにより、当該コンタクト形成領域の一部が前記抵抗体に並行して形成されている
半導体装置。
【請求項２】
前記抵抗体は、面内において、前記複数のコンタクト形成領域間の境界部を除いて、前記複数のコンタクト形成領域により囲まれている
請求項１記載の半導体装置。
【請求項３】
前記抵抗体は、面内において、前記複数のコンタクト形成領域及び前記抵抗体に隣接する抵抗体のうちの２つの間の境界部を除いて、前記複数のコンタクト形成領域及び前記隣接する抵抗体により囲まれている
請求項１記載の半導体装置。
【請求項４】
前記抵抗体と、前記複数のコンタクト形成領域と、前記複数のコンタクト形成領域上に形成された複数のコンタクトプラグとは、前記抵抗体の面内中心から見て、面内で対称に配置されている
請求項１記載の半導体装置。
【請求項５】
前記抵抗体と、前記抵抗体に並行して形成された前記コンタクト形成領域の一部との間隔は、許容されるパターン間距離の最小値である
請求項１記載の半導体装置。
【請求項６】
前記複数のコンタクト形成領域のそれぞれには、前記複数のコンタクトプラグが均等に最大個数配置されている
請求項１記載の半導体装置。
【請求項７】
アナログ回路を構成する半導体装置の製造方法であって、
半導体基板の上に、シリコンを主成分とした抵抗層を積層する抵抗層積層ステップと、
前記抵抗層をパターニングすることにより、線状の第１抵抗領域と、当該第１抵抗領域に接し当該第１抵抗領域から少なくとも２箇所で面内屈曲している線状の２以上の第２抵抗領域と、当該第２抵抗領域の両端部のうち前記第１抵抗領域と接していない方の端部に接し前記第１抵抗領域に並行している線状の２以上の第３抵抗領域とを形成する抵抗領域形成ステップと、
前記第２及び第３抵抗領域の表面を金属シリサイド化して、当該第２及び第３抵抗領域をコンタクト形成領域にするシリサイドステップと、
前記第１抵抗領域及び前記コンタクト形成領域の上に層間絶縁膜を形成する絶縁膜形成ステップと、
前記層間絶縁膜を貫通して、前記コンタクト形成領域と前記層間絶縁膜上に形成された金属配線とを電気接続する複数のコンタクトプラグを形成するコンタクト形成ステップとを含む
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路などに用いられる抵抗素子を有する半導体装置およびその製造方法に関し、特に、低寄生容量、高抵抗精度を要求される抵抗として用いられるポリシリコン抵抗に関する。
【背景技術】
【０００２】
アナログ回路において、抵抗素子は様々な箇所で使用されている。単体で使用される場合、抵抗素子は、例えば、積分・微分回路のＣＲ積や電流−電圧変換回路の変換比などの回路特性を決定する要素となる。よって、単体で配置される抵抗値のばらつきは、アナログ回路設計において重要な項目の一つである。また、ペアで使用される場合は、その抵抗値の差分や抵抗比が、例えば、差動増幅回路の差動利得などの回路特性を決定する要素となる。よって、ペアで配置される抵抗値間のばらつきは、アナログ回路設計においては重要な項目の一つである。
【０００３】
一般的に素子サイズを大きくすることで抵抗値ばらつきを低減することができることは公知の事実であり、従来では所定の回路特性を実現するために抵抗素子のサイズを大きくするか、もしくは抵抗を可変抵抗とし、別途マッチング回路を設けることで設計を行っている。
【０００４】
一般的なポリシリコン抵抗の製造方法として、例えば、以下のようなものが挙げられる。まず、シリコン基板上にポリシリコン層を減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成する。次に、このポリシリコン層の上にリソグラフィにてレジストパターンを形成する。そして、その状態で反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）を行って抵抗体以外の不要部分を除去し、ポリシリコン抵抗パターンを形成するというものである。
【０００５】
上記ポリシリコン層のエッチングでは、マイクロローディング効果が生じ、これにより、パターンが密なところではパターン幅が小さくなり、逆に疎なところではパターン幅のバラツキが大きくなってしまう。そのため、素子サイズばらつきに起因する抵抗値のばらつきが生じる。
【０００６】
図９は、疎密をもって配置された従来のポリシリコン抵抗の平面図である。同図のように、２つのポリシリコン抵抗Ｒ１及びＲ２のうち、一方の抵抗Ｒ１はパターンの密なところにあり、他方の抵抗Ｒ２はパターンの疎なところに配置されている。この場合、マイクロローディング効果により、抵抗Ｒ１の幅ｗ１は小さくなり、逆に抵抗Ｒ２の幅ｗ２は大きくなるため、抵抗値がばらつくという問題が生じてしまう。
【０００７】
そこで、上記問題を解決するものとして、特許文献１が挙げられている。特許文献１では、抵抗値のばらつきが小さく、特に低いミスマッチが要求される抵抗体の周囲に、当該抵抗体と同様のポリシリコン層によってダミーパターンを配置することを特徴としている。
【０００８】
図１０（ａ）は、特許文献１に記載された第１の従来例に係るポリシリコン抵抗の平面図である。また図１０（ｂ）は、特許文献１に記載された第１の従来例に係るポリシリコン抵抗の断面図である。抵抗体Ｒ１及びＲ２は低いミスマッチの要求されるポリシリコン抵抗である。また、抵抗体Ｒ１及びＲ２の両側に配置されているのが、それぞれ、ダミーパターンＤ１及びＤ２である。抵抗体Ｒ１とダミーパターンＤ１との距離ｘ１、ならびに、抵抗体Ｒ２とダミーパターンＤ２との距離ｘ２は等しくされている。また、距離ｘ１及びｘ２は最小ルール、すなわち、設計上許容されるパターン間の距離の最小の値とされている。なお、抵抗体Ｒ１及びＲ２には、これらと導通するためのコンタクトプラグＣが形成されている。このような配置にすることで、抵抗体Ｒ１及びＲ２の周囲のパターン配置密度に疎密があっても、抵抗体Ｒ１及びＲ２近傍の局所的なパターン配置密度は、ダミーパターンＤ１及びＤ２により等しくすることが可能となる。よって、抵抗体Ｒ１及びＲ２のそれぞれに対するマイクロローディング効果も等しくなり、抵抗幅のバラツキが小さくなり、抵抗体Ｒ１とＲ２との間のミスマッチを抑制することができるとしている。
【０００９】
また、図１１（ａ）は、特許文献１に記載された第２の従来例に係るポリシリコン抵抗の平面図である。また図１１（ｂ）は、特許文献１に記載された第２の従来例に係るポリシリコン抵抗の断面図である。同図に記載された従来の実施例では、ポリシリコンからなる抵抗体Ｒ１及びＲ２の周囲に、それぞれ、ガードリング状にダミーパターンＧ１及びＧ２が配置されている。各抵抗体Ｒ１及びＲ２とダミーパターンＧ１及びＧ２との間隔ｙ１及びｙ２は、上述した最小ルールに従い、等しい値（ｙ１＝ｙ２）とされている。従って、抵抗体Ｒ１及びＲ２周囲のパターン密度を等しくして、抵抗体Ｒ１と抵抗体Ｒ２との間のミスマッチを抑制することができるとしている。
【００１０】
以上のように、特許文献１では、抵抗体の周囲にダミーパターンを配置することにより、当該抵抗体のパターン近傍の局所的なパターン密度をそろえることができるとしている。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、素子サイズばらつきに起因する抵抗値ばらつきを抑制することができるとしている。
【００１１】
また、一般的に抵抗値のばらつき低減にはコンタクト抵抗やコンタクトと抵抗体の接触抵抗などの寄生抵抗成分は小さいほうが好ましい。特許文献２では、コンタクトプラグの接触抵抗を低減させる方法が開示されている。
【００１２】
図１２（ａ）、図１２（ｂ）及び図１２（ｃ）は、それぞれ、特許文献２に記載された第１、第２及び第３の従来例に係るポリシリコン抵抗の平面図である。抵抗体Ｒ３、Ｒ４及びＲ５の両端には、それぞれ、シリサイド化されたヘッド部Ｓ３、Ｓ４及びＳ５が形成されている。これにより、ヘッド部Ｓ３、Ｓ４及びＳ５の抵抗値の寄与度を低減させることができるために、抵抗体全体としての抵抗値ばらつきを低減することができるとしている。図１２（ｂ）に示すように、抵抗体Ｒ４の長手方向にヘッド面積を大きくした構造を有するヘッド部Ｓ４や、図１２（ｃ）に示すように、ハンマーヘッド構造を有するヘッド部Ｓ５が提案されている。これらのように、ヘッド部の面積を大きくすることで、コンタクトプラグＣの個数を増やすことができ、且つ、個々のコンタクトプラグＣとヘッド部との接触抵抗をさらに低減することができるため、抵抗体全体の抵抗値ばらつきを低減することができるとしている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平０４−０６４２１７号公報
【特許文献２】特開２００４−０７９８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、アナログ回路を構成する抵抗体においては、チップサイズが縮小化された状態で抵抗体全体の抵抗値ばらつきを低減することが要求されている。
【００１５】
図１３は、抵抗体の抵抗値に対するコンタクト抵抗寄与度の抵抗長依存性を表すグラフである。同図に記載されたグラフのように、抵抗体のサイズが大きい場合、例えば、抵抗体の抵抗長が１０μｍ以上の場合、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が低いためコンタクト抵抗の寄与度は低い。しかし、抵抗体のサイズが小さくなると、例えば、抵抗体の抵抗長が１μｍになると、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が高くなり、コンタクト抵抗の寄与度は高くなる。このように、抵抗体の抵抗長が縮小化するに連れて、抵抗体全体の抵抗値に占める寄生抵抗成分の割合が高くなる。
【００１６】
特許文献１では、マイクロローディング効果による抵抗体の加工精度ばらつきに起因する抵抗値のばらつきは抑制できるものの、コンタクトプラグの抵抗値やコンタクトプラグと抵抗体の接触抵抗等の寄生抵抗成分が考慮されていない。このため、抵抗体の抵抗長が縮小化するに連れて、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを充分に抑制することができない。
【００１７】
図１４は、抵抗体の抵抗値に対するコンタクト抵抗寄与度のコンタクト個数依存性を表すグラフである。同図に記載されたグラフのように、半導体装置の微細化に伴い抵抗体の抵抗値に対するコンタクトプラグの抵抗値の割合が大きくなり、無視できなくなっている。
【００１８】
特許文献２では、ヘッド部の抵抗成分に鑑み、コンタクト領域をシリサイド化することで当該ヘッド部の抵抗値を下げて抵抗体の抵抗値バラツキを抑制するとしている。しかし、さらなるヘッド部の低抵抗化のためには、ヘッド部の面積を大きくした構造にすることでコンタクト個数を増やし、トータルのコンタクト抵抗値を低減させて抵抗値のバラツキを抑制するとしている。このため、ヘッド部を抵抗体の長手方向に拡大、または抵抗幅方向に拡大することにより、抵抗体全体の素子サイズが大きくなる。
【００１９】
図１５（ａ）は、抵抗体の抵抗値ばらつきと相対的コンタクト個数との関係を表すグラフである。また、図１５（ｂ）は、抵抗体のミスマッチと相対的コンタクト個数との関係を表すグラフである。図１５に記載されたグラフの測定対象となった構造は、図１２（ｂ）に記載された抵抗体Ｒ４及びコンタクトプラグＣの構造である。例えば、抵抗体Ｒ４の長さが１μｍである場合、抵抗体の長手方向にコンタクトプラグＣを２倍配置することで絶対バラツキは２２％、ミスマッチは１４％低減するものの、素子面積は３８％増加してしまう。また、同様にコンタクトプラグＣを３倍配置することで絶対バラツキは３６％、ミスマッチは２５％低減するものの、素子面積は７５％増加してしまう。
【００２０】
このように、従来の抵抗体を用いた半導体装置の場合、ばらつきは低減できるものの素子サイズの拡大の影響が大きく、チップサイズの縮小化とアナログ回路の高精度化を両立することは困難である。
【００２１】
上記課題に鑑み、本発明は、チップサイズの縮小化と抵抗値のばらつきの低減化とが両立された抵抗体を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明の一態様に係る半導体装置は、アナログ回路を構成する半導体装置であって、半導体基板と、前記半導体基板上に形成された、シリコンを主成分とした線状の抵抗体と、前記抵抗体の両端部のうちいずれかの端部に接して形成され、表面が金属シリサイドである複数のコンタクト形成領域と、前記抵抗体及び前記複数のコンタクト形成領域の上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、前記複数のコンタクト形成領域のそれぞれと前記層間絶縁膜上に形成された金属配線とを電気接続する複数のコンタクトプラグとを有し、前記複数のコンタクト形成領域のそれぞれの面内パターンは、前記抵抗体から、少なくとも２箇所で面内屈曲していることにより、当該コンタクト形成領域の一部が前記抵抗体に並行して形成されていることを特徴とする。
【００２３】
上記構成によれば、抵抗体に並行して金属シリサイド化されたコンタクト形成領域を配置することにより、当該抵抗体のパターン近傍の局所的なパターン密度を揃えることが可能となる。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、しかも、コンタクトプラグに起因する抵抗低減化のために素子サイズを拡大することなく抵抗値のばらつきの低減化を図ることができる。
【００２４】
また、前記抵抗体は、面内において、前記複数のコンタクト形成領域間の境界部を除いて、前記複数のコンタクト形成領域により囲まれていることが好ましい。
【００２５】
本態様によれば、各パターンに対するマイクロローディング効果をより効果的に、かつ、高精度に均一化することが可能となる。
【００２６】
また、前記抵抗体は、面内において、前記複数のコンタクト形成領域及び前記抵抗体に隣接する抵抗体のうちの２つの間の境界部を除いて、前記複数のコンタクト形成領域及び前記隣接する抵抗体により囲まれていてもよい。
【００２７】
抵抗体の近傍に隣接する他の抵抗体が配置されている場合には、コンタクト形成領域のみで抵抗体を囲む必要がなく、抵抗体を囲む構成要素として当該隣接する抵抗体を一部用いてもよい。これによっても、各パターンに対するマイクロローディング効果をより効果的に、かつ、高精度に均一化することが可能となる。
【００２８】
また、前記抵抗体と、前記複数のコンタクト形成領域と、前記複数のコンタクト形成領域上に形成された複数のコンタクトプラグとは、前記抵抗体の面内中心から見て、面内で対称に配置されていることが好ましい。
【００２９】
本態様によれば、抵抗体の両端に形成されたコンタクト形成領域で発生する、コンタクトプラグに起因する抵抗を各抵抗体の両端で均一化することができ、また、抵抗体のパターン形状を対称にすることが可能となる。よって、設計を反映した高精度なアナログ回路を実現することが可能となる。
【００３０】
また、前記抵抗体と、前記抵抗体に並行して形成された前記コンタクト形成領域の一部との間隔は、許容されるパターン間距離の最小値であることが好ましい。
【００３１】
本態様によれば、各パターンに対するマイクロローディング効果の均一化を最大限に等しくすることが可能となる。また、抵抗体とコンタクト形成領域との距離が最小化されるのでチップサイズの縮小化を実現することが可能となる。
【００３２】
また、前記複数のコンタクト形成領域のそれぞれには、前記複数のコンタクトプラグが均等に最大個数配置されていることが好ましい。
【００３３】
本態様によれば、抵抗体の両端に形成されたコンタクト形成領域で発生する、コンタクトプラグに起因する抵抗を、素子サイズを大きくすることなく最大限低減することができる。
【００３４】
なお、本発明は、このような特徴的な手段を備える半導体装置として実現することができるだけでなく、半導体装置に含まれる特徴的な手段をステップとする半導体装置の製造方法として実現することができる。
【発明の効果】
【００３５】
本発明の半導体装置及びその製造方法によれば、アナログ回路を構成する抵抗体の微細化が進み抵抗長が縮小化されても、素子サイズを大きくすることなく、コンタクト抵抗値の割合増大に伴う抵抗値のばらつきと、マイクロローディング効果等に伴う抵抗値ばらつきとを同時に抑制することが可能となる。よって、チップサイズの縮小化とアナログ回路の高精度化を両立することが可能となる。
【図面の簡単な説明】
【００３６】
【図１】（ａ）は、本発明の実施の形態１に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。（ｂ）は、本発明の実施の形態１に係る半導体装置の構成断面図である。
【図２】本発明の実施の形態１に係る変形例を示す半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を説明する断面工程図である。
【図４】（ａ）は、本発明の実施の形態２に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。（ｂ）は、本発明の実施の形態２に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。
【図５】（ａ）は、本発明の実施の形態３に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。（ｂ）は、本発明の実施の形態３に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。
【図６】本発明の実施の形態４に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。
【図７】本発明の実施の形態５に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。
【図８】本発明の実施の形態６に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。
【図９】疎密をもって配置された従来のポリシリコン抵抗の平面図である。
【図１０】（ａ）は、特許文献１に記載された第１の従来例に係るポリシリコン抵抗の平面図である。（ｂ）は、特許文献１に記載された第１の従来例に係るポリシリコン抵抗の断面図である。
【図１１】（ａ）は、特許文献１に記載された第２の従来例に係るポリシリコン抵抗の平面図である。（ｂ）は、特許文献１に記載された第２の従来例に係るポリシリコン抵抗の断面図である。
【図１２】（ａ）は、特許文献２に記載された第１の従来例に係るポリシリコン抵抗の平面図である。（ｂ）は、特許文献２に記載された第２の従来例に係るポリシリコン抵抗の平面図である。（ｃ）は、特許文献２に記載された第３の従来例に係るポリシリコン抵抗の平面図である。
【図１３】抵抗体の抵抗値に対するコンタクト抵抗寄与度の抵抗長依存性を表すグラフである。
【図１４】抵抗体の抵抗値に対するコンタクト抵抗寄与度のコンタクト個数依存性を表すグラフである。
【図１５】（ａ）は、抵抗体の抵抗値ばらつきと相対的コンタクト個数との関係表すグラフである。（ｂ）は、抵抗体のミスマッチと相対的コンタクト個数との関係表すグラフである。
【発明を実施するための形態】
【００３７】
（実施の形態１）
本実施の形態における半導体装置は、半導体基板上に形成されたシリコンを主成分とした線状の抵抗体と、当該抵抗体の各端部に接して形成され、表面が金属シリサイドである複数のコンタクト形成領域と、抵抗体及び複数のコンタクト形成領域の上に形成された層間絶縁膜を貫通して形成され、コンタクト形成と層間絶縁膜上に形成された金属配線とを電気接続する複数のコンタクトプラグとを有し、複数のコンタクト形成領域のそれぞれの面内パターンは、上記抵抗体から少なくとも２箇所で面内屈曲していることにより、当該コンタクト形成領域の一部が上記抵抗体に並行して形成されている。これにより、抵抗体のパターン近傍の局所的なパターン密度を揃えることが可能となる。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、しかも、コンタクトプラグに起因する抵抗低減化のために素子サイズを拡大することなく抵抗値のばらつきの低減化を図ることができる。
【００３８】
以下、本発明の実施の形態１に係る半導体装置及びその製造方法について図面に基づいて詳細に説明する。
【００３９】
図１（ｂ）は、本発明の実施の形態１に係る半導体装置の構成断面図である。図１（ｂ）に記載された半導体装置２１は、シリコン基板１と、シリコン酸化膜２と、抵抗体３と、層間絶縁膜４と、コンタクトプラグ５と、金属配線６と、コンタクト形成領域７とを備える。
【００４０】
シリコン酸化膜２は、シリコン基板１の上に、基板分離のため形成されている。
【００４１】
抵抗体３は、シリコン酸化膜２の上に形成され、シリコンを主成分とする。抵抗体３は、例えば、ポリシリコンから構成される。
【００４２】
層間絶縁膜４は、抵抗体３及びシリコン酸化膜２を覆うように形成されている。
【００４３】
コンタクト形成領域７は、抵抗体３の両端部に形成され、表面が金属シリサイドから構成されている。
【００４４】
層間絶縁膜４内には、コンタクト形成領域７と金属配線６とを電気接続するためのコンタクトホールが形成されており、そのコンタクトホールにはコンタクトプラグ５が充填されている。
【００４５】
図１（ａ）は、本発明の実施の形態１に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。同図に記載されたように、抵抗体３は、面内において、線状にパターニングされている。なお、図１（ｂ）は、図１（ａ）におけるＸ−Ｘ’の断面図である。
【００４６】
抵抗体３の両端部には、それぞれ、コンタクト形成領域７が接続されている。抵抗体３の端部の一方に接続されたコンタクト形成領域７の面内パターンは、抵抗体３の線方向に対し、２箇所で積層面方向に屈曲している。つまり、コンタクト形成領域７の面内パターンは、抵抗体３から、２箇所で面内屈曲していることにより、コンタクト形成領域７の一部が抵抗体３に並行して形成されている。また、抵抗体３に並行しているコンタクト形成領域７の一部は、抵抗体３の端部の他方近傍まで形成されている。つまり、抵抗体３は、面内において、２つのコンタクト形成領域７間の境界部を除いて、２つのコンタクト形成領域７により囲まれている。
【００４７】
また、抵抗体３と、２つのコンタクト形成領域７と、複数のコンタクトプラグ５とは、抵抗体３の面内中心から見て、面内で対称に配置されている。
【００４８】
また、抵抗体３と抵抗体３に並行しているコンタクト形成領域７の一部との距離ｚは等しくされ、その値は最小ルール、すなわち設計上許容されるパターン間の距離の最小値とされている。
【００４９】
また、２つのコンタクト形成領域７のそれぞれには、複数のコンタクトプラグ５が均等に最大個数配置されている。
【００５０】
上記構成により、抵抗体３のパターン近傍の局所的なパターン密度を揃えることが可能となる。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、しかも、コンタクトプラグに起因する抵抗低減化のために素子サイズを拡大することなく抵抗値のばらつきの低減化を図ることができる。また、抵抗体とコンタクト形成領域との距離が最小化されるのでチップサイズの縮小化を実現することが可能となる。
【００５１】
また、上記構成により、コンタクトプラグ５に起因する抵抗を各抵抗体３の両端で均一化することができ、また、素子サイズを大きくすることなく最大限低減することができる。よって、設計を反映した高精度なアナログ回路を実現することが可能となる。
【００５２】
図２は、本発明の実施の形態１に係る変形例を示す半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。本変形例では、実施の形態１に係る半導体装置２１と比較して、２つのコンタクト形成領域７の面内パターン形状のみが異なる。以下、実施の形態１におけるコンタクト形成領域７の面内パターン形状と異なる部分のみ説明する。
【００５３】
抵抗体３に並行しているコンタクト形成領域７の一部は、抵抗体３とコンタクト形成領域７との接続部まで伸びている。
【００５４】
この構成においても、抵抗体３は、面内において、２つのコンタクト形成領域７間の境界部を除いて、２つのコンタクト形成領域７により囲まれている。
【００５５】
よって、本変形例における半導体装置においても、実施の形態１に係る半導体装置と同様の効果を奏する。
【００５６】
なお、コンタクト形成領域７は、少なくともコンタクトプラグが１０個以上取れるだけの面積を確保されていることが望ましく、それを満たすことで、加工精度ばらつきに起因する抵抗値ばらつきと、コンタクト抵抗値の増大に起因する抵抗値のバラツキを抑制することが可能となる。例えば、図１４に記載された、抵抗体の抵抗値に対するコンタクト抵抗寄与度のコンタクト個数依存性を表すグラフにおいて、コンタクト抵抗Ｒｃが６０Ω／個の場合、抵抗体３の抵抗値が２５０Ωであるときのコンタクト抵抗の寄与率を５％以下に抑制することが可能となる。
【００５７】
ここで、実施の形態１に係る半導体装置２１の製造方法について、図面により説明する。
【００５８】
図３は、本発明の実施の形態１に係る半導体装置の製造方法を説明する断面工程図である。
【００５９】
まず、図３（ａ）に示すように、シリコン基板１の表面上に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）成長、もしくは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）トレンチ形成によりシリコン酸化膜２を形成する。
【００６０】
次に、図３（ｂ）に示すように、シリコン酸化膜２の表面上に、ポリシリコン膜を成膜し、パターニングすることで抵抗領域３０を形成する。ここで、抵抗領域３０は、面内で線状の第１抵抗領域と、当該第１抵抗領域に接し当該第１抵抗領域から少なくとも２箇所で面内屈曲している線状の２以上の第２抵抗領域と、当該第２抵抗領域の両端部のうち前記第１抵抗領域と接していない方の端部に接し第１抵抗領域に並行している線状の２以上の第３抵抗領域とで構成されている。
【００６１】
次に、図３（ｃ）に示すように、抵抗領域３０の表面上に、イオン注入法を用いて抵抗領域３０のイオン種となるＢ+もしくはＡｓ+を注入し、熱処理を加えて活性化させる。
【００６２】
次に、図３（ｄ）に示すように、抵抗領域３０の表面上を含むシリコン基板１の表面全体に、シリコン酸化膜９を形成する。続いて、シリコン酸化膜９の上に、フォトレジストを成膜し、フォトリソグラフィ工程により、抵抗領域３０のうちコンタクト形成領域７として変成される部分以外にフォトレジストマスク１０を形成する。言い換えると、後にコンタクトホールが形成されたときにコンタクトホールと対応する予定の領域にはフォトレジストマスク１０を形成しない。その後、ウェットエッチング工程、もしくは、ドライエッチング工程により、シリコン酸化膜９を選択的に除去し、フォトレジストマスク１０の下側のシリコン酸化膜９のみ残す。これにより、抵抗領域３０のうちコンタクト形成領域７となるコンタクトの形成予定領域をシリコン酸化膜９より露出させる。
【００６３】
次に、図３（ｅ）に示すように、シリサイド工程を行う。具体的には、抵抗領域３０の表面上を含むシリコン基板１の表面全体に、チタンを成膜し、シリサイド化の熱処理、未反応チタンの選択除去、低抵抗化のための熱処理を行う。このとき、シリサイド化の熱処理条件は、例えば、ランプアニールにて、６００〜７００℃、数１０秒〜数分、Ｎ2又はＡｒ雰囲気とする。また、未反応チタンの選択除去では、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏの比率を１：１：４とした混合液（若しくは、Ｈ2ＳＯ4、Ｈ2Ｏ2、Ｈ2Ｏの混合液）を用いて、エッチングを行う。また、低抵抗化のための熱処理条件はランプアニールにて、８００〜９００℃、１分以内、Ｎ2又はＡｒ雰囲気とする。このようにすることで、抵抗領域３０の表面のコンタクトプラグ５と接続させるための領域とにおいて、チタンシリサイドからなるコンタクト形成領域７を形成する。
【００６４】
ここで、抵抗領域３０のうち、２つのコンタクト形成領域７で挟まれた領域を、抵抗体３と定義する。
【００６５】
次に、図３（ｆ）に示すように、シリコン基板１の上に層間絶縁膜４を形成する。その後、層間絶縁膜４にコンタクトホールを形成する。その後、上記コンタクトホールにタングステンを充填し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化処理を行い、コンタクトホール内にコンタクトプラグ５を形成する。
【００６６】
最後に、図３（ｇ）に示すように、層間絶縁膜４の表面上に、コンタクトプラグ５と接して、アルミニウム、もしくは、銅を用いて金属配線６を形成する。
【００６７】
以上の製造プロセスにより、半導体装置２１が形成される。
【００６８】
なお、本実施の形態にかかる半導体装置及びその製造方法では、コンタクト形成領域７として、チタンシリサイドを用いた場合を例として説明したが、コバルトシリサイドやニッケルシリサイドなど他の高融点金属のシリサイドを用いてもよい。
【００６９】
（実施の形態２）
図４（ａ）及び図４（ｂ）は、本発明の実施の形態２に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置と比較して、２つのコンタクト形成領域７の面内パターン形状のみが異なる。実施の形態１と同じ点は説明を省略し、以下、実施の形態１と異なる部分のみ説明する。
【００７０】
図４（ａ）に記載された抵抗体及びコンタクト形成領域の平面パターンにおいて、抵抗体３の両端部には、それぞれ、コンタクト形成領域７１が接続されている。抵抗体３の端部の一方に接続されたコンタクト形成領域７１の面内パターンは、抵抗体３から、少なくとも２箇所で面内屈曲していることにより、コンタクト形成領域７１の一部が抵抗体３に並行してその両側に形成されている。
【００７１】
また、抵抗体３は、面内において、２つのコンタクト形成領域７１間の境界部を除いて、２つのコンタクト形成領域７により囲まれている。
【００７２】
また、抵抗体３と、２つのコンタクト形成領域７１と、複数のコンタクトプラグ５とは、抵抗体３の面内中心から見て、上下線対称に配置されている。また、抵抗体３に並行しているコンタクト形成領域７１の一部であって、抵抗体３の両側に形成されている部分の長さが互いに等しい。
【００７３】
また、抵抗体３と抵抗体３に並行しているコンタクト形成領域７１の一部との距離ｚは等しくされ、その値は最小ルール、すなわち設計上許容されるパターン間の距離の最小値とされている。
【００７４】
また、２つのコンタクト形成領域７１のそれぞれには、複数のコンタクトプラグ５が均等に最大個数配置されている。
【００７５】
上記構成により、抵抗体３のパターン近傍の局所的なパターン密度を揃えることが可能となる。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、しかも、コンタクトプラグに起因する抵抗低減化のために素子サイズを拡大することなく抵抗値のばらつきの低減化を図ることができる。また、抵抗体とコンタクト形成領域との距離が最小化されるのでチップサイズの縮小化を実現することが可能となる。      
【００７６】
また、上記構成により、コンタクトプラグ５に起因する抵抗を各抵抗体３の両端で均一化することができ、また、素子サイズを大きくすることなく最大限低減することができる。よって、設計を反映した高精度なアナログ回路を実現することが可能となる。
【００７７】
なお、２つのコンタクト形成領域７１の間の境界部は、必ずしも抵抗体３の中心部にある必要はない。
【００７８】
図４（ｂ）に記載された抵抗体及びコンタクト形成領域の平面パターンは、図４（ａ）に記載されたそれらと比較して、２つのコンタクト形成領域７２の面内パターン形状のみが異なる。以下、図４（ａ）に記載されたコンタクト形成領域７１の面内パターン形状と異なる部分のみ説明する。
【００７９】
抵抗体３の端部の一方に接続されたコンタクト形成領域７２の面内パターンは、抵抗体３から、少なくとも２箇所で面内屈曲していることにより、コンタクト形成領域７１の一部が抵抗体３に並行してその両側に形成されている。
【００８０】
また、抵抗体３と、２つのコンタクト形成領域７２と、複数のコンタクトプラグ５とは、抵抗体３の面内中心から見て、面内で点対称に配置されている。また、抵抗体３に並行しているコンタクト形成領域７１の一部であって、抵抗体３の両側に形成されている部分の長さが異なっている。
【００８１】
よって、図４（ｂ）に記載された抵抗体及びコンタクト形成領域を有する半導体装置においても、図４（ａ）に記載された抵抗体及びコンタクト形成領域を有する半導体装置と同様の効果を奏する。
【００８２】
（実施の形態３）
図５（ａ）及び図５（ｂ）は、本発明の実施の形態３に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置と比較して、抵抗体３がコンタクト形成領域と抵抗体３に隣接する抵抗体とで囲まれている点のみが異なる。実施の形態１と同じ点は説明を省略し、以下、実施の形態１と異なる部分のみ説明する。
【００８３】
図５（ａ）に記載された抵抗体及びコンタクト形成領域において、抵抗体３の両端部には、それぞれ、コンタクト形成領域７３が接続されている。抵抗体３の端部の一方に接続されたコンタクト形成領域７３の面内パターンは、抵抗体３から、２箇所で面内屈曲していることにより、コンタクト形成領域７３の一部が抵抗体３に並行して形成されている。
【００８４】
また、抵抗体３及びコンタクト形成領域７３に隣接して他の抵抗体３１ａ及び３１ｂが配置されている。抵抗体３は、面内において、２つのコンタクト形成領域７３及び抵抗体３１ａ及び３１ｂのうちの２つの間に形成される境界部を除いて、２つのコンタクト形成領域７３及び抵抗体３１ａ及び３１ｂにより囲まれている。
【００８５】
また、抵抗体３と、２つのコンタクト形成領域７３と、複数のコンタクトプラグ５と、抵抗体３１ａ及び３１ｂとは、抵抗体３の面内中心から見て、面内で対称に配置されている。
【００８６】
また、抵抗体３と抵抗体３に並行しているコンタクト形成領域７の一部との間隔であり、また、抵抗体３と抵抗体３１ａ及び３１ｂとの間隔でもある距離ｚは等しくされ、その値は最小ルール、すなわち設計上許容されるパターン間の距離の最小値とされている。
【００８７】
また、２つのコンタクト形成領域７３のそれぞれには、複数のコンタクトプラグ５が均等に最大個数配置されている。
【００８８】
上記構成により、抵抗体３のパターン近傍の局所的なパターン密度を揃えることが可能となる。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、しかも、コンタクトプラグに起因する抵抗低減化のために素子サイズを拡大することなく抵抗値のばらつきの低減化を図ることができる。また、抵抗体とコンタクト形成領域との距離が最小化されるのでチップサイズの縮小化を実現することが可能となる。
【００８９】
また、上記構成により、コンタクトプラグ５に起因する抵抗を各抵抗体３の両端で均一化することができ、また、素子サイズを大きくすることなく最大限低減することができる。よって、設計を反映した高精度なアナログ回路を実現することが可能となる。
【００９０】
図５（ｂ）に記載された抵抗体及びコンタクト形成領域の平面パターンは、図５（ａ）に記載されたそれらと比較して、２つのコンタクト形成領域及び隣接する他の抵抗体の面内パターン形状のみが異なる。以下、図５（ａ）に記載されたコンタクト形成領域７３及び隣接する他の抵抗体の面内パターン形状と異なる部分のみ説明する。
【００９１】
図５（ｂ）に記載された抵抗体及びコンタクト形成領域の平面パターンにおいて、抵抗体３の両端部には、それぞれ、コンタクト形成領域７４が接続されている。抵抗体３の端部の一方に接続されたコンタクト形成領域７４の面内パターンは、抵抗体３から、少なくとも２箇所で面内屈曲していることにより、コンタクト形成領域７４の一部が抵抗体３に並行してその両側に形成されている。
【００９２】
また、抵抗体３及びコンタクト形成領域７４に隣接して他の抵抗体３２ａ及び３２ｂが配置されている。抵抗体３２ａ及び３２ｂは、２つのコンタクト形成領域７４に挟まれて配置されている。抵抗体３は、面内において、２つのコンタクト形成領域７４及び抵抗体３２ａ及び３２ｂのうちの２つの間に形成される境界部を除いて、２つのコンタクト形成領域７４及び抵抗体３２ａ及び３２ｂにより囲まれている。
【００９３】
よって、図５（ｂ）に記載された抵抗体及びコンタクト形成領域を有する半導体装置においても、図５（ａ）に記載された抵抗体及びコンタクト形成領域を有する半導体装置と同様の効果を奏する。
【００９４】
（実施の形態４）
図６は、本発明の実施の形態４に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。同図に記載されたように、抵抗体３ａ及び３ｂは、１対のペアで配置されるポリシリコン抵抗体である。抵抗体３ａ及び３ｂは、面内において、線状にパターニングされている。
【００９５】
抵抗体３ａの両端部には、それぞれ、コンタクト形成領域７５ａが接続されている。抵抗体３ａの端部の一方に接続されたコンタクト形成領域７５ａの面内パターンは、抵抗体３ａから、抵抗体３ｂの方向とは逆方向に２箇所で面内屈曲していることにより、コンタクト形成領域７５ａの一部が抵抗体３ａに並行して形成されている。つまり、抵抗体３ａは、面内において、２つのコンタクト形成領域７５ａ間の境界部を除いて、２つのコンタクト形成領域７５ａにより囲まれている。
【００９６】
抵抗体３ｂの両端部には、それぞれ、コンタクト形成領域７５ｂが接続されている。抵抗体３ｂの端部の一方に接続されたコンタクト形成領域７５ｂの面内パターンは、抵抗体３ｂから、抵抗体３ａの方向とは逆方向に２箇所で面内屈曲していることにより、コンタクト形成領域７５ｂの一部が抵抗体３ｂに並行して形成されている。つまり、抵抗体３ｂは、面内において、２つのコンタクト形成領域７５ｂ間の境界部を除いて、２つのコンタクト形成領域７５ｂにより囲まれている。
【００９７】
また、抵抗体３ａ及び３ｂと、コンタクト形成領域７５ａ及び７５ｂと、複数のコンタクトプラグ５とは、抵抗体３ａ及び３ｂの面内中心から見て、面内で対称に配置されている。
【００９８】
また、抵抗体３ａ及び３ｂとの間隔、抵抗体３ａと抵抗体３ａに並行しているコンタクト形成領域７５ａの一部との間隔、及び、抵抗体３ｂと抵抗体３ｂに並行しているコンタクト形成領域７５ｂの一部との間隔である距離ｚは等しくされ、その値は最小ルール、すなわち設計上許容されるパターン間の距離の最小値とされている。
【００９９】
また、コンタクト形成領域７５ａ及び７５ｂのそれぞれには、複数のコンタクトプラグ５が均等に最大個数配置されている。
【０１００】
上記構成により、抵抗体３ａ及び３ｂのパターン近傍の局所的なパターン密度を揃えることが可能となる。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、しかも、コンタクトプラグに起因する抵抗低減化のために素子サイズを拡大することなく抵抗値のばらつきの低減化を図ることができる。また、抵抗体とコンタクト形成領域との距離が最小化されるのでチップサイズの縮小化を実現することが可能となる。
【０１０１】
また、上記構成により、コンタクトプラグ５に起因する抵抗を各抵抗体３ａ及び３ｂの両端で均一化することができ、また、素子サイズを大きくすることなく最大限低減することができる。よって、設計を反映した高精度なアナログ回路を実現することが可能となる。
【０１０２】
（実施の形態５）
図７は、本発明の実施の形態５に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。同図に記載されたように、抵抗体３ａ及び３ｂは、１対のペアで配置されるポリシリコン抵抗体である。抵抗体３ａ及び３ｂは、面内において、線状にパターニングされている。
【０１０３】
抵抗体３ａの両端部には、それぞれ、コンタクト形成領域７６ａが接続されている。抵抗体３ａの端部の一方に接続されたコンタクト形成領域７６ａの面内パターンは、抵抗体３ａから、抵抗体３ｂの方向とは逆方向に２箇所で面内屈曲していることにより、コンタクト形成領域７６ａの一部が抵抗体３ａに並行して形成されている。
【０１０４】
抵抗体３ｂの両端部には、それぞれ、コンタクト形成領域７６ｂが接続されている。抵抗体３ｂの端部の一方に接続されたコンタクト形成領域７６ｂの面内パターンは、抵抗体３ｂから、抵抗体３ａの方向とは逆方向に２箇所で面内屈曲していることにより、コンタクト形成領域７６ｂの一部が抵抗体３ｂに並行して形成されている。
【０１０５】
また、抵抗体３ａ及びコンタクト形成領域７６ａに隣接して他の抵抗体３３ａが配置されている。抵抗体３３ａは、２つのコンタクト形成領域７６ａに挟まれて配置されている。
【０１０６】
また、抵抗体３ｂ及びコンタクト形成領域７６ｂに隣接して他の抵抗体３３ｂが配置されている。抵抗体３３ｂは、２つのコンタクト形成領域７６ｂに挟まれて配置されている。
【０１０７】
抵抗体３ａ及び３ｂは、面内において、コンタクト形成領域７６ａ及び７６ｂ及び抵抗体３３ａ及び３３ｂのうちの２つの間に形成される境界部を除いて、コンタクト形成領域７６ａ及び７６ｂ及び抵抗体３３ａ及び３３ｂにより囲まれている。
【０１０８】
また、抵抗体３ａ及び３ｂと、コンタクト形成領域７６ａ及び７６ｂと、複数のコンタクトプラグ５とは、抵抗体３ａ及び３ｂの面内中心から見て、面内で対称に配置されている。
【０１０９】
また、抵抗体３ａ及び３ｂとの間隔、抵抗体３ａと抵抗体３ａに並行しているコンタクト形成領域７６ａの一部との間隔、抵抗体３ａと抵抗体３３ａとの間隔、抵抗体３ｂと抵抗体３ｂに並行しているコンタクト形成領域７６ｂの一部との間隔、及び、抵抗体３ｂと抵抗体３３ｂとの間隔である距離ｚは等しくされ、その値は最小ルール、すなわち設計上許容されるパターン間の距離の最小値とされている。
【０１１０】
また、コンタクト形成領域７６ａ及び７６ｂのそれぞれには、複数のコンタクトプラグ５が均等に最大個数配置されている。
【０１１１】
上記構成により、抵抗体３ａ及び３ｂのパターン近傍の局所的なパターン密度を揃えることが可能となる。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、しかも、コンタクトプラグに起因する抵抗低減化のために素子サイズを拡大することなく抵抗値のばらつきの低減化を図ることができる。また、抵抗体とコンタクト形成領域との距離が最小化されるのでチップサイズの縮小化を実現することが可能となる。
【０１１２】
また、上記構成により、コンタクトプラグ５に起因する抵抗を各抵抗体３ａ及び３ｂの両端で均一化することができ、また、素子サイズを大きくすることなく最大限低減することができる。よって、設計を反映した高精度なアナログ回路を実現することが可能となる。
【０１１３】
（実施の形態６）
図８は、本発明の実施の形態６に係る半導体装置の有する抵抗体及びコンタクト形成領域の平面図である。同図に記載されたように、抵抗体３ａ及び３ｂは、１対のペアで配置されるポリシリコン抵抗体である。抵抗体３ａ及び３ｂは、面内において、線状にパターニングされている。
【０１１４】
また、抵抗体３ａ及び３ｂは、図６及び図７に記載された抵抗体のペアと比較して、抵抗体の長手方向に片側の抵抗体をずらして配置されている点が異なる。
【０１１５】
抵抗体３ａの両端部には、それぞれ、コンタクト形成領域７７ａが接続されている。抵抗体３ａの端部の一方に接続されたコンタクト形成領域７７ａの面内パターンは、抵抗体３ａから、抵抗体３ｂの方向とは逆方向に２箇所で面内屈曲していることにより、コンタクト形成領域７７ａの一部が抵抗体３ａに並行して形成されている。
【０１１６】
抵抗体３ｂの両端部には、それぞれ、コンタクト形成領域７７ｂが接続されている。抵抗体３ｂの端部の一方に接続されたコンタクト形成領域７７ｂの面内パターンは、抵抗体３ｂから、抵抗体３ａの方向とは逆方向に２箇所で面内屈曲していることにより、コンタクト形成領域７７ｂの一部が抵抗体３ｂに並行して形成されている。
【０１１７】
また、抵抗体３ａ及びコンタクト形成領域７７ａに隣接して他の抵抗体３４ｂが配置されている。
【０１１８】
また、抵抗体３ｂ及びコンタクト形成領域７７ｂに隣接して他の抵抗体３４ａが配置されている。
【０１１９】
抵抗体３ａ及び３ｂは、面内において、コンタクト形成領域７７ａ及び７７ｂ及び抵抗体３４ａ及び３４ｂのうちの２つの間に形成される境界部を除いて、コンタクト形成領域７７ａ及び７７ｂ及び抵抗体３４ａ及び３４ｂにより囲まれている。
【０１２０】
つまり、抵抗体３ａ及び３ｂは、面内において、抵抗体３ａ及び３ｂのコンタクト形成領域、または、隣接する抵抗体のいずれかで囲まれている。
【０１２１】
また、抵抗体３ａ及び３ｂと、コンタクト形成領域７７ａ及び７７ｂと、複数のコンタクトプラグ５とは、抵抗体３ａ及び３ｂの面内中心から見て、面内で点対称に配置されている。
【０１２２】
また、抵抗体３ａ及び３ｂとの間隔、抵抗体３ａと抵抗体３ａに並行しているコンタクト形成領域７７ａの一部との間隔、抵抗体３ａと抵抗体３４ｂとの間隔、抵抗体３ｂと抵抗体３ｂに並行しているコンタクト形成領域７７ｂの一部との間隔、及び、抵抗体３ｂと抵抗体３４ａとの間隔である距離ｚは等しくされ、その値は最小ルール、すなわち設計上許容されるパターン間の距離の最小値とされている。
【０１２３】
また、コンタクト形成領域７７ａ及び７７ｂのそれぞれには、複数のコンタクトプラグ５が均等に最大個数配置されている。
【０１２４】
上記構成により、抵抗体３ａ及び３ｂのパターン近傍の局所的なパターン密度を揃えることが可能となる。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、しかも、コンタクトプラグに起因する抵抗低減化のために素子サイズを拡大することなく抵抗値のばらつきの低減化を図ることができる。また、抵抗体とコンタクト形成領域との距離が最小化されるのでチップサイズの縮小化を実現することが可能となる。
【０１２５】
また、上記構成により、コンタクトプラグ５に起因する抵抗を各抵抗体３ａ及び３ｂの両端で均一化することができ、また、素子サイズを大きくすることなく最大限低減することができる。よって、設計を反映した高精度なアナログ回路を実現することが可能となる。
【０１２６】
以上、本発明の半導体装置及びその製造方法によれば、アナログ回路を構成する抵抗体の微細化が進み抵抗長が縮小化されても、素子サイズを大きくすることなく、コンタクト抵抗値の割合増大に伴う抵抗値のばらつきと、マイクロローディング効果等に伴う抵抗値ばらつきとを同時に抑制することが可能となる。よって、チップサイズの縮小化とアナログ回路の高精度化を両立することが可能となる。
【０１２７】
なお、本発明に係る半導体装置及びその製造方法は、上述した実施の形態に限定されるものではない。実施の形態１〜６における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜６に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体装置を内蔵した各種機器も本発明に含まれる。
【０１２８】
また、実施の形態１〜６では、コンタクト形成領域の面内パターンが、抵抗体から面内に９０°屈曲した場合を面内屈曲として例示したが、当該面内屈曲の屈曲角は９０°でなくてもよい。また、屈曲部は、コンタクト形成領域の回路設計上の最適性やパターン加工性などを考慮して、丸みを帯びた形状であってもよい。
【０１２９】
また、実施の形態１〜６では、直線形状の抵抗体を例示したが、抵抗体の形状は、抵抗体に電流を流すための２つのコンタクト形成領域が接するための形状であれば、直線形状に限られない。
【産業上の利用可能性】
【０１３０】
本発明の半導体装置及びその製造方法は、特に、ポリシリコン抵抗を用いたアナログ回路を有する半導体装置およびその製造方法として有用である。
【符号の説明】
【０１３１】
１    シリコン基板
２、９    シリコン酸化膜
３、３ａ、３ｂ、３１ａ、３１ｂ、３２ａ、３２ｂ、３３ａ、３３ｂ、３４ａ、３４ｂ    抵抗体
４    層間絶縁膜
５    コンタクトプラグ
６    金属配線
７、７１、７２、７３、７４、７５ａ、７５ｂ、７６ａ、７６ｂ、７７ａ、７７ｂ    コンタクト形成領域
１０    フォトレジストマスク
２１    半導体装置
３０    抵抗領域
【図１】
2010283310.tif 000003
【図２】
2010283310.tif 000004
【図３】
2010283310.tif 000005
【図４】
2010283310.tif 000006
【図５】
2010283310.tif 000007
【図６】
2010283310.tif 000008
【図７】
2010283310.tif 000009
【図８】
2010283310.tif 000010
【図９】
2010283310.tif 000011
【図１０】
2010283310.tif 000012
【図１１】
2010283310.tif 000013
【図１２】
2010283310.tif 000014
【図１３】
2010283310.tif 000015
【図１４】
2010283310.tif 000016
【図１５】
2010283310.tif 000017