(57)【要約】【課題】酸化物半導体の活性層を、Ｇａ等を主成分とする酸化物を含む層によって確実に保護して電界効果型トランジスタを製造する方法を提供する。【解決手段】絶縁基板１０又は絶縁層１４上に、酸化物半導体層１６と、該酸化物半導体層上にＧａを主成分とする酸化物を含む第１の保護層１８及びＩｎを主成分とする非晶質酸化物を含む第２の保護層２０をこの順に交互に少なくとも１層ずつ積層した複合保護層２１とを有する積層体３０をパターン形成する。次いで、積層体上に、対向配置されたソース電極４０Ａ及びドレイン電極４０Ｂをパターン形成する。積層体のソース電極及びドレイン電極が形成されている領域以外において、複合保護層の最上部に位置する第２の保護層から、層ごとに順次エッチングして除去することにより、複合保護層の最下部に位置する第１の保護層を露出させる。【選択図】図６
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【特許請求の範囲】
【請求項１】
絶縁基板又は絶縁層上に、酸化物半導体層と、該酸化物半導体層上にＧａを主成分とする酸化物を含む第１の保護層及びＩｎを主成分とする非晶質酸化物を含む第２の保護層をこの順に交互に少なくとも１層ずつ積層した複合保護層とを有する積層体をパターン形成する工程と、
前記積層体上に、対向配置されたソース電極及びドレイン電極をパターン形成する工程と、
前記積層体の前記ソース電極及び前記ドレイン電極が形成されている領域以外において、前記複合保護層の最上部に位置する前記第２の保護層から、層ごとに順次エッチングして除去することにより、前記複合保護層の最下部に位置する前記第１の保護層を露出させる工程と、
を含むことを特徴とする電界効果型トランジスタの製造方法。
【請求項２】
前記第２の保護層に含まれる非晶質酸化物が、非晶質ＩＺＯ、非晶質ＩＴＯ、及び非晶質Ｉｎ２Ｏ３からなる群から選択される非晶質酸化物であることを特徴とする請求項１に記載の電界効果型トランジスタの製造方法。
【請求項３】
前記第１の保護層に含まれる酸化物が、酸化ガリウムであることを特徴とする請求項１又は請求項２に記載の電界効果型トランジスタの製造方法。
【請求項４】
前記酸化物半導体層が、Ｉｎ、Ｇａ、及びＺｎを含む酸化物の層であることを特徴とする請求項１〜請求項３のいずれか一項に記載の電界効果型トランジスタの製造方法。
【請求項５】
前記積層体をパターン形成する工程、前記ソース電極及びドレイン電極をパターン形成する工程の少なくとも一方の工程を、リフトオフ又はエッチングにより行うことを特徴とする請求項１〜請求項４のいずれか一項に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。例えば、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子（以下、「有機ＥＬ素子」と記載する場合がある。）は、低電圧で高輝度の発光が得られるため、発光装置（照明）のほか、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニターなどの各種表示装置などへの利用により、デバイスの薄型化、軽量化、小型化、省電力化などが期待されている。
【０００３】
これらのＦＰＤは、一般的に、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層として用いた電界効果型トランジスタ（適宜、「薄膜トランジスタ」、又は、「ＴＦＴ」という。）のアクティブマトリクス回路により駆動される。
一方、ＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の代わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。しかしながら、上述のシリコン薄膜を活性層として用いる薄膜トランジスタの製造は、比較的高温の熱処理工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
【０００４】
活性層を構成するシリコン薄膜に代わる半導体材料として酸化物半導体が提案されている。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非晶質酸化物は低温での成膜が可能であり、樹脂フィルム上に室温成膜可能な材料として注目されている（例えば、特許文献１参照）。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非晶質酸化物を活性層に用いた薄膜トランジスタは、非晶質シリコンを活性層に用いた薄膜トランジスタよりも高い移動度が得られるため、有機ＥＬ素子を用いたフレキシブルディスプレイ用の薄膜トランジスタとして検討されている。
【０００５】
また、酸化物半導体を活性層として用いる薄膜トランジスタとして、例えば、ＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、Ｚｎ２ＳｎＯ４等の酸化物半導体と、酸化ガリウムを積層した積層型の活性層を有する薄膜トランジスタが提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１０３９５７号公報
【特許文献２】特開２００７−１２３７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、酸化物半導体の活性層を、Ｇａ等を主成分とする酸化物を含む層によって確実に保護して電界効果型トランジスタを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明では以下の電界効果型トランジスタの製造方法が提供される。
＜１＞  絶縁基板又は絶縁層上に、酸化物半導体層と、該酸化物半導体層上にＧａを主成分とする酸化物を含む第１の保護層及びＩｎを主成分とする非晶質酸化物を含む第２の保護層をこの順に交互に少なくとも１層ずつ積層した複合保護層とを有する積層体をパターン形成する工程と、前記積層体上に、対向配置されたソース電極及びドレイン電極をパターン形成する工程と、前記積層体の前記ソース電極及び前記ドレイン電極が形成されている領域以外において、前記複合保護層の最上部に位置する前記第２の保護層から、層ごとに順次エッチングして除去することにより、前記複合保護層の最下部に位置する前記第１の保護層を露出させる工程と、を含むことを特徴とする電界効果型トランジスタの製造方法。
＜２＞  前記第２の保護層に含まれる非晶質酸化物が、非晶質ＩＺＯ、非晶質ＩＴＯ、及び非晶質Ｉｎ２Ｏ３からなる群から選択される非晶質酸化物であることを特徴とする＜１＞に記載の電界効果型トランジスタの製造方法。
＜３＞  前記第１の保護層に含まれる酸化物が、酸化ガリウムであることを特徴とする＜１＞又は＜２＞に記載の電界効果型トランジスタの製造方法。
＜４＞  前記酸化物半導体層が、Ｉｎ、Ｇａ、及びＺｎを含む酸化物の層であることを特徴とする＜１＞〜＜３＞のいずれかに記載の電界効果型トランジスタの製造方法。
＜５＞  前記積層体をパターン形成する工程、前記ソース電極及びドレイン電極をパターン形成する工程の少なくとも一方の工程を、リフトオフ又はエッチングにより行うことを特徴とする＜１＞〜＜４＞のいずれかに記載の電界効果型トランジスタの製造方法。
【発明の効果】
【０００９】
本発明によれば、酸化物半導体の活性層を、Ｇａ等を主成分とする酸化物を含む層によって確実に保護して電界効果型トランジスタを製造する方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る電界効果型トランジスタの製造方法の一工程を示す図である。
【図２】第１の実施形態に係る電界効果型トランジスタの製造方法の別の工程を示す図である。
【図３】第１の実施形態に係る電界効果型トランジスタの製造方法のさらに別の工程を示す図である。
【図４】第１の実施形態に係る電界効果型トランジスタの製造方法のさらに別の工程を示す図である。
【図５】第１の実施形態に係る電界効果型トランジスタの製造方法のさらに別の工程を示す図である。
【図６】第１の実施形態に係る電界効果型トランジスタの製造方法のさらに別の工程を示す図である。
【図７】製造後の薄膜トランジスタにおいて最下層の保護層が形成されている領域を示す概略図である。
【図８】製造後の薄膜トランジスタにおいて最上層の保護層が形成されている領域を示す概略図である。
【図９】第２の実施形態に係る電界効果型トランジスタの製造方法の一工程を示す図である。
【図１０】第２の実施形態に係る電界効果型トランジスタの製造方法の別の工程を示す図である。
【図１１】第２の実施形態に係る電界効果型トランジスタの製造方法のさらに別の工程を示す図である。
【図１２】第２の実施形態に係る電界効果型トランジスタの製造方法のさらに別の工程を示す図である。
【図１３】第２の実施形態に係る電界効果型トランジスタの製造方法のさらに別の工程を示す図である。
【図１４】第２の実施形態に係る電界効果型トランジスタの製造方法のさらに別の工程を示す図である。
【図１５】第３の実施形態により製造される電界効果型トランジスタの構成を示す概略図である。
【発明を実施するための形態】
【００１１】
本発明の完成に先立ち、本発明者は、活性層として酸化物半導体層を用いる電界効果型トランジスタ（ＴＦＴ）の製造について以下のような検討及び研究を行った。
ＴＦＴは、ゲート電極の位置に基づき、いわゆるボトムゲート型とトップゲート型があるが、酸化物半導体は酸素や水分に弱く、また、金属電極をスパッタリングによって成膜する時のプラズマダメージ等に弱いため、ボトムゲート型が好ましい。
また、ボトムゲート型のＴＦＴの中でも、活性層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるボトムコンタクト型とトップコンタクト型があるが、トップコンタクト型であれば、ゲート絶縁層と活性層を、真空を破らずに連続して成膜することができ、それにより良好な界面が得やすい点で好ましい。
なお、ボトムコンタクト型とは、ソース・ドレイン電極が活性層よりも先に形成されて活性層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。
【００１２】
しかし、トップコンタクト型ではソース電極及びドレイン電極が活性層の上に形成されるため、ソース電極及びドレイン電極用の金属膜をスパッタリングにより成膜する時のプラズマダメージ等が活性層に悪影響を与えてしまう。また、製造後においても、ＴＦＴの活性層が外気（酸素や水）によってダメージを受けたり、ＴＦＴ上に層間絶縁層を形成するときに、ダメージを受けるおそれがある。そこで、活性層を形成した後、電極用金属を成膜する前に、活性層上に酸化ガリウム等により保護層を形成し、その後、ソース・ドレイン電極を形成することが考えられる。
【００１３】
ところが、酸化ガリウムは、酸性液に対しては強い反面、アルカリ性液には弱く、溶け易い。そのため、活性層上に酸化ガリウム層を形成した後、例えば、酸性のエッチング液を用いてソース・ドレイン電極をパターン形成する際は、酸化ガリウム層が活性層の保護膜として機能するが、ソース・ドレイン電極をパターン形成した後、アルカリ性の剥離液によってレジストパターンを剥離する際に、ソース・ドレイン電極から露出している部分が溶けて消失し、その後の工程における保護膜として機能しないという問題がある。
【００１４】
本発明者は、これらの検討及び研究を重ねた結果、トップコンタクト型のＴＦＴを製造する場合、活性層となる酸化物半導体層を形成した後、Ｇａ又はＡｌを主成分とする酸化物を含む第１の保護層と、Ｉｎを主成分とする非晶質酸化物を含む第２の保護層を交互に積層した複合保護層をパターン形成し、次いで、ソース・ドレイン電極をパターン形成するとともに、複合保護層の最上層から層ごとに順次除去して最下層の第１の保護層を露出させて残存させることで、上記のような問題を解決することができることを見出し、本発明の完成に至った。
【００１５】
すなわち、本発明に係る電界効果型トランジスタの製造方法は、絶縁基板又は絶縁層上に、酸化物半導体層と、該酸化物半導体層上にＧａ又はＡｌを主成分とする酸化物を含む第１の保護層及びＩｎを主成分とする非晶質酸化物を含む第２の保護層をこの順に交互に少なくとも１層ずつ積層した複合保護層とを有する積層体をパターン形成する工程と、
前記積層体上に、対向配置されたソース電極及びドレイン電極をパターン形成する工程と、
前記積層体の前記ソース電極及び前記ドレイン電極が形成されている領域以外において、前記複合保護層の最上部に位置する前記第２の保護層から、層ごとに順次エッチングして除去することにより、前記複合保護層の最下部に位置する前記第１の保護層を露出させる工程と、を含む。
【００１６】
以下、添付の図面を参照しながら、本発明に係る電界効果型トランジスタの製造方法について具体的に説明する。なお、各構成材料を適宜限定して説明するが、本発明はこれらに限定されるものではない。
【００１７】
＜第１の実施形態＞
図１〜図６は、それぞれ第１の実施形態に係る薄膜トランジスタの製造工程を概略的に示している。本実施形態では、主にリフトオフ法によって、活性層、保護層、及び、ソース・ドレイン電極を製造する場合について説明する。
【００１８】
−基板−
まず、電界効果型トランジスタ１００を形成する基板（支持体）１０としては、少なくとも電界効果型トランジスタ１００を形成する面が絶縁性を有し、寸法安定性、耐溶剤性、加工性、耐熱性などを有するものを用いる。また、最終製品として、例えば有機ＥＬディスプレイを製造する場合は、水分や酸素の透過が抑制される基板を用いる。また、基板１０側から光を透過させて発光や表示を行う場合は、光透過性を有する基板を用いる。
【００１９】
上記のような条件を満たす基板１０としては、ガラス、ジルコニア安定化酸化イットリウム（ＹＳＺ）等の無機材料が好適である。なお、ガラスからの溶出イオンを少なくするため、無アルカリガラスを用いることが好ましい。また、ソーダライムガラスを用いる場合には、シリカなどのバリアコートを施したものを使用することが好ましい。
【００２０】
一方、基板１０側から光を取り出す必要がない場合は、例えば、ステンレス、Ｆｅ、Ａｌ、Ｎｉ、Ｃｏ、Ｃｕやこれらの合金等の金属基板やＳｉなどの半導体基板を用い、基板１０上に電気絶縁性を確保するための絶縁膜を設けてもよい。金属製の基板であれば、安価なものもあり、厚みが薄くても、強度が高く、大気中の水分や酸素に対して高いバリア性を有するものとなる。
【００２１】
また、有機材料からなる樹脂基板を使用してもよい。例えば、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエ−テルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料などが挙げられる。
【００２２】
基板１０の形状、構造、大きさ、厚み等については特に制限はなく、目的等に応じて適宜選択すればよい。一般的には、基板１０の形状としては、取り扱い性、電界効果型トランジスタ１００の形成容易性等の観点から、板状であることが好ましい。基板１０の構造は、単層構造であってもよいし、積層構造であってもよい。また、基板１０は、単一部材で構成されていてもよいし、２つ以上の部材で構成されていてもよい。
【００２３】
−ゲート電極の形成−
基板１０上にゲート電極１２を形成する。ゲート電極１２は、電圧の印加によって活性層１６を通じてソース・ドレイン電極４０Ａ，４０Ｂ間の電流を制御する。
ゲート電極１２を構成する材料としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物が好適に挙げられる。
例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。
【００２４】
成膜後、フォトリソグラフィ法によって所定の形状にパターニングを行う。このとき、ゲート電極１２及びゲート配線を同時にパターニングする。
ゲート電極１２の厚みは、ゲート配線の抵抗を下げ、ＴＦＴの制御信号の遅延を防ぐ観点から、１０ｎｍ以上であることが好ましく、ゲート電極１２の上に形成される各層の段差を小さくして破断を防止する観点から、１０００ｎｍ以下であることが好ましい。
【００２５】
−ゲート絶縁層の形成−
基板１０上にゲート電極１２を形成した後、基板１０及びゲート電極１２上に絶縁層（ゲート絶縁層）１４を形成する。
ゲート絶縁層１４は、例えばＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体から構成され、それらの化合物を２種以上含む絶縁層としてもよい。また、ポリイミドのような高分子絶縁体を用いてもよい。
例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従ってゲート電極１２及び基板１０上に成膜し、必要に応じてフォトリソグラフィ法、シャドウマスク法によって所定の形状にパターニングを行う。
【００２６】
ゲート絶縁層１４の厚みは、リーク電流の抑制及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁層１４の厚みが大き過ぎると駆動電圧の上昇を招いてしまう。ゲート絶縁層１４の材質にもよるが、成膜に要する時間と電圧耐性の観点から、ゲート絶縁層１４の厚さは、無機絶縁体であれば５０ｎｍ以上１０００ｎｍ以下が好ましく、高分子絶縁体であれば０．５μｍ以上５μｍ以下が好ましい。
【００２７】
−酸化物半導体層及び複合保護層の形成−
次いで、絶縁層１４上に、酸化物半導体層１６を形成した後、Ｇａ又はＡｌを主成分とする酸化物を含む第１の保護層１８及びＩｎを主成分とする非晶質酸化物を含む第２の保護層２０を１層ずつ順次積層した複合保護層２１を形成することにより、酸化物半導体層１６と複合保護層２１とを有する積層体３０をパターン形成する。
【００２８】
−第１のレジストパターンの形成−
酸化物半導体層１６、第１の保護層１８、及び第２の保護層２０を形成する方法は特に限定されないが、レジストを用いたリフトオフやエッチングにより所定のパターンに形成することができる。
本実施形態では、リフトオフ用のレジストパターン１１を形成する。まず、ゲート絶縁層１４上にリフトオフ用のレジストを塗布し、露光後、現像する。リフトオフ用のレジストは、例えば、ネガ型又はポジ型であって、アルカリ性の剥離液に溶解する材料を用いる。これにより、図１に示されるように、酸化物半導体層１６を形成すべき箇所ではゲート絶縁層１４が露出し、酸化物半導体層１６を形成しない箇所ではレジスト膜が残留するようにレジストパターン１１を形成する。
【００２９】
−酸化物半導体層−
ゲート絶縁層１４上にレジストパターン１１を形成した後、酸化物半導体層１６を形成する。酸化物半導体層１６を構成する材料としては、非晶質酸化物半導体が好ましい。非晶質酸化物半導体は、低温で成膜可能であるため、プラスチックのような可撓性を有する樹脂基板にも成膜することができる。
Ｉｎ、Ｇａ、Ｚｎ及びＳｎの少なくとも一つを含有する非晶質酸化物半導体が好ましく、Ｉｎ又はＺｎを含有する非晶質酸化物半導体がより好ましい。低温で成膜可能な非晶質酸化物半導体としては、Ｉｎを含む酸化物、ＩｎとＺｎを含む酸化物、及びＩｎ、Ｇａ及びＺｎを含む酸化物が挙げられ、組成構造としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）のものが好ましい。これらは、キャリアが電子のｎ型半導体である。なお、ＺｎＯ・Ｒｈ２Ｏ３、ＣｕＧａＯ２、ＳｒＣｕ２Ｏ２のようなｐ型酸化物半導体を活性層１６に用いてもよいし、特開２００６−１６５５２９号公報に開示されている酸化物半導体を用いてもよい。
【００３０】
結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表される非晶質酸化物半導体が好ましく、特にＩｎＧａＺｎＯ４（適宜「ＩＧＺＯ」という。）がより好ましい。この組成の非晶質酸化物半導体の特徴としては、電気伝導度が増加するにつれ電子移動度が増加する傾向を示す。電気伝導度を制御するには、成膜中の酸素分圧により制御が可能である。
酸化物半導体層１６の厚みは、ドレイン電流が十分に流れる観点と、成膜に要する時間が長くなり過ぎないようにする観点から、５０ｎｍ以上１５０ｎｍ以下とすることが好ましい。
また、酸化物半導体層１６の電気伝導度は、活性層として機能させるため、１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満であることが好ましく、１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満であることがより好ましい。
【００３１】
酸化物半導体層１６として例えばＩＧＺＯ層１６を形成する場合は、Ｉｎ、Ｇａ、及びＺｎを目標の組成で含む酸化物半導体の多結晶焼結体をターゲットとして気相成膜法を用いて成膜する。気相成膜法の中でも、スパッタリング法及びパルスレーザー蒸着法（ＰＬＤ法）がより好ましく、量産性の観点から、スパッタリング法が特に好ましい。
【００３２】
−第１の保護層−
次いで、酸化物半導体層１６上に、Ｇａ又はＡｌを主成分とする酸化物を含む第１の保護層１８を形成する。
ここで「Ｇａ又はＡｌを主成分とする酸化物」とは、第１の保護層１８を構成する酸化物が、酸素以外の構成成分のうちＧａ又はＡｌの含有量（質量比）が最も多いことを意味し、５０質量％以上であることが好ましく、９０質量％以上であることがより好ましい。第１の保護層１８を構成するＧａ又はＡｌを主成分とする酸化物としては具体的にはＧａ２Ｏ３、Ａｌ２Ｏ３など挙げられる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物であって、Ｉｎ、ＺｎよりもＧａを多く含む（好ましくはＧａが５０質量％以上）Ｇａリッチの酸化物でもよい。なお、酸化物半導体層１６として、ＩＧＺＯ層を形成する場合は、電気特性、親和性などの観点から、酸化ガリウム、具体的には、Ｇａ２Ｏ３、あるいは、上記のようなＧａリッチのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物から第１の保護層１８を形成することが好ましい。
第１の保護層１８を形成する場合も、目標とする組成に応じたターゲットを用いてスパッタリング法により成膜すればよい。
【００３３】
第１の保護層１８の厚みは、ソース・ドレイン電極４０Ａ，４０Ｂの形成時のスパッタダメージや製造後の外気（酸素、水分）から活性層１６を確実に保護する観点から１０ｎｍ以上であることが好ましい。一方、Ｇａ又はＡｌを主成分とする酸化物を含む第１の保護層１８は導電性が低いため、第１の保護層１８が厚過ぎると絶縁性が高くなり駆動電圧の上昇を招くおそれがある。駆動電圧の上昇を抑制する観点から、第１の保護層１８の厚みは３０ｎｍ以下であることが好ましい。
また、第１の保護層１８の電気伝導度は、第１の保護層１８を介したソース・ドレイン電極間の通電を防ぐため、１０６Ｓｃｍ−１以上１０１２Ｓｃｍ−１未満であることが好ましく、１０７Ｓｃｍ−１以上１０１０Ｓｃｍ−１未満であることがより好ましい。
【００３４】
−第２の保護層−
次いで、第１の保護層１８上に、Ｉｎを主成分とする非晶質酸化物を含む第２の保護層２０を形成する。
ここで「Ｉｎを主成分とする非晶質酸化物」とは、第２の保護層２０を構成する酸化物が、酸素以外の構成成分のうちＩｎの含有量（質量比）が最も多いことを意味し、７５質量％以上であることが好ましく、８０質量％以上であることがより好ましい。
【００３５】
第２の保護層２０を構成する非晶質酸化物としては、例えば、酸化物半導体層１６としてＩＧＺＯ層を形成する場合は、親和性、オーミックコンタクト性などの観点から、非晶質ＩＺＯ（インジウム亜鉛オキサイド）、非晶質ＩＴＯ（インジウムスズオキサイド）、又は非晶質Ｉｎ２Ｏ３であることが好ましい。
第２の保護層２０を形成する場合も目標とする組成に応じたターゲットを用いてスパッタリング法により成膜すればよい。
【００３６】
第２の保護層２０の厚みは、製造中、酸化物半導体層１６を保護するとともに、オーミックコンタクトを確実に実現する観点から１０ｎｍ以上であることが好ましく、成膜に要する時間が長くなり過ぎないようにする観点から、３０ｎｍ以下であることが好ましい。
また、第２の保護層２０の電気伝導度は、オーミックコンタクトを確実に実現するため、１０１Ｓｃｍ−１以上１０４Ｓｃｍ−１未満であることが好ましく、１０２Ｓｃｍ−１以上１０３Ｓｃｍ−１未満であることがより好ましい。
【００３７】
以上のように、レジストパターン１１を形成した後、酸化物半導体層１６、第１の保護層１８、第２の保護層２０を順次形成することにより、図２に示されるように、ゲート絶縁層１４及びレジストパターン１１上に酸化物半導体層１６、第１の保護層１８、及び第２の保護層２０が積層される。
なお、各層１６，１８，２０は、それぞれＸ線回折法や、高解像度断面ＴＥＭ写真により結晶状態を確認することができる。また、厚さは、触針式表面形状測定や、断面ＴＥＭ写真により求めることができ、組成比は、ＸＲＦ（蛍光Ｘ線分析）や、ＸＰＳ（Ｘ線光電子分光分析）、ＳＩＭＳにより求めることができる。
【００３８】
−第１のレジストパターンの除去−
酸化物半導体層１６、第１の保護層１８、及び第２の保護層２０を順次形成して積層した後、剥離液（アルカリ性）によりレジストパターン１１を溶解させて除去する。このとき、図３に示すように、レジストパターン１１上の各層１６，１８，２０はレジストの溶解とともに除去されるが、絶縁層１４上に形成されている各層１６，１８，２０は、最表面のＩＺＯ層２０がアルカリ溶液に対してほとんど溶解しないため、そのまま残留することになる。
【００３９】
−ソース・ドレイン電極の形成−
次いで、積層体３０上で、第２の保護層２０に接触しているとともに対向配置されたソース電極４０Ａ及びドレイン電極４０Ｂを形成する。ソース・ドレイン電極４０Ａ，４０Ｂを形成する方法も特に限定されないが、レジストを用いたリフトオフやエッチングによりパターン形成することができる。
【００４０】
−第２のレジストパターンの形成−
本実施形態では、リフトオフ用のレジストパターン１３を形成する。ここでもリフトオフ用のレジストは、例えば、ネガ型又はポジ型であって、アルカリ性の剥離液に溶解する材料を用い、レジストを塗布し、露光後、現像する。これにより、ソース・ドレイン電極４０Ａ，４０Ｂを形成すべき領域では、ＩＧＺＯ層１６、Ｇａ２Ｏ３層１８、及びＩＺＯ層２０又はゲート絶縁層１４を露出させ、ソース電極４０Ａとドレイン電極４０Ｂを形成しない領域では、ソース・ドレイン電極４０Ａ，４０Ｂ間の領域を含めてレジスト膜１３を残留させる。
【００４１】
−ソース電極・ドレイン電極−
リフトオフ用のレジストパターン１３を形成した後、図４に示すように、ソース・ドレイン電極４０Ａ，４０Ｂを形成するための導電膜４０を成膜する。
ソース・ドレイン電極４０Ａ，４０Ｂを構成する材料としては、具体的には、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロールなどの有機導電性化合物、またはこれらの混合物が挙げられる。なお、ソース・ドレイン電極４０Ａ，４０ＢはＩｎを主成分とする非晶質酸化物を含む第２の保護層２０Ａ，２０Ｂと接触するため（図６）、第２の保護層２０Ａ，２０Ｂとの親和性から金属、合金、又は金属酸化物導電膜から形成することが好ましい。
【００４２】
ソース電極４０Ａ及びドレイン電極４０Ｂの厚みは、その材料、最終製品などによって異なるが、成膜性、導電性（低抵抗化）などを考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。なお、ソース・ドレイン電極４０Ａ，４０Ｂの後で活性層を形成する場合（すなわち、ボトムコンタクトの場合）は、活性層の厚みや段差を小さくすることを考慮し、ソース・ドレイン電極４０Ａ，４０Ｂの厚みが制限されるが、本実施形態では、活性層１６等を形成した後にソース・ドレイン電極４０Ａ，４０Ｂを形成するため、ソース・ドレイン電極４０Ａ，４０Ｂの後で活性層１６を形成する場合に比べ、ソース・ドレイン電極４０Ａ，４０Ｂをより厚く形成して低抵抗化を図ることもできる。
【００４３】
成膜法は特に限定されず、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式などの中から材料との適性を考慮して選択した方法に従って成膜すればよい。例えば、スパッタリング法によりＭｏ膜４０を形成する。これにより、ゲート絶縁層１４、積層体３０、及びレジストパターン１３の各露出部分にＭｏ膜４０が形成される。
【００４４】
なお、例えば、ソース電極４０Ａ及びドレイン電極４０Ｂの材料としてＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレーティング法等に従って成膜することができ、有機導電性化合物を選択する場合には湿式成膜法に従って行うことができる。
導電膜４０をいずれの方法により形成するにせよ、活性層１６の上面は第１の保護層１８及び第２の保護層２０からなる複合保護層２１によって保護されているため、活性層１６がスパッタダメージやプラズマダメージを受けることを効果的に抑制することができる。
【００４５】
一方、ソース・ドレイン電極４０Ａ，４０Ｂの形成としてエッチングを行う場合は、ドライエッチングは設備が高価であり、製造コストが上昇するため、コストの低減が可能なウエットエッチングを用いた加工が望ましい。例えば、第１の保護層１８をＧａ２Ｏ３ベースの非晶質酸化膜（厚さ：１０ｎｍ以上）とし、第２の保護層２０をＩｎ２Ｏ３ベースの非晶質酸化膜（厚さ：１０ｎｍ以上）とすることで、酸化物半導体層１６に影響を与えることなく、ウエットエッチングによるソース・ドレイン電極４０Ａ，４０Ｂの形成を実現することができる。
【００４６】
−第２のレジストパターンの除去−
Ｍｏ膜４０を形成した後、剥離液（アルカリ性）を用いてレジストパターン１３を溶解して除去する。これにより、図５に示すように、レジストパターン１３上に形成されていたＭｏ膜４０はレジスト１３とともに除去され、レジストパターン１３から露出していた領域ではＭｏ膜４０が残留して所定の形状を有するソース・ドレイン電極４０Ａ，４０Ｂが形成される。なお、ソース・ドレイン電極４０Ａ，４０Ｂ間では剥離液によってレジストパターン１３が除去された後、ＩＺＯ層２０が露出するが、耐アルカリ性であるため、積層体３０はそのまま残留する。
【００４７】
−第２の保護層の一部除去−
次いで、積層体３０のソース電極４０Ａ及びドレイン電極４０Ｂが形成されている領域以外において、第２の保護層２０をエッチングして除去することにより、第１の保護層１８を露出させる。
例えば、第１の保護層１８がＧａ２Ｏ３層であり、第２の保護層２０がＩＺＯ層である場合、シュウ酸等の弱酸を用いてエッチングすることで、図６に示すように、最上層のＩＺＯ層２０は、ソース・ドレイン電極４０Ａ，４０Ｂから露出している部分は溶解して除去され、Ｇａ２Ｏ３層１８とソース・ドレイン電極４０Ａ，４０Ｂとの間に挟まれている部分は残留する。また、ＩＺＯ層２０が除去された部分では、Ｇａ２Ｏ３層１８が露出する。Ｇａ２Ｏ３層１８はアルカリ性の剥離液には溶け易いが、耐酸性であり、酸性のエッチング液に対してはエッチングストッパーとして機能してそのまま残留する。すなわち、ソース・ドレイン電極４０Ａ，４０Ｂと活性層（例えば、ＩＧＺＯ層）１６が厚さ方向で重なり合う部分（オーバーラップ領域）のみに導電性の非晶質酸化物のＩＺＯ層２０が介在し、ＩＧＺＯ層１６上には全体的にＧａ２Ｏ３層１８が残留する。これにより、図６に示すような構成を有する薄膜トランジスタ１００が製造される。
【００４８】
このような工程を経て薄膜トランジスタ１００を製造する場合、図７に示すように、ＩＧＺＯ層１６の上面はＧａ２Ｏ３層１８及びＩＺＯ層２０で覆われているため、ソース・ドレイン電極４０Ａ，４０Ｂを形成する際のスパッタダメージやプラズマダメージから保護される。また、ＴＦＴ１００を製造した後の工程においても、ＩＧＺＯ層１６は外気（酸素、水）から保護され、さらに、例えば層間絶縁膜や画素電極を形成する場合も、ＩＧＺＯ層１６はＧａ２Ｏ３層１８によって保護されるため、ダメージをほとんど受けず、ＴＦＴ特性への影響が効果的に抑制される。
【００４９】
一方、図６及び図８に示されるように、Ｇａ２Ｏ３層１８とソース・ドレイン電極４０Ａ，４０Ｂとの間で厚さ方向で重なる領域Ａでは導電性のＩＺＯ層２０Ａ，２０Ｂが介在しているため、オーミックコンタクトが実現される。また、ソース電極４０Ａとドレイン電極４０Ｂとの間ではＩＺＯ層２０Ａ，２０Ｂは分離し、バックチャネル上には無いので、ソース・ドレイン電極４０Ａ，４０ＢはＩＺＯ層２０Ａ，２０Ｂを介して通電することはなく、ＴＦＴ動作に悪影響を及ぼすことはない。
なお、Ｇａ２Ｏ３層１８は、ソース電極４０Ａとドレイン電極４０Ｂとの間にも存在するが、導電性が低いため、Ｇａ２Ｏ３層１８を介して通電せず、オフ時にはソース・ドレイン電極間では高抵抗が維持される。
従って、オン電流は、ソース・ドレイン電極４０Ａ，４０Ｂは、図６の矢印Ａに示すようにＩＧＺＯ層１６を介して通電し、安定した動作特性を示すことになる。
【００５０】
電界効果型トランジスタ１００を製造した後は、最終製品（表示装置、撮像装置など）に応じてさらに画素電極等を形成すればよい。例えば、有機ＥＬディスプレイを製造する場合は、層間絶縁膜、画素電極等を形成し、さらに有機エレクトロルミネッセンス層及びＡｌ等により上部電極（共通電極）を順次形成した後、ガラス等で封止する。
【００５１】
＜第２の実施形態＞
図９〜図１４は、それぞれ第２の実施形態に係る薄膜トランジスタの製造工程を概略的に示している。本実施形態では、主にエッチング法によって、酸化物半導体層、保護層、及び、ソース・ドレイン電極を製造する。
使用する基板１０のほか、ゲート電極１２及びゲート絶縁層１４の形成については、それぞれ第１の実施形態と同様であるため、説明を省略する。
【００５２】
−酸化物半導体層及び複合保護層の形成−
図９に示されるように、ゲート絶縁層１４上に、酸化物半導体層１６を形成し、次いで、第１の保護層１８，２２及び第２の保護層２０，２４をこの順に交互に１層ずつ、それぞれ２層積層した複合保護層２５を形成する。酸化物半導体層１６、第１の保護層１８，２２、及び第２の保護層２０，２４のそれぞれの組成、厚み、成膜方法等は第１の実施形態と同様である。例えば、製造工程におけるダメージ防止効果を増すには、第１の保護層としてＧａ２Ｏ３層１８を形成した後、ＩＺＯ層２０を厚み１０ｎｍ程度で介在させてから、再びＧａ２Ｏ３層２２を１０ｎｍ程度の厚みで積層することが効果的である。
【００５３】
−第１のレジストマスクの形成−
最上層として第２の保護層２４を形成した後、第２の保護層２４上に、エッチング用のレジストマスク１５を形成する。レジストは、例えば、ネガ型又はポジ型であって、エッチング液（酸性）に対しては耐性を有し、剥離液（アルカリ性）には溶解する材料を用いる。図９に示されるように、フォトリソグラフィ等によって、複合保護層２５及び酸化物半導体層１６を残留させるべき箇所にレジスト膜が形成されるようにレジストマスク１５を形成する。
【００５４】
−第１のエッチング−
次いで、複合保護層２５と酸化物半導体層１６をエッチングすることにより、図１０に示すように積層体３２をパターン形成する。
エッチングにより積層体３２をパターン形成する方法としては、例えば、複合保護層２５と酸化物半導体層１６を一緒にエッチングする方法が簡便である。この場合、エッチング液としては、例えば、Ａｌエッチング液（関東化学（株）製；燐酸、硝酸、及び酢酸の混合液）が挙げられる。
【００５５】
また、最上層２４から層ごとに順次エッチングしてパターニングする方法でもよい。例えば、非晶質ＩＺＯなどの第２の保護層２４，２０は、シュウ酸等によってパターニングすることができる。また、Ｇａ２Ｏ３などの第１の保護層２２，１８は、レジスト現像液などアルカリ性溶液によってパターニングすることができる。また、ＩＧＺＯなどの酸化物半導体層１６は、塩酸、硝酸、希硫酸、Ａｌエッチング液等の酸溶液によってパターニングすることができる。
【００５６】
−第１のレジストマスクの除去−
エッチングにより積層体３２を形成した後は、剥離液（アルカリ性）によってレジストマスク１５を除去する。剥離液によってレジストマスク１５が溶解した後、積層体３２の最上層、すなわち、ＩＺＯ層２４が露出するが、ＩＺＯ層２４はアルカリには強いため、そのまま残留し、それより下の各層２２，２０，１８，１６もそのまま残留する。
【００５７】
−ソース電極・ドレイン電極の形成−
次いで、積層体３２上で、最上層の第２の保護層２４に接触するとともに対向配置されたソース電極４０Ａ及びドレイン電極４０Ｂを形成する。
まず、図１１に示すように、ソース・ドレイン電極４０Ａ，４０Ｂを形成するための導電膜４０を、積層体３２を覆うように成膜する。導電膜４０を構成する材料、成膜方法等は第１の実施形態と同様である。
本実施形態においても、活性層１６の上面は複合保護層２５によって保護されているため、導電膜４０を形成する際、活性層１６がスパッタダメージやプラズマダメージを受けることを効果的に抑制することができる。
【００５８】
−第２のレジストマスクの形成−
次いで、エッチング用のレジストマスク１７を形成する。ここでもエッチング用のレジストは、例えば、ネガ型又はポジ型であって、アルカリ性の剥離液に溶解する材料を用い、レジストを塗布し、露光後、現像する。これにより、図１１に示すように、ソース・ドレイン電極４０Ａ，４０Ｂを形成すべき領域では、レジス膜が残留するようにレジストマスク１７を形成する。
【００５９】
−第２のエッチング−
次いで、導電膜４０をエッチングすることにより、図１２に示すようにソース・ドレイン電極４０Ａ，４０Ｂをパターン形成する。
エッチング液は導電膜４０の材質に応じて選択すればよい。例えば、導電膜４０がＭｏ膜の場合は、Ａｌエッチング液を用いる。導電膜４０は、マスク１７から露出している部分がエッチングされてパターニングされる。これにより、ソース・ドレイン電極４０Ａ，４０Ｂが形成されるとともに、積層体３２の最上層、すなわち、ＩＺＯ層２４が露出する。ＩＺＯ層２４は酸に弱いため、図１２に示されるようにソース・ドレイン電極４０Ａ，４０Ｂが形成されている以外の露出部分が消失する。一方、第２の保護層２４の消失により露出したＧａ２Ｏ３層２２は酸には強いため、そのまま残留し、それより下の各層２０，１８，１６もそのまま残留する。
【００６０】
−第２のレジストマスクの除去−
エッチング後、剥離液（アルカリ性）によりレジストマスク１７を除去する。このとき、積層体３２は、Ｇａ２Ｏ３層２２がソース・ドレイン電極４０Ａ，４０Ｂから露出しているが、Ｇａ２Ｏ３層２２はアルカリには弱いため、図１３に示すように、露出部分が溶解する。一方、Ｇａ２Ｏ３層２２の露出部が消失することで、ＩＺＯ層２０が露出するが、ＩＺＯ層２０はアルカリには強いため、そのまま残留し、それより下の各層１８，１６もそのまま残留する。
【００６１】
−第２の保護層２０の一部除去−
上記のようにパターン形成したソース・ドレイン電極４０Ａ，４０Ｂ間には、酸化物半導体層１６上の全体にＩＺＯ層２０とＧａ２Ｏ３層１８が残留する。Ｇａ２Ｏ３層１８は、導電電性が低いため、ソース電極４０Ａとドレイン電極４０Ｂが第１の保護層１８を介して通電することは抑制されるが、ＩＺＯ層２０は導電性であるため、ソース・ドレイン電極４０Ａ，４０Ｂ間の低抵抗化を招き、その結果、オフ電流の上昇や閾値変動が生じ易いなど、ＴＦＴの動作特性に悪影響を及ぼし易い。そこで、積層体３２のソース電極４０Ａ及びドレイン電極４０Ｂが形成されている領域以外において、ＩＺＯ層２０をエッチングして除去することにより、第１の保護層１８を露出させる。
【００６２】
例えば、シュウ酸等の弱酸を用いてエッチングすることで、図１４に示すように、ＩＺＯ層２０のソース・ドレイン電極４０Ａ，４０Ｂから露出している部分が溶解してＧａ２Ｏ３層１８が露出する。ＩＺＯ層２０の消失により露出したＧａ２Ｏ３層１８は、アルカリ性の剥離液には溶け易いが、酸性のエッチング液に対してはエッチングストッパーとして機能してそのまま残留する。
これにより、導電性の非晶質酸化物のＩＺＯ層２４Ａ，２４Ｂ，２０Ａ，２０Ｂは、ソース・ドレイン電極４０Ａ，４０Ｂと活性層（ＩＧＺＯ層）１６が厚さ方向で重なり合う部分（オーバーラップ領域）のみに介在し、ＩＧＺＯ層１６上には全体的にＧａ２Ｏ３層１８が残留する。
【００６３】
このような工程により薄膜トランジスタ２００が製造される。製造中、酸化物半導体層１６は複合保護層２５によって保護されるため、ソース・ドレイン電極４０Ａ，４０Ｂを形成する際にダメージを受けることが抑制される。さらに、製造後の薄膜トランジスタ２００においても第１の保護層１８が依然として酸化物半導体層１６上の全体に形成されているため、外気（酸素、水）から酸化物半導体層１６を保護するとともに、その後の工程（例えば、層間絶縁層を形成する工程や、画素電極を形成する工程など）においてもダメージを受けることが抑制される。また、第１の保護層１８は、導電性が低いため、ソース電極４０Ａとドレイン電極４０Ｂが第１の保護層１８を介して通電することは抑制される。
【００６４】
一方、保護層１８（活性層１６）とソース・ドレイン電極４０Ａ，４０Ｂとが厚さ方向で重なる領域では、第１の保護層１８よりも導電性の高い第２の保護層２４Ａ，２４Ｂがソース・ドレイン電極４０Ａ，４０Ｂと接触しているため、オーミックコンタクトが実現されるとともに、第２の保護層２４Ａ，２４Ｂはソース・ドレイン電極４０Ａ，４０Ｂ間で分離しているため、第２の保護層２４Ａ，２４Ｂを介して通電することはない。
【００６５】
さらに、保護層１８と保護層２４Ａ，２４Ｂとの間には、中間層となる保護層２０Ａ，２０Ｂ，２２Ａ，２２Ｂが形成されているが、これらの保護層２０Ａ，２０Ｂ，２２Ａ，２２Ｂは、保護層２４Ａ，２４Ｂと同様、厚さ方向において酸化物半導体層１６とソース・ドレイン電極４０Ａ，４０Ｂとが重なる領域に形成されており、ソース電極４０Ａとドレイン電極４０Ｂとの間では分離している。そのため、ソース電極４０Ａとドレイン電極４０Ｂは、保護層２０Ａ，２０Ｂ又は保護層２２Ａ，２２Ｂを介して通電することもない。
【００６６】
このような構成により、オフ時にはソース・ドレイン電極４０Ａ，４０Ｂ間の高抵抗が確保され、オン時にはソース・ドレイン電極４０Ａ，４０Ｂ間は図１４の矢印Ａに示すように酸化物半導体層１６を介して通電し、閾値変動が抑制され、安定した動作特性を示すことになる。
【実施例】
【００６７】
以下、実施例を説明するが、本発明はこれらに限定されるものではない。なお、以下の説明において、括弧内の単位（ｎｍ）が付いた数値は膜厚を表している。
＜実施例１＞
以下の工程により図６に示す構成を有する薄膜トランジスタを製造した。
ガラス基板上にゲート電極としてスパッタリングによってＭｏ膜（４０ｎｍ）を成膜した。
次いで、ゲート絶縁層としてスパッタリングによってＳｉＯ２膜（２００ｎｍ）を成膜した。
ゲート電極と対向し、ゲート絶縁層上にアイランド化した活性層を形成するため、リフトオフ用のレジスト（東京応化工業社製：ＴＳＭＲ８９００）の塗布、パターン露光、及び現像を順次行った。
【００６８】
次いで、ＩＧＺＯ膜（５０ｎｍ）／Ｇａ２Ｏ３膜（１０ｎｍ）／ＩＺＯ膜（１０ｎｍ）をそれぞれスパッタリングで連続成膜した。
次いで、リフトオフ用レジストをアルカリ性剥離液（ＡＺ社製：ＡＺリムーバ１００）で剥離した後、純水でリンスした。この時、ＩＺＯ膜（１０ｎｍ）は消失しなかった。
【００６９】
ソース・ドレイン電極を一部が活性層にオーバーラップした状態となるようにリフトオフ形成するため、リフトオフ用のレジスト（東京応化工業社製：ＴＳＭＲ８９００）の塗布、露光、及び現像を行った。
リフトオフ用のレジストパターンを形成した後、Ｍｏ膜（４０ｎｍ）をベタ成膜した。
次いで、リフトオフ用レジストをアルカリ性剥離液（ＡＺリムーバ１００）で剥離し、純水でリンスした。この時、ＩＺＯ膜（１０ｎｍ）は消失しなかった。
さらに、シュウ酸に５分間浸漬して、バックチャネル部のＩＺＯ膜を除去した。
これにより図６に示すような構成を有する薄膜トランジスタを製造した。
得られた薄膜トランジスタはオフ電流及び閾値変動がほとんど無く、良好に動作した。なお、この時の薄膜トランジスタのゲート長は２００μｍ、ゲート幅は１０００μｍであり、トランジスタの測定条件はドレイン電圧に１０Ｖ固定印加し、ゲート電圧を−１０Ｖから＋１５Ｖまで、１０回走査する条件である。
【００７０】
＜実施例２＞
以下の工程により図１４に示す構成を有する薄膜トランジスタを製造した。
実施例１と同様に、ガラス基板上に、ゲート電極としてＭｏ膜（４０ｎｍ）と、ゲート絶縁層としてＳｉＯ２膜（２００ｎｍ）を順次成膜した。
ゲート電極と対向し、ゲート絶縁層上にアイランド化した活性層を形成するため、リフトオフ用のレジストの塗布、パターン露光、及び現像を順次行った。
【００７１】
次いで、ＩＧＺＯ膜（５０ｎｍ）／第１のＧａ２Ｏ３膜（１０ｎｍ）／第１のＩＺＯ膜（１０ｎｍ）／第２のＧａ２Ｏ３膜（１０ｎｍ）／第２のＩＺＯ膜（１０ｎｍ）をスパッタリングで連続成膜した。
【００７２】
活性層をアイランド化するため、ウエットエッチング用のレジスト（東京応化工業社製：ＴＳＭＲ８９００）の塗布、パターン露光、及び現像を行い、レジストマスクを形成した。
次いで、Ａｌエッチング液（関東化学（株）製；燐酸、硝酸、及び酢酸の混合液）を用いて活性層をエッチングしてパターン化した。
エッチング後、レジストをアルカリ性剥離液（ＡＺリムーバ１００）で剥離した後、純水でリンスした。この時、最表面の第２のＩＺＯ膜は残っていた。
【００７３】
次いで、ソース・ドレイン電極用のＭｏ膜（１００ｎｍ）をベタ成膜した。ソース・ドレイン電極を、一部が活性層にオーバーラップした状態となるようにウエットエッチングにより形成するため、レジストの塗布、露光、及び現像を行った後、Ａｌエッチング液でエッチングした。最表面の第２のＩＺＯ膜は、バックチャネル領域では消失し、オーバーラップ領域では残っていた。
【００７４】
レジストマスクをアルカリ性剥離液（ＡＺリムーバ１００）で剥離した後、純水でリンスした。この時、バックチャネル領域の第２のＧａ２Ｏ３膜は消失し、第１のＩＺＯ膜は残っていた。オーバーラップ領域の第２のＧａ２Ｏ３膜及び第１のＩＺＯ膜は残っていた。
【００７５】
この状態で、シュウ酸に３分間浸漬して、バックチャネル領域のみ第１のＩＺＯ膜を除去した。このとき、オーバーラップ領域の第２のＧａ２Ｏ３膜と第１のＩＺＯ膜は残っていた。
これにより図１４に示すような構成を有する薄膜トランジスタを製造した。
得られた薄膜トランジスタはオフ電流及び閾値変動がほとんど無く、良好に動作した。なお、この時の薄膜トランジスタのゲート長は２００μｍ、ゲート幅は１０００μｍであり、トランジスタの測定条件はドレイン電圧に１０Ｖ固定印加し、ゲート電圧を−１０Ｖから＋１５Ｖまで、１０回走査する条件である。
【００７６】
以上、本発明について説明したが、本発明は上記実施形態及び比較例に限定されるものではない。
例えば、実施形態及び実施例では、第１の保護層としては、Ｇａを主成分とする酸化物（Ｇａ２Ｏ３）を含む場合について主に説明したが、Ａｌを主成分とする酸化物（Ａｌ２Ｏ３）を含む保護層としても同様の効果が得られる。
また、酸化物半導体層１６上の第１の保護層１８は、少なくとも製造工程において酸化物半導体層１６を確実に保護するため、ＴＦＴを製造した後は、ソース・ドレイン電極４０Ａ，４０Ｂが形成されている領域を除いて除去されても構わない。
【００７７】
また、実施形態及び実施例では、ボトムゲート型の薄膜トランジスタを製造する方法について主に説明したが、例えば、図１５に示すような構成を有するトップゲート型の薄膜トランジスタを製造してもよい。
この場合、エッチング法又はリフトオフ法により、基板１０上に、酸化物半導体層１６と、Ｇａ又はＡｌを主成分とする酸化物を含む保護層１８と、Ｉｎを主成分とする非晶質酸化物を含む第２の保護層を順次積層した積層体をパターン形成する。
【００７８】
次いで、基板及び積層体上に導電膜を形成し、エッチング法又はリフトオフ法により、ソース・ドレイン電極４０Ａ，４０Ｂをパターン形成する。ここで、ソース・ドレイン電極４０Ａ，４０Ｂをパターン形成するとともに、第２の保護層のソース・ドレイン電極４０Ａ，４０Ｂから露出している部分を除去する。
【００７９】
次いで、ソース電極４０Ａとドレイン電極４０Ｂ上に絶縁層１４を一体的に形成し、絶縁層１４を隔てて酸化物半導体層１６に対向する位置にゲート電極１２を形成する。
【００８０】
このようにしてトップゲート型の薄膜トランジスタ３００を製造する場合も、製造工程中、酸化物半導体層１６は少なくとも第１の保護層１８によって保護されているため、ソース・ドレイン電極４０Ａ，４０Ｂを形成するときのスパッタダメージ等を受けることを防ぐことができる。
【００８１】
また、第２の保護層２０Ａ，２０Ｂは、保護層１８とソース電極４０Ａ及びドレイン電極４０Ｂとの間に形成され、ソース電極４０Ａ及びドレイン電極４０Ｂに接触しているとともにソース電極４０Ａとドレイン電極４０Ｂとの間で分離しているため、ソース・ドレイン電極４０Ａ，４０Ｂは第２の保護層２０Ａ，２０Ｂと接してオーミックコンタクトが形成される。これにより、オフ電流及び閾値変動が抑制され、安定した動作特性を示す。
【符号の説明】
【００８２】
１０   基板
１１   レジストパターン
１２   ゲート電極
１３   レジストパターン
１４   ゲート絶縁層
１５   レジストマスク
１６   酸化物半導体層（活性層）
１７   レジストマスク
１８，２２    第１の保護層
２０，２４    第２の保護層
２１   複合保護層
２５   複合保護層
３０   積層体
３２   積層体
４０   導電膜
４０Ａ ソース電極
４０Ｂ ドレイン電極
１００，２００  電界効果型トランジスタ（ボトムゲート型）
３００  電界効果型トランジスタ（トップゲート型）
【図１】
2010205923.tif 000003
【図２】
2010205923.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010205923.tif 000009
【図８】
2010205923.tif 000010
【図９】
2010205923.tif 000011
【図１０】
2010205923.tif 000012
【図１１】
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【図１２】
2010205923.tif 000014
【図１３】
2010205923.tif 000015
【図１４】
2010205923.tif 000016
【図１５】
2010205923.tif 000017