(57)【要約】【課題】ゲート電極下の電子の走行方向が基板表面に略平行であるようにデバイス構造を改良しながらも各種弊害を解消したヘテロ接合電界効果トランジスタを提供する。【解決手段】ｎ型導電層は選択的にイオン注入されているシリコン（Ｓｉ）などのｎ型不純物をアニール処理で活性化することにより形成されており、ｎ型導電層は、イオンが２００ｋｅＶ以上の加速エネルギーで注入されており、ｐ型窒化物半導体層より深く、かつドレイン電極１１４と導通する半導体層にまで注入イオンが達する選択的イオン注入によって形成されており、ｎ型導電層とｎ型不純物が注入されていないチャネル領域との接続部１１５に注入されているｎ型不純物濃度が１×１０１８ｃｍ−３以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、
ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を備えており、
そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、
前記ｎ型導電層は、イオンが２００ｋｅＶ以上の加速エネルギーで注入されており、前記ｐ型窒化物半導体層より深く、かつ前記第二半導体層にまで注入イオンが達する選択的イオン注入によって形成されており、
前記ｎ型導電層と前記ｎ型不純物が注入されていないチャネル領域との接続部に注入されているｎ型不純物濃度が１×１０１８ｃｍ−３以下であること、
を特徴とするヘテロ接合電界効果トランジスタ。
【請求項２】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、
ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を備えており、
そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、
前記ｎ型導電層は、イオンが２００ｋｅＶ以上の加速エネルギーで注入されており、前記ｐ型窒化物半導体層より深く、かつ前記第二半導体層にまで注入イオンが達する選択的イオン注入によって形成されており、
前記ｎ型導電層と前記ｎ型不純物が注入されていないチャネル領域との接続部において、注入されているｎ型不純物濃度が１×１０２０ｃｍ−３以上であるか、または、イオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であること、
を特徴とするヘテロ接合電界効果トランジスタ。
【請求項３】
前記ｎ型導電層と前記ｎ型不純物が注入されていないチャネル領域との接続部は、５℃以上３５℃以下の温度条件下においてイオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であること、
を特徴とする請求項２に記載のヘテロ接合電界効果トランジスタ。
【請求項４】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、
ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を備えており、
そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、
前記ｎ型導電層は、イオンが１０ｋｅＶ以上２００ｋｅＶ未満の第一の加速エネルギーで加速して注入されており、前記半導体へテロ界面より深く注入イオンが達する第一のイオン注入と、併せて、イオンが２００ｋｅＶ以上の第二の加速エネルギーで注入されており、前記ｐ型窒化物半導体層より深く、かつ前記第二半導体層にまで注入イオンが達する第二のイオン注入によって選択的に形成されており、
前記ｎ型導電層と前記ｎ型不純物が注入されていないチャネル領域との接続部は、第二のイオン注入は施されておらず、第一のイオン注入だけが施されているが、しかし、該接続部において、注入されているｎ型不純物濃度が１×１０２０ｃｍ−３以上であるか、または、イオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であること、
を特徴とするヘテロ接合電界効果トランジスタ。
【請求項５】
前記ｎ型導電層と前記ｎ型不純物が注入されていないチャネル領域との接続部は、５℃以上３５℃以下の温度条件下においてイオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であること、
を特徴とする請求項４に記載のヘテロ接合電界効果トランジスタ。
【請求項６】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、
ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を備えており、
そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、
そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を有しており、
前記ｎ型導電層は、注入イオンの投影飛程Ｄｉ(μｍ)が前記トレンチ構造の深さＤｔ(μｍ)より長くなるような加速エネルギーのイオン注入で形成されており（Ｄｉ＞Ｄｔ）、かつ、前記ｐ型窒化物半導体層より深く前記第二半導体層にまで注入イオンが達しており、
前記ｎ型導電層と前記ｎ型不純物が注入されていないチャネル領域との接続部に注入されているｎ型不純物濃度が１×１０１８ｃｍ−３以下であること、
を特徴とするヘテロ接合電界効果トランジスタ。
【請求項７】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、
ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を備えており、
そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、
そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を有しており、
前記ｎ型導電層は、注入イオンの投影飛程Ｄｉ(μｍ)が前記トレンチ構造の深さＤｔ(μｍ)より長くなるような加速エネルギーのイオン注入で形成されており（Ｄｉ＞Ｄｔ）、かつ、前記ｐ型窒化物半導体層より深く前記第二半導体層にまで注入イオンが達しており、
前記ｎ型導電層と前記ｎ型不純物が注入されていないチャネル領域との接続部において、注入されているｎ型不純物濃度が１×１０２０ｃｍ−３以上であるか、または、イオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であること、
を特徴とするヘテロ接合電界効果トランジスタ。
【請求項８】
前記ｎ型導電層と前記ｎ型不純物が注入されていないチャネル領域との接続部は、５℃以上３５℃以下の温度条件下においてイオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であること、
を特徴とする請求項７に記載のヘテロ接合電界効果トランジスタ。
【請求項９】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、
ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を備えており、
そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、
そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を有しており、
前記ｎ型導電層は、イオンが第一の加速エネルギーで加速して注入されており、前記半導体へテロ界面より深く注入イオンが達する第一のイオン注入と、併せて、イオンが第二の加速エネルギーで注入されており、前記ｐ型窒化物半導体層より深く、かつ前記第二半導体層にまで注入イオンが達する第二のイオン注入によって選択的に形成されており、
前記第一および第二のイオン注入領域は、互いにオーバーラップした領域を有しており、
前記ｎ型導電層と前記ｎ型不純物が注入されていないチャネル領域との接続部において、注入されているｎ型不純物濃度が１×１０２０ｃｍ−３以上であるか、または、イオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であり、
該接続部と前記イオン注入領域を介して前記ドレイン電極と導通された前記半導体層との間にｎ＋導通経路が形成されていること、
を特徴とするヘテロ接合電界効果トランジスタ。
【請求項１０】
前記ｎ型導電層と前記ｎ型不純物が注入されていないチャネル領域との接続部は、５℃以上３５℃以下の温度条件下においてイオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であること、
を特徴とする請求項９に記載のヘテロ接合電界効果トランジスタ。
【請求項１１】
前記活性化アニール処理は、アニールに供されるエピタキシャル多層膜試料全体を被覆するアニール保護膜（スルー膜）が形成された後に、１１００℃以上１３００℃未満の範囲内の温度下で実行されること、
を特徴とする請求項１ないし１０の何れか一項に記載のヘテロ接合電界効果トランジスタ。
【請求項１２】
該ｐ型窒化物半導体層の基板側に、基板側からソース電極側にかけて、Ａl組成比を低くする、またはＩｎ組成比を高くする、またはＡl組成比を低くし、かつ、Ｉｎ組成比を高くするよう組成変調したＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）層が配されていること、
を特徴とする請求項１ないし１１の何れか一項に記載のヘテロ接合電界効果トランジスタ。
【請求項１３】
ゲート電極と半導体層との最近接部以外のゲート電極庇部が、ソース電極側よりもソース電極の反対側に長くなっていること、
を特徴とする請求項１ないし１２の何れか一項に記載のヘテロ接合電界効果トランジスタ。
【請求項１４】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を形成し、
そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、
前記ｎ型導電層は、イオンを２００ｋｅＶ以上の加速エネルギーで注入し、前記ｐ型窒化物半導体層より深く、かつ前記第二半導体層にまで注入イオンが達する選択的イオン注入によって形成し、
前記ｎ型導電層と前記ｎ型不純物が注入されないチャネル領域との接続部に注入されたｎ型不純物濃度を１×１０１８ｃｍ−３以下とする、
を特徴とするヘテロ接合電界効果トランジスタの製造方法。
【請求項１５】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を形成し、
そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、
前記ｎ型導電層は、イオンを２００ｋｅＶ以上の加速エネルギーで注入し、前記ｐ型窒化物半導体層より深く、かつ前記第二半導体層にまで注入イオンが達する選択的イオン注入によって形成し、
前記ｎ型導電層と前記ｎ型不純物が注入されないチャネル領域との接続部において、注入するｎ型不純物濃度を１×１０２０ｃｍ−３以上とするか、または、イオン化するｎ型不純物濃度を１×１０１９ｃｍ−３以上とすること、
を特徴とするヘテロ接合電界効果トランジスタの製造方法。
【請求項１６】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を形成し、
そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、
前記ｎ型導電層は、イオンを１０ｋｅＶ以上２００ｋｅＶ未満の第一の加速エネルギーで加速して注入し、前記半導体へテロ界面より深く注入イオンが達する第一のイオン注入と、併せて、イオンを２００ｋｅＶ以上の第二の加速エネルギーで注入し、前記ｐ型窒化物半導体層より深く、かつ前記第二半導体層にまで注入イオンが達する第二のイオン注入によって選択的に形成し、
前記ｎ型導電層と前記ｎ型不純物が注入されないチャネル領域との接続部は、第二のイオン注入は施さず、第一のイオン注入だけを施すが、しかし、該接続部において、注入するｎ型不純物濃度を１×１０２０ｃｍ−３以上とするか、または、イオン化するｎ型不純物濃度を１×１０１９ｃｍ−３以上とすること、
を特徴とするヘテロ接合電界効果トランジスタの製造方法。
【請求項１７】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を形成し、
そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、
そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を形成し、
前記ｎ型導電層は、注入イオンの投影飛程Ｄｉ(μｍ)が前記トレンチ構造の深さＤｔ(μｍ)より長くなるような加速エネルギーのイオン注入で形成し（Ｄｉ＞Ｄｔ）、かつ、前記ｐ型窒化物半導体層より深く前記第二半導体層にまで注入イオンを達せさせ、
前記ｎ型導電層と前記ｎ型不純物が注入されないチャネル領域との接続部に注入するｎ型不純物濃度を１×１０１８ｃｍ−３以下とすること、
を特徴とするヘテロ接合電界効果トランジスタの製造方法。
【請求項１８】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を形成し、
そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、
そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を形成し、
前記ｎ型導電層は、注入イオンの投影飛程Ｄｉ(μｍ)が前記トレンチ構造の深さＤｔ(μｍ)より長くなるような加速エネルギーのイオン注入で形成し（Ｄｉ＞Ｄｔ）、かつ、前記ｐ型窒化物半導体層より深く前記第二半導体層にまで注入イオンを達せさせ、
前記ｎ型導電層と前記ｎ型不純物が注入されないチャネル領域との接続部において、注入するｎ型不純物濃度を１×１０２０ｃｍ−３以上とするか、または、イオン化するｎ型不純物濃度を１×１０１９ｃｍ−３以上とすること、
を特徴とするヘテロ接合電界効果トランジスタの製造方法。
【請求項１９】
キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、
ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層または前記ドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、該ｐ型窒化物半導体層とソース電極または前記ゲート電極との間に、少なくともキャリア走行層と前記キャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも前記第三半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、
前記ゲート電極に対して前記ソース電極の反対側に、前記ゲート絶縁膜を介するなどして前記第一半導体層と、前記第二半導体層の間で導通経路を形成するｎ型導電層と、を形成し、
そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、
そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を形成し、
前記ｎ型導電層は、イオンを第一の加速エネルギーで加速して注入し、前記半導体へテロ界面より深く注入イオンが達する第一のイオン注入と、併せて、イオンを第二の加速エネルギーで注入し、前記ｐ型窒化物半導体層より深く、かつ前記第二半導体層にまで注入イオンが達する第二のイオン注入によって選択的に形成し、
前記第一および第二のイオン注入領域は互いにオーバーラップさせ、
前記ｎ型導電層と前記ｎ型不純物が注入されないチャネル領域との接続部において、注入するｎ型不純物濃度を１×１０２０ｃｍ−３以上とするか、または、イオン化するｎ型不純物濃度を１×１０１９ｃｍ−３以上とし、
該接続部とイオン注入領域を介してドレイン電極と導通された半導体層との間にｎ＋導通経路を形成すること、
を特徴とするヘテロ接合電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであるヘテロ接合電界効果トランジスタ、その製造方法に関する。
【背景技術】
【０００２】
窒化物半導体ＦＥＴ構造において、従来、動作電圧・耐圧を高くするためゲート−ドレイン間距離（Ｌｇｄ）を広げる方法が取られていた。例えば、カネコらは、ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス（Japanese Journal of Applied Physics, Vol.43, No.7A,pp.L831-L833）にて、高電圧動作が可能なAlGaN/GaNヘテロ接合FETについて報告している。
【０００３】
彼らは、Ｓｉ（１１１）基板上に、ＡｌＮ層、ＧａＮ／ＡｌＮ超格子層、膜厚１μｍのＧａＮ層、ＡｌＧａＮ層を積層後ソース電極、ドレイン電極としてＴｉ／Ａｌを積層し６５０度１０分の熱処理を行った。
【０００４】
さらに、ＳｉＯｘ膜を積層後、ゲート形成部を開口しＮｉ／Ａｕからなるゲート電極を形成、ＳｉＮｘ保護膜を積層後、メッキ部を開口し最後に電極部に金メッキ部を形成することで作製した。
【０００５】
この構造で、ソース電極、ドレイン電極間距離は１６μｍとなっている。このように、ソース電極、ドレイン電極間距離を大きくすることで、破壊耐圧として３５０Ｖ以上が可能となり高耐圧ＦＥＴを得ることが出来た。
【０００６】
しかしながら、上記技術のように、ソース電極−ドレイン電極間距離（Ｌｓｄ）を大きくしても表面（ＳｉＮ膜との界面）の影響で電界分布が不均一になるため、結局ゲート電極のドレイン端に電界が集中することになり、ＧａＮの物性値から期待されるほど高耐圧化できないという問題があった。
【０００７】
一方で、所望の耐圧を得るためには従来技術のように、例えば、Ｌｓｄを１５μｍ以上の大きな値にする必要がありチップサイズが大きくなってしまうという問題があった。そこで、窒化物半導体ＦＥＴ構造において、動作電圧・耐圧を高く維持したまま、上記の課題を解決するために、縦型のトランジスタ構造が提案されている。
【０００８】
例えば、カネチカらは、ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス（Japanese Journal of Applied Physics, Vol.46, No.21,2007,pp.L503-L505）にて、電子が基板に対して縦に走行するアパーチャーを備えた、縦型ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴについて報告している。
【０００９】
図１４はカネチカらにより報告された電界効果トランジスタの断面構造図である。図示するように、ｎ−ＧａＮ基板１００１上にＳｉを添加したｎ−−ＧａＮ層１００２、Ｍｇを添加したｐ−ＧａＮ層１００３、ＡｌＮ層１００４、ｉ−ＧａＮ層１００５を積層後、ＳｉＯ２をマスクにアパーチャー部のＭｇを添加したｐ−ＧａＮ層１００３、ＡｌＮ層１００４、ｉ−ＧａＮ層１００５およびｎ−−ＧａＮ層１００２の一部をドライエッチングにより除去し、ＳｉＯ２マスクを除去した後、Ｓｉを添加したｎ−ＧａＮ層１００６、ｉ−ＡｌＧａＮ層１００７を再成長する。
【００１０】
つぎに、オーミック・コンタクト領域にＳｉイオンを注入し活性化アニールを行った後、オーミック電極１００８を形成。つぎに、ＳｉＯ２膜１００９を成膜した後、ｎ＋−ｐｏｌｙ  Ｓｉからなるゲート電極１０１０を形成し、活性化アニールを行うことで作製された。
【００１１】
このように、アパーチャー部を介して基板裏面に向け縦に電流を流す構造とすることで、表面の影響を受けないことから電界分布が均一となり、ＧａＮの絶縁破壊耐圧の物性値（３ＭＶ／ｃｍ）まで高耐圧化が期待できる。
【００１２】
現在、上述のようなヘテロ接合電界効果トランジスタとして各種の提案がある（例えば、特許文献１〜４参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０００−１７４２８５号公報
【特許文献２】特開２００６−２６９９３９号公報
【特許文献３】特開２００８−２３５６１３号公報
【特許文献４】特開２００８−２７０３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述の技術にも課題があった。上記縦型構造のように半導体の一部を除去し、再成長により実際に電子が走行する上層を成膜すると、再成長界面の不純物が取りきれないこと、再成長された半導体の結晶性が元の半導体結晶より悪いこと、電流コラプスが大きくなること、電子の移動度が低下すること、という問題があった。
【００１５】
また、再成長したＧａＮ層にはＳｉを添加してｎ型にする必要があり、理想的に結晶が再成長されても移動度は低くなるという問題もある。移動度が低いことに起因して、オン抵抗の低減も困難になるという問題もあった。
【００１６】
上記の窒化物半導体電界効果トランジスタの課題を解決するためには、電子をキャリアとするのであるが、ゲート電極下の電子の走行方向が基板表面に略平行であるよう、デバイス構造を改良する必要がある。
【００１７】
本発明は上述のような課題に鑑みてなされたものであり、ゲート電極下の電子の走行方向が基板表面に略平行であるようにデバイス構造を改良しながらも各種弊害を解消したヘテロ接合電界効果トランジスタ、その製造方法を提供するものである。
【課題を解決するための手段】
【００１８】
本発明の第一のヘテロ接合電界効果トランジスタは、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を備えており、そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、ｎ型導電層は、イオンが２００ｋｅＶ以上の加速エネルギーで注入されており、ｐ型窒化物半導体層より深く、かつ第二半導体層にまで注入イオンが達する選択的イオン注入によって形成されており、ｎ型導電層とｎ型不純物が注入されていないチャネル領域との接続部に注入されているｎ型不純物濃度が１×１０１８ｃｍ−３以下であること、を特徴とする。
【００１９】
本発明の第二のヘテロ接合電界効果トランジスタは、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を備えており、そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、ｎ型導電層は、イオンが２００ｋｅＶ以上の加速エネルギーで注入されており、ｐ型窒化物半導体層より深く、かつ第二半導体層にまで注入イオンが達する選択的イオン注入によって形成されており、ｎ型導電層とｎ型不純物が注入されていないチャネル領域との接続部において、注入されているｎ型不純物濃度が１×１０２０ｃｍ−３以上であるか、または、イオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であること、を特徴とする。
【００２０】
本発明の第三のヘテロ接合電界効果トランジスタは、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を備えており、そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、ｎ型導電層は、イオンが１０ｋｅＶ以上２００ｋｅＶ未満の第一の加速エネルギーで加速して注入されており、半導体へテロ界面より深く注入イオンが達する第一のイオン注入と、併せて、イオンが２００ｋｅＶ以上の第二の加速エネルギーで注入されており、ｐ型窒化物半導体層より深く、かつ第二半導体層にまで注入イオンが達する第二のイオン注入によって選択的に形成されており、ｎ型導電層とｎ型不純物が注入されていないチャネル領域との接続部は、第二のイオン注入は施されておらず、第一のイオン注入だけが施されているが、しかし、接続部において、注入されているｎ型不純物濃度が１×１０２０ｃｍ−３以上であるか、または、イオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であること、を特徴とする。
【００２１】
本発明の第四のヘテロ接合電界効果トランジスタは、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を備えており、そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を有しており、ｎ型導電層は、注入イオンの投影飛程Ｄｉ(μｍ)がトレンチ深さＤｔ(μｍ)より長くなるような加速エネルギーのイオン注入で形成されており（Ｄｉ＞Ｄｔ）、かつ、ｐ型窒化物半導体層より深く第二半導体層にまで注入イオンが達しており、ｎ型導電層とｎ型不純物が注入されていないチャネル領域との接続部に注入されているｎ型不純物濃度が１×１０１８ｃｍ−３以下であること、を特徴とする。
【００２２】
本発明の第五のヘテロ接合電界効果トランジスタは、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を備えており、そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を有しており、ｎ型導電層は、注入イオンの投影飛程Ｄｉ(μｍ)がトレンチ深さＤｔ(μｍ)より長くなるような加速エネルギーのイオン注入で形成されており（Ｄｉ＞Ｄｔ）、かつ、ｐ型窒化物半導体層より深く第二半導体層にまで注入イオンが達しており、ｎ型導電層とｎ型不純物が注入されていないチャネル領域との接続部において、注入されているｎ型不純物濃度が１×１０２０ｃｍ−３以上であるか、または、イオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であること、を特徴とする。
【００２３】
本発明の第六のヘテロ接合電界効果トランジスタは、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタであって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を備えており、そのｎ型導電層は選択的にイオン注入されているｎ型不純物をアニール処理で活性化することにより形成されており、そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を有しており、ｎ型導電層は、イオンが第一の加速エネルギーで加速して注入されており、半導体へテロ界面より深く注入イオンが達する第一のイオン注入と、併せて、イオンが第二の加速エネルギーで注入されており、ｐ型窒化物半導体層より深く、かつ第二半導体層にまで注入イオンが達する第二のイオン注入によって選択的に形成されており、第一および第二のイオン注入領域は、互いにオーバーラップした領域を有しており、ｎ型導電層とｎ型不純物が注入されていないチャネル領域との接続部において、注入されているｎ型不純物濃度が１×１０２０ｃｍ−３以上であるか、または、イオン化されているｎ型不純物濃度が１×１０１９ｃｍ−３以上であり、接続部とイオン注入領域を介してドレイン電極と導通された半導体層との間にｎ＋導通経路が形成されていること、を特徴とする。
【００２４】
本発明の第一のヘテロ接合電界効果トランジスタの製造方法は、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を形成し、そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、ｎ型導電層は、イオンを２００ｋｅＶ以上の加速エネルギーで注入し、ｐ型窒化物半導体層より深く、かつ第二半導体層にまで注入イオンが達する選択的イオン注入によって形成し、ｎ型導電層とｎ型不純物が注入されないチャネル領域との接続部に注入されたｎ型不純物濃度を１×１０１８ｃｍ−３以下とする、を特徴とする。
【００２５】
本発明の第二のヘテロ接合電界効果トランジスタの製造方法は、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を形成し、そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、ｎ型導電層は、イオンを２００ｋｅＶ以上の加速エネルギーで注入し、ｐ型窒化物半導体層より深く、かつ第二半導体層にまで注入イオンが達する選択的イオン注入によって形成し、ｎ型導電層とｎ型不純物が注入されないチャネル領域との接続部において、注入するｎ型不純物濃度を１×１０２０ｃｍ−３以上とするか、または、イオン化するｎ型不純物濃度を１×１０１９ｃｍ−３以上とすること、を特徴とする。
【００２６】
本発明の第三のヘテロ接合電界効果トランジスタの製造方法は、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を形成し、そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、ｎ型導電層は、イオンを１０ｋｅＶ以上２００ｋｅＶ未満の第一の加速エネルギーで加速して注入し、半導体へテロ界面より深く注入イオンが達する第一のイオン注入と、併せて、イオンを２００ｋｅＶ以上の第二の加速エネルギーで注入し、ｐ型窒化物半導体層より深く、かつ第二半導体層にまで注入イオンが達する第二のイオン注入によって選択的に形成し、ｎ型導電層とｎ型不純物が注入されないチャネル領域との接続部は、第二のイオン注入は施さず、第一のイオン注入だけを施すが、しかし、接続部において、注入するｎ型不純物濃度を１×１０２０ｃｍ−３以上とするか、または、イオン化するｎ型不純物濃度を１×１０１９ｃｍ−３以上とすること、を特徴とする。
【００２７】
本発明の第四のヘテロ接合電界効果トランジスタの製造方法は、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を形成し、そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を形成し、ｎ型導電層は、注入イオンの投影飛程Ｄｉ(μｍ)がトレンチ深さＤｔ(μｍ)より長くなるような加速エネルギーのイオン注入で形成し（Ｄｉ＞Ｄｔ）、かつ、ｐ型窒化物半導体層より深く第二半導体層にまで注入イオンを達せさせ、ｎ型導電層とｎ型不純物が注入されないチャネル領域との接続部に注入するｎ型不純物濃度を１×１０１８ｃｍ−３以下とすること、を特徴とする。
【００２８】
本発明の第五のヘテロ接合電界効果トランジスタの製造方法は、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を形成し、そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を形成し、ｎ型導電層は、注入イオンの投影飛程Ｄｉ(μｍ)がトレンチ深さＤｔ(μｍ)より長くなるような加速エネルギーのイオン注入で形成し（Ｄｉ＞Ｄｔ）、かつ、ｐ型窒化物半導体層より深く第二半導体層にまで注入イオンを達せさせ、ｎ型導電層とｎ型不純物が注入されないチャネル領域との接続部において、注入するｎ型不純物濃度を１×１０２０ｃｍ−３以上とするか、または、イオン化するｎ型不純物濃度を１×１０１９ｃｍ−３以上とすること、を特徴とする。
【００２９】
本発明の第六のヘテロ接合電界効果トランジスタの製造方法は、キャリアであるゲート電極下の電子の走行方向が基板表面に略平行である窒化物半導体電界効果トランジスタであり、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通する第二半導体層またはドレイン電極とが、ｐ型窒化物半導体層を挟んで相対しており、ｐ型窒化物半導体層とソース電極またはゲート電極との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置しており、少なくとも半導体層のヘテロ接合界面の一つにおいて二次元電子ガスが形成されており、これをチャネルとするヘテロ接合電界効果トランジスタの製造方法であって、ゲート電極に対してソース電極の反対側に、ゲート絶縁膜を介するなどしてゲート電極と接する第一半導体層と、ドレイン電極と導通された半導体層の間で導通経路を形成するｎ型導電層と、を形成し、そのｎ型導電層は選択的にイオン注入されたｎ型不純物をアニール処理で活性化することにより形成し、そのｎ型導電層は、イオン注入領域と側面および底面が接するトレンチ構造を形成し、ｎ型導電層は、イオンを第一の加速エネルギーで加速して注入し、半導体へテロ界面より深く注入イオンが達する第一のイオン注入と、併せて、イオンを第二の加速エネルギーで注入し、ｐ型窒化物半導体層より深く、かつ第二半導体層にまで注入イオンが達する第二のイオン注入によって選択的に形成し、第一および第二のイオン注入領域は互いにオーバーラップさせ、ｎ型導電層とｎ型不純物が注入されないチャネル領域との接続部において、注入するｎ型不純物濃度を１×１０２０ｃｍ−３以上とするか、または、イオン化するｎ型不純物濃度を１×１０１９ｃｍ−３以上とし、接続部とイオン注入領域を介してドレイン電極と導通された半導体層との間にｎ＋導通経路を形成すること、を特徴とする。
【００３０】
また、本発明の各種の構成要素は、必ずしも個々に独立した存在である必要はなく、複数の構成要素が一個の部材として形成されていること、一つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等でもよい。
【００３１】
また、本発明の製造方法は、複数の製造工程を順番に記載してあるが、その記載の順番は複数の製造工程を実行する順番を限定するものではない。このため、本発明の製造方法を実施するときには、その複数の製造工程の順番は内容的に支障しない範囲で変更することができる。
【００３２】
さらに、本発明の製造方法は、複数の製造工程が個々に相違するタイミングで実行されることに限定されない。このため、ある製造工程の実行中に他の製造工程が発生すること、ある製造工程の実行タイミングと他の製造工程の実行タイミングとの一部ないし全部が重複していること、等でもよい。
【発明の効果】
【００３３】
本発明のヘテロ接合電界効果トランジスタでは、二次元電子ガス利用による良好な高周波特性と低いオン抵抗を維持できる。また、一般に、耐圧はソース電極直下のｐ-型電子障壁層を介した電流経路の耐圧と電子伝導層を介した電流経路の耐圧によって決まる。
【００３４】
まず、ソース電極直下のｐ-型電子障壁層を介した電流経路の耐圧はパンチスルーを抑制する電界緩和層とｐ-型電子障壁層に依存し、高耐圧化を図れるが、さらにこの基本構造に加えて、電界緩和層を設ければ、Ａl組成比が基板側から表面側へ徐々に低くなるように変化していることから、ピエゾ(piezo)効果および自発分極効果により伝導帯が(荷電子帯も)p-型ドープしたように真空準位に向かって凸になるように曲がるため、さらにパンチスルーしにくくでき、更なる高耐圧化が図れる。
【００３５】
また、電子伝導層を介した絶縁破壊電圧は基本的にはドリフト層(電界緩和層を設けた場合にはドリフト層と電界緩和層と)で決まるが、表面（界面）の影響が無いため電界分布が均一となり、絶縁破壊耐圧のバルク値（3MV/cm）まで高耐圧化が期待でき、小さなチップサイズでも高耐圧化が実現できる。さらに、ゲート電極を介してソース電極の反対側の庇長が長くなるようにしたことから、ゲート電極近傍の電界集中も緩和することができる。
【００３６】
本発明の構造では、電子伝導接続領域(チャネル・ドレイン接続領域)の形成方法としては、イオン注入されたシリコン(Ｓｉ)などのｎ型不純物をアニール処理で活性化することにより形成する。
【００３７】
活性化アニール処理は、アニールに供されるエピタキシャル多層膜試料全体を被覆するアニール保護膜(スルー膜)が形成された後に、１１００℃以上１３００℃未満の範囲内の温度下で実行される。
【００３８】
かくして形成されたｎ型導電層とｎ型不純物が注入されないチャネル領域との接続部における接続抵抗は、前述したように現在に至るまで課題であったが、本発明では、ほぼゼロまたはデバイス動作に支障のない低いレベルに低減できるよう選択されたイオン注入条件を活用する。その条件は、実施の形態の章で後述するように、本発明に至るまでの実験的検討によって明らかになったものである。その条件とは、次の二条件のいずれかである。
【００３９】
第一には、ｎ型導電層とｎ型不純物が注入されないチャネル領域との接続部に注入されたｎ型不純物濃度が１×１０１８ｃｍ−３以下であることである。そもそもこの注入条件では、ｎ型導電層とｎ型不純物が注入されないチャネル領域との接続部において、注入されたｎ型不純物濃度の絶対量が少なく、接続抵抗がほとんど増大することがない。
【００４０】
第二には、ｎ型導電層とｎ型不純物が注入されないチャネル領域との接続部において、注入されたｎ型不純物濃度が１×１０２０ｃｍ−３以上であるか、または、デバイス動作温度(通常室温：５℃以上３５℃以下)においてイオン化したｎ型不純物濃度が１×１０１９ｃｍ−３以上であることである。
【００４１】
２ＤＥＧ-n型導電層の該接続部のｎ型導電層において、イオン化不純物濃度が少なくとも１０１９ｃｍ−３以上（望ましくは３×１０１９ｃｍ−３以上）に達すると、不純物原子の原子間隔が縮まることによって、半導体中において伝導帯の電子状態に縮退が生じ、伝導帯下端エネルギーレベルがフェルミ・レベルより低下する。
【００４２】
かくなるメカニズムを用いることによって、本発明者は実験によって該ポテンシャル障壁を含めて接続部の伝導帯ポテンシャルが低減され、接続抵抗がほぼゼロまたはデバイス動作に支障のない低いレベルになることを見いだした。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態のヘテロ接合電界効果トランジスタの内部構造を示す模式的な縦断面図である。
【図２】技術背景を示すデバイス構造図である。
【図３】他の実施の形態のヘテロ接合電界効果トランジスタの内部構造を示す模式的な縦断面図である。
【図４】さらに他の実施の形態のヘテロ接合電界効果トランジスタの内部構造を示す模式的な縦断面図である。
【図５】さらに他の実施の形態のヘテロ接合電界効果トランジスタの内部構造を示す模式的な縦断面図である。
【図６】イオン注入条件検討用のエピタキシャル多層膜構造を示す模式的な縦断面図である。
【図７】イオン注入条件検討用エピタキシャル多層膜構造のバンド・ダイヤグラムである。
【図８】ＴＬＭ評価用ＴＥＧの構造を示し、(ａ)は２ＤＥＧ領域用、(ｂ)はｎ＋領域用、(ｃ)は２ＤＥＧ−ｎ＋接続抵抗評価用、を示す模式的な縦断面図である。
【図９】注入イオン分布のドーズ量依存性を示す特性図である。
【図１０】２ＤＥＧ-ｎ＋/−接続抵抗増加率を示す特性図である。
【図１１】HEMT構造における伝導帯下端エネルギーのドーズ量依存性を示す特性図である。
【図１２】横方向バンド図からの考察を示す特性図である。
【図１３】二段注入の効果を示すバンド図である。
【図１４】一従来例の電界効果トランジスタの内部構造を示す模式的な縦断面図である。
【発明を実施するための形態】
【００４４】
本発明の実施の一形態を図面を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
【００４５】
本実施の形態のヘテロ接合電界効果トランジスタは、図１に示すように、キャリアであるゲート電極１１２下の電子の走行方向が基板１０１表面に略平行である窒化物半導体電界効果トランジスタである。
【００４６】
ゲート絶縁膜１１１を介するなどしてゲート電極１１２と接する半導体層と、ドレイン電極１１４と導通する半導体層またはドレイン電極１１４とが、ｐ型窒化物半導体層であるｐ型電子障壁層１０５を挟んで相対している。
【００４７】
ｐ型電子障壁層１０５とソース電極１０９またはゲート電極１１２との間に、少なくともキャリア走行層とキャリア走行層より電子親和力の小さい第三半導体層とが位置している。
【００４８】
本実施の形態のヘテロ接合電界効果トランジスタは、少なくとも半導体層のヘテロ接合界面（１０６／１０７界面）の一つにおいて二次元電子ガスが形成されており、これをチャネルとする。
【００４９】
ただし、本実施の形態のヘテロ接合電界効果トランジスタは、ゲート電極１１２に対してソース電極１０９の反対側に、ゲート絶縁膜１１１を介するなどしてゲート電極１１２と接する半導体層と、ドレイン電極１１４と導通された半導体層の間で導通経路を形成するｎ型導電層と、を備えている。そのｎ型導電層は選択的にイオン注入されているシリコン（Ｓｉ）などのｎ型不純物をアニール処理で活性化することにより形成されている。
【００５０】
さらに、ｎ型導電層は、イオンが２００ｋｅＶ以上の加速エネルギーで注入されており、ｐ型窒化物半導体層より深く、かつドレイン電極１１４と導通する半導体層にまで注入イオンが達する選択的イオン注入によって形成されている。ｎ型導電層とｎ型不純物が注入されていないチャネル領域との接続部１１５に注入されているｎ型不純物濃度が１×１０１８ｃｍ−３以下である。
【００５１】
より具体的には、図２に示すように、本実施の形態のヘテロ接合電界効果トランジスタでは、ゲート電極１１２がショットキー接合の場合、ゲート電極１１２と接する、またはゲートがＭＩＳ構造の場合、ゲート絶縁膜１１１を介してゲート電極１１２と接する半導体層である電子供給層１０７と、ドレイン電極１１４と接する半導体層である高濃度のｎ型コレクター層１０２またはドレイン電極１１４を、ｐ型電子障壁層１０５を挟んで相対する位置に配置する。
【００５２】
そして、ゲート電極１１２に対してソース電極１０９の反対側に、上記ゲート電極１１２と接する電子供給層１０７と、またはゲートがＭＩＳ構造の場合、ゲート絶縁膜１１１を介してゲート電極１１２と接する電子供給層１０７と、ドレイン電極１１４と接するｎ型コレクター層１０２間で電子を流すための電子伝導領域（チャネル・ドレイン接続領域）１０８を備えることが必要となってくる。
【００５３】
電子伝導領域（チャネル・ドレイン接続領域）１０８の形成方法としては、該当する領域の半導体層を一旦除去してトレンチ構造を形成してから、電子伝導領域（チャネル・ドレイン接続領域）１０８にアモルファスまたは多結晶の珪素を積層後、熱処理により珪素が半導体中に拡散した領域を備える、または、電子伝導領域（チャネル・ドレイン接続領域）１０８に直接または隣接して金属を配する、または、電子伝導領域（チャネル・ドレイン接続領域）１０８に金属を積層後、熱処理により金属と半導体が相互反応した領域を備えるなどの方法があるが、これらの方法では、トレンチ構造はその底面が、少なくともチャネルを形成している半導体ヘテロ接合面（１０６／１０７界面）より深くなるよう形成する必要がある。
【００５４】
実際にトレンチ構造をドライエッチングなどの方法で形成すると、そのエッチング・ダメージによって、ヘテロ接合界面（１０６／１０７界面）は、トレンチ構造付近においては原子配列が乱れ、トレンチ構造付近においては、ヘテロ接合界面（１０６／１０７界面）のチャネルとしての特性が劣化してしまい、素子のオン抵抗やアクセス抵抗が増大、またはその値が大きくばらつく場合があることがわかった。
【００５５】
上記のダメージの問題を解決するには、電子伝導領域（チャネル・ドレイン接続領域）１０８の形成方法としては、半導体ヘテロ接合界面（１０６／１０７界面）に至るまでの深いトレンチ構造を形成しないことは有効な解決の手段の一つである。
【００５６】
そして電子伝導領域（チャネル・ドレイン接続領域）１０８は、不純物を加速器によるイオン打ち込みの手段で注入し、熱処理によって不純物を活性化させることで形成することが有効であり、本実施の形態のデバイスの基本構造を形成している（図２）。
【００５７】
上記イオン注入の手段によって電子伝導領域（チャネル・ドレイン接続領域）１０８を形成する方法は、本縦型トランジスタの特性の向上または安定化に寄与するだけでなく、製造工程の単純化、工程数の削減にもつながり、さらには、素子面積の縮小（すなわち素子密度の向上）という縦型構造のメリットをも引き出すものであり、今後の活用が望まれる。
【００５８】
しかし、本発明者は通常の注入条件によるイオン注入では、２８Ｓｉなどのイオン注入によって形成されたｎ型導電層からなる電子伝導領域１０８は、半導体ヘテロ接合界面２ＤＥＧ領域（１０６／１０７界面）との接続部１１５においてデバイス動作上無視できぬ大きさの不要な接続抵抗成分をもち、この接続抵抗が、素子のオン抵抗やアクセス抵抗を増大させることを後述するように実験的に明らかにした。
【００５９】
さらに、注入用トレンチ溝を形成しない平面構造のデバイス構造では、イオン注入の手段によって形成されるｎ型導電層からなる電子伝導領域（チャネル・ドレイン接続領域）１０８の深さは、一般に従来の横型デバイスの場合に比較してかなり深いことが必要である。
【００６０】
従って、注入イオンの加速エネルギーは従来（通常１００ｋｅＶ前後）よりも大きく、典型的には２００ｋｅＶ以上の必要があり、これもｎ型導電層と半導体ヘテロ接合界面（１０６／１０７界面）２ＤＥＧ領域との接続部１１５における原子配列をより乱す方向に働き、接続部１１５における接続抵抗を増大させる、またはその値をばらつかせる原因となる危険性がある。
【００６１】
そこで、本実施の形態の電界効果トランジスタは、図１に示すように、ＧａＮ系半導体をガリウム面またはアルミ面成長でエピタキシャル成長させるための基板１０１上に、第一のＧａＮ系半導体からなる高濃度のｎ型コレクター層１０２、第二のＧａＮ系半導体からなるドリフト層１０３、オプションであるが第三のＧａＮ系半導体からなり負の分極電荷が生成される電界緩和層１０４、第四のＧａＮ系半導体からなるｐ型電子障壁層１０５、第五のＧａＮ系半導体層からなる電子走行層１０６、第六のＧａＮ系半導体層からなる電子供給層１０７を形成する。
【００６２】
電子供給層１０７の上部に電極とのコンタクトを安定にするなどの目的のためにキャップ層１１６を形成してもよい。その後、ゲート電極１１２を介してソース電極１０９の反対側に相当する部分に第一および第二のイオン注入によってｎ型導電層からなる電子伝導領域１０８Ａ，１０８Ｂを形成する(図３)。
【００６３】
第一のイオン注入を施した後、イオン注入用トレンチ１１７（図４）を形成し、その後、第二のイオン注入を施してもよい。ソース電極１０９を形成した後、第一の絶縁膜１１０をマスクに電子供給層１０７の一部を除去しリセス構造を形成する。
【００６４】
つぎにゲート絶縁膜１１１を成膜し、リセス領域を埋め込み、かつソース側庇長よりもゲート電極１１２を介してソース電極１０９の反対側の庇長が長くなるようにゲート電極１１２を形成した後、保護膜１１３を形成する。
【００６５】
基板１０１を所望の厚さにした後、ドレイン電極１１４を形成することで電界効果トランジスタが作成される。基板１０１がサファイヤやＳｉＣに代表されるように絶縁性が高く、かつ、かなり厚みの有る場合には、基板１０１を貫通してドレイン電極１１４を形成することが一般に難しい。
【００６６】
そのような場合には、デバイスのおもて面からトレンチ溝（通称：ドレインメサ）をドリフト層１０３に達するまで堀り込み、その底面にドレイン電極１１４を形成する方法がデバイス・プロセス上容易である。
【００６７】
または、もともとの基板１０１の厚みが厚く、ドレイン電極１１４に到達する電子伝導領域１０８を形成しにくい場合には、「スマートカット」(特願2008-519736「第III族窒化物エンハンスメント型デバイス」、インターナショナル・レクティファイアー・コーポレーション、USA)と呼ばれる方法で、基板またはバッファ層部分でウエハから基板部分をカットかつ除去し、ウエハの残りの上層部分の裏面にさらに"ＳopＳiC"(V.Hoel et al., First microwave power performance of AlGaN/GaN HEMTs on SopSiC composite substrate, Electronics Letters, Vol. 44, Issue 3, pp. 238 - 239, January 2008.)と呼ばれるウエハの貼り付け技術を用いて、新たな薄めの基板を貼り合わせる方法を活用すれば、ドレイン電極１１４やそれに到達する電子伝導領域１０８もより形成しやすくなる。
【００６８】
本実施の形態の構造では、ソースから入った電子はｉ−ＧａＮチャネル層中を水平方向に流れた後、イオン注入により形成したｎ型伝導領域を介してｎ−ＧａＮドリフト層１０３内を垂直方向に流れ、ドレイン電極１１４に到達する。チャネル電流はデバイス表面側に設置したゲート電極１１２の電位により制御する。
【００６９】
ｐ−ＧａＮ層はチャネル−ドレイン間の漏洩電流をブロックするためのバリア層として機能する。このような素子のドレイン耐圧は主にｎ−ＧａＮドリフト層１０３の厚さで決まる。
【００７０】
このため、チップ面積の増加なしに耐圧改善ができるという長所がある。ドレイン電極１１４を裏面に形成する場合は、ドレイン電極１１４によるチップ面積増加がない。ドレインメサを形成して表側に電極をとる場合にも、横型ＦＥＴのようにデバイス真性領域にドレイン電極１１４を形成する必要がないため、チップ面積の増加が抑制される。
【００７１】
また、ｎ−ＧａＮドリフト層１０３内で電界集中が発生しにくいため、破壊耐圧（ＢＶ）改善が容易である。さらに、二次元電子ガス（２ＤＥＧ）として半導体ヘテロ接合界面（１０６／１０７界面）に生成する２ＤＥＧを用いているため、チャネルの電子移動度が高いこともオン抵抗（Ｒｏｎ）改善に寄与する。以上のような原理により、縦型ヘテロ接合ＦＥＴではオン抵抗対破壊耐圧（Ｒｏｎ−ＢＶ）トレードオフの改善が期待できる。
【００７２】
本実施の形態の基板１０１としては、例えば、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等がある。基板１０１にはｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなどを添加することが好ましい。
【００７３】
また、第一のＧａＮ系半導体であるｎ型コレクター層１０２としては、例えば、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等がある。ただし、基板１０１が十分に低抵抗であれば省略することができる。また、第一のＧａＮ系半導体中にはｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなどを高濃度に添加することが好ましい。
【００７４】
また、第二のＧａＮ系半導体からなるドリフト層１０３としては、例えば、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等がある。また、第二のＧａＮ系半導体中にはｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなどを添加することが好ましい。
【００７５】
また、第三のＧａＮ系半導体からなる電界緩和層１０４としては、例えば、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等がある。ただし、第三のＧａＮ系半導体は負の分極電荷が生成される組成である。
【００７６】
このため、Ｇａ面がソース電極１０９側、Ｎ面が基板１０１側である場合、基板１０１側からソース電極１０９側にかけて、Ａｌ組成比を低くする、またはＩｎ組成比を高くする、またはＡｌ組成比を低くし、かつ、Ｉｎ組成比を高くする必要がある。また、第三のＧａＮ系半導体中にはｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなどを添加することが好ましい。
【００７７】
また、第四のＧａＮ系半導体からなるｐ型電子障壁層１０５としては、例えば、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等がある。また、第四のＧａＮ系半導体中にはｐ型不純物として、例えば、Ｂｅ、Ｃ、Ｍｇなどを高濃度に添加することが好ましい。
【００７８】
また、第五のＧａＮ系半導体からなる電子走行層１０６としては、例えば、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等がある。また、第五のＧａＮ系半導体中にｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなど、ｐ型不純物として、例えば、Ｂｅ、Ｃ、Ｍｇなどを添加することも可能である。ただし、第五のＧａＮ系半導体中の不純物濃度が高くなるとクーロン散乱の影響により電子の移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
【００７９】
また、第六のＧａＮ系半導体からなる電子供給層１０７としては、例えば、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等がある。ただし、本実施の形態の実施の形態では第五のＧａＮ系半導体より電子親和力は小さい物質または組成である。また、第六のＧａＮ系半導体中にｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなど、ｐ型不純物として、例えば、Ｂｅ、Ｃ、Ｍｇなどを添加することも可能である。
【００８０】
また、第七のＧａＮ系半導体であるキャップ層１１６としては、電子供給層１０７の材料より電子親和力（バンドギャップの小さい）の大きいＧａＮ系材料であれば、キャップ層として有効である。
【００８１】
また、第一の絶縁膜１１０としてはＳｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
【００８２】
また、ゲート絶縁膜１１１としてはＳｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
【００８３】
また、保護膜１１３してはＳｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、または有機材料がある。
【００８４】
本実施の形態の縦型トランジスタのイオン注入条件を決定するのは、縦型構造を形成するエピタキシャル層の膜厚であるので、つぎにエピタキシャル層の膜厚について考察する。まず、ＧａＮ電子走行層１０６については、バイアス条件によっては、その裏のｐ型電子障壁層１０５から空乏層が進入してくる。それに伴って、チャネルのキャリアが枯渇する恐れがある。それを避けるため、ＧａＮ電子走行層１０６の厚さは０．１μｍ以上が必要である。
【００８５】
また、本実施の形態の構造では、素子のドレイン耐圧は主にｎ−ＧａＮのドリフト層１０３の厚さで決まる。コレクターにおいて１０００Ｖ以上のアバランシェ耐圧（これがコレクター耐圧となる）を実現するには、概算では、ｎ−ＧａＮドリフト層１０３の不純物濃度を１×１０１６ｃｍ−３程度以下とし、膜厚を約４μｍ以上に設定する必要がある。
【００８６】
さらに、ｐ−ＧａＮからなるｐ型電子障壁層１０５とｎ−ドリフト層１０３におけるパンチスルー耐圧が、上記のドリフト層１０３におけるアバランシェ耐圧を超えるようにするためには、ｐ型電子障壁層１０５の（不純物濃度×膜厚）積を１．８×１０１３ｃｍ−２以上にする必要がある。
【００８７】
現状の技術ではｐ型のイオン化不純物濃度を１Ｅ１８／ｃｍ３以上にはしにくいので、ｐ−ＧａＮからなるｐ型電子障壁層１０５の厚さは、これから概算すると少なくとも０．０１８μｍ以上必要であることになる。
【００８８】
以上で考察したように、ＧａＮ電子走行層１０６、ｐ−ＧａＮからなるｐ型電子障壁層１０５、およびｎ−型のドリフト層１０３だけをとって考察してみても、本実施の形態のような縦型構造のトランジスタでは、横型構造のトランジスタに比較してエピタキシャル層厚がかなり厚くなることが分かる。
【００８９】
従って、注入用のトレンチ溝を形成しない構造を採用する場合には、ｎ型の電子伝導領域１０８の形成のためのイオン注入としては、少なくともＧａＮ電子走行層１０６およびｐ−ＧａＮからなるｐ型電子障壁層１０５の厚さの和以上の深さにまで注入イオンが到達する必要があり、２００ｋｅＶ以上の比較的高い加速エネルギーによる深部イオン注入による電子伝導領域１０８Ｂが必要である。
【００９０】
また、チャネルとｎ型の電子伝導領域１０８との接続部１１５を低抵抗に確保するために、１０ｋｅＶ以上２００ｋｅＶ未満の比較的低い加速エネルギーによる表面イオン注入による電子伝導領域１０８Ａを併用することが望ましいことが理解される。
【００９１】
つぎに、イオン注入の条件を最適化について記述する。イオン注入の好適な条件を選択するための検討に供した多層エピタキシャル膜は、代表的な構造であって、ＡｌＧａＮ／ＧａＮヘテロ接合構造を有している。図６は、この素子のエピ構造を概略的に示す図であり、図７は、図６に示したエピ構造のバンド構造の計算結果を示すグラフである。
【００９２】
キャリア統計に関しては、２ＤＥＧには二次元量子統計を、バルク電子と正孔にはフェルミ・ディラク(Fermi-Dirac)統計を採用した。不純物（ドナー、アクセプタ）は完全イオン化を仮定した。分極効果に関してはアンバチャー(Ambacher)のモデルを採用し、分極電荷は固定電荷として導入した。
【００９３】
解析に用いた物性定数を表１に示した。図７のグラフの横軸は、エピ構造の深さ(Depth)を示し、当該グラフの左側の縦軸は、伝導帯下端エネルギー(Energy)を示し、当該グラフの右側の縦軸は、キャリア濃度(Carrier Concentration)を示している。グラフの実線は、深さ方向の伝導帯下端エネルギーの分布を表し、グラフの破線は、深さ方向のキャリア濃度分布を表している。
【００９４】
ガリウム（Ｇａ）−面やアルミ（Ａｌ）−面成長のＡｌＧａＮ／ＧａＮヘテロ接合界面（１０６／１０７界面）には、窒化物半導体材料の特徴である分極効果が生ずるので、ＧａＡｓ系のＡｌＧａＡｓ／ＧａＡｓヘテロ接合界面（１０６／１０７界面）と比較して約五倍の１０１３ｃｍ−２オーダーの高いシート電荷濃度Ｎｓのキャリアを構成する電子が蓄積され得る。
【００９５】
このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を有するＨＥＭＴデバイスは、高い電流値、高い出力電力、低いオン抵抗やアクセス抵抗などの優れた特性を実現することが可能である。
【００９６】
上記のＨＥＭＴ構造にイオン注入して選択的にｎ＋型導電層を形成するための様々なドーパント種が報告されている。中でも最も有効なものはＳｉ（原子量：２８）である。ＡｌＧａＮ層（電子供給層１０７）の層厚は通常０．０１５〜０．０４５μｍであり、ＡｌＧａＮ層中のＡｌ組成としては０．１５〜０．２０が通常用いられる。
【００９７】
このプロファイルのＡｌＧａＮ／ＧａＮヘテロ接合型のＨＥＭＴ構造にＳｉ（原子量：２８）をイオン注入する場合には、通常、スルー膜を介したスルー注入によりイオン注入が行われる。
【００９８】
ここで、２０〜１３０ｋｅＶの範囲内の加速エネルギーと、１×１０１４〜３×１０１５ｃｍ−２の範囲内のドーズ量とがデバイスに応用されている通常の値である。イオン注入後は、ドーピングされたイオンを活性化するために、１２００℃付近の温度での活性化アニールを実行することが好ましい。
【００９９】
Ａｌ０．１５Ｇａ０．８５Ｎ（０．０４５μｍ厚）／ＧａＮヘテロ接合型のエピ構造（エピタキシャル構造）上に、膜厚０．０８μｍの窒化膜（ＳｉＮ膜）をスルー膜として堆積し、このスルー膜を介して、加速エネルギー１００ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でＳｉをイオン注入した。
【０１００】
その後、１２００℃で３分間活性化アニールを実行した。この結果得られた構造上にＴｉ／Ａｌ／Ｎｂ／Ａｕ多層膜のメタライズのオーミック電極を形成した。この結果得られた素子の電気特性をホール測定法やＴＬＭ(Transmission Line Model)法を使用して測定した。
【０１０１】
ＴＬＭ法による測定対象として、図８(ａ)，(ｂ)，(ｃ)に示す３種類の構造を用意した。図８(ａ)の構造は、基板上にバッファ膜（図示せず）を介して形成された電子走行層（ＧａＮ層）と、電子走行層にヘテロ接合する電子供給層（ＡｌＧａＮ層）と、この電子供給層の上面とオーミック接触するソース電極およびドレイン電極とを有する構造である。
【０１０２】
図８(ｂ)の構造は、基板上にバッファ膜（図示せず）を介して形成された電子走行層（ＧａＮ層）と、電子走行層の上面にヘテロ接合する電子供給層（ＡｌＧａＮ層）と、この電子供給層の上面とオーミック接触するソース電極とドレイン電極とを有する構造である。イオン注入により、電子供給層の上面からヘテロ接合界面（１０６／１０７界面）を超える深さにまで高濃度のｎ＋型不純物注入領域が形成されている。
【０１０３】
図８(ｃ)の構造は、基板上にバッファ膜（図示せず）を介して形成された電子走行層（ＧａＮ層）と、電子走行層の上面にヘテロ接合するＡｌＧａＮ層と、このＡｌＧａＮ層の上面とオーミック接触するソース電極およびドレイン電極とを有する構造である。
【０１０４】
ゲート電極（図示せず）の両側において、それぞれ、電子供給層の上面からヘテロ接合界面を超える深さにまで高濃度のｎ＋型不純物注入領域がイオン注入により形成されている。
【０１０５】
図８(ａ)の構造は、イオン注入がなされない領域での二次元電子ガス層のオーミック・コンタクト抵抗Ｒｃ（２ＤＥＧ）とシート抵抗Ｒｓｈ（２ＤＥＧ）を求めるための構造である。
【０１０６】
図８(ｂ)の構造は、イオン注入された領域でのオーミック・コンタクト抵抗Ｒｃ（ｎ）とシート抵抗Ｒｓｈ（ｎ）とを求めるための構造である。図８(ｃ)の構造は、ｎ＋型不純物注入領域と、これら不純物注入領域の二次元電子ガス層のチャネルとの接続部における接続抵抗Ｒｂを評価するための構造である。
【０１０７】
図８(ｃ)の構造のシート抵抗は、図１１の構造のシート抵抗Ｒｓｈ（２ＤＥＧ）と等しい。これに対し、図８(ｃ)の構造で評価された見かけのコンタクト抵抗Ｒｃ†は、図８(ｃ)の構造での接続部のマージンΔＬを考慮して次式（１）で表される。
【０１０８】
Ｒｃ†＝Ｒｂ＋Ｒｃ（ｎ）＋Ｒｓｈ（ｎ）・ΔＬ                    （１）
【０１０９】
ここで、Ｒｃ（ｎ）、Ｒｓｈ（ｎ）は、図８(ｂ)から求められ、ΔＬも既知であるので、この式より、ｎ＋型不純物注入領域とチャネルとの接続部における接続抵抗Ｒｂを求めることができる。
【０１１０】
評価した結果、ｎ＋型不純物注入領域でのコンタクト抵抗はＲｃ＝０．４７Ωｍｍ、シート抵抗は４０８Ω／□(ohm/square)という特性が得られた。ここで問題になるのは、ｎ＋型不純物注入領域とチャネルとの接続抵抗である。
【０１１１】
２８Ｓｉドーズ量が１Ｅ１１ｃｍ−２すなわち半導体ヘテロ接合界面（１０６／１０７界面）における２８Ｓｉ不純物濃度が１Ｅ１６ｃｍ−３の場合には、接続抵抗はほとんど無視できる値であるのだが、その接続抵抗値と比較して、ドーズ量１×１０１５ｃｍ−２での接続抵抗の測定結果は１１６倍という大きい値であった。この接続抵抗は、コンタクト抵抗として、デバイスのアクセス抵抗やオン抵抗を増加させるので、この接続抵抗を低減させることが急務である。
【０１１２】
そこで、チャネルとｎ＋型不純物注入領域との接続抵抗のドーズ量依存性を調べた。ドーズ量に応じてｎ＋型不純物注入領域の伝導帯ポテンシャルが大きく変化し、その結果、接続抵抗が低減する可能性があるからである。
【０１１３】
図６の試料に対して、加速エネルギー１００ｋｅＶ、および１×１０１１（１Ｅ＋１１）〜３×１０１６（３Ｅ＋１６）ｃｍ−２の範囲内で変化させたドーズ量でイオン注入した。ここで、スルーＳｉＮ膜の厚みは一定（０．０８μｍ）とした。
【０１１４】
図９は試料の深さ方向におけるイオン分布のドーズ量依存性を示すグラフである。図１０は、半導体へテロ界面における不純物の濃度に対して、ドーズ量が１Ｅ１１ｃｍ−２、すなわちヘテロ接合界面（１０６／１０７界面）の不純物濃度で約１Ｅ１６ｃｍ−３に相当の場合の接続抵抗を基準にした場合の接続抵抗Ｒｂの値（増加率）をプロットしたグラフである。
【０１１５】
半導体へテロ接合界面におけるＳｉ不純物濃度が１×１０１８（１Ｅ１８）ｃｍ−３以下の領域では、接続抵抗Ｒｂは大変低くゼロに近い。そもそもこの領域の注入量では、ヘテロ接合界面（１０６／１０７界面）に到達した注入イオンが少ないので、ヘテロ接合界面（１０６／１０７界面）がイオン注入前の状態に近い状態で保持されていると考えられる。
【０１１６】
従って、この注入量領域では、コンタクト抵抗やシート抵抗に対するイオン注入の効果がそもそも小さい。イオン化不純物濃度がおよそ１×１０１８ｃｍ−３のポイントでは、接続抵抗（増加率）が最も高くなった。
【０１１７】
この理由は、イオン注入によって半導体ヘテロ接合界面チャネル部の原子配列が損傷を受け、その部分のポテンシャルが上昇して電気伝導に対する障壁となるためであると考えられる。
【０１１８】
一方、イオン化不純物濃度が１×１０１９ｃｍ−３を超え１×１０２０ｃｍ−３までの領域ではイオン化不純物濃度の増加に従って抵抗値は減少してゆき、イオン化不純物濃度が６×１０１９（６Ｅ１９）ｃｍ−３のポイントで接続抵抗Ｒｂの増加率は極小値１７をとることが分かった。
【０１１９】
この値は、デバイス応用において、問題にならないレベルの値と考えてよい。また、この値を与えるドーズ量１×１０１６（１Ｅ１６）ｃｍ−２（スルー膜を介して導入された値であり、実効ドーズ量は９．２×１０１５（９．２Ｅ１５）ｃｍ−２）は、チャネルとｎ＋型不純物注入領域との接続抵抗を低減するための最適な、またはほぼ最適なドーズ量である。
【０１２０】
なお、Ｓｉ不純物濃度が３×１０２１（３Ｅ２１）ｃｍ−３以上の場合には、接続抵抗が増加する傾向にあるが、このドーズ量以上ではＧａＮ系材料におけるＳｉの固溶限界がみえてくるものと考えられる。
【０１２１】
イオン化不純物濃度が１×１０１９ｃｍ−３を超え１×１０２０ｃｍ−３までの領域でイオン化不純物濃度の増加に従って抵抗値は減少してゆくことが実験的に明らかになったが、つぎに、いかなるメカニズムでこのイオン注入条件で接続抵抗Ｒｂが低減したのかを考察する。
【０１２２】
シュレーディンガー方程式とポアソン方程式を連立させてセルフ・コンシステントな解を数値計算で求め、量子力学的効果を取り込んだ定量的な一次元バンド構造を求めた。
【０１２３】
キャリア統計に関しては、２ＤＥＧには二次元量子統計を、バルク電子と正孔にはフェルミ・ディラク（Ｆｅｒｍｉ−Ｄｉｒａｃ）統計を採用した。不純物（ドナー、アクセプタ）は完全イオン化を仮定した。
【０１２４】
分極効果に関してはアンバチャー（Ａｍｂａｃｈｅｒ）のモデルを採用し、分極電荷は固定電荷として導入した。解析に用いた物性定数を表１に示した。図１１は、実効ドーズ量Ｎに対応した試料の伝導帯下端エネルギーを深さ方向でプロットしたものである。
【０１２５】
図９に示されているように、９．２×１０１３（９．２Ｅ１３）ｃｍ−２、９．２×１０１４（９．２Ｅ１４）ｃｍ−２、９．２×１０１５（９．２Ｅ１５）ｃｍ−２と実効ドーズ量を段階的に増やした場合における値がプロットされている。
【０１２６】
その際、深さ方向ｚに関する注入イオンの分布Ｐ（ｚ）を、モンテカルロ計算を用いて統計力学的に求め、イオンの活性化率ηには、実際に試料を室温でホール測定して得た実験値を用いた。この結果得られたイオン化したドナー濃度の深さ方向の分布Ｄ（ｚ）は、次式（２）の通りである。
【０１２７】
Ｄ（ｚ）＝  η・Ｎ・Ｐ（ｚ）                                    （２）
【０１２８】
図１１のグラフに示されるように、実効ドーズ量が９．２×１０１３（９．２Ｅ１３）ｃｍ−２のときには、オーミック・コンタクト部でも、ＡｌＧａＮ電子供給層１０７でも、ＡｌＧａＮ／ＧａＮヘテロ接合部でも電子伝導帯ポテンシャルが十分下がりきっていない。
【０１２９】
これに対応してコンタクト抵抗Ｒｃ（ｎ）、シート抵抗Ｒｓｈ（ｎ）、接続抵抗Ｒｂの実験値には軒並み高い値が得られた。半導体へテロ界面において最適なＳｉイオン濃度１Ｅ２１ｃｍ−３を与える、実効ドーズ量が９．２×１０１５（９．２Ｅ１５）ｃｍ−２の場合には、オーミック・コンタクト部でも、ＡｌＧａＮ電子供給層１０７でも、ＡｌＧａＮ／ＧａＮヘテロ接合部でもポテンシャルはフェルミ・レベルより十分低減している。
【０１３０】
これに対応して、コンタクト抵抗Ｒｃ（ｎ）、シート抵抗Ｒｓｈ（ｎ）、接続抵抗Ｒｂには十分に低い値を実験で得た。半導体へテロ接合界面におけるＳｉ不純物濃度が１×１０１８（１Ｅ１８）ｃｍ−３以下の領域では、接続抵抗Ｒｂは大変低くゼロに近い。
【０１３１】
そもそもこの領域の注入量では、ヘテロ接合界面（１０６／１０７界面）に到達した注入イオンが少ないので、ヘテロ接合界面（１０６／１０７界面）がイオン注入前の状態に近い状態で保持される。一方、イオン化不純物濃度が１×１０１９ｃｍ−３を超える場合の接続抵抗の低減は、ＡｌＧａＮ／ＧａＮヘテロ接合部の伝導帯ポテンシャルがフェルミ・レベルより十分に低減することによってもたらされていると考えられる。
【０１３２】
これを「横方向」のバンド構造で説明するための図が図１２である。図１２には、２種類のポテンシャルＰｉ，Ｐｄが示されている。図１１を参照すると、半導体ヘテロ接合により生成された二次元電子ガス層（ヘテロ接合による２ＤＥＧ）付近のｎ＋型不純物注入領域に十分な量のイオン化したドナーが存在すると、そうでない場合のポテンシャルＰｉと比較して、その箇所のポテンシャルＰｄが下がる。
【０１３３】
これに伴い、接続部の障壁高さが低減し、接続抵抗が下がるものと推察される。室温において二次元電子ガス層付近のｎ＋型不純物注入領域の伝導帯ポテンシャルが十分に低減するためには、「室温におけるイオン化ドナー不純物濃度が１×１０１９（１Ｅ１９）ｃｍ−３以上」であることが必要と考えられる。
【０１３４】
従って、接続抵抗の低減には、上記のようにドーズ量自体を増やすことも有効であるし、活性化アニール温度を上げて、注入したイオンの活性化率を上げることも有効である。
【０１３５】
さらに、活性化率向上という観点からは、イオン注入時に基板１０１温度を上昇させた状態においてイオン注入する「昇温イオン注入」も有効である。以上は、デバイスの動作温度が通常の室温（５℃以上３５℃以下）である場合について記述した。
【０１３６】
デバイスの動作温度が、室温からかなりかけ離れる場合（例えば、自動車のエンジンルームでデバイスが動作する場合）では、イオン化不純物濃度が１×１０１９ｃｍ−３を超える場合に上記接続抵抗が低減するためには、「そのデバイスの動作温度において、イオン化ドナー不純物濃度が１×１０１９ｃｍ−３以上」であることが必要であり、さらには「そのデバイスの動作温度において、イオン化ドナー不純物濃度が３×１０１９ｃｍ−３以上」であることが望ましい。
【０１３７】
上記の発明の構造においては、トレンチ溝を形成しないので、半導体ヘテロ接合における二次元電子ガス（ＤＥＧ）チャネルが、トレンチ溝形成のためにダメージを受けることがないメリットがある。
【０１３８】
しかし、その分、２００ｋｅＶ以上の高い加速エネルギーによるイオン注入を施す必要がある。注入するドーパントとして典型的なシリコン（Ｓｉ）を例にとれば、加速エネルギーが２００ｋｅＶ以上になると、注入イオン種としては、一価ではなく二価のイオンを生成して用いる必要があり、プロセス費用が増大するきらいがある。
【０１３９】
さらに、加速エネルギーが増大するに従って、注入に供せられる試料の表面の荒れも増加する。そのため、イオン注入における加速エネルギーをできるだけ低減したいというニーズが生ずる。
【０１４０】
そこで、イオン注入の加速エネルギーを低減するためのトレンチを形成する方法がある。この発明の構造において、トレンチ溝は、その深さの分だけ注入イオンが到達すべき投影飛程を低減する効果を有する。
【０１４１】
トレンチ溝は、深い場合には、ドリフト層１０３に達するまでの深さを有することができるため、イオン注入時の加速エネルギー低減の度合いは極めて大きくなり得る。そして確かに、トレンチ溝と半導体へテロ接合チャネルとの接触部が存在する場合には、その接続部は、トレンチの形成過程においてダメージを受け、その部分の接続抵抗は増大する。
【０１４２】
しかし、ｎ型導電層と上記ｎ型不純物が注入されないチャネル領域との接続部が、トレンチ溝と半導体へテロ接合チャネルとの上記接触部と、ある程度の距離を有するようにイオン注入の領域を選択すれば、ｎ型導電層と、上記ｎ型不純物が注入されないチャネル領域との接続部は、トレンチ形成ダメージが原因となる接続抵抗増加の影響をほとんど受けなくなる。
【０１４３】
さらに上記ｎ型導電層は、注入イオンの投影飛程１１８ＢであるＤｉ(μｍ)が、上記トレンチ深さＤｔ(μｍ)より長くなるような加速エネルギーのイオン注入で形成されるようにすれば（Ｄｉ＞Ｄｔ）、該接続部と、イオン注入領域を介して、ドレイン電極１１４と導通された半導体層との間にｎ＋導通経路を形成することができる。
【０１４４】
さらに、トレンチ構造と併せて二段イオン注入を活用することによって、デバイス深部までのイオン注入による導電層形成を容易にするとともに、上記ｎ型導電層と上記ｎ型不純物が注入されないチャネル領域との接続部における接続抵抗の低減を確実にすることができ、該接続部と、イオン注入領域を介して、ドレイン電極１１４と導通された半導体層との間のｎ＋導通経路を容易かつ確実に形成することが出来る。
【０１４５】
（実施例）
本実施の形態の一実施例を示す。本実施例の電界効果トランジスタは、基板１０１として（０００１）面（Ｇａ面）のｎ型ＧａＮ基板、第一のＧａＮ系半導体からなる高濃度のｎ型コレクター層１０２としてＧａＮ層（１×１０１８ｃｍ−３のＳｉを添加、膜厚０．５μｍ）、第二のＧａＮ系半導体からなるドリフト層１０３としてＧａＮ層（１×１０１７ｃｍ−３のＳｉを添加、膜厚１．０μｍ）、第三のＧａＮ系半導体からなる電界緩和層１０４としてＡｌＧａＮ層（Ａｌ組成比は、例えば、基板１０１側が０．３、表面側が０となるよう段階的に変化、膜厚は、例えば、０．３μｍ）を省略、第四のＧａＮ系半導体からなるｐ型電子障壁層１０５としてＧａＮ層（１×１０１８ｃｍ−３のＭｇを添加、膜厚０．２μｍ）、第五のＧａＮ系半導体層からなる電子走行層１０６としてＧａＮ層（膜厚０．１μｍ）、第六の半導体層からなる電子供給層１０７としてＡｌＧａＮ層（Ａｌ組成比０．２０、膜厚０．０２μｍ）、第七の半導体層からなるキャップ層１１６としてＧａＮ層（０．００２μｍ）、ソース電極１０９、ドレイン電極１１４としてＴｉ／Ａｌ（Ｔｉ層の膜厚０．０１μｍ、Ａｌ層の膜厚０．２μｍ）、第一の絶縁膜１１０としてＳｉＯＮ膜（膜厚０．０８μｍ）、リセスとして第七、第六のＧａＮ系半導体からなる１１５、電子供給層１０７のうち０．０２５μｍを除去、ゲート絶縁膜１１１としてＡｌ２Ｏ３膜（膜厚０．０１μｍ）、ゲート電極１１２としてＮｉ／Ａｕ（Ｎｉ層の膜厚０．０１５μｍ、Ａｕ層の膜厚０．４μｍ）、保護膜１１３としてＳｉＯＮ膜（膜厚０．０８μｍ）を用いることにより作製される。
【０１４６】
なお、本実施例の電子伝導領域１０８は、０．０８μｍのスルー膜（ＳｉＮ）を介して該当領域に２８Ｓｉイオン注入を行い、１２００℃３分の活性化アニールを施すことで形成した。イオン注入条件が請求項に対応して互いに異なる次の六種類の試料を作製した。
【０１４７】
第一の試料は、図１および図２の構造を有するもので、加速エネルギー３５０ｋｅＶでドーズ量１Ｅ１４ｃｍ−２のイオン注入を行った。注入不純物はドリフト層１０３まで達し、ｐ−バリア層で１Ｅ１９ｃｍ−３の濃度を有する。
【０１４８】
さらに２ＤＥＧにおける不純物濃度は１Ｅ１８ｃｍ−３となり、半導体ヘテロ接合界面（１０６／１０７界面）とｎ型導電層との接続部１１５における接続抵抗は十分低く抑制された。
【０１４９】
第二の試料は、図１および図２の構造を有するもので、加速エネルギー３００ｋｅＶでドーズ量１Ｅ１６ｃｍ−２のイオン注入を行った。注入不純物はドリフト層１０３まで達し、ｐ−バリア層で３Ｅ２０ｃｍ−３の濃度を有する。
【０１５０】
さらに２ＤＥＧにおける不純物濃度は１Ｅ２０ｃｍ−３となり、半導体ヘテロ接合界面（１０６／１０７界面）とｎ型導電層との接続部１１５における接続抵抗は十分低く抑制された。
【０１５１】
第三の試料は、図３の構造を有するもので、第一のイオン注入（加速エネルギー：１００ｋｅＶ、ドーズ量：１Ｅ１６ｃｍ−２）および第二のイオン注入（加速エネルギー：３００ｋｅＶ、ドーズ量：３Ｅ１５ｃｍ−２）を行った。
【０１５２】
第一のイオン注入（加速エネルギー：１００ｋｅＶ、ドーズ量：１Ｅ１６ｃｍ−２）は、半導体ヘテロ接合界面（１０６／１０７界面）とｎ型導電層との接続部１１５にて、イオン化ドナー濃度が１Ｅ１９ｃｍ−３以上という条件を満たすもので、ｎ型導電層と半導体ヘテロ接合界面（１０６／１０７界面）２ＤＥＧチャネルとの接続抵抗が十分低くなる条件である。
【０１５３】
第二のイオン注入（加速エネルギー：３００ｋｅＶ、ドーズ量：３Ｅ１５ｃｍ−２）は、注入イオンがドリフト層１０３まで達し、上記接続部１１５と、イオン注入領域を介して、ドレイン電極１１４と導通された半導体層との間のｎ＋導通経路を形成した。
【０１５４】
第四の試料は、図４の構造を有するもので、０．１μｍの深さのトレンチを形成した後、加速エネルギー３５０ｋｅＶでドーズ量１Ｅ１４ｃｍ−２のイオン注入を行った。注入不純物はドリフト層１０３まで達し、ｐ−バリア層で１Ｅ１９ｃｍ−３の濃度を有する。
【０１５５】
さらに２ＤＥＧにおける不純物濃度は１Ｅ１８ｃｍ−３となり、半導体ヘテロ接合界面（１０６／１０７界面）とｎ型導電層との接続部１１５における接続抵抗は十分低く抑制された。
【０１５６】
第五の試料は、図４の構造を有するもので、０．１５μｍの深さのトレンチを形成した後、加速エネルギー１８０ｋｅＶでドーズ量３Ｅ１５ｃｍ−２のイオン注入を行った。注入不純物はドリフト層１０３まで達し、ｐ−バリア層で１Ｅ２０ｃｍ−３の濃度を有する。
【０１５７】
さらに２ＤＥＧにおける不純物濃度は１Ｅ２０ｃｍ−３となり、半導体ヘテロ接合界面（１０６／１０７界面）とｎ型導電層との接続部１１５における接続抵抗は十分低く抑制された。また、加速エネルギーも２００ｋｅＶ未満で済んだ。
【０１５８】
第六の試料は、図５の構造を有するもので、第一のイオン注入（加速エネルギー：１００ｋｅＶ、ドーズ量：１Ｅ１６ｃｍ−２）を行った後、０．１５μｍのトレンチを形成し、その後第二のイオン注入（加速エネルギー：１８０ｋｅＶ、ドーズ量：３Ｅ１５ｃｍ−２）を行った。
【０１５９】
注入不純物はドリフト層１０３まで達し、ｐ−バリア層で１Ｅ２０ｃｍ−３の濃度を有する。さらに２ＤＥＧにおける不純物濃度は５Ｅ２０ｃｍ−３となり、半導体ヘテロ接合界面（１０６／１０７界面）とｎ型導電層との接続部１１５における接続抵抗は、第五の試料よりも十分低く抑制された。
【０１６０】
また、加速エネルギーも２００ｋｅＶ未満で済んだ。加えて、素子のアイソレーションまたは素子の絶縁分離のためには、本実施例では１４Ｎイオンのイオン注入を用いた。
【０１６１】
スルー膜としては０．０６μｍのシリコン窒化膜（ＳｉＮ）を用い、１４Ｎイオンを加速エネルギー３０ｋｅＶ、ドーズ量２Ｅ１４ｃｍ−２で所望の領域に選択的に注入した。
【０１６２】
このような構造とすることで、二次元電子ガス利用による、低オン抵抗と良好な高周波特性を維持できる。また、ソース電極１０９直下のｐ型電子障壁層１０５を介した電流経路の耐圧は電界緩和層１０４とｐ型電子障壁層１０５に依存する。
【０１６３】
本構造においてさらに電界緩和層１０４を設け、Ａｌ組成比が基板１０１側から表面側へ徐々に低くなるように変化させれば、ピエゾ（ｐｉｅｚｏ）効果および自発分極効果により伝導帯が（荷電子帯も）ｐ型ドープしたように真空準位に向かって凸になるように曲がるため、さらにパンチスルーしにくくでき更なる高耐圧化が図れる。
【０１６４】
また、電子伝導領域１０８を介した電流経路の耐圧は、ドリフト層１０３（電界緩和層１０４を設けた場合、ドリフト層１０３と電界緩和層１０４）、で決まるが、表面（界面）の影響が無いため電界分布が均一となり、絶縁破壊耐圧のバルク値（３ＭＶ／ｃｍ）まで高耐圧化が期待でき、小さなチップサイズでも高耐圧化が実現できた。
【０１６５】
さらに、ゲート電極１１２を介してソース電極１０９の反対側の庇長が長くなるようにしたことから、ゲート電極１１２近傍の電界集中も緩和することができる。ここで第三の試料を例に採り、イオン注入による電子伝導領域１０８の形成について、半導体の電子状態の観点から考察する。解析に用いた物性定数を表１に示す。
【０１６６】
【表１】
2010283048.tif 000003
【０１６７】
図１３は、本実施例のデバイスの電子伝導領域１０８の上下に沿った一次元の伝導帯エネルギーレベルを示したものであり、イオン注入をしていない状態、加速エネルギー：３００ｋｅＶかつドーズ量：３Ｅ１５ｃｍ−２の深部イオン注入（第二のイオン注入）を行った後、活性化アニール（１２００℃３分）を行った場合、および、深部イオン注入（第二のイオン注入）に併せて加速エネルギー：１００ｋｅＶかつドーズ量：１Ｅ１６ｃｍ−２の表面層イオン注入（第一のイオン注入）を行い、活性化アニール（１２００℃３分）を行った場合、の三水準をグラフ化している。
【０１６８】
注入イオンの分布は、モンテカルロ計算で求め、注入イオンの活性化率は、実際にホール測定して得た実験値を用い、一次元の伝導帯ポテンシャルは量子力学的な効果を取り込み、上記で得たイオン化したドナー濃度分布を考慮に入れて、シュレーディンガ−(Schrodinger)方程式とポアソン(Poisson)方程式を連立させて自己無撞着(セルフ・コンシステント)な解を得ることで求めた。
【０１６９】
キャリア統計に関しては、二次元電子ガス(２ＤＥＧ)には二次元量子統計を、バルク電子と正孔にはフェルミ・ディラク（Fermi-Dirac）統計を採用した。不純物（ドナー、アクセプタ）は完全イオン化を仮定した。分極効果に関してはアンバチャー(Ambacher)のモデルを採用し、分極電荷は固定電荷として導入した。解析に用いた物性定数を表１に示した。
【０１７０】
まず、イオン注入を行わなかった場合には、ｐ型電子障壁層１０５のＧａＮ層（１×１０１８ｃｍ−３のＭｇを添加、膜厚０．２μｍ）の伝導帯ポテンシャルは十分に高く、耐圧を維持する障壁層として機能していることが分かる。ところで、本エピ構造で電子伝導領域１０８を形成するには、比較的深部までのイオン注入が必要である。
【０１７１】
しかし、加速エネルギーを高くして、加速エネルギー：３００ｋｅＶのイオン注入でドリフト層１０３にまで達するイオン注入が達成されており、さらに、ドーズ量を多くし、ドーズ量：３Ｅ１５ｃｍ−２の注入を行うことにより、活性化アニール後ｐ型電子障壁層１０５のアクセプタは注入ドナーによって十分に補償されて、そのポテンシャルはフェルミ・レベル以下にまで低減できていることが分かる。
【０１７２】
しかし、それでも、半導体ヘテロ接合近辺から表面にかけてのデバイス表層部の注入ドナー濃度は十分ではなく、その領域のポテンシャルはまだ十分には低減出来ていない。
【０１７３】
つぎに、深部イオン注入（第二のイオン注入）に併せて加速エネルギー：１００ｋｅＶかつドーズ量：１Ｅ１６ｃｍ−２の表面層イオン注入（第一のイオン注入）を行い、活性化アニール（１２００℃３分）を行った場合には、グラフから分かる通り、半導体ヘテロ接合近辺から表面にかけてのデバイス表層部の伝導帯ポテンシャルも十分に低減出来ており、２ＤＥＧ−ｎ型導電層接続部の接続抵抗の低減という課題が果たせていることを、電子状態の観点からも証明している。
【０１７４】
なお、本実施例では基板１０１として（０００１）面（Ｇａ面）のｎ型ＧａＮ基板を用いたが、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等の基板を用いることができる。
【０１７５】
ただし、基板１０１上に形成する半導体層と格子定数が大きく異なると、転移が発生し結晶性が劣化することから、用いる基板１０１の組成は基板１０１上に形成する半導体層と格子定数が同じまたは近い値の組成であることが好ましい。また、使用する面も面（Ｎ面）でも良いが、ピエゾ効果も向きが逆になるなど設計上注意を要する。
【０１７６】
同様に、本実施例では高濃度のｎ型コレクター層１０２としてＧａＮ層を用いたが、高濃度ｎ型コレクター層としては、ＡｌＧａＮ層やＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記三種のＧａＮ系半導体の混合物等を用いることができる。
【０１７７】
また、不純物としてＳｉを添加したがｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなど添加することができる。濃度は所望の値とできるが、低抵抗化するために、１×１０１８ｃｍ−３以上の高濃度に添加することが好ましい。
【０１７８】
同様に、本実施例ではドリフト層１０３としてＧａＮ層を用いたが、ドリフト層１０３としてはＡｌＧａＮ層やＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等を用いることができる。
【０１７９】
また、不純物としてＳｉを添加したがｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなど添加することができる。濃度は所望の値とできるが、電界を緩和するために、１×１０１８ｃｍ−３以下の濃度で添加することが好ましい。特に、耐圧を優先するときには１×１０１７ｃｍ−３以下の濃度で添加することが好ましい。
【０１８０】
同様に、本実施例では電界緩和層１０４としてＡｌＧａＮ層（Ａｌ組成比は基板１０１側が０．３、表面側が０となるよう段階的に変化、膜厚０．３μｍ）を紹介したが、電界緩和層１０４としてはＡｌＧａＮ層やＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等を用いることができる。
【０１８１】
ただし、電界緩和層１０４は、電界緩和効果を高めるため、負の分極電荷が生成される組成である必要があり、Ｇａ面がソース電極１０９側、Ｎ面が基板１０１側である場合、基板１０１側からソース電極１０９側にかけて、Ａｌ組成比を低くする、またはＩｎ組成比を高くする、またはＡｌ組成比を低くし、かつ、Ｉｎ組成比を高くする必要がある。
【０１８２】
また、不純物としてＳｉを添加したがｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなど添加することができる。濃度は所望の値とできるが、電界を緩和するために、１×１０１８ｃｍ−３以下の濃度で添加することが好ましい。特に、耐圧を優先するときには１×１０１７ｃｍ−３以下の濃度で添加することが好ましい。
【０１８３】
同様に、本実施例ではｐ型電子障壁層１０５としてＧａＮ層（１×１０１９ｃｍ−３のＭｇを添加、膜厚０．３μｍ）を用いたが、ｐ型電子障壁層１０５としてはＡｌＧａＮ層やＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等を用いることができる。
【０１８４】
また、不純物としてＭｇを添加したがｐ型不純物として、例えば、Ｂｅ、Ｃ、Ｍｇなどを添加することができる。濃度は所望の値とできるが、電子に対する障壁を高電圧まで維持するために、１×１０１８ｃｍ−３以上の高濃度で添加することが好ましい。
【０１８５】
同様に、本実施例では電子走行層１０６としてＧａＮ層を用いたが、電子走行層としてはＡｌＧａＮ層やＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等を用いることができる。
【０１８６】
また、本実施例では電子走行層１０６中に不純物は添加していないが、ｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなど、ｐ型不純物として、例えば、Ｂｅ、Ｃなどを添加することも可能である。ただし、電子走行層中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
【０１８７】
同様に、本実施例では電子供給層１０７としてＡｌＧａＮ層を用いたが、電子供給層１０７としてはＡｌＧａＮ層やＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮおよび上記３種のＧａＮ系半導体の混合物等を用いることができる。
【０１８８】
ただし、本電子供給層１０７は電子走行層１０６より電子親和力は小さい物質または組成である必要がある。また、本実施例では、ピエゾ効果および自発分極効果にて電子を供給しているため、電子供給層１０７中に不純物は添加していないが、ｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅ、Ｏなど、ｐ型不純物として、例えば、Ｂｅ、Ｃ、Ｍｇなどを添加することも可能である。
【０１８９】
同様に、本実施例ではキャップ層１１６としてＧａＮ層を用いたが、電子供給層１０７の材料より電子親和力（バンドギャップの小さい）の大きいＧａＮ系材料であれば、キャップ層として有効である。
【０１９０】
同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし、基板１０１の格子定数と大きく異なっている場合は、転位が発生する臨界膜厚以下とすることが好ましい。
【０１９１】
また、本実施例の電子伝導領域１０８は、該当領域をドライエッチングにて除去し、ＧａＮ層（８×１０１７ｃｍ−３のＳｉを添加）を再成長することで形成したが、ｐ型電子障壁層１０５を無効化し電子が基板１０１方向に流れることができればよく、その方法は問わない。
【０１９２】
また、本実施例ではソース電極１０９、ドレイン電極１１４としてＴｉ／Ａｌを用いたが、ソース電極１０９は電子供給層１０７であるＡｌＧａＮと、ドレイン電極１１４は基板１０１と各々オーミック接触する金属であればよく、例えば、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の上記金属を積層した構造とすることもできる。
【０１９３】
同様に、本実施例ではゲート電極１１２としてＮｉ／Ａｕを用いたが、本実施例ではゲート電極１１２が半導体と直接接していないので、所望の金属とすることが出来る。ただし、ゲート絶縁膜１１１や保護膜１１３と反応しないことが望ましい。
【０１９４】
また、本実施例では、リセス構造作製の際、キャリア供給層のうち０．０２５μｍを除去したが、リセスで除去する半導体厚は任意の厚さとすることが出来、キャリア供給層の厚さ以上まで除去することが可能である。
【０１９５】
ただし、除去する半導体厚が薄いとリセス構造による耐圧向上の効果、および電流コラプス低減の効果が少なくなり、除去する半導体厚が厚いと、ゲート下のキャリア減少および移動度低下や二次元電子ガスの消滅により抵抗が高くなるため、除去する半導体厚は、元々成膜された半導体厚の３０％から９０％が好ましい。
【０１９６】
また、本実施例では、ゲート電極１１２の庇がソース電極１０９側よりドレイン電極１１４側に長くなるように形成したが、ソース側の庇は本実施の形態の効果には関与しないため、ドレイン電極１１４側の庇と等しいか長くすることも可能である。
【０１９７】
ただし、ソース側の庇が長くなると、耐圧の向上や電流コラプス低減の効果に対しゲート容量の増大による、利得低下が大きくなるため、ドレイン電極１１４側の庇よりも短いことが好ましい。
【０１９８】
なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。また、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【０１９９】
１０１    ＧａＮ系半導体からなる基板
１０２    第一のＧａＮ系半導体からなる高濃度ｎ型コレクター層
１０３    第二のＧａＮ系半導体からなるドリフト層
１０４    第三のＧａＮ系半導体からなる電界緩和層
１０５    第四のＧａＮ系半導体からなるｐ型電子障壁層
１０６    第五のＧａＮ系半導体からなる電子走行層
１０７    第六のＧａＮ系半導体からなる電子供給層
１０８    電子伝導領域
１０８Ａ  第一のイオン注入（表層部イオン注入）による電子伝導領域
１０８Ｂ  第二のイオン注入（深部イオン注入）による電子伝導領域
１０９    ソース電極
１１０    第一の絶縁膜
１１１    ゲート絶縁膜
１１２    ゲート電極
１１３    保護膜
１１４    ドレイン電極
１１５    ２ＤＥＧ−ｎ＋接続部
１１６    第七のＧａＮ系半導体からなるキャップ層
１１７    イオン注入用トレンチ
１１８Ｂ    イオンの投影飛程距離
１００１    ｎ−ＧａＮ基板
１００２    ｎ−−ＧａＮ層
１００３    ｐ−ＧａＮ層
１００４    ＡｌＮ層
１００５    ｉ−ＧａＮ層
１００６    ｎ−ＧａＮ層
１００７    ｉ−ＡｌＧａＮ層
１００８    オーミック電極
１００９    ＳｉＯ２膜
１０１０    ゲート電極
【図１】
2010283048.tif 000004
【図２】
2010283048.tif 000005
【図３】
2010283048.tif 000006
【図４】
2010283048.tif 000007
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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