(57)【要約】【課題】インクジェット記録装置のヘッドドライバを電気的に接続するＦＦＣが誤挿入され過電圧が印加された場合において、許容電流の大きなトランジスタを使用せずに論理回路を保護することができる過電圧保護装置を提供する。【解決手段】被制御部を制御する制御信号を発生する論理回路５１と、論理回路５１の出力側５１ｂに、論理回路５１の出力側５１ｂを被処理部と分離可能に接続するために設けられ、論理回路５１で発生された制御信号を被制御部に出力する制御信号出力端子５４と、論理回路５１の出力側５１ｂと制御信号出力端子５４との間に設けられ、論理回路５１の出力側５１ｂと制御信号出力端子５４との間の電流経路を遮断する遮断回路５２とを有し、制御信号出力端子５４に論理回路５１の通常時の出力側５１ｂの電圧よりも高い電圧が印加された場合に、遮断回路５２を遮断することによって論理回路５１を保護することを特徴とする過電圧保護装置５０。【選択図】図６
2010052185.tif 000002
【特許請求の範囲】
【請求項１】
被制御部を制御する制御信号を発生する論理回路と、
前記論理回路の出力側に、前記論理回路の前記出力側を前記被処理部と分離可能に接続するために設けられ、前記論理回路で発生された前記制御信号を前記被制御部に出力する制御信号出力端子と、
前記論理回路の前記出力側と前記制御信号出力端子との間に設けられ、前記論理回路の前記出力側と前記制御信号出力端子との間の電流経路を遮断する遮断回路と
を有し、
前記制御信号出力端子に前記論理回路の通常時の前記出力側の電圧よりも高い電圧が印加された場合に、前記遮断回路を遮断することによって前記論理回路を保護することを特徴とする過電圧保護装置。
【請求項２】
前記制御信号出力端子に接続され、該制御信号出力端子の電圧と、前記論理回路の通常時の前記出力側の電圧に基づく基準電圧とを比較する比較回路を有し、
前記制御信号出力端子に前記基準電圧よりも高い電圧が印加された場合に、前記比較回路の出力端子から検知信号を出力することを特徴とする請求項１記載の過電圧保護装置。
【請求項３】
前記遮断回路は、ダイオード接続された電界効果トランジスタであることを特徴とする請求項１又は２記載の過電圧保護装置。
【請求項４】
前記遮断回路は、ダイオードであることを特徴とする請求項１又は２記載の過電圧保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクジェット記録装置の過電圧保護装置に係り、特に複数のヘッドをもつインクジェット記録装置において、ヘッドドライバを電気的に接続するＦＦＣが誤挿入された場合における論理回路の破壊を防止し、論理回路を保護することができるインクジェット記録装置の過電圧保護装置に関する。
【背景技術】
【０００２】
プリンタ、ファクシミリ、複写装置、プロッタ、プリンタ／ファックス／複写機複合機等の各種画像形成装置としては、記録液（例えばインク）の液滴を吐出する液滴吐出ヘッドで構成した記録ヘッド（印字ヘッド）をキャリッジに搭載して、このキャリッジを被記録媒体（以下「用紙」というが、材質を紙に限定するものではなく、また、記録媒体、記録紙、転写材などとも称される。）の搬送方向に対して直交する方向にシリアルスキャンさせるとともに、被記録媒体を記録幅に応じて間歇的に搬送し、搬送と記録を交互に繰り返すことによって被記録媒体に画像を形成（記録、印刷、印字、印写も同義で使用する。）するインクジェット記録装置がある。
【０００３】
このようなインクジェット記録装置において、記録ヘッドがキャリッジに搭載される様子を図１１に示す。図１１において、１５は、キャリッジ４に搭載したヘッドユニットであり、インク供給源から供給されたインクを貯留する図示しない貯留部と、貯留部に貯留されたインクを噴射する吐出孔を設けた記録ヘッド１１とを有する。
【０００４】
１２２はヘッドユニット１５によるインク吐出を制御するプリント配線板（中継基板）、１２１はプリント配線板（中継基板）１２２と記録ヘッド１１とを接続するフレキシブルフラットケーブル（Flexible  Flat  Cable：ＦＦＣ）であり、プリント配線板（中継基板）１２２とフレキシブルフラットケーブル１２１とをコネクタ１２３を介して接続する。
【０００５】
また、１０７はキャリッジ４に連結されたキャリッジ駆動用のベルト、１０９はキャリッジ４のガイドレールである。キャリッジ４は、図示しないモータの駆動に応じてガイドレール１０９に沿って図中Ｓ方向に移動し、記録面に対する記録を行うことができる。
【０００６】
図１２は、インクジェット記録装置において、キャリッジ内で記録ヘッドと中継基板を接続する様子を示す図である。図１２（ａ）はノズル列と中継基板とが接続される際にケーブルが正常にコネクタに挿入される様子を示し、図１２（ｂ）はノズル列と中継基板とが接続される際にケーブルがコネクタに誤挿入される様子を示す。
【０００７】
キャリッジ４内には、中継基板１２２が取付けられており、中継基板１２２は主に記録ヘッド１１を駆動するためのドライブＩＣに信号を与えるための基板であり、その他キャリッジ４内に配置された用紙検知やインク検知等のセンサ信号をメイン制御ボードへ与えるための役目も兼ねている。すなわち、記録装置本体内に設置されたメイン制御ボードからの信号を記録ヘッド１１に伝える入出力用の中継基板である。通常、メイン制御ボードと中継基板１２２はＦＦＣで接続されており、各記録ヘッドに信号が供給されるようになっている。
【０００８】
また、中継基板１２２から記録ヘッド１１を駆動するドライブＩＣ等を搭載したフレキシブル基板１２０への接続は、ＦＦＣ１２１を用いて行われる。すなわち、図１２（ａ）に示すように、記録ヘッド１１は、ＦＦＣ１２１、コネクタ１２３を介して中継基板１２２と接続される。フレキシブル基板１２０に接続されたＦＦＣ１２１は、途中で１回折り又は２回折りされて、中継基板１２２に接続される。
【０００９】
中継基板１２２には、図１２（ａ）における紙面に垂直な方向を奥行き方向としたとき、その奥行き方向に沿って、例えば１色あたり１個、計４個のフレキシブルフラットケーブル用のコネクタ１２３が配置される。ＦＦＣ用のコネクタのピン数は、記録ヘッド１１を駆動するドライブＩＣへの信号数で決められるが、通常２０から４０ピン程度である。
【００１０】
ここで、複数のヘッドを用いたインクジェット方式の画像形成装置において、ヘッドからヘッドを制御する回路基板までの配線にＦＦＣを使用した場合、ＦＦＣを回路基板に配置されたコネクタに接続する際に、斜め挿し等の誤挿入がされてしまうことがある。
【００１１】
図１２（ｂ）は、コネクタに対してＦＦＣが斜め挿しと呼ばれる誤挿入された状態を表したものである。コネクタに対して、ＦＦＣが垂直に挿入されておらず、角度を持った状態で挿入されている。このような斜め挿しがあると、ＦＦＣケーブルのコネクタにおいて隣接する端子間がショートする場合があり、電源系の配線からの高電圧（過電圧）が制御系の配線に印加され、制御系の回路に損傷を与える可能性がある。特に、インクジェットヘッドのＦＦＣ配線内には、低電圧の論理回路部と、高電圧かつ低出力インピーダンスのヘッド駆動回路部の信号が混在している。よって、ＦＦＣのコネクタ誤挿入により、論理回路部とヘッド駆動回路部がショートしてしまい、論理回路部が破壊されてしまうことがある。従って、何らかの過電圧保護装置を設ける必要がある。
【００１２】
このような過電圧保護装置には、いくつか公知になっている例がある。例えば、引用文献１には、第１及び第２の入力端子と、第１及び第２の出力端子と、第２の入力端子と第２の出力端子との間に過電圧が存在した場合に、その過電圧を防止する目的で、第２の入力端子と第２の入力端子との間の第２の線路の電圧降下を増大させる第１の電界効果トランジスタと、第１の入力端子と第１の出力端子とを接続する第１の線路と第２の線路との間に設けられた第３の線路において、ソース端子とドレイン端子とが第３の線路に接続され、第１の入力端子と第２の入力端子との間に過電圧を導通させる第２の電界効果トランジスタとを備えた過電圧保護回路の例が開示されている。
【００１３】
また、引用文献２には、直流電源に接続されたＤＣ−ＤＣコンバータを含む電流経路における過電圧で電流を流すツェナダイオードと、このツェナダイオードを流れた電流をトリガにオンして過電圧がかかった電流経路を短絡させるＮＰＮトランジスタと、この電流経路の短絡に伴い溶断され短絡経路を遮断するヒューズと、このヒューズがトリガ端子に接続されこのヒューズの溶断に伴いオフして、過電圧がかかった電流経路を遮断するＰＮＰトランジスタとを有する過電圧保護回路が開示されている。
【特許文献１】特許３４２４８１７号公報
【特許文献２】特開２０００−２０１４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが、このような過電圧保護回路を有する過電圧保護装置においては、以下のような問題があった。
【００１５】
引用文献１及び２に開示される従来の過電圧保護装置においては、入力側に印加される過電圧を出力側に伝えないようにするため、入力側に過電圧が印加された場合に入力側と出力側を遮断するとともに入力側の高圧側と低圧側との間を短絡する必要があり、入力側と出力側との間に遮断回路を設けるとともに入力側の高圧側と低圧側との間にスイッチ素子を含む電流経路を設けなくてはならず回路構成が複雑になるという問題があった。
【００１６】
また、引用文献１及び２に開示される従来の過電圧保護装置においては、高電圧かつ低インピーダンスの回路が接続された場合、信号配線と並列に接続された電界効果トランジスタに大きな電流が流れ込む可能性があるため、許容電流の大きなトランジスタを使用する必要があり、回路の大型となり部品コストも高くなるという問題があった。
【００１７】
さらに、引用文献１及び２に開示される従来の過電圧保護装置においては、過電圧の発生の有無、過電圧の発生箇所の特定ができないという問題があった。
【００１８】
本発明は、上記の点に鑑みてなされたものであり、インクジェット記録装置のヘッドドライバを電気的に接続するＦＦＣが誤挿入され過電圧が印加された場合において、許容電流の大きなトランジスタを使用せずに論理回路を保護することができ、且つ、ＦＦＣのどの配線部分で異常が発生し過電圧が発生しているかを検知することができる過電圧保護装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
第１の発明に係る過電圧保護装置は、被制御部を制御する制御信号を発生する論理回路と、前記論理回路の出力側に、前記論理回路の前記出力側を前記被処理部と分離可能に接続するために設けられ、前記論理回路で発生された前記制御信号を前記被制御部に出力する制御信号出力端子と、前記論理回路の前記出力側と前記制御信号出力端子との間に設けられ、前記論理回路の前記出力側と前記制御信号出力端子との間の電流経路を遮断する遮断回路とを有し、前記制御信号出力端子に前記論理回路の通常時の前記出力側の電圧よりも高い電圧が印加された場合に、前記遮断回路を遮断することによって前記論理回路を保護することを特徴とする。
【００２０】
第２の発明は、第１の発明に係る過電圧保護装置において、前記制御信号出力端子に接続され、該制御信号出力端子の電圧と、前記論理回路の通常時の前記出力側の電圧に基づく基準電圧とを比較する比較回路を有し、前記制御信号出力端子に前記基準電圧よりも高い電圧が印加された場合に、前記比較回路の出力端子から検知信号を出力することを特徴とする。
【００２１】
第３の発明は、第１又は第２の発明に係る過電圧保護装置において、前記遮断回路は、ダイオード接続された電界効果トランジスタであることを特徴とする。
【００２２】
第４の発明は、第１又は第２の発明に係る過電圧保護装置において、前記遮断回路は、ダイオードであることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、インクジェット記録装置のヘッドドライバを電気的に接続するＦＦＣが誤挿入され過電圧が印加された場合において、許容電流の大きなトランジスタを使用せずに論理回路を保護することができ、且つ、ＦＦＣのどの配線部分で異常が発生し過電圧が発生しているかを検知することができる。
【発明を実施するための最良の形態】
【００２４】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００２５】
（第１の実施の形態）
図１乃至図６を参照し、本発明の第１の実施の形態に係るインクジェット記録装置を説明する。
【００２６】
初めに、図１及び図２を参照し、本実施の形態に係るインクジェット記録装置のシステム構成について説明する。
【００２７】
図１は、本実施の形態に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置の機構部の全体構成を説明する側面説明図である。図２は、本実施の形態に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置の機構部の全体構成を説明する平面説明図である。
【００２８】
この画像形成装置は、フレーム１を構成する左右の側板１Ａ、１Ｂに横架したガイド部材であるガイドロッド２とステー３とでキャリッジ４を固定保持する。
【００２９】
このキャリッジ４には、例えばブラック（Ｂｋ）、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）の各色のインク滴を吐出する４個の液滴吐出ヘッド１１ｋ、１１ｃ、１１ｍ、１１ｙからなる記録ヘッド１１を複数のインク吐出口（ノズル）よりなるノズル列を図２の記録媒体搬送方向と直交する方向に配列し、インク吐出方向を下方に向けて装着している。なお、ここでは独立した液滴吐出ヘッドを用いているが、各色の記録液の液滴を吐出する複数のノズル列を有する１又は複数のヘッドを用いる構成とすることもできる。また、色の数及び配列順序はこれに限るものではない。
【００３０】
記録ヘッド１１を構成するインクジェットヘッドとしては、圧電素子などの圧電アクチュエータを、液滴を吐出するための圧力を発生する圧力発生手段（アクチュエータ）として備えたものを使用している。
【００３１】
この記録ヘッド１１にはドライバＩＣを搭載し、図示しない制御部との間でハーネス（フレキシブルプリントケーブル：ＦＰＣケーブル）１２を介して接続している。
【００３２】
また、キャリッジ４には、記録ヘッド１１に各色のインクを供給するための図示しない各色のサブタンクを搭載している。この各色のサブタンクには、図示しない各色のインクカートリッジから各色のインクが補充供給される。
【００３３】
一方、図１に示すように、給紙トレイ２０の用紙積載部（圧板）２１上に積載した用紙２２を給紙するための給紙部として、用紙積載部２１から用紙２２を１枚ずつ分離給送する半月コロ（給紙コロ）２３及び給紙コロ２３に対向し、摩擦係数の大きな材質からなる分離パッド２４を備え、この分離パッド２４は給紙コロ２３側に付勢されている。
【００３４】
そして、この給紙部から給紙された用紙２２を記録ヘッド１１の下方側に送り込むために、用紙２２を案内するガイド部材２５と、カウンタローラ２６と、搬送ガイド部材２７と、先端加圧コロ２９を有する押さえ部材２８とを備えるとともに、給送された用紙２２を静電吸着して記録ヘッド１１に対向する位置で搬送するための搬送手段である搬送ベルト３１を備えている。
【００３５】
さらに、記録ヘッド１１で記録された用紙２２を排紙トレイ４０に排紙するための排紙部として、排紙ローラ４２及び排紙コロ４３とを備えている。
【００３６】
次に、インクジェット記録装置の制御部の概要について図３乃至図５を参照して説明する。
【００３７】
図３は、本実施の形態に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置の制御部の概要を説明するブロック説明図である。図４は、本実施の形態に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置の制御部におけるヘッド駆動制御部及びヘッドドライバの一例を説明するブロック説明図である。図５は、本実施の形態に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置のヘッドドライバのアナログスイッチの一例を説明する説明図である。
【００３８】
図３に示すように、この制御部２００は、この装置全体の制御を司るＣＰＵ２０１と、ＣＰＵ２０１が実行するプログラム、その他の固定データを格納するＲＯＭ２０２と、画像データ等を一時格納するＲＡＭ２０３と、装置の電源が遮断されている間もデータを保持するための書き換え可能な不揮発性メモリ２０４と、画像データに対する各種信号処理、並び替え等を行う画像処理やその他装置全体を制御するための入出力信号を処理するＡＳＩＣ２０５とを備えている。
【００３９】
また、この制御部２００は、ホスト側とのデータ、信号の送受を行なうためのＩ／Ｆ２０６と、記録ヘッド１１を駆動制御するためのデータ転送手段を含むヘッド駆動制御部２０７、キャリッジ４側に設けた記録ヘッド１１を駆動するためのヘッド駆動装置であるヘッドドライバ（ドライバＩＣ）２０８と、搬送モータ３６を駆動するための搬送モータ駆動部２１１と、リニアエンコーダ７４、ホイールエンコーダ２３６からの検出パルス、環境温度を検出する温度センサ２１５からの検出信号、及びその他の各種センサからの検知信号を入力するためのＩ／Ｏ２１３などを備えている。また、この制御部２００には、この装置に必要な情報の入力及び表示を行なうための操作パネル２１４が接続されている。
【００４０】
ここで、制御部２００は、パーソナルコンピュータ等の情報処理装置、イメージスキャナなどの画像読み取り装置、デジタルカメラなどの撮像装置などのホスト側からの印刷データ等をケーブル或いはネットを介してＩ／Ｆ２０６で受信する。
【００４１】
そして、制御部２００のＣＰＵ２０１は、Ｉ／Ｆ２０６に含まれる受信バッファ内の印刷データを読み出して解析し、ＡＳＩＣ２０５にて必要な画像処理、データの並び替え処理等を行ない、この画像データをヘッド駆動制御部２０７からヘッドドライバ２０８に転送する。なお、画像出力するためのドットパターンデータの生成は、例えばＲＯＭ２０２にフォントデータを格納して行っても良いし、ホスト側のプリンタドライバで画像データをビットマップデータに展開してこの装置に転送するようにしても良い。
【００４２】
ヘッド駆動制御部２０７は、上述した画像データをシリアルデータで転送するとともに、この画像データの転送及び転送の確定などに必要な転送クロックやラッチ信号、制御信号などをヘッドドライバ２０８に出力する以外にも、ＲＯＭ２０２に格納されてＣＰＵ２０１で読み出される駆動パルスのパターンデータをＤ／Ａ変換するＤ／Ａ変換器及び増幅器等で構成される駆動波形生成部を含み、１の駆動パルス或いは複数の駆動パルス（駆動信号）で構成される駆動波形をヘッドドライバ２０８に対して出力する。
【００４３】
ヘッドドライバ２０８は、シリアルに入力される記録ヘッド１１の１行分に相当する画像データに基づいてヘッド駆動制御２０７から与えられる駆動波形を構成する駆動パルスを選択的に記録ヘッド１１の圧力発生手段であるアクチュエータ（圧電素子）に対して印加することで記録ヘッド１１を駆動する。
【００４４】
搬送モータ駆動部２１１は、ＣＰＵ２０１側から与えられる目標値とホイールエンコーダ２３６からの検出パルスをサンプリングして得られる速度検出値に基づいて制御値を算出して内部のモータドライバを介して搬送モータ３６を駆動する。
【００４５】
次に、ヘッド駆動制御部２０７及び本発明に係るヘッド駆動装置であるヘッドドライバ２０８の構成の一例について図４を参照して説明する。
【００４６】
ヘッド駆動制御部２０７は、上述したように、１吐出周期内に複数の駆動パルス（駆動信号）で構成される駆動波形（共通駆動波形）を生成して出力する駆動波形生成回路３０１と、画像データ（印字データ）、図示しない転送クロック、ラッチ信号、滴制御信号を出力するデータ転送部３０２とを備えている。後述する大滴マスク信号〜微駆動マスク信号に相当する滴制御信号は、ヘッドドライバ２０８の後述するスイッチ手段であるアナログスイッチ３１５の開閉を滴毎に指示する信号であり、共通駆動波形の吐出周期に合わせて選択すべき波形でＨレベルに状態遷移し、非選択時にはＬレベルに状態遷移する。
【００４７】
ヘッドドライバ２０８は、データ転送部３０２からの転送クロック（シフトクロック）及びシリアル画像データを入力するシフトレジスタ３１１と、シフトレジスタ３１１の各レジスト値をラッチ信号によってラッチするためのラッチ回路３１２と、画像データと制御信号をデコードして結果を出力するデコーダ３１３と、デコーダ３１３のロジックレベル電圧信号をアナログスイッチ３１５が動作可能なレベルへとレベル変換するレベルシフタ３１４と、レベルシフタ３１４を介して与えられるデコーダ３１３の出力でオン／オフ（開閉）されるアナログスイッチ３１５とを備えている。
【００４８】
このアナログスイッチ３１５は、圧電素子３１８に接続され、駆動波形生成回路３０１からの共通駆動波形が入力される。したがって、シリアル転送された画像データと制御信号をデコーダ３１３でデコードした結果に応じてアナログスイッチ３１５がオンされることにより、共通駆動波形を構成する所要の駆動信号が通過して（選択されて）圧電素子３１８に印加される。
【００４９】
このアナログスイッチ３１５は前述した従来構成のアナログスイッチと同様にＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）アナログスイッチで構成している。すなわち、図５に示すように、一対のＰチャンネルのトランジスタ３２１及びＮチャンネルトランジスタ３２２を有し、トランジスタ３２１、３２２のゲートはインバータ回路３２３、３２４により駆動されており、インバータ３２３、３２４はレベルシフタ３１４の信号により駆動される。レベルシフタ３１４の出力ＡがＬ（ロー）レベル、出力ＢがＨ（ハイ）レベルでアナログスイッチ３１５がオン状態となる設定である。ＣＭＯＳアナログスイッチとすることで低コスト化を図れる。
【００５０】
さらに、本実施の形態においては、データ転送部３０２は、論理回路５１、遮断回路５２を有する。データ転送部３０２とヘッドドライバ２０８とは、コネクタ１２３、ＦＦＣ１２１を介して接続される。コネクタ１２３の一部は、制御信号出力端子５４である。一方、駆動波形生成回路３０１とヘッドドライバ２０８とは、コネクタ１２３、ＦＦＣ１２１を介して接続される。コネクタ１２３の一部は、駆動波形生成回路３０１の出力端子３０４である。
【００５１】
また、図４に示されるインクジェット記録装置の制御部において、過電圧保護装置５０は、論理回路５１、遮断回路５２、制御信号出力端子５４を含み、点線で囲まれる５０として示される。また、図４に示すように、複数の過電圧保護装置５０を並列に設けることもできる。
【００５２】
なお、コネクタ１２３での誤挿入に伴う隣接端子間の接触によって、駆動波形生成回路３０１の電源系回路から制御信号出力端子５４を介して過電圧保護装置５０に過電圧が印加される電流経路を、図４の太線で示す。
【００５３】
次に、図６を参照し、本実施の形態に係る過電圧保護回路の回路について説明する。
【００５４】
図６は、本実施の形態に係る過電圧保護装置の回路図である。
【００５５】
本実施の形態に係る過電圧保護装置５０は、論理回路５１、遮断回路（電界効果トランジスタ）５２、抵抗５３、制御信号出力端子５４を有する。
【００５６】
論理回路５１は、図４に示すように、制御信号出力端子５４、ＦＦＣ１２１を介して被制御部であるヘッドドライバ２０８を制御する制御信号を発生する。論理回路５１は、図６に示すように、入力端子（入力側）５１ａ、出力端子（出力側）５１ｂを有する。入力端子５１ａにデジタル信号が入力された場合、出力端子（出力側）５１ｂには、論理的に入力端子（入力側）５１ａに加えられた値と同じ値が出力されるか、もしくは、入力端子（入力側）５１ａに加えられた値に対してＡＮＤ、ＯＲ、ＮＯＴ、ＸＯＲなどの論理演算した結果が出力される。この回路は、通常、ＴＴＬ（Transistor  Transistor  Logic）回路、ＣＭＯＳ回路などにより構成されており、５Ｖ以下の低電圧にて動作し、入力、出力電圧も通常は５Ｖ以下である。
【００５７】
遮断回路５２は、電界効果トランジスタであり、ドレイン端子５２ａ、ゲート端子５２ｂ、ソース端子５２ｃを有する。電界効果トランジスタとして、Ｎｃｈ接合型電界効果トランジスタが使用される。また、電界効果トランジスタは、ダイオード接続される。すなわち、ゲート端子５２ｂとソース端子５２ｃが接続される。
【００５８】
抵抗５３は、端子５３ａ、端子５３ｂを有する。制御信号出力端子５４に過電圧が印加されていない正常動作時は、制御信号出力端子５４は図４のレベルシフタ３１４などの回路に接続されているため、ハイインピーダンス状態となり、電界効果トランジスタのゲート端子５２ｂ、ソース端子５２ｃの電位が不安定となり、電界効果トランジスタの動作が不安定となる。その場合、抵抗５３により、電界効果トランジスタのゲート端子５２ｂ、ソース端子５２ｃの電位を安定化させることができる。
【００５９】
論理回路５１の出力端子（出力側）５１ｂは、電界効果トランジスタ５２のドレイン端子５２ａに接続される。電界効果トランジスタ５２のゲート端子５２ｂは、ソース端子５２ｃ、抵抗５３の端子５３ａ、制御信号出力端子５４に接続される。抵抗５３の端子５３ｂはグラウンドに接続される。
【００６０】
通常は、制御信号出力端子５４に論理回路５１の動作電圧（論理回路５１の出力端子（出力側）５１ｂの電圧）以上の電圧が印加されることはない。よって、電界効果トランジスタ５２のドレイン端子５２ａとソース端子５２ｃとの間はオン状態となり、制御信号出力端子５４の電圧は、論理回路５１の出力端子（出力側）５１ｂの電圧と等しい。また、電界効果トランジスタ５２のドレイン端子５２ａとソース端子５２ｃとの間の抵抗は、抵抗５３よりも小さいので、抵抗５３を介してグラウンドへ通流する電流はほとんどない。
【００６１】
しかし、異常時、すなわち制御信号出力端子５４に論理回路５１の動作電圧（論理回路５１の出力端子（出力側）５１ｂの電圧）以上の過電圧が加えられた場合、電界効果トランジスタ５２のドレイン端子５２ａとソース端子５２ｃとの間がオフ状態となるため、論理回路５１の出力端子（出力側）５１ｂには、制御信号出力端子５４に加えられた過電圧が印加されることはない。
【００６２】
このように、電界効果トランジスタ５２は、ドレイン端子５２ａにソース端子５２ｃよりも高い電圧を印加する場合を順方向、ソース端子５２ｃにドレイン端子５２ａより高い電圧を印加する場合を逆方向とするダイオードとして機能する。このようなダイオード接続された電界効果トランジスタを制御信号出力端子５４と論理回路５１の出力端子（出力側）５１ｂとの間に設けることによって、制御信号出力端子５４に論理回路５１の出力端子（出力側）５１ｂよりも高い電圧が印加された場合に、論理回路５１の破壊を防止することが出来る。
【００６３】
以上、論理回路とヘッドドライバ（被制御部）との間にダイオード接続された電界効果トランジスタを設け、更に論理回路からヘッドドライバ（被制御部）への制御信号出力端子となるコネクタをグラウンドと接続する抵抗を設けることによって、コネクタが誤挿入され論理回路に過電圧が印加された際においても、論理回路の破壊を防ぐことができ、且つ、過電圧保護回路を小型化、低コスト化することができる。
【００６４】
（第１の実施の形態の変形例）
次に、図７及び図８を参照し、第１の実施の形態の変形例について説明する。
【００６５】
図７は、本変形例に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置の制御部におけるヘッド駆動制御部及びヘッドドライバの一例を説明するブロック説明図である。図８は、本変形例に係る過電圧保護装置の回路図である。ただし、以下の文中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある（以下の変形例、実施の形態についても同様）。
【００６６】
本変形例における過電圧保護装置は、制御信号出力端子に過電圧が印加された場合に、検知信号を出力する点で、第１の実施の形態における制御回路と相違する。すなわち、第１の実施の形態において、制御信号出力端子に過電圧が印加された場合に検知する手段を有しないのと相違し、本変形例における過電圧保護装置は、制御信号出力端子に接続され、制御信号出力端子の電圧と、論理回路の出力側の通常時の電圧に基づく基準電圧とを比較する比較回路を有し、制御信号出力端子に基準電圧よりも高い電圧が印加された場合に、比較回路の出力端子から検知信号を出力することを特徴とする。
【００６７】
図７を参照するに、本変形例においては、データ転送部３０２は、論理回路６１、遮断回路６２を有する。データ転送部３０２とヘッドドライバ２０８とは、コネクタ１２３、ＦＦＣ１２１を介して接続される。コネクタ１２３の一部は、制御信号出力端子６４である。一方、駆動波形生成回路３０１とヘッドドライバ２０８とは、コネクタ１２３、ＦＦＣ１２１を介して接続される。コネクタ１２３の一部は、駆動波形生成回路３０１の出力端子３０４である。
【００６８】
また、図７に示されるインクジェット記録装置の制御部において、過電圧保護装置６０は、論理回路６１、遮断回路６２、制御信号出力端子６４、比較回路６６を含み、点線で囲まれる６０として示される。また、図７に示すように、複数の過電圧保護装置６０を並列に設けることもできる。
【００６９】
なお、コネクタ１２３での誤挿入に伴う隣接端子間の接触によって、駆動波形生成回路３０１の電源系回路から制御信号出力端子６４に過電圧が印加される電流経路を、図７の太線で示す。
【００７０】
次に、図８を参照し、本変形例に係る過電圧保護回路の回路について説明する。
【００７１】
本変形例に係る過電圧保護装置６０は、論理回路６１、遮断回路（電界効果トランジスタ）６２、抵抗６３、制御信号出力端子６４、抵抗６５、コンパレータ（比較回路）６６、基準電圧発生器６７、過電圧検知信号出力端子６８を有する。
【００７２】
論理回路６１は、図７に示すように、制御信号出力端子６４、ＦＦＣ１２１を介して被制御部であるヘッドドライバ２０８を制御する制御信号を発生する。論理回路６１は、図８に示すように、入力端子（入力側）６１ａ、出力端子（出力側）６１ｂを有する。入力端子（入力側）６１ａにデジタル信号が入力された場合、出力端子（出力側）６１ｂには、論理的に入力端子（入力側）６１ａに加えられた値と同じ値が出力されるか、もしくは、入力端子（入力側）６１ａに加えられた値に対してＡＮＤ、ＯＲ、ＮＯＴ、ＸＯＲなどの論理演算した結果が出力される。この回路は、通常、ＴＴＬ回路、ＣＭＯＳ回路などにより構成されており、５Ｖ以下の低電圧にて動作し、入力、出力電圧も通常は５Ｖ以下である。
【００７３】
遮断回路６２は、電界効果トランジスタであり、ドレイン端子６２ａ、ゲート端子６２ｂ、ソース端子６２ｃを有する。電界効果トランジスタとして、Ｎｃｈ接合型電界効果トランジスタが使用される。また、電界効果トランジスタは、ダイオード接続される。すなわち、ゲート端子６２ｂとソース端子６２ｃが接続される。
【００７４】
抵抗６３は、端子６３ａ、端子６３ｂを有する。また抵抗６５は、端子６５ａ、端子６５ｂを有する。制御信号出力端子６４に過電圧が印加されていない正常動作時は、制御信号出力端子６４は図７のレベルシフタ３１４などの回路に接続されているため、ハイインピーダンス状態となり、電界効果トランジスタのゲート端子６２ｂ、ソース端子６２ｃの電位が不安定となり、電界効果トランジスタの動作が不安定となる。その場合、抵抗６３、抵抗６５により、電界効果トランジスタのゲート端子５２ｂ、ソース端子５２ｃの電位を安定化させることができる。また、制御信号出力端子６４に過電圧が印加された場合、抵抗６３、６５により分圧された電圧がコンパレータ６６の正入力端子へ印加される。これにより、許容入力電圧が大きなコンパレータを使用しなくとも、過電圧検知信号を検知することが出来る。
【００７５】
コンパレータ６６は、制御信号出力端子６４の電圧を基準電圧発生器６７の発生する基準電圧と比較し、その結果を過電圧検知信号出力端子６８から出力する。
【００７６】
論理回路６１の出力端子（出力側）６１ｂは、電界効果トランジスタ６２のドレイン端子６２ａに接続される。電界効果トランジスタ６２のゲート端子６２ｂは、ソース端子６２ｃ、抵抗６３の端子６３ａ、制御信号出力端子６４に接続される。抵抗６３の端子６３ｂは抵抗６５の端子６５ａに接続され、抵抗６５の端子６５ｂはグラウンドに接続される。コンパレータ６６の正入力端子は、抵抗６３の端子６３ｂ及び抵抗６５の端子６５ａに接続される。コンパレータ６６の負入力端子は、基準電圧発生器６７の正極端子に接続される。基準電圧発生器６７の負極端子はグラウンドに接続される。基準電圧発生器６７で発生される基準電圧は、論理回路６１の通常時の出力端子（出力側）６１ｂの電圧に基づいて予め決定された電圧である。
【００７７】
通常は、制御信号出力端子６４に論理回路６１の動作電圧（論理回路６１の出力端子（出力側）６１ｂの電圧）以上の電圧が印加されることはない。よって、電界効果トランジスタ６２のドレイン端子６２ａとソース端子６２ｃとの間はオン状態となり、制御信号出力端子６４の電圧は、論理回路６１の出力端子（出力側）６１ｂの電圧と等しい。また、電界効果トランジスタ６２のドレイン端子６２ａとソース端子６２ｃとの間の抵抗は、抵抗６３、６５の合計よりも小さいので、抵抗６３、６５を介してグラウンドへ通流する電流はほとんどない。
【００７８】
また、抵抗６３を流れる電流がほとんどないため、例えば抵抗６３を抵抗６５より小さくする等によって、コンパレータ６６の正入力端子に印加される電圧を、略制御信号出力端子６４の電圧と等しくすることができる。コンパレータ６６の負入力端子に印加される基準電圧発生器６７の基準電圧を、例えば、通常時、論理回路６１の出力端子（出力側）６１ｂから電圧が印加されたときのコンパレータ６６の正入力端子に印加される電圧（略論理回路６１の出力端子（出力側）６１ｂの電圧に等しい電圧）より２０％大きい電圧とすることによって、通常時、コンパレータ６６の正入力端子に印加される電圧はコンパレータ６６の負入力端子に印加される電圧より小さいため、コンパレータ６６の出力端子に接続された過電圧検知信号出力端子６８からは検知信号が出力されない。
【００７９】
しかし、異常時、すなわち制御信号出力端子６４に論理回路６１の動作電圧（論理回路６１の出力端子（出力側）６１ｂの電圧）以上の過電圧が加えられた場合、電界効果トランジスタ６２のドレイン端子６２ａとソース端子６２ｃとの間がオフ状態となるため、論理回路６１の出力端子（出力側）６１ｂには、制御信号出力端子６４に加えられた過電圧が印加されることはない。
【００８０】
更に、電流が抵抗６３、６５を流れるが、例えば抵抗６３を抵抗６５より小さくする等によって、コンパレータ６６の正入力端子に印加される電圧を、略制御信号出力端子６４の電圧と等しくすることができる。ここで、制御信号出力端子６４に印加される電圧が、通常時の論理回路６１の出力端子（出力側）６１ｂの電圧に等しい電圧より２０％以上大きくなると、前述した基準電圧との大小関係が逆転し、コンパレータ６６の正入力端子に印加される電圧がコンパレータ６６の負入力端子に印加される電圧より大きくなるため、コンパレータ６６の出力端子に接続された過電圧検知信号出力端子６８からは検知信号が出力される。
【００８１】
また、第１の実施の形態と同様に、電界効果トランジスタ６２は、ドレイン端子６２ａにソース端子６２ｃよりも高い電圧を印加する場合を順方向、ソース端子６２ｃにドレイン端子６２ａより高い電圧を印加する場合を逆方向とするダイオードとして機能する。このようなダイオード接続された電界効果トランジスタを制御信号出力端子６４と論理回路６１の出力端子（出力側）６１ｂとの間に設けることによって、制御信号出力端子６４に論理回路６１の出力端子（出力側）６１ｂよりも高い電圧が印加された場合に、論理回路６１の破壊を防止することが出来る。
【００８２】
（第２の実施の形態）
次に、図９を参照し、第２の実施の形態に係る過電圧保護装置について説明する。
【００８３】
図９は、本実施の形態に係る過電圧保護装置の回路図である。
【００８４】
本実施の形態に係る過電圧保護装置は、遮断回路にダイオードを用いる点で、第１の実施の形態における過電圧保護装置と相違する。すなわち、第１の実施の形態において、遮断回路がダイオード接続された電界効果トランジスタであるのと相違し、本実施の形態においては、遮断回路がダイオードである。
【００８５】
本実施の形態におけるヘッド駆動制御部及びヘッドドライバの構成並びにその中における過電圧保護装置の構成は、第１の実施の形態と同一であり、図４に示される構成と同一である。ただし、本実施の形態に係る過電圧保護装置７０は、論理回路７１、遮断回路（ダイオード）７２、抵抗７３、制御信号出力端子７４を有するため、図４における過電圧保護装置５０、論理回路５１、遮断回路５２、制御信号出力端子５４の各々の符号は、かっこ内の符号であり、過電圧保護装置７０、論理回路７１、遮断回路７２、制御信号出力端子７４である。
【００８６】
論理回路７１は、図４に示すように、制御信号出力端子７４、ＦＦＣ１２１を介して被制御部であるヘッドドライバ２０８を制御する制御信号を発生する。論理回路７１は、図９に示すように、入力端子（入力側）７１ａ、出力端子（出力側）７１ｂを有する。入力端子（入力側）７１ａにデジタル信号が入力された場合、出力端子（出力側）７１ｂには、論理的に入力端子（入力側）７１ａに加えられた値と同じ値が出力されるか、もしくは、入力端子（入力側）７１ａに加えられた値に対してＡＮＤ、ＯＲ、ＮＯＴ、ＸＯＲなどの論理演算した結果が出力される。この回路は、通常、ＴＴＬ回路、ＣＭＯＳ回路などにより構成されており、５Ｖ以下の低電圧にて動作し、入力、出力電圧も通常は５Ｖ以下である。
【００８７】
遮断回路７２は、第１の実施の形態と異なり、ダイオードであり、アノード端子７２ａ、カソード端子７２ｂを有する。
【００８８】
抵抗７３は、端子７３ａ、端子７３ｂを有する。制御信号出力端子７４に過電圧が印加されていない正常動作時は、制御信号出力端子７４は図７のレベルシフタ３１４などの回路に接続されているため、ハイインピーダンス状態となり、ダイオードのカソード端子７２ｂの電位が不安定となり、ダイオードの動作が不安定となる。その場合、抵抗７３により、ダイオードのカソード端子７２ｂの電位を安定化させることができる。
【００８９】
論理回路７１の出力端子（出力側）７１ｂは、ダイオード７２のアノード端子７２ａに接続される。ダイオード７２のカソード端子７２ｂは、抵抗７３の端子７３ａ、制御信号出力端子７４に接続される。抵抗７３の端子７３ｂはグラウンドに接続される。
【００９０】
通常は、制御信号出力端子７４に論理回路７１の動作電圧（論理回路７１の出力端子（出力側）７１ｂの電圧）以上の電圧が印加されることはない。よって、ダイオード７２のアノード端子７２ａとカソード端子７２ｂとの間はオン状態となり、制御信号出力端子７４の電圧は、論理回路７１の出力端子（出力側）７１ｂの電圧と等しい。また、ダイオード７２のアノード端子７２ａとカソード端子７２ｂとの間の抵抗は、抵抗７３よりも小さいので、抵抗７３を介してグラウンドへ通流する電流はほとんどない。
【００９１】
しかし、異常時、すなわち制御信号出力端子７４に論理回路７１の動作電圧（論理回路７１の出力端子（出力側）７１ｂの電圧）以上の過電圧が加えられた場合、ダイオード７２のアノード端子７２ａとカソード端子７２ｂとの間がオフ状態となるため、論理回路７１の出力端子（出力側）７１ｂには、制御信号出力端子７４に加えられた過電圧が印加されることはない。
【００９２】
このように、ダイオード７２を制御信号出力端子７４と論理回路７１の出力端子（出力側）７１ｂとの間に設けることによって、制御信号出力端子７４に論理回路７１の出力端子（出力側）７１ｂよりも高い電圧が印加された場合に、論理回路７１の破壊を防止することが出来る。
【００９３】
（第２の実施の形態の変形例）
次に、図１０を参照し、第２の実施の形態の変形例について説明する。
【００９４】
図１０は、本変形例に係る過電圧保護装置の回路図である。
【００９５】
本変形例における過電圧保護装置は、制御信号出力端子に過電圧が印加された場合に、検知信号を出力する点で、第２の実施の形態における制御回路と相違する。すなわち、第２の実施の形態において、制御信号出力端子に過電圧が印加された場合に検知する手段を有しないのと相違し、本変形例における過電圧保護装置は、制御信号出力端子に接続され、制御信号出力端子の電圧と、論理回路の出力側の通常時の電圧に基づく基準電圧とを比較する比較回路を有し、制御信号出力端子に基準電圧よりも高い電圧が印加された場合に、比較回路の出力端子から検知信号を出力することを特徴とする。
【００９６】
また、本変形例は、第１の実施の形態の変形例において、遮断回路にダイオードを用いる構成と同じである。
【００９７】
本変形例におけるヘッド駆動制御部及びヘッドドライバの構成並びにその中における過電圧保護装置の構成は、第１の実施の形態の変形例と同一であり、図７に示される構成と同一である。ただし、本変形例に係る過電圧保護装置８０は、論理回路８１、遮断回路（ダイオード）８２、抵抗８３、制御信号出力端子８４、抵抗８５、コンパレータ（比較回路）８６、基準電圧発生器８７、過電圧検知信号出力端子８８を有するため、図７における過電圧保護装置６０、論理回路６１、遮断回路６２、制御信号出力端子６４の各々の符号は、かっこ内の符号であり、過電圧保護装置８０、論理回路８１、遮断回路８２、制御信号出力端子８４である。
【００９８】
論理回路８１は、図７に示すように、制御信号出力端子８４、ＦＦＣ１２１を介して被制御部であるヘッドドライバ２０８を制御する制御信号を発生する。論理回路８１は、図１０に示すように、入力端子（入力側）８１ａ、出力端子（出力側）８１ｂを有する。入力端子（入力側）８１ａにデジタル信号が入力された場合、出力端子（出力側）８１ｂには、論理的に入力端子（入力側）８１ａに加えられた値と同じ値が出力されるか、もしくは、入力端子（入力側）８１ａに加えられた値に対してＡＮＤ、ＯＲ、ＮＯＴ、ＸＯＲなどの論理演算した結果が出力される。この回路は、通常、ＴＴＬ回路、ＣＭＯＳ回路などにより構成されており、５Ｖ以下の低電圧にて動作し、入力、出力電圧も通常は５Ｖ以下である。
【００９９】
遮断回路８２は、ダイオードであり、アノード端子８２ａ、カソード端子８２ｂを有する。
【０１００】
抵抗８３は、端子８３ａ、端子８３ｂを有する。また抵抗８５は、端子８５ａ、端子８５ｂを有する。制御信号出力端子８４に過電圧が印加されていない正常動作時は、制御信号出力端子８４には図７のレベルシフタ３１４などの回路に接続されているため、ハイインピーダンス状態となり、ダイオードのカソード端子８２ｂの電位が不安定となり、電界効果トランジスタの動作が不安定となる。その場合、抵抗８３、８５により、ダイオードのカソード端子８２ｂの電位を安定化させることができる。また、制御信号出力８４に過電圧が印加された場合、抵抗８３、８５により分圧された電圧がコンパレータ８６の正入力端子へ印加される。これにより、許容入力電圧が大きなコンパレータを使用しなくとも、過電圧検知信号を検知することが出来る。
【０１０１】
コンパレータ８６は、制御信号出力端子８４の電圧を基準電圧発生器８７の発生する基準電圧と比較し、その結果を過電圧検知信号出力端子８８から出力する。
【０１０２】
論理回路８１の出力端子（出力側）８１ｂは、ダイオード８２のアノード端子８２ａに接続される。ダイオード８２のカソード端子８２ｂは、抵抗８３の端子８３ａ、制御信号出力端子８４に接続される。抵抗８３の端子８３ｂは抵抗８５の端子８５ａに接続され、抵抗８５の端子８５ｂはグラウンドに接続される。コンパレータ８６の正入力端子は、抵抗８３の端子８３ｂ及び抵抗８５の端子８５ａに接続される。コンパレータ８６の負入力端子は、基準電圧発生器８７の正極端子に接続される。基準電圧発生器８７の負極端子はグラウンドに接続される。基準電圧発生器８７で発生される基準電圧は、論理回路８１の通常時の出力端子（出力側）８１ｂの電圧に基づいて予め決定された電圧である。
【０１０３】
通常は、制御信号出力端子８４に論理回路８１の動作電圧（論理回路８１の出力側の電圧）以上の電圧が印加されることはない。よって、ダイオード８２のアノード端子８２ａとカソード端子８２ｂとの間はオン状態となり、制御信号出力端子８４の電圧は、論理回路８１の出力端子（出力側）８１ｂの電圧と等しい。また、ダイオード８２のアノード端子８２ａとカソード端子８２ｂとの間の抵抗は、抵抗８３、８５の合計よりも小さいので、抵抗８３、８５を介してグラウンドへ通流する電流はほとんどない。
【０１０４】
また、抵抗８３を流れる電流がほとんどないため、例えば抵抗８３を抵抗８５より小さくする等によって、コンパレータ８６の正入力端子に印加される電圧を、略制御信号出力端子８４の電圧と等しくすることができる。コンパレータ８６の負入力端子に印加される基準電圧発生器８７の基準電圧を、例えば、通常時、論理回路８１の出力端子（出力側）８１ｂから電圧が印加されたときのコンパレータ８６の正入力端子に印加される電圧（略論理回路８１の出力端子（出力側）８１ｂの電圧に等しい電圧）より２０％大きい電圧とすることによって、通常時、コンパレータ８６の正入力端子に印加される電圧はコンパレータ８６の負入力端子に印加される電圧より小さいため、コンパレータ８６の出力端子に接続された過電圧検知信号出力端子８８からは検知信号が出力されない。
【０１０５】
しかし、異常時、すなわち制御信号出力端子８４に論理回路８１の動作電圧（論理回路８１の出力端子（出力側）８１ｂの電圧）以上の過電圧が加えられた場合、ダイオード８２のアノード端子８２ａとカソード端子８２ｃとの間がオフ状態となるため、論理回路８１の出力端子（出力側）８１ｂには、制御信号出力端子８４に加えられた過電圧が印加されることはない。
【０１０６】
更に、電流が抵抗８３、８５を流れるが、例えば抵抗８３を抵抗８５より小さくする等によって、コンパレータ８６の正入力端子に印加される電圧を、略制御信号出力端子８４の電圧と等しくすることができる。ここで、制御信号出力端子８４に印加される電圧が、通常時の論理回路８１の出力端子（出力側）８１ｂの電圧に等しい電圧より２０％以上大きくなると、前述した基準電圧との大小関係が逆転し、コンパレータ８６の正入力端子に印加される電圧がコンパレータ８６の負入力端子に印加される電圧より大きくなるため、コンパレータ８６の出力端子に接続された過電圧検知信号出力端子８８からは検知信号が出力される。
【０１０７】
このように、ダイオード８２を制御信号出力端子８４と論理回路８１の出力端子（出力側）８１ｂとの間に設けることによって、制御信号出力端子８４に論理回路８１の出力端子（出力側）８１ｂよりも高い電圧が印加された場合に、論理回路８１の破壊を防止することが出来る。
【０１０８】
以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施の形態に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置の機構部の全体構成を説明する側面説明図である。
【図２】本発明の第１の実施の形態に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置の機構部の全体構成を説明する平面説明図である。
【図３】本発明の第１の実施の形態に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置の制御部の概要を説明するブロック説明図である。
【図４】本発明の第１の実施の形態に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置の制御部におけるヘッド駆動制御部及びヘッドドライバの一例を説明するブロック説明図である。
【図５】本発明の第１の実施の形態に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置のヘッドドライバのアナログスイッチの一例を説明する説明図である。
【図６】本発明の第１の実施の形態に係る過電圧保護装置の回路図である。
【図７】本発明の第１の実施の形態の変形例に係る過電圧保護装置を説明するための図であり、過電圧保護装置を含むインクジェット記録装置の制御部におけるヘッド駆動制御部及びヘッドドライバの一例を説明するブロック説明図である。
【図８】本発明の第１の実施の形態の変形例に係る過電圧保護装置の回路図である。
【図９】本発明の第２の実施の形態に係る過電圧保護装置の回路図である。
【図１０】本発明の第２の実施の形態の変形例に係る過電圧保護装置の回路図である。
【図１１】インクジェット記録装置において、記録ヘッドがキャリッジに搭載される様子を示す斜視図である。
【図１２】インクジェット記録装置において、キャリッジ内で記録ヘッドと中継基板を接続する様子を示す図である。
【符号の説明】
【０１１０】
４  キャリッジ
１１  記録ヘッド
２２  記録媒体（用紙）
３１  搬送ベルト
３２  搬送ローラ
３６  搬送モータ
５０、６０、７０、８０  過電圧保護装置
５１、６１、７１、８１  論理回路
５１ａ、６１ａ、７１ａ、８１ａ  入力端子
５１ｂ、６１ｂ、７１ｂ、８１ｂ  出力端子
５２、６２  遮断回路（電界効果トランジスタ）
５２ａ、６２ａ  ドレイン端子
５２ｂ、６２ｂ  ゲート端子
５２ｃ、６２ｃ  ソース端子
５３、６３、６５、７３、８３、８５  抵抗
５３ａ、６３ａ、６５ａ、７３ａ、８３ａ、８５ａ  端子
５３ｂ、６３ｂ、６５ｂ、７３ｂ、８３ｂ、８５ｂ  端子
５４、６４、７４、８４  制御信号出力端子
６６、８６  コンパレータ
６７、８７  基準電圧発生器
６８、８８  過電圧検知信号出力端子
７２、８２  遮断回路（ダイオード）
１２０  フレキシブル基板
１２１  ＦＦＣ（フレキシブルフラットケーブル）
１２２  プリント配線板（中継基板）
１２３  コネクタ
２００  制御部
２０７  ヘッド駆動制御部
２０８  ヘッドドライバ
３０１  駆動波形生成回路
３０２  データ転送部
【図１】
2010052185.tif 000003
【図２】
2010052185.tif 000004
【図３】
2010052185.tif 000005
【図４】
2010052185.tif 000006
【図５】
2010052185.tif 000007
【図６】
2010052185.tif 000008
【図７】
2010052185.tif 000009
【図８】
2010052185.tif 000010
【図９】
2010052185.tif 000011
【図１０】
2010052185.tif 000012
【図１１】
2010052185.tif 000013
【図１２】
2010052185.tif 000014