(57)【要約】【課題】トランジスタやダイオードなどの回路素子が形成されている半導体装置において、安価で高い信頼性を持つ非破壊ＥＳＤ保護素子を有する半導体装置を提供することを課題とする。【解決手段】回路素子と、前記回路素子を静電破壊から保護するための静電気保護素子と、前記静電気保護素子と接続する回路グラウンド線又は回路電源線とを備え、前記静電気保護素子が、前記回路素子と接続する第１導電体と、前記回路グラウンド線又は回路電源線と接続する第２導電体とを備え、前記第１導電体と第２導電体とが、前記第１導電体に印加されたサージ電流を第２導電体へ静電放電し得る間隔の空隙を介して重なるように配置され、前記第１導電体、前記第２導電体、又は前記第１導電体及び第２導電体の両方が、前記重なるように配置された部位の内、少なくとも１部の全周囲において、前記空隙を含む空間内に備えられていることを特徴とする半導体装置により上記課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路素子と、前記回路素子を静電破壊から保護するための静電気保護素子と、前記静電気保護素子と接続する回路グラウンド線又は回路電源線とを備え、
前記静電気保護素子が、前記回路素子と接続する第１導電体と、前記回路グラウンド線又は回路電源線と接続する第２導電体とを備え、
前記第１導電体と第２導電体とが、前記第１導電体に印加されたサージ電流を第２導電体へ静電放電し得る間隔の空隙を介して重なるように配置され、
前記第１導電体、前記第２導電体、又は前記第１導電体及び第２導電体の両方が、前記重なるように配置された部位の内、少なくとも１部の全周囲において、前記空隙を含む空間内に備えられていることを特徴とする半導体装置。
【請求項２】
前記重なる部位において、前記第１導電体が、第２導電体の上部又は下部に、あるいは第２導電体と水平に位置する請求項１に記載の半導体装置。
【請求項３】
前記第１導電体、前記第２導電体、又は前記第１導電体及び第２導電体の両方は、その一端が固定され、かつその他端が開放端であることにより、片持ち構造を有している請求項１又は２に記載の半導体装置。
【請求項４】
前記第１導電体、前記第２導電体、又は前記第１導電体及び第２導電体の両方は、その両端が固定され、かつその中央が全周囲に空間を備えることで、両持ち構造を有している請求項１又は２に記載の半導体装置。
【請求項５】
前記第１導電体、前記第２導電体、又は前記第１導電体及び第２導電体の両方は、十字構造を有し、前記十字構造の四端が固定されることで、両持ち構造を有している請求項４に記載の半導体装置。
【請求項６】
前記第１導電体と第２導電体とが、前記重なる部位に、両導電体の直接接触を防止しうる部材を備えている請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記空間が、密閉されている請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１導電体と第２導電体の少なくとも一方が、前記重なる部位の少なくとも一部に、前記一部以外の部分より短い間隔を有する請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１導電体、前記第２導電体、又は前記第１導電体及び第２導電体の両方が、前記重なる部位において、前記第１導電体と第２導電体との間隔を短くしうる突起を有する請求項８に記載の半導体装置。
【請求項１０】
前記第１導電体、前記第２導電体、又は前記第１導電体及び第２導電体の両方が、前記重なる部位において、ばね形状を有する請求項１〜９に記載の半導体装置。
【請求項１１】
前記第１導電体及び第２導電体が、アルミニウム、銅又はポリシリコンからなる導電体である請求項１〜１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記固定が、酸化シリコン、窒化シリコン、ＳＯＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ及びポリイミド系樹脂から選択される材料の層に挟むことでなされる請求項３〜１１のいずれか１つに記載の半導体装置。
【請求項１３】
回路素子と、前記回路素子を静電破壊から保護するための静電気保護素子と、前記静電気保護素子と接続する回路グラウンド線又は回路電源線とを備え、
前記静電気保護素子が、前記回路素子と接続する第１導電体と、前記回路グラウンド線又は回路電源線と接続する第２導電体とを備え、
前記第１導電体と第２導電体とが、前記第１導電体に印加されたサージ電流を第２導電体へ静電放電し得る間隔の空隙を介して重なるように配置され、
前記第１導電体、前記第２導電体、又は前記第１導電体及び第２導電体の両方が、前記重なるように配置された部位の内、少なくとも１部の全周囲において、前記空隙を含む空間内に備えられていることを特徴とする半導体装置の製造方法であり、
前記空間が、空間の形成を所望する位置に空間形成用犠牲層を形成した後、空間の形成を所望する位置の空間形成用犠牲層を除去することで得られることを特徴とする半導体装置の製造方法。
【請求項１４】
前記空間が、
導電体Ａを形成する工程、前記導電体Ａを前記空間形成用犠牲層で覆う工程、前記空間形成用犠牲層上に導電体Ｂを形成する工程、空間の形成を所望する位置の前記空間形成用犠牲層を等方性エッチングにより除去する工程、
により形成され、
前記導電体Ａが第１導電体のとき前記導電体Ｂは第２導電体であり、前記導電体Ａが第２導電体のとき前記導電体Ｂは第１導電体である請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記空間が、
第１空間形成用犠牲層上に導電体Ａを形成する工程、前記導電体Ａを第２空間形成用犠牲層で覆う工程、前記第２空間形成用犠牲層上に導電体Ｂを形成する工程、前記導電体Ｂに開口を形成する工程、空間の形成を所望する位置の前記第１及び第２空間形成用犠牲層を前記開口を介して等方性エッチングする工程、
により形成され、
前記導電体Ａが第１導電体のとき前記導電体Ｂは第２導電体であり、前記導電体Ａが第２導電体のとき前記導電体Ｂは第１導電体である請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記空間が、
導電体Ａを形成する工程、前記導電体Ａを第３空間形成用犠牲層で覆う工程、前記第３空間形成用犠牲層上に第４空間形成用犠牲層を形成する工程、前記第４空間形成用犠牲層に開口を形成する工程、空間の形成を所望する位置の前記第３空間形成用犠牲層を等方性エッチングにより除去する工程、第４空間形成用犠牲層上に前記導電体Ｂを形成する工程、
により形成され、
前記導電体Ａが第１導電体のとき前記導電体Ｂは第２導電体であり、前記導電体Ａが第２導電体のとき前記導電体Ｂは第１導電体であり、
前記導電体ＡとＢの重なる部位に位置する前記第４空間形成用犠牲層が、両導電体の直接接触を防止しうる誘電膜の役割を果たす請求項１３に記載の半導体装置の製造方法。
【請求項１７】
前記空間が、
前記導電体Ａを前記空間形成用犠牲層で覆う工程と、前記空間形成用犠牲層上に導電体Ｂを形成する工程との間に、空間の形成を所望する位置の前記空間形成用犠牲層の厚さを減少させる工程を備えた請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記導電体Ａを前記空間形成用犠牲層で覆う工程と、前記空間形成用犠牲層上に導電体Ｂを形成する工程との間に、空間の形成を所望する位置の前記空間形成用犠牲層に貫通しない穴を開ける工程を備えることで、
得られる導電体Ｂが、前記空間において、前記導電体Ａと導電体Ｂとの間隔を短くしうる突起を備える請求項１４に記載の半導体装置の製造方法。
【請求項１９】
前記空間形成用犠牲層、前記第１〜４空間形成用犠牲層が、シリコン酸化膜、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ポリイミド系有機膜から選択される請求項１４〜１８に記載の半導体装置の製造方法。
【請求項２０】
前記開口が、平面視で、四角形、円形又はスリット形状を有する請求項１５、１６及び１９のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。更に詳しくは、本発明は、静電気保護素子を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置中の回路素子は、微細化が進み、複雑、高密度になっているため、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）により破壊されやすくなっている。破壊を防ぐ対策として、半導体装置の中に、静電気保護素子（以下、ＥＳＤ保護素子ともいう）を組み込むことで、静電気を効率的にかつ安全な経路で放電させて回路素子を保護する技術が知られている。ＥＳＤ保護素子は、ダイオード、抵抗、バイポーラ、ＭＯＳ、サイリスタ等で構成されているが、回路構成が複雑であり、かつ占有面積が大きいという課題がある。
別の対策として、スパークギャップを利用した静電気保護素子が提案されている。例えば、特表２００３−５３３０１３号公報（特許文献１）では、プリント基板に使用される技術であるが、図２４に示すように、互いに対向した導電体１１２及び１１４が空隙により空間的に相互に分離された静電気保護素子が提案されている。図中Ｘは、回路素子である。この静電気保護素子では、静電気は、空隙間の火花放電により、グランド端子等に放電される。
【０００３】
また、特表２００７−５２００７４号公報（特許文献２）では、図２５（ａ）及び（ｂ）に示すような、静電気保護素子が提案されている。この静電気保護素子は、間隔を設けられた一対の中心電極及び周辺電極を有し、中心電極が第１導電体２１４によって形成され、周辺電極が第２導電体２１２によって形成されている。この電極対は、環状の空隙ａによって分離されている。空隙ａは、絶縁層からなるベース層２１１、中心電極及び周辺電極の側壁、両電極の接触を防ぐ誘電層２１３によって密閉されている。図中２１０は基板を意味する。
【特許文献１】特表２００３−５３３０１３号公報
【特許文献２】特表２００７−５２００７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１では、プリント基板のような支持基板上でのＥＳＤ保護素子である。そのため、空隙はレーザーで加工されており、広い空隙幅しか実現できない。その結果、低耐圧の半導体チップ内の回路素子用のＥＳＤ保護素子には不十分であった。
また、特許文献２では、空隙ａの幅が誘電層２１３のエッチングにより決定されるため、エッチングレートのばらつきにより空隙幅の精密な制御が難しい。加えて、第２導電体２１２の膜厚ばらつきによっても、空隙幅の精密な制御が難しかった。
更に、両文献とも対向する導電体は固定されているため、火花放電耐圧が一律に決定してしまう。従って、内部回路動作電源電圧以上、内部回路耐圧以下の所望の値に火花放電耐圧を制御することが、そもそも困難であった。
【課題を解決するための手段】
【０００５】
本発明の発明者等は、上記従来の問題に鑑み、鋭意検討の結果、安価で高い信頼性を持つ非破壊ＥＳＤ保護素子を有する半導体装置を見出し、本発明をなすに至った。
かくして本発明によれば、  回路素子と、前記回路素子を静電破壊から保護するための静電気保護素子と、前記静電気保護素子と接続する回路グラウンド線又は回路電源線とを備え、
前記静電気保護素子が、前記回路素子と接続する第１導電体と、前記回路グラウンド線又は回路電源線と接続する第２導電体とを備え、
前記第１導電体と第２導電体とが、前記第１導電体に印加されたサージ電流を第２導電体へ静電放電し得る間隔の空隙を介して重なるように配置され、
前記第１導電体、前記第２導電体、又は前記第１導電体及び第２導電体の両方が、前記重なるように配置された部位の内、少なくとも１部の全周囲において、前記空隙を含む空間内に備えられていることを特徴とする半導体装置が提供される。
更に、本発明によれば、上記半導体装置の製造方法であり、
前記空間が、空間の形成を所望する位置に空間形成用犠牲層を形成した後、空間の形成を所望する位置の空間形成用犠牲層を除去することで得られることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明の半導体装置によれば、サージ電流が印加された場合、空隙により分離されている導電体間で静電力が発生する。この静電力は、空間内に存在する導電体を、空隙幅が狭まるように可動させる。空隙幅が狭まった結果、内部回路素子耐圧より低い電圧で火花放電による静電放電が可能となる。静電力が働かない通常の回路動作は、火花放電に要する電圧が内部回路電圧より高いため、影響を受けない。つまり、サージ電流の発生時のみ静電気保護素子が動作するため、素子の信頼性が高い。
上記動作の様子を図２を用いて説明する。図２は静電気保護素子及び回路素子の模式的な電圧−電流特性グラフである。図中、（ａ）は、回路素子の通常動作時の静電力による導電体が可動しない場合の静電気保護素子の特性であり、（ｄ）は回路素子の特性である。静電気保護素子は、回路素子と比べ放電耐圧が高い。サージ電流が印加されることによる静電力で導電体間の空隙幅が狭まると、導電体間の火花放電電圧は、特性（ｂ）及び（ｃ）のように、回路素子の耐圧より低くなる。図中、（ｂ）は導電体同士の接触が防止されている場合の特性、（ｃ）は導電体同士が接触する場合の特性を示している。
本発明の半導体装置を構成する静電気保護素子は、半導体製造技術で作製できるため、製造コストを低減及びチップサイズを縮小できる。
【発明を実施するための最良の形態】
【０００７】
本発明の半導体装置は、回路素子（例えば、トランジスタ、ダイオード）と、回路素子を静電破壊から保護するための静電気保護素子と、静電気保護素子と接続する回路グラウンド線又は回路電源線とを備えている。この内、静電気保護素子は、回路素子と接続する第１導電体と、回路グラウンド線又は回路電源線と接続する第２導電体とを備えている。
第１導電体と第２導電体とは、第１導電体に印加されたサージ電流を第２導電体へ静電放電し得る間隔の空隙を介して重なるように配置されている。更に、第１導電体及び／又は第２導電体が、重なるように配置された部位の内、少なくとも１部の全周囲において、空隙を含む空間内に備えられている。第１導電体と第２導電体とが、重なる部位において、このような構成を有していることで、空間内に位置する第１導電体及び／又は第２導電体が、サージ電流の静電放電時に、静電力により可動する（しなる）ことで、より容易に静電放電が可能となる。
【０００８】
例えば、第１導電体と第２導電体との間の最短の空隙の幅としては、０．０５〜２．０μｍとすることができる。更に、空間内に備えられている第１導電体及び／又は第２導電体の静電力により可動する方向の厚さは、０．０５〜２．０μｍとすることができる。
第１導電体と第２導電体の配置は、サージ電流を静電放電することができさえすれば、特に限定されない。例えば、製造の容易性の観点から、第１導電体が、第２導電体の上部又は下部に位置していてもよく、第２導電体と水平に位置していてもよい。
また、空間内に位置する第１導電体及び／又は第２導電体の平面視の構造は、サージ電流を静電放電することができさえすれば、特に限定されない。例えば、平面視で、直線状の構造を有していてもよく、十字構造を有していてもよく、ばね形状を有していてもよい。更に、これら構造は、その一端が固定されていてもよく、全末端が固定されていてもよい。前者を方持ち構造、後者を両持ち構造と称する。
【０００９】
空間内に位置する第１導電体及び／又は第２導電体は、両導電体の重なる部分の間隔が、他の部分より短くなるように配置されていてもよい。この配置により、重なる部分で静電放電を容易に行うことができ、他の部分での両導電体間に絶縁性を確保することができる。この配置の場合、両導電体の重なる部分の間隔は、他の部分の間隔の７０％以下であることが好ましく、２０〜５０％であることがより好ましい。
【００１０】
更に、空間内に位置する第１導電体及び／又は第２導電体は、両導電体の重なる部分において、第１導電体と第２導電体との間隔を短くしうる突起を有してもよい。突起を有することで、重なる部分で静電放電を容易に行うことができ、他の部分での両導電体間に絶縁性を確保することができる。突起の高さは、突起の頂点と対向する導電体との間隔が、突起のない箇所の導電体の間隔の７０％以下となるような高さであることが好ましく、２０〜５０％となるような高さであることがより好ましい。
【００１１】
第１導電体及び第２導電体は、導電体である限り、使用できる材料は特に限定されない。例えば、アルミニウム、銅又はポリシリコンからなる導電材料を導電体の材料として使用できる。
ところで、第１導電体と第２導電体とが、重なる部位において直接対向する場合、静電放電時に両者が直接接触し、静電防止機能を果たさなくなることがある。両導電体の直接接触を防止するために、両導電体間にはそれを防止しうる部材が備えられていてもよい。このような部材としては、例えば、酸化シリコン、窒化シリコン、ＳＯＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ及びポリイミド系樹脂から選択される材料が挙げられる。
【００１２】
本発明の半導体装置の製造方法は、第１導電体及び／又は第２導電体を空間内に位置させる工程を少なくとも備えている。空間内に位置させる方法は、例えば、空間の形成を所望する位置に空間形成用犠牲層を形成した後、空間の形成を所望する位置の空間形成用犠牲層を除去することで得ることができる。空間形成用犠牲層（以下の第１〜４空間形成用犠牲層を含む）としては、例えば、酸化シリコン、窒化シリコン、ＳＯＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ及びポリイミド系樹脂から選択される材料層が挙げられる。また、空間形成用犠牲層は、除去されない他の部分において、両導電体間を絶縁するための誘電層として使用できる。
【００１３】
具体的には、空間は、以下の方法（１）〜（３）、
（１）導電体Ａを形成する工程、導電体Ａを空間形成用犠牲層で覆う工程、空間形成用犠牲層上に導電体Ｂを形成する工程、空間の形成を所望する位置の空間形成用犠牲層を等方性エッチングにより除去する工程、
（２）第１空間形成用犠牲層上に導電体Ａを形成する工程、導電体Ａを第２空間形成用犠牲層で覆う工程、第２空間形成用犠牲層上に導電体Ｂを形成する工程、導電体Ｂに開口を形成する工程、空間の形成を所望する位置の第１及び第２空間形成用犠牲層を開口を介して等方性エッチングする工程、
（３）導電体Ａを形成する工程、導電体Ａを第３空間形成用犠牲層で覆う工程、第３空間形成用犠牲層上に第４空間形成用犠牲層を形成する工程、第４空間形成用犠牲層に開口を形成する工程、空間の形成を所望する位置の第３空間形成用犠牲層を等方性エッチングにより除去する工程、第４空間形成用犠牲層上に導電体Ｂを形成する工程、
のいずれかを経ることにより形成できる。
【００１４】
上記方法（１）〜（３）において、導電体Ａが第１導電体のとき導電体Ｂは第２導電体であり、導電体Ａが第２導電体のとき導電体Ｂは第１導電体である。また、上記方法（１）〜（３）を構成する各工程は、公知の技術を利用して行うことができる。
方法（３）では、導電体ＡとＢの重なる部位に位置する第４空間形成用犠牲層には、両導電体の直接接触を防止しうる誘電膜の役割も果たさせることができる。
更に、第１導電体及び／又は第２導電体を、両導電体の重なる部分の間隔より、他の部分より短くさせる配置は、以下の工程を方法（１）に追加することで実現できる。
即ち、導電体Ａを空間形成用犠牲層で覆う工程と、空間形成用犠牲層上に導電体Ｂを形成する工程との間に、空間の形成を所望する位置の空間形成用犠牲層の厚さを減少させる工程を追加することである。この工程も、公知の技術を利用して行うことができる。
【００１５】
更にまた、空間内に位置する第１導電体及び／又は第２導電体に、両導電体の重なる部分において、第１導電体と第２導電体との間隔を短くしうる突起の形成は、以下の工程を方法（１）に追加することで実現できる。
即ち、導電体Ａを空間形成用犠牲層で覆う工程と、空間形成用犠牲層上に導電体Ｂを形成する工程との間に、空間の形成を所望する位置の空間形成用犠牲層に貫通しない穴を開ける工程を追加することである。この工程も、公知の技術を利用して行うことができる。
【００１６】
以下、本発明について、実施の形態を示しながら具体的に説明する。まず、半導体装置の実施の形態、次いで、製造方法の実施の形態について説明する。
＜１＞半導体装置
（１−１）半導体装置１
図１（ａ）及び（ｂ）は、半導体装置１の要部の概略平面図及び概略断面図である。
図１（ａ）及び（ｂ）に示すように、半導体装置１中のＥＳＤ保護素子は、半導体基板１０上に第１誘電層１１が、第１誘電層１１上に第２導電体１２が、第２導電体１２上に第２誘電層１３が形成されている。更に、第２誘電層１３上に第１導電体１４が、第１導電体１４上に第３誘電体１５が、第３誘電体１５上に空間形成層１９が形成されている。第１導電体１４の一部は、空間１７内にて浮いた状態で配置されている。つまり、この一部と第２導電体１２との間が空隙１８により空間的に分離されている。また、空間１７を覆うように保護層２３が配置されている。
【００１７】
また、半導体装置にはトランジスタやダイオード等の回路素子（図示せず）が形成されている。第１導電体１４は、ＶＩＡ（図示せず）を介して回路素子と電気的に接続されている。
なお、半導体装置１では、半導体基板１０はＳｉ基板であるものとする。但し、半導体基板としては、これに限定されることなく、ＧａＡｓ基板等の半導体基板として使用可能な種々の基板を用いることができる。
【００１８】
半導体装置内の回路素子の耐圧は様々である。しかし、回路素子を保護するためのＥＳＤ保護素子は、その様々な耐圧より低い電圧で動作しなければならない。半導体装置１中の第１導電体は、第２導電体との間に働く静電力により、機械的に変位可能に形成されている。そのため、サージ電流の印加時の静電力は、第１導電体を下方に変位させて、第１導電体と第２導電体との空隙の距離をより小さくさせる。この結果、両導電体間の火花放電開始電圧を低下させることができる。従って、回路素子を破壊せずに、両導電体間の放電が確実に行われる。
また、半導体装置１の空間１７が保護層２３により密閉されることで、火花放電を安定化させることが可能である。更に、密閉された空間１７には、空気やその他の気体を封入してもよい。
【００１９】
（１−２）半導体装置２
図４（ａ）及び（ｂ）は、半導体装置２の要部の概略平面図及び概略断面図である。
図４（ａ）及び（ｂ）に示すように、半導体装置２中のＥＳＤ保護素子は、半導体基板１０上に第１誘電層１１が、第１誘電層１１上に第２導電体１２が、第２導電体１２上に第２誘電層１３が形成されている。更に、第２誘電層１３上に第１導電体１４が形成されている。第２導電体１２の一部は、空間１７内にて浮いた状態で配置されている。つまり、この一部と第１導電体１４との間が空隙１８により空間的に分離されている。また、空間１７を覆うように空間形成層１９が配置されている。
第２導電体は、第１導電体との間に働く静電力により、機械的に変位可能に形成されている。そのため、サージ電流の印加時の静電力は、第２導電体を上方に変位させて、第１導電体と第２導電体との空隙の距離をより小さくさせる。この結果、両導電体間の火花放電開始電圧を低下させることができる
【００２０】
（１−３）半導体装置３
図６（ａ）及び（ｂ）は、半導体装置３の要部の概略平面図及び概略断面図である。
図６（ａ）及び（ｂ）に示すように、半導体装置３中のＥＳＤ保護素子は、半導体基板１０上に第１誘電層１１が、第１誘電層１１上に第１導電体１４が、第１導電体１４上に第２誘電層１３が形成されている。更に、第２誘電層１３上に第２導電体１２が形成されている。第１導電体１４の一部は、空間１７内にて浮いた状態で配置されている。つまり、この一部と第２導電体１２との間が空隙１８により空間的に分離されている。また、空間１７を覆うように保護層２３が配置されている。
第１導電体は、第２導電体との間に働く静電力により、機械的に変位可能に形成されている。そのため、サージ電流の印加時の静電力は、第１導電体を上方に変位させて、第１導電体と第２導電体との空隙の距離をより小さくさせる。この結果、両導電体間の火花放電開始電圧を低下させることができる
【００２１】
（１−４）半導体装置４
図８は、半導体装置４の要部の概略断面図である。
図８に示すように、半導体装置４中のＥＳＤ保護素子は、半導体基板１０上に第１誘電層１１が、第１誘電層１１上に第１導電体１４及び第２導電体１２が形成されている。また、第１導電体１４及び第２導電体１２上に第２誘電層１３が、第２誘電体１３上に空間形成層１９が形成されている。第１導電体１４の一部は、空間１７内にて浮いた状態で配置されている。つまり、この一部と第２導電体１２との間が空隙１８により空間的に分離されている。また、空間１７を覆うように保護層２３が配置されている。
第１導電体は、第２導電体との間に働く静電力により、機械的に変位可能に形成されている。そのため、サージ電流の印加時の静電力は、第１導電体を水平方向に変位させて、第１導電体と第２導電体との空隙の距離をより小さくさせる。この結果、両導電体間の火花放電開始電圧を低下させることができる
【００２２】
（１−５）他の半導体装置
以上、半導体装置１〜４で説明した変位可能な導電体は、その一端が誘電層に固定され、他端の開放端を可動とする、いわゆる片持ち形式を有している。この形式以外に、図１０（ａ）及び（ｂ）に示すように、導電体は、その両端が誘電層に固定され、中央を変位可能とする両持ち形式に形成してもよい。また、図１１（ａ）及び（ｂ）に示すように中央を変位可能とする十字形式に形成してもよい。
図１２（ａ）及び（ｂ）に示すように、第１導電体１４と、その上部に対向して配置される第２導電体１２との空隙１８の一部に、両導電体間の接触を防止するための誘電膜を形成してもよい。これによって接触による両導電体の損傷を抑制できる。
【００２３】
図１３に示すように、第１導電体１４と、水平方向に対向して配置される第２導電体１２との空隙の一部に、両導電体間の接触を防止するための誘電膜を形成してもよい。これによって接触による両導電体の損傷を抑制できる。
図１５（ａ）及び（ｂ）及び図１６に示すように、第１導電体１４と、対向して配置される第２導電体１２との空隙１８の一部の距離を、他の距離より小さくしてもよい。回路素子の耐圧より高い火花放電開始電圧が得られる程度に、導電体間の距離を小さくすることで、静電力による導電体の変位応答速度を上げることができる。その結果、より短時間で静電放電を行うことが可能となる。
【００２４】
火花放電をより確実に実施するため図１８（ａ）及び（ｂ）や図１９のように第１導電体１４と第２導電体１２の少なくとも片方に突起を形成してもよい。
また、図２１や図２２（ａ）及び（ｂ）のように変位する側の導電体をばね構造にしてもよい。ばね構造の導電体は、火花放電時に機敏に変位し、放電後は確実に元の位置に戻るため、より確実に静電気保護を実施できる。
なお、導電体が変位するための空間を形成するために、空間形成層あるいは導電体に形成される開口形状２２は、図２３に示すような四角、円、またはスリット形状であることが望ましい。
第１及び第２導電体には、アルミニウム、銅又はポリシリコンからなる導電体を使用できる。
誘電層には、シリコン酸化膜、ＳＯＧ、ＰＳＧ，ＢＳＧ、ＢＰＳＧから選択される材料の層を使用できる。
【００２５】
＜２＞製造方法
〔製造方法−１〕
半導体装置１の製造方法は半導体基板上に、第１誘電層を堆積する工程、第１誘電層上に導電層αを堆積、パターニングし第２導電体を形成する工程、第２導電体を形成後、第２誘電層を堆積する工程、第２誘電層上に導電層βを堆積、パターニングし第１導電体を形成する工程、第１導電体上に第３誘電層を堆積する工程、第３誘電層上に空間形成層を堆積する工程、空間形成層の一部を異方性エッチングで開口した後、第３誘電層及び第２誘電層を等方性エッチングし第１導電体及び第２導電体を露出させ空隙を形成する工程、保護層を堆積しパッド部を開口する工程、を含む。これ以外の工程、材料、用いる機器等の諸条件は限定されず、半導体装置の製造方法において従来公知の技術を好適に利用することができる。以下に、各工程についてより詳細に説明する。
【００２６】
図３（ａ）〜（ｉ）は、製造方法−１の各工程を示す概略断面図である。
まず、図３（ａ）に示すように、シリコンからなる半導体基板１０の表面上に、厚さ１００〜３０００ｎｍの例えば酸化シリコン膜である第１誘電層１１をシリコン熱酸化あるいはＣＶＤ法により形成する。次に、第１誘電層１１上に例えばポリシリコン膜である導電層α（図示せず）をＣＶＤ法により厚さ５０〜２００ｎｍ程度堆積する。更に、導電層αに熱拡散やイオン注入によりリンのようなｎ型不純物を導入する。
その後、導電層αは、図３（ｂ）に示すように、フォトリソグラフィー技術によって形成された所定のパターンを有するフォトレジストマスクを用いて、異方性エッチングにより、第２導電体１２に加工される。
【００２７】
次に、図３（ｃ）に示すように、厚さ１００〜１０００ｎｍの例えば酸化シリコン膜である第２誘電層１３をＣＶＤ法により形成する。次に、第２誘電層１３上に例えばアルミニウム膜である導電層β（図示せず）をスパッタ法により厚さ１００〜１０００ｎｍ程度堆積する。
その後、導電層βは、図３（ｄ）に示すように、フォトリソグラフィー技術によって形成された所定のパターンを有するフォトレジストマスクを用いて、異方性エッチングにより、第１導電体１４に加工される。火花放電部を行う部分の第１導電体１４の平面視の幅は０．３〜２．０μｍ程度とする。
【００２８】
次に、図３（ｅ）に示すように、厚さ１００〜１０００ｎｍの例えば酸化シリコン膜である第３誘電層１５をＣＶＤ法により形成する。更に、厚さ１００〜１０００ｎｍの例えば窒化シリコン膜である空間形成層１９をＣＶＤ法により形成する。空間形成層１９は、ＨＦ系の薬液に対し選択比が高ければ、どのような材料層であってもよい。例えば、ポリイミド系有機膜でもよい。
次に、図３（ｆ）に示すように、空間形成層１９の上に、レジスト膜を塗布し、露光現像することにより空間開口用レジストパターン１６を形成する。開口形状は、正四角、円或いはスリット形状とできる。正四角形の場合、１辺が１００〜１０００ｎｍ程度であり、円形の場合は直径が１００〜１０００ｎｍ程度であり、スリット状（長方形）の場合短辺が１００〜１０００ｎｍ程度であり、長辺が１０〜２０μｍあるいは５〜２０μｍ程度とできる。
【００２９】
次に、図３（ｇ）に示すように、レジストパターン１６をマスクとして、窒化シリコン膜である空間形成層１９を異方性エッチングする。
次に、図３（ｈ）に示すように、ＨＦ系の薬液を用い等方性エッチングにより酸化シリコン膜である第３誘電層１５及び第２誘電層１３の一部を除去する。除去量は第１導電体１４が変位可能で、かつ第２導電体１２が露出する程度である。この除去により、空間１７が形成される。その後、レジストパターン１６を除去する。
【００３０】
次に、図３（ｉ）に示すように、空間形成層１９上に保護層２３をＣＶＤ法により厚さ５００〜３０００ｎｍ程度堆積する。その後、所定のパターンを有するフォトレジストマスクを用いて、エッチングにより保護層２３、空間形成層１９、第３誘電層１５を順次除去することで、パッド領域２０を形成する。保護層２３の形成により、空間形成層１９の開口部が覆われ火花放電を行う空間１７が周辺空間から密閉される。
第２誘電層１３と第３誘電層１５は、空間形成用犠牲層としても使用されている。
【００３１】
〔製造方法−２〕
半導体装置２の製造方法は半導体基板上に、第１誘電層を堆積する工程、第１誘電層上に導電層αを堆積、パターニングし第２導電体を形成する工程、第２導電体を形成後、第２誘電層を堆積する工程、第２誘電層上に導電層βを堆積、パターニングし第１導電体を形成する工程、第１導電体の一部を異方性エッチングで開口した後、第２誘電層及び第１誘電層を等方性エッチングし第２導電体を露出させ空隙を形成する工程、保護層を堆積しパッド部を開口する工程、を含む。以下に、各工程についてより詳細に説明する。
【００３２】
図５（ａ）〜（ｈ）は、製造方法−２の各工程を示す概略断面図である。
まず、図５（ａ）〜（ｄ）の工程を行う。これらの工程については、上記〔製造方法−１〕欄で、図３（ａ）〜（ｄ）を参照して説明した通りであるので省略する。
次に、図５（ｅ）に示すように第１導電体１４の上に、レジスト膜を塗布し、露光現像することにより空間開口用レジストパターン１６を形成する。
次に、図５（ｆ）に示すように、レジストパターン１６をマスクとして、第１導電体１４を異方性エッチングする。
次に、図５（ｇ）に示すように、ＨＦ系の薬液を用い等方性エッチングにより酸化シリコン膜である第２誘電層１３及び第１誘電層１１の一部を除去する。除去量は第２導電体１２が変位可能な程度である。この除去により、空間１７が形成される。その後、レジストパターン１６を除去する。
【００３３】
次に、図５（ｈ）に示すように、第１導電体１４上に保護層２３をＣＶＤ法により厚さ５００〜３０００ｎｍ程度堆積する。その後、所定のパターンを有するフォトレジストマスクを用いて、エッチングにより保護層２３を除去することで、パッド領域２０を形成する。保護層２３の形成により、空間形成層１９の開口部が覆われ火花放電を行う空間１７が周辺空間から密閉される。
第２誘電層１３と第３誘電層１５は、空間形成用犠牲層としても使用されている。
【００３４】
〔製造方法−３〕
半導体装置３の製造方法は半導体基板上に、第１誘電層を堆積する工程、第１誘電層上に導電層αを堆積、パターニングし第１導電体を形成する工程、第１導電体を形成後、第２誘電層を堆積する工程、第２誘電層上に導電層βを堆積、パターニングし第２導電体を形成する工程、第２導電体の一部を異方性エッチングで開口した後、第２誘電層及び第１誘電層を等方性エッチングし第１導電体及び第２導電体を露出させ空隙を形成する工程、保護層を堆積しパッド部を開口する工程、を含む。以下に、各工程についてより詳細に説明する。
【００３５】
図７（ａ）〜（ｈ）は、製造方法−３の各工程を示す概略断面図である。
まず、図７（ａ）の工程を行う。これらの工程については、上記〔製造方法−１〕欄で図３（ａ）を参照して説明した通りであるので省略する。
次に、第１誘電層１１上に例えばアルミニウム膜である導電層αをスパッタ法により厚さ１００〜１０００ｎｍ程度堆積する。
その後、導電層αは、図７（ｂ）に示すように、フォトリソグラフィー技術によって形成された所定のパターンを有するフォトレジストマスクを用いて、異方性エッチングにより、第１導電体１４に加工される。火花放電部を行う部分の第１導電体１４の平面視の幅は０．３〜２．０μｍ程度とする。
【００３６】
次に、図７（ｃ）に示すように、厚さ１００〜１０００ｎｍの例えば酸化シリコン膜である第２誘電層１３をＣＶＤ法により形成する。次に、ＶＩＡ形成のためフォトリソグラフィー技術によって形成された所定のパターンを有するフォトレジストマスクを用いて、第２誘電層１３を異方性エッチングする。次に、厚さ１０ｎｍの窒化チタン膜（図示せず）を異方性エッチングによる開口部の側壁に形成した後、開口部をタングステンで通常のＣＶＤ法により埋め込んでＶＩＡ２１を形成する。次に、第２誘電層１３上に、例えばアルミニウム膜である導電層βをスパッタ法により厚さ１００〜１０００ｎｍ程度堆積する。
【００３７】
その後、導電層βは、図７（ｄ）に示すように、フォトリソグラフィー技術によって形成された所定のパターンを有するフォトレジストマスクを用いて、異方性エッチングにより、第２導電体１２に加工される。
次に、図７（ｅ）に示すように第２導電体１２の上に、レジスト膜を塗布し、露光現像することにより空間開口用レジストパターン１６を形成する。
次に、図７（ｆ）に示すように、レジストパターン１６をマスクとして、第２導電体１２を異方性エッチングする。
【００３８】
次に、図７（ｇ）に示すように、ＨＦ系の薬液を用い等方性エッチングにより酸化シリコン膜である第２誘電層１３及び第１誘電層１１の一部を除去する。除去量は第１導電体１４が変位可能な程度である。この除去により、空間１７が形成される。その後、レジストパターン１６を除去する。
次に、図７（ｈ）に示すように、第２導電体１２上に保護層２３をＣＶＤ法により厚さ５００〜３０００ｎｍ程度堆積する。その後、所定のパターンを有するフォトレジストマスクを用いて、エッチングにより保護層２３を除去することで、パッド領域２０を形成する。保護層２３の形成により、第２導電体１２の開口部が覆われ火花放電を行う空間１７が周辺空間から密閉される。
第２誘電層１３と第３誘電層１５は、空間形成用犠牲層としても使用されている。
【００３９】
〔製造方法−４〕
半導体装置４の製造方法は半導体基板上に、第１誘電層を堆積する工程、第１誘電層上に導電層を堆積、パターニングし第１導電体及び第２導電体を形成する工程、第１導電体及び第２導電体を形成後、第２誘電層を堆積する工程、第２誘電層上に空間形成層を堆積する工程、空間形成層の一部を異方性エッチングで開口した後、第２誘電層及び第１誘電層を等方性エッチングし第１導電体及び第２導電体を露出させ空隙を形成する工程、保護層を堆積しパッド部を開口する工程、を含む。製造方法−１〜３では、第１導電体及び第２導電体の形成を導電層α及びβをパターニングすることで行っていたが、製造方法−４では、両導電体が水平に配置されているため、導電層は１層でよい。以下に、各工程についてより詳細に説明する。
【００４０】
図９（ａ）〜（ｇ）は、製造方法−４の各工程を示す概略断面図である。
まず、図９（ａ）〜（ｂ）の工程を行う。この工程については、上記〔製造方法−３〕欄で図７（ａ）〜（ｂ）を参照して説明した通りであるので省略する。
次に、図９（ｃ）に示すように、厚さ１００〜１０００ｎｍの例えば酸化シリコン膜である第２誘電層１３をＣＶＤ法により形成する。更に、厚さ１００〜１０００ｎｍの例えば窒化シリコン膜である空間形成層１９をＣＶＤ法により形成する。
次に、図９（ｄ）に示すように、空間形成層１９の上に、レジスト膜を塗布し、露光現像することにより空間開口用レジストパターン１６を形成する。
【００４１】
次に、図９（ｅ）に示すように、レジストパターン１６をマスクとして、空間形成層１９を異方性エッチングする。
次に、図９（ｆ）に示すように、ＨＦ系の薬液を用い等方性エッチングにより酸化シリコン膜である第２誘電層１３及び第１誘電層１１の一部を除去する。除去量は第１導電体１４が変位可能な程度である。この除去により、空間１７が形成される。その後、レジストパターン１６を除去する。
【００４２】
次に、図９（ｇ）に示すように、空間形成層１９上に保護層２３をＣＶＤ法により厚さ５００〜３０００ｎｍ程度堆積する。その後、所定のパターンを有するフォトレジストマスクを用いて、エッチングにより保護層２３、空間形成層１９、第２誘電層１３を順次除去することで、パッド領域２０を形成する。保護層２３により空間形成層１９の開口部が覆われ火花放電を行う空間１７が周辺空間から密閉される。
第２誘電層１３と第３誘電層１５は、空間形成用犠牲層としても使用されている。
【００４３】
〔製造方法−５〕
図１２（ａ）及び（ｂ）で示す半導体装置の製造方法は半導体基板上に、第１誘電層を堆積する工程、第１誘電層上に導電層αを堆積、パターニングし第１導電体を形成する工程、第１導電体を形成後、第２誘電層を堆積する工程、第２誘電層上に空間形成層を堆積する工程、空間形成層の一部を異方性エッチングで開口した後、第２誘電層及び第１誘電層を等方性エッチングし第１導電体を露出させる工程、空間形成層上に導電層βを堆積、パターニングし第２導電体を形成する工程、第２導電体上に保護層を堆積しパッド部を開口する工程、を含む。以下に、各工程についてより詳細に説明する。
【００４４】
図１４（ａ）〜（ｉ）は、製造方法−５の各工程を示す概略断面図である。
まず、図１４（ａ）〜（ｃ）の工程を行う。これらの工程については、上記〔製造方法−４〕欄で図９（ａ）〜（ｃ）を参照して説明した通りであるので省略する。
次に、図１４（ｄ）に示すように、ＶＩＡ形成のためフォトリソグラフィー技術によって形成された所定のパターンを有するフォトレジストマスクを用いて、空間形成層１９及び第２誘電層１３を順次異方性エッチングする。次に、厚さ１０ｎｍの窒化チタン膜（図示せず）を異方性エッチングによる開口部の側壁に形成した後、開口部をタングステンを通常のＣＶＤ法により埋め込んでＶＩＡ２１を形成する。
次に、図１４（ｅ）に示すように、空間形成層１９の上に、レジスト膜を塗布し、露光現像することにより空間開口用レジストパターン１６を形成する。
【００４５】
次に、図１４（ｆ）に示すように、レジストパターン１６をマスクとして、空間形成層１９を異方性エッチングする。
次に、図１４（ｇ）に示すように、ＨＦ系の薬液を用い等方性エッチングにより酸化シリコン膜である第２誘電層１３及び第１誘電層１１の一部を除去する。除去量は第１導電体１４が変位可能な程度である。この除去により、空間１７が形成される。その後、レジストパターン１６を除去する。
【００４６】
次に、空間形成層１９上に例えばアルミニウム膜である導電層βをスパッタ法により厚さ１００〜１０００ｎｍ程度堆積する。導電層βにより空間形成層１９の開口部が覆われ火花放電を行う空間１７が周辺空間から密閉される。その後、導電層βは、図１４（ｈ）に示すように、フォトリソグラフィー技術によって形成された所定のパターンを有するフォトレジストマスクを用いて、異方性エッチングにより、第２導電体１２に加工される。
【００４７】
次に図１４（ｉ）に示すように、第２導電体１２上に保護層２３をＣＶＤ法により厚さ５００〜３０００ｎｍ程度堆積する。その後、所定のパターンを有するフォトレジストマスクを用いて、エッチングにより保護層２３を除去することで、パッド領域２０を形成する。
第２誘電層１３と第３誘電層１５は、空間形成用犠牲層としても使用されている。
【００４８】
〔製造方法−６〕
図１５（ａ）及び（ｂ）で示す半導体装置の製造方法は半導体基板上に、第１誘電層を堆積する工程、第１誘電層上に導電層βを堆積、パターニングし第２導電体を形成する工程、第２導電体を形成後、第２誘電層を堆積する工程、空隙を形成する部分の第２誘電層をエッチングにより薄くする工程、第２誘電層上に導電層αを堆積、パターニングし第１導電体を形成する工程、第１導電体上に第３誘電層を堆積する工程、第３誘電層上に空間形成層を堆積する工程、空間形成層の一部を異方性エッチングで開口した後、第３誘電層及び第２誘電層を等方性エッチングし第１導電体及び第２導電体を露出させ空隙を形成する工程、保護層を堆積しパッド部を開口する工程、を含む。以下に、各工程についてより詳細に説明する。
【００４９】
図１７（ａ）〜（ｉ）は、製造方法−６の各工程を示す概略断面図である。
まず、図１７（ａ）の工程を行う。この工程については、上記〔製造方法−１〕欄で図３（ａ）〜（ｃ）を参照して説明した通りであるので省略する。
次に、図１７（ｂ）に示すように、第２誘電層１３上に、レジスト膜を塗布し、露光現像することにより、導電体間の空隙を薄くするためのレジストパターン１６を形成する。
次に、図１７（ｃ）に示すように、レジストパターン１６をマスクとして、第２誘電層１３を深さ５００ｎｍ程度等方性エッチングする。このエッチングにより、第２誘電層１３の空隙に対応する箇所が、それ以外の箇所より薄い厚さとなる。
【００５０】
次に、図１７（ｄ）〜（ｉ）の工程を行うが、これらの工程については、上記〔製造方法−１〕欄で図３（ｄ）〜（ｉ）を参照して説明した通りであるので省略する。得られた半導体装置中、第１導電体１４と第２導電体１２との層厚方向の距離は、図１７（ｃ）のエッチングにより、空隙に対応する箇所が、それ以外の箇所より小さくなる。
第２誘電層１３と第３誘電層１５は、空間形成用犠牲層としても使用されている。
【００５１】
〔製造方法−７〕
図１８（ａ）及び（ｂ）で示す半導体装置の製造方法は半導体基板上に、第１誘電層を堆積する工程、第１誘電層上に導電層αを堆積、パターニングし第２導電体を形成する工程、第２導電体を形成後、第２誘電層を堆積する工程、空隙を形成する部分の第２誘電層をエッチングにより凹形状にする工程、第２誘電層上に導電層βを堆積、パターニングし第１導電体を形成する工程、第１導電体上に第３誘電層を堆積する工程、第３誘電層上に空間形成層を堆積する工程、空間形成層の一部を異方性エッチングで開口した後、第３誘電層及び第２誘電層を等方性エッチングし第１導電体及び第２導電体を露出させ空隙を形成する工程、保護層を堆積しパッド部を開口する工程、を含む。以下に、各工程についてより詳細に説明する。
【００５２】
図２０（ａ）〜（ｉ）は、製造方法−６の各工程を示す概略断面図である。
まず、図２０（ａ）の工程を行う。この工程については、上記〔製造方法−１〕欄で図３（ａ）〜（ｃ）を参照して説明した通りであるので省略する。
次に、図２０（ｂ）に示すように、第２誘電層１３上に、レジスト膜を塗布し、露光現像することにより、第１導電体１４に突起を形成するためのレジストパターン１６を形成する。
次に、図２０（ｃ）に示すように、レジストパターン１６をマスクとして、第２誘電層１３を深さ５００ｎｍ程度等方性エッチングする。
【００５３】
次に、図２０（ｄ）〜（ｉ）の工程を行うが、この工程については、上記〔製造方法−１〕欄で図３（ｄ）〜（ｉ）を参照して説明した通りであるので省略する。得られた半導体装置中、第１導電体層には、図２０（ｃ）においてエッチングされた第２誘電層１３の箇所に突起が形成される。
【００５４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
第２誘電層１３と第３誘電層１５は、空間形成用犠牲層としても使用されている。
【産業上の利用可能性】
【００５５】
本発明の半導体装置には、安価で高い信頼性を持つ非破壊ＥＳＤ保護素子が含まれている。そのため、特に、静電放電の影響を受けやすい精密機械等に好適に利用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の半導体装置の実施の形態を示す概略平面図及び概略断面図である。
【図２】静電気保護素子及び内部回路素子の模式的な電圧−電流特性グラフである。
【図３】図１の半導体装置の製造方法の概略工程断面図である。
【図４】本発明の半導体装置の実施の形態を示す概略平面図及び概略断面図である。
【図５】図４の半導体装置の製造方法の概略工程断面図である。
【図６】本発明の半導体装置の実施の形態を示す概略平面図及び概略断面図である。
【図７】図６の半導体装置の製造方法の概略工程断面図である。
【図８】本発明の半導体装置の実施の形態を示す概略平面図及び概略断面図である。
【図９】図８の半導体装置の製造方法の概略工程断面図である。
【００５７】
【図１０】本発明の半導体装置の実施の形態を示す概略平面図及び概略断面図である。
【図１１】本発明の半導体装置の実施の形態を示す概略平面図及び概略断面図である。
【図１２】本発明の半導体装置の実施の形態を示す概略平面図及び概略断面図である。
【図１３】本発明の半導体装置の実施の形態を示す概略平面図である。
【図１４】図１２の半導体装置の製造方法の概略工程断面図である。
【図１５】本発明の半導体装置の実施の形態を示す概略平面図及び概略断面図である。
【図１６】本発明の半導体装置の実施の形態を示す概略平面図である。
【図１７】図１５の半導体装置の製造方法の概略工程断面図である。
【図１８】本発明の半導体装置の実施の形態を示す概略平面図及び概略断面図である。
【図１９】本発明の半導体装置の実施の形態を示す概略平面図である。
【００５８】
【図２０】図１８の半導体装置の製造方法の概略工程断面図である。
【図２１】本発明の半導体装置の実施の形態を示す概略平面図である。
【図２２】本発明の半導体装置の実施の形態を示す概略平面図及び概略断面図である。
【図２３】空間上部の開口形状を示す概略平面図である。
【図２４】従来の半導体装置の概略平面図である。
【図２５】従来の半導体装置の概略平面図及び概略断面図である。
【符号の説明】
【００５９】
１０  半導体基板
１１  第１誘電層
１２  第２導電体
１３  第２誘電層
１４  第１導電体
１５  第３誘電層
１６  レジストパターン
１７  空間
１８  空隙
１９  空間形成層
２０  パッド領域
２１  ＶＩＡ
２２  開口形状
２３  保護層
【図１】
2010141027.tif 000003
【図２】
2010141027.tif 000004
【図３】
2010141027.tif 000005
【図４】
2010141027.tif 000006
【図５】
2010141027.tif 000007
【図６】
2010141027.tif 000008
【図７】
2010141027.tif 000009
【図８】
2010141027.tif 000010
【図９】
2010141027.tif 000011
【図１０】
2010141027.tif 000012
【図１１】
2010141027.tif 000013
【図１２】
2010141027.tif 000014
【図１３】
2010141027.tif 000015
【図１４】
2010141027.tif 000016
【図１５】
2010141027.tif 000017
【図１６】
2010141027.tif 000018
【図１７】
2010141027.tif 000019
【図１８】
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【図１９】
2010141027.tif 000021
【図２０】
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【図２１】
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【図２２】
2010141027.tif 000024
【図２３】
2010141027.tif 000025
【図２４】
2010141027.tif 000026
【図２５】
2010141027.tif 000027