(57)【要約】【課題】位相同期ループクロック発生器等に好適に使用できるオシレータ及びオシレーティング信号を生成する方法を提供する。【解決手段】オシレータであって、第１スターブドインバータ（ｃｕｒｒｅｎｔ−ｓｔａｒｖｅｄ  ｉｎｖｅｒｔｅｒ）と、前記第１スターブドインバータの内部インバータとクロスカップルされる内部インバータを含む第２スターブドインバータと、前記第１スターブドインバータの内部インバータの出力と接続される第１インバータと、前記第２スターブドインバータの内部インバータの出力と接続される第２インバータとを具備し、前記第１インバータの出力は、前記第２スターブドインバータの外部インバータの入力に供給され、前記第２インバータの出力は、前記第１スターブドインバータの外部インバータの入力に供給されることを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
オシレータであって、
第１スターブドインバータ（ｃｕｒｒｅｎｔ−ｓｔａｒｖｅｄ  ｉｎｖｅｒｔｅｒ）と、
前記第１スターブドインバータの内部インバータとクロスカップルされる内部インバータを含む第２スターブドインバータと、
前記第１スターブドインバータの内部インバータの出力と接続される第１インバータと、
前記第２スターブドインバータの内部インバータの出力と接続される第２インバータとを具備し、
前記第１インバータの出力は、前記第２スターブドインバータの外部インバータの入力に供給され、
前記第２インバータの出力は、前記第１スターブドインバータの外部インバータの入力に供給されることを特徴とするオシレータ。
【請求項２】
前記第１インバータの出力と前記第２インバータの出力との位相差は、１８０°であることを特徴とする請求項１に記載のオシレータ。
【請求項３】
前記第１スターブドインバータは、ハイ電圧とロー電圧との間に接続され、前記第２スターブドインバータは、前記ハイ電圧と前記ロー電圧との間に接続されることを特徴とする請求項２に記載のオシレータ。
【請求項４】
前記オシレータは、ハイ電圧を供給する電圧供給回路をさらに具備することを特徴とする請求項３に記載のオシレータ。
【請求項５】
前記電圧供給回路は、前記ハイ電圧を変更することによって、前記オシレータのオシレーティング周波数を変更させることを特徴とする請求項４に記載のオシレータ。
【請求項６】
前記オシレータは、前記ロー電圧と前記第１スターブドインバータとの間に接続され、前記ロー電圧と前記第２スターブドインバータとの間に接続されるトランジスタをさらに具備することを特徴とする請求項３に記載のオシレータ。
【請求項７】
前記トランジスタは、前記トランジスタのゲートに印加されるバイアスに基づいて、前記オシレータのオシレーティング周波数を変更させることを特徴とする請求項６に記載のオシレータ。
【請求項８】
前記オシレータは、前記第１インバータの出力と前記第１スターブドインバータの内部インバータの入力との間に接続され、前記第１インバータ及び第２インバータよりサイズが小さい第３インバータと、
前記第２インバータの出力と前記第２スターブドインバータの内部インバータの入力との間に接続され、前記第１インバータ及び第２インバータよりサイズが小さい第４インバータとをさらに具備することを特徴とする請求項１に記載のオシレータ。
【請求項９】
少なくとも１対のクロスカップルされたインバータを含む第１段と、
前記クロスカップルされたインバータの内の１つの出力を反転させる少なくとも１つのインバータを含む第２段とを具備することを特徴とするオシレータ。
【請求項１０】
前記第１段は、前記クロスカップルされたインバータの内の１つのインバータの出力状態を変更させるために、前記クロスカップルされたインバータの内の１つのインバータの入力に選択的に漏れ電流を流すことを特徴とする請求項９に記載のオシレータ。
【請求項１１】
前記第１段は、前記クロスカップルされたインバータの内の１つのインバータの出力状態を変更させるために、前記クロスカップルされたインバータの内の１つのインバータの入力から選択的に漏れ電流を流すことを特徴とする請求項９に記載のオシレータ。
【請求項１２】
前記第１段は、前記クロスカップルされたインバータの内の第２クロスカップルインバータの出力状態を変更させるために、前記クロスカップルされたインバータの内の第２クロスカップルインバータの入力から選択的に漏れ電流を流す間、前記クロスカップルされたインバータの内の第１クロスカップルインバータの出力状態を変更させるために、前記クロスカップルされたインバータの内の第１クロスカップルインバータの入力に選択的に漏れ電流を流すことを特徴とする請求項９に記載のオシレータ。
【請求項１３】
前記第１段は、もし、前記クロスカップルされたインバータの内の第２クロスカップルインバータから漏れ電流が流れれば、前記クロスカップルされたインバータの内の第２クロスカップルインバータの入力に漏れ電流が流れないようにし、
もし、前記クロスカップルされたインバータの内の第１クロスカップルインバータの入力に漏れ電流が流れれば、前記クロスカップルされたインバータの内の第１クロスカップルインバータから漏れ電流が流れないようにすることを特徴とする請求項１２に記載のオシレータ。
【請求項１４】
前記第１段は、前記第１クロスカップルインバータ及び第２クロスカップルインバータの状態が変更された後、前記クロスカップルされたインバータの内の第２クロスカップルインバータの出力状態を変更させるために、前記クロスカップルされたインバータの内の第２クロスカップルインバータの入力に漏れ電流が流れるようにする間、前記クロスカップルされたインバータの内の第１クロスカップルインバータの出力状態を変更させるために、前記クロスカップルされたインバータの内の第１クロスカップルインバータの入力から漏れ電流が流れるようにすることを特徴とする請求項１２に記載のオシレータ。
【請求項１５】
前記第２段は、前記クロスカップルされたインバータの内の第１クロスカップルインバータの出力を反転して出力する第１インバータと、
前記クロスカップルされたインバータの内の第２クロスカップルインバータの出力を反転して出力する第２インバータとを具備することを特徴とする請求項１４に記載のオシレータ。
【請求項１６】
前記第２段は、前記クロスカップルされたインバータの内の第１クロスカップルインバータの出力を反転して出力する第１インバータと、
前記クロスカップルされたインバータの内の第２クロスカップルインバータの出力を反転して出力する第２インバータとを具備することを特徴とする請求項９に記載のオシレータ。
【請求項１７】
前記第２段は、前記第１インバータの出力と前記クロスカップルされたインバータの内の第１クロスカップルインバータの入力との間に接続され、前記第１インバータ及び第２インバータよりサイズが小さい第３インバータと、
前記第２インバータの出力と前記クロスカップルされたインバータの内の第２クロスカップルインバータの入力との間に接続され、前記第１インバータ及び第２インバータよりサイズが小さい第４インバータとを具備することを特徴とする請求項１６に記載のオシレータ。
【請求項１８】
前記第１段及び第２段は、唯一の段であることを特徴とする請求項９に記載のオシレータ。
【請求項１９】
オシレータであって、
直列に接続される第１タイプの第１、第２トランジスタ及び第２タイプの第３、第４トランジスタと、
直列に接続される第１タイプの第５、第６トランジスタ及び第２タイプの第７、第８トランジスタと、
入力が第２ノードに接続され、出力が第１ノード、第３ノード、前記第５トランジスタ、及び第８トランジスタのゲートに接続される第１インバータと、
入力が第５ノードに接続され、出力が第４ノード、第６ノード、前記第１トランジスタ、及び第４トランジスタのゲートに接続される第２インバータとを具備し、
前記第１トランジスタと第２トランジスタは前記第１ノードで接続され、前記第２トランジスタと第３トランジスタは前記第２ノードで接続され、前記第３トランジスタと第４トランジスタは前記第３ノードで接続され、
前記第５トランジスタと第６トランジスタは前記第４ノードで接続され、前記第６トランジスタと第７トランジスタは前記第５ノードで接続され、前記第７トランジスタと第８トランジスタは前記第６ノードで接続され、前記第６トランジスタ及び第７トランジスタのゲートは前記第２ノードに接続され、前記第２トランジスタ及び第３トランジスタのゲートは、前記第５ノードに接続されることを特徴とするオシレータ。
【請求項２０】
前記オシレータは、前記第１インバータの出力と前記第２インバータの入力との間に接続され、前記第１インバータ及び第２インバータよりサイズが小さい第３インバータと、
前記第２インバータの出力と前記第１インバータの入力との間に接続され、前記第１インバータ及び第２インバータよりサイズが小さい第４インバータとをさらに具備することを特徴とする請求項１９に記載のオシレータ。
【請求項２１】
第１オシレータ回路と、
第２オシレータ回路とを具備し、
前記第１オシレータ回路は、第１スターブドインバータと、前記第１スターブドインバータの内部インバータとクロスカップルされた内部インバータを含む第２スターブドインバータと、入力が前記第１スターブドインバータの内部インバータの出力と接続される第１インバータと、入力が前記第２スターブドインバータの内部インバータの出力と接続される第２インバータとを含み、
前記第２オシレータ回路は、前記第１インバータの出力と接続される第３スターブドインバータと、前記第２インバータの出力と接続され、前記第３スターブドインバータの内部インバータとクロスカップルされた内部インバータを含む第４スターブドインバータと、入力が前記第３スターブドインバータの内部インバータの出力と接続され、出力が前記第２スターブドインバータと接続される第３インバータと、入力が前記第４スターブドインバータの内部インバータの出力と接続され、出力が前記第１スターブドインバータと接続される第４インバータとを含むことを特徴とするオシレータ。
【請求項２２】
前記第１オシレータ回路の出力と前記第２オシレータ回路の出力との位相差は、９０°であることを特徴とする請求項２１に記載のオシレータ。
【請求項２３】
第１オシレータ回路と、
第２オシレータ回路とを具備し、
前記第１オシレータ回路は、少なくとも１対のクロスカップルされたインバータを含む第１段と、前記クロスカップルされたインバータの内の１つのインバータの出力を反転させる少なくとも１つのインバータを含む第２段とを含み、
前記第２オシレータ回路は、前記第２段のインバータからの出力を受信し、少なくとも１対のクロスカップルされたインバータを含む第３段と、前記クロスカップルされたインバータの内の１つのインバータの出力を反転する少なくとも１つのインバータを含み、前記第１段に出力を供給する第４端とを含むことを特徴とするオシレータ。
【請求項２４】
第１オシレータ回路と、
第２オシレータ回路とを具備し、
前記第１オシレータ回路は、直列に接続される第１タイプの第１、第２トランジスタ及び第２タイプの第３、第４トランジスタと、
直列に接続される第１タイプの第５、第６トランジスタ及び第２タイプの第７、第８トランジスタと、
入力が第２ノード、前記第６トランジスタ、及び第７トランジスタのゲートに接続される第１インバータと、
入力が第５ノード、前記第２トランジスタ、及び第３トランジスタのゲートに接続される第２インバータとを含み、
前記第１トランジスタと第２トランジスタは第１ノードで接続され、前記第２トランジスタと第３トランジスタは前記第２ノードで接続され、前記第３トランジスタと第４トランジスタは、第３ノードで接続され、前記第５トランジスタと第６トランジスタは第４ノードで接続され、前記第６トランジスタと第７トランジスタは前記第５ノードで接続され、前記第７トランジスタと第８トランジスタは第６ノードで連結され、
前記第２オシレータ回路は、直列に接続される第１タイプの第９、第１０トランジスタ及び第２タイプの第１１、第１２トランジスタと、
直列に接続される第１タイプの第１３、第１４トランジスタ及び第２タイプの第１５、第１６トランジスタと、
入力が第８ノード、前記第１４トランジスタ、及び第１５トランジスタのゲートに接続され、出力が前記第４ノード、前記第６ノード、前記第１トランジスタ、及び第４トランジスタのゲートに接続される第３インバータと、
入力が第１１ノード、前記第１０、及び第１１トランジスタのゲートに接続され、出力が前記第３ノード、前記第１ノード、前記第５トランジスタ、及び第８トランジスタのゲートに接続される第４インバータとを含み、
前記第９トランジスタと第１０トランジスタは第７ノードで接続され、前記第１０トランジスタと第１１トランジスタは前記第８ノードで接続され、前記第１１トランジスタと第１２トランジスタは第９ノードで接続され、前記第１３トランジスタと第１４トランジスタは第１０ノードで接続され、前記第１４トランジスタと第１５トランジスタは前記第１１ノードで連結され、前記第１５トランジスタと第１６トランジスタは第１２ノードで接続されることを特徴とするオシレータ。
【請求項２５】
クロスカップルされたインバータ対のうち、第１インバータの入力に選択的に漏れ電流を流す段階と、
クロスカップルされたインバータ対のうち、第２インバータの入力から選択的に漏れ電流を流す段階と、
前記第１インバータ及び第２インバータの出力を反転する段階とを具備することを特徴とするオシレーティング信号を生成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オシレータ及びオシレーティング信号を生成する方法に関し、特にスターブドインバータ（ｃｕｒｒｅｎｔ−ｓｔａｒｖｅｄ  ｉｎｖｅｒｔｅｒ）を用いたオシレータ及びオシレーティング信号を生成する方法に関する。
【背景技術】
【０００２】
オシレータは、半導体回路でクロック信号を発生させる。位相同期ループ（ＰＬＬ）回路は、データとクロックとを同期させるためにオシレータを含む。従来のオシレータの一実施形態として、例えば、特許文献１がある。
【０００３】
ところで、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）、グラフィックＤＲＡＭ及びコミュニケーション・システムのためのチップは、位相同期ループクロック発生器を使用する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許第０６９１２８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は従来のオシレータに鑑みてなされたものであって、本発明の目的は、位相同期ループクロック発生器等に好適に使用できるオシレータ及びオシレーティング信号を生成する方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明によるオシレータは、オシレータであって、第１スターブドインバータ（ｃｕｒｒｅｎｔ−ｓｔａｒｖｅｄ  ｉｎｖｅｒｔｅｒ）と、前記第１スターブドインバータの内部インバータとクロスカップルされる内部インバータを含む第２スターブドインバータと、前記第１スターブドインバータの内部インバータの出力と接続される第１インバータと、前記第２スターブドインバータの内部インバータの出力と接続される第２インバータとを具備し、前記第１インバータの出力は、前記第２スターブドインバータの外部インバータの入力に供給され、前記第２インバータの出力は、前記第１スターブドインバータの外部インバータの入力に供給されることを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明によるオシレータは、少なくとも１対のクロスカップルされたインバータを含む第１段と、前記クロスカップルされたインバータの内の１つの出力を反転させる少なくとも１つのインバータを含む第２段とを具備することを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明によるオシレータは、オシレータであって、直列に接続される第１タイプの第１、第２トランジスタ及び第２タイプの第３、第４トランジスタと、直列に接続される第１タイプの第５、第６トランジスタ及び第２タイプの第７、第８トランジスタと、入力が第２ノードに接続され、出力が第１ノード、第３ノード、前記第５トランジスタ、及び第８トランジスタのゲートに接続される第１インバータと、入力が第５ノードに接続され、出力が第４ノード、第６ノード、前記第１トランジスタ、及び第４トランジスタのゲートに接続される第２インバータとを具備し、前記第１トランジスタと第２トランジスタは前記第１ノードで接続され、前記第２トランジスタと第３トランジスタは前記第２ノードで接続され、前記第３トランジスタと第４トランジスタは前記第３ノードで接続され、前記第５トランジスタと第６トランジスタは前記第４ノードで接続され、前記第６トランジスタと第７トランジスタは前記第５ノードで接続され、前記第７トランジスタと第８トランジスタは前記第６ノードで接続され、前記第６トランジスタ及び第７トランジスタのゲートは前記第２ノードに接続され、前記第２トランジスタ及び第３トランジスタのゲートは、前記第５ノードに接続されることを特徴とする。
【０００９】
また、上記目的を達成するためになされた本発明によるオシレータは、第１オシレータ回路と、第２オシレータ回路とを具備し、前記第１オシレータ回路は、第１スターブドインバータと、前記第１スターブドインバータの内部インバータとクロスカップルされた内部インバータを含む第２スターブドインバータと、入力が前記第１スターブドインバータの内部インバータの出力と接続される第１インバータと、入力が前記第２スターブドインバータの内部インバータの出力と接続される第２インバータとを含み、前記第２オシレータ回路は、前記第１インバータの出力と接続される第３スターブドインバータと、前記第２インバータの出力と接続され、前記第３スターブドインバータの内部インバータとクロスカップルされた内部インバータを含む第４スターブドインバータと、入力が前記第３スターブドインバータの内部インバータの出力と接続され、出力が前記第２スターブドインバータと接続される第３インバータと、入力が前記第４スターブドインバータの内部インバータの出力と接続され、出力が前記第１スターブドインバータと接続される第４インバータとを含むことを特徴とする。
【００１０】
また、上記目的を達成するためになされた本発明によるオシレータは、第１オシレータ回路と、第２オシレータ回路とを具備し、前記第１オシレータ回路は、少なくとも１対のクロスカップルされたインバータを含む第１段と、前記クロスカップルされたインバータの内の１つのインバータの出力を反転させる少なくとも１つのインバータを含む第２段とを含み、前記第２オシレータ回路は、前記第２段のインバータからの出力を受信し、少なくとも１対のクロスカップルされたインバータを含む第３段と、前記クロスカップルされたインバータの内の１つのインバータの出力を反転する少なくとも１つのインバータを含み、前記第１段に出力を供給する第４端とを含むことを特徴とする。
【００１１】
また、上記目的を達成するためになされた本発明によるオシレータは、第１オシレータ回路と、第２オシレータ回路とを具備し、前記第１オシレータ回路は、直列に接続される第１タイプの第１、第２トランジスタ及び第２タイプの第３、第４トランジスタと、直列に接続される第１タイプの第５、第６トランジスタ及び第２タイプの第７、第８トランジスタと、入力が第２ノード、前記第６トランジスタ、及び第７トランジスタのゲートに接続される第１インバータと、入力が第５ノード、前記第２トランジスタ、及び第３トランジスタのゲートに接続される第２インバータとを含み、前記第１トランジスタと第２トランジスタは第１ノードで接続され、前記第２トランジスタと第３トランジスタは前記第２ノードで接続され、前記第３トランジスタと第４トランジスタは、第３ノードで接続され、前記第５トランジスタと第６トランジスタは第４ノードで接続され、前記第６トランジスタと第７トランジスタは前記第５ノードで接続され、前記第７トランジスタと第８トランジスタは第６ノードで連結され、前記第２オシレータ回路は、直列に接続される第１タイプの第９、第１０トランジスタ及び第２タイプの第１１、第１２トランジスタと、直列に接続される第１タイプの第１３、第１４トランジスタ及び第２タイプの第１５、第１６トランジスタと、入力が第８ノード、前記第１４トランジスタ、及び第１５トランジスタのゲートに接続され、出力が前記第４ノード、前記第６ノード、前記第１トランジスタ、及び第４トランジスタのゲートに接続される第３インバータと、入力が第１１ノード、前記第１０、及び第１１トランジスタのゲートに接続され、出力が前記第３ノード、前記第１ノード、前記第５トランジスタ、及び第８トランジスタのゲートに接続される第４インバータとを含み、前記第９トランジスタと第１０トランジスタは第７ノードで接続され、前記第１０トランジスタと第１１トランジスタは前記第８ノードで接続され、前記第１１トランジスタと第１２トランジスタは第９ノードで接続され、前記第１３トランジスタと第１４トランジスタは第１０ノードで接続され、前記第１４トランジスタと第１５トランジスタは前記第１１ノードで連結され、前記第１５トランジスタと第１６トランジスタは第１２ノードで接続されることを特徴とする。
【００１２】
上記目的を達成するためになされた本発明によるオシレーティング信号を生成する方法は、クロスカップルされたインバータ対のうち、第１インバータの入力に選択的に漏れ電流を流す段階と、クロスカップルされたインバータ対のうち、第２インバータの入力から選択的に漏れ電流を流す段階と、前記第１インバータ及び第２インバータの出力を反転する段階とを具備することを特徴とする。
【発明の効果】
【００１３】
本発明に係るオシレータ及びオシレーティング信号を生成する方法によれば、別途の相−スイングコンバータ又はデバイダーを具備しなくても直交位相クロック信号を生成することができるという効果を有する。
また、従来のものと比べて周波数特性を向上させることができ、電力消費を減少させるという効果を有する。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態によるオシレータを示す回路図である。
【図２】図１のオシレータの動作を説明するための回路図である。
【図３】図１のオシレータの動作を説明するための回路図である。
【図４】図１の第１の実施形態によってオシレーティング信号を生成する方法を説明するためのフローチャートである。
【図５】本発明の第２の実施形態によるオシレータを示す回路図である。
【図６】本発明の第３の実施形態によるオシレータを示す回路図である。
【図７】本発明の第４の実施形態によるオシレータを示す回路図である。
【図８】本発明の第５の実施形態によるオシレータを示す回路図である。
【図９】本発明の第６の実施形態によるオシレータを示す回路図である。
【図１０】図９の第６の実施形態によるオシレーション信号を図示した図面である。
【図１１】図９のオシレータの動作を説明するための回路図である。
【図１２】図９のオシレータの動作を説明するための回路図である。
【図１３】図９のオシレータの動作を説明するための回路図である。
【図１４】図９のオシレータの動作を説明するための回路図である。
【図１５】図９の第６の実施形態によるオシレーティング信号を生成する方法を概念的に説明するためのフローチャートである。
【図１６】図９の第６の実施形態によるオシレーティング信号を生成する方法を概念的に説明するためのフローチャートである。
【図１７】本発明の第７の実施形態によるオシレータを示す回路図である。
【図１８】本発明の第８の実施形態によるオシレータを示す回路図である。
【図１９】図１７の第７の実施形態に制御電圧発生回路を付加した回路図である。
【図２０】図１７の第７の実施形態に第１制御電圧発生回路及び第２制御電圧発生回路を付加した回路図である。
【図２１】本発明の第９の実施形態によるオシレータを示す回路図である。
【図２２】本発明の第１０の実施形態によるオシレータを示す回路図である。
【図２３】本発明のその他の実施形態によるオシレータを示す回路図である。
【図２４】本発明のその他の実施形態によるオシレータを示す回路図である。
【図２５】本発明のその他の実施形態によるオシレータを示す回路図である。
【図２６】本発明のその他の実施形態によるオシレータを示す回路図である。
【図２７】本発明のオシレータを応用する実施形態を示す図である。
【図２８】本発明のオシレータを応用する実施形態を示す図である。
【図２９】本発明のオシレータを応用する実施形態を示す図である。
【図３０】本発明のオシレータを応用する実施形態を示す図である。
【図３１】本発明のオシレータを応用する実施形態を示す図である。
【図３２】本発明のオシレータを応用する実施形態を示す図である。
【図３３】本発明のオシレータを応用する実施形態を示す図である。
【図３４】本発明のオシレータを応用する実施形態を示す図である。
【発明を実施するための形態】
【００１５】
次に、本発明に係るオシレータ及びオシレーティング信号を生成する方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１６】
本発明並びに本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００１７】
図１は、本発明の第１の実施形態によるオシレータを示す回路図である。
図１を参照すると、オシレータは、第１ＰＭＯＳトランジスタ〜第４ＰＭＯＳトランジスタｐａ０，ｐａ１，ｐｂ０，ｐｂ１、及び第１ＮＭＯＳトランジスタ〜第４ＮＭＯＳトランジスタｎａ０，ｎａ１，ｎｂ０，ｎｂ１を含む。
【００１８】
第１ＰＭＯＳトランジスタｐａ０、第２ＰＭＯＳトランジスタｐａ１、第２ＮＭＯＳトランジスタｎａ１、及び第１ＮＭＯＳトランジスタｎａ０は、制御電圧Ｖｃｔｒｌ及び接地電圧ＶＳＳ間に直列に接続される。
第３ＰＭＯＳトランジスタｐｂ０、第４ＰＭＯＳトランジスタｐｂ１、第４ＮＭＯＳトランジスタｎｂ１、及び第３ＮＭＯＳトランジスタｎｂ０は、制御電圧Ｖｃｔｒｌ及び接地電圧ＶＳＳ間に直列に接続される。
【００１９】
第１ＰＭＯＳトランジスタｐａ０と第２ＰＭＯＳトランジスタｐａ１は、第１ノードｄａ０と接続され、第２ＰＭＯＳトランジスタｐａ１と第２ＮＭＯＳトランジスタｎａ１は、第２ノードｄａ１と接続され、第２ＮＭＯＳトランジスタｎａ１と第１ＮＭＯＳトランジスタｎａ０は、第３ノードｄａ２と接続される。同様に、第３ＰＭＯＳトランジスタｐｂ０と第４ＰＭＯＳトランジスタｐｂ１は、第４ノードｄｂ０と接続され、第４ＰＭＯＳトランジスタｐｂ１及び第４ＮＭＯＳトランジスタｎｂ１は、第５ノードｄｂ１と接続され、第４ＮＭＯＳトランジスタｎｂ１及び第３ＮＭＯＳトランジスタｎｂ０は、第６ノードｄｂ２と接続される。
【００２０】
第１ＰＭＯＳトランジスタｐａ０のゲートは、第４ノードｄｂ０に接続され、第２ＰＭＯＳトランジスタｐａ１のゲートは、第５ノードｄｂ１に接続され、第２ＮＭＯＳトランジスタｎａ１のゲートは、第５ノードｄｂ１に接続され、第１ＮＭＯＳトランジスタｎａ０のゲートは、第６ノードｄｂ２に接続される。同様に、第３ＰＭＯＳトランジスタｐｂ０のゲートは、第１ノードｄａ０に接続され、第４ＰＭＯＳトランジスタｐｂ１のゲートは、第２ノードｄａ１に接続され、第４ＮＭＯＳトランジスタｎｂ１のゲートは、第２ノードｄａ１に接続され、第３ＮＭＯＳトランジスタｎｂ０のゲートは、第３ノードｄａ２に接続される。
【００２１】
図１のオシレータは、第１インバータｆａ及び第２インバータｆｂをさらに具備する。
第１インバータｆａの入力端は、第２ノードｄａ１と接続され、出力端は、第１ノードｄａ０及び第３ノードｄａ２と接続される。
第２インバータｆｂの入力端は、第５ノードｄｂ１と接続され、出力端は、第４ノードｄｂ０及び第６ノードｄｂ２と接続される。
【００２２】
第１ＰＭＯＳトランジスタｐａ０、第２ＰＭＯＳトランジスタｐａ１、第２ＮＭＯＳトランジスタｎａ０、及び第２ＮＭＯＳトランジスタｎａ１は、第１スターブド（ｃｕｒｒｅｎｔ−ｓｔａｒｖｅｄ  ｉｎｖｅｒｔｅｒ）インバータＳＩａを形成する。
第１スターブドインバータＳＩａで、第２ＰＭＯＳトランジスタｐａ１及び第２ＮＭＯＳトランジスタｎａ１は、第１内部インバータＩＮａを形成し、第１ＰＭＯＳトランジスタｐａ０及び第１ＮＭＯＳトランジスタｎａ０は、第１外部インバータＯＮａを形成する。
【００２３】
同様に、第３ＰＭＯＳトランジスタｐｂ０、第４ＰＭＯＳトランジスタｐｂ１、第３ＮＭＯＳトランジスタｎｂ０、及び第４ＮＭＯＳトランジスタｎｂ１は、第２スターブドインバータＳＩｂを形成する。
第２スターブドインバータＳＩｂで、第４ＰＭＯＳトランジスタｐｂ１及び第４ＮＭＯＳトランジスタｎｂ１は、第２内部インバータＩＮｂを形成し、第３ＰＭＯＳトランジスタｐｂ０及び第３ＮＭＯＳトランジスタｎｂ０は、第２外部インバータＯＮｂを形成する。
【００２４】
図１に示すように、第１内部インバータＩＮａの入力端は、第２内部インバータＩＮｂの出力端に接続され、第１内部インバータＩＮａの出力端は、第２内部インバータＩＮｂの入力端に接続される。すなわち、第１内部インバータＩＮｓ及び第２内部インバータＩＮｂは、クロスカップル（ｃｒｏｓｓ−ｃｏｕｐｌｅ）されている。
【００２５】
第１内部インバータＩＮａの出力端は、第１インバータｆａの入力端に接続され、第２内部インバータＩＮｂの出力端は、第２インバータｆｂの入力端に接続される。
また、第２インバータｆｂの出力端は、第１外部インバータＯＮａの入力端とフィードバックされて接続され、第１インバータｆａの出力端は、第２外部インバータＯＮｂの入力端とフィードバックされて接続される。従って、第１スターブドインバータＳｌａ及び第２スターブドインバータＳＩｂは、第１段になり、第１インバータｆａ及び第２インバータｆｂは、第１段にフィードバックを提供する第２段になる。第１段及び第２段のうち、いずれの段もインダクタを含まない。
【００２６】
図１の実施形態で、第２インバータｆｂは、オシレーション信号ｉを出力し、第１インバータｆａは、反転オシレーション信号ｉｂを出力する。
【００２７】
次に、図１のオシレータの動作について、図２及び図３を参照して、さらに詳細に説明する。
説明の便宜のために、第２ノードｄａ１は、ロー電圧Ｌを有すると仮定し、第５ノードｄｂ１は、ハイ電圧Ｈを有すると仮定する。従って、第１インバータｆａは、ハイ電圧を出力し、第２インバータｆｂは、ロー電圧を出力する。
【００２８】
ロー電圧Ｌは、完全なロー電圧ではなく、ハイ電圧Ｈは、完全なハイ電圧ではない。ロー電圧Ｌは、低い電圧であるが、ロー電圧Ｌをハイ電圧Ｈに反転する第１インバータｆａのロートリップポイント（ｌｏｗ  ｔｒｉｐ  ｐｏｉｎｔ）近くにある。ハイ電圧Ｈは、高い電圧であるが、ハイ電圧Ｈをロー電圧に反転する第２インバータｆｂのハイトリップポイント（ｈｉｇｈ  ｔｒｉｐ  ｐｏｉｎｔ）近くにある。本実施形態で、第１インバータｆａ及び第２インバータｆｂは、本質的に同じロートリップポイント及び同じハイトリップポイントを有する。
【００２９】
第１インバータｆａは、ハイ電圧を提供するために、ロー電圧Ｌを反転して出力する。
従って、第３ＰＭＯＳトランジスタｐｂ０及び第３ＮＭＯＳトランジスタｎｂ０のゲートにハイ電圧が印加され、図２に示すように、第３ＰＭＯＳトランジスタｐｂ０は、ターンオフされ、第３ＮＭＯＳトランジスタｎｂ０は、ターンオンされる。
【００３０】
第２インバータｆｂは、ロー電圧を提供するために、ハイ電圧Ｌを反転して出力する。
従って、第１ＰＭＯＳトランジスタｐａ０及び第１ＮＭＯＳトランジスタｎａ０のゲートにロー電圧が印加され、図２に示すように、第１ＰＭＯＳトランジスタｐａ０は、ターンオンされ、第１ＮＭＯＳトランジスタｎａ０は、ターンオフされる。
【００３１】
ハイ電圧Ｈは、第２ＰＭＯＳトランジスタｐａ１が弱くターンオン（ｓｌｉｇｈｔｌｙ  ｔｕｒｎｓ  ｏｎ）されればよい程度に低い電圧であり、ターンオンされた第１ＰＭＯＳトランジスタｐａ０及び第２ＰＭＯＳトランジスタｐａ１を介して漏れ電流が流れる。ハイ電圧Ｈは、第１内部インバータＩＮａの入力端に印加され、第１内部インバータＩＮａの漏れ電流の原因になる。
【００３２】
ロー電圧Ｌは、第４ＮＭＯＳトランジスタｎｂ１が弱くターンオンされればよい程度に高く、第４ＮＭＯＳトランジスタｎｂ１及びターンオンされた第３ＮＭＯＳトランジスタｎｂ０を介して、接地電圧に漏れ電流が流れる。ロー電圧Ｌは、第２内部インバータＩＮｂの入力端に印加され、第２内部インバータＩＮｂの漏れ電流の原因になる。
【００３３】
第２ＰＭＯＳトランジスタｐａ１を介して流れる漏れ電流は、第２ノードｄａ１をハイ電圧Ｈにする。従って、第１インバータｆａは、ハイ電圧Ｈを反転してロー電圧Ｌを出力する。
第４ＮＭＯＳトランジスタｎｂ１を介して流れる漏れ電流は、第５ノードｄｂ１の電圧をプルダウンさせ、第５ノードｄｂ１の電圧は、ロー電圧になる。従って、第２インバータｆｂは、ロー電圧Ｌを反転してハイ電圧Ｈを出力する。
【００３４】
従って、第１段では、漏れ電流が第２内部インバータＩＮｂの入力及び第１インバータｆａの入力に流れ、第１内部インバータＩＮａの入力及び第２インバータｆｂの入力から、漏れ電流が流れる。
また、第２内部インバータＩＮｂの入力及び第１インバータｆａの入力に漏れ電流が流れる一方、第２内部インバータＩＮｂの入力及び第１インバータｆａの入力からは、漏れ電流が流れない。同様に、第１内部インバータＩＮａの入力及び第２インバータｆｂの入力から漏れ電流が流れる一方、第１内部インバータＩＮａの入力及び第２インバータｆｂの入力には、漏れ電流が流れない。
【００３５】
以上のような動作の結果を、図３に示す。
図３を参照すると、第２ノードｄａ１は、第１インバータｆａがロー電圧を出力するほどに十分に高い電圧Ｈを有し、第５ノードｄｂ１は、第２インバータｆｂがハイ電圧を出力するほどに十分に低い電圧Ｌを有する。
上述のように、ロー電圧Ｌは、完全に低い電圧でなく、ハイ電圧Ｈは、完全に高い電圧ではない。ロー電圧は、低い電圧であるが、ロー電圧Ｌをハイ電圧に反転する第２インバータｆｂのロートリップポイント近くにある。ハイ電圧は、高い電圧であるが、前記ハイ電圧Ｈをロー電圧に反転する第１インバータｆａのハイトリップポイント近くにある。
【００３６】
第１インバータｆａは、ロー電圧を提供するためにハイ電圧Ｈを反転し、ロー電圧は、第３ＰＭＯＳトランジスタｐｂ０及び第３ＮＭＯＳトランジスタｎｂ０のゲートに印加され、図３に示すように、第３ＰＭＯＳトランジスタｐｂ０は、ターンオンされ、第３ＮＭＯＳトランジスタｎｂ０は、ターンオフされる。
第２インバータｆｂは、ハイ電圧を提供するためにロー電圧Ｌを反転し、ハイ電圧は、第１ＰＭＯＳトランジスタｐａ０及び第１ＮＭＯＳトランジスタｎａ０のゲートに印加され、図３に示すように、第１ＰＭＯＳトランジスタｐａ０は、ターンオフされ、第１ＮＭＯＳトランジスタｎａ０は、ターンオンされる。
【００３７】
ハイ電圧Ｈは、第４ＰＭＯＳトランジスタｐｂ１が弱くターンオンされればよい程度に低い電圧であり、ターンオンされた第３ＰＭＯＳトランジスタｐｂ０及び第４ＰＭＯＳトランジスタｐｂ１を介して漏れ電流が流れる。ハイ電圧Ｈは、第２内部インバータＩＮｂの入力端に印加され、第２内部インバータＩＮｂの漏れ電流の原因になる。
【００３８】
ロー電圧Ｌは、第２ＮＭＯＳトランジスタｎａ１が弱くターンオンされればよい程度に高く、第２ＮＭＯＳトランジスタｎａ１及びターンオンされた第１ＮＭＯＳトランジスタｎａ０を介して接地電圧に漏れ電流が流れる。ロー電圧は、第１内部インバータＩＮａの入力端に印加され、第１内部インバータＩＮａの漏れ電流の原因になる。
【００３９】
第４ＰＭＯＳトランジスタｐｂ１を介して流れる漏れ電流は、第５ノードｄｂ１をハイ電圧Ｈにする。従って、第２インバータｆｂは、ハイ電圧Ｈを反転してロー電圧Ｌを出力する。第２ＮＭＯＳトランジスタｎａ１を介して流れる漏れ電流は、第２ノードｄａ１の電圧をプルダウンさせ、第２ノードｄａ１の電圧は、ロー電圧になる。従って、第１インバータｆａは、ロー電圧Ｌを反転してハイ電圧Ｈを出力する。
【００４０】
従って、第１段では、漏れ電流が第１内部インバータＩＮａの入力及び第２インバータｆｂの入力に流れ、第２内部インバータＩＮｂの入力及び第１インバータｆａの入力から、漏れ電流が流れる。
また、第１内部インバータＩＮａの入力及び第２インバータｆｂの入力に漏れ電流が流れる一方、第１内部インバータＩＮａの入力及び第２インバータｆｂの入力からは、漏れ電流が流れない。同様に、第２内部インバータＩＮｂの入力及び第１インバータｆａの入力から漏れ電流が流れる一方、第２内部インバータＩＮｂの入力及び第１インバータｆａの入力には、漏れ電流が流れない。
【００４１】
以上のような動作の結果は図２に示している。すなわち、図２及び図３の動作を反復して行うことによって、第１インバータｆａ及び第２インバータｆｂそれぞれは、１８０°の位相差を有するオシレーティング信号ｉｂ，ｉを生成する。オシレーティング信号ｉｂ，ｉは、図１に示している。
【００４２】
図４は、図１の第１の実施形態によってオシレーティング信号を生成する方法を説明するためのフローチャートである。
図１及び図４を参照すると、ステップＳ４１０で、オシレーション信号ｉｂ、ｉを提供するために、クロスカップルされた第１内部インバータＩＮａ及び第２内部インバータＩＮｂの出力は、それぞれ第１インバータｆａ及び第２インバータｆｂそれぞれによって反転される。
【００４３】
例えば、図２で、第１内部インバータＩＮａの入力から漏れ電流が流れる間、第２内部インバータＩＮｂの入力に漏れ電流が流れうる。ステップＳ４２０によって、クロスカップルされたた第１内部インバータＩＮａ、第２内部ＩＮｂがそれぞれ反転状態を変更するまで、ステップＳ４１５で漏れ電流が流れる。
【００４４】
もしクロスカップルされた第１第２、内部インバータＩＮａ、ＩＮｂがそれぞれの反転状態（例えば、トリップされた状態）を変更する場合、ステップＳ４２５で、クロスカップルされた第１第２、内部インバータＩＮａ、ＩＮｂの出力は、オシレーション信号ｉｂ、ｉを提供するために、第１インバータｆａ及び第２インバータｆｂによって反転される。クロスカップルされた第１第２、内部インバータＩＮａ、ＩＮｂが状態を一度変更すれば、オシレーション信号も、状態を変更する。
【００４５】
次に、ステップＳ４３０で、第１段は、ステップＳ４２５のように、第１内部インバータＩＮａ及び第２内部インバータＩＮｂの１つの入力に漏れ電流が流れるようにし、第１内部インバータＩＮａ及び第２内部インバータＩＮｂの残り１つの入力から漏れ電流が流れるようにする。
例えば、図３で、第２内部インバータＩＮｂの入力から漏れ電流が流れる間、第１内部インバータＩＮａの入力に漏れ電流が流れうる。ステップＳ４３５によって、クロスカップルされた第１第２、内部インバータＩＮａ、ＩＮｂがそれぞれの反転状態を変更するまで、ステップＳ４３０で漏れ電流が流れる。
【００４６】
もしクロスカップルされた第１第２、内部インバータＩＮａ、ＩＮｂがそれぞれの反転状態（例えば、トリップされた状態）を変更する場合、ステップＳ４１０で、クロスカップルされた第１第２、内部インバータＩＮａ、ＩＮｂの出力は、オシレーション信号ｉｂ、ｉを提供するために、第１インバータｆａ及び第２インバータｆｂによって反転される。クロスカップルされた第１第２、内部インバータＩＮａ、ＩＮｂが状態を一度変更すれば、ステップＳ４１０から再び始める。
【００４７】
図５は、本発明の第２の実施形態によるオシレータを示す回路図である。
図５の第２の実施形態は、第１小型インバータＳＭａ及び第２小型インバータＳＭｂを含んでいることを除いては、図１の第１の実施形態と同一である。
【００４８】
第１小型インバータＳＭａ及び第２小型インバータＳＭｂは、第１インバータｆａ及び第２インバータｆｂより小サイズを有する。本実施形態で、第１小型インバータＳＭａ及び第２小型インバータＳＭｂを形成するトランジスタは、オシレータを設けるために使われるもののうち、最小サイズを有することができる。残りのインバータのサイズは、用途、オシレータの要求される動作周波数などによって決定される。
【００４９】
図５に示すように、第１小型インバータＳＭａは、第１インバータｆａの出力端と第５ノードｄｂ１との間に接続される。第１小型インバータＳＭａは、第１インバータｆａの出力を反転し、第１内部インバータＩＮａ及び第２インバータｆｂに出力する。同様に、第２小型インバータＳＭｂは、第２インバータｆｂの出力端と第２ノードｄａ１との間に接続される。第２小型インバータＳＭｂは、第２インバータｆｂの出力を反転し、第２内部インバータＩＮｂ及び第１インバータｆａに出力する。
【００５０】
第１小型インバータＳＭａ及び第２小型インバータＳＭｂは、クロスカップルされた第１第２、内部インバータＩＮａ、ＩＮｂだけではなく、第１インバータｆａ及び第２インバータｆｂの反転された状態に変更するために付加された電流パスを設ける。
第１小型インバータＳＭａ及び第２小型インバータＳＭｂは、第１インバータｆａ及び第２インバータｆｂと共に、第２段の一部になることができ、第１小型インバータＳＭａ及び第２小型インバータＳＭｂの付加は、オシレーション信号ｉｂ、ｉの最大周波数を高めることができる。
【００５１】
図６は、本発明の第３の実施形態によるオシレータを示す回路図であり、図５の第２の実施形態に制御電圧発生回路を付加したものである。
制御電圧発生回路６００が付加された図５の第２の実施形態は、一実施形態にしか過ぎず、本発明の制御電圧発生回路６００が図５の実施形態に限定されるものではない。例えば、制御電圧発生回路６００は、図１の実施形態に接続することも可能である。
【００５２】
図に示すように、制御電圧発生回路６００は、図５の電源電圧ＶＤＤと第１ＰＭＯＳトランジスタｐａ０及び第３ＰＭＯＳトランジスタｐｂ０間に接続されたＰＭＯＳトランジスタ６０５を含む。演算増幅器６１０の出力は、ＰＭＯＳトランジスタ６０５のゲートと接続される。
【００５３】
演算増幅器６１０の非反転入力は、基準電圧Ｖｒｅｆを受信し、反転入力は、ＰＭＯＳトランジスタ６０５によって、図５のオシレータに印加された制御電圧Ｖｃｔｒｌが印加される。基準電圧Ｖｒｅｆを変更することによって、制御電圧Ｖｃｔｒｌが変更される。
すなわち、基準電圧Ｖｒｅｆを制御することによって、制御電圧Ｖｃｔｒｌが制御される。制御電圧Ｖｃｔｒｌは、オシレータによって提供されるオシレーション信号ｉ、ｉｂの周波数に影響を及ぼす。制御電圧Ｖｃｔｒｌが増加することによって、オシレーション信号ｉ、ｉｂの周波数は増加する。制御電圧Ｖｃｔｒｌの最大値は、電源供給電圧ＶＤＤに制限される。
【００５４】
図７は、本発明の第４の実施形態によるオシレータを示す回路図である。
図７の第４の実施形態は、第１スターブドインバータＳｌａ及び第２スターブドインバータＳＩｂが、接地電圧ＶＳＳ代わりに、ＮＭＯＳトランジスタｎｃｓに接続されていることを除いては、図５の第２の実施形態と同一である。
【００５５】
ＮＭＯＳトランジスタｎｃｓは、接地電圧ＶＳＳと第１ＮＭＯＳトランジスタｎａ０及び第３ＮＭＯＳトランジスタｎｂ０との間に接続される。ＮＭＯＳトランジスタｎｃｓは、ゲートに制御バイアスＶｂｉａｓｎが印加される。制御バイアスＶｂｉａｓｎは、第１ＮＭＯＳトランジスタｎａ０及び第３ＮＭＯＳトランジスタｎｂ０のドレインの電圧レベルを制御する。電圧レベルの変更は、オシレータによって提供されるオシレーション信号ｉｂ、ｉの周波数を変更させることである。バイアスＶｂｉａｓｎが増加することによって、オシレーション信号ｉ、ｉｂの周波数も増加する。
【００５６】
図８は、本発明の第５の実施形態によるオシレータを示す回路図である。
図８の第５の実施形態は、図７の第４の実施形態のＮＭＯＳトランジスタｎｃｓを除いては、図６の第３の実施形態と同一である。
従って、オシレーション信号ｉ、ｉｂの周波数は、図６に示したような制御電圧Ｖｃｔｒｌの制御によって、又は図７に示したような制御バイアスＶｂｉａｓｎの制御によって、又は制御電圧Ｖｃｔｒｌ及び制御バイアスＶｂｉａｓｎの制御によって制御されうる。
【００５７】
図９は、本発明の第６の実施形態によるオシレータを示す回路図であり、図１０は、図９の第６の実施形態によるオシレーション信号を示す図面である。。
図９の第６の実施形態は、直交オシレーション（ｑｕａｄｒａｔｕｒｅ  ｏｓｃｉｌｌａｔｉｏｎ）信号ｉ（ｉｂ），ｑ（ｑｂ）を発生することができる。
図に示すように、オシレータは、第２オシレータ回路９２０と接続された第１オシレータ回路９１０を含む。
【００５８】
第１オシレータ回路９１０は、図１０に示すように、同相オシレーション（ｉｎ−ｐｈａｓｅ  ｏｓｃｉｌｌａｔｉｏｎ）信号ｉ（ｉｂ）を発生させ、第２オシレータ回路９２０は、図１０に示すように、直交位相（ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）信号ｑ（ｑｂ）を発生させる。
【００５９】
図に示すように、図１０において、直交位相オシレーション信号ｑ（ｑｂ）は、同相オシレーション信号ｉ（ｉｂ）と９０°の位相差を有する。
第１オシレータ回路９１０及び第２オシレータ回路９２０それぞれは、第１オシレータ回路９１０及び第２オシレータ回路９２０それぞれに、第１インバータｆａ及び第２インバータｆｂが接続されていることを除いては、図１の第１の実施形態によるオシレータと同じ構造を有する。
以下では、相違点についてのみ詳細に説明する。第１オシレータ回路９１０の構成要素と第２オシレータ回路９２０の構成要素との相違点としては、第１オシレータ回路９１０の基準ラベルは「ｉ」を含み、第２オシレータ回路９２０の基準ラベルは「ｑ」を含むということである。
【００６０】
図９に示すように、第１オシレータ回路９１０の第１ノードｄａ０ｉ及び第３ノードｄａ２ｉは、互いに接続されている一方、第１オシレータ回路９１０の第１インバータｆａｉの出力は、第１ノードｄａ０ｉ及び第３ノードｄａ２ｉに接続されていない。
代わりに、第１オシレータ回路９１０の第１インバータｆａｉの出力は、第２オシレータ回路９２０の第１ノードｄａ０ｑ及び第３ノードｄａ２ｑに接続されている。
【００６１】
従って、第１インバータｆａｉの入力は、第１オシレータ回路９１０の第１内部インバータＩＮａｉの出力に接続されており、第１インバータｆａｉの出力は、第２オシレータ回路９２０の第２外部インバータＯＮｂｑの入力に接続されている。すなわち、第１インバータｆａｉは、第１スターブドインバータＳＩａｉと、第２オシレータ回路９２０の第１スターブドインバータＳＩａｑとに接続されているといえる。
【００６２】
また、第１オシレータ回路９１０の第４ノードｄｂ０ｉ及び第６ノードｄｂ２ｉは、互いに接続されている一方、第１オシレータ回路９１０の第２インバータｆｂｉの出力は、第４ノードｄｂ０ｉ及び第６ノードｄｂ２ｉに接続されていない。
代わりに、第１オシレータ回路９１０の第２インバータｆｂｉの出力は、第２オシレータ回路９２０の第４ノードｄｂ０ｑ及び第６ノードｄｂ２ｑに接続されている。
【００６３】
従って、第２インバータｆｂｉの入力は、第１オシレータ回路９１０の第２内部インバータＩＮｂｉの出力に接続されており、第２インバータｆｂｉの出力は、第２オシレータ回路９２０の第２外部インバータＯＮｂｑの入力に接続されている。すなわち、第２インバータｆｂｉは、第２スターブドインバータＳＩｂｉと、第２オシレータ回路９２０の第２スターブドインバータＳＩｂｑに接続されているといえる。
【００６４】
第２オシレータ回路９２０について述べれば、第１ノードｄａ０ｑ及び第３ノードｄａ２ｑは、互いに接続されている一方、第２オシレータ回路９２０の第１インバータｆａｑの出力は、第１ノードｄａ０ｑ及び第３ノードｄａ２ｑに接続されていない。
代わりに、第２オシレータ９２０の第１インバータｆａｑの出力は、第１オシレータ回路９１０の第４ノードｄｂ０ｉ及び第６ノードｄｂ２ｉに接続されている。
【００６５】
従って、第１インバータｆａｑの入力は、第２オシレータ回路９２０の第１内部インバータＩＮａｑの出力に接続されており、第１インバータｆａｑの出力は、第１オシレータ回路９１０の第２外部インバータＯＮｂｉの入力に接続されている。すなわち、第１インバータｆａｑは、第１スターブドインバータＳＩａｑと、第１オシレータ回路９１０の第２スターブドインバータＳＩｂｉとに接続されているといえる。
【００６６】
また、第２オシレータ回路９２０の第４ノードｄｂ０ｑ及び第６ノードｄｂ２ｑは、互いに接続されている一方、第２オシレータ回路９２０の第２インバータｆｂｑの出力は、第４ノードｄｂ０ｑ及び第６ノードｄｂ２ｑに接続されていない。
代わりに、第２オシレータ９２０の第２インバータｆｂｑの出力は、第１オシレータ回路９１０の第１ノードｄａ０ｉ及び第３ノードｄａ２ｉに接続されている。
【００６７】
従って、第２インバータｆｂｑの入力は、第２オシレータ回路９２０の第２内部インバータＩＮｂｑの出力に接続されており、第２インバータｆｂｑの出力は、第１オシレータ回路９１０の第１外部インバータＯＮａｉの入力に接続されている。すなわち、第２インバータｆｂｑは、第２スターブドインバータＳＩｂｑと、第１オシレータ回路９１０の第１スターブドインバータＳＩａｉとに接続されているといえる。
【００６８】
次に、図９のオシレータの動作について、図１１〜図１４を参照しつつ、図２及び図３と関連して説明した図１の動作と比較して説明する。
図１１〜図１４でも、図２及び図３と同一に、ハイ電圧Ｈ及びロー電圧Ｌについて仮定する。
【００６９】
図１１は、第１オシレータ回路９１０の第２ノードｄａ１ｉがロー電圧Ｌを有し、第１オシレータ回路９１０の第５ノードｄｂ１ｉがハイ電圧を有するという点で、図２と近似している。従って、第１オシレータ回路９１０の第１インバータｆａｉ及び第２インバータｆｂｉは、同相オシレーション信号ｉｂ、ｉであって、ハイ電圧及びロー電圧をそれぞれ出力する。ハイ電圧及びロー電圧は、第１オシレータ回路９１０の代わりに、第２オシレータ回路９２０に供給される。
【００７０】
しかし、図２に示したオシレータの動作と比較するとき、第１インバータｆａｉ及び第２インバータｆｂｉを介して出力されるハイ電圧及びロー電圧は、第２オシレータ回路９２０の同じ対応するノードに供給され、第２オシレータ回路９２０の第３ＰＭＯＳトランジスタｐｂ０ｑ及び第１ＮＭＯＳトランジスタｎａ０ｑは、ターンオフされ、第２ＰＭＯＳトランジスタｐａ１ｉを介して、第２オシレータ回路９２０の第２ノードｄａ１ｑに漏れ電流が流れ、第２オシレータ回路９２０の第５ノードｄｂ１ｑから第４ＮＭＯＳトランジスタｎｂ１ｑを介して漏れ電流が流れる。
【００７１】
従って、このような漏れ電流は、第２ノードｄａ１ｑにハイ電圧Ｈを、第５ノードｄｂ１ｑにロー電圧Ｌを提供するような効果を有し、第１インバータｆａｑ及び第２インバータｆｂｑは、それぞれ直交位相オシレーション信号ｑｂ、ｑとして、ロー電圧及びハイ電圧を出力するためにトリップされる。
【００７２】
図１２は、第１オシレータ回路９１０の第２ノードｄａ１ｉがハイ電圧Ｈを有し、第１オシレータ回路９１０の第５ノードｄｂ１がロー電圧を有するという点で、図３と近似している。従って、第１オシレータ回路９１０の第１インバータｆａｉ及び第２インバータｆｂｉは、それぞれ同相オシレーション信号ｉｂ、ｉとして、ロー電圧及びハイ電圧を出力する。ロー電圧及びハイ電圧は、第１オシレータ回路９１０の代わりに、第２オシレータ回路９２０に供給される。
【００７３】
しかし、図３に示したオシレータの動作と比較するとき、第１インバータｆａｉ及び第２インバータｆｂｉを介して出力されるロー電圧及びハイ電圧は、第２オシレータ回路９２０の同じ対応するノードに供給され、第２オシレータ回路９２０の第１ＰＭＯＳトランジスタｐａ０ｑ及び第３ＮＭＯＳトランジスタｎｂ０ｑは、ターンオフされ、第２ＮＭＯＳトランジスタｎａ１ｑを介して、第２オシレータ回路９２０の第２ノードｄａ１ｑから漏れ電流が流れ、第４ＰＭＯＳトランジスタｐｂ１ｑを介して、第２オシレータ回路９２０の第５ノードｄｂ１ｑに漏れ電流が流れる。
【００７４】
従って、このような漏れ電流は、第２ノードｄａ１ｑにロー電圧Ｌを、第５ノードｄｂ１ｑにハイ電圧Ｈを提供するような効果を有し、第１インバータｆａｑ及び第２インバータｆｂｑは、それぞれ直交位相オシレーション信号ｑｂ、ｑとして、ハイ電圧及びロー電圧を出力するためにトリップされる。
【００７５】
図１３は、第２オシレータ回路９２０の第２ノードｄａ１ｑがロー電圧Ｌを有し、第２オシレータ回路９２０の第５ノードｄｂ１ｑがハイ電圧を有するという点で、図２と近似している。従って、第２オシレータ回路９２０の第１インバータｆａｑ及び第２インバータｆｂｑは、それぞれ直交位相オシレーション信号ｑｂ、ｑとして、ハイ電圧及びロー電圧を出力する。ハイ電圧及びロー電圧は、第２オシレータ回路９２０の代わりに、第１オシレータ回路９１０に供給される。
【００７６】
しかし、図１１に示したオシレータの動作と比較するとき、第１インバータｆａｑ及び第２インバータｆｂｑを介して出力されるハイ電圧及びロー電圧は、それぞれ第１オシレータ回路９１０の第２スターブドインバータＳＩｂｉと第１スターブドインバータＳＩａｉに供給される。
【００７７】
第１オシレータ回路９１０の第３ＰＭＯＳトランジスタｐｂ０ｉ及び第１ＮＭＯＳトランジスタｎａ０ｉは、ターンオンされ、第１ＰＭＯＳトランジスタｐａ０ｉ及び第３ＮＭＯＳトランジスタｎｂ０ｉは、ターンオフされ、第１オシレータ回路９１０の第２ノードｄａ１ｉから第２ＮＭＯＳトランジスタｎａ１ｉを介して、漏れ電流が流れ、第４ＰＭＯＳトランジスタｐｂ１ｉを介して、第１オシレータ回路９１０の第５ノードｄｂ１ｉに漏れ電流が流れる。
【００７８】
従って、このような漏れ電流は、第２ノードｄａ１ｉにロー電圧Ｌを、第５ノードｄｂ１ｉのハイ電圧Ｈを提供するような効果を有し、第１インバータｆａｉ及び第２インバータｆｂｉは、それぞれ同相オシレーション信号ｉｂ、ｉとして、ハイ電圧及びロー電圧を出力するためにトリップされる。
【００７９】
図１４は、第２オシレータ回路９２０の第２ノードｄａ１ｑがハイ電圧Ｈを有し、第２オシレータ回路９２０の第５ノードｄｂ１ｑがロー電圧を有するという点で、図３と近似している。従って、第２オシレータ回路９２０の第１インバータｆａｑ及び第２インバータｆｂｑは、それぞれ直交位相オシレーション信号ｑｂ、ｑとして、ロー電圧及びハイ電圧を出力する。ロー電圧及びハイ電圧は、第２オシレータ回路９２０の代わりに、第１オシレータ回路９１０に供給される。
【００８０】
しかし、図３に示したオシレータの動作と比較するとき、第１インバータｆａｑ及び第２インバータｆｂｑを介して出力されるロー電圧及びハイ電圧は、それぞれ第１オシレータ回路９１０の第２スターブドインバータＳＩｂｉ及び第１スターブドインバータＳＩａｉに供給される。
【００８１】
第１オシレータ回路９１０の第１ＰＭＯＳトランジスタｐａ０ｉ及び第３ＮＭＯＳトランジスタｎｂ０ｉは、ターンオンされ、第１オシレータ回路９１０の第３ＰＭＯＳトランジスタｐｂ０ｉ及び第１ＮＭＯＳトランジスタｎａ０ｉは、ターンオフされ、第１オシレータ回路９１０の第２ノードｄａ１ｉに、第２ＰＭＯＳトランジスタｐａ１ｉを介して漏れ電流が流れ、第４ＮＭＯＳトランジスタｎｂ１ｉを介して、第１オシレータ回路９１０の第５ノードｄｂ１ｉから漏れ電流が流れる。
【００８２】
従って、このような漏れ電流は、第２ノードｄａ１ｉにハイ電圧Ｈを、第５ノードｄｂ１ｉのロー電圧Ｌを提供するような効果を有し、第１インバータｆａｉ及び第２インバータｆｂｉは、それぞれ同相オシレーション信号ｉｂ、ｉとして、ロー電圧及びハイ電圧を出力するためにトリップされる。
【００８３】
第１オシレータ回路９１０に供給される第１制御電圧Ｖｃｔｒｌｉが、第２オシレータ回路９２０に供給される第２制御電圧Ｖｃｔｒｌｑと同じ場合、図９のオシレータは、同相オシレーション信号ｉ（ｉｂ）と９０°位相差を有する直交位相オシレーション信号ｑ（ｑｂ）を提供する。
しかし、第１制御電圧Ｖｃｔｒｌｉ及び第２制御電圧Ｖｃｔｒｌｑを変更することによって、このような位相差は変更されうる。すなわち、第１制御電圧Ｖｃｔｒｌｉと第２制御電圧Ｖｃｔｒｌｑとの差は、同相オシレーション信号と９０°位相差直交位相オシレーション信号との位相差を生じさせる。
【００８４】
図１５及び図１６は、図９の第６の実施形態によってオシレーティング信号を生成する方法を概念的に説明するためのフローチャートである。
図９、図１５及び図１６を参照すると、ステップＳ１５１０で、クロスカップルされた第１オシレータ回路９１０の第１内部インバータＩＮａｉ及び第２内部インバータＩＮｂｉの出力それぞれは、同相オシレーション信号ｉｂ、ｉを提供するために、第１オシレータ回路９１０の第１インバータｆａｉ及び第２インバータｆａｂによって反転される。
【００８５】
ステップＳ１５１５で、第１オシレータ回路の第１インバータｆａｉ及び第２インバータｆｂｉの出力に応答し、第２オシレータ回路９２０の第１段には、第１内部インバータＩＮａｑ及び第２内部インバータＩＮｂｑのうち、１つの内部インバータの入力から漏れ電流が流れる間、他の１つの内部インバータの入力に漏れ電流が流れる。
【００８６】
例えば、図１１に示したように、第１内部インバータＩＮａｑの入力から漏れ電流が流れる間、第２内部インバータＩＮｂｑの入力に漏れ電流が流れうる。第２オシレータ回路９２０のクロスカップルされた第１、第２内部インバータＩＮａｑ、ＩＮｂｑがステップＳ１５２０のように、それぞれの反転状態を変更するまで、ステップＳ１５１５の漏れ電流が流れる。
【００８７】
もしクロスカップルされた第１、第２内部インバータＩＮａｑ、ＩＮｂｑがそれぞれの反転された状態（例えば、トリップされた状態）を変更すれば、ステップＳ１５２５で、直交位相オシレーション信号ｑｂ、ｑを提供するために、第２オシレータ回路９２０の第１インバータｆａｑ及び第２インバータｆｂｑによって、第１、第２内部インバータＩＮａｑ、ＩＮｂｑの出力が反転される。すなわち、クロスカップルされた第１、第２内部インバータＩＮａｑ、ＩＮｂｑが一度状態を変更すれば、直交位相オシレーション信号も状態を変更する。
【００８８】
次に、ステップＳ１５３０で、第２オシレータ回路９２０の第１インバータｆａｑ及び第２インバータｆｂｑの出力に応答し、第１オシレータ回路９１０の第１段には、第１内部インバータＩＮａｉ及び第２内部インバータＩＮｂｉのうち、１つの内部インバータの入力から漏れ電流が流れる間、他の１つの内部インバータの入力に漏れ電流が流れる。
【００８９】
例えば、ステップＳ１５１５が図１１のように動作すると仮定すれば、図１４を参照すると、第２内部インバータＩｎｂｉの入力に漏れ電流が流れる間、第１内部インバータＩＮａｉの入力から漏れ電流が流れうる。第１オシレータ回路９１０のクロスカップルされた第１、第２内部インバータＩＮａｉ、ＩＮｂｉがステップＳ１５３５のように、それぞれの反転状態を変更するまで、ステップＳ１５３０段階の漏れ電流が流れる。
【００９０】
もしクロスカップルされた第１、第２内部インバータＩＮａｉ、ＩＮｂｉがそれぞれの反転された状態（例えば、トリップされた状態）を変更すれば、ステップＳ１５４０で、同相オシレーション信号ｉｂ、ｉを提供するために、第１オシレータ回路９１０の第１インバータｆａｉ及び第２インバータｆｂｉによってクロスカップルされた第１、第２内部インバータＩＮａｉ、ＩＮｂｉの出力が反転される。すなわち、クロスカップルされた第１、第２内部インバータＩＮａｉ、ＩＮｂｉが一度状態を変更すれば、同相オシレーション信号も状態を変更する。
【００９１】
ステップＳ１５４５で、第１オシレータ回路９１０の第１インバータｆａｉ及び第２インバータｆｂｉの出力に応答し、第２オシレータ回路９２０の第１段には、第１内部インバータＩｎａｑ及び第２内部インバータＩＮｂｑのうち、１つの内部インバータの入力から漏れ電流が流れる間、他の１つの内部インバータの入力に漏れ電流が流れる。
【００９２】
例えば、図１２を参照すれば、第１内部インバータＩｎａｑの入力に漏れ電流が流れる間、第２内部インバータＩＮｂｑの入力から漏れ電流が流れうる。第２オシレータ回路９２０のクロスカップルされた第１、第２内部インバータＩｎａｑ、ＩＮｂｑがステップＳ１５４５のように、それぞれの反転状態を変更するまで、ステップＳ１５５０の漏れ電流が流れる。
【００９３】
もしクロスカップルされた第１、第２内部インバータＩｎａｑ、ＩＮｂｑがそれぞれの反転された状態（例えば、トリップされた状態）を変更すれば、ステップＳ１５５５で、直交位相オシレーション信号ｑｂ、ｑを提供するために、第２オシレータ回路９２０の第１インバータｆａｑ及び第２インバータｆｂｑによってクロスカップルされた第１、第２内部インバータＩＮａｑ、ＩＮｂｑの出力が反転される。すなわち、クロスカップルされた第１、第２内部インバータＩＮａｑ、ＩＮｂｑが一度状態を変更すれば、直交位相オシレーション信号も状態を変更する。
【００９４】
次に、ステップＳ１５６０で、第２オシレータ回路９２０の第１インバータｆａｑ及び第２インバータｆｂｑの出力に応答し、第１オシレータ回路９１０の第１段には、第１内部インバータＩＮａｉ及び第２内部インバータＩＮｂｉのうち、１つの内部インバータの入力から漏れ電流が流れる間、他の１つの内部インバータの入力に漏れ電流が流れる。
【００９５】
例えば、ステップＳ１５４５が図１２のように動作すると仮定すれば、図１３を参照すると、第２内部インバータＩｎｂｉの入力から漏れ電流が流れる間、第１内部インバータＩＮａｉの入力に漏れ電流が流れうる。第１オシレータ回路９１０のクロスカップルされた第１、第２内部インバータＩＮａｉ、ＩＮｂｉがステップＳ１５６５のように、それぞれの反転状態を変更するまで、ステップＳ１５６０の漏れ電流が流れる。
【００９６】
もしクロスカップルされた第１、第２内部インバータＩＮａｉ、ＩＮｂｉがそれぞれの反転された状態（例えば、トリップされた状態）を変更すれば、ステップＳ１５１０に戻り、同相オシレーション信号ｉｂ、ｉを提供するために、第１オシレータ回路９１０の第１インバータｆａｉ及び第２インバータｆｂｉによってクロスカップルされた第１、第２内部インバータＩＮａｉ、ＩＮｂｉの出力が反転される。すなわち、クロスカップルされた第１、第２内部インバータＩＮａｉ、ＩＮｂｉが一度状態を変更すれば、同相オシレーション信号も状態を変更する。
【００９７】
図１７は、本発明の第７の実施形態によるオシレータを示す回路図である。
図１７の第７の実施形態は、第１オシレータ回路９１０に第１小型インバータＳＭａｉ及び第２小型インバータＳＭｂｉを付加し、第２オシレータ回路９２０に第１小型インバータＳＭａｑ及び第２小型インバータＳＭｂｑを付加したことを除き、図９の第６の実施形態と同一である。
【００９８】
第１小型インバータＳＭａｉ及び第２小型インバータＳＭｂｉは、第１オシレータ回路９１０の第１インバータｆａｉ及び第２インバータｆｂｉよりサイズが小さい。同様に、第１小型インバータＳＭａｑ及び第２小型インバータＳＭｂｑは、第２オシレータ回路９２０の第１インバータｆａｑ及び第２インバータｆｂｑよりサイズが小さい。
【００９９】
本実施形態による場合、第１オシレータ回路９１０の第１インバータｆａｉ及び第２インバータｆｂｉは、第２オシレータ回路９２０の第１インバータｆａｑ及び第２インバータｆｂｑとサイズが同一である。また、本実施形態による場合、第１小型インバータ（ＳＭａｉ、ＳＭａｑ）、第２小型インバータ（ＳＭｂｉ、ＳＭｂｑ）を形成するトランジスタは、オシレータを形成するために使われるもののうち、最小サイズを有することができる。残りのインバータのサイズは、用途、オシレータの要求される動作周波数などによって決定される。
【０１００】
図１７に示すように、第１オシレータ回路９１０で第１小型インバータＳＭａｉは、第１インバータｆａｉの出力端と第５ノードｄｂ１ｉとの間に接続される。第１小型インバータＳＭａｉは、第１インバータｆａｉの出力を反転して第１内部インバータＩＮａｉ及び第２インバータｆｂｉに出力する。同様に、第２小型インバータＳＭｂｉは、第２インバータｆｂｉの出力端と第２ノードｄａ１ｉとの間に接続される。第２小型インバータＳＭｂｉは、第２インバータｆｂｉの出力を反転して第２内部インバータＩＮｂｉ及び第１インバータｆａｉに出力する。
【０１０１】
図１７に示すように、第２オシレータ回路９２０で第１小型インバータＳＭａｑは、第１インバータｆａｑの出力端と第５ノードｄｂ１ｑとの間に接続される。第１小型インバータＳＭａｑは、第１インバータｆａｑの出力を反転して第１内部インバータＩＮａｑ及び第２インバータｆｂｑに出力する。同様に、第２小型インバータＳＭｂｑは、第２インバータｆｂｑの出力端と第２ノードｄａ１ｑとの間に接続される。第２小型インバータＳＭｂｑは、第２インバータｆｂｑの出力を反転して第２内部インバータＩＮｂｑ及び第１インバータｆａｑに出力する。
【０１０２】
第１小型インバータ（ＳＭａｉ、ＳＭａｑ）及び第２小型インバータ（ＳＭｂｉ、ＳＭｂｑ）は、クロスカップルされた第１内部インバータ（ＩＮａｉ、ＩＮａｑ）第２内部インバータ（ＩＮｂｉ、ＩＮｂｑ）だけではなく、第１インバータ（ｆａｉ、ｆａｑ）及び第２インバータ（ｆｂｉ、ｆｂｑ）の反転された状態に変更するための付加された電流パスを設ける。第１小型インバータ（ＳＭａｉ、ＳＭａｑ）及び第２小型インバータ（ＳＭｂｉ、ＳＭｂｑ）の付加は、同相オシレーション信号ｉ（ｉｂ）及び直交位相オシレーション信号ｑ（ｑｂ）の最大周波数を高めることができる。
【０１０３】
図１８は、小型インバータを含む本発明の第８の実施形態によるオシレータを示す回路図である。
図１８の第８の実施形態は、第１オシレータ回路９１０に第１小型インバータＳＭａｉ’及び第２小型インバータＳＭｂｉ’を付加し、第２オシレータ回路９２０に第１小型インバータＳＭａｑ’及び第２小型インバータＳＭｂｑ’を付加したことを除き、図９の第６の実施形態と同一である。
【０１０４】
第１小型インバータＳＭａｉ’及び第２小型インバータＳＭｂｉ’は、第１オシレータ回路９１０の第１インバータｆａｉ及び第２インバータｆｂｉよりサイズが小さい。同様に、第１小型インバータＳＭａｑ’及び第２小型インバータＳＭｂｑ’は、第２オシレータ回路９２０の第１インバータｆａｑ及び第２インバータｆｂｑよりサイズが小さい。
【０１０５】
本実施形態による場合、第１オシレータ回路９１０の第１インバータｆａｉ及び第２インバータｆｂｉは、第２オシレータ回路９２０の第１インバータｆａｑ及び第２インバータｆｂｑとサイズが同一である。また、本実施形態による場合、第１小型インバータ（ＳＭａｉ’、ＳＭａｑ’）、第２小型インバータ（ＳＭｂｉ’、ＳＭｂｑ’）を形成するトランジスタは、オシレータを形成するために使われるもののうち、最小サイズを有することができる。残りのインバータのサイズは、用途、オシレータの要求される動作周波数などによって決定される。
【０１０６】
図１８に示すように、第１オシレータ回路９１０の第１小型インバータＳＭａｉ’は、第１オシレータ回路９１０の第１インバータｆａｉの出力端と、第２オシレータ回路９２０の第５ノードｄｂ１ｑとの間に接続される。第１小型インバータＳＭａｉ’は、第１オシレータ回路９１０の第１インバータｆａｉの出力を反転し、第２オシレータ回路９２０の第１内部インバータＩＮａｑ及び第２インバータｆｂｑに出力する。
【０１０７】
同様に、第１オシレータ回路９１０の第２小型インバータＳＭｂｉ’は、第１オシレータ回路９１０の第２インバータｆｂｉの出力端と第２オシレータ回路９２０の第２ノードｄａ１ｑとの間に接続される。第２小型インバータＳＭｂｉ’は、第２インバータｆｂｉの出力を反転し、第２オシレータ回路９２０の第２内部インバータＩＮｂｑ及び第１インバータｆａｑに出力する。
【０１０８】
図１８に示すように、第２オシレータ回路９２０の第１小型インバータＳＭａｑ’は、第２オシレータ回路９２０の第１インバータｆａｑの出力端と第１オシレータ回路９１０の第２ノードｄａ１ｉとの間に接続される。第１小型インバータＳＭａｑ’は、第２オシレータ回路９２０の第１インバータｆａｑの出力を反転し、第１オシレータ回路９１０の第２内部インバータＩＮｂｉ及び第１インバータｆａｉに出力する。
【０１０９】
同様に、第２オシレータ回路９２０の第２小型インバータＳＭｂｑ’は、第２オシレータ回路９２０の第２インバータｆｂｑの出力端と第１オシレータ回路９１０の第５ノードｄｂ１ｉとの間に接続される。第２小型インバータＳＭｂｑ’は、第２インバータｆｂｑの出力を反転し、第１オシレータ回路９１０の第１内部インバータＩＮａｉ及び第２インバータｆｂｉに出力する。
【０１１０】
第１小型インバータ（ＳＭａｉ’、ＳＭａｑ’）及び第２小型インバータ（ＳＭｂｉ’、ＳＭｂｑ’）は、クロスカップルされた第１内部インバータ（ＩＮａｉ、ＩＮａｑ）第２内部インバータ（ＩＮｂｉ、ＩＮｂｑ）だけではなく、第１インバータ（ｆａｉ、ｆａｑ）及び第２インバータ（ｆｂｉ、ｆｂｑ）の反転された状態に変更するための付加された電流パスを設ける。第１小型インバータ（ＳＭａｉ’、ＳＭａｑ’）及び第２小型インバータ（ＳＭｂｉ’、ＳＭｂｑ’）の付加は、同相オシレーション信号ｉ（ｉｂ）及び直交位相オシレーション信号ｑ（ｑｂ）の最大周波数を高めることができる。
【０１１１】
図１９は、図１７の第７の実施形態に制御電圧発生回路を付加した回路図である。
図１７の第７の実施形態に付加された制御電圧発生回路１８００は、一実施形態にしか過ぎず、本発明の制御電圧発生回路１８００が図１７の第７の実施形態に限定されるものではない。例えば、制御電圧発生回路１８００は、図９の第６の実施形態にも接続され得る。
【０１１２】
また、図に示すように、制御電圧発生回路１８００は、電源電圧ＶＤＤと、図１７の第１オシレータ回路９１０の第１ＰＭＯＳトランジスタｐａ０ｉ、第３ＰＭＯＳトランジスタｐｂ０ｉ、及び第２オシレータ回路９２０の第１ＰＭＯＳトランジスタｐａ０ｑ、第３ＰＭＯＳトランジスタｐｂ０ｑとの間に接続されたＰＭＯＳトランジスタ１８０５とを含むことができる。
【０１１３】
演算増幅器１８１０の出力は、ＰＭＯＳトランジスタ１８０５のゲートと接続される。
演算増幅器１８１０の非反転入力は、基準電圧Ｖｒｅｆを受信し、反転入力は、ＰＭＯＳトランジスタ１８０５によって、図１９のオシレータに印加された制御電圧Ｖｃｔｒｌが印加される。基準電圧Ｖｒｅｆを変更することによって、制御電圧（Ｖｃｔｒｌｉ、Ｖｃｔｒｌｑ）が変更される。すなわち、基準電圧Ｖｒｅｆを制御することによって、制御電圧（Ｖｃｔｒｌｉ、Ｖｃｔｒｌｑ）が制御される。
【０１１４】
制御電圧（Ｖｃｔｒｌｉ、Ｖｃｔｒｌｑ）は、第１オシレータ回路９１０及び第２オシレータ回路９２０によって提供される同相オシレーション信号ｉ（ｉｂ）及び直交位相オシレーション信号ｑ（ｑｂ）の周波数に影響を及ぼす。すなわち、制御電圧（Ｖｃｔｒｌｉ、Ｖｃｔｒｌｑ）が増加することによって、同相オシレーション信号ｉ（ｉｂ）及び直交位相オシレーション信号ｑ（ｑｂ）の周波数は増加する。制御電圧（Ｖｃｔｒｌｉ、Ｖｃｔｒｌｑ）の最大値は、電源供給電圧ＶＤＤに制限される。
【０１１５】
図２０は、図１７の第７の実施形態に、第１制御電圧発生回路及び第２制御電圧発生回路を付加した回路図である。
図１７の第７の実施形態に、第１制御電圧発生回路１９００及び第２制御電圧発生回路１９５０を付加したことは本発明の一実施形態にしか過ぎず、本発明はこれに限定されるものではない。例えば、第１制御電圧発生回路１９００及び第２制御電圧発生回路１９５０は、図９の第６の実施形態に接続され得る。
【０１１６】
図に示すように、第１制御電圧発生回路１９００は、電源電圧ＶＤＤと、図１７の第１オシレータ回路９１０の第１ＰＭＯＳトランジスタｐａ０ｉ及び第３ＰＭＯＳトランジスタｐｂ０ｉとの間に接続されたＰＭＯＳトランジスタ１９０５とを含むことができる。
演算増幅器１９１０の出力は、ＰＭＯＳトランジスタ１９０５のゲートと接続される。演算増幅器１９１０の非反転入力は、第１基準電圧Ｖｒｅｆ１を受信し、反転入力は、ＰＭＯＳトランジスタ１９０５によって、図１９のオシレータに印加された第１制御電圧Ｖｃｔｒｌｉが印加される。
【０１１７】
第１基準電圧Ｖｒｅｆ１を変更することによって、第１制御電圧Ｖｃｔｒｌｉが変更される。すなわち、第１基準電圧Ｖｒｅｆ１を制御することによって、第１制御電圧Ｖｃｔｒｌｉが制御される。第１制御電圧Ｖｃｔｒｌｉは、第１オシレータ回路９１０に制御電圧として供給される。
【０１１８】
また、図に示すように、第２制御電圧発生回路１９５０は、電源電圧ＶＤＤと、図１７の第２オシレータ回路９２０の第１ＰＭＯＳｐａ０ｑトランジスタ及び第３ＰＭＯＳトランジスタｐｂ０ｑとの間に接続されたＰＭＯＳトランジスタ１９５５を含むことができる。
【０１１９】
演算増幅器１９６０の出力は、ＰＭＯＳトランジスタ１９５５のゲートと接続される。
演算増幅器１９６０の非反転入力は、第２基準電圧Ｖｒｅｆ２を受信し、反転入力は、ＰＭＯＳトランジスタ１９５５によって、図１９のオシレータに印加された第２制御電圧Ｖｃｔｒｌｑが印加される。
【０１２０】
第２基準電圧Ｖｒｅｆ２を変更することによって、第２制御電圧Ｖｃｔｒｌｑが変更される。すなわち、第２基準電圧Ｖｒｅｆ２を制御することによって、第２制御電圧Ｖｃｔｒｌｑが制御される。第２制御電圧Ｖｃｔｒｌｑは、第２オシレータ回路９２０に制御電圧として供給される。
【０１２１】
第１制御電圧Ｖｃｔｒｌｉ及び第２制御電圧Ｖｃｔｒｌｑは、同相信号ｉ（ｉｂ）と直交位相信号ｑ（ｑｂ）との位相差及び周波数に影響を及ぼす。
もし第１制御電圧と第２制御電圧が同一ならば、同相信号ｉ（ｉｂ）と直交位相信号ｑ（ｑｂ）は、９０°の位相差を有する。
そして、第１制御電圧Ｖｃｔｒｌｉ及び第２制御電圧Ｖｃｔｒｌｑが増加することによって、同相信号ｉ（ｉｂ）と直交位相信号ｑ（ｑｂ）の周波数は増加する。
【０１２２】
もし第１制御電圧Ｖｃｔｒｌｉ及び第２制御電圧Ｖｃｔｒｌｑが異なるならば、同相信号ｉ（ｉｂ）と直交位相信号ｑ（ｑｂ）との位相差は、９０°から変更される。工程上のマージンによって、第１制御電圧及び第２制御電圧を正確にセッティングしても、同相オシレーション信号ｉ（ｉｂ）と直交位相オシレーション信号ｑ（ｑｂ）との位相差が正確に９０°になれない。従って、同相オシレーション信号ｉ（ｉｂ）と直交位相オシレーション信号ｑ（ｑｂ）との位相差をより正確に９０°の位相差を有するようにするために、第１制御電圧Ｖｃｔｒｌｉ及び第２制御電圧Ｖｃｔｒｌｑを用いてオシレータを調節する。
【０１２３】
図２１は、本発明の第９の実施形態によるオシレータを示す回路図である。
図２１の第９の実施形態は、第１オシレータ回路９１０及び第２オシレータ回路９２０の第１スターブドインバータ（ＳＩａｉ、ＳＩａｑ）及び第２スターブドインバータ（ＳＩｂｉ、ＳＩｂｑ）が接地電圧ＶＳＳの代わりに、ＮＭＯＳトランジスタｎｃｓに接続されていることを除いては、図１７と同一である。
【０１２４】
ＮＭＯＳトランジスタｎｃｓは、接地電圧ＶＳＳと、第１オシレータ回路９１０の第１ＮＭＯＳトランジスタｎａ０ｉ、第３ＮＭＯＳトランジスタｎｂ０ｉ及び第２オシレータ回路９２０の第１ＮＭＯＳトランジスタｎａ０ｑ、第３ＮＭＯＳトランジスタｎｂ０ｑとの間に接続される。ＮＭＯＳトランジスタｎｃｓは、ゲートに制御バイアスＶｂｉａｓｎが印加される。
【０１２５】
制御バイアスＶｂｉａｓｎは、第１ＮＭＯＳトランジスタ（ｎａ０ｉ、ｎａ０ｑ）及び第３ＮＭＯＳトランジスタ（ｎｂ０ｉ、ｎｂ０ｑ）のドレインの電圧レベルを制御する。電圧レベルの変更は、オシレータによって提供された同相オシレーション信号ｉ（ｉｂ）及び直交位相オシレーション信号ｑ（ｑｂ）の周波数を変更させる。すなわち、制御バイアスＶｂｉａｓｎが増加することによって、同相オシレーション信号ｉ（ｉｂ）及び直交位相オシレーション信号ｑ（ｑｂ）の周波数も増加する。
【０１２６】
図２２は、本発明の第１０の実施形態によるオシレータを示す回路図である。
図２２の第１０の実施形態は、（ｉ）第１オシレータ回路９１０の第１スターブドインバータＳＩａｉ及び第２スターブドインバータＳＩｂｉは、接地電圧ＶＳＳの代わりに、第１バイアスＮＭＯＳトランジスタｎｃｓ１に接続され、
（ｉｉ）第２オシレータ回路９２０の第１スターブドインバータＳＩａｑ及び第２スターブドインバータＳＩｂｑは、接地電圧ＶＳＳの代わりに、第２バイアスＮＭＯＳトランジスタｎｃｓ２に接続される点を除いては、図１７の第７の実施形態と同一である。
【０１２７】
第１バイアスＮＭＯＳトランジスタｎｃｓ１は、接地電圧ＶＳＳと、第１オシレータ回路９１０の第１ＮＭＯＳトランジスタｎａ０ｉ及び第３ＮＭＯＳトランジスタｎｂ０ｉとの間に接続される。
第２バイアスＮＭＯＳトランジスタｎｃｓ２は、接地電圧ＶＳＳと、第２オシレータ回路９２０の第１ＮＭＯＳトランジスタｎａ０ｑ及び第３ＮＭＯＳトランジスタｎｂ０ｑとの間に接続される。
【０１２８】
第１バイアスＮＭＯＳトランジスタｎｃｓ１、第２バイアスＮＭＯＳトランジスタｎｃｓ２それぞれは、ゲートに第１制御バイアスＶｂｉａｓｎ１及び第２制御バイアスＶｂｉａｓｎ２がそれぞれ印加される。従って、本実施形態では、第１オシレータ回路９１０の第１ＮＭＯＳトランジスタｎａ０ｉ及び第３ＮＭＯＳトランジスタｎｂ０ｉのドレインの電圧レベルと、第２オシレータ回路９２０の第１ＮＭＯＳトランジスタｎａ０ｑ及び第３ＮＭＯＳトランジスタｎｂ０ｑのドレインの電圧レベルは、独立的に制御される。
【０１２９】
もし第１制御バイアスＶｂｉａｓｎ１と第２制御バイアスＶｂｉａｓｎ２が同一であるならば、同相信号ｉ（ｉｂ）と直交位相信号ｑ（ｑｂ）は、９０°の位相差を有する。
そして、第１制御バイアスＶｂｉａｓｎ１及び第２制御バイアスＶｂｉａｓｎ２が増加することによって、同相信号ｉ（ｉｂ）と直交位相信号ｑ（ｑｂ）との周波数は増加する。
【０１３０】
もし第１制御バイアスＶｂｉａｓｎ１と第２制御バイアスＶｂｉａｓｎ２が異なるならば、同相信号ｉ（ｉｂ）と直交位相信号ｑ（ｑｂ）との位相差は、９０°から変更される。工程上のマージンによって、第１制御バイアス及び第２制御バイアスを正確にセッティングしても、同相オシレーション信号ｉ（ｉｂ）と直交位相オシレーション信号ｑ（ｑｂ）との位相差が正確に９０°になれない。従って、同相オシレーション信号ｉ（ｉｂ）と直交位相オシレーション信号ｑ（ｑｂ）との位相差をより正確に９０°の位相差を有するようにするために、第１制御バイアスＶｂｉａｓｎ１及び第２制御バイアスＶｂｉａｓｎ２を用いてオシレータを調節する。
【０１３１】
図２３〜図２６は、本発明のその他の実施形態によるオシレータを示す回路図である。
図２３は、図１９及び図２１の実施形態を結合した図面である。
図２４は、図２０及び図２２を結合した図面である。
図２５は、図２０及び図２１を結合した図面である。
図２６は、図１９及び図２２を結合した図面である。
上記の実施形態の動作については、図１９〜図２２と関連した説明によって明確に分かるので、以下詳細な説明は省略する。
【０１３２】
図２７〜図３３は、本発明のオシレータを応用する実施形態を図示した図面である。
図２７は、位相同期ループ回路（ＰＬＬ：ｐｈａｓｅｄ−ｌｏｃｋｅｄ  ｌｏｏｐ  ｃｉｒｃｕｉｔ）を示すブロック図である。
【０１３３】
図２７を参照すれば、位相同期ループ回路は、基準クロック信号ＣＬＫ＿ｒｅｆと電圧制御クロック信号ＣＬＫ＿ｖｃｏとの位相差を検出する位相検出器２６１０を含む。
位相検出器２６１０は、検出された位相差を意味する電圧を出力する。
ローパスフィルタ（ＬＰＦ）２６１５は、位相検出器２６１０から出力された電圧をフィルタリングする。
【０１３４】
電圧制御オシレータ２６２０は、フィルタリングされた電圧を受信し、フィルタリングされた電圧に基づいて、電圧制御クロックＣＬＫ＿ｖｃｏを発生させる。電圧制御オシレータ２６２０は、上述の本発明の実施形態のオシレータの内の所定のオシレータでありうる。例えば、電圧制御オシレータ２６２０は、図５の実施形態の場合、フィルタリングされた電圧は、制御電圧Ｖｃｔｒｌに供給され、オシレーション信号ｉは、電圧制御クロック信号ＣＬＫ＿ｖｃｏでありうる。
【０１３５】
位相同期ループ回路は、一般的にメモリチップの高速インターフェースブロックで使われる。例えば、位相同期ループ回路は、高速インターフェースブロックでクロック発生器として使われ、図２８に示す。図２８の実施形態の位相同期ループ回路は、図２８と関連して説明した位相同期ループ回路でありうる。
【０１３６】
図２９は、半導体装置の応用実施形態を示した図である。
図２９を参照すると、本応用実施形態は、メモリコントローラ２２２０に接続されたメモリ２２１０を含むことができる。メモリ２２１０は、オシレータを提供するいかなるメモリでもよく、オシレータは、上述の本発明の実施形態のオシレータの内の、特定メモリに適切な所定のオシレータでありうる。メモリコントローラ２２２０は、メモリ２２１０の制御動作のための入力信号を供給する。例えば、メモリコントローラ２２２０は、コマンド（ＣＭＤ）信号及びアドレス信号を供給する。
【０１３７】
図３０は、他の応用実施形態を示す。
本応用実施形態は、メモリ２２１０及びメモリコントローラ２２２０がカード２３３０として具現されていることを除いては、図２９と同一である。例えば、カード２３３０は、フラッシュメモリカードのようなメモリカードでありうる。すなわち、カード２３３０は、デジタルカメラ、パソコン（ＰＣ）のような電子装置の使用のために所定の基準になるカードでありうる。メモリコントローラ２２２０は、他の装置（例えば、外部装置）からカード２３３０によって受信された制御信号に基づいて、メモリ２２１０を制御できる。
【０１３８】
図３１は、他の応用実施形態である。
図３１を参照すると、メモリ２２１０は、ホストシステム２４１０に接続されうる。ホストシステム２４１０は、パソコン、デジタルカメラのようなプロセシングシステムでありうる。ホストシステム２４１０は、削除可能な記録媒体としてのメモリ２２１０を使用できる。ホストシステム２４１０は、メモリ２２１０の動作を制御するために、入力信号を供給する。例えば、ホストシステム２４１０は、コマンド（ＣＭＤ）信号及びアドレス信号を供給する。
【０１３９】
図３２は、図３０のカード２３３０に連結されたホストシステム２４１０を含む応用実施形態に係る図面である。
本実施形態で、ホストシステム２４１０は、カード２３３０に制御信号を供給し、メモリコントローラ２２２０は、メモリ２２１０の動作を制御する。
【０１４０】
図３３は、他の応用実施形態に係わる図面である。
図３３を参照すると、メモリ２２１０は、コンピュータシステム２６００の中央処理装置（ＣＰＵ）２６３０に接続されうる。例えば、コンピュータシステム２６００は、ＣＰＵ２６３０に直接接続されたり、バスなどを介して接続されうる。図３３では、便宜上コンピュータシステム２６００の構成要素をいずれも図示してはいない。
【０１４１】
図３４は、本発明の他の応用実施形態を示す図面である。図３４は、上述の半導体装置の実施形態の携帯用装置でありうる。
図に示すように、本実施形態は、上述の半導体装置の実施形態のうち、所定の実施形態になりうるメモリ３０１０を含むことができる。
上述の実施形態で、メモリ３０１０は、多様な実施形態によって動作するメモリアレイを含む少なくとも１つの集積回路ダイ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｄｉｅ）を含むことができる。このような集積回路ダイは、分離されて従来のＤＲＡＭモジュールのようなモジュールに配列されるメモリ装置に装着されたり、他のオンチップ相関関係で集積されうる。最後の実施形態で、メモリ３０１０は、上述のＩ／Ｏプロセッサまたはマイクロコントローラの一部分でありうる。
【０１４２】
携帯用装置の実施形態は、携帯用ノート型コンピュータ、デジタルカメラ、デジタルビデオカメラ、個人用デジタルアシスタント、携帯電話、ナビゲーション装置、ＧＰＳシステム、オーディオ及び／またはビデオプレーヤなどでありうる。もちろん、メモリ３０１０が装着された携帯できない装置もある。例えば、大きいネットワークサーバ、または不揮発性メモリ装置を使用する他のコンピュータでありうる。
【０１４３】
図３４に示すように、本実施形態は、実行のためにコードまたはデータを保存するプログラムメモリとして、メモリ３０１０を使用するプロセッサまたはＣＰＵ３５１０を含むことができる。または、メモリ３０１０は、コード及びデータの不揮発性保存のための記録媒体として使われ得る。
【０１４４】
携帯用装置の実施形態は、Ｉ／Ｏインターフェース３５１５を介して、パソコンまたはコンピュータネットワークのような他の装置とコミュニケーションできる。Ｉ／Ｏインターフェース３５１５は、コンピュータ周辺バス、高速デジタル伝送ラインまたはガイドのない伝送のためのアンテナにアクセスするのに提供されうる。プロセッサとメモリ３０１０との間のコミュニケーション、及びプロセッサ３５１０とＩ／Ｏインターフェース３５１５との間のコミュニケーションは、図３３のバス３５００のような従来のコンピュータバス・アーキテクチャを使用して具現できる。
【０１４５】
ただし、本発明は、このようなアーキテクチャに限定されるものではない。例えば、メモリ３０１０は、図３０の実施形態に代替され、プロセッサ３５１０は、メモリコントローラ３０２０を介してコミュニケーションできる。また、Ｉ／Ｏインターフェース３５１５は、メモリコントローラ３０２０を介してメモリ３０１０とコミュニケーションしたり、メモリコントローラ３０２０がない場合は、メモリ３０１０と直接コミュニケーションできる。携帯用装置では、上述の構成要素は、パワー供給バス３５２５を介して、バッテリ３５２０によって電源が供給される。
【０１４６】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１４７】
６００、１８００    制御電圧発生回路
６０５、１８０５、１９０５、１９５５    ＰＭＯＳトランジスタ
６１０、１８１０、１９１０、１９６０    演算増幅器
９１０    第１オシレータ回路
９２０    第２オシレータ回路
１９００    第１制御電圧発生回路
１９５０    第２制御電圧発生回路
２２１０、３０１０    メモリ
２２２０、３０２０    メモリコントローラ
２３３０    カード
２４１０    ホストシステム
２６００    コンピュータシステム
２６１０    位相検出器
２６１５    ローパスフィルタ
２６２０    電圧制御オシレータ
２６３０    ＣＰＵ
３５００    バス
３５１０    プロセッサまたはＣＰＵ
３５１５    Ｉ／Ｏインターフェース
３５２０    バッテリ
３５２５    パワー供給バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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