(57)【要約】【課題】遅延メモリのアクセスに用いるアドレスデータを記憶するアドレスメモリのデータ容量を縮小する。【解決手段】遅延メモリ１０を具えたＤＳＰ６は、遅延メモリ１０に対してアクセス可能な全ステップ数よりも少ない数のアドレスデータを記憶するアドレスメモリ１３と、所定ステップ数のマイクロコードからなるマイクロプログラムを記憶したマイクロプログラムメモリ１１と、各ステップ毎にマイクロコード読出用の第１カウント値を生成するステップカウンタ１２と、遅延メモリ１０に対するアクセス命令ごとに第２カウント値を生成するアクセスカウンタ１４と、遅延メモリアクセス部１５を具え、アクセス命令ごとに第２カウント値を用いてアドレスメモリ１３からアドレスデータを読み出し、遅延メモリアクセス部１５は読み出されたアドレスデータを用いて遅延メモリ１０をアクセスする。【選択図】図１
2010113023.tif 000002
【特許請求の範囲】
【請求項１】
各サンプリング周期毎に、入力された音響信号に対して、所定ステップ数の信号処理を施して出力する信号処理装置であって、
前記音響信号を遅延するために用いる遅延メモリと、
前記遅延メモリに対するアクセス命令を含む前記所定ステップ数のマイクロコードからなるマイクロプログラムを記憶したマイクロプログラムメモリと、
サンプリング周期毎にリセットされ、前記マイクロプログラムの各ステップ毎に歩進する第１カウント値を生成して、各ステップ毎に該生成された第１カウンタ値を用いて前記マイクロプログラムメモリからマイクロコードを読み出して出力する第１読出部と、
１サンプリング周期で前記遅延メモリに対してアクセス可能な全ステップ数よりも少ない数のアドレスデータを記憶するアドレスレジスタと、
サンプリング周期毎にリセットされ、遅延メモリに対するアクセス命令を含むマイクロコードが前記第１読出部により出力されるごとに歩進する第２カウント値を生成し、該生成した第２カウント値を用いて前記アドレスレジスタからアドレスデータを読み出して出力する第２読出部と、
前記第１読出部により前記マイクロプログラムメモリから読み出したマイクロコードが遅延メモリに対するアクセス命令であった場合に、前記第２読出部により前記アドレスレジスタから読み出したアドレスデータを用いて前記遅延メモリをアクセスして、前記遅延メモリに対する音響信号の書き込み、又は、前記遅延メモリからの音響信号の読み出しを行う遅延メモリアクセス部と
を備えることを特徴とする信号処理装置。
【請求項２】
前記アドレスレジスタは、前記マイクロプログラムメモリに記憶されたマイクロプログラムを構成する所定ステップ数のマイクロコードのうちの遅延メモリに対するアクセス命令を含むマイクロコードのステップ数に対応する数のアドレスデータを記憶することを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記遅延メモリアクセス部は、
サンプリング周期毎にカウントダウンするサンプルカウンタと、
前記第２読出部により前記アドレスレジスタから読み出されたアドレスデータに、前記サンプルカウンタの出力を加算する加算器と、
を更に備え、前記加算器の出力を用いて遅延メモリにアクセスすることを特徴とする請求項１又は２に記載の信号処理装置。
【請求項４】
前記遅延メモリアクセス部は、音響信号の遅延時間を変調するための変調回路を更に具えることを特徴とする請求項３に記載の信号処理装置。
【請求項５】
前記遅延メモリは、前記信号処理装置の外部に設けられた外部メモリによって構成されることを特徴とする請求項１乃至４のいずれかに記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マイクロプログムを用いたデジタル信号処理装置に関し、特に、音響信号を遅延するために用いる遅延メモリを具えたものに関する。
【背景技術】
【０００２】
従来、デジタル信号処理用集積回路（デジタル信号処理装置（ＤＳＰ））により、入力されるデジタル音響信号（波形データ）に対する処理を行うことが知られている。信号処理用集積回路（ＤＳＰ）は、所定ステップ数のマイクロコードからなるマイクロプログラムを記憶したマイクロプログラムメモリを有しており、音響信号（波形データ）を処理するためのサンプリング周期毎に、入力された音響信号（波形データ）に対して、該所定ステップ数のマイクロコードに基づき、所定ステップ数の信号処理を施す。この種の信号処理装置が実行する信号処理は、例えば、音響信号（波形データ）に対するエフェクト（効果付与）処理、複数チャンネルの音響信号のミキシング処理、あるいは、楽音信号生成処理（音源機能）等である。
【０００３】
音響信号に対する効果付与処理等を行うＤＳＰは、さらに、当該ＤＳＰの外部又は内部に、処理対象の音響信号を遅延するために用いる遅延メモリを有している。遅延メモリは、例えば、リバーブ効果、エコーないしディレイ効果、コーラス効果などの遅延を必要とする音響効果（エフェクト）を音響信号に付与するときに利用される。遅延メモリを内部メモリとして持つ構成の場合は、マイクロプログラムの全ステップで内部の遅延メモリにアクセス可能だった。遅延メモリを外部メモリとして持つ場合は、遅延メモリのアクセス速度の関係から、所定ステップ数毎、例えば３ステップに１回ずつ、遅延メモリに対するアクセスを可能とする構成だった（例えば、下記特許文献１を参照）。
【特許文献１】特開平１１−２０３１２９号公報
【０００４】
遅延メモリのアクセスに用いるアドレスデータは、アドレスレジスタに記憶されていた。従来のアドレスレジスタは、遅延メモリに実際にアクセスするステップ数に関わらず、「遅延メモリにアクセス可能な全ステップ数分」のアドレスデータに相当するデータ容量を持っており、「遅延メモリにアクセス可能な全ステップ数分」のアドレスデータを記憶していた。
【０００５】
しかし、実際に遅延メモリのアクセスに使用されるマイクロプログラムのステップ数は、マイクロプログラムの構成によって異なるが、殆どの場合、サンプリング周期毎で遅延メモリにアクセス可能な全ステップのうちのほんの一部のステップ数に過ぎない。つまり、アドレスレジスタにアクセス可能な全ステップ数分のアドレスデータを記憶していても、実際に使用されるアドレスデータは、そのうちのほんの一部だった（例えば、下記特許文献２の図３６〜図３８を参照）。
【特許文献２】特開平８−２１１８７３号公報
【０００６】
上記のような遅延を伴う効果付与処理を行うＤＳＰ（波形遅延用の遅延メモリを有するＤＳＰ）は、デジタルエフェクタ、電子楽器、或いは、デジタルミキサなど、色々な音楽機器に登載されるものである。従って、それら音楽機器のコスト削減や、或いは、それら音楽機器の低コスト機種における効果付与機能の充実等の観点から、ＤＳＰのコスト節減が望まれる。それゆえ、上記の通り、必要以上に多くのデータ容量を有していた従来のアドレスレジスタのサイズを縮小することが望まれるのである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、上記の点に鑑みてなされたもので、音響信号に対する効果付与処理等を行うデジタル信号処理装置（ＤＳＰ）において、遅延メモリのアクセスに用いるアドレスデータを記憶するアドレスレジスタのデータ容量を縮小し、以って、デジタル信号処理装置（ＤＳＰ）のコストを節減することを目的とする。
【課題を解決するための手段】
【０００８】
この発明は、各サンプリング周期毎に、入力された音響信号に対して、所定ステップ数の信号処理を施して出力する信号処理装置であって、前記音響信号を遅延するために用いる遅延メモリと、前記遅延メモリに対するアクセス命令を含む前記所定ステップ数のマイクロコードからなるマイクロプログラムを記憶したマイクロプログラムメモリと、サンプリング周期毎にリセットされ、前記マイクロプログラムの各ステップ毎に歩進する第１カウント値を生成して、各ステップ毎に該生成された第１カウンタ値を用いて前記マイクロプログラムメモリからマイクロコードを読み出して出力する第１読出部と、１サンプリング周期で前記遅延メモリに対してアクセス可能な全ステップ数よりも少ない数のアドレスデータを記憶するアドレスレジスタと、サンプリング周期毎にリセットされ、遅延メモリに対するアクセス命令を含むマイクロコードが前記第１読出部により出力される毎に歩進する第２カウント値を生成し、該生成した第２カウント値を用いて前記アドレスレジスタからアドレスデータを読み出して出力する第２読出部と、前記第１読出部により前記マイクロプログラムメモリから読み出したマイクロコードが遅延メモリに対するアクセス命令であった場合に、前記第２読出部により前記アドレスレジスタから読み出したアドレスデータを用いて前記遅延メモリをアクセスして、前記遅延メモリに対する音響信号の書き込み、又は、前記遅延メモリからの音響信号の読み出しを行う遅延メモリアクセス部とを備えることを特徴とする信号処理装置である。
【０００９】
上記構成からなる信号処理装置によれば、アドレスレジスタには１サンプリング周期内で前記遅延メモリに対してアクセス可能な全ステップ数よりも少ない数のアドレスデータを記憶しておき、実行すべきマイクロコードとして遅延メモリに対するアクセス命令が発生したときに、該アクセス命令を含むマイクロコードが前記第１読出部により出力される毎に歩進する第２カウント値を用いてアドレスレジスタからアドレスデータを読み出して、そのアドレスデータを使用して遅延メモリのアクセスを行う。これにより、アクセス可能な全ステップ数分のデータ容量を持っていた従来のアドレスレジスタと比較して、アドレスレジスタのデータ容量を大幅に削減することができる。
【００１０】
この発明の好ましい一実施形態として、前記アドレスレジスタは、前記マイクロプログラムメモリに記憶されたマイクロプログラムを構成する所定ステップ数のマイクロコードのうちの遅延メモリに対するアクセス命令のステップ数に対応する数のアドレスデータを記憶するよう構成することができる。
【発明の効果】
【００１１】
この発明によれば、アドレスレジスタに、１サンプリング周期で前記遅延メモリに対してアクセス可能な全ステップ数よりも少ない数のアドレスデータを記憶すること、例えばマイクロプログラムを構成する所定ステップ数のマイクロコードのうちの遅延メモリに対するアクセス命令のステップ数に対応する数のアドレスデータを記憶することにより、アクセス可能な全ステップ数分のデータ容量を持っていた従来のアドレスレジスタと比較して、アドレスレジスタのデータ容量を大幅に削減することができる。これにより、デジタル信号処理装置（ＤＳＰ）のコストを節減することができるという優れた効果を奏する。そして、アドレスレジスタのデータ容量を削減することにより、このように、デジタル信号処理装置（ＤＳＰ）のコストを節減することができるので、従来の技術ではコストの都合上、例えばコーラス効果など特定種類のエフェクト機能を登載できなかったデジタルエフェクタ、或いは、エフェクト機能を搭載できなかったミキサや電子楽器などその他音楽機器に、例えばコーラス効果など多彩なエフェクタ機能を搭載することができるようになるという優れた効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して、本発明の一実施形態について詳細に説明する。以下に説明する実施例においては、本発明に係るデジタル信号処理装置（ＤＳＰ）をデジタル音響信号に対する効果付与装置（デジタルエフェクタ）に適用した例について説明するが、本発明の実施形態は、それに限定されるものではない。
【００１３】
図１は、本発明に係るデジタル信号処理装置（ＤＳＰ）の詳細な構成例を示すブロック図であり、図２は、図１のデジタル信号処理装置（ＤＳＰ）を具えたデジタルエフェクタの全体構成を示すブロック図である。デジタルエフェクタは、入力されたデジタル音響信号（デジタル波形データ又は単に波形データとも言う）に対して効果付与処理（エフェクト処理）を施す装置である。図２において、ＣＰＵ１、フラッシュメモリ２、およびＲＡＭ３は、エフェクタの動作を制御するマイクロコンピュータである。
【００１４】
ＣＰＵ１は、ＣＰＵバス（データ及びアドレスバス）１Ｂを介して、フラッシュメモリ２、ＲＡＭ３、波形入力部４、波形出力部５、デジタル信号処理装置（ＤＳＰ）６、操作部７、表示部８、および入出力インターフェース（入出力Ｉ／Ｏ）９に接続され、それら各部とデータ及びアドレス信号を通信可能である。ＣＰＵ１は、フラッシュメモリ２に記憶された制御プログラムに基づく処理を実行し、データ及びアドレスバス（ＣＰＵバス）１Ｂを介して接続されたエフェクタの各部の動作を制御する。フラッシュメモリ２には、また、ＤＳＰ６が実行するマイクロプログラムを含むエフェクトデータが複数記憶される。フラッシュメモリ２に記憶された複数のエフェクトデータの詳細は、図３を参照して後述する。
【００１５】
波形入力部４は、図示外の音源装置や楽器等の外部機器から音響信号を取り込み、該取り込んだ音響信号をＤＳＰ６に供給するインターフェースである。波形入力部４にはアナログ・デジタル変換器が含まれており、アナログ音響信号を所定のサンプリング周波数のデジタル波形データに変換することができる。波形入力部４からはサンプリング周期毎に波形データが出力され、サンプリング周期毎にＤＳＰ６に入力される。
【００１６】
ＤＳＰ６は、サンプリング周期毎に、所定ステップ数のマイクロコードからなるプログラムを実行し、波形入力部４から入力される波形データに対して、該所定ステップ数のマイクロコードに基づく所定ステップ数の信号処理を施して、波形出力部５に出力する。ＤＳＰ６が実行するマイクロプログラムは、ＣＰＵ１がフラッシュメモリ２から読み出して該ＤＳＰ６に設定する。ＤＳＰ６には、遅延メモリ１０が外部メモリとして接続される。遅延メモリ１０は、効果付与処理（エフェクト処理）において波形データを遅延するために用いるメモリである。また、波形出力部５は、ＤＳＰ６からサンプリング周期毎に出力される波形データを外部に出力するインターフェースである。波形出力部５には、デジタル・アナログ変換器が含まれておりデジタル波形データをアナログ音響信号に変換して出力することができる。
【００１７】
操作部７は、当該デジタルエフェクタで使用するエフェクトタイプ（エフェクタの種類）を選択するためのスイッチや、各種パラメータの値を調整するためのスイッチなどを含む各種スイッチ群と、それらスイッチ群の操作状態を検出する検出回路を含んで構成される。操作部７は、ユーザによって操作され、その操作状態に応じたデータを、ＣＰＵバス１Ｂを介してＣＰＵ１に転送する。表示部８は、例えば液晶パネル等で構成されるディスプレイと、その表示を制御する回路を含んで構成される。表示部８は、ＣＰＵバス１Ｂを介してＣＰＵ１から供給される各種データをディスプレイに表示する。また、入出力Ｉ／Ｏ９は、このデジタルエフェクタと各種外部機器とデータ通信可能に接続するインターフェースであって、例えばＭＩＤＩ規格の信号を送受信するためのＭＩＤＩインターフェースや、ＵＳＢ（Universal Serial Bus）インターフェースや、Ｅｔｈｅｒｎｅｔ（登録商標）規格の通信インターフェースなど、従来から知られる適宜の規格のデータ入出力インターフェースにより構成される。
【００１８】
上記構成からなるデジタルエフェクタによれば、ユーザは、操作部７を操作して複数のエフェクトタイプから所望のエフェクトタイプ（エフェクタの種類）を選択すると共に、その選択したエフェクトタイプについて各種パラメータの値を調整することができる。ＣＰＵ１は、ユーザによって選択されたエフェクトタイプ（エフェクタの種類）に対応するマイクロプログラムを含む各種データをＤＳＰ６に設定する。波形入力部４から波形データが入力されると、ＤＳＰ６は、該入力された波形データに対して、ＣＰＵ１により設定された各種データに基づく効果付与処理を実行して、信号処理結果の波形データを、波形出力部５を介して外部に出力する。これにより、ユーザは、当該デジタルエフェクタを通して、ユーザが意図した音響効果を付与した音響信号を得ることができる。
【００１９】
次に、図１を参照して、ＤＳＰ６の内部の詳細な構成例について説明する。図１において、符号１１はマイクロプログラムメモリであり、所定ステップ数のマイクロコードからなるマイクロプログラムを格納する。マイクロプログラムメモリ１１に格納されるマイクロプログラムは、ユーザによって選択されたエフェクトタイプ（エフェクタの種類）に対応するマイクロプログラムであって、ＣＰＵ１の制御によりＣＰＵバス１Ｂを介してフラッシュメモリ２から転送されたものである。
【００２０】
マイクロプログラムメモリ１１は、ステップクロックΦｓｔｅｐの各クロックサイクル毎に１ステップ分のマイクロコードを読み出し、該読み出されたマイクロコードに基づく処理をＤＳＰ６の各構成要素に実行させるように構成されている。図１において、マイクロプログラムメモリ１１を示すブロックから複数の矢印が引き出されているのは、各クロックサイクル毎にマイクロコードが読み出されることにより、制御対象となるＤＳＰ６の構成要素のそれぞれに該マイクロコードに基づく制御信号が出力されることを表現している。
詳しくは後述するが、前記所定ステップ数のマイクロコードのうちの一部のマイクロコードには、制御信号の１つとして遅延メモリ１０に対するアクセス命令が含まれており、遅延メモリ１０に対するアクセス命令を含むマイクロコードが読み出されたときには、そこに含まれるアクセス命令がアクセスカウンタ１４及び遅延メモリアクセス部１５に出力される。
【００２１】
なお、この実施例では、マイクロプログラムの一例として、５１２ステップのマイクロコードからなるマイクロプログラムを想定する。
【００２２】
ステップカウンタ１２は、サンプリング周期毎のクロックである信号Φｆｓによって各サンプリング周期Φｆｓ毎にリセットされ、且つ、信号処理のステップ周期毎のクロックである信号Φｓｔｅｐによってッ各ステップ周期毎に１ずつ歩進する第１カウント値を生成し、該生成した第１カウント値をマイクロプログラムメモリ１１と係数メモリ２５に供給する。ステップクロックΦｓｔｅｐは、１サンプリング周期Φｆｓでマイクロプログラムの所定ステップ数に対応するクロック数を計時するクロックである。ステップカウンタ１２が１サンプリング周期Φｆｓ毎にリセットされるので、ステップクロックΦｓｔｅｐ毎に歩進する第１カウント値は、１サンプリング周期Φｆｓ毎にマイクロプログラムのステップ数に対応する値の範囲を循環する値となる。
この実施例では、マイクロプログラムが５１２ステップのマイクロコードからなるものと想定しているので、ステップクロックΦｓｔｅｐは、１サンプリング周期Φｆｓで５１２クロック進行するクロックとし、ステップカウンタ１２が生成する第１カウント値は、１サンプリング周期Φｆｓで「０ 〜 ５１１」の範囲で循環する値となる。なお、ステップカウンタ１２の第１カウント値の歩進動作は、１サンプリング周期Φｆｓ毎に第１カウント値の値が「０ 〜 ５１１」の範囲で循環するのであれば、カウントアップ又はカウントダウンのいずれであってもよい。
【００２３】
つまり、ステップカウンタ１２では、マイクロプログラムの各ステップ毎に歩進する第１カウンタ値が生成され、各ステップ毎に、生成された第１カウンタ値をアドレス信号として用いて、マイクロプログラムメモリ１１からマイクロコードが読み出される。第１カウンタ値は１サンプリング周期Φｆｓ毎にリセットされるので、１サンプリング周期Φｆｓ毎に５１２ステップのマイクロコードが読み出される。
【００２４】
アドレスメモリ１３は、遅延メモリ１０にアクセスするために用いるアドレスデータを記憶するメモリ（アドレスレジスタ）である。アドレスメモリ１３が記憶するアドレスデータは、実行すべきマイクロプログラムに対応してフラッシュメモリ２から転送される。アドレスメモリ１３は、１サンプリング周期Φｆｓで遅延メモリ１０に「アクセス可能な全ステップ数」よりも少ない数のアドレスデータを記憶する。
１サンプリング周期Φｆｓで遅延メモリ１０に「アクセス可能な全ステップ数」とは、マイクロプログラムの所定ステップ数（この実施例では５１２ステップ）のうちで遅延メモリ１０に「アクセス可能な全ステップ数」であって、遅延メモリ１０が、ＤＳＰ６の内部ＲＡＭにより構成されている場合には、マイクロプログラムの所定ステップ数の全ステップでアクセス可能であり、この実施例のように外部ＲＡＭにより構成されている場合には、アクセス速度の都合上、マイクロプログラムの所定ステップ数よりも少ない数（例えば、前記所定ステップ数の三分の一）である。
この発明によれば、アドレスメモリ１３には、遅延メモリ１０に「アクセス可能な全ステップ数」よりも少ない数のアドレスデータを記憶する。具体的には、マイクロプログラムを構成する５１２ステップのマイクロコードのうちの遅延メモリ１０に対するアクセス命令を含むマイクロコードのステップ数に対応する数のアドレスデータを記憶する、つまり、１サンプリング周期Φｆｓで実際に遅延メモリ１０にアクセスするステップ数分のアドレスデータしか記憶しない。
【００２５】
背景技術として説明した通り、マイクロプログラム中の遅延メモリ１０に対するアクセス命令を含むマイクロコードのステップ数（実際に遅延メモリ１０にアクセスするステップ数）は、遅延メモリ１０に「アクセス可能な全ステップ数」よりも少数である。従って、本実施例に係るアドレスメモリ１３のように、実際に遅延メモリ１０にアクセスするステップ数分のアドレスデータしか記憶しない構成とすることで、遅延メモリ１０に「アクセス可能な全ステップ数」のアドレスデータを記憶する従来のアドレスメモリ（アドレスレジスタ）の構成と比較して、アドレスメモリ１３のデータ容量を大幅に縮小することができる。具体例として、マイクロプログラムが５１２ステップのマイクロコードからなるものであるのに対して、アドレスメモリ１３のデータ容量は、例えば５０ステップ分のデータ容量だけ用意しておけばよい。実際に遅延メモリ１０にアクセスするステップ数は５０ステップ以下だからである。
【００２６】
アクセスカウンタ１４は、サンプリング周期Φｆｓ毎にリセットされ、マイクロプログラムメモリ１１から遅延メモリ１０に対するアクセス命令を含むマイクロコードが読み出される毎に歩進する第２カウント値を生成する。このアクセスカウンタ１４が生成した第２カウント値をアドレス信号として用いて、アドレスメモリ１３からアドレスデータが読み出される。アクセスカウンタ１４が生成する第２カウント値は、サンプリング周期Φｆｓ毎にリセットされ、遅延メモリ１０に対するアクセス命令が発生する毎に歩進するものであるから、１サンプリング周期Φｆｓ毎に、マイクロプログラムの所定ステップ数のマイクロコードのうちの遅延メモリ１０に対するアクセス命令を含むマイクロコードのステップ数に対応する数値範囲で循環する値となる。なお、アクセスカウンタ１４の第２カウント値の歩進動作は、カウントアップ又はカウントダウンのいずれであってもよい。
【００２７】
サンプルカウンタ１６は、１サンプリング周期Φｆｓ毎にカウントダウンするカウンタである。サンプルカウンタ１６のカウント値は、加算器１８でアドレスメモリ１３の出力値に加算される。サンプルカウンタ１６のカウント値は、１サンプリング周期Φｆｓ毎に歩進するので、このカウント値をアドレスメモリ１３の出力値に加算することで、アドレスメモリ１３から出力されたアドレスデータが示す読み出しアドレス及び書き込みアドレスを、サンプリング周期Φｆｓ毎に、遅延メモリ１０の下位アドレス（先頭アドレス側）から上位アドレスの方向へずらすことができる。また、レジスタ１７には、主に周波数変調を行うためのレジスタアドレスデータが格納される。これは、例えばコーラス効果に際して利用されるデータであって、レジスタ１７から出力されたレジスタアドレスデータを加算器１８でアドレスメモリ１３の出力値に加算することで、遅延メモリ１０に対するアドレス信号を周期的に揺らすことができる。
【００２８】
加算器１８は、上記アドレスメモリ１３、サンプルカウンタ１６およびレジスタ１７の各出力を加算して、遅延メモリ１０に対するアドレス信号（メモリアドレスＭＡ）を生成して、遅延メモリアクセス部１５に出力する。また、加算器１８と遅延メモリアクセス部１５の間に挿入された範囲制御部１９は、加算器１８から出力されたアドレス信号の値の範囲を制限するもので、具体的には、遅延メモリ１０の上位アドレス側を切り捨てて、アドレス信号を先頭アドレス側に戻す制御をする。これにより遅延メモリ１０をリングメモリとして使用することができる。
【００２９】
遅延メモリアクセス部１５は、マイクロプログラムメモリ１１から出力されたマイクロプログラムに含まれる遅延メモリ１０に対するアクセス命令に基づき、アドレスメモリ１３から出力されたアドレスデータに基づき生成されたアドレス信号（メモリアドレスＭＡ）を用いて、遅延メモリ１０にアクセスして、遅延メモリ１０に対する波形データ（メモリデータＭＤ）の書き込み、又は、遅延メモリ１０からの波形データ（メモリデータＭＤ）の読み出しを行う。
【００３０】
上記符号１１〜符号１９で示す各構成要素が、遅延メモリ１０にアクセスするためのアドレス信号の生成に関連する処理を行う構成要素である。本発明では、アドレスメモリ１３は、実際に遅延メモリ１０にアクセスするステップ数に対応する数のアドレスデータしか記憶しておらず、データ容量を削減している。そのアドレスメモリ１３からのアドレスデータの読み出しは、アクセスカウンタ１４がアクセス命令毎に生成する第２カウント値を用いて行うことができる。そして、アドレスメモリ１３から読み出したアドレスデータに基づき、遅延メモリ１０にアクセスするためのアドレス信号（メモリアドレスＭＡ）の生成するための構成は、サンプルカウンタ１６や加算器１８を組み合わせたシンプルな構成で実現される。
【００３１】
また、図１において、符号１５、及び符号１７〜符号３１で示す各構成要素が、各構成要素に対するマイクロコード（制御信号）に基づき波形データに対する信号処理を行う構成要素であって、この部分については、従来技術と同様である。これら各構成要素について簡単に説明する。
【００３２】
第１セレクタ２１は、波形入力部４からＤＳＰ６に入力された入力データ（波形データ）とデータバス３１上のデータとのいずれかを選択して、選択されたデータを入出力ＲＡＭ （Ｉ／Ｏ ＲＡＭ）２２に出力する。入出力ＲＡＭ２２は、第１セレクタ２１を通して入力されるデータ、および波形出力部５へ出力するデータが格納される。テンポラリＲＡＭ（Ｔｅｍｐ  ＲＡＭ）２３の入力には、データバス３１が接続されており、データバス３１上に置かれた演算の途中結果などが格納される。第２のセレクタ２４は、入出力ＲＡＭ２２の出力、およびテンポラリＲＡＭ２３の出力がそれぞれ入力され、そのいずれかを選択して乗算部２７の一方の入力に供給する。
【００３３】
係数メモリ２５は、ＣＰＵバス１Ｂに接続されており、ＣＰＵバス１Ｂを介してフラッシュメモリ２から転送された係数データを格納する。マイクロプログラムの各ステップにおいては、ステップ毎に独自の係数（ステップ固有係数） を１個づつ用いることができ、係数メモリ２５には、マイクロプログラムの所定ステップ数（この実施例では５１２ステップ）の全ステップに対応する数の係数データが記憶される。係数メモリ２５には、前記ステップカウンタ１２におい生成された第１カウント値がアドレス信号として供給され、該第１カウント値を用いて、係数メモリ２５からマイクロプログラムの各ステップ毎の係数データが読み出される。補間部２６は、係数メモリ２５から読み出されたステップ毎の係数データを、例えば操作部７の操作によりパラメータの値がユーザに操作されたときなどに、必要に応じて、補間する。補間部２６で係数データを補間することで、ユーザによるパラメータ調整操作が、複数サンプリング周期Φｆｓかけて、信号処理演算に用いる係数に反映されることとなる。
【００３４】
乗算部２７は、第２セレクタ２４を介して入力されるデータと、補間部２６から入力された係数値のデータとを高速に乗算する。第３セレクタ２８は、前記入出力ＲＡＭ２２、テンポラリＲＡＭ２３、およびデータバス３１の出力が入力され、それら３つの入力のいずれか１つを選択して加算部２９に出力する。加算部２９は、セレクタ２８の出力と乗算部２７の出力とを加算する。シフタ３０は、加算部２９の出力を必要に応じてシフト処理するものである。シフタ３０の出力はデータバス３１に接続されている。
【００３５】
上記構成からなるＤＳＰ６は、サンプリング周期Φｆｓ毎に、以下の処理を行う。まず、直前のサンプリング周期に信号処理され入出力ＲＡＭ２２に書き込まれた波形データを、入出力ＲＡＭ２２から読み出して波形出力部５に出力すると共に、当該サンプリング周期で信号処理すべき波形データを波形入力部４から入力して、セレクタ２１を介して入出力ＲＡＭ２２に書き込む。続いて、マイクロプログラムメモリ１１に記憶されたマイクロプログラムの所定ステップ数のマイクロコードを実行することにより、入出力ＲＡＭ２２に書き込まれた入力波形データに該所定ステップ数のマイクロコードに基づいて所定ステップ数の信号処理を施して、処理済みの波形データを入出力ＲＡＭ２２に書き込む。この波形データは、次のサンプリング周期の頭に波形出力部５に出力される。ＤＳＰ６が実行すべき信号処理内容を示すマイクロプログラムは、ユーザのエフェトタイプ選択操作に応じて、図１のフラッシュメモリ２から読み出されて、マイクロプログラムメモリ１１に設定されたものである。
【００３６】
図３は、図１のフラッシュメモリ２に記憶されるエフェクトデータの構成例を示す図である。フラッシュメモリ２には、複数Ｎ個のエフェクトデータ４０（ＥＦデータ１，２，３，４…ＥＦデータＮ）と、複数Ｍ個のマイクロプログラムデータ４１（μｐデータ１，２…μｐデータＭ）とが記憶されている。複数Ｎ個のエフェクトデータ４０には、それぞれを特定するエフェクト番号が与えられており、ＣＰＵ１はそのエフェクト番号により個々のエフェクトデータを特定する。また、マイクロプログラムデータ４１は、マイクロプログラムの本体となるデータであって、各々に付与されたマイクロプログラム番号で管理される。各マイクロプログラムデータ４１は、既に述べた通り、所定ステップ数（この実施例では、５１２ステップ）のマイクロコードから構成されており、マイクロコードには遅延メモリ１０に対するアクセス命令（読み出し命令及び書き込み命令）が含まれる。
【００３７】
各エフェクトデータ４０は、エフェクト名のデータ４２と、マイクロプログラム番号（μプログラム番号）のデータ４３と、係数データ４４と、アドレスデータ４５と、パラメータ制御管理データ４６と、その他のデータ４７とを含む。エフェクト名のデータ４２は、そのエフェクトタイプの名称を示すデータであって、例えば、そのエフェクトタイプが選択されたときに表示部８に名称を表示するとき等に用いる。マイクロプログラム番号のデータ４３は、前記複数Ｎ個のエフェクトデータ４０の中から、そのエフェクトデータで使用するマイクロプログラムを特定するためのデータである。係数データ４４は、そのエフェクトデータで使用する係数のデータであって、マイクロプログラムの５１２ステップの各ステップに対応する５１２ステップ分の係数からなる。
【００３８】
アドレスデータ４５には、マイクロプログラムの５１２ステップのうち、遅延メモリ１０に対するアクセス命令（読み出し命令及び書き込み命令）を含むマイクロコードのステップ数分だけ、すなわち、遅延メモリ１０に実際にアクセスするステップ数分だけアドレスデータが用意されている。このアドレスデータ４５に含まれるアドレスデータの数は、遅延メモリ１０に実際にアクセスするステップ数分だけであるから、遅延メモリ１０に対するアクセス可能な全ステップ数よりも大幅に少ない数である。また、パラメータ制御管理データ４６は、そのエフェクトデータにおいてユーザが値を調整できるパラメータについて、それらパラメータの名前や、設定値の範囲、それらパラメータの値の操作方法や、そのパラメータの値の調整がどのように係数データ４４に反映するのか、などを定義したデータである。
【００３９】
なお、マイクロプログラムデータ４１の数Ｍは、実際には、エフェクトデータ４０の数Ｎよりも少ない。全てのエフェクト種類の１つずつに対応するマイクロプログラムデータが用意されているのではなく、似た種類の複数のエフェクトタイプで、共通のマイクロプログラムを用いることがあるからである。例えば、リバーブ関連で複数種類のエフェクトデータが用意されていたとすると、それら複数種類のリバーブは、１つの共通のマイクロプログラムを用いて係数データの違いにより実現されるだろう。
【００４０】
図４は、ＣＰＵ１が実行するエフェトタイプ選択イベントの処理手順の一例を示すフローチャートである。この処理は、ユーザが操作部７を操作することにより現在使用するエフェクトタイプ（エフェクタ種類）を新たに選択したときに、起動する処理である。ステップＳ１において、ＣＰＵ１は、フラッシュメモリ２に記憶された複数Ｎ個のエフェクトデータ４０の中から、ユーザにより選択されたエフェクトタイプに対応するエフェクトデータ４０を特定して、そのエフェクトデータ４０のエフェクタ番号を、エフェクタ番号パラメータＥＮにセットする処理を行う。
【００４１】
ステップＳ２において、ＣＰＵ１は、波形入力部４及び波形出力部５における波形データ入出力をミュートする制御を行う。これにより、一時的にエフェクタに入出力される音響信号の音量を下げる（ミュートする）。なお、ステップＳ２の処理は、ＤＳＰ６への入力波形データとＤＳＰ６からの出力波形データの音量をミュートできさえすればよいので、エフェクタの波形入力部４及び波形出力部５でミュート制御を行う構成に限らず、例えば、ＤＳＰ６側で入出力波形をミュートするなど、その他の適宜の箇所でミュート制御を行う構成であってもよい。
【００４２】
ステップＳ３において、ＣＰＵ１は、フラッシュメモリ２から、エフェクタ番号パラメータＥＮに対応するエフェクトデータ４０のマイクロプログラム番号（μプログラム番号）４３に対応するマイクロプログラムデータ４１と、エフェクタ番号パラメータＥＮに対応するエフェクトデータ４０の係数データ４４とを読み出して、該読み出したマイクロプログラムデータ４１をＤＳＰ６のマイクロプログラムメモリ１１に設定し、また、該読み出した係数データ４４をＤＳＰ６の係数メモリ２５に設定する。
【００４３】
ステップＳ４において、ＣＰＵ１は、フラッシュメモリ２から、エフェクタ番号パラメータＥＮに対応するエフェクトデータ４０のアドレスデータ４５を読み出して、該読み出したアドレスデータ４５をアドレスメモリ１３に設定する。前述の通り、アドレスデータ４５には、マイクロプログラムの５１２ステップのうちの遅延メモリ１０に対するアクセス命令が含まれるマイクロコードのステップ数分だけ、アドレスデータが入っている。従って、このステップＳ４の処理により、アドレスメモリ１３には、遅延メモリ１０に対するアクセス命令が含まれるマイクロコードのステップ数、すなわち、遅延メモリ１０に実際にアクセスするステップ数（アクセス数）に対応する数のアドレスデータが設定される。
【００４４】
そして、ＣＰＵ１は、ステップＳ５において、ＤＳＰ６に遅延メモリ１０をクリアさせる命令を出して、遅延メモリ１０中の過去のデータを消去し、ステップＳ６において、波形入力部４及び波形出力部５における波形データ入出力のミュートを解除する制御を行うことで、エフェクタに入出力される音響信号の発音を再開させる。上記ステップＳ１〜Ｓ６により、使用するエフェクタの種類がユーザにより新たに選択されたものに切り替わる。
【００４５】
ＤＳＰ６は、前記ステップＳ３においてマイクロプログラムメモリ１１に設定されたマイクロプログラムに基づき、該ステップＳ３において係数メモリ２５に設定された係数データと、前記ステップＳ４においてアドレスメモリ１３に設定されたアドレスデータとを使って、波形データに対する効果付与処理を実行する。
【００４６】
図５は、マイクロプログラムの記述例を示す図である。図５に示す通り、マイクロプログラムは、第１ステップ（第０アドレス）〜第５１２ステップ（第５１１アドレス）までの合計５１２ステップのマイクロコードから構成される。５１２ステップのマイクロコードの１つずつは、図１に示したＤＳＰ６の各構成要素に対する制御信号で構成される。すなわち、図５において、第１ステップ（第０アドレス）〜第５１２ステップ（第５１１アドレス）の各行が、１ステップ分のマイクロコードに対応しており、１ステップ分のマイクロコード行にはＤＳＰ６の各構成要素に対する制御信号が示されている。なお、図５では、図示及び説明の便宜上、第１セレクタ２１（「セレクタ１」）、第２セレクタ２４（「セレクタ２」）、第３セレクタ２８（「セレクタ３」）、乗算部２７、ＴｅｍｐＲＡＭ２３、シフタ３０、及び遅延メモリＭ１０（「外部ＲＡＭ」）に対する制御信号の列のみが示されており、他の各構成要素に対する制御信号の列が省略されている。
【００４７】
遅延メモリ１０に対する制御信号とは、遅延メモリ１０に対するアクセス命令であって、遅延メモリ１０に対するアクセス命令には遅延メモリ１０からのデータ読み出し命令と、遅延メモリ１０に対するデータ書き込み命令とがある。図５に示す例では、アクセス命令は、２ビットのデータからなり、読み出し命令「０１」と、書き込み命令「１０」とが有意のデータである。図５のマイクロプログラムの記述例では、第１アドレスに読み出し命令「０１」、第３アドレスに書き見込み命令「１０」、および第４アドレスに読み出し命令「０１」が入っている。従って、図５に示された範囲では、第２ステップ、第４ステップ、および第５ステップにおいて、それぞれ遅延メモリ１０に対するアクセスが行われる。
【００４８】
上記構成からなるＤＳＰ６において、遅延メモリ１０のアクセスに用いるアドレス信号の生成動作と、生成したアドレス信号を用いた遅延メモリ１０に対するアクセスの動作について説明する。
ステップカウンタ１２では、ステップクロックΦｓｔｅｐに同期して、マイクロプログラムの５１２ステップの各ステップ毎に歩進する第１カウント値を生成して、各ステップ毎に生成された第１カウント値を用いて、マイクロプログラムメモリ１１から１ステップずつマイクロコードを読み出す。実行すべきマイクロコードとして遅延メモリ１０に対するアクセス命令（読み出し命令「０１」又は書き込み命令「１０」）が発生する毎に、該クセス命令（読み出し命令「０１」又は書き込み命令「１０」）がアクセスカウンタ１４と遅延メモリアクセス部１５とに入力される。
【００４９】
アクセスカウンタ１４では、アクセス命令（読み出し命令「０１」又は書き込み命令「１０」）が発生する毎に歩進する第２カウント値が生成され、生成された第２カウント値がアドレスメモリ１３に出力される。これにより、アドレスメモリ１３からは、該アクセスカウンタ１４で生成された第２カウント値が示すアドレスに格納されたアドレスデータが読み出される。
例えば、前記図５のマイクロプログラムの記述例では、第２ステップ、第４ステップ、および第５ステップにおいて、アクセス命令（読み出し命令「０１」又は書き込み命令「１０」）が発生し、アクセスカウンタ１４では、第２ステップ、第４ステップ、および第５ステップで発生した各アクセス命令毎に歩進する第２カウント値を生成して、該生成した第２アドレス値を用いてアドレスメモリ１３からアドレスデータが１つずつ読み出される。
【００５０】
アクセスカウンタ１４は、サンプリング周期Φｆｓ毎にリセットされるので、各サンプリング周期Φｆｓ毎に、マイクロプログラムの５１２ステップ中に含まれるアクセス命令を含むマイクロコードのステップ数に対応する数値範囲で循環する第２カウント値を生成する。アドレスメモリ１３には、該アクセス命令を含むマイクロコードのステップ数の分だけアドレスデータが記憶されているので、第２カウント値を用いてアドレスデータを読み出すことにより、サンプリング周期Φｆｓ毎に、アドレスメモリ１３に記憶された各アドレスデータを繰り返し読み出すこととなる。
【００５１】
一方、遅延メモリアクセス部１５は、アクセス命令（読み出し命令「０１」又は書き込み命令「１０」）が入力される毎に、前記アドレスメモリ１３から読み出されたアドレスデータに基づき生成されたアドレス信号（メモリアドレスＭＡ）を用いて、遅延メモリ１０にアクセスして、入力されたアクセス命令に応じた動作、すなわち、メモリアドレスＭＡが示す遅延メモリ１０上のアドレスから波形データを読み出す動作、又は、バス３１から取り込んだ波形データをメモリアドレスＭＡが示す遅延メモリ１０上のアドレスに書き込む動作を行う。これを複数サンプリング周期Φｆｓにわたり繰り返すことで、ＤＳＰ６は音響信号（波形データ）を遅延させる。
【００５２】
遅延メモリアクセス部１５でメモリアクセスに用いるアドレス信号（メモリアドレスＭＡ）は、加算器１８においてアドレスメモリ１３から出力されたアドレスデータにサンプルカウンタ１６およびレジスタ１７の各出力を加算したものである。サンプルカウンタ１６は、サンプリング周期Φｆｓ毎にカウント値をカウントダウンするものであるから、各サンプリング周期Φｆｓ毎にアドレスメモリ１３から同じアドレスデータを出力していても、加算器１８でアドレスメモリ１３の出力信号にサンプルカウンタ１６の出力を加算することで、該アドレスデータに対応するアドレス信号（メモリアドレスＭＡ）が示す遅延メモリ１０のデータ読み出し位置、又はデータ書き込み位置は、１サンプリング周期Φｆｓ毎に上位アドレス側へ１ずつシフトされる。
例えば、或る時点でアドレスメモリ１３から出力されたアドレスデータに基づくアドレス信号（メモリアドレスＭＡ）をデータ読み出しアドレスＲとすると、複数サンプリング周期後に、同じアドレスデータに基づくアドレス信号は、複数サンプリング周期分シフトされた別のデータ読み出しアドレスＲ´を示す。データ書き込みアドレスも同様であり、前記或る時点でアドレスメモリ１３から出力されたアドレスデータに基づくアドレス信号（メモリアドレスＭＡ）をデータ書き込みアドレスＷとすると、複数サンプリング周期後に、同じアドレスデータに基づくアドレス信号は、複数サンプリング周期分シフトされた別のデータ読み出しアドレスＷ´を示す。
【００５３】
上記のようにサンプルカウンタ１６の出力値でアドレスデータに基づくアドレス信号（メモリアドレスＭＡ）をサンプリング周期Φｆｓ毎にシフトすることで、複数サンプリング周期Φｆｓにわたって遅延メモリ１０上のデータの読み出し位置、及びデータの書き込み位置がそれぞれずれていく。このようにアドレス信号を生成することで、マイクロプログラム中のアクセス命令（読み出し命令及び書き込み命令）とアドレスメモリ１３に記憶された各アドレスデータとに基づく遅延処理を、実現する。
【００５４】
また、例えばコーラス効果など遅延時間を変調させるタイプの効果（エフェクト）を波形データに付与するときには、加算器１８においてアドレスメモリ１３から出力されたアドレスデータにレジスタ１７から出力されたレジスタアドレスデータを加算する。コーラス効果とは、周知の通り、遅延音の遅延時間を変調(周期的な揺れを与えること）して、その遅延音を原音（ＤＳＰ６に入力された波形データ）とミキシングすることで得る効果である。レジスタ１７には、遅延時間を変調する低周波信号の特性（揺れ幅（深さ）と変化速度など）を制御するレジスタアドレスデータが、ＣＰＵ１により設定される。加算器１８において、アドレスメモリ１３から読み出されたアドレスデータにレジスタ１７の出力を加算することで、遅延メモリ１０に対するアクセスに用いるアドレス信号（メモリアドレスＭＡ）をレジスタ１７の出力に基づく変動範囲で揺らして、波形データの遅延時間を変調することができる。すなわち、レジスタ１７は変調用の低周波信号を発振するＬＦＯとして機能し、レジスタ１７の出力を加算器１８で加算することにより変調回路を構成している。このように、波形データの遅延時間を変調することで、ＤＳＰ６では処理対象の波形データに対して、例えばコーラス効果等の変調を用いる効果を付与して出力することができる。
【００５５】
上記をまとめると、本実施例のＤＳＰ６によれば、アドレスメモリ１３に、遅延メモリ１０に実際にアクセスするステップ数分だけ、アドレスデータを記憶しておき、実行すべきマイクロコードが遅延メモリ１０に対するアクセス命令であった場合に、アドレスメモリ１３からアドレスデータを読み出して、該読み出したアドレスデータに基づき生成されたアドレス信号（メモリアドレスＭＡ）を用いて遅延メモリ１０にアクセスして、例えばリバーブ効果や、コーラス効果等、波形データの遅延を用いた効果付与処理（エフェクト処理）を行うことができる。
【００５６】
以上説明したとおり、本願発明にかかる実施例によれば、アドレスメモリ１３には、所定ステップ数のマイクロコードのうちの遅延メモリに対するアクセス命令のステップ数に対応する数のアドレスデータを記憶するよう構成しているので、アドレスメモリ１３のデータ容量を削減することができる。これにより、デジタル信号処理装置（ＤＳＰ）のコストを節減することができ、従来の技術ではコストの都合上、例えばコーラス効果など特定種類のエフェクト機能を登載できなかったデジタルエフェクタ、或いは、エフェクト機能を搭載できなかったミキサや電子楽器などその他音楽機器に、例えばコーラス効果など多彩なエフェクタ機能を搭載することが可能となる。
【００５７】
なお、上記実施例では、遅延メモリ１０がＤＳＰ６に外部に設けられた「外部メモリ」である構成例を示したが、遅延メモリ１０は、ＤＳＰ６の内部に設けられた「内部メモリ」として構成するようにしてもよい。
【００５８】
なお、上記実施例では、アドレスメモリ１３のデータ容量は、例えばマイクロプログラムの５０ステップ分だけ用意しておけばよいものとしたが、これは一例に過ぎず、遅延メモリ１０にアクセス可能な全ステップ数よりも少ない容量であって、必要最小限、すなわち遅延メモリ１０に対するアクセス命令が含まれるマイクロコードのステップ数分のアドレスデータを記憶できるデータ容量さえ確保されていればよい。また、マイクロプログラムを構成するマイクロコードのステップ数は５１２ステップに限らず、所定の複数ステップであってよい。
【００５９】
なお、前記図１では、本発明例に係るＤＳＰ（デジタル信号処理装置）６がエフェクタに登載される例を挙げたが、本発明例に係るＤＳＰ（デジタル信号処理装置）６は、ミキサ、電子楽器、あるいは音源装置など、その他音楽機器にも適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明に係るデジタル信号処理装置（ＤＳＰ）の一実施例を示すブロック図。
【図２】図１に示すデジタル信号処理装置（ＤＳＰ）を適用したデジタルエフェクタの構成例を示すブロック図。
【図３】図２のフラッシュメモリに記憶されたエフェクトデータの構成例を示す図。
【図４】図２のＣＰＵが実行するエフェクト選択イベント処理の手順の一例を示すフローチャート。
【図５】図１のデジタル信号処理装置（ＤＳＰ）が実行するマイクロプログラムの一例を示す図。
【符号の説明】
【００６１】
１  ＣＰＵ、１Ｂ  ＣＰＵバス、２  フラッシュメモリ、３  ＲＡＭ、４  波形入力部、５  波形出力部、６  デジタル信号処理装置（ＤＳＰ）、７  操作部、８  表示部、９  入出力インターフェース、１０  遅延メモリ、１１  マイクロプログラムメモリ、１２  ステップカウンタ、１３  アドレスメモリ、１４  アクセスカウンタ、１５  遅延メモリアクセス部、１６  サンプルカウンタ、１７  レジスタ、１８  加算器、１９、範囲制限部、２１  第１セレクタ、２２  Ｉ／ＯＲＡＭ、２３  ＴｅｍｐＲＡＭ、２４  第２セレクタ、２５  係数メモリ、２６  補間部、２７  乗算部、２８  第３セレクタ、２９  加算部、３０  シフタ、３１  バス、４０  エフェクタデータ、４１  マイクロプログラムデータ、４２  エフェクト名データ、４３  マイクロプログラム番号データ、４４  係数データ、４５  アドレスデータ、４６  パラメータ制御管理データ
１１-  符号
１７-  符号
ＥＮ  エフェクタ番号パラメータ
Ｉ／Ｏ  入出力
Ｉ／Ｏ９  入出力
Ｍ  複数
Ｍ  データ
Ｍ  数
Ｍ１０  遅延メモリ
ＭＡ  メモリアドレス
ＭＤ  メモリデータ
Ｎ  複数
Ｎ  データ
Ｎ  複数
Ｎ  数
Ｎ  複数
Ｒ  アドレス
ＲＡＭ  内部
ＲＡＭ  外部
ＲＡＭ  入出力
ＲＡＭ  テンポラリ
ＲＡＭ  外部
ＲＡＭ２２  入出力
ＲＡＭ２３  テンポラリ
Ｓ１  ステップ
Ｓ１-Ｓ６  ステップ
Ｓ２  ステップ
Ｓ３  ステップ
Ｓ４  ステップ
Ｓ５  ステップ
Ｓ６  ステップ
Ｗ  アドレス
Φｆｓ  信号
Φｆｓ  各サンプリング周期
Φｆｓ  サンプリング周期
Φｆｓ  複数サンプリング周期
Φｆｓ  サンプリング周期
Φｆｓ  各サンプリング周期
Φｆｓ  サンプリング周期
Φｆｓ  複数サンプリング周期
Φｆｓ  サンプリング周期
Φｆｓ  各サンプリング周期
Φｆｓ  サンプリング周期
Φｆｓ  複数サンプリング周期
Φｓｔｅｐ  ステップクロック
Φｓｔｅｐ  信号
Φｓｔｅｐ  ステップクロック
０  第
１  下記特許文献
１  特許文献
１  第
１  セレクタ
１  第
１，２  データ
１，２，３，４  データ
１Ｂ  バス
２  下記特許文献
２  特許文献
２  第
２  フラッシュメモリ
２  第
２  フラッシュメモリ
２  第
２  フラッシュメモリ
２  第
２  セレクタ
２  第
３  第
３  セレクタ
３  第
４  波形入力部
４  第
５  波形出力部
５  第
７  操作部
８  特開平
８  表示部
１０  遅延メモリ
１１  特開平
１１  符号
１１  マイクロプログラムメモリ
１２  ステップカウンタ
１３  アドレスメモリ
１４  アクセスカウンタ
１５  遅延メモリアクセス部
１５  符号
１５  遅延メモリアクセス部
１６  サンプルカウンタ
１７  レジスタ
１８  加算器
１９  範囲制御部
１９  符号
２１  セレクタ
２４  セレクタ
２５  係数メモリ
２６  補間部
２７  乗算部
２８  セレクタ
２９  加算部
３０  シフタ
３１  符号
３１  データバス
３１  バス
４０  エフェクトデータ
４０  各エフェクトデータ
４０  エフェクトデータ
４１  マイクロプログラムデータ
４１  各マイクロプログラムデータ
４１  マイクロプログラムデータ
４２  データ
４３  データ
４４  係数データ
４５  アドレスデータ
４６  パラメータ制御管理データ
４７  データ
５１１  第
５１２  第
５１２  合計
５１２  第
【図１】
2010113023.tif 000003
【図２】
2010113023.tif 000004
【図３】
2010113023.tif 000005
【図４】
2010113023.tif 000006
【図５】
2010113023.tif 000007