(57)【要約】【課題】  １個の終端抵抗を用いて、伝送路の不整合を起こすことなく、上位デバイスと下位デバイスを１：２接続することを可能とする終端回路を実現する。【解決手段】  所定の特性インピーダンスを有する第１デバイスの出力より第１リードを介して接続される、前記特性インピーダンスと同値の終端抵抗と、前記特性インピーダンスと同値の特性インピーダンスを有する第２デバイス及び第３デバイスの各入力と前記終端抵抗間を接続する、等長の第２リード及び第３リードと、を備える。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
所定の特性インピーダンスを有する第１デバイスの出力より第１リードを介して接続される、前記特性インピーダンスと同値の終端抵抗と、
前記特性インピーダンスと同値の特性インピーダンスを有する第２デバイス及び第３デバイスの各入力と前記終端抵抗間を接続する、等長の第２リード及び第３リードと、
を備えることを特徴とする終端回路。
【請求項２】
前記第１リードは任意長であり、前記第１デバイス側より前記第２及び第３デバイス側に信号が伝達されることを特徴とする請求項１に記載の終端回路。
【請求項３】
前記第１リードは、前記第２及び第３リードと等長であり、前記第１デバイス側と前記第２及び第３デバイス側間は双方向に信号が伝達されることを特徴とする請求項１に記載の終端回路。
【請求項４】
前記第１デバイスはＦＰＧＡであり、前記第２及び第３デバイスはＤＲＡＭであることを特徴とする請求項１乃至３のいずれかに記載の終端回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、上位デバイスと下位デバイスを１：２接続する場合の終端回路の改善に関するものである。
【背景技術】
【０００２】
コンピュータを備える機器では、記憶容量を拡大させるためには、ＤＲＡＭ，ＤＤＲ２−ＳＤＲＡＭの使用は必須である。近年、基板の高密度実装化、また信号の高速化に伴い、基板上での部品実装・レイアウトは難しくなってきている。
【０００３】
これらのデバイスの制御はＦＰＧＡ（Field Programmable Gate Array）で行うことが多く、上位デバイスの同一出力信号で複数個の下位デバイスに接続する場合には、終端回路のインピーダン整合を維持するために、上位デバイスから分岐して複数の下位デバイスに接続せずに、上位デバイスと下位デバイスを１：１で接続することが多い。
【０００４】
図６は、従来の終端回路の構成例を示す回路図である。この構成例は、一般的な高速信号のレイアウトである。ＦＰＧＡよりなる上位の第１デバイス１に、２個のＤＤＲ２−ＳＤＲＡＭよりなる下位の第２デバイス２及び第３デバイス３を１：１接続する例を示している。この構成例では、伝送する信号としてはＸＣＳ信号を示している。
【０００５】
第１デバイス１には、第２デバイス２及び第３デバイス３に対応して２個の出力ピン１１及び１２を設け、これら出力ピンと第２デバイス２及び第３デバイス３の入力とを、夫々リード４及び５で接続すると共に、第２デバイス２及び第３デバイス３の入力点と基準電位間に、夫々終端抵抗６及び７を接続している。
【０００６】
第１デバイス１，第２デバイス２，第３デバイス３の特性インピーダンスをＺ０とする時に、終端抵抗６，７の抵抗Ｒを、Ｒ＝Ｚ０（＝５０Ω）とし、これら終端抵抗を受信デバイスである第２デバイス２，第３デバイス３の直近に配置することにより反射をなくし、信号の品質を維持している。
【０００７】
【特許文献１】特開平１０−２６８９９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上位デバイスと下位デバイスを１：１接続する構成のため、下位デバイスの数が増加する場合には、増加する分の上位デバイスピンと終端抵抗数を必要とし、基板上での部品実装・レイアウトの障害要因となっている。
【０００９】
本発明は上述した問題点を解決するためになされたものであり、１個の終端抵抗を用いて、伝送路の不整合を起こすことなく、上位デバイスと下位デバイスを１：２接続することを可能とする終端回路の実現を目的としている。
【課題を解決するための手段】
【００１０】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）所定の特性インピーダンスを有する第１デバイスの出力より第１リードを介して接続される、前記特性インピーダンスと同値の終端抵抗と、
前記特性インピーダンスと同値の特性インピーダンスを有する第２デバイス及び第３デバイスの各入力と前記終端抵抗間を接続する、等長の第２リード及び第３リードと、
を備えることを特徴とする終端回路。
【００１１】
（２）前記第１リードは任意長であり、前記第１デバイス側より前記第２及び第３デバイス側に信号が伝達されることを特徴とする（１）に記載の終端回路。
【００１２】
（３）前記第１リードは、前記第２及び第３リードと等長であり、前記第１デバイス側と前記第２及び第３デバイス側間は双方向に信号が伝達されることを特徴とする（１）に記載の終端回路。
【００１３】
（４）前記第１デバイスはＦＰＧＡであり、前記第２及び第３デバイスはＤＲＡＭであることを特徴とする（１）乃至（３）のいずれかに記載の終端回路。
【発明の効果】
【００１４】
本発明の構成によれば、次のような効果を期待することができる。
（１）１個の終端抵抗を用いて、伝送路の不整合を起こすことなく、上位デバイスと下位デバイスを１：２接続することが可能となる。
【００１５】
（２）部品配置・レイアウト設計が容易となり、実装面積の削減を行うことができる。
【００１６】
（３）部品点数を減らすことができ、コスト削減に貢献できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を図面により詳細に説明する。図１は、本発明を適用した終端回路の一実施形態を示す回路図である。第１デバイス１００，第２デバイス２００，第３デバイス３００は、図６で説明した従来構成の第１デバイス１，第２デバイス２，第３デバイス３に対応し、同一機能を備える。
【００１８】
第１デバイスの出力ピン１０１をＡ点、第２デバイス２００，第３デバイス３００の入力ピンを夫々Ｂ点，Ｃ点と表記する。第１デバイス１００，第２デバイス２００，第３デバイス３００の特性インピーダンスＺ０は同一値（５０Ω）である。
【００１９】
Ａ点より任意長の第１リード４００を介したＤ点と基準電位間に、抵抗値Ｒ（＝Ｚ０＝５０Ω）の終端抵抗５００を接続する。このＤ点と第２デバイス２００，第３デバイス３００の入力ピンのＢ点及びＣ点間を互いに等長の配線長を持つ第２リード６００及び第３リード７００で接続する。
【００２０】
図２は、本発明の動作を説明する、第１デバイス側の等価回路である。図２（イ）はＤ点から第１デバイスの出力ピン１０１を見た等価回路である。ＡＤ間の回路は、交流的に見たとき、Ｚ０＝５０Ω、Ｒ＝５０Ωより、テブナンの定理から第１デバイスの出力ピン１０１の電圧をＶとするとき、図２（ロ）に示すように、Ｄ点の電圧＝０．５Ｖ、出力抵抗＝２５Ωと見ることができる。
【００２１】
図３は、本発明の動作を説明する、第２，第３デバイス側の等価回路図である。図３（イ）はＤ点から第２デバイス２００及び第３デバイス３００を見た等価回路である。Ｄ点以降の回路は、交流的に見たときＺ０＝５０Ωであるため、その線路の合成インピーダンスは、図３（ロ）に示すように２５Ωと見ることができる。
【００２２】
従って、図２（ロ）と図３（ロ）に示すように、Ａ点からの出力から見たＢ点及びＣ点の特性インピーダンスに不整合はない。また、ＢＤ間及びＣＤ間の配線長も等長であるため、Ｂ点、Ｃ点へのスキューも同じと見ることができるため、１：１接続で終端接続を施した図４に示す回路と等価と見ることができる。すなわち、Ｂ点、Ｃ点より反射した信号は、同一タイミングで戻ってくるため、信号の流れとしては、１：１接続された不整合のない２５Ωのインピーダンスコントロールの伝送路に２５Ωのバッファマッチ終端された回路と同じである。
【００２３】
図５は、本発明を適用した終端回路の他の実施形態を示す回路図である。図１の実施形態では、Ｙ分岐の場合で単方向出力の場合を示したが、図５の実施形態では、同じ条件を双方向で適用した場合を示す。
【００２４】
第１デバイス１００は、出力ピン１０１及び入力ピン１０２を備える。第２デバイス２００は、入力ピン２０１及び出力ピン２０２を備える。同様に、第３デバイス３００は、入力ピン３０１及び出力ピン３０２を備える。なお、物理的には、出力ピン１０１と入力ピン１０２とは同一のピン（入出力ピン）でもよい。同様に、入力ピン２０１と出力ピン２０２とは同一のピンで、入力ピン３０１と出力ピン３０２とは同一のピンでもよい。
【００２５】
Ｄ点と第２デバイス２００，第３デバイス３００の入力点のＢ点及びＣ点間を互いに等長の配線長を持つ第２リード６００及び第３リード７００で接続する構成は、図１の実施形態と同一構成である。
【００２６】
図１の実施形態では、ＡＤ間の配線長は任意であるが、双方向でのインピーダンス整合を目的とする図５では、ＡＤ間の配線長を、ＢＤ及びＣＤ間の配線長と一致させ、ＡＤ＝ＢＤ＝ＣＤとする。このような配線長の選択により、Ｙ分岐の構成で双方向に反射のない信号伝送が可能となる。
【００２７】
以上説明した実施形態では、デバイスとしてＦＰＧＡ，ＤＲＡＭを例示したがこれに限定されるものではなく、本発明はデバイス一般の終端回路に汎用的に適用することが可能である。
【図面の簡単な説明】
【００２８】
【図１】本発明を適用した終端回路の一実施形態を示す回路図である。
【図２】本発明の動作を説明する、第１デバイス側の等価回路である。
【図３】本発明の動作を説明する、第２，第３デバイス側の等価回路である。
【図４】本発明の動作を説明する、図１の回路図の等価回路である。
【図５】本発明を適用した終端回路の他の実施形態を示す回路図である。
【図６】従来の終端回路の構成例を示す回路図である。
【符号の説明】
【００２９】
１００  第１デバイス
１０１  出力ピン
２００  第２デバイス
３００  第３デバイス
４００  第１リード
５００  終端抵抗
６００  第２リード
７００  第３リード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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