(57)【要約】【課題】消費電力を低減できるトリガー信号検出装置を提供する。【解決手段】トリガー信号ｔｒｉｇおよびクロックｓｙｓｃｌｋが入力されて内部クロックｃｌｋｉｎを出力するクロックゲーティング回路ＣＧ１と、クロックゲーティング回路ＣＧ１から内部クロックｃｌｋｉｎが入力されて所定時間だけ信号ｏｕｔｐｕｔを出力するトリガー信号処理回路ＴＧ１と、トリガー信号ｔｒｉｇに応答してカウントアップ動作を開始し、カウント値ｃｏｕｎｔを出力するカウンタＣ１と、カウンタＣ１から入力されるカウント値ｃｏｕｎｔが予め設定された値に到達すると信号ＡＡを生成してトリガー信号処理回路ＴＧ１に出力し、信号ｏｕｔｐｕｔの出力を停止させる時間設定回路ＴＳ１と、を備える。【選択図】図１
2010141499.tif 000002
【特許請求の範囲】
【請求項１】
トリガー信号およびクロックが入力されて前記クロックを出力するクロックゲーティング回路と、
前記クロックゲーティング回路から出力される前記クロックが入力されると所定時間だけ第１の信号を出力するトリガー信号処理回路と、
前記トリガー信号に応答して動作し、前記クロックのカウント値を出力するカウンタと、
前記カウンタから入力される前記カウント値が予め設定された値に到達すると第２の信号を前記トリガー信号処理回路に出力する時間設定回路と、
を備え、
前記トリガー信号処理回路は、前記第２の信号が入力されると前記第１の信号の出力を停止する、
トリガー信号検出装置。
【請求項２】
前記カウンタは、前記トリガー信号が入力されるとリセットされ、前記トリガー信号の入力が解除されると前記リセットが解除されて前記クロックのカウントを開始することを特徴とする請求項１に記載のトリガー信号検出装置。
【請求項３】
前記カウンタは、動作を開始してから前記カウント値が前記予め設定された値に到達するまでの間に前記トリガー信号が入力されるとリセットされ、前記トリガー信号の入力が解除されると、リセット解除となって動作を再開することを特徴とする請求項１または２に記載のトリガー信号検出装置。
【請求項４】
前記トリガー信号のレベルの変化を検出して前記カウンタに動作を開始させるレベル検出と、前記トリガー信号のエッジを検出して前記カウンタに動作を開始させるエッジ検出とを切り換える切換回路をさらに備えることを特徴とする請求項１または２に記載のトリガー信号検出装置。
【請求項５】
前記切換回路により前記エッジ検出が選択された場合、前記切換回路は、第３の信号を前記カウンタに出力して前記カウント値をリセットさせ、
前記カウンタは、前記第３の信号の入力により前記カウント値をリセットした直後に前記クロックのカウントを再開することを特徴とする請求項４に記載のトリガー信号検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリガー信号検出装置に関する。
【背景技術】
【０００２】
例えば、外部機器等の異常等を検出した信号がトリガー信号として入力され、信号の入力から所定時間ハイレベルとなる信号を出力し、さらにトリガー信号の入力から所定時間が経過した後にハイレベルの信号を停止させローレベルの信号または１ショットパルスを出力するトリガー信号検出装置が幅広く用いられている。例えば、異常が検出されてから所定時間モータの駆動を停止し、その後駆動を再開するというような制御に用いられている。
【０００３】
しかし、従来のトリガー信号検出装置では、上記所定時間をカウントするために用いられるクロックが入力されると、装置全体の回路が常時動作するために、必要以上の無駄な電力が消費されるという問題があった。
【０００４】
また、従来のトリガー信号検出装置には、消費電力を抑えるために必要な時だけクロックを入力するように、クロックが入力される段階でクロックゲーティングを行うものがあった。しかし、クロックゲーティングを行うためにはクロックイネーブル信号が必要となり、このクロックイネーブル信号を生成するための回路ブロックが新たに必要となる。この結果、装置全体が大きくなったり、消費電力を含めたコスト低減を効果的に実現することができなくなったりするという問題があった。
【特許文献１】特開２００２−１４１７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、消費電力の低減が可能なトリガー信号検出装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、
トリガー信号およびクロックが入力されて前記クロックを出力するクロックゲーティング回路と、
前記クロックゲーティング回路から出力される前記クロックが入力されると所定時間だけ第１の信号を出力するトリガー信号処理回路と、
前記トリガー信号に応答して動作し、前記クロックのカウント値を出力するカウンタと、
前記カウンタから入力される前記カウント値が予め設定された値に到達すると第２の信号を前記トリガー信号処理回路に出力する時間設定回路と、
を備え、
前記トリガー信号処理回路は、前記第２の信号が入力されると前記第１の信号の出力を停止する、
トリガー信号検出装置が提供される。
【発明の効果】
【０００７】
本発明によれば、簡易な構成で消費電力を低減できるトリガー信号検出装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。図面において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
【０００９】
（１）第１の実施の形態
図１は、本発明の第１の実施の形態によるトリガー信号検出装置の概略構成を示すブロック図である。図１に示すトリガー信号検出装置は、トリガー信号が入力されると、ハイレベルの第１の信号の出力を開始し、トリガー信号が入力されなくなった後も任意に設定された時間だけ、この第１の信号の出力を継続する。
【００１０】
そして、図１に示すトリガー信号検出装置はまた、トリガー信号が入力されなくなった後、上記任意に設定された時間が経過した後に１ショットパルスをなす第２の信号を出力し、上記第１の信号の出力を停止する。
【００１１】
先ず、本実施形態のトリガー信号検出装置の概略構成について説明する。
【００１２】
図１に示すトリガー信号検出装置は、種々の信号を入力信号として後述の各種回路に入力する入力回路ＩＮ１、入力端子ＣＬＫおよびＲＳ１と、上記入力信号を処理するクロックゲーティング回路ＣＧ１、トリガー信号処理回路ＴＧ１、カウント回路ＣＴ１および時間設定回路ＴＳ１と、これらの回路で処理された入力信号を出力信号として出力する出力端子ＯＵＴ１およびＯＵＴ２とを備える。
【００１３】
ここで、上記入力信号とは具体的に、リセット信号ＲＳＴ＿Ｘ、トリガー信号ｔｒｉｇおよびシステムクロックｓｙｓｃｌｋのことをいい、リセット信号ＲＳＴ＿Ｘは、入力端子ＲＳ１からトリガー信号処理回路ＴＧ１とカウント回路ＣＴ１に入力され、トリガー信号ｔｒｉｇは入力回路ＩＮ１からクロックゲーティング回路ＣＧ１、トリガー信号処理回路ＴＧ１およびカウント回路ＣＴ１にそれぞれ入力される。システムクロックｓｙｓｃｌｋは入力端子ＣＬＫからクロックゲーティング回路ＣＧ１に入力される。
【００１４】
また、上記出力信号とは具体的には、信号ｏｕｔｐｕｔおよび１ショットパルスＡＡのことをいい、信号ｏｕｔｐｕｔは、トリガー信号処理回路ＴＧ１を経て出力端子ＯＵＴ１から出力され、１ショットパルスＡＡは、時間設定回路ＴＳ１を経て出力端子ＯＵＴ２から出力される。
【００１５】
次に、図１に示すトリガー信号検出装置の動作について説明する。
【００１６】
先ず、入力端子ＲＳ１からトリガー信号処理回路ＴＧ１とカウント回路ＣＴ１にリセット信号ＲＳＴ＿Ｘが入力されると、これらの回路が初期状態にリセットされる。
【００１７】
次に、入力回路ＩＮ１からクロックゲーティング回路ＣＧ１、トリガー信号処理回路ＴＧ１、およびカウント回路ＣＴ１にそれぞれハイレベルのトリガー信号ｔｒｉｇが入力される。
【００１８】
一方で、入力端子ＣＬＫからクロックゲーティング回路ＣＧ１にシステムクロックｓｙｓｃｌｋが入力されると、クロックゲーティング回路ＣＧ１はトリガー信号ｔｒｉｇのハイレベルを検出して内部クロックｃｌｋｉｎをトリガー信号処理回路ＴＧ１およびカウント回路ＣＴ１に出力する。ここで、内部クロックｃｌｋｉｎとは、経過時間をカウントするために用いられるクロックをいう。
【００１９】
ここで、カウント回路ＣＴ１は、ハイレベルのトリガー信号ｔｒｉｇが入力されることにより継続的にリセットされ、このため、トリガー信号ｔｒｉｇの信号レベルがハイである間、カウント回路ＣＴ１は内部クロックｃｌｋｉｎのカウントを行わない。
【００２０】
また、トリガー信号処理回路ＴＧ１は、内部クロックｃｌｋｉｎに同期してハイレベルのトリガー信号ｔｒｉｇの入力を検知し、信号ｏｕｔｐｕｔをトリガー信号処理回路ＴＧ１、クロックゲーティング回路ＣＧ１および出力端子ＯＵＴ１にそれぞれ出力する。本実施形態において、信号ｏｕｔｐｕｔは例えば第１の信号に対応する。
【００２１】
次いで、トリガー信号ｔｒｉｇの信号レベルがハイからローになる。この場合でも、クロックゲーティング回路ＣＧ１は、システムクロックｓｙｓｃｌｋに同期して信号ｏｕｔｐｕｔを検知するので、内部クロックｃｌｋｉｎの出力を継続する。
【００２２】
一方、トリガー信号ｔｒｉｇの信号レベルがローになることに応答してカウント回路ＣＴ１はカウントアップを開始し、カウント値ｃｏｕｎｔを時間設定回路ＴＳ１に出力する。時間設定回路ＴＳ１には予め所定時間が設定されており、カウント値ｃｏｕｎｔが、設定された所定時間に対応する所定値に到達すると、１ショットパルスＡＡを生成し、出力端子ＯＵＴ２およびトリガー信号処理回路ＴＧ１へ出力する。１ショットパルスＡＡは、本実施形態において例えば第２の信号に対応する。
【００２３】
次に、トリガー信号処理回路ＴＧ１は、１ショットパルスＡＡが入力されると、信号ｏｕｔｐｕｔのレベルをローにする。クロックゲーティング回路ＣＧ１は、ローレベルの信号ｏｕｔｐｕｔが入力されて内部クロックｃｌｋｉｎの出力を停止する。これにより、トリガー信号処理回路ＴＧ１およびカウント回路ＣＴ１への内部クロックｃｌｋｉｎの出力が停止される。
【００２４】
このように、本実施形態によれば、必要な場合にのみトリガー信号処理回路ＴＧ１およびカウント回路ＣＴ１に内部クロックｃｌｋｉｎが入力されることにより、必要な期間のみこれらの回路を動作させることができる。これにより、トリガー信号検出装置の消費電力を低減することができる。消費電力をこのように低減する効果は、設定時間が長いほどより多く得ることができる。
【００２５】
また、カウント回路ＣＴ１へのクロック出力をゲーティングする際に、クロックゲーティング回路ＣＧ１がハイレベルのトリガー信号ｔｒｉｇの入力を検出した時点でクロック出力を開始するように制御されるので、外部からクロックイネーブル信号を入力する必要がない。これにより、例えばイネーブル信号を生成するための回路を付加する必要が無いので、装置面積の増加が防止される。
【００２６】
（実施例１）
図１に示すトリガー信号検出装置について、具体的な回路図を用いてより詳細に説明する。図２に示す回路は、図１のトリガー信号検出装置における入力回路ＩＮ１、クロックゲーティング回路ＣＧ１、トリガー信号処理回路ＴＧ１およびカウント回路ＣＴ１の各回路構成を具体化した一例である。
【００２７】
入力回路ＩＮ１は、アナログ信号ＡＳが入力される入力端子ＡＩ１と、入力端子ＡＩ１から入力されたアナログ信号ＡＳをデジタル信号ｔｒｉｇに変換して出力するデジタルフィルタＤＦ１とを有する。
【００２８】
また、クロックゲーティング回路ＣＧ１は、ＯＲ回路ＯＲ１と、ラッチ回路ＬＴ１と、アンド回路ＡＮ１とを有する。また、トリガー信号処理回路ＴＧ１は、ＯＲ回路ＯＲ２と、ＮＡＮＤ回路ＮＡＮＤ１と、フリップフロップＦＦ１とを有する。さらに、カウント回路ＣＴ１は、ＡＮＤ回路ＡＮ２と、１０ｂｉｔカウンタＣ１とを有する。
【００２９】
図２に示す回路における各信号、即ち、リセット信号ＲＳＴ＿Ｘ、システムクロックｓｙｓｃｌｋ、トリガー信号ｔｒｉｇ、イネーブル信号ｅｎａｂｌｅ、内部クロックｃｌｋｉｎ、信号ｏｕｔｐｕｔ、１０ビットのカウント値［９：０］および１ショットパルスＡＡのタイムチャートを図３に示す。
【００３０】
次に、図２に示す回路の動作について説明する。
【００３１】
先ず、ローレベルのリセット信号ＲＳＴ＿Ｘが入力端子ＲＳ１からフリップフロップＦＦ１に入力され、また、アンド回路ＡＮ２を介して１０ｂｉｔカウンタＣ１にも入力される。フリップフロップＦＦ１はローレベルのリセット信号ＲＳＴ＿Ｘの入力によりリセットされる。また、１０ｂｉｔカウンタＣ１もローレベルのリセット信号ＲＳＴ＿Ｘの入力により、リセットされる。その後リセット信号ＲＳＴ＿Ｘはハイレベルとなり、これによりトリガー信号検出装置が動作状態になる。
【００３２】
次に、トリガー信号ｔｒｉｇは、ＯＲ回路ＯＲ１を介してラッチ回路ＬＴ１に入力され、また、ＡＮＤ回路ＡＮ２を介して１０ｂｉｔカウンタＣ１に入力され、さらに、ＮＡＮＤ回路ＮＡＮＤ１を介して信号ｏｕｔｄとしてフリップフロップＦＦ１にも入力される。
【００３３】
トリガー信号ｔｒｉｇが１０ｂｉｔカウンタＣ１に入力されるので、トリガー信号ｔｒｉｇのレベルがハイである間、１０ｂｉｔカウンタＣ１は、継続してリセットされて内部クロックｃｌｋｉｎのカウントを開始しない。
【００３４】
一方、ラッチ回路ＬＴ１は、システムクロックｓｙｓｃｌｋの立ち下がりエッジでトリガー信号ｔｒｉｇのハイレベルを検出し、ハイレベルのイネーブル信号ｅｎａｂｌｅを生成してＡＮＤ回路ＡＮ１に出力する。ＡＮＤ回路ＡＮ１は、ハイレベルのイネーブル信号ｅｎａｂｌｅとシステムクロックｓｙｓｃｌｋとが入力されて、内部クロックｃｌｋｉｎを生成し、１０ビットカウンタＣ１およびフリップフロップＦＦ１に出力する。
【００３５】
フリップフロップＦＦ１は、ＡＮＤ回路ＡＮ１から入力される内部クロックｃｌｋｉｎの立ち上がりエッジで、ＮＡＮＤ回路ＮＡＮＤ１から入力される信号ｏｕｔｄをラッチし、ハイレベルの出力信号ｏｕｔｐｕｔとしてＯＲ回路ＯＲ１、ＯＲ回路ＯＲ２および出力端子ＯＵＴ１に出力する。
【００３６】
ここで、トリガー信号ｔｒｉｇがハイレベルからローレベルになると、ＡＮＤ回路ＡＮ２の出力がハイレベルとなり、その負論理が１０ｂｉｔカウンタＣ１に入力され、これにより、１０ｂｉｔカウンタＣ１のリセットが解除される。
【００３７】
一方、ＯＲ回路ＯＲ１には出力信号ｏｕｔｐｕｔが入力されるので、その出力はハイレベルのままであり、ＡＮＤ回路ＡＮ１からは依然として内部クロックｃｌｋｉｎが出力される。このため、リセットが解除された１０ｂｉｔカウンタＣ１に内部クロックｃｌｋｉｎ入力されて１０ｂｉｔカウンタＣ１が内部クロックｃｌｋｉｎのカウントを開始し、０ビットから９ビットのカウント値ｃｏｕｎｔを時間設定回路ＴＳ１に出力する。時間設定回路ＴＳ１に入力したカウント値ｃｏｕｎｔが所定値（本実施例では、カウント値”２５０”）に到達すると、時間設定回路ＴＳ１は１ショットパルスＡＡを生成し、ＯＲ回路ＯＲ２および出力端子ＯＵＴ２に出力する。
【００３８】
ＯＲ回路ＯＲ２に１ショットパルスＡＡが入力されることにより、ＮＡＮＤ回路ＮＡＮＤ１から出力されていた信号ｏｕｔｄのレベルがハイからローに反転する。フリップフロップＦＦ１はローレベルの信号ｏｕｔｄが入力されて内部クロックｃｌｋｉｎの立ち上がりエッジで信号ｏｕｔｄのローレベルをラッチし、ローレベルの信号ｏｕｔｐｕｔをＯＲ回路Ｏ０Ｒ１、ＯＲ回路ＯＲ２および出力端子ＯＵＴ１に出力する。
【００３９】
このように、本実施例によるトリガー信号検出装置は、ハイレベルのトリガー信号ｔｒｉｇが入力されてハイレベルの信号ｏｕｔｐｕｔを出力し、かつ、トリガー信号ｔｒｉｇがハイレベルからローレベルに変化した後も任意に設定した時間が経過するまでハイレベルの信号ｏｕｔｐｕｔを出力し続ける。
【００４０】
さらに、上記設定時間が経過して信号ｏｕｔｐｕｔがローレベルになると、ＯＲ回路ＯＲ１の出力もローレベルになり、ラッチ回路ＬＴ１によりシステムクロックｓｙｓｃｌｋの立ち下がりエッジでラッチされてイネーブル信号ｅｎａｂｌｅもローレベルになる。この結果、ＡＮＤ回路ＡＮ１によって内部クロックｃｌｋｉｎが遮断され、１０ｂｉｔカウンタＣ１への出力が停止する。
【００４１】
ここで、カウント値ｃｏｕｎｔが所定の値（本実施例では２５０）に達して時間設定回路ＴＳ１から１ショットパルスＡＡが出力される前にハイレベルのトリガー信号ｔｒｉｇが入力回路ＩＮ１から再び入力された場合は、トリガー信号ｔｒｉｇがＡＮＤ回路ＡＮ２を介して１０ｂｉｔカウンタＣ１に入力され、これにより、１０ｂｉｔカウンタＣ１がリセットされる。ラッチ回路ＬＴ１からはハイレベルのイネーブル信号ｅｎａｂｌｅが生成されて内部クロックｃｌｋｉｎが１０ｂｉｔカウンタＣ１に入力されるが１０ｂｉｔカウンタＣ１はカウントアップを開始しない。その後、トリガー信号ｔｒｉｇのレベルがハイからローに変化すると１０ｂｉｔカウンタＣ１はカウントアップを再開してカウント値ｃｏｕｎｔを時間設定回路ＴＳ１に出力する。この一連の動作は、カウント値が所定値（本実施例では２５０）に達する前にハイレベルのトリガー信号ｔｒｉｇが入力回路ＩＮ１から再び入力された場合に繰り返される。カウント値ｃｏｕｎｔが所定値（本実施例では２５０）に到達すれば、フリップフロップＦＦ１から出力される信号ｏｕｔｐｕｔのレベルがローとなり、時間設定回路ＴＳ１から１ショットパルスＡＡが出力される。これらの場合のトリガー信号ｔｒｉｇ、１０ビットのカウント値［９：０］、信号ｏｕｔｐｕｔおよび１ショットパルスＡＡのタイムチャートを図４に示す。
【００４２】
このように、本実施例１によれば、内部クロックｃｌｋｉｎがトリガー信号処理回路ＴＧ１とカウント回路ＣＴ１とに入力されることにより、トリガー信号処理回路ＴＧ１、カウント回路ＣＴ１および時間設定回路ＴＳ１が動作する期間は、イネーブル信号ｅｎａｂｌｅがハイレベルである期間に限られる。より具体的には、トリガー信号処理回路ＴＧ１、カウント回路ＣＴ１および時間設定回路ＴＳ１が動作する期間は、トリガー信号ｔｒｉｇの入力がラッチ回路ＬＴ１により検知されてフリップフロップＦＦ１からの出力信号ｏｕｔｐｕｔがハイレベルになってから、時間設定回路ＴＳ１から１ショットパルスＡＡが出力されるまでの期間に限られる。これにより、消費電力が低減される。時間設定回路ＴＳ１により設定する時間が長時間である程、カウント回路ＣＴ１および時間設定回路ＴＳ１の回路規模が増加する傾向にあるため、消費電力の低減効果がより一層大きくなる。
【００４３】
さらに、トリガー信号処理回路ＴＧ１およびカウント回路ＣＴ１への内部クロックｃｌｋｉｎのゲーティング制御に必要なイネーブル信号ｅｎａｂｌｅはトリガー信号検出装置の内部で生成されるので、外部から取り込む必要は無い。従って、外部にイネーブル生成回路を設ける必要が無いので、その分だけ回路規模を低減することが可能である。
【００４４】
（２）第２の実施の形態
上述した第１の実施の形態では、トリガー信号ｔｒｉｇのレベル変化、例えばハイからローへの変化を検出してカウンタＣ１のカウントアップを開始した（以下、「レベル検出方式」という）。しかしながら、トリガー信号ｔｒｉｇのエッジ、例えば立ち上がりエッジの検出によりカウンタＣ１のカウントアップを開始したい場合（以下、「エッジ検出方式」という）もある。以下では、レベル検出方式とエッジ検出方式の両方に対応可能な形態について説明する。
【００４５】
図５は、本発明の第２の実施の形態によるトリガー信号検出装置の概略構成を示すブロック図である。図１との対比により明らかなように、図５に示すトリガー信号検出装置は、図１のカウント回路ＣＴ１に代えてカウンタリセット信号ｒｓｔ＿ｘが入力されるカウント回路ＣＴ１１を備えるほか、セレクト信号ｓｅｌが入力される入力端子ＳＥＬと、カウント回路ＣＴ１１によるカウントアップ開始に際してレベル検出方式とエッジ検出方式とを切り換えるエッジ検出／レベル検出切換回路ＥＬＳ１１とをさらに備える。この一方、図５に示すトリガー信号検出装置の出力端子はＯＵＴ１のみで出力端子ＯＵＴ２を有しておらず、時間設定回路ＴＳ１により生成される１ショットパルスＡＡはトリガー信号処理回路ＴＧ１にのみ出力する。図５に示すトリガー信号検出装置のその他の構成は、図１に示すトリガー信号検出装置の構成と実質的に同一である。従って、以下ではエッジ検出／レベル検出切換回路ＥＬＳ１１の動作を中心に本実施形態のトリガー信号検出装置を説明する。
【００４６】
先ず、入力端子ＳＥＬからハイレベルのセレクト信号ｓｅｌが入力されると、レベル検出方式が選択される。エッジ検出／レベル検出切換回路ＥＬＳ１１は、入力端子ＲＳ１から入力されるリセット信号ＲＳＴ＿Ｘをカウント回路ＣＴ１１へ出力する。この場合、本実施形態のトリガー信号検出装置の動作は、上述した第１の実施の形態のトリガー信号検出装置の動作と実質的に同一であり、その重複説明は省略する。
【００４７】
一方、入力端子ＳＥＬからローレベルのセレクト信号ｓｅｌが入力された場合、エッジ検出方式が選択される。
【００４８】
先ず、入力端子ＲＳ１から入力されるリセット信号ＲＳＴ＿Ｘがトリガー信号処理回路ＴＧ１に入力するとともに、エッジ検出／レベル検出切換回路ＥＬＳ１１を介してカウント回路ＣＴ１１にも入力し、トリガー信号処理回路ＴＧ１とカウント回路ＣＴ１１が初期状態にリセットされる。
【００４９】
入力回路ＩＮ１からハイレベルのトリガー信号ｔｒｉｇが入力され、クロックゲーティング回路ＣＧ１に入力されると、クロックゲーティング回路ＣＧ１は、トリガー信号ｔｒｉｇのハイレベルを検出して内部クロックｃｌｋｉｎをトリガー信号処理回路ＴＧ１、カウント回路ＣＴ１１およびエッジ検出／レベル検出切換回路ＥＬＳ１１にそれぞれ出力する。
【００５０】
トリガー信号処理回路ＴＧ１は、トリガー信号ｔｒｉｇが入力されて、内部クロックｃｌｋｉｎに同期してトリガー信号ｔｒｉｇの立ち上がりエッジを検出し、信号ｏｕｔｐｕｔをトリガー信号処理回路ＴＧ１、クロックゲーティング回路ＣＧ１および出力端子ＯＵＴ１に出力する。本実施形態において、信号ｏｕｔｐｕｔは例えば第１の信号に対応する。
【００５１】
エッジ検出／レベル検出切換回路ＥＬＳ１１は、入力回路ＩＮ１からハイレベルのトリガー信号ｔｒｉｇが入力され、また、クロックゲーティング回路ＣＧ１から内部クロックｃｌｋｉｎが入力されて、ハイレベルのトリガー信号ｔｒｉｇを内部クロックｃｌｋｉｎに同期して内部クロックｃｌｋｉｎの半クロック分に相当するカウンタリセット信号ｒｓｔ＿ｘをカウント回路ＣＴ１１に出力する。これにより、カウント回路ＣＴ１１が同期リセットされてカウントアップを開始し、カウント値ｃｏｕｎｔを時間設定回路ＴＳ１へ出力する。本実施形態において、カウンタリセット信号ｒｓｔ＿ｘは例えば第３の信号に対応する。時間設定回路ＴＳ１は、入力されるカウント値ｃｏｕｎｔが予め設定した時間（カウント値）と等しくなったときに１ショットパルスＡＡを生成し、トリガー信号処理回路ＴＧ１に出力する。１ショットパルスＡＡは、本実施形態において例えば第２の信号に対応する。
【００５２】
トリガー信号処理回路ＴＧ１は、１ショットパルスＡＡが入力されると、ローレベルの信号ｏｕｔｐｕｔをトリガー信号処理回路ＴＧ１、クロックゲーティング回路ＣＧ１および出力端子ＯＵＴ１に出力する。クロックゲーティング回路ＣＧ１は、ローレベルの信号ｏｕｔｐｕｔが入力されて内部クロックｃｌｋｉｎの出力を停止する。これにより、カウント回路ＣＴ１１、トリガー信号処理回路ＴＧ１およびエッジ検出／レベル検出切換回路ＥＬＳ１１への内部クロックｃｌｋｉｎの出力が停止される。
【００５３】
このように、本実施形態によれば、必要な場合にのみトリガー信号処理回路ＴＧ１、エッジ検出／レベル検出切換回路ＥＬＳ１１およびカウント回路ＣＴ１１に内部クロックｃｌｋｉｎを出力することにより、必要な期間のみこれらの回路を動作させることができるので、トリガー信号検出装置の消費電力を低減することができる。この点は、設定時間が長いほど低消費電力の効果をより多く得ることができる。
【００５４】
また、カウント回路ＣＴ１１へのクロック出力をゲーティングする際に、クロックゲーティング回路ＣＧ１がトリガー信号ｔｒｉｇの入力を検出した時点でクロック出力を開始するように制御されるので、外部からクロックイネーブル信号を入力する必要がない。これにより、例えばイネーブル信号を生成するための回路を付加する必要が無いので、装置規模の増加が防止される。
【００５５】
（実施例２）
図５に示すトリガー信号検出装置について、具体的な回路図を用いてより詳細に説明する。図６に示す回路は、図５のトリガー信号検出装置における入力回路ＩＮ１、クロックゲーティング回路ＣＧ１、カウント回路ＣＴ１１、トリガー信号処理回路ＴＧ１およびエッジ検出／レベル検出切換回路ＥＬＳ１１の各回路構成を具体化した一例である。
【００５６】
図６に示す回路のうち、入力回路ＩＮ１、クロックゲーティング回路ＣＧ１およびトリガー信号処理回路ＴＧ１の具体的構成は図２に示す回路と同一である。カウント回路ＣＴ１１は、図２に示す１０ｂｉｔカウンタＣ１に代えて、カウンタリセット信号ｒｓｔ＿ｘが入力されるｒｓｔ＿ｘ入力端子を有する１０ｂｉｔカウンタＣ１１を有する点において図２のカウント回路ＣＴ１と異なる。
【００５７】
エッジ検出／レベル検出切換回路ＥＬＳ１１は、ＡＮＤ回路ＡＮ１２，ＡＮ１３、フリップフロップ回路ＦＦ１２，ＦＦ１３およびＮＡＮＤ回路ＮＡＮＤ１２を有する。
【００５８】
図６に示す回路における各信号、即ち、リセット信号ＲＳＴ＿Ｘ、システムクロックｓｙｓｃｌｋ、トリガー信号ｔｒｉｇ、イネーブル信号ｅｎａｂｌｅ、内部クロックｃｌｋｉｎ、信号ｏｕｔｐｕｔ、カウンタリセット信号ｒｓｔ＿ｘ、１０ビットのカウント値［９：０］および１ショットパルスＡＡのタイムチャートを図７に示す。
【００５９】
次に、図６に示すトリガー信号検出装置の動作について説明する。
【００６０】
前提条件として、トリガー信号ｔｒｉｇは、システムクロックｓｙｓｃｌｋの１クロック以上でかつ時間設定回路ＴＳ１に設定された時間以内の期間だけハイレベルである必要がある。
【００６１】
先ず、ローレベルのリセット信号ＲＳＴ＿ＸがフリップフロップＦＦ１に入力され、また、アンド回路ＡＮ２を介して１０ｂｉｔカウンタＣ１１に入力されて、フリップフロップＦＦ１および１０ｂｉｔカウンタＣ１１がリセットされる。リセット信号ＲＳＴ＿Ｘはその後ハイレベルとなり、トリガー信号検出装置が動作状態になる。
【００６２】
入力端子ＳＥＬからハイレベルのセレクト信号ｓｅｌが入力されると、レベル検出方式となる。本実施例のトリガー信号検出装置の動作は上述した実施例１のトリガー信号検出装置の動作と同一となる。
【００６３】
入力端子ＳＥＬからローレベルのセレクト信号ｓｅｌが入力された場合、エッジ検出方式となる。ＡＮＤ回路ＡＮ１３にはセレクト信号ｓｅｌの負論理が入力されるので、入力端子ＲＳ１から入力されるリセット信号ＲＳＴ＿Ｘのレベルがハイになると、ハイレベルの信号がフリップフロップＦＦ１２，ＦＦ１３に入力されてこれらのフリップフロップがリセットされる。
【００６４】
トリガー信号ｔｒｉｇは、ＯＲ回路ＯＲ１を介してラッチ回路ＬＴ１に入力され、また、ＮＡＮＤ回路ＮＡＮＤ１を介して信号ｏｕｔｄとしてフリップフロップＦＦ１に入力され、また、フリップフロップＦＦ１２に入力され、さらに、ＡＮＤ回路ＡＮ１２に入力される。ラッチ回路ＬＴ１は、システムクロックｓｙｓｃｌｋの立ち下がりエッジでトリガー信号ｔｒｉｇのハイレベルを検出し、イネーブル信号ｅｎａｂｌｅをＡＮＤ回路ＡＮ１に出力する。これにより、ＡＮＤ回路ＡＮ１から内部クロックｃｌｋｉｎがトリガー信号処理回路ＴＧ１のフリップフロップＦＦ１、エッジ検出／レベル検出切換回路ＥＬＳ１１のフリップフロップＦＦ１２，ＦＦ１３および１０ｂｉｔカウンタＣ１１に出力される。
【００６５】
また、フリップフロップＦＦ１は、ＡＮＤ回路ＡＮ１から内部クロックｃｌｋｉｎが入力され、内部クロックｃｌｋｉｎの立ち上がりエッジで信号ｏｕｔｄの立ち上がりエッジをラッチし、出力信号ｏｕｔｐｕｔとしてＯＲ回路ＯＲ１、ＯＲ回路ＯＲ２および出力端子ＯＵＴ１に出力する。
【００６６】
この一方、フリップフロップＦＦ１２により、最初の内部クロックｃｌｋｉｎの立ち上がりエッジでトリガー信号ｔｒｉｇがラッチされ、フリップフロップＦＦ１３およびＮＡＮＤ回路１２を介してローレベルのカウンタリセット信号ｒｓｔ＿ｘが内部クロックｃｌｋｉｎの半クロック分だけ１０ｂｉｔカウンタＣ１１に出力される。１０ｂｉｔカウンタＣ１１は、カウンタリセット信号ｒｓｔ＿ｘの立ち下がりで同期リセットされ、０からカウントアップを開始する。このように、本実施例でエッジ検出方式が選択されると、第１の実施例とは異なり、ＡＮＤ回路ＡＮ１にイネーブル信号ｅｎａｂｌｅが入力されてＡＮＤ回路ＡＮ１から内部クロックｃｌｋｉｎが出力されてからカウンタがカウントアップを開始するまでのタイムラグは存在しない。
【００６７】
１０ｂｉｔカウンタＣ１１からは０ビットから９ビットのカウント値ｃｏｕｎｔが時間設定回路ＴＳ１出力され、このカウント値ｃｏｕｎｔが所定値（本実施例では、カウント値”２５０”）に到達すると、時間設定回路ＴＳ１から１ショットパルスＡＡがＯＲ回路ＯＲ２に出力される。これにより、ＡＮＤ回路ＡＮ２から出力されていた信号ｏｕｔｄがハイレベルからローレベルに反転する。その結果、フリップフロップＦＦ１において内部クロックｃｌｋｉｎの立ち上がりエッジで信号ｏｕｔｄのローレベルがラッチされ、ローレベルの信号ｏｕｔｐｕｔがフリップフロップＦＦ１からＯＲ回路ＯＲ１，ＯＲ２および出力端子ＯＵＴ１に出力される。
【００６８】
このように、本実施例のトリガー信号検出装置は、ハイレベルのトリガー信号ｔｒｉｇが入力されてハイレベルの信号ｏｕｔｐｕｔを出力し、かつ、トリガー信号ｔｒｉｇがハイレベルからローレベルに変化した後も任意に設定した時間が経過するまでハイレベルの信号ｏｕｔｐｕｔを出力し続ける。また、信号ｏｕｔｐｕｔがローレベルになると、ＯＲ回路ＯＲ１の出力もローレベルになり、システムクロックｓｙｓｃｌｋの立ち下がりエッジでラッチされてイネーブル信号ｅｎａｂｌｅもローレベルになる。この結果、ＡＮＤ回路ＡＮ１によって内部クロックｃｌｋｉｎが遮断され、１０ｂｉｔカウンタＣ１１への出力が停止する。
【００６９】
ここで、カウント値ｃｏｕｎｔが所定の値（本実施例では２５０）に達して時間設定回路ＴＳ１から１ショットパルスＡＡが出力される前にトリガー信号ｔｒｉｇがデジタルフィルタＤＦ１から再び入力された場合は、ラッチ回路ＬＴ１によりハイレベルのイネーブル信号ｅｎａｂｌｅが生成され、ＮＡＮＤ回路１２からローレベルのカウンタリセット信号ｒｓｔ＿ｘがカウンタＣ１１に出力してカウント値ｃｏｕｎｔがクリアされ、その直後に１０ｂｉｔカウンタＣ１１が再度カウントアップを開始する。これらの動作は、カウント値ｃｏｕｎｔが所定値（本実施例では２５０）に達する前にトリガー信号ｔｒｉｇが再び入力された場合に繰り返される。カウント値ｃｏｕｎｔが所定値（本実施例では２５０）に到達すれば、時間設定回路ＴＳ１から１ショットパルスＡＡが出力され、信号ｏｕｔｐｕｔがローレベルとなる。これらの場合のリセット信号ＲＳＴ＿Ｘ、トリガー信号ｔｒｉｇ、１０ビットのカウント値［９：０］、信号ｏｕｔｐｕｔおよび１ショットパルスＡＡのタイムチャートを図８に示す。
【００７０】
このように、本実施例２によれば、内部クロックｃｌｋｉｎがトリガー信号処理回路ＴＧ１、エッジ検出／レベル検出切換回路ＥＬＳ１１およびカウント回路ＣＴ１１に入力されることによりトリガー信号処理回路ＴＧ１、カウント回路ＣＴ１１、時間設定回路ＴＳ１およびエッジ検出／レベル検出切換回路ＥＬＳ１１が動作する期間は、イネーブル信号ｅｎａｂｌｅがハイレベルである期間に限られる。より具体的には、トリガー信号処理回路ＴＧ１、カウント回路ＣＴ１１、時間設定回路ＴＳ１およびエッジ検出／レベル検出切換回路ＥＬＳ１１が動作する期間は、トリガー信号ｔｒｉｇの入力がラッチ回路ＬＴ１により検知されてフリップフロップＦＦ１からの出力信号ｏｕｔｐｕｔがハイレベルになってから、時間設定回路ＴＳ１から１ショットパルスＡＡが出力されるまでの期間に限られる。これにより、消費電力が低減される。時間設定回路ＴＳ１について設定される時間が長時間である程、カウント回路ＣＴ１１１および時間設定回路ＴＳ１の回路規模は増加する傾向にあるため、本実施例によれば、消費電力の低減効果がより一層大きくなる。
【００７１】
さらに、トリガー信号処理回路ＴＧ１およびカウント回路ＣＴ１１への内部クロックｃｌｋｉｎのゲーティング制御に必要なイネーブル信号ｅｎａｂｌｅはトリガー信号検出装置の内部で生成されるため、外部から取り込む必要は無い。従って、外部にイネーブル生成回路を設ける必要が無いので、その分だけ回路規模を削減することが可能である。
【００７２】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限るものでは決してなく、その技術的範囲内で種々変更して実施できることは勿論である。
【００７３】
例えば、上述した実施形態では、時間設定回路ＴＳ１，ＴＳ１１においてカウント値ｃｏｕｎｔが所定値に到達すると１ショットパルスＡＡを生成して出力することとしたが、これに限ることなく、ハイレベルの信号を生成することとしてもよい。
【００７４】
また、実施例２では、内部クロックｃｌｋｉｎの半クロック分に相当するカウンタリセット信号ｒｓｔ＿ｘがカウント回路ＣＴ１１のｒｓｔ＿ｘ入力端子に入力されることとしたが、これに限ることなく、内部クロックｃｌｋｉｎの１クロック分に相当するカウンタリセット信号を出力することとしてもよい。この場合は、フリップフロップＦＦ１３への内部クロックｃｌｋｉｎ入力は、反転入力でなくそのまま入力させることになる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施の形態によるトリガー信号検出装置の概略構成を示すブロック図である。
【図２】図１に示すトリガー信号検出装置の具体的な構成を示す回路図である。
【図３】図２に示すトリガー信号検出装置における各信号の波形を示すタイムチャートである。
【図４】図２に示すトリガー信号検出装置において、所定のカウント値に達する前にトリガー信号が再度入力される場合のタイムチャートである。
【図５】本発明の第２の実施の形態によるトリガー信号検出装置の概略構成を示すブロック図である。
【図６】図５に示すトリガー信号検出装置の具体的な構成を示す回路図である。
【図７】図６に示すトリガー信号検出装置における各信号の波形を示すタイムチャートである。
【図８】図６に示すトリガー信号検出装置において、所定のカウント値に達する前にトリガー信号が再度入力される場合のタイムチャートである。
【符号の説明】
【００７６】
ＡＡ：１ショットパルス
Ａｌ１，ＣＬＫ，ＩＮ１，ＲＳ１，ＳＥＬ：入力端子
ＡＮ１，ＡＮ２：ＡＮＤ回路
Ｃ１，Ｃ１１：１０ｂｉｔカウンタ
ＣＴ１，ＣＴ１１：カウント回路
ＣＧ１：クロックゲーティング回路
ＤＦ１：デジタルフィルタ
ＥＬＳ１１：エッジ検出／レベル検出切換回路
ＦＦ１，ＦＦ１２，ＦＦ１３：フリップフロップ
ＬＴ１：ラッチ回路
ＮＡＮＤ１，ＮＡＮＤ２：ＮＡＮＤ回路
ＯＵＴ１，ＯＵＴ２：出力端子
ＯＲ１，ＯＲ２：ＯＲ回路
ＴＧ１：トリガー信号処理回路
ＴＳ１：時間設定回路
ｃｏｕｎｔ：カウント値
ｃｌｋｉｎ：内部クロック
ｏｕｔｄ：信号
ｏｕｔｐｕｔ：出力信号
ＲＳＴ＿Ｘ：リセット信号
ｒｓｔ＿ｘ：カウンタリセット信号
ｓｅｌ：セレクト信号
ｓｙｓｃｌｋ：システムクロック
ｔｒｉｇ：トリガー信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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