(57)【要約】【課題】  半導体集積回路の配置配線後の設計変更の自由度を高め、性能向上を図る半導体集積回路の設計方法を提供する。【解決手段】  スタンダードセルの配置配線を行う配置配線工程Ｓ１と、スタンダードセル配置配線工程Ｓ１により得た配置配線データに対してタイミング解析を行うタイミング解析工程Ｓ２と、タイミング解析工程Ｓ２の結果に基づき、前記配置配線データ上の違反を含むパスにゲートアレイセルを挿入するゲートアレイセル挿入工程Ｓ３と、ゲートアレイセルを挿入することにより違反を含むパスに別の違反が発生した場合に、配置配線データ上からゲートアレイセルと論理的に等価な入替スタンダードセルを抽出する入替スタンダードセル抽出工程（Ｓ５〜Ｓ８）と、ゲートアレイセルと、入替スタンダードセルを配線層の設計変更により入れ替えるスタンダードセル入替工程Ｓ９とを備える。【選択図】  図１
2010141005.tif 000002
【特許請求の範囲】
【請求項１】
スタンダードセルの配置配線を行う配置配線工程と、
前記スタンダードセル配置配線工程により得た配置配線データに対してタイミング解析を行う第１のタイミング解析工程と、
前記第１のタイミング解析工程の結果に基づき、前記配置配線データ上の違反を含むパスにゲートアレイセルを挿入するゲートアレイセル挿入工程と、
前記ゲートアレイセルを挿入することにより前記違反を含むパスに別の違反が発生した場合に、前記配置配線データ上から前記ゲートアレイセルと論理的に等価な入替スタンダードセルを抽出する入替スタンダードセル抽出工程と、
前記ゲートアレイセルと、前記入替スタンダードセルを配線層の設計変更により入れ替えるスタンダードセル入替工程と
を備えることを特徴とする半導体集積回路の設計方法。
【請求項２】
前記スタンダードセル入替工程の後に、前記スタンダードセル入替工程により変更された配置配線データに対してタイミング解析を行う第２のタイミング解析工程を有し、
前記第２のタイミング解析工程の結果、前記入替スタンダードセルと前記ゲートアレイセルが入れ替えられたパスの少なくともいずれか一方にタイミング違反が発生している場合には、前記入替スタンダードセルと異なるスタンダードセルを入替スタンダードセルとして抽出し、前記ゲートアレイセルを配線層の設計変更により入れ替えることを特徴とする請求項１記載の半導体集積回路の設計方法。
【請求項３】
前記入替スタンダードセルが、前記違反を含むパスの近傍にあり、かつ、挿入されているパスにタイミング余裕があることを特徴とする請求項１または２記載の半導体集積回路の設計方法。
【請求項４】
前記入替スタンダードセル抽出工程は、
前記ゲートアレイセルと論理的に等価なスタンダードセルを入替スタンダードセル候補として抽出する入替スタンダードセル候補の抽出工程と、
前記配置配線データに対してタイミング解析を行うにより、入替スタンダードセル候補が含まれるパスのタイミング余裕の情報を抽出する第３のタイミング解析工程と、
前記入替スタンダードセル候補の抽出工程と前記第３のタイミング解析工程により得られた情報を基に、最適な入替スタンダードセルを抽出する入替スタンダードセル候補の絞込み工程と
を有することを特徴とする請求項１乃至３いずれか１項記載の半導体集積回路の設計方法。
【請求項５】
前記入替スタンダードセル候補の絞込み工程は、
前記第３のタイミング解析の結果から所定のタイミング余裕を満たす入替スタンダードセル候補を抽出する工程と、この入替スタンダードセル候補から前記違反を含むパスの最も近傍にある入替スタンダードセル候補を抽出する工程とにより、最適な入替スタンダードセルを抽出することを特徴とする請求項４記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法に係り、特にスタンダードセルの配置配線後に配線層の設計変更により性能向上を図る半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の大規模化、設計制約の複雑化に伴い、設計開発期間の増大が問題となっている。このため、設計期間の短縮化のためのさまざまな設計変更が開発されている。
【０００３】
設計期間の短縮を図った設計方法として、スタンダードセルの配置配線後に、トランジスタ層の物理設計変更を行う半導体集積回路の設計方法が開示されている（例えば、特許文献１参照）。この設計方法によれば、配置配線の変更の必要がなく、設計期間の短縮を図れる。しかし、その反面、設計変更の自由度が低く、性能向上が達成できない場合がある。
【０００４】
また、一般的に用いられる設計期間の短縮を図る設計方法として、スタンダードセルの配置配線時にある一定の性能向上を達成し、それ以上の性能向上を配線層の変更のみで達成できると判断した場合、トランジスタ層の設計を終了し、配線層の設計変更のみで最終的な所望の性能向上を図る方法がある。これにより、配線層の設計変更と同時進行で、トランジスタ層の設計データに基づきマスクの製造ができるため、設計効率を向上させることができる。配線層の設計変更による性能向上は、通常、スタンダードセル間のパスにゲートアレイセルを挿入することで行う。しかし、この方法では、配線層の設計変更にゲートアレイセルのみを用いるため、設計自由度が低く、性能向上が必要なパス近傍にゲートアレイセルが配置できない場合などに所望の性能向上ができない場合がある。このように配線層の設計変更のみでは性能向上が実現できない場合には、トランジスタ層の設計変更も必要となり、大幅な設計変更が必要になる。
【特許文献１】特開２００４−８６７６３公報。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明では、半導体集積回路の配置配線後の設計変更の自由度を高め、性能向上を図る半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体集積回路の設計方法は、スタンダードセルの配置配線を行う配置配線工程と、前記スタンダードセル配置配線工程により得た配置配線データに対してタイミング解析を行う第１のタイミング解析工程と、前記第１のタイミング解析工程の結果に基づき、前記配置配線データ上の違反を含むパスにゲートアレイセルを挿入するゲートアレイセル挿入工程と、前記ゲートアレイセルを挿入することにより前記違反を含むパスに別の違反が発生した場合に、前記配置配線データ上から前記ゲートアレイセルと論理的に等価な入替スタンダードセルを抽出する入替スタンダードセル抽出工程と、前記ゲートアレイセルと、前記入替スタンダードセルを配線層の設計変更により入れ替えるスタンダードセル入替工程とを備える。
【発明の効果】
【０００７】
本発明によれば、半導体集積回路の配置配線後の設計変更の自由度を高め、性能向上を図る半導体集積回路の設計方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。
【０００９】
（実施形態）
本発明の実施形態は、スタンダードセルの配置配線後のレイアウト情報にタイミング違反を含むパス（例えば、ホールド時間違反パス）がある場合に、配線層の設計変更により、このタイミング違反を収束させる設計方法に関する。
【００１０】
図１、図２を参照して本発明の実施形態について詳細に説明する。図１は発明の実施形態に係る半導体集積回路の設計方法の設計フローチャートである。図２は配置配線後のスタンダードセルと、ゲートアレイセルのレイアウトを模式的に示したものである。図２中の四角形（例えば、符号１、符号５）はスタンダードセル、もしくはゲートアレイセルを模式的に示したものである。また、図２中の矢印（例えば、符号３、符号２３）は、スタンダードセル間、またはスタンダードセルとゲートアレイセル間のパスを模式的に示したものである。
【００１１】
以下、図２を用いて、スタンダードセルの配置配線後の配置配線データ１０にホールド時間違反パスがある場合に、このホールド時間違反を収束させる設計方法について説明する。
【００１２】
ホールド時間とは、スタンダードセルがクロック信号により同期されている場合に、スタンダードセルへの入力信号が、クロック信号の変化以後にも保持されていなければならない最小時間である。ホールド時間違反とは、スタンダードセルへの入力信号が、ホールド時間より短い時間で変化してしまうことである。
【００１３】
また、後述する、セットアップ時間とは、スタンダードセルがクロック信号により同期されている場合に、スタンダードセルへの入力信号が、クロック信号の変化以前に保持されていなければならない最小時間である。セットアップ時間違反とは、スタンダードセルへの入力信号が、セットアップ時間より短い時間で変化してしまうことである。
【００１４】
スタンダードセル配置配線工程Ｓ１では、スタンダードセルの配置、及びスタンダードセル間の配線をし、配置配線データ１０を取得する。また、スタンダードセル間のスペースに冗長のゲートアレイセルを配置する。この冗長のゲートアレイセルを、配置配線したスタンダードセル間のパスに挿入することにより、半導体集積回路の論理の変更等に用いることもできる。
【００１５】
静的タイミング解析工程Ｓ２では、配置配線データ１０に対して静的タイミング解析を行う。これにより、配置配線データ１０上のタイミング違反パスを抽出する。静的タイミング解析の結果、例えば、配置配線データ１０にホールド時間違反を含むホールド時間違反パス３が抽出される（図２（ａ））。ここで、ホールド時間違反パス３はスタンダードセル１とスタンダードセル２の間のパスであり、スタンダードセル２でホールド時間違反が発生しているものとする。ホールド時間違反は、ホールド時間違反パスに遅延セル等のゲートアレイセルを挿入することで収束が可能である。
【００１６】
ゲートアレイセル挿入工程Ｓ３では、まず、配置配線データ１０上に配置された、ゲートアレイセル５（例えば、遅延セル）を抽出する。次に、ゲートアレイセル５をスタンダードセル１とスタンダードセル２の間のパス３に挿入することにより、スタンダードセル２でのホールド時間違反の収束を図る。これにより、配置配線データ１０は変更され配置配線データ２０となる（図２（ｂ））。また、ゲートアレイセル名保持工程Ｓ１１により、このとき挿入したゲートアレイセル５のゲートアレイセル名５０を保持する。
【００１７】
次に、静的タイミング解析工程Ｓ４では、ゲートアレイセル５がパス３に挿入されることで変更された配置配線データ２０に対して静的タイミング解析を行う。静的タイミング解析の結果、パス３のホールド時間違反及びセットアップ時間違反が収束している場合、設計終了となる。静的タイミング解析の結果、ゲートアレイセル５を挿入することによりパス３のホールド時間違反が収束したものの、逆にセットアップ時間違反が発生している場合は、以下の工程によりセットアップ時間違反の収束を図る。ゲートアレイセルを挿入することによりセットアップ時間違反が発生する場合としては、例えば、ゲートアレイセル５がタイミング違反を含むパス３の近傍に配置できない場合などがある。この場合、ゲートアレイセル５を挿入するためにパス３の配線長が長くなるためセットアップ時間違反が発生する可能性がある。
【００１８】
次の入替スタンダードセル抽出工程は、入替スタンダードセル候補の抽出工程Ｓ５と、タイミング解析工程Ｓ６と、入替スタンダードセル候補情報抽出工程Ｓ７と、入替スタンダードセル候補の絞込み工程Ｓ８とからなる。この工程により、抽出した入替スタンダードセルを、ゲートアレイセル５と入れ替えることにより、パス３のセットアップ時間違反を収束させる。
【００１９】
まず、入替スタンダードセル候補抽出工程Ｓ５では、ゲートアレイセル名保持工程Ｓ１１により保持されたゲートアレイセル５のゲートアレイセル名５０を参照して、ゲートアレイセル５と論理が等価なスタンダードセルを配置配線データ２０の中から抽出する。抽出されたスタンダードセルが、入替スタンダードセル候補となる。また、このとき、各々の入替スタンダードセル候補のパス３からの距離情報も抽出する。
【００２０】
次に、タイミング解析工程Ｓ６では、配置配線データ２０に対して静的タイミング解析を行い、入替スタンダードセル候補のタイミング余裕の情報を抽出する。タイミング余裕とは、入替スタンダードセル候補のセットアップ時間、及びホールド時間の余裕を指す。
【００２１】
次に、入替スタンダードセル候補情報抽出工程Ｓ７では、入替スタンダードセル候補の抽出工程Ｓ５と、タイミング解析Ｓ６の結果を基に、入替スタンダードセル候補の、パス３からの距離情報と、タイミング余裕度の情報を備えた候補リスト５１を生成する。図４に、候補リスト５１の例を示す。図４に示すように、候補リスト５１には、入替スタンダードセル候補各々のタイミング余裕（セットアップ時間、ホールド時間）の情報と、違反パス３からの距離の情報を備える。
【００２２】
次に、入替スタンダードセル候補の絞込み工程Ｓ８では、候補リスト５１から、入替に最適な入替スタンダードセルを１つ絞り込む。入替スタンダードセル候補の絞込み工程Ｓ８では、まず候補リスト５１から設定されたタイミング余裕を満たす入替スタンダードセル候補を抽出する。このため、設定されたタイミング余裕を満たした入替スタンダードセル候補については、そのタイミング余裕の大小は問題としない。次に、タイミング余裕のある入替スタンダードセル候補から、パス３からの距離が近い（近傍の）ものから順に順位をつける。この順位を、入替スタンダードセル候補の候補順位とし、候補順位が最も高い入替スタンダードセル候補（パス３からの距離が最も短い入替スタンダードセル候補）を最適な入替スタンダードセルとする。パス３からの距離とは、パス３に入替スタンダードセル候補を挿入した際のパス３の距離により定義する。つまり、図２において、スタンダードセル１とスタンダードセル２の間パス３に挿入された際に、スタンダードセル１から挿入される入替スタンダードセル候補と、挿入される入替スタンダードセル候補からスタンダードセル２までの距離の和により与えられる。ここで、例えば、入替スタンダードセルとしてスタンダードセル２５が抽出されたとする。スタンダードセル２５は、スタンダードセル２１とスタンダードセル２２の間のパス２３に挿入されたスタンダードセルである。
【００２３】
次に、スタンダードセル入替工程Ｓ９では、入替スタンダードセル候補の絞込み工程Ｓ８で絞り込まれた入替スタンダードセル２５と、ゲートアレイセル挿入工程Ｓ３で挿入されたゲートアレイセル５を、配線層の設計変更により、入れ替える。これにより、スタンダードセル１とスタンダードセル２の間のパス３に、スタンダードセル２５が挿入される（図２（ｃ））。さらに。スタンダードセル２１とスタンダードセル２２の間のパス２３にゲートアレイセル５が挿入される（図２（ｄ））。スタンダードセル入替工程Ｓ９により、配置配線データ２０は変更され配置配線データ３０となる（図２（ｃ）、図２（ｄ）。なお、配置配線データ３０を、パス３に着目した図２（ｃ）と、パス２３に着目した図２（ｄ）に分けて示しているが、図２（ｃ）、図２（ｄ）は同じ配置配線データ３０を模式的に示したものである。
【００２４】
次に、静的タイミング解析Ｓ１０では、スタンダードセル２５とゲートアレイセル５が入れ替えられた配置配線データ３０に対して静的タイミング解析を行う。静的タイミング解析により、スタンダードセル２５が挿入されたスタンダードセル１とスタンダードセル２の間のパス３と、ゲートアレイセル５が挿入されたスタンダードセル２１とスタンダードセル２２の間のパス２３のタイミング違反の判定をする。タイミング解析の結果、パス３とパス２３のホールド時間違反及びセットアップ時間違反が収束している場合、設計終了となる。タイミング解析の結果、パス３とパス２３の何れかで、ホールド時間違反又はセットアップ時間違反が発生している場合は、入替スタンダードセル候補の絞込み工程Ｓ８に戻る。
【００２５】
入替スタンダードセル候補の絞込み工程Ｓ８では、候補リスト５１の入替順位が次点のスタンダードセルを選び、入替スタンダードセルとする。例えば、次点のスタンダードセルとしてスタンダードセル３５が抽出されたとする。スタンダードセル３５は、スタンダードセル３１とスタンダードセル３２の間のパス３３に挿入されたスタンダードセルである（図３（ａ））。
【００２６】
次に、スタンダードセル入替工程Ｓ９により、このスタンダードセル３５と、ゲートアレイセル５を配置配線の設計変更により、入れ替えることによりタイミング違反の収束を図る。これにより、スタンダードセル１とスタンダードセル２の間のパス３に、スタンダードセル３５が挿入される（図３（ｂ））。さらに、スタンダードセル３１とスタンダードセル３２の間のパス３３にゲートアレイセル５が挿入される（図３（ｃ））。これにより、配置配線データ３０は変更され配置配線データ４０となる（図３（ｂ）、図３（ｃ）。なお、配置配線データ４０を、パス３に着目した図３（ｂ）と、パス３３に着目した図３（ｃ）に分けて示しているが、図３（ｂ）、図３（ｃ）は同じ配置配線データ４０を模式的に示したものである。
【００２７】
次に、静的タイミング解析Ｓ１０では、配置配線データ４０に対して静的タイミング解析を行い、パス３とパス３３のタイミング違反の判定をする。タイミング解析の結果、パス３とパス３３のホールド時間違反及びセットアップ時間違反が収束している場合、設計終了となる。タイミング解析の結果、パス３とパス３３の何れかで、ホールド時間違反又はセットアップ時間違反が発生している場合は、入替スタンダードセル候補の絞込み工程Ｓ８に戻り、同様の操作を繰り返す。この工程を、パス３と入替スタンダードセルが含まれるパスのタイミング違反が収束するまで行う。
【００２８】
本発明の実施形態によれば、配置配線後の配置配線データにホールド時間違反がある場合に、配線層の設計変更により、まず、ゲートアレイセルを用いてホールド時間違反の収束を図り、このゲートアレイセルを用いることによりセットアップ時間違反が発生した場合には、スタンダードセルを用いてこのセットアップ時間違反の収束を図る。このように、本実施形態では、スタンダードセルを配線層の設計変更に用いるため、設計変更の自由度を高め、セットアップ時間違反、ホールド時間違反を収束させることにより性能向上を図ること可能となる。
【００２９】
以上に説明した半導体集積回路の設計方法は、パーソナルコンピュータやワークステンション等のコンピュータに予め用意したプログラムとして実行させることができる。このプログラムは、各種記憶媒体に記憶され、コンピュータによって記憶媒体から読み出されることによって実行される。また、このプログラムは、インターネット等のネットワークを介して配布することが可能な伝送媒体であったもよい。
【００３０】
本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、種々、変更して実施できることは勿論である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態に係る半導体集積回路の設計方法の設計フローチャートである。
【図２】本発明の実施形態に係る半導体集積回路の配置配線後のスタンダードセルと、ゲートアレイセルと、パスを示すレイアウトの模式図である。
【図３】本発明の実施形態に係る半導体集積回路の配置配線後のスタンダードセルと、ゲートアレイセルと、パスを示すレイアウトの模式図である。
【図４】本発明の実施形態に係る入替スタンダードセル候補の候補リストを示した説明図である。
【符号の説明】
【００３２】
１０、２０、３０  配置配線データ
１、２、２１、２２、２５、３１、３２、３５  スタンダードセル
３、２３、３３  パス
５  ゲートアレイセル
５０  ゲートアレイセル名
５１  候補リスト
Ｓ１  スタンダードセル配置配線工程
Ｓ３  ゲートアレイセル挿入工程
Ｓ２、Ｓ４、Ｓ６、Ｓ１０  静的タイミング解析工程
Ｓ５  入替スタンダードセル候補の抽出工程
Ｓ７  入替スタンダードセル候補情報抽出工程
Ｓ８  入替スタンダードセル候補の絞込み工程
Ｓ９  スタンダードセル入替工程
Ｓ１１  ゲートアレイセル名保持工程
【図１】
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【図２】
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【図３】
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【図４】
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