(57)【要約】【課題】貫通ビアを有する半導体装置において、微細化・高集積化・低コスト化を図りつつ、貫通ビアに起因する寄生容量の低減と、基板材料と貫通ビア材料との熱膨張係数の違いに起因する応力ミスマッチの緩和とをそれぞれ可能として信頼性を向上させる。【解決手段】半導体基板５を貫通するようにビアホール２１を形成する。ビアホール２１内に絶縁性のビア被覆材料７ａを埋め込む。ビアホール２１の内壁を覆う部分のビア被覆材料７ａをビア被覆膜７ｃとして残してビア被覆材料７ａを除去する。ビア被覆膜７ｃが残存するビアホール２１内に導電膜１０を埋め込むことにより貫通ビア２２を形成する。【選択図】図１
2010205990.tif 000002
【特許請求の範囲】
【請求項１】
素子形成面となる第１面及び前記第１面とは反対側の第２面を有する半導体基板と、
前記半導体基板を貫通する貫通ビアと、
前記貫通ビアの側壁と前記半導体基板との間に形成された絶縁性のビア被覆膜と、
前記半導体基板の前記第２面上に形成された絶縁性の保護膜とを備え、
前記ビア被覆膜と前記保護膜とは互いに異なる絶縁膜であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ビア被覆膜の前記第２面側の端は、前記半導体基板の前記第２面と実質的に同じ平面内に位置しており、
前記ビア被覆膜の前記第２面側の端を覆うように、前記保護膜とは異なる絶縁膜が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ビア被覆膜の前記第２面側の端は、前記保護膜の表面と実質的に同じ平面内に位置していることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ビア被覆膜は前記保護膜上にまで形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記ビア被覆膜は絶縁性ポリマーからなることを特徴とする半導体装置。
【請求項６】
素子形成面となる第１面及び前記第１面とは反対側の第２面を有する半導体基板を貫通するようにビアホールを形成する工程（ａ）と、
前記ビアホール内に絶縁性のビア被覆材料を埋め込む工程（ｂ）と、
前記ビアホールの内壁を覆う部分の前記ビア被覆材料をビア被覆膜として残して前記ビア被覆材料を除去する工程（ｃ）と、
前記ビア被覆膜が残存する前記ビアホール内に導電膜を埋め込むことにより、前記半導体基板を貫通する貫通ビアを形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、前記半導体基板の前記第２面上に絶縁性の保護膜を形成する工程をさらに備え、
前記工程（ａ）において、前記保護膜をさらに貫通するように前記ビアホールを形成し、
前記工程（ｂ）と前記工程（ｃ）との間に、前記保護膜中に位置する部分の前記ビアホール内に埋め込まれている前記ビア被覆材料を除去する工程（ｂ１）と、前記ビアホール内に残存する前記ビア被覆材料の上に絶縁膜を形成する工程（ｂ２）と、前記保護膜中に位置する部分の前記ビアホールの内壁を覆う部分の前記絶縁膜を残して前記絶縁膜を除去する工程（ｂ３）とをさらに備え、
前記工程（ｃ）において、前記保護膜中に位置する部分の前記ビアホールの内壁上に残存する前記絶縁膜をマスクとして、前記ビアホール内に残存する前記ビア被覆材料をエッチングすることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記絶縁膜は前記ビア被覆材料よりもエッチングされにくい材料からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、前記半導体基板の前記第２面上に絶縁性の保護膜を形成する工程をさらに備え、
前記工程（ａ）において、前記保護膜をさらに貫通するように前記ビアホールを形成し、
前記工程（ｃ）において、前記保護膜中に位置する部分の前記ビアホールの内壁上にも前記ビア被覆材料を前記ビア被覆膜として残存させることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記工程（ｂ）において、前記ビア被覆材料を前記保護膜上にまで形成し、
前記工程（ｃ）において、前記保護膜上にも前記ビア被覆材料を前記ビア被覆膜として残存させることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６〜１０のいずれか１項に記載の半導体装置の製造方法において、
前記ビア被覆材料は絶縁性ポリマーからなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通ビアにより半導体集積回路を３次元に集積させた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化と共に、パッケージの小型化を進めるために、Ｓｉ貫通ビアを使って複数のチップを積層する３次元実装技術の検討が本格化してきている。その中の一つの手法に関しては、例えば非特許文献１に記載されている。以下、非特許文献１の開示内容を参考に、従来例に係るＳｉ貫通ビアの製造方法について説明する。
【０００３】
図１３（ａ）〜（ｆ）は、従来例に係るＳｉ貫通ビアの製造方法の各工程を示す断面図である。
【０００４】
図１３（ａ）に示すように、シリコンデバイスウェハ（シリコン基板）１０１のデバイス側表面をガラスキャリア１０５にワックス１０４によって貼り付けた後、シリコン基板１０１の裏面（デバイス側表面の反対面）側から研磨を実施し、シリコン基板１０１の厚さを５０μｍ程度に薄くする。
【０００５】
その後、図１３（ｂ）に示すように、シリコン基板１０１の裏面上にリング状のパターンを持つレジスト１０６をリソグラフィ法により形成した後、レジスト１０６をマスクとしてシリコン基板１０１に対してエッチングを行う。これにより、シリコン基板１０１のデバイス側表面を覆う層間膜１０２に達するリング状の溝１５１が形成される。図１４に、リング状の溝１５１の平面図を示す。
【０００６】
その後、図１３（ｃ）に示すように、レジスト１０６を除去した後、シリコン基板１０１の裏面上に絶縁性ポリマー１０７を塗布してリング状の溝１５１を埋め込む。
【０００７】
その後、図１３（ｄ）に示すように、絶縁性ポリマー１０７上に、リング状の溝１５１により囲まれた円形領域上に開口部を有するレジスト１０８をリソグラフィ法により形成した後、レジスト１０８をマスクとして絶縁性ポリマー１０７に対してエッチングを行う。これにより、リング状の溝１５１により囲まれた円形領域に位置する部分の絶縁性ポリマー１０７が除去される。
【０００８】
その後、図１３（ｅ）に示すように、リング状の溝１５１により囲まれた円形領域に位置する部分のシリコン基板１０１をドライエッチングにより除去することにより、層間膜１０２に達するビアホール１５２を形成する。その後、ウェットエッチングを用いて、ビアホール１５２底部の層間膜１０２を除去する。これにより、シリコン基板１０１のデバイス側表面を覆う層間膜１０２上に形成されている配線１０３が露出する。
【０００９】
その後、レジスト１０８を除去した後、図１３（ｆ）に示すように、ビアホール１５２の壁面及び底面を覆うようにシード層１０９を形成し、その後、配線形成領域に開口部を有するレジストパターン１１０を形成した後、銅めっきを行って銅膜１１１によりビアホール１５２を埋め込む。最後に、図示は省略しているが、レジストパターン１１０及びその下側のシード層１０９を除去してＳｉ貫通ビア電極を完成させる。
【００１０】
以上に説明した従来例に係る手法によれば、ＣＶＤ（chemical vapor deposition ）により形成される絶縁膜と比べて低い誘電率及び低い弾性率を持つ絶縁性ポリマー１０７をシリコン基板１０１と貫通ビア（銅膜１１１）との間に形成することができるので、貫通ビアに起因する寄生容量を低減することができる。また、絶縁性ポリマー１０７が緩衝材になるので、シリコン基板１０１と貫通ビア（銅膜１１１）との熱膨張係数の違いに起因する応力ミスマッチを緩和することができる。
【非特許文献１】Deniz Sabuncuoglu Tezcan、Fabrice Duval、Ole Luhn、Philippe Soussan、Bart Swinnen、“A New Scaled Through Si Via with Polymer Fill for 3D Wafer Level Packaging”、Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials、筑波（日本）、2008年、pp.52-53
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前述の従来例によると、絶縁性ポリマーを埋め込むためにシリコン基板中に形成されたリング状の溝のアスペクト比が高いため、微細化に伴って絶縁性ポリマーの埋め込みが困難になる結果、貫通ビアにより半導体集積回路を３次元に集積させた半導体装置において、今後の微細化・高集積化・低コスト化に対応することは困難である。
【００１２】
前記に鑑み、本発明は、貫通ビアにより半導体集積回路を３次元に集積させた半導体装置において、微細化・高集積化・低コスト化を図りつつ、貫通ビアに起因する寄生容量の低減と、基板材料と貫通ビア材料との熱膨張係数の違いに起因する応力ミスマッチの緩和とをそれぞれ可能として信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本発明に係る半導体装置は、素子形成面となる第１面及び前記第１面とは反対側の第２面を有する半導体基板と、前記半導体基板を貫通する貫通ビアと、前記貫通ビアの側壁と前記半導体基板との間に形成された絶縁性のビア被覆膜と、前記半導体基板の前記第２面上に形成された絶縁性の保護膜とを備え、前記ビア被覆膜と前記保護膜とは互いに異なる絶縁膜である。
【００１４】
本発明に係る半導体装置において、前記ビア被覆膜の前記第２面側の端は、前記半導体基板の前記第２面と実質的に同じ平面内に位置しており、前記ビア被覆膜の前記第２面側の端を覆うように、前記保護膜とは異なる絶縁膜が形成されていてもよい。
【００１５】
本発明に係る半導体装置において、前記ビア被覆膜の前記第２面側の端は、前記保護膜の表面と実質的に同じ平面内に位置していてもよい。
【００１６】
本発明に係る半導体装置において、前記ビア被覆膜は前記保護膜上にまで形成されていてもよい。
【００１７】
本発明に係る半導体装置において、前記ビア被覆膜は絶縁性ポリマーから構成されていてもよい。
【００１８】
また、本発明に係る半導体装置の製造方法は、素子形成面となる第１面及び前記第１面とは反対側の第２面を有する半導体基板を貫通するようにビアホールを形成する工程（ａ）と、前記ビアホール内に絶縁性のビア被覆材料を埋め込む工程（ｂ）と、前記ビアホールの内壁を覆う部分の前記ビア被覆材料をビア被覆膜として残して前記ビア被覆材料を除去する工程（ｃ）と、前記ビア被覆膜が残存する前記ビアホール内に導電膜を埋め込むことにより、前記半導体基板を貫通する貫通ビアを形成する工程（ｄ）とを備えている。
【００１９】
本発明に係る半導体装置の製造方法において、前記工程（ａ）よりも前に、前記半導体基板の前記第２面上に絶縁性の保護膜を形成する工程をさらに備え、前記工程（ａ）において、前記保護膜をさらに貫通するように前記ビアホールを形成し、前記工程（ｂ）と前記工程（ｃ）との間に、前記保護膜中に位置する部分の前記ビアホール内に埋め込まれている前記ビア被覆材料を除去する工程（ｂ１）と、前記ビアホール内に残存する前記ビア被覆材料の上に絶縁膜を形成する工程（ｂ２）と、前記保護膜中に位置する部分の前記ビアホールの内壁を覆う部分の前記絶縁膜を残して前記絶縁膜を除去する工程（ｂ３）とをさらに備え、前記工程（ｃ）において、前記保護膜中に位置する部分の前記ビアホールの内壁上に残存する前記絶縁膜をマスクとして、前記ビアホール内に残存する前記ビア被覆材料をエッチングしてもよい。この場合、前記絶縁膜は前記ビア被覆材料よりもエッチングされにくい材料から構成されていてもよい。
【００２０】
本発明に係る半導体装置の製造方法において、前記工程（ａ）よりも前に、前記半導体基板の前記第２面上に絶縁性の保護膜を形成する工程をさらに備え、前記工程（ａ）において、前記保護膜をさらに貫通するように前記ビアホールを形成し、前記工程（ｃ）において、前記保護膜中に位置する部分の前記ビアホールの内壁上にも前記ビア被覆材料を前記ビア被覆膜として残存させてもよい。この場合、前記工程（ｂ）において、前記ビア被覆材料を前記保護膜上にまで形成し、前記工程（ｃ）において、前記保護膜上にも前記ビア被覆材料を前記ビア被覆膜として残存させてもよい。
【００２１】
本発明に係る半導体装置の製造方法において、前記ビア被覆材料は絶縁性ポリマーから構成されていてもよい。
【発明の効果】
【００２２】
本発明に係る半導体装置及びその製造方法によると、貫通ビア側壁に低誘電率を有するビア被覆膜を自己整合的に薄く形成することが可能となるので、貫通ビアに起因する寄生容量を低減することができる。また、低弾性率を有するビア被覆膜が緩衝材として機能するため、基板材料と貫通ビア材料との熱膨張係数の違いに起因する応力ミスマッチを緩和することができる。従って、高信頼性を有する貫通ビアにより半導体集積回路を３次元に集積させた半導体装置を低コストで提供することができると共に、当該半導体装置のさらなる微細化及び高集積化を実現することができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図１（ａ）〜図１（ｈ）を参照しながら説明する。尚、本実施形態で使用している、材料、数値等は例示であって、それらに本発明が限定されることはない。また、本発明の技術的思想の範囲を逸脱しない範囲で本実施形態を適宜変更することは可能であり、さらに、本実施形態と他の実施形態との組み合わせなども可能である。
【００２４】
まず、図１（ａ）に示すように、シリコンデバイスウェハ（例えばシリコン基板などの半導体基板）５のデバイス側表面をガラスキャリア１にワックス２によって貼り付けた後、当該デバイス側表面をフェイスダウンした状態でシリコンデバイスウェハ５を裏面（デバイス側表面の反対面）側から研磨し、例えば厚さ５０μｍ程度に薄くする。
【００２５】
ここで、シリコンデバイスウェハ５のデバイス側表面上には第１絶縁膜（表面保護膜）４が形成されており、また、第１絶縁膜４の表面上には配線又はパッド等となる金属膜３が形成されている。尚、金属膜３が配線となる場合には金属膜３が第１絶縁膜４の内部に形成される場合もあるが、説明を簡単にするために、第１絶縁膜４の表面上に金属膜３を形成した様子を図示している。また、ガラスキャリア１とは、シリコンデバイスウェハ５をハンドリングするためのツールである。
【００２６】
その後、研磨後のシリコンデバイスウェハ５の裏面上に、例えば窒化シリコン（ＳｉＮ）膜等からなる厚さ１μｍ程度の第２絶縁膜（裏面保護膜）６を成膜した後、第２絶縁膜６及びシリコンデバイスウェハ５を貫通する例えばビア径１０μｍのビアホール２１を第１絶縁膜４に達するように形成する。
【００２７】
次に、図１（ｂ）に示すように、ビアホール２１内を含む第２絶縁膜６上に、例えば絶縁性ポリマー等からなる厚さ５μｍ程度の第３絶縁膜７ａをビアホール２１が埋まるように堆積する。
【００２８】
次に、図１（ｃ）に示すように、第２絶縁膜６上に位置する部分の第３絶縁膜７ａと、第２絶縁膜６中に位置する部分のビアホール２１内に形成されている第３絶縁膜７ａとを除去し、第３絶縁膜７ａからなるダミープラグ７ｂを形成する。
【００２９】
次に、図１（ｄ）に示すように、ダミープラグ７ｂ上及び第２絶縁膜６上に、第３絶縁膜７ａ（つまりダミープラグ７ｂ）に対してエッチング選択比を持つ例えば厚さ１μｍ程度の第４絶縁膜８ａを成膜する。
【００３０】
次に、図１（ｅ）に示すように、第４絶縁膜８ａに対して異方性エッチバックを行うことにより、第２絶縁膜６中に位置する部分のビアホール２１の内壁上に、第４絶縁膜８ａからなるサイドウォール８ｂを形成する。
【００３１】
次に、図１（ｆ）に示すように、サイドウォール８ｂをマスクとして、ダミープラグ７ｂ及び第１絶縁膜４に対してエッチングを行って、ビアホール２１の底部に金属膜３を露出させる。これにより、シリコンデバイスウェハ５中に位置する部分のビアホール２１の内壁上に、ダミープラグ７ｂ（第３絶縁膜７ａ）の残存部分からなるビア被覆膜７ｃが形成される。ここで、ビア被覆膜７ｃにおけるシリコンデバイスウェハ５の裏面側の端は、シリコンデバイスウェハ５の裏面と実質的に同じ平面内に位置しており、ビア被覆膜７ｃにおけるシリコンデバイスウェハ５の裏面側の端を覆うように、第２絶縁膜（裏面保護膜）６とは異なる第４絶縁膜８ａからなるサイドウォール８ｂが形成されている。
【００３２】
次に、図１（ｇ）に示すように、ビアホール２１の内壁及び底部を覆うように、例えばＴｉからなる厚さ１μｍ程度のバリアメタル膜９及び例えば厚さ１μｍ程度のシード膜（図示省略）を堆積した後、配線形成領域に開口部を有するレジストパターン（図示省略）をマスクとして、例えば銅めっきを行って導電膜１０によりビアホール２１を埋め込み、その後、前記レジストパターン並びにその下側の不要なバリアメタル膜９及び前記シード膜を除去する。これにより、貫通ビア２２が形成されると共に貫通ビア２２と接続する配線２３が形成される。
【００３３】
次に、図１（ｈ）に示すように、ガラスキャリア１及びワックス２を除去することによって、貫通ビア２２を有するデバイスを完成させる。
【００３４】
以上に説明した第１の実施形態に係る半導体装置の製造方法によると、貫通ビア２２の側壁にビア被覆膜７ｃをマスク枚数を増やすことなく形成することができるという効果が得られる。具体的には、図１３（ａ）〜（ｆ）に示す従来例では、マスクを３枚用意する必要があったのに対して、本実施形態ではマスクを２枚用意すれば十分である。このため、本実施形態では従来例と比較して低コスト化を図ることができる。
【００３５】
また、本実施形態においては、第４絶縁膜８ａの堆積時の膜厚を調整することによって、第２絶縁膜６中に位置する部分のビアホール２１の内壁上に形成されるサイドウォール８ｂの厚さ（基板主面に平行な方向における幅）を調整することができる。従って、サイドウォール８ｂをマスクとして用いて形成されるビア被覆膜７ｃの薄膜化を自己整合的に行うことができるので、微細な貫通ビア２２を形成する際に非常に有利である。また、ビア被覆膜７ｃを薄膜化できることにより、貫通ビア２２に起因する寄生容量を低減することができると共に、基板（シリコンデバイスウェハ５）材料と貫通ビア２２（導電膜１０）の材料との熱膨張係数の違いに起因する応力ミスマッチを低減することができる。
【００３６】
また、図１３（ａ）〜（ｆ）に示す従来例では、絶縁性ポリマーを埋め込むためにシリコン基板中に形成されたリング状の溝のアスペクト比が高いため、微細化に伴って絶縁性ポリマーの埋め込みが困難になるという問題があった。それに対して、本実施形態においては、従来例のリング状の溝と比べてアスペクト比が低いビアホール２１全体に、ビア被覆膜７ｃとなる第３絶縁膜７ａを埋め込むので、アスペクト比が低い（つまり開口が大きい）ことに起因して埋め込みマージンが大きくなり、貫通ビア２２の微細化を容易に実現できる。
【００３７】
尚、第１の実施形態に係る半導体装置の製造方法においては、貫通ビア２２の側壁上に形成されるビア被覆膜７ｃ（第３絶縁膜７ａ）として、絶縁性ポリマーを用いたが、絶縁性ポリマーに代えて、例えばＭＳＱ（Methylsilses-quioxane ）膜等の絶縁膜を用いてもよい。また、絶縁性ポリマーとしては、誘電率及び弾性率が低く、且つ埋め込み特性が良好な材料を使用することが好ましく、例えば、フッ素化ポリマー、炭化水素系ポリマー、又はＢＣＢ（ベンゾシクロブテン）等の塗布系材料などを使用することが好ましい。
【００３８】
また、本実施形態において、貫通ビア２２の側壁上にビア被覆膜７ｃを形成する際にマスクとして用いる第４絶縁膜８ａ（サイドウォール８ｂ）としては、ビア被覆膜７ｃとなる第３絶縁膜７ａと比較してエッチングされにくい絶縁膜を用いることが好ましい。具体的には、ビア被覆膜７ｃ（第３絶縁膜７ａ）として絶縁性ポリマーを用いる場合には、第４絶縁膜８ａとしては、絶縁性ポリマーに対するエッチング選択比が高い絶縁膜、例えば、ＣＶＤにより成膜した窒化シリコン膜、炭化シリコン膜、又はシリコン酸化膜などを用いることが好ましい。
【００３９】
また、本実施形態において、貫通ビア２２を構成する導電膜１０として、銅膜を用いたが、これに代えて、例えばタングステンや金等からなる導電膜を用いてもよい。
【００４０】
また、本実施形態において、シリコンデバイスウェハ５の裏面上に形成した第２絶縁膜６として、窒化シリコン膜を用いたが、これに代えて、例えば炭化シリコン膜を用いてもよい。このように窒化シリコン膜や炭化シリコン膜を用いると、絶縁性ポリマーに対するエッチング選択比を高くすることができるので、第２絶縁膜６の削れ量を小さくすることができる。
【００４１】
次に、本発明の第１の実施形態に係る半導体装置の構造について、図２を参照しながらさらに説明する。
【００４２】
図２に示すように、シリコンデバイスウェハ５は、トランジスタやダイオードなどの活性素子の不純物領域（図示省略）が形成されている第１面（デバイス側表面）と、第１面とは反対側の面である第２面（裏面）とを有している。シリコンデバイスウェハ５の第１面上には第１絶縁膜（表面保護膜）４が形成されており、第１絶縁膜４上には、配線又はパッドとなる金属膜３が形成されている。尚、金属膜３が配線となる場合には、金属膜３は第１絶縁膜４の内部に形成される場合もあるが、説明を簡単にするために、第１絶縁膜４の表面上に金属膜３を形成した様子を図示している。また、シリコンデバイスウェハ５の第２面上には第２絶縁膜（裏面保護膜）６が形成されている。また、シリコンデバイスウェハ５の第１面から第２面までを貫通するように貫通ビア２２が形成されている。貫通ビア２２は、ビアホール２１にバリアメタル膜９及び導電膜１０を順次埋め込むことにより形成されている。また、貫通ビア２２の側壁とシリコンデバイスウェハ５との間には絶縁性のビア被覆膜７ｃが形成されている。具体的には、ビアホール２１は、第２絶縁膜６及びシリコンデバイスウェハ５を貫通するように形成されており、シリコンデバイスウェハ５中に位置する部分のビアホール２１の内壁上にビア被覆膜７ｃが形成されており、第２絶縁膜６中に位置する部分のビアホール２１の内壁上にサイドウォール８ｂがビア被覆膜７ｃと接するように形成されている。
【００４３】
尚、ビアホール２１を埋め込んでいる導電膜１０におけるビアホール２１からはみ出ている部分は、シリコンデバイスウェハ５のデバイス側表面の素子と貫通ビア２２を通じて電気的な接続を取るための接続部（配線２３）となっている。また、貫通ビア２２は、シリコンデバイスウェハ５のデバイス側表面の金属膜３と接続するために、第１絶縁膜４を貫通するように形成されている。
【００４４】
以上に説明した第１の実施形態に係る半導体装置によると、第２絶縁膜６、ビア被覆膜７ｃ及びサイドウォール８ｂにより、貫通ビア２２を構成するバリアメタル膜９及び導電膜１０と、シリコンデバイスウェハ５との接触を防止することができる。また、低い誘電率を持つビア被覆膜７ｃをシリコンデバイスウェハ５と貫通ビア２２との間に形成することができるので、貫通ビア２２に起因する寄生容量を低減することができる。
【００４５】
尚、第１の実施形態に係る半導体装置において、貫通ビア２２の側壁上に形成されるビア被覆膜７ｃ（第３絶縁膜７ａ）として、絶縁性ポリマー、又は例えばＭＳＱ膜等の絶縁膜を用いてもよい。また、絶縁性ポリマーとしては、誘電率及び弾性率が低く、且つ埋め込み特性が良好な材料を使用することが好ましく、例えば、フッ素化ポリマー、炭化水素系ポリマー、又はＢＣＢ（ベンゾシクロブテン）等の塗布系材料などを使用することが好ましい。
【００４６】
また、第１の実施形態に係る半導体装置において、第２絶縁膜６中に位置する部分のビアホール２１の内壁上に形成されるサイドウォール８ｂ（第４絶縁膜８ａ）としては、ビア被覆膜７ｃとなる第３絶縁膜７ａと比較してエッチングされにくい絶縁膜を用いることが好ましい。具体的には、ビア被覆膜７ｃ（第３絶縁膜７ａ）として絶縁性ポリマーを用いる場合には、第４絶縁膜８ａとしては、絶縁性ポリマーに対するエッチング選択比が高い絶縁膜、例えば、ＣＶＤにより成膜した窒化シリコン膜、炭化シリコン膜、又はシリコン酸化膜などを用いることが好ましい。
【００４７】
また、第１の実施形態に係る半導体装置において、貫通ビア２２を構成する導電膜１０として、銅膜、又は例えばタングステンや金等からなる導電膜を用いてもよい。
【００４８】
また、第１の実施形態に係る半導体装置において、シリコンデバイスウェハ５の裏面上に形成した第２絶縁膜６として、窒化シリコン膜、又は例えば炭化シリコン膜を用いてもよい。このように窒化シリコン膜や炭化シリコン膜を用いると、絶縁性ポリマーに対するエッチング選択比を高くすることができるので、第２絶縁膜６の削れ量を小さくすることができる。
【００４９】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法について、図３（ａ）〜図３（ｈ）を参照しながら説明する。尚、本変形例で使用している、材料、数値等は例示であって、それらに本発明が限定されることはない。また、本発明の技術的思想の範囲を逸脱しない範囲で本変形例を適宜変更することは可能であり、さらに、本変形例と他の実施形態や変形例との組み合わせなども可能である。また、本変形例の図３（ａ）、図３（ｂ）、図３（ｇ）及び図３（ｈ）に示す工程はそれぞれ、第１の実施形態の図１（ａ）、図１（ｂ）、図１（ｇ）及び図１（ｈ）に示す工程と同様であるので、説明を省略する。
【００５０】
すなわち、本変形例においては、まず、第１の実施形態の図１（ａ）及び図１（ｂ）に示す工程と同様に、図３（ａ）及び図３（ｂ）に示す工程を実施する。
【００５１】
次に、図３（ｃ）に示すように、第２絶縁膜６表面よりも上側に位置する部分の第３絶縁膜７ａを除去し、第３絶縁膜７ａからなるダミープラグ７ｂを形成する。
【００５２】
次に、図３（ｄ）に示すように、ダミープラグ７ｂ上及び第２絶縁膜６上に、例えば厚さ１μｍ程度のレジスト膜３１を成膜する。
【００５３】
次に、図３（ｅ）に示すように、レジスト膜３１をリソグラフィによりパターン化して、第２絶縁膜６及びビア被覆膜形成領域を覆うレジストパターン３１Ａを形成する。
【００５４】
次に、図３（ｆ）に示すように、レジストパターン３１をマスクとして、ダミープラグ７ｂ及び第１絶縁膜４に対してエッチングを行って、ビアホール２１の底部に金属膜３を露出させた後、レジストパターン３１を除去する。これにより、ビアホール２１の内壁上に、ダミープラグ７ｂ（第３絶縁膜７ａ）の残存部分からなるビア被覆膜７ｃが形成される。ここで、ビア被覆膜７ｃにおけるシリコンデバイスウェハ５の裏面側の端は、第２絶縁膜６の表面と実質的に同じ平面内に位置している。
【００５５】
その後、第１の実施形態の図１（ｇ）及び図１（ｈ）に示す工程と同様に、図３（ｇ）及び図３（ｈ）に示す工程を実施する。
【００５６】
以上に説明した本変形例のように、サイドウォール８ｂをマスクとして用いて絶縁性ポリマーからなるビア被覆膜７ｃを形成するのではなく、レジストパターン３１Ａをマスクとして用いて絶縁性ポリマーからなるビア被覆膜７ｃを形成することも可能である。また、本変形例においても、従来例のリング状の溝と比べてアスペクト比が低いビアホール２１全体に、ビア被覆膜７ｃとなる第３絶縁膜７ａを埋め込むので、アスペクト比が低い（つまり開口が大きい）ことに起因して埋め込みマージンが大きくなり、貫通ビア２２の微細化を容易に実現できる。
【００５７】
次に、本発明の第１の実施形態の第１変形例に係る半導体装置について、図４を参照しながら説明する。
【００５８】
図４に示す本変形例に係る半導体装置が、図２に示す第１の実施形態と異なっている点は、シリコンデバイスウェハ５の第２面（裏面）上の第２絶縁膜（裏面保護膜）６中に形成されている部分の貫通ビア２２の側壁までビア被覆膜７ｃによって覆われていることである。このように誘電率が低い絶縁性ポリマーからなるビア被覆膜７ｃによって貫通ビア２２の最上部まで覆われているため、貫通ビア２２の上部コーナーとシリコンデバイスウェハ５との間の容量が低くなるので、高速化に有利となる。また、第１の実施形態と比べると、ビア被覆膜７ｃとサイドウォール８ｂとの界面が存在しないため、当該界面での剥がれに起因する歩留まり劣化や、当該界面を通じたシリコンデバイスウェハ５へのリーク電流の発生を防止することができるので、信頼性が向上する。
【００５９】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法について、図５（ａ）〜図５（ｈ）を参照しながら説明する。尚、本変形例で使用している、材料、数値等は例示であって、それらに本発明が限定されることはない。また、本発明の技術的思想の範囲を逸脱しない範囲で本変形例を適宜変更することは可能であり、さらに、本変形例と他の実施形態や変形例との組み合わせなども可能である。また、本変形例の図５（ａ）、図５（ｂ）及び図５（ｄ）〜図５（ｈ）に示す工程はそれぞれ、第１の実施形態の第１変形例の図３（ａ）、図３（ｂ）及び図３（ｄ）〜図３（ｈ）に示す工程と同様であるので、説明を省略する。
【００６０】
すなわち、本変形例においては、まず、第１の実施形態の第１変形例の図３（ａ）及び図３（ｂ）に示す工程と同様に、図５（ａ）及び図５（ｂ）に示す工程を実施する。
【００６１】
次に、図５（ｃ）に示すように、第２絶縁膜６表面よりも上側に位置する部分の第３絶縁膜７ａを薄膜化し、第３絶縁膜７ａからなるダミープラグ７ｂを形成する。ここで、ダミープラグ７ｂを構成する第３絶縁膜７ａは第２絶縁膜６の表面上にも残存している。
【００６２】
その後、第１の実施形態の第１変形例の図３（ｄ）〜図３（ｈ）に示す工程と同様に、図５（ｄ）〜図５（ｈ）に示す工程を実施する。これにより、ビアホール２１の内壁上及び第２絶縁膜６の表面上に、ダミープラグ７ｂ（第３絶縁膜７ａ）の残存部分からなるビア被覆膜７ｃが形成される。
【００６３】
以上に説明した本変形例のように、シリコンデバイスウェハ５の裏面上に形成された第２絶縁膜６の表面上にもビア被覆膜７ｃを残存させておくことも可能である。また、本変形例においても、従来例のリング状の溝と比べてアスペクト比が低いビアホール２１全体に、ビア被覆膜７ｃとなる第３絶縁膜７ａを埋め込むので、アスペクト比が低い（つまり開口が大きい）ことに起因して埋め込みマージンが大きくなり、貫通ビア２２の微細化を容易に実現できる。
【００６４】
次に、本発明の第１の実施形態の第２変形例に係る半導体装置について、図６を参照しながら説明する。
【００６５】
図６に示す本変形例に係る半導体装置が、図２に示す第１の実施形態と異なっている点は、シリコンデバイスウェハ５の裏面（第２面）上に形成された第２絶縁膜６の表面上にもビア被覆膜７ｃが形成されていることである。これにより、貫通ビア２２の側壁上からシリコンデバイスウェハ５の第２面上まで連続する絶縁膜が存在することになるので、シリコンデバイスウェハ５と貫通ビア２２との間の絶縁性を十分に確保することができる。また、シリコンデバイスウェハ５の第２面上において、第２絶縁膜６とビア被覆膜７ｃ（第３絶縁膜７ａ）とが積層された構造が得られるので、シリコンデバイスウェハ５の第２面の絶縁性を向上させることができる。さらに、誘電率が低い絶縁性ポリマーからなるビア被覆膜７ｃによって貫通ビア２２の最上部まで覆われているため、貫通ビア２２の上部コーナーとシリコンデバイスウェハ５との間の容量が低くなるので、高速化に有利となる。また、第１の実施形態と比べると、ビア被覆膜７ｃとサイドウォール８ｂとの界面が存在しないため、当該界面での剥がれに起因する歩留まり劣化や、当該界面を通じたシリコンデバイスウェハ５へのリーク電流の発生を防止することができるので、信頼性が向上する。
【００６６】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例に係る半導体装置の製造方法について、図７（ａ）〜図７（ｇ）を参照しながら説明する。尚、本変形例で使用している、材料、数値等は例示であって、それらに本発明が限定されることはない。また、本発明の技術的思想の範囲を逸脱しない範囲で本変形例を適宜変更することは可能であり、さらに、本変形例と他の実施形態や変形例との組み合わせなども可能である。また、本変形例の図７（ｂ）〜図７（ｇ）に示す工程はそれぞれ、第１の実施形態の第２変形例の図５（ｃ）〜図５（ｈ）に示す工程と同様であるので、説明を省略する。
【００６７】
まず、図７（ａ）に示すように、シリコンデバイスウェハ５のデバイス側表面をガラスキャリア１にワックス２によって貼り付けた後、当該デバイス側表面をフェイスダウンした状態でシリコンデバイスウェハ５を裏面側から研磨し、例えば厚さ５０μｍ程度に薄くする。
【００６８】
ここで、シリコンデバイスウェハ５のデバイス側表面上には第１絶縁膜（表面保護膜）４が形成されており、また、第１絶縁膜４の表面上には配線又はパッド等となる金属膜３が形成されている。尚、金属膜３が配線となる場合には金属膜３が第１絶縁膜４の内部に形成される場合もあるが、説明を簡単にするために、第１絶縁膜４の表面上に金属膜３を形成した様子を図示している。また、ガラスキャリア１とは、シリコンデバイスウェハ５をハンドリングするためのツールである。
【００６９】
その後、シリコンデバイスウェハ５を貫通する例えばビア径１０μｍのビアホール２１を第１絶縁膜４に達するように形成する。
【００７０】
その後、第１の実施形態の第２変形例の図５（ｃ）〜図５（ｈ）に示す工程と同様に、図７（ｂ）〜図７（ｇ）に示す工程を実施する。これにより、ビアホール２１の内壁上及シリコンデバイスウェハ５の裏面上に、ダミープラグ７ｂ（第３絶縁膜７ａ）の残存部分からなるビア被覆膜７ｃが形成される。
【００７１】
以上に説明した本変形例のように、シリコンデバイスウェハ５の裏面上に第２絶縁膜６を形成する工程を省略した場合にも、第２絶縁膜６に代えて、ビア被覆膜７ｃ（第３絶縁膜７ａ）をシリコンデバイスウェハ５の裏面上に形成することができる。また、本変形例においても、従来例のリング状の溝と比べてアスペクト比が低いビアホール２１全体に、ビア被覆膜７ｃとなる第３絶縁膜７ａを埋め込むので、アスペクト比が低い（つまり開口が大きい）ことに起因して埋め込みマージンが大きくなり、貫通ビア２２の微細化を容易に実現できる。
【００７２】
次に、本発明の第１の実施形態の第３変形例に係る半導体装置について、図８を参照しながら説明する。
【００７３】
図８に示す本変形例に係る半導体装置が、図２に示す第１の実施形態と異なっている点は、シリコンデバイスウェハ５の裏面（第２面）上に第２絶縁膜６が形成されておらず、且つシリコンデバイスウェハ５の第２面上にもビア被覆膜７ｃが形成されていることである。これにより、貫通ビア２２の側壁上からシリコンデバイスウェハ５の第２面上まで連続する絶縁膜が存在することになるので、シリコンデバイスウェハ５と貫通ビア２２との間の絶縁性を十分に確保することができる。さらに、誘電率が低い絶縁性ポリマーからなるビア被覆膜７ｃによって貫通ビア２２の最上部まで覆われているため、貫通ビア２２の上部コーナーとシリコンデバイスウェハ５との間の容量が低くなるので、高速化に有利となる。また、第１の実施形態と比べると、ビア被覆膜７ｃとサイドウォール８ｂとの界面が存在しないため、当該界面での剥がれに起因する歩留まり劣化や、当該界面を通じたシリコンデバイスウェハ５へのリーク電流の発生を防止することができるので、信頼性が向上する。さらに、第１の実施形態の第２変形例と比べると、第２絶縁膜６が形成されていないため、貫通ビア２２を埋め込むビアホール２１の深さを浅くすることができるので、埋め込み等に有利となり、さらなる微細化を図ることができる。
【００７４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置、具体的には、前述の第１の実施形態（各変形例を含む：以下同じ）に係る半導体装置を複数積層した構造体について、図面を参照しながら説明する。
【００７５】
図９は、本発明の第２の実施形態に係る構造体（積層半導体装置）の断面構造を示している。
【００７６】
図９に示すように、積層半導体装置を構成する各半導体装置において、半導体基板５１の第１面５２ａ側表面部には、トランジスタやダイオードなどの活性素子の不純物領域５３が形成されていると共に、半導体基板５１の第１面５２ａ上にはゲート絶縁膜５４を介してゲート電極５５が形成されている。尚、各活性素子は、半導体基板５１の第１面５２ａ側表面部に形成された素子分離５６によって電気的に絶縁されている。半導体基板５１の第１面５２ａ上にはゲート電極５５を覆うように第１層間絶縁膜６０ａが形成されており、第１層間絶縁膜６０ａ中には、不純物領域５３やゲート電極５５と接続するコンタクト５７が形成されている。第１層間絶縁膜６０ａ上には第２層間絶縁膜６０ｂ及び第３層間絶縁膜６０ｃが順次積層されている。第２層間絶縁膜６０ｂ中には、コンタクト５７と接続し且つ半導体装置内で信号の伝達や電源電圧の供給を行う第１配線５８ａ、及び第１配線５８ａと接続する第１ビア５９ａが形成されている。第３層間絶縁膜６０ｃ中には、第１ビア５９ａと接続し且つ半導体装置内で信号の伝達や電源電圧の供給を行う第２配線５８ｂ、及び第２配線５８ｂと接続する第２ビア５９ｂが形成されている。第３層間絶縁膜６０ｃ上には、第２ビア５９ｂと接続し且つ外部へ信号を取り出すための電極パッド６１が形成されている。
【００７７】
また、図９に示すように、第１面５２ａから第２面５２ｂまで半導体基板５１を貫通するように貫通ビア６４が形成されている。ここで、貫通ビア６４は、第１面５２ａ側の第１層間絶縁膜６０ａ及び第２面５２ｂ側の絶縁性保護膜６５をも貫通するように形成されている。また、貫通ビア６４の側壁は本発明のビア被覆膜６３により覆われている。すなわち、図９における貫通ビア形成領域Ａは、図２、図４、図６又は図８に示す第１の実施形態の構造を有している。尚、図２、図４、図６及び図８においては、図９の貫通ビア形成領域Ａにおける第１面５２ａ側を下側に、第２面５２ｂ側を上側に示している。
【００７８】
以上のように形成された複数の半導体装置を接着層６２により互いに接着し、貫通ビア６４を通じて各半導体装置同士を電気的に接続することにより、積層構造体が形成される。
【００７９】
尚、図９に示す積層構造体においては、半導体基板５１の第１面５２ａ側の第１層間絶縁膜６０ａ中に位置する部分の貫通ビア６４の側壁上に、半導体基板５１中に位置する部分の貫通ビア６４の側壁上と同じビア被覆膜６３を形成している。しかし、これに代えて、第１層間絶縁膜６０ａ中に位置する部分の貫通ビア６４の側壁上と、半導体基板５１中に位置する部分の貫通ビア６４の側壁上とで互いに異なる絶縁膜をそれぞれビア被覆膜として形成してもよい。
【００８０】
以上に説明した本発明の第２の実施形態に係る構造体によると、第１の実施形態に示した貫通ビアを用いて、複数の半導体装置（又は複数の半導体チップ：以下同じ）を積層させることが可能となる。このように、複数の半導体装置を積層させることによって、デバイスの小型化が可能となる。尚、図９に示す積層構造体では、半導体装置を２つ積層させた構造体を例にとって説明したが、例えば図１０に示すように、適宜複数の半導体装置を２つ以上積層させることも可能である。その際、図１０に示すように、各半導体装置をバンプを介して電気的に接続することも可能である。また、それぞれの半導体装置の間に接着層を設けることによって、バンプを用いずに、各半導体装置を接着させて樹脂封止を行うことも可能である。
【００８１】
具体的には、図１０に示す積層構造体において、７１Ａ、７１Ｂ、７１Ｃは半導体基板、７２Ａ、７２Ｂ、７２Ｃはビア被覆膜となる絶縁膜、７３Ａ、７３Ｂ、７３Ｃは電極パッド、７４Ａ、７４Ｂ、７４Ｃは貫通ビア、７５Ａ、７５Ｂ、７５Ｃは配線、７６Ａ、７６Ｂ、７６Ｃはバンプ、７７は半導体チップ、７８はバンプ、７９は封止樹脂である。ここで、図１０における貫通ビア形成領域Ａは、図２、図４、図６又は図８に示す第１の実施形態の構造を有している。
【００８２】
また、第２の実施形態において、例えばロジック回路を有する半導体チップを２つ以上積層させた構造体、つまり同種の半導体チップを複数積層させた構造体を示した。しかし、これに代えて、ロジック回路を有する半導体チップと、メモリ素子を有する半導体チップと、撮像素子を有する半導体チップと、ＭＥＭＳ（micro electro mechanical systems）素子を有する半導体チップとを積層させた構造体、つまり異なる種類の半導体チップを複数積層させた構造体を形成することも可能となる。このような構造体例を図１０に倣って示すと、図１１に示す積層構造体のようになる。このように、異なる種類の半導体チップを複数積層させることにより、実装面積を低減することができ、デバイスの小型化が可能となる。
【００８３】
具体的には、図１１に示す積層構造体において、７１Ａ、７１Ｂ、７１Ｃ、７１Ｄは半導体基板、７２Ａ、７２Ｂ、７２Ｃ、７２Ｄはビア被覆膜となる絶縁膜、７３Ａ、７３Ｂ、７３Ｃ、７３Ｄは電極パッド、７４Ａ、７４Ｂ、７４Ｃ、７４Ｄは貫通ビア、７５Ａ、７５Ｂ、７５Ｃ、７５Ｄは配線、７６Ａ、７６Ｂ、７６Ｃ、７６Ｄはバンプ、７７は半導体チップ、７８はバンプ、７９は封止樹脂、８１はロジック回路を有する半導体チップ、８２はメモリ素子を有する半導体チップ、８３は撮像素子を有する半導体チップである。ここで、図１１における貫通ビア形成領域Ａは、図２、図４、図６又は図８に示す第１の実施形態の構造を有している。
【００８４】
また、第２の実施形態において、図１２に示すように、例えば図９に示す積層構造体（同種の半導体チップを積層させた構造体、又は異種の半導体チップを積層させた構造体）を、配線構造９２を有するプリント配線基板９１に表面実装することも可能である。このように、プリント配線基板９１に積層構造体を表面実装することにより、ワイヤボンディングをするための領域を削減して実装面積をさらに低減することができるのみならず、ワイヤボンディングに起因する寄生容量を抑制することもできる。尚、例えば図１０や図１１に示すような積層構造体をプリント配線基板に表面実装することも可能であることは言うまでもない。
【００８５】
尚、第１の実施形態（第１〜第３変形例を含む）においては、半導体基板の裏面（デバイス側表面の反対面）側からビアホールを形成することにより、貫通ビアを形成し、半導体装置（又は半導体チップ）を１つずつ形成する方法を説明した。しかし、これに代えて、例えば半導体チップ上に別の半導体基板を重ねた状態で、当該半導体基板の表面（デバイス側表面）側からビアホールを形成することにより、貫通ビアを形成することも可能である。その場合、例えば図１（ａ）、図３（ａ）、図５（ａ）又は図７（ａ）に示す金属膜３を、図示していない下方に位置する半導体装置のパッドとみなし、第１絶縁膜４を接着層とみなせばよい。
【産業上の利用可能性】
【００８６】
以上説明したように、本発明は、貫通ビアにより半導体集積回路を３次元に集積させた半導体装置において、微細化・高集積化・低コスト化を図りつつ、貫通ビアに起因する寄生容量の低減と、基板材料と貫通ビア材料との熱膨張係数の違いに起因する応力ミスマッチの緩和とをそれぞれ可能として信頼性を向上させることができ、非常に有用である。
【図面の簡単な説明】
【００８７】
【図１】図１（ａ）〜図１（ｈ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置の断面図である。
【図３】図３（ａ）〜図３（ｈ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４は本発明の第１の実施形態の第１変形例に係る半導体装置の断面図である。
【図５】図５（ａ）〜図５（ｈ）は第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は第１の実施形態の第２変形例に係る半導体装置の断面図である。
【図７】図７（ａ）〜図７（ｇ）は第１の実施形態の第３変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８は第１の実施形態の第３変形例に係る半導体装置の断面図である。
【図９】図９は本発明の第２の実施形態に係る構造体の一例を示す断面図である。
【図１０】図１０は本発明の第２の実施形態に係る構造体の一例を示す断面図である。
【図１１】図１１は本発明の第２の実施形態に係る構造体の一例を示す断面図である。
【図１２】図１２は本発明の第２の実施形態に係る構造体の一例を示す断面図である。
【図１３】図１３（ａ）〜（ｆ）は従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】図１４は、従来例に係る半導体装置の製造方法の図１３（ｂ）に示す工程が終了した時点での上面図である。
【符号の説明】
【００８８】
１    ガラスキャリア
２    ワックス
３    金属膜
４    第１絶縁膜
５    シリコンデバイスウェハ
６    第２絶縁膜
７ａ  第３絶縁膜
７ｂ  ダミープラグ
７ｃ  ビア被覆膜
８ａ  第４絶縁膜
８ｂ  サイドウォール
９    バリアメタル膜
１０    導電膜
２１    ビアホール
２２    貫通ビア
２３    配線
３１    レジスト膜
３１Ａ  レジストパターン
５１    半導体基板
５２ａ  第１面
５２ｂ  第２面
５３    不純物領域
５４    ゲート絶縁膜
５５    ゲート電極
５６    素子分離
５７    コンタクト
５８ａ  第１配線
５８ｂ  第２配線
５９ａ  第１ビア
５９ｂ  第２ビア
６０ａ  第１層間絶縁膜
６０ｂ  第２層間絶縁膜
６０ｃ  第３層間絶縁膜
６１    電極パッド
６２    接着層
６３    ビア被覆膜
６４    貫通ビア
６５    絶縁性保護膜
７１Ａ、７１Ｂ、７１Ｃ、７１Ｄ  半導体基板
７２Ａ、７２Ｂ、７２Ｃ、７２Ｄ  ビア被覆膜となる絶縁膜
７３Ａ、７３Ｂ、７３Ｃ、７３Ｄ  電極パッド
７４Ａ、７４Ｂ、７４Ｃ、７４Ｄ  貫通ビア
７５Ａ、７５Ｂ、７５Ｃ、７５Ｄ  配線
７６Ａ、７６Ｂ、７６Ｃ、７６Ｄ  バンプ
７７    半導体チップ
７８    バンプ
７９    封止樹脂
８１    ロジック回路を有する半導体チップ
８２    メモリ素子を有する半導体チップ
８３    撮像素子を有する半導体チップ
９１    プリント配線基板
９２    配線構造
【図１】
2010205990.tif 000003
【図２】
2010205990.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010205990.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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