(57)【要約】【課題】簡単な構成によりフィスカル制御回路基板がプリンタ本体から取り外された日時を確実に記憶保持して、不正行為を確実に発見できるようにしたセキュリティ性に優れたフィスカルプリンタを提案すること。【解決手段】フィスカルプリンタ１は取り外し可能なフィスカル制御回路基板４を有し、ここには、フィスカルメモリ８、バックアップ用電池電源１１、リアルタイムクロック１０、および、フィスカル制御回路基板４が取り外されたことを検出するための検出回路１５が搭載されている。リアルタイムクロック１０は、検出回路１５から検出信号が入力される入力端子１０ｂ（１）と、フィスカル制御回路基板４が外されたことを示す検出信号が入力されると、当該フィスカル制御回路基板４が外されたことを示すデータを当該検出信号の入力時点の時刻と対応付けて記憶する記憶部１０ｃとを備えている。【選択図】図１
2010134580.tif 000002
【特許請求の範囲】
【請求項１】
印刷動作を制御するプリンタ制御部が搭載されているプリンタ制御回路基板と、
フィスカル情報を記憶保持するためのフィスカルメモリと、
バックアップ用電池電源と、
リアルタイムクロックと、
プリンタ本体に対して着脱可能に搭載されているフィスカル制御回路基板と、
前記フィスカル制御回路基板がプリンタ本体から取り外されたことを検出する検出回路とを有し、
前記フィスカル制御回路基板に、前記フィスカルメモリ、前記バックアップ用電池電源、および、前記リアルタイムクロックが搭載されており、
前記リアルタイムクロックは、
前記検出回路から検出信号が入力される入力端子と、
前記フィスカル制御回路基板が外されたことを示す前記検出信号が入力されると、当該フィスカル制御回路基板が外されたことを示すデータを当該検出信号の入力時点の時刻と対応付けて記憶する記憶部とを備えていることを特徴とするフィスカルプリンタ。
【請求項２】
前記フィスカル制御回路基板には、前記プリンタ制御回路基板に対して取り外し可能な状態で電気的に接続されているコネクタ端子部が搭載されており、
前記フィスカルメモリは前記コネクタ端子部を介してのみアクセス可能となっており、
前記検出回路は前記フィスカル制御回路基板に搭載された検出用配線を備えており、
この検出用配線は、その一端側が、前記コネクタ端子部を介して前記プリンタ制御回路基板に搭載されている接地端子に接続され、その他端側が、前記リアルタイムクロックの前記入力端子と、プルアップ抵抗を介して前記バックアップ用電池電源とに並列に接続されていることを特徴とする請求項１に記載のフィスカルプリンタ。
【請求項３】
前記フィスカル制御回路基板には、当該フィスカル制御回路基板から前記フィスカルメモリが取り外されたことを検出する第２検出回路が搭載されており、
前記リアルタイムクロックは、
前記第２検出回路から検出信号が入力される第２入力端子と、当該第２入力端子に前記フィスカルメモリが外されたことを示す前記検出信号が入力されると、当該フィスカルメモリが外されたことを示すデータを当該検出信号の入力時点の時刻と対応付けて記憶する第２記憶部とを備えていることを特徴とする請求項１または２に記載のフィスカルプリンタ。
【請求項４】
前記第２検出回路は、前記フィスカルメモリに搭載されている接地用コネクタ端子と、前記フィスカル制御回路基板に搭載されている検出用配線とを備えており、
この検出用配線は、その一端側が、前記接地用コネクタ端子に取り外し可能に接続され、その他端側が、前記第２入力端子と、第２プルアップ抵抗を介して前記バックアップ用電池電源とに並列に接続されていることを特徴とする請求項３に記載のフィスカルプリンタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レシート等の印刷と共に販売取引に関するフィスカル情報をフィスカルメモリに記憶保持する機能を備えたフィスカルプリンタに関するものである。
【背景技術】
【０００２】
フィスカルプリンタは、一般のプリンタのように単にテキストデータなどを印刷するだけでなく、商品等の販売取引に関する売上金額、課税額等の決済情報（フィスカル情報）を記憶保持する機能を備えており、例えば、ＰＯＳシステムなどにおいてキャッシュレジスタのプリンタとして用いられている。記憶すべきフィスカル情報は、一般に各国の法律により定められており、フィスカルメモリと呼ばれる記憶部に記憶保持されるようになっている。特許文献１、２には、フィスカル情報を記憶保持するためのフィスカルメモリを備えたキャッシュレジスタが開示されている。特許文献３には、フィスカルメモリを備えたフィルカルプリンタが開示されている。
【０００３】
フィスカル情報は税務鑑査用データなどとして用いられるので、外部からアクセスして改竄されないように全体が樹脂などで封止された不揮発性メモリ等からなるフィスカルメモリに記憶保持される。フィスカルメモリは、プリンタ制御回路基板とは別個のフィスカル制御回路基板に搭載され、フィスカル制御回路基板はプリンタ本体に対して取り外し可能に取り付けられており、正当な権限のある担当者が、フィスカルプリンタからフィスカル制御回路基板を取り外して、そこに搭載されているフィスカルメモリの記憶データを取得できるようになっている。
【特許文献１】特開平０５−１２０５６７号公報
【特許文献２】特開平０８−１６１６４４号公報
【特許文献３】特開２００８−２７６５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、フィスカル制御回路基板は、フィスカルメモリからデータを読み取るためにフィスカルプリンタから取り外される場合の他、フィスカル制御回路基板に搭載されているＲＯＭなどにインストールされているプログラムにバグなどがある場合等のメンテナンス時にも取り外される。したがって、フィスカルプリンタにおいては、フィスカル制御回路基板の取り外し日時を記憶保持しておき、フィスカル制御回路基板の取り外しが正当な権限の下に行われたのか、あるいは、フィスカルメモリのデータ改竄、不正読み取りなどの目的で取り外されたのかを、取り外し日時に基づき確認できるようにしておくことがセキュリティの点から望ましい。
【０００５】
本発明の課題は、この点に鑑みて、簡単な構成により、フィスカル制御回路基板がプリンタ本体から取り外された日時を確実に記憶保持できるようにし、不正行為を確実に発見できるようにしたセキュリティ性に優れたフィスカルプリンタを提案することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明のフィスカルプリンタは、
印刷動作を制御するプリンタ制御部が搭載されているプリンタ制御回路基板と、
フィスカル情報を記憶保持するためのフィスカルメモリと、
バックアップ用電池電源と、
リアルタイムクロックと、
プリンタ本体に対して着脱可能に搭載されているフィスカル制御回路基板と、
前記フィスカル制御回路基板がプリンタ本体から取り外されたことを検出する検出回路とを有し、
前記フィスカル制御回路基板に、前記フィスカルメモリ、前記バックアップ用電池電源、および、前記リアルタイムクロックが搭載されており、
前記リアルタイムクロックは、
前記検出回路から検出信号が入力される入力端子と、
前記フィスカル制御回路基板が外されたことを示す前記検出信号が入力されると、当該フィスカル制御回路基板が外されたことを示すデータを当該検出信号の入力時点の時刻と対応付けて記憶する記憶部とを備えていることを特徴としている。
【０００７】
本発明では、フィスカル制御回路基板に搭載されているリアルタイムクロックをフィスカル制御回路基板が取り外された日時を記録するために利用しており、このために、リアルタイムクロックに、フィスカル制御回路基板が取り外されたことを示す検出信号が入力される入力端子と、検出信号が入力されると、そのことを表すデータを入力時刻と共に記憶保持する記憶機能とを搭載している。したがって、フィスカル制御回路基板が取り外されたことを検出して記憶するための機構を、簡単かつコンパクトで廉価に構成できる。
【０００８】
ここで、フィスカルプリンタでは、一般に、前記フィスカル制御回路基板に、前記プリンタ制御回路基板に対して取り外し可能な状態で電気的に接続しているコネクタ端子部が搭載されており、前記フィスカルメモリは、たとえば全体が樹脂でオーバーモールドされた状態で前記フィスカル制御回路基板に搭載され、前記コネクタ端子部を介してのみアクセス可能となっている。そこで、前記検出回路として、前記フィスカル制御回路基板に搭載された検出用配線を備え、この検出用配線の一端側を前記コネクタ端子部を介して前記プリンタ制御回路基板に搭載されている接地端子に接続し、当該検出用配線の他端側を、前記リアルタイムクロックの前記入力端子と、プルアップ抵抗を介して前記バックアップ用電池電源とに並列接続した構成のものを用いることができる。
【０００９】
この構成の検出回路では、フィスカル制御回路基板がプリンタ本体に取り付けられている状態、すなわち、コネクタ端子部がプリンタ制御回路基板に接続されている状態では、検出回路の検出用配線の一端側がプリンタ制御回路基板側に接地されており、リアルタイムクロックの入力端子は接地電位である低レベル状態に保持される。フィスカル制御回路基板がプリンタ本体から取り外されると、検出用配線の接地側が切断されるので、入力端子はプルアップ抵抗によるプルアップ電位である高レベル状態に立ち上がる。この検出信号の立ち上がりをトリガーとして、リアルタイムクロック内の記憶部に、その時の時刻が書き込まれる。かかる検出回路は、回路規模が小さく、回路構成も単純であり、消費電力も少ないという利点がある。
【００１０】
次に、フィスカルプリンタにおいては、フィスカル制御回路基板からフィスカルメモリが取り外される場合がある。フィスカルメモリが取り外された場合においても、それが正当な権限の下で行われたものであるか不正行為によるものであるのかを確認できるように、フィスカルメモリの取り外し履歴を記憶保持できることが望ましい。
【００１１】
このために、本発明のフィスカルプリンタでは、前記フィスカル制御回路基板に、当該フィスカル制御回路基板から前記フィスカルメモリが取り外されたことを検出する第２検出回路を搭載し、前記リアルタイムクロックを、前記第２検出回路から検出信号が入力される第２入力端子と、当該第２入力端子に前記フィスカルメモリが外されたことを示す前記検出信号が入力されると、当該フィスカルメモリが外されたことを示すデータを当該検出信号の入力時点の時刻と対応付けて記憶する第２記憶部とを備えた構成としている。
【００１２】
この場合においても、前記第２検出回路として、前記フィスカルメモリに搭載されている接地用コネクタ端子と、前記フィスカル制御回路基板に搭載されている検出用配線とを備え、当該検出用配線の一端側を前記接地用コネクタ端子に取り外し可能に接続し、その他端側を、前記第２入力端子と、第２プルアップ抵抗を介して前記バックアップ用電池電源とに並列接続した構成のものを用いることができる。このようにすると、第２検出回路を、コンパクトで単純な構成にでき、消費電力も少なくて済むという利点がある。
【発明の効果】
【００１３】
本発明のフィスカルプリンタでは、フィスカル制御回路基板に搭載されているリアルタイククロックをフィスカル制御回路基板が取り外された日時を記録するために利用しており、また、そのために、リアルタイムクロックに、フィスカル制御回路基板が取り外されたことを示す検出信号が入力される入力端子と、検出信号が入力されると、そのことを表すデータを入力時刻と共に記憶保持する記憶機能とを搭載している。したがって、本発明によれば、メカニカルスイッチ、光学スイッチなどの検出機構を設けてフィスカル制御回路基板が取り外されたことを検出する場合とは異なり、フィスカル制御回路基板が取り外されたことを検出して記憶するための機構を、簡単かつコンパクトで廉価に構成でき、消費電力も少なくて済む。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照して、本発明を適用したフィスカルプリンタの実施の形態を説明する。
【００１５】
図１は本実施の形態に係るフィスカルプリンタの制御系の主要部分を示す概略ブロック図である。フィスカルプリンタ１は、例えば、ＰＯＳシステムのホスト側のコンピュータ２に接続して用いられ、コンピュータ２の側から供給される販売取引に関する印刷情報を印刷してレシートとして発行する。また、例えば決済処理の度に、コンピュータ２の側から供給される販売取引に関するフィスカル情報を記憶保持する機能を備えている。
【００１６】
フィスカルプリンタ１は、プリンタ制御回路基板３およびフィスカル制御回路基板４を備えている。プリンタ制御回路基板３には、印刷動作を行うために、一般のプリンタと同様なプリンタ制御機能を備えたプリンタ制御用ＣＰＵ５および印刷制御用のファームウェア等が記憶されている書き替え可能な不揮発性メモリであるフラッシュメモリ（フラッシュＲＯＭ）６が搭載されている。
【００１７】
フィスカル制御回路基板４には、フラッシュメモリ、ＯＴＰ-ＥＰＲＯＭなどからなるフィスカル制御プログラムなどが格納されているプログラムメモリ７、フィスカル情報を記憶保持するためのフラッシュＲＯＭなどからなるフィスカルメモリ８、フィスカルメモリ書き込み制御機能を備えたフィスカルメモリ書き込み制御用ＣＰＵ９、リアルタイムクロック（ＲＴＣ）１０およびバックアップ用の電池電源１１が搭載されている。フィスカルメモリ書き込み制御用ＣＰＵ９は、ホスト側のコンピュータ２との間で情報の送受信を行うためのインターフェース機能およびプリンタ制御用ＣＰＵ５との間で情報の送受信を行うためのインターフェース機能を備えている。
【００１８】
また、フィスカル制御回路基板４には、レシート内容を記憶保持するためのＥＪ（電子ジャーナル）メモリ１２ａおよびＥＪメモリ制御用のサブＣＰＵ１２ｂが搭載されている。ＥＪメモリ制御用のサブＣＰＵ１２ｂはフィスカルメモリ書き込み制御用ＣＰＵ９との間で通信を行い、フィスカルプリンタ１によるレシート発行毎に、レシート内容に関する情報を受け取り、受け取った情報をＥＪメモリ１２ａに記憶保持する。
【００１９】
フィスカル制御回路基板４は、プリンタ本体から取り外し可能な状態に取り付けられており、プリンタ制御回路基板３に対しては着脱可能なコネクタ１４を介して電気的に接続されている。コネクタ１４は、プリンタ制御回路基板３に搭載されているプリンタ側コネクタ端子部１４ａと、フィスカル制御回路基板４に搭載されているフィスカル側コネクタ端子部１４ｂとを備え、これらが取り外し可能な状態で接続されている。
【００２０】
ここで、フィスカル制御回路基板４には、当該フィスカル制御回路基板４がプリンタ本体から取り外されたこと、換言すると、コネクタ１４が切り離されたことを検出する検出回路１５が搭載されている。また、フィスカル制御回路基板４からフィスカルメモリ８が取り外されたことを検出する第２検出回路１６が搭載されている。
【００２１】
リアルタイムクロック１０は、内蔵の水晶振動子を用いて現在時刻を計時する一般的な計時回路１０ａと共に、検出回路１５および第２検出回路１６の検出信号が入力される入力端子１０ｂ（１）、１０ｂ（２）と、入力される検出信号に基づき、フィスカル制御回路基板４が取り外された日時およびフィスカルメモリ８が取り外された日時を記憶可能なＳＲＡＭなどからなる記憶部１０ｃとを備えている。
【００２２】
次に、検出回路１５はフィスカル制御回路基板４に搭載されている検出用配線１５ａを備えており、この検出用配線１５ａの一端側はフィスカル側コネクタ端子部１４ｂにおける接地用端子１４ｃに接続されている。接地用端子１４ｃはプリンタ側コネクタ端子部１４ａを介して、プリンタ制御回路基板３の側（プリンタ本体側）の接地端子１７に接続されている。検出用配線１５ａの他端側はリアルタイムクロック１０の入力端子１０ｂ（１）に接続されていると共に、プルアップ抵抗１５ｂを介してバックアップ用の電池電源１１に接続されている。
【００２３】
フィスカル制御回路基板４がプリンタ本体に取りけられている状態（コネクタ１４が接続されている状態）では、リアルタイムクロック１０の入力端子１０ｂ（１）は低レベル（接地電位）に保持されている。フィスカル制御回路基板４が取り外されてコネクタ１４が切り離されると、入力端子１０ｂ（１）は高レベル（プルアップ抵抗１５ｂによって規定される高電位）に切り替わる。
【００２４】
したがって、リアルタイムクロック１０の側では入力端子１０ｂ（１）が低レベルから高レベルに切り替わったことにより、フィスカル制御回路基板４が取り外されたことを知ることができる。本例では、記憶部１０ｃの記憶領域１０ｄに、入力端子１０ｂ（１）が低レベルから高レベルに切り替わったことをトリガーとして、フィスカル制御回路基板４が取り外されたことを表すデータが、その時点の時刻と対応付けした形態で記憶される。よって、リアルタイムクロック１０には、フィスカル制御回路基板４が取り外された日時の履歴情報が蓄積される。この蓄積情報を確認することにより、取り外しが正当な権限の下に行われたものなのか、不正行為によって行われたものであるのかを区別でき、これにより不正行為を確実に発見できる。これにより、フィスカルデータのセキュリティ性能が向上する。
【００２５】
一方、フィスカルメモリ８の取り外しを検出するための第２検出回路１６も上記の検出回路１５と同様に構成されている。第２検出回路１６の検出用配線１６ａは、その一端がフィスカルメモリ８に搭載されている接地用コネクタ端子８ａに接続されている。接地用コネクタ端子８ａはフィスカルメモリ８あるいはフィスカル制御回路基板４の接地端子１８に接続されている。検出用配線１６ａの他端側は、リアルタイムクロック１０の入力端子１０ｂ（２）に接続されていると共に、第２プルアップ抵抗１６ｂを介してバックアップ用の電池電源１１に接続されている。
【００２６】
したがって、検出回路１５の場合と同様に、フィスカルメモリ８がフィスカル制御回路基板４から取り外されると、リアルタイムクロック１０の入力端子１０ｂ（２）の入力信号が、フィスカルメモリ８が取り外されたことを示す高レベルに切り替わる。リアルタイムクロック１０は、フィスカルメモリ８が取り外されたことを表すデータを、その時刻と対応付けして、記憶部１０ｃの第２記憶領域１０ｅに記憶保持する。よって、リアルタイムクロック１０には、フィスカルメモリ８が取り外されたことを示す履歴も記憶保持されるので、フィスカルデータのセキュリティを一層高めることができる。
【００２７】
以上説明したように、フィスカルプリンタ１では、そこに取り付けられているフィスカル制御回路基板４が取り外されたことの検出および記憶を、当該フィスカル制御回路基板４に搭載されているリアルタイムクロック１０を利用して行うようにしている。したがって、フィスカル制御回路基板４が取り外されたか否かの検出機構、その時刻を記憶するための記憶機構を、簡単な回路構成により廉価に構成できる。
【００２８】
なお、上記の例において、プログラムメモリ７、ＥＪメモリ１２ａなどが取り外されたことを検出するための検出回路を設けてもよい。この場合においても検出回路としては上記の検出回路１５、１６と同様な構成のものを用いることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明を適用したフィスカルプリンタの制御系を示す概略ブロック図である。
【符号の説明】
【００３０】
１  フィスカルプリンタ、２  コンピュータ、３  プリンタ制御回路基板、４  フィスカル制御回路基板、５  プリンタ制御用ＣＰＵ、６  フラッシュメモリ、７  プログラムメモリ、８  フィスカルメモリ、８ａ  接地用コネクタ端子、９  フィスカルメモリ書き込み制御用ＣＰＵ、１０  リアルタイムクロック、１０ａ  計時回路、１０ｂ（１）、１０ｂ（２）  入力端子、１０ｃ  記憶部、１０ｄ  記憶領域、１０ｅ  第２記憶領域、１１  バックアップ用の電池電源、１２ａ  ＥＪメモリ、１２ｂ  ＥＪメモリ制御用のサブＣＰＵ、１３  フラッシュメモリ、１４  コネクタ、１４ａ  プリンタ側コネクタ端子部、１４ｂ  フィスカル側コネクタ端子部、１４ｃ  接地用端子、１５  検出回路、１５ａ  検出用配線、１５ｂ  プルアップ抵抗、１６  第２検出回路、１６ａ  検出用配線、１６ｂ  第２プルアップ抵抗、１７，１８  接地端子
【図１】
2010134580.tif 000003