(57)【要約】【構成】メモリアクセス装置１０は、プロセッサ１２とＩ／Ｆ回路１４とメモリ制御回路１６とを備える。プロセッサ１２は、メモリアクセス要求を発行するアクセス要求発生回路１２ｂを備える。Ｉ／Ｆ回路１４は、プロセッサ１２から出力されたメモリアクセス要求をクロック信号に応答して保持するＦ／Ｆ回路２４〜３０を備える。メモリ制御回路１６は、Ｆ／Ｆ回路２４〜３０によって保持されたメモリアクセス要求に従うアクセス処理を実行するアクセス処理回路１６ａを備える。【効果】メモリアクセス要求をクロック信号に応答して保持することで、メモリアクセス要求の転送動作の遅延をクロック信号の周期まで短縮される。これによって、メモリアクセス処理の高速化が図られる。【選択図】図１
2010113435.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサとＩ／Ｆとメモリ制御回路とを備えるメモリアクセス装置であって、
前記プロセッサはメモリアクセス要求を発行する発行手段を備え、
前記Ｉ／Ｆは前記発行手段によって発行されたメモリアクセス要求をクロック信号に応答して保持する第１保持手段を備え、そして
前記メモリ制御回路は前記第１保持手段によって保持されたメモリアクセス要求に従うアクセス処理を実行する処理手段を備える、メモリアクセス装置。
【請求項２】
前記メモリ制御回路は前記処理手段の処理状態を参照して第１レディ／ビジー信号を出力する第１出力手段をさらに備え、
前記Ｉ／Ｆは前記発行手段によって発行されたメモリアクセス要求と前記第１出力手段によって出力された第１レディ／ビジー信号とに基づいて応答信号を作成する作成手段をさらに備え、そして
前記プロセッサは前記作成手段によって作成された応答信号に基づいて第２レディ／ビジー信号を出力する第２出力手段をさらに備える、請求項１記載のメモリアクセス装置。
【請求項３】
前記Ｉ／Ｆは前記第２出力手段によって出力された第２レディ／ビジー信号を前記クロック信号に応答して保持する第２保持手段をさらに備え、
前記処理手段は前記第２保持手段によって保持された第２レディ／ビジー信号を参照して前記アクセス処理を実行する、請求項２記載のメモリアクセス装置。
【請求項４】
前記作成手段は、前記第１保持手段によって保持されたメモリアクセス要求の状態を識別する状態識別信号を作成する第１信号作成手段、および前記第１信号作成手段によって作成された状態識別信号と前記第１出力手段によって出力された第１レディ／ビジー信号とに論理積を施して前記応答信号を作成する第２信号作成手段を含む、請求項２または３記載のメモリアクセス装置。
【請求項５】
前記メモリアクセス要求はアクセスデータのワード数が記述されたワード数情報を含み、
前記第１信号作成手段は前記ワード数情報に応じて異なる状態識別信号を作成する、請求項４記載のメモリアクセス装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリアクセス装置に関し、特に、プロセッサによって発行されたメモリアクセス要求に従うアクセス処理をメモリ制御回路と協働して実行する、メモリアクセス装置に関する。
【背景技術】
【０００２】
この種の装置の一例が、特許文献１に開示されている。この背景技術によれば、複数の要求元からそれぞれ発行された複数のリクエストが調停回路によって調停される。メモリアクセス回路は、調停回路によって書き込みリクエストが承認されたとき、ＳＤＲＡＭに所望のデータを書き込む。メモリアクセス回路はまた、調停回路によって読み出しリクエストが承認されたとき、ＳＤＲＡＭから所望のデータを読み出す。
【特許文献１】特開２００６−３３０８０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、背景技術では、要求元と調停回路とを結ぶ信号線の品質に起因してリクエストの転送動作に遅延が生じ、これによってメモリアクセス処理の高速化が妨げられるおそれがある。
【０００４】
それゆえに、この発明の主たる目的は、メモリアクセス処理の高速化を実現できる、メモリアクセス装置を提供することである。
【課題を解決するための手段】
【０００５】
この発明に従うメモリアクセス装置(10：実施例で相当する参照符号。以下同じ)は、プロセッサ(12)とＩ／Ｆ(14)とメモリ制御回路(16)とを備えるメモリアクセス装置(10)であって、プロセッサはメモリアクセス要求を発行する発行手段(12b)を備え、Ｉ／Ｆは発行手段によって発行されたメモリアクセス要求をクロック信号に応答して保持する第１保持手段(24~30)を備え、そしてメモリ制御回路は第１保持手段によって保持されたメモリアクセス要求に従うアクセス処理を実行する処理手段(16a)を備える。
【０００６】
メモリアクセス装置は、プロセッサとＩ／Ｆとメモリ制御回路とを備える。プロセッサはメモリアクセス要求を発行する発行手段を備え、Ｉ／Ｆは発行手段によって発行されたメモリアクセス要求をクロック信号に応答して保持する第１保持手段を備え、そしてメモリ制御回路は第１保持手段によって保持されたメモリアクセス要求に従うアクセス処理を実行する処理手段を備える。
【０００７】
メモリアクセス要求をクロック信号に応答して保持することで、メモリアクセス要求の転送動作の遅延をクロック信号の周期まで短縮される。これによって、メモリアクセス処理の高速化が図られる。
【０００８】
好ましくは、メモリ制御回路は処理手段の処理状態を参照して第１レディ／ビジー信号を出力する第１出力手段(16b)をさらに備え、Ｉ／Ｆは発行手段によって発行されたメモリアクセス要求と第１出力手段によって出力された第１レディ／ビジー信号とに基づいて応答信号を作成する作成手段(34)をさらに備え、そしてプロセッサは作成手段によって作成された応答信号に基づいて第２レディ／ビジー信号を出力する第２出力手段(12c)をさらに備える。
【０００９】
或る局面では、Ｉ／Ｆは第２出力手段によって出力された第２レディ／ビジー信号をクロック信号に応答して保持する第２保持手段(32)をさらに備え、処理手段は第２保持手段によって保持された第２レディ／ビジー信号を参照してアクセス処理を実行する。
【００１０】
他の局面では、作成手段は、第１保持手段によって保持されたメモリアクセス要求の状態を識別する状態識別信号を作成する第１信号作成手段(36, 38)、および第１信号作成手段によって作成された状態識別信号と第１出力手段によって出力された第１レディ／ビジー信号とに論理積を施して応答信号を作成する第２信号作成手段(40)を含む。
【００１１】
さらに好ましくは、メモリアクセス要求はアクセスデータのワード数が記述されたワード数情報を含み、第１信号作成手段はワード数情報に応じて異なる状態識別信号を作成する。
【発明の効果】
【００１２】
この発明によれば、メモリアクセス要求をクロック信号に応答して保持するようにしたため、メモリアクセス要求の転送動作の遅延をクロック信号の周期まで短縮される。これによって、メモリアクセス処理の高速化が図られる。
【００１３】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００１４】
図１を参照して、この実施例のメモリアクセス装置１０は、クロック信号を発生するクロック発生器１８を含む。クロック発生器２０によって発生されたクロック信号は、タイミング制御のためにプロセッサ１２，Ｉ／Ｆ回路１４およびメモリ制御回路１６に与えられる。
【００１５】
プロセッサ１２に設けられたアクセス要求発生回路１２ｂは、ＳＤＲＡＭ２０に対するデータ書き込みまたはＳＤＲＡＭ２０からのデータ読み出しを実行するとき、Ｉ／Ｆ回路１４に向けてメモリアクセス要求を発行する。発行されたメモリアクセス要求は、Ｉ／Ｆ回路１４に設けられたＦ／Ｆ回路２４〜３０によって一時的に保持され、その後にメモリ制御回路１６のアクセス処理回路１６ａに向けて出力される。アクセス処理回路１６ａは、Ｉ／Ｆ回路１４から与えられたメモリアクセス要求に従って、所望のデータをＳＤＲＡＭ２０に書き込み、或いはＳＤＲＡＭ２０に格納された所望のデータを読み出す。
【００１６】
データ書き込みの対象となる所望のデータは、プロセッサ１２に設けられたＷＲＩＴＥデータ作成回路１２ａによって作成され、Ｉ／Ｆ回路１４に設けられたＦ／Ｆ回路２２を経てアクセス処理回路１６ａに与えられる。また、アクセス処理回路１６ａによってＳＤＲＡＭ２０から読み出された所望のデータは、Ｉ／Ｆ回路１４を経てプロセッサ１２に与えられ、プロセッサ１２に設けられたメモリ１２ｄに書き込まれる。
【００１７】
メモリ制御回路１６に設けられたＲＥＡＤＹ／ＢＵＳＹ発生回路１６ｂは、アクセス処理回路１６ａによって実行されるアクセス処理を参照して第１レディ／ビジー信号を作成し、作成された第１レディ／ビジー信号をＩ／Ｆ回路１４に向けて出力する。Ｉ／Ｆ回路１４に設けられた応答信号作成回路３４は、プロセッサ１２から与えられた上述のメモリアクセス要求とＲＥＡＤＹ／ＢＵＳＹ発生回路１６ｂから与えられた第１レディ／ビジー信号とに基づいて応答信号を作成し、作成された応答信号をプロセッサ１２に与える。
【００１８】
プロセッサ１２のＲＥＡＤＹ／ＢＵＳＹ発生回路１２ｃは、Ｉ／Ｆ回路１４から与えられた応答信号に基づいて第２レディ／ビジー信号を作成する。作成された第２レディ／ビジー信号は、Ｉ／Ｆ回路１４に設けられたＦ／Ｆ回路３２を経て、メモリ制御回路１６のアクセス処理回路１６ａに与えられる。アクセス処理回路１６ａは、与えられた第２レディ／ビジー信号を参照してアクセス処理を実行する。こうしてやり取りされる第１レディ／ビジー信号および第２レディ／ビジー信号によって、プロセッサ１２とメモリ制御回路１６との間で連携が確保される。
【００１９】
Ｉ／Ｆ回路１４は、図２に示すように構成される。プロセッサ１２から与えられるメモリアクセス要求は、アドレス情報，転送モード情報，転送状態情報および書き込み／読み出し情報を含む。アドレス情報には、アクセス先のアドレスが記述される。転送モード情報には、書き込み／読み出しの対象となるデータのワード数が“１ワード”および“２ワード以上”のいずれであるかを識別する情報が記述される。転送状態情報には、現時点の書き込み／読み出しに係るデータが“１ワード目”であるか“２ワード目以降”であるかを識別する情報が記述される。書き込み／読み出し情報には、今回のアクセスが“データ書き込み”および“データ読み出し”のいずれであるかを識別する情報が記述される。
【００２０】
アドレス情報は、Ｆ／Ｆ回路２４を経てメモリ制御回路１６に出力される。転送モード情報は、Ｆ／Ｆ回路２６を経てメモリ制御回路１６に出力される。転送状態情報は、Ｆ／Ｆ回路２８を経てメモリ制御回路１６に出力される。書き込み／読み出し情報は、Ｆ／Ｆ回路３０を経てメモリ制御回路１６に出力される。なお、転送モード情報，転送状態情報および書き込み／読み出し情報は、総括して“各種制御情報”と定義する。
【００２１】
各種制御情報はまた、状態判別回路３６に与えられる。状態判別回路３６は、与えられた各種制御情報に基づいて現在のアクセス要求状態を判別し、状態判別信号を出力する。出力された状態判別信号は、Ｆ／Ｆ回路３８を介してＡＮＤゲート４０に与えられる。ＡＮＤゲートは、Ｆ／Ｆ回路３８から与えられた状態判別信号とメモリ制御回路１６から与えられた第１レディ／ビジー信号とに論理積を施して応答信号を作成し、作成された応答信号をプロセッサ１２に向けて出力する。
【００２２】
なお、上述のように、データ書き込みの対象となるデータはＦ／Ｆ回路２２を介してメモリ制御回路１６に出力され、第２レディ／ビジー信号はＦ／Ｆ回路３２を介してメモリ制御回路１６に出力され、そしてＳＤＲＡＭ２０から読み出されたデータはそのままプロセッサ１２に出力される。また、Ｆ／Ｆ回路２２〜３２および３８は、クロック発生回路１８から出力されたクロック信号に同期してＦ／Ｆ動作を実行する。
【００２３】
状態判別回路３６は、図３に示すように構成される。各種制御情報は、先頭転送回路４２および書き込み転送回路４４の各々に与えられる。先頭転送回路４２および書き込み転送回路４４は、表１に示す要領で“０”または“１”を出力する。
【表１】
2010113435.tif 000003
【００２４】
表１によれば、先頭転送回路４２は、データ書き込みおよびデータ読み出しの各々が実行されるとき、１ワード目のメモリアクセス要求に対応して
“１”を出力する。また、書き込み転送回路４４は、データ書き込みが実行されるとき、２ワード目以降のメモリアクセス要求に対応して“１”を出力する。
【００２５】
先頭転送回路４２および書き込み転送回路４４の出力はＥＸＯＲ回路４６によって排他的論理和処理を施される。演算結果は、状態判別信号としてＥＸＯＲ回路４６から出力される。
【００２６】
参考までに、表１において注目される動作をデータ読み出しおよびデータ書き込みの各々に対応して表２に示す。
【表２】
2010113435.tif 000004
【００２７】
表２によれば、データ読み出しでは、ワード数に関係なく先頭転送回路４２の出力動作のみが注目される。一方、データ書き込みでは、ワード数が“１”であるとき先頭転送回路４２の出力動作のみが注目され、ワード数が“２以上”であるとき先頭転送回路４２および書き込み転送回路４４の両方の出力動作が注目される。
【００２８】
この結果、１ワードのデータ書き込みは図４（Ａ）〜図４（Ｍ）に示す要領で実行され、１ワードのデータ読み出しは図５（Ａ）〜図５（Ｌ）に示す要領で実行される。また、３ワードのデータ書き込みは図６（Ａ）〜図６（Ｍ）に示す要領で実行され、３ワードのデータ読み出しは図７（Ａ）〜図７（Ｌ）に示す要領で実行される。
【００２９】
図４（Ａ）〜図４（Ｍ）を参照して、アドレス情報および各種制御情報が図４（Ｂ）および図４（Ｃ）に示すタイミングでＦ／Ｆ回路２４およびＦ／Ｆ回路２６〜３０に与えられ、かつ書き込み対象である１ワードのデータが図４（Ｆ）に示すタイミングでＦ／Ｆ回路２２に与えられた場合、アドレス情報，各種制御情報および書き込みデータは、図４（Ａ）に示すクロック信号に応答して、図４（Ｄ），図４（Ｅ）および図４（Ｇ）に示すタイミングでＦ／Ｆ回路２４，Ｆ／Ｆ回路２６〜３０およびＦ／Ｆ回路２２から出力される。つまり、プロセッサ１２から与えられたアドレス情報，各種制御情報および書き込みデータは、１クロック周期の遅れでＩ／Ｆ１４から出力される。
【００３０】
状態判別回路３６は、図４（Ｃ）に示す各種制御情報に基づいて、図４（Ｈ）に示す状態判別信号を作成する。作成された状態判別信号はＦ／Ｆ回路３８によって１クロック周期だけ遅延し、Ｆ／Ｆ回路３８からは図４（Ｉ）に示すタイミングで状態判別信号が出力される。
【００３１】
メモリ制御回路１６は、Ｉ／Ｆ１４から与えられた各種制御情報に基づいて、図４（Ｊ）に示す第１レディ／ビジー信号を出力する。ＡＮＤゲート４０は、図４（Ｉ）に示す状態判別信号と図４（Ｊ）に示す第１レディ／ビジー信号とに論理積を施し、図４（Ｋ）に示す応答信号をプロセッサ１２に向けて出力する。
【００３２】
プロセッサ１２に設けられたＲＥＡＤＹ／ＢＵＳＹ発生回路１２ｃは、図４（Ｋ）に示す応答信号に基づいて図４（Ｌ）に示す第２レディ／ビジー信号を作成する。作成された第２レディ／ビジー信号は、Ｆ／Ｆ回路３２によって１クロック周期だけ遅延される。この結果、第２レディ／ビジー信号は、図４（Ｍ）に示すタイミングでＦ／Ｆ回路３２からメモリ制御回路１６に向けて出力される。
【００３３】
図５（Ａ）〜図５（Ｌ）を参照して、アドレス情報および各種制御情報が図５（Ｂ）および図５（Ｃ）に示すタイミングでＦ／Ｆ回路２４およびＦ／Ｆ回路２６〜３０に与えられた場合、アドレス情報および各種制御情報は、図５（Ａ）に示すクロック信号に応答して、図５（Ｄ）および図５（Ｅ）に示すタイミングで（つまり１クロック周期の遅れで）Ｆ／Ｆ回路２４およびＦ／Ｆ回路２６〜３０から出力される。
【００３４】
状態判別回路３６は、図５（Ｃ）に示す各種制御情報に基づいて、図５（Ｇ）に示す状態判別信号を作成する。作成された状態判別信号は、Ｆ／Ｆ回路３８によって１クロック周期だけ遅延し、図５（Ｈ）に示すタイミングでＦ／Ｆ回路３８から出力される。
【００３５】
メモリ制御回路１６は、Ｉ／Ｆ１４から与えられた各種制御情報に基づいて、図５（Ｉ）に示す第１レディ／ビジー信号を出力する。ＡＮＤゲート４０は、図５（Ｈ）に示す状態判別信号と図５（Ｉ）に示す第１レディ／ビジー信号とに論理積を施し、図５（Ｊ）に示す応答信号をプロセッサ１２に向けて出力する。
【００３６】
プロセッサ１２のＲＥＡＤＹ／ＢＵＳＹ発生回路１２ｃは、図５（Ｊ）に示す応答信号に基づいて図５（Ｋ）に示す第２レディ／ビジー信号を作成する。作成された第２レディ／ビジー信号は、Ｆ／Ｆ回路３２によって１クロック周期だけ遅延され、図５（Ｌ）に示すタイミングでメモリ制御回路１６に向けて出力される。
【００３７】
図６（Ａ）〜図６（Ｍ）を参照して、３ワードに対応するアドレス情報および各種制御情報が図６（Ｂ）および図６（Ｃ）に示すタイミングでＦ／Ｆ回路２４およびＦ／Ｆ回路２６〜３０に与えられ、かつ書き込み対象である３ワードのデータが図６（Ｆ）に示すタイミングでＦ／Ｆ回路２２に与えられた場合、アドレス情報，各種制御情報および書き込みデータは、図６（Ａ）に示すクロック信号に応答して、図６（Ｄ），図６（Ｅ）および図６（Ｇ）に示すタイミングで（つまり１クロック周期の遅れで）Ｆ／Ｆ回路２４，Ｆ／Ｆ回路２６〜３０およびＦ／Ｆ回路２２から出力される。
【００３８】
状態判別回路３６は、図６（Ｃ）に示す各種制御情報に基づいて、図６（Ｈ）に示すように間欠的に３回立ち下がる状態判別信号を作成する。作成された状態判別信号は、Ｆ／Ｆ回路３８によって１クロック周期だけ遅延し、図６（Ｉ）に示すタイミングでＦ／Ｆ回路３８から出力される。
【００３９】
メモリ制御回路１６は、Ｉ／Ｆ１４から与えられた各種制御情報に基づいて、図６（Ｊ）に示す第１レディ／ビジー信号を出力する。ＡＮＤゲート４０は、図６（Ｉ）に示す状態判別信号と図６（Ｊ）に示す第１レディ／ビジー信号とに論理積を施し、図６（Ｋ）に示す応答信号をプロセッサ１２に向けて出力する。
【００４０】
ＲＥＡＤＹ／ＢＵＳＹ発生回路１２ｃは、図６（Ｋ）に示す応答信号に基づいて図６（Ｌ）に示す第２レディ／ビジー信号を作成する。作成された第２レディ／ビジー信号は、Ｆ／Ｆ回路３２によって１クロック周期だけ遅延される。この結果、第２レディ／ビジー信号は、図６（Ｍ）に示すタイミングでＦ／Ｆ回路３２からメモリ制御回路１６に向けて出力される。
【００４１】
図７（Ａ）〜図７（Ｌ）を参照して、３ワードに対応するアドレス情報および各種制御情報が図７（Ｂ）および図７（Ｃ）に示すタイミングでＦ／Ｆ回路２４およびＦ／Ｆ回路２６〜３０に与えられた場合、アドレス情報および各種制御情報は、図７（Ａ）に示すクロック信号に応答して、図７（Ｄ）および図７（Ｅ）に示すタイミングでＦ／Ｆ回路２４およびＦ／Ｆ回路２６〜３０から出力される。
【００４２】
状態判別回路３６は、図７（Ｃ）に示す各種制御情報に基づいて、図７（Ｇ）に示す状態判別信号を作成する。作成された状態判別信号は、Ｆ／Ｆ回路３８によって１クロック周期だけ遅延し、図７（Ｈ）に示すタイミングでＦ／Ｆ回路３８から出力される。
【００４３】
メモリ制御回路１６は、Ｉ／Ｆ１４から与えられた各種制御情報に基づいて、図７（Ｉ）に示す第１レディ／ビジー信号を出力する。ＡＮＤゲート４０は、図７（Ｈ）に示す状態判別信号と図７（Ｉ）に示す第１レディ／ビジー信号とに論理積を施し、図７（Ｊ）に示す応答信号をプロセッサ１２に向けて出力する。
【００４４】
ＲＥＡＤＹ／ＢＵＳＹ発生回路１２ｃは、図７（Ｊ）に示す応答信号に基づいて図７（Ｋ）に示す第２レディ／ビジー信号を作成する。作成された第２レディ／ビジー信号は、Ｆ／Ｆ回路３２によって１クロック周期だけ遅延され、図７（Ｌ）に示すタイミングでメモリ制御回路１６に向けて出力される。
【００４５】
以上の説明から分かるように、メモリアクセス装置１０は、プロセッサ１２とＩ／Ｆ回路１４とメモリ制御回路１６とを備える。プロセッサ１２は、メモリアクセス要求を発行するアクセス要求発生回路１２ｂを備える。Ｉ／Ｆ回路１４は、プロセッサ１２から出力されたメモリアクセス要求をクロック信号に応答して保持するＦ／Ｆ回路２４〜３０を備える。メモリ制御回路１６は、Ｆ／Ｆ回路２４〜３０によって保持されたメモリアクセス要求に従うアクセス処理を実行するアクセス処理回路１６ａを備える。
【００４６】
また、メモリ制御回路１６は、アクセス処理回路１６ａの処理状態を参照して第１レディ／ビジー信号を出力するＲＥＡＤＹ／ＢＵＳＹ発生回路１６ｂをさらに備える。Ｉ／Ｆ回路１４は、アクセス要求発生回路１２ｂから出力されたメモリアクセス要求とＲＥＡＤＹ／ＢＵＳＹ発生回路１６ｂから出力された第１レディ／ビジー信号とに基づいて応答信号を作成する応答信号作成回路３４をさらに備える。プロセッサ１２は応答信号作成回路３４によって作成された応答信号に基づいて第２レディ／ビジー信号を出力するＲＥＡＤＹ／ＢＵＳＹ発生回路１２ｃをさらに備える。
【００４７】
さらに、Ｉ／Ｆ回路１４は、ＲＥＡＤＹ／ＢＵＳＹ発生回路から出力された第２レディ／ビジー信号をクロック信号に応答して保持するＦ／Ｆ回路３２をさらに備える。アクセス処理回路１６ａは、Ｆ／Ｆ回路３２によって保持された第２レディ／ビジー信号を参照してアクセス処理を実行する。
【００４８】
また、応答信号作成回路３４は、Ｆ／Ｆ回路２６〜３０によって保持されたメモリアクセス要求の状態を判別する状態判別信号を作成する状態判別回路３６と、作成された状態判別信号をクロック信号に応答して保持するＦ／Ｆ回路３８と、Ｆ／Ｆ回路３８によって保持された状態判別信号とＲＥＡＤＹ／ＢＵＳＹ発生回路１６ｂから出力された第１レディ／ビジー信号とに論理積を施して応答信号を作成するＡＮＤゲート４０とを含む。
【００４９】
メモリアクセス要求をクロック信号に応答して保持することで、メモリアクセス要求の転送動作の遅延をクロック信号の周期まで短縮される。これによって、メモリアクセス処理の高速化が図られる。
【００５０】
また、メモリアクセス要求と第１レディ／ビジー信号とに基づいて応答信号を作成し、応答信号に基づいて第２レディ／ビジー信号を作成することで、プロセッサ１２とメモリ制御回路１６との間で連携を確保することができる。
【図面の簡単な説明】
【００５１】
【図１】この発明の一実施例の構成を示すブロック図である。
【図２】図１実施例に適用されるＩ／Ｆの構成の一例を示すブロック図である。
【図３】図２実施例に適用される状態判別回路の構成の一例を示すブロック図である。
【図４】（Ａ）はクロックの出力動作の一例を示すタイミング図であり、（Ｂ）はプロセッサからのアドレスの出力動作の一例を示すタイミング図であり、（Ｃ）はプロセッサからの各種制御情報の出力動作の一例を示すタイミング図であり、（Ｄ）はＦ／Ｆ回路からのアドレスの出力動作の一例を示すタイミング図であり、（Ｅ）はＦ／Ｆ回路からの各種制御情報の出力動作の一例を示すタイミング図であり、（Ｆ）はプロセッサからの書き込みデータの出力動作の一例を示すタイミング図であり、（Ｇ）はＦ／Ｆ回路からの書き込みデータの出力動作の一例を示すタイミング図であり、（Ｈ）は状態判別回路からの状態判別信号の出力動作の一例を示すタイミング図であり、（Ｉ）はＦ／Ｆ回路からの状態判別信号の出力動作の一例を示すタイミング図であり、（Ｊ）はメモリ制御回路からの第１レディ／ビジー信号の出力動作の一例を示すタイミング図であり、（Ｋ）はＡＮＤゲートからの応答信号の出力動作の一例を示すタイミング図であり、（Ｌ）はプロセッサからの第２レディ／ビジー信号の出力動作の一例を示すタイミング図であり、（Ｍ）はＦ／Ｆ回路からの第２レディ／ビジー信号の出力動作の一例を示すタイミング図である。
【図５】（Ａ）はクロックの出力動作の一例を示すタイミング図であり、（Ｂ）はプロセッサからのアドレスの出力動作の一例を示すタイミング図であり、（Ｃ）はプロセッサからの各種制御情報の出力動作の一例を示すタイミング図であり、（Ｄ）はＦ／Ｆ回路からのアドレスの出力動作の一例を示すタイミング図であり、（Ｅ）はＦ／Ｆ回路からの各種制御情報の出力動作の一例を示すタイミング図であり、（Ｆ）はメモリ制御回路からの読み出しデータの出力動作の一例を示すタイミング図であり、（Ｇ）は状態判別回路からの状態判別信号の出力動作の一例を示すタイミング図であり、（Ｈ）はＦ／Ｆ回路からの状態判別信号の出力動作の一例を示すタイミング図であり、（Ｉ）はメモリ制御回路からの第１レディ／ビジー信号の出力動作の一例を示すタイミング図であり、（Ｊ）はＡＮＤゲートからの応答信号の出力動作の一例を示すタイミング図であり、（Ｋ）はプロセッサからの第２レディ／ビジー信号の出力動作の一例を示すタイミング図であり、（Ｌ）はＦ／Ｆ回路からの第２レディ／ビジー信号の出力動作の一例を示すタイミング図である。
【図６】（Ａ）はクロックの出力動作の他の一例を示すタイミング図であり、（Ｂ）はプロセッサからのアドレスの出力動作の他の一例を示すタイミング図であり、（Ｃ）はプロセッサからの各種制御情報の出力動作の他の一例を示すタイミング図であり、（Ｄ）はＦ／Ｆ回路からのアドレスの出力動作の他の一例を示すタイミング図であり、（Ｅ）はＦ／Ｆ回路からの各種制御情報の出力動作の他の一例を示すタイミング図であり、（Ｆ）はプロセッサからの書き込みデータの出力動作の他の一例を示すタイミング図であり、（Ｇ）はＦ／Ｆ回路からの書き込みデータの出力動作の他の一例を示すタイミング図であり、（Ｈ）は状態判別回路からの状態判別信号の出力動作の他の一例を示すタイミング図であり、（Ｉ）はＦ／Ｆ回路からの状態判別信号の出力動作の他の一例を示すタイミング図であり、（Ｊ）はメモリ制御回路からの第１レディ／ビジー信号の出力動作の他の一例を示すタイミング図であり、（Ｋ）はＡＮＤゲートからの応答信号の出力動作の他の一例を示すタイミング図であり、（Ｌ）はプロセッサからの第２レディ／ビジー信号の出力動作の他の一例を示すタイミング図であり、（Ｍ）はＦ／Ｆ回路からの第２レディ／ビジー信号の出力動作の他の一例を示すタイミング図である。
【図７】（Ａ）はクロックの出力動作の他の一例を示すタイミング図であり、（Ｂ）はプロセッサからのアドレスの出力動作の他の一例を示すタイミング図であり、（Ｃ）はプロセッサからの各種制御情報の出力動作の他の一例を示すタイミング図であり、（Ｄ）はＦ／Ｆ回路からのアドレスの出力動作の他の一例を示すタイミング図であり、（Ｅ）はＦ／Ｆ回路からの各種制御情報の出力動作の他の一例を示すタイミング図であり、（Ｆ）はメモリ制御回路からの読み出しデータの出力動作の他の一例を示すタイミング図であり、（Ｇ）は状態判別回路からの状態判別信号の出力動作の他の一例を示すタイミング図であり、（Ｈ）はＦ／Ｆ回路からの状態判別信号の出力動作の他の一例を示すタイミング図であり、（Ｉ）はメモリ制御回路からの第１レディ／ビジー信号の出力動作の他の一例を示すタイミング図であり、（Ｊ）はＡＮＤゲートからの応答信号の出力動作の他の一例を示すタイミング図であり、（Ｋ）はプロセッサからの第２レディ／ビジー信号の出力動作の他の一例を示すタイミング図であり、（Ｌ）はＦ／Ｆ回路からの第２レディ／ビジー信号の出力動作の他の一例を示すタイミング図である。
【符号の説明】
【００５２】
１０  …メモリアクセス装置
１２  …プロセッサ
１４  …Ｉ／Ｆ回路
１６  …メモリ制御回路
１８  …クロック発生器
２０  …ＳＤＲＡＭ
２２〜３２  …Ｆ／Ｆ回路
３４  …応答信号作成回路
【図１】
2010113435.tif 000005
【図２】
2010113435.tif 000006
【図３】
2010113435.tif 000007
【図４】
2010113435.tif 000008
【図５】
2010113435.tif 000009
【図６】
2010113435.tif 000010
【図７】
2010113435.tif 000011