(57)【要約】【課題】外部装置側の電源電圧の低下に伴う処理を安定に行う。【解決手段】外部の電源に接続する電源端子１１と、電源端子１１における電源電圧の絶対値が所定の値以上であるか否かを検出する電圧検出回路１２と、電源電圧の絶対値が所定の値未満である場合にその旨の情報を保持するレジスタ１３と、レジスタ１３に保持された情報を外部から読み出し可能とする出力端子１５と、を備える。【選択図】図１
2010134836.tif 000002
【特許請求の範囲】
【請求項１】
外部電源に接続可能とする外部端子と、
前記外部端子における電源電圧の絶対値が所定の値以上であるか否かを検出する電圧検出回路と、
前記電源電圧の絶対値が所定の値未満である場合にその旨の情報を保持する保持回路と、
前記保持回路に保持された前記情報を外部から読み出し可能とする出力端子と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記外部電源に接続し、前記電源電圧の絶対値が所定の値以上の場合に動作可能となる中央処理装置と、
前記中央処理装置によって書き込みがなされる出力ポートと、
前記中央処理装置によって前記保持回路および前記出力ポートの出力のいずれか一方を選択して前記出力端子に接続する選択回路と、
をさらに備えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記電圧検出回路は、前記中央処理装置によって前記所定の値を可変に設定可能であることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記中央処理装置に対して割り込みを通知可能とする割り込みレジスタと、
外部装置と通信するポート回路と、
をさらに備え、
前記電圧検出回路は、前記電源電圧の絶対値が所定の値未満である場合に前記割り込みレジスタに対して割り込みを発生するように通知し、
前記中央処理装置は、前記割り込みを契機として前記ポート回路を介して外部装置に前記電源電圧の絶対値が所定の値未満である旨を通知することを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
１チップ構成のマイクロプロセッサとして機能する請求項２乃至４のいずれか一に記載の半導体集積回路装置。
【請求項６】
請求項２乃至４のいずれか一に記載の半導体集積回路装置が外部装置に通知する方法であって、
前記電圧検出回路における所定の値を第１の値に設定するステップと、
前記電源電圧の絶対値が第１の値未満となった場合に外部装置に通知するステップと、
前記保持回路の出力を選択して前記出力端子に接続するステップと、
前記電圧検出回路における所定の値を前記第１の値より小さな第２の値に設定するステップと、
前記情報を外部から読み出し可能とするステップと、
前記電源電圧の絶対値が第２の値未満となった場合にその旨の前記情報を保持するステップと、
を含むことを特徴とする半導体集積回路装置における外部への通知方法。
【請求項７】
請求項２乃至４のいずれか一に記載の半導体集積回路装置における中央処理装置に、
前記電圧検出回路における所定の値を第１の値に設定する処理と、
前記電源電圧の絶対値が第１の値未満となった場合に外部装置に通知する処理と、
前記保持回路の出力を選択して前記出力端子に接続する処理と、
前記電圧検出回路における所定の値を前記第１の値より小さな第２の値に設定する処理と、
前記情報を外部から読み出し可能とする処理と、
を実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、電源電圧を検出する機能を有する半導体集積回路装置に係る。
【背景技術】
【０００２】
様々な電子機器等において、マイクロコンピュータが内蔵され種々の機能を実現している。このような電子機器、特に携帯型の電子機器にあっては、電源の電圧が低下した場合に、マイクロコンピュータは、電源供給停止に備え、種々の処理を行うと共に、電源電圧低下の情報を外部に通知する機能を備えることが多い。
【０００３】
このような電源電圧の低下の情報を外部に通知する機能として、特許文献１に記載の低電圧検出システムは、電源供給ピンの電圧が所定の電圧を下回った場合に割り込みを発生する割り込みハンドラを設けている。低電圧検出システム内の中央処理装置（ＣＰＵ）は、この割り込みによって電源電圧の低下の情報を外部に通知することができる。
【０００４】
【特許文献１】特表２００６−５０６６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
特許文献１に記載の低電圧検出システムは、ＣＰＵによって電源電圧の低下の割り込み処理を行うことで電源電圧の低下の情報を外部装置に通知する。このため、ＣＰＵは、割り込みに伴うプログラムを実行しなければならず、外部装置への通知に所定の時間がかかる。したがって、外部装置が低電圧検出システムと共通の電源を用いているような場合であって、電源電圧が急速に低下すると、外部装置側の電源電圧の低下に伴う処理が安定に実行できなくなる虞がある。
【課題を解決するための手段】
【０００７】
本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、外部電源に接続可能とする外部端子と、外部端子における電源電圧の絶対値が所定の値以上であるか否かを検出する電圧検出回路と、電源電圧の絶対値が所定の値未満である場合にその旨の情報を保持する保持回路と、保持回路に保持された情報を外部から読み出し可能とする出力端子と、を備える。
【発明の効果】
【０００８】
本発明によれば、電源電圧の低下の情報をＣＰＵを介さずに即時に直接的に外部に通知する。したがって、外部装置側の電源電圧の低下に伴う処理が安定になされる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態に係る半導体集積回路装置は、外部電源に接続可能とする外部端子（図１の電源端子１１）と、外部端子における電源電圧の絶対値が所定の値以上であるか否かを検出する電圧検出回路（図１の１２）と、電源電圧の絶対値が所定の値未満である場合にその旨の情報を保持する保持回路（図１のレジスタ１３）と、保持回路に保持された情報を外部から読み出し可能とする出力端子（図１の１５）と、を備える。
【００１０】
半導体集積回路装置において、電源端子に電源を接続し、電源電圧の絶対値が所定の値以上の場合に動作可能となる中央処理装置（図１のＣＰＵ１６）と、中央処理装置によって書き込みがなされる出力ポート（図１の出力ラッチ回路１９）と、中央処理装置によって保持回路および出力ポートの出力のいずれか一方を選択して出力端子に接続する選択回路（図１のセレクタ１４）と、をさらに備えるようにしてもよい。
【００１１】
半導体集積回路装置において、電圧検出回路は、中央処理装置によって所定の値を可変に設定可能であることが好ましい。
【００１２】
半導体集積回路装置において、中央処理装置に対して割り込みを通知可能とする割り込みレジスタ（図３の割り込みフラグレジスタ２１）と、外部装置と通信するポート回路（図３のポート制御回路２２）と、をさらに備え、電圧検出回路は、電源電圧の絶対値が所定の値未満である場合に割り込みレジスタに対して割り込みを発生するように通知し、中央処理装置は、割り込みを契機としてポート回路を介して外部装置に電源電圧の絶対値が所定の値未満である旨を通知するようにしてもよい。
【００１３】
上記の半導体集積回路装置を１チップ構成のマイクロプロセッサとして機能させてもよい。
【００１４】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１５】
図１は、本発明の第１の実施例に係る半導体集積回路装置の構成を示すブロック図である。図１において、半導体集積回路装置１０は、電源端子１１、電圧検出回路１２、レジスタ１３、１８、セレクタ１４、出力端子１５、ＣＰＵ１６、電圧検出回路動作レジスタ１７、出力ラッチ回路１９を備える。
【００１６】
電源端子１１は、例えば電池などの外部の電源に接続され、半導体集積回路装置１０に電源電圧Ｖｄｄを供給する。電圧検出回路１２は、ＣＰＵ１６によって電圧検出回路動作レジスタ１７がセットされている場合に、電源端子１１の電源電圧Ｖｄｄが所定の値以上であるか否かを検出する。レジスタ１３は、電圧検出回路１２の検出結果である情報（検出フラグ）を保持する保持回路である。セレクタ１４は、ＣＰＵ１６によって設定されるレジスタ１８の内容に応じてレジスタ１３または出力ラッチ回路１９の出力信号を選択して出力端子１５に出力する。出力ラッチ回路１９は、ＣＰＵ１６によって書き込まれたデータをセレクタ１４に出力する出力ポートである。なお、電圧検出回路１２は、電源端子１１における電圧を直接検出することに限定されない。例えば、半導体集積回路装置１０は、電源端子１１とは異なる図示されない外部端子を備え、この外部端子を外部の電源相当に接続して、電圧検出回路１２は、外部端子における電圧を検出するように構成してもよいことは言うまでもない。
【００１７】
なお、電源電圧Ｖｄｄは、電圧検出回路１２以外に、レジスタ１３、１８、セレクタ１４、出力端子１５、ＣＰＵ１６、電圧検出回路動作レジスタ１７、出力ラッチ回路１９にも供給される。
【００１８】
以上のような構成の半導体集積回路装置１０は、１チップ構成のマイクロプロセッサとして機能する。
【００１９】
次に、半導体集積回路装置１０の動作について説明する。図２は、ＣＰＵ１６の動作を表すフローチャートである。なお、ＣＰＵ１６は、内蔵するプログラムを実行することで以下の処理を実現する。
【００２０】
スタートすると、ステップＳ１１において、出力端子１５を通常の出力ポートモードにする。すなわち、セレクタ１４が出力ラッチ回路１９の出力信号を選択して出力端子１５に出力するようにレジスタ１８を設定する。
【００２１】
ステップＳ１２において、電圧検出回路１２を使うか否かを判断し、使わない場合には、一連の処理を終了する。
【００２２】
電圧検出回路１２を使う場合（ステップＳ１２のＹＥＳ）、ステップＳ１３において、電圧検出回路１２の電圧検出動作を開始させるために、電圧検出回路動作レジスタ１７をセットする。
【００２３】
ステップＳ１４において、電圧検出回路１２の電圧検出動作が安定するまで所定時間待つ。
【００２４】
ステップＳ１５において、電圧検出回路１２の電圧検出結果を出力端子１５に出力するか否かを判断し、出力しない場合には、一連の処理を終了する。
【００２５】
電圧検出結果を出力端子１５に出力する場合（ステップＳ１５のＹＥＳ）、ステップＳ１６において、セレクタ１４が電圧検出回路１２の電圧検出結果を選択して出力端子１５に出力するようにレジスタ１８を設定し、一連の動作を終了する。
【００２６】
ステップＳ１６を通過した場合には、図２に示す動作の後に、電圧検出回路１２は、電源電圧Ｖｄｄが所定の値未満となったら、その旨（検出フラグ）をレジスタ１３に書き込む。レジスタ１３は、電源電圧Ｖｄｄが所定の値未満であることを示す電圧検出結果をセレクタ１４を介して出力端子１５に出力する。これらの動作は、ＣＰＵ１６の動作と関わりなくなされ、ＣＰＵ１６が電源電圧Ｖｄｄの低下によって機能しなくなる場合であっても、実行される。
【００２７】
以上のような半導体集積回路装置１０によれば、電源電圧Ｖｄｄが所定の値未満となった場合に、その旨を表す情報を、ＣＰＵ１６によらず即時に直接的に出力端子１５に出力する。したがって、電源電圧低下の情報を高速且つ高信頼で外部に通知することができる。
【実施例２】
【００２８】
図３は、本発明の第２の実施例に係るシステムの構成を示すブロック図である。図３において、システムは、２つの半導体集積回路装置１０ａ、３０で構成される。半導体集積回路装置１０ａにおいて、図１と同一の符号は、同一物を示し、その説明を省略する。半導体集積回路装置１０ａは、図１に示す半導体集積回路装置１０に対し、検出電圧設定レジスタ２０、割込フラグレジスタ２１、ポート制御回路２２、入出力端子２３をさらに備える。
【００２９】
検出電圧設定レジスタ２０は、ＣＰＵ１６ａによって設定され、電圧検出回路１２ａの検出電圧（所定の値）を変更可能とする。割込フラグレジスタ２１は、電源電圧Ｖｄｄが所定の値未満となった場合にセットされ、その旨を割り込みによってＣＰＵ１６ａに通知する。ポート制御回路２２は、入出力端子２３を介した半導体集積回路装置３０とデータの送受をＣＰＵ１６ａとの間で可能とする。
【００３０】
一方、半導体集積回路装置３０は、ＣＰＵ３１、入力端子３２、セレクタ３３、割込フラグレジスタ３４、入力ポート回路３５、レジスタ３６、入出力端子３７、ポート制御回路３８を備える。なお、半導体集積回路装置３０には、半導体集積回路装置１０ａと同じ電源電圧Ｖｄｄが供給されるものとする。
【００３１】
セレクタ３３は、半導体集積回路装置１０ａの出力端子１５から入力端子３２を介して受信するデータをレジスタ３６の内容に基づいて割込フラグレジスタ３４または入力ポート回路３５に振り分ける。割込フラグレジスタ３４は、割込フラグをＣＰＵ３１に通知する。入力ポート回路３５は、受信したデータをＣＰＵ３１に出力する。ＣＰＵ３１は、セレクタ３３における選択動作を決定するためのデータをレジスタ３６に書き込む。ポート制御回路３８は、入出力端子３７および入出力端子２３を介した半導体集積回路装置１０ａとのデータの送受をＣＰＵ３１との間で可能とする。
【００３２】
以上のようなシステム構成において、ＣＰＵ１６ａとＣＰＵ３１とは、ポート制御回路２２、入出力端子２３、３７、ポート制御回路３８を介してデータの送受を行う。また、一部のデータの送受については、出力ラッチ回路１９、セレクタ１４、出力端子１５、入力端子３２、セレクタ３３、入力ポート回路３５を介して行うことも可能である。また、電圧検出回路１２ａの検出結果情報は、レジスタ１３、セレクタ１４、出力端子１５、入力端子３２、セレクタ３３、割込フラグレジスタ３４を介してＣＰＵ３１に通知可能とされる。
【００３３】
次に、システム全体の動作について説明する。図４は、ＣＰＵ１６ａおよびＣＰＵ３１の動作を表すフローチャートである。なお、ＣＰＵ１６ａとＣＰＵ３１は、それぞれ内蔵するプログラムを実行することで以下の処理を実現する。
【００３４】
まず、ＣＰＵ１６ａの動作について説明する。スタートすると、ステップＳ２１において、出力端子１５を通常の出力ポートモードにする。すなわち、セレクタ１４が出力ラッチ回路１９の出力信号を選択して出力端子１５に出力するようにレジスタ１８を設定する。なお、ポート制御回路２２を外部と通信可能状態としておくものとする。
【００３５】
ステップＳ２２において、電圧検出回路１２ａの検出電圧の設定で不要な割り込みが発生しないように割込みを禁止する。
【００３６】
ステップＳ２３において、電圧検出回路１２ａの検出電圧を第１の値になるように検出電圧設定レジスタ２０を設定する。ここで第１の値は、電源電圧Ｖｄｄの低下の予兆を表す値であり、電源電圧Ｖｄｄが第１の値未満となっても後述の第２の値未満とならない限りＣＰＵ１６ａ等は動作する。
【００３７】
ステップＳ２４において、電圧検出回路１２ａの検出動作を開始させるように電圧検出回路動作レジスタ１７をセットする。
【００３８】
ステップＳ２５において、電圧検出回路１２の電圧検出動作が安定するまで所定時間待つ。
【００３９】
ステップＳ２６において、割込フラグレジスタ３４をクリアし、割込みを許可する。さらに、レジスタ１３の内容をクリアする。
【００４０】
ステップＳ２７において、ＣＰＵ１６ａにおける通常処理を行う。
【００４１】
ステップＳ２８において、電圧検出回路１２ａの検出電圧が第１の値未満となったか否かを監視し、第１の値以上である場合、通常処理を継続する。
【００４２】
検出電圧が第１の値未満となった場合に割込みを発生し（ステップＳ２８のＹＥＳ）、ステップＳ２９において、検出電圧が第１の値未満となった旨を、ポート制御回路２２、入出力端子２３、３７、ポート制御回路３８を介してＣＰＵ３０に通知する。
【００４３】
ステップＳ３０において、電圧検出回路１２ａの検出電圧の設定で不要な割り込みが発生しないように割込みを禁止する。
【００４４】
ステップＳ３１において、電圧検出回路１２ａの検出電圧を第１の値より小さな第２の値になるように検出電圧設定レジスタ２０を設定する。
【００４５】
ステップＳ３２において、セレクタ１４が電圧検出回路１２ａの電圧検出結果を選択して出力端子１５に出力するようにレジスタ１８を設定する。
【００４６】
ステップＳ３３において、ＨＡＬＴ命令を発行し、ＣＰＵ１６ａは動作を停止する。
【００４７】
ステップＳ３４において、電圧検出回路１２ａは、電源電圧Ｖｄｄが第２の値未満となった場合に、その旨（検出フラグ）をレジスタ１３に書き込む。レジスタ１３は、電源電圧Ｖｄｄが第２の値未満であることを示す電圧検出結果をセレクタ１４を介して出力端子１５に出力する。ＣＰＵ１６ａが動作を停止していても、以上のようなステップＳ３４の動作は、実行される。
【００４８】
次に、ＣＰＵ３１の動作について説明する。スタートすると、ステップＳ４１において、入力端子３２を通常の入力ポートモードにする。すなわち、セレクタ３３が入力端子３２の信号を選択して入力ポート回路３５に出力するようにレジスタ３６を設定する。なお、ポート制御回路３８を外部と通信可能状態としておくものとする。
【００４９】
ステップＳ４２において、ＣＰＵ３１における通常処理を行う。
【００５０】
ステップＳ４３において、半導体集積回路装置１０ａにおける電圧検出回路１２ａの検出電圧が第１の値未満となったことを表す情報をポート制御回路３８から受信したか否かを監視し、受信しない場合、通常処理を継続する。
【００５１】
電圧検出回路１２ａの検出電圧が第１の値未満となったことを表す情報を受信した場合（ステップＳ４３のＹＥＳ）、ステップＳ４４において、セレクタ３３が入力端子３２の信号を選択して割込フラグレジスタ３４に出力するようにレジスタ３６を設定する。
【００５２】
ステップＳ４５において、例えばキャッシュメモリの退避など半導体集積回路装置３０における電源電圧低下に係る処理を実行する。
【００５３】
ステップＳ４６において、電源電圧Ｖｄｄが第２の値未満であることを示す電圧検出結果信号が入力端子３２に現れ、割込フラグレジスタ３４が設定されたか否かを監視し、設定されない場合、電源電圧低下時の処理を継続する。
【００５４】
割込フラグレジスタ３４が設定された場合（ステップＳ４６のＹＥＳ）、ステップＳ４７において、ＨＡＬＴ命令を発行し、ＣＰＵ３１は動作を停止する。
【００５５】
以上のような半導体集積回路装置１０ａによれば、電源電圧Ｖｄｄが第１の値未満となった場合に、電源電圧Ｖｄｄの低下の予兆をＣＰＵ３１に通知する。そして、ＣＰＵ１６ａおよびＣＰＵ３１は、電源電圧Ｖｄｄの低下に伴って必要となる処理を予め行っておき、電源電圧Ｖｄｄが第２の値未満となった場合に、即時に動作を停止する。したがって、電源電圧の低下に伴う処理が安定になされる。
【００５６】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施例に係る半導体集積回路装置の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るＣＰＵの動作を表すフローチャートである。
【図３】本発明の第２の実施例に係るシステムの構成を示すブロック図である。
【図４】本発明の第２の実施例に係る２つのＣＰＵの動作を表すフローチャートである。
【符号の説明】
【００５８】
１０、１０ａ、３０  半導体集積回路装置
１１  電源端子
１２、１２ａ  電圧検出回路
１３、１８、３６  レジスタ
１４、３３  セレクタ
１５  出力端子
１６、１６ａ、３１  ＣＰＵ
１７  電圧検出回路動作レジスタ
１９  出力ラッチ回路
２０  検出電圧設定レジスタ
２１、３４  割込フラグレジスタ
２２、３８  ポート制御回路
２３、３７  入出力端子
３２  入力端子
３５  入力ポート回路
【図１】
2010134836.tif 000003
【図２】
2010134836.tif 000004
【図３】
2010134836.tif 000005
【図４】
2010134836.tif 000006