(57)【要約】【課題】  同期整流方式の全波整流回路において、同期整流素子のオン／オフのタイミングを高精度に制御し、全波整流回路の損失や発熱の低減、エネルギー効率の改善を図る。【解決手段】  整流制御装置は、同期整流素子のオン／オフのタイミングを制御するためのタイミング制御回路２００を含み、タイミング制御回路２００は、サンプリング信号生成回路６００と、サンプリング回路６０８と、ヒステリシスコンパレータ６１０と、を含む。サンプリング回路６０８は、サンプリング信号ＣＨＧに基づいて、例えば交流信号ＶＣ１（あるいは整流電圧Ｖｏｕｔ）をサンプリングし、サンプリング電圧（ｅ３）と、リアルタイムの交流信号ＶＣ１とを、ヒステリシスコンパレータ６１０にて比較し、その比較結果に基づいて、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１が生成される。【選択図】  図４
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【特許請求の範囲】
【請求項１】
複数の同期整流素子を含む整流ブリッジと、前記整流ブリッジに接続される平滑コンデンサと、を含む全波整流回路における、前記複数の同期整流素子の少なくとも一つのオン／オフを制御する整流制御装置であって、
前記複数の同期整流素子のうちの少なくとも一つのオン／オフを、少なくとも一つのオン／オフ制御信号によって制御するタイミング制御回路を含み、
前記タイミング制御回路は、前記少なくとも一つのオン／オフ制御信号の一つである第１のオン／オフ制御信号を生成するオン／オフ制御信号生成回路を含み、
前記オン／オフ制御信号生成回路は、
前記整流ブリッジに入力される交流電圧、前記整流ブリッジから出力される整流電圧、前記整流ブリッジの基準電圧のいずれか一つをサンプリングするサンプリング回路と、
前記サンプリング回路によってサンプリングされたサンプリング電圧と、前記交流電圧とを比較する第１のコンパレータと、
を有し、前記第１のコンパレータの出力信号に基づいて、前記第１のオン／オフ制御信号が生成されることを特徴とする整流制御装置。
【請求項２】
請求項１記載の整流制御装置であって、
前記第１のコンパレータは第１のヒステリシスコンパレータによって構成され、
前記第１のヒステリシスコンパレータの閾値電圧は、前記第１のヒステリシスコンパレータの出力信号の電圧レベルがＬレベルのときは第１の閾値電圧であり、前記第１のヒステリシスコンパレータの出力信号の電圧レベルがＨレベルのときは第２の閾値電圧であり、前記第１の閾値電圧と前記第２の閾値電圧との差電圧によって決定されるヒステリシス幅は、前記交流電圧に重畳されるノイズに対して前記第１のヒステリシスコンパレータが不感となる電圧に設定されることを特徴とする整流制御装置。
【請求項３】
請求項１または請求項２記載の整流制御装置であって、
前記オン／オフ制御信号生成回路は、
前記サンプリング回路のサンプリングタイミングを決定するサンプリング信号を生成するサンプリング信号生成回路を、さらに有し、
前記サンプリング信号生成回路は、
前記交流電圧と、前記整流電圧または前記整流ブリッジの基準電圧とを比較して、前記サンプリング信号を生成するためのタイミング信号を出力する第２のヒステリシスコンパレータと、
前記タイミング信号に基づいて、前記サンプリング信号を生成するロジック回路と、
を有することを特徴とする整流制御装置。
【請求項４】
請求項３記載の整流制御装置であって、
前記サンプリング回路は、
前記サンプリング信号生成回路から出力される前記サンプリング信号によってオン／オフが制御されるサンプリングスイッチと、
前記サンプリングスイッチと所与の電位との間に接続されるサンプリングコンデンサと、
を有することを特徴とする整流制御装置。
【請求項５】
請求項１〜請求項４のいずれかに記載の整流制御装置であって、
前記第１のコンパレータの出力信号に基づいて、前記同期整流素子のオン／オフ制御信号を生成して出力する出力回路を、さらに有し、
前記出力回路は、前記サンプリング回路によって前記サンプリングが行われるサンプリング期間において、前記同期整流素子のオン／オフ制御信号を、非アクティブレベルに維持することを特徴とする整流制御装置。
【請求項６】
請求項１〜請求項４のいずれかに記載の整流制御装置であって、
前記第１のコンパレータの出力信号に基づいて、前記同期整流素子のオン／オフ制御信号を生成する出力回路を、さらに有し、
前記出力回路は、前記第２のヒステリシスコンパレータの出力信号がアクティブレベルであり、かつ、前記第１のコンパレータの出力信号がアクティブレベルである期間において、前記同期整流素子のオン／オフ制御信号をアクティブレベルとすることを特徴とする整流制御装置。
【請求項７】
請求項１〜請求項６のいずれかに記載の整流制御装置であって、
前記整流ブリッジの第１ノードおよび第２ノードに前記交流電圧が入力され、第３ノードから整流電圧が出力され、第４ノードに前記基準電圧が供給され、かつ、前記第３ノードに前記平滑コンデンサが接続され、
前記オン／オフ制御信号生成回路が生成する前記第１のオン／オフ制御信号は、前記整流ブリッジの第ｍノード（ｍは１または２）と、第ｎノード（ｎは３または４）との間に接続される同期整流素子のオン／オフ制御に使用され、
かつ、前記オン／オフ制御信号生成回路に含まれる前記サンプリング回路は、前記第ｍノードの電圧が前記第ｎノードの電圧と交差するときの、前記第ｍノードの電圧あるいは前記第ｎノードの電圧をサンプリングし、
前記第１のコンパレータは、前記サンプリング電圧と、前記第ｍノードの電圧とを比較することを特徴とする整流制御装置。
【請求項８】
請求項１〜請求項７のいずれかに記載の整流制御装置であって、
前記タイミング制御回路は、前記整流ブリッジから出力される前記整流電圧を電源電圧として動作し、
前記オン／オフ制御信号生成回路は、前記整流電圧が所与の電圧レベル以上になるまで、前記第１のオン／オフ制御信号を非アクティブレベルに維持する出力保証回路を、さらに有することを特徴とする整流制御装置。
【請求項９】
請求項７記載の整流制御装置であって、
前記オン／オフ制御信号生成回路は、前記整流ブリッジの前記第１ノードと前記第３ノードとの間に接続される第１の同期整流素子のオン／オフを制御するための前記第１のオン／オフ制御信号と、前記整流ブリッジの前記第２ノードと前記第３ノードとの間に接続される第２の同期整流素子のオン／オフを制御する第２のオン／オフ制御信号と、を生成し、
前記オン／オフ制御信号生成回路に含まれる前記サンプリング回路は、前記第１のオン／オフ制御信号および第２のオン／オフ制御信号の双方の生成のために共通に使用されることを特徴とする整流制御装置。
【請求項１０】
請求項７記載の整流制御装置であって、
前記オン／オフ制御信号生成回路は、前記第１ノードと前記第３ノードとの間に接続される第１の同期整流素子のオン／オフを制御する前記第１のオン／オフ制御信号と、前記第２ノードと前記第３ノードとの間に接続される第２の同期整流素子のオン／オフを制御する第２のオン／オフ制御信号と、を生成し、かつ、
前記オン／オフ制御信号生成回路に含まれる前記第１のコンパレータおよび前記サンプリング回路の各々は、前記第１のオン／オフ制御信号および前記第２のオン／オフ制御信号の双方を生成するために共通に使用され、
前記第１のコンパレータの出力信号を、前記第１のオン／オフ制御信号として出力するか、前記第２のオン／オフ制御信号として出力するかを、切り換え制御信号に基づいて切り換えるための分配回路と、
前記第１ノードの電圧と前記第２ノードの電圧を比較して、前記切り換え制御信号を生成する比較回路と、
を有することを特徴とする整流制御装置。
【請求項１１】
請求項１０記載の整流制御装置であって、
前記サンプリング回路のサンプリングタイミングを決定するサンプリング信号を生成するサンプリング信号生成回路を有し、前記サンプリング信号生成回路は、前記交流電圧と、前記整流電圧または前記整流ブリッジの基準電圧とを比較して、前記サンプリング信号を生成するためのタイミング信号を出力する第２のコンパレータを有し、
前記第２のコンパレータは、前記第１および前記第２のオン／オフ制御信号の双方を生成するために共通に使用され、かつ、
前記第２のコンパレータに、前記第１ノードの交流電圧あるいは前記第２ノードの交流電圧のいずれを供給するかが、前記切り換え制御信号によって切り換えられる切り換えスイッチを有することを特徴とする整流制御装置。
【請求項１２】
請求項１〜請求項１１のいずれかに記載の整流制御装置であって、
前記整流制御装置は、
前記整流ブリッジを含むことを特徴とする整流制御装置。
【請求項１３】
複数の同期整流素子を含む整流ブリッジと、
前記整流ブリッジに接続される平滑コンデンサと、
前記複数の同期整流素子の少なくとも一つのオン／オフを、少なくとも一つのオン／オフ制御信号によって制御する、請求項１〜請求項１２のいずれかに記載の整流制御装置と、を含むことを特徴とする全波整流回路。
【請求項１４】
１次コイルと２次コイルを電磁的に結合させて、送電装置から受電装置に対して電力を伝送する無接点電力伝送システムにおける前記受電装置であって、
複数の同期整流素子を含む整流ブリッジと平滑コンデンサとを含む全波整流回路と、
請求項１〜請求項１２のいずれかに記載の整流制御装置と、
を含むことを特徴とする受電装置。
【請求項１５】
１次コイルと２次コイルを電磁的に結合させて、送電装置から請求項１４記載の受電装置に対して電力を伝送することを特徴とする無接点電力伝送システム。
【請求項１６】
請求項１〜請求項１２のいずれかに記載の整流制御装置を含むことを特徴とする電子機器。
【請求項１７】
請求項１３記載の全波整流回路を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流制御装置、全波整流回路、受電装置、無接点電力伝送システムおよび電子機器等に関する。
【背景技術】
【０００２】
全波整流回路は一般に、整流ブリッジと、平滑コンデンサとにより構成される。整流方式としては、ダイオード整流方式と、同期整流方式とがある。
【０００３】
ダイオード整流方式は、複数のダイオード（例えば、ＰＮ接合ダイオード）を用いて構成される整流ブリッジにより、交流電圧を整流電圧（直流電圧）に変換する方式である。但し、ダイオード整流方式の場合、ダイオードに順方向電圧が発生し、ダイオード損失が生じる。
【０００４】
同期整流方式は、ダイオードの代わりに、低損失の能動素子（例えばパワーＭＯＳＦＥＴ）を使用すると共に、例えば、タイミング制御回路（制御ＩＣ等）が、その能動素子のオン／オフを適切なタイミングで切り換える。同期整流方式では、パワーＭＯＳＦＥＴの他、例えば、パワー系バイポーラトランジスタを使用する場合もあり得る。
【０００５】
本明細書では、同期整流方式を実現するために使用される能動素子を、「同期整流素子」という。低損失であり、かつ、制御信号を制御ノードに入力することによってオン／オフを制御することが可能な能動素子であれば、その種類は問わない。なお、ＭＯＳＦＥＴの場合、ゲートが制御ノードであり、バイポーラトランジスタの場合、ベースが制御ノードである。但し、ＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）は、省電力性に優れ、耐圧も高いため、同期整流素子として適している。
【０００６】
パワーＭＯＳＦＥＴを用いた同期整流方式の整流回路は、例えば、特許文献１および特許文献２に記載されている。
【０００７】
特許文献１に記載される整流回路は、整流回路の入力端子と出力端子との間の電位差を比較器により測定し、その比較器の出力信号によって、入力端子と出力端子との間に接続されているパワーＭＯＳＦＥＴのオン／オフを制御する。
【０００８】
特許文献２に記載される整流回路（全波ブリッジ整流回路）は、４つのパワーＭＯＳＦＥＴと、各パワーＭＯＳＦＥＴのオン／オフを制御するための４つの比較器と、によって構成される。比較器は、入力端子の電圧と、直流出力電圧ＶＤＤあるいは接地電位ＧＮＤとを比較し、各比較器の出力信号によって、各パワーＭＯＳＦＥＴのオン／オフを制御する。
【特許文献１】特表昭６０−５０２１３５号公報
【特許文献２】特開平９−１３１０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１および特許文献２に記載の同期整流方式の整流回路では、整流回路の入力端子の電圧（すなわち交流信号の電圧）と、整流回路の出力端子の電圧（すなわち整流電圧）とを比較器によって比較し、入力端子と出力端子との間に接続されるＭＯＳＦＥＴ（同期整流素子）のオン／オフを制御する。
【００１０】
比較器に入力される２つの信号（すなわち、交流信号と整流電圧）の各々は、時間軸上で連続したアナログ信号であり、微視的にみれば、電圧レベルは絶えず変動する。例えば、整流回路に入力される交流信号は、２次コイルのインダクタンス、ＭＯＳＦＥＴの寄生容量等の影響を受けて発振傾向を示し、正確な正弦波（あるいは余弦波）とはならない。また、整流回路から得られる整流電圧も、例えば、ノイズの影響を受けて電圧レベルが変動する。したがって、比較器による電圧比較の精度向上には限界がある。
【００１１】
また、同期整流素子がオンすると、同期整流素子のオン抵抗が低いことから、整流回路の入力端と出力端との電位差が微小（例えば、数ｍＶ程度）となる。すなわち、比較器に入力される２つの電圧の電位差がほとんどなくなることから、正確な電圧比較が困難になり、オン状態の同期整流素子をオフ状態に移行させるタイミングにかなりの遅延が生じる。同期整流素子のターンオフのタイミングが遅延すると、その遅延期間において、例えば、整流コンデンサに蓄積されている電荷の逆流が生じて、整流回路のエネルギー効率が低下する。よって、同期整流素子のターンオフタイミングを、できるだけ正確に制御することが望ましい。
【００１２】
また、実際の比較器は、比較する電圧の電圧差がある程度大きくないと電圧の比較を実行することができないため、若干の検出遅延が生じるのはやむを得ない。但し、実際に生じる検出遅延には、ばらつきがある。したがって、同期整流素子のオン／オフをより高精度に制御するためには、検出遅延のばらつきを低減することが望ましい。
【００１３】
また、例えば、無接点電力伝送システムの受電装置に整流回路が設けられる場合、無接点電力伝送システムでは高い伝送効率が求められることから、整流回路の損失の低減やエネルギー効率の改善は極めて重要な課題となる。したがって、従来にない、より高精度な同期整流素子のタイミング制御を実現することが重要である。
【００１４】
本発明の幾つかの態様によれば、従来にない、高精度の同期整流素子のオン／オフのタイミング制御が可能となり、整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
【課題を解決するための手段】
【００１５】
（１）本発明の整流制御装置の一態様は、複数の同期整流素子を含む整流ブリッジと、前記整流ブリッジに接続される平滑コンデンサと、を含む全波整流回路における、前記複数の同期整流素子の少なくとも一つのオン／オフを制御する整流制御装置であって、前記複数の同期整流素子のうちの少なくとも一つのオン／オフを、少なくとも一つのオン／オフ制御信号によって制御するタイミング制御回路を含み、前記タイミング制御回路は、前記少なくとも一つのオン／オフ制御信号の一つである第１のオン／オフ制御信号を生成するオン／オフ制御信号生成回路を含み、前記オン／オフ制御信号生成回路は、前記整流ブリッジに入力される交流電圧、前記整流ブリッジから出力される整流電圧、前記整流ブリッジの基準電圧のいずれか一つをサンプリングするサンプリング回路と、前記サンプリング回路によってサンプリングされたサンプリング電圧と、前記交流電圧とを比較する第１のコンパレータと、を有し、前記第１のコンパレータの出力信号に基づいて、前記第１のオン／オフ制御信号が生成される。
【００１６】
本態様では、第１のコンパレータ（電圧比較回路）に入力される２つの電圧信号のうち、一方の電圧信号は、サンプリング回路によってサンプリングされた電圧（離散値の電圧）である。
【００１７】
すなわち、本態様では、サンプリング電圧と、整流回路に入力される交流電圧とが比較される。サンプリング回路によってサンプリングされたサンプリング電圧（離散値の電圧）は、ノイズが重畳されない電圧である。よって、時間軸上で連続する２つのアナログ電圧（これらの電圧は共に、ノイズ等の影響により絶えず変動している）同士を比較する場合に比べて、比較精度が向上する。よって、整流素子を構成する同期整流素子の、より正確なオン／オフ制御が可能である。
【００１８】
なお、第１のコンパレータの出力信号は、複数の同期整流素子のうちの少なくとも一つのオン／オフ制御信号（第１のオン／オフ制御信号）の生成に用いられる。例えば、コンパレータの出力信号に基づいて、同期整流素子のオン／オフ制御信号の立ち上がりのタイミングあるいは立ち下がりのタイミングの少なくとも一方を決定することができる。
【００１９】
（２）本発明の整流制御装置の他の態様では、前記第１のコンパレータは第１のヒステリシスコンパレータによって構成され、前記第１のヒステリシスコンパレータの閾値電圧は、前記第１のヒステリシスコンパレータの出力信号の電圧レベルがＬレベルのときは第１の閾値電圧であり、前記第１のヒステリシスコンパレータの出力信号の電圧レベルがＨレベルのときは第２の閾値電圧であり、前記第１の閾値電圧と前記第２の閾値電圧との差電圧に決定されるヒステリシス幅は、前記交流電圧に重畳されるノイズに対して前記第１のヒステリシスコンパレータが不感となる電圧に設定される。
【００２０】
本態様では、第１のコンパレータとして、第１のヒステリシスコンパレータを使用する。ヒステリシスコンパレータは、出力信号の電圧レベルに対応して閾値電圧が切り換るコンパレータである。ヒステリシスコンパレータの閾値電圧は、出力信号の電圧レベルに対応して切り換えられる。第１の閾値電圧と第２の閾値電圧との差電圧がヒステリシス幅であり、そのヒステリシス幅は、交流電圧に重畳されるノイズに対して第１のヒステリシスコンパレータが不感となる電圧(例えば２５ｍＶ)に設定される。これによって、ノイズに追従して、コンパレータの出力信号の電圧レベルが変動する事態が生じない。このように、サンプリング回路を採用することによる比較精度の向上効果と、ヒステリシスコンパレータを採用することによるノイズ対策効果との相乗効果によって、同期整流素子のオン／オフの制御精度が、従来に比べて格段に向上する。
【００２１】
また、ヒステリシスコンパレータのヒステリシス幅を積極的に利用することによって、同期整流素子のオン時間を微調整することができる。例えば、サンプリング電圧をＳａｍｐ（ＶＡ）とし、ヒステリシス幅（ヒステリシス電圧）をＶｈｓとする。ヒステリシスコンパレータの出力信号の電圧レベルは、交流信号の電圧がＳａｍｐ（ＶＡ）と交差する時点（現実的には、超える時点あるいは下回る時点ということもできる）において非アクティブレベル（例えばＬ）からアクティブレベル（例えばＨ）に変化し、交流電圧が、例えば、（Ｓａｍｐ（ＶＡ）−Ｖｈｓ）と交差する時点（現実的には、超える時点あるいは下回る時点ということもできる）においてアクティブレベル（例えばＨ）から非アクティブレベル（例えばＬ）に変化する。
【００２２】
ヒステリシス幅Ｖｈｓを例えば２５ｍＶ程度に設定すれば、コンパレータによって電位差を確実に検出することができるため、コンパレータの出力がアクティブレベル（Ｈ）から非アクティブレベル（Ｌ）に変化するタイミングは、交流電圧が、（Ｓａｍｐ（ＶＡ）−Ｖｈｓ）と交差するタイミングとなり、そのタイミングは正確に決定される。また、交流電圧がどのような波形となるかは、設計の時点で予測することが可能であり、そして、ヒステリシス幅Ｖｈｓは既知である。よって、ヒステリシス幅Ｖｈｓによる、ヒステリシスコンパレータの出力信号のレベル反転のタイミングの遅延量は、設計時に予測することができる。したがって、回路設計を最適化すれば、同期整流素子のオン時間を微調整することができる。例えば、同期整流素子のターンオンの遅延による損失を所定範囲に抑制したり、あるいは、ターンオフの遅延による電荷の逆流を最小限化したりすることができる。すなわち、ヒステリシス幅Ｖｈｓを積極的に利用することによって、同期整流素子のオン時間を微調整して、設計を容易化することができる。
【００２３】
このように、本態様によれば、電圧サンプリング方式の採用ならびにヒステリシスコンパレータの採用によって、十分なノイズ対策が実現され、かつ、ヒステリシス幅を積極的に用いたタイミング制御も可能であり、よって、整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。ヒステリシス幅は、ノイズ対策として適切な電圧であり、かつ、ヒステリシスコンパレータが、入力信号の電圧差を確実に検出できる程度の電圧に設定するのが望ましく、例えば２５ｍＶ程度に設定することができる。
【００２４】
（３）本発明の整流制御装置の他の態様では、前記オン／オフ制御信号生成回路は、前記サンプリング回路のサンプリングタイミングを決定するサンプリング信号を生成するサンプリング信号生成回路を、さらに有し、前記サンプリング信号生成回路は、前記交流電圧と、前記整流電圧または前記整流ブリッジの基準電圧とを比較して、前記サンプリング信号を生成するためのタイミング信号を出力する第２のヒステリシスコンパレータと、前記タイミング信号に基づいて、前記サンプリング信号を生成するロジック回路と、を有する。
【００２５】
サンプリング回路のサンプリングタイミングを決定するためのサンプリング信号は、サンプリング信号生成回路によって生成される。サンプリング信号生成回路は、第２のヒステリシスコンパレータと、ロジック回路と、を有する。
【００２６】
サンプリング信号の生成のために第２のヒステリシスコンパレータを使用するのは、ノイズに影響されることなく、正確なタイミング信号を生成するためである。
【００２７】
また、ロジック回路は、第２のヒステリシスコンパレータによって生成されたタイミング信号に基づいて、サンプリング信号を生成する。また、ロジック回路は、例えば、タイミング信号を所与の時間だけ遅延させる遅延回路と、遅延したタイミング信号と、遅延なしのタイミング信号を入力信号とするアンドゲートと、を含むことができる（この回路構成は一例であり、この構成に限定されるものではない）。これによって、サンプリング信号を、適切なタイミングで生成して出力することができる。
【００２８】
（４）本発明の整流制御装置の他の態様では、前記サンプリング回路は、前記サンプリング信号生成回路から出力される前記サンプリング信号によってオン／オフが制御されるサンプリングスイッチと、前記サンプリングスイッチと所与の電位との間に接続されるサンプリングコンデンサと、を有する。
【００２９】
サンプリング回路は、サンプリングスイッチと、サンプリングコンデンサとを有するサンプルホールド回路によって構成することができる。サンプリング信号がアクティブレベルである期間において、サンプリングスイッチがオンし、交流電圧、整流電圧あるいは整流ブリッジの基準電圧（例えばＧＮＤ）のいずれかをサンプリングする。回路構成が簡単であるため、回路の占有面積を削減することができる。
【００３０】
（５）本発明の整流制御装置の他の態様では、前記第１のコンパレータの出力信号に基づいて、前記同期整流素子のオン／オフ制御信号を生成して出力する出力回路を、さらに有し、前記出力回路は、前記サンプリング回路によって前記サンプリングが行われるサンプリング期間において、前記同期整流素子のオン／オフ制御信号を、非アクティブレベルに維持する。
【００３１】
サンプリング回路がサンプリングを実行している期間においては、正確なサンプリング電圧が出力されず、高精度の、同期整流素子のオン／オフ制御信号を作成することができない。そこで、出力回路を設けて、サンプリング期間においては、同期整流素子のオン／オフ制御信号を非アクティブレベルに維持する。これによって、望ましくないタイミングで、同期整流素子のオン／オフ制御信号が生成・出力される事態が生じない。
【００３２】
（６）本発明の整流制御装置の他の態様では、前記第１のコンパレータの出力信号に基づいて、前記同期整流素子のオン／オフ制御信号を生成する出力回路を、さらに有し、前記出力回路は、前記第２のヒステリシスコンパレータの出力信号がアクティブレベルであり、かつ、前記第１のコンパレータの出力信号がアクティブレベルである期間において、前記同期整流素子のオン／オフ制御信号をアクティブレベルとする。
【００３３】
本態様では、出力回路を設けて、第２のヒステリシスコンパレータの出力信号および第１のコンパレータ（第１のヒステリシスコンパレータを含む）の出力信号が共にアクティブレベルである期間において、同期整流素子のオン／オフ制御信号を生成する。この構成によって、例えば、整流ブリッジに入力される交流電圧の極性が反転するまで同期整流素子がオンし続けた場合でも、第２のヒステリシスコンパレータの出力信号によって、オン／オフ制御を、確実にオフさせることができる。したがって、安全性が向上する。
【００３４】
（７）本発明の整流制御装置の他の態様では、前記整流ブリッジの第１ノードおよび第２ノードに前記交流電圧が入力され、第３ノードから整流電圧が出力され、第４ノードに前記基準電圧が供給され、かつ、前記第３ノードに前記平滑コンデンサが接続され、
前記オン／オフ制御信号生成回路が生成する前記第１のオン／オフ制御信号は、前記整流ブリッジの第ｍノード（ｍは１または２）と、第ｎノード（ｎは３または４）との間に接続される同期整流素子のオン／オフ制御に使用され、かつ、前記オン／オフ制御信号生成回路に含まれる前記サンプリング回路は、前記第ｍノードの電圧が前記第ｎノードの電圧と交差するときの、前記第ｍノードの電圧あるいは前記第ｎノードの電圧をサンプリングし、前記第１のコンパレータは、前記サンプリング電圧と、前記第ｍノードの電圧とを比較する。
【００３５】
本態様では、整流ブリッジとして、第１〜第４のノードを有するフルブリッジ構成の回路が使用される。例えば、第１ノードおよび第２ノードに、例えば、互いに逆相の交流電圧が入力され、第３ノードから整流電圧が出力され、第４ノードに基準電圧ノード（例えばＧＮＤノード）が接続される。
【００３６】
（８）本発明の整流制御装置の他の態様では、前記タイミング制御回路は、前記整流ブリッジから出力される前記整流電圧を電源電圧として動作し、前記オン／オフ制御信号生成回路は、前記整流電圧が所与の電圧レベル以上になるまで、第１のオン／オフ制御信号を非アクティブレベルに維持する出力保証回路を、さらに有する。
【００３７】
整流制御装置に含まれるタイミング制御回路が、全波整流回路から得られる整流電圧を電源電圧として動作する場合がある。例えば、全波整流回路および整流制御装置が、無接点電力伝送システムの受電装置に設けられる場合、整流制御装置は、全波整流回路の整流電圧を電源電圧として動作する。
【００３８】
この場合、電源電圧としての整流電圧の電圧レベルが所与の電圧レベルに達しない期間においてタイミング制御回路を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子のオン／オフ制御ができない場合が生じ得る。例えば、第１および第２の整流素子が同時にオンして、大きな貫通電流が流れて、整流回路のエネルギー効率が低下するような事態が生じ得る。
【００３９】
そこで、本態様では、タイミング制御回路に出力保証回路を設ける。出力保証回路は、整流電圧が所与の電圧レベル以上になるまで、第１のオン／オフ制御信号を非アクティブレベルに維持する。この回路構成を採用することにより、整流ブリッジを構成する複数の同期整流素子の各々は、電源電圧としての整流電圧が所与のレベルに上昇するまでオフ状態となり、その状態では、各同期整流素子に並列に接続される各ボディダイオード（寄生ダイオード）による整流動作が実行される。したがって、例えば、第１および第２の同期整流素子が同時にオンして大きな貫通電流が流れるような事態が生じない。
【００４０】
出力保証回路は、タイミング制御回路から出力される、同期整流素子のオン／オフ制御信号が、正常な制御電圧であることを保証する。よって、整流制御装置による同期整流素子の制御の信頼性が向上する。
【００４１】
（９）本発明の整流制御装置の他の態様では、前記オン／オフ制御信号生成回路は、前記整流ブリッジの前記第１ノードと前記第３ノードとの間に接続される第１の同期整流素子のオン／オフを制御するための前記第１のオン／オフ制御信号と、前記整流ブリッジの前記第２ノードと前記第３ノードとの間に接続される第２の同期整流素子のオン／オフを制御する第２のオン／オフ制御信号と、を生成し、前記オン／オフ制御信号生成回路に含まれる前記サンプリング回路は、前記第１のオン／オフ制御信号および第２のオン／オフ制御信号の双方の生成のために共通に使用される。
【００４２】
本態様では、第１の同期整流素子（例えばＭ１とする）用の第１のオン／オフ制御信号（例えばＴＧ１とする）の生成のために使用されるサンプリング回路を、第２の同期整流素子（例えばＭ２とする）用の第２のオン／オフ制御信号（例えばＴＧ２とする）の生成のためにも使用する。サンプリング回路の共用によって、回路構成の簡素化、回路の占有面積の削減、ならびに低消費電力化を実現することができる。
【００４３】
例えば、整流ブリッジの第１ノードに入力される交流電圧（ＶＣ１）が整流電圧（Ｖｏｕｔ）を超えると、整流電圧（Ｖｏｕｔ）をサンプリングし、また、整流ブリッジの第２ノードに入力される交流電圧（ＶＣ２）が整流電圧（Ｖｏｕｔ）を超えると、整流電圧（Ｖｏｕｔ）をサンプリングする場合を想定する。この場合、サンプリングの対象は整流電圧（Ｖｏｕｔ）だけである。また、第１のオン／オフ制御信号の生成と第２のオン／オフ制御信号の生成とが同時に行われることはない。
【００４４】
したがって、一つのサンプリング回路（ならびにサンプリング信号生成回路の一部の回路）を時分割で使用することが可能である。よって、サンプリング回路の共用化が実現される。
【００４５】
（１０）本発明の整流制御装置の他の態様では、前記オン／オフ制御信号生成回路は、前記第１ノードと前記第３ノードとの間に接続される第１の同期整流素子のオン／オフを制御する前記第１のオン／オフ制御信号と、前記第２ノードと前記第３ノードとの間に接続される第２の同期整流素子のオン／オフを制御する第２のオン／オフ制御信号と、を生成し、かつ、前記オン／オフ制御信号生成回路に含まれる前記第１のコンパレータおよび前記サンプリング回路の各々は、前記第１のオン／オフ制御信号および前記第２のオン／オフ制御信号の双方を生成するために共通に使用され、前記第１のコンパレータの出力信号を、前記第１のオン／オフ制御信号として出力するか、前記第２のオン／オフ制御信号として出力するかを、切り換え制御信号に基づいて切り換えるための分配回路と、前記第１ノードの電圧と前記第２ノードの電圧を比較して、前記切り換え制御信号を生成する比較回路と、を有する。
【００４６】
本態様では、サンプリング回路、第１のコンパレータ（第１のヒステリシスコンパレータを含む）を、第１および第２のオン／オフ制御信号の生成のために共通に使用する。各回路の共用によって、回路構成のさらなる簡素化、回路の占有面積のさらなる削減、ならびに、さらなる低消費電力化を実現することができる。
【００４７】
例えば、整流電圧をサンプリングする場合を想定する。第１のオン／オフ制御信号の生成と第２のオン／オフ制御信号の生成とが同時に行われることはない。よって、各回路を時分割で使用することよって、第１のコンパレータならびにサンプリング回路の共用化が実現される。
【００４８】
また、第１のコンパレータから出力される信号を、第１の同期整流素子用の第１のオン／オフ制御信号（ＴＧ１）として出力するか、第２の同期整流素子用の第２のオン／オフ制御信号（ＴＧ２）として出力するかは、分配回路によって制御される。分配回路の動作は切り換え制御信号によって制御される。
【００４９】
（１１）本発明の整流制御装置の他の態様では、前記サンプリング回路のサンプリングタイミングを決定するサンプリング信号を生成するサンプリング信号生成回路を有し、前記サンプリング信号生成回路は、前記交流電圧と、前記整流電圧または前記整流ブリッジの基準電圧とを比較して、前記サンプリング信号を生成するためのタイミング信号を出力する第２のコンパレータを有し、前記第２のコンパレータは、前記第１および前記第２のオン／オフ制御信号の双方を生成するために共通に使用され、かつ、前記第２のコンパレータに、前記第１ノードの交流電圧あるいは前記第２ノードの交流電圧のいずれを供給するかが、前記切り換え制御信号によって切り換えられる切り換えスイッチを有する。
【００５０】
本態様では、サンプリング回路に含まれる第２のヒステリシスコンパレータも、第１および第２のオン／オフ制御信号の双方を生成するために共通に使用する。そして、第１ノードの交流電圧あるいは第２ノードの交流電圧のいずれを供給するかは、切り換えスイッチによって切り換えられる。切り換えスイッチの動作は、比較回路から出力される切り換え制御信号によって制御される。この切り換え制御信号は、上述のとおり、分配回路の制御信号としても機能する。
【００５１】
（１２）本発明の整流制御装置の他の態様では、前記整流制御装置は、前記整流ブリッジを含む。
【００５２】
本態様では、整流制御装置は、タイミング制御回路のみならず、整流ブリッジも内蔵する。例えば、整流ブリッジを比較的低耐圧のトランジスタで構成することができる場合には、整流ブリッジを整流制御装置（例えばＩＣ）に内蔵することが可能であり、これによって、無接点電力伝送システムの受電装置における部品点数を削減することができる。
【００５３】
（１３）本発明の全波整流回路の一態様は、複数の同期整流素子を含む整流ブリッジと、前記整流ブリッジに接続される平滑コンデンサと、前記複数の同期整流素子の少なくとも一つのオン／オフを、少なくとも一つのオン／オフ制御信号によって制御する、上記いずれかに記載の整流制御装置と、を含む。
【００５４】
本態様の全波整流回路は、同期整流方式の整流ブリッジと、平滑コンデンサと、上記いずれかに記載の整流制御装置と、を含む。本態様によれば、同期整流素子のオン／オフを適切なタイミングで制御することができ、例えば、ボディダイオードによる損失を低減できる。また、平滑コンデンサに蓄積されている電荷の逆流を効果的に防止することができる。よって、低損失かつエネルギー効率の高い、同期整流方式の全波整流回路を実現することができる。
【００５５】
（１４）本発明の受電装置の一態様は、１次コイルと２次コイルを電磁的に結合させて、送電装置から受電装置に対して電力を伝送する無接点電力伝送システムにおける前記受電装置であって、複数の同期整流素子を含む整流ブリッジと平滑コンデンサとを含む全波整流回路と、上記いずれかに記載の整流制御装置と、を含む。
【００５６】
本態様の受電装置は、同期整流方式の全波整流回路と、上記いずれかに記載の整流制御装置と、を含む。なお、受電装置は、例えば、さらに、全波整流回路から出力される整流電圧に基づく電源電圧を、給電対象の負荷に供給する給電制御部を含むことができる。
例えば、全波整流回路から出力される整流電圧によって受電装置が動作し、給電対象の負荷（例えば、２次電池）に電力が供給される。本態様によれば、全波整流回路における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が格段に向上する。
【００５７】
（１５）本発明の無接点電力伝送システムの一態様では、１次コイルと２次コイルを電磁的に結合させて、送電装置から、上記の受電装置に対して電力を伝送する。
【００５８】
本態様の無接点電力伝送システムによれば、受電装置に設けられる全波整流回路における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が格段に向上する。
【００５９】
（１６）本発明の電子機器の一態様は、上記いずれかの整流制御装置を含む。
【００６０】
本態様によれば、電子機器の電源システムにおける損失を低減することができる。
【００６１】
（１７）本発明の電子機器の他の態様は、上記の全波整流回路を含む。
【００６２】
本態様によれば、電子機器の電源システムにおける損失を低減することができる。
【００６３】
このように、本発明の幾つかの態様によれば、従来にない、高精度の同期整流素子のオン／オフのタイミング制御が可能となり、整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
【発明を実施するための最良の形態】
【００６４】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００６５】
（第１の実施形態）
まず、全波整流回路の回路構成の一例について説明する。
【００６６】
（全波整流回路の構成例）
図１（Ａ）〜図１（Ｃ）は、同期整流方式の全波整流回路ならびに整流制御装置の構成の一例について説明するための図である。
【００６７】
図１（Ａ）において、１次コイルＬ１ならびに２次コイルＬ２はトランスを構成する。全波整流回路１５０は、同期整流方式の全波整流回路であり、少なくとも一つの同期整流素子を含む整流ブリッジ１００と、平滑コンデンサＣ１と、を有する。この全波整流回路１５０は、２次コイルＬ２のコイル端（ノードＮＸおよびノードＮＹ）に入力される交流電圧を整流して、整流電圧（直流電圧）Ｖｏｕｔに変換する。なお、整流電圧Ｖｏｕｔは、負荷ＬＱに供給される。
【００６８】
また、整流制御装置（整流制御ＩＣ）２５０は、整流ブリッジ１００を構成する少なくとも一つの同期整流素子のオン／オフのタイミングを制御する。この整流制御装置２５０は、少なくともタイミング制御回路２００を有する。
【００６９】
タイミング制御回路２００には、コイル端（ノードＮＸ）に入力される交流電圧ＶＣ１と、コイル端（ノードＮＹ）に入力される交流電圧ＶＣ２と、整流電圧Ｖｏｕｔとが入力される。また、タイミング制御回路２００は、同期整流素子のオン／オフ制御信号（タイミング制御信号）ＴＧｎ（ｎは１〜４のいずれか）を生成する。このオン／オフ制御信号ＴＧｎによって、整流ブリッジ１００に含まれる同期整流素子のオン／オフのタイミングが制御される。
【００７０】
タイミング制御回路２００は、上述のオン／オフ制御信号ＴＧｎを生成するために、交流電圧ＶＣ１またはＶＣ２と、整流電圧Ｖｏｕｔまたは基準電位ＶＳＳとを比較して比較結果を示す信号を出力するオン／オフ制御信号生成回路（図１では不図示）を有する。このオン／オフ制御信号生成回路は、交流電圧（ＶＣ１，ＶＣ２）と整流電圧（Ｖｏｕｔ）または基準電位（ＶＳＳ）とを、高精度に比較するための独自の回路構成（すなわち、サンプリング方式の回路構成）を有しており、このオン／オフ制御信号生成回路を用いると、ノイズに影響されることなく、高精度の電圧比較が可能である。この点については、後述する。
【００７１】
図１（Ｂ）は、整流ブリッジ１００の回路構成の一例を示す図である。図１（Ｂ）の整流ブリッジ１００は、同期整流素子としてのＮＭＯＳトランジスタ（Ｍ１〜Ｍ４）によって構成される。
【００７２】
整流ブリッジ１００の第１ノードＮ１には、交流電圧ＶＣ１が入力され、第２ノードＮ２には、交流電圧ＶＣ２が入力される。交流電圧ＶＣ１の電圧極性（つまり、正極性であるか負極性であるか）は、交流電圧ＶＣ２の電圧極性とは反対である。
【００７３】
また、整流ブリッジ１００の第３ノードＮ３からは整流電圧（直流電圧）Ｖｏｕｔが得られる。また、第４ノードＮ４は、基準電位ＶＳＳ（例えばＧＮＤ）に接続される。
【００７４】
また、整流ブリッジの第１ノードＮ１と第３ノードＮ３との間に第１の同期整流素子（ＮＭＯＳトランジスタ）Ｍ１が接続され、第２ノードＮ２と第３ノードＮ３との間に第２の同期整流素子（ＮＭＯＳトランジスタ）Ｍ２が接続され、第１ノードＮ１と第４ノードＮ４との間に第３の同期整流素子（ＮＭＯＳトランジスタ）Ｍ４が接続され、第２ノードＮ２と第３ノードＮ３との間に第４の同期整流素子（ＮＭＯＳトランジスタ）Ｍ４が接続されている。
【００７５】
第１の同期整流素子Ｍ１のソース・ドレイン間には、第１ノードＮ１から第３ノードＮ３に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ１が接続される。同様に、第２の同期整流素子Ｍ２のソース・ドレイン間には、第２ノードＮ２から第３ノードＮ３に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ２が接続される。同様に、第３の同期整流素子Ｍ３のソース・ドレイン間には、第４ノードＮ４から第１ノードＮ１に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ３が接続される。同様に、第４の同期整流素子Ｍ４のソース・ドレイン間には、第３ノードＮ３から第２ノードＮ２に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ４が接続される。
【００７６】
図１（Ｃ）は、同期整流素子としてのＮＭＯＳトランジスタのデバイス構造を示す断面図である。ＮＭＯＳトランジスタは、縦型のパワートランジスタであり、ドレイン電極１（Ｄ）と、ドレインを構成するＮ＋層２およびＮ−層３と、Ｐウエル４と、ソースを構成するＮ＋層５と、ゲート絶縁膜６と、ポリシリコンゲート７（Ｇ）と、保護膜８と、ソース電極９（Ｓ）と、により構成される。
なお、同期整流素子は、能動素子からなる低損失のスイッチング素子であり、上述のように、同期整流素子としてＭＯＳＦＥＴを使用することができるが、場合によっては、バイポーラトランジスタやその他の能動素子を使用する場合もあり得る。なお、本明細書においては、同期整流方式の「同期」という文言には特別な意味はなく、能動素子を適切なタイミングでスイッチング制御して、交流電圧を整流電圧に変換する整流方式は、すべて同期整流方式ということができる。
【００７７】
また、同期整流方式の整流ブリッジの構成としては、例えば、整流ブリッジを構成する第１〜第４の整流素子の全部を同期整流素子とする構成と、第１〜第４の整流素子の一部のみを同期整流素子とし、残りの整流素子としてダイオード（ＭＯＳダイオードならびにＰＮ接合ダイオードを含む）を使用する構成とがある。整流回路における損失を低減するためには、第１〜第４の整流素子の全部を同期整流素子とするのが望ましい。
【００７８】
一方、第１〜第４の整流素子のうちの一部をダイオードした場合、同期整流素子のようにオン／オフ制御が不要となって、タイミング制御回路の負担が軽減される。また、交流電圧の極性が反転すれば、ダイオードが逆バイアスされて、平滑コンデンサに蓄積された電荷の逆流が自動的に阻止されるという利点もある。
【００７９】
整流ブリッジは、少なくとも第１および第２の整流素子（Ｍ１，Ｍ２）が同期整流素子で構成されるのが望ましい。すなわち、整流回路のエネルギー効率を向上させるという観点からは、少なくとも、平滑コンデンサＣ１に接続される第１および第２の整流素子（Ｍ１，Ｍ２）を同期整流素子で構成して、各同期整流素子のオン／オフを適切に制御することが望ましい。
【００８０】
（整流ブリッジを構成する４つの同期整流素子の各々のオン／オフタイミングを、４つのタイミング制御回路によって制御する例）
図２は、整流制御装置に含まれるタイミング制御回路の内部構成の一例ならびに回路動作の一例を示す図である。図２において、タイミング制御回路２００は、第１〜第４の同期整流素子（Ｍ１〜Ｍ４）の各々のオン／オフを制御するために、第１〜第４のオン／オフ制御信号生成回路（すなわちＴＧ１生成回路１０ａ，ＴＧ２生成回路１０ｂ，ＴＧ３生成回路１０ｃ，ＴＧ４生成回路１０ｄ）を有している。
【００８１】
第１のオン／オフ制御信号生成回路（ＴＧ１生成回路）１０ａは、整流ブリッジ１００の第１ノードＮ１に入力される交流電圧ＶＣ１と、第３ノードＮ３から得られる整流電圧Ｖｏｕｔとを比較し、その比較結果に基づいて、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１のオン／オフを制御するためのオン／オフ制御信号ＴＧ１を生成する。オン／オフ制御信号ＴＧ１は、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１のゲート（制御端子）を駆動する。
【００８２】
すなわち、交流電圧ＶＣ１が整流電圧Ｖｏｕｔを超えたことが第１のオン／オフ制御信号生成回路１０ａによって検出されると、第１のオン／オフ制御信号生成回路１０ａから出力されるオン／オフ制御信号ＴＧ１がＨレベルに反転して、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１がオンする。また、交流電圧ＶＣ１が整流電圧Ｖｏｕｔを下回ったことが第１のオン／オフ制御信号生成回路（ＴＧ１生成回路）１０ａによって検出されると、オン／オフ制御信号ＴＧ１がＬレベルになり、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１がオフする。
【００８３】
同様に、第２のオン／オフ制御信号生成回路（ＴＧ２生成回路）１０ｂは、整流ブリッジ１００の第２ノードＮ２に入力される交流電圧ＶＣ２と、第３ノードＮ３から得られる整流電圧Ｖｏｕｔとを比較し、その比較結果に基づいて、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２のオン／オフを制御するためのオン／オフ制御信号ＴＧ２を生成する。オン／オフ制御信号ＴＧ２は、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２のゲート（制御端子）を駆動する。
【００８４】
すなわち、交流電圧ＶＣ２が整流電圧Ｖｏｕｔを超えたことが第２のオン／オフ制御信号生成回路１０ｂによって検出されると、第２のオン／オフ制御信号生成回路１０ｂから出力されるオン／オフ制御信号ＴＧ２がＨレベルに反転して、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２がオンする。また、交流電圧ＶＣ２が整流電圧Ｖｏｕｔを下回ったことが第２のオン／オフ制御信号生成回路（ＴＧ２生成回路）１０ｂによって検出されると、オン／オフ制御信号ＴＧ２がＬレベルになって、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２がオフする。
【００８５】
同様に、第３のオン／オフ制御信号生成回路（ＴＧ３生成回路）１０ｃは、整流ブリッジ１００の第１ノードＮ１に入力される交流電圧ＶＣ１と、第４ノードＮ４に接続される基準電位ＶＳＳ（ＧＮＤ）とを比較し、その比較結果に基づいて、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３のオン／オフを制御するためのオン／オフ制御信号ＴＧ３を生成する。オン／オフ制御信号ＴＧ３は、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３のゲート（制御端子）を駆動する。
【００８６】
すなわち、交流電圧ＶＣ１が基準電位ＶＳＳ（ＧＮＤ）よりも低下したことが第３のオン／オフ制御信号生成回路（ＴＧ３生成回路）１０ｃによって検出されると、第３のオン／オフ制御信号生成回路１０ｃから出力されるオン／オフ制御信号ＴＧ３がＨレベルに反転して、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３がオンする。また、交流電圧ＶＣ１が基準電位ＶＳＳ（ＧＮＤ）を超えたことが第３のオン／オフ制御信号生成回路１０ｃによって検出されると、オン／オフ制御信号ＴＧ３がＬレベルになり、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３がオフする。
【００８７】
同様に、第４のオン／オフ制御信号生成回路（ＴＧ４生成回路）１０ｄは、整流ブリッジ１００の第２ノードＮ２に入力される交流電圧ＶＣ２と、第４ノードＮ４に接続される基準電位ＶＳＳ（ＧＮＤ）とを比較し、その比較結果に基づいて、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４のオン／オフを制御するためのオン／オフ制御信号ＴＧ４を生成する。オン／オフ制御信号ＴＧ４は、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４のゲート（制御端子）を駆動する。
【００８８】
すなわち、交流電圧ＶＣ２が基準電位ＶＳＳ（ＧＮＤ）よりも低下したことが第４のオン／オフ制御信号生成回路（ＴＧ４生成回路）１０ｄによって検出されると、第４のオン／オフ制御信号生成回路１０ｄから出力されるオン／オフ制御信号ＴＧ４がＨレベルに反転して、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４がオンする。また、交流電圧ＶＣ２が基準電位ＶＳＳ（ＧＮＤ）を超えたことが第４のオン／オフ制御信号生成回路１０ｄによって検出されると、オン／オフ制御信号ＴＧ４がＬレベルになり、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４がオフする。
【００８９】
オン／オフ制御信号生成回路（ＴＧ１生成回路〜ＴＧ４生成回路）１０ａ〜１０ｄの各々は、比較対象の電圧を高精度に比較するための独自の回路構成（サンプリング方式の回路構成）を有しており、これらのオン／オフ制御信号生成回路（ＴＧ１生成回路〜ＴＧ４生成回路）を用いると、ノイズの影響を受けずに、安定した、高精度の電圧比較が可能である。したがって、各同期整流素子（Ｍ１〜Ｍ４）を適切なタイミングでオン／オフすることができ、したがって、例えば、ボディダイオードの順方向電圧に起因するダイオード損失を抑制することができ、また、平滑コンデンサＣ１に蓄積されている電荷の逆流を抑制することができ、全波整流回路の最適設計が可能となる。
【００９０】
（タイミング制御回路が、整流ブリッジを構成する４つの同期整流素子のうちの一部のみのオン／オフを制御する例）
図３（Ａ）および図３（Ｂ）は、タイミング制御回路が、整流ブリッジを構成する４つの同期整流素子のうちの一部のみのオン／オフを制御する例の構成と動作を説明するための図である。
【００９１】
図３（Ａ）のタイミング制御回路２００は、第１および第２のオン／オフ制御信号生成回路１０ａ，１０ｂ（すなわち、ＴＧ１生成回路１０ａとＴＧ２生成回路１０ｂ）のみを有する。すなわち、タイミング制御回路２００は、第１の同期整流素子Ｍ１および第２の同期整流素子Ｍ２の各々のオン／オフを制御するためのオン／オフ制御信号ＴＧ１，ＴＧ２のみを出力する。
【００９２】
また、図３（Ａ）の全波整流回路では、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３は、第２の同期整流素子のオン／オフ制御信号ＴＧ２によって駆動され、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４は、第１の同期整流素子のオン／オフ制御信号ＴＧ１によって駆動される。
【００９３】
また、図３（Ｂ）の全波整流回路では、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３のゲート（制御ノード）は、第２ノード（Ｎ２）に接続され、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４のゲート（制御ノード）は、第１ノードＮ１に接続される。
【００９４】
なお、第３の同期整流素子Ｍ３ならびに第４の同期整流素子Ｍ４をＭＯＳダイオードとすることも可能であり、あるいは、ＰＮ接合ダイオードすることも可能である。
【００９５】
図３（Ｂ）の回路構成の場合、第３および第４の同期整流素子（Ｍ３，Ｍ４）のオン／オフは、整流ブリッジ１００に入力される、極性の異なる交流電圧（ＶＣ１，ＶＣ２）の各々によって自動的に制御される。
【００９６】
図３（Ａ）ならびに図３（ｂ）に示される本実施形態では、タイミング制御回路２００は、第１および第２の同期整流素子（Ｍ１，Ｍ２）に関するオン／オフ制御信号（ＴＧ１，ＴＧ２）を生成するだけでよい。よって、タイミング制御回路２００の負担が軽減され、タイミング制御回路２００の回路構成の簡素化を図ることができる。また、タイミング制御回路２００の占有面積を低減することができる。
【００９７】
（オン／オフ制御信号生成回路の構成の概要）
図４（Ａ）および図４（Ｂ）は、オン／オフ制御信号生成回路（ここでは、ＴＧ１生成回路）の構成および動作の概要を説明するための図である。
【００９８】
本発明では、同期整流素子のオン／オフ制御の方式として、サンプリング方式を採用する。すなわち、本発明では、コンパレータ（電圧比較回路）に入力される２つの電圧信号のうち、一方の電圧信号は、サンプリング回路によってサンプリングされた電圧（離散値の電圧）である。また、コンパレータとして、ヒステリシスコンパレータ（第１のヒステリシスコンパレータ）を使用する。なお、ヒステリシスコンパレータは、出力信号の電圧レベルに対応して閾値電圧が切り換るコンパレータである。
【００９９】
まず、図４（Ａ）を用いて、オン同期整流素子のオン／オフ制御信号生成回路（ここではＴＧ１生成回路１０ａとする）の回路構成の概要について説明する。なお、図４（Ａ）において、交流信号ＶＣ１をサンプリングする場合の信号経路が実線の矢印で示されており、また、整流電圧Ｖｏｕｔをサンプリングする場合の信号経路が点線の矢印で示されている。
【０１００】
ＴＧ１生成回路１０ａは、サンプリング信号生成回路６００（第２のヒステリシスコンパレータ６０２と、ロジック回路ＬＧＣ（遅延回路６０４，ゲート回路６０６を有する）と、を含む）と、サンプリング回路６０８と、第１のヒステリシスコンパレータ６１０と、第１のヒステリシスコンパレータ６１０の後段に設けられた出力回路６１２と、を有する。
【０１０１】
サンプリング信号生成回路６００は、サンプリング回路６０８のサンプリングタイミングを決定するサンプリング信号ＣＨＧを生成する。このサンプリング信号生成回路６００は、整流ブリッジの第１ノードＮ１の交流電圧ＶＣ１と第３ノードＮ３の整流電圧（Ｖｏｕｔ）を比較して、サンプリング信号ＣＨＧを生成するためのタイミング信号（ｅ１）を出力する、少なくとも一つの第２のヒステリシスコンパレータ６０２と、タイミング信号（ｅ１）に基づいてサンプリング信号ＣＨＧを生成するロジック回路ＬＧＣと、を有する。
【０１０２】
サンプリング信号ＣＨＧの生成のために第２のヒステリシスコンパレータ６０２を使用するのは、ノイズに影響されることなく、正確なタイミング信号（ｅ１）を生成するためである。遅延回路６０４は、第２のヒステリシスコンパレータ６０２によって生成されたタイミング信号（ｅ１）を、所与の量だけ遅延させる。ゲート回路６０６は、例えば、遅延のないタイミング信号（ｅ１）と遅延されたタイミング信号（ｅ２またはｅ５）との論理積をとってサンプリング信号ＣＨＧを生成し、出力する（但し、この回路構成は一例であり、この構成に限定されるものではない）。この構成によって、サンプリング信号ＣＨＧを、適切なタイミングで出力することができる。
【０１０３】
サンプリング回路６０８は、サンプリング信号ＣＨＧがアクティブレベルである期間（サンプリング期間）において、交流信号ＶＣ１あるいは整流電圧Ｖｏｕｔのいずれかをサンプリングして、サンプリング電圧（ｅ３あるいはｅ６（＝Ｓａｍｐ（ＶＡ）））を出力する。
【０１０４】
第１のヒステリシスコンパレータ６１０は、サンプリング電圧Ｓａｍｐ（ＶＡ）と、リアルタイムの交流電圧ＶＣ１とを比較し、比較結果を示す信号（ｅ４またはｅ８）を出力する。
【０１０５】
出力回路６１２は、例えば、アンドゲートで構成することができる。出力回路６１２（ここではアンドゲート）は、第１のヒステリシスコンパレータ６１０の出力信号（ｅ４またはｅ８）と、例えば、遅延回路６０４の出力信号ｅ２との、あるいは、第２のヒステリシスコンパレータ６０２から出力されるタイミング信号（ｅ１）との論理積をとり、第１の同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１を生成して出力する。
【０１０６】
例えば、サンプリング回路がサンプリングを実行している期間においては、正確なサンプリング電圧が出力されず、高精度の、同期整流素子のオン／オフ制御信号を作成することができないため、出力回路を設けて、サンプリング期間においては、同期整流素子のオン／オフ制御信号を非アクティブレベルに維持する。また、例えば、第２のヒステリシスコンパレータの出力信号および第１のコンパレータの出力信号が共にアクティブレベルである期間において、同期整流素子のオン／オフ制御信号を生成することもできる。この場合、例えば、整流ブリッジに入力される交流電圧の極性が反転するまで同期整流素子がオンし続けた場合でも、第２のヒステリシスコンパレータの出力信号によって、オン／オフ制御を、確実にオフさせることができる。したがって、安全性が向上する。
【０１０７】
次に、図４（Ｂ）を用いて、サンプリング方式の同期整流素子のオン／オフ制御動作について説明する。ここでは、整流ブリッジの第１ノードＮ１に入力される交流電圧ＶＣ１と、整流電圧Ｖｏｕｔとを比較する場合を例にとって説明する。なお、整流電圧Ｖｏｕｔは直流電圧であるが、微視的にみれば、ノイズの影響等を受けて、電圧レベルが時間軸上で微小に変動する場合がある。また、交流電圧ＶＣ１は発振傾向を示し、したがって、交流電圧ＶＣ１には多くのノイズが重畳される。
【０１０８】
図４（Ｂ）の左端に示されるように、整流ブリッジの第１ノードＮ１の交流電圧ＶＣ１は、時刻ｔ１において、整流電圧Ｖｏｕｔと交差する。つまり、時刻ｔ１において、交流電圧ＶＣ１の電圧レベルが整流電圧Ｖｏｕｔの電圧レベルを超える。時刻ｔ１における、交流電圧ＶＣ１ならびに整流電圧Ｖｏｕｔの電位はＶＡである。
【０１０９】
交流電圧ＶＣ１の電圧レベルが整流電圧Ｖｏｕｔの電圧レベルを超えると、ＴＧ１生成回路１０ａから出力されるオン／オフ制御信号ＴＧ１はアクティブレベルに変化するため、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１がオンする。
【０１１０】
但し、実際には、交流電圧ＶＣ１には発振傾向があり、瞬時的なノイズが多く重畳されるため、交流電圧ＶＣ１の電圧レベルが整流電圧Ｖｏｕｔの電圧レベルを超えるタイミングを正確に検出するには困難を伴う。
【０１１１】
また、ＮＭＯＳトランジスタＭ１のオン抵抗は低いため、ＮＭＯＳトランジスタＭ１が、一旦、オンすると、整流ブリッジの第１ノードＮ１と第３ノードＮ３とは低抵抗によって接続された状態となり、第１ノードＮ１の電圧（すなわち交流電圧ＶＣ１）は、整流電圧Ｖｏｕｔに極めて近い電位となる。このときの交流電圧ＶＣ１と整流電圧Ｖｏｕｔとの電位差は、例えば、数ｍＶ程度である。通常のコンパレータでは、数ｍＶ程度の電位差の検出はむずかしく、従来技術では、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１のターンオフタイミングの正確な検出が、かなり困難となる。
【０１１２】
なお、図４（Ｂ）の左端の図においては、理解の容易のために、ＮＭＯＳトランジスタＭ１がオンしない場合の交流電圧ＶＣ１の電圧レベルの推移を点線で示している。
【０１１３】
図４（Ｂ）の中央の図に示すように、サンプリング回路６０８は、時刻ｔ１のときの、交流電圧ＶＣ１の電位ＶＡ、あるいは整流電圧Ｖｏｕｔの電位ＶＡのいずれかをサンプリングして、サンプリング電圧Ｓａｍｐ（ＶＡ）を得る。
【０１１４】
図４（Ｂ）の右端に示すように、サンプリング電圧Ｓａｍｐ（ＶＡ）と、リアルタイムの交流電圧ＶＣ１とが、第１のヒステリシスコンパレータ６１０によって比較される。
【０１１５】
図４（Ｂ）の右端の図では、第１のヒステリシスコンパレータ６１０のＨ判定用の閾値電圧（第１の閾値電圧Ｈ（Ｖｔｈ））に設定され、Ｌ判定用の閾値電圧（第２の閾値電圧Ｌ（Ｖｔｈ））に設定されている。第１のヒステリシスコンパレータ６１０の閾値電圧は、出力信号の電圧レベルに対応して切り換えられる。第１の閾値電圧（Ｈ（Ｖｔｈ））と第２の閾値電圧（Ｌ（Ｖｔｈ））との差電圧がヒステリシス幅Ｖｈｓであり、そのヒステリシス幅Ｖｈｓは、交流電圧ＶＣ１に重畳されるノイズに対して、第１のヒステリシスコンパレータ６１０が不感となる電圧に設定される。
【０１１６】
例えば、ヒステリシス幅Ｖｈｓは、ノイズ対策として適切な電圧であり、かつ、ヒステリシスコンパレータ６１０が、２つの入力信号の電圧差を確実に検出できる程度の電圧に設定するのが望ましく、例えば２５ｍＶ程度に設定することができる。これによって、ノイズに追従して、ヒステリシスコンパレータの出力信号の電圧レベルが変動する事態が生じない。また、ヒステリシス幅Ｖｈｓを積極的に利用することによって、従来よりも、より正確に、同期整流素子のオン／オフ制御信号の立ち上がりのタイミングあるいは立ち下がりのタイミングの少なくとも一方を決めること（あるいは調整すること）ができる。よって、同期整流素子の正確なタイミング制御が実現される。
【０１１７】
図４（Ｂ）の右端の図では、第１の閾値電圧Ｈ（Ｖｔｈ）がサンプリング電圧Ｓａｍｐ（ＶＡ）に等しい。また、第２の閾値電圧Ｌ（Ｖｔｈ）＝Ｓａｍｐ（ＶＡ）−Ｖｈｓが成立する。
【０１１８】
交流電圧ＶＣ１がサンプリング電圧Ｓａｍｐ（ＶＡ）と交差する時刻ｔ１（交流電圧ＶＣ１がサンプリング電圧Ｓａｍｐ（ＶＡ）を超える時刻ｔ１）において、第１のヒステリシスコンパレータ６１０の出力信号ｅ４（ｅ８）が非アクティブレベル（Ｌ）からアクティブレベル（Ｈ）に立ち上がる。また、交流電圧ＶＣ１が、第２の閾値電圧Ｌ（Ｖｔｈ）と交差する時刻ｔ２（交流電圧ＶＣ１が、第２の閾値電圧Ｌ（Ｖｔｈ）を下回る時刻ｔ２））において、第１のヒステリシスコンパレータ６１０の出力信号ｅ４（ｅ８）がアクティブレベル（Ｈ）からアクティブレベル（Ｌ）に立ち下がる。
【０１１９】
なお、第１のヒステリシスコンパレータ６１０の出力信号ｅ４（ｅ８）は、第１の同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１として使用することもできる。したがって、図４（Ｂ）の右端の図では、ｅ４（ｅ８）（＝ＴＧ１）と記載している。
【０１２０】
図４（Ｂ）の右端の図に示されるように、交流電圧ＶＣ１の電圧レベルが、ノイズによって変動しても、ヒステリシス幅ｈｓが設けられていることから、オン／オフ制御信号ＴＧ１の電圧レベルが瞬時的に変動する事態が生じない。
【０１２１】
このように、本実施形態では、サンプリング回路６０８によってサンプリングされたサンプリング電圧（離散値の電圧）Ｓａｍｐ（ＶＡ）と、リアルタイムの交流電圧ＶＣ１とを比較する。サンプリング電圧Ｓａｍｐ（ＶＡ）は、ノイズが重畳されない電圧である。よって、従来のように、時間軸上で連続する２つのアナログ電圧（これらの電圧は共に、ノイズ等の影響により絶えず変動している）同士を比較する場合に比べて、比較精度が向上する。
【０１２２】
また、第１のヒステリシスコンパレータ６１０を用いることによって、整流ブリッジ１００に入力される交流電圧ＶＣ１に重畳するノイズの影響によって、コンパレータの出力信号の電圧レベルが瞬時に変動することを防止することができる。コンパレータの出力信号は、同期整流素子のオン／オフ制御のために利用されるため、例えば、コンパレータの出力信号がＬからＨに変化した直後に、ノイズの影響によって出力信号が再びＬに戻るような事態が生じると、同期整流素子のオン／オフを適切なタイミングで制御することができない。ヒステリシスコンパレータを使用することによって、上述のような不都合が生じない。
【０１２３】
このように、サンプリング回路６０８を採用することによる比較精度の向上効果と、ヒステリシスコンパレータ６１０を採用することによるノイズ対策効果との相乗効果によって、同期整流素子のオン／オフの制御精度が、従来に比べて格段に向上する。
【０１２４】
また、ヒステリシスコンパレータ６１０のヒステリシス幅Ｖｈｓは、回路の設計時に自由に設定することができ、このヒステリシス幅Ｖｈｓを積極的に利用して、同期整流素子のオン時間を微調整することができる。
【０１２５】
第１のヒステリシスコンパレータ６１０の出力信号の電圧レベルは、交流信号ＶＣ１の電圧がＳａｍｐ（ＶＡ）（＝Ｈ（Ｖｔｈ））と交差する時点ｔ１（現実的には、超える時点ｔ１）において非アクティブレベル（Ｌ）からアクティブレベル（Ｈ）に変化し、交流電圧ＶＣ１が、Ｌ（Ｖｔｈ）（＝Ｓａｍｐ（ＶＡ）−Ｖｈｓ）と交差する時点ｔ２（現実的には、下回る時点ｔ２ということもできる）においてアクティブレベル（Ｈ）から非アクティブレベル（例えばＬ）に変化する。
【０１２６】
例えば、ヒステリシス幅Ｖｈｓを例えば２５ｍＶ程度に設定すれば、コンパレータによって電位差を確実に検出することができるため、コンパレータの出力がアクティブレベル（Ｈ）から非アクティブレベル（Ｌ）に変化するタイミングは、交流電圧ＶＣ１が、（Ｓａｍｐ（ＶＡ）−Ｖｈｓ）と交差するタイミングとなり、そのタイミングは正確に決定される。
【０１２７】
また、交流電圧ＶＣ１がどのような波形となるかは、設計の時点で予測することが可能であり、そして、ヒステリシス幅Ｖｈｓは既知である。よって、ヒステリシス幅Ｖｈｓによる、第１のヒステリシスコンパレータ６１０の出力信号のレベル反転のタイミングの遅延量は、設計時に予測することができる。したがって、回路設計を最適化すれば、例えば、同期整流素子のターンオンの遅延による損失を最小限化したり、あるいは、ターンオフの遅延による電荷の逆流を最小限化したりすることができる。つまり、ヒステリシス幅Ｖｈｓを積極的に利用することによって、同期整流素子のオン時間を微調整することができる。
【０１２８】
（ヒステリシス幅の設定例）
第１のヒステリシスコンパレータ６１０のヒステリシス幅Ｖｈｓの設定例について説明する。図５（Ａ），図５（Ｂ）は、第１のヒステリシスコンパレータのヒステリシス幅Ｖｈｓの設定例について説明するための図である。
【０１２９】
図５（Ａ）に示される例は、図４（Ｂ）の右端の図に示される例と同じである。交流電圧ＶＣ１が、サンプリング電圧Ｓａｍｐ（ＶＡ）（＝第１の閾値電圧Ｈ（Ｖｔｈ））と交差する点をａ点ならびにｂ点とし、交流電圧ＶＣ１が第２の閾値電圧（Ｌ（Ｖｔｈ））と交差する点をｃ点とする。時刻ｔ１０〜時刻ｔ１２の期間において、第１のヒステリシスコンパレータ６１０の出力信号ｅ４（ｅ８）がアクティブレベル（Ｈ）となる。
【０１３０】
なお、コンパレータ６１０の出力信号ｅ４（ｅ８）は、第１の同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１として使用することもできる。したがって、図５（Ａ）では、ｅ４（ｅ８）（＝ＴＧ１）と記載している。
【０１３１】
ここで、期間ＴＸ（時刻ｔ１１〜時刻ｔ１２の期間）において、ヒステリシス幅Ｖｈｓに対応する、同期整流素子Ｍ１のターンオフの遅延が生じ、例えば、負荷が軽い場合には、サンプリングコンデンサに蓄積されている電荷が若干、逆流する場合もあり得る。しかし、この場合でも、回路の設計段階で、交流電圧ＶＣ１の電圧変化は予測可能であり、かつヒステリシス幅Ｖｈｓは既知であるため、どの程度の負荷量のときに、どの程度の遅延ＴＸが生じるかは予測可能である。したがって、適切なヒステリシス電圧Ｖｈｓの設定によって、仮に逆流が生じたとしても、その量を最小限に抑制することができ、エネルギー効率の低下の程度を、特に、問題とならない程度にすることができる。
【０１３２】
また、上述のとおり、同期整流素子Ｍ１は、時刻ｔ１２に正確にターンオフするため、同期整流素子Ｍ１のオン／オフの、より高精度な制御が実現される。
【０１３３】
図５（Ｂ）では、時刻ｔ２１における交流電圧ＶＣ１（Ｄ点の電圧）をサンプリングして、ｓａｍｐ（ＶＡ）としている。ヒステリシス幅はＶｈｓに設定されている。第１のオン／オフ制御信号（ＴＧ１）は、時刻ｔ２１〜時刻ｔ２２の期間においてオンする。
【０１３４】
（タイミング制御回路の構成の具体例）
図６は、タイミング制御回路の具体的な回路構成の一例を示す図である。図６に示される回路例では、図３（Ａ）に示される回路構成を採用している。すなわち、図６のタイミング制御回路２００は、ＴＧ１生成回路１０ａおよびＴＧ２生成回路１０ｂを有している。ＴＧ１生成回路１０ａおよびＴＧ２生成回路１０ｂの回路構成は同じである。図６においては、同一の構成要素には共通の符号を付している。但し、ＴＧ２生成回路１０ｂにおいては、各構成要素の符号にダッシュ（’）を付し、ＴＧ１生成回路１０ａの構成要素と区別している。以下、ＴＧ１生成回路１０ａの回路構成と動作を説明する。
【０１３５】
ＴＧ１生成回路１０ａは、抵抗Ｒ１ａおよび抵抗Ｒ２ａと、抵抗Ｒ１ｂおよび抵抗Ｒ２ｂと、サンプリング信号生成回路６００と、サンプリング回路６０８と、ヒステリシスコンパレータ（第１のヒステリシスコンパレータ）６１０と、出力回路６１２と、を有する。
【０１３６】
抵抗Ｒ１ａおよびＲ２ａは、交流電圧ＶＣ１を分圧する分圧抵抗であり、かつ、抵抗Ｒ２ａは、サンプリング回路６０８に含まれるサンプリングコンデンサＣｓａｍｐに蓄積されている電荷を放電させるための放電パスを形成する抵抗でもある。
【０１３７】
サンプリング信号生成回路６００に含まれる第２のヒステリシスコンパレータ６０２は、ヒステリシス幅が＋２５ｍＶの電圧比較器ＣＭＰ１により構成される。図６では、ヒステリシスコンパレータの機能を明らかとするために、電圧比較器ＣＭＰ１の非反転端子に、仮想的な電池を接続している。例えば、電圧比較器ＣＭＰ１の出力信号がＨレベルのときは、仮想的な電池の起電力が＋２５ｍＶとなり、電圧比較器ＣＭＰ１の出力信号がＬレベルのときは、仮想的な電池の起電力が０ｍＶとなる。また、サンプリング信号生成回路６００に含まれるゲート回路６０６は、インバータＩＮＶ１とアンドゲートＡＮＤ１とにより構成される。
【０１３８】
また、サンプリング回路６０８は、交流電圧ＶＣ１をサンプリングするためのスイッチ回路（サンプリングスイッチ）ＳＷ１と、このスイッチ回路（サンプリングスイッチ）ＳＷ１とＶＳＳとの間に接続されるサンプリングコンデンサＣｓａｍｐと、を有する。スイッチ回路（サンプリングスイッチ）ＳＷ１のオン／オフは、サンプリング信号ＣＨＧによって制御される。スイッチ回路（サンプリングスイッチ）ＳＷ１およびサンプリングコンデンサＣｓａｍｐによって、サンプルホールド回路が構成される。
【０１３９】
サンプリング信号ＣＨＧがアクティブレベル（例えばＨレベル）である期間において、スイッチ回路（サンプリングスイッチ）ＳＷ１がオンし、これによって、交流電圧ＶＣ１がサンプリングされる。回路構成が簡単であるため、回路の占有面積を削減することができる。
【０１４０】
第１のヒステリシスコンパレータ６１０は、ヒステリシス幅が＋２５ｍＶの電圧比較器ＣＭＰ２により構成される。また、出力回路６１２は、アンドゲートＡＮＤ２によって構成される。アンドゲートＡＮＤ２は、遅延回路６０４の出力信号と、第１のヒステリシスコンパレータ６１０を構成する電圧比較器ＣＭＰ２の出力信号との論理積をとり、同期整流素子のオン／オフ制御信号ＴＧ１を生成する。
【０１４１】
すなわち、出力回路６１２（アンドゲートＡＮＤ２）は、サンプリング回路６０８によってサンプリングが行われるサンプリング期間において、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１を非アクティブレベルに維持する。サンプリング回路６０８がサンプリングを実行している期間においては、正確なサンプリング電圧が出力されず、高精度の、同期整流素子のオン／オフ制御信号ＴＧ１を作成することができない。そこで、出力回路６１２を設けて、サンプリング期間においては、同期整流素子のオン／オフ制御信号を非アクティブレベルに維持するようにしたものである。これによって、望ましくないタイミングで、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１が生成・出力される事態が生じない。
【０１４２】
図７は、図６に示されるタイミング制御回路（ＴＧ１生成回路，ＴＧ２生成回路）の動作を説明するための図である。なお、上述のとおり、第１および第２のヒステリシスコンパレータ（６０２，６１０）のヒステリシス幅Ｖｈｓは、例えば２５ｍＶに設定されている。
【０１４３】
図７の上側に示されるように、時刻ｔ１において、交流信号ＶＣ１が、整流電圧Ｖｏｕｔ（すなわち、サンプリング電圧Ｓａｍｐ（ＶＡ））を超える（時刻ｔ１，ａ１点）。時刻ｔ１〜時刻ｔ２の期間はサンプリング期間であり、この期間において、サンプリング回路６０８によって、交流電圧ＶＣ１（あるいは整流電圧Ｖｏｕｔ）がサンプリングされる。時刻ｔ２において、同期整流素子Ｍ１がオンする。時刻ｔ３において、交流電圧ＶＣ１が、サンプリング電圧Ｓａｍｐ（ＶＡ）を下回る（ａ２点）。時刻ｔ４において、交流電圧ＶＣ１が、（Ｓａｍｐ（ＶＡ）―Ｖｈｓ）を下回り（ａ３点）、これによって、同期整流素子Ｍ１がオフする。以下、同様の動作が繰り返される。
【０１４４】
したがって、同期整流素子Ｍ１は、期間Ｔ１（時刻ｔ２〜時刻ｔ４）ならびに期間Ｔ２（時刻ｔ１０〜時刻ｔ１２）においてオンする。すなわち、図７の下側に示されるように、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１は、期間Ｔ１（時刻ｔ２〜時刻ｔ４）ならびに期間Ｔ２（時刻ｔ１０〜時刻ｔ１２）においてアクティブレベル（Ｈ）となり、その他の期間において非アクティブレベル（Ｌ）となる。
【０１４５】
なお、同期整流素子Ｍ２のオン／オフ制御信号ＴＧ２は、時刻ｔ７〜時刻ｔ８の期間ならびに時刻ｔ１５〜時刻ｔ１６の期間においてアクティブレベル（Ｈ）となる。よって、同期整流素子Ｍ２は、時刻ｔ７〜時刻ｔ８の期間ならびに時刻ｔ１５〜時刻ｔ１６の期間においてオンする。
【０１４６】
なお、同期整流素子Ｍ１（同期整流素子Ｍ２）がオンすると、オン抵抗が低いことから、交流電圧ＶＣ１は、整流電圧Ｖｏｕｔ（あるいは基準電位ＶＳＳ）に非常に近い電位となる。図中、ΔＶｍ１ならびにΔＶｍ２は、例えば数ｍＶ程度である。
【０１４７】
以下、具体的に説明する。第２のヒステリシスコンパレータ６０２を構成する電圧比較器ＣＭＰ１の出力信号ＣＰ０１１は、時刻ｔ１〜時刻ｔ４の期間（および時刻ｔ９〜時刻ｔ１２の期間）においてＨレベルとなる。信号ＣＰ０１１は、遅延回路６０４によって、所定時間ＤＬだけ遅延され、信号ＣＰ０１１Ｄが得られる。信号ＣＰ０１１Ｄの電圧レベルは、インバータＩＮＶ１によって反転され、信号ＸＣＰ０１１Ｄが得られる。アンドゲートＡＮＤ１からは、遅延時間ＤＬに相当するパルス幅をもつサンプリングパルスＣＨＧが出力される。
【０１４８】
なお、図７では、理解の容易のためにサンプリングパルスＣＨＧのパルス幅をある程度広く描いているが、実際は、サンプリング信号ＣＨＧのパルス幅は極めて狭く、サンプリングが行われるのは一瞬である。本実施形態の場合、サンプリング期間に相当する時間だけ、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１の立ち上がりが遅延するが、この遅延は無視することができ、回路動作には影響を与えない。
【０１４９】
また、第２のヒステリシスコンパレータ６０２を構成する電圧比較器ＣＭＰ１の非反転端子の電圧は、電圧比較器ＣＭＰ１の閾値の切り換り対応して変化する。すなわち、電圧比較器ＣＭＰ１の非反転端子の電圧は、時刻ｔ１以前は整流電圧Ｖｏｕｔであり、時刻ｔ１〜時刻ｔ４の期間において、Ｖｏｕｔ−Ｖｈｓ（ＣＭＰ１）となり、時刻ｔ４において、整流電圧Ｖｏｕｔに復帰する。
【０１５０】
また、サンプリング回路６０８から出力されるサンプリング電圧Ｓａｍｐ（ＶＡ）は、ノイズが重畳されない直流電圧（離散値電圧）である。
【０１５１】
また、第１のヒステリシスコンパレータ６１０を構成する電圧比較器ＣＭＰ２の出力電圧ＣＰ０１２は、時刻ｔ１〜時刻ｔ４の期間においてＨレベルとなる。電圧比較器ＣＭＰ２の非反転端子の電圧は、電圧比較器ＣＭＰ２の閾値の切り換り対応して変化する。すなわち、電圧比較器ＣＭＰ２の非反転端子の電圧は、時刻ｔ１以前はＳａｍｐ（ＶＡ）であり、時刻ｔ１〜時刻ｔ４の期間において、Ｓａｍｐ（ＶＡ）−Ｖｈｓ（ＣＭＰ２）となり、時刻ｔ４において、サンプリング電圧Ｓａｍｐ（ＶＡ）に復帰する。時刻ｔ２〜時刻ｔ４の期間において、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１がアクティブレベルとなる。
【０１５２】
（ヒステリシスコンパレータの具体的な回路構成例）
図８（Ａ）および図８（Ｂ）は、ヒステリシスコンパレータの具体的な回路構成の一例を示す図である。
【０１５３】
図８（Ａ）に示される回路は、差動回路（４つのＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２ならびに定電流源Ｉ１によって構成される）と、ソース接地のＭＯＳトランジスタＭＮ３と、定電流源Ｉ２と、出力バッファ（６つのＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＮ４，ＭＮ５，ＭＰ５，ＭＰ６と、電流制限抵抗Ｒｋ１およびＲｋ２と、によって構成される）と、を有する。出力電圧Ｖｏｕｔの電圧レベルに応じて、出力バッファを構成する２つのＭＯＳトランジスタ（ＭＰ５，ＭＮ６）のいずれかがオンし、これによって、正帰還ループが形成される。
【０１５４】
図８（Ｂ）に示される回路は、差動回路（４つのＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２ならびに定電流源Ｉ１によって構成される）と、正帰還ループを形成する
ためのＭＯＳトランジスタＭＰ１０およびＭＮ１０と、ソース接地のＭＯＳトランジスタＭＮ３と、定電流源Ｉ２と、２段のＣＭＯＳインバータによって構成される出力バッファ（４つのＭＯＳトランジスタＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ１２によって構成される）と、を有する。ＭＯＳトランジスタＭＮ１０がオンすることによって、正帰還ループが形成される。
【０１５５】
（第２の実施形態）
図９は、タイミング制御回路の具体的な回路構成の他の例(出力保証回路を設ける例)を示す図である。本実施形態では、整流電圧Ｖｏｕｔが所与の電圧レベル以上になるまで、同期整流素子（Ｍ１〜Ｍ４）のオン／オフ制御信号（ＴＧ１〜ＴＧ４）を非アクティブレベル（Ｌ）に維持する出力保証回路３５０が設けられる。
【０１５６】
整流制御装置２５０に含まれるタイミング制御回路２００が、全波整流回路１５０から得られる整流電圧Ｖｏｕｔを電源電圧として動作する場合がある。例えば、全波整流回路１５０および整流制御装置２５０が、無接点電力伝送システムの受電装置に設けられる場合、整流制御装置２５０は、全波整流回路１５０の整流電圧Ｖｏｕｔを電源電圧として動作する。
【０１５７】
この場合、電源電圧としての整流電圧Ｖｏｕｔの電圧レベルが所与の電圧レベルに達しない期間においてタイミング制御回路２００を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子のオン／オフ制御ができない場合が生じ得る。例えば、第１および第２の整流素子（Ｍ１，Ｍ２）が同時にオンして、第１ノードＮ１から第２ノードＮ２に向けて大きな貫通電流が流れて、全波整流回路１５０のエネルギー効率が低下し、あるいは、素子の破損が生じるような事態が生じ得る。
【０１５８】
そこで、本実施形態では、例えば、図９に示すように、オン／オフ制御信号生成回路１０ａに出力保証回路３５０を設ける。出力保証回路３５０は、タイミング制御回路２００から出力される、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１が、正常な制御電圧であることを保証する。よって、整流制御装置２５０による同期整流素子の制御の信頼性が向上する。
【０１５９】
出力保証回路３５０は、分圧抵抗Ｒ１００およびＲ１０１と、ソース接地のＮＭＯＳトランジスタＭＮ１００と、負荷抵抗Ｒ１００と、ソース接地のＰＭＯＳトランジスタＭＰ１００と、出力バッファとして機能するＣＭＯＳインバータ（ＰＭＯＳトランジスタＭＰ１０１とＮＭＯＳトランジスタＭＮ１０１とにより構成される）と、ＣＭＯＳインバータの出力ノードをプルダウンするためのプルダウン抵抗Ｒ１０３と、を有する。
【０１６０】
ＮＭＯＳトランジスタＭＮ１００は、整流電圧Ｖｏｕｔが所与の電圧レベル以上になるまでオンしない。ＮＭＯＳトランジスタＭＮ１００がオフしている期間においては、ＣＭＯＳインバータ（ＭＰ１０１，ＭＮ１０１）に電源電圧（Ｖｏｕｔ＝ＶＤＤ）が供給されず、ＣＭＯＳインバータの出力ノードは、プルダウン抵抗Ｒ１０３によってＬレベル（接地電位）に保持される。よって、オン／オフ制御信号ＴＧ１は、非アクティブレベル（Ｌ）に維持され、同期整流素子としてのＮＭＯＳトランジスタＭ１はオフ状態を維持する。
【０１６１】
このように、電源電圧としての整流電圧Ｖｏｕｔが所与のレベルに上昇するまで、全部の同期整流素子（例えばＭ１〜Ｍ４）がオフ状態となる。その状態では、各同期整流素子に並列に接続される各ボディダイオード（ＤＰ１〜ＤＰ４）による整流動作が実行される。したがって、例えば、第１および第２の同期整流素子（Ｍ１，Ｍ２）が同時にオンして大きな貫通電流が流れるような事態が生じない。よって、全波整流回路１５０のエネルギー効率の低下が防止される。また、素子の破損のおそれもないことから、全波整流回路が搭載される機器の信頼性も向上する。
【０１６２】
なお、ＮＭＯＳトランジスタＭＮ１００は、整流電圧Ｖｏｕｔが正常な電圧レベルになるとオンする。これによって、第１のヒステリシスコンパレータ６１０の出力信号に基づいて、オン／オフ制御信号ＴＧ１をアクティブレベルにすることが可能となる。
【０１６３】
（第３の実施形態）
図１０は、タイミング制御回路の具体的な回路構成の他の例（サンプリング回路を共通使用する例）を示す図である。本実施形態では、サンプリング信号生成回路６００に含まれるロジック回路ＬＧＣならびにサンプリング回路６０８を用いて、第１および第２のオン／オフ制御信号（ＴＧ１，ＴＧ２）を生成する。すなわち、ロジック回路ＬＧＣならびにサンプリング回路６０８を、第１および第２のオン／オフ制御信号（ＴＧ１，ＴＧ２）の生成ために共通に使用する。これによって、回路構成の簡素化、回路の占有面積の削減、ならびに低消費電力化を実現することができる。
【０１６４】
本実施形態では、整流電圧Ｖｏｕｔをサンプリングする。すなわち、整流ブリッジ１００の第１ノードＮ１に入力される交流電圧ＶＣ１が整流電圧Ｖｏｕｔを超えると、サンプリング回路６０８が整流電圧Ｖｏｕｔをサンプリングし、また、整流ブリッジの第２ノードに入力される交流電圧（ＶＣ２）が整流電圧（Ｖｏｕｔ）を超えると、整流電圧Ｖｏｕｔをサンプリングする。
【０１６５】
この場合、サンプリングの対象は整流電圧Ｖｏｕｔだけである。また、第１のオン／オフ制御信号ＴＧ１の生成と第２のオン／オフ制御信号ＴＧ２の生成とが同時に行われることはない。
【０１６６】
したがって、一つのサンプリング回路６０８ならびにサンプリング信号生成回路に含まれるロジック回路ＬＧＣを時分割で使用することが可能である。よって、サンプリング回路６０８の共用化が実現される。
【０１６７】
図１０において、前掲の図面と共通する部分には共通の参照符号を付してある。本実施形態の回路の基本的な構成や回路動作は、前掲の実施形態と同じである。図１０において、共通使用される回路の参照符号の末尾には、（ＣＯＭ）という表記が追加されている。
【０１６８】
図１０に示されるように、ロジック回路ＬＧＣ（ＣＯＭ）と、サンプリング回路６０８（ＣＯＭ）が、第１および第２のオン／オフ制御信号（ＴＧ１，ＴＧ２）の生成のために共通に使用される。
【０１６９】
なお、オアゲートＯＲは、電圧比較器ＣＭＰ１の出力信号または電圧比較器ＣＭＰ１’の出力信号を、ロジック回路ＬＧＣ（ＣＯＭ）に入力するために設けられている。
【０１７０】
また、図１０の回路においては、出力回路６１２（６１２’）は、ナンドゲートＮＡＮＤ１（ＮＡＮＤ１’）により構成される。そして、ナンドゲートＮＡＮＤ１（ＮＡＮＤ１’）には、第２のヒステリシスコンパレータ６０２（６０２’）の出力信号と、第１のヒステリシスコンパレータ６１０（６１０’）の出力信号とが入力される。
【０１７１】
したがって、図１０の回路では、第２のヒステリシスコンパレータ６０２（６０２’）の出力信号および第１のヒステリシスコンパレータ６１０（６１０’）の出力信号が共にアクティブレベルである期間において、同期整流素子のオン／オフ制御信号（ＴＧ１，ＴＧ２）が生成される。
【０１７２】
この構成によって、例えば、整流ブリッジに入力される交流電圧の極性が反転するまで同期整流素子がオンし続けた場合でも、第２のヒステリシスコンパレータの出力信号によって、オン／オフ制御を、確実にオフさせることができる。したがって、安全性が向上する。
【０１７３】
（第４の実施形態）
図１１は、タイミング制御回路の具体的な回路構成の他の例(サンプリング回路およびヒステリシスコンパレータを共通使用する例)を示す図である。
【０１７４】
本実施形態では、サンプリング回路６０８のみならず、第１のヒステリシスコンパレータ６１０ならびに第２のヒステリシスコンパレータ６０２の各々を、第１および第２のオン／オフ制御信号の生成のために共通に使用する。すなわち、本実施形態では、サンプリング信号生成回路６００と出力回路６１２も共通に使用することができる。各回路の共用によって、回路構成のさらなる簡素化、回路の占有面積のさらなる削減、ならびに、さらなる低消費電力化を実現することができる。
【０１７５】
なお、図１１において、前掲の図面と共通する部分には共通の参照符号を付してある。本実施形態の回路の基本的な構成や回路動作は、前掲の実施形態と同じである。図１１において、共通使用される回路の参照符号の末尾には、（ＣＯＭ）という表記が追加されている。
【０１７６】
図１１のオン／オフ制御信号生成回路（ＴＧ１，ＴＧ２生成回路）１０は、第１の共通ヒステリシスコンパレータ６１０（ＣＯＭ）と、第２の共通ヒステリシスコンパレータ６０２（ＣＯＭ）と、共通サンプリング回路６０８（ＣＯＭ）と、第２の共通ヒステリシスコンパレータ６０２（ＣＯＭ）に、整流ブリッジ１００の第１ノードＮ１の交流電圧ＶＣ１あるいは第２ノードＮ２の交流電圧ＶＣ２のいずれを入力するかが、切り換え制御信号ＰＬによって切り換えられる入力切り換えスイッチＳＷ２と、第１の共通ヒステリシスコンパレータ（６１０（ＣＯＭ））の出力信号を、第１の同期整流素子Ｍ１に向けて出力するか、第２の同期整流素子Ｍ２に向けて出力するかを、切り換え制御信号ＰＬに基づいて切り換えるための分配回路１３と、第１ノードＮ１の電圧（ＶＣ１）と第２ノードＮ２の電圧（ＶＣ２）を比較して、切り換え制御信号ＰＬを生成する比較回路（ＣＭＰ３）と、第２の共通出力回路６１２（ＣＯＭ）（アンドゲートＡＮＤ３（ＣＯＭ））と、を有している。
【０１７７】
また、図１１では、切り換えスイッチＳＷ２の後段に、電圧安定化のためのコンデンサＣ３が設けられている。また、分配回路１３は、２つのナンドゲート（ＮＡＮＤ５，ＮＡＮＤ６）ならびにインバータＩＮＶ３と、によって構成される。
【０１７８】
本実施形態では、共通サンプリング回路６０８（ＣＯＭ）、第１の共通ヒステリシスコンパレータ６１０（ＣＯＭ）ならびに第２の共通ヒステリシスコンパレータ６０２（ＣＯＭ）の各々を、第１および第２のオン／オフ制御信号（ＴＧ１，ＴＧ２）の生成のために共通に使用する。各回路の共用によって、回路構成のさらなる簡素化、回路の占有面積のさらなる削減、ならびに、さらなる低消費電力化を実現することができる。
【０１７９】
本実施形態では、整流電圧Ｖｏｕｔをサンプリングする。第１のオン／オフ制御信号ＴＧ１の生成と第２のオン／オフ制御信号ＴＧ２の生成とが同時に行われることはない。よって、各回路を時分割で使用することよって、第１および第２のヒステリシスコンパレータ（６１０（ＣＯＭ），６０２（ＣＯＭ））ならびにサンプリング回路６０８（ＣＯＭ）の共用化を実現することができる。
【０１８０】
本実施形態では、第２の共通ヒステリシスコンパレータ６０２（ＣＯＭ）に、第１ノードＮ１の交流電圧ＶＣ１あるいは第２ノードＮ２の交流電圧ＶＣ２のいずれを供給するかは、切り換えスイッチＳＷ２によって切り換えられる。切り換えスイッチＳＷ２の動作は、比較回路ＣＭＰ３から出力される切り換え制御信号ＰＬによって制御される。すなわち、切り換えスイッチＳＷ２がａ端子側に切り換えられている状態では、交流電圧ＶＣ１が第２の共通ヒステリシスコンパレータ６０２（ＣＯＭ）に供給され、切り換えスイッチＳＷ２がｂ端子側に切り換えられている状態では、交流電圧ＶＣ２が第２の共通ヒステリシスコンパレータ６０２（ＣＯＭ）に供給される。
【０１８１】
また、第１の共通ヒステリシスコンパレータ６１０（ＣＯＭ）から出力される信号（より具体的には、第２の共通出力回路６１２（ＣＯＭ）から出力される信号）を、第１の同期整流素子用の第１のオン／オフ制御信号ＴＧ１として出力するか、第２の同期整流素子用の第２のオン／オフ制御信号ＴＧ２として出力するかは、分配回路１３（図中、太い点線で囲んで示される）によって制御される。分配回路１３による信号の分配先は、比較回路ＣＭＰ３から出力される切り換え制御信号ＰＬによって制御される。
【０１８２】
（第５の実施形態）
本実施形態では、本発明の整流制御装置および全波整流回路を搭載した受電装置、ならびに、その受電装置を用いて構成される無接点電力伝送システムについて説明する。
【０１８３】
本実施形態では、先に説明した整流制御装置および全波整流回路は、無接点電力システムの受電装置に設けられる。全波整流回路から出力される整流電圧によって受電装置が動作し、給電対象の負荷（例えば、２次電池）に電力が供給される。全波整流回路における損失が少なく、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が向上する。以下、具体的に説明する。
【０１８４】
（無接点電力伝送に対応した電子機器の構成の例）
図１２（Ａ）〜図１２（Ｃ）は、無接点電力伝送システムに対応した電子機器の構成の一例を示す図である。図１（Ａ）には、送電装置１１を内蔵する充電器（クレードル）５００と、受電装置４１を内蔵する携帯電話機５１０と、が示される。
【０１８５】
携帯電話機５１０は、ＬＣＤなどの表示部５１２、ボタン等で構成される操作部５１４、マイク５１６（音入力部）、スピーカ５１８（音出力部）、アンテナ５２０を有する。
【０１８６】
充電器５００にはＡＣアダプタ５０２を介して電力が供給され、この電力が、無接点電力伝送により送電装置１１から受電装置４１に送電される。これにより、携帯電話機５１０のバッテリ（不図示）を充電したり、携帯電話機５１０内のデバイスを動作させたりすることができる。
【０１８７】
なお、本実施形態が適用される電子機器は携帯電話機５１０に限定されない。例えば腕時計、コードレス電話器、シェーバー、電動歯ブラシ、リストコンピュータ、ハンディターミナル、携帯情報端末、電動自転車、或いはＩＣカードなどの種々の電子機器に適用できる。
【０１８８】
図１２（Ｂ）に模式的に示すように、送電装置１１から受電装置４１への電力伝送は、送電装置１１側に設けられた１次コイルＬ１（送電コイル）と、受電装置４１側に設けられた２次コイルＬ２（受電コイル）を電磁的に結合させて電力伝送トランスを形成することで実現される。これにより非接触での電力伝送が可能になる。
【０１８９】
なお、図１２（Ｂ）では１次コイルＬ１、２次コイルＬ２は、平面上でスパイラル状にコイル線を巻くことで形成された例えば空芯の平面コイルになっている。しかしながら、本実施形態のコイルはこれに限定されず、１次コイルＬ１と２次コイルＬ２を電磁的に結合させて電力を伝送できるものであれば、その形状・構造等は問わない。
【０１９０】
例えば図１２（Ｃ）では、磁性体コアに対してＸ軸回りでコイル線をスパイラル状に巻くことで１次コイルＬ１が形成されている。携帯電話機５１０に設けられた２次コイルＬ２も同様である。図１２（Ｃ）のようなコイルにも本実施形態は適用可能である。なお図１（Ｃ）の場合に、１次コイルＬ１や２次コイルＬ２として、Ｘ軸回りにコイル線を巻いたコイルに加えて、Ｙ軸周りにコイル線を巻いたコイルを組み合わせてもよい。
【０１９１】
（無接点電力伝送システムの構成例）
図１３は、無接点電力伝送システムの構成の一例を示す図である。送電装置１１は、１次コイルＬ１と、共振コンデンサＣＱと、送電制御装置（送電制御ＩＣ）５０と、送電部５３と、波形モニタ回路５４と、を有する。送電制御装置５０は、送電側制御回路５１と、ドライバ制御回路５２と、を有する。ドライバ制御装置５２は、駆動クロックＤＲＣＫに同期して、１次コイルＬ１を交流駆動する。これによって、１次側から２次側に無接点で電力を供給することができる。１次コイルの駆動周波数は、例えば、１２０ＫＨｚである。
【０１９２】
また、受電装置４１は、２次コイルＬ２と、受電部１４０と、整流制御装置（整流制御ＩＣ）２５０と、負荷変調部６０と、給電制御部６２と、バッテリ装置７０（充電制御装置７１とバッテリ７２とを有する）と、受電制御装置（受電制御ＩＣ）８０と、を有する。
【０１９３】
図１３の左上において、太い点線で囲んで示されるように、１次側から２次側に信号を送信するための通信方式として、周波数変調方式（周波数ｆ１，ｆ２を切り換えて“１”と“０”を送信する方式）が採用される。
【０１９４】
また、図１３の左下において、太い点線で囲んで示されるように、２次側から１次側に信号を送信するための通信方式として、負荷変調方式が採用される。すなわち、２次側の負荷状態を切り換えることによって“０”と“１”が、２次側から１次側に送信される。１次側は、１次コイルＬ１のコイル端電圧ＧＳＧを、波形モニタ回路５４によってモニタし、例えば、コイル端電圧の振幅の変化を検出し、あるいは、駆動クロックとコイル端電圧の位相関係を検出し、これによって、“０”または“１”を検出する。
【０１９５】
図１３に示される受電部１４０は、２次コイルＬ２のコイル端間に直列に接続される分圧抵抗ＲＢ１とＲＢ２と、全波整流回路１５０と、整流電圧ノードＮ１１と基準電位ノードＮ１３との間に直列に接続される分圧抵抗ＲＢ４およびＲＢ５と、を有する。
【０１９６】
全波整流回路１５０は、整流ブリッジ１００と、平滑コンデンサＣ１と、を有する。整流ブリッジ１００は、同期整流素子としてのＭＯＳＦＥＴ（Ｍ１〜Ｍ４）を有する。
【０１９７】
整流制御装置（整流制御ＩＣ）は、タイミング制御回路２００を有する。タイミング制御回路２００は、オン／オフ制御信号生成回路１０（ここでは、図３（Ａ）に示す回路構成が採用され、したがって、オン／オフ制御信号生成回路１０には、ＴＧ１生成回路１０ａ，ＴＧ２生成回路１０ｂが含まれる）と、出力保証回路３５０（図１１参照）と、レベルシフト回路（ＬＳ１〜ＬＳ４）ならびに出力バッファ（ＢＭ１〜ＢＭ４）を有する。
【０１９８】
また、整流制御装置（整流制御ＩＣ）２５０は、複数の端子（Ｅ１〜Ｅ９）を有する。端子（Ｅ１〜Ｅ４）の各々は、同期整流素子のオン／オフ制御信号（ＴＧ１，ＴＧ３，ＴＧ２，ＴＧ４）を、整流ブリッジ１００に供給するための出力端子である。
【０１９９】
端子Ｅ５は、整流ブリッジ１００の第２ノードＮ２の交流電圧ＶＣ２を、オン／オフ制御信号生成回路１０に供給するための入力端子である。端子Ｅ６は、第１ノードＮ１に入力される交流電圧ＶＣ１を、オン／オフ制御信号生成回路１０に供給するための入力端子である。端子Ｅ７は、第３ノードＮ３から得られる整流電圧Ｖｏｕｔを、出力保証回路３５０に供給するための入力端子である。端子Ｅ８は、整流電圧Ｖｏｕｔを、オン／オフ制御信号生成回路１０に供給するための入力端子である。端子Ｅ９は、整流ブリッジ１００における第４ノードＮ４に接続される基準電位ＶＳＳを、オン／オフ制御信号生成回路１０に供給するための入力端子である。
【０２００】
また、出力保証回路３５０は、タイミング制御回路２００から出力される、同期整流素子のオン／オフ制御信号（ＴＧ１〜ＴＧ４）が、正常な制御電圧であることを保証するための回路である。図１３の受電装置４１において、整流制御装置２５０（ならびに他の受電側の回路）は、全波整流回路１５０の整流電圧Ｖｏｕｔを電源電圧として動作する。したがって、電源電圧としての整流電圧Ｖｏｕｔの電圧レベルが所与の電圧レベルに達しない期間（例えば、無接点電力伝送システムの電源を投入した直後の期間）において、タイミング制御回路２００を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子（Ｍ１〜Ｍ４）のオン／オフ制御ができない場合が生じ得る。例えば、第１および第２の整流素子（Ｍ１，Ｍ２）が同時にオンして、大きな貫通電流が流れて、全波整流回路１５０のエネルギー効率が低下するような事態が生じ得る。
【０２０１】
そこで、本実施形態では、タイミング制御回路２００に出力保証回路３５０を設けている。出力保証回路３５０は、整流電圧Ｖｏｕｔが所与の電圧レベル（つまり、タイミング制御回路が正常に動作し得る電圧レベル）になるまで、同期整流素子のオン／オフ制御信号（ＴＧ１〜ＴＧ４）を非アクティブレベル（具体的にはＬレベル）に維持する。これにより、複数の同期整流素子（Ｍ１〜Ｍ４）の各々は、電源電圧としての整流電圧Ｖｏｕｔが所与のレベルに上昇するまでオフ状態となり、その状態では、各同期整流素子（Ｍ１〜Ｍ４）に並列に接続される各ボディダイオード（ＤＰ１〜ＤＰ４）による整流動作が実行される。したがって、例えば、第１および第２の同期整流素子（Ｍ１，Ｍ２）が同時にオンして大きな貫通電流が流れるような事態が生じない。
【０２０２】
また、負荷変調部６０は、負荷変調トランジスタ（不図示）をスイッチングし、負荷変調信号を、送電装置１１に送信する。給電制御部６２は、例えば、シリーズレギュレータ（ＬＤＯ）や給電制御トランジスタ等（不図示）を有し、それらの動作を制御することによって、給電対象の負荷７２への給電を制御する。また、バッテリ装置７０に含まれる充電制御装置（充電制御ＩＣ）７１は、バッテリ（２次電池）７２の充電動作を制御する。
【０２０３】
なお、給電対象の負荷は、バッテリ（２次電池）７２に限定されない。例えば、整流電圧によって所与の回路を動作させる場合、その回路が給電対象の負荷として機能する。
【０２０４】
また、受電装置装置（受電制御ＩＣ）は、受電側制御回路８１と、位置検出回路８２と、周波数検出回路８３と、発振回路８４と、を有する。受電側制御回路８１は、受電装置４１の動作を統括的に制御する。
【０２０５】
位置検出回路８２は、分圧抵抗ＲＢ４とＲＢ５の共通接続点から得られる信号ＡＤＩＮに基づいて、受電側機器が、送電側機器に対して適正な位置にセットされているか否かを検出する。また、周波数検出回路８３は、分圧抵抗ＲＢ１とＲＢ２の共通接続点から得られる信号ＣＣＭＰＩに基づいて、１次側の駆動クロック（ＤＲＣＫ）を再生し、その駆動クロックの周波数を、発振回路８４から出力される発振クロックＣＬＫを用いて検出する。発振クロックＣＬＫの周波数は、例えば５ＭＨｚである。
【０２０６】
このように、本実施形態の受電装置４１は、同期整流方式の全波整流回路１５０と、整流制御装置２５０と、給電制御部６２と、を有しており、全波整流回路１５０から出力される整流電圧Ｖｏｕｔによって受電装置４１が動作し、給電対象の負荷（例えば、２次電池７２）に電力が供給される。
【０２０７】
本実施形態によれば、従来にない、安定した、高精度の同期整流素子のオン／オフのタイミング制御が実現される。よって、全波整流回路１５０における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現され、無接点電力伝送システムの伝送効率が格段に向上する。
【０２０８】
また、整流制御装置２５０は出力保証回路３５０を有しているため、システムの起動直後に不要な貫通電流が流れることが防止され、その貫通電流によって回路が破損する心配もない。よって、エネルギー効率が高く、かつ信頼性の高い無接点電力伝送システムが実現される。
【０２０９】
また、図１３の例では、全波整流回路１５０と整流制御装置２５０とは別の回路であるが、整流ブリッジ１００を構成する同期整流素子（Ｍ１〜Ｍ４）が比較的低耐圧の素子である場合には、整流制御装置２５０に、整流ブリッジ１００を内蔵する場合もあり得る。この場合、無接点電力伝送システムの部品点数を削減することができる。
【０２１０】
また、平滑コンデンサＣ１の容量も比較的小容量ですむ場合、整流ブリッジ１００と、平滑コンデンサＣ１と、整流制御装置２５０と、を一つのＩＣに内蔵する場合もあり得る。この場合、整流制御装置付きの全波整流回路が実現される。この全波整流回路は、同期整流素子（Ｍ１〜Ｍ４）のオン／オフを適切なタイミングで制御することができ、ボディダイオードによる損失を低減できる。また、平滑コンデンサＣ１に蓄積されている電荷の逆流が効果的に防止されることから、低損失かつエネルギー効率の高い、同期整流方式の全波整流回路を実現することができる。
【０２１１】
（無接点電力伝送システムの動作例）
図１４は、無接点電力伝送システムの動作の一例を示す図である。待機状態において、送電側機器（クレードル）５００に内蔵される送電制御装置１１は、受電側機器（携帯電話機）５１０の着地（セッティング）を、例えば、０．３秒に１回、検出し（ステップＳ１）、これによって、受電側機器の着地（セッティング）が検出される（ステップＳ２）。
【０２１２】
次に、送電装置１１と受電装置４１との間で、種々の情報の交換（ネゴシエーション）が実行される（ステップＳ３）。ＩＤ認証によって、受電装置が適切な送電対象であることが確認された後に、通常送電（充電）が開始される。通常送電が開始されると、受電側機器（携帯電話機）５１０に設けられているＬＥＤが点灯する。
【０２１３】
通常送電中において、満充電が検出されると、満充電通知が受電装置から送電装置に送信され、これを受信した送電装置は、通常送電を停止する(ステップＳ４)。通常送電が停止されると、受電側機器（携帯電話機）５１０に設けられているＬＥＤが消灯する。そして、満充電検出後の待機フェーズに移行する（ステップＳ５）。
【０２１４】
満充電検出後の待機状態では、例えば、５秒に１回の取り去り検出が実行され、また、１０分に１回、再充電の要否の確認が実行される。満充電後に受電側機器（携帯電話機）５１０が取り去られると、初期の待機フェーズに戻る（ステップＳ６）。また、満充電後に再充電が必要と判定されると、ステップＳ３に復帰する(ステップＳ７)。また、ステップ３の状態において、受電側機器（携帯電話機）５１０の取り去りが検出された場合には、初期の待機状態に復帰する（ステップＳ８）。
【０２１５】
以上説明したように、本発明の幾つかの実施形態によれば、例えば、同期整流方式の全波整流回路を構成する同期整流素子のオン／オフのタイミングを、高精度に制御することが可能な整流制御装置を実現することができる。したがって、全波整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
【０２１６】
また、上記の整流制御装置ならびに全波整流回路を用いることによって、伝送効率が格段に向上した受電装置、ならびに無接点電力伝送システムを実現することができる。
【０２１７】
なお、本発明の実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【０２１８】
例えば、同期整流素子としては、種々のスイッチング素子を使用することができる。また、例えば、整流ブリッジの構成も、上述の実施例に限定されるものではなく、種々の回路構成を採用することができる。
【０２１９】
また、整流制御装置は、同期整流方式の半波整流回路における、同期整流素子のオン／オフ制御を実行することもできる。また、タイミング制御回路に含まれるオン／オフ制御信号生成回路の構成も、種々、変形または応用が可能である。
【０２２０】
また、本発明の整流制御装置および全波整流は、回路構成が簡素化され、損失が少ないため、種々の電子機器に搭載することができる。
【０２２１】
本発明は、例えば、整流制御装置、全波整流回路、受電装置および無接点電力伝送システムとして有用である。
【図面の簡単な説明】
【０２２２】
【図１】図１（Ａ）〜図１（Ｃ）は、同期整流方式の全波整流回路ならびに整流制御装置の構成の一例について説明するための図
【図２】整流制御装置に含まれるタイミング制御回路の内部構成の一例を示す図
【図３】図３（Ａ）および図３（Ｂ）は、整流制御装置に含まれるタイミング制御回路の内部構成の他の例を示す図
【図４】図４（Ａ）および図４（Ｂ）は、オン／オフ制御信号生成回路（ここでは、ＴＧ１生成回路）の構成および動作の概要を説明するための図
【図５】図５（Ａ），図５（Ｂ）は、第１のヒステリシスコンパレータのヒステリシス幅Ｖｈｓの設定例について説明するための図
【図６】タイミング制御回路の具体的な回路構成の一例を示す図
【図７】図６に示されるタイミング制御回路（ＴＧ１生成回路，ＴＧ２生成回路）の動作を説明するための図
【図８】図８（Ａ）および図８（Ｂ）は、ヒステリシスコンパレータの具体的な回路構成の一例を示す図
【図９】タイミング制御回路の具体的な回路構成の他の例(出力保証回路を設ける例)を示す図
【図１０】タイミング制御回路の具体的な回路構成の他の例（サンプリング回路を共通使用する例）を示す図
【図１１】タイミング制御回路の具体的な回路構成の他の例(サンプリング回路およびヒステリシスコンパレータを共通使用する例)を示す図である。
【図１２】図１２（Ａ）〜図１２（Ｃ）は、無接点電力伝送システムに対応した電子機器の構成の一例を示す図
【図１３】無接点電力伝送システムの構成の一例を示す図
【図１４】無接点電力伝送システムの動作の一例を示す図
【符号の説明】
【０２２３】
Ｌ１  １次コイル、Ｌ２  ２次コイル、Ｍ１〜Ｍ４  同期整流素子（ＭＯＳＦＥＴ）、
１０（１０ａ〜１０ｄ）  オン／オフ制御信号生成回路（ＴＧ１〜ＴＧ４生成回路）、
１００  整流ブリッジ、ＬＱ  負荷、Ｃ１  平滑コンデンサ、
オン／オフ制御信号生成回路（ＴＧ１生成回路〜ＴＧ４生成回路）、
１５０  全波整流回路、２００  タイミング制御回路、
２５０  整流制御装置（例えばＩＣ）、６００  サンプリング信号生成回路、
６０２  ヒステリシスコンパレータ（第２のヒステリシスコンパレータ）、
６０４  遅延回路、６０６  ゲート回路（第１のゲート回路）、
６０８  サンプリング回路、ＬＧＣ  ロジック回路、
６１０  ヒステリシスコンパレータ（第１のヒステリシスコンパレータ）、
６１２  出力回路、ＤＰ１〜ＤＰ４  ボディダイオード、
ＳＷ１  サンプリングスイッチ、Ｃｓａｍｐ  サンプリングコンデンサ、
ＶＳＳ  基準電位、ＶＣ１，ＶＣ２  交流電圧、Ｖｏｕｔ  整流電圧、
ＴＧ１〜ＴＧ４  第１〜第４の同期整流素子のオン／オフ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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