(57)【要約】【課題】比較的、簡単な等価回路モデルで電源回路のシミュレーション精度を上げることが可能な回路モデル作成装置を提供する。【解決手段】実装面から帰還電流が流れるグランド層までの距離が所定値である回路基板に表面実装された受動素子に対応する基本等価回路モデルに対し、実装面からグランド層までの距離を変数とした寄生インダクタンスの変化を取得する取得手段１２２と、取得手段により取得された寄生インダクタンスの変化を基本等価回路モデルに反映することにより、実装面からグランド層までの距離が任意の等価回路モデル情報を作成する作成手段１２３とを備える。【選択図】  図５
2010205004.tif 000002
【特許請求の範囲】
【請求項１】
回路基板に表面実装される受動素子の等価回路モデル情報を作成する回路モデル作成装置において、
実装面から帰還電流が流れるグランド層までの距離が所定値である回路基板に表面実装された受動素子に対応する基本等価回路モデルに対し、上記実装面からグランド層までの距離を変数とした寄生インダクタンスの変化を取得する取得手段と、
上記取得手段により取得された寄生インダクタンスの変化を上記基本等価回路モデルに反映することにより、上記実装面からグランド層までの距離が任意の等価回路モデル情報を作成する作成手段とを備える回路モデル作成装置。
【請求項２】
上記取得手段は、上記受動素子の特性を表す第１の回路モデルに、上記帰還電流が流れる帰還経路による寄生インダクタンスを表す第２の回路モデルを直列接続した上記基本等価回路モデルに対する寄生インダクタンスの変化を取得することを特徴とする請求項１記載の回路モデル作成装置。
【請求項３】
上記受動素子は、積層型セラミックチップコンデンサであり、
上記取得手段は、上記実装面からグランド層までの距離を変化させたときの、上記積層型セラミックチップコンデンサの基本自己共振周波数よりも高周波領域における寄生インダクタンスの変化を解析することにより、上記基本等価回路モデルに対する寄生インダクタンスの変化を取得することを特徴とする請求項１記載の回路モデル作成装置。
【請求項４】
上記基本等価回路モデルは、上記積層型セラミックチップコンデンサのキャパシタンスを含む回路特性を示す第１の回路モデルの両端に、該積層型セラミックチップコンデンサの基本自己共振周波数よりも高周波領域における寄生インダクタンスを示す第２の回路モデルをそれぞれ直列接続した等価回路モデルであることを特徴とする請求項３記載の回路モデル作成装置。
【請求項５】
上記第１の回路モデルは、上記積層型積層型セラミックチップコンデンサの基本自己共振周波数から高周波数領域に亘る各自己共振周波数に対応する共振回路モデルが、複数並列接続されたモデルであることを特徴とする請求項４記載の回路モデル作成装置。
【請求項６】
上記作成手段は、上記基本等価回路モデルと、上記取得手段により取得された寄生インダクタンスの変化を上記実装面からグランド層までの距離を変数として表した関数とを対応付けた情報を、上記任意の等価回路モデル情報として作成することを特徴とする請求項１記載の回路モデル作成装置。
【請求項７】
上記作成手段は、上記基本等価回路モデルと、上記実装面からグランド層までの各距離に対応する上記取得手段により取得された寄生インダクタンスとを対応付けた情報を、上記任意の等価回路モデル情報として作成することを特徴とする請求項１記載の回路モデル作成装置。
【請求項８】
回路基板に表面実装される受動素子の等価回路モデル情報を作成する回路モデル作成方法において、
実装面から帰還電流が流れるグランド層までの距離が所定値である回路基板に表面実装された受動素子に対応する基本等価回路モデルに対し、上記実装面からグランド層までの距離を変数とした寄生インダクタンスの変化を取得する取得ステップと、
上記取得手段により取得された寄生インダクタンスの変化を上記基本等価回路モデルに反映することにより、上記実装面からグランド層までの距離が任意の等価回路モデル情報を作成する作成ステップとを有する回路モデル作成方法。
【請求項９】
受動素子を表面実装した回路基板の回路特性をシミュレーションするシミュレーション装置において、
上記受動素子の特性と、該受動素子が表面実装される回路基板における実装面から帰還電流が流れるグランド層までの距離とが設定される設定手段と、
上記実装面からグランド層までの距離が所定値である回路基板に表面実装された受動素子に対応する基本等価回路モデルに対して、該距離を変数として取得された寄生インダクタンスの変化を反映した任意の等価回路モデル情報を記憶する記憶手段と、
上記記憶手段から、上記設定手段により設定された実装面からグランド層までの距離に対応する等価回路モデル情報を読み出し、読み出した等価回路モデル情報を用いて回路特性を解析する解析手段とを備えるシミュレーション装置。
【請求項１０】
受動素子を表面実装した回路基板の回路特性をシミュレーションするシミュレーション方法において、
上記受動素子の特性と、該受動素子が表面実装される回路基板における実装面から帰還電流が流れるグランド層までの距離とが設定される設定ステップと、
上記実装面からグランド層までの距離が所定値である回路基板に表面実装された受動素子に対応する基本等価回路モデルに対して、該距離を変数として取得された寄生インダクタンスの変化を反映した任意の等価回路モデル情報を記憶する記憶手段から、上記設定ステップにより設定された実装面からグランド層までの距離に対応する等価回路モデル情報を読み出し、読み出した等価回路モデル情報を用いて回路特性を解析する解析ステップとを有するシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面実装型の回路基板に実装される受動素子の等価回路モデル情報を作成する回路モデル作成装置及び方法、並びに、等価回路モデル情報を用いて回路基板の回路特性のシミュレーションを行うシミュレーション装置及び方法に関するものである。
【背景技術】
【０００２】
プリント回路基板（ＰＣＢ）電源網の高精度な解析は、不要輻射の低減や集積回路の安定動作を実現するために欠かすことができない。
【０００３】
近年ＬＳＩの消費電力は増加傾向にあり、このような傾向に伴いノイズ電流も増加している。このため電源網の入力インピーダンスの低減は、設計において最も重要な項目の一つである。ＰＣＢ電源網の入力インピーダンスの最適設計を可能にするために、これまで様々な解析手法が提案されている（特許文献１）。これらの解析においては、積層型セラミックチップコンデンサ等の受動部品、パッケージ、ＬＳＩ等を部品として個別にモデル化したのちに結合して電源網全体を解析している。
【０００４】
ここで、表面実装型積層型セラミックチップコンデンサの電気的なモデルは、第１に、内部構造を秘匿できること、第２に、ユーザ間で共通に使用でき、モデル作成の時間を短縮できること、第３に、詳細な構造を入力して解析を行う場合には時間がかかり過ぎること、等の理由により、部品メーカより提供されるＳパラメータモデルや、等価回路モデルを用いるのが一般的である。これらの利点を維持しつつ、様々なレイアウトに対し高い精度を持つ受動部品のモデルが必要とされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−００４４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的な高周波回路の電源網において、チップコンデンサ等の表面実装型受動部品モデルは図２１に示すような、受動素子Ｒ、Ｌ、Ｃにより構成された等価回路モデルや、Ｓパラメータで表される。ここで、表面実装型受動部品モデルの回路定数Ｒ、Ｌ、Ｃはある一定の条件下で測定して作成される。例えば図２２に示すように、コンデンサを含むＰＣＢ電源網の入力インピーダンスの解析では、共振、反共振の周波数やインピーダンスが実測と一致しないのが通例である。これは、コンデンサモデル中の寄生インダクタンスが、実際の値と異なることが原因である。
【０００７】
また、本来コンデンサ単体ではループ回路を形成しないため、その寄生インダクタンスは定義できない。コンデンサの寄生インダクタンスを表すためには、コンデンサと、ＰＣＢの導体パターンを流れる帰還電流によって形成されるループの面積が必要となる。Ｌ値が定数であることから、従来のモデルでは、ある一条件での測定により得られる寄生インダクタンスを常に用いている。このため、提供されるモデルの寄生インダクタンス値は、ユーザが設計及び解析するＰＣＢのレイアウトに適合することは稀である。
【０００８】
本来、受動素子の寄生インダクタンスは、ＰＣＢに実装されて初めて定まるが、受動素子のモデルを作成する時点で実装状態を知ることは不可能である。これが、受動部品メーカがユーザに対して高精度なモデルを準備し提供することが困難な原因である。
【０００９】
本発明は、このような実情に鑑みて提案されたものであり、比較的、簡単な等価回路モデルで電源回路のシミュレーション精度を上げることが可能な回路モデル作成装置及び方法、並びに、従来の経験的な回路設計を置き換え、設計精度の向上と設計工数の削減に寄与することが可能なシミュレーション装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決するための手段として、本発明は、回路基板に表面実装される受動素子の等価回路モデル情報を作成する回路モデル作成装置において、実装面から帰還電流が流れるグランド層までの距離が所定値である回路基板に表面実装された受動素子に対応する基本等価回路モデルに対し、上記実装面からグランド層までの距離を変数とした寄生インダクタンスの変化を取得する取得手段と、上記取得手段により取得された寄生インダクタンスの変化を上記基本等価回路モデルに反映することにより、上記実装面からグランド層までの距離が任意の等価回路モデル情報を作成する作成手段とを備える。
【００１１】
また、本発明は、回路基板に表面実装される受動素子の等価回路モデル情報を作成する回路モデル作成方法において、実装面から帰還電流が流れるグランド層までの距離が所定値である回路基板に表面実装された受動素子に対応する基本等価回路モデルに対し、上記実装面からグランド層までの距離を変数とした寄生インダクタンスの変化を取得する取得ステップと、上記取得手段により取得された寄生インダクタンスの変化を上記基本等価回路モデルに反映することにより、上記実装面からグランド層までの距離が任意の等価回路モデル情報を作成する作成ステップとを有する。
【００１２】
また、本発明は、受動素子を表面実装した回路基板の回路特性をシミュレーションするシミュレーション装置において、上記受動素子の特性と、該受動素子が表面実装される回路基板における実装面から帰還電流が流れるグランド層までの距離とが設定される設定手段と、上記実装面からグランド層までの距離が所定値である回路基板に表面実装された受動素子に対応する基本等価回路モデルに対して、該距離を変数として取得された寄生インダクタンスの変化を反映した任意の等価回路モデル情報を記憶する記憶手段と、上記記憶手段から、上記設定手段により設定された実装面からグランド層までの距離に対応する等価回路モデル情報を読み出し、読み出した等価回路モデル情報を用いて回路特性を解析する解析手段とを備える。
【００１３】
また、本発明は、受動素子を表面実装した回路基板の回路特性をシミュレーションするシミュレーション方法において、上記受動素子の特性と、該受動素子が表面実装される回路基板における実装面から帰還電流が流れるグランド層までの距離とが設定される設定ステップと、上記実装面からグランド層までの距離が所定値である回路基板に表面実装された受動素子に対応する基本等価回路モデルに対して、該距離を変数として取得された寄生インダクタンスの変化を反映した任意の等価回路モデル情報を記憶する記憶手段から、上記設定ステップにより設定された実装面からグランド層までの距離に対応する等価回路モデル情報を読み出し、読み出した等価回路モデル情報を用いて回路特性を解析する解析ステップとを有する。
【発明の効果】
【００１４】
本発明は、基本等価回路モデルにおける寄生インダクタンスの変化を、実装面からグランド層までの距離を変数として取得し、取得された寄生インダクタンスの変化を基本等価回路モデルに反映して、実装面からグランド層までの距離が任意の等価回路モデル情報を作成することにより、受動素子の実装状態に応じた回路特性を精度良く表現できるので、電源回路のシミュレーション精度を上げることが可能な等価回路モデルを比較的、簡単な表現でユーザに提供することができる。
【００１５】
また、本発明は、設定手段により設定された実装面からグランド層までの距離に対応する等価回路モデル情報を用いて回路特性を解析することにより、受動素子の実装状態に応じた回路特性を精度良く表現してシミュレーションを行うことができるので、従来の経験的な回路設計を置き換え、設計精度の向上と設計工数の削減に寄与することができる。
【図面の簡単な説明】
【００１６】
【図１】一般的な高周波回路の電源網であるプリント回路基板を示す図である。
【図２】表面実装型受動部品モデルにおけるポートの配置を示す図である。
【図３】表面実装型受動部品モデルの等価回路モデルを示す図である。
【図４】コンデンサの寄生インダクタンスの周波数特性を示す図である。
【図５】回路モデル作成装置に係る構成を示す図である。
【図６】出力部により出力される画像情報を示す図である。
【図７】シミュレーション装置に係る構成を示す図である。
【図８】シミュレーション装置に実行される処理の説明に供するフローチャートである。
【図９】積層型セラミックチップコンデンサの構造を示す図である。
【図１０】積層型セラミックチップコンデンサの断面図である。
【図１１】同次元の積層型セラミックチップコンデンサとバルク伝導体の周波数特性を示す図である。
【図１２】モーメント法によって得られた電流分布を示す図である。
【図１３】積層型セラミックチップコンデンサをスタブ伝送線として見なした回路モデルを示す図である。
【図１４】σ＝５．６×１０７［Ｓ／ｍ］の低抵抗コンデンサの周波数特性を示す図である。
【図１５】第７共振の共振点である２００ＭＨｚの電流分布を表す図である。
【図１６】プリント回路基板に実装された積層型セラミックチップコンデンサの特性を示す図である。
【図１７】プリント回路基板に実装された積層型セラミックチップコンデンサのインピーダンス特性を示す図である。
【図１８】積層型セラミックチップコンデンサの等価回路モデルの構造を示す図である
【図１９】実測結果の周波数特性、及び、等価回路モデルの周波数特性を示す図である。
【図２０】インダクタンスの周波数特性について、等価回路モデルと実測結果との比較を示す図である。
【図２１】チップコンデンサ等の表面実装型受動部品モデルの従来例を示す図である。
【図２２】インダクタンスの周波数特性について、等価回路モデルと実測結果との比較を示す図である。
【発明を実施するための形態】
【００１７】
本発明が適用された回路モデル作成装置は、積層型セラミックチップコンデンサなどの受動素子が実装される表面実装型の回路基板の等価回路モデルを作成する装置である。また、本発明が適用されたシミュレーション装置は、上記回路モデル作成装置により作成された等価回路モデルを用いて回路基板の回路特性のシミュレーションを行う装置である。
【００１８】
本実施の形態では、これらの回路モデル作成装置及びシミュレーション装置の具体的な構成に関する説明に先立ち、本実施形態において提案する等価回路モデルの回路特性について説明する。
【００１９】
図１は、一般的な高周波回路の電源網であるプリント回路基板１を示す図である。プリント回路基板１は、直流電圧源１１からの電源供給を受ける電源網であって、ＬＳＩなどの高周波回路１２が実装されている。すなわち、プリント回路基板１には、高周波回路１２の電源ピン１２ａとＧＮＤピン１２ｂが、ビアホール１ａ、１ｂを介してそれぞれ電源電圧ラインＶとグランドラインＧＮＤとに接続されている。また、このプリント回路基板１には、高周波回路１２の高周波電流成分を吸収する目的で、高周波回路１２の帰還電流が流れる経路上の電源電圧ラインＶ側に、コンデンサ１３が表面実装されている。
【００２０】
このような構成からなるプリント回路基板１の電源網の特性について高精度に解析するには、不要輻射の低減や集積回路の安定動作を実現するために欠かすことができない。電源網において高周波回路１２の動作に起因して直流電圧源１１の電圧を乱すノイズ電圧は、オームの法則により簡易的にＶ＝ＺＩで表すことができる。
【００２１】
ここで、Ｚは電源網の入力インピーダンス、Ｉは高周波回路１２内部のノイズ源に起因する電流である。すなわち、高周波回路１２内部のノイズ源は電流源で近似できる。また、プリント回路基板１の電源網の入力インピーダンスＺは、高周波回路１２の電源ピン１２ａ、ＧＮＤピン１２ｂからプリント回路基板１側を見込むインピーダンスである。
【００２２】
このようにして受動素子であるコンデンサ１３は、プリント回路基板１の実装状態に応じて寄生インダクタンスが定義される。よって、コンデンサ１３単体では、ループ回路を形成しないため、その寄生インダクタンスを定義することができない。コンデンサの寄生インダクタンスを表すためには、コンデンサ自体の特性と、プリント回路基板の導体パターンを流れる帰還電流によって形成されるループの面積とを考慮する必要がある。
【００２３】
このようにして、帰還電流によって形成されるループの面積を考慮するため、本実施形態において提案する表面実装型受動部品モデル２におけるポートの配置を図２に示す。ここで、図２中の矢印Ａは励振ポートを示す。この表面実装型受動部品モデル２では、コンデンサ２１と帰還電流が流れるグランド２２との距離ｈを明示する。コンデンサ２１により発生する磁束のほとんどは、コンデンサ２１とグランド２２との間を通るため、近似的にコンデンサ２１内の電流により発生する磁束の総量を代表させることで、寄生インダクタンスが定義される。これにより表面実装型受動部品モデル２では、プリント配線基板の厚みやレイアウトパターンに応じて異なる寄生インダクタンスを反映することができる。
【００２４】
表面実装型受動部品モデル２の等価回路モデルを図３に示す。グランドを陽に定義するか否かが、従来の部品モデルとの最も重要な違いである。厳密には、従来の部品モデルにおいても測定環境に依存して決まるが、これらの測定がどのようなグランドレイアウトの下になされたのかが明示されていない。したがって、従来の部品モデルを使用する場合、その寄生インダクタンスが設計するＰＣＢレイアウト形状に適しているか否かを知ることができない。
【００２５】
これに対して、表面実装型受動部品モデル２では、部品とグランドとの距離を明示することで、上述した従来モデルの持つ問題点を解決することができる。
【００２６】
ここで、表面実装型受動部品モデル２は、グランドとコンデンサの距離に応じて複数のモデルを個別に用意しなければならないが、図４に示すようにコンデンサの寄生インダクタンスの周波数特性ΔＬ／Δｆは、グランドと部品間の距離ｈに対して変わらない。また、高周波のコンデンサのインダクタンスは、主として表皮効果により電流が底面に集中するため、高周波ではグランドと部品間の間距離ｈごとのインダクタンスの補正が容易である。このため、いずれかのグランドと部品間の距離ｈでの等価回路モデルを基準とし、そこに異なるグランド間と部品間の距離ｈを変数として関数で表した補正インダクタンスを付加する等価回路モデルを提供することで、コンデンサを一つの等価回路モデルにより表現できる。
【００２７】
以上のようにして提案される表面実装型受動部品モデル２は、図５に示すような回路モデル作成装置１００により作成される。
【００２８】
すなわち、回路モデル作成装置１００は、キーボードなどの入力部１１０、ＣＰＵ１２０、ＲＯＭ１３０、ＲＡＭ１４０、ハードディスクやフラッシュメモリなどの大容量記憶装置１５０、及び、ＬＣＤなどの表示部１６０を備えるコンピュータである。
【００２９】
入力部１１０には、モデル作成対象となる受動素子に関する入力情報が入力される。すなわち、入力部１１０には、入力情報として、実装状態に依存せずに定まる受動素子の素子特性と、受動素子が表面実装される実装面から帰還電流が流れるグランド層までの距離とが対応付けられた情報が入力される。入力部１１０は、入力情報をＣＰＵ１２０に通知する。
【００３０】
ＣＰＵ１２０は、大容量記憶装置１５０に記憶されているモデル作成用のプログラムを読み出して、ＲＡＭ１４０に展開して実行することにより、内部に次のような処理部を実現する。すなわち、ＣＰＵ１２０は、入力部１１０から通知された入力情報に基づいて受動素子が表面実装された基本等価回路モデルを作成する基本等価回路モデル作成部１２１と、基本等価回路モデル作成部１２１により作成された基本等価回路モデルについて実装状態を変化させたときの寄生インダクタンスの変化を取得するための寄生インダクタンス情報取得部１２２と、寄生インダクタンス情報取得部１２２により取得された情報に基づいて等価回路モデル情報を作成して出力する等価回路モデル情報作成部１２３とからなる。
【００３１】
基本等価回路モデル作成部１２１は、入力部１１０から通知された入力情報に基づいて受動素子が表面実装された基本等価回路モデルを作成する。具体的に、基本等価回路モデル作成部１２１は、受動素子が表面実装される実装面から帰還電流が流れるグランド層までの距離が、入力部１１０により入力された所定値である回路基板に、受動素子が表面実装された基本等価回路モデルを作成する。
【００３２】
例えば、受動素子を回路基板に実装した際の実装状態を精度良く表現するため、基本等価回路モデル作成部１２１は、受動素子の特性を表す第１の回路モデルに、帰還電流が流れる帰還経路による寄生インダクタンスを表す第２の回路モデルを直列接続した基本等価回路モデルを作成する。
【００３３】
寄生インダクタンス情報取得部１２２は、基本等価回路モデル作成部１２１により作成された基本等価回路モデルに対して、実装状態を変化させたときの寄生インダクタンスの変化を取得するため、次のような処理を行う。すなわち、寄生インダクタンス情報取得部１２２は、基本等価回路モデルに対し、実装面からグランド層までの距離を変数とした寄生インダクタンスの変化を取得する。なお、寄生インダクタンスの変化は、実装面からグランド層までの距離が異なる回路基板を用いて実測した実測値に対して、最小自乗法などによる補間処理を施して取得するようにしてもよいが、後述するような基本等価回路モデルに含まれるパラメータを変更する解析処理によって取得するようにしてもよい。
【００３４】
等価回路モデル情報作成部１２３は、寄生インダクタンス情報取得部１２２により取得された寄生インダクタンスの変化を基本等価回路モデルに反映することにより、実装面からグランド層までの距離が任意の等価回路モデル情報を作成する。
【００３５】
第１の具体例として、等価回路モデル情報作成部１２３は、基本等価回路モデルと、寄生インダクタンス情報取得部１２２により取得された寄生インダクタンスの変化を実装面からグランド層までの距離を変数として表した関数とを対応付けた情報を、任意の等価回路モデル情報として作成する。
【００３６】
第２の具体例として、等価回路モデル情報作成部１２３は、図６に示すように、基本等価回路モデルと、実装面からグランド層までの各距離に対応する寄生インダクタンス情報取得部１２２により取得された寄生インダクタンスとを対応付けた情報を、任意の等価回路モデル情報として作成する。すなわち、等価回路モデル情報作成部１２３は、実装面からグランド層までの距離ｈを６０［μｍ］に設定して作成された基本等価回路モデル１７１と、実装面からグランド層までの距離を任意に変更したときの寄生インダクタンステーブル１７２とを対応付けた画像情報を表示部１６０に表示する。なお、寄生インダクタンスは、寄生インダクタンステーブル１７２のように離散値で表示する場合に限定されず、上述した第１の具体例のように、実装面からグランド層までの距離を変数として表した関数を表示してもよい。
【００３７】
また、等価回路モデル情報作成部１２３は、表示部１６０に上述したモデル情報を表示するのに限定されず、例えば同じ情報を印刷装置により印刷して、実際の表面実装部品の付属情報として、この表面実装部品を使用するユーザに提供するようにしてもよい。
【００３８】
以上のような構成からなる回路モデル作成装置１００は、基本等価回路モデルにおける寄生インダクタンスの変化を、実装面からグランド層までの距離を変数として取得し、取得された寄生インダクタンスの変化を基本等価回路モデルに反映して、実装面からグランド層までの距離が任意の等価回路モデル情報を作成することにより、受動素子の実装状態に応じた回路特性を精度良く表現できるので、電源回路のシミュレーション精度を上げることが可能な等価回路モデルを比較的、簡単な表現でユーザに提供することができる。例えば、受動部品メーカは、回路モデル作成装置１００により作成された精度の高い等価回路パラメータを、顧客であるユーザに提供することが可能となる。
【００３９】
このようにして精度の高い回路モデルを提供できるのは、高周波におけるコンデンサのインダクタンスは電流が底面に集中するため、高周波では実装面からグランドまでの距離ｈを変数とした関数を用いることで、インダクタンスを容易に補正できるからである。また、いずれかの実装面からグランド層までの距離ｈでの等価回路モデルを基準とし、これと異なる距離ｈ’により決まる寄生インダクタンスを付加する等価回路モデル情報は、従来通りコンデンサを一つの等価回路モデルで表現できるからである。
【００４０】
次に、以上のような構成からなる回路モデル作成装置１００により作成された表面実装型受動部品モデル２を用いて回路基板の回路特性のシミュレーションを行うシミュレーション装置２００について説明する。
【００４１】
シミュレーション装置２００は、図７に示すように、キーボードなどの入力部２１０、ＣＰＵ２２０、ＲＯＭ２３０、ＲＡＭ２４０、ハードディスクやフラッシュメモリなどの大容量記憶装置２５０、及び、ＬＣＤなどの表示部２６０を備えるコンピュータである。
【００４２】
入力部２１０には、受動素子の特性と、受動素子が表面実装される回路基板において受動素子が表面実装される実装面から帰還電流が流れるグランド層までの距離とが設定された設定情報が入力される。入力部１１０は、設定情報をＣＰＵ１２０に通知する。
【００４３】
大容量記憶装置２５０は、上述した回路モデル作成装置１００により作成された等価回路モデルに係る情報を記憶している。
【００４４】
すなわち、大容量記憶装置２５０は、実装面からグランド層までの距離が所定値である回路基板に表面実装された受動素子に対応する基本等価回路モデルに対して、この距離を変数として取得された寄生インダクタンスの変化を反映した任意の等価回路モデル情報が記憶されている。すなわち、大容量記憶装置２５０は、実装面から帰還電流が流れるグランド層までの距離が所定値である回路基板に受動素子が表面実装された基本等価回路モデルを示す基本等価回路モデル情報２５１と、基本回路基板モデルに対して実装面からグランド層までの距離を変数とした寄生インダクタンスの変化を示す寄生インダクタンス情報２５２とを対応付けて記憶している。ここで、寄生インダクタンス情報２５２は、実装面からグランド層までの距離を変数とした寄生インダクタンスの変化を、連続値で表した関数又は離散値として表したルックアップテーブルである。
【００４５】
また、大容量記憶装置２５０は、回路基板の回路特性をシミュレーションするためのプログラムが記憶されている。
【００４６】
ＣＰＵ２２０は、大容量記憶装置２５０に記憶されているシミュレーション用のプログラムを読み出してＲＡＭ２４０に展開して実行することにより、次のような解析部２２１が実現される。
【００４７】
解析部２２１は、入力部２１０に入力された設定情報に応じて、大容量記憶装置２５０から基本等価回路モデル情報２５１と寄生インダクタンス情報２５２とを読み出して、読み出した情報に基づいて回路特性の解析を行う。具体的に、解析部２２１は、大容量記憶装置２５０から、基本等価回路モデルと、基本回路基板モデルの実装面からグランド層までの距離を変数とした寄生インダクタンスの変化とを読み出す。解析部２２１は、設定情報で示されている実装面からグランド層までの距離に対応して寄生インダクタンスを補正した等価回路モデルを用いて回路特性を解析する。解析部２２１は、回路特性を解析した解析結果を表示部２６０に表示する。
【００４８】
このような構成からなるシミュレーション装置２００は、図８に示すようなフローチャートに従って、プリント回路基板の回路特性についてシミュレーションを実行する。
【００４９】
ステップＳ１において、入力部２１０には、ユーザにより設計されたプリント回路基板ＰＣＢの回路モデルが入力される。すなわち、入力部２１０には、プリント回路基板ＰＣＢに実装される受動素子の特性と、受動素子が表面実装されるプリント回路基板ＰＣＢにおいて受動素子が表面実装される実装面から帰還電流が流れるグランド層までの距離とが設定された設定情報が入力される。
【００５０】
ステップＳ２において、解析部２２１は、設定情報で示される実装面からグランド層までの距離情報に基づいて、大容量記憶装置２５０の寄生インダクタンス情報２５２を参照して、最適な寄生インダクタンスの値を選択する。これにより、解析部２２１は、設計対象のプリント回路基板の断面構造に最も適した等価回路モデルの選択を行うことができる。
【００５１】
ステップＳ３において、解析部２２１は、ステップＳ２により選択された寄生インダクタンスで定義された受動素子の等価回路モデルを回路基板モデルに接続する。
【００５２】
ステップＳ４において、解析部２２１は、ステップＳ３により受動素子の等価回路モデルが接続された回路基板モデルについて、電源網入力インピーダンスの解析を行う。
【００５３】
以上のようにして、シミュレーション装置２００は、入力部２１０により入力された設定情報で示される実装面からグランド層までの距離に対応して寄生インダクタンスを補正した等価回路モデルを用いて回路特性を解析することにより、受動素子の実装状態に応じた回路特性を精度良く表現してシミュレーションを行うことができるので、従来の経験的な回路設計を置き換え、設計精度の向上と設計工数の削減に寄与することができる。
【００５４】
ところで、回路モデル作成装置１００により作成される表面実装型受動部品モデルが、相対向する複数の内部電極と誘電体層とを相互に積層させて構成された積層型セラミックチップコンデンサである場合には、精度向上の観点から、次のような手法により等価回路モデルを作成することが望ましい。
【００５５】
すなわち、精度向上の観点から、回路モデル作成装置１００において、寄生インダクタンス情報取得部１２２は、基本等価回路モデル作成部１２１により作成された等価回路モデルに対して、実装面からグランド層までの距離の変化を変化させたときの、積層型セラミックチップコンデンサの基本自己共振周波数よりも高周波領域における寄生インダクタンスの変化を解析して、解析結果を寄生インダクタンス情報として等価回路モデル情報作成部１２３に通知する。
【００５６】
また、基本等価回路モデル作成部１２１は、積層型セラミックチップコンデンサのキャパシタンスを含む回路特性を示す回路モデルの両端に、積層型セラミックチップコンデンサの基本自己共振周波数よりも高周波領域における寄生インダクタンスを示す回路モデルをそれぞれ直列接続した等価回路モデルを作成する。
【００５７】
また、基本等価回路モデル作成部１２１は、積層型セラミックチップコンデンサのキャパシタンスを含む回路特性を示す回路モデルとして、積層型セラミックチップコンデンサの基本自己共振周波数から高周波数領域に亘る各自己共振周波数に対応する共振回路モデルが、複数並列接続されたモデルを作成する。
【００５８】
以下では、精度良く積層型セラミックチップコンデンサの基本等価回路モデルを導出するための具体的な手法を、実測値を用いた検証結果を踏まえて説明する。
【００５９】
図９（Ａ）及び図９（Ｂ）に示すように、グランド層３００ａと誘電体層３００ｂとからなるプリント回路基板３００の表面に実装された積層型セラミックチップコンデンサ３０１は、図９（Ｂ）に示すように、高い静電容量を達成するために多数の積層導体プレートを持つ。例えば小さい１００５サイズ（１．０×０．５ｍｍ２）コンデンサでも、１００以上のプレートを含むのが通常である。ここで三次元全波電磁シミュレーションの薄板構造を分解するために必要となるメッシュはとても細いので、このようなメッシュを用いた分析方法は非現実的である。積層型セラミックチップコンデンサ３０１が多数の導体からなることを考慮すると、積層型セラミックチップコンデンサ３０１内のプレートと絶縁体とは、内部薄板スペーシングがｙ方向における空間波モードよりも小さい限り、１つの有効媒質として扱うことで、効率よく周波数特性を分析することができる。
【００６０】
そこで、積層型セラミックチップコンデンサを１つの有効媒質として扱い、下記に示すような二次元モーメント法を用いることで、精度良く積層型セラミックチップコンデンサの特性を解析することができる。
【００６１】
図１０は積層型セラミックチップコンデンサのｘ−ｙ平面の断面図である。ｘ−ｙ平面はｚ軸に沿ってどこでも同じである。ｚ軸方向に対する垂直方向の磁場、すなわちｘ−ｙ平面におけるＴＭフィールドは、導体において、ｚ方向の電流及び電界のみしかないものと扱うことができる。各フィールドは角周波数ωに対して静特性を有する。
【００６２】
これは、ｚ方向の電流のみ存在し、下記の（１）式に示すｒにおけるベクトル・ポテンシャルは、ｚ方向の要素のみ持つからである。
【００６３】
【数１】
2010205004.tif 000003
【００６４】
ここで、μ０は透磁率、ｖは電流の流れるセルの電圧、Ｊｚはセルの電流密度である。ｚ座標周りの積分は、下記の（２）式の二次元磁気ベクトル・ポテンシャルにより導出される。
【００６５】
【数２】
2010205004.tif 000004
【００６６】
ここで、Ｓはすべての金属薄板の断面積を示す。電界はＡｚで表され、スカラ・ポテンシャルφは、下記の（３）式で表される。
【００６７】
【数３】
2010205004.tif 000005
【００６８】
バルク導電体を解析するため、多くのモーメント法では、オームの法則Ｊｚ＝Ｅｚが電流密度と電界の関係を表すのに用いられる。ｘｙ平面における統一分布キャパシタンスを考慮するために、上記の関係を、下記の（４）式のように変更する。
【００６９】
【数４】
2010205004.tif 000006
【００７０】
ここで、ｃとσはそれぞれ単位体積ごとのキャパシタンス、伝導性を示す。すなわち、（４）式は二次元想定によるｚ方向キャパシタンスである。
【００７１】
（３）式、（２）式を（４）式に代入すると、下記の（５）式に示すような、電流密度Ｊｚの積分方程式が得られる。
【００７２】
【数５】
2010205004.tif 000007
【００７３】
（５）式において、左辺の第２の項は、インダクタンスｊωＬに対応する。この（５）式は、各セルのＬＣＲ直列回路モデルとして見なすことができる。
【００７４】
ここで、式（５）の積分方程式は、次のようなモーメント法により効率的に解くことができる。
【００７５】
まず、各導体の断面を複数の長方形のセルに分割する。図１０に示すような積層型セラミックチップコンデンサのグランド構造を考慮すると、モデルは２つの導体グループ（ｐ＝１，２）を持つ。積層型セラミックチップコンデンサとグラウンド層は両方ｎｐセルに分割される。そして、基底関数は各導体毎に定義される。ここで、下記の（６）式のような、各セルで電流が均一して流れるパルス関数ｆｐｉ（ｒ）のセットを用いる。
【００７６】
【数６】
2010205004.tif 000008
【００７７】
（６）式で基底関数を使うと、電流密度Ｊｚは下記の（７）式で表される。
【００７８】
【数７】
2010205004.tif 000009
【００７９】
ここでＪｐｉは得たい電流分布と定数である。（７）式を（５）式に代入して、下記の（８）式を導出する。
【００８０】
【数８】
2010205004.tif 000010
【００８１】
ここで、Ｓｑｉは各セルの断面エリアである。全矩形の重心を一致させて、下記の（９）式の閉構造のカレントループ式を付加すると、数式（８）はＪｐｉ及びδφ／δｚの一次方程式になる。
【００８２】
【数９】
2010205004.tif 000011
【００８３】
ここで、Ｉは導体の全電流量であり、任意の境界条件である。
【００８４】
次に、積層型セラミックチップコンデンサの電気抵抗は、（８）式から得られたスカラ・ポテンシャル傾斜δφ／δｚとトータル電流Ｉの関係によって、下記の（１０）式により演算される。
【００８５】
【数１０】
2010205004.tif 000012
【００８６】
ここで、Ｚは単位長ごとの電気抵抗である。
【００８７】
また、等価寄生抵抗は以下の（１１）式で表される。
【００８８】
【数１１】
2010205004.tif 000013
【００８９】
また、（４）式から、キャパシタンスは、（１１）式で示される抵抗Ｒ（ω）に反比例する。よって、等価キャパシタンスＣ（ω）は下記の（１２）式で表される。
【００９０】
【数１２】
2010205004.tif 000014
【００９１】
ここで、Ｒｄｃ及びＣｄｃはそれぞれ、下記の（１３）式で示すような、ＤＣ抵抗とキャパシタンスである。
【００９２】
【数１３】
2010205004.tif 000015
【００９３】
一旦、等価キャパシタンスが測定されると、等価インダクタンスは電気抵抗の虚数部分からキャパシタンス要素を差し引くように演算され、ｊωによって分割される。
【００９４】
【数１４】
2010205004.tif 000016
【００９５】
以上のようなモーメント法によって、例えば１００５サイズで容量が０．１μＦの積層型セラミックチップコンデンサを分析することができる。この積層型セラミックチップコンデンサと等価な幾何学サイズを持つバルク伝導体は、積層型セラミックチップコンデンサの詳細な周波数特性を取得するために、分析及び比較することができる。
【００９６】
図１０に示すように、積層型セラミックチップコンデンサ３０１の埋め込み板は、コンデンサのアウトラインに間隔ｈ’を持ち、プリント回路基板３００の表面からパッド電極及びはんだ付の厚さによる高度ｈ”がある。
【００９７】
ここで、具体例として、ｈ’＝７０［μｍ］、ｈ”＝１００［μｍ］、ω＝ｌ＝４００［μｍ］とする。また、実装面からグランド層までの距離として誘電体の厚さｈを１００［μｍ］とする。プレートの伝導率をσ＝３．１５×１０４［Ｓ／ｍ］とした場合、測定抵抗２０［ｍΩ］と適合するように測定される。断面は２０×２０方形セルに分割され、全体的に指数関数的に減少している。これは、近接効果を正確に得るためである。グランド層はイメージ法で考慮される。
【００９８】
図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）は、それぞれ同次元の積層型セラミックチップコンデンサとバルク伝導体の演算されたインピーダンス、抵抗、インダクタンスの周波数特性を示すグラフである。これらの図から明らかなように、積層型セラミックチップコンデンサとバルク伝導体には、３０［ＭＨｚ］のＬＣ直列共振周波数を超える異なる周波数特性がある。また、積層型セラミックチップコンデンサの抵抗とインダクタンスは６０ＭＨｚにねじれがある。また、１００［ＭＨｚ］を超えると、積層型セラミックチップコンデンサとバルク伝導体との２つの要素の特性が適合する。
【００９９】
これらの現象は、誘導性リアクタンスが抵抗を超える周波数で導体のボトムエッジから電流が再分配されることを示唆する。
【０１００】
このような周波数特性から明らかなように、積層型セラミックチップコンデンサの基本自己共振周波数よりも高周波領域における寄生インダクタンスを考慮してモデル化を行うことで、プリント回路基板の実装状態を精度良く表現した等価回路モデルを導出することができる。
【０１０１】
また、図１２は、上述したモーメント法によって得られた電流分布を示すグラフである。具体的に、図１２（Ａ）、図１２（Ｂ）、及び、図１２（Ｃ）は、それぞれ周波数が１０ＭＨｚ、６３ＭＨｚ、１ＧＨｚでの電流分布の等高線図を示している。１０ＭＨｚでの電流分布では、電流はほぼ均一して分布している。１ＧＨｚでは、電流は底部に集中しており、バルク伝導体の電流分布と同様である。図１２（Ｂ）に示すように、６３ＭＨｚの第２の共振周波数で、電流は、インダクタンスが統一電流分布の場合より大きい中央周辺に集中している。
【０１０２】
これらの現象により、積層型セラミックチップコンデンサをスタブ伝送線と見なすことができる。このようにして、積層型セラミックチップコンデンサ３０１をスタブ伝送線４０１として見なした回路モデル４００を図１３に示す。一般的に、０．４［ｍｍ］のライン長は、６０ＭＨｚの共振には短すぎる。しかしながら、絶縁媒体の大きな誘電定数による強い波長減少によって共振する。例えば、図１１（Ｃ）に示すような、インダクタンス増加はスタブ伝送線のλ／２共振とみなすことができ、図１２（Ｂ）の演算された電流分布に反映されている。
【０１０３】
ここで、より高い周波数の他のスタブ伝送線共振が現れないのは、対象の周波数における積層型セラミックチップコンデンサの抵抗成分が影響するからである。
【０１０４】
例えば、図１１(Ｃ)及び図１２(Ｃ)に示すように、電流はλ／２共振周波数を上回る大きな抵抗により再びボトム・コーナーに集結する。これを、実験的に確かめるために、σ＝５．６×１０７［Ｓ／ｍ］の低抵抗コンデンサを分析したものを図１４に示す。図１４に示す結果から、インピーダンスが本質的に直列ＬＣ共振周波数を上回る多くの共振点を持つのが明らかとなった。図１５は、具体例として第７共振の共振点である２００ＭＨｚの電流分布を表す。図１５に示すように、電流分布は、ｘ及びｙ方向で強い共振である独特のパターンを示している。これらの結果から明らかなように、積層型セラミックチップコンデンサをスタブ伝送回線としてモデル化することができる。
【０１０５】
正確なコンデンサモデリングのためのもう一つの主要因は、積層型セラミックチップコンデンサが実装される実装状態に引損した特性である外部インダクタンスである。周波数特性と、実装面からグランド層までの距離との関係を解析するために、３つの異なる実装面からグランド層までの距離が、ｈ＝６０、１００、２００μｍとなるようにしてプリント回路基板に実装された積層型セラミックチップコンデンサの特性について分析し、分析結果を図１６に示す。
【０１０６】
図１６（Ａ）、図１６（Ｂ）、及び、図１６（Ｃ）は、それぞれインピーダンスの周波数特性、抵抗の周波数特性、インダクタンスの周波数特性を示すグラフである。これらの図１６（Ａ）及び図１６（Ｃ）では、インピーダンス及びインダクタンスが、実装面からグランド層までの距離ｈに比例して増加することを示している。他方、図１６（Ｂ）に示すように、抵抗は逆に、両方向の近接効果により、実装面からグランド層までの距離ｈに比例して減少することを示している。
【０１０７】
ユーザレイアウトに従うコンデンサの周波数特性の変更は、実装面からグランド層までの距離ｈが異なると、これに応じて異なるモデルを必要とする。そこで、特定の実装面からグランド層までの距離ｈに対応する１つのモデルに対して、距離ｈを変えたときのモデル作成手法を以下に示す。これは、以下の実測結果に基づいた手法である。
【０１０８】
第１に、抵抗は、インダクタンスに比べて、実装面からグランド層までの距離ｈの変化により特性が大きく変化しない。第２に、キャパシタンスが周波数領域でインピーダンスの変化に主に影響するので、ＬＣ共振より低い周波数のインダクタンスは無視することができる。第３に、表皮効果により、ほとんどすべての電流は底板に集中するので、λ／２の共振よりも低周波数のインダクタンスは、外部インダクタンス、すなわち底板のインダクタンスを変更することによって近似することができる。
【０１０９】
以上の第１から第３の分析結果を踏まえると、実装面からグランド層までの距離ｈが異なると、積層型セラミックチップコンデンサの周波数特性は、下記の（１５）式に示すように、既存のモデルの外部インダクタンスを変更することによって補償することができる。
【０１１０】
【数１５】
2010205004.tif 000017
【０１１１】
ここで、Ｌｅｘは、外部インダクタンスである。
【０１１２】
具体例として、周波数が５［ＧＨｚ］の電流が底板の端に集中するものとして、十分高い周波数であると仮定して、（１５）式中のＬｅｘをＬ（５ＧＨｚ）と置き換えることによって、下記の（１６）式、（１７）式が得られる。
【０１１３】
【数１６】
2010205004.tif 000018
【０１１４】
【数１７】
2010205004.tif 000019
【０１１５】
図１７は、実装面からグランド層までの距離ｈを、ｈ＝１００［μｍ］から、ｈ＝６０［μｍ］又は２００［μｍ］に変更した場合の、インピーダンス曲線を表すグラフである。
ここで、実装面からグランド層までの距離ｈがｈ＝１００［μｍ］の場合、これに対応する寄生インダクタンスは４３［ｐＨ］である。また、実装面からグランド層までの距離ｈがｈ＝６０［μｍ］の場合、これに対応する寄生インダクタンスは２０［ｐＨ］である。図１７から明らかなように、距離ｈを１００［μｍ］とした条件下での等価回路モデルに対して、上記の（１７）式を用いて補償した等価回路モデルの変更曲線は精度良く実測値と適合する。
【０１１６】
上述した分析結果を踏まえて作成される積層型セラミックチップコンデンサの等価回路モデル５００の構造を図１８に示す。
【０１１７】
等価回路モデル５００は、図１８に示すように、２つの主要部から構成される。すなわち、等価回路モデル５００は、コンデンサ内部の伝送ラインをモデル化したＬＲ並列回路ブロック５０１と、このＬＲ並列回路ブロック５０１の左右対称的に分離された２つの外部インピーダンスモデルブロック５０２ａ、５０２ｂとから構成される。ここで、外部インピーダンスモデルブロック５０２ａ、５０２ｂは、コンデンサ及びコンデンサが実装される実装面からグランド層までの距離を示す幾何的情報で測定される外部インダクタンス及び表皮効果を表すモデルである。
【０１１８】
ＬＲ並列回路ブロック５０１は、等価回路モデル５００の中央に配置されているＬＣＲはしご型回路であって、当該積層型セラミックチップコンデンサの基本自己共振周波数であるＬＣ直列共振より上の自己共振周波数の伝送線特性を表すモデルである。また、ＬＣＲはしご型回路の段数は、積層型セラミックチップコンデンサの固有抵抗によって決定される。
【０１１９】
低抵抗コンデンサの場合には、より多くの段数のＬＣＲはしご型回路が必要とされる。ＬＲ並列回路ブロック５０１は、各共振現象が異なる周波数範囲に現れるので、各ブロックが他の部分と独立した挙動を表すことができる。
【０１２０】
また、Ｌｅｘ以外のすべてのパラメータは等しく、実装面からグランド層までの距離に対して独立している。一度、パラメータが測定又は電磁気シミュレーションで測定されると、実装面からグランド層までの距離を変化させたときに変化するパラメータは、上記の（１７）式を用いて、外部インダクタンスＬｅｘを補償することによって得られる。すなわち、ＬｅｘがそのＰＣＢ構成に最も一致するように、ユーザはコンデンサモデルを変更することができる。
【０１２１】
等価回路モデル５００の各パラメータは１つの測定から決定することができる。まず、実装面からグランド層までの距離に応じて変化する外部インダクタンスＬｅｘは、（１７）式を用いて計算される。ここで、外部インダクタンスＬｅｘは、図１０に示すようなｈｔｏｔａｌ＝ｈ＋ｈ’＋ｈ”を変数として変化する。ここで、ｈ’及びｈ”は、通常精度良く測定することが難しい。
【０１２２】
そこで、モーメント法によって計算されたＬｅｘと測定されたインダクタンスを比較することによって、ｈ’+ｈ”を決めることができる。このようにして、モーメント法によって、実装面からグランド層までの距離に応じたＬｅｘを計算することができる。
【０１２３】
上述した等価回路モデルについての精度を検証するために、作成された等価回路モデルの周波数特性を実測結果と比較する。実測測定された積層型セラミックチップコンデンサは、シミュレーション状態と同じパラメータとして、サイズが１．０ｍｍ×０．５ｍｍ２、０．１μＦ及び、実装面からグランド層までの距離を０．０６〜０．２ｍｍまで変化させたものを用いる。積層型セラミックチップコンデンサの周波数特性は、２ポート並列の測定手法で測定されるものとする。
【０１２４】
まずは、実測結果に基づいてｈ＝１００［μｍ］のモデルのパラメータを得る。続いて、上述した（１５）式を用いて、実装面からグランド層までの距離に応じて変化するＬｅｘを計算する。本実測結果において、例えばｈ’+ｈ”は、およそ１７０μｍとして推定される。また、ＬＲ並列回路ブロック５０１において、必要なはしご型回路の段数Ｎは、具体例として５［ＧＨｚ］の周波数帯域まで正確に測定結果を表すＮ＝６とする。
【０１２５】
図１９は、実測結果の周波数特性、及び、実装面からグランド層までの距離がｈ＝１００μｍである等価回路モデルの周波数特性を比較した比較結果である。図１９（Ａ）、図１９（Ｂ）、及び、図１９（Ｃ）は、それぞれインピーダンスの周波数特性、抵抗の周波数特性、インダクタンスの周波数特性を示すグラフである。なお、はしご型回路の段数をＮ＝１とした等価回路モデルを、比較例として図１９中に示している。
【０１２６】
また、下記の表１は、図１９に示す各等価回路モデルの結果として生じるパラメータを示したものである。
【０１２７】
【表１】
2010205004.tif 000020
【０１２８】
図１９に示す比較結果から、Ｎ＝６として設計された等価回路モデルは、Ｎ＝１として設計された等価回路モデルとに比べて、実測結果と精度良く適合することが明らかである。
【０１２９】
図２０は、インダクタンスの周波数特性について、Ｎ＝６として設計された等価回路モデルと実測結果との比較を示すグラフである。図２０において、「ｈ＝６０μｍ」及び「ｈ＝２００μｍ」は、それぞれ実装面からグランド層までの距離ｈ＝６０μｍ及びｈ＝２００μｍに変化させた等価回路モデルの周波数特性を示している。すなわち、この２つの等価回路モデルは、「ｈ＝１００μｍ」の等価回路モデルを基準として、上述したように（１５）式を用いた補償手法によってモデルの特性を変更させたものである。図２０に示すように、これらの等価回路モデルでは、実装面からグランド層までの距離に起因したインダクタンスの周波数特性の変化を正確に予測することができる。
【０１３０】
比較例として、実装面からグランド層までの距離の変化に応じて外部インダクタンスを変更しない場合、１ＧＨｚのインダクタンスにおいて、実測値に対する誤差は、「ｈ＝６０」及び「ｈ＝２００μｍ」の等価回路モデルで、それぞれおよそ１５%である。これに対して、実装面からグランド層までの距離の変化に応じて外部インダクタンスを変更した等価回路モデルでは、それぞれ、実測値に対する誤差が６％及び３％であり、上記の比較例に比べて精度良くモデル化できる。
【０１３１】
上述したように、積層型セラミックチップコンデンサの電流分布を分析する二次元モーメント法を利用して、回路モデル作成装置１００は、精密な物理系モデルを導出することができる。具体的に、回路モデル作成装置１００は、積層型セラミックチップコンデンサの物理モデルである多層導体板を均一な分布キャパシタンスと近似することで、モデル化誤差の少ない等価回路モデルを導出することができる。また、回路モデル作成装置１００は、モーメント法を用いて測定された周波数応答のキンクを、計算された電流分布によってはっきり表すことができる。また、回路モデル作成装置１００は、積層型セラミックチップコンデンサが直列ＬＣ回路の共振周波数よりも高い伝送線の共振と類似するようにして、精度良く等価回路モデルを導出することができる。回路モデル作成装置１００は、導電率と誘電率とのバランスのため、低次元の共振だけについても、実際の積層型セラミックチップコンデンサの特性を表現することができる。
【０１３２】
以上の解析結果に基づいて、回路モデル作成装置１００は、伝送線、表皮効果、及び外部インダクタンスとしての回路を備えている等価回路モデルを作成することができる。また、回路モデル作成装置１００は、実装面からグランド層までの距離を考慮して等価回路モデルを導出することにより、測定されたインピーダンス結果と精度良く適合する等価回路モデルを作成することができる。このようにして回路モデル作成装置１００により作成されたモデルは、例えば配電ネットワークシミュレーションの正確さを改善することができる。
【０１３３】
なお、本発明は、以上の実施形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変更が可能であることは勿論である。
【符号の説明】
【０１３４】
１  プリント回路基板、１ａ、１ｂ  ビアホール、２  表面実装型受動部品モデル、１１  直流電圧源、１２  高周波回路、１２ａ  電源ピン、１２ｂ  ＧＮＤピン、１３  コンデンサ、２１  コンデンサ、２２  グランド、１００  回路モデル作成装置、１１０、２１０  入力部、１２０、２２０  ＣＰＵ、１２１  基本等価回路モデル作成部、１２２  寄生インダクタンス情報取得部、１２３  等価回路モデル情報作成部、１３０、２３０  ＲＯＭ、１４０、２４０  ＲＡＭ、１５０、２５０  大容量記憶装置、１６０、２６０  表示部、１７１  等価回路モデル、１７２  寄生インダクタンステーブル、２００  シミュレーション装置、２１０  入力部、２２１  解析部、２５０  大容量記憶装置、２５１  基本等価回路モデル情報、２５２  寄生インダクタンス情報、３００  プリント回路基板、３００ａ  グランド層、３００ｂ  誘電体層、３０１  積層型セラミックチップコンデンサ、４００  回路モデル、４０１  スタブ伝送線、５００  等価回路モデル、５０１  並列回路ブロック、５０２ａ  外部インピーダンスモデルブロック
【図１】
2010205004.tif 000021
【図２】
2010205004.tif 000022
【図３】
2010205004.tif 000023
【図４】
2010205004.tif 000024
【図５】
2010205004.tif 000025
【図６】
2010205004.tif 000026
【図７】
2010205004.tif 000027
【図８】
2010205004.tif 000028
【図９】
2010205004.tif 000029
【図１０】
2010205004.tif 000030
【図１１】
2010205004.tif 000031
【図１２】
2010205004.tif 000032
【図１３】
2010205004.tif 000033
【図１４】
2010205004.tif 000034
【図１５】
2010205004.tif 000035
【図１６】
2010205004.tif 000036
【図１７】
2010205004.tif 000037
【図１８】
2010205004.tif 000038
【図１９】
2010205004.tif 000039
【図２０】
2010205004.tif 000040
【図２１】
2010205004.tif 000041
【図２２】
2010205004.tif 000042