(57)【要約】【課題】復号処理の信頼性が高く処理速度が速いメモリカード３を提供する。【解決手段】４：（２２）個の閾値電圧分布に基づき、メモリセル１３Ｄに記憶されたデータを確率に基づく反復計算により復号処理するメモリカード３であって、それぞれの閾値電圧分布の中央電圧より低電圧の第１の中間電圧と、高電圧の第２の中間電圧とからなる中間電圧をメモリセルに印加する制御を行うワード線制御部２１と、読み出し電圧に基づく９：（２×２２＋１）レベルの対数尤度比を記憶する対数尤度比テーブル記憶部２２と、対数尤度比テーブル記憶部２２に記憶された対数尤度比を用いて読み出されたデータを復号処理する復号器１と、を有する【選択図】図６
2010205328.tif 000002
【特許請求の範囲】
【請求項１】
２Ｎ（Ｎは２以上の自然数）個の閾値電圧分布に基づき、１個のメモリセルに記憶するＮビットのデータを確率に基づく反復計算により復号処理する半導体メモリ装置であって、
それぞれの前記閾値電圧分布の中央電圧より低電圧の第１の中間電圧と、高電圧の第２の中間電圧とからなる（２×２Ｎ）個の中間電圧を前記メモリセルに読み出し電圧として印加する制御を行うワード線制御部と、
前記読み出し電圧に基づく（２×２Ｎ＋１）レベルの対数尤度比を記憶する対数尤度比テーブル記憶部と、
前記ワード線制御部が印加した前記読み出し電圧により読み出したデータを、前記対数尤度比テーブル記憶部に記憶された前記読み出し電圧に対応するレベルの前記対数尤度比を用いて、復号処理する復号器と、を有することを特徴とする半導体メモリ装置。
【請求項２】
２Ｎ（Ｎは２以上の自然数）個の閾値電圧分布に基づき、１個のメモリセルに記憶するＮビットのデータを確率に基づく反復計算により復号処理する半導体メモリ装置であって、
それぞれの前記閾値電圧分布の中央電圧と、隣り合う前記閾値電圧分布との境界電圧との間の（２×２Ｎ−２）個の中間電圧を前記メモリセルに読み出し電圧として印加する制御を行うワード線制御部と、
前記読み出し電圧に基づく（２×２Ｎ−１）レベルの対数尤度比を記憶する対数尤度比テーブル記憶部と、
前記ワード線制御部が印加した前記読み出し電圧により読み出したデータを、前記対数尤度比テーブル記憶部に記憶された前記読み出し電圧に対応するレベルの前記対数尤度比を用いて、復号処理する復号器と、を有することを特徴とする半導体メモリ装置。
【請求項３】
２Ｎ（Ｎは２以上の自然数）個の閾値電圧分布に基づき、１個のメモリセルに記憶するＮビットのデータを確率に基づく反復計算により復号処理する半導体メモリ装置であって、
それぞれの閾値電圧分布の中央電圧と、隣り合う閾値電圧分布との境界電圧との間の（２×２Ｎ）個の中間電圧のうち、最も電圧の高い中間電圧または最も電圧の低い中間電圧のいずれかを除いた（２×２Ｎ−１）個の中間電圧を前記メモリセルに読み出し電圧として印加する制御を行うワード線制御部と、
前記読み出し電圧に基づく（２×２Ｎ）レベルの対数尤度比を記憶する対数尤度比テーブル記憶部と、
前記ワード線制御部が印加した前記読み出し電圧により読み出した前記データを、前記対数尤度比テーブル記憶部に記憶された前記読み出し電圧に対応するレベルの前記対数尤度比を用いて、復号処理する復号器と、を有することを特徴とする半導体メモリ装置。
【請求項４】
前記中間電圧が、前記データの対数尤度比の変化に基づき設定されていることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体メモリ装置。
【請求項５】
前記復号処理が、ＬＤＰＣ符号による復号処理であることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、符号化されたデジタルデータを復号する半導体メモリ装置に関し、特に確率に基づく反復計算による復号を行う半導体メモリ装置に関する。
【背景技術】
【０００２】
通信分野、放送分野、および半導体メモリ等のストレージ分野において、デジタルデータの誤り訂正符号による符号化および復号に関する開発が行われている。
【０００３】
誤り訂正符号は、代数系の硬判定復号符号と、確率に基づく反復計算による軟判定復号符号とに大別できる。そして、軟判定復号符号に属する低密度パリティ検査符号(Low Density Parity Check codes、以下、「ＬＤＰＣ符号」という。)  が注目されている。ＬＤＰＣ符号は、R. G. Gallagerにより、１９６３年に最初に提案されたものである。その後、ＬＤＰＣ符号においては符号長を長くしていくに従って、符号性能の理論的限界であるシャノン限界に迫る優れた性能が報告されている。
【０００４】
ここで、ＮＡＮＤ型半導体メモリ部を有する半導体メモリ装置では、データ書き換えはブロックと呼ぶ複数のメモリセル単位でデータを消去することにより簡単な構造で高密度化を実現している。また、１個のメモリセルに複数ビットのデータを記憶する、いわゆる多値メモリ化も半導体メモリ装置の高密度化に大きく寄与している。多値メモリにおいては、メモリセルの電荷蓄積層に注入された電荷量に対応した閾値電圧がワード線に印加された場合にデータが読み出される。しかし、メモリセルの製造時のばらつき、または電荷蓄積後の状況等により、同じデータを記憶してもメモリセル毎に閾値電圧は異なる。すなわち同じデータを記憶した複数のメモリセルの閾値電圧には所定の分布がある。そして、閾値電圧分布の中央付近の電圧で読み出されたデータの信頼性は高く、閾値電圧分布の上限付近または下限付近の電圧で読み出されたデータの信頼性は低い。
【０００５】
出願人は、特開２００８−５９６７９号公報に、４値メモリセルを有する半導体メモリ装置において、ハードビット読み出し電圧３種類と、ソフトビット読み出し電圧１２種類との合計１５種類の読み出し電圧によりデータを読み出す、いわゆる１６レベル読み出し方法を開示している。１６レベル読み出し方法による復号器は処理速度は速くないが、復号処理の信頼性が高い。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−５９６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は復号処理の信頼性が高く処理速度が速い半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、２Ｎ（Ｎは２以上の自然数）個の閾値電圧分布に基づき、１個のメモリセルに記憶するＮビットのデータを確率に基づく反復計算により復号処理する半導体メモリ装置であって、それぞれの閾値電圧分布の中央電圧より低電圧の第１の中間電圧と、高電圧の第２の中間電圧とからなる（２×２Ｎ）個の中間電圧をメモリセルに読み出し電圧として印加する制御を行うワード線制御部と、読み出し電圧に基づく（２×２Ｎ＋１）レベルの対数尤度比を記憶する対数尤度比テーブル記憶部と、ワード線制御部が印加した読み出し電圧により読み出したデータを、対数尤度比テーブル記憶部に記憶された読み出し電圧に対応するレベルの対数尤度比を用いて、復号処理する復号器と、を有することを特徴とする半導体メモリ装置が提供される。
【０００９】
また本発明の別の一態様によれば、２Ｎ（Ｎは２以上の自然数）個の閾値電圧分布に基づき、１個のメモリセルに記憶するＮビットのデータを確率に基づく反復計算により復号処理する半導体メモリ装置であって、それぞれの閾値電圧分布の中央電圧より低電圧の第１の中間電圧と、高電圧の第２の中間電圧とからなる（２×２Ｎ）個の中間電圧をメモリセルに読み出し電圧として印加する制御を行うワード線制御部と、読み出し電圧に基づく（２×２Ｎ＋１）レベルの対数尤度比を記憶する対数尤度比テーブル記憶部と、ワード線制御部が印加した読み出し電圧により読み出したデータを、対数尤度比テーブル記憶部に記憶された読み出し電圧に対応するレベルの対数尤度比を用いて、復号処理する復号器と、を有する復号器を具備した半導体メモリ装置が提供される。
【００１０】
また本発明の別の一態様によれば、２Ｎ（Ｎは２以上の自然数）個の閾値電圧分布に基づき、１個のメモリセルに記憶するＮビットのデータを確率に基づく反復計算により復号処理する半導体メモリ装置であって、それぞれの閾値電圧分布の中央電圧と、隣り合う閾値電圧分布との境界電圧との間の（２×２Ｎ）個の中間電圧のうち、最も電圧の高い中間電圧または最も電圧の低い中間電圧のいずれかを除いた（２×２Ｎ−１）個の中間電圧を前記メモリセルに読み出し電圧として印加する制御を行うワード線制御部と、前記読み出し電圧に基づく（２×２Ｎ）レベルの対数尤度比を記憶する対数尤度比テーブル記憶部と、前記ワード線制御部が印加した前記読み出し電圧により読み出した前記データを、前記対数尤度比テーブル記憶部に記憶された前記読み出し電圧に対応するレベルの前記対数尤度比を用いて、復号処理する復号器と、を有することを特徴とする半導体メモリ装置が提供される。
【発明の効果】
【００１１】
本発明は、復号処理の信頼性が高く処理速度が速い半導体メモリ装置を提供する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態のメモリカードの概略構成を示す構成図である。
【図２】第１の実施形態のメモリカードの概略構成を示す構成図である。
【図３】公知の硬判定復号処理を説明するための閾値電圧分布と記憶データとの関係を示す説明図である。
【図４】公知の軟判定復号処理１を説明するための閾値電圧分布と記憶データと対数尤度比テーブルとの関係を示す説明図である。
【図５】公知の軟判定復号処理２を説明するための閾値電圧分布と記憶データと対数尤度比テーブルとの関係を示す説明図である。
【図６】第１の実施形態のメモリカードの軟判定復号処理を説明するための閾値電圧分布と記憶データと対数尤度比テーブルとの関係を示す説明図である。
【図７】第２の実施形態のメモリカードの軟判定復号処理を説明するための閾値電圧分布と記憶データと対数尤度比テーブルとの関係を示す説明図である。
【図８】第３の実施形態のメモリカードの軟判定復号処理を説明するための閾値電圧分布と記憶データと対数尤度比テーブルとの関係を示す説明図である。
【発明を実施するための形態】
【００１３】
＜第１の実施形態＞
以下、図面を参照して本発明の第１の実施形態を説明する。  
最初に、図１および図２を用いて本発明の第１の実施形態の半導体メモリ装置であるメモリカード３の概略構成を説明する。図１は、本実施の形態のメモリカードの概略構成を示す構成図であり、図２は本実施の形態のメモリカードの概略構成を示す構成図である。
【００１４】
図１に示すように、本実施の形態の半導体メモリ装置であるメモリカード３はパソコンまたはデジタルカメラ等のホスト４から受信したデータを記憶し、記憶したデータをホスト４に送信する記憶媒体である。メモリカード３は、半導体メモリ部（以下、単に「メモリ部」ともいう。）１３と、復号器１を具備したメモリコントローラ２とを有する。メモリ部１３は、ＮＡＮＤ型フラッシュメモリから構成されており、単位セルである多数のメモリセル１３Ｄが、書き込みに用いるビット線（不図示）および読み出しに用いるワード線１３Ｅ等で接続された構造を有する。ワード線１３Ｅはワード線制御部２１と接続されている。本実施の形態のメモリカード３のメモリセル１３Ｄは、１個のメモリセルにＮビット（Ｎは２以上の自然数）のデータを記憶可能な多値メモリセルである。以下、Ｎ＝２の４値メモリセルを例に説明する。
【００１５】
そして、メモリコントローラ２は、バス１７を介して接続された、ＲＯＭ１０と、ＣＰＵコア１１と、ＲＡＭ１８と、ホスト  Ｉ／Ｆ（インターフェイス）１４と、誤り訂正（ＥＣＣ：Error Correcting Code）部１５と、ＮＡＮＤ  Ｉ／Ｆ（インターフェイス）１６とを有する。
【００１６】
メモリコントローラ２は、ＣＰＵコア１１を用いて、ホストＩ／Ｆ１４を介してホスト４とのデータ送受信を、ＮＡＮＤ  Ｉ／Ｆ１６を介してメモリ部１３とのデータ送受信を行う。またメモリコントローラ２は、メモリ部１３のアドレス管理をＣＰＵコア１１で実行されるＦＷ（Firm Ware）で実現している。また、ホスト４からのコマンド入力に応じたメモリカード３全体の制御もＦＷで実行される。ＲＯＭ１０には、メモリカード３の制御プログラム等が格納されており、ＲＡＭ１８には、アドレス管理で必要となるアドレス変換デーブル等が記憶される。
【００１７】
ＥＣＣ部１５は、データ記憶時に誤り訂正符号を生成し付与する符号化器１２と、データ読み出し時に、読み出された符号化データを復号する復号器１とを有する。本実施の形態の復号器１のＥＣＣ部１５は、確率に基づく反復計算により軟判定復号処理される誤り訂正符号であるＬＤＰＣ符号を用いる。
【００１８】
また図２に示すように、メモリカード３は、メモリセル１３Ｄにワード線１３Ｅを介して所定の読み出し電圧を印加する制御を行うワード線制御部２１と、読み出し電圧に基づいた対数尤度比テーブルを記憶する対数尤度比テーブル記憶部２２と、対数尤度比を用いて軟判定復号処理する復号器１とを有する。
【００１９】
ＬＤＰＣ符号により符号化されたデータの復号処理においては、所定の読み出し電圧により読み出されたデータから最初にデータの確からしさを示す対数尤度比が対数尤度比テーブルをもとに算出される。そして、対数尤度比をもとに、確率に基づく反復計算により軟判定復号処理による誤り訂正処理が行われる。
【００２０】
ここで比較のために、図３から図５を用いて公知のメモリカードにおける復号処理について最初に説明する。図３は公知の硬判定復号処理を説明するための閾値電圧分布と記憶データとの関係を示す説明図であり、図４および図５は公知の軟判定復号処理を説明するための閾値電圧分布と記憶データと対数尤度比テーブルとの関係を示す説明図である。なお、図３等において上段は閾値電圧分布の模式図であり横軸は閾値電圧Ｖｔｈを示し、縦軸は発生頻度、すなわちメモリセル数ｎを示している。
【００２１】
（硬判定復号処理）
硬判定復号処理とは、データ列に付加したパリティを用いて復号処理を行うものである。すなわち、復号器は、図３に示すように、４値メモリセルの４個の記憶状態に対応した４個の閾値電圧分布に基づき、記憶されているデータが、（１１）、（０１）、（００）、（１０）のいずれであるかを読み出す。なお、（０１）とは上位ビットが（０）で下位ビットが（１）の２ビットデータを意味する。
【００２２】
硬判定復号処理では、ワード線制御部は、ワード線にＶＢ、ＶＣ、ＶＡの３種類の電圧を順に読み出し電圧としてワード線に印加する制御を行う。すなわち図３においてＶＢ（１）電圧の印加により下位ビットデータＨＢ−Ｌｏｗｅｒ（１）が読み出され、ＶＡ（３）電圧に印加により上位ビットデータＨＢ−Ｕｐｐｅｒ（３）が読み出される。
【００２３】
読み出されたデータは、いわゆるハードビット（ＨＢ）であり、そのデータの「確からしさ」は不明である。このため、硬判定復号処理ではデータ列に付加されたパリティによる復号のみのため、信頼性の高い復号処理を行うことが困難なことがあり、特に多値メモリセルにおいては信頼性の低下が顕著なことがある。
【００２４】
（軟判定復号処理１）
軟判定復号処理１では、メモリセルからハードビットだけでなく、ハードビットの「確からしさ」の情報であるソフトビット（ＳＢ）も読み出す。そして、軟判定復号処理では確率に基づく反復計算を行うことによって、硬判定復号処理よりも信頼性の高い復号処理を実現している。
【００２５】
例えば、図４に示した例では、ワード線制御部は、ワード線に、ハードビット読み出し電圧、ＶＢ、ＶＣ、ＶＡに加えて、データ（１１）、（０１）、（００）、（１０）それぞれの閾値分布の中点付近（上限電圧と下限電圧の略中間）の電圧であるソフトビット読み出し電圧（４）〜（７）を印加する制御を行う。すなわち、ワード線制御部は、７種類、すなわち（（２Ｎ−１）＋２Ｎ）種類の読み出し電圧を順にワード線に印加する。
【００２６】
このため、読み出されたデータは、２ビットのハードビット（ＨＢ）に１ビットのソフトビット（ＳＢ）が付加された３ビットである。そして、復号器は、それぞれの３ビットデータに対応したデータの確からしさを示す８：（（２Ｎ−１）＋２Ｎ＋１）レベルの対数尤度比（Log Likelihood Ratio  以下、「ＬＬＲ」ともいう。）が記憶された対数尤度比テーブルに基づいて、反復計算を開始する。
【００２７】
すなわち、図４において、Ｌ−ＬＬＲは、下位ビットのＬＬＲを、Ｕ−ＬＬＲは上位ビットのＬＬＲを示している。例えばデータ（０１）（ＳＢ１）：上位ビット（０）、下位ビット（１）、ソフトビット（１）：の上位ビットのデータ（０）のＬＬＲは２０であり、下位ビットのデータ（１）のＬＬＲは−１９である。
【００２８】
しかし、閾値電圧分布がガウス分布に類似する分布の場合には、閾値電圧分布の中央点により分割された左右の領域、すなわち低電圧領域と高電圧領域との２つの領域は対称性を有する。このため、低電圧領域と高電圧領域とのＬＬＲはほぼ同一となるため、８レベル読み出しを行う軟判定復号処理１では、復号処理の信頼性が殆ど向上しないことがある。
【００２９】
（軟判定復号処理２）
軟判定復号処理２は、出願人が特開２００８−５９６７９号公報に開示した復号処理である。  
図５に示すように、ワード線制御部は、ワード線に、ハードビット読み出し電圧、ソフトビット１（ＳＢ１）読み出し電圧（４）〜（７）に加えて、ソフトビット２（ＳＢ２）読み出し電圧（８）〜（１５）を印加する制御を行う。すなわち、ワード線制御部は、１５種類、すなわち（（２Ｎ−１）＋（３×２Ｎ））種類の読み出し電圧を順にワード線に印加する。ソフトビット２読み出し電圧（８）〜（１５）は各閾値分布を等間隔に分割するように設定されている。すなわち、（ｉ）軟値読み出し電圧（４）、（８）、（９）は、データ（１０）の閾値分布を略等間隔に分割するように設定されており、（ｉｉ）軟値読み出し電圧（５）、（１０）、（１１）は、データ（００）の閾値分布を略等間隔に分割するように設定されており、（ｉｉｉ）軟値読み出し電圧（６）、（１２）、（１３）は、データ（００）の閾値分布を略等間隔に分割するように設定されており、（ｉｖ）軟値読み出し電圧（７）、（１４）、（１５）は、データ（１１）の閾値分布を略等間隔に分割するように設定されている。そして、軟判定復号処理２では、軟判定復号処理１と比べると、さらに１ビットのソフトビット（ＳＢ）が付加された４ビットデータに基づいて、１６：（（２Ｎ−１）＋（３×２Ｎ）＋１）レベルのＬＬＲテーブル（図５参照）から対数尤度比が算出される。
【００３０】
１６レベル読み出しを行う軟判定復号処理２は、信頼性の高い復号処理が可能であるが、１５種類の読み出し電圧を順にワード線に印加するために読み出し時間が長く、かつ、ソフトビットを２ビット必要としている。
【００３１】
（第１の実施形態のメモリカードによる復号処理）
図６は、本実施の形態のメモリカードの軟判定復号処理を説明するための閾値電圧分布と記憶データと対数尤度比テーブルとの関係を示す説明図である。  
図６に示すように、本実施の形態のメモリカード３の復号器１が行う軟判定復号処理は、９レベル読み出しを行い、４ビットデータに基づいて、９レベルのＬＬＲテーブルから対数尤度比を算出する。すなわち、ワード線制御部２１は、ワード線１３Ｅに、８種類、すなわち（２×２Ｎ）種類の新ソフトビット（ＮＳＢ）読み出し電圧（１）〜（８）を順に印加する制御を行う。そして復号器１は、９：（２×２Ｎ＋１）レベルのＬＬＲに基づいて、読み出したデータを確率に基づく反復計算により復号処理する。
【００３２】
すなわち、本実施の形態のメモリカード３の復号器１が行う軟判定復号処理では読み込み電圧（１）〜（３）により読み出されるハードビットに相当する新ソフトビット（ＮＳＢ）２ビットと、読み込み電圧（４）〜（８）により読み出される２ビットの新ソフトビットとの合計４ビットの新ソフトビット（ＮＳＢ）から、９レベルの対数尤度比のいずれかが選択される。
【００３３】
ここで、８種類のソフトビット読み出し電圧（１）〜（８）は、それぞれの閾値電圧分布の中央電圧より低電圧の第１の中間電圧と、高電圧の第２の中間電圧とからなる８：（２×２２）個の中間電圧である。すなわち、図６において、データ（１０）に相当する閾値電圧分布の中央電圧より低電圧の第１の中間電圧が電圧（２）であり、中央電圧より高電圧の第２の中間電圧が電圧（４）である。同様に、電圧（１）、電圧（３）、電圧（８）が第１の中間電圧であり、電圧（５）、電圧（６）、  電圧（７）が第２の中間電圧である。
【００３４】
なお、図６においては説明のため、それぞれの中間電圧を閾値電圧分布の中央電圧と閾値電圧分布の最大電圧または最小電圧との中点付近であるように図示している。しかし、復号器１においては、中間電圧はデータの対数尤度比の変化、すなわちデータの「確からしさ」の変化、言い換えれば、復号誤りの発生頻度、に基づき設定されている。すなわち、読み出し電圧を中央電圧から、より高い電圧、または、より低い電圧に徐々に変化していくと、ある電圧から急激に誤り率が増加する。この誤り率が急激に上昇する電圧を中間電圧として設定することが好ましい。そして、上記設定の読み出し電圧を用いるメモリカード３は、復号処理のときの反復計算の回数を減ずることができるため、復号処理の効率が良い。
【００３５】
なお、対数尤度比テーブル記憶部２２は符号器１の構成要素としての記憶部ではなく、メモリコントローラ２のＲＯＭ１０またはＲＡＭ１８の一部であってもよい。
【００３６】
メモリカード３は、８種類の読み出し電圧を順にワード線に印加するだけなので、１５種類の読み出し電圧を印加する軟判定復号処理を行うメモリカードよりも、読み出し時間が短く高速処理が可能である。かつ、メモリカード３は信頼性の高い軟判定復号処理２を行うメモリカードと同等の信頼性の高い復号処理が可能である。
【００３７】
なお、メモリカード３は軟判定復号処理により算出された複数のメモリセルのデータ、すなわち、２ビットデータの集合であるデータ列を硬判定復号処理することにより、さらに復号処理の信頼性を高くすることができる。
【００３８】
＜第２の実施形態＞  
以下、図面を参照して本発明の第２の実施形態のメモリカードによる復号処理を説明する。第２の実施形態のメモリカード３Ｂは、第１の実施形態のメモリカード３と類似しているため同じ構成要素の説明は省略する。
【００３９】
図７は、本実施の形態のメモリカードの軟判定復号処理を説明するための閾値電圧分布と記憶データと対数尤度比テーブルとの関係を示す説明図である。
【００４０】
第１の実施形態のメモリカード３では、メモリコントローラ２が９レベル読み出しを行うために４ビットの新ソフトビット（ＮＳＢ）が必要であった。これに対して第２の実施形態のメモリカード３Ｂのメモリコントローラ２Ｂでは、７個の中間電圧を読み出し電圧として印加し、８レベル読み出しを行い、３ビットのソフトビットにより、対数尤度比テーブルからＬＬＲを算出する。
【００４１】
すなわち、図７に示すように、第２の実施形態のメモリカード３Ｂの復号器１Ｂは、第１の実施形態の説明に用いた図６において読み出し電圧（８）による読み出しを行わず、７個、すなわち（２×２Ｎ−１）個の読み出し電圧を順にメモリセルに印加し、８：（２×２Ｎ）レベル読み出しを行う。
【００４２】
ここで、データ（１１）に対応する閾値電圧分布は、４個の閾値電圧分布の端に位置するために、そのデータの「確からしさ」は比較的高い。このため、第２の実施形態のメモリカード３Ｂでは８レベル読み出しであっても、第１の実施形態の９レベル読み出しの復号器と、ほぼ同等の性能を有する。
【００４３】
そして、第２の実施形態のメモリカード３Ｂでは、処理速度がより速く、かつ３ビットのソフトビットにより復号処理が可能であるため、構成が簡単となる。
【００４４】
なお、上記説明では、第１の実施形態の説明に用いた図６において、低電圧側の読み出し電圧（８）による読み出しを行わない復号器を例示したが、高電圧側の読み出し電圧（４）による読み出しを行わない復号器であっても同様の効果を得ることができる。
【００４５】
＜第３の実施形態＞  
以下、図面を参照して本発明の第３の実施形態のメモリカード３Ｃの復号処理を説明する。第３の実施形態のメモリカード３Ｃは、第２の実施形態のメモリカード３Ｂ等と類似しているため同じ構成要素の説明は省略する。
【００４６】
図８は、本実施の形態のメモリカードの軟判定復号処理を説明するための閾値電圧分布と記憶データと対数尤度比テーブルとの関係を示す説明図である。
【００４７】
第１の実施形態のメモリカード３では、メモリコントローラ２が９レベル読み出しを行うために４ビットの新ソフトビット（ＮＳＢ）が必要であった。これに対して第３の実施形態のメモリカード３Ｃでは、メモリコントローラ２Ｃが７レベル読み出しを行い、３ビットの新ソフトビット（ＮＳＢ）により、対数尤度比テーブルからＬＬＲを算出する。
【００４８】
第２の実施形態のメモリカード３Ｂの説明において説明したように、４個の閾値電圧分布の端に位置するデータの「確からしさ」は比較的高い。このため、第３の実施形態のメモリカード３Ｃでは、それぞれの閾値電圧分布の中央電圧と、隣り合う閾値電圧分布との境界電圧との間の（２×２Ｎ）個の中間電圧のうち、最も電圧の高い中間電圧および最も電圧の低い中間電圧を除いた６種類、すなわち（２×２Ｎ−２）種類の中間電圧を読み出し電圧として印加する７：（２×２Ｎ−１）レベル読み出しであっても、第２の実施形態の９レベル読み出しのメモリカード３Ｂと、ほぼ同等の性能を有する。
【００４９】
そして、第３の実施形態のメモリカード３Ｃでは３ビットの新ソフトビット（ＮＳＢ）により復号処理が可能であるため、構成が簡単となる。また、第３の実施形態のメモリカード３Ｃは、順にメモリセルに印加する読み出し電圧が６種類と少ないため処理速度が速い。
【００５０】
なお、以上の説明では、Ｎ＝２の４値記憶メモリセルの復号器等を例に説明したが、Ｎ＝３の８値記憶メモリセルの復号器等、Ｎ＝４の１６値記憶メモリセルの復号器等においても本発明の効果はあり、むしろＮが大きくなるほど、本発明の効果は顕著である。すなわち、Ｎは２以上であるが、３以上または４以上の場合に本発明の効果は顕著である。Ｎの上限は工業的実施の見地から７以下である。
【００５１】
また、ホスト４と接続されるメモリカード３からなるメモリシステム５等を例に説明したが、メモリシステムとしては、ホスト４の内部に収納され、ホスト４の起動データ等を記憶する、いわゆるエンベデッドタイプのＮＡＮＤ型フラッシュメモリ装置等でもメモリカード３等と同じ効果を得ることができる
また、確率に基づく反復計算により復号する符号であれば、ＬＤＰＣ符号に限られるものではなく、また復号アルゴリズムの種類は、Sum-product復号、min-sum復号、または正規化min-sum復号のいずれの復号アルゴリズムを用いるものでもよい。
【００５２】
また、本発明の復号方法は、例えば、
２Ｎ（Ｎは２以上の自然数）個の閾値電圧分布に基づき、１個のメモリセルに記憶するＮビットのデータを確率に基づく反復計算により復号処理する復号方法であって、
ワード線制御部が、それぞれの前記閾値電圧分布の中央電圧と、隣り合う前記閾値電圧分布との境界電圧との間の（２×２Ｎ−２）個の中間電圧を、順に前記メモリセルに読み出し電圧として印加する中間電圧印加ステップと、
前記ワード線制御部が印加した前記読み出し電圧により読み出した前記データを、前記読み出し電圧に対応する対数尤度比テーブル記憶部に記憶された前記対数尤度比を用いて復号処理する復号ステップと、を具備する。なお、前記Ｎは２以上７以下が好ましい。
【００５３】
なお、以上の説明では半導体メモリ装置としてホスト４と接続されるメモリカード３を例に説明したが、ホスト４の内部に収納され、ホスト４の起動データ等を記録する、いわゆるエンベデッドタイプのＮＡＮＤ型フラッシュメモリ装置、または、半導体ディスク：ＳＳＤ(Solid State Drive)等でもメモリカード３等と同じ効果を得ることができる。
【００５４】
上記のように、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【符号の説明】
【００５５】
１、１Ｂ、１Ｃ…復号器
２、２Ｂ、２Ｃ…メモリコントローラ
３、３Ｂ、３Ｃ…メモリカード
４…ホスト
５…メモリシステム
１０…ＲＯＭ
１１…ＣＰＵコア
１２…符号化器
１３…半導体メモリ部
１３Ｄ…メモリセル
１３Ｅ…ワード線
１４…Ｈｏｓｔ  Ｉ／Ｆ
１５…ＥＣＣ部
１６…ＮＡＮＤ  Ｉ／Ｆ
１７…バス
１８…ＲＡＭ
２１…ワード線制御部
２２…対数尤度比テーブル記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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