(57)【要約】【課題】  本発明は、入力電圧（ＶＩＮ）が変動する場合において、入出力電圧間の電圧変換動作を最適化して不要な電圧変換動作を抑制することで低消費電力化を図ることが可能な昇降圧電源制御装置を提供することを目的とする。【解決手段】  本発明は、入力電圧を入力し、昇圧電圧を出力する昇圧部と、昇圧電圧を入力し、昇圧電圧が第１トランジスタにおいて電圧降下することにより、出力電圧を出力する降圧部とを有する昇降圧電源制御装置である。昇圧部は、入力電圧が、出力電圧より高い第１基準電圧を下回る場合、昇圧電圧の電圧値を出力電圧の電圧値より高く出力し、入力電圧が第１基準電圧を上回る場合、昇圧電圧の電圧値を前記入力電圧の電圧値と同じにして出力する。降圧部は、入力電圧が出力電圧より低い第２基準電圧を上回る場合、第１トランジスタの非飽和領域でオン抵抗を制御する。入力電圧が第２基準電圧を下回る場合、第１トランジスタを飽和領域で使用する。【選択図】図２
2010130883.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を昇圧電圧に昇圧して、昇圧端子に前記昇圧電圧を出力する昇圧制御を行う昇圧部と、
前記昇圧端子と出力端子とを接続する第１トランジスタの導通状態を制御することにより、前記出力端子に前記昇圧電圧を降圧して出力する降圧制御を行う降圧部とを備え、
前記昇圧部は、前記入力電圧が前記出力電圧より高い第１基準電圧を下回る場合に前記昇圧制御を行い、前記入力電圧が前記第１基準電圧を上回る場合に前記昇圧制御を停止して前記昇圧端子に前記入力電圧を出力し、
前記降圧部は、前記入力電圧が前記出力電圧より低い第２基準電圧を上回る場合に前記第１トランジスタを非飽和領域で制御し、前記入力電圧が前記第２基準電圧を下回る場合に前記第１トランジスタを飽和領域で制御することを特徴とする昇降圧電源制御装置。
【請求項２】
前記昇圧部は、前記入力電圧が前記第１基準電圧を上回る場合、一端に前記入力電圧が印加されるインダクタンス素子の他端と接地電圧とを接続する第２トランジスタを非導通とし、前記インダクタンス素子の他端と前記昇圧端子とを接続する第３トランジスタを導通とすることを特徴とする請求項１に記載の昇降圧電源制御装置。
【請求項３】
前記入力電圧が前記第２基準電圧を上回る場合、前記昇圧部に前記昇圧電圧を帰還する第１制御ループと、
前記入力電圧が前記第２基準電圧を下回る場合、前記昇圧部に前記出力電圧を帰還する第２制御ループとを有することを特徴とする請求項１または２に記載の昇降圧電源制御装置。
【請求項４】
前記昇圧部は、帰還端子を備え、
前記第１制御ループは、前記昇圧端子と前記帰還端子とを接続する第１スイッチ部を備え、
前記第２制御ループは、前記出力端子と前記帰還端子とを接続する第２スイッチ部を備えることを特徴とする請求項３に記載の昇降圧電源制御装置。
【請求項５】
前記降圧部は、
前記出力電圧を帰還する帰還ループと、
前記帰還ループにより帰還される前記出力電圧と基準電圧との差分に応じて前記第１トランジスタの導通状態を制御する増幅器とを備えることを特徴とする請求項１乃至４の少なくとも何れか１項に記載の昇降圧電源制御装置。
【請求項６】
入力電圧が出力電圧より高い第１基準電圧を下回る場合に、入力電圧を昇圧電圧に昇圧して、前記昇圧電圧を出力する昇圧制御を行うステップと、
前記入力電圧が前記第１基準電圧を上回る場合に、前記昇圧制御を停止して、前記入力電圧を出力するステップと、
前記入力電圧が前記出力電圧より低い第２基準電圧を上回る場合に、前記第１トランジスタを非飽和領域で制御するステップと、
前記入力電圧が前記第２基準電圧を下回る場合に、前記第１トランジスタを飽和領域で導通制御するステップとを有することを特徴とする昇降圧電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の装置及び方法は、昇降圧電源制御装置および昇降圧電源制御方法に関する。
【背景技術】
【０００２】
図１は、従来の昇降圧電源制御装置である。この昇降圧電源制御装置は、入力電圧（ＶＩＮ）を昇圧電圧（ＶＤＯ）まで昇圧する昇圧部１００と、昇圧電圧（ＶＤＯ）を入力し、ＰＭＯＳトランジスタＭ１のオン抵抗を制御することで出力電圧（ＶＯＵＴ）を出力する降圧部２００とで構成されている。
【０００３】
昇圧部１００では、入力電圧（ＶＩＮ）と昇圧電圧（ＶＤＯ）との差が大きいほど、ＮＭＯＳトランジスタＭ２００のオン状態期間を長く、ＰＭＯＳトランジスタＭ３００のオフ状態期間を短くする。これにより、コイルＬ１に蓄えられるコイル電流（ＩＬ）を多くし、昇圧電圧（ＶＤＯ）を出力する。また、入力電圧（ＶＩＮ）と昇圧電圧（ＶＤＯ）との差が小さいほど、ＮＭＯＳトランジスタＭ２００のオン状態期間を短く、ＰＭＯＳトランジスタＭ３００のオフ状態期間を長くする。これにより、コイルＬ１に蓄えられるコイル電流（ＩＬ）を少なくし、昇圧電圧（ＶＤＯ）を出力する。
【０００４】
降圧部２００では昇圧電圧（ＶＤＯ）を入力し、昇圧電圧（ＶＤＯ）がＰＭＯＳトランジスタＭ１００で電圧降下することにより、出力電圧（ＶＯＵＴ）を出力する。このときＰＭＯＳトランジスタＭ１００は非飽和領域（線形領域）での使用であり、ＰＭＯＳトランジスタＭ１００で消費されるエネルギーが多くなる。
【０００５】
降圧部２００では、出力電圧（ＶＯＵＴ）の分圧値と設定電圧（ＶＲＥＦ）との差によってＰＭＯＳトランジスタＭ１００のオン抵抗を制御する。オン抵抗の制御により、降圧部２００は出力電圧（ＶＯＵＴ）を制御する。なお、昇圧電圧（ＶＤＯ）は出力電圧（ＶＯＵＴ）より高くなければならない。降圧部２００は降圧動作しかできないからである。
【０００６】
【特許文献１】特開２００３−２１９６３７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一般的な昇降圧電源制御装置は、入力電圧（ＶＩＮ）を昇圧電圧（ＶＤＯ）まで昇圧する昇圧部１００と、昇圧電圧（ＶＤＯ）を入力し、ＰＭＯＳトランジスタＭ１００のオン抵抗を制御することで出力電圧（ＶＯＵＴ）を出力する降圧部２００とで構成される。昇降圧電源制御装置は入力電圧（ＶＩＮ）の変動により、降圧動作モード・昇降圧動作モード・昇圧動作モード、各モードの何れかで動作する。
【０００８】
開示の装置及び方法は、入力電圧の電圧値が変動する場合において、入出力電圧間の電圧変換動作を最適化して不要な電圧変換動作を抑制することで、低消費電力化を図ることが可能な昇降圧電源制御装置および昇降圧電源制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
開示する昇降圧電源制御装置は、入力電圧を昇圧電圧に昇圧して、昇圧端子に昇圧電圧を出力する昇圧制御を行う昇圧部と、昇圧端子と出力端子とを接続する第１トランジスタの導通状態を制御することにより、出力端子に昇圧電圧を降圧して出力する降圧制御を行う降圧部とを備える。昇圧部は、入力電圧が出力電圧より高い第１基準電圧を下回る場合に昇圧制御を行い、入力電圧が第１基準電圧を上回る場合に昇圧制御を停止して昇圧端子に入力電圧を出力する。降圧部は、入力電圧が出力電圧より低い第２基準電圧を上回る場合に第１トランジスタを非飽和領域で制御し、入力電圧が第２基準電圧を下回る場合に第１トランジスタを飽和領域で制御する。
【００１０】
開示する昇降圧電源制御方法は、入力電圧が出力電圧より高い第１基準電圧を下回る場合に、入力電圧を昇圧電圧に昇圧して、昇圧電圧を出力する昇圧制御を行うステップと、入力電圧が第１基準電圧を上回る場合に、昇圧制御を停止して、入力電圧を出力するステップと、入力電圧が出力電圧より低い第２基準電圧を上回る場合に、第１トランジスタを非飽和領域で制御するステップと、入力電圧が第２基準電圧を下回る場合に、第１トランジスタを飽和領域で制御するステップとを有する。
【００１１】
これにより、入力電圧と出力電圧との電圧値の大小関係によらず、入力電圧を昇圧し、第１トランジスタを非飽和領域の導通状態で制御する従来技術に比して、入力電圧が変動する場合において、入力電圧と出力電圧との電圧差に応じて電圧変換動作を最適化して不要な電圧変換動作を抑制することができるので、低消費電力化を図ることができる。
【発明の効果】
【００１２】
開示の昇降圧電源制御装置および昇降圧電源制御方法によれば、入力電圧の電圧値が変動する場合において、入出力間の電圧変換動作を最適化して不要な電圧変換動作を抑制することで、低消費電力化を図ることが可能な昇降圧電源制御装置および昇降圧電源制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
図２を参照し、第１実施形態の回路構成について説明する。１が昇降圧電源制御装置である。２が昇圧部である。３が降圧部である。増幅器ＡＭＰ１、抵抗素子Ｒ１、抵抗素子Ｒ２、ＮＭＯＳトランジスタＭ４、およびスイッチ素子ＳＷ３で、降圧部３が構成されている。
【００１４】
昇降圧電源制御装置１の外部構成について説明する。昇降圧電源制御装置１の電源端子ＶＣＣとコイルＬ１の一端子とに入力電圧（ＶＩＮ）が入力される。コイルＬ１の他端子は、ＮＭＯＳトランジスタＭ２のドレイン端子とＰＭＯＳトランジスタＭ３のドレイン端子とに接続されている。ＮＭＯＳトランジスタＭ２のゲート端子は昇降圧電源制御装置１の出力端子ＯＵＴ１に接続されている。ＮＭＯＳトランジスタＭ２のソース端子は接地されている。
【００１５】
ＰＭＯＳトランジスタＭ３のゲート端子は昇降圧電源制御装置１の出力端子ＯＵＴ２に接続されている。ＰＭＯＳトランジスタＭ３のソース端子は昇降圧電源制御装置１の帰還端子ＦＢ１に接続されている。昇降圧電源制御装置１の帰還端子ＦＢ１は、コンデンサＣ２の一端子とＰＭＯＳトランジスタＭ１のソース端子とに接続されている。コンデンサＣ２の他端子は接地されている。ＰＭＯＳトランジスタＭ３のソース端子から昇圧電圧（ＶＤＯ）が出力される。
【００１６】
ＰＭＯＳトランジスタＭ１のゲート端子は昇降圧電源制御装置１の出力端子ＯＵＴ３に接続されている。ＰＭＯＳトランジスタＭ１のドレイン端子は昇降圧電源制御装置１の帰還端子ＦＢ２に接続されている。昇降圧電源制御装置１の帰還端子ＦＢ２は、出力コンデンサＣ１の一端子と出力端子ＶＯＵＴと昇降圧電源制御装置１の帰還端子ＦＢ３とに接続されている。出力コンデンサＣ１の他端子は接地されている。出力端子ＶＯＵＴに出力される電圧が出力電圧（ＶＯＵＴ）である。
【００１７】
昇降圧電源制御装置１の内部構成について説明する。昇降圧電源制御装置１の電源端子ＶＣＣは、比較器ＣＭＰ１の非反転入力端子と比較器ＣＭＰ２の非反転入力端子とに接続されている。比較器ＣＭＰ１の反転入力端子には第１基準電圧（ＶＲＥＦ１）が入力されている。比較器ＣＭＰ２の反転入力端子には第２基準電圧（ＶＲＥＦ２）が入力されている。
【００１８】
第１基準電圧（ＶＲＥＦ１）と第２基準電圧（ＶＲＥＦ２）とは、昇降圧電源制御装置１がどの動作モードで動作するかを設定する際の入力電圧（ＶＩＮ）のしきい値電圧である。ここでは、第１基準電圧（ＶＲＥＦ１）は出力電圧（ＶＯＵＴ）より電圧値が高く設定されており、第２基準電圧（ＶＲＥＦ２）は出力電圧（ＶＯＵＴ）より電圧値が低く設定されているものとする。
【００１９】
入力電圧（ＶＩＮ）が第２基準電圧（ＶＲＥＦ２）を上回り、かつ第１基準電圧（ＶＲＥＦ１）を下回る場合には、昇降圧電源制御装置１は昇降圧動作モードで動作する。入力電圧（ＶＩＮ）が第１基準電圧（ＶＲＥＦ１）を上回る場合には、昇降圧電源制御装置１は降圧動作モードで動作する。入力電圧（ＶＩＮ）が第２基準電圧（ＶＲＥＦ２）を下回る場合には、昇降圧電源制御装置１は昇圧動作モードで動作する。
【００２０】
論理回路ＬＯＧＩＣは、入力電圧（ＶＩＮ）の電圧値に応じて昇降圧電源制御装置１における入出力間の電圧変換の際の動作モードを制御する回路である。入力端子Ｎ１、Ｎ２には、入力電圧（ＶＩＮ）の電圧値の検出結果が入力される。入力端子Ｎ１は比較器ＣＭＰ１の出力端子に接続され、入力端子Ｎ２は比較器ＣＭＰ２の出力端子に接続されている。
【００２１】
出力端子Ｓ１からは、昇圧部２における昇圧動作の動作と停止を制御する信号が出力される。出力端子Ｓ１は昇圧部２の動作モード切替え端子ＳＤに接続されている。昇圧部２の動作モード切替え端子ＳＤに入力される信号に応じて、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３との導通が制御される。
【００２２】
出力端子Ｓ２からは、昇圧部２への２つの帰還ループの形成を制御するスイッチ素子ＳＷ１、ＳＷ２の導通を制御する信号が出力される。出力端子Ｓ２はスイッチ素子ＳＷ１の制御端子とスイッチ素子ＳＷ２の制御端子とに接続されている。スイッチ素子ＳＷ１とスイッチ素子ＳＷ２とは、何れか一方が導通する。
【００２３】
出力端子Ｓ３、Ｓ４からは、降圧部３の降圧動作を制御する信号が出力される。出力端子Ｓ３はスイッチ素子ＳＷ３の制御端子に接続されている。出力端子Ｓ４はＮＭＯＳトランジスタＭ４のゲート端子に接続されている。
【００２４】
昇降圧電源制御装置１の帰還端子ＦＢ１はスイッチ素子ＳＷ１の一端子に接続されている。昇降圧電源制御装置１の帰還端子ＦＢ３はスイッチ素子ＳＷ２の一端子に接続されている。スイッチ素子ＳＷ１の他端子とスイッチ素子ＳＷ２の他端子とは、昇圧部２の帰還端子ＦＢ４に接続されている。昇圧部２の出力端子Ｑ１は昇降圧電源制御装置１の出力端子ＯＵＴ１に接続されている。昇圧部２の出力端子Ｑ２は昇降圧電源制御装置１の出力端子ＯＵＴ２に接続されている。昇圧部２の出力端子Ｑ１は、ＮＭＯＳトランジスタＭ２のオン・オフする信号を出力する端子である。昇圧部２の出力端子Ｑ２は、ＰＭＯＳトランジスタＭ３のオン・オフする信号を出力する。
【００２５】
昇降圧電源制御装置１の帰還端子ＦＢ２はスイッチ素子ＳＷ３の一端子に接続されている。スイッチ素子ＳＷ３の他端子は抵抗素子Ｒ１の一端子に接続されている。抵抗素子Ｒ１の他端子は抵抗素子Ｒ２の一端子に接続されている。抵抗素子Ｒ２の他端子は接地されている。抵抗素子Ｒ１と抵抗素子Ｒ２とで分圧回路を構成している。抵抗素子Ｒ１の他端子と抵抗素子Ｒ２の一端子との接続点が、分圧回路の分圧点である。この分圧点が増幅器ＡＭＰ１の非反転入力端子に接続されている。
【００２６】
また、増幅器ＡＭＰ１の反転入力端子には設定電圧（ＶＲＥＦ）が入力されている。設定電圧（ＶＲＥＦ）は出力電圧（ＶＯＵＴ）の電圧値を設定する電圧である。増幅器ＡＭＰ１の出力端子には、ＮＭＯＳトランジスタＭ４のドレイン端子と昇降圧電源制御装置１の出力端子ＯＵＴ３とが接続されている。ＮＭＯＳトランジスタＭ４のソース端子は接地されている。
【００２７】
図２に示す第１実施形態では、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスＭ２、およびＰＭＯＳトランジスタＭ３を昇降圧電源制御回路１の外部構成として記載した。しかしながら、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスＭ２、およびＰＭＯＳトランジスタＭ３の少なくとも何れか一つを昇降圧電源制御回路１の内部構成とすることも考えられる。また、昇降圧電源制御回路１は集積回路として構成することができる。
【００２８】
図３を参照し、昇降圧動作モード時における昇降圧電源制御装置１の作用を説明する。
【００２９】
図３は、従来技術と第１実施形態の差異を表した波形図である。縦軸は、従来技術と第１実施形態との各動作モード時における電圧である。入力電圧（ＶＩＮ）、昇圧電圧（ＶＤＯ）、および出力電圧（ＶＯＵＴ）を表している。図３においては、入力電圧（ＶＩＮ）の電圧値と出力電圧（ＶＯＵＴ）の電圧値とが、従来技術と第１実施形態とで同値であると仮定して記載している。
【００３０】
昇降圧動作モードにおいて、比較器ＣＭＰ１はローレベル信号を出力し、比較器ＣＭＰ２はハイレベル信号を出力する。比較器ＣＭＰ１が出力するローレベル信号と比較器ＣＭＰ２が出力するハイレベル信号とが、論理回路ＬＯＧＩＣに入力される。論理回路ＬＯＧＩＣからは、出力端子Ｓ２からスイッチ素子ＳＷ１を導通しスイッチ素子ＳＷ２を非導通する信号が出力される。これにより、昇圧電圧（ＶＤＯ）が昇圧部２の帰還端子ＦＢ４に帰還される帰還ループが形成される。
【００３１】
また、出力端子Ｓ３からスイッチ素子ＳＷ３を導通する信号が出力され、出力端子Ｓ４からＮＭＯＳトランジスタＭ４をオフする信号が出力される。これにより、降圧部３において、出力電圧（ＶＯＵＴ）が増幅器ＡＭＰ１の非反転入力端子に帰還する帰還ループが形成される。
【００３２】
また、出力端子Ｓ１から昇圧部２において昇圧動作を行う信号が出力される。これにより、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とは交互にオン・オフし、入力電圧（ＶＩＮ）に対して昇圧された昇圧電圧（ＶＤＯ）が出力される昇圧動作が行われる。昇圧動作が行われることにより、入力電圧（ＶＩＮ）を昇圧した電圧である昇圧電圧（ＶＤＯ）がＰＭＯＳトランジスタＭ３のソース端子に出力される。
【００３３】
この時、スイッチ素子ＳＷ１が導通であり、スイッチ素子ＳＷ２が非導通である。したがって、昇圧電圧（ＶＤＯ）は、昇圧部２の帰還端子ＦＢ４に帰還され、昇圧部２の昇圧動作により内部回路（不図示）で設定された電圧値になる。昇圧部２においてフィードバック制御が行われるからである。
【００３４】
昇圧電圧（ＶＤＯ）はＰＭＯＳトランジスタＭ１のソース端子に入力される。そして、昇圧電圧（ＶＤＯ）がＰＭＯＳトランジスタＭ１のオン抵抗で電圧降下することにより、出力端子ＶＯＵＴに出力電圧（ＶＯＵＴ）が出力される。
【００３５】
一方、降圧部３では、スイッチ素子ＳＷ３は導通状態であり、ＮＭＯＳトランジスタＭ４はオフ状態に維持されている。そのため、増幅器ＡＭＰ1の非反転入力端子には、抵抗素子Ｒ１を介して出力電圧（ＶＯＵＴ）を抵抗素子Ｒ１と抵抗素子Ｒ２とで分圧した電圧が帰還される。そして、出力電圧（ＶＯＵＴ）を抵抗素子Ｒ１と抵抗素子Ｒ２とで分圧した電圧と設定電圧（ＶＲＥＦ）との電圧差に応じた電圧が、増幅器ＡＭＰ１の出力電圧として出力される。増幅器ＡＭＰ１の出力電圧がＰＭＯＳトランジスタＭ１のゲート端子に入力されることにより、ＰＭＯＳトランジスタＭ１のオン抵抗が制御される。この時、ＰＭＯＳトランジスタＭ１のゲート端子に入力される電圧は、ＰＭＯＳトランジスタＭ１を非飽和領域で動作する。定常状態において、出力電圧（ＶＯＵＴ）は、抵抗素子Ｒ１と抵抗素子Ｒ２とを加算した抵抗値を乗算し、抵抗素子Ｒ２の抵抗値を除算した電圧値になる。
【００３６】
ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とを交互にオン・オフすることにより、スイッチング損失が発生する。また、ＰＭＯＳトランジスタＭ１が非飽和領域で動作することにより、ＰＭＯＳトランジスタＭ１のオン抵抗で電圧降下に応じた電力損失が発生する。いわゆる導通損失である。
【００３７】
入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の電圧値が近い昇降圧動作モードでは、昇圧部２が昇圧制御を行うこと、さらに降圧部３が降圧制御を行うことは、入力電圧（ＶＩＮ）および出力電圧（ＶＯＵＴ）の電圧値の変動に際しても回路動作の安定化を図る観点から必要なことである。
【００３８】
図３を参照し、降圧動作モード時における昇降圧電源制御装置１の作用を説明する。
【００３９】
降圧動作モードにおいて、比較器ＣＭＰ１と比較器ＣＭＰ２とは共にハイレベル信号を出力する。比較器ＣＭＰ１と比較器ＣＭＰ２から出力されるハイレベル信号が論理回路ＬＯＧＩＣに入力される。論理回路ＬＯＧＩＣからは、出力端子Ｓ２からスイッチ素子ＳＷ１を導通しスイッチ素子ＳＷ２を非導通する信号が出力される。これにより、昇圧電圧（ＶＤＯ）が昇圧部２の帰還端子ＦＢ４に帰還される帰還ループが形成される。
【００４０】
また、出力端子Ｓ３からスイッチ素子ＳＷ３を導通する信号が出力され、出力端子Ｓ４からＮＭＯＳトランジスタＭ４をオフする信号が出力される。これにより、降圧部３において、出力電圧（ＶＯＵＴ）が増幅器ＡＭＰ１の非反転入力端子に帰還する帰還ループが形成される。
【００４１】
また、出力端子Ｓ１から昇圧動作を停止する信号が出力される。これにより、昇圧部２は、ＮＭＯＳトランジスタＭ２をオフしこれを維持、ＰＭＯＳトランジスタＭ３をオンしこれを維持する制御を行う。これにより、入力電圧（ＶＩＮ）に対して昇圧された昇圧電圧（ＶＤＯ）が出力される昇圧動作が行われず、入力電圧（ＶＩＮ）の電圧値が昇圧電圧（ＶＤＯ）の電圧値として、ＰＭＯＳトランジスタＭ３のソース端子に出力される。
【００４２】
昇圧電圧（ＶＤＯ）が、ＰＭＯＳトランジスタＭ３のソース端子に出力された後の作用は、昇降圧動作モード時と同様である。よって、ここでの説明は省略する。
【００４３】
降圧動作モード時において、ＮＭＯＳトランジスタＭ２がオフしこれを維持、およびＰＭＯＳトランジスタＭ３がオンしこれを維持することにより発生する電力損失は、同様な入出力条件下において、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とを交互にオン・オフするスイッチング制御をすることにより発生するスイッチング損失がないため、電力損失は少ない。
【００４４】
図３を参照し、昇圧動作モード時における昇降圧電源制御装置１の作用を説明する。
【００４５】
昇圧動作モード時において、比較器ＣＭＰ１と比較器ＣＭＰ２は共にローレベル信号を出力する。比較器ＣＭＰ１と比較器ＣＭＰ２から出力されるローレベル信号が論理回路ＬＯＧＩＣに入力される。論理回路ＬＯＧＩＣからは、出力端子Ｑ２からスイッチ素子ＳＷ１を非導通しスイッチ素子ＳＷ２を導通する信号が出力される。これにより、出力電圧（ＶＯＵＴ）が昇圧部２の帰還端子ＦＢ４に帰還される帰還ループが形成される。
【００４６】
また、出力端子Ｓ３からスイッチ素子ＳＷ３を非導通する信号が出力され、出力端子Ｓ４からＮＭＯＳトランジスタＭ４をオンする信号が出力される。これにより、降圧部３において、出力電圧（ＶＯＵＴ）が増幅器ＡＭＰ１の非反転入力端子に帰還する帰還ループが解除される。また、ＰＭＯＳトランジスタＭ１のゲート端子に入力される電圧が接地電位となる。ＰＭＯＳトランジスタＭ１のゲート端子に入力される電圧が接地電位である時、ＰＭＯＳトランジスタＭ１は飽和領域で動作する。
【００４７】
また、出力端子Ｓ１から昇圧部２に対して、昇圧動作を行うように指示する信号が出力される。これにより、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とは交互にオン・オフする。入力電圧（ＶＩＮ）に対して昇圧された昇圧電圧（ＶＤＯ）が出力される昇圧動作が行われる。昇圧動作が行われることにより、入力電圧（ＶＩＮ）を昇圧した電圧である昇圧電圧（ＶＤＯ）がＰＭＯＳトランジスタＭ３のドレイン端子に出力される。
【００４８】
昇圧電圧（ＶＤＯ）がＰＭＯＳトランジスタＭ１のソース端子に入力される。この時、ＰＭＯＳトランジスタＭ１は飽和領域で動作している。飽和領域でのＰＭＯＳトランジスタＭ１のオン抵抗は僅少であるので、ＰＭＯＳトランジスタＭ１での導通損失は小さなものとすることができる。これにより、出力端子ＶＯＵＴに出力される出力電圧（ＶＯＵＴ）の電圧値は昇圧電圧（ＶＤＯ）の電圧値と略同値とすることができる。
【００４９】
定常状態において、出力電圧（ＶＯＵＴ）の電圧値は昇圧部２の内部回路（不図示）で設定された電圧値になる。スイッチ素子ＳＷ１が非導通し、スイッチ素子ＳＷ２が導通していることにより、出力端子ＶＯＵＴ端子と昇圧部２の帰還端子ＦＢ４が接続され、フィードバック制御が行われ、出力電圧（ＶＯＵＴ）が制御されるからである。
【００５０】
ＰＭＯＳトランジスタＭ１を飽和領域で使用することにより、ＰＭＯＳトランジスタＭ１のオン抵抗で起こる電圧降下を抑制することができる。言い換えれば、導通損失の発生を抑制できる。また、スイッチ素子ＳＷ３を非導通にすることにより、抵抗素子Ｒ１から抵抗素子Ｒ２を介して接地電位に至る電流経路が開路され電流が流れなくなる。電力損失を抑制することができる。また、抵抗素子Ｒ１と抵抗素子Ｒ２との分圧点が接地電位になることにより、増幅器ＡＭＰ１の出力電圧をローレベルに維持することができる。ＮＭＯＳトランジスタＭ４と相まって、ＰＭＯＳトランジスタＭ１のゲートをローレベルに維持することができる。
【００５１】
ここで、ＰＭＯＳトランジスタＭ３のドレイン端子は請求項の昇圧端子に対応する。ＰＭＯＳトランジスタＭ１は請求項の第１トランジスタに対応する。ＮＭＯＳトランジスタＭ２は請求項の第２トランジスタに対応する。ＰＭＯＳトランジスタＭ３は請求項の第３トランジスタに対応する。コイルＬ１は請求項のインダクタンス素子に対応する。昇圧電圧（ＶＤＯ）が昇圧部２の帰還端子ＦＢ４に帰還される帰還ループが請求項の第１制御ループに対応する。出力電圧（ＶＯＵＴ）が昇圧部２の帰還端子ＦＢ４に帰還される帰還ループが請求項の第２制御ループに対応する。帰還端子ＦＢ４が請求項の帰還端子に対応する。スイッチ素子ＳＷ１が請求項の第１スイッチ部に対応する。スイッチ素子ＳＷ２が請求項の第２スイッチ部に対応する。スイッチ素子ＳＷ３が請求項の第３スイッチ部に対応する。出力電圧（ＶＯＵＴ）が増幅器ＡＭＰ１の非反転入力端子に帰還する帰還ループが請求項の帰還ループに対応する。設定電圧（ＶＲＥＦ）は請求項の基準電圧に対応する。増幅器ＡＭＰ１は請求項の増幅器に対応する。
【００５２】
尚、本発明では前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば、昇降圧動作モードで動作する範囲は、入力電圧（ＶＩＮ）が第２基準電圧（ＶＲＥＦ２）を上回り、かつ第１基準電圧（ＶＲＥＦ１）を下回る場合としたがこれに限られない。第２基準電圧（ＶＲＥＦ２）を上回るという文言を、第２基準電圧（ＶＲＥＦ２）以上と読みかえてもよい。また、第１基準電圧（ＶＲＥＦ１）を下回るという文言を、第１基準電圧（ＶＲＥＦ１）以下と読みかえても良い。これと同様なことが、昇圧動作モードで動作する範囲にも言えるし、降圧動作モードで動作する範囲にも言える。
【００５３】
読みかえた場合において、動作範囲が重複することは避けなければならない。入力電圧（ＶＩＮ）が第１基準電圧の電圧値と同値だった場合において、動作範囲が重複すると、昇降圧電源制御装置１がどの動作モードで動作するのか特定できないからである。
【００５４】
また、本実施例において、飽和領域、非飽和領域という文言を使用した。これらの文言の趣旨として、飽和領域で使用することは、ＰＭＯＳトランジスタＭ１のオン抵抗を特性の範囲内において、最小にして使用しようとすることである。また、非飽和領域（線形領域）で使用することは、ＰＭＯＳトランジスタＭ１のオン抵抗を増幅器ＡＭＰ１にて制御することである。
【００５５】
降圧動作モード時において、ＮＭＯＳトランジスタＭ２をオフしこれを維持、ＰＭＯＳトランジスタＭ３をオンしこれを維持することにより発生する電力損失は、同様な入出力条件下において、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とを交互にオン・オフするスイッチング制御をすることにより発生するスイッチング損失に比して低損失とすることができる。
【００５６】
また、昇圧動作モード時において、ＰＭＯＳトランジスタＭ１を飽和領域で使用することにより、ＰＭＯＳトランジスタＭ１のオン抵抗で起こる電圧降下を抑制することができる。言い換えれば、導通損失を抑制できる。また、スイッチ素子ＳＷ３を非導通にすることにより、抵抗素子Ｒ１から抵抗素子Ｒ２を介して接地電位に至る電流経路が開路され電流が流れなくなる。電力損失を抑制することができる。
【００５７】
以上に述べた実施形態によれば、入力電圧が変動する場合において、入力電圧と出力電圧との電圧差に応じて電圧変換動作を最適化し、不要な電圧変換動作を抑制することにより、消費電力が低減される。
【００５８】
以下、本発明の諸態様を付記としてまとめる。
（付記１）
入力電圧を昇圧電圧に昇圧して、昇圧端子に前記昇圧電圧を出力する昇圧制御を行う昇圧部と、
前記昇圧端子と出力端子とを接続する第１トランジスタの導通状態を制御することにより、前記出力端子に前記昇圧電圧を降圧して出力する降圧制御を行う降圧部とを備え、
前記昇圧部は、前記入力電圧が前記出力電圧より高い第１基準電圧を下回る場合に前記昇圧制御を行い、前記入力電圧が前記第１基準電圧を上回る場合に前記昇圧制御を停止して前記昇圧端子に前記入力電圧を出力し、
前記降圧部は、前記入力電圧が前記出力電圧より低い第２基準電圧を上回る場合に前記第１トランジスタを非飽和領域で制御し、前記入力電圧が前記第２基準電圧を下回る場合に前記第１トランジスタを飽和領域で制御することを特徴とする昇降圧電源制御装置。
（付記２）
前記昇圧部は、前記入力電圧が前記第１基準電圧を上回る場合、一端に前記入力電圧が印加されるインダクタンス素子の他端と接地電圧とを接続する第２トランジスタを非導通とし、前記インダクタンス素子の他端と前記昇圧端子とを接続する第３トランジスタを導通とすることを特徴とする付記１に記載の昇降圧電源制御装置。
（付記３）
前記入力電圧が前記第２基準電圧を上回る場合、前記昇圧部に前記昇圧電圧を帰還する第１制御ループと、
前記入力電圧が前記第２基準電圧を下回る場合、前記昇圧部に前記出力電圧を帰還する第２制御ループとを有することを特徴とする付記１または２に記載の昇降圧電源制御装置。
（付記４）
前記昇圧部は、帰還端子を備え、
前記第１制御ループは、前記昇圧端子と前記帰還端子とを接続する第１スイッチ部を備え、
前記第２制御ループは、前記出力端子と前記帰還端子とを接続する第２スイッチ部を備えることを特徴とする付記３に記載の昇降圧電源制御装置。
（付記５）
前記降圧部は、
前記出力電圧を帰還する帰還ループと、
前記帰還ループにより帰還される前記出力電圧と基準電圧との差分に応じて前記第１トランジスタの導通状態を制御する増幅器とを備えることを特徴とする付記１乃至４の少なくとも何れか１つに記載の昇降圧電源制御装置。
（付記６）
前記帰還ループは、前記出力端子と前記増幅器とを接続する第３スイッチ部を備えることを特徴とする付記５に記載の昇降圧電源制御装置。
（付記７）
前記入力電圧が前記第２基準電圧を下回る場合、前記第３スイッチ部は非導通とされることを特徴とする付記６に記載の昇降圧電源制御装置。
（付記８）
入力電圧が出力電圧より高い第１基準電圧を下回る場合に、入力電圧を昇圧電圧に昇圧して、前記昇圧電圧を出力する昇圧制御を行うステップと、
前記入力電圧が前記第１基準電圧を上回る場合に、前記昇圧制御を停止して、前記入力電圧を出力するステップと、
前記入力電圧が前記出力電圧より低い第２基準電圧を上回る場合に、前記第１トランジスタを非飽和領域で制御するステップと、
前記入力電圧が前記第２基準電圧を下回る場合に、前記第１トランジスタを飽和領域で導通制御するステップとを有することを特徴とする昇降圧電源制御方法。
【図面の簡単な説明】
【００５９】
【図１】従来の昇降圧電源装置図
【図２】第１実施形態の昇降圧電源装置図
【図３】従来技術と本発明の差異を表した波形図
【符号の説明】
【００６０】
１  昇降圧電源制御装置
２  昇圧部
３  降圧部
ＡＭＰ１  増幅器
ＣＭＰ１、ＣＭＰ２  比較器
ＦＢ１、ＦＢ２、ＦＢ３  昇降圧電源制御装置１の帰還端子
ＦＢ４  昇圧部の帰還端子
ＬＯＧＩＣ  論理回路
Ｍ１、Ｍ３  ＰＭＯＳトランジスタ
Ｍ２、Ｍ４  ＮＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗素子
ＳＷ１、ＳＷ２、ＳＷ３  スイッチ素子
（ＶＤＯ）  昇圧電圧
（ＶＩＮ）  入力電圧
（ＶＯＵＴ）  出力電圧
（ＶＲＥＦ）  設定電圧
（ＶＲＥＦ１）  第１基準電圧
（ＶＲＥＦ２）  第２基準電圧
【図１】
2010130883.tif 000003
【図２】
2010130883.tif 000004
【図３】
2010130883.tif 000005