(57)【要約】【課題】キャパシタの接続形態に係る自由度を高めた階段電圧生成回路を提供することを課題とする。【解決手段】従来技術に相当する２段目のキャパシタアレイ回路とは異なる１段目のキャパシタアレイ回路を更に有するため、キャパシタの接続形態に係る自由度を高めた階段電圧生成回路を提供することができる。【選択図】図１
2010074261.tif 000002
【特許請求の範囲】
【請求項１】
Ｎステップの階段電圧を生成する階段電圧生成回路において、
回路グランド又は回路グランド及び直流電源に１次元的に接続されたキャパシタを有する１次元キャパシタアレイ回路を少なくとも２つ備え、全ての１次元キャパシタアレイ回路に含まれる複数のキャパシタの各端子から前記回路グランド又は前記直流電源に接続されていないＮ−１個（Ｎは３以上）の端子を取り出し、
当該Ｎ−１個の端子の夫々と出力端子との間と、直流電源と前記出力端子との間と、回路グランドと前記出力端子との間とをスイッチ素子で夫々接続すると共に、前記複数のキャパシタの容量よりも小さい容量を有する負荷容量を前記出力端子に接続し、
第１の前記１次元キャパシタアレイ回路における前記回路グランドまでに介在するキャパシタの数量が小さいスイッチ素子から順次オンにし、次に、第２の前記１次元キャパシタアレイ回路における前記回路グランドまでに介在するキャパシタの数量が小さいスイッチ素子から順次オンにし、最後に、前記直流電源に接続されたスイッチ素子をオンに制御した後に、逆の順番で各スイッチ素子を順次オンに制御することを繰り返し、前記Ｎ−１個の各端子の電圧を、前記直流電源の電圧Ｖを等間隔に分割した（１／Ｎ）・Ｖ，（２／Ｎ）・Ｖ，…，（（Ｎ−２）／Ｎ）・Ｖ，（（Ｎ−１）／Ｎ）・Ｖとし、当該各端子の電圧を用いて前記負荷容量を充電することにより充電時の散逸エネルギーを１／Ｎ倍とすることを特徴とする階段電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タンクキャパシタを用いて電荷を再利用することにより階段状の電圧を出力する階段電圧生成回路の技術に関する。
【背景技術】
【０００２】
図５は、従来の階段電圧生成回路の回路構成の一例を示す回路構成図である。この階段電圧生成回路は、４ステップの階段電圧を生成して出力端子から出力すると共に、負荷容量ＣＬを充電する時の散逸エネルギーを１／４倍とする回路である。
【０００３】
具体的には、一端が回路グランドＧＮＤ１〜回路グランドＧＮＤ３に夫々接続された第１のキャパシタＣ１〜第３のキャパシタＣ３と、一端が第１のキャパシタＣ１〜第３のキャパシタＣ３の他端に夫々接続された第１のスイッチ素子Ｔ１〜第３のスイッチ素子Ｔ３と、一端が直流電源１０に接続された第４のスイッチ素子Ｔ４と、一端が回路グランドＧＮＤ０に接続された第０のスイッチ素子Ｔ０と、一端が回路グランドＧＮＤＬに接続された負荷容量ＣＬと、第０のスイッチ素子Ｔ０〜第４のスイッチ素子Ｔ４のオンオフを制御する制御回路３００とを備えている。また、第０のスイッチ素子Ｔ０〜第４のスイッチ素子Ｔ４の他端を負荷容量ＣＬの他端に接続し、その接続点を出力端子としている。なお、このような各スイッチ素子としては、図６に示すように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを並列接続させることで実現可能である。
【０００４】
ここで、制御回路３００は、第０のスイッチ素子Ｔ０〜第４のスイッチ素子Ｔ４を第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する処理を繰り返す。即ち、正順序→逆順序→正順序→逆順序→…の順番で各スイッチ素子のオンオフ制御を繰り返す。これにより、図７に示すように、各ノードの電圧Ｖｃｉがｉ×（１／４）Ｖとなり、出力端子から４ステップの階段波形が自発的に出力される（非特許文献１参照）。
【０００５】
また、図８に示すように、第１のキャパシタＣ１〜第４のキャパシタＣ４を回路グランドＧＮＤ１と直流電源１０との間に接続した場合であっても、制御回路３００が前述したように各スイッチ素子をオンに制御する処理を繰り返すことにより、同様の階段波形を自発的に出力可能であることが知られている（非特許文献２参照）。
【非特許文献１】Shunji Nakata、「Adiabatic Charging Reversible Logic Using a Switched Capacitor Regenerator」、IEICE TRANS. ELECTRON、VOL. E87-C、NO.11、2004年、p.1837-1846
【非特許文献２】Shunji Nakata、「Stability of adiabatic circuit using asymmetric 1D-capacitor array between the power supply and ground」、IEICE Electronics Express、Vo.4、No.5、2007年、p.165-171
【非特許文献３】Shunji Nakata、「Analysis of the stability of adiabatic reversible logic using the theory of normal models in coupled oscillators」、IEICE Electronics Express、Vol.3、No.2、2006年、p.17-22
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ｎステップの階段電圧を出力すると共に散逸エネルギーを１／Ｎ倍とする階段電圧生成回路において、その出力回路を構成するキャパシタの接続方法は前述した接続方法のみであるため、キャパシタの接続方法が極めて限定的であり、キャパシタの接続形態に係る自由度が非常に乏しいという問題があった。
【０００７】
本発明は、上記を鑑みてなされたものであり、キャパシタの接続形態に係る自由度を高めた階段電圧生成回路を提供することを課題とする。
【課題を解決するための手段】
【０００８】
第１の請求項に係る発明は、Ｎステップの階段電圧を生成する階段電圧生成回路において、回路グランド又は回路グランド及び直流電源に１次元的に接続されたキャパシタを有する１次元キャパシタアレイ回路を少なくとも２つ備え、全ての１次元キャパシタアレイ回路に含まれる複数のキャパシタの各端子から前記回路グランド又は前記直流電源に接続されていないＮ−１個（Ｎは３以上）の端子を取り出し、当該Ｎ−１個の端子の夫々と出力端子との間と、直流電源と前記出力端子との間と、回路グランドと前記出力端子との間とをスイッチ素子で夫々接続すると共に、前記複数のキャパシタの容量よりも小さい容量を有する負荷容量を前記出力端子に接続し、第１の前記１次元キャパシタアレイ回路における前記回路グランドまでに介在するキャパシタの数量が小さいスイッチ素子から順次オンにし、次に、第２の前記１次元キャパシタアレイ回路における前記回路グランドまでに介在するキャパシタの数量が小さいスイッチ素子から順次オンにし、最後に、前記直流電源に接続されたスイッチ素子をオンに制御した後に、逆の順番で各スイッチ素子を順次オンに制御することを繰り返し、前記Ｎ−１個の各端子の電圧を、前記直流電源の電圧Ｖを等間隔に分割した（１／Ｎ）・Ｖ，（２／Ｎ）・Ｖ，…，（（Ｎ−２）／Ｎ）・Ｖ，（（Ｎ−１）／Ｎ）・Ｖとし、当該各端子の電圧を用いて前記負荷容量を充電することにより充電時の散逸エネルギーを１／Ｎ倍とすることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、キャパシタの接続形態に係る自由度を高めた階段電圧生成回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
〔第１の実施の形態〕
図１は、第１の実施の形態に係る階段電圧生成回路の回路構成を示す回路構成図である。この階段電圧生成回路は４つのキャパシタを用い、そのうち１つのキャパシタを用いる１段目のキャパシタアレイ回路１００と、残り３つのキャパシタを用いて構成された２段目のキャパシタアレイ回路２００と、第０のスイッチ素子Ｔ０と、負荷容量ＣＬと、制御回路３００とを備えた構成である。
【００１１】
１段目のキャパシタアレイ回路１００は、一端を回路グランドＧＮＤ１に接続した第１のキャパシタＣ１と、一端を第１のキャパシタＣ１の他端に接続すると共に他端を出力端子に接続した第１のスイッチ素子Ｔ１とを備えている。なお、以降、出力端子から出力する電圧を出力電圧Ｖｏｕｔとする。
【００１２】
２段目のキャパシタアレイ回路２００は、回路グランドＧＮＤ２と直流電源１０との間に直列（一次元的）に接続された第２のキャパシタＣ２〜第４のキャパシタＣ４と、一端を第２のキャパシタＣ２〜第４のキャパシタＣ４における直流電源側の夫々の端子に夫々接続すると共に他端を出力端子に接続した第２のスイッチ素子Ｔ２〜第４のスイッチ素子Ｔ４とを備えている。なお、この２段目のキャパシタアレイ回路２００は、キャパシタ及びスイッチ素子の数量が夫々一つずつ少ないものの、図８で示した従来の回路構成に相当するものとなっている。
【００１３】
第０のスイッチ素子Ｔ０は、回路グランドＧＮＤ０と出力端子との間に接続されている。また、負荷容量ＣＬは、回路グランドＧＮＤＬと出力端子との間に接続され、第１のキャパシタＣ１〜第４のキャパシタＣ４の各容量よりも小さい容量を有している。また、図６に示したように、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを並列接続させて構成されているものとする。なお、それら各スイッチ素子は、オンに制御されていない場合には常にオフに制御されているものとする。
【００１４】
制御回路３００は、第０のスイッチ素子Ｔ０〜第４のスイッチ素子Ｔ４を、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御することを繰り返す機能を備えている。
【００１５】
次に、この階段電圧生成回路の処理動作について説明する。最初に、制御回路３００は、時間ｔ０から時間ｔ１の間に、第０のスイッチ素子Ｔ０をオンに制御する（ステップＳ１０１）。これにより、出力端子が第０のスイッチ素子Ｔ０を介して回路グランドＧＮＤ０に接続されるため、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。
【００１６】
次に、制御回路３００は、時間ｔ１から時間ｔ２の間に、第０のスイッチ素子Ｔ０をオフに制御すると共に第１のスイッチ素子Ｔ１をオンに制御する（ステップＳ１０２）。これにより、出力電圧Ｖｏｕｔは第１のノード電圧Ｖｃ１と同電位になる。
【００１７】
そして、制御回路３００は、時間ｔ２から時間ｔ３の間に、第１のスイッチ素子Ｔ１をオフに制御すると共に第２のスイッチ素子Ｔ２をオンに制御する（ステップＳ１０３）。これにより、出力電圧Ｖｏｕｔは第２のノード電圧Ｖｃ２と同電位になる。
【００１８】
続いて、制御回路３００は、時間ｔ３から時間ｔ４の間に、第２のスイッチ素子Ｔ２をオフに制御すると共に第３のスイッチ素子Ｔ３をオンに制御する（ステップＳ１０４）。これにより、出力電圧Ｖｏｕｔは第３のノード電圧Ｖｃ３と同電位になる。
【００１９】
そして、制御回路３００は、時間ｔ４から時間ｔ５の間に、第３のスイッチ素子Ｔ３をオフに制御すると共に第４のスイッチ素子Ｔ４をオンに制御する（ステップＳ１０５）。これにより、出力電圧Ｖｏｕｔは第４のノード電圧Ｖｃ４と同電位になる。
【００２０】
その後、制御回路３００は、時間ｔ５から時間ｔ６の間に、第４のスイッチ素子Ｔ４をオフに制御すると共に第３のスイッチ素子Ｔ３をオンに制御する（ステップＳ１０６）。これにより、出力電圧Ｖｏｕｔは第３のノード電圧Ｖｃ３と同電位になる。
【００２１】
そして、制御回路３００は、時間ｔ６から時間ｔ７の間に、第３のスイッチ素子Ｔ３をオフに制御すると共に第２のスイッチ素子Ｔ２をオンに制御する（ステップＳ１０７）。これにより、出力電圧Ｖｏｕｔは第２のノード電圧Ｖｃ２と同電位になる。
【００２２】
その後、制御回路３００は、時間ｔ７から時間ｔ８の間に、第２のスイッチ素子Ｔ２をオフに制御すると共に第１のスイッチ素子Ｔ１をオンに制御する（ステップＳ１０８）。これにより、出力電圧Ｖｏｕｔは第１のノード電圧Ｖｃ１と同電位になる。
【００２３】
最後に、制御回路３００は、時間ｔ８から時間ｔ９の間に、第１のスイッチ素子Ｔ１をオフに制御すると共に第０のスイッチ素子Ｔ０をオンに制御する（ステップＳ１０９）。これにより、出力端子が第０のスイッチ素子Ｔ０を介して回路グランドＧＮＤ０に接続されるため、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。
【００２４】
ステップＳ１０１〜ステップＳ１０９の動作を繰り返すことにより、ステップＳ１０２〜ステップＳ１０８において出力端子から出力される出力電圧Ｖｏｕｔは、各ノード電圧をＶｃｉとした場合にｉ×Ｖ／Ｎに収束し、図７に示した階段波形と同じ４ステップの階段波形が出力されることになる。なお、Ｖは直流電源１０の持つ直流電源電圧値であり、Ｎはノードの総数である。具体的には、本実施の形態の場合、第１のノード電圧Ｖｃ１は１×（Ｖ／４）に収束するため、ステップＳ１０２及びステップＳ１０８の場合の出力電圧ＶｏｕｔはＶ／４になる。また、第２のノード電圧Ｖｃ２は２×（Ｖ／４）に収束するため、ステップＳ１０３及びステップＳ１０７の場合の出力電圧ＶｏｕｔはＶ／２になる。更に、第３のノード電圧Ｖｃ３は３×（Ｖ／４）に収束するため、ステップＳ１０４及びステップＳ１０６の場合の出力電圧Ｖｏｕｔは（３Ｖ）／４になる。また、第４のノード電圧Ｖｃ４は直流電源１０に接続されているので、ステップＳ１０５の場合の出力電圧ＶｏｕｔはＶになる。なお、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束する理由については後述にて詳細に説明する。
【００２５】
続いて、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束することを示すシミュレーション結果について説明する。図２は、第１のノード電圧Ｖｃ１〜第３のノード電圧Ｖｃ３で生じる電圧値をシュミレーションした結果である。なお、このシミュレーション結果は、直流電源１０の電圧を２．０［ｖ］とし、第１のキャパシタＣ１を１００［ｐＦ］とし、第２のキャパシタＣ２〜第４のキャパシタＣ４を２０［ｐＦ］としている。また、負荷容量ＣＬを０．４［ｐＦ］としている。更に、第０のスイッチ素子Ｔ０〜第４のスイッチ素子Ｔ４を構成するトランジスタは０．２５μｍデザインルールを用いており、ゲート長及びゲート幅を夫々０．２５［μｍ］及び６［μｍ］としている。また、各スイッチ素子を構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの閾値電圧は夫々０．４［ｖ］及び−０．４［ｖ］である。ここで、図７に示すタイミングチャートにおける各スイッチ素子をオンに制御しておく各パルス幅を２５［ｎｓ］とし、一周期の長さを０．２［μｓ］としている。
【００２６】
前述したように各スイッチ素子のオンオフを繰り返すことにより、図２に示すように、時間の経過と共に各ノード電圧は収束し、時間が２００［μｓ］付近では、第１のノード電圧Ｖｃ１は０．５［ｖ］（＝１×２［ｖ］／４），第２のノード電圧Ｖｃ２は１．０［ｖ］（＝２×２［ｖ］／４），第３のノード電圧Ｖｃ３は１．５［ｖ］（＝３×２［ｖ］／４）に収束していることを確認することができる。従って、この階段電圧生成回路は、０．５［ｖ］→１．０［ｖ］→１．５［ｖ］→２．０［ｖ］の階段電圧を出力することが可能となる。
【００２７】
以上の結果から、本実施の形態に係る階段電圧生成回路は、各ノード電圧Ｖｃｉの値を自発的にｉ×Ｖ／Ｎとする階段電圧を出力することができる。また、この階段電圧を用いて負荷容量ＣＬを充電することにより、散逸エネルギーを１／Ｎ倍とすることができる。
【００２８】
本実施の形態によれば、従来技術に相当する２段目のキャパシタアレイ回路２００とは異なる１段目のキャパシタアレイ回路１００を更に有するので、キャパシタの接続形態に係る自由度を高めた階段電圧生成回路を提供することができる。
【００２９】
〔第２の実施の形態〕
図３は、第２の実施の形態に係る階段電圧生成回路の回路構成を示す回路構成図である。この階段電圧生成回路は５つのキャパシタを用い、そのうち２つのキャパシタを用いる１段目のキャパシタアレイ回路１００と、残り３つのキャパシタを用いて構成された２段目のキャパシタアレイ回路２００と、第０のスイッチ素子Ｔ０と、負荷容量ＣＬと、制御回路３００とを備えた構成である。
【００３０】
１段目のキャパシタアレイ回路１００は、一端を回路グランドＧＮＤ１に接続した第１のキャパシタＣ１と、一端を第１のキャパシタＣ１の他端に接続すると共に他端を出力端子に接続した第１のスイッチ素子Ｔ１と、第１のキャパシタＣ１の他端と出力端子との間に直列接続された第２のキャパシタＣ２と第２のスイッチ素子Ｔ２とを更に備えている。なお、以降、出力端子から出力する電圧を出力電圧Ｖｏｕｔとする。
【００３１】
２段目のキャパシタアレイ回路２００は、回路グランドＧＮＤ２と直流電源１０との間に直列（一次元的）に接続された第３のキャパシタＣ３〜第５のキャパシタＣ５と、一端を第３のキャパシタＣ３〜第５のキャパシタＣ５における直流電源側の夫々の端子に夫々接続すると共に他端を出力端子に接続した第３のスイッチ素子Ｔ３〜第５のスイッチ素子Ｔ５とを備えている。なお、この２段目のキャパシタアレイ回路２００は、キャパシタ及びスイッチ素子の数量が夫々一つずつ少ないものの、図８で示した従来の回路構成に相当するものとなっている。
【００３２】
第０のスイッチ素子Ｔ０は、回路グランドＧＮＤ０と出力端子との間に接続されている。また、負荷容量ＣＬは、回路グランドＧＮＤＬと出力端子との間に接続され、第１のキャパシタＣ１〜第５のキャパシタＣ５の各容量よりも小さい容量を有している。また、図６に示したように、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを並列接続させて構成されているものとする。なお、それら各スイッチ素子は、オンに制御されていない場合には常にオフに制御されているものとする。
【００３３】
制御回路３００は、第０のスイッチ素子Ｔ０〜第５のスイッチ素子Ｔ５を、第０，第１，第２，第３，第４，第５の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御することを繰り返す機能を備えている。
【００３４】
次に、この階段電圧生成回路の処理動作について説明する。最初に、制御回路３００は、時間ｔ０から時間ｔ１の間に、第０のスイッチ素子Ｔ０をオンに制御する（ステップＳ２０１）。これにより、出力端子が第０のスイッチ素子Ｔ０を介して回路グランドＧＮＤ０に接続されるため、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。
【００３５】
次に、制御回路３００は、時間ｔ１から時間ｔ２の間に、第０のスイッチ素子Ｔ０をオフに制御すると共に第１のスイッチ素子Ｔ１をオンに制御する（ステップＳ２０２）。これにより、出力電圧Ｖｏｕｔは第１のノード電圧Ｖｃ１と同電位になる。
【００３６】
そして、制御回路３００は、時間ｔ２から時間ｔ３の間に、第１のスイッチ素子Ｔ１をオフに制御すると共に第２のスイッチ素子Ｔ２をオンに制御する（ステップＳ２０３）。これにより、出力電圧Ｖｏｕｔは第２のノード電圧Ｖｃ２と同電位になる。
【００３７】
続いて、制御回路３００は、時間ｔ３から時間ｔ４の間に、第２のスイッチ素子Ｔ２をオフに制御すると共に第３のスイッチ素子Ｔ３をオンに制御する（ステップＳ２０４）。これにより、出力電圧Ｖｏｕｔは第３のノード電圧Ｖｃ３と同電位になる。
【００３８】
そして、制御回路３００は、時間ｔ４から時間ｔ５の間に、第３のスイッチ素子Ｔ３をオフに制御すると共に第４のスイッチ素子Ｔ４をオンに制御する（ステップＳ２０５）。これにより、出力電圧Ｖｏｕｔは第４のノード電圧Ｖｃ４と同電位になる。
【００３９】
その後、制御回路３００は、時間ｔ５から時間ｔ６の間に、第４のスイッチ素子Ｔ４をオフに制御すると共に第５のスイッチ素子Ｔ５をオンに制御する（ステップＳ２０６）。これにより、出力電圧Ｖｏｕｔは第５のノード電圧Ｖｃ５と同電位になる。
【００４０】
そして、制御回路３００は、時間ｔ６から時間ｔ７の間に、第５のスイッチ素子Ｔ５をオフに制御すると共に第４のスイッチ素子Ｔ４をオンに制御する（ステップＳ２０７）。これにより、出力電圧Ｖｏｕｔは第４のノード電圧Ｖｃ４と同電位になる。
【００４１】
その後、制御回路３００は、時間ｔ７から時間ｔ８の間に、第４のスイッチ素子Ｔ４をオフに制御すると共に第３のスイッチ素子Ｔ３をオンに制御する（ステップＳ２０８）。これにより、出力電圧Ｖｏｕｔは第３のノード電圧Ｖｃ３と同電位になる。
【００４２】
そして、制御回路３００は、時間ｔ８から時間ｔ９の間に、第３のスイッチ素子Ｔ３をオフに制御すると共に第２のスイッチ素子Ｔ２をオンに制御する（ステップＳ２０９）。これにより、出力電圧Ｖｏｕｔは第２のノード電圧Ｖｃ２と同電位になる。
【００４３】
その後、制御回路３００は、時間ｔ９から時間ｔ１０の間に、第２のスイッチ素子Ｔ２をオフに制御すると共に第１のスイッチ素子Ｔ１をオンに制御する（ステップＳ２１０）。これにより、出力電圧Ｖｏｕｔは第１のノード電圧Ｖｃ１と同電位になる。
【００４４】
最後に、制御回路３００は、時間ｔ１０から時間ｔ１１の間に、第１のスイッチ素子Ｔ１をオフに制御すると共に第０のスイッチ素子Ｔ０をオンに制御する（ステップＳ２１１）。これにより、出力端子が第０のスイッチ素子Ｔ０を介して回路グランドＧＮＤ０に接続されるため、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。
【００４５】
ステップＳ２０１〜ステップＳ２１１の動作を繰り返すことにより、ステップＳ２０２〜ステップＳ２１０において出力端子から出力される出力電圧Ｖｏｕｔは、各ノード電圧をＶｃｉとした場合にｉ×Ｖ／Ｎに収束し、図７に示した階段波形と同様な５ステップの階段波形が出力されることになる。なお、Ｖは直流電源１０の持つ直流電源電圧値であり、Ｎはノードの総数である。なお、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束する理由については後述にて詳細に説明する。
【００４６】
続いて、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束することを示すシミュレーション結果について説明する。図４は、第１のノード電圧Ｖｃ１〜第４のノード電圧Ｖｃ４で生じる電圧値をシュミレーションした結果である。なお、このシミュレーション結果は、直流電源１０の電圧を２．０［ｖ］とし、第１のキャパシタＣ１を１００［ｐＦ］とし、第２のキャパシタＣ２〜第５のキャパシタＣ５を２０［ｐＦ］としている。また、負荷容量ＣＬを０．６［ｐＦ］としている。更に、第０のスイッチ素子Ｔ０〜第５のスイッチ素子Ｔ５を構成するトランジスタは０．２５μｍデザインルールを用いており、ゲート長及びゲート幅を夫々０．２５［μｍ］及び６［μｍ］としている。また、各スイッチ素子を構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの閾値電圧は夫々０．４［ｖ］及び−０．４［ｖ］である。ここで、各スイッチ素子をオンオフするタイミングは図７と同様の方式であり、前述したようにＴ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ５→Ｔ４→Ｔ３→Ｔ２→Ｔ１の順番でスイッチ素子をオンに制御する。また、各スイッチ素子をオンに制御しておく各パルス幅は、Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１の順に、４０，１０，１０，１０，１０，１０，１０，４０，４０，４０［ｎｓ］とし、一周期の長さを２２０［ｎｓ］としている。
【００４７】
各スイッチ素子のオンオフを繰り返すことにより、図４に示すように、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖｃ１は０．４［ｖ］（＝１×２［ｖ］／５），第２のノード電圧Ｖｃ２は０．８［ｖ］（＝２×２［ｖ］／５），第３のノード電圧Ｖｃ３は１．２［ｖ］（＝３×２［ｖ］／５），第４のノード電圧Ｖｃ４は１．６［ｖ］（＝４×２［ｖ］／５）に収束していることを確認することができる。従って、この階段電圧生成回路は、０．４［ｖ］→０．８［ｖ］→１．２［ｖ］→１．６［ｖ］→２．０［ｖ］の階段電圧を出力することが可能となる。
【００４８】
以上の結果から、本実施の形態に係る階段電圧生成回路は、各ノード電圧Ｖｃｉの値を自発的にｉ×Ｖ／Ｎとする階段電圧を出力することができる。また、上記シミュレーション結果から、各パルス幅を同等としない場合であっても所定値に収束した階段電圧を出力することができる。また、この階段電圧を用いて負荷容量ＣＬを充電することにより、散逸エネルギーを１／Ｎ倍とすることができる。
【００４９】
本実施の形態によれば、従来技術に相当する２段目のキャパシタアレイ回路２００とは異なる１段目のキャパシタアレイ回路１００を更に有するので、キャパシタの接続形態に係る自由度を高めた階段電圧生成回路を提供することができる。
【００５０】
続いて、第１及び第２の実施の形態で説明した各階段電圧生成回路から出力されるステップ電圧の安定性（前述したｉ×Ｖ／Ｎに収束する理由）について説明する。ここでは、ステップ電圧の安定性を非特許文献２の方法を用いて説明する。また、第１及び第２の実施の形態で説明したのと同様に、ｉ番目のステップ電圧に対応するノードの電圧をＶｃｉとする。さらに、ｉ番目のステップ電圧を生成するノードの電荷量をＱｉ、１周期後のＱｉの変化分をΔＱｉとする。そして、ｉ番目のステップ電圧が制御回路３００により選択された場合に、タンクキャパシタから負荷容量ＣＬにＱｔｉだけ電荷が流れるとすると、等電位性から近似的に式（１）が成立する。なお、タンクキャパシタとは、負荷容量ＣＬに対する電荷の供給源を意味するものであって、電荷を蓄積可能なキャパシタを備えた１段目のキャパシタアレイ回路１００及び２段目のキャパシタアレイ回路２００に相当する。
【数１】
2010074261.tif 000003
【００５１】
よって、式（２）を得ることができる。
【数２】
2010074261.tif 000004
【００５２】
ここで、Ｖｃ０＝０と定義している。
【００５３】
次に、負荷容量ＣＬからタンクキャパシタへＱｒｉだけ電荷が回収されるときに、等電位性から近似的に式（３）が成立する。
【数３】
2010074261.tif 000005
【００５４】
よって、式（４）を得ることができる。
【数４】
2010074261.tif 000006
【００５５】
ここで、ＶｃＮ＝Ｖと定義している。
【００５６】
そして、式（２）及び式（４）を用いてΔＱｉについて式（５）を用いて表現することができる。
【数５】
2010074261.tif 000007
【００５７】
ここで、Ｖｉを式（６）で定義する。
【数６】
2010074261.tif 000008
【００５８】
そして、式（５）及び式（６）から式（７）が成立する。
【数７】
2010074261.tif 000009
【００５９】
よって、式（８）を得ることができる。
【数８】
2010074261.tif 000010
【００６０】
一方、ＱとＶとの間には、一般に式（９）の関係式が成立することが知られている。
【数９】
2010074261.tif 000011
【００６１】
ここで、Ｖ＝（Ｖ１，Ｖ２，…，ＶＮ−１）ｔ、Ｑ＝（Ｑ１，Ｑ２，…，ＱＮ−１）ｔである。よって、ΔＶ＝（ΔＶ１，ΔＶ２，…，ΔＶＮ−１）ｔ、ΔＱ＝（ΔＱ１，ΔＱ２，…，ΔＱＮ−１）ｔである。ただし、ΔＶｉは、式（６）で定義されるＶｉの１周期の変化分である。
【００６２】
従って、１周期のちの変化分に関して式（１０）が成立する。
【数１０】
2010074261.tif 000012
【００６３】
ここで、Ｆについて検討する。図５に示す回路構成の場合、明らかにΔＱｉ＝Ｃｉ・ΔＶｉが成立するので、Ｆは式（１１）で表現することができる。
【数１１】
2010074261.tif 000013
【００６４】
また、図８に示す回路構成の場合、式（１２）が成立する（非特許文献３参照）。
【数１２】
2010074261.tif 000014
【００６５】
したがって、図１に示す回路構成において、Ｆは式（１１）及び式（１２）を用いて式（１３）で表現することができる。
【数１３】
2010074261.tif 000015
【００６６】
式（１３）は行列の構造から明らかに正値対称行列であるから、非特許文献２に開示された技術を用いることができ、図１においてＶｃｉが収束することがわかる。
【００６７】
また、図３に示す回路構成の場合には、非特許文献２からＦを式（１４）で表現することができる。
【数１４】
2010074261.tif 000016
【００６８】
同様に式（１４）は正値対称行列であるから、非特許文献２に開示された技術を用いることができ、図３においてＶｃｉが収束することがわかる。以下、非特許文献２に記載の内容を用いて詳細に説明する。
【００６９】
まず、式（８）及び式（１０）から式（１５）を得ることができる。
【数１５】
2010074261.tif 000017
【００７０】
最初に、Ａについて検討する。ｘをｘ≠０の任意ベクトルとすると、式（１６）からＡは正値対称行列であることが分かる。
【数１６】
2010074261.tif 000018
【００７１】
また、Ｆも正値対称行列である。このＦの性質により、Ｆは正則行列Ｐを用いてＰｔＦＰ＝Ｉと記載することができる。
【００７２】
次に、行列ＰｔＡＰについて検討する。この行列は、（ＰｔＡＰ）ｔ＝ＰｔＡｔＰ＝ＰｔＡＰから分かるように対称行列である。従って、ＰｔＡＰを対角行列Ａ＾（式では、Ａの上に「∪」を記載）に変換する直交行列Ｔが存在する。よって、式（１７）が成立する。
【数１７】
2010074261.tif 000019
【００７３】
この式は、ＰＴがＡとＦをそれぞれ対角行列と単位行列に変換できることを意味している。
【００７４】
次に、一般化された固有方程式Ａｐ＝λＦｐについて検討する。ここで、ｐは固有ベクトルである。ｑ＝（ＰＴ）−１ｐと定義することにより、式（１８）を得ることができる。
【数１８】
2010074261.tif 000020
【００７５】
｜λＩ−Ａ＾｜＝０より、λｉ＝Ａ＾ｉｉを得ることができる。また、λに関して、式（１９）も得ることができる。
【数１９】
2010074261.tif 000021
【００７６】
そして、式（１９）から式（２０）を得ることができる。
【数２０】
2010074261.tif 000022
【００７７】
よって、式（２０）とＡ，Ｆが正値対称行列であること、及びＣＬ≪Ｃｉより０＜λ≪１を得ることができる。
【００７８】
ここで、ベクトルｗをｗ＝（ＰＴ）−１Ｖと定義する。すると、Δｗ＝（ＰＴ）−１ΔＶであるから、式（１５）より式（２１）を得ることができる。
【数２１】
2010074261.tif 000023
【００７９】
そして、式（１７）及び式（２１）より、式（２２）を得ることができる。
【数２２】
2010074261.tif 000024
【００８０】
ここで、ベクトルｗ’をｗ’＝ｗ＋Δｗと定義する。このとき、式（２３）を得ることができる。
【数２３】
2010074261.tif 000025
【００８１】
Ｇの固有値は１−λｉである。０＜λ≪１から、０＜（１−λ）＜１を得ることができる。すなわち、０＜（１−λｉ）＜１である。固有値１−λｉが１より小さいことから、ｗ（従ってＶ）がゼロに収束することが分かる。よって、Ｖｃｉはｉ×Ｖ／Ｎに収束することになる。
【００８２】
ここで、この階段電圧を用いて、負荷容量ＣＬを充電することにより、散逸エネルギーを１／Ｎに低減できることについて説明する。いま、階段電圧の電位をＥｉ、Ｅｉの電位により充電するときに電源から負荷容量ＣＬに移動する電荷量をΔｑｉとする。また、初期，最終の電位を夫々Ｅ０，ＥＮのとする。即ち、電位はＥ０→Ｅ１→Ｅ２→Ｅ３→…→ＥＮと昇圧するものとする。このとき、電源が行う仕事Ｗは式（２４）で表現することができる。
【数２４】
2010074261.tif 000026
【００８３】
式（２４）から、階段電圧の電位差が等しく、（ＥＮ−Ｅ０）／Ｎである場合には、式（２５）を得ることができる。
【数２５】
2010074261.tif 000027
【００８４】
ここで、Ｃ／２・ＥＮ２−Ｃ／２・Ｅ０２は終状態と始状態の静電エネルギーの差を表している。また、第一項は、抵抗で消費されるジュール熱を意味している。ここで、抵抗で消費されるジュール熱とは、電源とキャパシタを接続するスイッチングトランジスタの抵抗で消費されるジュール熱を意味している。
【００８５】
よって、式（２５）から、このジュール熱を階段電圧による充電により、１／Ｎ倍とすることができる。
【００８６】
最後に、第１及び第２の実施の形態では、２段のキャパシタアレイ回路を備える場合を一例に説明したが、３段以上のキャパシタアレイ回路を備える場合であっても同様の効果を得ることが可能である。また、各キャパシタアレイ回路を構成するキャパシタは直流電源１０に直接接続されていなくてもよい。具体的には、１個のノードを有する１段目のキャパシタアレイ回路と、１個のノードを有する２段目のキャパシタアレイ回路と、Ｎ−３個のノードを有する３段目のキャパシタアレイ回路とから合計Ｎ−１個のノードを取り出し、直流電源を１つのノードとすることで、Ｎステップの階段電圧を生成するようにしてもよい。
【図面の簡単な説明】
【００８７】
【図１】第１の実施の形態に係る階段電圧生成回路の回路構成を示す回路構成図である。
【図２】第１のノード電圧Ｖｃ１〜第３のノード電圧Ｖｃ３で生じる電圧値をシュミレーションした結果である。
【図３】第２の実施の形態に係る階段電圧生成回路の回路構成を示す回路構成図である。
【図４】第１のノード電圧Ｖｃ１〜第４のノード電圧Ｖｃ４で生じる電圧値をシュミレーションした結果である。
【図５】従来の階段電圧生成回路の回路構成の一例を示す回路構成図である。
【図６】スイッチ素子の一例を示す図である。
【図７】各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧の波形を示した波形図である。
【図８】従来の階段電圧生成回路の回路構成の他の一例を示す回路構成図である。
【符号の説明】
【００８８】
ＣＬ…負荷容量
Ｃ１〜Ｃ５…第１キャパシタ〜第５のキャパシタ
Ｔ０〜Ｔ５…第０のスイッチ素子〜第５のスイッチ素子
１００…１段目のキャパシタアレイ回路
２００…２段目のキャパシタアレイ回路
３００…制御回路
Ｓ１０１〜Ｓ１０９、Ｓ２０１〜Ｓ２１１…ステップ
【図１】
2010074261.tif 000028
【図２】
2010074261.tif 000029
【図３】
2010074261.tif 000030
【図４】
2010074261.tif 000031
【図５】
2010074261.tif 000032
【図６】
2010074261.tif 000033
【図７】
2010074261.tif 000034
【図８】
2010074261.tif 000035