(57)【要約】【課題】信号レベルの読み出し後にリセットレベルを読み出す駆動の際に、リセット時のランダムノイズや面内ムラを低減した上で、リセット動作時の画質劣化を低減する。【解決手段】信号レベルの読み出し後にリセットレベルを読み出す動作を行うとともに、ＦＤ部２６のリセットトランジスタ２３側を空乏化すべく、少なくともＦＤ部２６のリセットトランジスタ２３側の一部の不純物濃度を薄くする画素構造を前提とする。そして、ＦＤ部２６をリセットするリセットトランジスタ２３がオンしている期間に、リセットトランジスタ２３のドレイン電圧ＶＲＤを、空乏化ポテンシャルよりも低い電圧Ｖｒｓｔｌから空乏化ポテンシャルよりも高い電圧Ｖｒｓｔｈに遷移させるようにする。【選択図】図６
2010283629.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、前記光電変換部で光電変換された電荷を一時的に蓄積または保持できる不純物拡散領域と、電圧供給線の電圧によって前記不純物拡散領域をリセットするリセットトランジスタとを有し、前記不純物拡散領域の少なくとも前記リセットトランジスタ側が空乏化状態となるような不純物濃度である単位画素と、
前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を、前記不純物拡散領域の前記リセットトランジスタ側の空乏化ポテンシャルよりも低い第１の電圧から、当該空乏化ポテンシャルよりも高い第２の電圧へ遷移させる駆動回路と
を備える固体撮像装置。
【請求項２】
前記不純物拡散領域は、その表層部の一部が当該不純物拡散領域と逆導電型の不純物拡散領域で覆われている
請求項１記載の固体撮像装置。
【請求項３】
前記単位画素は、前記光電変換部で光電変換された電荷を前記不純物拡散領域に転送する転送トランジスタを有する
請求項１記載の固体撮像装置。
【請求項４】
前記駆動回路は、前記画素一括で前記光電変換部の蓄積電荷を排出し、全画素同一の期間で前記光電変換部での光電変換を実行し、全画素一括で前記転送トランジスタを介して前記光電変換部の蓄積電荷を前記不純物拡散領域に転送する
請求項３記載の固体撮像装置。
【請求項５】
前記駆動回路は、全画素同一の光電変換期間において、前記単位画素の行列状の配置の画素行ごとに順次に前記不純物拡散領域のリセット動作を実行する
請求項４記載の固体撮像装置。
【請求項６】
前記単位画素は、前記光電変換部の蓄積電荷を排出する電荷排出ゲートを有する
請求項４記載の固体撮像装置。
【請求項７】
前記駆動回路は、全画素一括で前記光電変換部から前記不純物拡散領域へ電荷を転送する以前に、前記単位画素の行列状の配置の画素行ごとに、前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を前記第１の電圧から前記第２の電圧へ遷移させることによって前記不純物拡散領域のリセット動作を実行する
請求項６記載の固体撮像装置。
【請求項８】
前記駆動回路は、複数の画素行を１単位として、当該単位ごとに順次に前記リセット動作を実行する
請求項５または請求項７記載の固体撮像装置。
【請求項９】
前記駆動回路は、前記電荷排出ゲートによって全画素一括で前記光電変換部の蓄積電荷を排出する電荷排出動作を行う以前に、前記単位画素の行列状の配置の画素行ごとに、前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を前記第１の電圧から前記第２の電圧へ遷移させることによって前記不純物拡散領域のリセット動作を開始し、前記電荷排出動作を時間的に跨いで当該リセット動作を完了する
請求項６記載の固体撮像装置。
【請求項１０】
前記単位画素は、前記光電変換部と前記不純物拡散領域との間に、一時的に電荷を保持するメモリ部を有する
請求項１記載の固体撮像装置。
【請求項１１】
前記不純物拡散領域は、前記メモリ部から溢れた電荷を保持する
請求項１０記載の固体撮像装置。
【請求項１２】
前記電圧供給線は、前記単位画素の行列状の配置に対して画素行ごとに配線され、当該電圧供給線の電圧によって前記不純物拡散領域を画素行ごとにリセットする
請求項１記載の固体撮像装置。
【請求項１３】
前記単位画素は、信号を読み出す画素を選択する選択トランジスタを有し、
前記電圧供給線は、前記選択トランジスタに対して駆動信号を供給する信号線である
請求項１２記載の固体撮像装置。
【請求項１４】
前記駆動回路は、前記信号線を駆動する駆動回路であり、前記信号線に対して前記駆動信号を供給するとともに、前記第１の電圧と前記第２の電圧とを選択的に供給する
請求項１３記載の固体撮像装置。
【請求項１５】
前記第１の電圧は、前記駆動信号の非アクティブレベルと同電位である
請求項１４記載の固体撮像装置。
【請求項１６】
前記第２の電圧は、前記駆動信号のアクティブレベルと同電位である
請求項１４記載の固体撮像装置。
【請求項１７】
光電変換部と、前記光電変換部で光電変換された電荷を一時的に蓄積または保持できる不純物拡散領域と、電圧供給線の電圧によって前記不純物拡散領域をリセットするリセットトランジスタとを有し、前記不純物拡散領域の少なくとも前記リセットトランジスタ側が空乏化状態となるような不純物濃度である単位画素を備えた固体撮像装置の駆動に当たって、
前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を、前記不純物拡散領域の前記リセットトランジスタ側の空乏化ポテンシャルよりも低い第１の電圧から、当該空乏化ポテンシャルよりも高い第２の電圧へ遷移させる
固体撮像装置の駆動方法。
【請求項１８】
光電変換部と、前記光電変換部で光電変換された電荷を一時的に蓄積または保持できる不純物拡散領域と、電圧供給線の電圧によって前記不純物拡散領域をリセットするリセットトランジスタとを有する単位画素が行列状に配置されてなる固体撮像装置の駆動に当たって、
全画素同一の光電変換期間において、画素行ごとに順次に前記不純物拡散領域のリセット動作を実行する
固体撮像装置の駆動方法。
【請求項１９】
前記不純物拡散領域のリセット動作を、前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を、前記不純物拡散領域の前記リセットトランジスタ側の空乏化ポテンシャルよりも低い第１の電圧から、当該空乏化ポテンシャルよりも高い第２の電圧へ遷移させることによって実行する
請求項１８記載の固体撮像装置の駆動方法。
【請求項２０】
光電変換部と、前記光電変換部で光電変換された電荷を一時的に蓄積または保持できる不純物拡散領域と、電圧供給線の電圧によって前記不純物拡散領域をリセットするリセットトランジスタとを有し、前記不純物拡散領域の少なくとも前記リセットトランジスタ側が空乏化状態となるような不純物濃度である単位画素と、
前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を、前記不純物拡散領域の前記リセットトランジスタ側の空乏化ポテンシャルよりも低い第１の電圧から、当該空乏化ポテンシャルよりも高い第２の電圧へ遷移させる駆動回路と
を備えた固体撮像装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法および電子機器に関する。
【背景技術】
【０００２】
一般的な固体撮像装置において、光電変換された電荷を読み出す際、浮遊拡散領域と呼ばれる不純物拡散領域に蓄積、あるいは受光部から不純物拡散領域に電荷を転送することにより、当該不純物拡散領域で電荷を電圧に変換する。この種の固体撮像装置における画素は、一般的に、浮遊拡散領域（以下、「ＦＤ部」と記述する）を所定の電位にリセットするリセットトランジスタを有する構成となっている。
【０００３】
リセットトランジスタを有する画素構成では、リセットトランジスタをオン状態としてＦＤ部を固定された電圧Ｖｄｄに初期化した後、リセットトランジスタをオフ状態としてＦＤ部をフローティング状態とする。初期化されたＦＤ部に電荷を蓄積あるいは転送することで、当該ＦＤ部で電荷電圧変換された出力電圧が得られる。このリセット動作において、電圧Ｖｄｄの初期化電圧をフローティング状態にサンプリングする際に、大きく２種類のノイズが発生することが知られている。
【０００４】
２種類のノイズの１つは、ＦＤ部の容量に依存する熱雑音（ｋＴＣノイズ）であり、リセット動作のたびにランダムに発生するノイズである。もう１つは、電圧Ｖｄｄにおける熱雑音や電流消費の際に配線の抵抗成分によって電圧が揺れるノイズで、リセット動作のタイミングによって異なる値がサンプリングされてしまう。この２種類のノイズについては、一般的なＣＭＯＳイメージセンサの動作では相関二重サンプリングと呼ばれる読み出しおよびノイズ除去の手法によってほぼ完全に取り除けることが知られている。
【０００５】
相関二重サンプリングの処理では、リセット動作によってサンプリングされたＦＤ部の電圧Ｖｏ_rstを読み出し、その直後に受光部から蓄積電荷をＦＤ部に転送して信号電圧Ｖｏ_sigとして読み出す。ここで、リセット動作によるノイズはＦＤ部に保持されたままであるため、Ｖｏ_rstとＶｏ_sigには同じノイズが重畳している。したがって、Ｖｏ_sig−Ｖｏ_rstの演算を行うことで、リセット動作によるノイズを除去した蓄積電荷分の出力を得ることができる。
【０００６】
図２８は、相関二重サンプリングによってノイズ除去する駆動例の場合のタイミング波形図である。図２８には、画素を選択する選択パルスＳＥＬ、ＦＤ部をリセットするリセットパルスＲＳＴ、受光部からＦＤ部に信号電荷を読み出す転送パルスＴＲＧおよびＦＤ部の電圧（以下、単に「ＦＤ電圧」と記述する場合もある）を示している。
【０００７】
この駆動例の場合、信号電荷は受光部に保持されている。読み出し動作の際に、先ず、リセットパルスＲＳＴがアクティブになることで、ＦＤ部の電圧がリセット電圧Ｖｄｄに設定される。リセットパルスＲＳＴがアクティブのとき、リセット電圧Ｖｄｄの揺れや熱雑音によってＦＤ部の電圧はランダムに揺れており、リセットパルスＲＳＴが非アクティブとなった瞬間の値がＦＤ部の電圧として固定される。
【０００８】
このとき、固定されたノイズをΔＶｎとすると、ＦＤ部の電圧はＶｄｄ＋ΔＶｎとなる。この電圧Ｖｄｄ＋ΔＶｎをリセットレベルＶｏ_rstとして読み出した後、転送パルスＴＲＧがアクティブとなることで、受光部の信号電荷がＦＤ部に転送される。ＦＤ部はフローティングとなっているので、上記リセットレベルＶｄｄ＋ΔＶｎに信号電荷分の電圧Ｖｓｉｇが加わり、Ｖｄｄ＋ΔＶｎ＋Ｖｓｉｇとなる。
【０００９】
このときのＦＤ部の電圧Ｖｄｄ＋ΔＶｎ＋Ｖｓｉｇを信号レベルＶｏ_sigとして読み出し、上記リセットレベルＶｏ_rst（＝Ｖｄｄ＋ΔＶｎ）との差分を得ることで、最終的な出力Ｖｏｕｔは以下のようになり、リセットノイズΔＶｎがキャンセルされる。
Ｖｏｕｔ＝（Ｖｄｄ＋ΔＶｎ＋Ｖｓｉｇ）−（Ｖｄｄ＋ΔＶｎ）
＝Ｖｓｉｇ
【００１０】
しかし、リセットノイズＶｏ_rst以外の読み出しノイズ、例えば出力回路（ソースフォロア回路の増幅トランジスタなど）で発生する、いわゆる１／ｆノイズは低周波数帯域で顕著である。したがって、リセットレベルＶｏ_rstの読み出しについては、信号レベルＶｏ_sigの読み出しの直前に実行しないと、低周波数帯域のノイズが出力に重畳してしまうため相関二重サンプリングの効果が得がたく、画質劣化に結びつく。
【００１１】
このような理由から、全ての画素が同一の露光期間で光電変換するグローバル露光動作（一括露光）の固体撮像装置では、信号レベルの読み出し後に再度リセット動作を実行してリセットレベルを読み出す駆動法が採られている（例えば、特許文献１参照）。グローバル露光によれば、全ての画素について同一の露光期間で光電変換することで、動きのある被写体に対しても歪みのない画像を得ることができる。
【００１２】
かかる駆動法は、グローバル露光動作の固体撮像装置以外にも、直接ＦＤ部に光電変換された電荷を蓄積するイメージセンサ、たとえば受光部に有機光電膜を用いた固体撮像装置などにおいて採られている。
【００１３】
具体的には、ＦＤ部で信号電荷を保持した状態から読み出す場合、あるいはＦＤ部で信号電荷を蓄積する場合は、図２９に示すような駆動順番となる。すなわち、信号レベルを読み出した後で、リセット動作を実行してリセットレベルを得る。
【００１４】
詳細には、まず、ＦＤ部への信号電荷の転送、あるいは信号電荷を蓄積する前にＦＤ部はリセットされる。このとき、リセット電圧Ｖｄｄに対してノイズΔＶｎ′が重畳する。全画素同時の電荷転送や、露光期間中ＦＤ部へ直接に蓄積することで、ＦＤ部の電圧は、信号電荷分のＶｓｉｇが加わることとなり、読み出し動作の時点では既に信号レベルであるＶｄｄ＋ΔＶｎ′＋Ｖｓｉｇが保持されていることになる。
【００１５】
読み出し動作では、まず信号レベルが読み出され、その後、再度リセット動作を行ってリセットレベルを読み出し、信号レベルとリセットレベルの差分を得る。このリセット動作では、ＦＤ部の電圧はリセット電圧Ｖｄｄに設定されるものの、ランダムなノイズによって先のΔＶｎ′とは異なるノイズΔＶｎで固定化される。
【００１６】
このため、リセットレベルはＶｄｄ＋ΔＶｎ′となり、最終的な出力Ｖｏｕｔは以下となる。
Ｖｏｕｔ＝（Ｖｄｄ＋ΔＶｎ´＋Ｖｓｉｇ）−（Ｖｄｄ＋ΔＶｎ）
＝Ｖｓｉｇ＋（ΔＶｎ´−ΔＶｎ）
【００１７】
すなわち、オフセット成分である電圧Ｖｄｄは除去できるものの、ランダムなノイズであるノイズΔＶｎおよびノイズΔＶｎ′については除去できない。熱雑音以外にも、リセット電圧Ｖｄｄは周辺の回路動作によって電源ノイズとして揺れており、面内ムラ（画面内の輝度ムラ）などの画質劣化に繋がる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００７−０７４４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上述したように、信号レベルの読み出し後に、リセット動作を実行してノイズ除去を行う駆動法を採る場合、固定的に発生するオフセットノイズは除去できるものの、リセット動作ごとに発生するノイズ、例えばリセット電圧Ｖｄｄの揺れや熱雑音は除去できない。
【００２０】
そこで、本発明は、信号レベルの読み出し後にリセットレベルを読み出す駆動の際に、リセット時のランダムノイズや面内ムラを低減した上で、リセット動作時の画質劣化を低減可能とした固体撮像装置、その駆動方法および電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明は、
光電変換部と、前記光電変換部で光電変換された電荷を一時的に蓄積または保持できる不純物拡散領域と、電圧供給線の電圧によって前記不純物拡散領域をリセットするリセットトランジスタとを有し、前記不純物拡散領域の少なくとも前記リセットトランジスタ側が空乏化状態となるような不純物濃度である単位画素を備えた固体撮像装置において、
前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を、前記不純物拡散領域の前記リセットトランジスタ側の空乏化ポテンシャルよりも低い第１の電圧から、当該空乏化ポテンシャルよりも高い第２の電圧へ遷移させる。
【００２２】
ここで、「一時的に蓄積または保持」において、「蓄積」とは、受光中に発生した電荷が不純物拡散領域に直接蓄積されることを言い、「保持」とは、光電変換部で光電変換され、蓄積された電荷が転送されて不純物拡散領域に保持されることを言うものとする。
【００２３】
信号レベルの読み出し後にリセットレベルを読み出す駆動法を用いるに当たって、単位画素の画素構造を、不純物拡散領域のリセットトランジスタ側を空乏化すべく、少なくとも不純物拡散領域のリセットトランジスタ側の一部の不純物濃度を薄くする構造とする。これにより、不純物拡散領域のリセット時のランダムノイズや面内ムラ（画面内の輝度ムラ）を低減できる。
【００２４】
そして、リセットトランジスタのオン期間に、電圧供給線の電圧、即ちリセットトランジスタのドレイン電圧を、第１の電圧から第２の電圧へ遷移させる。これにより、不純物拡散領域のポテンシャルの初期値の影響を受けることなく、当該不純物拡散領域の電圧は空乏化ポテンシャルで決まる電圧へ収束していく。その結果、不純物拡散領域のリセット動作時の残像（初期状態に依存する残像）による画質劣化を抑えることができる。
【発明の効果】
【００２５】
本発明によれば、信号レベルの読み出し後にリセットレベルを読み出す駆動の際に、リセット時のランダムノイズや面内ムラを低減した上で、リセット動作時の画質劣化を低減できる。
【図面の簡単な説明】
【００２６】
【図１】本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】一般的なＣＭＯＳイメージセンサの単位画素の構成例を示す回路図である。
【図３】参考例１（ａ）および参考例２（ｂ）に係る画素構造の断面構造およびポテンシャル分布を示す図である。
【図４】参考例１，２に係る画素構造の問題点についての説明図である。
【図５】参考例１，２に係る画素構造を採る場合のＦＤ電圧Ｖｆｄの変化の様子を示す図である。
【図６】第１実施形態に係る画素構造の断面構造およびポテンシャル分布を示す図である。
【図７】リセットパルスＲＳＴ、リセットトランジスタのドレイン電圧ＶＲＤおよびＦＤ電圧の遷移の様子を示すタイミング波形図である。
【図８】第１実施形態に係る画素構造における動作例についての動作説明図である。
【図９】ＦＤ電圧Ｖｆｄの初期値Ｖｉｎｉが異なった値（Ｖｉｎｉ０〜Ｖｉｎｉ５）であった場合のＦＤ電圧Ｖｆｄの遷移の様子を示す図である。
【図１０】第１実施形態のＦＤ部に直接電荷を蓄積する場合の駆動例の説明に供するタイミングチャートである。
【図１１】第１実施形態の一括露光における駆動例の説明に供するタイミングチャートである。
【図１２】ドレイン駆動線を画素部の電源配線と共通化する場合の駆動例に供するタイミングチャートである。
【図１３】第１実施形態に係る画素の回路例を示す回路図である。
【図１４】回路例１に係る駆動回路を示す回路図である。
【図１５】回路例２に係る駆動回路を示す回路図である。
【図１６】第１実施形態に係る回路例の場合の駆動例の説明に供するタイミングチャートである。
【図１７】第２実施形態に係る駆動例の説明に供するタイミングチャートである。
【図１８】一括露光動作における一般的な駆動例の説明に供するタイミングチャートである。
【図１９】第２実施形態の駆動法を第１実施形態に係る画素構造に適用する場合の駆動例の説明に供するタイミングチャートである。
【図２０】画素構造例１に係る画素構造を示す図であり、（ａ）はＦＤ部の周辺部の平面図、（ｂ）は（ａ）のＸ−Ｘ´線に沿った断面図である。
【図２１】画素構造例２に係る画素構造を示す図であり、（ａ）は画素の回路図、（ｂ）は画素構造の断面図である。
【図２２】画素構造例３に係る画素構造およびポテンシャル分布を示す図である。
【図２３】画素構造例４に係る画素構造を示す図であり、（ａ）は回路図、（ｂ）は断面図である。
【図２４】画素構造例４に係る画素構造に先述した第１実施形態を適用する場合の駆動例の説明に供するタイミングチャートである。
【図２５】画素構造例５に係る画素構造の回路構成を示す回路図である。
【図２６】画素構造例５に係る画素構造の駆動例の説明に供するタイミングチャートである。
【図２７】本発明による撮像装置の構成例を示すブロック図である。
【図２８】相関二重サンプリングによってノイズ除去する駆動例の場合のタイミング波形図である。
【図２９】ＦＤ部で信号電荷を保持した状態から読み出す場合、あるいはＦＤ部で信号電荷を蓄積する場合の駆動の順番を示すタイミングチャートである。
【発明を実施するための形態】
【００２７】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される固体撮像装置
１−１．システム構成
１−２．単位画素の回路構成
１−３．参考例に係る画素構造
２．第１実施形態（リセットパルスのアクティブ期間に、リセットトランジスタのドレ                    イン電圧を、空乏化ポテンシャルよりも低い電圧から空乏化ポテン                    シャルよりも高い電圧に遷移させる例）
２−１．画素構造
２−２．回路例
３．第２実施形態（一括露光動作において、信号電荷をＦＤ部へ一括転送する前に、Ｆ                    Ｄ部に対して行順次で初期化駆動を行う例）
４．他の画素構造例
５．変形例
６．電子機器（撮像装置）
【００２８】
＜１．本発明が適用される固体撮像装置＞
［１−１．システム構成］
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または部分的に使用して作成されたイメージセンサである。
【００２９】
本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じ半導体基板１１上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、行走査部１３、カラム処理部１４、列走査部１５およびシステム制御部１６からなる。
【００３０】
画素アレイ部１２は、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）を有し、当該単位画素が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
【００３１】
画素アレイ部１２において、行列状の画素配列に対して画素行ごとに画素駆動線１７が行方向（画素行の画素の配列方向）に沿って配線され、画素列ごとに垂直信号線１８が列方向（画素列の画素の配列方向）に沿って配線されている。画素駆動線１７は、画素から信号を読み出す駆動を行うための駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、行走査部１３の各行に対応した出力端に接続されている。
【００３２】
行走査部１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１２の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この行走査部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３３】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００３４】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出されることで、当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３５】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。
【００３６】
行走査部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１８の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列ごとに、選択行の各画素から垂直信号線１８を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３７】
具体的には、カラム処理部１４は、単位画素の信号を受けて当該信号に対して、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換等の信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。
【００３８】
列走査部１５は、シフトレジスタやアドレスデコーダ等によって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この列走査部１５による選択走査により、カラム処理部１４で信号処理された画素信号が順番に水平バス１９に出力され、当該水平バス１９を通して半導体基板１１の外部へ伝送される。
【００３９】
システム制御部１６は、半導体基板１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１６さらには、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３、カラム処理部１４および列走査部１５などの周辺回路部の駆動制御を行う。
【００４０】
［１−２．単位画素の回路構成］
図２は、一般的なＣＭＯＳイメージセンサの単位画素の構成例を示す回路図である。図２に示すように、本構成例に係る単位画素２０は、光電変換部である例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する構成となっている。
【００４１】
ここでは、４つのトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４２】
この単位画素２０に対して、画素駆動線１７として、例えば、転送線１７１、リセット線１７２および選択線１７３の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線１７１、リセット線１７２および選択線１７３は、各一端が行走査部１３の各画素行に対応した出力端に画素行単位で接続されており、画素２０を駆動する駆動信号である転送パルスＴＲＧ、リセットパルスＲＳＴおよび選択パルスＳＥＬを伝送する。
【００４３】
フォトダイオード２１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。増幅トランジスタ２４のゲート電極と電気的に繋がったノード２６をＦＤ（フローティングディフュージョン／浮遊拡散領域／不純物拡散領域）部と呼ぶ。
【００４４】
転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２６との間に接続されている。転送トランジスタ２２のゲート電極には、高レベル（例えば、Ｖｄｄレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送パルスＴＲＧが転送線１７１を介して与えられる。転送トランジスタ２２は、転送パルスＴＲＧに応答してオン状態となり、フォトダイオード２１で光電変換された光電荷をＦＤ部２６に転送する。
【００４５】
リセットトランジスタ２３は、ドレイン電極が画素電源Ｖｄｄに、ソース電極がＦＤ部２６にそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、ＨｉｇｈアクティブのリセットパルスＲＳＴがリセット線１７２を介して与えられる。リセットトランジスタ２３は、リセットパルスＲＳＴに応答してオン状態となり、ＦＤ部２６の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部２６をリセットする。
【００４６】
増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が画素電源Ｖｄｄにそれぞれ接続されている。この増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出す読み出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線１８に接続されることで、当該垂直信号線１８の一端に接続される電流源とソースフォロワを構成する。
【００４７】
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１８にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、Ｈｉｇｈアクティブの選択パルスＳＥＬが選択線１７３を介して与えられる。選択トランジスタ２５は、選択パルスＳＥＬに応答してオン状態となり、単位画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１８に中継する。
【００４８】
なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレインとの間に接続した回路構成を採ることも可能である。
【００４９】
また、単位画素２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ２４と選択トランジスタ２５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。
【００５０】
［１−３．参考例に係る画素構造］
ところで、リセット動作ごとに発生するノイズ、例えばリセット電圧Ｖｄｄの揺れによるノイズ成分を抑える画素構造として、ＦＤ部２６のリセットトランジスタ２３側の不純物濃度を薄くした画素構造が考えられる。この画素構造について、以下に参考例１，２に係る画素構造として説明する。因みに、リセット電圧Ｖｄｄの揺れは、前にも述べたように、画面内の輝度ムラなどの画質劣化に繋がる。
【００５１】
（参考例１に係る画素構造）
図３（ａ）は、参考例１に係る画素構造の断面構造およびポテンシャル分布を示す図である。図３（ａ）に示すように、ｎ+不純物拡散領域からなるＦＤ部２６において、リセットトランジスタ２３側の部分をｎ不純物拡散領域２６１とした構造となっている。この構造を採るのは、リセットトランジスタ２３のソース・ドレインを電源電圧Ｖｄｄとした場合にリセットトランジスタ２３とＦＤ部２６との間が空乏状態となるようにするためである。
【００５２】
典型的な不純物濃度として、例えばｐウェルが１０の１６乗（ｃｍ-3）、リセットトランジスタ２３のソース・ドレインのｎ+不純物が１０の２０乗（ｃｍ-3）と仮定する。この場合に、ＦＤ部２６のリセットトランジスタ２３側のｎ型不純物２６１を１０の１６〜１７乗（ｃｍ-3）の濃度とすることで、リセットトランジスタ２３とＦＤ部２６との間を空乏状態とすることができる。
【００５３】
また、この場合の典型的な例として、フォトダイオード２１のｎ領域２１１も１０の１６〜１７乗（ｃｍ-3）となり、表面のｐ+領域２１２は１０の１８乗（ｃｍ-3）程度となる。ただし、相対的な濃度差が得られていれば、この限りではない。
【００５４】
（参考例２に係る画素構造）
図３（ｂ）は、参考例２に係る画素構造の断面構造およびポテンシャル分布を示す図である。参考例２に係る画素構造は、参考例１に係る画素構造において、ＦＤ部２６のコンタクト部２７を接続する領域以外の表層部にｐ+不純物拡散領域２６２を形成した構造となっている。この画素構造によれば、シリコン表面の結晶欠陥で発生する暗電流を低減できる。
【００５５】
（参考例１，２に係る画素構造の作用効果）
上記参考例１，２に係る画素構造において、リセットトランジスタ２３がオンした場合のリセットレベルＶｆｄ０は、リセット電圧Ｖｄｄではなく、空乏化ポテンシャルによって決まる。これは、ＦＤ部２６のリセットトランジスタ２３側の不純物拡散濃度を薄くして空乏化したことによる。
【００５６】
この画素構造を採ることにより、リセットトランジスタ２３をオンとした場合に、空乏化ポテンシャルで決まるレベルＶｆｄ０にＦＤ部２６の電圧が設定されるために、リセット電圧Ｖｄｄの揺れによるノイズの影響を受けない。不純物濃度の違いによって画素ごとにリセットレベルＶｆｄ０はばらつくが、信号レベルの読み出し後に、リセット動作を実行してノイズ除去を行う動作（図２９参照）においても、画素ごとに固定なオフセットノイズ成分は除去できるために問題がない。
【００５７】
（参考例１，２に係る画素構造の問題点）
ただし、リセットレベルＶｆｄ０は、ＦＤ部２６からリセットトランジスタ２３の電源Ｖｄｄ側の電極（ドレイン電極）との間に電界がほとんど掛からず熱拡散で収束していくため、極めて収束性が悪く、残像として画質を劣化させる問題がある。
【００５８】
図４に示すように、リセット直前のＦＤ電圧ＶｆｄがそれぞれＶｉｎｉ０（ａ），Ｖｉｎｉ１（ｂ）となっていた場合、ある一定時間後にリセットトランジスタ２３をオフするタイミングでのＦＤ電圧Ｖｆｄ０とＶｆｄ１は等しくならない。ここで、Ｖｉｎｉ０≠Ｖｉｎｉ１である。
【００５９】
参考例１，２に係る画素構造を採る場合のＦＤ電圧Ｖｆｄの変化の様子を図５に示す。一例として、１９２０列×１０８０行の２００万画素程度の撮像装置であっても、毎秒６０枚の映像を取得するには、各行あたり約１６．６μｓで読み出し動作を完了する必要があり、リセット動作としてはせいぜい数μｓ程度の時間しか確保できない。
【００６０】
すなわち、信号電荷が多く保持された状態からリセット動作をした場合と、そうでない場合とで収束電圧値が異なってしまい、１フレーム前の画像が残ってしまう残像現象が発生してしまう。
【００６１】
＜２．第１実施形態＞
本発明の第１実施形態は、信号レベルの読み出し後にリセットレベルを読み出す駆動の際に、リセット時のランダムノイズや面内ムラを低減した上で、リセット動作時の残像現象による画質劣化を低減すべく為されたものである。
【００６２】
そのために、第１実施形態は、図１のＣＭＯＳイメージセンサ１０において、リセットトランジスタ２３がオンしている期間に、リセットトランジスタ２３のドレイン電圧ＶＲＤを第１の電圧Ｖｒｓｔｌから第２の電圧Ｖｒｓｔｈに遷移させる駆動回路を有する。この駆動回路は、画素アレイ部１２の各画素２０を画素行単位で駆動する行走査部１３に相当する。
【００６３】
ここで、リセットトランジスタ２３のドレイン電圧ＶＲＤは、ＦＤ部２６をリセットするリセット電圧である。また、第１の電圧Ｖｒｓｔｌは、先述したリセットトランジスタ２３とＦＤ部２６との間の空乏化ポテンシャルよりも低い電圧であり、第２の電圧Ｖｒｓｔｈは、当該空乏化ポテンシャルよりも高い電圧である。
【００６４】
［２−１．画素構造］
図６は、第１実施形態に係る画素構造の断面構造およびポテンシャル分布を示す図である。本実施形態に係る画素構造は、例えば参考例１に係る画素構造を基本構造とする。具体的には、ｎ+不純物からなるＦＤ部２６において、リセットトランジスタ２３側の部分をｎ領域２６１とし、ＦＤ部２６のコンタクト部２７を接続する領域以外の表層部にp+領域２６２を形成した構造となっている。
【００６５】
ここでは、参考例１に係る画素構造を、即ちＦＤ部２６のリセットトランジスタ２３側を空乏化すべく、少なくともＦＤ部２６のリセットトランジスタ２３側の一部の不純物濃度を薄くする構造を基本構造として採用している。参考例１に係る画素構造に代えて、参考例２に係る画素構造、即ちＦＤ部２６の表層部の一部にｐ型不純物拡散領域を形成する構造を基本構造として採用することも可能である。
【００６６】
参考例２に係る画素構造の場合、表層部のｐ型不純物拡散領域は、シリコン表面の欠陥によって発生する暗電流などのリーク成分をＦＤ部２６であるｎ型拡散領域で蓄積してしまうことを避ける効果がある。これは、ｐ型不純物拡散領域に正孔が十分蓄積されていることで、表面で発生した電荷が再結合されることによる。
【００６７】
ここで、典型的な不純物濃度として、例えばｐウェルが１０の１６乗（ｃｍ-3）、リセットトランジスタ２３のソース・ドレインのｎ+不純物が１０の２０乗（ｃｍ-3）と仮定する。この場合、前にも述べたように、ＦＤ部２６のリセットトランジスタ２３側のｎ型不純物２６１を１０の１６〜１７乗（ｃｍ-3）の濃度とすることで、リセットトランジスタ２３とＦＤ部２６との間を空乏状態とすることができる。ただし、これらの数値は一例にすぎず、これらに限られるものではない。
【００６８】
そして、参考例１，２では、リセットトランジスタ２３のドレイン電圧ＶＲＤを電源電圧Ｖｄｄに固定としている。これに対して、本実施形態では、リセットトランジスタ２３がオンしている期間に、リセットトランジスタ２３のドレイン電圧ＶＲＤを、空乏化ポテンシャルよりも低い電圧Ｖｒｓｔｌから空乏化ポテンシャルよりも高い電圧Ｖｒｓｔｈに遷移させることを特徴としている。
【００６９】
電圧Ｖｒｓｔｌ／電圧Ｖｒｓｔｈのドレイン電圧ＶＲＤは、ドレイン駆動線１７４からコンタクト部２８を通してｎ＋不純物拡散領域からなるリセットトランジスタ２３のドレイン領域に与えられる。ここで、ドレイン駆動線１７４は、リセットトランジスタ２３を介してＦＤ部２６にリセット電圧を与える電圧供給線である。
【００７０】
図７に、リセットパルスＲＳＴ、リセットトランジスタ２３のドレイン電圧ＶＲＤおよびＦＤ部２６の電圧（ＦＤ電圧）の遷移の様子を示す。図７のタイミング波形図を参照しつつ、第１実施形態に係る画素構造における動作例について、図８の動作説明図を用いて説明する。
【００７１】
初期状態では、リセットトランジスタ２３のドレイン電圧ＶＲＤは、空乏化ポテンシャルＶｄｅｐよりも低い電圧Ｖｒｓｔｌ(高い／浅いポテンシャル）にある。このとき、ＦＤ部２６のポテンシャルは、空乏化ポテンシャルＶｄｅｐよりも高い（浅い）初期値Ｖｉｎｉにある（図８（１））。そして、リセットパルスＲＳＴが非アクティブ（低レベル）からアクティブ（高レベル）に遷移し、リセットトランジスタ２３がオン状態になることで、ＦＤ電圧は極めて短い時間で電圧Ｖｒｓｔｌに収束する（図８（２））。
【００７２】
その後、リセットトランジスタ２３がオンしている期間に、リセットトランジスタ２３のドレイン電圧ＶＲＤが、空乏化ポテンシャルＶｄｅｐよりも低い（深い）ポテンシャル（高い電圧Ｖｒｓｔｈ）に遷移する（図８（３））。これにより、ＦＤ電圧は空乏化ポテンシャルＶｄｅｐで決まる電圧Ｖｆｄへ収束していく（図８（４））。
【００７３】
このとき、初期値Ｖｉｎｉの影響は抑圧され、どの状態であっても同じ電圧Ｖｆｄへ収束していくことがわかる。図９に、ＦＤ電圧Ｖｆｄの初期値Ｖｉｎｉが異なった値（Ｖｉｎｉ０〜Ｖｉｎｉ５）であった場合のＦＤ電圧Ｖｆｄの遷移の様子を示す。
【００７４】
上述したように、リセットトランジスタ２３がオンしている期間に、リセットトランジスタ２３のドレイン電圧ＶＲＤを第１の電圧Ｖｒｓｔｌから第２の電圧Ｖｒｓｔｈに遷移させることで、次のような作用効果を得ることができる。すなわち、ＦＤ部２６のポテンシャルの初期値Ｖｉｎｉの影響を受けることなく、ＦＤ電圧は空乏化ポテンシャルＶｄｅｐで決まる電圧Ｖｆｄへ収束していく。その結果、信号レベルの読み出し後にリセットレベルを読み出す動作において、リセット時のランダムノイズや面内ムラを低減した上で、ＦＤ部２６のリセット動作時の残像（初期状態に依存する残像）による画質劣化を抑えることができる。
【００７５】
本実施形態では、ｐ型不純物のウェル領域にｎ型不純物の拡散領域を形成する構造を例として挙げたが、不純物のｐ型およびｎ型が逆の構造でも構わない。その場合は、ポテンシャルおよび印加すべき電圧は、電源電圧と接地電圧の間で逆転する。
【００７６】
（ＦＤ部に直接電荷を蓄積する場合の駆動例）
本実施形態は、フォトダイオード２１に蓄積された電荷を転送トランジスタ２２によってＦＤ部２６へ転送して蓄積する画素構造への適用に限られるものではない。例えば、転送トランジスタ２２を省略してＦＤ部２６に直接電荷を蓄積する画素構造に対しても適用可能である。
【００７７】
ここで、ＦＤ部２６に直接電荷を蓄積する場合の駆動例について、図１０のタイミングチャートを用いて説明する。
【００７８】
ＦＤ部２６に直接電荷を蓄積する場合は、リセットパルスＲＳＴでＦＤ部２６をリセットして、露光・蓄積期間中にＦＤ部２６へ蓄積された電荷を信号レベルとして読み出し、次いで、ＦＤ部２６リセットしてリセットレベルとして読み出す。
【００７９】
露光開始時のＦＤ部２６のリセット動作と、信号読み出し後のＦＤ部２６のリセット動作において、リセットパルスＲＳＴのアクティブ期間中に、リセットトランジスタ２３のドレイン電圧ＶＲＤが電圧Ｖｒｓｔｌから電圧Ｖｒｓｔｈに遷移する。
【００８０】
本駆動例では、リセットトランジスタ２３のドレイン電圧ＶＲＤをあらかじめ電圧Ｖｒｓｔｌとし、リセットパルスＲＳＴがアクティブ状態となってから電圧Ｖｒｓｔｈへ遷移させるようにしているが、この駆動例に限られるものではない。すなわち、リセットトランジスタ２３のドレイン電圧ＶＲＤを任意の電圧に設定しておき、リセットパルスＲＳＴがアクティブ状態となってから、電圧Ｖｒｓｔｌに設定して、次いで電圧Ｖｒｓｔｈへ遷移させるようにしても構わない。以降も同様である。
【００８１】
（一括露光における駆動例）
続いて、一括露光における駆動例について、図１１のタイミングチャートを用いて説明する。一括露光はグローバル露光（グローバルシャッタ）とも呼ばれ、全画素について同一の露光期間で光電変換する露光動作である。
【００８２】
一括リセットにおいて、リセットパルスＲＳＴと転送パルスＴＲＧがアクティブ状態となることで、フォトダイオード２１の電荷が排出される。リセットパルスＲＳＴのアクティブ期間に、リセットトランジスタ２３のドレイン電圧ＶＲＤが電圧Ｖｒｓｔｌから電圧Ｖｒｓｔｈに遷移する。
【００８３】
一括転送によってＦＤ部２６に信号電荷が転送され、各行の読み出し時に信号レベルが読み出され、次いで、ＦＤ部２６がリセットされてリセットレベルが読み出される。このときのリセット動作において、リセットパルスＲＳＴのアクティブ期間に、同じくリセットトランジスタ２３のドレイン電圧ＶＲＤが電圧Ｖｒｓｔｌから電圧Ｖｒｓｔｈに遷移する。
【００８４】
本駆動例では、フォトダイオード２１の電荷排出動作は、転送トランジスタ２２とリセットトランジスタ２３を共にオン状態とすることで実現しているが、この駆動例に限られるものではない。例えば、転送トランジスタ２２とは別に電荷排出ゲートを受光部に有する場合は、当該電荷排出ゲートを用いて露光開始である一括リセットを実行できる。その場合も、一括転送よりも前にＦＤ部２６はリセット動作が必要であるため、上記駆動例と同様のリセットパルスＲＳＴおよびドレイン電圧ＶＲＤで駆動される。タイミングは一括転送以前であれば、いつでも構わない。
【００８５】
また、本駆動例では、リセットトランジスタ２３のドレイン電圧ＶＲＤを行別のドレイン電圧ＶＲＤｉとしたが、当該ドレイン電圧ＶＲＤについては複数行や複数列で共通、あるいは全画素共通でも構わない。ただし、低消費電力化の観点からすれば、リセットトランジスタ２３のドレイン電極にドレイン電圧ＶＲＤを与えるドレイン駆動線１７４を行ごとに配線し、行別のドレイン電圧ＶＲＤｉで駆動するのが好ましい。
【００８６】
また、ドレイン駆動線１７４を画素部の電源配線と共通化して、ＦＤ部２６のリセット動作時以外はリセットトランジスタ２３のドレイン電圧ＶＲＤを電源電圧Ｖｄｄに設定することも可能である。
【００８７】
この場合の駆動例を図１２のタイミングチャートに示す。図１２から明らかなように、リセットトランジスタ２３のドレイン電圧ＶＲＤは通常電源電圧Ｖｄｄにある。そして、当該ドレイン電圧ＶＲＤは、リセットパルスＲＳＴのアクティブ期間に電圧Ｖｒｓｔｌから電圧Ｖｒｓｔｈに遷移する。
【００８８】
また、電源電圧ＶｄｄがＦＤ部２６の空乏化ポテンシャルよりも高い電位である条件を満たしていれば、電圧Ｖｒｓｔｈと電源電圧Ｖｄｄを同電位としても構わない。同様に、負側の電源電圧ＶｓｓがＦＤ部２６の空乏化ポテンシャルよりも低い電位である条件を満たしていれば、電圧Ｖｒｓｔｌと電源電圧Ｖｓｓを同電位としても構わない。
【００８９】
［２−２．回路例］
ところで、図１の行走査部１３による行走査の下に行われる読み出し動作において、ＦＤ部２６はリセットトランジスタ２３によって行順次でリセットされる。これに対して、リセットトランジスタ２３のドレイン電極にドレイン電圧ＶＲＤを与えるドレイン駆動線１７４（図６参照）については、先述したように、全画素共通の配線でなく、行ごとに配線されるのが消費電力の観点から好ましい。
【００９０】
ただし、ドレイン駆動線１７４を行ごとに配線する構成を採ると、行ごとの信号配線数が増えることによって画素２０の開口が狭くなる（開口率が低下する）ために感度が劣化する懸念がある。この点に鑑みて為されたのが、以下に説明する本実施形態に係る画素２０Ａの回路例である。
【００９１】
図１３は、第１実施形態に係る画素２０Ａの回路例を示す回路図である。図１３において、図２と同等部分（対応する部分）には同一符号を付して示し、重複説明は省略する。
【００９２】
図１３において、転送トランジスタ２２のゲート電極が転送線１７１に、リセットトランジスタ２３のゲート電極がリセット線１７２に、選択トランジスタ２５のゲート電極が選択線１７３にそれぞれ接続されている点は、図２の回路例の場合と同じである。図２の回路例と異なる点は、リセットトランジスタ２３のドレイン電極が選択線１７３に接続されている点である。ここで、選択線１７３は、リセットトランジスタ２３を介してＦＤ部２６にリセット電圧を与える電圧供給線である。
【００９３】
転送線１７１には駆動回路１３１を介して振幅Ｖｓｓ（本例では、グランドレベル）−Ｖｄｄの転送パルスＴＲＧが与えられる。リセット線１８７２には駆動回路１３２を介して振幅Ｖｓｓ−ＶｄｄのリセットパルスＲＳＴが与えられる。選択線１７３には駆動回路１３３を介して振幅Ｖｓｓ−Ｖｄｄの選択パルスＳＥＬが与えられる。
【００９４】
ここで、駆動回路１３１〜１３３については、図１に示す行走査部１３の出力段を構成する回路と言うこともできる。そして、駆動回路１３３は選択線１７３に対して、振幅Ｖｓｓ−Ｖｄｄの選択パルスＳＥＬの他に、先述した第１の電圧Ｖｒｓｔｌと第２の電圧Ｖｒｓｔｈとを選択的に供給する。駆動回路１３１〜１３３の具体的な回路例について以下に説明する。
【００９５】
図１４は、駆動回路１３１（１３２）の具体的な回路例（回路例１）を示す回路図である。図１４に示すように、駆動回路１３１（１３２）は、例えば２段のＣＭＯＳインバータ１３１１，１３１２によって構成されている。そして、少なくとも２段目のＣＭＯＳインバータ１３１２は、負側電源Ｖｓｓと正側電源Ｖｄｄを動作電源としている。これにより、駆動回路１３１（１３２）は、振幅Ｖｓｓ−Ｖｄｄの転送パルスＴＲＧ（リセットパルスＲＳＴ）を出力する。
【００９６】
図１５は、駆動回路１３３の具体的な回路例（回路例２）を示す回路図である。図１５に示すように、駆動回路１３３は、例えば２段のＣＭＯＳインバータ１３３１，１３３２によって構成されている。ただし、２段目のＣＭＯＳインバータ１３３２は、動作電源を異にする２つのＣＭＯＳインバータＩＮＶ１，２が出力ノードＮｏｕｔに対して並列的に接続された構成となっている。
【００９７】
そして、一方のＣＭＯＳインバータＩＮＶ１は、負側電源Ｖｓｓと正側電源Ｖｄｄを動作電源とし、出力ノードＮｏｕｔとの間に接続されたスイッチトランジスタＳＷ１１，ＳＷ１２によって選択的に活性化状態になる。これにより、駆動回路１３３は振幅Ｖｓｓ−Ｖｄｄの選択パルスＳＥＬを出力する。このとき、電源電圧Ｖｄｄは選択パルスＳＥＬのアクティブレベルとなり、電源電圧Ｖｓｓは選択パルスＳＥＬの非アクティブレベルとなる。
【００９８】
また、他方のＣＭＯＳインバータＩＮＶ２は、第１の電圧Ｖｒｓｔｌに対応する負側電源Ｖｒｓｔｌと第２の電圧Ｖｒｓｔｈに対応する正側電源Ｖｒｓｔｈを動作電源としている。そして、ＣＭＯＳインバータＩＮＶ２は、出力ノードＮｏｕｔとの間に接続されたスイッチトランジスタＳＷ２１，ＳＷ２２によって正側または負側が択一的に活性化状態になる。すなわち、他方のＣＭＯＳインバータＩＮＶ２は、第１の電圧Ｖｒｓｔｌと第２の電圧Ｖｒｓｔｈとを選択的に出力する。
【００９９】
かかる構成の駆動回路１３３において、スイッチトランジスタＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２は、駆動信号ＶＳＷ０，ＶＳＷ１，ＶＳＷ２，ＶＳＷ３によって適宜駆動される。この駆動の下に、駆動回路１３３は、振幅Ｖｓｓ−Ｖｄｄの選択パルスＳＥＬを出力するとともに、第１の電圧Ｖｒｓｔｌと第２の電圧Ｖｒｓｔｈとを択一的に出力する電圧セレクタである。
【０１００】
ここで、先述したように、電圧Ｖｒｓｔｈと電源電圧Ｖｄｄを同電位とし、電圧Ｖｒｓｔｌと電源電圧Ｖｓｓを同電位とする場合は、電圧Ｖｒｓｔｌと電圧Ｖｒｓｔｈとを択一的に出力するＣＭＯＳインバータＩＮＶ２を削減することができる。その結果、ＣＭＯＳインバータＩＮＶ２を削減する分だけ駆動回路１３３、ひいては行走査部１３の簡略化を図ることができる。
【０１０１】
上述したことから明らかなように、本実施形態に係る回路例は、リセットトランジスタ２３のドレイン電極にドレイン電圧ＶＲＤを与えるドレイン駆動線１７４を新たに設けるのではなく、ドレイン駆動線１７４として画素駆動線１７を共用した構成を採っている。本例では、画素駆動線１７の一つである選択線１７３をドレイン駆動線１７４として共用している。
【０１０２】
このように、ドレイン駆動線１７４として画素駆動線１７を共用することで、リセットトランジスタ２３のドレイン電圧ＶＲＤを第１の電圧Ｖｒｓｔｌから第２の電圧Ｖｒｓｔｈに遷移させるに当たって、画素アレイ部１２の画素行ごとの配線数の増加を回避することができる。これにより、画素２０Ａの開口率の拡大、周辺回路の削減を図ることができるとともに、ドレイン駆動線１７４（図６参照）を全画素共通の配線とする場合に比べて消費電力の低減を図ることができる。
【０１０３】
図１６に、第１実施形態に係る回路例の場合の駆動例を示す。本駆動例では、選択パルスＳＥＬのＨｉｇｈ側の電圧Ｖｄｄと、ＦＤ部２６のリセット電圧Ｖｒｓｔｈとを同電位とした場合となっている。
【０１０４】
図１６に示すように、一括リセット期間において、リセットパルスＲＳＴのアクティブ期間に、リセットトランジスタ２３のドレイン電圧ＶＲＤが、空乏化ポテンシャルＶｄｅｐよりも低い電圧Ｖｒｓｔｌから空乏化ポテンシャルＶｄｅｐよりも高い電圧Ｖｒｓｔｈに遷移する。
【０１０５】
その後、全画素について同一の露光期間で光電変換する一括露光（グローバル露光）期間を経て、全画素のフォトダイオード２１の信号電荷をＦＤ部２６に一括転送する駆動が行われる。そして、信号レベルを読み出し、しかる後リセットレベルを読み出す駆動が行順次で行われる。リセットレベルの読み出し前に、リセットパルスＲＳＴによるＦＤ部２６のリセット駆動が行われる。
【０１０６】
このように、第１実施形態の駆動法は、信号レベルの読み出し後にリセットレベルを読み出す駆動法を前提としている。この駆動法を用いるに当たって、画素２０Ａの画素構造を、ＦＤ部２６のリセットトランジスタ２３側を空乏化すべく、少なくともＦＤ部２６のリセットトランジスタ２３側の一部の不純物濃度を薄くする構造とすることで、リセット時のランダムノイズや面内ムラを低減できる。しかも、リセットトランジスタ２３のオン期間に、リセットトランジスタ２３のドレイン電圧ＶＲＤを、電圧Ｖｒｓｔｌ（＜Ｖｄｅｐ）から電圧Ｖｒｓｔｈ（＞Ｖｄｅｐ）に遷移させることで、リセット動作時の残像現象による画質劣化を低減できる。
【０１０７】
なお、ドレイン駆動線１７４と画素駆動線１７を共有化構成については、参考例１，２に係る画素構造に限らず、例えば、先述した転送トランジスタ２２を省略してＦＤ部２６に直接電荷を蓄積する画素構造に対しても適用可能である。
【０１０８】
＜３．第２実施形態＞
ところで、一括で画素を駆動する場合と行順次で画素を駆動する場合では、駆動回路の総負荷が異なるため、電源電圧が降下するなどの要因で、リセットパルスＲＳＴの信号遷移の立ち上がり時間・立下り時間が異なる。これは、リセットパルスＲＳＴのアクティブ期間が、一括で画素を駆動する場合と行順次で画素を駆動する場合で異なることを意味する。
【０１０９】
ここで、図２９のタイミングチャートにおいて、一括で画素を駆動する場合のリセットパルスＲＳＴは前半のパルス、即ち一括転送前の初期化のためのリセットパルスである。また、行順次で画素を駆動する場合のリセットパルスＲＳＴは後半のパルス、即ち読み出し期間で行う再初期化のためのリセットパルスである。前にも述べたように、図２９のタイミングチャートは、ＦＤ部２６で信号電荷を保持した状態から読み出す場合、あるいはＦＤ部２６で信号電荷を蓄積する場合の駆動の順番を示している。
【０１１０】
このように、リセットパルスＲＳＴのアクティブ期間が異なると、ＦＤ電圧の収束が過渡状態である場合に、リセットパルスＲＳＴの非アクティブ時のＦＤ電圧が、一括で画素を駆動する場合と行順次で画素を駆動する場合で異なることになる。このＦＤ電圧の違いはリセットレベルの差であり、出力オフセット（ノイズ）となる。
【０１１１】
そこで、第２実施形態では、図１７のタイミングチャートに示す駆動法を採る。具体的には、全画素について同一の露光期間で光電変換する一括露光動作において、信号電荷がＦＤ部２６へ転送されて保持状態となる前に、ＦＤ部２６を初期化する動作において、全画素一括駆動ではなく行順次走査で駆動するようにする。すなわち、一括露光動作において、信号電荷をＦＤ部２６へ一括転送する前に、ＦＤ部２６に対して行順次で初期化（リセット）駆動を行うようにする。
【０１１２】
このような駆動法を採ることで、電荷転送前のＦＤ部２６のリセットパルスＲＳＴのアクティブ期間と、読み出し期間におけるリセットパルスＲＳＴのアクティブ期間との相関を高めることができる。すなわち、一括転送前の初期化のためのリセットパルスＲＳＴと読み出し期間で行う再初期化のためのリセットパルスＲＳＴの各アクティブ期間の違いを抑えることができる。これにより、リセットパルスＲＳＴのアクティブ期間の違いに伴うＦＤ電圧の違いを無くすことができるために、ＦＤ電圧の違い（リセットレベル差）に起因する出力オフセットによる画質劣化を低減できる。
【０１１３】
このとき、行順次でリセットパルスＲＳＴを供給する間隔は、読み出し期間の間隔と同じでも構わない。ただし、一括露光期間では信号の読み出し動作を実行する必要がないため、より短い間隔で高速走査を行うようにしても構わない。また、その際、複数行ずつまとめて駆動しても、一括駆動よりは高い相関を得ることができるために、ノイズ低減効果は得られる。
【０１１４】
因みに、一括露光動作における一般的な駆動例を図１８に示す。一般的な駆動例では、ＦＤ部２６は一括露光前に一括リセットされ、一括転送後に行順次走査にて信号レベルの読み出しと再リセットによるリセットレベルの読み出しが実行される。これに対して、第２実施形態の駆動法では、図１４のタイミングチャートから明らかなように、一括露光期間中にＦＤ部２６のみを行順次走査によってリセットする駆動が行われる。
【０１１５】
第２実施形態の駆動法は、第１実施形態に係る画素構造、即ちＦＤ部２６のリセットトランジスタ２３側を空乏化すべく、少なくともＦＤ部２６のリセットトランジスタ２３側の一部の不純物濃度を薄くする画素構造に対して適用することができる。ただし、第１実施形態に係る画素構造への適用に限られるものではなく、ＦＤ部２６のリセットトランジスタ２３側が空乏化されていない画素構造に対しても適用可能である。
【０１１６】
第２実施形態の駆動法を第１実施形態に係る画素構造に適用する場合の駆動例を図１９に示す。本駆動例では、選択パルスＳＥＬのＨｉｇｈ側の電圧Ｖｄｄと、ＦＤ部２６のリセット電圧Ｖｒｓｔｈとを同電位とした場合となっている。
【０１１７】
この場合は、一括露光期間において、リセットパルスＲＳＴのアクティブ期間に、リセットトランジスタ２３のドレイン電圧ＶＲＤを、空乏化ポテンシャルＶｄｅｐよりも低い電圧Ｖｒｓｔｌから空乏化ポテンシャルＶｄｅｐよりも高い電圧Ｖｒｓｔｈに遷移させるようにする。
【０１１８】
なお、本実施形態に係る駆動法では、一括露光の期間中に、ＦＤ部２６のリセットを行順次走査で実行するとしたが、２行以上の複数の画素行を１単位として、当該単位ごとに順次走査でＦＤ部２６のリセット動作を行うようにしても良い。これによれば、より高速にＦＤ部２６のリセット動作を完了することができる。ただし、読み出し動作と同じく１行ずつの行順次走査を行う方が、電荷転送前のＦＤ部２６のリセットパルスＲＳＴのアクティブ期間と、読み出し期間におけるリセットパルスＲＳＴのアクティブ期間との相関が取り易いのでより好ましい。
【０１１９】
＜４．他の画素構造例＞
本発明は、先述した参考例１，２に係る画素構造以外にも、以下に説明する各種の画素構造に対しても適用可能である。
【０１２０】
（画素構造例１）
図６に示したように、一般的にＦＤ部２６の領域の電圧を読み出すためにコンタクト部２７を接続するため、その接続部は空乏化しないような高い不純物濃度で形成される。このような場合以外であれば、リセットトランジスタ２３側だけでなく、他領域を空乏化しても構わない。
【０１２１】
例えば、図２０に示すように、ＦＤ部２６におけるコンタクト２７を接続するｎ+不純物拡散領域２６３以外の基板表面をｐ+不純物拡散領域２６４で覆っても構わない。図２０において、（ａ）はＦＤ部２６の周辺部の平面図、（ｂ）は（ａ）のＸ−Ｘ´線に沿った断面図である。
【０１２２】
この画素構造例１によれば、ｎ+不純物拡散領域２６３をより広い範囲に亘ってｐ+不純物拡散領域２６４が覆うために暗電流を低減することができる。そして、この画素構造例１に係る画素構造に対しても、先述した第１実施形態や第２実施形態を適用することができる。
【０１２３】
（画素構造例２）
容量結合を用いてＦＤ部の電圧を読み出す画素構造（例えば、特開２００４−０１５２９１号公報、特開２００５−１８４４７９号公報等参照）に対しても、条件によって先述した第１実施形態を適用することができる。すなわち、ＦＤ部の少なくともリセットトランジスタ側が空乏化していれば、第１実施形態を適用することができる。なお、先述した第２実施形態については、ＦＤ部の少なくともリセットトランジスタ側が空乏化していなくても適用することができる。
【０１２４】
図２１は、容量結合を用いてＦＤ部の電圧を読み出す画素構造、即ち画素構造例２に係る画素構造を示す図である。図２１において、（ａ）は画素の回路図、（ｂ）は画素構造の断面図である。
【０１２５】
図２１（ａ）に示すように、画素構造例２に係る画素２０Ｂは、ＦＤ部２６′のゲート電極と電源Ｖｄｄとの間に接続された第２のリセットトランジスタ５１を有している。この第２のリセットトランジスタ５１は、第２のリセット線１７５を通してゲート電極に与えられるリセット信号ＣＲＳＴに応答してオン状態になることで、ＦＤ部２６′のゲート電圧を電源Ｖｄｄにリセットする。
【０１２６】
図２１（ｂ）において、電荷保持部としてのＦＤ部２６′は、ｎ不純物拡散領域からなり、当該ｎ不純物拡散領域の少なくともリセットトランジスタ２３側で空乏状態となるよう不純物濃度が調整されている。このＦＤ部２６′のゲート電圧は、リセット信号ＣＲＳＴによってあらかじめ電源Ｖｄｄにリセットされている。
【０１２７】
そして、フォトダイオード２１から信号電荷が転送トランジスタ２２を介してＦＤ部２６′へ転送されると、ＦＤ部２６′のゲート電圧は、ｎ不純物拡散領域とゲート電極との間に形成されるゲート容量による容量結合によって信号電荷分だけ変調されて変化する。ＦＤ部２６′のゲート電極は、増幅トランジスタ２４のゲート電極に接続されている。したがって、増幅トランジスタ２４および選択トランジスタ２５を介してＦＤ部２６′のゲート電圧を垂直信号線１８に読み出すことができる。
【０１２８】
このように、容量結合を用いてＦＤ部２６′の電圧を読み出す画素構造例２に係る画素構造に対しても、ＦＤ部２６′の少なくともリセットトランジスタ２３側が空乏化していれば、先述した第１，第２実施形態を適用することができる。ＦＤ部２６′の少なくともリセットトランジスタ側が空乏化していなくても、第２実施形態については適用することができる。
【０１２９】
（画素構造例３）
電荷を一時的に保持するメモリ部を有する画素構造（例えば、特開平１１−１７７０７６号公報、特開２００６−３１１５１５号公報、特願２００８−０９６８８４号明細書等参照）に対しても、先述した第１，第２実施形態を適用することができる。
【０１３０】
一例として、図２２にメモリ部を有する画素構造、即ち画素構造例３に係る画素構造を示す。当該画素構造は、フォトダイオード２１とＦＤ部２６との間にｎ不純物拡散領域で形成されたメモリ部５２を有するとともに、フォトダイオード２１からメモリ部５２に電荷を転送する転送ゲート５３を有する構成となっている。転送ゲート５３は、メモリ部５２の全面に亘って形成される。
【０１３１】
この画素構造において、露光終了時にフォトダイオード２１で蓄積された電荷は、転送ゲート５３が信号ＨＬＤによって駆動されることでメモリ部５２に転送され、当該メモリ部５２に一時的に保持される。この保持された電荷の読み出しは、メモリ部５２を持たない画素構造の場合と同様に、転送トランジスタ２２によってＦＤ部２６へ転送される。
【０１３２】
かかる構成の画素構造例３に係る画素構造に対しても、先述した第１，第２実施形態を適用することができる。特に、特願２００８−０９６８８４号明細書で提案されている画素構造は、メモリ部５２とＦＤ部２６の両方に電荷を蓄積する構成を採っている。具体的には、フォトダイオード２１からメモリ部５２に転送された電荷のうち、メモリ部５２を溢れた分の電荷をＦＤ部２６に蓄積し、残り（溢れない分）をメモリ部５２に保持するようにしている。
【０１３３】
このように、メモリ部５２とＦＤ部２６の両方に電荷を蓄積する構成を採る画素構造では、メモリ部５２に保持されている電荷を一括してＦＤ部２６に転送する一括転送が行われる。したがって、ＦＤ部２６とは別に電荷を一時的に保持するメモリ部５２を有し、特にメモリ部５２からＦＤ部２６への電荷の一括転送を行う画素構造にあっては、先述した第１，第２実施形態を適用すると効果的である。
【０１３４】
（画素構造例４）
光電変換を行う受光部（光電変換素子）については、シリコン（Ｓｉ）による画素構造に限らない。例えば、有機光電変換膜を用いた画素構造（例えば、特開２００７−２０８８４０号公報、特開２００８−２２８２６５号公報等参照）に対しても、先述した第１，第２実施形態を適用することができる。有機光電変換膜を用いた構造においては、シリコンにおける埋め込み型のフォトダイオードのように電荷の完全転送が実現できない場合が多いために、先述した第１，第２実施形態を適用するとより効果的である。
【０１３５】
図２３は、有機光電変換膜を用いた画素構造、即ち画素構造例４に係る画素構造を示す図であり、（ａ）は回路図、（ｂ）は断面図である。図２３において、図２と同等部分には同一符号を付して示し、重複説明は省略する。
【０１３６】
光電変換膜６１は上部電極６２と下部電極６３で挟まれている。少なくとも下部電極６３は画素毎に分割され、透明性の高い電極が使われることが多い。上部電極６２の上には保護膜６４が設けられている。そして、上部電極６２に対してバイアス電源６４によりバイアス電圧が印加されている。
【０１３７】
光電変換膜６１での光電変換によって発生した電荷はＦＤ部２６に蓄積される。ＦＤ部２６の電荷は、増幅トランジスタ２４を含む読み出し回路を介して垂直信号線１８から電圧として読み出される。ＦＤ部２６は、リセットトランジスタ２３によってリセットされる。そして、リセットトランジスタ２３のドレイン電圧ＶＲＤは、ＦＤ部２６の空乏化されたリセットトランジスタ２３側のポテンシャルよりも、低い電圧Ｖｒｓｔｌから高い電圧Ｖｒｓｔｈへ遷移させることが可能となっている。
【０１３８】
図２３（ｂ）に示すように、ＦＤ部２６の少なくともリセットトランジスタ２３側を空乏化できるような構造となっている。具体的には、ｎ+不純物拡散領域からなるＦＤ部２６において、リセットトランジスタ２３側の部分をｎ不純物拡散領域２６１とし、コンタクト部２７を接続する領域以外の表層部にｐ+不純物拡散領域２６２を形成した構造となっている。
【０１３９】
図２４は、画素構造例４に係る画素構造に先述した第１実施形態を適用する場合の駆動例の説明に供するタイミングチャートである。
【０１４０】
図１３に示した第１実施形態に係る画素２０Ａの回路例の場合の駆動例を示す図１６では、電圧Ｖｒｓｔｈと電源電圧Ｖｄｄを同電位とし、電圧Ｖｒｓｔｌと電源電圧Ｖｓｓを同電位としている。これに対して、本駆動例を示す図２４では、Ｖｒｓｔｈ≠Ｖｄｄ、Ｖｒｓｔｌ≠Ｖｓｓの場合を示している。
【０１４１】
図２４において、ＶＳＷ０ｉ，ＶＳＷ１ｉ，ＶＳＷ２ｉ，ＶＳＷ３ｉは、図１５に示した駆動回路１３３のスイッチトランジスタＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２を駆動する信号である。すなわち、これら駆動信号ＶＳＷ０ｉ，ＶＳＷ１ｉ，ＶＳＷ２ｉ，ＶＳＷ３ｉによる駆動の下に、駆動回路１３３から振幅Ｖｓｓ−Ｖｄｄの選択パルスＳＥＬが出力されるとともに、電圧Ｖｒｓｔｌと電圧Ｖｒｓｔｈとを択一的に出力される。
【０１４２】
前にも述べたように、電圧Ｖｒｓｔｈと電源電圧Ｖｄｄを同電位とし、電圧Ｖｒｓｔｌと電源電圧Ｖｓｓを同電位とする場合は、電圧Ｖｒｓｔｌと電圧Ｖｒｓｔｈとを択一的に出力するための駆動信号ＶＳＷ２ｉ，ＶＳＷ３ｉが不要になる。これにより、図１５に示した駆動回路１３３におけるＣＭＯＳインバータＩＮＶ２を削減することができるため、駆動回路１３３、ひいては行走査部１３の簡略化を図ることができる。
【０１４３】
（画素構造例５）
前にも述べたが、受光部の電荷排出動作のために転送トランジスタ２２とは別に電荷排出ゲートを持つ画素構造に対しても、先述した第１，第２実施形態を適用することができる。
【０１４４】
図２５は、電荷排出ゲートを持つ画素構造、即ち画素構造例５に係る画素構造の回路構成を示す回路図である。図２５において、図１３と同等部分には同一符号を付して示し、重複説明は省略する。
【０１４５】
図２５に示すように、フォトダイオード２１のカソード電極と電源Ｖｄｄとの間に電荷排出ゲート２９が接続されている。電荷排出ゲート２９の制御電極には、駆動回路１３４から制御線１７６を介して電荷排出制御信号ＯＦＧが与えられる。
【０１４６】
このように、電荷排出ゲート２９を持つ画素構造の場合、転送トランジスタ２２とリセットトランジスタ２３を介さずにフォトダイオード２１の電荷の排出が可能である。したがって、ＦＤ部２６の行順次走査によるリセットは、一括リセット動作のタイミングに制約を受けない。
【０１４７】
例えば、図１３に示した画素２０Ａの駆動例を示す図１９では、一括リセットの後に行順次走査によるＦＤ部２６のリセット動作を開始し、一括転送の前に当該リセット動作を終了する必要がある。
【０１４８】
これに対して、電荷排出ゲート２９を持つ画素構造の場合、図２６に示す駆動例のように、行順次走査によるＦＤ部２６のリセット動作の期間中に、電荷排出ゲート２９によってフォトダイオード２１の蓄積電荷を全画素一括で排出する一括リセットの動作が可能である。すなわち、行順次走査によるＦＤ部２６のリセット動作については、一括転送以前であれば、全画素一括のリセット動作（電荷排出動作）を時間的に跨いで、画素行ごとのリセット動作を完了しても構わない。したがって、一括リセット動作のタイミングに制約を受けない。
【０１４９】
＜５．変形例＞
上記各実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に２次元配列されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、これに限られるものではない。すなわち、本発明は、信号レベルの読み出し後にリセットレベルを読み出す駆動を行うＸ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
【０１５０】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置に適用可能である。さらに、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の物理量分布検知装置を固体撮像装置とする場合もある。
【０１５１】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１５２】
＜６．電子機器＞
本発明は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１５３】
［撮像装置］
図２７は、本発明による電子機器の一例である撮像装置の構成例を示すブロック図である。図２７に示すように、本発明による撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１５４】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した第１〜第５実施形態または適用例に係るＣＭＯＳイメージセンサが用いられる。
【０１５５】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１５６】
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１５７】
このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置１００において、撮像素子１０２として先述した第１，第２実施形態に係るＣＭＯＳイメージセンサを用いることができる。これら実施形態に係るＣＭＯＳイメージセンサによれば、リセット時のランダムノイズや面内ムラを低減した上で、リセット動作時の画質劣化を低減できるために、より高画質の撮像画素を得ることができる。
【符号の説明】
【０１５８】
１０…ＣＭＯＳイメージセンサ、１１…半導体基板、１２…画素アレイ部、１３…垂直駆動部、１４…カラム処理部、１５…水平駆動部、１６…出力回路部、１７…システム制御部、２０，２０Ａ…単位画素、２１…フォトダイオード、２２転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、２６…ＦＤ（フローティングディフュージョン／浮遊拡散領域）部、２９…電荷排出ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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