(57)【要約】【課題】電源供給能力を向上させる場合のチップサイズの増大を抑える。【解決手段】外部接続端子１４ａ（１４ｂ）と、外部接続端子１４ａ（１４ｂ）に出力端を接続し、ＣＭＯＳ回路で構成されるバッファ回路１２ａ（１２ｂ）と、バッファ回路１２ａ（１２ｂ）の入力端を、第１の動作モード時には出力信号Ｓｏｕｔ１（Ｓｏｕｔ２）に従ってハイレベルまたはローレベルに変化させ、第２の動作モード時には出力信号Ｓｏｕｔ１（Ｓｏｕｔ２）のレベルに係らずハイレベルおよびローレベルの一方に固定する論理回路１０ａ（１０ｂ）と、を備える。【選択図】図１
2010283143.tif 000002
【特許請求の範囲】
【請求項１】
外部接続端子と、
前記外部接続端子に出力端を接続し、ＣＭＯＳ回路で構成されるバッファ回路と、
前記バッファ回路の入力端を、第１の動作モード時には出力信号に従ってハイレベルまたはローレベルに変化させ、第２の動作モード時には前記出力信号のレベルに係らずハイレベルおよびローレベルの一方に固定する論理回路と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記外部接続端子は、入出力端子であって、
前記バッファ回路は、トライステートバッファとされ、
前記第１の動作モードにおいて、前記論理回路は、出力許可状態にある場合には前記バッファ回路の入力端のレベルを変化可能とし、出力不許可状態にある場合には前記バッファ回路の出力をハイインピーダンス状態とし、
前記第２の動作モードにおいて、前記論理回路は、前記出力許可状態および前記出力不許可状態に係らず前記バッファ回路の入力端のレベルを固定することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第２の動作モードにおいて、外部装置から前記外部接続端子および前記バッファ回路の出力部を介してハイレベルまたはローレベルの電圧が内部電源に対し供給可能とされることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第１の動作モードは、通常動作モードであり、
前記第２の動作モードは、テストモードであって、
前記外部装置は、前記外部接続端子に接続される試験装置であることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記第１の動作モードは、単独使用モードであり、
前記第２の動作モードは、複数使用モードであって、
前記外部装置は、前記外部接続端子に接続される他のチップであることを特徴とする請求項３記載の半導体集積回路装置。
【請求項６】
前記他のチップは、同一装置内に配設されることを特徴とする請求項５記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に半導体集積回路装置における電源供給技術に係る。
【背景技術】
【０００２】
近年、半導体チップの高機能化に伴って、半導体チップの回路規模が増大すると共に、外部との入出力に係る機能ピンの数も増大している。このため、電源に割り当てられるピンの数は、必要最小限に抑えられている。このような半導体チップをテストする場合、テスト時における大電流による電源ノイズの増大や電源電圧の低下が生じる虞がある。そこで機能ピンを用いて電源供給能力を向上させる技術が特許文献１において開示されている。
【０００３】
図９は、特許文献１に記載の半導体装置の回路図である。図９において、モード信号１５４の値により、通常モードでは内部回路１５７に信号を入出力するための信号端子として機能し、テストモードでは内部回路１５７に電力を供給するための電源端子として機能する機能切り替え可能な外部端子１５３を設ける。機能切り替え可能な外部端子１５３と内部回路の電源１５６との間はパススイッチ１５５を介して接続し、通常モードでは非導通に、テストモードでは導通にするように制御する。機能切り替え可能な外部端子１５３へ接続される出力バッファ１５８はテストモードではハイインピーダンス状態に制御する。
【０００４】
このような半導体装置によれば、テストモードでは外部端子１５３からパススイッチ１５５を介して電源１５６に電源を供給することで電源供給能力が向上する。したがって、テスト回路を用いた高速試験において電源ノイズや電源電圧降下の影響を効果的に削減することができ、実動作周波数での試験を安定して行うことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２７６８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
図９において、パススイッチ１５５は、電源に係る電流を流すために、パススイッチ１５５を構成するトランジスタのサイズは、出力バッファ１５８の終段のトランジスタのサイズと同等であって、内部回路１５７などに用いられるトランジスタのサイズに比べて遥かに大きい。したがって、多くの機能ピンに対して電源供給能力の向上のためのパススイッチ１５５を設けると、チップサイズが増大してしまう。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、外部接続端子と、外部接続端子に出力端を接続し、ＣＭＯＳ回路で構成されるバッファ回路と、バッファ回路の入力端を、第１の動作モード時には出力信号に従ってハイレベルまたはローレベルに変化させ、第２の動作モード時には出力信号のレベルに係らずハイレベルおよびローレベルの一方に固定する論理回路と、を備える。
【発明の効果】
【０００９】
本発明によれば、電源供給能力を向上させる場合のチップサイズの増大を抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例に係る半導体集積回路装置の回路図である。
【図２】本発明の第１の実施例に係る半導体集積回路装置の各部の論理変化に対する真理値表である。
【図３】本発明の第１の実施例に係る半導体集積回路装置の外部装置への接続状態における回路図である。
【図４】本発明の第１の実施例に係る半導体集積回路装置をバーインテストする場合の接続例を示す回路図である。
【図５】本発明の第２の実施例に係る半導体集積回路装置の回路図である。
【図６】本発明の第２の実施例に係る半導体集積回路装置の各部の論理変化に対する真理値表である。
【図７】本発明の第３の実施例に係る半導体集積回路装置の接続例を示す回路図である。
【図８】本発明の第３の実施例に係る半導体集積回路装置の詳細を示す回路図である。
【図９】従来の半導体装置の回路図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態に係る半導体集積回路装置は、外部接続端子（図１の１４ａ、１４ｂ）と、外部接続端子に出力端を接続し、ＣＭＯＳ回路で構成されるバッファ回路（図１の１２ａ、１２ｂ）と、バッファ回路の入力端を、第１の動作モード時には出力信号に従ってハイレベルまたはローレベルに変化させ、第２の動作モード時には出力信号のレベルに係らずハイレベルおよびローレベルの一方に固定する論理回路（図１の１０ａ、１０ｂ）と、を備える。
【００１２】
半導体集積回路装置において、外部接続端子（図５の１４ｃ、１４ｄ）は、入出力端子であって、バッファ回路（図５の１２ｃ、１２ｄ）は、トライステートバッファとされ、第１の動作モードにおいて、論理回路（図５の１０ｃ、１０ｄ）は、出力許可状態にある場合にはバッファ回路の入力端のレベルを変化可能とし、出力不許可状態にある場合にはバッファ回路の出力をハイインピーダンス状態とし、第２の動作モードにおいて、論理回路は、出力許可状態および出力不許可状態に係らずバッファ回路の入力端のレベルを固定するようにしてもよい。
【００１３】
半導体集積回路装置において、第２の動作モードにおいて、外部装置（図３の２０、図５の２０）から外部接続端子およびバッファ回路の出力部を介してハイレベルまたはローレベルの電圧が内部電源に対し供給可能とされるようにしてもよい。
【００１４】
半導体集積回路装置において、第１の動作モードは、通常動作モードであり、第２の動作モードは、テストモードであって、外部装置（図４の３０に対応）は、外部接続端子に接続される試験装置であってもよい。
【００１５】
半導体集積回路装置において、第１の動作モードは、単独使用モードであり、第２の動作モードは、複数使用モードであって、外部装置（図７の１６ｄに対応）は、外部接続端子に接続される他のチップであってもよい。
【００１６】
半導体集積回路装置において、他のチップは、同一装置（図７の４０に対応）内に配設されてもよい。
【００１７】
以上のような半導体集積回路装置によれば、論理回路における動作モード設定によって外部から外部接続端子およびバッファ回路の出力部を介して電源供給がなされる。この場合、電源供給能力を向上させるためにトランジスタサイズの大きな回路は不要とされ、電源供給能力を向上する際の半導体集積回路装置のサイズの増大を抑えることができる。
【００１８】
また、従来のパススイッチは、電源に係る電流を流すために、チップの周辺部にあたるＩ／Ｏ領域に配置しなければならない。これに対し本発明における論理回路は、電源に係る電流を流す必要が無いので、チップのどこにでも配置することが可能であって、チップにおけるレイアウトの自由度が増す。
【００１９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例に係る半導体集積回路装置の回路図である。図１において、半導体集積回路装置は、論理回路１０ａ、１０ｂ、バッファ回路１２ａ、１２ｂ、外部接続端子１４ａ、１４ｂを備える。
【００２１】
論理回路１０ａは、出力信号Ｓｏｕｔ１と動作モード信号ＢＴＭＯＤＥを入力して、バッファ回路１２ａに出力するＮＯＲ回路ＮＯＲ１から構成される。バッファ回路１２ａは、ｐＭＯＳトランジスタＭＰ１ａとｎＭＯＳトランジスタＭＮ１ａとからなるＣＭＯＳ回路で構成され、ｐＭＯＳトランジスタＭＰ１ａおよびｎＭＯＳトランジスタＭＮ１ａのゲートである入力端をＮＯＲ回路ＮＯＲ１の出力端に接続し、出力端を外部接続端子１４ａに接続する。
【００２２】
論理回路１０ｂは、出力信号Ｓｏｕｔ２と動作モード信号ＢＴＭＯＤＥの反転信号を入力して、バッファ回路１２ｂに出力するＮＡＮＤ回路ＮＡＮＤ１から構成される。バッファ回路１２ｂは、ｐＭＯＳトランジスタＭＰ１ｂとｎＭＯＳトランジスタＭＮ１ｂとからなるＣＭＯＳ回路で構成され、ｐＭＯＳトランジスタＭＰ１ｂおよびｎＭＯＳトランジスタＭＮ１ｂのゲートである入力端をＮＡＮＤ回路ＮＡＮＤ１の出力端に接続し、出力端を外部接続端子１４ｂに接続する。
【００２３】
次に、以上のような構成の半導体集積回路装置の動作について説明する。図２は、本発明の第１の実施例に係る半導体集積回路装置の各部の論理変化に対する真理値表である。
【００２４】
図２（Ａ）は、論理回路１０ａ、バッファ回路１２ａ、外部接続端子１４ａ側の真理値表である。動作モード信号ＢＴＭＯＤＥ＝０（ローレベル）、かつ出力信号Ｓｏｕｔ１＝０（ローレベル）の場合、ＮＯＲ回路ＮＯＲ１の出力端、すなわちｐＭＯＳトランジスタＭＰ１ａおよびｎＭＯＳトランジスタＭＮ１ａのゲートはハイレベルとなり、外部接続端子１４ａはローレベルとなる。
【００２５】
これに対し、動作モード信号ＢＴＭＯＤＥおよび出力信号Ｓｏｕｔ１の少なくとも一方が１（ハイレベル）場合、ＮＯＲ回路ＮＯＲ１の出力端、すなわちｐＭＯＳトランジスタＭＰ１ａおよびｎＭＯＳトランジスタＭＮ１ａのゲートはローレベルとなり、外部接続端子１４ａはハイレベルとなる。
【００２６】
以上のように動作モード信号ＢＴＭＯＤＥ＝０（ローレベル）の場合、出力信号Ｓｏｕｔ１と同じレベルの信号が外部接続端子１４ａに現れる。すなわち、出力信号Ｓｏｕｔ１がバファリングされて外部接続端子１４ａから出力される。一方、動作モード信号ＢＴＭＯＤＥ＝１（ハイレベル）の場合、出力信号Ｓｏｕｔ１のレベルに係らず、ｐＭＯＳトランジスタＭＰ１ａはオンし、ｎＭＯＳトランジスタＭＮ１ａはオフし、外部接続端子１４ａは、ハイレベルとされる。
【００２７】
図２（Ｂ）は、論理回路１０ｂ、バッファ回路１２ｂ、外部接続端子１４ｂ側の真理値表である。動作モード信号ＢＴＭＯＤＥ＝０（ローレベル）、かつ出力信号Ｓｏｕｔ２＝１（ハイレベル）の場合、ＮＡＮＤ回路ＮＡＮＤ１の出力端、すなわちｐＭＯＳトランジスタＭＰ１ｂおよびｎＭＯＳトランジスタＭＮ１ｂのゲートはローレベルとなり、外部接続端子１４ｂはハイレベルとなる。
【００２８】
これに対し、動作モード信号ＢＴＭＯＤＥ＝０（ローレベル）、かつ出力信号Ｓｏｕｔ２＝１（ハイレベル）以外の場合、ＮＡＮＤ回路ＮＡＮＤ１の出力端、すなわちｐＭＯＳトランジスタＭＰ１ｂおよびｎＭＯＳトランジスタＭＮ１ｂのゲートはハイレベルとなり、外部接続端子１４ｂはローレベルとなる。
【００２９】
以上のように動作モード信号ＢＴＭＯＤＥ＝０（ローレベル）の場合、出力信号Ｓｏｕｔ２と同じレベルの信号が外部接続端子１４ｂに現れる。すなわち、出力信号Ｓｏｕｔ２がバファリングされて外部接続端子１４ｂから出力される。一方、動作モード信号ＢＴＭＯＤＥ＝１（ハイレベル）の場合、出力信号Ｓｏｕｔ２のレベルに係らず、ｐＭＯＳトランジスタＭＰ１ｂはオフし、ｎＭＯＳトランジスタＭＮ１ｂはオンし、外部接続端子１４ｂは、ローレベルとされる。
【００３０】
図３は、本発明の第１の実施例に係る半導体集積回路装置の外部装置への接続状態における回路図である。図３において、図１と同じ符号は、同一物を表し、その説明を省略する。図３の半導体集積回路装置は、外部接続端子１４ａを外部装置２０の電源側に接続し、外部接続端子１４ｂを外部装置２０の接地側に接続する。ここで、動作モード信号ＢＴＭＯＤＥ＝１（ハイレベル）とすると、ｐＭＯＳトランジスタＭＰ１ａがオンとなって、外部装置２０の電源側から、外部接続端子１４ａ、およびオンとなったｐＭＯＳトランジスタＭＰ１ａを介して半導体集積回路装置の電源ＶＤＤに向けて電流が流れる。また、ｎＭＯＳトランジスタＭＮ１ｂがオンとなって、半導体集積回路装置の接地側からオンとなったｎＭＯＳトランジスタＭＮ１ｂおよび外部接続端子１４ｂを介して外部装置２０の接地側に向けて電流が流れる。
【００３１】
以上のように動作する半導体集積回路装置によれば、動作モード信号ＢＴＭＯＤＥをハイレベルに設定することで外部装置２０から外部接続端子１４ａ、１４ｂおよびバッファ回路の出力部を介して電源供給がなされる。この場合、電源供給能力を向上させるためにトランジスタサイズの大きな回路は不要とされ、電源供給能力を向上する際の半導体集積回路装置のサイズの増大を抑えることができる。
【００３２】
次に、本実施例の半導体集積回路装置をバーインテストに適用する場合について説明する。図４は、本発明の第１の実施例に係る半導体集積回路装置をバーインテストする場合の接続例を示す回路図である。図４において、デバイス１６ａ、１６ｂは、外部装置としてバーインテスト用治具３０に装着され、バーインテストが実施される。
【００３３】
図４（Ａ）では、デバイス１６ａがバーインテスト用治具３０に装着され、バーインテストが実施される。この時、デバイス１６ａの外部接続端子１５ａは、電源端子であって、電源ＶＤＤに接続され、外部接続端子１５ｂは、接地端子であって、接地ＧＮＤに接続され、テストが行われる。
【００３４】
図４（Ｂ）では、デバイス１６ｂが、デバイス１６ａをテストすると同じ端子接続を有するバーインテスト用治具３０に装着され、動作モード信号ＢＴＭＯＤＥ＝１（ハイレベル）としてバーインテストが実施される。この場合、通常動作（動作モード信号ＢＴＭＯＤＥ＝０（ローレベル））では、デバイス１６ｂの外部接続端子１４ａは、信号Ｓ１の出力端子として機能し、外部接続端子１４ｂは、信号Ｓ２の出力端子として機能する。一方、テスト動作（動作モード信号ＢＴＭＯＤＥ＝１（ハイレベル））では、外部接続端子１４ａは、電源端子として機能し、外部接続端子１４ｂは、接地端子として機能するように機能が変更される。
【００３５】
以上のようにデバイス１６ｂは、外部接続端子１４ａ、１４ｂを動作モード信号ＢＴＭＯＤＥによって変更可能な機能端子として備え、テスト時においてデバイス１６ａと同じ位置の端子を電源端子として機能させる。これによって、バーインテスト用治具３０は、テスト対象となるデバイスの交換に伴う接続変更を実施することなくデバイス１６ａ、１６ｂのそれぞれのテストを実行することが可能である。したがって、テストに係るコスト削減が可能である。
【実施例２】
【００３６】
図５は、本発明の第２の実施例に係る半導体集積回路装置の回路図である。図５において、図３と同じ符号は、同一物を表し、その説明を省略する。本実施例の半導体集積回路装置は、論理回路１０ｃ、１０ｄ、バッファ回路１２ｃ、１２ｄ、外部接続端子１４ｃ、１４ｄを備え、外部接続端子１４ｃ、１４ｄを入出力端子および外部装置２０からの電源供給端子として機能させる。
【００３７】
論理回路１０ｃは、ＡＮＤ回路ＡＮＤ１、ＡＮＤ２、ＮＯＲ回路ＮＯＲ２、ＮＯＲ３を備える。ＡＮＤ回路ＡＮＤ１は、出力信号Ｓｏｕｔ１、出力許可信号Ｓｏｅ１を入力し、ＮＯＲ回路ＮＯＲ２の一方の入力端に出力する。ＮＯＲ回路ＮＯＲ２は、他方の入力端に動作モード信号ＢＴＭＯＤＥを入力し、出力をｐＭＯＳトランジスタＭＰ１ｃのゲートに接続する。ＮＯＲ回路ＮＯＲ３は、第１、第２、第３の入力端に、動作モード信号ＢＴＭＯＤＥ、出力信号Ｓｏｕｔ１、出力許可信号Ｓｏｅ１の反転信号をそれぞれ入力し、出力をｎＭＯＳトランジスタＭＮ１ｃのゲートに接続する。ＡＮＤ回路ＡＮＤ２は、一方の入力端に外部接続端子１４ｃを接続し、他方の入力端に入力許可信号Ｓｉｅ１を入力し、入力信号Ｓｉｎ１を出力する。
【００３８】
バッファ回路１２ｃは、ｐＭＯＳトランジスタＭＰ１ｃとｎＭＯＳトランジスタＭＮ１ｃとからなるＣＭＯＳ回路で構成され、出力端を外部接続端子１４ｃに接続する。
【００３９】
論理回路１０ｄは、インバータ回路ＩＮＶ１、ＯＲ回路ＯＲ１、ＡＮＤ回路ＡＮＤ３、ＮＡＮＤ回路ＮＡＮＤ２、ＮＡＮＤ３を備える。ＯＲ回路ＯＲ１は、出力許可信号Ｓｏｅ２の反転信号、出力信号Ｓｏｕｔ２を入力し、ＮＡＮＤ回路ＮＡＮＤ３の一方の入力端に出力する。ＮＡＮＤ回路ＮＡＮＤ２は、第１、第２、第３の入力端に、動作モード信号ＢＴＭＯＤＥのインバータ回路ＩＮＶ１による反転信号、出力許可信号Ｓｏｅ２、出力信号Ｓｏｕｔ２をそれぞれ入力し、出力をｐＭＯＳトランジスタＭＰ１ｄのゲートに接続する。ＮＡＮＤ回路ＮＡＮＤ３は、他方の入力端に、動作モード信号ＢＴＭＯＤＥのインバータ回路ＩＮＶ１による反転信号を入力し、出力をｎＭＯＳトランジスタＭＮ１ｄのゲートに接続する。ＡＮＤ回路ＡＮＤ３は、一方の入力端に外部接続端子１４ｄを接続し、他方の入力端に入力許可信号Ｓｉｅ２を入力し、入力信号Ｓｉｎ２を出力する。
【００４０】
バッファ回路１２ｄは、ｐＭＯＳトランジスタＭＰ１ｄとｎＭＯＳトランジスタＭＮ１ｄとからなるＣＭＯＳ回路で構成され、出力端を外部接続端子１４ｄに接続する。
【００４１】
また、動作モード信号ＢＴＭＯＤＥをハイレベルに設定して外部装置２０から電源供給可能状態とする場合、外部接続端子１４ｃを外部装置２０の電源側に接続し、外部接続端子１４ｄを外部装置２０の接地側に接続する。
【００４２】
次に、以上のような構成の半導体集積回路装置の動作について説明する。図６は、本発明の第２の実施例に係る半導体集積回路装置の各部の論理変化に対する真理値表である。
【００４３】
図６（Ａ）は、論理回路１０ｃ、バッファ回路１２ｃ、外部接続端子１４ｃ側の真理値表である。動作モード信号ＢＴＭＯＤＥ＝０（ローレベル）、かつ出力許可信号Ｓｏｅ１＝０（ローレベル）の場合、出力信号Ｓｏｕｔ１のレベルに係らず、ＮＯＲ回路ＮＯＲ２の出力端、すなわちｐＭＯＳトランジスタＭＰ１ｃのゲートはハイレベルとなり、ｐＭＯＳトランジスタＭＰ１ｃはオフする。また、ＮＯＲ回路ＮＯＲ３の出力端、すなわちｎＭＯＳトランジスタＭＮ１ｃのゲートはローレベルとなり、ｎＭＯＳトランジスタＭＮ１ｃはオフする。これによって、外部接続端子１４ｃは、ハイインピーダンス状態（Ｚ）となる。
【００４４】
なお、外部接続端子１４ｃがハイインピーダンス状態（Ｚ）である場合、外部接続端子１４ｃに供給される信号は、入力許可信号Ｓｉｅ１をハイレベルとすることで、入力信号Ｓｉｎ１として内部に入力することができる。
【００４５】
動作モード信号ＢＴＭＯＤＥ＝０（ローレベル）、かつ出力許可信号Ｓｏｅ１＝１（ハイレベル）の場合、ｐＭＯＳトランジスタＭＰ１ｃおよびｎＭＯＳトランジスタＭＮ１ｃのゲートは、出力信号Ｓｏｕｔ１の反転レベルとなり、外部接続端子１４ｃには、出力信号Ｓｏｕｔ１と同じレベル信号が現れる。
【００４６】
動作モード信号ＢＴＭＯＤＥ＝１（ハイレベル）の場合、出力許可信号Ｓｏｅ１および出力信号Ｓｏｕｔ１のレベルに係らず、ＮＯＲ回路ＮＯＲ２の出力端、すなわちｐＭＯＳトランジスタＭＰ１ｃのゲートはローレベルとなり、ｐＭＯＳトランジスタＭＰ１ｃはオンする。また、ＮＯＲ回路ＮＯＲ３の出力端、すなわちｎＭＯＳトランジスタＭＮ１ｃのゲートはローレベルとなり、ｎＭＯＳトランジスタＭＮ１ｃはオフする。これによって、外部装置２０を接続した場合、外部装置２０から電源側の電流が外部接続端子１４ｃおよびｐＭＯＳトランジスタＭＰ１ｃを介して電源ＶＤＤに供給可能となる。
【００４７】
図６（Ｂ）は、論理回路１０ｄ、バッファ回路１２ｄ、外部接続端子１４ｄ側の真理値表である。動作モード信号ＢＴＭＯＤＥ＝０（ローレベル）、かつ出力許可信号Ｓｏｅ２＝０（ローレベル）の場合、出力信号Ｓｏｕｔ２のレベルに係らず、ＮＡＮＤ回路ＮＡＮＤ２の出力端、すなわちｐＭＯＳトランジスタＭＰ１ｄのゲートはハイレベルとなり、ｐＭＯＳトランジスタＭＰ１ｄはオフする。また、ＮＡＮＤ回路ＮＡＮＤ３の出力端、すなわちｎＭＯＳトランジスタＭＮ１ｄのゲートはローレベルとなり、ｎＭＯＳトランジスタＭＮ１ｄはオフする。これによって、外部接続端子１４ｄは、ハイインピーダンス状態（Ｚ）となる。
【００４８】
なお、外部接続端子１４ｄがハイインピーダンス状態（Ｚ）である場合、外部接続端子１４ｄに供給される信号は、入力許可信号Ｓｉｅ２をハイレベルとすることで、入力信号Ｓｉｎ２として内部に入力することができる。
【００４９】
動作モード信号ＢＴＭＯＤＥ＝０（ローレベル）、かつ出力許可信号Ｓｏｅ２＝１（ハイレベル）の場合、ｐＭＯＳトランジスタＭＰ１ｄおよびｎＭＯＳトランジスタＭＮ１ｄのゲートは、出力信号Ｓｏｕｔ２の反転レベルとなり、外部接続端子１４ｄには、出力信号Ｓｏｕｔ２と同じレベル信号が現れる。
【００５０】
動作モード信号ＢＴＭＯＤＥ＝１（ハイレベル）の場合、出力許可信号Ｓｏｅ２および出力信号Ｓｏｕｔ２のレベルに係らず、ＮＡＮＤ回路ＮＡＮＤ２の出力端、すなわちｐＭＯＳトランジスタＭＰ１ｄのゲートはハイレベルとなり、ｐＭＯＳトランジスタＭＰ１ｄはオフする。また、ＮＡＮＤ回路ＮＡＮＤ３の出力端、すなわちｎＭＯＳトランジスタＭＮ１ｄのゲートはハイレベルとなり、ｎＭＯＳトランジスタＭＮ１ｄはオンする。これによって、外部装置２０を接続した場合、半導体集積回路装置から接地側の電流がｎＭＯＳトランジスタＭＮ１ｄおよび外部接続端子１４ｄを介して外部装置２０の接地側に流れる。
【００５１】
以上のように動作する半導体集積回路装置によれば、実施例１と同様に電源供給能力を向上する際の半導体集積回路装置のサイズの増大を抑えることができる。
【実施例３】
【００５２】
図７は、本発明の第３の実施例に係る半導体集積回路装置の接続例を示す回路図である。図７において、チップ１６ｃは、実施例１、２における半導体集積回路装置に相当し、外部接続端子１４ａ、１４ｂ、電源端子ＶＤＤ、接地端子ＧＮＤを備える。また、１チップデバイスで動作させる（単独使用モード）か、あるいはＳＩＰ（Ｓｙｓｙｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）デバイス中で動作させる（複数使用モード）かを示す動作モード信号ＳＩＰＭＯＤＥを入力する。
【００５３】
図７（Ａ）は、チップ１６ｃが１チップデバイスとして搭載される場合の回路例である。チップ１６ｃは、電源５０が供給され、動作モード信号ＳＩＰＭＯＤＥ＝Ｌｏｗとし、外部接続端子１４ａ、１４ｂを出力端子あるいは入出力端子として機能させる。
【００５４】
図７（Ｂ）は、チップ１６ｃがＳＩＰデバイスとして搭載される場合の回路例である。ＳＩＰデバイス４０は、チップ１６ｃ、１６ｄを備える。チップ１６ｃは、電源５０が供給され、動作モード信号ＳＩＰＭＯＤＥ＝Ｈｉｇｈとし、実施例１、２で説明したと同様に外部接続端子１４ａ、１４ｂをそれぞれ電源端子および接地端子として機能させる。チップ１６ｄは、電源５０が供給され、電源端子ＶＤＤをチップ１６ｃの外部接続端子１４ａと接続し、接地端子ＧＮＤをチップ１６ｃの外部接続端子１４ｂと接続する。
【００５５】
以上のようなデバイス１６ｃは、外部接続端子１４ａ、１４ｂを動作モード信号ＳＩＰＭＯＤＥによって変更可能な機能端子として備えることで、１チップデバイスおよびＳＩＰデバイスの双方で使用可能である。
【００５６】
図８は、本発明の第３の実施例に係る半導体集積回路装置の詳細を示す回路図であり、図７（Ｂ）の詳細を示す。図８において、図１、図７と同一の符号は、同一物を表し、その説明を省略する。チップ１６ｃは、出力信号Ｓｏｕｔ３をバッファ回路１３ａを介して信号Ｓ３としてチップ１６ｄのバッファ回路１３ｂに出力する。チップ１６ｄのバッファ回路１３ｂは、信号Ｓ３をバッファリングして入力信号Ｓｉｎ３として入力する。また、チップ１６ｄは、出力信号Ｓｏｕｔ４をバッファ回路１３ｃを介して信号Ｓ４としてチップ１６ｃのバッファ回路１３ｄに出力する。チップ１６ｃのバッファ回路１３ｄは、信号Ｓ４をバッファリングして入力信号Ｓｉｎ４として入力する。
【００５７】
以上のような構成のＳＩＰデバイス４０において、チップ１６ｃは、外部接続端子１４ａ、１４ｂをそれぞれチップ１６ｄとの間に接続される電源端子および接地端子として機能させる。したがって、チップ１６ｃ、１６ｄ間の電源電位差および接地電位差が減少し、同電位化がなされる。この結果、バッファ回路１３ａとバッファ回路１３ｂにおける電源の電圧差およびバッファ回路１３ｃとバッファ回路１３ｄにおける電源の電圧差が減少し、入出力電位の安定化がなされ、チップ間の信号伝達における信頼性が向上する。
【００５８】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５９】
１０ａ、１０ｂ、１０ｃ、１０ｄ  論理回路
１２ａ、１２ｂ、１２ｃ、１２ｄ、１３ａ、１３ｂ、１３ｃ、１３ｄ  バッファ回路
１４ａ、１４ｂ、１４ｃ、１４ｄ、１５ａ、１５ｂ  外部接続端子
１６ａ、１６ｂ  デバイス
１６ｃ、１６ｄ  チップ
２０  外部装置
３０  バーインテスト用治具
４０  ＳＩＰデバイス
５０  電源
ＡＮＤ１、ＡＮＤ２、ＡＮＤ３  ＡＮＤ回路
ＩＮＶ１  インバータ回路
ＭＮ１ａ、ＭＮ１ｂ、ＭＮ１ｃ、ＭＮ１ｄ  ｎＭＯＳトランジスタ
ＭＰ１ａ、ＭＰ１ｂ、ＭＰ１ｃ、ＭＰ１ｄ  ｐＭＯＳトランジスタ
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３  ＮＡＮＤ回路
ＮＯＲ１、ＮＯＲ２、ＮＯＲ３  ＮＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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